lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/ADT/VariadicFunction.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
  81                                 SelectionDAG &DAG, SDLoc dl,
  82                                 unsigned vectorWidth) {
  83   assert((vectorWidth == 128 || vectorWidth == 256) &&
  84          "Unsupported vector width");
  85   EVT VT = Vec.getValueType();
  86   EVT ElVT = VT.getVectorElementType();
  87   unsigned Factor = VT.getSizeInBits()/vectorWidth;
  88   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  89                                   VT.getVectorNumElements()/Factor);
  90
  91   // Extract from UNDEF is UNDEF.
  92   if (Vec.getOpcode() == ISD::UNDEF)
  93     return DAG.getUNDEF(ResultVT);
  94
  95   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
  96   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
  97
  98   // This is the index of the first element of the vectorWidth-bit chunk
  99   // we want.
 100   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
 101                                * ElemsPerChunk);
 102
 103   // If the input is a buildvector just emit a smaller one.
 104   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
 105     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
 106                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
 107                                     ElemsPerChunk));
 108
 109   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 110   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
 111 }
 112
 113 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
 114 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
 115 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
 116 /// instructions or a simple subregister reference. Idx is an index in the
 117 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
 118 /// lowering EXTRACT_VECTOR_ELT operations easier.
 119 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
 120                                    SelectionDAG &DAG, SDLoc dl) {
 121   assert((Vec.getValueType().is256BitVector() ||
 122           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
 123   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
 124 }
 125
 126 /// Generate a DAG to grab 256-bits from a 512-bit vector.
 127 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
 128                                    SelectionDAG &DAG, SDLoc dl) {
 129   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
 130   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
 131 }
 132
 133 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
 134                                unsigned IdxVal, SelectionDAG &DAG,
 135                                SDLoc dl, unsigned vectorWidth) {
 136   assert((vectorWidth == 128 || vectorWidth == 256) &&
 137          "Unsupported vector width");
 138   // Inserting UNDEF is Result
 139   if (Vec.getOpcode() == ISD::UNDEF)
 140     return Result;
 141   EVT VT = Vec.getValueType();
 142   EVT ElVT = VT.getVectorElementType();
 143   EVT ResultVT = Result.getValueType();
 144
 145   // Insert the relevant vectorWidth bits.
 146   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
 147
 148   // This is the index of the first element of the vectorWidth-bit chunk
 149   // we want.
 150   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
 151                                * ElemsPerChunk);
 152
 153   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 154   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
 155 }
 156
 157 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 158 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
 159 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
 160 /// simple superregister reference.  Idx is an index in the 128 bits
 161 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
 162 /// lowering INSERT_VECTOR_ELT operations easier.
 163 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 164                                   SelectionDAG &DAG,SDLoc dl) {
 165   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
 166   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
 167 }
 168
 169 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 170                                   SelectionDAG &DAG, SDLoc dl) {
 171   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
 172   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
 173 }
 174
 175 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
 176 /// instructions. This is used because creating CONCAT_VECTOR nodes of
 177 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
 178 /// large BUILD_VECTORS.
 179 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
 180                                    unsigned NumElems, SelectionDAG &DAG,
 181                                    SDLoc dl) {
 182   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 183   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
 184 }
 185
 186 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
 187                                    unsigned NumElems, SelectionDAG &DAG,
 188                                    SDLoc dl) {
 189   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 190   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
 191 }
 192
 193 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
 194                                      const X86Subtarget &STI)
 195     : TargetLowering(TM), Subtarget(&STI) {
 196   X86ScalarSSEf64 = Subtarget->hasSSE2();
 197   X86ScalarSSEf32 = Subtarget->hasSSE1();
 198   TD = getDataLayout();
 199
 200   // Set up the TargetLowering object.
 201   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 202
 203   // X86 is weird. It always uses i8 for shift amounts and setcc results.
 204   setBooleanContents(ZeroOrOneBooleanContent);
 205   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
 206   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 207
 208   // For 64-bit, since we have so many registers, use the ILP scheduler.
 209   // For 32-bit, use the register pressure specific scheduling.
 210   // For Atom, always use ILP scheduling.
 211   if (Subtarget->isAtom())
 212     setSchedulingPreference(Sched::ILP);
 213   else if (Subtarget->is64Bit())
 214     setSchedulingPreference(Sched::ILP);
 215   else
 216     setSchedulingPreference(Sched::RegPressure);
 217   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 218   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 219
 220   // Bypass expensive divides on Atom when compiling with O2.
 221   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 222     if (Subtarget->hasSlowDivide32())
 223       addBypassSlowDiv(32, 8);
 224     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 225       addBypassSlowDiv(64, 16);
 226   }
 227
 228   if (Subtarget->isTargetKnownWindowsMSVC()) {
 229     // Setup Windows compiler runtime calls.
 230     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 231     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 232     setLibcallName(RTLIB::SREM_I64, "_allrem");
 233     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 234     setLibcallName(RTLIB::MUL_I64, "_allmul");
 235     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 236     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 237     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 238     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 239     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 240
 241     // The _ftol2 runtime function has an unusual calling conv, which
 242     // is modeled by a special pseudo-instruction.
 243     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 244     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 245     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 246     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 247   }
 248
 249   if (Subtarget->isTargetDarwin()) {
 250     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 251     setUseUnderscoreSetJmp(false);
 252     setUseUnderscoreLongJmp(false);
 253   } else if (Subtarget->isTargetWindowsGNU()) {
 254     // MS runtime is weird: it exports _setjmp, but longjmp!
 255     setUseUnderscoreSetJmp(true);
 256     setUseUnderscoreLongJmp(false);
 257   } else {
 258     setUseUnderscoreSetJmp(true);
 259     setUseUnderscoreLongJmp(true);
 260   }
 261
 262   // Set up the register classes.
 263   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 264   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 265   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 266   if (Subtarget->is64Bit())
 267     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 268
 269   for (MVT VT : MVT::integer_valuetypes())
 270     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 271
 272   // We don't accept any truncstore of integer registers.
 273   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 274   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 275   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 276   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 277   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 278   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 279
 280   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 281
 282   // SETOEQ and SETUNE require checking two conditions.
 283   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 284   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 285   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 286   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 287   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 288   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 289
 290   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 291   // operation.
 292   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 293   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 294   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 295
 296   if (Subtarget->is64Bit()) {
 297     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 298     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 299   } else if (!TM.Options.UseSoftFloat) {
 300     // We have an algorithm for SSE2->double, and we turn this into a
 301     // 64-bit FILD followed by conditional FADD for other targets.
 302     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 303     // We have an algorithm for SSE2, and we turn this into a 64-bit
 304     // FILD for other targets.
 305     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 306   }
 307
 308   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 309   // this operation.
 310   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 311   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 312
 313   if (!TM.Options.UseSoftFloat) {
 314     // SSE has no i16 to fp conversion, only i32
 315     if (X86ScalarSSEf32) {
 316       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 317       // f32 and f64 cases are Legal, f80 case is not
 318       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 319     } else {
 320       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 321       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 322     }
 323   } else {
 324     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 325     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 326   }
 327
 328   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 329   // are Legal, f80 is custom lowered.
 330   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 331   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 332
 333   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 334   // this operation.
 335   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 336   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 337
 338   if (X86ScalarSSEf32) {
 339     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 340     // f32 and f64 cases are Legal, f80 case is not
 341     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 342   } else {
 343     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 344     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 345   }
 346
 347   // Handle FP_TO_UINT by promoting the destination to a larger signed
 348   // conversion.
 349   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 350   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 351   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 352
 353   if (Subtarget->is64Bit()) {
 354     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 355     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 356   } else if (!TM.Options.UseSoftFloat) {
 357     // Since AVX is a superset of SSE3, only check for SSE here.
 358     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 359       // Expand FP_TO_UINT into a select.
 360       // FIXME: We would like to use a Custom expander here eventually to do
 361       // the optimal thing for SSE vs. the default expansion in the legalizer.
 362       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 363     else
 364       // With SSE3 we can use fisttpll to convert to a signed i64; without
 365       // SSE, we're stuck with a fistpll.
 366       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 367   }
 368
 369   if (isTargetFTOL()) {
 370     // Use the _ftol2 runtime function, which has a pseudo-instruction
 371     // to handle its weird calling convention.
 372     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 373   }
 374
 375   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 376   if (!X86ScalarSSEf64) {
 377     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 378     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 379     if (Subtarget->is64Bit()) {
 380       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 381       // Without SSE, i64->f64 goes through memory.
 382       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 383     }
 384   }
 385
 386   // Scalar integer divide and remainder are lowered to use operations that
 387   // produce two results, to match the available instructions. This exposes
 388   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 389   // into a single instruction.
 390   //
 391   // Scalar integer multiply-high is also lowered to use two-result
 392   // operations, to match the available instructions. However, plain multiply
 393   // (low) operations are left as Legal, as there are single-result
 394   // instructions for this in x86. Using the two-result multiply instructions
 395   // when both high and low results are needed must be arranged by dagcombine.
 396   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 397     MVT VT = IntVTs[i];
 398     setOperationAction(ISD::MULHS, VT, Expand);
 399     setOperationAction(ISD::MULHU, VT, Expand);
 400     setOperationAction(ISD::SDIV, VT, Expand);
 401     setOperationAction(ISD::UDIV, VT, Expand);
 402     setOperationAction(ISD::SREM, VT, Expand);
 403     setOperationAction(ISD::UREM, VT, Expand);
 404
 405     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 406     setOperationAction(ISD::ADDC, VT, Custom);
 407     setOperationAction(ISD::ADDE, VT, Custom);
 408     setOperationAction(ISD::SUBC, VT, Custom);
 409     setOperationAction(ISD::SUBE, VT, Custom);
 410   }
 411
 412   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 413   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 414   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 415   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 416   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 417   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 418   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 419   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 420   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 421   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 422   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 423   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 424   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 425   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 426   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 427   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 430   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 431   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 432   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 433   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 434   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 435   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 436   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 437   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 438
 439   // Promote the i8 variants and force them on up to i32 which has a shorter
 440   // encoding.
 441   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 442   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 443   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 444   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 445   if (Subtarget->hasBMI()) {
 446     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 447     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 448     if (Subtarget->is64Bit())
 449       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 450   } else {
 451     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 452     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 453     if (Subtarget->is64Bit())
 454       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasLZCNT()) {
 458     // When promoting the i8 variants, force them to i32 for a shorter
 459     // encoding.
 460     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 461     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 462     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 463     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 464     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 465     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 466     if (Subtarget->is64Bit())
 467       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 468   } else {
 469     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 470     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 471     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 472     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 473     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 474     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 475     if (Subtarget->is64Bit()) {
 476       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 477       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 478     }
 479   }
 480
 481   // Special handling for half-precision floating point conversions.
 482   // If we don't have F16C support, then lower half float conversions
 483   // into library calls.
 484   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 485     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 486     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 487   }
 488
 489   // There's never any support for operations beyond MVT::f32.
 490   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 491   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 492   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 493   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 494
 495   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 496   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 497   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 498   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 499   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 500   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 501
 502   if (Subtarget->hasPOPCNT()) {
 503     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 504   } else {
 505     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 506     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 507     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 508     if (Subtarget->is64Bit())
 509       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 510   }
 511
 512   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 513
 514   if (!Subtarget->hasMOVBE())
 515     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 516
 517   // These should be promoted to a larger select which is supported.
 518   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 519   // X86 wants to expand cmov itself.
 520   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 521   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 522   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 523   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 524   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 525   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 526   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 527   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 528   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 529   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 530   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 531   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 532   if (Subtarget->is64Bit()) {
 533     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 534     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 535   }
 536   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 537   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 538   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 539   // support continuation, user-level threading, and etc.. As a result, no
 540   // other SjLj exception interfaces are implemented and please don't build
 541   // your own exception handling based on them.
 542   // LLVM/Clang supports zero-cost DWARF exception handling.
 543   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 544   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 545
 546   // Darwin ABI issue.
 547   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 548   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 549   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 550   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 551   if (Subtarget->is64Bit())
 552     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 553   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 554   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 555   if (Subtarget->is64Bit()) {
 556     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 557     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 558     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 559     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 560     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 561   }
 562   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 563   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 564   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 565   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 566   if (Subtarget->is64Bit()) {
 567     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 568     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 569     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 570   }
 571
 572   if (Subtarget->hasSSE1())
 573     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 574
 575   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 576
 577   // Expand certain atomics
 578   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 579     MVT VT = IntVTs[i];
 580     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 581     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 582     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 583   }
 584
 585   if (Subtarget->hasCmpxchg16b()) {
 586     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 587   }
 588
 589   // FIXME - use subtarget debug flags
 590   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 591       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 592     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 593   }
 594
 595   if (Subtarget->is64Bit()) {
 596     setExceptionPointerRegister(X86::RAX);
 597     setExceptionSelectorRegister(X86::RDX);
 598   } else {
 599     setExceptionPointerRegister(X86::EAX);
 600     setExceptionSelectorRegister(X86::EDX);
 601   }
 602   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 603   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 604
 605   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 606   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 607
 608   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 609   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 610
 611   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 612   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 613   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 614   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 615     // TargetInfo::X86_64ABIBuiltinVaList
 616     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 617     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 618   } else {
 619     // TargetInfo::CharPtrBuiltinVaList
 620     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 621     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 622   }
 623
 624   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 625   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 626
 627   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 628
 629   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 630     // f32 and f64 use SSE.
 631     // Set up the FP register classes.
 632     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 633     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 634
 635     // Use ANDPD to simulate FABS.
 636     setOperationAction(ISD::FABS , MVT::f64, Custom);
 637     setOperationAction(ISD::FABS , MVT::f32, Custom);
 638
 639     // Use XORP to simulate FNEG.
 640     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 641     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 642
 643     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 644     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 645     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 646
 647     // Lower this to FGETSIGNx86 plus an AND.
 648     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 649     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 650
 651     // We don't support sin/cos/fmod
 652     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 653     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 654     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 655     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 656     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 657     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 658
 659     // Expand FP immediates into loads from the stack, except for the special
 660     // cases we handle.
 661     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 662     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 663   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 664     // Use SSE for f32, x87 for f64.
 665     // Set up the FP register classes.
 666     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 667     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 668
 669     // Use ANDPS to simulate FABS.
 670     setOperationAction(ISD::FABS , MVT::f32, Custom);
 671
 672     // Use XORP to simulate FNEG.
 673     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 674
 675     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 676
 677     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 678     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 679     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 680
 681     // We don't support sin/cos/fmod
 682     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 683     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 684     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 685
 686     // Special cases we handle for FP constants.
 687     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 688     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 689     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 690     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 691     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 692
 693     if (!TM.Options.UnsafeFPMath) {
 694       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 695       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 696       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 697     }
 698   } else if (!TM.Options.UseSoftFloat) {
 699     // f32 and f64 in x87.
 700     // Set up the FP register classes.
 701     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 702     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 703
 704     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 705     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 706     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 707     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 708
 709     if (!TM.Options.UnsafeFPMath) {
 710       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 711       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 712       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 713       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 714       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 715       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 716     }
 717     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 718     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 719     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 720     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 721     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 722     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 723     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 724     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 725   }
 726
 727   // We don't support FMA.
 728   setOperationAction(ISD::FMA, MVT::f64, Expand);
 729   setOperationAction(ISD::FMA, MVT::f32, Expand);
 730
 731   // Long double always uses X87.
 732   if (!TM.Options.UseSoftFloat) {
 733     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 734     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 735     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 736     {
 737       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 738       addLegalFPImmediate(TmpFlt);  // FLD0
 739       TmpFlt.changeSign();
 740       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 741
 742       bool ignored;
 743       APFloat TmpFlt2(+1.0);
 744       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 745                       &ignored);
 746       addLegalFPImmediate(TmpFlt2);  // FLD1
 747       TmpFlt2.changeSign();
 748       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 749     }
 750
 751     if (!TM.Options.UnsafeFPMath) {
 752       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 753       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 754       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 755     }
 756
 757     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 758     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 759     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 760     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 761     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 762     setOperationAction(ISD::FMA, MVT::f80, Expand);
 763   }
 764
 765   // Always use a library call for pow.
 766   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 767   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 768   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 769
 770   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 771   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 772   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 773   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 774   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 775   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 776   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 777
 778   // First set operation action for all vector types to either promote
 779   // (for widening) or expand (for scalarization). Then we will selectively
 780   // turn on ones that can be effectively codegen'd.
 781   for (MVT VT : MVT::vector_valuetypes()) {
 782     setOperationAction(ISD::ADD , VT, Expand);
 783     setOperationAction(ISD::SUB , VT, Expand);
 784     setOperationAction(ISD::FADD, VT, Expand);
 785     setOperationAction(ISD::FNEG, VT, Expand);
 786     setOperationAction(ISD::FSUB, VT, Expand);
 787     setOperationAction(ISD::MUL , VT, Expand);
 788     setOperationAction(ISD::FMUL, VT, Expand);
 789     setOperationAction(ISD::SDIV, VT, Expand);
 790     setOperationAction(ISD::UDIV, VT, Expand);
 791     setOperationAction(ISD::FDIV, VT, Expand);
 792     setOperationAction(ISD::SREM, VT, Expand);
 793     setOperationAction(ISD::UREM, VT, Expand);
 794     setOperationAction(ISD::LOAD, VT, Expand);
 795     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 796     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 797     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 798     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 799     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 800     setOperationAction(ISD::FABS, VT, Expand);
 801     setOperationAction(ISD::FSIN, VT, Expand);
 802     setOperationAction(ISD::FSINCOS, VT, Expand);
 803     setOperationAction(ISD::FCOS, VT, Expand);
 804     setOperationAction(ISD::FSINCOS, VT, Expand);
 805     setOperationAction(ISD::FREM, VT, Expand);
 806     setOperationAction(ISD::FMA,  VT, Expand);
 807     setOperationAction(ISD::FPOWI, VT, Expand);
 808     setOperationAction(ISD::FSQRT, VT, Expand);
 809     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 810     setOperationAction(ISD::FFLOOR, VT, Expand);
 811     setOperationAction(ISD::FCEIL, VT, Expand);
 812     setOperationAction(ISD::FTRUNC, VT, Expand);
 813     setOperationAction(ISD::FRINT, VT, Expand);
 814     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 815     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 816     setOperationAction(ISD::MULHS, VT, Expand);
 817     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 818     setOperationAction(ISD::MULHU, VT, Expand);
 819     setOperationAction(ISD::SDIVREM, VT, Expand);
 820     setOperationAction(ISD::UDIVREM, VT, Expand);
 821     setOperationAction(ISD::FPOW, VT, Expand);
 822     setOperationAction(ISD::CTPOP, VT, Expand);
 823     setOperationAction(ISD::CTTZ, VT, Expand);
 824     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 825     setOperationAction(ISD::CTLZ, VT, Expand);
 826     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 827     setOperationAction(ISD::SHL, VT, Expand);
 828     setOperationAction(ISD::SRA, VT, Expand);
 829     setOperationAction(ISD::SRL, VT, Expand);
 830     setOperationAction(ISD::ROTL, VT, Expand);
 831     setOperationAction(ISD::ROTR, VT, Expand);
 832     setOperationAction(ISD::BSWAP, VT, Expand);
 833     setOperationAction(ISD::SETCC, VT, Expand);
 834     setOperationAction(ISD::FLOG, VT, Expand);
 835     setOperationAction(ISD::FLOG2, VT, Expand);
 836     setOperationAction(ISD::FLOG10, VT, Expand);
 837     setOperationAction(ISD::FEXP, VT, Expand);
 838     setOperationAction(ISD::FEXP2, VT, Expand);
 839     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 840     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 841     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 842     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 843     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 844     setOperationAction(ISD::TRUNCATE, VT, Expand);
 845     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 846     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 847     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 848     setOperationAction(ISD::VSELECT, VT, Expand);
 849     setOperationAction(ISD::SELECT_CC, VT, Expand);
 850     for (MVT InnerVT : MVT::vector_valuetypes()) {
 851       setTruncStoreAction(InnerVT, VT, Expand);
 852
 853       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 854       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 855
 856       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 857       // types, we have to deal with them whether we ask for Expansion or not.
 858       // Setting Expand causes its own optimisation problems though, so leave
 859       // them legal.
 860       if (VT.getVectorElementType() == MVT::i1)
 861         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 862     }
 863   }
 864
 865   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 866   // with -msoft-float, disable use of MMX as well.
 867   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 868     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 869     // No operations on x86mmx supported, everything uses intrinsics.
 870   }
 871
 872   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 873   // into smaller operations.
 874   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 875   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 876   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 877   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 878   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 879   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 880   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 881   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 882   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 883   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 884   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 885   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 886   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 887   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 888   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 889   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 890   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 891   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 892   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 893   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 894   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 895   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 896   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 897   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 898   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 899   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 900   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 901   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 902   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 903
 904   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 905     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 906
 907     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 908     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 909     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 910     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 911     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 912     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 913     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 914     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 915     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 917     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 918     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 920     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 921   }
 922
 923   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 924     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 925
 926     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 927     // registers cannot be used even for integer operations.
 928     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 929     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 930     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 931     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 932
 933     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 934     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 935     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 936     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 937     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 938     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 939     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 940     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 941     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 942     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 943     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 944     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 945     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 946     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 947     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 948     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 949     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 950     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 951     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 952     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 953     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 954     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 955
 956     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 957     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 958     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 959     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 960
 961     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 962     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 963     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 964     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 965     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 966
 967     // Only provide customized ctpop vector bit twiddling for vector types we
 968     // know to perform better than using the popcnt instructions on each vector
 969     // element. If popcnt isn't supported, always provide the custom version.
 970     if (!Subtarget->hasPOPCNT()) {
 971       setOperationAction(ISD::CTPOP,            MVT::v4i32, Custom);
 972       setOperationAction(ISD::CTPOP,            MVT::v2i64, Custom);
 973     }
 974
 975     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 976     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 977       MVT VT = (MVT::SimpleValueType)i;
 978       // Do not attempt to custom lower non-power-of-2 vectors
 979       if (!isPowerOf2_32(VT.getVectorNumElements()))
 980         continue;
 981       // Do not attempt to custom lower non-128-bit vectors
 982       if (!VT.is128BitVector())
 983         continue;
 984       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 985       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 986       setOperationAction(ISD::VSELECT,            VT, Custom);
 987       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 988     }
 989
 990     // We support custom legalizing of sext and anyext loads for specific
 991     // memory vector types which we can load as a scalar (or sequence of
 992     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 993     // loads these must work with a single scalar load.
 994     for (MVT VT : MVT::integer_vector_valuetypes()) {
 995       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 996       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 997       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 998       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 999       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
1000       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
1001       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
1002       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
1003       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
1004     }
1005
1006     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
1007     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
1008     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
1009     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
1010     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
1011     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
1013     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
1014
1015     if (Subtarget->is64Bit()) {
1016       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1017       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1018     }
1019
1020     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
1021     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
1022       MVT VT = (MVT::SimpleValueType)i;
1023
1024       // Do not attempt to promote non-128-bit vectors
1025       if (!VT.is128BitVector())
1026         continue;
1027
1028       setOperationAction(ISD::AND,    VT, Promote);
1029       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
1030       setOperationAction(ISD::OR,     VT, Promote);
1031       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
1032       setOperationAction(ISD::XOR,    VT, Promote);
1033       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
1034       setOperationAction(ISD::LOAD,   VT, Promote);
1035       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
1036       setOperationAction(ISD::SELECT, VT, Promote);
1037       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
1038     }
1039
1040     // Custom lower v2i64 and v2f64 selects.
1041     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
1042     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
1043     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
1044     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
1045
1046     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
1047     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
1048
1049     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
1050     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
1051     // As there is no 64-bit GPR available, we need build a special custom
1052     // sequence to convert from v2i32 to v2f32.
1053     if (!Subtarget->is64Bit())
1054       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
1055
1056     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
1057     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
1058
1059     for (MVT VT : MVT::fp_vector_valuetypes())
1060       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
1061
1062     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
1063     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
1064     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
1065   }
1066
1067   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
1068     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
1069     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
1070     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
1071     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
1072     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
1073     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
1074     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
1075     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
1076     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
1077     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
1078
1079     setOperationAction(ISD::FFLOOR,             MVT::v4f32, Legal);
1080     setOperationAction(ISD::FCEIL,              MVT::v4f32, Legal);
1081     setOperationAction(ISD::FTRUNC,             MVT::v4f32, Legal);
1082     setOperationAction(ISD::FRINT,              MVT::v4f32, Legal);
1083     setOperationAction(ISD::FNEARBYINT,         MVT::v4f32, Legal);
1084     setOperationAction(ISD::FFLOOR,             MVT::v2f64, Legal);
1085     setOperationAction(ISD::FCEIL,              MVT::v2f64, Legal);
1086     setOperationAction(ISD::FTRUNC,             MVT::v2f64, Legal);
1087     setOperationAction(ISD::FRINT,              MVT::v2f64, Legal);
1088     setOperationAction(ISD::FNEARBYINT,         MVT::v2f64, Legal);
1089
1090     // FIXME: Do we need to handle scalar-to-vector here?
1091     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
1092
1093     // We directly match byte blends in the backend as they match the VSELECT
1094     // condition form.
1095     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
1096
1097     // SSE41 brings specific instructions for doing vector sign extend even in
1098     // cases where we don't have SRA.
1099     for (MVT VT : MVT::integer_vector_valuetypes()) {
1100       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
1101       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
1102       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
1103     }
1104
1105     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
1106     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
1107     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1108     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1109     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1110     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1111     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1112
1113     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
1114     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1115     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1116     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1117     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1118     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1119
1120     // i8 and i16 vectors are custom because the source register and source
1121     // source memory operand types are not the same width.  f32 vectors are
1122     // custom since the immediate controlling the insert encodes additional
1123     // information.
1124     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1125     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1126     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1127     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1128
1129     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1130     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1131     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1132     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1133
1134     // FIXME: these should be Legal, but that's only for the case where
1135     // the index is constant.  For now custom expand to deal with that.
1136     if (Subtarget->is64Bit()) {
1137       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1138       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1139     }
1140   }
1141
1142   if (Subtarget->hasSSE2()) {
1143     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1144     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1145
1146     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1147     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1148
1149     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1150     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1151
1152     // In the customized shift lowering, the legal cases in AVX2 will be
1153     // recognized.
1154     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1155     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1156
1157     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1158     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1159
1160     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1161   }
1162
1163   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1164     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1165     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1166     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1167     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1168     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1169     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1170
1171     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1172     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1173     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1174
1175     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1176     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1177     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1178     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1179     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1180     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1181     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1182     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1183     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1184     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1185     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1186     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1187
1188     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1189     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1190     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1191     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1192     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1193     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1194     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1195     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1196     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1197     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1198     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1199     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1200
1201     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1202     // even though v8i16 is a legal type.
1203     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1204     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1205     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1206
1207     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1208     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1209     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1210
1211     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1212     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1213
1214     for (MVT VT : MVT::fp_vector_valuetypes())
1215       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1216
1217     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1218     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1219
1220     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1221     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1222
1223     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1224     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1225
1226     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1227     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1228     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1229     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1230
1231     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1232     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1233     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1234
1235     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1236     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1237     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1238     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1239     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1240     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1241     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1242     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1243     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1244     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1245     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1246     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1247
1248     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1249       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1250       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1251       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1252       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1253       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1254       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1255     }
1256
1257     if (Subtarget->hasInt256()) {
1258       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1259       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1260       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1261       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1262
1263       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1264       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1265       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1266       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1267
1268       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1269       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1270       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1271       // Don't lower v32i8 because there is no 128-bit byte mul
1272
1273       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1274       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1275       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1276       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1277
1278       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1279       // when we have a 256bit-wide blend with immediate.
1280       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1281
1282       // Only provide customized ctpop vector bit twiddling for vector types we
1283       // know to perform better than using the popcnt instructions on each
1284       // vector element. If popcnt isn't supported, always provide the custom
1285       // version.
1286       if (!Subtarget->hasPOPCNT())
1287         setOperationAction(ISD::CTPOP,           MVT::v4i64, Custom);
1288
1289       // Custom CTPOP always performs better on natively supported v8i32
1290       setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1291
1292       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1293       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1294       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1295       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1296       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1297       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1298       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1299
1300       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1301       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1302       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1303       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1304       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1305       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1306     } else {
1307       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1308       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1309       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1310       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1311
1312       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1313       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1314       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1315       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1316
1317       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1318       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1319       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1320       // Don't lower v32i8 because there is no 128-bit byte mul
1321     }
1322
1323     // In the customized shift lowering, the legal cases in AVX2 will be
1324     // recognized.
1325     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1326     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1327
1328     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1329     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1330
1331     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1332
1333     // Custom lower several nodes for 256-bit types.
1334     for (MVT VT : MVT::vector_valuetypes()) {
1335       if (VT.getScalarSizeInBits() >= 32) {
1336         setOperationAction(ISD::MLOAD,  VT, Legal);
1337         setOperationAction(ISD::MSTORE, VT, Legal);
1338       }
1339       // Extract subvector is special because the value type
1340       // (result) is 128-bit but the source is 256-bit wide.
1341       if (VT.is128BitVector()) {
1342         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1343       }
1344       // Do not attempt to custom lower other non-256-bit vectors
1345       if (!VT.is256BitVector())
1346         continue;
1347
1348       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1349       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1350       setOperationAction(ISD::VSELECT,            VT, Custom);
1351       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1352       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1353       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1354       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1355       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1356     }
1357
1358     if (Subtarget->hasInt256())
1359       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1360
1361
1362     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1363     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1364       MVT VT = (MVT::SimpleValueType)i;
1365
1366       // Do not attempt to promote non-256-bit vectors
1367       if (!VT.is256BitVector())
1368         continue;
1369
1370       setOperationAction(ISD::AND,    VT, Promote);
1371       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1372       setOperationAction(ISD::OR,     VT, Promote);
1373       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1374       setOperationAction(ISD::XOR,    VT, Promote);
1375       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1376       setOperationAction(ISD::LOAD,   VT, Promote);
1377       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1378       setOperationAction(ISD::SELECT, VT, Promote);
1379       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1380     }
1381   }
1382
1383   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1384     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1385     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1386     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1387     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1388
1389     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1390     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1391     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1392
1393     for (MVT VT : MVT::fp_vector_valuetypes())
1394       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1395
1396     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1397     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1398     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1399     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1400     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1401     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1402     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1403     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1404     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1405     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1406
1407     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1408     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1409     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1410     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1411     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1412     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1413
1414     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1415     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1416     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1417     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1418     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1419     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1420     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1421     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1422
1423     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1424     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1425     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1426     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1427     if (Subtarget->is64Bit()) {
1428       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1429       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1430       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1431       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1432     }
1433     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1434     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1435     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1436     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1437     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1438     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1439     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1440     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1441     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1442     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1443     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1444     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1445     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1446     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1447
1448     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1449     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1450     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1451     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1452     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1453     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1454     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1455     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1456     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1457     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1458     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1459     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1460     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1461
1462     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1463     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1464     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1465     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1466     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1467     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1468     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1469     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1470     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1471     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1472
1473     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1474     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1475     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1476     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1477     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1,    Custom);
1478     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1479
1480     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1481     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1482
1483     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1484
1485     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1486     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1487     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1488     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1489     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1490     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1491     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1492     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1493     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1494
1495     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1496     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1497
1498     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1499     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1500
1501     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1502
1503     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1504     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1505
1506     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1507     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1508
1509     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1510     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1511
1512     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1513     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1514     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1515     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1516     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1517     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1518
1519     if (Subtarget->hasCDI()) {
1520       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1521       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1522     }
1523
1524     // Custom lower several nodes.
1525     for (MVT VT : MVT::vector_valuetypes()) {
1526       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1527       // Extract subvector is special because the value type
1528       // (result) is 256/128-bit but the source is 512-bit wide.
1529       if (VT.is128BitVector() || VT.is256BitVector()) {
1530         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1531       }
1532       if (VT.getVectorElementType() == MVT::i1)
1533         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1534
1535       // Do not attempt to custom lower other non-512-bit vectors
1536       if (!VT.is512BitVector())
1537         continue;
1538
1539       if ( EltSize >= 32) {
1540         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1541         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1542         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1543         setOperationAction(ISD::VSELECT,             VT, Legal);
1544         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1545         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1546         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1547         setOperationAction(ISD::MLOAD,               VT, Legal);
1548         setOperationAction(ISD::MSTORE,              VT, Legal);
1549       }
1550     }
1551     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1552       MVT VT = (MVT::SimpleValueType)i;
1553
1554       // Do not attempt to promote non-512-bit vectors.
1555       if (!VT.is512BitVector())
1556         continue;
1557
1558       setOperationAction(ISD::SELECT, VT, Promote);
1559       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1560     }
1561   }// has  AVX-512
1562
1563   if (!TM.Options.UseSoftFloat && Subtarget->hasBWI()) {
1564     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1565     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1566
1567     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1568     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1569
1570     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1571     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1572     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1573     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1574     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1575     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1576     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1577     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1578     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1579
1580     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1581       const MVT VT = (MVT::SimpleValueType)i;
1582
1583       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1584
1585       // Do not attempt to promote non-512-bit vectors.
1586       if (!VT.is512BitVector())
1587         continue;
1588
1589       if (EltSize < 32) {
1590         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1591         setOperationAction(ISD::VSELECT,             VT, Legal);
1592       }
1593     }
1594   }
1595
1596   if (!TM.Options.UseSoftFloat && Subtarget->hasVLX()) {
1597     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1598     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1599
1600     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1601     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1602     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Legal);
1603
1604     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1605     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1606     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1607     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1608     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1609     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1610   }
1611
1612   // We want to custom lower some of our intrinsics.
1613   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1614   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1615   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1616   if (!Subtarget->is64Bit())
1617     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1618
1619   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1620   // handle type legalization for these operations here.
1621   //
1622   // FIXME: We really should do custom legalization for addition and
1623   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1624   // than generic legalization for 64-bit multiplication-with-overflow, though.
1625   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1626     // Add/Sub/Mul with overflow operations are custom lowered.
1627     MVT VT = IntVTs[i];
1628     setOperationAction(ISD::SADDO, VT, Custom);
1629     setOperationAction(ISD::UADDO, VT, Custom);
1630     setOperationAction(ISD::SSUBO, VT, Custom);
1631     setOperationAction(ISD::USUBO, VT, Custom);
1632     setOperationAction(ISD::SMULO, VT, Custom);
1633     setOperationAction(ISD::UMULO, VT, Custom);
1634   }
1635
1636
1637   if (!Subtarget->is64Bit()) {
1638     // These libcalls are not available in 32-bit.
1639     setLibcallName(RTLIB::SHL_I128, nullptr);
1640     setLibcallName(RTLIB::SRL_I128, nullptr);
1641     setLibcallName(RTLIB::SRA_I128, nullptr);
1642   }
1643
1644   // Combine sin / cos into one node or libcall if possible.
1645   if (Subtarget->hasSinCos()) {
1646     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1647     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1648     if (Subtarget->isTargetDarwin()) {
1649       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1650       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1651       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1652       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1653     }
1654   }
1655
1656   if (Subtarget->isTargetWin64()) {
1657     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1658     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1659     setOperationAction(ISD::SREM, MVT::i128, Custom);
1660     setOperationAction(ISD::UREM, MVT::i128, Custom);
1661     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1662     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1663   }
1664
1665   // We have target-specific dag combine patterns for the following nodes:
1666   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1667   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1668   setTargetDAGCombine(ISD::BITCAST);
1669   setTargetDAGCombine(ISD::VSELECT);
1670   setTargetDAGCombine(ISD::SELECT);
1671   setTargetDAGCombine(ISD::SHL);
1672   setTargetDAGCombine(ISD::SRA);
1673   setTargetDAGCombine(ISD::SRL);
1674   setTargetDAGCombine(ISD::OR);
1675   setTargetDAGCombine(ISD::AND);
1676   setTargetDAGCombine(ISD::ADD);
1677   setTargetDAGCombine(ISD::FADD);
1678   setTargetDAGCombine(ISD::FSUB);
1679   setTargetDAGCombine(ISD::FMA);
1680   setTargetDAGCombine(ISD::SUB);
1681   setTargetDAGCombine(ISD::LOAD);
1682   setTargetDAGCombine(ISD::MLOAD);
1683   setTargetDAGCombine(ISD::STORE);
1684   setTargetDAGCombine(ISD::MSTORE);
1685   setTargetDAGCombine(ISD::ZERO_EXTEND);
1686   setTargetDAGCombine(ISD::ANY_EXTEND);
1687   setTargetDAGCombine(ISD::SIGN_EXTEND);
1688   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1689   setTargetDAGCombine(ISD::TRUNCATE);
1690   setTargetDAGCombine(ISD::SINT_TO_FP);
1691   setTargetDAGCombine(ISD::SETCC);
1692   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1693   setTargetDAGCombine(ISD::BUILD_VECTOR);
1694   setTargetDAGCombine(ISD::MUL);
1695   setTargetDAGCombine(ISD::XOR);
1696
1697   computeRegisterProperties(Subtarget->getRegisterInfo());
1698
1699   // On Darwin, -Os means optimize for size without hurting performance,
1700   // do not reduce the limit.
1701   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1702   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1703   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1704   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1705   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1706   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1707   setPrefLoopAlignment(4); // 2^4 bytes.
1708
1709   // Predictable cmov don't hurt on atom because it's in-order.
1710   PredictableSelectIsExpensive = !Subtarget->isAtom();
1711   EnableExtLdPromotion = true;
1712   setPrefFunctionAlignment(4); // 2^4 bytes.
1713
1714   verifyIntrinsicTables();
1715 }
1716
1717 // This has so far only been implemented for 64-bit MachO.
1718 bool X86TargetLowering::useLoadStackGuardNode() const {
1719   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1720 }
1721
1722 TargetLoweringBase::LegalizeTypeAction
1723 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1724   if (ExperimentalVectorWideningLegalization &&
1725       VT.getVectorNumElements() != 1 &&
1726       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1727     return TypeWidenVector;
1728
1729   return TargetLoweringBase::getPreferredVectorAction(VT);
1730 }
1731
1732 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1733   if (!VT.isVector())
1734     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1735
1736   const unsigned NumElts = VT.getVectorNumElements();
1737   const EVT EltVT = VT.getVectorElementType();
1738   if (VT.is512BitVector()) {
1739     if (Subtarget->hasAVX512())
1740       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1741           EltVT == MVT::f32 || EltVT == MVT::f64)
1742         switch(NumElts) {
1743         case  8: return MVT::v8i1;
1744         case 16: return MVT::v16i1;
1745       }
1746     if (Subtarget->hasBWI())
1747       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1748         switch(NumElts) {
1749         case 32: return MVT::v32i1;
1750         case 64: return MVT::v64i1;
1751       }
1752   }
1753
1754   if (VT.is256BitVector() || VT.is128BitVector()) {
1755     if (Subtarget->hasVLX())
1756       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1757           EltVT == MVT::f32 || EltVT == MVT::f64)
1758         switch(NumElts) {
1759         case 2: return MVT::v2i1;
1760         case 4: return MVT::v4i1;
1761         case 8: return MVT::v8i1;
1762       }
1763     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1764       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1765         switch(NumElts) {
1766         case  8: return MVT::v8i1;
1767         case 16: return MVT::v16i1;
1768         case 32: return MVT::v32i1;
1769       }
1770   }
1771
1772   return VT.changeVectorElementTypeToInteger();
1773 }
1774
1775 /// Helper for getByValTypeAlignment to determine
1776 /// the desired ByVal argument alignment.
1777 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1778   if (MaxAlign == 16)
1779     return;
1780   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1781     if (VTy->getBitWidth() == 128)
1782       MaxAlign = 16;
1783   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1784     unsigned EltAlign = 0;
1785     getMaxByValAlign(ATy->getElementType(), EltAlign);
1786     if (EltAlign > MaxAlign)
1787       MaxAlign = EltAlign;
1788   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1789     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1790       unsigned EltAlign = 0;
1791       getMaxByValAlign(STy->getElementType(i), EltAlign);
1792       if (EltAlign > MaxAlign)
1793         MaxAlign = EltAlign;
1794       if (MaxAlign == 16)
1795         break;
1796     }
1797   }
1798 }
1799
1800 /// Return the desired alignment for ByVal aggregate
1801 /// function arguments in the caller parameter area. For X86, aggregates
1802 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1803 /// are at 4-byte boundaries.
1804 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1805   if (Subtarget->is64Bit()) {
1806     // Max of 8 and alignment of type.
1807     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1808     if (TyAlign > 8)
1809       return TyAlign;
1810     return 8;
1811   }
1812
1813   unsigned Align = 4;
1814   if (Subtarget->hasSSE1())
1815     getMaxByValAlign(Ty, Align);
1816   return Align;
1817 }
1818
1819 /// Returns the target specific optimal type for load
1820 /// and store operations as a result of memset, memcpy, and memmove
1821 /// lowering. If DstAlign is zero that means it's safe to destination
1822 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1823 /// means there isn't a need to check it against alignment requirement,
1824 /// probably because the source does not need to be loaded. If 'IsMemset' is
1825 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1826 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1827 /// source is constant so it does not need to be loaded.
1828 /// It returns EVT::Other if the type should be determined using generic
1829 /// target-independent logic.
1830 EVT
1831 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1832                                        unsigned DstAlign, unsigned SrcAlign,
1833                                        bool IsMemset, bool ZeroMemset,
1834                                        bool MemcpyStrSrc,
1835                                        MachineFunction &MF) const {
1836   const Function *F = MF.getFunction();
1837   if ((!IsMemset || ZeroMemset) &&
1838       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1839     if (Size >= 16 &&
1840         (Subtarget->isUnalignedMemAccessFast() ||
1841          ((DstAlign == 0 || DstAlign >= 16) &&
1842           (SrcAlign == 0 || SrcAlign >= 16)))) {
1843       if (Size >= 32) {
1844         if (Subtarget->hasInt256())
1845           return MVT::v8i32;
1846         if (Subtarget->hasFp256())
1847           return MVT::v8f32;
1848       }
1849       if (Subtarget->hasSSE2())
1850         return MVT::v4i32;
1851       if (Subtarget->hasSSE1())
1852         return MVT::v4f32;
1853     } else if (!MemcpyStrSrc && Size >= 8 &&
1854                !Subtarget->is64Bit() &&
1855                Subtarget->hasSSE2()) {
1856       // Do not use f64 to lower memcpy if source is string constant. It's
1857       // better to use i32 to avoid the loads.
1858       return MVT::f64;
1859     }
1860   }
1861   if (Subtarget->is64Bit() && Size >= 8)
1862     return MVT::i64;
1863   return MVT::i32;
1864 }
1865
1866 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1867   if (VT == MVT::f32)
1868     return X86ScalarSSEf32;
1869   else if (VT == MVT::f64)
1870     return X86ScalarSSEf64;
1871   return true;
1872 }
1873
1874 bool
1875 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1876                                                   unsigned,
1877                                                   unsigned,
1878                                                   bool *Fast) const {
1879   if (Fast)
1880     *Fast = Subtarget->isUnalignedMemAccessFast();
1881   return true;
1882 }
1883
1884 /// Return the entry encoding for a jump table in the
1885 /// current function.  The returned value is a member of the
1886 /// MachineJumpTableInfo::JTEntryKind enum.
1887 unsigned X86TargetLowering::getJumpTableEncoding() const {
1888   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1889   // symbol.
1890   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1891       Subtarget->isPICStyleGOT())
1892     return MachineJumpTableInfo::EK_Custom32;
1893
1894   // Otherwise, use the normal jump table encoding heuristics.
1895   return TargetLowering::getJumpTableEncoding();
1896 }
1897
1898 const MCExpr *
1899 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1900                                              const MachineBasicBlock *MBB,
1901                                              unsigned uid,MCContext &Ctx) const{
1902   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1903          Subtarget->isPICStyleGOT());
1904   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1905   // entries.
1906   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1907                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1908 }
1909
1910 /// Returns relocation base for the given PIC jumptable.
1911 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1912                                                     SelectionDAG &DAG) const {
1913   if (!Subtarget->is64Bit())
1914     // This doesn't have SDLoc associated with it, but is not really the
1915     // same as a Register.
1916     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1917   return Table;
1918 }
1919
1920 /// This returns the relocation base for the given PIC jumptable,
1921 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1922 const MCExpr *X86TargetLowering::
1923 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1924                              MCContext &Ctx) const {
1925   // X86-64 uses RIP relative addressing based on the jump table label.
1926   if (Subtarget->isPICStyleRIPRel())
1927     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1928
1929   // Otherwise, the reference is relative to the PIC base.
1930   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1931 }
1932
1933 std::pair<const TargetRegisterClass *, uint8_t>
1934 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1935                                            MVT VT) const {
1936   const TargetRegisterClass *RRC = nullptr;
1937   uint8_t Cost = 1;
1938   switch (VT.SimpleTy) {
1939   default:
1940     return TargetLowering::findRepresentativeClass(TRI, VT);
1941   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1942     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1943     break;
1944   case MVT::x86mmx:
1945     RRC = &X86::VR64RegClass;
1946     break;
1947   case MVT::f32: case MVT::f64:
1948   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1949   case MVT::v4f32: case MVT::v2f64:
1950   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1951   case MVT::v4f64:
1952     RRC = &X86::VR128RegClass;
1953     break;
1954   }
1955   return std::make_pair(RRC, Cost);
1956 }
1957
1958 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1959                                                unsigned &Offset) const {
1960   if (!Subtarget->isTargetLinux())
1961     return false;
1962
1963   if (Subtarget->is64Bit()) {
1964     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1965     Offset = 0x28;
1966     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1967       AddressSpace = 256;
1968     else
1969       AddressSpace = 257;
1970   } else {
1971     // %gs:0x14 on i386
1972     Offset = 0x14;
1973     AddressSpace = 256;
1974   }
1975   return true;
1976 }
1977
1978 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1979                                             unsigned DestAS) const {
1980   assert(SrcAS != DestAS && "Expected different address spaces!");
1981
1982   return SrcAS < 256 && DestAS < 256;
1983 }
1984
1985 //===----------------------------------------------------------------------===//
1986 //               Return Value Calling Convention Implementation
1987 //===----------------------------------------------------------------------===//
1988
1989 #include "X86GenCallingConv.inc"
1990
1991 bool
1992 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1993                                   MachineFunction &MF, bool isVarArg,
1994                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1995                         LLVMContext &Context) const {
1996   SmallVector<CCValAssign, 16> RVLocs;
1997   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1998   return CCInfo.CheckReturn(Outs, RetCC_X86);
1999 }
2000
2001 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2002   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2003   return ScratchRegs;
2004 }
2005
2006 SDValue
2007 X86TargetLowering::LowerReturn(SDValue Chain,
2008                                CallingConv::ID CallConv, bool isVarArg,
2009                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2010                                const SmallVectorImpl<SDValue> &OutVals,
2011                                SDLoc dl, SelectionDAG &DAG) const {
2012   MachineFunction &MF = DAG.getMachineFunction();
2013   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2014
2015   SmallVector<CCValAssign, 16> RVLocs;
2016   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2017   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2018
2019   SDValue Flag;
2020   SmallVector<SDValue, 6> RetOps;
2021   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2022   // Operand #1 = Bytes To Pop
2023   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
2024                    MVT::i16));
2025
2026   // Copy the result values into the output registers.
2027   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2028     CCValAssign &VA = RVLocs[i];
2029     assert(VA.isRegLoc() && "Can only return in registers!");
2030     SDValue ValToCopy = OutVals[i];
2031     EVT ValVT = ValToCopy.getValueType();
2032
2033     // Promote values to the appropriate types.
2034     if (VA.getLocInfo() == CCValAssign::SExt)
2035       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2036     else if (VA.getLocInfo() == CCValAssign::ZExt)
2037       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2038     else if (VA.getLocInfo() == CCValAssign::AExt)
2039       ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2040     else if (VA.getLocInfo() == CCValAssign::BCvt)
2041       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
2042
2043     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2044            "Unexpected FP-extend for return value.");
2045
2046     // If this is x86-64, and we disabled SSE, we can't return FP values,
2047     // or SSE or MMX vectors.
2048     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2049          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2050           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2051       report_fatal_error("SSE register return with SSE disabled");
2052     }
2053     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2054     // llvm-gcc has never done it right and no one has noticed, so this
2055     // should be OK for now.
2056     if (ValVT == MVT::f64 &&
2057         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2058       report_fatal_error("SSE2 register return with SSE2 disabled");
2059
2060     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2061     // the RET instruction and handled by the FP Stackifier.
2062     if (VA.getLocReg() == X86::FP0 ||
2063         VA.getLocReg() == X86::FP1) {
2064       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2065       // change the value to the FP stack register class.
2066       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2067         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2068       RetOps.push_back(ValToCopy);
2069       // Don't emit a copytoreg.
2070       continue;
2071     }
2072
2073     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2074     // which is returned in RAX / RDX.
2075     if (Subtarget->is64Bit()) {
2076       if (ValVT == MVT::x86mmx) {
2077         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2078           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
2079           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2080                                   ValToCopy);
2081           // If we don't have SSE2 available, convert to v4f32 so the generated
2082           // register is legal.
2083           if (!Subtarget->hasSSE2())
2084             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
2085         }
2086       }
2087     }
2088
2089     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2090     Flag = Chain.getValue(1);
2091     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2092   }
2093
2094   // The x86-64 ABIs require that for returning structs by value we copy
2095   // the sret argument into %rax/%eax (depending on ABI) for the return.
2096   // Win32 requires us to put the sret argument to %eax as well.
2097   // We saved the argument into a virtual register in the entry block,
2098   // so now we copy the value out and into %rax/%eax.
2099   //
2100   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2101   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2102   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2103   // either case FuncInfo->setSRetReturnReg() will have been called.
2104   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2105     assert((Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) &&
2106            "No need for an sret register");
2107     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2108
2109     unsigned RetValReg
2110         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2111           X86::RAX : X86::EAX;
2112     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2113     Flag = Chain.getValue(1);
2114
2115     // RAX/EAX now acts like a return value.
2116     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2117   }
2118
2119   RetOps[0] = Chain;  // Update chain.
2120
2121   // Add the flag if we have it.
2122   if (Flag.getNode())
2123     RetOps.push_back(Flag);
2124
2125   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2126 }
2127
2128 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2129   if (N->getNumValues() != 1)
2130     return false;
2131   if (!N->hasNUsesOfValue(1, 0))
2132     return false;
2133
2134   SDValue TCChain = Chain;
2135   SDNode *Copy = *N->use_begin();
2136   if (Copy->getOpcode() == ISD::CopyToReg) {
2137     // If the copy has a glue operand, we conservatively assume it isn't safe to
2138     // perform a tail call.
2139     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2140       return false;
2141     TCChain = Copy->getOperand(0);
2142   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2143     return false;
2144
2145   bool HasRet = false;
2146   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2147        UI != UE; ++UI) {
2148     if (UI->getOpcode() != X86ISD::RET_FLAG)
2149       return false;
2150     // If we are returning more than one value, we can definitely
2151     // not make a tail call see PR19530
2152     if (UI->getNumOperands() > 4)
2153       return false;
2154     if (UI->getNumOperands() == 4 &&
2155         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2156       return false;
2157     HasRet = true;
2158   }
2159
2160   if (!HasRet)
2161     return false;
2162
2163   Chain = TCChain;
2164   return true;
2165 }
2166
2167 EVT
2168 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2169                                             ISD::NodeType ExtendKind) const {
2170   MVT ReturnMVT;
2171   // TODO: Is this also valid on 32-bit?
2172   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2173     ReturnMVT = MVT::i8;
2174   else
2175     ReturnMVT = MVT::i32;
2176
2177   EVT MinVT = getRegisterType(Context, ReturnMVT);
2178   return VT.bitsLT(MinVT) ? MinVT : VT;
2179 }
2180
2181 /// Lower the result values of a call into the
2182 /// appropriate copies out of appropriate physical registers.
2183 ///
2184 SDValue
2185 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2186                                    CallingConv::ID CallConv, bool isVarArg,
2187                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2188                                    SDLoc dl, SelectionDAG &DAG,
2189                                    SmallVectorImpl<SDValue> &InVals) const {
2190
2191   // Assign locations to each value returned by this call.
2192   SmallVector<CCValAssign, 16> RVLocs;
2193   bool Is64Bit = Subtarget->is64Bit();
2194   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2195                  *DAG.getContext());
2196   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2197
2198   // Copy all of the result registers out of their specified physreg.
2199   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2200     CCValAssign &VA = RVLocs[i];
2201     EVT CopyVT = VA.getValVT();
2202
2203     // If this is x86-64, and we disabled SSE, we can't return FP values
2204     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2205         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2206       report_fatal_error("SSE register return with SSE disabled");
2207     }
2208
2209     // If we prefer to use the value in xmm registers, copy it out as f80 and
2210     // use a truncate to move it from fp stack reg to xmm reg.
2211     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2212         isScalarFPTypeInSSEReg(VA.getValVT()))
2213       CopyVT = MVT::f80;
2214
2215     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2216                                CopyVT, InFlag).getValue(1);
2217     SDValue Val = Chain.getValue(0);
2218
2219     if (CopyVT != VA.getValVT())
2220       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2221                         // This truncation won't change the value.
2222                         DAG.getIntPtrConstant(1));
2223
2224     InFlag = Chain.getValue(2);
2225     InVals.push_back(Val);
2226   }
2227
2228   return Chain;
2229 }
2230
2231 //===----------------------------------------------------------------------===//
2232 //                C & StdCall & Fast Calling Convention implementation
2233 //===----------------------------------------------------------------------===//
2234 //  StdCall calling convention seems to be standard for many Windows' API
2235 //  routines and around. It differs from C calling convention just a little:
2236 //  callee should clean up the stack, not caller. Symbols should be also
2237 //  decorated in some fancy way :) It doesn't support any vector arguments.
2238 //  For info on fast calling convention see Fast Calling Convention (tail call)
2239 //  implementation LowerX86_32FastCCCallTo.
2240
2241 /// CallIsStructReturn - Determines whether a call uses struct return
2242 /// semantics.
2243 enum StructReturnType {
2244   NotStructReturn,
2245   RegStructReturn,
2246   StackStructReturn
2247 };
2248 static StructReturnType
2249 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2250   if (Outs.empty())
2251     return NotStructReturn;
2252
2253   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2254   if (!Flags.isSRet())
2255     return NotStructReturn;
2256   if (Flags.isInReg())
2257     return RegStructReturn;
2258   return StackStructReturn;
2259 }
2260
2261 /// Determines whether a function uses struct return semantics.
2262 static StructReturnType
2263 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2264   if (Ins.empty())
2265     return NotStructReturn;
2266
2267   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2268   if (!Flags.isSRet())
2269     return NotStructReturn;
2270   if (Flags.isInReg())
2271     return RegStructReturn;
2272   return StackStructReturn;
2273 }
2274
2275 /// Make a copy of an aggregate at address specified by "Src" to address
2276 /// "Dst" with size and alignment information specified by the specific
2277 /// parameter attribute. The copy will be passed as a byval function parameter.
2278 static SDValue
2279 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2280                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2281                           SDLoc dl) {
2282   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2283
2284   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2285                        /*isVolatile*/false, /*AlwaysInline=*/true,
2286                        MachinePointerInfo(), MachinePointerInfo());
2287 }
2288
2289 /// Return true if the calling convention is one that
2290 /// supports tail call optimization.
2291 static bool IsTailCallConvention(CallingConv::ID CC) {
2292   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2293           CC == CallingConv::HiPE);
2294 }
2295
2296 /// \brief Return true if the calling convention is a C calling convention.
2297 static bool IsCCallConvention(CallingConv::ID CC) {
2298   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2299           CC == CallingConv::X86_64_SysV);
2300 }
2301
2302 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2303   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2304     return false;
2305
2306   CallSite CS(CI);
2307   CallingConv::ID CalleeCC = CS.getCallingConv();
2308   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2309     return false;
2310
2311   return true;
2312 }
2313
2314 /// Return true if the function is being made into
2315 /// a tailcall target by changing its ABI.
2316 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2317                                    bool GuaranteedTailCallOpt) {
2318   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2319 }
2320
2321 SDValue
2322 X86TargetLowering::LowerMemArgument(SDValue Chain,
2323                                     CallingConv::ID CallConv,
2324                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2325                                     SDLoc dl, SelectionDAG &DAG,
2326                                     const CCValAssign &VA,
2327                                     MachineFrameInfo *MFI,
2328                                     unsigned i) const {
2329   // Create the nodes corresponding to a load from this parameter slot.
2330   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2331   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2332       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2333   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2334   EVT ValVT;
2335
2336   // If value is passed by pointer we have address passed instead of the value
2337   // itself.
2338   if (VA.getLocInfo() == CCValAssign::Indirect)
2339     ValVT = VA.getLocVT();
2340   else
2341     ValVT = VA.getValVT();
2342
2343   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2344   // changed with more analysis.
2345   // In case of tail call optimization mark all arguments mutable. Since they
2346   // could be overwritten by lowering of arguments in case of a tail call.
2347   if (Flags.isByVal()) {
2348     unsigned Bytes = Flags.getByValSize();
2349     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2350     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2351     return DAG.getFrameIndex(FI, getPointerTy());
2352   } else {
2353     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2354                                     VA.getLocMemOffset(), isImmutable);
2355     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2356     return DAG.getLoad(ValVT, dl, Chain, FIN,
2357                        MachinePointerInfo::getFixedStack(FI),
2358                        false, false, false, 0);
2359   }
2360 }
2361
2362 // FIXME: Get this from tablegen.
2363 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2364                                                 const X86Subtarget *Subtarget) {
2365   assert(Subtarget->is64Bit());
2366
2367   if (Subtarget->isCallingConvWin64(CallConv)) {
2368     static const MCPhysReg GPR64ArgRegsWin64[] = {
2369       X86::RCX, X86::RDX, X86::R8,  X86::R9
2370     };
2371     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2372   }
2373
2374   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2375     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2376   };
2377   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2378 }
2379
2380 // FIXME: Get this from tablegen.
2381 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2382                                                 CallingConv::ID CallConv,
2383                                                 const X86Subtarget *Subtarget) {
2384   assert(Subtarget->is64Bit());
2385   if (Subtarget->isCallingConvWin64(CallConv)) {
2386     // The XMM registers which might contain var arg parameters are shadowed
2387     // in their paired GPR.  So we only need to save the GPR to their home
2388     // slots.
2389     // TODO: __vectorcall will change this.
2390     return None;
2391   }
2392
2393   const Function *Fn = MF.getFunction();
2394   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2395   assert(!(MF.getTarget().Options.UseSoftFloat && NoImplicitFloatOps) &&
2396          "SSE register cannot be used when SSE is disabled!");
2397   if (MF.getTarget().Options.UseSoftFloat || NoImplicitFloatOps ||
2398       !Subtarget->hasSSE1())
2399     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2400     // registers.
2401     return None;
2402
2403   static const MCPhysReg XMMArgRegs64Bit[] = {
2404     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2405     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2406   };
2407   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2408 }
2409
2410 SDValue
2411 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2412                                         CallingConv::ID CallConv,
2413                                         bool isVarArg,
2414                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2415                                         SDLoc dl,
2416                                         SelectionDAG &DAG,
2417                                         SmallVectorImpl<SDValue> &InVals)
2418                                           const {
2419   MachineFunction &MF = DAG.getMachineFunction();
2420   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2421
2422   const Function* Fn = MF.getFunction();
2423   if (Fn->hasExternalLinkage() &&
2424       Subtarget->isTargetCygMing() &&
2425       Fn->getName() == "main")
2426     FuncInfo->setForceFramePointer(true);
2427
2428   MachineFrameInfo *MFI = MF.getFrameInfo();
2429   bool Is64Bit = Subtarget->is64Bit();
2430   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2431
2432   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2433          "Var args not supported with calling convention fastcc, ghc or hipe");
2434
2435   // Assign locations to all of the incoming arguments.
2436   SmallVector<CCValAssign, 16> ArgLocs;
2437   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2438
2439   // Allocate shadow area for Win64
2440   if (IsWin64)
2441     CCInfo.AllocateStack(32, 8);
2442
2443   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2444
2445   unsigned LastVal = ~0U;
2446   SDValue ArgValue;
2447   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2448     CCValAssign &VA = ArgLocs[i];
2449     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2450     // places.
2451     assert(VA.getValNo() != LastVal &&
2452            "Don't support value assigned to multiple locs yet");
2453     (void)LastVal;
2454     LastVal = VA.getValNo();
2455
2456     if (VA.isRegLoc()) {
2457       EVT RegVT = VA.getLocVT();
2458       const TargetRegisterClass *RC;
2459       if (RegVT == MVT::i32)
2460         RC = &X86::GR32RegClass;
2461       else if (Is64Bit && RegVT == MVT::i64)
2462         RC = &X86::GR64RegClass;
2463       else if (RegVT == MVT::f32)
2464         RC = &X86::FR32RegClass;
2465       else if (RegVT == MVT::f64)
2466         RC = &X86::FR64RegClass;
2467       else if (RegVT.is512BitVector())
2468         RC = &X86::VR512RegClass;
2469       else if (RegVT.is256BitVector())
2470         RC = &X86::VR256RegClass;
2471       else if (RegVT.is128BitVector())
2472         RC = &X86::VR128RegClass;
2473       else if (RegVT == MVT::x86mmx)
2474         RC = &X86::VR64RegClass;
2475       else if (RegVT == MVT::i1)
2476         RC = &X86::VK1RegClass;
2477       else if (RegVT == MVT::v8i1)
2478         RC = &X86::VK8RegClass;
2479       else if (RegVT == MVT::v16i1)
2480         RC = &X86::VK16RegClass;
2481       else if (RegVT == MVT::v32i1)
2482         RC = &X86::VK32RegClass;
2483       else if (RegVT == MVT::v64i1)
2484         RC = &X86::VK64RegClass;
2485       else
2486         llvm_unreachable("Unknown argument type!");
2487
2488       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2489       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2490
2491       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2492       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2493       // right size.
2494       if (VA.getLocInfo() == CCValAssign::SExt)
2495         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2496                                DAG.getValueType(VA.getValVT()));
2497       else if (VA.getLocInfo() == CCValAssign::ZExt)
2498         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2499                                DAG.getValueType(VA.getValVT()));
2500       else if (VA.getLocInfo() == CCValAssign::BCvt)
2501         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2502
2503       if (VA.isExtInLoc()) {
2504         // Handle MMX values passed in XMM regs.
2505         if (RegVT.isVector())
2506           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2507         else
2508           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2509       }
2510     } else {
2511       assert(VA.isMemLoc());
2512       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2513     }
2514
2515     // If value is passed via pointer - do a load.
2516     if (VA.getLocInfo() == CCValAssign::Indirect)
2517       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2518                              MachinePointerInfo(), false, false, false, 0);
2519
2520     InVals.push_back(ArgValue);
2521   }
2522
2523   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2524     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2525       // The x86-64 ABIs require that for returning structs by value we copy
2526       // the sret argument into %rax/%eax (depending on ABI) for the return.
2527       // Win32 requires us to put the sret argument to %eax as well.
2528       // Save the argument into a virtual register so that we can access it
2529       // from the return points.
2530       if (Ins[i].Flags.isSRet()) {
2531         unsigned Reg = FuncInfo->getSRetReturnReg();
2532         if (!Reg) {
2533           MVT PtrTy = getPointerTy();
2534           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2535           FuncInfo->setSRetReturnReg(Reg);
2536         }
2537         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2538         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2539         break;
2540       }
2541     }
2542   }
2543
2544   unsigned StackSize = CCInfo.getNextStackOffset();
2545   // Align stack specially for tail calls.
2546   if (FuncIsMadeTailCallSafe(CallConv,
2547                              MF.getTarget().Options.GuaranteedTailCallOpt))
2548     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2549
2550   // If the function takes variable number of arguments, make a frame index for
2551   // the start of the first vararg value... for expansion of llvm.va_start. We
2552   // can skip this if there are no va_start calls.
2553   if (MFI->hasVAStart() &&
2554       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2555                    CallConv != CallingConv::X86_ThisCall))) {
2556     FuncInfo->setVarArgsFrameIndex(
2557         MFI->CreateFixedObject(1, StackSize, true));
2558   }
2559
2560   // Figure out if XMM registers are in use.
2561   assert(!(MF.getTarget().Options.UseSoftFloat &&
2562            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2563          "SSE register cannot be used when SSE is disabled!");
2564
2565   // 64-bit calling conventions support varargs and register parameters, so we
2566   // have to do extra work to spill them in the prologue.
2567   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2568     // Find the first unallocated argument registers.
2569     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2570     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2571     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2572     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2573     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2574            "SSE register cannot be used when SSE is disabled!");
2575
2576     // Gather all the live in physical registers.
2577     SmallVector<SDValue, 6> LiveGPRs;
2578     SmallVector<SDValue, 8> LiveXMMRegs;
2579     SDValue ALVal;
2580     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2581       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2582       LiveGPRs.push_back(
2583           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2584     }
2585     if (!ArgXMMs.empty()) {
2586       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2587       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2588       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2589         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2590         LiveXMMRegs.push_back(
2591             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2592       }
2593     }
2594
2595     if (IsWin64) {
2596       const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2597       // Get to the caller-allocated home save location.  Add 8 to account
2598       // for the return address.
2599       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2600       FuncInfo->setRegSaveFrameIndex(
2601           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2602       // Fixup to set vararg frame on shadow area (4 x i64).
2603       if (NumIntRegs < 4)
2604         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2605     } else {
2606       // For X86-64, if there are vararg parameters that are passed via
2607       // registers, then we must store them to their spots on the stack so
2608       // they may be loaded by deferencing the result of va_next.
2609       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2610       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2611       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2612           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2613     }
2614
2615     // Store the integer parameter registers.
2616     SmallVector<SDValue, 8> MemOps;
2617     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2618                                       getPointerTy());
2619     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2620     for (SDValue Val : LiveGPRs) {
2621       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2622                                 DAG.getIntPtrConstant(Offset));
2623       SDValue Store =
2624         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2625                      MachinePointerInfo::getFixedStack(
2626                        FuncInfo->getRegSaveFrameIndex(), Offset),
2627                      false, false, 0);
2628       MemOps.push_back(Store);
2629       Offset += 8;
2630     }
2631
2632     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2633       // Now store the XMM (fp + vector) parameter registers.
2634       SmallVector<SDValue, 12> SaveXMMOps;
2635       SaveXMMOps.push_back(Chain);
2636       SaveXMMOps.push_back(ALVal);
2637       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2638                              FuncInfo->getRegSaveFrameIndex()));
2639       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2640                              FuncInfo->getVarArgsFPOffset()));
2641       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2642                         LiveXMMRegs.end());
2643       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2644                                    MVT::Other, SaveXMMOps));
2645     }
2646
2647     if (!MemOps.empty())
2648       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2649   }
2650
2651   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2652     // Find the largest legal vector type.
2653     MVT VecVT = MVT::Other;
2654     // FIXME: Only some x86_32 calling conventions support AVX512.
2655     if (Subtarget->hasAVX512() &&
2656         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2657                      CallConv == CallingConv::Intel_OCL_BI)))
2658       VecVT = MVT::v16f32;
2659     else if (Subtarget->hasAVX())
2660       VecVT = MVT::v8f32;
2661     else if (Subtarget->hasSSE2())
2662       VecVT = MVT::v4f32;
2663
2664     // We forward some GPRs and some vector types.
2665     SmallVector<MVT, 2> RegParmTypes;
2666     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2667     RegParmTypes.push_back(IntVT);
2668     if (VecVT != MVT::Other)
2669       RegParmTypes.push_back(VecVT);
2670
2671     // Compute the set of forwarded registers. The rest are scratch.
2672     SmallVectorImpl<ForwardedRegister> &Forwards =
2673         FuncInfo->getForwardedMustTailRegParms();
2674     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2675
2676     // Conservatively forward AL on x86_64, since it might be used for varargs.
2677     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2678       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2679       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2680     }
2681
2682     // Copy all forwards from physical to virtual registers.
2683     for (ForwardedRegister &F : Forwards) {
2684       // FIXME: Can we use a less constrained schedule?
2685       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2686       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2687       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2688     }
2689   }
2690
2691   // Some CCs need callee pop.
2692   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2693                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2694     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2695   } else {
2696     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2697     // If this is an sret function, the return should pop the hidden pointer.
2698     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2699         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2700         argsAreStructReturn(Ins) == StackStructReturn)
2701       FuncInfo->setBytesToPopOnReturn(4);
2702   }
2703
2704   if (!Is64Bit) {
2705     // RegSaveFrameIndex is X86-64 only.
2706     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2707     if (CallConv == CallingConv::X86_FastCall ||
2708         CallConv == CallingConv::X86_ThisCall)
2709       // fastcc functions can't have varargs.
2710       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2711   }
2712
2713   FuncInfo->setArgumentStackSize(StackSize);
2714
2715   return Chain;
2716 }
2717
2718 SDValue
2719 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2720                                     SDValue StackPtr, SDValue Arg,
2721                                     SDLoc dl, SelectionDAG &DAG,
2722                                     const CCValAssign &VA,
2723                                     ISD::ArgFlagsTy Flags) const {
2724   unsigned LocMemOffset = VA.getLocMemOffset();
2725   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2726   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2727   if (Flags.isByVal())
2728     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2729
2730   return DAG.getStore(Chain, dl, Arg, PtrOff,
2731                       MachinePointerInfo::getStack(LocMemOffset),
2732                       false, false, 0);
2733 }
2734
2735 /// Emit a load of return address if tail call
2736 /// optimization is performed and it is required.
2737 SDValue
2738 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2739                                            SDValue &OutRetAddr, SDValue Chain,
2740                                            bool IsTailCall, bool Is64Bit,
2741                                            int FPDiff, SDLoc dl) const {
2742   // Adjust the Return address stack slot.
2743   EVT VT = getPointerTy();
2744   OutRetAddr = getReturnAddressFrameIndex(DAG);
2745
2746   // Load the "old" Return address.
2747   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2748                            false, false, false, 0);
2749   return SDValue(OutRetAddr.getNode(), 1);
2750 }
2751
2752 /// Emit a store of the return address if tail call
2753 /// optimization is performed and it is required (FPDiff!=0).
2754 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2755                                         SDValue Chain, SDValue RetAddrFrIdx,
2756                                         EVT PtrVT, unsigned SlotSize,
2757                                         int FPDiff, SDLoc dl) {
2758   // Store the return address to the appropriate stack slot.
2759   if (!FPDiff) return Chain;
2760   // Calculate the new stack slot for the return address.
2761   int NewReturnAddrFI =
2762     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2763                                          false);
2764   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2765   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2766                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2767                        false, false, 0);
2768   return Chain;
2769 }
2770
2771 SDValue
2772 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2773                              SmallVectorImpl<SDValue> &InVals) const {
2774   SelectionDAG &DAG                     = CLI.DAG;
2775   SDLoc &dl                             = CLI.DL;
2776   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2777   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2778   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2779   SDValue Chain                         = CLI.Chain;
2780   SDValue Callee                        = CLI.Callee;
2781   CallingConv::ID CallConv              = CLI.CallConv;
2782   bool &isTailCall                      = CLI.IsTailCall;
2783   bool isVarArg                         = CLI.IsVarArg;
2784
2785   MachineFunction &MF = DAG.getMachineFunction();
2786   bool Is64Bit        = Subtarget->is64Bit();
2787   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2788   StructReturnType SR = callIsStructReturn(Outs);
2789   bool IsSibcall      = false;
2790   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2791
2792   if (MF.getTarget().Options.DisableTailCalls)
2793     isTailCall = false;
2794
2795   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2796   if (IsMustTail) {
2797     // Force this to be a tail call.  The verifier rules are enough to ensure
2798     // that we can lower this successfully without moving the return address
2799     // around.
2800     isTailCall = true;
2801   } else if (isTailCall) {
2802     // Check if it's really possible to do a tail call.
2803     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2804                     isVarArg, SR != NotStructReturn,
2805                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2806                     Outs, OutVals, Ins, DAG);
2807
2808     // Sibcalls are automatically detected tailcalls which do not require
2809     // ABI changes.
2810     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2811       IsSibcall = true;
2812
2813     if (isTailCall)
2814       ++NumTailCalls;
2815   }
2816
2817   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2818          "Var args not supported with calling convention fastcc, ghc or hipe");
2819
2820   // Analyze operands of the call, assigning locations to each operand.
2821   SmallVector<CCValAssign, 16> ArgLocs;
2822   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2823
2824   // Allocate shadow area for Win64
2825   if (IsWin64)
2826     CCInfo.AllocateStack(32, 8);
2827
2828   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2829
2830   // Get a count of how many bytes are to be pushed on the stack.
2831   unsigned NumBytes = CCInfo.getNextStackOffset();
2832   if (IsSibcall)
2833     // This is a sibcall. The memory operands are available in caller's
2834     // own caller's stack.
2835     NumBytes = 0;
2836   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2837            IsTailCallConvention(CallConv))
2838     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2839
2840   int FPDiff = 0;
2841   if (isTailCall && !IsSibcall && !IsMustTail) {
2842     // Lower arguments at fp - stackoffset + fpdiff.
2843     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2844
2845     FPDiff = NumBytesCallerPushed - NumBytes;
2846
2847     // Set the delta of movement of the returnaddr stackslot.
2848     // But only set if delta is greater than previous delta.
2849     if (FPDiff < X86Info->getTCReturnAddrDelta())
2850       X86Info->setTCReturnAddrDelta(FPDiff);
2851   }
2852
2853   unsigned NumBytesToPush = NumBytes;
2854   unsigned NumBytesToPop = NumBytes;
2855
2856   // If we have an inalloca argument, all stack space has already been allocated
2857   // for us and be right at the top of the stack.  We don't support multiple
2858   // arguments passed in memory when using inalloca.
2859   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2860     NumBytesToPush = 0;
2861     if (!ArgLocs.back().isMemLoc())
2862       report_fatal_error("cannot use inalloca attribute on a register "
2863                          "parameter");
2864     if (ArgLocs.back().getLocMemOffset() != 0)
2865       report_fatal_error("any parameter with the inalloca attribute must be "
2866                          "the only memory argument");
2867   }
2868
2869   if (!IsSibcall)
2870     Chain = DAG.getCALLSEQ_START(
2871         Chain, DAG.getIntPtrConstant(NumBytesToPush, true), dl);
2872
2873   SDValue RetAddrFrIdx;
2874   // Load return address for tail calls.
2875   if (isTailCall && FPDiff)
2876     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2877                                     Is64Bit, FPDiff, dl);
2878
2879   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2880   SmallVector<SDValue, 8> MemOpChains;
2881   SDValue StackPtr;
2882
2883   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2884   // of tail call optimization arguments are handle later.
2885   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2886   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2887     // Skip inalloca arguments, they have already been written.
2888     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2889     if (Flags.isInAlloca())
2890       continue;
2891
2892     CCValAssign &VA = ArgLocs[i];
2893     EVT RegVT = VA.getLocVT();
2894     SDValue Arg = OutVals[i];
2895     bool isByVal = Flags.isByVal();
2896
2897     // Promote the value if needed.
2898     switch (VA.getLocInfo()) {
2899     default: llvm_unreachable("Unknown loc info!");
2900     case CCValAssign::Full: break;
2901     case CCValAssign::SExt:
2902       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2903       break;
2904     case CCValAssign::ZExt:
2905       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2906       break;
2907     case CCValAssign::AExt:
2908       if (RegVT.is128BitVector()) {
2909         // Special case: passing MMX values in XMM registers.
2910         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2911         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2912         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2913       } else
2914         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2915       break;
2916     case CCValAssign::BCvt:
2917       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2918       break;
2919     case CCValAssign::Indirect: {
2920       // Store the argument.
2921       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2922       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2923       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2924                            MachinePointerInfo::getFixedStack(FI),
2925                            false, false, 0);
2926       Arg = SpillSlot;
2927       break;
2928     }
2929     }
2930
2931     if (VA.isRegLoc()) {
2932       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2933       if (isVarArg && IsWin64) {
2934         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2935         // shadow reg if callee is a varargs function.
2936         unsigned ShadowReg = 0;
2937         switch (VA.getLocReg()) {
2938         case X86::XMM0: ShadowReg = X86::RCX; break;
2939         case X86::XMM1: ShadowReg = X86::RDX; break;
2940         case X86::XMM2: ShadowReg = X86::R8; break;
2941         case X86::XMM3: ShadowReg = X86::R9; break;
2942         }
2943         if (ShadowReg)
2944           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2945       }
2946     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2947       assert(VA.isMemLoc());
2948       if (!StackPtr.getNode())
2949         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2950                                       getPointerTy());
2951       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2952                                              dl, DAG, VA, Flags));
2953     }
2954   }
2955
2956   if (!MemOpChains.empty())
2957     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2958
2959   if (Subtarget->isPICStyleGOT()) {
2960     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2961     // GOT pointer.
2962     if (!isTailCall) {
2963       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2964                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2965     } else {
2966       // If we are tail calling and generating PIC/GOT style code load the
2967       // address of the callee into ECX. The value in ecx is used as target of
2968       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2969       // for tail calls on PIC/GOT architectures. Normally we would just put the
2970       // address of GOT into ebx and then call target@PLT. But for tail calls
2971       // ebx would be restored (since ebx is callee saved) before jumping to the
2972       // target@PLT.
2973
2974       // Note: The actual moving to ECX is done further down.
2975       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2976       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2977           !G->getGlobal()->hasProtectedVisibility())
2978         Callee = LowerGlobalAddress(Callee, DAG);
2979       else if (isa<ExternalSymbolSDNode>(Callee))
2980         Callee = LowerExternalSymbol(Callee, DAG);
2981     }
2982   }
2983
2984   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2985     // From AMD64 ABI document:
2986     // For calls that may call functions that use varargs or stdargs
2987     // (prototype-less calls or calls to functions containing ellipsis (...) in
2988     // the declaration) %al is used as hidden argument to specify the number
2989     // of SSE registers used. The contents of %al do not need to match exactly
2990     // the number of registers, but must be an ubound on the number of SSE
2991     // registers used and is in the range 0 - 8 inclusive.
2992
2993     // Count the number of XMM registers allocated.
2994     static const MCPhysReg XMMArgRegs[] = {
2995       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2996       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2997     };
2998     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2999     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3000            && "SSE registers cannot be used when SSE is disabled");
3001
3002     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3003                                         DAG.getConstant(NumXMMRegs, MVT::i8)));
3004   }
3005
3006   if (isVarArg && IsMustTail) {
3007     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3008     for (const auto &F : Forwards) {
3009       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3010       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3011     }
3012   }
3013
3014   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3015   // don't need this because the eligibility check rejects calls that require
3016   // shuffling arguments passed in memory.
3017   if (!IsSibcall && isTailCall) {
3018     // Force all the incoming stack arguments to be loaded from the stack
3019     // before any new outgoing arguments are stored to the stack, because the
3020     // outgoing stack slots may alias the incoming argument stack slots, and
3021     // the alias isn't otherwise explicit. This is slightly more conservative
3022     // than necessary, because it means that each store effectively depends
3023     // on every argument instead of just those arguments it would clobber.
3024     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3025
3026     SmallVector<SDValue, 8> MemOpChains2;
3027     SDValue FIN;
3028     int FI = 0;
3029     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3030       CCValAssign &VA = ArgLocs[i];
3031       if (VA.isRegLoc())
3032         continue;
3033       assert(VA.isMemLoc());
3034       SDValue Arg = OutVals[i];
3035       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3036       // Skip inalloca arguments.  They don't require any work.
3037       if (Flags.isInAlloca())
3038         continue;
3039       // Create frame index.
3040       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3041       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3042       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3043       FIN = DAG.getFrameIndex(FI, getPointerTy());
3044
3045       if (Flags.isByVal()) {
3046         // Copy relative to framepointer.
3047         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
3048         if (!StackPtr.getNode())
3049           StackPtr = DAG.getCopyFromReg(Chain, dl,
3050                                         RegInfo->getStackRegister(),
3051                                         getPointerTy());
3052         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3053
3054         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3055                                                          ArgChain,
3056                                                          Flags, DAG, dl));
3057       } else {
3058         // Store relative to framepointer.
3059         MemOpChains2.push_back(
3060           DAG.getStore(ArgChain, dl, Arg, FIN,
3061                        MachinePointerInfo::getFixedStack(FI),
3062                        false, false, 0));
3063       }
3064     }
3065
3066     if (!MemOpChains2.empty())
3067       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3068
3069     // Store the return address to the appropriate stack slot.
3070     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3071                                      getPointerTy(), RegInfo->getSlotSize(),
3072                                      FPDiff, dl);
3073   }
3074
3075   // Build a sequence of copy-to-reg nodes chained together with token chain
3076   // and flag operands which copy the outgoing args into registers.
3077   SDValue InFlag;
3078   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3079     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3080                              RegsToPass[i].second, InFlag);
3081     InFlag = Chain.getValue(1);
3082   }
3083
3084   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3085     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3086     // In the 64-bit large code model, we have to make all calls
3087     // through a register, since the call instruction's 32-bit
3088     // pc-relative offset may not be large enough to hold the whole
3089     // address.
3090   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3091     // If the callee is a GlobalAddress node (quite common, every direct call
3092     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3093     // it.
3094     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3095
3096     // We should use extra load for direct calls to dllimported functions in
3097     // non-JIT mode.
3098     const GlobalValue *GV = G->getGlobal();
3099     if (!GV->hasDLLImportStorageClass()) {
3100       unsigned char OpFlags = 0;
3101       bool ExtraLoad = false;
3102       unsigned WrapperKind = ISD::DELETED_NODE;
3103
3104       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3105       // external symbols most go through the PLT in PIC mode.  If the symbol
3106       // has hidden or protected visibility, or if it is static or local, then
3107       // we don't need to use the PLT - we can directly call it.
3108       if (Subtarget->isTargetELF() &&
3109           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3110           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3111         OpFlags = X86II::MO_PLT;
3112       } else if (Subtarget->isPICStyleStubAny() &&
3113                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3114                  (!Subtarget->getTargetTriple().isMacOSX() ||
3115                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3116         // PC-relative references to external symbols should go through $stub,
3117         // unless we're building with the leopard linker or later, which
3118         // automatically synthesizes these stubs.
3119         OpFlags = X86II::MO_DARWIN_STUB;
3120       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3121                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3122         // If the function is marked as non-lazy, generate an indirect call
3123         // which loads from the GOT directly. This avoids runtime overhead
3124         // at the cost of eager binding (and one extra byte of encoding).
3125         OpFlags = X86II::MO_GOTPCREL;
3126         WrapperKind = X86ISD::WrapperRIP;
3127         ExtraLoad = true;
3128       }
3129
3130       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3131                                           G->getOffset(), OpFlags);
3132
3133       // Add a wrapper if needed.
3134       if (WrapperKind != ISD::DELETED_NODE)
3135         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3136       // Add extra indirection if needed.
3137       if (ExtraLoad)
3138         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3139                              MachinePointerInfo::getGOT(),
3140                              false, false, false, 0);
3141     }
3142   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3143     unsigned char OpFlags = 0;
3144
3145     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3146     // external symbols should go through the PLT.
3147     if (Subtarget->isTargetELF() &&
3148         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3149       OpFlags = X86II::MO_PLT;
3150     } else if (Subtarget->isPICStyleStubAny() &&
3151                (!Subtarget->getTargetTriple().isMacOSX() ||
3152                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3153       // PC-relative references to external symbols should go through $stub,
3154       // unless we're building with the leopard linker or later, which
3155       // automatically synthesizes these stubs.
3156       OpFlags = X86II::MO_DARWIN_STUB;
3157     }
3158
3159     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3160                                          OpFlags);
3161   } else if (Subtarget->isTarget64BitILP32() &&
3162              Callee->getValueType(0) == MVT::i32) {
3163     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3164     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3165   }
3166
3167   // Returns a chain & a flag for retval copy to use.
3168   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3169   SmallVector<SDValue, 8> Ops;
3170
3171   if (!IsSibcall && isTailCall) {
3172     Chain = DAG.getCALLSEQ_END(Chain,
3173                                DAG.getIntPtrConstant(NumBytesToPop, true),
3174                                DAG.getIntPtrConstant(0, true), InFlag, dl);
3175     InFlag = Chain.getValue(1);
3176   }
3177
3178   Ops.push_back(Chain);
3179   Ops.push_back(Callee);
3180
3181   if (isTailCall)
3182     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
3183
3184   // Add argument registers to the end of the list so that they are known live
3185   // into the call.
3186   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3187     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3188                                   RegsToPass[i].second.getValueType()));
3189
3190   // Add a register mask operand representing the call-preserved registers.
3191   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3192   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3193   assert(Mask && "Missing call preserved mask for calling convention");
3194   Ops.push_back(DAG.getRegisterMask(Mask));
3195
3196   if (InFlag.getNode())
3197     Ops.push_back(InFlag);
3198
3199   if (isTailCall) {
3200     // We used to do:
3201     //// If this is the first return lowered for this function, add the regs
3202     //// to the liveout set for the function.
3203     // This isn't right, although it's probably harmless on x86; liveouts
3204     // should be computed from returns not tail calls.  Consider a void
3205     // function making a tail call to a function returning int.
3206     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3207   }
3208
3209   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3210   InFlag = Chain.getValue(1);
3211
3212   // Create the CALLSEQ_END node.
3213   unsigned NumBytesForCalleeToPop;
3214   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3215                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3216     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3217   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3218            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3219            SR == StackStructReturn)
3220     // If this is a call to a struct-return function, the callee
3221     // pops the hidden struct pointer, so we have to push it back.
3222     // This is common for Darwin/X86, Linux & Mingw32 targets.
3223     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3224     NumBytesForCalleeToPop = 4;
3225   else
3226     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3227
3228   // Returns a flag for retval copy to use.
3229   if (!IsSibcall) {
3230     Chain = DAG.getCALLSEQ_END(Chain,
3231                                DAG.getIntPtrConstant(NumBytesToPop, true),
3232                                DAG.getIntPtrConstant(NumBytesForCalleeToPop,
3233                                                      true),
3234                                InFlag, dl);
3235     InFlag = Chain.getValue(1);
3236   }
3237
3238   // Handle result values, copying them out of physregs into vregs that we
3239   // return.
3240   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3241                          Ins, dl, DAG, InVals);
3242 }
3243
3244 //===----------------------------------------------------------------------===//
3245 //                Fast Calling Convention (tail call) implementation
3246 //===----------------------------------------------------------------------===//
3247
3248 //  Like std call, callee cleans arguments, convention except that ECX is
3249 //  reserved for storing the tail called function address. Only 2 registers are
3250 //  free for argument passing (inreg). Tail call optimization is performed
3251 //  provided:
3252 //                * tailcallopt is enabled
3253 //                * caller/callee are fastcc
3254 //  On X86_64 architecture with GOT-style position independent code only local
3255 //  (within module) calls are supported at the moment.
3256 //  To keep the stack aligned according to platform abi the function
3257 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3258 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3259 //  If a tail called function callee has more arguments than the caller the
3260 //  caller needs to make sure that there is room to move the RETADDR to. This is
3261 //  achieved by reserving an area the size of the argument delta right after the
3262 //  original RETADDR, but before the saved framepointer or the spilled registers
3263 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3264 //  stack layout:
3265 //    arg1
3266 //    arg2
3267 //    RETADDR
3268 //    [ new RETADDR
3269 //      move area ]
3270 //    (possible EBP)
3271 //    ESI
3272 //    EDI
3273 //    local1 ..
3274
3275 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3276 /// for a 16 byte align requirement.
3277 unsigned
3278 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3279                                                SelectionDAG& DAG) const {
3280   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3281   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3282   unsigned StackAlignment = TFI.getStackAlignment();
3283   uint64_t AlignMask = StackAlignment - 1;
3284   int64_t Offset = StackSize;
3285   unsigned SlotSize = RegInfo->getSlotSize();
3286   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3287     // Number smaller than 12 so just add the difference.
3288     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3289   } else {
3290     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3291     Offset = ((~AlignMask) & Offset) + StackAlignment +
3292       (StackAlignment-SlotSize);
3293   }
3294   return Offset;
3295 }
3296
3297 /// MatchingStackOffset - Return true if the given stack call argument is
3298 /// already available in the same position (relatively) of the caller's
3299 /// incoming argument stack.
3300 static
3301 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3302                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3303                          const X86InstrInfo *TII) {
3304   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3305   int FI = INT_MAX;
3306   if (Arg.getOpcode() == ISD::CopyFromReg) {
3307     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3308     if (!TargetRegisterInfo::isVirtualRegister(VR))
3309       return false;
3310     MachineInstr *Def = MRI->getVRegDef(VR);
3311     if (!Def)
3312       return false;
3313     if (!Flags.isByVal()) {
3314       if (!TII->isLoadFromStackSlot(Def, FI))
3315         return false;
3316     } else {
3317       unsigned Opcode = Def->getOpcode();
3318       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3319            Opcode == X86::LEA64_32r) &&
3320           Def->getOperand(1).isFI()) {
3321         FI = Def->getOperand(1).getIndex();
3322         Bytes = Flags.getByValSize();
3323       } else
3324         return false;
3325     }
3326   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3327     if (Flags.isByVal())
3328       // ByVal argument is passed in as a pointer but it's now being
3329       // dereferenced. e.g.
3330       // define @foo(%struct.X* %A) {
3331       //   tail call @bar(%struct.X* byval %A)
3332       // }
3333       return false;
3334     SDValue Ptr = Ld->getBasePtr();
3335     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3336     if (!FINode)
3337       return false;
3338     FI = FINode->getIndex();
3339   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3340     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3341     FI = FINode->getIndex();
3342     Bytes = Flags.getByValSize();
3343   } else
3344     return false;
3345
3346   assert(FI != INT_MAX);
3347   if (!MFI->isFixedObjectIndex(FI))
3348     return false;
3349   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3350 }
3351
3352 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3353 /// for tail call optimization. Targets which want to do tail call
3354 /// optimization should implement this function.
3355 bool
3356 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3357                                                      CallingConv::ID CalleeCC,
3358                                                      bool isVarArg,
3359                                                      bool isCalleeStructRet,
3360                                                      bool isCallerStructRet,
3361                                                      Type *RetTy,
3362                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3363                                     const SmallVectorImpl<SDValue> &OutVals,
3364                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3365                                                      SelectionDAG &DAG) const {
3366   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3367     return false;
3368
3369   // If -tailcallopt is specified, make fastcc functions tail-callable.
3370   const MachineFunction &MF = DAG.getMachineFunction();
3371   const Function *CallerF = MF.getFunction();
3372
3373   // If the function return type is x86_fp80 and the callee return type is not,
3374   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3375   // perform a tailcall optimization here.
3376   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3377     return false;
3378
3379   CallingConv::ID CallerCC = CallerF->getCallingConv();
3380   bool CCMatch = CallerCC == CalleeCC;
3381   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3382   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3383
3384   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3385     if (IsTailCallConvention(CalleeCC) && CCMatch)
3386       return true;
3387     return false;
3388   }
3389
3390   // Look for obvious safe cases to perform tail call optimization that do not
3391   // require ABI changes. This is what gcc calls sibcall.
3392
3393   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3394   // emit a special epilogue.
3395   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3396   if (RegInfo->needsStackRealignment(MF))
3397     return false;
3398
3399   // Also avoid sibcall optimization if either caller or callee uses struct
3400   // return semantics.
3401   if (isCalleeStructRet || isCallerStructRet)
3402     return false;
3403
3404   // An stdcall/thiscall caller is expected to clean up its arguments; the
3405   // callee isn't going to do that.
3406   // FIXME: this is more restrictive than needed. We could produce a tailcall
3407   // when the stack adjustment matches. For example, with a thiscall that takes
3408   // only one argument.
3409   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3410                    CallerCC == CallingConv::X86_ThisCall))
3411     return false;
3412
3413   // Do not sibcall optimize vararg calls unless all arguments are passed via
3414   // registers.
3415   if (isVarArg && !Outs.empty()) {
3416
3417     // Optimizing for varargs on Win64 is unlikely to be safe without
3418     // additional testing.
3419     if (IsCalleeWin64 || IsCallerWin64)
3420       return false;
3421
3422     SmallVector<CCValAssign, 16> ArgLocs;
3423     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3424                    *DAG.getContext());
3425
3426     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3427     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3428       if (!ArgLocs[i].isRegLoc())
3429         return false;
3430   }
3431
3432   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3433   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3434   // this into a sibcall.
3435   bool Unused = false;
3436   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3437     if (!Ins[i].Used) {
3438       Unused = true;
3439       break;
3440     }
3441   }
3442   if (Unused) {
3443     SmallVector<CCValAssign, 16> RVLocs;
3444     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3445                    *DAG.getContext());
3446     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3447     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3448       CCValAssign &VA = RVLocs[i];
3449       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3450         return false;
3451     }
3452   }
3453
3454   // If the calling conventions do not match, then we'd better make sure the
3455   // results are returned in the same way as what the caller expects.
3456   if (!CCMatch) {
3457     SmallVector<CCValAssign, 16> RVLocs1;
3458     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3459                     *DAG.getContext());
3460     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3461
3462     SmallVector<CCValAssign, 16> RVLocs2;
3463     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3464                     *DAG.getContext());
3465     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3466
3467     if (RVLocs1.size() != RVLocs2.size())
3468       return false;
3469     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3470       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3471         return false;
3472       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3473         return false;
3474       if (RVLocs1[i].isRegLoc()) {
3475         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3476           return false;
3477       } else {
3478         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3479           return false;
3480       }
3481     }
3482   }
3483
3484   // If the callee takes no arguments then go on to check the results of the
3485   // call.
3486   if (!Outs.empty()) {
3487     // Check if stack adjustment is needed. For now, do not do this if any
3488     // argument is passed on the stack.
3489     SmallVector<CCValAssign, 16> ArgLocs;
3490     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3491                    *DAG.getContext());
3492
3493     // Allocate shadow area for Win64
3494     if (IsCalleeWin64)
3495       CCInfo.AllocateStack(32, 8);
3496
3497     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3498     if (CCInfo.getNextStackOffset()) {
3499       MachineFunction &MF = DAG.getMachineFunction();
3500       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3501         return false;
3502
3503       // Check if the arguments are already laid out in the right way as
3504       // the caller's fixed stack objects.
3505       MachineFrameInfo *MFI = MF.getFrameInfo();
3506       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3507       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3508       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3509         CCValAssign &VA = ArgLocs[i];
3510         SDValue Arg = OutVals[i];
3511         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3512         if (VA.getLocInfo() == CCValAssign::Indirect)
3513           return false;
3514         if (!VA.isRegLoc()) {
3515           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3516                                    MFI, MRI, TII))
3517             return false;
3518         }
3519       }
3520     }
3521
3522     // If the tailcall address may be in a register, then make sure it's
3523     // possible to register allocate for it. In 32-bit, the call address can
3524     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3525     // callee-saved registers are restored. These happen to be the same
3526     // registers used to pass 'inreg' arguments so watch out for those.
3527     if (!Subtarget->is64Bit() &&
3528         ((!isa<GlobalAddressSDNode>(Callee) &&
3529           !isa<ExternalSymbolSDNode>(Callee)) ||
3530          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3531       unsigned NumInRegs = 0;
3532       // In PIC we need an extra register to formulate the address computation
3533       // for the callee.
3534       unsigned MaxInRegs =
3535         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3536
3537       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3538         CCValAssign &VA = ArgLocs[i];
3539         if (!VA.isRegLoc())
3540           continue;
3541         unsigned Reg = VA.getLocReg();
3542         switch (Reg) {
3543         default: break;
3544         case X86::EAX: case X86::EDX: case X86::ECX:
3545           if (++NumInRegs == MaxInRegs)
3546             return false;
3547           break;
3548         }
3549       }
3550     }
3551   }
3552
3553   return true;
3554 }
3555
3556 FastISel *
3557 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3558                                   const TargetLibraryInfo *libInfo) const {
3559   return X86::createFastISel(funcInfo, libInfo);
3560 }
3561
3562 //===----------------------------------------------------------------------===//
3563 //                           Other Lowering Hooks
3564 //===----------------------------------------------------------------------===//
3565
3566 static bool MayFoldLoad(SDValue Op) {
3567   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3568 }
3569
3570 static bool MayFoldIntoStore(SDValue Op) {
3571   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3572 }
3573
3574 static bool isTargetShuffle(unsigned Opcode) {
3575   switch(Opcode) {
3576   default: return false;
3577   case X86ISD::BLENDI:
3578   case X86ISD::PSHUFB:
3579   case X86ISD::PSHUFD:
3580   case X86ISD::PSHUFHW:
3581   case X86ISD::PSHUFLW:
3582   case X86ISD::SHUFP:
3583   case X86ISD::PALIGNR:
3584   case X86ISD::MOVLHPS:
3585   case X86ISD::MOVLHPD:
3586   case X86ISD::MOVHLPS:
3587   case X86ISD::MOVLPS:
3588   case X86ISD::MOVLPD:
3589   case X86ISD::MOVSHDUP:
3590   case X86ISD::MOVSLDUP:
3591   case X86ISD::MOVDDUP:
3592   case X86ISD::MOVSS:
3593   case X86ISD::MOVSD:
3594   case X86ISD::UNPCKL:
3595   case X86ISD::UNPCKH:
3596   case X86ISD::VPERMILPI:
3597   case X86ISD::VPERM2X128:
3598   case X86ISD::VPERMI:
3599     return true;
3600   }
3601 }
3602
3603 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3604                                     SDValue V1, unsigned TargetMask,
3605                                     SelectionDAG &DAG) {
3606   switch(Opc) {
3607   default: llvm_unreachable("Unknown x86 shuffle node");
3608   case X86ISD::PSHUFD:
3609   case X86ISD::PSHUFHW:
3610   case X86ISD::PSHUFLW:
3611   case X86ISD::VPERMILPI:
3612   case X86ISD::VPERMI:
3613     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
3614   }
3615 }
3616
3617 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3618                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3619   switch(Opc) {
3620   default: llvm_unreachable("Unknown x86 shuffle node");
3621   case X86ISD::MOVLHPS:
3622   case X86ISD::MOVLHPD:
3623   case X86ISD::MOVHLPS:
3624   case X86ISD::MOVLPS:
3625   case X86ISD::MOVLPD:
3626   case X86ISD::MOVSS:
3627   case X86ISD::MOVSD:
3628   case X86ISD::UNPCKL:
3629   case X86ISD::UNPCKH:
3630     return DAG.getNode(Opc, dl, VT, V1, V2);
3631   }
3632 }
3633
3634 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3635   MachineFunction &MF = DAG.getMachineFunction();
3636   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3637   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3638   int ReturnAddrIndex = FuncInfo->getRAIndex();
3639
3640   if (ReturnAddrIndex == 0) {
3641     // Set up a frame object for the return address.
3642     unsigned SlotSize = RegInfo->getSlotSize();
3643     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3644                                                            -(int64_t)SlotSize,
3645                                                            false);
3646     FuncInfo->setRAIndex(ReturnAddrIndex);
3647   }
3648
3649   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3650 }
3651
3652 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3653                                        bool hasSymbolicDisplacement) {
3654   // Offset should fit into 32 bit immediate field.
3655   if (!isInt<32>(Offset))
3656     return false;
3657
3658   // If we don't have a symbolic displacement - we don't have any extra
3659   // restrictions.
3660   if (!hasSymbolicDisplacement)
3661     return true;
3662
3663   // FIXME: Some tweaks might be needed for medium code model.
3664   if (M != CodeModel::Small && M != CodeModel::Kernel)
3665     return false;
3666
3667   // For small code model we assume that latest object is 16MB before end of 31
3668   // bits boundary. We may also accept pretty large negative constants knowing
3669   // that all objects are in the positive half of address space.
3670   if (M == CodeModel::Small && Offset < 16*1024*1024)
3671     return true;
3672
3673   // For kernel code model we know that all object resist in the negative half
3674   // of 32bits address space. We may not accept negative offsets, since they may
3675   // be just off and we may accept pretty large positive ones.
3676   if (M == CodeModel::Kernel && Offset >= 0)
3677     return true;
3678
3679   return false;
3680 }
3681
3682 /// isCalleePop - Determines whether the callee is required to pop its
3683 /// own arguments. Callee pop is necessary to support tail calls.
3684 bool X86::isCalleePop(CallingConv::ID CallingConv,
3685                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3686   switch (CallingConv) {
3687   default:
3688     return false;
3689   case CallingConv::X86_StdCall:
3690   case CallingConv::X86_FastCall:
3691   case CallingConv::X86_ThisCall:
3692     return !is64Bit;
3693   case CallingConv::Fast:
3694   case CallingConv::GHC:
3695   case CallingConv::HiPE:
3696     if (IsVarArg)
3697       return false;
3698     return TailCallOpt;
3699   }
3700 }
3701
3702 /// \brief Return true if the condition is an unsigned comparison operation.
3703 static bool isX86CCUnsigned(unsigned X86CC) {
3704   switch (X86CC) {
3705   default: llvm_unreachable("Invalid integer condition!");
3706   case X86::COND_E:     return true;
3707   case X86::COND_G:     return false;
3708   case X86::COND_GE:    return false;
3709   case X86::COND_L:     return false;
3710   case X86::COND_LE:    return false;
3711   case X86::COND_NE:    return true;
3712   case X86::COND_B:     return true;
3713   case X86::COND_A:     return true;
3714   case X86::COND_BE:    return true;
3715   case X86::COND_AE:    return true;
3716   }
3717   llvm_unreachable("covered switch fell through?!");
3718 }
3719
3720 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3721 /// specific condition code, returning the condition code and the LHS/RHS of the
3722 /// comparison to make.
3723 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
3724                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3725   if (!isFP) {
3726     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3727       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3728         // X > -1   -> X == 0, jump !sign.
3729         RHS = DAG.getConstant(0, RHS.getValueType());
3730         return X86::COND_NS;
3731       }
3732       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3733         // X < 0   -> X == 0, jump on sign.
3734         return X86::COND_S;
3735       }
3736       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3737         // X < 1   -> X <= 0
3738         RHS = DAG.getConstant(0, RHS.getValueType());
3739         return X86::COND_LE;
3740       }
3741     }
3742
3743     switch (SetCCOpcode) {
3744     default: llvm_unreachable("Invalid integer condition!");
3745     case ISD::SETEQ:  return X86::COND_E;
3746     case ISD::SETGT:  return X86::COND_G;
3747     case ISD::SETGE:  return X86::COND_GE;
3748     case ISD::SETLT:  return X86::COND_L;
3749     case ISD::SETLE:  return X86::COND_LE;
3750     case ISD::SETNE:  return X86::COND_NE;
3751     case ISD::SETULT: return X86::COND_B;
3752     case ISD::SETUGT: return X86::COND_A;
3753     case ISD::SETULE: return X86::COND_BE;
3754     case ISD::SETUGE: return X86::COND_AE;
3755     }
3756   }
3757
3758   // First determine if it is required or is profitable to flip the operands.
3759
3760   // If LHS is a foldable load, but RHS is not, flip the condition.
3761   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3762       !ISD::isNON_EXTLoad(RHS.getNode())) {
3763     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3764     std::swap(LHS, RHS);
3765   }
3766
3767   switch (SetCCOpcode) {
3768   default: break;
3769   case ISD::SETOLT:
3770   case ISD::SETOLE:
3771   case ISD::SETUGT:
3772   case ISD::SETUGE:
3773     std::swap(LHS, RHS);
3774     break;
3775   }
3776
3777   // On a floating point condition, the flags are set as follows:
3778   // ZF  PF  CF   op
3779   //  0 | 0 | 0 | X > Y
3780   //  0 | 0 | 1 | X < Y
3781   //  1 | 0 | 0 | X == Y
3782   //  1 | 1 | 1 | unordered
3783   switch (SetCCOpcode) {
3784   default: llvm_unreachable("Condcode should be pre-legalized away");
3785   case ISD::SETUEQ:
3786   case ISD::SETEQ:   return X86::COND_E;
3787   case ISD::SETOLT:              // flipped
3788   case ISD::SETOGT:
3789   case ISD::SETGT:   return X86::COND_A;
3790   case ISD::SETOLE:              // flipped
3791   case ISD::SETOGE:
3792   case ISD::SETGE:   return X86::COND_AE;
3793   case ISD::SETUGT:              // flipped
3794   case ISD::SETULT:
3795   case ISD::SETLT:   return X86::COND_B;
3796   case ISD::SETUGE:              // flipped
3797   case ISD::SETULE:
3798   case ISD::SETLE:   return X86::COND_BE;
3799   case ISD::SETONE:
3800   case ISD::SETNE:   return X86::COND_NE;
3801   case ISD::SETUO:   return X86::COND_P;
3802   case ISD::SETO:    return X86::COND_NP;
3803   case ISD::SETOEQ:
3804   case ISD::SETUNE:  return X86::COND_INVALID;
3805   }
3806 }
3807
3808 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3809 /// code. Current x86 isa includes the following FP cmov instructions:
3810 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3811 static bool hasFPCMov(unsigned X86CC) {
3812   switch (X86CC) {
3813   default:
3814     return false;
3815   case X86::COND_B:
3816   case X86::COND_BE:
3817   case X86::COND_E:
3818   case X86::COND_P:
3819   case X86::COND_A:
3820   case X86::COND_AE:
3821   case X86::COND_NE:
3822   case X86::COND_NP:
3823     return true;
3824   }
3825 }
3826
3827 /// isFPImmLegal - Returns true if the target can instruction select the
3828 /// specified FP immediate natively. If false, the legalizer will
3829 /// materialize the FP immediate as a load from a constant pool.
3830 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3831   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3832     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3833       return true;
3834   }
3835   return false;
3836 }
3837
3838 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3839                                               ISD::LoadExtType ExtTy,
3840                                               EVT NewVT) const {
3841   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3842   // relocation target a movq or addq instruction: don't let the load shrink.
3843   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3844   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3845     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3846       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3847   return true;
3848 }
3849
3850 /// \brief Returns true if it is beneficial to convert a load of a constant
3851 /// to just the constant itself.
3852 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3853                                                           Type *Ty) const {
3854   assert(Ty->isIntegerTy());
3855
3856   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3857   if (BitSize == 0 || BitSize > 64)
3858     return false;
3859   return true;
3860 }
3861
3862 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3863                                                 unsigned Index) const {
3864   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3865     return false;
3866
3867   return (Index == 0 || Index == ResVT.getVectorNumElements());
3868 }
3869
3870 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3871   // Speculate cttz only if we can directly use TZCNT.
3872   return Subtarget->hasBMI();
3873 }
3874
3875 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3876   // Speculate ctlz only if we can directly use LZCNT.
3877   return Subtarget->hasLZCNT();
3878 }
3879
3880 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3881 /// the specified range (L, H].
3882 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3883   return (Val < 0) || (Val >= Low && Val < Hi);
3884 }
3885
3886 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3887 /// specified value.
3888 static bool isUndefOrEqual(int Val, int CmpVal) {
3889   return (Val < 0 || Val == CmpVal);
3890 }
3891
3892 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3893 /// from position Pos and ending in Pos+Size, falls within the specified
3894 /// sequential range (Low, Low+Size]. or is undef.
3895 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3896                                        unsigned Pos, unsigned Size, int Low) {
3897   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3898     if (!isUndefOrEqual(Mask[i], Low))
3899       return false;
3900   return true;
3901 }
3902
3903 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3904 /// the two vector operands have swapped position.
3905 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask,
3906                                      unsigned NumElems) {
3907   for (unsigned i = 0; i != NumElems; ++i) {
3908     int idx = Mask[i];
3909     if (idx < 0)
3910       continue;
3911     else if (idx < (int)NumElems)
3912       Mask[i] = idx + NumElems;
3913     else
3914       Mask[i] = idx - NumElems;
3915   }
3916 }
3917
3918 /// isVEXTRACTIndex - Return true if the specified
3919 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3920 /// suitable for instruction that extract 128 or 256 bit vectors
3921 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3922   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3923   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3924     return false;
3925
3926   // The index should be aligned on a vecWidth-bit boundary.
3927   uint64_t Index =
3928     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3929
3930   MVT VT = N->getSimpleValueType(0);
3931   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3932   bool Result = (Index * ElSize) % vecWidth == 0;
3933
3934   return Result;
3935 }
3936
3937 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3938 /// operand specifies a subvector insert that is suitable for input to
3939 /// insertion of 128 or 256-bit subvectors
3940 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3941   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3942   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3943     return false;
3944   // The index should be aligned on a vecWidth-bit boundary.
3945   uint64_t Index =
3946     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3947
3948   MVT VT = N->getSimpleValueType(0);
3949   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3950   bool Result = (Index * ElSize) % vecWidth == 0;
3951
3952   return Result;
3953 }
3954
3955 bool X86::isVINSERT128Index(SDNode *N) {
3956   return isVINSERTIndex(N, 128);
3957 }
3958
3959 bool X86::isVINSERT256Index(SDNode *N) {
3960   return isVINSERTIndex(N, 256);
3961 }
3962
3963 bool X86::isVEXTRACT128Index(SDNode *N) {
3964   return isVEXTRACTIndex(N, 128);
3965 }
3966
3967 bool X86::isVEXTRACT256Index(SDNode *N) {
3968   return isVEXTRACTIndex(N, 256);
3969 }
3970
3971 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3972   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3973   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3974     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3975
3976   uint64_t Index =
3977     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3978
3979   MVT VecVT = N->getOperand(0).getSimpleValueType();
3980   MVT ElVT = VecVT.getVectorElementType();
3981
3982   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3983   return Index / NumElemsPerChunk;
3984 }
3985
3986 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3987   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3988   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3989     llvm_unreachable("Illegal insert subvector for VINSERT");
3990
3991   uint64_t Index =
3992     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3993
3994   MVT VecVT = N->getSimpleValueType(0);
3995   MVT ElVT = VecVT.getVectorElementType();
3996
3997   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3998   return Index / NumElemsPerChunk;
3999 }
4000
4001 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
4002 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
4003 /// and VINSERTI128 instructions.
4004 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4005   return getExtractVEXTRACTImmediate(N, 128);
4006 }
4007
4008 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
4009 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4010 /// and VINSERTI64x4 instructions.
4011 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4012   return getExtractVEXTRACTImmediate(N, 256);
4013 }
4014
4015 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4016 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4017 /// and VINSERTI128 instructions.
4018 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4019   return getInsertVINSERTImmediate(N, 128);
4020 }
4021
4022 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4023 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4024 /// and VINSERTI64x4 instructions.
4025 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4026   return getInsertVINSERTImmediate(N, 256);
4027 }
4028
4029 /// isZero - Returns true if Elt is a constant integer zero
4030 static bool isZero(SDValue V) {
4031   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4032   return C && C->isNullValue();
4033 }
4034
4035 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4036 /// constant +0.0.
4037 bool X86::isZeroNode(SDValue Elt) {
4038   if (isZero(Elt))
4039     return true;
4040   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4041     return CFP->getValueAPF().isPosZero();
4042   return false;
4043 }
4044
4045 /// getZeroVector - Returns a vector of specified type with all zero elements.
4046 ///
4047 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4048                              SelectionDAG &DAG, SDLoc dl) {
4049   assert(VT.isVector() && "Expected a vector type");
4050
4051   // Always build SSE zero vectors as <4 x i32> bitcasted
4052   // to their dest type. This ensures they get CSE'd.
4053   SDValue Vec;
4054   if (VT.is128BitVector()) {  // SSE
4055     if (Subtarget->hasSSE2()) {  // SSE2
4056       SDValue Cst = DAG.getConstant(0, MVT::i32);
4057       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4058     } else { // SSE1
4059       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
4060       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4061     }
4062   } else if (VT.is256BitVector()) { // AVX
4063     if (Subtarget->hasInt256()) { // AVX2
4064       SDValue Cst = DAG.getConstant(0, MVT::i32);
4065       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4066       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4067     } else {
4068       // 256-bit logic and arithmetic instructions in AVX are all
4069       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4070       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
4071       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4072       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4073     }
4074   } else if (VT.is512BitVector()) { // AVX-512
4075       SDValue Cst = DAG.getConstant(0, MVT::i32);
4076       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4077                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4078       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4079   } else if (VT.getScalarType() == MVT::i1) {
4080     assert(VT.getVectorNumElements() <= 16 && "Unexpected vector type");
4081     SDValue Cst = DAG.getConstant(0, MVT::i1);
4082     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
4083     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4084   } else
4085     llvm_unreachable("Unexpected vector type");
4086
4087   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4088 }
4089
4090 /// getOnesVector - Returns a vector of specified type with all bits set.
4091 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4092 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4093 /// Then bitcast to their original type, ensuring they get CSE'd.
4094 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4095                              SDLoc dl) {
4096   assert(VT.isVector() && "Expected a vector type");
4097
4098   SDValue Cst = DAG.getConstant(~0U, MVT::i32);
4099   SDValue Vec;
4100   if (VT.is256BitVector()) {
4101     if (HasInt256) { // AVX2
4102       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4103       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4104     } else { // AVX
4105       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4106       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4107     }
4108   } else if (VT.is128BitVector()) {
4109     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4110   } else
4111     llvm_unreachable("Unexpected vector type");
4112
4113   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4114 }
4115
4116 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4117 /// operation of specified width.
4118 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4119                        SDValue V2) {
4120   unsigned NumElems = VT.getVectorNumElements();
4121   SmallVector<int, 8> Mask;
4122   Mask.push_back(NumElems);
4123   for (unsigned i = 1; i != NumElems; ++i)
4124     Mask.push_back(i);
4125   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4126 }
4127
4128 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4129 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4130                           SDValue V2) {
4131   unsigned NumElems = VT.getVectorNumElements();
4132   SmallVector<int, 8> Mask;
4133   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4134     Mask.push_back(i);
4135     Mask.push_back(i + NumElems);
4136   }
4137   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4138 }
4139
4140 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4141 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4142                           SDValue V2) {
4143   unsigned NumElems = VT.getVectorNumElements();
4144   SmallVector<int, 8> Mask;
4145   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4146     Mask.push_back(i + Half);
4147     Mask.push_back(i + NumElems + Half);
4148   }
4149   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4150 }
4151
4152 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4153 /// vector of zero or undef vector.  This produces a shuffle where the low
4154 /// element of V2 is swizzled into the zero/undef vector, landing at element
4155 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4156 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4157                                            bool IsZero,
4158                                            const X86Subtarget *Subtarget,
4159                                            SelectionDAG &DAG) {
4160   MVT VT = V2.getSimpleValueType();
4161   SDValue V1 = IsZero
4162     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4163   unsigned NumElems = VT.getVectorNumElements();
4164   SmallVector<int, 16> MaskVec;
4165   for (unsigned i = 0; i != NumElems; ++i)
4166     // If this is the insertion idx, put the low elt of V2 here.
4167     MaskVec.push_back(i == Idx ? NumElems : i);
4168   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4169 }
4170
4171 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4172 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4173 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4174 /// shuffles which use a single input multiple times, and in those cases it will
4175 /// adjust the mask to only have indices within that single input.
4176 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4177                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4178   unsigned NumElems = VT.getVectorNumElements();
4179   SDValue ImmN;
4180
4181   IsUnary = false;
4182   bool IsFakeUnary = false;
4183   switch(N->getOpcode()) {
4184   case X86ISD::BLENDI:
4185     ImmN = N->getOperand(N->getNumOperands()-1);
4186     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4187     break;
4188   case X86ISD::SHUFP:
4189     ImmN = N->getOperand(N->getNumOperands()-1);
4190     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4191     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4192     break;
4193   case X86ISD::UNPCKH:
4194     DecodeUNPCKHMask(VT, Mask);
4195     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4196     break;
4197   case X86ISD::UNPCKL:
4198     DecodeUNPCKLMask(VT, Mask);
4199     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4200     break;
4201   case X86ISD::MOVHLPS:
4202     DecodeMOVHLPSMask(NumElems, Mask);
4203     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4204     break;
4205   case X86ISD::MOVLHPS:
4206     DecodeMOVLHPSMask(NumElems, Mask);
4207     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4208     break;
4209   case X86ISD::PALIGNR:
4210     ImmN = N->getOperand(N->getNumOperands()-1);
4211     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4212     break;
4213   case X86ISD::PSHUFD:
4214   case X86ISD::VPERMILPI:
4215     ImmN = N->getOperand(N->getNumOperands()-1);
4216     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4217     IsUnary = true;
4218     break;
4219   case X86ISD::PSHUFHW:
4220     ImmN = N->getOperand(N->getNumOperands()-1);
4221     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4222     IsUnary = true;
4223     break;
4224   case X86ISD::PSHUFLW:
4225     ImmN = N->getOperand(N->getNumOperands()-1);
4226     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4227     IsUnary = true;
4228     break;
4229   case X86ISD::PSHUFB: {
4230     IsUnary = true;
4231     SDValue MaskNode = N->getOperand(1);
4232     while (MaskNode->getOpcode() == ISD::BITCAST)
4233       MaskNode = MaskNode->getOperand(0);
4234
4235     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4236       // If we have a build-vector, then things are easy.
4237       EVT VT = MaskNode.getValueType();
4238       assert(VT.isVector() &&
4239              "Can't produce a non-vector with a build_vector!");
4240       if (!VT.isInteger())
4241         return false;
4242
4243       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4244
4245       SmallVector<uint64_t, 32> RawMask;
4246       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4247         SDValue Op = MaskNode->getOperand(i);
4248         if (Op->getOpcode() == ISD::UNDEF) {
4249           RawMask.push_back((uint64_t)SM_SentinelUndef);
4250           continue;
4251         }
4252         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4253         if (!CN)
4254           return false;
4255         APInt MaskElement = CN->getAPIntValue();
4256
4257         // We now have to decode the element which could be any integer size and
4258         // extract each byte of it.
4259         for (int j = 0; j < NumBytesPerElement; ++j) {
4260           // Note that this is x86 and so always little endian: the low byte is
4261           // the first byte of the mask.
4262           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4263           MaskElement = MaskElement.lshr(8);
4264         }
4265       }
4266       DecodePSHUFBMask(RawMask, Mask);
4267       break;
4268     }
4269
4270     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4271     if (!MaskLoad)
4272       return false;
4273
4274     SDValue Ptr = MaskLoad->getBasePtr();
4275     if (Ptr->getOpcode() == X86ISD::Wrapper)
4276       Ptr = Ptr->getOperand(0);
4277
4278     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4279     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4280       return false;
4281
4282     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4283       DecodePSHUFBMask(C, Mask);
4284       if (Mask.empty())
4285         return false;
4286       break;
4287     }
4288
4289     return false;
4290   }
4291   case X86ISD::VPERMI:
4292     ImmN = N->getOperand(N->getNumOperands()-1);
4293     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4294     IsUnary = true;
4295     break;
4296   case X86ISD::MOVSS:
4297   case X86ISD::MOVSD:
4298     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4299     break;
4300   case X86ISD::VPERM2X128:
4301     ImmN = N->getOperand(N->getNumOperands()-1);
4302     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4303     if (Mask.empty()) return false;
4304     break;
4305   case X86ISD::MOVSLDUP:
4306     DecodeMOVSLDUPMask(VT, Mask);
4307     IsUnary = true;
4308     break;
4309   case X86ISD::MOVSHDUP:
4310     DecodeMOVSHDUPMask(VT, Mask);
4311     IsUnary = true;
4312     break;
4313   case X86ISD::MOVDDUP:
4314     DecodeMOVDDUPMask(VT, Mask);
4315     IsUnary = true;
4316     break;
4317   case X86ISD::MOVLHPD:
4318   case X86ISD::MOVLPD:
4319   case X86ISD::MOVLPS:
4320     // Not yet implemented
4321     return false;
4322   default: llvm_unreachable("unknown target shuffle node");
4323   }
4324
4325   // If we have a fake unary shuffle, the shuffle mask is spread across two
4326   // inputs that are actually the same node. Re-map the mask to always point
4327   // into the first input.
4328   if (IsFakeUnary)
4329     for (int &M : Mask)
4330       if (M >= (int)Mask.size())
4331         M -= Mask.size();
4332
4333   return true;
4334 }
4335
4336 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4337 /// element of the result of the vector shuffle.
4338 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4339                                    unsigned Depth) {
4340   if (Depth == 6)
4341     return SDValue();  // Limit search depth.
4342
4343   SDValue V = SDValue(N, 0);
4344   EVT VT = V.getValueType();
4345   unsigned Opcode = V.getOpcode();
4346
4347   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4348   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4349     int Elt = SV->getMaskElt(Index);
4350
4351     if (Elt < 0)
4352       return DAG.getUNDEF(VT.getVectorElementType());
4353
4354     unsigned NumElems = VT.getVectorNumElements();
4355     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4356                                          : SV->getOperand(1);
4357     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4358   }
4359
4360   // Recurse into target specific vector shuffles to find scalars.
4361   if (isTargetShuffle(Opcode)) {
4362     MVT ShufVT = V.getSimpleValueType();
4363     unsigned NumElems = ShufVT.getVectorNumElements();
4364     SmallVector<int, 16> ShuffleMask;
4365     bool IsUnary;
4366
4367     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4368       return SDValue();
4369
4370     int Elt = ShuffleMask[Index];
4371     if (Elt < 0)
4372       return DAG.getUNDEF(ShufVT.getVectorElementType());
4373
4374     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4375                                          : N->getOperand(1);
4376     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4377                                Depth+1);
4378   }
4379
4380   // Actual nodes that may contain scalar elements
4381   if (Opcode == ISD::BITCAST) {
4382     V = V.getOperand(0);
4383     EVT SrcVT = V.getValueType();
4384     unsigned NumElems = VT.getVectorNumElements();
4385
4386     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4387       return SDValue();
4388   }
4389
4390   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4391     return (Index == 0) ? V.getOperand(0)
4392                         : DAG.getUNDEF(VT.getVectorElementType());
4393
4394   if (V.getOpcode() == ISD::BUILD_VECTOR)
4395     return V.getOperand(Index);
4396
4397   return SDValue();
4398 }
4399
4400 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4401 ///
4402 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4403                                        unsigned NumNonZero, unsigned NumZero,
4404                                        SelectionDAG &DAG,
4405                                        const X86Subtarget* Subtarget,
4406                                        const TargetLowering &TLI) {
4407   if (NumNonZero > 8)
4408     return SDValue();
4409
4410   SDLoc dl(Op);
4411   SDValue V;
4412   bool First = true;
4413   for (unsigned i = 0; i < 16; ++i) {
4414     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4415     if (ThisIsNonZero && First) {
4416       if (NumZero)
4417         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4418       else
4419         V = DAG.getUNDEF(MVT::v8i16);
4420       First = false;
4421     }
4422
4423     if ((i & 1) != 0) {
4424       SDValue ThisElt, LastElt;
4425       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4426       if (LastIsNonZero) {
4427         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4428                               MVT::i16, Op.getOperand(i-1));
4429       }
4430       if (ThisIsNonZero) {
4431         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4432         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4433                               ThisElt, DAG.getConstant(8, MVT::i8));
4434         if (LastIsNonZero)
4435           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4436       } else
4437         ThisElt = LastElt;
4438
4439       if (ThisElt.getNode())
4440         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4441                         DAG.getIntPtrConstant(i/2));
4442     }
4443   }
4444
4445   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4446 }
4447
4448 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4449 ///
4450 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4451                                      unsigned NumNonZero, unsigned NumZero,
4452                                      SelectionDAG &DAG,
4453                                      const X86Subtarget* Subtarget,
4454                                      const TargetLowering &TLI) {
4455   if (NumNonZero > 4)
4456     return SDValue();
4457
4458   SDLoc dl(Op);
4459   SDValue V;
4460   bool First = true;
4461   for (unsigned i = 0; i < 8; ++i) {
4462     bool isNonZero = (NonZeros & (1 << i)) != 0;
4463     if (isNonZero) {
4464       if (First) {
4465         if (NumZero)
4466           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4467         else
4468           V = DAG.getUNDEF(MVT::v8i16);
4469         First = false;
4470       }
4471       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4472                       MVT::v8i16, V, Op.getOperand(i),
4473                       DAG.getIntPtrConstant(i));
4474     }
4475   }
4476
4477   return V;
4478 }
4479
4480 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4481 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4482                                      const X86Subtarget *Subtarget,
4483                                      const TargetLowering &TLI) {
4484   // Find all zeroable elements.
4485   std::bitset<4> Zeroable;
4486   for (int i=0; i < 4; ++i) {
4487     SDValue Elt = Op->getOperand(i);
4488     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4489   }
4490   assert(Zeroable.size() - Zeroable.count() > 1 &&
4491          "We expect at least two non-zero elements!");
4492
4493   // We only know how to deal with build_vector nodes where elements are either
4494   // zeroable or extract_vector_elt with constant index.
4495   SDValue FirstNonZero;
4496   unsigned FirstNonZeroIdx;
4497   for (unsigned i=0; i < 4; ++i) {
4498     if (Zeroable[i])
4499       continue;
4500     SDValue Elt = Op->getOperand(i);
4501     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4502         !isa<ConstantSDNode>(Elt.getOperand(1)))
4503       return SDValue();
4504     // Make sure that this node is extracting from a 128-bit vector.
4505     MVT VT = Elt.getOperand(0).getSimpleValueType();
4506     if (!VT.is128BitVector())
4507       return SDValue();
4508     if (!FirstNonZero.getNode()) {
4509       FirstNonZero = Elt;
4510       FirstNonZeroIdx = i;
4511     }
4512   }
4513
4514   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4515   SDValue V1 = FirstNonZero.getOperand(0);
4516   MVT VT = V1.getSimpleValueType();
4517
4518   // See if this build_vector can be lowered as a blend with zero.
4519   SDValue Elt;
4520   unsigned EltMaskIdx, EltIdx;
4521   int Mask[4];
4522   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4523     if (Zeroable[EltIdx]) {
4524       // The zero vector will be on the right hand side.
4525       Mask[EltIdx] = EltIdx+4;
4526       continue;
4527     }
4528
4529     Elt = Op->getOperand(EltIdx);
4530     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4531     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4532     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4533       break;
4534     Mask[EltIdx] = EltIdx;
4535   }
4536
4537   if (EltIdx == 4) {
4538     // Let the shuffle legalizer deal with blend operations.
4539     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4540     if (V1.getSimpleValueType() != VT)
4541       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4542     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4543   }
4544
4545   // See if we can lower this build_vector to a INSERTPS.
4546   if (!Subtarget->hasSSE41())
4547     return SDValue();
4548
4549   SDValue V2 = Elt.getOperand(0);
4550   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4551     V1 = SDValue();
4552
4553   bool CanFold = true;
4554   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4555     if (Zeroable[i])
4556       continue;
4557
4558     SDValue Current = Op->getOperand(i);
4559     SDValue SrcVector = Current->getOperand(0);
4560     if (!V1.getNode())
4561       V1 = SrcVector;
4562     CanFold = SrcVector == V1 &&
4563       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4564   }
4565
4566   if (!CanFold)
4567     return SDValue();
4568
4569   assert(V1.getNode() && "Expected at least two non-zero elements!");
4570   if (V1.getSimpleValueType() != MVT::v4f32)
4571     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4572   if (V2.getSimpleValueType() != MVT::v4f32)
4573     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4574
4575   // Ok, we can emit an INSERTPS instruction.
4576   unsigned ZMask = Zeroable.to_ulong();
4577
4578   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4579   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4580   SDValue Result = DAG.getNode(X86ISD::INSERTPS, SDLoc(Op), MVT::v4f32, V1, V2,
4581                                DAG.getIntPtrConstant(InsertPSMask));
4582   return DAG.getNode(ISD::BITCAST, SDLoc(Op), VT, Result);
4583 }
4584
4585 /// Return a vector logical shift node.
4586 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4587                          unsigned NumBits, SelectionDAG &DAG,
4588                          const TargetLowering &TLI, SDLoc dl) {
4589   assert(VT.is128BitVector() && "Unknown type for VShift");
4590   MVT ShVT = MVT::v2i64;
4591   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4592   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4593   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4594   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4595   SDValue ShiftVal = DAG.getConstant(NumBits/8, ScalarShiftTy);
4596   return DAG.getNode(ISD::BITCAST, dl, VT,
4597                      DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4598 }
4599
4600 static SDValue
4601 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4602
4603   // Check if the scalar load can be widened into a vector load. And if
4604   // the address is "base + cst" see if the cst can be "absorbed" into
4605   // the shuffle mask.
4606   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4607     SDValue Ptr = LD->getBasePtr();
4608     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4609       return SDValue();
4610     EVT PVT = LD->getValueType(0);
4611     if (PVT != MVT::i32 && PVT != MVT::f32)
4612       return SDValue();
4613
4614     int FI = -1;
4615     int64_t Offset = 0;
4616     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4617       FI = FINode->getIndex();
4618       Offset = 0;
4619     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4620                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4621       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4622       Offset = Ptr.getConstantOperandVal(1);
4623       Ptr = Ptr.getOperand(0);
4624     } else {
4625       return SDValue();
4626     }
4627
4628     // FIXME: 256-bit vector instructions don't require a strict alignment,
4629     // improve this code to support it better.
4630     unsigned RequiredAlign = VT.getSizeInBits()/8;
4631     SDValue Chain = LD->getChain();
4632     // Make sure the stack object alignment is at least 16 or 32.
4633     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4634     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4635       if (MFI->isFixedObjectIndex(FI)) {
4636         // Can't change the alignment. FIXME: It's possible to compute
4637         // the exact stack offset and reference FI + adjust offset instead.
4638         // If someone *really* cares about this. That's the way to implement it.
4639         return SDValue();
4640       } else {
4641         MFI->setObjectAlignment(FI, RequiredAlign);
4642       }
4643     }
4644
4645     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4646     // Ptr + (Offset & ~15).
4647     if (Offset < 0)
4648       return SDValue();
4649     if ((Offset % RequiredAlign) & 3)
4650       return SDValue();
4651     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4652     if (StartOffset)
4653       Ptr = DAG.getNode(ISD::ADD, SDLoc(Ptr), Ptr.getValueType(),
4654                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4655
4656     int EltNo = (Offset - StartOffset) >> 2;
4657     unsigned NumElems = VT.getVectorNumElements();
4658
4659     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4660     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4661                              LD->getPointerInfo().getWithOffset(StartOffset),
4662                              false, false, false, 0);
4663
4664     SmallVector<int, 8> Mask(NumElems, EltNo);
4665
4666     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4667   }
4668
4669   return SDValue();
4670 }
4671
4672 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4673 /// elements can be replaced by a single large load which has the same value as
4674 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4675 ///
4676 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4677 ///
4678 /// FIXME: we'd also like to handle the case where the last elements are zero
4679 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4680 /// There's even a handy isZeroNode for that purpose.
4681 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4682                                         SDLoc &DL, SelectionDAG &DAG,
4683                                         bool isAfterLegalize) {
4684   unsigned NumElems = Elts.size();
4685
4686   LoadSDNode *LDBase = nullptr;
4687   unsigned LastLoadedElt = -1U;
4688
4689   // For each element in the initializer, see if we've found a load or an undef.
4690   // If we don't find an initial load element, or later load elements are
4691   // non-consecutive, bail out.
4692   for (unsigned i = 0; i < NumElems; ++i) {
4693     SDValue Elt = Elts[i];
4694     // Look through a bitcast.
4695     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4696       Elt = Elt.getOperand(0);
4697     if (!Elt.getNode() ||
4698         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4699       return SDValue();
4700     if (!LDBase) {
4701       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4702         return SDValue();
4703       LDBase = cast<LoadSDNode>(Elt.getNode());
4704       LastLoadedElt = i;
4705       continue;
4706     }
4707     if (Elt.getOpcode() == ISD::UNDEF)
4708       continue;
4709
4710     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4711     EVT LdVT = Elt.getValueType();
4712     // Each loaded element must be the correct fractional portion of the
4713     // requested vector load.
4714     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4715       return SDValue();
4716     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4717       return SDValue();
4718     LastLoadedElt = i;
4719   }
4720
4721   // If we have found an entire vector of loads and undefs, then return a large
4722   // load of the entire vector width starting at the base pointer.  If we found
4723   // consecutive loads for the low half, generate a vzext_load node.
4724   if (LastLoadedElt == NumElems - 1) {
4725     assert(LDBase && "Did not find base load for merging consecutive loads");
4726     EVT EltVT = LDBase->getValueType(0);
4727     // Ensure that the input vector size for the merged loads matches the
4728     // cumulative size of the input elements.
4729     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4730       return SDValue();
4731
4732     if (isAfterLegalize &&
4733         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4734       return SDValue();
4735
4736     SDValue NewLd = SDValue();
4737
4738     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4739                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4740                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4741                         LDBase->getAlignment());
4742
4743     if (LDBase->hasAnyUseOfValue(1)) {
4744       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4745                                      SDValue(LDBase, 1),
4746                                      SDValue(NewLd.getNode(), 1));
4747       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4748       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4749                              SDValue(NewLd.getNode(), 1));
4750     }
4751
4752     return NewLd;
4753   }
4754
4755   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4756   //of a v4i32 / v4f32. It's probably worth generalizing.
4757   EVT EltVT = VT.getVectorElementType();
4758   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4759       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4760     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4761     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4762     SDValue ResNode =
4763         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4764                                 LDBase->getPointerInfo(),
4765                                 LDBase->getAlignment(),
4766                                 false/*isVolatile*/, true/*ReadMem*/,
4767                                 false/*WriteMem*/);
4768
4769     // Make sure the newly-created LOAD is in the same position as LDBase in
4770     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4771     // update uses of LDBase's output chain to use the TokenFactor.
4772     if (LDBase->hasAnyUseOfValue(1)) {
4773       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4774                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4775       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4776       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4777                              SDValue(ResNode.getNode(), 1));
4778     }
4779
4780     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4781   }
4782   return SDValue();
4783 }
4784
4785 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4786 /// to generate a splat value for the following cases:
4787 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4788 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4789 /// a scalar load, or a constant.
4790 /// The VBROADCAST node is returned when a pattern is found,
4791 /// or SDValue() otherwise.
4792 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4793                                     SelectionDAG &DAG) {
4794   // VBROADCAST requires AVX.
4795   // TODO: Splats could be generated for non-AVX CPUs using SSE
4796   // instructions, but there's less potential gain for only 128-bit vectors.
4797   if (!Subtarget->hasAVX())
4798     return SDValue();
4799
4800   MVT VT = Op.getSimpleValueType();
4801   SDLoc dl(Op);
4802
4803   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4804          "Unsupported vector type for broadcast.");
4805
4806   SDValue Ld;
4807   bool ConstSplatVal;
4808
4809   switch (Op.getOpcode()) {
4810     default:
4811       // Unknown pattern found.
4812       return SDValue();
4813
4814     case ISD::BUILD_VECTOR: {
4815       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4816       BitVector UndefElements;
4817       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4818
4819       // We need a splat of a single value to use broadcast, and it doesn't
4820       // make any sense if the value is only in one element of the vector.
4821       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4822         return SDValue();
4823
4824       Ld = Splat;
4825       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4826                        Ld.getOpcode() == ISD::ConstantFP);
4827
4828       // Make sure that all of the users of a non-constant load are from the
4829       // BUILD_VECTOR node.
4830       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
4831         return SDValue();
4832       break;
4833     }
4834
4835     case ISD::VECTOR_SHUFFLE: {
4836       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4837
4838       // Shuffles must have a splat mask where the first element is
4839       // broadcasted.
4840       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
4841         return SDValue();
4842
4843       SDValue Sc = Op.getOperand(0);
4844       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
4845           Sc.getOpcode() != ISD::BUILD_VECTOR) {
4846
4847         if (!Subtarget->hasInt256())
4848           return SDValue();
4849
4850         // Use the register form of the broadcast instruction available on AVX2.
4851         if (VT.getSizeInBits() >= 256)
4852           Sc = Extract128BitVector(Sc, 0, DAG, dl);
4853         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
4854       }
4855
4856       Ld = Sc.getOperand(0);
4857       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4858                        Ld.getOpcode() == ISD::ConstantFP);
4859
4860       // The scalar_to_vector node and the suspected
4861       // load node must have exactly one user.
4862       // Constants may have multiple users.
4863
4864       // AVX-512 has register version of the broadcast
4865       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
4866         Ld.getValueType().getSizeInBits() >= 32;
4867       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
4868           !hasRegVer))
4869         return SDValue();
4870       break;
4871     }
4872   }
4873
4874   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
4875   bool IsGE256 = (VT.getSizeInBits() >= 256);
4876
4877   // When optimizing for size, generate up to 5 extra bytes for a broadcast
4878   // instruction to save 8 or more bytes of constant pool data.
4879   // TODO: If multiple splats are generated to load the same constant,
4880   // it may be detrimental to overall size. There needs to be a way to detect
4881   // that condition to know if this is truly a size win.
4882   const Function *F = DAG.getMachineFunction().getFunction();
4883   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
4884
4885   // Handle broadcasting a single constant scalar from the constant pool
4886   // into a vector.
4887   // On Sandybridge (no AVX2), it is still better to load a constant vector
4888   // from the constant pool and not to broadcast it from a scalar.
4889   // But override that restriction when optimizing for size.
4890   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
4891   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
4892     EVT CVT = Ld.getValueType();
4893     assert(!CVT.isVector() && "Must not broadcast a vector type");
4894
4895     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
4896     // For size optimization, also splat v2f64 and v2i64, and for size opt
4897     // with AVX2, also splat i8 and i16.
4898     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
4899     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
4900         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
4901       const Constant *C = nullptr;
4902       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
4903         C = CI->getConstantIntValue();
4904       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
4905         C = CF->getConstantFPValue();
4906
4907       assert(C && "Invalid constant type");
4908
4909       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4910       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
4911       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
4912       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
4913                        MachinePointerInfo::getConstantPool(),
4914                        false, false, false, Alignment);
4915
4916       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4917     }
4918   }
4919
4920   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
4921
4922   // Handle AVX2 in-register broadcasts.
4923   if (!IsLoad && Subtarget->hasInt256() &&
4924       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
4925     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4926
4927   // The scalar source must be a normal load.
4928   if (!IsLoad)
4929     return SDValue();
4930
4931   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
4932       (Subtarget->hasVLX() && ScalarSize == 64))
4933     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4934
4935   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
4936   // double since there is no vbroadcastsd xmm
4937   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
4938     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
4939       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4940   }
4941
4942   // Unsupported broadcast.
4943   return SDValue();
4944 }
4945
4946 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
4947 /// underlying vector and index.
4948 ///
4949 /// Modifies \p ExtractedFromVec to the real vector and returns the real
4950 /// index.
4951 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
4952                                          SDValue ExtIdx) {
4953   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
4954   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
4955     return Idx;
4956
4957   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
4958   // lowered this:
4959   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
4960   // to:
4961   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
4962   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
4963   //                           undef)
4964   //                       Constant<0>)
4965   // In this case the vector is the extract_subvector expression and the index
4966   // is 2, as specified by the shuffle.
4967   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
4968   SDValue ShuffleVec = SVOp->getOperand(0);
4969   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
4970   assert(ShuffleVecVT.getVectorElementType() ==
4971          ExtractedFromVec.getSimpleValueType().getVectorElementType());
4972
4973   int ShuffleIdx = SVOp->getMaskElt(Idx);
4974   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
4975     ExtractedFromVec = ShuffleVec;
4976     return ShuffleIdx;
4977   }
4978   return Idx;
4979 }
4980
4981 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
4982   MVT VT = Op.getSimpleValueType();
4983
4984   // Skip if insert_vec_elt is not supported.
4985   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4986   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
4987     return SDValue();
4988
4989   SDLoc DL(Op);
4990   unsigned NumElems = Op.getNumOperands();
4991
4992   SDValue VecIn1;
4993   SDValue VecIn2;
4994   SmallVector<unsigned, 4> InsertIndices;
4995   SmallVector<int, 8> Mask(NumElems, -1);
4996
4997   for (unsigned i = 0; i != NumElems; ++i) {
4998     unsigned Opc = Op.getOperand(i).getOpcode();
4999
5000     if (Opc == ISD::UNDEF)
5001       continue;
5002
5003     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5004       // Quit if more than 1 elements need inserting.
5005       if (InsertIndices.size() > 1)
5006         return SDValue();
5007
5008       InsertIndices.push_back(i);
5009       continue;
5010     }
5011
5012     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5013     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5014     // Quit if non-constant index.
5015     if (!isa<ConstantSDNode>(ExtIdx))
5016       return SDValue();
5017     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5018
5019     // Quit if extracted from vector of different type.
5020     if (ExtractedFromVec.getValueType() != VT)
5021       return SDValue();
5022
5023     if (!VecIn1.getNode())
5024       VecIn1 = ExtractedFromVec;
5025     else if (VecIn1 != ExtractedFromVec) {
5026       if (!VecIn2.getNode())
5027         VecIn2 = ExtractedFromVec;
5028       else if (VecIn2 != ExtractedFromVec)
5029         // Quit if more than 2 vectors to shuffle
5030         return SDValue();
5031     }
5032
5033     if (ExtractedFromVec == VecIn1)
5034       Mask[i] = Idx;
5035     else if (ExtractedFromVec == VecIn2)
5036       Mask[i] = Idx + NumElems;
5037   }
5038
5039   if (!VecIn1.getNode())
5040     return SDValue();
5041
5042   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5043   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5044   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5045     unsigned Idx = InsertIndices[i];
5046     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5047                      DAG.getIntPtrConstant(Idx));
5048   }
5049
5050   return NV;
5051 }
5052
5053 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5054 SDValue
5055 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5056
5057   MVT VT = Op.getSimpleValueType();
5058   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
5059          "Unexpected type in LowerBUILD_VECTORvXi1!");
5060
5061   SDLoc dl(Op);
5062   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5063     SDValue Cst = DAG.getTargetConstant(0, MVT::i1);
5064     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5065     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5066   }
5067
5068   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5069     SDValue Cst = DAG.getTargetConstant(1, MVT::i1);
5070     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5071     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5072   }
5073
5074   bool AllContants = true;
5075   uint64_t Immediate = 0;
5076   int NonConstIdx = -1;
5077   bool IsSplat = true;
5078   unsigned NumNonConsts = 0;
5079   unsigned NumConsts = 0;
5080   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5081     SDValue In = Op.getOperand(idx);
5082     if (In.getOpcode() == ISD::UNDEF)
5083       continue;
5084     if (!isa<ConstantSDNode>(In)) {
5085       AllContants = false;
5086       NonConstIdx = idx;
5087       NumNonConsts++;
5088     } else {
5089       NumConsts++;
5090       if (cast<ConstantSDNode>(In)->getZExtValue())
5091       Immediate |= (1ULL << idx);
5092     }
5093     if (In != Op.getOperand(0))
5094       IsSplat = false;
5095   }
5096
5097   if (AllContants) {
5098     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
5099       DAG.getConstant(Immediate, MVT::i16));
5100     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
5101                        DAG.getIntPtrConstant(0));
5102   }
5103
5104   if (NumNonConsts == 1 && NonConstIdx != 0) {
5105     SDValue DstVec;
5106     if (NumConsts) {
5107       SDValue VecAsImm = DAG.getConstant(Immediate,
5108                                          MVT::getIntegerVT(VT.getSizeInBits()));
5109       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
5110     }
5111     else
5112       DstVec = DAG.getUNDEF(VT);
5113     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5114                        Op.getOperand(NonConstIdx),
5115                        DAG.getIntPtrConstant(NonConstIdx));
5116   }
5117   if (!IsSplat && (NonConstIdx != 0))
5118     llvm_unreachable("Unsupported BUILD_VECTOR operation");
5119   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
5120   SDValue Select;
5121   if (IsSplat)
5122     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5123                           DAG.getConstant(-1, SelectVT),
5124                           DAG.getConstant(0, SelectVT));
5125   else
5126     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5127                          DAG.getConstant((Immediate | 1), SelectVT),
5128                          DAG.getConstant(Immediate, SelectVT));
5129   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
5130 }
5131
5132 /// \brief Return true if \p N implements a horizontal binop and return the
5133 /// operands for the horizontal binop into V0 and V1.
5134 ///
5135 /// This is a helper function of PerformBUILD_VECTORCombine.
5136 /// This function checks that the build_vector \p N in input implements a
5137 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5138 /// operation to match.
5139 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5140 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5141 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5142 /// arithmetic sub.
5143 ///
5144 /// This function only analyzes elements of \p N whose indices are
5145 /// in range [BaseIdx, LastIdx).
5146 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5147                               SelectionDAG &DAG,
5148                               unsigned BaseIdx, unsigned LastIdx,
5149                               SDValue &V0, SDValue &V1) {
5150   EVT VT = N->getValueType(0);
5151
5152   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5153   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5154          "Invalid Vector in input!");
5155
5156   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5157   bool CanFold = true;
5158   unsigned ExpectedVExtractIdx = BaseIdx;
5159   unsigned NumElts = LastIdx - BaseIdx;
5160   V0 = DAG.getUNDEF(VT);
5161   V1 = DAG.getUNDEF(VT);
5162
5163   // Check if N implements a horizontal binop.
5164   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5165     SDValue Op = N->getOperand(i + BaseIdx);
5166
5167     // Skip UNDEFs.
5168     if (Op->getOpcode() == ISD::UNDEF) {
5169       // Update the expected vector extract index.
5170       if (i * 2 == NumElts)
5171         ExpectedVExtractIdx = BaseIdx;
5172       ExpectedVExtractIdx += 2;
5173       continue;
5174     }
5175
5176     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5177
5178     if (!CanFold)
5179       break;
5180
5181     SDValue Op0 = Op.getOperand(0);
5182     SDValue Op1 = Op.getOperand(1);
5183
5184     // Try to match the following pattern:
5185     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5186     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5187         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5188         Op0.getOperand(0) == Op1.getOperand(0) &&
5189         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5190         isa<ConstantSDNode>(Op1.getOperand(1)));
5191     if (!CanFold)
5192       break;
5193
5194     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5195     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5196
5197     if (i * 2 < NumElts) {
5198       if (V0.getOpcode() == ISD::UNDEF)
5199         V0 = Op0.getOperand(0);
5200     } else {
5201       if (V1.getOpcode() == ISD::UNDEF)
5202         V1 = Op0.getOperand(0);
5203       if (i * 2 == NumElts)
5204         ExpectedVExtractIdx = BaseIdx;
5205     }
5206
5207     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5208     if (I0 == ExpectedVExtractIdx)
5209       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5210     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5211       // Try to match the following dag sequence:
5212       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5213       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5214     } else
5215       CanFold = false;
5216
5217     ExpectedVExtractIdx += 2;
5218   }
5219
5220   return CanFold;
5221 }
5222
5223 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5224 /// a concat_vector.
5225 ///
5226 /// This is a helper function of PerformBUILD_VECTORCombine.
5227 /// This function expects two 256-bit vectors called V0 and V1.
5228 /// At first, each vector is split into two separate 128-bit vectors.
5229 /// Then, the resulting 128-bit vectors are used to implement two
5230 /// horizontal binary operations.
5231 ///
5232 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5233 ///
5234 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5235 /// the two new horizontal binop.
5236 /// When Mode is set, the first horizontal binop dag node would take as input
5237 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5238 /// horizontal binop dag node would take as input the lower 128-bit of V1
5239 /// and the upper 128-bit of V1.
5240 ///   Example:
5241 ///     HADD V0_LO, V0_HI
5242 ///     HADD V1_LO, V1_HI
5243 ///
5244 /// Otherwise, the first horizontal binop dag node takes as input the lower
5245 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5246 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5247 ///   Example:
5248 ///     HADD V0_LO, V1_LO
5249 ///     HADD V0_HI, V1_HI
5250 ///
5251 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5252 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5253 /// the upper 128-bits of the result.
5254 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5255                                      SDLoc DL, SelectionDAG &DAG,
5256                                      unsigned X86Opcode, bool Mode,
5257                                      bool isUndefLO, bool isUndefHI) {
5258   EVT VT = V0.getValueType();
5259   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5260          "Invalid nodes in input!");
5261
5262   unsigned NumElts = VT.getVectorNumElements();
5263   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5264   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5265   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5266   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5267   EVT NewVT = V0_LO.getValueType();
5268
5269   SDValue LO = DAG.getUNDEF(NewVT);
5270   SDValue HI = DAG.getUNDEF(NewVT);
5271
5272   if (Mode) {
5273     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5274     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5275       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5276     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5277       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5278   } else {
5279     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5280     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5281                        V1_LO->getOpcode() != ISD::UNDEF))
5282       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5283
5284     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5285                        V1_HI->getOpcode() != ISD::UNDEF))
5286       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5287   }
5288
5289   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5290 }
5291
5292 /// \brief Try to fold a build_vector that performs an 'addsub' into the
5293 /// sequence of 'vadd + vsub + blendi'.
5294 static SDValue matchAddSub(const BuildVectorSDNode *BV, SelectionDAG &DAG,
5295                            const X86Subtarget *Subtarget) {
5296   SDLoc DL(BV);
5297   EVT VT = BV->getValueType(0);
5298   unsigned NumElts = VT.getVectorNumElements();
5299   SDValue InVec0 = DAG.getUNDEF(VT);
5300   SDValue InVec1 = DAG.getUNDEF(VT);
5301
5302   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5303           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5304
5305   // Odd-numbered elements in the input build vector are obtained from
5306   // adding two integer/float elements.
5307   // Even-numbered elements in the input build vector are obtained from
5308   // subtracting two integer/float elements.
5309   unsigned ExpectedOpcode = ISD::FSUB;
5310   unsigned NextExpectedOpcode = ISD::FADD;
5311   bool AddFound = false;
5312   bool SubFound = false;
5313
5314   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5315     SDValue Op = BV->getOperand(i);
5316
5317     // Skip 'undef' values.
5318     unsigned Opcode = Op.getOpcode();
5319     if (Opcode == ISD::UNDEF) {
5320       std::swap(ExpectedOpcode, NextExpectedOpcode);
5321       continue;
5322     }
5323
5324     // Early exit if we found an unexpected opcode.
5325     if (Opcode != ExpectedOpcode)
5326       return SDValue();
5327
5328     SDValue Op0 = Op.getOperand(0);
5329     SDValue Op1 = Op.getOperand(1);
5330
5331     // Try to match the following pattern:
5332     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5333     // Early exit if we cannot match that sequence.
5334     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5335         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5336         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5337         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5338         Op0.getOperand(1) != Op1.getOperand(1))
5339       return SDValue();
5340
5341     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5342     if (I0 != i)
5343       return SDValue();
5344
5345     // We found a valid add/sub node. Update the information accordingly.
5346     if (i & 1)
5347       AddFound = true;
5348     else
5349       SubFound = true;
5350
5351     // Update InVec0 and InVec1.
5352     if (InVec0.getOpcode() == ISD::UNDEF)
5353       InVec0 = Op0.getOperand(0);
5354     if (InVec1.getOpcode() == ISD::UNDEF)
5355       InVec1 = Op1.getOperand(0);
5356
5357     // Make sure that operands in input to each add/sub node always
5358     // come from a same pair of vectors.
5359     if (InVec0 != Op0.getOperand(0)) {
5360       if (ExpectedOpcode == ISD::FSUB)
5361         return SDValue();
5362
5363       // FADD is commutable. Try to commute the operands
5364       // and then test again.
5365       std::swap(Op0, Op1);
5366       if (InVec0 != Op0.getOperand(0))
5367         return SDValue();
5368     }
5369
5370     if (InVec1 != Op1.getOperand(0))
5371       return SDValue();
5372
5373     // Update the pair of expected opcodes.
5374     std::swap(ExpectedOpcode, NextExpectedOpcode);
5375   }
5376
5377   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5378   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5379       InVec1.getOpcode() != ISD::UNDEF)
5380     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5381
5382   return SDValue();
5383 }
5384
5385 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG,
5386                                           const X86Subtarget *Subtarget) {
5387   SDLoc DL(N);
5388   EVT VT = N->getValueType(0);
5389   unsigned NumElts = VT.getVectorNumElements();
5390   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
5391   SDValue InVec0, InVec1;
5392
5393   // Try to match an ADDSUB.
5394   if ((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
5395       (Subtarget->hasAVX() && (VT == MVT::v8f32 || VT == MVT::v4f64))) {
5396     SDValue Value = matchAddSub(BV, DAG, Subtarget);
5397     if (Value.getNode())
5398       return Value;
5399   }
5400
5401   // Try to match horizontal ADD/SUB.
5402   unsigned NumUndefsLO = 0;
5403   unsigned NumUndefsHI = 0;
5404   unsigned Half = NumElts/2;
5405
5406   // Count the number of UNDEF operands in the build_vector in input.
5407   for (unsigned i = 0, e = Half; i != e; ++i)
5408     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5409       NumUndefsLO++;
5410
5411   for (unsigned i = Half, e = NumElts; i != e; ++i)
5412     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5413       NumUndefsHI++;
5414
5415   // Early exit if this is either a build_vector of all UNDEFs or all the
5416   // operands but one are UNDEF.
5417   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5418     return SDValue();
5419
5420   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5421     // Try to match an SSE3 float HADD/HSUB.
5422     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5423       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5424
5425     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5426       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5427   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5428     // Try to match an SSSE3 integer HADD/HSUB.
5429     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5430       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5431
5432     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5433       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5434   }
5435
5436   if (!Subtarget->hasAVX())
5437     return SDValue();
5438
5439   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5440     // Try to match an AVX horizontal add/sub of packed single/double
5441     // precision floating point values from 256-bit vectors.
5442     SDValue InVec2, InVec3;
5443     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5444         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5445         ((InVec0.getOpcode() == ISD::UNDEF ||
5446           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5447         ((InVec1.getOpcode() == ISD::UNDEF ||
5448           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5449       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5450
5451     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5452         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5453         ((InVec0.getOpcode() == ISD::UNDEF ||
5454           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5455         ((InVec1.getOpcode() == ISD::UNDEF ||
5456           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5457       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5458   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5459     // Try to match an AVX2 horizontal add/sub of signed integers.
5460     SDValue InVec2, InVec3;
5461     unsigned X86Opcode;
5462     bool CanFold = true;
5463
5464     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5465         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5466         ((InVec0.getOpcode() == ISD::UNDEF ||
5467           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5468         ((InVec1.getOpcode() == ISD::UNDEF ||
5469           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5470       X86Opcode = X86ISD::HADD;
5471     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5472         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5473         ((InVec0.getOpcode() == ISD::UNDEF ||
5474           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5475         ((InVec1.getOpcode() == ISD::UNDEF ||
5476           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5477       X86Opcode = X86ISD::HSUB;
5478     else
5479       CanFold = false;
5480
5481     if (CanFold) {
5482       // Fold this build_vector into a single horizontal add/sub.
5483       // Do this only if the target has AVX2.
5484       if (Subtarget->hasAVX2())
5485         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5486
5487       // Do not try to expand this build_vector into a pair of horizontal
5488       // add/sub if we can emit a pair of scalar add/sub.
5489       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5490         return SDValue();
5491
5492       // Convert this build_vector into a pair of horizontal binop followed by
5493       // a concat vector.
5494       bool isUndefLO = NumUndefsLO == Half;
5495       bool isUndefHI = NumUndefsHI == Half;
5496       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5497                                    isUndefLO, isUndefHI);
5498     }
5499   }
5500
5501   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5502        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5503     unsigned X86Opcode;
5504     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5505       X86Opcode = X86ISD::HADD;
5506     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5507       X86Opcode = X86ISD::HSUB;
5508     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5509       X86Opcode = X86ISD::FHADD;
5510     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5511       X86Opcode = X86ISD::FHSUB;
5512     else
5513       return SDValue();
5514
5515     // Don't try to expand this build_vector into a pair of horizontal add/sub
5516     // if we can simply emit a pair of scalar add/sub.
5517     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5518       return SDValue();
5519
5520     // Convert this build_vector into two horizontal add/sub followed by
5521     // a concat vector.
5522     bool isUndefLO = NumUndefsLO == Half;
5523     bool isUndefHI = NumUndefsHI == Half;
5524     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5525                                  isUndefLO, isUndefHI);
5526   }
5527
5528   return SDValue();
5529 }
5530
5531 SDValue
5532 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5533   SDLoc dl(Op);
5534
5535   MVT VT = Op.getSimpleValueType();
5536   MVT ExtVT = VT.getVectorElementType();
5537   unsigned NumElems = Op.getNumOperands();
5538
5539   // Generate vectors for predicate vectors.
5540   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5541     return LowerBUILD_VECTORvXi1(Op, DAG);
5542
5543   // Vectors containing all zeros can be matched by pxor and xorps later
5544   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5545     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5546     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5547     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5548       return Op;
5549
5550     return getZeroVector(VT, Subtarget, DAG, dl);
5551   }
5552
5553   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5554   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5555   // vpcmpeqd on 256-bit vectors.
5556   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5557     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5558       return Op;
5559
5560     if (!VT.is512BitVector())
5561       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5562   }
5563
5564   SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG);
5565   if (Broadcast.getNode())
5566     return Broadcast;
5567
5568   unsigned EVTBits = ExtVT.getSizeInBits();
5569
5570   unsigned NumZero  = 0;
5571   unsigned NumNonZero = 0;
5572   unsigned NonZeros = 0;
5573   bool IsAllConstants = true;
5574   SmallSet<SDValue, 8> Values;
5575   for (unsigned i = 0; i < NumElems; ++i) {
5576     SDValue Elt = Op.getOperand(i);
5577     if (Elt.getOpcode() == ISD::UNDEF)
5578       continue;
5579     Values.insert(Elt);
5580     if (Elt.getOpcode() != ISD::Constant &&
5581         Elt.getOpcode() != ISD::ConstantFP)
5582       IsAllConstants = false;
5583     if (X86::isZeroNode(Elt))
5584       NumZero++;
5585     else {
5586       NonZeros |= (1 << i);
5587       NumNonZero++;
5588     }
5589   }
5590
5591   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5592   if (NumNonZero == 0)
5593     return DAG.getUNDEF(VT);
5594
5595   // Special case for single non-zero, non-undef, element.
5596   if (NumNonZero == 1) {
5597     unsigned Idx = countTrailingZeros(NonZeros);
5598     SDValue Item = Op.getOperand(Idx);
5599
5600     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5601     // the value are obviously zero, truncate the value to i32 and do the
5602     // insertion that way.  Only do this if the value is non-constant or if the
5603     // value is a constant being inserted into element 0.  It is cheaper to do
5604     // a constant pool load than it is to do a movd + shuffle.
5605     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5606         (!IsAllConstants || Idx == 0)) {
5607       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5608         // Handle SSE only.
5609         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5610         EVT VecVT = MVT::v4i32;
5611
5612         // Truncate the value (which may itself be a constant) to i32, and
5613         // convert it to a vector with movd (S2V+shuffle to zero extend).
5614         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5615         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5616         return DAG.getNode(
5617             ISD::BITCAST, dl, VT,
5618             getShuffleVectorZeroOrUndef(Item, Idx * 2, true, Subtarget, DAG));
5619       }
5620     }
5621
5622     // If we have a constant or non-constant insertion into the low element of
5623     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5624     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5625     // depending on what the source datatype is.
5626     if (Idx == 0) {
5627       if (NumZero == 0)
5628         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5629
5630       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5631           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5632         if (VT.is256BitVector() || VT.is512BitVector()) {
5633           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5634           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5635                              Item, DAG.getIntPtrConstant(0));
5636         }
5637         assert(VT.is128BitVector() && "Expected an SSE value type!");
5638         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5639         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5640         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5641       }
5642
5643       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5644         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5645         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5646         if (VT.is256BitVector()) {
5647           SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5648           Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5649         } else {
5650           assert(VT.is128BitVector() && "Expected an SSE value type!");
5651           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5652         }
5653         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
5654       }
5655     }
5656
5657     // Is it a vector logical left shift?
5658     if (NumElems == 2 && Idx == 1 &&
5659         X86::isZeroNode(Op.getOperand(0)) &&
5660         !X86::isZeroNode(Op.getOperand(1))) {
5661       unsigned NumBits = VT.getSizeInBits();
5662       return getVShift(true, VT,
5663                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5664                                    VT, Op.getOperand(1)),
5665                        NumBits/2, DAG, *this, dl);
5666     }
5667
5668     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5669       return SDValue();
5670
5671     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5672     // is a non-constant being inserted into an element other than the low one,
5673     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5674     // movd/movss) to move this into the low element, then shuffle it into
5675     // place.
5676     if (EVTBits == 32) {
5677       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5678       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5679     }
5680   }
5681
5682   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5683   if (Values.size() == 1) {
5684     if (EVTBits == 32) {
5685       // Instead of a shuffle like this:
5686       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5687       // Check if it's possible to issue this instead.
5688       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5689       unsigned Idx = countTrailingZeros(NonZeros);
5690       SDValue Item = Op.getOperand(Idx);
5691       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5692         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5693     }
5694     return SDValue();
5695   }
5696
5697   // A vector full of immediates; various special cases are already
5698   // handled, so this is best done with a single constant-pool load.
5699   if (IsAllConstants)
5700     return SDValue();
5701
5702   // For AVX-length vectors, see if we can use a vector load to get all of the
5703   // elements, otherwise build the individual 128-bit pieces and use
5704   // shuffles to put them in place.
5705   if (VT.is256BitVector() || VT.is512BitVector()) {
5706     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5707
5708     // Check for a build vector of consecutive loads.
5709     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5710       return LD;
5711
5712     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5713
5714     // Build both the lower and upper subvector.
5715     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5716                                 makeArrayRef(&V[0], NumElems/2));
5717     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5718                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5719
5720     // Recreate the wider vector with the lower and upper part.
5721     if (VT.is256BitVector())
5722       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5723     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5724   }
5725
5726   // Let legalizer expand 2-wide build_vectors.
5727   if (EVTBits == 64) {
5728     if (NumNonZero == 1) {
5729       // One half is zero or undef.
5730       unsigned Idx = countTrailingZeros(NonZeros);
5731       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5732                                  Op.getOperand(Idx));
5733       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5734     }
5735     return SDValue();
5736   }
5737
5738   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5739   if (EVTBits == 8 && NumElems == 16) {
5740     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5741                                         Subtarget, *this);
5742     if (V.getNode()) return V;
5743   }
5744
5745   if (EVTBits == 16 && NumElems == 8) {
5746     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5747                                       Subtarget, *this);
5748     if (V.getNode()) return V;
5749   }
5750
5751   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5752   if (EVTBits == 32 && NumElems == 4) {
5753     SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this);
5754     if (V.getNode())
5755       return V;
5756   }
5757
5758   // If element VT is == 32 bits, turn it into a number of shuffles.
5759   SmallVector<SDValue, 8> V(NumElems);
5760   if (NumElems == 4 && NumZero > 0) {
5761     for (unsigned i = 0; i < 4; ++i) {
5762       bool isZero = !(NonZeros & (1 << i));
5763       if (isZero)
5764         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5765       else
5766         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5767     }
5768
5769     for (unsigned i = 0; i < 2; ++i) {
5770       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5771         default: break;
5772         case 0:
5773           V[i] = V[i*2];  // Must be a zero vector.
5774           break;
5775         case 1:
5776           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5777           break;
5778         case 2:
5779           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5780           break;
5781         case 3:
5782           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5783           break;
5784       }
5785     }
5786
5787     bool Reverse1 = (NonZeros & 0x3) == 2;
5788     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5789     int MaskVec[] = {
5790       Reverse1 ? 1 : 0,
5791       Reverse1 ? 0 : 1,
5792       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
5793       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
5794     };
5795     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5796   }
5797
5798   if (Values.size() > 1 && VT.is128BitVector()) {
5799     // Check for a build vector of consecutive loads.
5800     for (unsigned i = 0; i < NumElems; ++i)
5801       V[i] = Op.getOperand(i);
5802
5803     // Check for elements which are consecutive loads.
5804     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false);
5805     if (LD.getNode())
5806       return LD;
5807
5808     // Check for a build vector from mostly shuffle plus few inserting.
5809     SDValue Sh = buildFromShuffleMostly(Op, DAG);
5810     if (Sh.getNode())
5811       return Sh;
5812
5813     // For SSE 4.1, use insertps to put the high elements into the low element.
5814     if (Subtarget->hasSSE41()) {
5815       SDValue Result;
5816       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5817         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5818       else
5819         Result = DAG.getUNDEF(VT);
5820
5821       for (unsigned i = 1; i < NumElems; ++i) {
5822         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5823         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5824                              Op.getOperand(i), DAG.getIntPtrConstant(i));
5825       }
5826       return Result;
5827     }
5828
5829     // Otherwise, expand into a number of unpckl*, start by extending each of
5830     // our (non-undef) elements to the full vector width with the element in the
5831     // bottom slot of the vector (which generates no code for SSE).
5832     for (unsigned i = 0; i < NumElems; ++i) {
5833       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5834         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5835       else
5836         V[i] = DAG.getUNDEF(VT);
5837     }
5838
5839     // Next, we iteratively mix elements, e.g. for v4f32:
5840     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5841     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5842     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5843     unsigned EltStride = NumElems >> 1;
5844     while (EltStride != 0) {
5845       for (unsigned i = 0; i < EltStride; ++i) {
5846         // If V[i+EltStride] is undef and this is the first round of mixing,
5847         // then it is safe to just drop this shuffle: V[i] is already in the
5848         // right place, the one element (since it's the first round) being
5849         // inserted as undef can be dropped.  This isn't safe for successive
5850         // rounds because they will permute elements within both vectors.
5851         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5852             EltStride == NumElems/2)
5853           continue;
5854
5855         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5856       }
5857       EltStride >>= 1;
5858     }
5859     return V[0];
5860   }
5861   return SDValue();
5862 }
5863
5864 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5865 // to create 256-bit vectors from two other 128-bit ones.
5866 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5867   SDLoc dl(Op);
5868   MVT ResVT = Op.getSimpleValueType();
5869
5870   assert((ResVT.is256BitVector() ||
5871           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
5872
5873   SDValue V1 = Op.getOperand(0);
5874   SDValue V2 = Op.getOperand(1);
5875   unsigned NumElems = ResVT.getVectorNumElements();
5876   if(ResVT.is256BitVector())
5877     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5878
5879   if (Op.getNumOperands() == 4) {
5880     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
5881                                 ResVT.getVectorNumElements()/2);
5882     SDValue V3 = Op.getOperand(2);
5883     SDValue V4 = Op.getOperand(3);
5884     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
5885       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
5886   }
5887   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5888 }
5889
5890 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5891   MVT LLVM_ATTRIBUTE_UNUSED VT = Op.getSimpleValueType();
5892   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
5893          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
5894           Op.getNumOperands() == 4)));
5895
5896   // AVX can use the vinsertf128 instruction to create 256-bit vectors
5897   // from two other 128-bit ones.
5898
5899   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
5900   return LowerAVXCONCAT_VECTORS(Op, DAG);
5901 }
5902
5903
5904 //===----------------------------------------------------------------------===//
5905 // Vector shuffle lowering
5906 //
5907 // This is an experimental code path for lowering vector shuffles on x86. It is
5908 // designed to handle arbitrary vector shuffles and blends, gracefully
5909 // degrading performance as necessary. It works hard to recognize idiomatic
5910 // shuffles and lower them to optimal instruction patterns without leaving
5911 // a framework that allows reasonably efficient handling of all vector shuffle
5912 // patterns.
5913 //===----------------------------------------------------------------------===//
5914
5915 /// \brief Tiny helper function to identify a no-op mask.
5916 ///
5917 /// This is a somewhat boring predicate function. It checks whether the mask
5918 /// array input, which is assumed to be a single-input shuffle mask of the kind
5919 /// used by the X86 shuffle instructions (not a fully general
5920 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
5921 /// in-place shuffle are 'no-op's.
5922 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
5923   for (int i = 0, Size = Mask.size(); i < Size; ++i)
5924     if (Mask[i] != -1 && Mask[i] != i)
5925       return false;
5926   return true;
5927 }
5928
5929 /// \brief Helper function to classify a mask as a single-input mask.
5930 ///
5931 /// This isn't a generic single-input test because in the vector shuffle
5932 /// lowering we canonicalize single inputs to be the first input operand. This
5933 /// means we can more quickly test for a single input by only checking whether
5934 /// an input from the second operand exists. We also assume that the size of
5935 /// mask corresponds to the size of the input vectors which isn't true in the
5936 /// fully general case.
5937 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
5938   for (int M : Mask)
5939     if (M >= (int)Mask.size())
5940       return false;
5941   return true;
5942 }
5943
5944 /// \brief Test whether there are elements crossing 128-bit lanes in this
5945 /// shuffle mask.
5946 ///
5947 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
5948 /// and we routinely test for these.
5949 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
5950   int LaneSize = 128 / VT.getScalarSizeInBits();
5951   int Size = Mask.size();
5952   for (int i = 0; i < Size; ++i)
5953     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
5954       return true;
5955   return false;
5956 }
5957
5958 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
5959 ///
5960 /// This checks a shuffle mask to see if it is performing the same
5961 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
5962 /// that it is also not lane-crossing. It may however involve a blend from the
5963 /// same lane of a second vector.
5964 ///
5965 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
5966 /// non-trivial to compute in the face of undef lanes. The representation is
5967 /// *not* suitable for use with existing 128-bit shuffles as it will contain
5968 /// entries from both V1 and V2 inputs to the wider mask.
5969 static bool
5970 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
5971                                 SmallVectorImpl<int> &RepeatedMask) {
5972   int LaneSize = 128 / VT.getScalarSizeInBits();
5973   RepeatedMask.resize(LaneSize, -1);
5974   int Size = Mask.size();
5975   for (int i = 0; i < Size; ++i) {
5976     if (Mask[i] < 0)
5977       continue;
5978     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
5979       // This entry crosses lanes, so there is no way to model this shuffle.
5980       return false;
5981
5982     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
5983     if (RepeatedMask[i % LaneSize] == -1)
5984       // This is the first non-undef entry in this slot of a 128-bit lane.
5985       RepeatedMask[i % LaneSize] =
5986           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
5987     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
5988       // Found a mismatch with the repeated mask.
5989       return false;
5990   }
5991   return true;
5992 }
5993
5994 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
5995 /// arguments.
5996 ///
5997 /// This is a fast way to test a shuffle mask against a fixed pattern:
5998 ///
5999 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6000 ///
6001 /// It returns true if the mask is exactly as wide as the argument list, and
6002 /// each element of the mask is either -1 (signifying undef) or the value given
6003 /// in the argument.
6004 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6005                                 ArrayRef<int> ExpectedMask) {
6006   if (Mask.size() != ExpectedMask.size())
6007     return false;
6008
6009   int Size = Mask.size();
6010
6011   // If the values are build vectors, we can look through them to find
6012   // equivalent inputs that make the shuffles equivalent.
6013   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6014   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6015
6016   for (int i = 0; i < Size; ++i)
6017     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6018       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6019       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6020       if (!MaskBV || !ExpectedBV ||
6021           MaskBV->getOperand(Mask[i] % Size) !=
6022               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6023         return false;
6024     }
6025
6026   return true;
6027 }
6028
6029 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6030 ///
6031 /// This helper function produces an 8-bit shuffle immediate corresponding to
6032 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6033 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6034 /// example.
6035 ///
6036 /// NB: We rely heavily on "undef" masks preserving the input lane.
6037 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask,
6038                                           SelectionDAG &DAG) {
6039   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6040   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6041   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6042   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6043   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6044
6045   unsigned Imm = 0;
6046   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6047   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6048   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6049   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6050   return DAG.getConstant(Imm, MVT::i8);
6051 }
6052
6053 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6054 ///
6055 /// This is used as a fallback approach when first class blend instructions are
6056 /// unavailable. Currently it is only suitable for integer vectors, but could
6057 /// be generalized for floating point vectors if desirable.
6058 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6059                                             SDValue V2, ArrayRef<int> Mask,
6060                                             SelectionDAG &DAG) {
6061   assert(VT.isInteger() && "Only supports integer vector types!");
6062   MVT EltVT = VT.getScalarType();
6063   int NumEltBits = EltVT.getSizeInBits();
6064   SDValue Zero = DAG.getConstant(0, EltVT);
6065   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), EltVT);
6066   SmallVector<SDValue, 16> MaskOps;
6067   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6068     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6069       return SDValue(); // Shuffled input!
6070     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6071   }
6072
6073   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6074   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6075   // We have to cast V2 around.
6076   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6077   V2 = DAG.getNode(ISD::BITCAST, DL, VT,
6078                    DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6079                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V1Mask),
6080                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V2)));
6081   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6082 }
6083
6084 /// \brief Try to emit a blend instruction for a shuffle.
6085 ///
6086 /// This doesn't do any checks for the availability of instructions for blending
6087 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6088 /// be matched in the backend with the type given. What it does check for is
6089 /// that the shuffle mask is in fact a blend.
6090 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6091                                          SDValue V2, ArrayRef<int> Mask,
6092                                          const X86Subtarget *Subtarget,
6093                                          SelectionDAG &DAG) {
6094   unsigned BlendMask = 0;
6095   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6096     if (Mask[i] >= Size) {
6097       if (Mask[i] != i + Size)
6098         return SDValue(); // Shuffled V2 input!
6099       BlendMask |= 1u << i;
6100       continue;
6101     }
6102     if (Mask[i] >= 0 && Mask[i] != i)
6103       return SDValue(); // Shuffled V1 input!
6104   }
6105   switch (VT.SimpleTy) {
6106   case MVT::v2f64:
6107   case MVT::v4f32:
6108   case MVT::v4f64:
6109   case MVT::v8f32:
6110     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6111                        DAG.getConstant(BlendMask, MVT::i8));
6112
6113   case MVT::v4i64:
6114   case MVT::v8i32:
6115     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6116     // FALLTHROUGH
6117   case MVT::v2i64:
6118   case MVT::v4i32:
6119     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6120     // that instruction.
6121     if (Subtarget->hasAVX2()) {
6122       // Scale the blend by the number of 32-bit dwords per element.
6123       int Scale =  VT.getScalarSizeInBits() / 32;
6124       BlendMask = 0;
6125       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6126         if (Mask[i] >= Size)
6127           for (int j = 0; j < Scale; ++j)
6128             BlendMask |= 1u << (i * Scale + j);
6129
6130       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6131       V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6132       V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6133       return DAG.getNode(ISD::BITCAST, DL, VT,
6134                          DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6135                                      DAG.getConstant(BlendMask, MVT::i8)));
6136     }
6137     // FALLTHROUGH
6138   case MVT::v8i16: {
6139     // For integer shuffles we need to expand the mask and cast the inputs to
6140     // v8i16s prior to blending.
6141     int Scale = 8 / VT.getVectorNumElements();
6142     BlendMask = 0;
6143     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6144       if (Mask[i] >= Size)
6145         for (int j = 0; j < Scale; ++j)
6146           BlendMask |= 1u << (i * Scale + j);
6147
6148     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
6149     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
6150     return DAG.getNode(ISD::BITCAST, DL, VT,
6151                        DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6152                                    DAG.getConstant(BlendMask, MVT::i8)));
6153   }
6154
6155   case MVT::v16i16: {
6156     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6157     SmallVector<int, 8> RepeatedMask;
6158     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6159       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6160       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6161       BlendMask = 0;
6162       for (int i = 0; i < 8; ++i)
6163         if (RepeatedMask[i] >= 16)
6164           BlendMask |= 1u << i;
6165       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6166                          DAG.getConstant(BlendMask, MVT::i8));
6167     }
6168   }
6169     // FALLTHROUGH
6170   case MVT::v16i8:
6171   case MVT::v32i8: {
6172     // Scale the blend by the number of bytes per element.
6173     int Scale = VT.getScalarSizeInBits() / 8;
6174
6175     // This form of blend is always done on bytes. Compute the byte vector
6176     // type.
6177     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6178
6179     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6180     // mix of LLVM's code generator and the x86 backend. We tell the code
6181     // generator that boolean values in the elements of an x86 vector register
6182     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6183     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6184     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6185     // of the element (the remaining are ignored) and 0 in that high bit would
6186     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6187     // the LLVM model for boolean values in vector elements gets the relevant
6188     // bit set, it is set backwards and over constrained relative to x86's
6189     // actual model.
6190     SmallVector<SDValue, 32> VSELECTMask;
6191     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6192       for (int j = 0; j < Scale; ++j)
6193         VSELECTMask.push_back(
6194             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6195                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, MVT::i8));
6196
6197     V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6198     V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6199     return DAG.getNode(
6200         ISD::BITCAST, DL, VT,
6201         DAG.getNode(ISD::VSELECT, DL, BlendVT,
6202                     DAG.getNode(ISD::BUILD_VECTOR, DL, BlendVT, VSELECTMask),
6203                     V1, V2));
6204   }
6205
6206   default:
6207     llvm_unreachable("Not a supported integer vector type!");
6208   }
6209 }
6210
6211 /// \brief Try to lower as a blend of elements from two inputs followed by
6212 /// a single-input permutation.
6213 ///
6214 /// This matches the pattern where we can blend elements from two inputs and
6215 /// then reduce the shuffle to a single-input permutation.
6216 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6217                                                    SDValue V2,
6218                                                    ArrayRef<int> Mask,
6219                                                    SelectionDAG &DAG) {
6220   // We build up the blend mask while checking whether a blend is a viable way
6221   // to reduce the shuffle.
6222   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6223   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6224
6225   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6226     if (Mask[i] < 0)
6227       continue;
6228
6229     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6230
6231     if (BlendMask[Mask[i] % Size] == -1)
6232       BlendMask[Mask[i] % Size] = Mask[i];
6233     else if (BlendMask[Mask[i] % Size] != Mask[i])
6234       return SDValue(); // Can't blend in the needed input!
6235
6236     PermuteMask[i] = Mask[i] % Size;
6237   }
6238
6239   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6240   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6241 }
6242
6243 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6244 /// blends and permutes.
6245 ///
6246 /// This matches the extremely common pattern for handling combined
6247 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6248 /// operations. It will try to pick the best arrangement of shuffles and
6249 /// blends.
6250 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6251                                                           SDValue V1,
6252                                                           SDValue V2,
6253                                                           ArrayRef<int> Mask,
6254                                                           SelectionDAG &DAG) {
6255   // Shuffle the input elements into the desired positions in V1 and V2 and
6256   // blend them together.
6257   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6258   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6259   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6260   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6261     if (Mask[i] >= 0 && Mask[i] < Size) {
6262       V1Mask[i] = Mask[i];
6263       BlendMask[i] = i;
6264     } else if (Mask[i] >= Size) {
6265       V2Mask[i] = Mask[i] - Size;
6266       BlendMask[i] = i + Size;
6267     }
6268
6269   // Try to lower with the simpler initial blend strategy unless one of the
6270   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6271   // shuffle may be able to fold with a load or other benefit. However, when
6272   // we'll have to do 2x as many shuffles in order to achieve this, blending
6273   // first is a better strategy.
6274   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6275     if (SDValue BlendPerm =
6276             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6277       return BlendPerm;
6278
6279   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6280   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6281   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6282 }
6283
6284 /// \brief Try to lower a vector shuffle as a byte rotation.
6285 ///
6286 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6287 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6288 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6289 /// try to generically lower a vector shuffle through such an pattern. It
6290 /// does not check for the profitability of lowering either as PALIGNR or
6291 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6292 /// This matches shuffle vectors that look like:
6293 ///
6294 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6295 ///
6296 /// Essentially it concatenates V1 and V2, shifts right by some number of
6297 /// elements, and takes the low elements as the result. Note that while this is
6298 /// specified as a *right shift* because x86 is little-endian, it is a *left
6299 /// rotate* of the vector lanes.
6300 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6301                                               SDValue V2,
6302                                               ArrayRef<int> Mask,
6303                                               const X86Subtarget *Subtarget,
6304                                               SelectionDAG &DAG) {
6305   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6306
6307   int NumElts = Mask.size();
6308   int NumLanes = VT.getSizeInBits() / 128;
6309   int NumLaneElts = NumElts / NumLanes;
6310
6311   // We need to detect various ways of spelling a rotation:
6312   //   [11, 12, 13, 14, 15,  0,  1,  2]
6313   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6314   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6315   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6316   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6317   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6318   int Rotation = 0;
6319   SDValue Lo, Hi;
6320   for (int l = 0; l < NumElts; l += NumLaneElts) {
6321     for (int i = 0; i < NumLaneElts; ++i) {
6322       if (Mask[l + i] == -1)
6323         continue;
6324       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6325
6326       // Get the mod-Size index and lane correct it.
6327       int LaneIdx = (Mask[l + i] % NumElts) - l;
6328       // Make sure it was in this lane.
6329       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6330         return SDValue();
6331
6332       // Determine where a rotated vector would have started.
6333       int StartIdx = i - LaneIdx;
6334       if (StartIdx == 0)
6335         // The identity rotation isn't interesting, stop.
6336         return SDValue();
6337
6338       // If we found the tail of a vector the rotation must be the missing
6339       // front. If we found the head of a vector, it must be how much of the
6340       // head.
6341       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6342
6343       if (Rotation == 0)
6344         Rotation = CandidateRotation;
6345       else if (Rotation != CandidateRotation)
6346         // The rotations don't match, so we can't match this mask.
6347         return SDValue();
6348
6349       // Compute which value this mask is pointing at.
6350       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6351
6352       // Compute which of the two target values this index should be assigned
6353       // to. This reflects whether the high elements are remaining or the low
6354       // elements are remaining.
6355       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6356
6357       // Either set up this value if we've not encountered it before, or check
6358       // that it remains consistent.
6359       if (!TargetV)
6360         TargetV = MaskV;
6361       else if (TargetV != MaskV)
6362         // This may be a rotation, but it pulls from the inputs in some
6363         // unsupported interleaving.
6364         return SDValue();
6365     }
6366   }
6367
6368   // Check that we successfully analyzed the mask, and normalize the results.
6369   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6370   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6371   if (!Lo)
6372     Lo = Hi;
6373   else if (!Hi)
6374     Hi = Lo;
6375
6376   // The actual rotate instruction rotates bytes, so we need to scale the
6377   // rotation based on how many bytes are in the vector lane.
6378   int Scale = 16 / NumLaneElts;
6379
6380   // SSSE3 targets can use the palignr instruction.
6381   if (Subtarget->hasSSSE3()) {
6382     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6383     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6384     Lo = DAG.getNode(ISD::BITCAST, DL, AlignVT, Lo);
6385     Hi = DAG.getNode(ISD::BITCAST, DL, AlignVT, Hi);
6386
6387     return DAG.getNode(ISD::BITCAST, DL, VT,
6388                        DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6389                                    DAG.getConstant(Rotation * Scale, MVT::i8)));
6390   }
6391
6392   assert(VT.getSizeInBits() == 128 &&
6393          "Rotate-based lowering only supports 128-bit lowering!");
6394   assert(Mask.size() <= 16 &&
6395          "Can shuffle at most 16 bytes in a 128-bit vector!");
6396
6397   // Default SSE2 implementation
6398   int LoByteShift = 16 - Rotation * Scale;
6399   int HiByteShift = Rotation * Scale;
6400
6401   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6402   Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Lo);
6403   Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Hi);
6404
6405   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6406                                 DAG.getConstant(LoByteShift, MVT::i8));
6407   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6408                                 DAG.getConstant(HiByteShift, MVT::i8));
6409   return DAG.getNode(ISD::BITCAST, DL, VT,
6410                      DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6411 }
6412
6413 /// \brief Compute whether each element of a shuffle is zeroable.
6414 ///
6415 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6416 /// Either it is an undef element in the shuffle mask, the element of the input
6417 /// referenced is undef, or the element of the input referenced is known to be
6418 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6419 /// as many lanes with this technique as possible to simplify the remaining
6420 /// shuffle.
6421 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6422                                                      SDValue V1, SDValue V2) {
6423   SmallBitVector Zeroable(Mask.size(), false);
6424
6425   while (V1.getOpcode() == ISD::BITCAST)
6426     V1 = V1->getOperand(0);
6427   while (V2.getOpcode() == ISD::BITCAST)
6428     V2 = V2->getOperand(0);
6429
6430   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6431   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6432
6433   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6434     int M = Mask[i];
6435     // Handle the easy cases.
6436     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6437       Zeroable[i] = true;
6438       continue;
6439     }
6440
6441     // If this is an index into a build_vector node (which has the same number
6442     // of elements), dig out the input value and use it.
6443     SDValue V = M < Size ? V1 : V2;
6444     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6445       continue;
6446
6447     SDValue Input = V.getOperand(M % Size);
6448     // The UNDEF opcode check really should be dead code here, but not quite
6449     // worth asserting on (it isn't invalid, just unexpected).
6450     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6451       Zeroable[i] = true;
6452   }
6453
6454   return Zeroable;
6455 }
6456
6457 /// \brief Try to emit a bitmask instruction for a shuffle.
6458 ///
6459 /// This handles cases where we can model a blend exactly as a bitmask due to
6460 /// one of the inputs being zeroable.
6461 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6462                                            SDValue V2, ArrayRef<int> Mask,
6463                                            SelectionDAG &DAG) {
6464   MVT EltVT = VT.getScalarType();
6465   int NumEltBits = EltVT.getSizeInBits();
6466   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6467   SDValue Zero = DAG.getConstant(0, IntEltVT);
6468   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), IntEltVT);
6469   if (EltVT.isFloatingPoint()) {
6470     Zero = DAG.getNode(ISD::BITCAST, DL, EltVT, Zero);
6471     AllOnes = DAG.getNode(ISD::BITCAST, DL, EltVT, AllOnes);
6472   }
6473   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6474   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6475   SDValue V;
6476   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6477     if (Zeroable[i])
6478       continue;
6479     if (Mask[i] % Size != i)
6480       return SDValue(); // Not a blend.
6481     if (!V)
6482       V = Mask[i] < Size ? V1 : V2;
6483     else if (V != (Mask[i] < Size ? V1 : V2))
6484       return SDValue(); // Can only let one input through the mask.
6485
6486     VMaskOps[i] = AllOnes;
6487   }
6488   if (!V)
6489     return SDValue(); // No non-zeroable elements!
6490
6491   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6492   V = DAG.getNode(VT.isFloatingPoint()
6493                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6494                   DL, VT, V, VMask);
6495   return V;
6496 }
6497
6498 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6499 ///
6500 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6501 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6502 /// matches elements from one of the input vectors shuffled to the left or
6503 /// right with zeroable elements 'shifted in'. It handles both the strictly
6504 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6505 /// quad word lane.
6506 ///
6507 /// PSHL : (little-endian) left bit shift.
6508 /// [ zz, 0, zz,  2 ]
6509 /// [ -1, 4, zz, -1 ]
6510 /// PSRL : (little-endian) right bit shift.
6511 /// [  1, zz,  3, zz]
6512 /// [ -1, -1,  7, zz]
6513 /// PSLLDQ : (little-endian) left byte shift
6514 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6515 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6516 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6517 /// PSRLDQ : (little-endian) right byte shift
6518 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6519 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6520 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6521 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6522                                          SDValue V2, ArrayRef<int> Mask,
6523                                          SelectionDAG &DAG) {
6524   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6525
6526   int Size = Mask.size();
6527   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6528
6529   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6530     for (int i = 0; i < Size; i += Scale)
6531       for (int j = 0; j < Shift; ++j)
6532         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6533           return false;
6534
6535     return true;
6536   };
6537
6538   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6539     for (int i = 0; i != Size; i += Scale) {
6540       unsigned Pos = Left ? i + Shift : i;
6541       unsigned Low = Left ? i : i + Shift;
6542       unsigned Len = Scale - Shift;
6543       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6544                                       Low + (V == V1 ? 0 : Size)))
6545         return SDValue();
6546     }
6547
6548     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6549     bool ByteShift = ShiftEltBits > 64;
6550     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6551                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6552     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6553
6554     // Normalize the scale for byte shifts to still produce an i64 element
6555     // type.
6556     Scale = ByteShift ? Scale / 2 : Scale;
6557
6558     // We need to round trip through the appropriate type for the shift.
6559     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6560     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6561     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6562            "Illegal integer vector type");
6563     V = DAG.getNode(ISD::BITCAST, DL, ShiftVT, V);
6564
6565     V = DAG.getNode(OpCode, DL, ShiftVT, V, DAG.getConstant(ShiftAmt, MVT::i8));
6566     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6567   };
6568
6569   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6570   // keep doubling the size of the integer elements up to that. We can
6571   // then shift the elements of the integer vector by whole multiples of
6572   // their width within the elements of the larger integer vector. Test each
6573   // multiple to see if we can find a match with the moved element indices
6574   // and that the shifted in elements are all zeroable.
6575   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6576     for (int Shift = 1; Shift != Scale; ++Shift)
6577       for (bool Left : {true, false})
6578         if (CheckZeros(Shift, Scale, Left))
6579           for (SDValue V : {V1, V2})
6580             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6581               return Match;
6582
6583   // no match
6584   return SDValue();
6585 }
6586
6587 /// \brief Lower a vector shuffle as a zero or any extension.
6588 ///
6589 /// Given a specific number of elements, element bit width, and extension
6590 /// stride, produce either a zero or any extension based on the available
6591 /// features of the subtarget.
6592 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6593     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6594     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6595   assert(Scale > 1 && "Need a scale to extend.");
6596   int NumElements = VT.getVectorNumElements();
6597   int EltBits = VT.getScalarSizeInBits();
6598   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6599          "Only 8, 16, and 32 bit elements can be extended.");
6600   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6601
6602   // Found a valid zext mask! Try various lowering strategies based on the
6603   // input type and available ISA extensions.
6604   if (Subtarget->hasSSE41()) {
6605     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6606                                  NumElements / Scale);
6607     return DAG.getNode(ISD::BITCAST, DL, VT,
6608                        DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6609   }
6610
6611   // For any extends we can cheat for larger element sizes and use shuffle
6612   // instructions that can fold with a load and/or copy.
6613   if (AnyExt && EltBits == 32) {
6614     int PSHUFDMask[4] = {0, -1, 1, -1};
6615     return DAG.getNode(
6616         ISD::BITCAST, DL, VT,
6617         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6618                     DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6619                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
6620   }
6621   if (AnyExt && EltBits == 16 && Scale > 2) {
6622     int PSHUFDMask[4] = {0, -1, 0, -1};
6623     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6624                          DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6625                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG));
6626     int PSHUFHWMask[4] = {1, -1, -1, -1};
6627     return DAG.getNode(
6628         ISD::BITCAST, DL, VT,
6629         DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6630                     DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, InputV),
6631                     getV4X86ShuffleImm8ForMask(PSHUFHWMask, DAG)));
6632   }
6633
6634   // If this would require more than 2 unpack instructions to expand, use
6635   // pshufb when available. We can only use more than 2 unpack instructions
6636   // when zero extending i8 elements which also makes it easier to use pshufb.
6637   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6638     assert(NumElements == 16 && "Unexpected byte vector width!");
6639     SDValue PSHUFBMask[16];
6640     for (int i = 0; i < 16; ++i)
6641       PSHUFBMask[i] =
6642           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, MVT::i8);
6643     InputV = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, InputV);
6644     return DAG.getNode(ISD::BITCAST, DL, VT,
6645                        DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6646                                    DAG.getNode(ISD::BUILD_VECTOR, DL,
6647                                                MVT::v16i8, PSHUFBMask)));
6648   }
6649
6650   // Otherwise emit a sequence of unpacks.
6651   do {
6652     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6653     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6654                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6655     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
6656     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6657     Scale /= 2;
6658     EltBits *= 2;
6659     NumElements /= 2;
6660   } while (Scale > 1);
6661   return DAG.getNode(ISD::BITCAST, DL, VT, InputV);
6662 }
6663
6664 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6665 ///
6666 /// This routine will try to do everything in its power to cleverly lower
6667 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6668 /// check for the profitability of this lowering,  it tries to aggressively
6669 /// match this pattern. It will use all of the micro-architectural details it
6670 /// can to emit an efficient lowering. It handles both blends with all-zero
6671 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6672 /// masking out later).
6673 ///
6674 /// The reason we have dedicated lowering for zext-style shuffles is that they
6675 /// are both incredibly common and often quite performance sensitive.
6676 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6677     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6678     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6679   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6680
6681   int Bits = VT.getSizeInBits();
6682   int NumElements = VT.getVectorNumElements();
6683   assert(VT.getScalarSizeInBits() <= 32 &&
6684          "Exceeds 32-bit integer zero extension limit");
6685   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6686
6687   // Define a helper function to check a particular ext-scale and lower to it if
6688   // valid.
6689   auto Lower = [&](int Scale) -> SDValue {
6690     SDValue InputV;
6691     bool AnyExt = true;
6692     for (int i = 0; i < NumElements; ++i) {
6693       if (Mask[i] == -1)
6694         continue; // Valid anywhere but doesn't tell us anything.
6695       if (i % Scale != 0) {
6696         // Each of the extended elements need to be zeroable.
6697         if (!Zeroable[i])
6698           return SDValue();
6699
6700         // We no longer are in the anyext case.
6701         AnyExt = false;
6702         continue;
6703       }
6704
6705       // Each of the base elements needs to be consecutive indices into the
6706       // same input vector.
6707       SDValue V = Mask[i] < NumElements ? V1 : V2;
6708       if (!InputV)
6709         InputV = V;
6710       else if (InputV != V)
6711         return SDValue(); // Flip-flopping inputs.
6712
6713       if (Mask[i] % NumElements != i / Scale)
6714         return SDValue(); // Non-consecutive strided elements.
6715     }
6716
6717     // If we fail to find an input, we have a zero-shuffle which should always
6718     // have already been handled.
6719     // FIXME: Maybe handle this here in case during blending we end up with one?
6720     if (!InputV)
6721       return SDValue();
6722
6723     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6724         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
6725   };
6726
6727   // The widest scale possible for extending is to a 64-bit integer.
6728   assert(Bits % 64 == 0 &&
6729          "The number of bits in a vector must be divisible by 64 on x86!");
6730   int NumExtElements = Bits / 64;
6731
6732   // Each iteration, try extending the elements half as much, but into twice as
6733   // many elements.
6734   for (; NumExtElements < NumElements; NumExtElements *= 2) {
6735     assert(NumElements % NumExtElements == 0 &&
6736            "The input vector size must be divisible by the extended size.");
6737     if (SDValue V = Lower(NumElements / NumExtElements))
6738       return V;
6739   }
6740
6741   // General extends failed, but 128-bit vectors may be able to use MOVQ.
6742   if (Bits != 128)
6743     return SDValue();
6744
6745   // Returns one of the source operands if the shuffle can be reduced to a
6746   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
6747   auto CanZExtLowHalf = [&]() {
6748     for (int i = NumElements / 2; i != NumElements; ++i)
6749       if (!Zeroable[i])
6750         return SDValue();
6751     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
6752       return V1;
6753     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
6754       return V2;
6755     return SDValue();
6756   };
6757
6758   if (SDValue V = CanZExtLowHalf()) {
6759     V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V);
6760     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
6761     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6762   }
6763
6764   // No viable ext lowering found.
6765   return SDValue();
6766 }
6767
6768 /// \brief Try to get a scalar value for a specific element of a vector.
6769 ///
6770 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
6771 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
6772                                               SelectionDAG &DAG) {
6773   MVT VT = V.getSimpleValueType();
6774   MVT EltVT = VT.getVectorElementType();
6775   while (V.getOpcode() == ISD::BITCAST)
6776     V = V.getOperand(0);
6777   // If the bitcasts shift the element size, we can't extract an equivalent
6778   // element from it.
6779   MVT NewVT = V.getSimpleValueType();
6780   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
6781     return SDValue();
6782
6783   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6784       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR))
6785     return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, V.getOperand(Idx));
6786
6787   return SDValue();
6788 }
6789
6790 /// \brief Helper to test for a load that can be folded with x86 shuffles.
6791 ///
6792 /// This is particularly important because the set of instructions varies
6793 /// significantly based on whether the operand is a load or not.
6794 static bool isShuffleFoldableLoad(SDValue V) {
6795   while (V.getOpcode() == ISD::BITCAST)
6796     V = V.getOperand(0);
6797
6798   return ISD::isNON_EXTLoad(V.getNode());
6799 }
6800
6801 /// \brief Try to lower insertion of a single element into a zero vector.
6802 ///
6803 /// This is a common pattern that we have especially efficient patterns to lower
6804 /// across all subtarget feature sets.
6805 static SDValue lowerVectorShuffleAsElementInsertion(
6806     MVT VT, SDLoc DL, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6807     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6808   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6809   MVT ExtVT = VT;
6810   MVT EltVT = VT.getVectorElementType();
6811
6812   int V2Index = std::find_if(Mask.begin(), Mask.end(),
6813                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
6814                 Mask.begin();
6815   bool IsV1Zeroable = true;
6816   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6817     if (i != V2Index && !Zeroable[i]) {
6818       IsV1Zeroable = false;
6819       break;
6820     }
6821
6822   // Check for a single input from a SCALAR_TO_VECTOR node.
6823   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
6824   // all the smarts here sunk into that routine. However, the current
6825   // lowering of BUILD_VECTOR makes that nearly impossible until the old
6826   // vector shuffle lowering is dead.
6827   if (SDValue V2S = getScalarValueForVectorElement(
6828           V2, Mask[V2Index] - Mask.size(), DAG)) {
6829     // We need to zext the scalar if it is smaller than an i32.
6830     V2S = DAG.getNode(ISD::BITCAST, DL, EltVT, V2S);
6831     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
6832       // Using zext to expand a narrow element won't work for non-zero
6833       // insertions.
6834       if (!IsV1Zeroable)
6835         return SDValue();
6836
6837       // Zero-extend directly to i32.
6838       ExtVT = MVT::v4i32;
6839       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
6840     }
6841     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
6842   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
6843              EltVT == MVT::i16) {
6844     // Either not inserting from the low element of the input or the input
6845     // element size is too small to use VZEXT_MOVL to clear the high bits.
6846     return SDValue();
6847   }
6848
6849   if (!IsV1Zeroable) {
6850     // If V1 can't be treated as a zero vector we have fewer options to lower
6851     // this. We can't support integer vectors or non-zero targets cheaply, and
6852     // the V1 elements can't be permuted in any way.
6853     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
6854     if (!VT.isFloatingPoint() || V2Index != 0)
6855       return SDValue();
6856     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
6857     V1Mask[V2Index] = -1;
6858     if (!isNoopShuffleMask(V1Mask))
6859       return SDValue();
6860     // This is essentially a special case blend operation, but if we have
6861     // general purpose blend operations, they are always faster. Bail and let
6862     // the rest of the lowering handle these as blends.
6863     if (Subtarget->hasSSE41())
6864       return SDValue();
6865
6866     // Otherwise, use MOVSD or MOVSS.
6867     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
6868            "Only two types of floating point element types to handle!");
6869     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
6870                        ExtVT, V1, V2);
6871   }
6872
6873   // This lowering only works for the low element with floating point vectors.
6874   if (VT.isFloatingPoint() && V2Index != 0)
6875     return SDValue();
6876
6877   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
6878   if (ExtVT != VT)
6879     V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
6880
6881   if (V2Index != 0) {
6882     // If we have 4 or fewer lanes we can cheaply shuffle the element into
6883     // the desired position. Otherwise it is more efficient to do a vector
6884     // shift left. We know that we can do a vector shift left because all
6885     // the inputs are zero.
6886     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
6887       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
6888       V2Shuffle[V2Index] = 0;
6889       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
6890     } else {
6891       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V2);
6892       V2 = DAG.getNode(
6893           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
6894           DAG.getConstant(
6895               V2Index * EltVT.getSizeInBits()/8,
6896               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
6897       V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
6898     }
6899   }
6900   return V2;
6901 }
6902
6903 /// \brief Try to lower broadcast of a single element.
6904 ///
6905 /// For convenience, this code also bundles all of the subtarget feature set
6906 /// filtering. While a little annoying to re-dispatch on type here, there isn't
6907 /// a convenient way to factor it out.
6908 static SDValue lowerVectorShuffleAsBroadcast(MVT VT, SDLoc DL, SDValue V,
6909                                              ArrayRef<int> Mask,
6910                                              const X86Subtarget *Subtarget,
6911                                              SelectionDAG &DAG) {
6912   if (!Subtarget->hasAVX())
6913     return SDValue();
6914   if (VT.isInteger() && !Subtarget->hasAVX2())
6915     return SDValue();
6916
6917   // Check that the mask is a broadcast.
6918   int BroadcastIdx = -1;
6919   for (int M : Mask)
6920     if (M >= 0 && BroadcastIdx == -1)
6921       BroadcastIdx = M;
6922     else if (M >= 0 && M != BroadcastIdx)
6923       return SDValue();
6924
6925   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
6926                                             "a sorted mask where the broadcast "
6927                                             "comes from V1.");
6928
6929   // Go up the chain of (vector) values to try and find a scalar load that
6930   // we can combine with the broadcast.
6931   for (;;) {
6932     switch (V.getOpcode()) {
6933     case ISD::CONCAT_VECTORS: {
6934       int OperandSize = Mask.size() / V.getNumOperands();
6935       V = V.getOperand(BroadcastIdx / OperandSize);
6936       BroadcastIdx %= OperandSize;
6937       continue;
6938     }
6939
6940     case ISD::INSERT_SUBVECTOR: {
6941       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
6942       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
6943       if (!ConstantIdx)
6944         break;
6945
6946       int BeginIdx = (int)ConstantIdx->getZExtValue();
6947       int EndIdx =
6948           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
6949       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
6950         BroadcastIdx -= BeginIdx;
6951         V = VInner;
6952       } else {
6953         V = VOuter;
6954       }
6955       continue;
6956     }
6957     }
6958     break;
6959   }
6960
6961   // Check if this is a broadcast of a scalar. We special case lowering
6962   // for scalars so that we can more effectively fold with loads.
6963   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6964       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
6965     V = V.getOperand(BroadcastIdx);
6966
6967     // If the scalar isn't a load we can't broadcast from it in AVX1, only with
6968     // AVX2.
6969     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
6970       return SDValue();
6971   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
6972     // We can't broadcast from a vector register w/o AVX2, and we can only
6973     // broadcast from the zero-element of a vector register.
6974     return SDValue();
6975   }
6976
6977   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
6978 }
6979
6980 // Check for whether we can use INSERTPS to perform the shuffle. We only use
6981 // INSERTPS when the V1 elements are already in the correct locations
6982 // because otherwise we can just always use two SHUFPS instructions which
6983 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
6984 // perform INSERTPS if a single V1 element is out of place and all V2
6985 // elements are zeroable.
6986 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
6987                                             ArrayRef<int> Mask,
6988                                             SelectionDAG &DAG) {
6989   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
6990   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
6991   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
6992   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
6993
6994   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6995
6996   unsigned ZMask = 0;
6997   int V1DstIndex = -1;
6998   int V2DstIndex = -1;
6999   bool V1UsedInPlace = false;
7000
7001   for (int i = 0; i < 4; ++i) {
7002     // Synthesize a zero mask from the zeroable elements (includes undefs).
7003     if (Zeroable[i]) {
7004       ZMask |= 1 << i;
7005       continue;
7006     }
7007
7008     // Flag if we use any V1 inputs in place.
7009     if (i == Mask[i]) {
7010       V1UsedInPlace = true;
7011       continue;
7012     }
7013
7014     // We can only insert a single non-zeroable element.
7015     if (V1DstIndex != -1 || V2DstIndex != -1)
7016       return SDValue();
7017
7018     if (Mask[i] < 4) {
7019       // V1 input out of place for insertion.
7020       V1DstIndex = i;
7021     } else {
7022       // V2 input for insertion.
7023       V2DstIndex = i;
7024     }
7025   }
7026
7027   // Don't bother if we have no (non-zeroable) element for insertion.
7028   if (V1DstIndex == -1 && V2DstIndex == -1)
7029     return SDValue();
7030
7031   // Determine element insertion src/dst indices. The src index is from the
7032   // start of the inserted vector, not the start of the concatenated vector.
7033   unsigned V2SrcIndex = 0;
7034   if (V1DstIndex != -1) {
7035     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7036     // and don't use the original V2 at all.
7037     V2SrcIndex = Mask[V1DstIndex];
7038     V2DstIndex = V1DstIndex;
7039     V2 = V1;
7040   } else {
7041     V2SrcIndex = Mask[V2DstIndex] - 4;
7042   }
7043
7044   // If no V1 inputs are used in place, then the result is created only from
7045   // the zero mask and the V2 insertion - so remove V1 dependency.
7046   if (!V1UsedInPlace)
7047     V1 = DAG.getUNDEF(MVT::v4f32);
7048
7049   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7050   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7051
7052   // Insert the V2 element into the desired position.
7053   SDLoc DL(Op);
7054   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7055                      DAG.getConstant(InsertPSMask, MVT::i8));
7056 }
7057
7058 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7059 /// UNPCK instruction.
7060 ///
7061 /// This specifically targets cases where we end up with alternating between
7062 /// the two inputs, and so can permute them into something that feeds a single
7063 /// UNPCK instruction. Note that this routine only targets integer vectors
7064 /// because for floating point vectors we have a generalized SHUFPS lowering
7065 /// strategy that handles everything that doesn't *exactly* match an unpack,
7066 /// making this clever lowering unnecessary.
7067 static SDValue lowerVectorShuffleAsUnpack(MVT VT, SDLoc DL, SDValue V1,
7068                                           SDValue V2, ArrayRef<int> Mask,
7069                                           SelectionDAG &DAG) {
7070   assert(!VT.isFloatingPoint() &&
7071          "This routine only supports integer vectors.");
7072   assert(!isSingleInputShuffleMask(Mask) &&
7073          "This routine should only be used when blending two inputs.");
7074   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7075
7076   int Size = Mask.size();
7077
7078   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7079     return M >= 0 && M % Size < Size / 2;
7080   });
7081   int NumHiInputs = std::count_if(
7082       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7083
7084   bool UnpackLo = NumLoInputs >= NumHiInputs;
7085
7086   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7087     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7088     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7089
7090     for (int i = 0; i < Size; ++i) {
7091       if (Mask[i] < 0)
7092         continue;
7093
7094       // Each element of the unpack contains Scale elements from this mask.
7095       int UnpackIdx = i / Scale;
7096
7097       // We only handle the case where V1 feeds the first slots of the unpack.
7098       // We rely on canonicalization to ensure this is the case.
7099       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7100         return SDValue();
7101
7102       // Setup the mask for this input. The indexing is tricky as we have to
7103       // handle the unpack stride.
7104       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7105       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7106           Mask[i] % Size;
7107     }
7108
7109     // If we will have to shuffle both inputs to use the unpack, check whether
7110     // we can just unpack first and shuffle the result. If so, skip this unpack.
7111     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7112         !isNoopShuffleMask(V2Mask))
7113       return SDValue();
7114
7115     // Shuffle the inputs into place.
7116     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7117     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7118
7119     // Cast the inputs to the type we will use to unpack them.
7120     V1 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V1);
7121     V2 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V2);
7122
7123     // Unpack the inputs and cast the result back to the desired type.
7124     return DAG.getNode(ISD::BITCAST, DL, VT,
7125                        DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
7126                                    DL, UnpackVT, V1, V2));
7127   };
7128
7129   // We try each unpack from the largest to the smallest to try and find one
7130   // that fits this mask.
7131   int OrigNumElements = VT.getVectorNumElements();
7132   int OrigScalarSize = VT.getScalarSizeInBits();
7133   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7134     int Scale = ScalarSize / OrigScalarSize;
7135     int NumElements = OrigNumElements / Scale;
7136     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7137     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7138       return Unpack;
7139   }
7140
7141   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7142   // initial unpack.
7143   if (NumLoInputs == 0 || NumHiInputs == 0) {
7144     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7145            "We have to have *some* inputs!");
7146     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7147
7148     // FIXME: We could consider the total complexity of the permute of each
7149     // possible unpacking. Or at the least we should consider how many
7150     // half-crossings are created.
7151     // FIXME: We could consider commuting the unpacks.
7152
7153     SmallVector<int, 32> PermMask;
7154     PermMask.assign(Size, -1);
7155     for (int i = 0; i < Size; ++i) {
7156       if (Mask[i] < 0)
7157         continue;
7158
7159       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7160
7161       PermMask[i] =
7162           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7163     }
7164     return DAG.getVectorShuffle(
7165         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7166                             DL, VT, V1, V2),
7167         DAG.getUNDEF(VT), PermMask);
7168   }
7169
7170   return SDValue();
7171 }
7172
7173 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7174 ///
7175 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7176 /// support for floating point shuffles but not integer shuffles. These
7177 /// instructions will incur a domain crossing penalty on some chips though so
7178 /// it is better to avoid lowering through this for integer vectors where
7179 /// possible.
7180 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7181                                        const X86Subtarget *Subtarget,
7182                                        SelectionDAG &DAG) {
7183   SDLoc DL(Op);
7184   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7185   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7186   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7187   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7188   ArrayRef<int> Mask = SVOp->getMask();
7189   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7190
7191   if (isSingleInputShuffleMask(Mask)) {
7192     // Use low duplicate instructions for masks that match their pattern.
7193     if (Subtarget->hasSSE3())
7194       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7195         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7196
7197     // Straight shuffle of a single input vector. Simulate this by using the
7198     // single input as both of the "inputs" to this instruction..
7199     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7200
7201     if (Subtarget->hasAVX()) {
7202       // If we have AVX, we can use VPERMILPS which will allow folding a load
7203       // into the shuffle.
7204       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7205                          DAG.getConstant(SHUFPDMask, MVT::i8));
7206     }
7207
7208     return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V1,
7209                        DAG.getConstant(SHUFPDMask, MVT::i8));
7210   }
7211   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7212   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7213
7214   // If we have a single input, insert that into V1 if we can do so cheaply.
7215   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7216     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7217             MVT::v2f64, DL, V1, V2, Mask, Subtarget, DAG))
7218       return Insertion;
7219     // Try inverting the insertion since for v2 masks it is easy to do and we
7220     // can't reliably sort the mask one way or the other.
7221     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7222                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7223     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7224             MVT::v2f64, DL, V2, V1, InverseMask, Subtarget, DAG))
7225       return Insertion;
7226   }
7227
7228   // Try to use one of the special instruction patterns to handle two common
7229   // blend patterns if a zero-blend above didn't work.
7230   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7231       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7232     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7233       // We can either use a special instruction to load over the low double or
7234       // to move just the low double.
7235       return DAG.getNode(
7236           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7237           DL, MVT::v2f64, V2,
7238           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7239
7240   if (Subtarget->hasSSE41())
7241     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7242                                                   Subtarget, DAG))
7243       return Blend;
7244
7245   // Use dedicated unpack instructions for masks that match their pattern.
7246   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7247     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7248   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7249     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7250
7251   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7252   return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V2,
7253                      DAG.getConstant(SHUFPDMask, MVT::i8));
7254 }
7255
7256 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7257 ///
7258 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7259 /// the integer unit to minimize domain crossing penalties. However, for blends
7260 /// it falls back to the floating point shuffle operation with appropriate bit
7261 /// casting.
7262 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7263                                        const X86Subtarget *Subtarget,
7264                                        SelectionDAG &DAG) {
7265   SDLoc DL(Op);
7266   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7267   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7268   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7269   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7270   ArrayRef<int> Mask = SVOp->getMask();
7271   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7272
7273   if (isSingleInputShuffleMask(Mask)) {
7274     // Check for being able to broadcast a single element.
7275     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v2i64, DL, V1,
7276                                                           Mask, Subtarget, DAG))
7277       return Broadcast;
7278
7279     // Straight shuffle of a single input vector. For everything from SSE2
7280     // onward this has a single fast instruction with no scary immediates.
7281     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7282     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
7283     int WidenedMask[4] = {
7284         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7285         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7286     return DAG.getNode(
7287         ISD::BITCAST, DL, MVT::v2i64,
7288         DAG.getNode(X86ISD::PSHUFD, SDLoc(Op), MVT::v4i32, V1,
7289                     getV4X86ShuffleImm8ForMask(WidenedMask, DAG)));
7290   }
7291   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7292   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7293   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7294   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7295
7296   // If we have a blend of two PACKUS operations an the blend aligns with the
7297   // low and half halves, we can just merge the PACKUS operations. This is
7298   // particularly important as it lets us merge shuffles that this routine itself
7299   // creates.
7300   auto GetPackNode = [](SDValue V) {
7301     while (V.getOpcode() == ISD::BITCAST)
7302       V = V.getOperand(0);
7303
7304     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7305   };
7306   if (SDValue V1Pack = GetPackNode(V1))
7307     if (SDValue V2Pack = GetPackNode(V2))
7308       return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7309                          DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7310                                      Mask[0] == 0 ? V1Pack.getOperand(0)
7311                                                   : V1Pack.getOperand(1),
7312                                      Mask[1] == 2 ? V2Pack.getOperand(0)
7313                                                   : V2Pack.getOperand(1)));
7314
7315   // Try to use shift instructions.
7316   if (SDValue Shift =
7317           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7318     return Shift;
7319
7320   // When loading a scalar and then shuffling it into a vector we can often do
7321   // the insertion cheaply.
7322   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7323           MVT::v2i64, DL, V1, V2, Mask, Subtarget, DAG))
7324     return Insertion;
7325   // Try inverting the insertion since for v2 masks it is easy to do and we
7326   // can't reliably sort the mask one way or the other.
7327   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7328   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7329           MVT::v2i64, DL, V2, V1, InverseMask, Subtarget, DAG))
7330     return Insertion;
7331
7332   // We have different paths for blend lowering, but they all must use the
7333   // *exact* same predicate.
7334   bool IsBlendSupported = Subtarget->hasSSE41();
7335   if (IsBlendSupported)
7336     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7337                                                   Subtarget, DAG))
7338       return Blend;
7339
7340   // Use dedicated unpack instructions for masks that match their pattern.
7341   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7342     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7343   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7344     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7345
7346   // Try to use byte rotation instructions.
7347   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7348   if (Subtarget->hasSSSE3())
7349     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7350             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7351       return Rotate;
7352
7353   // If we have direct support for blends, we should lower by decomposing into
7354   // a permute. That will be faster than the domain cross.
7355   if (IsBlendSupported)
7356     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7357                                                       Mask, DAG);
7358
7359   // We implement this with SHUFPD which is pretty lame because it will likely
7360   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7361   // However, all the alternatives are still more cycles and newer chips don't
7362   // have this problem. It would be really nice if x86 had better shuffles here.
7363   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
7364   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
7365   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7366                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7367 }
7368
7369 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7370 ///
7371 /// This is used to disable more specialized lowerings when the shufps lowering
7372 /// will happen to be efficient.
7373 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7374   // This routine only handles 128-bit shufps.
7375   assert(Mask.size() == 4 && "Unsupported mask size!");
7376
7377   // To lower with a single SHUFPS we need to have the low half and high half
7378   // each requiring a single input.
7379   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7380     return false;
7381   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7382     return false;
7383
7384   return true;
7385 }
7386
7387 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7388 ///
7389 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7390 /// It makes no assumptions about whether this is the *best* lowering, it simply
7391 /// uses it.
7392 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7393                                             ArrayRef<int> Mask, SDValue V1,
7394                                             SDValue V2, SelectionDAG &DAG) {
7395   SDValue LowV = V1, HighV = V2;
7396   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7397
7398   int NumV2Elements =
7399       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7400
7401   if (NumV2Elements == 1) {
7402     int V2Index =
7403         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7404         Mask.begin();
7405
7406     // Compute the index adjacent to V2Index and in the same half by toggling
7407     // the low bit.
7408     int V2AdjIndex = V2Index ^ 1;
7409
7410     if (Mask[V2AdjIndex] == -1) {
7411       // Handles all the cases where we have a single V2 element and an undef.
7412       // This will only ever happen in the high lanes because we commute the
7413       // vector otherwise.
7414       if (V2Index < 2)
7415         std::swap(LowV, HighV);
7416       NewMask[V2Index] -= 4;
7417     } else {
7418       // Handle the case where the V2 element ends up adjacent to a V1 element.
7419       // To make this work, blend them together as the first step.
7420       int V1Index = V2AdjIndex;
7421       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7422       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7423                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7424
7425       // Now proceed to reconstruct the final blend as we have the necessary
7426       // high or low half formed.
7427       if (V2Index < 2) {
7428         LowV = V2;
7429         HighV = V1;
7430       } else {
7431         HighV = V2;
7432       }
7433       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7434       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7435     }
7436   } else if (NumV2Elements == 2) {
7437     if (Mask[0] < 4 && Mask[1] < 4) {
7438       // Handle the easy case where we have V1 in the low lanes and V2 in the
7439       // high lanes.
7440       NewMask[2] -= 4;
7441       NewMask[3] -= 4;
7442     } else if (Mask[2] < 4 && Mask[3] < 4) {
7443       // We also handle the reversed case because this utility may get called
7444       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7445       // arrange things in the right direction.
7446       NewMask[0] -= 4;
7447       NewMask[1] -= 4;
7448       HighV = V1;
7449       LowV = V2;
7450     } else {
7451       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7452       // trying to place elements directly, just blend them and set up the final
7453       // shuffle to place them.
7454
7455       // The first two blend mask elements are for V1, the second two are for
7456       // V2.
7457       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7458                           Mask[2] < 4 ? Mask[2] : Mask[3],
7459                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7460                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7461       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7462                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7463
7464       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7465       // a blend.
7466       LowV = HighV = V1;
7467       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7468       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7469       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7470       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7471     }
7472   }
7473   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7474                      getV4X86ShuffleImm8ForMask(NewMask, DAG));
7475 }
7476
7477 /// \brief Lower 4-lane 32-bit floating point shuffles.
7478 ///
7479 /// Uses instructions exclusively from the floating point unit to minimize
7480 /// domain crossing penalties, as these are sufficient to implement all v4f32
7481 /// shuffles.
7482 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7483                                        const X86Subtarget *Subtarget,
7484                                        SelectionDAG &DAG) {
7485   SDLoc DL(Op);
7486   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7487   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7488   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7489   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7490   ArrayRef<int> Mask = SVOp->getMask();
7491   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7492
7493   int NumV2Elements =
7494       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7495
7496   if (NumV2Elements == 0) {
7497     // Check for being able to broadcast a single element.
7498     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4f32, DL, V1,
7499                                                           Mask, Subtarget, DAG))
7500       return Broadcast;
7501
7502     // Use even/odd duplicate instructions for masks that match their pattern.
7503     if (Subtarget->hasSSE3()) {
7504       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7505         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7506       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7507         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7508     }
7509
7510     if (Subtarget->hasAVX()) {
7511       // If we have AVX, we can use VPERMILPS which will allow folding a load
7512       // into the shuffle.
7513       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7514                          getV4X86ShuffleImm8ForMask(Mask, DAG));
7515     }
7516
7517     // Otherwise, use a straight shuffle of a single input vector. We pass the
7518     // input vector to both operands to simulate this with a SHUFPS.
7519     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7520                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7521   }
7522
7523   // There are special ways we can lower some single-element blends. However, we
7524   // have custom ways we can lower more complex single-element blends below that
7525   // we defer to if both this and BLENDPS fail to match, so restrict this to
7526   // when the V2 input is targeting element 0 of the mask -- that is the fast
7527   // case here.
7528   if (NumV2Elements == 1 && Mask[0] >= 4)
7529     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v4f32, DL, V1, V2,
7530                                                          Mask, Subtarget, DAG))
7531       return V;
7532
7533   if (Subtarget->hasSSE41()) {
7534     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7535                                                   Subtarget, DAG))
7536       return Blend;
7537
7538     // Use INSERTPS if we can complete the shuffle efficiently.
7539     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7540       return V;
7541
7542     if (!isSingleSHUFPSMask(Mask))
7543       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7544               DL, MVT::v4f32, V1, V2, Mask, DAG))
7545         return BlendPerm;
7546   }
7547
7548   // Use dedicated unpack instructions for masks that match their pattern.
7549   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7550     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7551   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7552     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7553   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7554     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7555   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7556     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7557
7558   // Otherwise fall back to a SHUFPS lowering strategy.
7559   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7560 }
7561
7562 /// \brief Lower 4-lane i32 vector shuffles.
7563 ///
7564 /// We try to handle these with integer-domain shuffles where we can, but for
7565 /// blends we use the floating point domain blend instructions.
7566 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7567                                        const X86Subtarget *Subtarget,
7568                                        SelectionDAG &DAG) {
7569   SDLoc DL(Op);
7570   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7571   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7572   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7573   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7574   ArrayRef<int> Mask = SVOp->getMask();
7575   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7576
7577   // Whenever we can lower this as a zext, that instruction is strictly faster
7578   // than any alternative. It also allows us to fold memory operands into the
7579   // shuffle in many cases.
7580   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7581                                                          Mask, Subtarget, DAG))
7582     return ZExt;
7583
7584   int NumV2Elements =
7585       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7586
7587   if (NumV2Elements == 0) {
7588     // Check for being able to broadcast a single element.
7589     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4i32, DL, V1,
7590                                                           Mask, Subtarget, DAG))
7591       return Broadcast;
7592
7593     // Straight shuffle of a single input vector. For everything from SSE2
7594     // onward this has a single fast instruction with no scary immediates.
7595     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7596     // but we aren't actually going to use the UNPCK instruction because doing
7597     // so prevents folding a load into this instruction or making a copy.
7598     const int UnpackLoMask[] = {0, 0, 1, 1};
7599     const int UnpackHiMask[] = {2, 2, 3, 3};
7600     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7601       Mask = UnpackLoMask;
7602     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7603       Mask = UnpackHiMask;
7604
7605     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7606                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7607   }
7608
7609   // Try to use shift instructions.
7610   if (SDValue Shift =
7611           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7612     return Shift;
7613
7614   // There are special ways we can lower some single-element blends.
7615   if (NumV2Elements == 1)
7616     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v4i32, DL, V1, V2,
7617                                                          Mask, Subtarget, DAG))
7618       return V;
7619
7620   // We have different paths for blend lowering, but they all must use the
7621   // *exact* same predicate.
7622   bool IsBlendSupported = Subtarget->hasSSE41();
7623   if (IsBlendSupported)
7624     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7625                                                   Subtarget, DAG))
7626       return Blend;
7627
7628   if (SDValue Masked =
7629           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7630     return Masked;
7631
7632   // Use dedicated unpack instructions for masks that match their pattern.
7633   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7634     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7635   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7636     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7637   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7638     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7639   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7640     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7641
7642   // Try to use byte rotation instructions.
7643   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7644   if (Subtarget->hasSSSE3())
7645     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7646             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7647       return Rotate;
7648
7649   // If we have direct support for blends, we should lower by decomposing into
7650   // a permute. That will be faster than the domain cross.
7651   if (IsBlendSupported)
7652     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7653                                                       Mask, DAG);
7654
7655   // Try to lower by permuting the inputs into an unpack instruction.
7656   if (SDValue Unpack =
7657           lowerVectorShuffleAsUnpack(MVT::v4i32, DL, V1, V2, Mask, DAG))
7658     return Unpack;
7659
7660   // We implement this with SHUFPS because it can blend from two vectors.
7661   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7662   // up the inputs, bypassing domain shift penalties that we would encur if we
7663   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7664   // relevant.
7665   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
7666                      DAG.getVectorShuffle(
7667                          MVT::v4f32, DL,
7668                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
7669                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
7670 }
7671
7672 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7673 /// shuffle lowering, and the most complex part.
7674 ///
7675 /// The lowering strategy is to try to form pairs of input lanes which are
7676 /// targeted at the same half of the final vector, and then use a dword shuffle
7677 /// to place them onto the right half, and finally unpack the paired lanes into
7678 /// their final position.
7679 ///
7680 /// The exact breakdown of how to form these dword pairs and align them on the
7681 /// correct sides is really tricky. See the comments within the function for
7682 /// more of the details.
7683 static SDValue lowerV8I16SingleInputVectorShuffle(
7684     SDLoc DL, SDValue V, MutableArrayRef<int> Mask,
7685     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7686   assert(V.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
7687   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7688   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7689
7690   SmallVector<int, 4> LoInputs;
7691   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7692                [](int M) { return M >= 0; });
7693   std::sort(LoInputs.begin(), LoInputs.end());
7694   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7695   SmallVector<int, 4> HiInputs;
7696   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7697                [](int M) { return M >= 0; });
7698   std::sort(HiInputs.begin(), HiInputs.end());
7699   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7700   int NumLToL =
7701       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7702   int NumHToL = LoInputs.size() - NumLToL;
7703   int NumLToH =
7704       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7705   int NumHToH = HiInputs.size() - NumLToH;
7706   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7707   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7708   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7709   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7710
7711   // Check for being able to broadcast a single element.
7712   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v8i16, DL, V,
7713                                                         Mask, Subtarget, DAG))
7714     return Broadcast;
7715
7716   // Try to use shift instructions.
7717   if (SDValue Shift =
7718           lowerVectorShuffleAsShift(DL, MVT::v8i16, V, V, Mask, DAG))
7719     return Shift;
7720
7721   // Use dedicated unpack instructions for masks that match their pattern.
7722   if (isShuffleEquivalent(V, V, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
7723     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V, V);
7724   if (isShuffleEquivalent(V, V, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
7725     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V, V);
7726
7727   // Try to use byte rotation instructions.
7728   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7729           DL, MVT::v8i16, V, V, Mask, Subtarget, DAG))
7730     return Rotate;
7731
7732   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7733   // such inputs we can swap two of the dwords across the half mark and end up
7734   // with <=2 inputs to each half in each half. Once there, we can fall through
7735   // to the generic code below. For example:
7736   //
7737   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7738   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
7739   //
7740   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
7741   // and an existing 2-into-2 on the other half. In this case we may have to
7742   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
7743   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
7744   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
7745   // because any other situation (including a 3-into-1 or 1-into-3 in the other
7746   // half than the one we target for fixing) will be fixed when we re-enter this
7747   // path. We will also combine away any sequence of PSHUFD instructions that
7748   // result into a single instruction. Here is an example of the tricky case:
7749   //
7750   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7751   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
7752   //
7753   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
7754   //
7755   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
7756   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
7757   //
7758   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
7759   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
7760   //
7761   // The result is fine to be handled by the generic logic.
7762   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
7763                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
7764                           int AOffset, int BOffset) {
7765     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
7766            "Must call this with A having 3 or 1 inputs from the A half.");
7767     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
7768            "Must call this with B having 1 or 3 inputs from the B half.");
7769     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
7770            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
7771
7772     // Compute the index of dword with only one word among the three inputs in
7773     // a half by taking the sum of the half with three inputs and subtracting
7774     // the sum of the actual three inputs. The difference is the remaining
7775     // slot.
7776     int ADWord, BDWord;
7777     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
7778     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
7779     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
7780     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
7781     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
7782     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
7783     int TripleNonInputIdx =
7784         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
7785     TripleDWord = TripleNonInputIdx / 2;
7786
7787     // We use xor with one to compute the adjacent DWord to whichever one the
7788     // OneInput is in.
7789     OneInputDWord = (OneInput / 2) ^ 1;
7790
7791     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
7792     // and BToA inputs. If there is also such a problem with the BToB and AToB
7793     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
7794     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
7795     // is essential that we don't *create* a 3<-1 as then we might oscillate.
7796     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
7797       // Compute how many inputs will be flipped by swapping these DWords. We
7798       // need
7799       // to balance this to ensure we don't form a 3-1 shuffle in the other
7800       // half.
7801       int NumFlippedAToBInputs =
7802           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
7803           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
7804       int NumFlippedBToBInputs =
7805           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
7806           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
7807       if ((NumFlippedAToBInputs == 1 &&
7808            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
7809           (NumFlippedBToBInputs == 1 &&
7810            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
7811         // We choose whether to fix the A half or B half based on whether that
7812         // half has zero flipped inputs. At zero, we may not be able to fix it
7813         // with that half. We also bias towards fixing the B half because that
7814         // will more commonly be the high half, and we have to bias one way.
7815         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
7816                                                        ArrayRef<int> Inputs) {
7817           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
7818           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
7819                                          PinnedIdx ^ 1) != Inputs.end();
7820           // Determine whether the free index is in the flipped dword or the
7821           // unflipped dword based on where the pinned index is. We use this bit
7822           // in an xor to conditionally select the adjacent dword.
7823           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
7824           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7825                                              FixFreeIdx) != Inputs.end();
7826           if (IsFixIdxInput == IsFixFreeIdxInput)
7827             FixFreeIdx += 1;
7828           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7829                                         FixFreeIdx) != Inputs.end();
7830           assert(IsFixIdxInput != IsFixFreeIdxInput &&
7831                  "We need to be changing the number of flipped inputs!");
7832           int PSHUFHalfMask[] = {0, 1, 2, 3};
7833           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
7834           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
7835                           MVT::v8i16, V,
7836                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DAG));
7837
7838           for (int &M : Mask)
7839             if (M != -1 && M == FixIdx)
7840               M = FixFreeIdx;
7841             else if (M != -1 && M == FixFreeIdx)
7842               M = FixIdx;
7843         };
7844         if (NumFlippedBToBInputs != 0) {
7845           int BPinnedIdx =
7846               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
7847           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
7848         } else {
7849           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
7850           int APinnedIdx =
7851               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
7852           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
7853         }
7854       }
7855     }
7856
7857     int PSHUFDMask[] = {0, 1, 2, 3};
7858     PSHUFDMask[ADWord] = BDWord;
7859     PSHUFDMask[BDWord] = ADWord;
7860     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7861                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7862                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
7863                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
7864
7865     // Adjust the mask to match the new locations of A and B.
7866     for (int &M : Mask)
7867       if (M != -1 && M/2 == ADWord)
7868         M = 2 * BDWord + M % 2;
7869       else if (M != -1 && M/2 == BDWord)
7870         M = 2 * ADWord + M % 2;
7871
7872     // Recurse back into this routine to re-compute state now that this isn't
7873     // a 3 and 1 problem.
7874     return DAG.getVectorShuffle(MVT::v8i16, DL, V, DAG.getUNDEF(MVT::v8i16),
7875                                 Mask);
7876   };
7877   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
7878     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
7879   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
7880     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
7881
7882   // At this point there are at most two inputs to the low and high halves from
7883   // each half. That means the inputs can always be grouped into dwords and
7884   // those dwords can then be moved to the correct half with a dword shuffle.
7885   // We use at most one low and one high word shuffle to collect these paired
7886   // inputs into dwords, and finally a dword shuffle to place them.
7887   int PSHUFLMask[4] = {-1, -1, -1, -1};
7888   int PSHUFHMask[4] = {-1, -1, -1, -1};
7889   int PSHUFDMask[4] = {-1, -1, -1, -1};
7890
7891   // First fix the masks for all the inputs that are staying in their
7892   // original halves. This will then dictate the targets of the cross-half
7893   // shuffles.
7894   auto fixInPlaceInputs =
7895       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
7896                     MutableArrayRef<int> SourceHalfMask,
7897                     MutableArrayRef<int> HalfMask, int HalfOffset) {
7898     if (InPlaceInputs.empty())
7899       return;
7900     if (InPlaceInputs.size() == 1) {
7901       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7902           InPlaceInputs[0] - HalfOffset;
7903       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
7904       return;
7905     }
7906     if (IncomingInputs.empty()) {
7907       // Just fix all of the in place inputs.
7908       for (int Input : InPlaceInputs) {
7909         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
7910         PSHUFDMask[Input / 2] = Input / 2;
7911       }
7912       return;
7913     }
7914
7915     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
7916     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7917         InPlaceInputs[0] - HalfOffset;
7918     // Put the second input next to the first so that they are packed into
7919     // a dword. We find the adjacent index by toggling the low bit.
7920     int AdjIndex = InPlaceInputs[0] ^ 1;
7921     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
7922     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
7923     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
7924   };
7925   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
7926   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
7927
7928   // Now gather the cross-half inputs and place them into a free dword of
7929   // their target half.
7930   // FIXME: This operation could almost certainly be simplified dramatically to
7931   // look more like the 3-1 fixing operation.
7932   auto moveInputsToRightHalf = [&PSHUFDMask](
7933       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
7934       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
7935       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
7936       int DestOffset) {
7937     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
7938       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
7939     };
7940     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
7941                                                int Word) {
7942       int LowWord = Word & ~1;
7943       int HighWord = Word | 1;
7944       return isWordClobbered(SourceHalfMask, LowWord) ||
7945              isWordClobbered(SourceHalfMask, HighWord);
7946     };
7947
7948     if (IncomingInputs.empty())
7949       return;
7950
7951     if (ExistingInputs.empty()) {
7952       // Map any dwords with inputs from them into the right half.
7953       for (int Input : IncomingInputs) {
7954         // If the source half mask maps over the inputs, turn those into
7955         // swaps and use the swapped lane.
7956         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
7957           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
7958             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
7959                 Input - SourceOffset;
7960             // We have to swap the uses in our half mask in one sweep.
7961             for (int &M : HalfMask)
7962               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
7963                 M = Input;
7964               else if (M == Input)
7965                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7966           } else {
7967             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
7968                        Input - SourceOffset &&
7969                    "Previous placement doesn't match!");
7970           }
7971           // Note that this correctly re-maps both when we do a swap and when
7972           // we observe the other side of the swap above. We rely on that to
7973           // avoid swapping the members of the input list directly.
7974           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7975         }
7976
7977         // Map the input's dword into the correct half.
7978         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
7979           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
7980         else
7981           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
7982                      Input / 2 &&
7983                  "Previous placement doesn't match!");
7984       }
7985
7986       // And just directly shift any other-half mask elements to be same-half
7987       // as we will have mirrored the dword containing the element into the
7988       // same position within that half.
7989       for (int &M : HalfMask)
7990         if (M >= SourceOffset && M < SourceOffset + 4) {
7991           M = M - SourceOffset + DestOffset;
7992           assert(M >= 0 && "This should never wrap below zero!");
7993         }
7994       return;
7995     }
7996
7997     // Ensure we have the input in a viable dword of its current half. This
7998     // is particularly tricky because the original position may be clobbered
7999     // by inputs being moved and *staying* in that half.
8000     if (IncomingInputs.size() == 1) {
8001       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8002         int InputFixed = std::find(std::begin(SourceHalfMask),
8003                                    std::end(SourceHalfMask), -1) -
8004                          std::begin(SourceHalfMask) + SourceOffset;
8005         SourceHalfMask[InputFixed - SourceOffset] =
8006             IncomingInputs[0] - SourceOffset;
8007         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8008                      InputFixed);
8009         IncomingInputs[0] = InputFixed;
8010       }
8011     } else if (IncomingInputs.size() == 2) {
8012       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8013           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8014         // We have two non-adjacent or clobbered inputs we need to extract from
8015         // the source half. To do this, we need to map them into some adjacent
8016         // dword slot in the source mask.
8017         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8018                               IncomingInputs[1] - SourceOffset};
8019
8020         // If there is a free slot in the source half mask adjacent to one of
8021         // the inputs, place the other input in it. We use (Index XOR 1) to
8022         // compute an adjacent index.
8023         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8024             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8025           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8026           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8027           InputsFixed[1] = InputsFixed[0] ^ 1;
8028         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8029                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8030           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8031           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8032           InputsFixed[0] = InputsFixed[1] ^ 1;
8033         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8034                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8035           // The two inputs are in the same DWord but it is clobbered and the
8036           // adjacent DWord isn't used at all. Move both inputs to the free
8037           // slot.
8038           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8039           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8040           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8041           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8042         } else {
8043           // The only way we hit this point is if there is no clobbering
8044           // (because there are no off-half inputs to this half) and there is no
8045           // free slot adjacent to one of the inputs. In this case, we have to
8046           // swap an input with a non-input.
8047           for (int i = 0; i < 4; ++i)
8048             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8049                    "We can't handle any clobbers here!");
8050           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8051                  "Cannot have adjacent inputs here!");
8052
8053           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8054           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8055
8056           // We also have to update the final source mask in this case because
8057           // it may need to undo the above swap.
8058           for (int &M : FinalSourceHalfMask)
8059             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8060               M = InputsFixed[1] + SourceOffset;
8061             else if (M == InputsFixed[1] + SourceOffset)
8062               M = (InputsFixed[0] ^ 1) + SourceOffset;
8063
8064           InputsFixed[1] = InputsFixed[0] ^ 1;
8065         }
8066
8067         // Point everything at the fixed inputs.
8068         for (int &M : HalfMask)
8069           if (M == IncomingInputs[0])
8070             M = InputsFixed[0] + SourceOffset;
8071           else if (M == IncomingInputs[1])
8072             M = InputsFixed[1] + SourceOffset;
8073
8074         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8075         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8076       }
8077     } else {
8078       llvm_unreachable("Unhandled input size!");
8079     }
8080
8081     // Now hoist the DWord down to the right half.
8082     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8083     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8084     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8085     for (int &M : HalfMask)
8086       for (int Input : IncomingInputs)
8087         if (M == Input)
8088           M = FreeDWord * 2 + Input % 2;
8089   };
8090   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8091                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8092   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8093                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8094
8095   // Now enact all the shuffles we've computed to move the inputs into their
8096   // target half.
8097   if (!isNoopShuffleMask(PSHUFLMask))
8098     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
8099                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DAG));
8100   if (!isNoopShuffleMask(PSHUFHMask))
8101     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
8102                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DAG));
8103   if (!isNoopShuffleMask(PSHUFDMask))
8104     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8105                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
8106                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
8107                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
8108
8109   // At this point, each half should contain all its inputs, and we can then
8110   // just shuffle them into their final position.
8111   assert(std::count_if(LoMask.begin(), LoMask.end(),
8112                        [](int M) { return M >= 4; }) == 0 &&
8113          "Failed to lift all the high half inputs to the low mask!");
8114   assert(std::count_if(HiMask.begin(), HiMask.end(),
8115                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8116          "Failed to lift all the low half inputs to the high mask!");
8117
8118   // Do a half shuffle for the low mask.
8119   if (!isNoopShuffleMask(LoMask))
8120     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
8121                     getV4X86ShuffleImm8ForMask(LoMask, DAG));
8122
8123   // Do a half shuffle with the high mask after shifting its values down.
8124   for (int &M : HiMask)
8125     if (M >= 0)
8126       M -= 4;
8127   if (!isNoopShuffleMask(HiMask))
8128     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
8129                     getV4X86ShuffleImm8ForMask(HiMask, DAG));
8130
8131   return V;
8132 }
8133
8134 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8135 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8136                                           SDValue V2, ArrayRef<int> Mask,
8137                                           SelectionDAG &DAG, bool &V1InUse,
8138                                           bool &V2InUse) {
8139   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8140   SDValue V1Mask[16];
8141   SDValue V2Mask[16];
8142   V1InUse = false;
8143   V2InUse = false;
8144
8145   int Size = Mask.size();
8146   int Scale = 16 / Size;
8147   for (int i = 0; i < 16; ++i) {
8148     if (Mask[i / Scale] == -1) {
8149       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8150     } else {
8151       const int ZeroMask = 0x80;
8152       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8153                                           : ZeroMask;
8154       int V2Idx = Mask[i / Scale] < Size
8155                       ? ZeroMask
8156                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8157       if (Zeroable[i / Scale])
8158         V1Idx = V2Idx = ZeroMask;
8159       V1Mask[i] = DAG.getConstant(V1Idx, MVT::i8);
8160       V2Mask[i] = DAG.getConstant(V2Idx, MVT::i8);
8161       V1InUse |= (ZeroMask != V1Idx);
8162       V2InUse |= (ZeroMask != V2Idx);
8163     }
8164   }
8165
8166   if (V1InUse)
8167     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8168                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V1),
8169                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8170   if (V2InUse)
8171     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8172                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V2),
8173                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8174
8175   // If we need shuffled inputs from both, blend the two.
8176   SDValue V;
8177   if (V1InUse && V2InUse)
8178     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8179   else
8180     V = V1InUse ? V1 : V2;
8181
8182   // Cast the result back to the correct type.
8183   return DAG.getNode(ISD::BITCAST, DL, VT, V);
8184 }
8185
8186 /// \brief Generic lowering of 8-lane i16 shuffles.
8187 ///
8188 /// This handles both single-input shuffles and combined shuffle/blends with
8189 /// two inputs. The single input shuffles are immediately delegated to
8190 /// a dedicated lowering routine.
8191 ///
8192 /// The blends are lowered in one of three fundamental ways. If there are few
8193 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8194 /// of the input is significantly cheaper when lowered as an interleaving of
8195 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8196 /// halves of the inputs separately (making them have relatively few inputs)
8197 /// and then concatenate them.
8198 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8199                                        const X86Subtarget *Subtarget,
8200                                        SelectionDAG &DAG) {
8201   SDLoc DL(Op);
8202   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8203   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8204   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8205   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8206   ArrayRef<int> OrigMask = SVOp->getMask();
8207   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8208                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8209   MutableArrayRef<int> Mask(MaskStorage);
8210
8211   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8212
8213   // Whenever we can lower this as a zext, that instruction is strictly faster
8214   // than any alternative.
8215   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8216           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8217     return ZExt;
8218
8219   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8220   (void)isV1;
8221   auto isV2 = [](int M) { return M >= 8; };
8222
8223   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8224
8225   if (NumV2Inputs == 0)
8226     return lowerV8I16SingleInputVectorShuffle(DL, V1, Mask, Subtarget, DAG);
8227
8228   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8229          "All single-input shuffles should be canonicalized to be V1-input "
8230          "shuffles.");
8231
8232   // Try to use shift instructions.
8233   if (SDValue Shift =
8234           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8235     return Shift;
8236
8237   // There are special ways we can lower some single-element blends.
8238   if (NumV2Inputs == 1)
8239     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v8i16, DL, V1, V2,
8240                                                          Mask, Subtarget, DAG))
8241       return V;
8242
8243   // We have different paths for blend lowering, but they all must use the
8244   // *exact* same predicate.
8245   bool IsBlendSupported = Subtarget->hasSSE41();
8246   if (IsBlendSupported)
8247     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8248                                                   Subtarget, DAG))
8249       return Blend;
8250
8251   if (SDValue Masked =
8252           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8253     return Masked;
8254
8255   // Use dedicated unpack instructions for masks that match their pattern.
8256   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8257     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8258   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8259     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8260
8261   // Try to use byte rotation instructions.
8262   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8263           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8264     return Rotate;
8265
8266   if (SDValue BitBlend =
8267           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8268     return BitBlend;
8269
8270   if (SDValue Unpack =
8271           lowerVectorShuffleAsUnpack(MVT::v8i16, DL, V1, V2, Mask, DAG))
8272     return Unpack;
8273
8274   // If we can't directly blend but can use PSHUFB, that will be better as it
8275   // can both shuffle and set up the inefficient blend.
8276   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8277     bool V1InUse, V2InUse;
8278     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8279                                       V1InUse, V2InUse);
8280   }
8281
8282   // We can always bit-blend if we have to so the fallback strategy is to
8283   // decompose into single-input permutes and blends.
8284   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8285                                                       Mask, DAG);
8286 }
8287
8288 /// \brief Check whether a compaction lowering can be done by dropping even
8289 /// elements and compute how many times even elements must be dropped.
8290 ///
8291 /// This handles shuffles which take every Nth element where N is a power of
8292 /// two. Example shuffle masks:
8293 ///
8294 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8295 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8296 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8297 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8298 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8299 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8300 ///
8301 /// Any of these lanes can of course be undef.
8302 ///
8303 /// This routine only supports N <= 3.
8304 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8305 /// for larger N.
8306 ///
8307 /// \returns N above, or the number of times even elements must be dropped if
8308 /// there is such a number. Otherwise returns zero.
8309 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8310   // Figure out whether we're looping over two inputs or just one.
8311   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8312
8313   // The modulus for the shuffle vector entries is based on whether this is
8314   // a single input or not.
8315   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8316   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8317          "We should only be called with masks with a power-of-2 size!");
8318
8319   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8320
8321   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8322   // and 2^3 simultaneously. This is because we may have ambiguity with
8323   // partially undef inputs.
8324   bool ViableForN[3] = {true, true, true};
8325
8326   for (int i = 0, e = Mask.size(); i < e; ++i) {
8327     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8328     // want.
8329     if (Mask[i] == -1)
8330       continue;
8331
8332     bool IsAnyViable = false;
8333     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8334       if (ViableForN[j]) {
8335         uint64_t N = j + 1;
8336
8337         // The shuffle mask must be equal to (i * 2^N) % M.
8338         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8339           IsAnyViable = true;
8340         else
8341           ViableForN[j] = false;
8342       }
8343     // Early exit if we exhaust the possible powers of two.
8344     if (!IsAnyViable)
8345       break;
8346   }
8347
8348   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8349     if (ViableForN[j])
8350       return j + 1;
8351
8352   // Return 0 as there is no viable power of two.
8353   return 0;
8354 }
8355
8356 /// \brief Generic lowering of v16i8 shuffles.
8357 ///
8358 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8359 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8360 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8361 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8362 /// back together.
8363 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8364                                        const X86Subtarget *Subtarget,
8365                                        SelectionDAG &DAG) {
8366   SDLoc DL(Op);
8367   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8368   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8369   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8370   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8371   ArrayRef<int> Mask = SVOp->getMask();
8372   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8373
8374   // Try to use shift instructions.
8375   if (SDValue Shift =
8376           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8377     return Shift;
8378
8379   // Try to use byte rotation instructions.
8380   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8381           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8382     return Rotate;
8383
8384   // Try to use a zext lowering.
8385   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8386           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8387     return ZExt;
8388
8389   int NumV2Elements =
8390       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8391
8392   // For single-input shuffles, there are some nicer lowering tricks we can use.
8393   if (NumV2Elements == 0) {
8394     // Check for being able to broadcast a single element.
8395     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v16i8, DL, V1,
8396                                                           Mask, Subtarget, DAG))
8397       return Broadcast;
8398
8399     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8400     // Notably, this handles splat and partial-splat shuffles more efficiently.
8401     // However, it only makes sense if the pre-duplication shuffle simplifies
8402     // things significantly. Currently, this means we need to be able to
8403     // express the pre-duplication shuffle as an i16 shuffle.
8404     //
8405     // FIXME: We should check for other patterns which can be widened into an
8406     // i16 shuffle as well.
8407     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8408       for (int i = 0; i < 16; i += 2)
8409         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8410           return false;
8411
8412       return true;
8413     };
8414     auto tryToWidenViaDuplication = [&]() -> SDValue {
8415       if (!canWidenViaDuplication(Mask))
8416         return SDValue();
8417       SmallVector<int, 4> LoInputs;
8418       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8419                    [](int M) { return M >= 0 && M < 8; });
8420       std::sort(LoInputs.begin(), LoInputs.end());
8421       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8422                      LoInputs.end());
8423       SmallVector<int, 4> HiInputs;
8424       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8425                    [](int M) { return M >= 8; });
8426       std::sort(HiInputs.begin(), HiInputs.end());
8427       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8428                      HiInputs.end());
8429
8430       bool TargetLo = LoInputs.size() >= HiInputs.size();
8431       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8432       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8433
8434       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8435       SmallDenseMap<int, int, 8> LaneMap;
8436       for (int I : InPlaceInputs) {
8437         PreDupI16Shuffle[I/2] = I/2;
8438         LaneMap[I] = I;
8439       }
8440       int j = TargetLo ? 0 : 4, je = j + 4;
8441       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8442         // Check if j is already a shuffle of this input. This happens when
8443         // there are two adjacent bytes after we move the low one.
8444         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8445           // If we haven't yet mapped the input, search for a slot into which
8446           // we can map it.
8447           while (j < je && PreDupI16Shuffle[j] != -1)
8448             ++j;
8449
8450           if (j == je)
8451             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8452             return SDValue();
8453
8454           // Map this input with the i16 shuffle.
8455           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8456         }
8457
8458         // Update the lane map based on the mapping we ended up with.
8459         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8460       }
8461       V1 = DAG.getNode(
8462           ISD::BITCAST, DL, MVT::v16i8,
8463           DAG.getVectorShuffle(MVT::v8i16, DL,
8464                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8465                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8466
8467       // Unpack the bytes to form the i16s that will be shuffled into place.
8468       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8469                        MVT::v16i8, V1, V1);
8470
8471       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8472       for (int i = 0; i < 16; ++i)
8473         if (Mask[i] != -1) {
8474           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8475           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8476           if (PostDupI16Shuffle[i / 2] == -1)
8477             PostDupI16Shuffle[i / 2] = MappedMask;
8478           else
8479             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8480                    "Conflicting entrties in the original shuffle!");
8481         }
8482       return DAG.getNode(
8483           ISD::BITCAST, DL, MVT::v16i8,
8484           DAG.getVectorShuffle(MVT::v8i16, DL,
8485                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8486                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8487     };
8488     if (SDValue V = tryToWidenViaDuplication())
8489       return V;
8490   }
8491
8492   // Use dedicated unpack instructions for masks that match their pattern.
8493   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8494                                          0, 16, 1, 17, 2, 18, 3, 19,
8495                                          // High half.
8496                                          4, 20, 5, 21, 6, 22, 7, 23}))
8497     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8498   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8499                                          8, 24, 9, 25, 10, 26, 11, 27,
8500                                          // High half.
8501                                          12, 28, 13, 29, 14, 30, 15, 31}))
8502     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8503
8504   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8505   // with PSHUFB. It is important to do this before we attempt to generate any
8506   // blends but after all of the single-input lowerings. If the single input
8507   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8508   // want to preserve that and we can DAG combine any longer sequences into
8509   // a PSHUFB in the end. But once we start blending from multiple inputs,
8510   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8511   // and there are *very* few patterns that would actually be faster than the
8512   // PSHUFB approach because of its ability to zero lanes.
8513   //
8514   // FIXME: The only exceptions to the above are blends which are exact
8515   // interleavings with direct instructions supporting them. We currently don't
8516   // handle those well here.
8517   if (Subtarget->hasSSSE3()) {
8518     bool V1InUse = false;
8519     bool V2InUse = false;
8520
8521     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8522                                                 DAG, V1InUse, V2InUse);
8523
8524     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8525     // do so. This avoids using them to handle blends-with-zero which is
8526     // important as a single pshufb is significantly faster for that.
8527     if (V1InUse && V2InUse) {
8528       if (Subtarget->hasSSE41())
8529         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8530                                                       Mask, Subtarget, DAG))
8531           return Blend;
8532
8533       // We can use an unpack to do the blending rather than an or in some
8534       // cases. Even though the or may be (very minorly) more efficient, we
8535       // preference this lowering because there are common cases where part of
8536       // the complexity of the shuffles goes away when we do the final blend as
8537       // an unpack.
8538       // FIXME: It might be worth trying to detect if the unpack-feeding
8539       // shuffles will both be pshufb, in which case we shouldn't bother with
8540       // this.
8541       if (SDValue Unpack =
8542               lowerVectorShuffleAsUnpack(MVT::v16i8, DL, V1, V2, Mask, DAG))
8543         return Unpack;
8544     }
8545
8546     return PSHUFB;
8547   }
8548
8549   // There are special ways we can lower some single-element blends.
8550   if (NumV2Elements == 1)
8551     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v16i8, DL, V1, V2,
8552                                                          Mask, Subtarget, DAG))
8553       return V;
8554
8555   if (SDValue BitBlend =
8556           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8557     return BitBlend;
8558
8559   // Check whether a compaction lowering can be done. This handles shuffles
8560   // which take every Nth element for some even N. See the helper function for
8561   // details.
8562   //
8563   // We special case these as they can be particularly efficiently handled with
8564   // the PACKUSB instruction on x86 and they show up in common patterns of
8565   // rearranging bytes to truncate wide elements.
8566   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8567     // NumEvenDrops is the power of two stride of the elements. Another way of
8568     // thinking about it is that we need to drop the even elements this many
8569     // times to get the original input.
8570     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8571
8572     // First we need to zero all the dropped bytes.
8573     assert(NumEvenDrops <= 3 &&
8574            "No support for dropping even elements more than 3 times.");
8575     // We use the mask type to pick which bytes are preserved based on how many
8576     // elements are dropped.
8577     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8578     SDValue ByteClearMask =
8579         DAG.getNode(ISD::BITCAST, DL, MVT::v16i8,
8580                     DAG.getConstant(0xFF, MaskVTs[NumEvenDrops - 1]));
8581     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8582     if (!IsSingleInput)
8583       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8584
8585     // Now pack things back together.
8586     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
8587     V2 = IsSingleInput ? V1 : DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
8588     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8589     for (int i = 1; i < NumEvenDrops; ++i) {
8590       Result = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, Result);
8591       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8592     }
8593
8594     return Result;
8595   }
8596
8597   // Handle multi-input cases by blending single-input shuffles.
8598   if (NumV2Elements > 0)
8599     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8600                                                       Mask, DAG);
8601
8602   // The fallback path for single-input shuffles widens this into two v8i16
8603   // vectors with unpacks, shuffles those, and then pulls them back together
8604   // with a pack.
8605   SDValue V = V1;
8606
8607   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8608   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8609   for (int i = 0; i < 16; ++i)
8610     if (Mask[i] >= 0)
8611       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8612
8613   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8614
8615   SDValue VLoHalf, VHiHalf;
8616   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8617   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8618   // i16s.
8619   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8620                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8621       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8622                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8623     // Use a mask to drop the high bytes.
8624     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
8625     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8626                      DAG.getConstant(0x00FF, MVT::v8i16));
8627
8628     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8629     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8630
8631     // Squash the masks to point directly into VLoHalf.
8632     for (int &M : LoBlendMask)
8633       if (M >= 0)
8634         M /= 2;
8635     for (int &M : HiBlendMask)
8636       if (M >= 0)
8637         M /= 2;
8638   } else {
8639     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8640     // VHiHalf so that we can blend them as i16s.
8641     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8642                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8643     VHiHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8644                      DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8645   }
8646
8647   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8648   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8649
8650   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8651 }
8652
8653 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8654 ///
8655 /// This routine breaks down the specific type of 128-bit shuffle and
8656 /// dispatches to the lowering routines accordingly.
8657 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8658                                         MVT VT, const X86Subtarget *Subtarget,
8659                                         SelectionDAG &DAG) {
8660   switch (VT.SimpleTy) {
8661   case MVT::v2i64:
8662     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8663   case MVT::v2f64:
8664     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8665   case MVT::v4i32:
8666     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8667   case MVT::v4f32:
8668     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8669   case MVT::v8i16:
8670     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8671   case MVT::v16i8:
8672     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8673
8674   default:
8675     llvm_unreachable("Unimplemented!");
8676   }
8677 }
8678
8679 /// \brief Helper function to test whether a shuffle mask could be
8680 /// simplified by widening the elements being shuffled.
8681 ///
8682 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
8683 /// leaves it in an unspecified state.
8684 ///
8685 /// NOTE: This must handle normal vector shuffle masks and *target* vector
8686 /// shuffle masks. The latter have the special property of a '-2' representing
8687 /// a zero-ed lane of a vector.
8688 static bool canWidenShuffleElements(ArrayRef<int> Mask,
8689                                     SmallVectorImpl<int> &WidenedMask) {
8690   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
8691     // If both elements are undef, its trivial.
8692     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
8693       WidenedMask.push_back(SM_SentinelUndef);
8694       continue;
8695     }
8696
8697     // Check for an undef mask and a mask value properly aligned to fit with
8698     // a pair of values. If we find such a case, use the non-undef mask's value.
8699     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
8700       WidenedMask.push_back(Mask[i + 1] / 2);
8701       continue;
8702     }
8703     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
8704       WidenedMask.push_back(Mask[i] / 2);
8705       continue;
8706     }
8707
8708     // When zeroing, we need to spread the zeroing across both lanes to widen.
8709     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
8710       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
8711           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
8712         WidenedMask.push_back(SM_SentinelZero);
8713         continue;
8714       }
8715       return false;
8716     }
8717
8718     // Finally check if the two mask values are adjacent and aligned with
8719     // a pair.
8720     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
8721       WidenedMask.push_back(Mask[i] / 2);
8722       continue;
8723     }
8724
8725     // Otherwise we can't safely widen the elements used in this shuffle.
8726     return false;
8727   }
8728   assert(WidenedMask.size() == Mask.size() / 2 &&
8729          "Incorrect size of mask after widening the elements!");
8730
8731   return true;
8732 }
8733
8734 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
8735 ///
8736 /// This routine just extracts two subvectors, shuffles them independently, and
8737 /// then concatenates them back together. This should work effectively with all
8738 /// AVX vector shuffle types.
8739 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8740                                           SDValue V2, ArrayRef<int> Mask,
8741                                           SelectionDAG &DAG) {
8742   assert(VT.getSizeInBits() >= 256 &&
8743          "Only for 256-bit or wider vector shuffles!");
8744   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
8745   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
8746
8747   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
8748   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
8749
8750   int NumElements = VT.getVectorNumElements();
8751   int SplitNumElements = NumElements / 2;
8752   MVT ScalarVT = VT.getScalarType();
8753   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
8754
8755   // Rather than splitting build-vectors, just build two narrower build
8756   // vectors. This helps shuffling with splats and zeros.
8757   auto SplitVector = [&](SDValue V) {
8758     while (V.getOpcode() == ISD::BITCAST)
8759       V = V->getOperand(0);
8760
8761     MVT OrigVT = V.getSimpleValueType();
8762     int OrigNumElements = OrigVT.getVectorNumElements();
8763     int OrigSplitNumElements = OrigNumElements / 2;
8764     MVT OrigScalarVT = OrigVT.getScalarType();
8765     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
8766
8767     SDValue LoV, HiV;
8768
8769     auto *BV = dyn_cast<BuildVectorSDNode>(V);
8770     if (!BV) {
8771       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8772                         DAG.getIntPtrConstant(0));
8773       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8774                         DAG.getIntPtrConstant(OrigSplitNumElements));
8775     } else {
8776
8777       SmallVector<SDValue, 16> LoOps, HiOps;
8778       for (int i = 0; i < OrigSplitNumElements; ++i) {
8779         LoOps.push_back(BV->getOperand(i));
8780         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
8781       }
8782       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
8783       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
8784     }
8785     return std::make_pair(DAG.getNode(ISD::BITCAST, DL, SplitVT, LoV),
8786                           DAG.getNode(ISD::BITCAST, DL, SplitVT, HiV));
8787   };
8788
8789   SDValue LoV1, HiV1, LoV2, HiV2;
8790   std::tie(LoV1, HiV1) = SplitVector(V1);
8791   std::tie(LoV2, HiV2) = SplitVector(V2);
8792
8793   // Now create two 4-way blends of these half-width vectors.
8794   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
8795     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
8796     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
8797     for (int i = 0; i < SplitNumElements; ++i) {
8798       int M = HalfMask[i];
8799       if (M >= NumElements) {
8800         if (M >= NumElements + SplitNumElements)
8801           UseHiV2 = true;
8802         else
8803           UseLoV2 = true;
8804         V2BlendMask.push_back(M - NumElements);
8805         V1BlendMask.push_back(-1);
8806         BlendMask.push_back(SplitNumElements + i);
8807       } else if (M >= 0) {
8808         if (M >= SplitNumElements)
8809           UseHiV1 = true;
8810         else
8811           UseLoV1 = true;
8812         V2BlendMask.push_back(-1);
8813         V1BlendMask.push_back(M);
8814         BlendMask.push_back(i);
8815       } else {
8816         V2BlendMask.push_back(-1);
8817         V1BlendMask.push_back(-1);
8818         BlendMask.push_back(-1);
8819       }
8820     }
8821
8822     // Because the lowering happens after all combining takes place, we need to
8823     // manually combine these blend masks as much as possible so that we create
8824     // a minimal number of high-level vector shuffle nodes.
8825
8826     // First try just blending the halves of V1 or V2.
8827     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
8828       return DAG.getUNDEF(SplitVT);
8829     if (!UseLoV2 && !UseHiV2)
8830       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
8831     if (!UseLoV1 && !UseHiV1)
8832       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
8833
8834     SDValue V1Blend, V2Blend;
8835     if (UseLoV1 && UseHiV1) {
8836       V1Blend =
8837         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
8838     } else {
8839       // We only use half of V1 so map the usage down into the final blend mask.
8840       V1Blend = UseLoV1 ? LoV1 : HiV1;
8841       for (int i = 0; i < SplitNumElements; ++i)
8842         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
8843           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
8844     }
8845     if (UseLoV2 && UseHiV2) {
8846       V2Blend =
8847         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
8848     } else {
8849       // We only use half of V2 so map the usage down into the final blend mask.
8850       V2Blend = UseLoV2 ? LoV2 : HiV2;
8851       for (int i = 0; i < SplitNumElements; ++i)
8852         if (BlendMask[i] >= SplitNumElements)
8853           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
8854     }
8855     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
8856   };
8857   SDValue Lo = HalfBlend(LoMask);
8858   SDValue Hi = HalfBlend(HiMask);
8859   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
8860 }
8861
8862 /// \brief Either split a vector in halves or decompose the shuffles and the
8863 /// blend.
8864 ///
8865 /// This is provided as a good fallback for many lowerings of non-single-input
8866 /// shuffles with more than one 128-bit lane. In those cases, we want to select
8867 /// between splitting the shuffle into 128-bit components and stitching those
8868 /// back together vs. extracting the single-input shuffles and blending those
8869 /// results.
8870 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
8871                                                 SDValue V2, ArrayRef<int> Mask,
8872                                                 SelectionDAG &DAG) {
8873   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
8874                                             "lower single-input shuffles as it "
8875                                             "could then recurse on itself.");
8876   int Size = Mask.size();
8877
8878   // If this can be modeled as a broadcast of two elements followed by a blend,
8879   // prefer that lowering. This is especially important because broadcasts can
8880   // often fold with memory operands.
8881   auto DoBothBroadcast = [&] {
8882     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
8883     for (int M : Mask)
8884       if (M >= Size) {
8885         if (V2BroadcastIdx == -1)
8886           V2BroadcastIdx = M - Size;
8887         else if (M - Size != V2BroadcastIdx)
8888           return false;
8889       } else if (M >= 0) {
8890         if (V1BroadcastIdx == -1)
8891           V1BroadcastIdx = M;
8892         else if (M != V1BroadcastIdx)
8893           return false;
8894       }
8895     return true;
8896   };
8897   if (DoBothBroadcast())
8898     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
8899                                                       DAG);
8900
8901   // If the inputs all stem from a single 128-bit lane of each input, then we
8902   // split them rather than blending because the split will decompose to
8903   // unusually few instructions.
8904   int LaneCount = VT.getSizeInBits() / 128;
8905   int LaneSize = Size / LaneCount;
8906   SmallBitVector LaneInputs[2];
8907   LaneInputs[0].resize(LaneCount, false);
8908   LaneInputs[1].resize(LaneCount, false);
8909   for (int i = 0; i < Size; ++i)
8910     if (Mask[i] >= 0)
8911       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
8912   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
8913     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
8914
8915   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
8916   // that the decomposed single-input shuffles don't end up here.
8917   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
8918 }
8919
8920 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
8921 /// a permutation and blend of those lanes.
8922 ///
8923 /// This essentially blends the out-of-lane inputs to each lane into the lane
8924 /// from a permuted copy of the vector. This lowering strategy results in four
8925 /// instructions in the worst case for a single-input cross lane shuffle which
8926 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
8927 /// of. Special cases for each particular shuffle pattern should be handled
8928 /// prior to trying this lowering.
8929 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
8930                                                        SDValue V1, SDValue V2,
8931                                                        ArrayRef<int> Mask,
8932                                                        SelectionDAG &DAG) {
8933   // FIXME: This should probably be generalized for 512-bit vectors as well.
8934   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
8935   int LaneSize = Mask.size() / 2;
8936
8937   // If there are only inputs from one 128-bit lane, splitting will in fact be
8938   // less expensive. The flags track wether the given lane contains an element
8939   // that crosses to another lane.
8940   bool LaneCrossing[2] = {false, false};
8941   for (int i = 0, Size = Mask.size(); i < Size; ++i)
8942     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
8943       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
8944   if (!LaneCrossing[0] || !LaneCrossing[1])
8945     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
8946
8947   if (isSingleInputShuffleMask(Mask)) {
8948     SmallVector<int, 32> FlippedBlendMask;
8949     for (int i = 0, Size = Mask.size(); i < Size; ++i)
8950       FlippedBlendMask.push_back(
8951           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
8952                                   ? Mask[i]
8953                                   : Mask[i] % LaneSize +
8954                                         (i / LaneSize) * LaneSize + Size));
8955
8956     // Flip the vector, and blend the results which should now be in-lane. The
8957     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
8958     // 5 for the high source. The value 3 selects the high half of source 2 and
8959     // the value 2 selects the low half of source 2. We only use source 2 to
8960     // allow folding it into a memory operand.
8961     unsigned PERMMask = 3 | 2 << 4;
8962     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
8963                                   V1, DAG.getConstant(PERMMask, MVT::i8));
8964     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
8965   }
8966
8967   // This now reduces to two single-input shuffles of V1 and V2 which at worst
8968   // will be handled by the above logic and a blend of the results, much like
8969   // other patterns in AVX.
8970   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
8971 }
8972
8973 /// \brief Handle lowering 2-lane 128-bit shuffles.
8974 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8975                                         SDValue V2, ArrayRef<int> Mask,
8976                                         const X86Subtarget *Subtarget,
8977                                         SelectionDAG &DAG) {
8978   // Blends are faster and handle all the non-lane-crossing cases.
8979   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
8980                                                 Subtarget, DAG))
8981     return Blend;
8982
8983   MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
8984                                VT.getVectorNumElements() / 2);
8985   // Check for patterns which can be matched with a single insert of a 128-bit
8986   // subvector.
8987   if (isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1}) ||
8988       isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
8989     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
8990                               DAG.getIntPtrConstant(0));
8991     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
8992                               Mask[2] < 4 ? V1 : V2, DAG.getIntPtrConstant(0));
8993     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
8994   }
8995   if (isShuffleEquivalent(V1, V2, Mask, {0, 1, 6, 7})) {
8996     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
8997                               DAG.getIntPtrConstant(0));
8998     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V2,
8999                               DAG.getIntPtrConstant(2));
9000     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9001   }
9002
9003   // Otherwise form a 128-bit permutation.
9004   // FIXME: Detect zero-vector inputs and use the VPERM2X128 to zero that half.
9005   unsigned PermMask = Mask[0] / 2 | (Mask[2] / 2) << 4;
9006   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9007                      DAG.getConstant(PermMask, MVT::i8));
9008 }
9009
9010 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9011 /// shuffling each lane.
9012 ///
9013 /// This will only succeed when the result of fixing the 128-bit lanes results
9014 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9015 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9016 /// the lane crosses early and then use simpler shuffles within each lane.
9017 ///
9018 /// FIXME: It might be worthwhile at some point to support this without
9019 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9020 /// in x86 only floating point has interesting non-repeating shuffles, and even
9021 /// those are still *marginally* more expensive.
9022 static SDValue lowerVectorShuffleByMerging128BitLanes(
9023     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9024     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9025   assert(!isSingleInputShuffleMask(Mask) &&
9026          "This is only useful with multiple inputs.");
9027
9028   int Size = Mask.size();
9029   int LaneSize = 128 / VT.getScalarSizeInBits();
9030   int NumLanes = Size / LaneSize;
9031   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9032
9033   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9034   // check whether the in-128-bit lane shuffles share a repeating pattern.
9035   SmallVector<int, 4> Lanes;
9036   Lanes.resize(NumLanes, -1);
9037   SmallVector<int, 4> InLaneMask;
9038   InLaneMask.resize(LaneSize, -1);
9039   for (int i = 0; i < Size; ++i) {
9040     if (Mask[i] < 0)
9041       continue;
9042
9043     int j = i / LaneSize;
9044
9045     if (Lanes[j] < 0) {
9046       // First entry we've seen for this lane.
9047       Lanes[j] = Mask[i] / LaneSize;
9048     } else if (Lanes[j] != Mask[i] / LaneSize) {
9049       // This doesn't match the lane selected previously!
9050       return SDValue();
9051     }
9052
9053     // Check that within each lane we have a consistent shuffle mask.
9054     int k = i % LaneSize;
9055     if (InLaneMask[k] < 0) {
9056       InLaneMask[k] = Mask[i] % LaneSize;
9057     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9058       // This doesn't fit a repeating in-lane mask.
9059       return SDValue();
9060     }
9061   }
9062
9063   // First shuffle the lanes into place.
9064   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9065                                 VT.getSizeInBits() / 64);
9066   SmallVector<int, 8> LaneMask;
9067   LaneMask.resize(NumLanes * 2, -1);
9068   for (int i = 0; i < NumLanes; ++i)
9069     if (Lanes[i] >= 0) {
9070       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9071       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9072     }
9073
9074   V1 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V1);
9075   V2 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V2);
9076   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9077
9078   // Cast it back to the type we actually want.
9079   LaneShuffle = DAG.getNode(ISD::BITCAST, DL, VT, LaneShuffle);
9080
9081   // Now do a simple shuffle that isn't lane crossing.
9082   SmallVector<int, 8> NewMask;
9083   NewMask.resize(Size, -1);
9084   for (int i = 0; i < Size; ++i)
9085     if (Mask[i] >= 0)
9086       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9087   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9088          "Must not introduce lane crosses at this point!");
9089
9090   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9091 }
9092
9093 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9094 /// given mask.
9095 ///
9096 /// This returns true if the elements from a particular input are already in the
9097 /// slot required by the given mask and require no permutation.
9098 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9099   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9100   int Size = Mask.size();
9101   for (int i = 0; i < Size; ++i)
9102     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9103       return false;
9104
9105   return true;
9106 }
9107
9108 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9109 ///
9110 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9111 /// isn't available.
9112 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9113                                        const X86Subtarget *Subtarget,
9114                                        SelectionDAG &DAG) {
9115   SDLoc DL(Op);
9116   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9117   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9118   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9119   ArrayRef<int> Mask = SVOp->getMask();
9120   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9121
9122   SmallVector<int, 4> WidenedMask;
9123   if (canWidenShuffleElements(Mask, WidenedMask))
9124     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9125                                     DAG);
9126
9127   if (isSingleInputShuffleMask(Mask)) {
9128     // Check for being able to broadcast a single element.
9129     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4f64, DL, V1,
9130                                                           Mask, Subtarget, DAG))
9131       return Broadcast;
9132
9133     // Use low duplicate instructions for masks that match their pattern.
9134     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9135       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9136
9137     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9138       // Non-half-crossing single input shuffles can be lowerid with an
9139       // interleaved permutation.
9140       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9141                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9142       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9143                          DAG.getConstant(VPERMILPMask, MVT::i8));
9144     }
9145
9146     // With AVX2 we have direct support for this permutation.
9147     if (Subtarget->hasAVX2())
9148       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9149                          getV4X86ShuffleImm8ForMask(Mask, DAG));
9150
9151     // Otherwise, fall back.
9152     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9153                                                    DAG);
9154   }
9155
9156   // X86 has dedicated unpack instructions that can handle specific blend
9157   // operations: UNPCKH and UNPCKL.
9158   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9159     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9160   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9161     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9162   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9163     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9164   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9165     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9166
9167   // If we have a single input to the zero element, insert that into V1 if we
9168   // can do so cheaply.
9169   int NumV2Elements =
9170       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
9171   if (NumV2Elements == 1 && Mask[0] >= 4)
9172     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
9173             MVT::v4f64, DL, V1, V2, Mask, Subtarget, DAG))
9174       return Insertion;
9175
9176   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9177                                                 Subtarget, DAG))
9178     return Blend;
9179
9180   // Check if the blend happens to exactly fit that of SHUFPD.
9181   if ((Mask[0] == -1 || Mask[0] < 2) &&
9182       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9183       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9184       (Mask[3] == -1 || Mask[3] >= 6)) {
9185     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9186                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9187     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9188                        DAG.getConstant(SHUFPDMask, MVT::i8));
9189   }
9190   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9191       (Mask[1] == -1 || Mask[1] < 2) &&
9192       (Mask[2] == -1 || Mask[2] >= 6) &&
9193       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9194     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9195                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9196     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9197                        DAG.getConstant(SHUFPDMask, MVT::i8));
9198   }
9199
9200   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9201   // shuffle. However, if we have AVX2 and either inputs are already in place,
9202   // we will be able to shuffle even across lanes the other input in a single
9203   // instruction so skip this pattern.
9204   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9205                                  isShuffleMaskInputInPlace(1, Mask))))
9206     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9207             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9208       return Result;
9209
9210   // If we have AVX2 then we always want to lower with a blend because an v4 we
9211   // can fully permute the elements.
9212   if (Subtarget->hasAVX2())
9213     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9214                                                       Mask, DAG);
9215
9216   // Otherwise fall back on generic lowering.
9217   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9218 }
9219
9220 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9221 ///
9222 /// This routine is only called when we have AVX2 and thus a reasonable
9223 /// instruction set for v4i64 shuffling..
9224 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9225                                        const X86Subtarget *Subtarget,
9226                                        SelectionDAG &DAG) {
9227   SDLoc DL(Op);
9228   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9229   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9230   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9231   ArrayRef<int> Mask = SVOp->getMask();
9232   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9233   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9234
9235   SmallVector<int, 4> WidenedMask;
9236   if (canWidenShuffleElements(Mask, WidenedMask))
9237     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9238                                     DAG);
9239
9240   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9241                                                 Subtarget, DAG))
9242     return Blend;
9243
9244   // Check for being able to broadcast a single element.
9245   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4i64, DL, V1,
9246                                                         Mask, Subtarget, DAG))
9247     return Broadcast;
9248
9249   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9250   // use lower latency instructions that will operate on both 128-bit lanes.
9251   SmallVector<int, 2> RepeatedMask;
9252   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9253     if (isSingleInputShuffleMask(Mask)) {
9254       int PSHUFDMask[] = {-1, -1, -1, -1};
9255       for (int i = 0; i < 2; ++i)
9256         if (RepeatedMask[i] >= 0) {
9257           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9258           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9259         }
9260       return DAG.getNode(
9261           ISD::BITCAST, DL, MVT::v4i64,
9262           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9263                       DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, V1),
9264                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
9265     }
9266   }
9267
9268   // AVX2 provides a direct instruction for permuting a single input across
9269   // lanes.
9270   if (isSingleInputShuffleMask(Mask))
9271     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9272                        getV4X86ShuffleImm8ForMask(Mask, DAG));
9273
9274   // Try to use shift instructions.
9275   if (SDValue Shift =
9276           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9277     return Shift;
9278
9279   // Use dedicated unpack instructions for masks that match their pattern.
9280   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9281     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9282   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9283     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9284   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9285     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9286   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9287     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9288
9289   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9290   // shuffle. However, if we have AVX2 and either inputs are already in place,
9291   // we will be able to shuffle even across lanes the other input in a single
9292   // instruction so skip this pattern.
9293   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9294                                  isShuffleMaskInputInPlace(1, Mask))))
9295     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9296             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9297       return Result;
9298
9299   // Otherwise fall back on generic blend lowering.
9300   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9301                                                     Mask, DAG);
9302 }
9303
9304 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9305 ///
9306 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9307 /// isn't available.
9308 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9309                                        const X86Subtarget *Subtarget,
9310                                        SelectionDAG &DAG) {
9311   SDLoc DL(Op);
9312   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9313   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9314   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9315   ArrayRef<int> Mask = SVOp->getMask();
9316   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9317
9318   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9319                                                 Subtarget, DAG))
9320     return Blend;
9321
9322   // Check for being able to broadcast a single element.
9323   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v8f32, DL, V1,
9324                                                         Mask, Subtarget, DAG))
9325     return Broadcast;
9326
9327   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9328   // options to efficiently lower the shuffle.
9329   SmallVector<int, 4> RepeatedMask;
9330   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9331     assert(RepeatedMask.size() == 4 &&
9332            "Repeated masks must be half the mask width!");
9333
9334     // Use even/odd duplicate instructions for masks that match their pattern.
9335     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9336       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9337     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9338       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9339
9340     if (isSingleInputShuffleMask(Mask))
9341       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9342                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9343
9344     // Use dedicated unpack instructions for masks that match their pattern.
9345     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9346       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9347     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9348       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9349     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9350       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9351     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9352       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9353
9354     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9355     // have already handled any direct blends. We also need to squash the
9356     // repeated mask into a simulated v4f32 mask.
9357     for (int i = 0; i < 4; ++i)
9358       if (RepeatedMask[i] >= 8)
9359         RepeatedMask[i] -= 4;
9360     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9361   }
9362
9363   // If we have a single input shuffle with different shuffle patterns in the
9364   // two 128-bit lanes use the variable mask to VPERMILPS.
9365   if (isSingleInputShuffleMask(Mask)) {
9366     SDValue VPermMask[8];
9367     for (int i = 0; i < 8; ++i)
9368       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9369                                  : DAG.getConstant(Mask[i], MVT::i32);
9370     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9371       return DAG.getNode(
9372           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9373           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9374
9375     if (Subtarget->hasAVX2())
9376       return DAG.getNode(X86ISD::VPERMV, DL, MVT::v8f32,
9377                          DAG.getNode(ISD::BITCAST, DL, MVT::v8f32,
9378                                      DAG.getNode(ISD::BUILD_VECTOR, DL,
9379                                                  MVT::v8i32, VPermMask)),
9380                          V1);
9381
9382     // Otherwise, fall back.
9383     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9384                                                    DAG);
9385   }
9386
9387   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9388   // shuffle.
9389   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9390           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9391     return Result;
9392
9393   // If we have AVX2 then we always want to lower with a blend because at v8 we
9394   // can fully permute the elements.
9395   if (Subtarget->hasAVX2())
9396     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9397                                                       Mask, DAG);
9398
9399   // Otherwise fall back on generic lowering.
9400   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9401 }
9402
9403 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9404 ///
9405 /// This routine is only called when we have AVX2 and thus a reasonable
9406 /// instruction set for v8i32 shuffling..
9407 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9408                                        const X86Subtarget *Subtarget,
9409                                        SelectionDAG &DAG) {
9410   SDLoc DL(Op);
9411   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9412   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9413   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9414   ArrayRef<int> Mask = SVOp->getMask();
9415   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9416   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9417
9418   // Whenever we can lower this as a zext, that instruction is strictly faster
9419   // than any alternative. It also allows us to fold memory operands into the
9420   // shuffle in many cases.
9421   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9422                                                          Mask, Subtarget, DAG))
9423     return ZExt;
9424
9425   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9426                                                 Subtarget, DAG))
9427     return Blend;
9428
9429   // Check for being able to broadcast a single element.
9430   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v8i32, DL, V1,
9431                                                         Mask, Subtarget, DAG))
9432     return Broadcast;
9433
9434   // If the shuffle mask is repeated in each 128-bit lane we can use more
9435   // efficient instructions that mirror the shuffles across the two 128-bit
9436   // lanes.
9437   SmallVector<int, 4> RepeatedMask;
9438   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9439     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9440     if (isSingleInputShuffleMask(Mask))
9441       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9442                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9443
9444     // Use dedicated unpack instructions for masks that match their pattern.
9445     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9446       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9447     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9448       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9449     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9450       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9451     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9452       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9453   }
9454
9455   // Try to use shift instructions.
9456   if (SDValue Shift =
9457           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9458     return Shift;
9459
9460   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9461           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9462     return Rotate;
9463
9464   // If the shuffle patterns aren't repeated but it is a single input, directly
9465   // generate a cross-lane VPERMD instruction.
9466   if (isSingleInputShuffleMask(Mask)) {
9467     SDValue VPermMask[8];
9468     for (int i = 0; i < 8; ++i)
9469       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9470                                  : DAG.getConstant(Mask[i], MVT::i32);
9471     return DAG.getNode(
9472         X86ISD::VPERMV, DL, MVT::v8i32,
9473         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9474   }
9475
9476   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9477   // shuffle.
9478   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9479           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9480     return Result;
9481
9482   // Otherwise fall back on generic blend lowering.
9483   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9484                                                     Mask, DAG);
9485 }
9486
9487 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9488 ///
9489 /// This routine is only called when we have AVX2 and thus a reasonable
9490 /// instruction set for v16i16 shuffling..
9491 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9492                                         const X86Subtarget *Subtarget,
9493                                         SelectionDAG &DAG) {
9494   SDLoc DL(Op);
9495   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9496   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9497   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9498   ArrayRef<int> Mask = SVOp->getMask();
9499   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9500   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9501
9502   // Whenever we can lower this as a zext, that instruction is strictly faster
9503   // than any alternative. It also allows us to fold memory operands into the
9504   // shuffle in many cases.
9505   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9506                                                          Mask, Subtarget, DAG))
9507     return ZExt;
9508
9509   // Check for being able to broadcast a single element.
9510   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v16i16, DL, V1,
9511                                                         Mask, Subtarget, DAG))
9512     return Broadcast;
9513
9514   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9515                                                 Subtarget, DAG))
9516     return Blend;
9517
9518   // Use dedicated unpack instructions for masks that match their pattern.
9519   if (isShuffleEquivalent(V1, V2, Mask,
9520                           {// First 128-bit lane:
9521                            0, 16, 1, 17, 2, 18, 3, 19,
9522                            // Second 128-bit lane:
9523                            8, 24, 9, 25, 10, 26, 11, 27}))
9524     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9525   if (isShuffleEquivalent(V1, V2, Mask,
9526                           {// First 128-bit lane:
9527                            4, 20, 5, 21, 6, 22, 7, 23,
9528                            // Second 128-bit lane:
9529                            12, 28, 13, 29, 14, 30, 15, 31}))
9530     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9531
9532   // Try to use shift instructions.
9533   if (SDValue Shift =
9534           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9535     return Shift;
9536
9537   // Try to use byte rotation instructions.
9538   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9539           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9540     return Rotate;
9541
9542   if (isSingleInputShuffleMask(Mask)) {
9543     // There are no generalized cross-lane shuffle operations available on i16
9544     // element types.
9545     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9546       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9547                                                      Mask, DAG);
9548
9549     SDValue PSHUFBMask[32];
9550     for (int i = 0; i < 16; ++i) {
9551       if (Mask[i] == -1) {
9552         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9553         continue;
9554       }
9555
9556       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9557       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9558       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, MVT::i8);
9559       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, MVT::i8);
9560     }
9561     return DAG.getNode(
9562         ISD::BITCAST, DL, MVT::v16i16,
9563         DAG.getNode(
9564             X86ISD::PSHUFB, DL, MVT::v32i8,
9565             DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1),
9566             DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask)));
9567   }
9568
9569   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9570   // shuffle.
9571   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9572           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9573     return Result;
9574
9575   // Otherwise fall back on generic lowering.
9576   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9577 }
9578
9579 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9580 ///
9581 /// This routine is only called when we have AVX2 and thus a reasonable
9582 /// instruction set for v32i8 shuffling..
9583 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9584                                        const X86Subtarget *Subtarget,
9585                                        SelectionDAG &DAG) {
9586   SDLoc DL(Op);
9587   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9588   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9589   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9590   ArrayRef<int> Mask = SVOp->getMask();
9591   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9592   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9593
9594   // Whenever we can lower this as a zext, that instruction is strictly faster
9595   // than any alternative. It also allows us to fold memory operands into the
9596   // shuffle in many cases.
9597   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9598                                                          Mask, Subtarget, DAG))
9599     return ZExt;
9600
9601   // Check for being able to broadcast a single element.
9602   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v32i8, DL, V1,
9603                                                         Mask, Subtarget, DAG))
9604     return Broadcast;
9605
9606   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9607                                                 Subtarget, DAG))
9608     return Blend;
9609
9610   // Use dedicated unpack instructions for masks that match their pattern.
9611   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9612   // 256-bit lanes.
9613   if (isShuffleEquivalent(
9614           V1, V2, Mask,
9615           {// First 128-bit lane:
9616            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9617            // Second 128-bit lane:
9618            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9619     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9620   if (isShuffleEquivalent(
9621           V1, V2, Mask,
9622           {// First 128-bit lane:
9623            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9624            // Second 128-bit lane:
9625            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9626     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9627
9628   // Try to use shift instructions.
9629   if (SDValue Shift =
9630           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9631     return Shift;
9632
9633   // Try to use byte rotation instructions.
9634   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9635           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9636     return Rotate;
9637
9638   if (isSingleInputShuffleMask(Mask)) {
9639     // There are no generalized cross-lane shuffle operations available on i8
9640     // element types.
9641     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
9642       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
9643                                                      Mask, DAG);
9644
9645     SDValue PSHUFBMask[32];
9646     for (int i = 0; i < 32; ++i)
9647       PSHUFBMask[i] =
9648           Mask[i] < 0
9649               ? DAG.getUNDEF(MVT::i8)
9650               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, MVT::i8);
9651
9652     return DAG.getNode(
9653         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
9654         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
9655   }
9656
9657   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9658   // shuffle.
9659   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9660           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9661     return Result;
9662
9663   // Otherwise fall back on generic lowering.
9664   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
9665 }
9666
9667 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
9668 ///
9669 /// This routine either breaks down the specific type of a 256-bit x86 vector
9670 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
9671 /// together based on the available instructions.
9672 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9673                                         MVT VT, const X86Subtarget *Subtarget,
9674                                         SelectionDAG &DAG) {
9675   SDLoc DL(Op);
9676   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9677   ArrayRef<int> Mask = SVOp->getMask();
9678
9679   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
9680   // check for those subtargets here and avoid much of the subtarget querying in
9681   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
9682   // ability to manipulate a 256-bit vector with integer types. Since we'll use
9683   // floating point types there eventually, just immediately cast everything to
9684   // a float and operate entirely in that domain.
9685   if (VT.isInteger() && !Subtarget->hasAVX2()) {
9686     int ElementBits = VT.getScalarSizeInBits();
9687     if (ElementBits < 32)
9688       // No floating point type available, decompose into 128-bit vectors.
9689       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9690
9691     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
9692                                 VT.getVectorNumElements());
9693     V1 = DAG.getNode(ISD::BITCAST, DL, FpVT, V1);
9694     V2 = DAG.getNode(ISD::BITCAST, DL, FpVT, V2);
9695     return DAG.getNode(ISD::BITCAST, DL, VT,
9696                        DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
9697   }
9698
9699   switch (VT.SimpleTy) {
9700   case MVT::v4f64:
9701     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9702   case MVT::v4i64:
9703     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9704   case MVT::v8f32:
9705     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9706   case MVT::v8i32:
9707     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9708   case MVT::v16i16:
9709     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9710   case MVT::v32i8:
9711     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9712
9713   default:
9714     llvm_unreachable("Not a valid 256-bit x86 vector type!");
9715   }
9716 }
9717
9718 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
9719 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9720                                        const X86Subtarget *Subtarget,
9721                                        SelectionDAG &DAG) {
9722   SDLoc DL(Op);
9723   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9724   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9725   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9726   ArrayRef<int> Mask = SVOp->getMask();
9727   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9728
9729   // X86 has dedicated unpack instructions that can handle specific blend
9730   // operations: UNPCKH and UNPCKL.
9731   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9732     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
9733   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9734     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
9735
9736   // FIXME: Implement direct support for this type!
9737   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
9738 }
9739
9740 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
9741 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9742                                        const X86Subtarget *Subtarget,
9743                                        SelectionDAG &DAG) {
9744   SDLoc DL(Op);
9745   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9746   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9747   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9748   ArrayRef<int> Mask = SVOp->getMask();
9749   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9750
9751   // Use dedicated unpack instructions for masks that match their pattern.
9752   if (isShuffleEquivalent(V1, V2, Mask,
9753                           {// First 128-bit lane.
9754                            0, 16, 1, 17, 4, 20, 5, 21,
9755                            // Second 128-bit lane.
9756                            8, 24, 9, 25, 12, 28, 13, 29}))
9757     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
9758   if (isShuffleEquivalent(V1, V2, Mask,
9759                           {// First 128-bit lane.
9760                            2, 18, 3, 19, 6, 22, 7, 23,
9761                            // Second 128-bit lane.
9762                            10, 26, 11, 27, 14, 30, 15, 31}))
9763     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
9764
9765   // FIXME: Implement direct support for this type!
9766   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
9767 }
9768
9769 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
9770 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9771                                        const X86Subtarget *Subtarget,
9772                                        SelectionDAG &DAG) {
9773   SDLoc DL(Op);
9774   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
9775   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
9776   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9777   ArrayRef<int> Mask = SVOp->getMask();
9778   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9779
9780   // X86 has dedicated unpack instructions that can handle specific blend
9781   // operations: UNPCKH and UNPCKL.
9782   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9783     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
9784   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9785     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
9786
9787   // FIXME: Implement direct support for this type!
9788   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
9789 }
9790
9791 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
9792 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9793                                        const X86Subtarget *Subtarget,
9794                                        SelectionDAG &DAG) {
9795   SDLoc DL(Op);
9796   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
9797   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
9798   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9799   ArrayRef<int> Mask = SVOp->getMask();
9800   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9801
9802   // Use dedicated unpack instructions for masks that match their pattern.
9803   if (isShuffleEquivalent(V1, V2, Mask,
9804                           {// First 128-bit lane.
9805                            0, 16, 1, 17, 4, 20, 5, 21,
9806                            // Second 128-bit lane.
9807                            8, 24, 9, 25, 12, 28, 13, 29}))
9808     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
9809   if (isShuffleEquivalent(V1, V2, Mask,
9810                           {// First 128-bit lane.
9811                            2, 18, 3, 19, 6, 22, 7, 23,
9812                            // Second 128-bit lane.
9813                            10, 26, 11, 27, 14, 30, 15, 31}))
9814     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
9815
9816   // FIXME: Implement direct support for this type!
9817   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
9818 }
9819
9820 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
9821 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9822                                         const X86Subtarget *Subtarget,
9823                                         SelectionDAG &DAG) {
9824   SDLoc DL(Op);
9825   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
9826   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
9827   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9828   ArrayRef<int> Mask = SVOp->getMask();
9829   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9830   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
9831
9832   // FIXME: Implement direct support for this type!
9833   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
9834 }
9835
9836 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
9837 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9838                                        const X86Subtarget *Subtarget,
9839                                        SelectionDAG &DAG) {
9840   SDLoc DL(Op);
9841   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
9842   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
9843   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9844   ArrayRef<int> Mask = SVOp->getMask();
9845   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
9846   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
9847
9848   // FIXME: Implement direct support for this type!
9849   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
9850 }
9851
9852 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
9853 ///
9854 /// This routine either breaks down the specific type of a 512-bit x86 vector
9855 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
9856 /// together based on the available instructions.
9857 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9858                                         MVT VT, const X86Subtarget *Subtarget,
9859                                         SelectionDAG &DAG) {
9860   SDLoc DL(Op);
9861   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9862   ArrayRef<int> Mask = SVOp->getMask();
9863   assert(Subtarget->hasAVX512() &&
9864          "Cannot lower 512-bit vectors w/ basic ISA!");
9865
9866   // Check for being able to broadcast a single element.
9867   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(VT.SimpleTy, DL, V1,
9868                                                         Mask, Subtarget, DAG))
9869     return Broadcast;
9870
9871   // Dispatch to each element type for lowering. If we don't have supprot for
9872   // specific element type shuffles at 512 bits, immediately split them and
9873   // lower them. Each lowering routine of a given type is allowed to assume that
9874   // the requisite ISA extensions for that element type are available.
9875   switch (VT.SimpleTy) {
9876   case MVT::v8f64:
9877     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9878   case MVT::v16f32:
9879     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9880   case MVT::v8i64:
9881     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9882   case MVT::v16i32:
9883     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9884   case MVT::v32i16:
9885     if (Subtarget->hasBWI())
9886       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9887     break;
9888   case MVT::v64i8:
9889     if (Subtarget->hasBWI())
9890       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9891     break;
9892
9893   default:
9894     llvm_unreachable("Not a valid 512-bit x86 vector type!");
9895   }
9896
9897   // Otherwise fall back on splitting.
9898   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9899 }
9900
9901 /// \brief Top-level lowering for x86 vector shuffles.
9902 ///
9903 /// This handles decomposition, canonicalization, and lowering of all x86
9904 /// vector shuffles. Most of the specific lowering strategies are encapsulated
9905 /// above in helper routines. The canonicalization attempts to widen shuffles
9906 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
9907 /// s.t. only one of the two inputs needs to be tested, etc.
9908 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
9909                                   SelectionDAG &DAG) {
9910   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9911   ArrayRef<int> Mask = SVOp->getMask();
9912   SDValue V1 = Op.getOperand(0);
9913   SDValue V2 = Op.getOperand(1);
9914   MVT VT = Op.getSimpleValueType();
9915   int NumElements = VT.getVectorNumElements();
9916   SDLoc dl(Op);
9917
9918   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
9919
9920   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
9921   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
9922   if (V1IsUndef && V2IsUndef)
9923     return DAG.getUNDEF(VT);
9924
9925   // When we create a shuffle node we put the UNDEF node to second operand,
9926   // but in some cases the first operand may be transformed to UNDEF.
9927   // In this case we should just commute the node.
9928   if (V1IsUndef)
9929     return DAG.getCommutedVectorShuffle(*SVOp);
9930
9931   // Check for non-undef masks pointing at an undef vector and make the masks
9932   // undef as well. This makes it easier to match the shuffle based solely on
9933   // the mask.
9934   if (V2IsUndef)
9935     for (int M : Mask)
9936       if (M >= NumElements) {
9937         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
9938         for (int &M : NewMask)
9939           if (M >= NumElements)
9940             M = -1;
9941         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
9942       }
9943
9944   // We actually see shuffles that are entirely re-arrangements of a set of
9945   // zero inputs. This mostly happens while decomposing complex shuffles into
9946   // simple ones. Directly lower these as a buildvector of zeros.
9947   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9948   if (Zeroable.all())
9949     return getZeroVector(VT, Subtarget, DAG, dl);
9950
9951   // Try to collapse shuffles into using a vector type with fewer elements but
9952   // wider element types. We cap this to not form integers or floating point
9953   // elements wider than 64 bits, but it might be interesting to form i128
9954   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
9955   SmallVector<int, 16> WidenedMask;
9956   if (VT.getScalarSizeInBits() < 64 &&
9957       canWidenShuffleElements(Mask, WidenedMask)) {
9958     MVT NewEltVT = VT.isFloatingPoint()
9959                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
9960                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
9961     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
9962     // Make sure that the new vector type is legal. For example, v2f64 isn't
9963     // legal on SSE1.
9964     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
9965       V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
9966       V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
9967       return DAG.getNode(ISD::BITCAST, dl, VT,
9968                          DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
9969     }
9970   }
9971
9972   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
9973   for (int M : SVOp->getMask())
9974     if (M < 0)
9975       ++NumUndefElements;
9976     else if (M < NumElements)
9977       ++NumV1Elements;
9978     else
9979       ++NumV2Elements;
9980
9981   // Commute the shuffle as needed such that more elements come from V1 than
9982   // V2. This allows us to match the shuffle pattern strictly on how many
9983   // elements come from V1 without handling the symmetric cases.
9984   if (NumV2Elements > NumV1Elements)
9985     return DAG.getCommutedVectorShuffle(*SVOp);
9986
9987   // When the number of V1 and V2 elements are the same, try to minimize the
9988   // number of uses of V2 in the low half of the vector. When that is tied,
9989   // ensure that the sum of indices for V1 is equal to or lower than the sum
9990   // indices for V2. When those are equal, try to ensure that the number of odd
9991   // indices for V1 is lower than the number of odd indices for V2.
9992   if (NumV1Elements == NumV2Elements) {
9993     int LowV1Elements = 0, LowV2Elements = 0;
9994     for (int M : SVOp->getMask().slice(0, NumElements / 2))
9995       if (M >= NumElements)
9996         ++LowV2Elements;
9997       else if (M >= 0)
9998         ++LowV1Elements;
9999     if (LowV2Elements > LowV1Elements) {
10000       return DAG.getCommutedVectorShuffle(*SVOp);
10001     } else if (LowV2Elements == LowV1Elements) {
10002       int SumV1Indices = 0, SumV2Indices = 0;
10003       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10004         if (SVOp->getMask()[i] >= NumElements)
10005           SumV2Indices += i;
10006         else if (SVOp->getMask()[i] >= 0)
10007           SumV1Indices += i;
10008       if (SumV2Indices < SumV1Indices) {
10009         return DAG.getCommutedVectorShuffle(*SVOp);
10010       } else if (SumV2Indices == SumV1Indices) {
10011         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10012         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10013           if (SVOp->getMask()[i] >= NumElements)
10014             NumV2OddIndices += i % 2;
10015           else if (SVOp->getMask()[i] >= 0)
10016             NumV1OddIndices += i % 2;
10017         if (NumV2OddIndices < NumV1OddIndices)
10018           return DAG.getCommutedVectorShuffle(*SVOp);
10019       }
10020     }
10021   }
10022
10023   // For each vector width, delegate to a specialized lowering routine.
10024   if (VT.getSizeInBits() == 128)
10025     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10026
10027   if (VT.getSizeInBits() == 256)
10028     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10029
10030   // Force AVX-512 vectors to be scalarized for now.
10031   // FIXME: Implement AVX-512 support!
10032   if (VT.getSizeInBits() == 512)
10033     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10034
10035   llvm_unreachable("Unimplemented!");
10036 }
10037
10038 // This function assumes its argument is a BUILD_VECTOR of constants or
10039 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10040 // true.
10041 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10042                                     unsigned &MaskValue) {
10043   MaskValue = 0;
10044   unsigned NumElems = BuildVector->getNumOperands();
10045   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10046   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10047   unsigned NumElemsInLane = NumElems / NumLanes;
10048
10049   // Blend for v16i16 should be symetric for the both lanes.
10050   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10051     SDValue EltCond = BuildVector->getOperand(i);
10052     SDValue SndLaneEltCond =
10053         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10054
10055     int Lane1Cond = -1, Lane2Cond = -1;
10056     if (isa<ConstantSDNode>(EltCond))
10057       Lane1Cond = !isZero(EltCond);
10058     if (isa<ConstantSDNode>(SndLaneEltCond))
10059       Lane2Cond = !isZero(SndLaneEltCond);
10060
10061     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10062       // Lane1Cond != 0, means we want the first argument.
10063       // Lane1Cond == 0, means we want the second argument.
10064       // The encoding of this argument is 0 for the first argument, 1
10065       // for the second. Therefore, invert the condition.
10066       MaskValue |= !Lane1Cond << i;
10067     else if (Lane1Cond < 0)
10068       MaskValue |= !Lane2Cond << i;
10069     else
10070       return false;
10071   }
10072   return true;
10073 }
10074
10075 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10076 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10077                                            const X86Subtarget *Subtarget,
10078                                            SelectionDAG &DAG) {
10079   SDValue Cond = Op.getOperand(0);
10080   SDValue LHS = Op.getOperand(1);
10081   SDValue RHS = Op.getOperand(2);
10082   SDLoc dl(Op);
10083   MVT VT = Op.getSimpleValueType();
10084
10085   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10086     return SDValue();
10087   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10088
10089   // Only non-legal VSELECTs reach this lowering, convert those into generic
10090   // shuffles and re-use the shuffle lowering path for blends.
10091   SmallVector<int, 32> Mask;
10092   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10093     SDValue CondElt = CondBV->getOperand(i);
10094     Mask.push_back(
10095         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10096   }
10097   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10098 }
10099
10100 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10101   // A vselect where all conditions and data are constants can be optimized into
10102   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10103   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10104       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10105       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10106     return SDValue();
10107
10108   // Try to lower this to a blend-style vector shuffle. This can handle all
10109   // constant condition cases.
10110   SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG);
10111   if (BlendOp.getNode())
10112     return BlendOp;
10113
10114   // Variable blends are only legal from SSE4.1 onward.
10115   if (!Subtarget->hasSSE41())
10116     return SDValue();
10117
10118   // Some types for vselect were previously set to Expand, not Legal or
10119   // Custom. Return an empty SDValue so we fall-through to Expand, after
10120   // the Custom lowering phase.
10121   MVT VT = Op.getSimpleValueType();
10122   switch (VT.SimpleTy) {
10123   default:
10124     break;
10125   case MVT::v8i16:
10126   case MVT::v16i16:
10127     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10128       break;
10129     return SDValue();
10130   }
10131
10132   // We couldn't create a "Blend with immediate" node.
10133   // This node should still be legal, but we'll have to emit a blendv*
10134   // instruction.
10135   return Op;
10136 }
10137
10138 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10139   MVT VT = Op.getSimpleValueType();
10140   SDLoc dl(Op);
10141
10142   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10143     return SDValue();
10144
10145   if (VT.getSizeInBits() == 8) {
10146     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10147                                   Op.getOperand(0), Op.getOperand(1));
10148     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10149                                   DAG.getValueType(VT));
10150     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10151   }
10152
10153   if (VT.getSizeInBits() == 16) {
10154     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10155     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10156     if (Idx == 0)
10157       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10158                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10159                                      DAG.getNode(ISD::BITCAST, dl,
10160                                                  MVT::v4i32,
10161                                                  Op.getOperand(0)),
10162                                      Op.getOperand(1)));
10163     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10164                                   Op.getOperand(0), Op.getOperand(1));
10165     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10166                                   DAG.getValueType(VT));
10167     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10168   }
10169
10170   if (VT == MVT::f32) {
10171     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10172     // the result back to FR32 register. It's only worth matching if the
10173     // result has a single use which is a store or a bitcast to i32.  And in
10174     // the case of a store, it's not worth it if the index is a constant 0,
10175     // because a MOVSSmr can be used instead, which is smaller and faster.
10176     if (!Op.hasOneUse())
10177       return SDValue();
10178     SDNode *User = *Op.getNode()->use_begin();
10179     if ((User->getOpcode() != ISD::STORE ||
10180          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10181           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10182         (User->getOpcode() != ISD::BITCAST ||
10183          User->getValueType(0) != MVT::i32))
10184       return SDValue();
10185     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10186                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
10187                                               Op.getOperand(0)),
10188                                               Op.getOperand(1));
10189     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
10190   }
10191
10192   if (VT == MVT::i32 || VT == MVT::i64) {
10193     // ExtractPS/pextrq works with constant index.
10194     if (isa<ConstantSDNode>(Op.getOperand(1)))
10195       return Op;
10196   }
10197   return SDValue();
10198 }
10199
10200 /// Extract one bit from mask vector, like v16i1 or v8i1.
10201 /// AVX-512 feature.
10202 SDValue
10203 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10204   SDValue Vec = Op.getOperand(0);
10205   SDLoc dl(Vec);
10206   MVT VecVT = Vec.getSimpleValueType();
10207   SDValue Idx = Op.getOperand(1);
10208   MVT EltVT = Op.getSimpleValueType();
10209
10210   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10211   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10212          "Unexpected vector type in ExtractBitFromMaskVector");
10213
10214   // variable index can't be handled in mask registers,
10215   // extend vector to VR512
10216   if (!isa<ConstantSDNode>(Idx)) {
10217     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10218     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10219     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10220                               ExtVT.getVectorElementType(), Ext, Idx);
10221     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10222   }
10223
10224   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10225   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10226   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10227     rc = getRegClassFor(MVT::v16i1);
10228   unsigned MaxSift = rc->getSize()*8 - 1;
10229   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10230                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10231   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10232                     DAG.getConstant(MaxSift, MVT::i8));
10233   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10234                        DAG.getIntPtrConstant(0));
10235 }
10236
10237 SDValue
10238 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10239                                            SelectionDAG &DAG) const {
10240   SDLoc dl(Op);
10241   SDValue Vec = Op.getOperand(0);
10242   MVT VecVT = Vec.getSimpleValueType();
10243   SDValue Idx = Op.getOperand(1);
10244
10245   if (Op.getSimpleValueType() == MVT::i1)
10246     return ExtractBitFromMaskVector(Op, DAG);
10247
10248   if (!isa<ConstantSDNode>(Idx)) {
10249     if (VecVT.is512BitVector() ||
10250         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10251          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10252
10253       MVT MaskEltVT =
10254         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10255       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10256                                     MaskEltVT.getSizeInBits());
10257
10258       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10259       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10260                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10261                                 Idx, DAG.getConstant(0, getPointerTy()));
10262       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10263       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10264                         Perm, DAG.getConstant(0, getPointerTy()));
10265     }
10266     return SDValue();
10267   }
10268
10269   // If this is a 256-bit vector result, first extract the 128-bit vector and
10270   // then extract the element from the 128-bit vector.
10271   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10272
10273     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10274     // Get the 128-bit vector.
10275     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10276     MVT EltVT = VecVT.getVectorElementType();
10277
10278     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10279
10280     //if (IdxVal >= NumElems/2)
10281     //  IdxVal -= NumElems/2;
10282     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10283     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10284                        DAG.getConstant(IdxVal, MVT::i32));
10285   }
10286
10287   assert(VecVT.is128BitVector() && "Unexpected vector length");
10288
10289   if (Subtarget->hasSSE41()) {
10290     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10291     if (Res.getNode())
10292       return Res;
10293   }
10294
10295   MVT VT = Op.getSimpleValueType();
10296   // TODO: handle v16i8.
10297   if (VT.getSizeInBits() == 16) {
10298     SDValue Vec = Op.getOperand(0);
10299     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10300     if (Idx == 0)
10301       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10302                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10303                                      DAG.getNode(ISD::BITCAST, dl,
10304                                                  MVT::v4i32, Vec),
10305                                      Op.getOperand(1)));
10306     // Transform it so it match pextrw which produces a 32-bit result.
10307     MVT EltVT = MVT::i32;
10308     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10309                                   Op.getOperand(0), Op.getOperand(1));
10310     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10311                                   DAG.getValueType(VT));
10312     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10313   }
10314
10315   if (VT.getSizeInBits() == 32) {
10316     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10317     if (Idx == 0)
10318       return Op;
10319
10320     // SHUFPS the element to the lowest double word, then movss.
10321     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10322     MVT VVT = Op.getOperand(0).getSimpleValueType();
10323     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10324                                        DAG.getUNDEF(VVT), Mask);
10325     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10326                        DAG.getIntPtrConstant(0));
10327   }
10328
10329   if (VT.getSizeInBits() == 64) {
10330     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10331     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10332     //        to match extract_elt for f64.
10333     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10334     if (Idx == 0)
10335       return Op;
10336
10337     // UNPCKHPD the element to the lowest double word, then movsd.
10338     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10339     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10340     int Mask[2] = { 1, -1 };
10341     MVT VVT = Op.getOperand(0).getSimpleValueType();
10342     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10343                                        DAG.getUNDEF(VVT), Mask);
10344     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10345                        DAG.getIntPtrConstant(0));
10346   }
10347
10348   return SDValue();
10349 }
10350
10351 /// Insert one bit to mask vector, like v16i1 or v8i1.
10352 /// AVX-512 feature.
10353 SDValue
10354 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10355   SDLoc dl(Op);
10356   SDValue Vec = Op.getOperand(0);
10357   SDValue Elt = Op.getOperand(1);
10358   SDValue Idx = Op.getOperand(2);
10359   MVT VecVT = Vec.getSimpleValueType();
10360
10361   if (!isa<ConstantSDNode>(Idx)) {
10362     // Non constant index. Extend source and destination,
10363     // insert element and then truncate the result.
10364     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10365     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10366     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10367       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10368       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10369     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10370   }
10371
10372   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10373   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10374   if (Vec.getOpcode() == ISD::UNDEF)
10375     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10376                        DAG.getConstant(IdxVal, MVT::i8));
10377   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10378   unsigned MaxSift = rc->getSize()*8 - 1;
10379   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10380                     DAG.getConstant(MaxSift, MVT::i8));
10381   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
10382                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10383   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10384 }
10385
10386 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10387                                                   SelectionDAG &DAG) const {
10388   MVT VT = Op.getSimpleValueType();
10389   MVT EltVT = VT.getVectorElementType();
10390
10391   if (EltVT == MVT::i1)
10392     return InsertBitToMaskVector(Op, DAG);
10393
10394   SDLoc dl(Op);
10395   SDValue N0 = Op.getOperand(0);
10396   SDValue N1 = Op.getOperand(1);
10397   SDValue N2 = Op.getOperand(2);
10398   if (!isa<ConstantSDNode>(N2))
10399     return SDValue();
10400   auto *N2C = cast<ConstantSDNode>(N2);
10401   unsigned IdxVal = N2C->getZExtValue();
10402
10403   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10404   // into that, and then insert the subvector back into the result.
10405   if (VT.is256BitVector() || VT.is512BitVector()) {
10406     // Get the desired 128-bit vector half.
10407     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10408
10409     // Insert the element into the desired half.
10410     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10411     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10412
10413     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10414                     DAG.getConstant(IdxIn128, MVT::i32));
10415
10416     // Insert the changed part back to the 256-bit vector
10417     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10418   }
10419   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10420
10421   if (Subtarget->hasSSE41()) {
10422     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10423       unsigned Opc;
10424       if (VT == MVT::v8i16) {
10425         Opc = X86ISD::PINSRW;
10426       } else {
10427         assert(VT == MVT::v16i8);
10428         Opc = X86ISD::PINSRB;
10429       }
10430
10431       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10432       // argument.
10433       if (N1.getValueType() != MVT::i32)
10434         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10435       if (N2.getValueType() != MVT::i32)
10436         N2 = DAG.getIntPtrConstant(IdxVal);
10437       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10438     }
10439
10440     if (EltVT == MVT::f32) {
10441       // Bits [7:6] of the constant are the source select.  This will always be
10442       //  zero here.  The DAG Combiner may combine an extract_elt index into
10443       //  these
10444       //  bits.  For example (insert (extract, 3), 2) could be matched by
10445       //  putting
10446       //  the '3' into bits [7:6] of X86ISD::INSERTPS.
10447       // Bits [5:4] of the constant are the destination select.  This is the
10448       //  value of the incoming immediate.
10449       // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
10450       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10451       N2 = DAG.getIntPtrConstant(IdxVal << 4);
10452       // Create this as a scalar to vector..
10453       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10454       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10455     }
10456
10457     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10458       // PINSR* works with constant index.
10459       return Op;
10460     }
10461   }
10462
10463   if (EltVT == MVT::i8)
10464     return SDValue();
10465
10466   if (EltVT.getSizeInBits() == 16) {
10467     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10468     // as its second argument.
10469     if (N1.getValueType() != MVT::i32)
10470       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10471     if (N2.getValueType() != MVT::i32)
10472       N2 = DAG.getIntPtrConstant(IdxVal);
10473     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10474   }
10475   return SDValue();
10476 }
10477
10478 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10479   SDLoc dl(Op);
10480   MVT OpVT = Op.getSimpleValueType();
10481
10482   // If this is a 256-bit vector result, first insert into a 128-bit
10483   // vector and then insert into the 256-bit vector.
10484   if (!OpVT.is128BitVector()) {
10485     // Insert into a 128-bit vector.
10486     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10487     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10488                                  OpVT.getVectorNumElements() / SizeFactor);
10489
10490     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10491
10492     // Insert the 128-bit vector.
10493     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10494   }
10495
10496   if (OpVT == MVT::v1i64 &&
10497       Op.getOperand(0).getValueType() == MVT::i64)
10498     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10499
10500   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10501   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10502   return DAG.getNode(ISD::BITCAST, dl, OpVT,
10503                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
10504 }
10505
10506 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10507 // a simple subregister reference or explicit instructions to grab
10508 // upper bits of a vector.
10509 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10510                                       SelectionDAG &DAG) {
10511   SDLoc dl(Op);
10512   SDValue In =  Op.getOperand(0);
10513   SDValue Idx = Op.getOperand(1);
10514   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10515   MVT ResVT   = Op.getSimpleValueType();
10516   MVT InVT    = In.getSimpleValueType();
10517
10518   if (Subtarget->hasFp256()) {
10519     if (ResVT.is128BitVector() &&
10520         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10521         isa<ConstantSDNode>(Idx)) {
10522       return Extract128BitVector(In, IdxVal, DAG, dl);
10523     }
10524     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10525         isa<ConstantSDNode>(Idx)) {
10526       return Extract256BitVector(In, IdxVal, DAG, dl);
10527     }
10528   }
10529   return SDValue();
10530 }
10531
10532 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10533 // simple superregister reference or explicit instructions to insert
10534 // the upper bits of a vector.
10535 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10536                                      SelectionDAG &DAG) {
10537   if (!Subtarget->hasAVX())
10538     return SDValue();
10539
10540   SDLoc dl(Op);
10541   SDValue Vec = Op.getOperand(0);
10542   SDValue SubVec = Op.getOperand(1);
10543   SDValue Idx = Op.getOperand(2);
10544
10545   if (!isa<ConstantSDNode>(Idx))
10546     return SDValue();
10547
10548   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10549   MVT OpVT = Op.getSimpleValueType();
10550   MVT SubVecVT = SubVec.getSimpleValueType();
10551
10552   // Fold two 16-byte subvector loads into one 32-byte load:
10553   // (insert_subvector (insert_subvector undef, (load addr), 0),
10554   //                   (load addr + 16), Elts/2)
10555   // --> load32 addr
10556   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10557       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10558       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10559       !Subtarget->isUnalignedMem32Slow()) {
10560     SDValue SubVec2 = Vec.getOperand(1);
10561     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10562       if (Idx2->getZExtValue() == 0) {
10563         SDValue Ops[] = { SubVec2, SubVec };
10564         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10565         if (LD.getNode())
10566           return LD;
10567       }
10568     }
10569   }
10570
10571   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
10572       SubVecVT.is128BitVector())
10573     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10574
10575   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
10576     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10577
10578   return SDValue();
10579 }
10580
10581 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10582 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10583 // one of the above mentioned nodes. It has to be wrapped because otherwise
10584 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10585 // be used to form addressing mode. These wrapped nodes will be selected
10586 // into MOV32ri.
10587 SDValue
10588 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10589   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10590
10591   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10592   // global base reg.
10593   unsigned char OpFlag = 0;
10594   unsigned WrapperKind = X86ISD::Wrapper;
10595   CodeModel::Model M = DAG.getTarget().getCodeModel();
10596
10597   if (Subtarget->isPICStyleRIPRel() &&
10598       (M == CodeModel::Small || M == CodeModel::Kernel))
10599     WrapperKind = X86ISD::WrapperRIP;
10600   else if (Subtarget->isPICStyleGOT())
10601     OpFlag = X86II::MO_GOTOFF;
10602   else if (Subtarget->isPICStyleStubPIC())
10603     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10604
10605   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
10606                                              CP->getAlignment(),
10607                                              CP->getOffset(), OpFlag);
10608   SDLoc DL(CP);
10609   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10610   // With PIC, the address is actually $g + Offset.
10611   if (OpFlag) {
10612     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10613                          DAG.getNode(X86ISD::GlobalBaseReg,
10614                                      SDLoc(), getPointerTy()),
10615                          Result);
10616   }
10617
10618   return Result;
10619 }
10620
10621 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
10622   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
10623
10624   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10625   // global base reg.
10626   unsigned char OpFlag = 0;
10627   unsigned WrapperKind = X86ISD::Wrapper;
10628   CodeModel::Model M = DAG.getTarget().getCodeModel();
10629
10630   if (Subtarget->isPICStyleRIPRel() &&
10631       (M == CodeModel::Small || M == CodeModel::Kernel))
10632     WrapperKind = X86ISD::WrapperRIP;
10633   else if (Subtarget->isPICStyleGOT())
10634     OpFlag = X86II::MO_GOTOFF;
10635   else if (Subtarget->isPICStyleStubPIC())
10636     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10637
10638   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
10639                                           OpFlag);
10640   SDLoc DL(JT);
10641   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10642
10643   // With PIC, the address is actually $g + Offset.
10644   if (OpFlag)
10645     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10646                          DAG.getNode(X86ISD::GlobalBaseReg,
10647                                      SDLoc(), getPointerTy()),
10648                          Result);
10649
10650   return Result;
10651 }
10652
10653 SDValue
10654 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
10655   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
10656
10657   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10658   // global base reg.
10659   unsigned char OpFlag = 0;
10660   unsigned WrapperKind = X86ISD::Wrapper;
10661   CodeModel::Model M = DAG.getTarget().getCodeModel();
10662
10663   if (Subtarget->isPICStyleRIPRel() &&
10664       (M == CodeModel::Small || M == CodeModel::Kernel)) {
10665     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
10666       OpFlag = X86II::MO_GOTPCREL;
10667     WrapperKind = X86ISD::WrapperRIP;
10668   } else if (Subtarget->isPICStyleGOT()) {
10669     OpFlag = X86II::MO_GOT;
10670   } else if (Subtarget->isPICStyleStubPIC()) {
10671     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
10672   } else if (Subtarget->isPICStyleStubNoDynamic()) {
10673     OpFlag = X86II::MO_DARWIN_NONLAZY;
10674   }
10675
10676   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
10677
10678   SDLoc DL(Op);
10679   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10680
10681   // With PIC, the address is actually $g + Offset.
10682   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
10683       !Subtarget->is64Bit()) {
10684     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10685                          DAG.getNode(X86ISD::GlobalBaseReg,
10686                                      SDLoc(), getPointerTy()),
10687                          Result);
10688   }
10689
10690   // For symbols that require a load from a stub to get the address, emit the
10691   // load.
10692   if (isGlobalStubReference(OpFlag))
10693     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
10694                          MachinePointerInfo::getGOT(), false, false, false, 0);
10695
10696   return Result;
10697 }
10698
10699 SDValue
10700 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
10701   // Create the TargetBlockAddressAddress node.
10702   unsigned char OpFlags =
10703     Subtarget->ClassifyBlockAddressReference();
10704   CodeModel::Model M = DAG.getTarget().getCodeModel();
10705   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
10706   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
10707   SDLoc dl(Op);
10708   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
10709                                              OpFlags);
10710
10711   if (Subtarget->isPICStyleRIPRel() &&
10712       (M == CodeModel::Small || M == CodeModel::Kernel))
10713     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10714   else
10715     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10716
10717   // With PIC, the address is actually $g + Offset.
10718   if (isGlobalRelativeToPICBase(OpFlags)) {
10719     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10720                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10721                          Result);
10722   }
10723
10724   return Result;
10725 }
10726
10727 SDValue
10728 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
10729                                       int64_t Offset, SelectionDAG &DAG) const {
10730   // Create the TargetGlobalAddress node, folding in the constant
10731   // offset if it is legal.
10732   unsigned char OpFlags =
10733       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
10734   CodeModel::Model M = DAG.getTarget().getCodeModel();
10735   SDValue Result;
10736   if (OpFlags == X86II::MO_NO_FLAG &&
10737       X86::isOffsetSuitableForCodeModel(Offset, M)) {
10738     // A direct static reference to a global.
10739     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
10740     Offset = 0;
10741   } else {
10742     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
10743   }
10744
10745   if (Subtarget->isPICStyleRIPRel() &&
10746       (M == CodeModel::Small || M == CodeModel::Kernel))
10747     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10748   else
10749     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10750
10751   // With PIC, the address is actually $g + Offset.
10752   if (isGlobalRelativeToPICBase(OpFlags)) {
10753     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10754                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10755                          Result);
10756   }
10757
10758   // For globals that require a load from a stub to get the address, emit the
10759   // load.
10760   if (isGlobalStubReference(OpFlags))
10761     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
10762                          MachinePointerInfo::getGOT(), false, false, false, 0);
10763
10764   // If there was a non-zero offset that we didn't fold, create an explicit
10765   // addition for it.
10766   if (Offset != 0)
10767     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
10768                          DAG.getConstant(Offset, getPointerTy()));
10769
10770   return Result;
10771 }
10772
10773 SDValue
10774 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
10775   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
10776   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
10777   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
10778 }
10779
10780 static SDValue
10781 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
10782            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
10783            unsigned char OperandFlags, bool LocalDynamic = false) {
10784   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10785   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10786   SDLoc dl(GA);
10787   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10788                                            GA->getValueType(0),
10789                                            GA->getOffset(),
10790                                            OperandFlags);
10791
10792   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
10793                                            : X86ISD::TLSADDR;
10794
10795   if (InFlag) {
10796     SDValue Ops[] = { Chain,  TGA, *InFlag };
10797     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10798   } else {
10799     SDValue Ops[]  = { Chain, TGA };
10800     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10801   }
10802
10803   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
10804   MFI->setAdjustsStack(true);
10805   MFI->setHasCalls(true);
10806
10807   SDValue Flag = Chain.getValue(1);
10808   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
10809 }
10810
10811 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
10812 static SDValue
10813 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10814                                 const EVT PtrVT) {
10815   SDValue InFlag;
10816   SDLoc dl(GA);  // ? function entry point might be better
10817   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10818                                    DAG.getNode(X86ISD::GlobalBaseReg,
10819                                                SDLoc(), PtrVT), InFlag);
10820   InFlag = Chain.getValue(1);
10821
10822   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
10823 }
10824
10825 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
10826 static SDValue
10827 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10828                                 const EVT PtrVT) {
10829   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
10830                     X86::RAX, X86II::MO_TLSGD);
10831 }
10832
10833 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
10834                                            SelectionDAG &DAG,
10835                                            const EVT PtrVT,
10836                                            bool is64Bit) {
10837   SDLoc dl(GA);
10838
10839   // Get the start address of the TLS block for this module.
10840   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
10841       .getInfo<X86MachineFunctionInfo>();
10842   MFI->incNumLocalDynamicTLSAccesses();
10843
10844   SDValue Base;
10845   if (is64Bit) {
10846     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
10847                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
10848   } else {
10849     SDValue InFlag;
10850     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10851         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
10852     InFlag = Chain.getValue(1);
10853     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
10854                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
10855   }
10856
10857   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
10858   // of Base.
10859
10860   // Build x@dtpoff.
10861   unsigned char OperandFlags = X86II::MO_DTPOFF;
10862   unsigned WrapperKind = X86ISD::Wrapper;
10863   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10864                                            GA->getValueType(0),
10865                                            GA->getOffset(), OperandFlags);
10866   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10867
10868   // Add x@dtpoff with the base.
10869   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
10870 }
10871
10872 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
10873 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10874                                    const EVT PtrVT, TLSModel::Model model,
10875                                    bool is64Bit, bool isPIC) {
10876   SDLoc dl(GA);
10877
10878   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
10879   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
10880                                                          is64Bit ? 257 : 256));
10881
10882   SDValue ThreadPointer =
10883       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0),
10884                   MachinePointerInfo(Ptr), false, false, false, 0);
10885
10886   unsigned char OperandFlags = 0;
10887   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
10888   // initialexec.
10889   unsigned WrapperKind = X86ISD::Wrapper;
10890   if (model == TLSModel::LocalExec) {
10891     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
10892   } else if (model == TLSModel::InitialExec) {
10893     if (is64Bit) {
10894       OperandFlags = X86II::MO_GOTTPOFF;
10895       WrapperKind = X86ISD::WrapperRIP;
10896     } else {
10897       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
10898     }
10899   } else {
10900     llvm_unreachable("Unexpected model");
10901   }
10902
10903   // emit "addl x@ntpoff,%eax" (local exec)
10904   // or "addl x@indntpoff,%eax" (initial exec)
10905   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
10906   SDValue TGA =
10907       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
10908                                  GA->getOffset(), OperandFlags);
10909   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10910
10911   if (model == TLSModel::InitialExec) {
10912     if (isPIC && !is64Bit) {
10913       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
10914                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
10915                            Offset);
10916     }
10917
10918     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
10919                          MachinePointerInfo::getGOT(), false, false, false, 0);
10920   }
10921
10922   // The address of the thread local variable is the add of the thread
10923   // pointer with the offset of the variable.
10924   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
10925 }
10926
10927 SDValue
10928 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
10929
10930   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
10931   const GlobalValue *GV = GA->getGlobal();
10932
10933   if (Subtarget->isTargetELF()) {
10934     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
10935
10936     switch (model) {
10937       case TLSModel::GeneralDynamic:
10938         if (Subtarget->is64Bit())
10939           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
10940         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
10941       case TLSModel::LocalDynamic:
10942         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
10943                                            Subtarget->is64Bit());
10944       case TLSModel::InitialExec:
10945       case TLSModel::LocalExec:
10946         return LowerToTLSExecModel(
10947             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
10948             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
10949     }
10950     llvm_unreachable("Unknown TLS model.");
10951   }
10952
10953   if (Subtarget->isTargetDarwin()) {
10954     // Darwin only has one model of TLS.  Lower to that.
10955     unsigned char OpFlag = 0;
10956     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
10957                            X86ISD::WrapperRIP : X86ISD::Wrapper;
10958
10959     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10960     // global base reg.
10961     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
10962                  !Subtarget->is64Bit();
10963     if (PIC32)
10964       OpFlag = X86II::MO_TLVP_PIC_BASE;
10965     else
10966       OpFlag = X86II::MO_TLVP;
10967     SDLoc DL(Op);
10968     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
10969                                                 GA->getValueType(0),
10970                                                 GA->getOffset(), OpFlag);
10971     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10972
10973     // With PIC32, the address is actually $g + Offset.
10974     if (PIC32)
10975       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10976                            DAG.getNode(X86ISD::GlobalBaseReg,
10977                                        SDLoc(), getPointerTy()),
10978                            Offset);
10979
10980     // Lowering the machine isd will make sure everything is in the right
10981     // location.
10982     SDValue Chain = DAG.getEntryNode();
10983     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10984     SDValue Args[] = { Chain, Offset };
10985     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
10986
10987     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
10988     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10989     MFI->setAdjustsStack(true);
10990
10991     // And our return value (tls address) is in the standard call return value
10992     // location.
10993     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10994     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
10995                               Chain.getValue(1));
10996   }
10997
10998   if (Subtarget->isTargetKnownWindowsMSVC() ||
10999       Subtarget->isTargetWindowsGNU()) {
11000     // Just use the implicit TLS architecture
11001     // Need to generate someting similar to:
11002     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11003     //                                  ; from TEB
11004     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11005     //   mov     rcx, qword [rdx+rcx*8]
11006     //   mov     eax, .tls$:tlsvar
11007     //   [rax+rcx] contains the address
11008     // Windows 64bit: gs:0x58
11009     // Windows 32bit: fs:__tls_array
11010
11011     SDLoc dl(GA);
11012     SDValue Chain = DAG.getEntryNode();
11013
11014     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11015     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11016     // use its literal value of 0x2C.
11017     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11018                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11019                                                              256)
11020                                         : Type::getInt32PtrTy(*DAG.getContext(),
11021                                                               257));
11022
11023     SDValue TlsArray =
11024         Subtarget->is64Bit()
11025             ? DAG.getIntPtrConstant(0x58)
11026             : (Subtarget->isTargetWindowsGNU()
11027                    ? DAG.getIntPtrConstant(0x2C)
11028                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11029
11030     SDValue ThreadPointer =
11031         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11032                     MachinePointerInfo(Ptr), false, false, false, 0);
11033
11034     // Load the _tls_index variable
11035     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11036     if (Subtarget->is64Bit())
11037       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
11038                            IDX, MachinePointerInfo(), MVT::i32,
11039                            false, false, false, 0);
11040     else
11041       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11042                         false, false, false, 0);
11043
11044     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()),
11045                                     getPointerTy());
11046     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11047
11048     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11049     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11050                       false, false, false, 0);
11051
11052     // Get the offset of start of .tls section
11053     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11054                                              GA->getValueType(0),
11055                                              GA->getOffset(), X86II::MO_SECREL);
11056     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11057
11058     // The address of the thread local variable is the add of the thread
11059     // pointer with the offset of the variable.
11060     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11061   }
11062
11063   llvm_unreachable("TLS not implemented for this target.");
11064 }
11065
11066 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11067 /// and take a 2 x i32 value to shift plus a shift amount.
11068 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11069   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11070   MVT VT = Op.getSimpleValueType();
11071   unsigned VTBits = VT.getSizeInBits();
11072   SDLoc dl(Op);
11073   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11074   SDValue ShOpLo = Op.getOperand(0);
11075   SDValue ShOpHi = Op.getOperand(1);
11076   SDValue ShAmt  = Op.getOperand(2);
11077   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11078   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11079   // during isel.
11080   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11081                                   DAG.getConstant(VTBits - 1, MVT::i8));
11082   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11083                                      DAG.getConstant(VTBits - 1, MVT::i8))
11084                        : DAG.getConstant(0, VT);
11085
11086   SDValue Tmp2, Tmp3;
11087   if (Op.getOpcode() == ISD::SHL_PARTS) {
11088     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11089     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11090   } else {
11091     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11092     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11093   }
11094
11095   // If the shift amount is larger or equal than the width of a part we can't
11096   // rely on the results of shld/shrd. Insert a test and select the appropriate
11097   // values for large shift amounts.
11098   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11099                                 DAG.getConstant(VTBits, MVT::i8));
11100   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11101                              AndNode, DAG.getConstant(0, MVT::i8));
11102
11103   SDValue Hi, Lo;
11104   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
11105   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11106   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11107
11108   if (Op.getOpcode() == ISD::SHL_PARTS) {
11109     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11110     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11111   } else {
11112     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11113     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11114   }
11115
11116   SDValue Ops[2] = { Lo, Hi };
11117   return DAG.getMergeValues(Ops, dl);
11118 }
11119
11120 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11121                                            SelectionDAG &DAG) const {
11122   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11123   SDLoc dl(Op);
11124
11125   if (SrcVT.isVector()) {
11126     if (SrcVT.getVectorElementType() == MVT::i1) {
11127       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11128       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11129                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11130                                      Op.getOperand(0)));
11131     }
11132     return SDValue();
11133   }
11134
11135   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11136          "Unknown SINT_TO_FP to lower!");
11137
11138   // These are really Legal; return the operand so the caller accepts it as
11139   // Legal.
11140   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11141     return Op;
11142   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11143       Subtarget->is64Bit()) {
11144     return Op;
11145   }
11146
11147   unsigned Size = SrcVT.getSizeInBits()/8;
11148   MachineFunction &MF = DAG.getMachineFunction();
11149   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11150   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11151   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11152                                StackSlot,
11153                                MachinePointerInfo::getFixedStack(SSFI),
11154                                false, false, 0);
11155   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11156 }
11157
11158 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11159                                      SDValue StackSlot,
11160                                      SelectionDAG &DAG) const {
11161   // Build the FILD
11162   SDLoc DL(Op);
11163   SDVTList Tys;
11164   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11165   if (useSSE)
11166     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11167   else
11168     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11169
11170   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11171
11172   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11173   MachineMemOperand *MMO;
11174   if (FI) {
11175     int SSFI = FI->getIndex();
11176     MMO =
11177       DAG.getMachineFunction()
11178       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11179                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11180   } else {
11181     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11182     StackSlot = StackSlot.getOperand(1);
11183   }
11184   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11185   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11186                                            X86ISD::FILD, DL,
11187                                            Tys, Ops, SrcVT, MMO);
11188
11189   if (useSSE) {
11190     Chain = Result.getValue(1);
11191     SDValue InFlag = Result.getValue(2);
11192
11193     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11194     // shouldn't be necessary except that RFP cannot be live across
11195     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11196     MachineFunction &MF = DAG.getMachineFunction();
11197     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11198     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11199     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11200     Tys = DAG.getVTList(MVT::Other);
11201     SDValue Ops[] = {
11202       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11203     };
11204     MachineMemOperand *MMO =
11205       DAG.getMachineFunction()
11206       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11207                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11208
11209     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11210                                     Ops, Op.getValueType(), MMO);
11211     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11212                          MachinePointerInfo::getFixedStack(SSFI),
11213                          false, false, false, 0);
11214   }
11215
11216   return Result;
11217 }
11218
11219 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11220 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11221                                                SelectionDAG &DAG) const {
11222   // This algorithm is not obvious. Here it is what we're trying to output:
11223   /*
11224      movq       %rax,  %xmm0
11225      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11226      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11227      #ifdef __SSE3__
11228        haddpd   %xmm0, %xmm0
11229      #else
11230        pshufd   $0x4e, %xmm0, %xmm1
11231        addpd    %xmm1, %xmm0
11232      #endif
11233   */
11234
11235   SDLoc dl(Op);
11236   LLVMContext *Context = DAG.getContext();
11237
11238   // Build some magic constants.
11239   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11240   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11241   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11242
11243   SmallVector<Constant*,2> CV1;
11244   CV1.push_back(
11245     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11246                                       APInt(64, 0x4330000000000000ULL))));
11247   CV1.push_back(
11248     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11249                                       APInt(64, 0x4530000000000000ULL))));
11250   Constant *C1 = ConstantVector::get(CV1);
11251   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11252
11253   // Load the 64-bit value into an XMM register.
11254   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11255                             Op.getOperand(0));
11256   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11257                               MachinePointerInfo::getConstantPool(),
11258                               false, false, false, 16);
11259   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
11260                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
11261                               CLod0);
11262
11263   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11264                               MachinePointerInfo::getConstantPool(),
11265                               false, false, false, 16);
11266   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
11267   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11268   SDValue Result;
11269
11270   if (Subtarget->hasSSE3()) {
11271     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11272     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11273   } else {
11274     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
11275     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11276                                            S2F, 0x4E, DAG);
11277     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11278                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
11279                          Sub);
11280   }
11281
11282   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11283                      DAG.getIntPtrConstant(0));
11284 }
11285
11286 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11287 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11288                                                SelectionDAG &DAG) const {
11289   SDLoc dl(Op);
11290   // FP constant to bias correct the final result.
11291   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
11292                                    MVT::f64);
11293
11294   // Load the 32-bit value into an XMM register.
11295   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11296                              Op.getOperand(0));
11297
11298   // Zero out the upper parts of the register.
11299   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11300
11301   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11302                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
11303                      DAG.getIntPtrConstant(0));
11304
11305   // Or the load with the bias.
11306   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
11307                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11308                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11309                                                    MVT::v2f64, Load)),
11310                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11311                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11312                                                    MVT::v2f64, Bias)));
11313   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11314                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
11315                    DAG.getIntPtrConstant(0));
11316
11317   // Subtract the bias.
11318   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11319
11320   // Handle final rounding.
11321   EVT DestVT = Op.getValueType();
11322
11323   if (DestVT.bitsLT(MVT::f64))
11324     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11325                        DAG.getIntPtrConstant(0));
11326   if (DestVT.bitsGT(MVT::f64))
11327     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11328
11329   // Handle final rounding.
11330   return Sub;
11331 }
11332
11333 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11334                                      const X86Subtarget &Subtarget) {
11335   // The algorithm is the following:
11336   // #ifdef __SSE4_1__
11337   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11338   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11339   //                                 (uint4) 0x53000000, 0xaa);
11340   // #else
11341   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11342   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11343   // #endif
11344   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11345   //     return (float4) lo + fhi;
11346
11347   SDLoc DL(Op);
11348   SDValue V = Op->getOperand(0);
11349   EVT VecIntVT = V.getValueType();
11350   bool Is128 = VecIntVT == MVT::v4i32;
11351   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11352   // If we convert to something else than the supported type, e.g., to v4f64,
11353   // abort early.
11354   if (VecFloatVT != Op->getValueType(0))
11355     return SDValue();
11356
11357   unsigned NumElts = VecIntVT.getVectorNumElements();
11358   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11359          "Unsupported custom type");
11360   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11361
11362   // In the #idef/#else code, we have in common:
11363   // - The vector of constants:
11364   // -- 0x4b000000
11365   // -- 0x53000000
11366   // - A shift:
11367   // -- v >> 16
11368
11369   // Create the splat vector for 0x4b000000.
11370   SDValue CstLow = DAG.getConstant(0x4b000000, MVT::i32);
11371   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11372                            CstLow, CstLow, CstLow, CstLow};
11373   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11374                                   makeArrayRef(&CstLowArray[0], NumElts));
11375   // Create the splat vector for 0x53000000.
11376   SDValue CstHigh = DAG.getConstant(0x53000000, MVT::i32);
11377   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11378                             CstHigh, CstHigh, CstHigh, CstHigh};
11379   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11380                                    makeArrayRef(&CstHighArray[0], NumElts));
11381
11382   // Create the right shift.
11383   SDValue CstShift = DAG.getConstant(16, MVT::i32);
11384   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11385                              CstShift, CstShift, CstShift, CstShift};
11386   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11387                                     makeArrayRef(&CstShiftArray[0], NumElts));
11388   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11389
11390   SDValue Low, High;
11391   if (Subtarget.hasSSE41()) {
11392     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11393     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11394     SDValue VecCstLowBitcast =
11395         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstLow);
11396     SDValue VecBitcast = DAG.getNode(ISD::BITCAST, DL, VecI16VT, V);
11397     // Low will be bitcasted right away, so do not bother bitcasting back to its
11398     // original type.
11399     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11400                       VecCstLowBitcast, DAG.getConstant(0xaa, MVT::i32));
11401     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11402     //                                 (uint4) 0x53000000, 0xaa);
11403     SDValue VecCstHighBitcast =
11404         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstHigh);
11405     SDValue VecShiftBitcast =
11406         DAG.getNode(ISD::BITCAST, DL, VecI16VT, HighShift);
11407     // High will be bitcasted right away, so do not bother bitcasting back to
11408     // its original type.
11409     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11410                        VecCstHighBitcast, DAG.getConstant(0xaa, MVT::i32));
11411   } else {
11412     SDValue CstMask = DAG.getConstant(0xffff, MVT::i32);
11413     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11414                                      CstMask, CstMask, CstMask);
11415     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11416     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11417     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11418
11419     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11420     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11421   }
11422
11423   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11424   SDValue CstFAdd = DAG.getConstantFP(
11425       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), MVT::f32);
11426   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11427                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11428   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11429                                    makeArrayRef(&CstFAddArray[0], NumElts));
11430
11431   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11432   SDValue HighBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, High);
11433   SDValue FHigh =
11434       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11435   //     return (float4) lo + fhi;
11436   SDValue LowBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, Low);
11437   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11438 }
11439
11440 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11441                                                SelectionDAG &DAG) const {
11442   SDValue N0 = Op.getOperand(0);
11443   MVT SVT = N0.getSimpleValueType();
11444   SDLoc dl(Op);
11445
11446   switch (SVT.SimpleTy) {
11447   default:
11448     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11449   case MVT::v4i8:
11450   case MVT::v4i16:
11451   case MVT::v8i8:
11452   case MVT::v8i16: {
11453     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11454     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11455                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11456   }
11457   case MVT::v4i32:
11458   case MVT::v8i32:
11459     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11460   }
11461   llvm_unreachable(nullptr);
11462 }
11463
11464 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11465                                            SelectionDAG &DAG) const {
11466   SDValue N0 = Op.getOperand(0);
11467   SDLoc dl(Op);
11468
11469   if (Op.getValueType().isVector())
11470     return lowerUINT_TO_FP_vec(Op, DAG);
11471
11472   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11473   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11474   // the optimization here.
11475   if (DAG.SignBitIsZero(N0))
11476     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11477
11478   MVT SrcVT = N0.getSimpleValueType();
11479   MVT DstVT = Op.getSimpleValueType();
11480   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11481     return LowerUINT_TO_FP_i64(Op, DAG);
11482   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11483     return LowerUINT_TO_FP_i32(Op, DAG);
11484   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11485     return SDValue();
11486
11487   // Make a 64-bit buffer, and use it to build an FILD.
11488   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11489   if (SrcVT == MVT::i32) {
11490     SDValue WordOff = DAG.getConstant(4, getPointerTy());
11491     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11492                                      getPointerTy(), StackSlot, WordOff);
11493     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11494                                   StackSlot, MachinePointerInfo(),
11495                                   false, false, 0);
11496     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
11497                                   OffsetSlot, MachinePointerInfo(),
11498                                   false, false, 0);
11499     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11500     return Fild;
11501   }
11502
11503   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11504   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11505                                StackSlot, MachinePointerInfo(),
11506                                false, false, 0);
11507   // For i64 source, we need to add the appropriate power of 2 if the input
11508   // was negative.  This is the same as the optimization in
11509   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11510   // we must be careful to do the computation in x87 extended precision, not
11511   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11512   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11513   MachineMemOperand *MMO =
11514     DAG.getMachineFunction()
11515     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11516                           MachineMemOperand::MOLoad, 8, 8);
11517
11518   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11519   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11520   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11521                                          MVT::i64, MMO);
11522
11523   APInt FF(32, 0x5F800000ULL);
11524
11525   // Check whether the sign bit is set.
11526   SDValue SignSet = DAG.getSetCC(dl,
11527                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11528                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
11529                                  ISD::SETLT);
11530
11531   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
11532   SDValue FudgePtr = DAG.getConstantPool(
11533                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
11534                                          getPointerTy());
11535
11536   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
11537   SDValue Zero = DAG.getIntPtrConstant(0);
11538   SDValue Four = DAG.getIntPtrConstant(4);
11539   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
11540                                Zero, Four);
11541   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
11542
11543   // Load the value out, extending it from f32 to f80.
11544   // FIXME: Avoid the extend by constructing the right constant pool?
11545   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
11546                                  FudgePtr, MachinePointerInfo::getConstantPool(),
11547                                  MVT::f32, false, false, false, 4);
11548   // Extend everything to 80 bits to force it to be done on x87.
11549   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
11550   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
11551 }
11552
11553 std::pair<SDValue,SDValue>
11554 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
11555                                     bool IsSigned, bool IsReplace) const {
11556   SDLoc DL(Op);
11557
11558   EVT DstTy = Op.getValueType();
11559
11560   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
11561     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
11562     DstTy = MVT::i64;
11563   }
11564
11565   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11566          DstTy.getSimpleVT() >= MVT::i16 &&
11567          "Unknown FP_TO_INT to lower!");
11568
11569   // These are really Legal.
11570   if (DstTy == MVT::i32 &&
11571       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11572     return std::make_pair(SDValue(), SDValue());
11573   if (Subtarget->is64Bit() &&
11574       DstTy == MVT::i64 &&
11575       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11576     return std::make_pair(SDValue(), SDValue());
11577
11578   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11579   // stack slot, or into the FTOL runtime function.
11580   MachineFunction &MF = DAG.getMachineFunction();
11581   unsigned MemSize = DstTy.getSizeInBits()/8;
11582   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11583   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11584
11585   unsigned Opc;
11586   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11587     Opc = X86ISD::WIN_FTOL;
11588   else
11589     switch (DstTy.getSimpleVT().SimpleTy) {
11590     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11591     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11592     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11593     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11594     }
11595
11596   SDValue Chain = DAG.getEntryNode();
11597   SDValue Value = Op.getOperand(0);
11598   EVT TheVT = Op.getOperand(0).getValueType();
11599   // FIXME This causes a redundant load/store if the SSE-class value is already
11600   // in memory, such as if it is on the callstack.
11601   if (isScalarFPTypeInSSEReg(TheVT)) {
11602     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
11603     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
11604                          MachinePointerInfo::getFixedStack(SSFI),
11605                          false, false, 0);
11606     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
11607     SDValue Ops[] = {
11608       Chain, StackSlot, DAG.getValueType(TheVT)
11609     };
11610
11611     MachineMemOperand *MMO =
11612       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11613                               MachineMemOperand::MOLoad, MemSize, MemSize);
11614     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
11615     Chain = Value.getValue(1);
11616     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11617     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11618   }
11619
11620   MachineMemOperand *MMO =
11621     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11622                             MachineMemOperand::MOStore, MemSize, MemSize);
11623
11624   if (Opc != X86ISD::WIN_FTOL) {
11625     // Build the FP_TO_INT*_IN_MEM
11626     SDValue Ops[] = { Chain, Value, StackSlot };
11627     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
11628                                            Ops, DstTy, MMO);
11629     return std::make_pair(FIST, StackSlot);
11630   } else {
11631     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
11632       DAG.getVTList(MVT::Other, MVT::Glue),
11633       Chain, Value);
11634     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
11635       MVT::i32, ftol.getValue(1));
11636     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
11637       MVT::i32, eax.getValue(2));
11638     SDValue Ops[] = { eax, edx };
11639     SDValue pair = IsReplace
11640       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
11641       : DAG.getMergeValues(Ops, DL);
11642     return std::make_pair(pair, SDValue());
11643   }
11644 }
11645
11646 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
11647                               const X86Subtarget *Subtarget) {
11648   MVT VT = Op->getSimpleValueType(0);
11649   SDValue In = Op->getOperand(0);
11650   MVT InVT = In.getSimpleValueType();
11651   SDLoc dl(Op);
11652
11653   // Optimize vectors in AVX mode:
11654   //
11655   //   v8i16 -> v8i32
11656   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
11657   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
11658   //   Concat upper and lower parts.
11659   //
11660   //   v4i32 -> v4i64
11661   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
11662   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
11663   //   Concat upper and lower parts.
11664   //
11665
11666   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
11667       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
11668       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
11669     return SDValue();
11670
11671   if (Subtarget->hasInt256())
11672     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
11673
11674   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
11675   SDValue Undef = DAG.getUNDEF(InVT);
11676   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
11677   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11678   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11679
11680   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
11681                              VT.getVectorNumElements()/2);
11682
11683   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
11684   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
11685
11686   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
11687 }
11688
11689 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
11690                                         SelectionDAG &DAG) {
11691   MVT VT = Op->getSimpleValueType(0);
11692   SDValue In = Op->getOperand(0);
11693   MVT InVT = In.getSimpleValueType();
11694   SDLoc DL(Op);
11695   unsigned int NumElts = VT.getVectorNumElements();
11696   if (NumElts != 8 && NumElts != 16)
11697     return SDValue();
11698
11699   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
11700     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
11701
11702   EVT ExtVT = (NumElts == 8)? MVT::v8i64 : MVT::v16i32;
11703   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11704   // Now we have only mask extension
11705   assert(InVT.getVectorElementType() == MVT::i1);
11706   SDValue Cst = DAG.getTargetConstant(1, ExtVT.getScalarType());
11707   const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11708   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
11709   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11710   SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11711                            MachinePointerInfo::getConstantPool(),
11712                            false, false, false, Alignment);
11713
11714   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, DL, ExtVT, In, Ld);
11715   if (VT.is512BitVector())
11716     return Brcst;
11717   return DAG.getNode(X86ISD::VTRUNC, DL, VT, Brcst);
11718 }
11719
11720 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11721                                SelectionDAG &DAG) {
11722   if (Subtarget->hasFp256()) {
11723     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11724     if (Res.getNode())
11725       return Res;
11726   }
11727
11728   return SDValue();
11729 }
11730
11731 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11732                                 SelectionDAG &DAG) {
11733   SDLoc DL(Op);
11734   MVT VT = Op.getSimpleValueType();
11735   SDValue In = Op.getOperand(0);
11736   MVT SVT = In.getSimpleValueType();
11737
11738   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
11739     return LowerZERO_EXTEND_AVX512(Op, DAG);
11740
11741   if (Subtarget->hasFp256()) {
11742     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11743     if (Res.getNode())
11744       return Res;
11745   }
11746
11747   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
11748          VT.getVectorNumElements() != SVT.getVectorNumElements());
11749   return SDValue();
11750 }
11751
11752 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
11753   SDLoc DL(Op);
11754   MVT VT = Op.getSimpleValueType();
11755   SDValue In = Op.getOperand(0);
11756   MVT InVT = In.getSimpleValueType();
11757
11758   if (VT == MVT::i1) {
11759     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
11760            "Invalid scalar TRUNCATE operation");
11761     if (InVT.getSizeInBits() >= 32)
11762       return SDValue();
11763     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
11764     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
11765   }
11766   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
11767          "Invalid TRUNCATE operation");
11768
11769   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
11770     if (VT.getVectorElementType().getSizeInBits() >=8)
11771       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
11772
11773     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
11774     unsigned NumElts = InVT.getVectorNumElements();
11775     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
11776     if (InVT.getSizeInBits() < 512) {
11777       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
11778       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
11779       InVT = ExtVT;
11780     }
11781
11782     SDValue Cst = DAG.getTargetConstant(1, InVT.getVectorElementType());
11783     const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11784     SDValue CP = DAG.getConstantPool(C, getPointerTy());
11785     unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11786     SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11787                            MachinePointerInfo::getConstantPool(),
11788                            false, false, false, Alignment);
11789     SDValue OneV = DAG.getNode(X86ISD::VBROADCAST, DL, InVT, Ld);
11790     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
11791     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
11792   }
11793
11794   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
11795     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
11796     if (Subtarget->hasInt256()) {
11797       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
11798       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
11799       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
11800                                 ShufMask);
11801       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
11802                          DAG.getIntPtrConstant(0));
11803     }
11804
11805     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11806                                DAG.getIntPtrConstant(0));
11807     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11808                                DAG.getIntPtrConstant(2));
11809     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11810     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11811     static const int ShufMask[] = {0, 2, 4, 6};
11812     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
11813   }
11814
11815   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
11816     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
11817     if (Subtarget->hasInt256()) {
11818       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
11819
11820       SmallVector<SDValue,32> pshufbMask;
11821       for (unsigned i = 0; i < 2; ++i) {
11822         pshufbMask.push_back(DAG.getConstant(0x0, MVT::i8));
11823         pshufbMask.push_back(DAG.getConstant(0x1, MVT::i8));
11824         pshufbMask.push_back(DAG.getConstant(0x4, MVT::i8));
11825         pshufbMask.push_back(DAG.getConstant(0x5, MVT::i8));
11826         pshufbMask.push_back(DAG.getConstant(0x8, MVT::i8));
11827         pshufbMask.push_back(DAG.getConstant(0x9, MVT::i8));
11828         pshufbMask.push_back(DAG.getConstant(0xc, MVT::i8));
11829         pshufbMask.push_back(DAG.getConstant(0xd, MVT::i8));
11830         for (unsigned j = 0; j < 8; ++j)
11831           pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
11832       }
11833       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
11834       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
11835       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
11836
11837       static const int ShufMask[] = {0,  2,  -1,  -1};
11838       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
11839                                 &ShufMask[0]);
11840       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11841                        DAG.getIntPtrConstant(0));
11842       return DAG.getNode(ISD::BITCAST, DL, VT, In);
11843     }
11844
11845     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11846                                DAG.getIntPtrConstant(0));
11847
11848     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11849                                DAG.getIntPtrConstant(4));
11850
11851     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
11852     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
11853
11854     // The PSHUFB mask:
11855     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
11856                                    -1, -1, -1, -1, -1, -1, -1, -1};
11857
11858     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
11859     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
11860     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
11861
11862     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11863     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11864
11865     // The MOVLHPS Mask:
11866     static const int ShufMask2[] = {0, 1, 4, 5};
11867     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
11868     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
11869   }
11870
11871   // Handle truncation of V256 to V128 using shuffles.
11872   if (!VT.is128BitVector() || !InVT.is256BitVector())
11873     return SDValue();
11874
11875   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
11876
11877   unsigned NumElems = VT.getVectorNumElements();
11878   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
11879
11880   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
11881   // Prepare truncation shuffle mask
11882   for (unsigned i = 0; i != NumElems; ++i)
11883     MaskVec[i] = i * 2;
11884   SDValue V = DAG.getVectorShuffle(NVT, DL,
11885                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
11886                                    DAG.getUNDEF(NVT), &MaskVec[0]);
11887   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
11888                      DAG.getIntPtrConstant(0));
11889 }
11890
11891 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
11892                                            SelectionDAG &DAG) const {
11893   assert(!Op.getSimpleValueType().isVector());
11894
11895   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11896     /*IsSigned=*/ true, /*IsReplace=*/ false);
11897   SDValue FIST = Vals.first, StackSlot = Vals.second;
11898   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
11899   if (!FIST.getNode()) return Op;
11900
11901   if (StackSlot.getNode())
11902     // Load the result.
11903     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11904                        FIST, StackSlot, MachinePointerInfo(),
11905                        false, false, false, 0);
11906
11907   // The node is the result.
11908   return FIST;
11909 }
11910
11911 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
11912                                            SelectionDAG &DAG) const {
11913   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11914     /*IsSigned=*/ false, /*IsReplace=*/ false);
11915   SDValue FIST = Vals.first, StackSlot = Vals.second;
11916   assert(FIST.getNode() && "Unexpected failure");
11917
11918   if (StackSlot.getNode())
11919     // Load the result.
11920     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11921                        FIST, StackSlot, MachinePointerInfo(),
11922                        false, false, false, 0);
11923
11924   // The node is the result.
11925   return FIST;
11926 }
11927
11928 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
11929   SDLoc DL(Op);
11930   MVT VT = Op.getSimpleValueType();
11931   SDValue In = Op.getOperand(0);
11932   MVT SVT = In.getSimpleValueType();
11933
11934   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
11935
11936   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
11937                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
11938                                  In, DAG.getUNDEF(SVT)));
11939 }
11940
11941 /// The only differences between FABS and FNEG are the mask and the logic op.
11942 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
11943 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
11944   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
11945          "Wrong opcode for lowering FABS or FNEG.");
11946
11947   bool IsFABS = (Op.getOpcode() == ISD::FABS);
11948
11949   // If this is a FABS and it has an FNEG user, bail out to fold the combination
11950   // into an FNABS. We'll lower the FABS after that if it is still in use.
11951   if (IsFABS)
11952     for (SDNode *User : Op->uses())
11953       if (User->getOpcode() == ISD::FNEG)
11954         return Op;
11955
11956   SDValue Op0 = Op.getOperand(0);
11957   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
11958
11959   SDLoc dl(Op);
11960   MVT VT = Op.getSimpleValueType();
11961   // Assume scalar op for initialization; update for vector if needed.
11962   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
11963   // generate a 16-byte vector constant and logic op even for the scalar case.
11964   // Using a 16-byte mask allows folding the load of the mask with
11965   // the logic op, so it can save (~4 bytes) on code size.
11966   MVT EltVT = VT;
11967   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
11968   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
11969   // decide if we should generate a 16-byte constant mask when we only need 4 or
11970   // 8 bytes for the scalar case.
11971   if (VT.isVector()) {
11972     EltVT = VT.getVectorElementType();
11973     NumElts = VT.getVectorNumElements();
11974   }
11975
11976   unsigned EltBits = EltVT.getSizeInBits();
11977   LLVMContext *Context = DAG.getContext();
11978   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
11979   APInt MaskElt =
11980     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
11981   Constant *C = ConstantInt::get(*Context, MaskElt);
11982   C = ConstantVector::getSplat(NumElts, C);
11983   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11984   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
11985   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11986   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
11987                              MachinePointerInfo::getConstantPool(),
11988                              false, false, false, Alignment);
11989
11990   if (VT.isVector()) {
11991     // For a vector, cast operands to a vector type, perform the logic op,
11992     // and cast the result back to the original value type.
11993     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
11994     SDValue MaskCasted = DAG.getNode(ISD::BITCAST, dl, VecVT, Mask);
11995     SDValue Operand = IsFNABS ?
11996       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0.getOperand(0)) :
11997       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0);
11998     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
11999     return DAG.getNode(ISD::BITCAST, dl, VT,
12000                        DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12001   }
12002
12003   // If not vector, then scalar.
12004   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12005   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12006   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12007 }
12008
12009 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12010   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12011   LLVMContext *Context = DAG.getContext();
12012   SDValue Op0 = Op.getOperand(0);
12013   SDValue Op1 = Op.getOperand(1);
12014   SDLoc dl(Op);
12015   MVT VT = Op.getSimpleValueType();
12016   MVT SrcVT = Op1.getSimpleValueType();
12017
12018   // If second operand is smaller, extend it first.
12019   if (SrcVT.bitsLT(VT)) {
12020     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12021     SrcVT = VT;
12022   }
12023   // And if it is bigger, shrink it first.
12024   if (SrcVT.bitsGT(VT)) {
12025     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
12026     SrcVT = VT;
12027   }
12028
12029   // At this point the operands and the result should have the same
12030   // type, and that won't be f80 since that is not custom lowered.
12031
12032   const fltSemantics &Sem =
12033       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12034   const unsigned SizeInBits = VT.getSizeInBits();
12035
12036   SmallVector<Constant *, 4> CV(
12037       VT == MVT::f64 ? 2 : 4,
12038       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12039
12040   // First, clear all bits but the sign bit from the second operand (sign).
12041   CV[0] = ConstantFP::get(*Context,
12042                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12043   Constant *C = ConstantVector::get(CV);
12044   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12045   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12046                               MachinePointerInfo::getConstantPool(),
12047                               false, false, false, 16);
12048   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12049
12050   // Next, clear the sign bit from the first operand (magnitude).
12051   // If it's a constant, we can clear it here.
12052   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12053     APFloat APF = Op0CN->getValueAPF();
12054     // If the magnitude is a positive zero, the sign bit alone is enough.
12055     if (APF.isPosZero())
12056       return SignBit;
12057     APF.clearSign();
12058     CV[0] = ConstantFP::get(*Context, APF);
12059   } else {
12060     CV[0] = ConstantFP::get(
12061         *Context,
12062         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12063   }
12064   C = ConstantVector::get(CV);
12065   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12066   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12067                             MachinePointerInfo::getConstantPool(),
12068                             false, false, false, 16);
12069   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12070   if (!isa<ConstantFPSDNode>(Op0))
12071     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12072
12073   // OR the magnitude value with the sign bit.
12074   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12075 }
12076
12077 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12078   SDValue N0 = Op.getOperand(0);
12079   SDLoc dl(Op);
12080   MVT VT = Op.getSimpleValueType();
12081
12082   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12083   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12084                                   DAG.getConstant(1, VT));
12085   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
12086 }
12087
12088 // Check whether an OR'd tree is PTEST-able.
12089 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12090                                       SelectionDAG &DAG) {
12091   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12092
12093   if (!Subtarget->hasSSE41())
12094     return SDValue();
12095
12096   if (!Op->hasOneUse())
12097     return SDValue();
12098
12099   SDNode *N = Op.getNode();
12100   SDLoc DL(N);
12101
12102   SmallVector<SDValue, 8> Opnds;
12103   DenseMap<SDValue, unsigned> VecInMap;
12104   SmallVector<SDValue, 8> VecIns;
12105   EVT VT = MVT::Other;
12106
12107   // Recognize a special case where a vector is casted into wide integer to
12108   // test all 0s.
12109   Opnds.push_back(N->getOperand(0));
12110   Opnds.push_back(N->getOperand(1));
12111
12112   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12113     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12114     // BFS traverse all OR'd operands.
12115     if (I->getOpcode() == ISD::OR) {
12116       Opnds.push_back(I->getOperand(0));
12117       Opnds.push_back(I->getOperand(1));
12118       // Re-evaluate the number of nodes to be traversed.
12119       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12120       continue;
12121     }
12122
12123     // Quit if a non-EXTRACT_VECTOR_ELT
12124     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12125       return SDValue();
12126
12127     // Quit if without a constant index.
12128     SDValue Idx = I->getOperand(1);
12129     if (!isa<ConstantSDNode>(Idx))
12130       return SDValue();
12131
12132     SDValue ExtractedFromVec = I->getOperand(0);
12133     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12134     if (M == VecInMap.end()) {
12135       VT = ExtractedFromVec.getValueType();
12136       // Quit if not 128/256-bit vector.
12137       if (!VT.is128BitVector() && !VT.is256BitVector())
12138         return SDValue();
12139       // Quit if not the same type.
12140       if (VecInMap.begin() != VecInMap.end() &&
12141           VT != VecInMap.begin()->first.getValueType())
12142         return SDValue();
12143       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12144       VecIns.push_back(ExtractedFromVec);
12145     }
12146     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12147   }
12148
12149   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12150          "Not extracted from 128-/256-bit vector.");
12151
12152   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12153
12154   for (DenseMap<SDValue, unsigned>::const_iterator
12155         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12156     // Quit if not all elements are used.
12157     if (I->second != FullMask)
12158       return SDValue();
12159   }
12160
12161   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12162
12163   // Cast all vectors into TestVT for PTEST.
12164   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12165     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
12166
12167   // If more than one full vectors are evaluated, OR them first before PTEST.
12168   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12169     // Each iteration will OR 2 nodes and append the result until there is only
12170     // 1 node left, i.e. the final OR'd value of all vectors.
12171     SDValue LHS = VecIns[Slot];
12172     SDValue RHS = VecIns[Slot + 1];
12173     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12174   }
12175
12176   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12177                      VecIns.back(), VecIns.back());
12178 }
12179
12180 /// \brief return true if \c Op has a use that doesn't just read flags.
12181 static bool hasNonFlagsUse(SDValue Op) {
12182   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12183        ++UI) {
12184     SDNode *User = *UI;
12185     unsigned UOpNo = UI.getOperandNo();
12186     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12187       // Look pass truncate.
12188       UOpNo = User->use_begin().getOperandNo();
12189       User = *User->use_begin();
12190     }
12191
12192     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12193         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12194       return true;
12195   }
12196   return false;
12197 }
12198
12199 /// Emit nodes that will be selected as "test Op0,Op0", or something
12200 /// equivalent.
12201 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12202                                     SelectionDAG &DAG) const {
12203   if (Op.getValueType() == MVT::i1) {
12204     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12205     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12206                        DAG.getConstant(0, MVT::i8));
12207   }
12208   // CF and OF aren't always set the way we want. Determine which
12209   // of these we need.
12210   bool NeedCF = false;
12211   bool NeedOF = false;
12212   switch (X86CC) {
12213   default: break;
12214   case X86::COND_A: case X86::COND_AE:
12215   case X86::COND_B: case X86::COND_BE:
12216     NeedCF = true;
12217     break;
12218   case X86::COND_G: case X86::COND_GE:
12219   case X86::COND_L: case X86::COND_LE:
12220   case X86::COND_O: case X86::COND_NO: {
12221     // Check if we really need to set the
12222     // Overflow flag. If NoSignedWrap is present
12223     // that is not actually needed.
12224     switch (Op->getOpcode()) {
12225     case ISD::ADD:
12226     case ISD::SUB:
12227     case ISD::MUL:
12228     case ISD::SHL: {
12229       const BinaryWithFlagsSDNode *BinNode =
12230           cast<BinaryWithFlagsSDNode>(Op.getNode());
12231       if (BinNode->hasNoSignedWrap())
12232         break;
12233     }
12234     default:
12235       NeedOF = true;
12236       break;
12237     }
12238     break;
12239   }
12240   }
12241   // See if we can use the EFLAGS value from the operand instead of
12242   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12243   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12244   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12245     // Emit a CMP with 0, which is the TEST pattern.
12246     //if (Op.getValueType() == MVT::i1)
12247     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12248     //                     DAG.getConstant(0, MVT::i1));
12249     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12250                        DAG.getConstant(0, Op.getValueType()));
12251   }
12252   unsigned Opcode = 0;
12253   unsigned NumOperands = 0;
12254
12255   // Truncate operations may prevent the merge of the SETCC instruction
12256   // and the arithmetic instruction before it. Attempt to truncate the operands
12257   // of the arithmetic instruction and use a reduced bit-width instruction.
12258   bool NeedTruncation = false;
12259   SDValue ArithOp = Op;
12260   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12261     SDValue Arith = Op->getOperand(0);
12262     // Both the trunc and the arithmetic op need to have one user each.
12263     if (Arith->hasOneUse())
12264       switch (Arith.getOpcode()) {
12265         default: break;
12266         case ISD::ADD:
12267         case ISD::SUB:
12268         case ISD::AND:
12269         case ISD::OR:
12270         case ISD::XOR: {
12271           NeedTruncation = true;
12272           ArithOp = Arith;
12273         }
12274       }
12275   }
12276
12277   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12278   // which may be the result of a CAST.  We use the variable 'Op', which is the
12279   // non-casted variable when we check for possible users.
12280   switch (ArithOp.getOpcode()) {
12281   case ISD::ADD:
12282     // Due to an isel shortcoming, be conservative if this add is likely to be
12283     // selected as part of a load-modify-store instruction. When the root node
12284     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12285     // uses of other nodes in the match, such as the ADD in this case. This
12286     // leads to the ADD being left around and reselected, with the result being
12287     // two adds in the output.  Alas, even if none our users are stores, that
12288     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12289     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12290     // climbing the DAG back to the root, and it doesn't seem to be worth the
12291     // effort.
12292     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12293          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12294       if (UI->getOpcode() != ISD::CopyToReg &&
12295           UI->getOpcode() != ISD::SETCC &&
12296           UI->getOpcode() != ISD::STORE)
12297         goto default_case;
12298
12299     if (ConstantSDNode *C =
12300         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12301       // An add of one will be selected as an INC.
12302       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12303         Opcode = X86ISD::INC;
12304         NumOperands = 1;
12305         break;
12306       }
12307
12308       // An add of negative one (subtract of one) will be selected as a DEC.
12309       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12310         Opcode = X86ISD::DEC;
12311         NumOperands = 1;
12312         break;
12313       }
12314     }
12315
12316     // Otherwise use a regular EFLAGS-setting add.
12317     Opcode = X86ISD::ADD;
12318     NumOperands = 2;
12319     break;
12320   case ISD::SHL:
12321   case ISD::SRL:
12322     // If we have a constant logical shift that's only used in a comparison
12323     // against zero turn it into an equivalent AND. This allows turning it into
12324     // a TEST instruction later.
12325     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12326         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12327       EVT VT = Op.getValueType();
12328       unsigned BitWidth = VT.getSizeInBits();
12329       unsigned ShAmt = Op->getConstantOperandVal(1);
12330       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12331         break;
12332       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12333                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12334                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12335       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12336         break;
12337       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12338                                 DAG.getConstant(Mask, VT));
12339       DAG.ReplaceAllUsesWith(Op, New);
12340       Op = New;
12341     }
12342     break;
12343
12344   case ISD::AND:
12345     // If the primary and result isn't used, don't bother using X86ISD::AND,
12346     // because a TEST instruction will be better.
12347     if (!hasNonFlagsUse(Op))
12348       break;
12349     // FALL THROUGH
12350   case ISD::SUB:
12351   case ISD::OR:
12352   case ISD::XOR:
12353     // Due to the ISEL shortcoming noted above, be conservative if this op is
12354     // likely to be selected as part of a load-modify-store instruction.
12355     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12356            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12357       if (UI->getOpcode() == ISD::STORE)
12358         goto default_case;
12359
12360     // Otherwise use a regular EFLAGS-setting instruction.
12361     switch (ArithOp.getOpcode()) {
12362     default: llvm_unreachable("unexpected operator!");
12363     case ISD::SUB: Opcode = X86ISD::SUB; break;
12364     case ISD::XOR: Opcode = X86ISD::XOR; break;
12365     case ISD::AND: Opcode = X86ISD::AND; break;
12366     case ISD::OR: {
12367       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12368         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12369         if (EFLAGS.getNode())
12370           return EFLAGS;
12371       }
12372       Opcode = X86ISD::OR;
12373       break;
12374     }
12375     }
12376
12377     NumOperands = 2;
12378     break;
12379   case X86ISD::ADD:
12380   case X86ISD::SUB:
12381   case X86ISD::INC:
12382   case X86ISD::DEC:
12383   case X86ISD::OR:
12384   case X86ISD::XOR:
12385   case X86ISD::AND:
12386     return SDValue(Op.getNode(), 1);
12387   default:
12388   default_case:
12389     break;
12390   }
12391
12392   // If we found that truncation is beneficial, perform the truncation and
12393   // update 'Op'.
12394   if (NeedTruncation) {
12395     EVT VT = Op.getValueType();
12396     SDValue WideVal = Op->getOperand(0);
12397     EVT WideVT = WideVal.getValueType();
12398     unsigned ConvertedOp = 0;
12399     // Use a target machine opcode to prevent further DAGCombine
12400     // optimizations that may separate the arithmetic operations
12401     // from the setcc node.
12402     switch (WideVal.getOpcode()) {
12403       default: break;
12404       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12405       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12406       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12407       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12408       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12409     }
12410
12411     if (ConvertedOp) {
12412       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12413       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12414         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12415         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12416         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12417       }
12418     }
12419   }
12420
12421   if (Opcode == 0)
12422     // Emit a CMP with 0, which is the TEST pattern.
12423     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12424                        DAG.getConstant(0, Op.getValueType()));
12425
12426   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12427   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12428
12429   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12430   DAG.ReplaceAllUsesWith(Op, New);
12431   return SDValue(New.getNode(), 1);
12432 }
12433
12434 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12435 /// equivalent.
12436 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12437                                    SDLoc dl, SelectionDAG &DAG) const {
12438   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12439     if (C->getAPIntValue() == 0)
12440       return EmitTest(Op0, X86CC, dl, DAG);
12441
12442      if (Op0.getValueType() == MVT::i1)
12443        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12444   }
12445
12446   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12447        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12448     // Do the comparison at i32 if it's smaller, besides the Atom case.
12449     // This avoids subregister aliasing issues. Keep the smaller reference
12450     // if we're optimizing for size, however, as that'll allow better folding
12451     // of memory operations.
12452     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12453         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12454             Attribute::MinSize) &&
12455         !Subtarget->isAtom()) {
12456       unsigned ExtendOp =
12457           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12458       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12459       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12460     }
12461     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12462     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12463     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12464                               Op0, Op1);
12465     return SDValue(Sub.getNode(), 1);
12466   }
12467   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12468 }
12469
12470 /// Convert a comparison if required by the subtarget.
12471 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12472                                                  SelectionDAG &DAG) const {
12473   // If the subtarget does not support the FUCOMI instruction, floating-point
12474   // comparisons have to be converted.
12475   if (Subtarget->hasCMov() ||
12476       Cmp.getOpcode() != X86ISD::CMP ||
12477       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12478       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12479     return Cmp;
12480
12481   // The instruction selector will select an FUCOM instruction instead of
12482   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12483   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12484   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12485   SDLoc dl(Cmp);
12486   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12487   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12488   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12489                             DAG.getConstant(8, MVT::i8));
12490   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12491   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12492 }
12493
12494 /// The minimum architected relative accuracy is 2^-12. We need one
12495 /// Newton-Raphson step to have a good float result (24 bits of precision).
12496 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12497                                             DAGCombinerInfo &DCI,
12498                                             unsigned &RefinementSteps,
12499                                             bool &UseOneConstNR) const {
12500   // FIXME: We should use instruction latency models to calculate the cost of
12501   // each potential sequence, but this is very hard to do reliably because
12502   // at least Intel's Core* chips have variable timing based on the number of
12503   // significant digits in the divisor and/or sqrt operand.
12504   if (!Subtarget->useSqrtEst())
12505     return SDValue();
12506
12507   EVT VT = Op.getValueType();
12508
12509   // SSE1 has rsqrtss and rsqrtps.
12510   // TODO: Add support for AVX512 (v16f32).
12511   // It is likely not profitable to do this for f64 because a double-precision
12512   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12513   // instructions: convert to single, rsqrtss, convert back to double, refine
12514   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12515   // along with FMA, this could be a throughput win.
12516   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12517       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12518     RefinementSteps = 1;
12519     UseOneConstNR = false;
12520     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12521   }
12522   return SDValue();
12523 }
12524
12525 /// The minimum architected relative accuracy is 2^-12. We need one
12526 /// Newton-Raphson step to have a good float result (24 bits of precision).
12527 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
12528                                             DAGCombinerInfo &DCI,
12529                                             unsigned &RefinementSteps) const {
12530   // FIXME: We should use instruction latency models to calculate the cost of
12531   // each potential sequence, but this is very hard to do reliably because
12532   // at least Intel's Core* chips have variable timing based on the number of
12533   // significant digits in the divisor.
12534   if (!Subtarget->useReciprocalEst())
12535     return SDValue();
12536
12537   EVT VT = Op.getValueType();
12538
12539   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
12540   // TODO: Add support for AVX512 (v16f32).
12541   // It is likely not profitable to do this for f64 because a double-precision
12542   // reciprocal estimate with refinement on x86 prior to FMA requires
12543   // 15 instructions: convert to single, rcpss, convert back to double, refine
12544   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
12545   // along with FMA, this could be a throughput win.
12546   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12547       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12548     RefinementSteps = ReciprocalEstimateRefinementSteps;
12549     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
12550   }
12551   return SDValue();
12552 }
12553
12554 static bool isAllOnes(SDValue V) {
12555   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
12556   return C && C->isAllOnesValue();
12557 }
12558
12559 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
12560 /// if it's possible.
12561 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
12562                                      SDLoc dl, SelectionDAG &DAG) const {
12563   SDValue Op0 = And.getOperand(0);
12564   SDValue Op1 = And.getOperand(1);
12565   if (Op0.getOpcode() == ISD::TRUNCATE)
12566     Op0 = Op0.getOperand(0);
12567   if (Op1.getOpcode() == ISD::TRUNCATE)
12568     Op1 = Op1.getOperand(0);
12569
12570   SDValue LHS, RHS;
12571   if (Op1.getOpcode() == ISD::SHL)
12572     std::swap(Op0, Op1);
12573   if (Op0.getOpcode() == ISD::SHL) {
12574     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
12575       if (And00C->getZExtValue() == 1) {
12576         // If we looked past a truncate, check that it's only truncating away
12577         // known zeros.
12578         unsigned BitWidth = Op0.getValueSizeInBits();
12579         unsigned AndBitWidth = And.getValueSizeInBits();
12580         if (BitWidth > AndBitWidth) {
12581           APInt Zeros, Ones;
12582           DAG.computeKnownBits(Op0, Zeros, Ones);
12583           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
12584             return SDValue();
12585         }
12586         LHS = Op1;
12587         RHS = Op0.getOperand(1);
12588       }
12589   } else if (Op1.getOpcode() == ISD::Constant) {
12590     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
12591     uint64_t AndRHSVal = AndRHS->getZExtValue();
12592     SDValue AndLHS = Op0;
12593
12594     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
12595       LHS = AndLHS.getOperand(0);
12596       RHS = AndLHS.getOperand(1);
12597     }
12598
12599     // Use BT if the immediate can't be encoded in a TEST instruction.
12600     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
12601       LHS = AndLHS;
12602       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), LHS.getValueType());
12603     }
12604   }
12605
12606   if (LHS.getNode()) {
12607     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
12608     // instruction.  Since the shift amount is in-range-or-undefined, we know
12609     // that doing a bittest on the i32 value is ok.  We extend to i32 because
12610     // the encoding for the i16 version is larger than the i32 version.
12611     // Also promote i16 to i32 for performance / code size reason.
12612     if (LHS.getValueType() == MVT::i8 ||
12613         LHS.getValueType() == MVT::i16)
12614       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
12615
12616     // If the operand types disagree, extend the shift amount to match.  Since
12617     // BT ignores high bits (like shifts) we can use anyextend.
12618     if (LHS.getValueType() != RHS.getValueType())
12619       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
12620
12621     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
12622     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
12623     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12624                        DAG.getConstant(Cond, MVT::i8), BT);
12625   }
12626
12627   return SDValue();
12628 }
12629
12630 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
12631 /// mask CMPs.
12632 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
12633                               SDValue &Op1) {
12634   unsigned SSECC;
12635   bool Swap = false;
12636
12637   // SSE Condition code mapping:
12638   //  0 - EQ
12639   //  1 - LT
12640   //  2 - LE
12641   //  3 - UNORD
12642   //  4 - NEQ
12643   //  5 - NLT
12644   //  6 - NLE
12645   //  7 - ORD
12646   switch (SetCCOpcode) {
12647   default: llvm_unreachable("Unexpected SETCC condition");
12648   case ISD::SETOEQ:
12649   case ISD::SETEQ:  SSECC = 0; break;
12650   case ISD::SETOGT:
12651   case ISD::SETGT:  Swap = true; // Fallthrough
12652   case ISD::SETLT:
12653   case ISD::SETOLT: SSECC = 1; break;
12654   case ISD::SETOGE:
12655   case ISD::SETGE:  Swap = true; // Fallthrough
12656   case ISD::SETLE:
12657   case ISD::SETOLE: SSECC = 2; break;
12658   case ISD::SETUO:  SSECC = 3; break;
12659   case ISD::SETUNE:
12660   case ISD::SETNE:  SSECC = 4; break;
12661   case ISD::SETULE: Swap = true; // Fallthrough
12662   case ISD::SETUGE: SSECC = 5; break;
12663   case ISD::SETULT: Swap = true; // Fallthrough
12664   case ISD::SETUGT: SSECC = 6; break;
12665   case ISD::SETO:   SSECC = 7; break;
12666   case ISD::SETUEQ:
12667   case ISD::SETONE: SSECC = 8; break;
12668   }
12669   if (Swap)
12670     std::swap(Op0, Op1);
12671
12672   return SSECC;
12673 }
12674
12675 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
12676 // ones, and then concatenate the result back.
12677 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
12678   MVT VT = Op.getSimpleValueType();
12679
12680   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
12681          "Unsupported value type for operation");
12682
12683   unsigned NumElems = VT.getVectorNumElements();
12684   SDLoc dl(Op);
12685   SDValue CC = Op.getOperand(2);
12686
12687   // Extract the LHS vectors
12688   SDValue LHS = Op.getOperand(0);
12689   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
12690   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
12691
12692   // Extract the RHS vectors
12693   SDValue RHS = Op.getOperand(1);
12694   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
12695   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
12696
12697   // Issue the operation on the smaller types and concatenate the result back
12698   MVT EltVT = VT.getVectorElementType();
12699   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
12700   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
12701                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
12702                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
12703 }
12704
12705 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
12706                                      const X86Subtarget *Subtarget) {
12707   SDValue Op0 = Op.getOperand(0);
12708   SDValue Op1 = Op.getOperand(1);
12709   SDValue CC = Op.getOperand(2);
12710   MVT VT = Op.getSimpleValueType();
12711   SDLoc dl(Op);
12712
12713   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
12714          Op.getValueType().getScalarType() == MVT::i1 &&
12715          "Cannot set masked compare for this operation");
12716
12717   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12718   unsigned  Opc = 0;
12719   bool Unsigned = false;
12720   bool Swap = false;
12721   unsigned SSECC;
12722   switch (SetCCOpcode) {
12723   default: llvm_unreachable("Unexpected SETCC condition");
12724   case ISD::SETNE:  SSECC = 4; break;
12725   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
12726   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
12727   case ISD::SETLT:  Swap = true; //fall-through
12728   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
12729   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
12730   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
12731   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
12732   case ISD::SETULE: Unsigned = true; //fall-through
12733   case ISD::SETLE:  SSECC = 2; break;
12734   }
12735
12736   if (Swap)
12737     std::swap(Op0, Op1);
12738   if (Opc)
12739     return DAG.getNode(Opc, dl, VT, Op0, Op1);
12740   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
12741   return DAG.getNode(Opc, dl, VT, Op0, Op1,
12742                      DAG.getConstant(SSECC, MVT::i8));
12743 }
12744
12745 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
12746 /// operand \p Op1.  If non-trivial (for example because it's not constant)
12747 /// return an empty value.
12748 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
12749 {
12750   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
12751   if (!BV)
12752     return SDValue();
12753
12754   MVT VT = Op1.getSimpleValueType();
12755   MVT EVT = VT.getVectorElementType();
12756   unsigned n = VT.getVectorNumElements();
12757   SmallVector<SDValue, 8> ULTOp1;
12758
12759   for (unsigned i = 0; i < n; ++i) {
12760     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
12761     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
12762       return SDValue();
12763
12764     // Avoid underflow.
12765     APInt Val = Elt->getAPIntValue();
12766     if (Val == 0)
12767       return SDValue();
12768
12769     ULTOp1.push_back(DAG.getConstant(Val - 1, EVT));
12770   }
12771
12772   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
12773 }
12774
12775 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
12776                            SelectionDAG &DAG) {
12777   SDValue Op0 = Op.getOperand(0);
12778   SDValue Op1 = Op.getOperand(1);
12779   SDValue CC = Op.getOperand(2);
12780   MVT VT = Op.getSimpleValueType();
12781   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12782   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
12783   SDLoc dl(Op);
12784
12785   if (isFP) {
12786 #ifndef NDEBUG
12787     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
12788     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
12789 #endif
12790
12791     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
12792     unsigned Opc = X86ISD::CMPP;
12793     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
12794       assert(VT.getVectorNumElements() <= 16);
12795       Opc = X86ISD::CMPM;
12796     }
12797     // In the two special cases we can't handle, emit two comparisons.
12798     if (SSECC == 8) {
12799       unsigned CC0, CC1;
12800       unsigned CombineOpc;
12801       if (SetCCOpcode == ISD::SETUEQ) {
12802         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
12803       } else {
12804         assert(SetCCOpcode == ISD::SETONE);
12805         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
12806       }
12807
12808       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12809                                  DAG.getConstant(CC0, MVT::i8));
12810       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12811                                  DAG.getConstant(CC1, MVT::i8));
12812       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
12813     }
12814     // Handle all other FP comparisons here.
12815     return DAG.getNode(Opc, dl, VT, Op0, Op1,
12816                        DAG.getConstant(SSECC, MVT::i8));
12817   }
12818
12819   // Break 256-bit integer vector compare into smaller ones.
12820   if (VT.is256BitVector() && !Subtarget->hasInt256())
12821     return Lower256IntVSETCC(Op, DAG);
12822
12823   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
12824   EVT OpVT = Op1.getValueType();
12825   if (Subtarget->hasAVX512()) {
12826     if (Op1.getValueType().is512BitVector() ||
12827         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
12828         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
12829       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
12830
12831     // In AVX-512 architecture setcc returns mask with i1 elements,
12832     // But there is no compare instruction for i8 and i16 elements in KNL.
12833     // We are not talking about 512-bit operands in this case, these
12834     // types are illegal.
12835     if (MaskResult &&
12836         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
12837          OpVT.getVectorElementType().getSizeInBits() >= 8))
12838       return DAG.getNode(ISD::TRUNCATE, dl, VT,
12839                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
12840   }
12841
12842   // We are handling one of the integer comparisons here.  Since SSE only has
12843   // GT and EQ comparisons for integer, swapping operands and multiple
12844   // operations may be required for some comparisons.
12845   unsigned Opc;
12846   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
12847   bool Subus = false;
12848
12849   switch (SetCCOpcode) {
12850   default: llvm_unreachable("Unexpected SETCC condition");
12851   case ISD::SETNE:  Invert = true;
12852   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
12853   case ISD::SETLT:  Swap = true;
12854   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
12855   case ISD::SETGE:  Swap = true;
12856   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
12857                     Invert = true; break;
12858   case ISD::SETULT: Swap = true;
12859   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
12860                     FlipSigns = true; break;
12861   case ISD::SETUGE: Swap = true;
12862   case ISD::SETULE: Opc = X86ISD::PCMPGT;
12863                     FlipSigns = true; Invert = true; break;
12864   }
12865
12866   // Special case: Use min/max operations for SETULE/SETUGE
12867   MVT VET = VT.getVectorElementType();
12868   bool hasMinMax =
12869        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
12870     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
12871
12872   if (hasMinMax) {
12873     switch (SetCCOpcode) {
12874     default: break;
12875     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
12876     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
12877     }
12878
12879     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
12880   }
12881
12882   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
12883   if (!MinMax && hasSubus) {
12884     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
12885     // Op0 u<= Op1:
12886     //   t = psubus Op0, Op1
12887     //   pcmpeq t, <0..0>
12888     switch (SetCCOpcode) {
12889     default: break;
12890     case ISD::SETULT: {
12891       // If the comparison is against a constant we can turn this into a
12892       // setule.  With psubus, setule does not require a swap.  This is
12893       // beneficial because the constant in the register is no longer
12894       // destructed as the destination so it can be hoisted out of a loop.
12895       // Only do this pre-AVX since vpcmp* is no longer destructive.
12896       if (Subtarget->hasAVX())
12897         break;
12898       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
12899       if (ULEOp1.getNode()) {
12900         Op1 = ULEOp1;
12901         Subus = true; Invert = false; Swap = false;
12902       }
12903       break;
12904     }
12905     // Psubus is better than flip-sign because it requires no inversion.
12906     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
12907     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
12908     }
12909
12910     if (Subus) {
12911       Opc = X86ISD::SUBUS;
12912       FlipSigns = false;
12913     }
12914   }
12915
12916   if (Swap)
12917     std::swap(Op0, Op1);
12918
12919   // Check that the operation in question is available (most are plain SSE2,
12920   // but PCMPGTQ and PCMPEQQ have different requirements).
12921   if (VT == MVT::v2i64) {
12922     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
12923       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
12924
12925       // First cast everything to the right type.
12926       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12927       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12928
12929       // Since SSE has no unsigned integer comparisons, we need to flip the sign
12930       // bits of the inputs before performing those operations. The lower
12931       // compare is always unsigned.
12932       SDValue SB;
12933       if (FlipSigns) {
12934         SB = DAG.getConstant(0x80000000U, MVT::v4i32);
12935       } else {
12936         SDValue Sign = DAG.getConstant(0x80000000U, MVT::i32);
12937         SDValue Zero = DAG.getConstant(0x00000000U, MVT::i32);
12938         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
12939                          Sign, Zero, Sign, Zero);
12940       }
12941       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
12942       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
12943
12944       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
12945       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
12946       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
12947
12948       // Create masks for only the low parts/high parts of the 64 bit integers.
12949       static const int MaskHi[] = { 1, 1, 3, 3 };
12950       static const int MaskLo[] = { 0, 0, 2, 2 };
12951       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
12952       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
12953       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
12954
12955       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
12956       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
12957
12958       if (Invert)
12959         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12960
12961       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12962     }
12963
12964     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
12965       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
12966       // pcmpeqd + pshufd + pand.
12967       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
12968
12969       // First cast everything to the right type.
12970       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12971       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12972
12973       // Do the compare.
12974       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
12975
12976       // Make sure the lower and upper halves are both all-ones.
12977       static const int Mask[] = { 1, 0, 3, 2 };
12978       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
12979       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
12980
12981       if (Invert)
12982         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12983
12984       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12985     }
12986   }
12987
12988   // Since SSE has no unsigned integer comparisons, we need to flip the sign
12989   // bits of the inputs before performing those operations.
12990   if (FlipSigns) {
12991     EVT EltVT = VT.getVectorElementType();
12992     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), VT);
12993     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
12994     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
12995   }
12996
12997   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
12998
12999   // If the logical-not of the result is required, perform that now.
13000   if (Invert)
13001     Result = DAG.getNOT(dl, Result, VT);
13002
13003   if (MinMax)
13004     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13005
13006   if (Subus)
13007     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13008                          getZeroVector(VT, Subtarget, DAG, dl));
13009
13010   return Result;
13011 }
13012
13013 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13014
13015   MVT VT = Op.getSimpleValueType();
13016
13017   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13018
13019   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13020          && "SetCC type must be 8-bit or 1-bit integer");
13021   SDValue Op0 = Op.getOperand(0);
13022   SDValue Op1 = Op.getOperand(1);
13023   SDLoc dl(Op);
13024   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13025
13026   // Optimize to BT if possible.
13027   // Lower (X & (1 << N)) == 0 to BT(X, N).
13028   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13029   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13030   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13031       Op1.getOpcode() == ISD::Constant &&
13032       cast<ConstantSDNode>(Op1)->isNullValue() &&
13033       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13034     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13035     if (NewSetCC.getNode()) {
13036       if (VT == MVT::i1)
13037         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13038       return NewSetCC;
13039     }
13040   }
13041
13042   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13043   // these.
13044   if (Op1.getOpcode() == ISD::Constant &&
13045       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13046        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13047       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13048
13049     // If the input is a setcc, then reuse the input setcc or use a new one with
13050     // the inverted condition.
13051     if (Op0.getOpcode() == X86ISD::SETCC) {
13052       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13053       bool Invert = (CC == ISD::SETNE) ^
13054         cast<ConstantSDNode>(Op1)->isNullValue();
13055       if (!Invert)
13056         return Op0;
13057
13058       CCode = X86::GetOppositeBranchCondition(CCode);
13059       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13060                                   DAG.getConstant(CCode, MVT::i8),
13061                                   Op0.getOperand(1));
13062       if (VT == MVT::i1)
13063         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13064       return SetCC;
13065     }
13066   }
13067   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13068       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13069       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13070
13071     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13072     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, MVT::i1), NewCC);
13073   }
13074
13075   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13076   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
13077   if (X86CC == X86::COND_INVALID)
13078     return SDValue();
13079
13080   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13081   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13082   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13083                               DAG.getConstant(X86CC, MVT::i8), EFLAGS);
13084   if (VT == MVT::i1)
13085     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13086   return SetCC;
13087 }
13088
13089 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13090 static bool isX86LogicalCmp(SDValue Op) {
13091   unsigned Opc = Op.getNode()->getOpcode();
13092   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13093       Opc == X86ISD::SAHF)
13094     return true;
13095   if (Op.getResNo() == 1 &&
13096       (Opc == X86ISD::ADD ||
13097        Opc == X86ISD::SUB ||
13098        Opc == X86ISD::ADC ||
13099        Opc == X86ISD::SBB ||
13100        Opc == X86ISD::SMUL ||
13101        Opc == X86ISD::UMUL ||
13102        Opc == X86ISD::INC ||
13103        Opc == X86ISD::DEC ||
13104        Opc == X86ISD::OR ||
13105        Opc == X86ISD::XOR ||
13106        Opc == X86ISD::AND))
13107     return true;
13108
13109   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13110     return true;
13111
13112   return false;
13113 }
13114
13115 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13116   if (V.getOpcode() != ISD::TRUNCATE)
13117     return false;
13118
13119   SDValue VOp0 = V.getOperand(0);
13120   unsigned InBits = VOp0.getValueSizeInBits();
13121   unsigned Bits = V.getValueSizeInBits();
13122   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13123 }
13124
13125 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13126   bool addTest = true;
13127   SDValue Cond  = Op.getOperand(0);
13128   SDValue Op1 = Op.getOperand(1);
13129   SDValue Op2 = Op.getOperand(2);
13130   SDLoc DL(Op);
13131   EVT VT = Op1.getValueType();
13132   SDValue CC;
13133
13134   // Lower fp selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13135   // are available. Otherwise fp cmovs get lowered into a less efficient branch
13136   // sequence later on.
13137   if (Cond.getOpcode() == ISD::SETCC &&
13138       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13139        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13140       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13141     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13142     int SSECC = translateX86FSETCC(
13143         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13144
13145     if (SSECC != 8) {
13146       if (Subtarget->hasAVX512()) {
13147         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13148                                   DAG.getConstant(SSECC, MVT::i8));
13149         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13150       }
13151       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13152                                 DAG.getConstant(SSECC, MVT::i8));
13153       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13154       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13155       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13156     }
13157   }
13158
13159   if (Cond.getOpcode() == ISD::SETCC) {
13160     SDValue NewCond = LowerSETCC(Cond, DAG);
13161     if (NewCond.getNode())
13162       Cond = NewCond;
13163   }
13164
13165   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13166   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13167   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13168   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13169   if (Cond.getOpcode() == X86ISD::SETCC &&
13170       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13171       isZero(Cond.getOperand(1).getOperand(1))) {
13172     SDValue Cmp = Cond.getOperand(1);
13173
13174     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13175
13176     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13177         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13178       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13179
13180       SDValue CmpOp0 = Cmp.getOperand(0);
13181       // Apply further optimizations for special cases
13182       // (select (x != 0), -1, 0) -> neg & sbb
13183       // (select (x == 0), 0, -1) -> neg & sbb
13184       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13185         if (YC->isNullValue() &&
13186             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13187           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13188           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13189                                     DAG.getConstant(0, CmpOp0.getValueType()),
13190                                     CmpOp0);
13191           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13192                                     DAG.getConstant(X86::COND_B, MVT::i8),
13193                                     SDValue(Neg.getNode(), 1));
13194           return Res;
13195         }
13196
13197       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13198                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
13199       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13200
13201       SDValue Res =   // Res = 0 or -1.
13202         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13203                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
13204
13205       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13206         Res = DAG.getNOT(DL, Res, Res.getValueType());
13207
13208       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13209       if (!N2C || !N2C->isNullValue())
13210         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13211       return Res;
13212     }
13213   }
13214
13215   // Look past (and (setcc_carry (cmp ...)), 1).
13216   if (Cond.getOpcode() == ISD::AND &&
13217       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13218     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13219     if (C && C->getAPIntValue() == 1)
13220       Cond = Cond.getOperand(0);
13221   }
13222
13223   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13224   // setting operand in place of the X86ISD::SETCC.
13225   unsigned CondOpcode = Cond.getOpcode();
13226   if (CondOpcode == X86ISD::SETCC ||
13227       CondOpcode == X86ISD::SETCC_CARRY) {
13228     CC = Cond.getOperand(0);
13229
13230     SDValue Cmp = Cond.getOperand(1);
13231     unsigned Opc = Cmp.getOpcode();
13232     MVT VT = Op.getSimpleValueType();
13233
13234     bool IllegalFPCMov = false;
13235     if (VT.isFloatingPoint() && !VT.isVector() &&
13236         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13237       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13238
13239     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13240         Opc == X86ISD::BT) { // FIXME
13241       Cond = Cmp;
13242       addTest = false;
13243     }
13244   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13245              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13246              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13247               Cond.getOperand(0).getValueType() != MVT::i8)) {
13248     SDValue LHS = Cond.getOperand(0);
13249     SDValue RHS = Cond.getOperand(1);
13250     unsigned X86Opcode;
13251     unsigned X86Cond;
13252     SDVTList VTs;
13253     switch (CondOpcode) {
13254     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13255     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13256     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13257     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13258     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13259     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13260     default: llvm_unreachable("unexpected overflowing operator");
13261     }
13262     if (CondOpcode == ISD::UMULO)
13263       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13264                           MVT::i32);
13265     else
13266       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13267
13268     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13269
13270     if (CondOpcode == ISD::UMULO)
13271       Cond = X86Op.getValue(2);
13272     else
13273       Cond = X86Op.getValue(1);
13274
13275     CC = DAG.getConstant(X86Cond, MVT::i8);
13276     addTest = false;
13277   }
13278
13279   if (addTest) {
13280     // Look pass the truncate if the high bits are known zero.
13281     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13282         Cond = Cond.getOperand(0);
13283
13284     // We know the result of AND is compared against zero. Try to match
13285     // it to BT.
13286     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13287       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13288       if (NewSetCC.getNode()) {
13289         CC = NewSetCC.getOperand(0);
13290         Cond = NewSetCC.getOperand(1);
13291         addTest = false;
13292       }
13293     }
13294   }
13295
13296   if (addTest) {
13297     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13298     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13299   }
13300
13301   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13302   // a <  b ?  0 : -1 -> RES = setcc_carry
13303   // a >= b ? -1 :  0 -> RES = setcc_carry
13304   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13305   if (Cond.getOpcode() == X86ISD::SUB) {
13306     Cond = ConvertCmpIfNecessary(Cond, DAG);
13307     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13308
13309     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13310         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13311       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13312                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
13313       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13314         return DAG.getNOT(DL, Res, Res.getValueType());
13315       return Res;
13316     }
13317   }
13318
13319   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13320   // widen the cmov and push the truncate through. This avoids introducing a new
13321   // branch during isel and doesn't add any extensions.
13322   if (Op.getValueType() == MVT::i8 &&
13323       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13324     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13325     if (T1.getValueType() == T2.getValueType() &&
13326         // Blacklist CopyFromReg to avoid partial register stalls.
13327         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13328       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13329       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13330       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13331     }
13332   }
13333
13334   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13335   // condition is true.
13336   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13337   SDValue Ops[] = { Op2, Op1, CC, Cond };
13338   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13339 }
13340
13341 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, const X86Subtarget *Subtarget,
13342                                        SelectionDAG &DAG) {
13343   MVT VT = Op->getSimpleValueType(0);
13344   SDValue In = Op->getOperand(0);
13345   MVT InVT = In.getSimpleValueType();
13346   MVT VTElt = VT.getVectorElementType();
13347   MVT InVTElt = InVT.getVectorElementType();
13348   SDLoc dl(Op);
13349
13350   // SKX processor
13351   if ((InVTElt == MVT::i1) &&
13352       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13353         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13354
13355        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13356         VTElt.getSizeInBits() <= 16)) ||
13357
13358        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13359         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13360
13361        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13362         VTElt.getSizeInBits() >= 32))))
13363     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13364
13365   unsigned int NumElts = VT.getVectorNumElements();
13366
13367   if (NumElts != 8 && NumElts != 16)
13368     return SDValue();
13369
13370   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13371     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13372       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13373     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13374   }
13375
13376   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13377   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13378
13379   MVT ExtVT = (NumElts == 8) ? MVT::v8i64 : MVT::v16i32;
13380   Constant *C = ConstantInt::get(*DAG.getContext(),
13381     APInt::getAllOnesValue(ExtVT.getScalarType().getSizeInBits()));
13382
13383   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
13384   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
13385   SDValue Ld = DAG.getLoad(ExtVT.getScalarType(), dl, DAG.getEntryNode(), CP,
13386                           MachinePointerInfo::getConstantPool(),
13387                           false, false, false, Alignment);
13388   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, dl, ExtVT, In, Ld);
13389   if (VT.is512BitVector())
13390     return Brcst;
13391   return DAG.getNode(X86ISD::VTRUNC, dl, VT, Brcst);
13392 }
13393
13394 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13395                                 SelectionDAG &DAG) {
13396   MVT VT = Op->getSimpleValueType(0);
13397   SDValue In = Op->getOperand(0);
13398   MVT InVT = In.getSimpleValueType();
13399   SDLoc dl(Op);
13400
13401   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13402     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
13403
13404   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
13405       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
13406       (VT != MVT::v16i16 || InVT != MVT::v16i8))
13407     return SDValue();
13408
13409   if (Subtarget->hasInt256())
13410     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13411
13412   // Optimize vectors in AVX mode
13413   // Sign extend  v8i16 to v8i32 and
13414   //              v4i32 to v4i64
13415   //
13416   // Divide input vector into two parts
13417   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
13418   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
13419   // concat the vectors to original VT
13420
13421   unsigned NumElems = InVT.getVectorNumElements();
13422   SDValue Undef = DAG.getUNDEF(InVT);
13423
13424   SmallVector<int,8> ShufMask1(NumElems, -1);
13425   for (unsigned i = 0; i != NumElems/2; ++i)
13426     ShufMask1[i] = i;
13427
13428   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
13429
13430   SmallVector<int,8> ShufMask2(NumElems, -1);
13431   for (unsigned i = 0; i != NumElems/2; ++i)
13432     ShufMask2[i] = i + NumElems/2;
13433
13434   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
13435
13436   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
13437                                 VT.getVectorNumElements()/2);
13438
13439   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
13440   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
13441
13442   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13443 }
13444
13445 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
13446 // may emit an illegal shuffle but the expansion is still better than scalar
13447 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
13448 // we'll emit a shuffle and a arithmetic shift.
13449 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
13450 // TODO: It is possible to support ZExt by zeroing the undef values during
13451 // the shuffle phase or after the shuffle.
13452 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
13453                                  SelectionDAG &DAG) {
13454   MVT RegVT = Op.getSimpleValueType();
13455   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
13456   assert(RegVT.isInteger() &&
13457          "We only custom lower integer vector sext loads.");
13458
13459   // Nothing useful we can do without SSE2 shuffles.
13460   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
13461
13462   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
13463   SDLoc dl(Ld);
13464   EVT MemVT = Ld->getMemoryVT();
13465   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13466   unsigned RegSz = RegVT.getSizeInBits();
13467
13468   ISD::LoadExtType Ext = Ld->getExtensionType();
13469
13470   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
13471          && "Only anyext and sext are currently implemented.");
13472   assert(MemVT != RegVT && "Cannot extend to the same type");
13473   assert(MemVT.isVector() && "Must load a vector from memory");
13474
13475   unsigned NumElems = RegVT.getVectorNumElements();
13476   unsigned MemSz = MemVT.getSizeInBits();
13477   assert(RegSz > MemSz && "Register size must be greater than the mem size");
13478
13479   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
13480     // The only way in which we have a legal 256-bit vector result but not the
13481     // integer 256-bit operations needed to directly lower a sextload is if we
13482     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
13483     // a 128-bit vector and a normal sign_extend to 256-bits that should get
13484     // correctly legalized. We do this late to allow the canonical form of
13485     // sextload to persist throughout the rest of the DAG combiner -- it wants
13486     // to fold together any extensions it can, and so will fuse a sign_extend
13487     // of an sextload into a sextload targeting a wider value.
13488     SDValue Load;
13489     if (MemSz == 128) {
13490       // Just switch this to a normal load.
13491       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
13492                                        "it must be a legal 128-bit vector "
13493                                        "type!");
13494       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
13495                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
13496                   Ld->isInvariant(), Ld->getAlignment());
13497     } else {
13498       assert(MemSz < 128 &&
13499              "Can't extend a type wider than 128 bits to a 256 bit vector!");
13500       // Do an sext load to a 128-bit vector type. We want to use the same
13501       // number of elements, but elements half as wide. This will end up being
13502       // recursively lowered by this routine, but will succeed as we definitely
13503       // have all the necessary features if we're using AVX1.
13504       EVT HalfEltVT =
13505           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
13506       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
13507       Load =
13508           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
13509                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
13510                          Ld->isNonTemporal(), Ld->isInvariant(),
13511                          Ld->getAlignment());
13512     }
13513
13514     // Replace chain users with the new chain.
13515     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
13516     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
13517
13518     // Finally, do a normal sign-extend to the desired register.
13519     return DAG.getSExtOrTrunc(Load, dl, RegVT);
13520   }
13521
13522   // All sizes must be a power of two.
13523   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
13524          "Non-power-of-two elements are not custom lowered!");
13525
13526   // Attempt to load the original value using scalar loads.
13527   // Find the largest scalar type that divides the total loaded size.
13528   MVT SclrLoadTy = MVT::i8;
13529   for (MVT Tp : MVT::integer_valuetypes()) {
13530     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
13531       SclrLoadTy = Tp;
13532     }
13533   }
13534
13535   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
13536   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
13537       (64 <= MemSz))
13538     SclrLoadTy = MVT::f64;
13539
13540   // Calculate the number of scalar loads that we need to perform
13541   // in order to load our vector from memory.
13542   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
13543
13544   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
13545          "Can only lower sext loads with a single scalar load!");
13546
13547   unsigned loadRegZize = RegSz;
13548   if (Ext == ISD::SEXTLOAD && RegSz == 256)
13549     loadRegZize /= 2;
13550
13551   // Represent our vector as a sequence of elements which are the
13552   // largest scalar that we can load.
13553   EVT LoadUnitVecVT = EVT::getVectorVT(
13554       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
13555
13556   // Represent the data using the same element type that is stored in
13557   // memory. In practice, we ''widen'' MemVT.
13558   EVT WideVecVT =
13559       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
13560                        loadRegZize / MemVT.getScalarType().getSizeInBits());
13561
13562   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
13563          "Invalid vector type");
13564
13565   // We can't shuffle using an illegal type.
13566   assert(TLI.isTypeLegal(WideVecVT) &&
13567          "We only lower types that form legal widened vector types");
13568
13569   SmallVector<SDValue, 8> Chains;
13570   SDValue Ptr = Ld->getBasePtr();
13571   SDValue Increment =
13572       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, TLI.getPointerTy());
13573   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
13574
13575   for (unsigned i = 0; i < NumLoads; ++i) {
13576     // Perform a single load.
13577     SDValue ScalarLoad =
13578         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
13579                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
13580                     Ld->getAlignment());
13581     Chains.push_back(ScalarLoad.getValue(1));
13582     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
13583     // another round of DAGCombining.
13584     if (i == 0)
13585       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
13586     else
13587       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
13588                         ScalarLoad, DAG.getIntPtrConstant(i));
13589
13590     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
13591   }
13592
13593   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
13594
13595   // Bitcast the loaded value to a vector of the original element type, in
13596   // the size of the target vector type.
13597   SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
13598   unsigned SizeRatio = RegSz / MemSz;
13599
13600   if (Ext == ISD::SEXTLOAD) {
13601     // If we have SSE4.1, we can directly emit a VSEXT node.
13602     if (Subtarget->hasSSE41()) {
13603       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
13604       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13605       return Sext;
13606     }
13607
13608     // Otherwise we'll shuffle the small elements in the high bits of the
13609     // larger type and perform an arithmetic shift. If the shift is not legal
13610     // it's better to scalarize.
13611     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
13612            "We can't implement a sext load without an arithmetic right shift!");
13613
13614     // Redistribute the loaded elements into the different locations.
13615     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
13616     for (unsigned i = 0; i != NumElems; ++i)
13617       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
13618
13619     SDValue Shuff = DAG.getVectorShuffle(
13620         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
13621
13622     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
13623
13624     // Build the arithmetic shift.
13625     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
13626                    MemVT.getVectorElementType().getSizeInBits();
13627     Shuff =
13628         DAG.getNode(ISD::SRA, dl, RegVT, Shuff, DAG.getConstant(Amt, RegVT));
13629
13630     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13631     return Shuff;
13632   }
13633
13634   // Redistribute the loaded elements into the different locations.
13635   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
13636   for (unsigned i = 0; i != NumElems; ++i)
13637     ShuffleVec[i * SizeRatio] = i;
13638
13639   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
13640                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
13641
13642   // Bitcast to the requested type.
13643   Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
13644   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13645   return Shuff;
13646 }
13647
13648 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
13649 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
13650 // from the AND / OR.
13651 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
13652   Opc = Op.getOpcode();
13653   if (Opc != ISD::OR && Opc != ISD::AND)
13654     return false;
13655   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
13656           Op.getOperand(0).hasOneUse() &&
13657           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
13658           Op.getOperand(1).hasOneUse());
13659 }
13660
13661 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
13662 // 1 and that the SETCC node has a single use.
13663 static bool isXor1OfSetCC(SDValue Op) {
13664   if (Op.getOpcode() != ISD::XOR)
13665     return false;
13666   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
13667   if (N1C && N1C->getAPIntValue() == 1) {
13668     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
13669       Op.getOperand(0).hasOneUse();
13670   }
13671   return false;
13672 }
13673
13674 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
13675   bool addTest = true;
13676   SDValue Chain = Op.getOperand(0);
13677   SDValue Cond  = Op.getOperand(1);
13678   SDValue Dest  = Op.getOperand(2);
13679   SDLoc dl(Op);
13680   SDValue CC;
13681   bool Inverted = false;
13682
13683   if (Cond.getOpcode() == ISD::SETCC) {
13684     // Check for setcc([su]{add,sub,mul}o == 0).
13685     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
13686         isa<ConstantSDNode>(Cond.getOperand(1)) &&
13687         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
13688         Cond.getOperand(0).getResNo() == 1 &&
13689         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
13690          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
13691          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
13692          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
13693          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
13694          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
13695       Inverted = true;
13696       Cond = Cond.getOperand(0);
13697     } else {
13698       SDValue NewCond = LowerSETCC(Cond, DAG);
13699       if (NewCond.getNode())
13700         Cond = NewCond;
13701     }
13702   }
13703 #if 0
13704   // FIXME: LowerXALUO doesn't handle these!!
13705   else if (Cond.getOpcode() == X86ISD::ADD  ||
13706            Cond.getOpcode() == X86ISD::SUB  ||
13707            Cond.getOpcode() == X86ISD::SMUL ||
13708            Cond.getOpcode() == X86ISD::UMUL)
13709     Cond = LowerXALUO(Cond, DAG);
13710 #endif
13711
13712   // Look pass (and (setcc_carry (cmp ...)), 1).
13713   if (Cond.getOpcode() == ISD::AND &&
13714       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13715     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13716     if (C && C->getAPIntValue() == 1)
13717       Cond = Cond.getOperand(0);
13718   }
13719
13720   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13721   // setting operand in place of the X86ISD::SETCC.
13722   unsigned CondOpcode = Cond.getOpcode();
13723   if (CondOpcode == X86ISD::SETCC ||
13724       CondOpcode == X86ISD::SETCC_CARRY) {
13725     CC = Cond.getOperand(0);
13726
13727     SDValue Cmp = Cond.getOperand(1);
13728     unsigned Opc = Cmp.getOpcode();
13729     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
13730     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
13731       Cond = Cmp;
13732       addTest = false;
13733     } else {
13734       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
13735       default: break;
13736       case X86::COND_O:
13737       case X86::COND_B:
13738         // These can only come from an arithmetic instruction with overflow,
13739         // e.g. SADDO, UADDO.
13740         Cond = Cond.getNode()->getOperand(1);
13741         addTest = false;
13742         break;
13743       }
13744     }
13745   }
13746   CondOpcode = Cond.getOpcode();
13747   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13748       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13749       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13750        Cond.getOperand(0).getValueType() != MVT::i8)) {
13751     SDValue LHS = Cond.getOperand(0);
13752     SDValue RHS = Cond.getOperand(1);
13753     unsigned X86Opcode;
13754     unsigned X86Cond;
13755     SDVTList VTs;
13756     // Keep this in sync with LowerXALUO, otherwise we might create redundant
13757     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
13758     // X86ISD::INC).
13759     switch (CondOpcode) {
13760     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13761     case ISD::SADDO:
13762       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
13763         if (C->isOne()) {
13764           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
13765           break;
13766         }
13767       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13768     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13769     case ISD::SSUBO:
13770       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
13771         if (C->isOne()) {
13772           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
13773           break;
13774         }
13775       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13776     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13777     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13778     default: llvm_unreachable("unexpected overflowing operator");
13779     }
13780     if (Inverted)
13781       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
13782     if (CondOpcode == ISD::UMULO)
13783       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13784                           MVT::i32);
13785     else
13786       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13787
13788     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
13789
13790     if (CondOpcode == ISD::UMULO)
13791       Cond = X86Op.getValue(2);
13792     else
13793       Cond = X86Op.getValue(1);
13794
13795     CC = DAG.getConstant(X86Cond, MVT::i8);
13796     addTest = false;
13797   } else {
13798     unsigned CondOpc;
13799     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
13800       SDValue Cmp = Cond.getOperand(0).getOperand(1);
13801       if (CondOpc == ISD::OR) {
13802         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
13803         // two branches instead of an explicit OR instruction with a
13804         // separate test.
13805         if (Cmp == Cond.getOperand(1).getOperand(1) &&
13806             isX86LogicalCmp(Cmp)) {
13807           CC = Cond.getOperand(0).getOperand(0);
13808           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13809                               Chain, Dest, CC, Cmp);
13810           CC = Cond.getOperand(1).getOperand(0);
13811           Cond = Cmp;
13812           addTest = false;
13813         }
13814       } else { // ISD::AND
13815         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
13816         // two branches instead of an explicit AND instruction with a
13817         // separate test. However, we only do this if this block doesn't
13818         // have a fall-through edge, because this requires an explicit
13819         // jmp when the condition is false.
13820         if (Cmp == Cond.getOperand(1).getOperand(1) &&
13821             isX86LogicalCmp(Cmp) &&
13822             Op.getNode()->hasOneUse()) {
13823           X86::CondCode CCode =
13824             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
13825           CCode = X86::GetOppositeBranchCondition(CCode);
13826           CC = DAG.getConstant(CCode, MVT::i8);
13827           SDNode *User = *Op.getNode()->use_begin();
13828           // Look for an unconditional branch following this conditional branch.
13829           // We need this because we need to reverse the successors in order
13830           // to implement FCMP_OEQ.
13831           if (User->getOpcode() == ISD::BR) {
13832             SDValue FalseBB = User->getOperand(1);
13833             SDNode *NewBR =
13834               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13835             assert(NewBR == User);
13836             (void)NewBR;
13837             Dest = FalseBB;
13838
13839             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13840                                 Chain, Dest, CC, Cmp);
13841             X86::CondCode CCode =
13842               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
13843             CCode = X86::GetOppositeBranchCondition(CCode);
13844             CC = DAG.getConstant(CCode, MVT::i8);
13845             Cond = Cmp;
13846             addTest = false;
13847           }
13848         }
13849       }
13850     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
13851       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
13852       // It should be transformed during dag combiner except when the condition
13853       // is set by a arithmetics with overflow node.
13854       X86::CondCode CCode =
13855         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
13856       CCode = X86::GetOppositeBranchCondition(CCode);
13857       CC = DAG.getConstant(CCode, MVT::i8);
13858       Cond = Cond.getOperand(0).getOperand(1);
13859       addTest = false;
13860     } else if (Cond.getOpcode() == ISD::SETCC &&
13861                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
13862       // For FCMP_OEQ, we can emit
13863       // two branches instead of an explicit AND instruction with a
13864       // separate test. However, we only do this if this block doesn't
13865       // have a fall-through edge, because this requires an explicit
13866       // jmp when the condition is false.
13867       if (Op.getNode()->hasOneUse()) {
13868         SDNode *User = *Op.getNode()->use_begin();
13869         // Look for an unconditional branch following this conditional branch.
13870         // We need this because we need to reverse the successors in order
13871         // to implement FCMP_OEQ.
13872         if (User->getOpcode() == ISD::BR) {
13873           SDValue FalseBB = User->getOperand(1);
13874           SDNode *NewBR =
13875             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13876           assert(NewBR == User);
13877           (void)NewBR;
13878           Dest = FalseBB;
13879
13880           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13881                                     Cond.getOperand(0), Cond.getOperand(1));
13882           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13883           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13884           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13885                               Chain, Dest, CC, Cmp);
13886           CC = DAG.getConstant(X86::COND_P, MVT::i8);
13887           Cond = Cmp;
13888           addTest = false;
13889         }
13890       }
13891     } else if (Cond.getOpcode() == ISD::SETCC &&
13892                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
13893       // For FCMP_UNE, we can emit
13894       // two branches instead of an explicit AND instruction with a
13895       // separate test. However, we only do this if this block doesn't
13896       // have a fall-through edge, because this requires an explicit
13897       // jmp when the condition is false.
13898       if (Op.getNode()->hasOneUse()) {
13899         SDNode *User = *Op.getNode()->use_begin();
13900         // Look for an unconditional branch following this conditional branch.
13901         // We need this because we need to reverse the successors in order
13902         // to implement FCMP_UNE.
13903         if (User->getOpcode() == ISD::BR) {
13904           SDValue FalseBB = User->getOperand(1);
13905           SDNode *NewBR =
13906             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13907           assert(NewBR == User);
13908           (void)NewBR;
13909
13910           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13911                                     Cond.getOperand(0), Cond.getOperand(1));
13912           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13913           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13914           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13915                               Chain, Dest, CC, Cmp);
13916           CC = DAG.getConstant(X86::COND_NP, MVT::i8);
13917           Cond = Cmp;
13918           addTest = false;
13919           Dest = FalseBB;
13920         }
13921       }
13922     }
13923   }
13924
13925   if (addTest) {
13926     // Look pass the truncate if the high bits are known zero.
13927     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13928         Cond = Cond.getOperand(0);
13929
13930     // We know the result of AND is compared against zero. Try to match
13931     // it to BT.
13932     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13933       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
13934       if (NewSetCC.getNode()) {
13935         CC = NewSetCC.getOperand(0);
13936         Cond = NewSetCC.getOperand(1);
13937         addTest = false;
13938       }
13939     }
13940   }
13941
13942   if (addTest) {
13943     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
13944     CC = DAG.getConstant(X86Cond, MVT::i8);
13945     Cond = EmitTest(Cond, X86Cond, dl, DAG);
13946   }
13947   Cond = ConvertCmpIfNecessary(Cond, DAG);
13948   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13949                      Chain, Dest, CC, Cond);
13950 }
13951
13952 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
13953 // Calls to _alloca are needed to probe the stack when allocating more than 4k
13954 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
13955 // that the guard pages used by the OS virtual memory manager are allocated in
13956 // correct sequence.
13957 SDValue
13958 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
13959                                            SelectionDAG &DAG) const {
13960   MachineFunction &MF = DAG.getMachineFunction();
13961   bool SplitStack = MF.shouldSplitStack();
13962   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
13963                SplitStack;
13964   SDLoc dl(Op);
13965
13966   if (!Lower) {
13967     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13968     SDNode* Node = Op.getNode();
13969
13970     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
13971     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
13972         " not tell us which reg is the stack pointer!");
13973     EVT VT = Node->getValueType(0);
13974     SDValue Tmp1 = SDValue(Node, 0);
13975     SDValue Tmp2 = SDValue(Node, 1);
13976     SDValue Tmp3 = Node->getOperand(2);
13977     SDValue Chain = Tmp1.getOperand(0);
13978
13979     // Chain the dynamic stack allocation so that it doesn't modify the stack
13980     // pointer when other instructions are using the stack.
13981     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
13982         SDLoc(Node));
13983
13984     SDValue Size = Tmp2.getOperand(1);
13985     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
13986     Chain = SP.getValue(1);
13987     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
13988     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
13989     unsigned StackAlign = TFI.getStackAlignment();
13990     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
13991     if (Align > StackAlign)
13992       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
13993           DAG.getConstant(-(uint64_t)Align, VT));
13994     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
13995
13996     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
13997         DAG.getIntPtrConstant(0, true), SDValue(),
13998         SDLoc(Node));
13999
14000     SDValue Ops[2] = { Tmp1, Tmp2 };
14001     return DAG.getMergeValues(Ops, dl);
14002   }
14003
14004   // Get the inputs.
14005   SDValue Chain = Op.getOperand(0);
14006   SDValue Size  = Op.getOperand(1);
14007   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14008   EVT VT = Op.getNode()->getValueType(0);
14009
14010   bool Is64Bit = Subtarget->is64Bit();
14011   EVT SPTy = getPointerTy();
14012
14013   if (SplitStack) {
14014     MachineRegisterInfo &MRI = MF.getRegInfo();
14015
14016     if (Is64Bit) {
14017       // The 64 bit implementation of segmented stacks needs to clobber both r10
14018       // r11. This makes it impossible to use it along with nested parameters.
14019       const Function *F = MF.getFunction();
14020
14021       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14022            I != E; ++I)
14023         if (I->hasNestAttr())
14024           report_fatal_error("Cannot use segmented stacks with functions that "
14025                              "have nested arguments.");
14026     }
14027
14028     const TargetRegisterClass *AddrRegClass =
14029       getRegClassFor(getPointerTy());
14030     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14031     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14032     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14033                                 DAG.getRegister(Vreg, SPTy));
14034     SDValue Ops1[2] = { Value, Chain };
14035     return DAG.getMergeValues(Ops1, dl);
14036   } else {
14037     SDValue Flag;
14038     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14039
14040     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14041     Flag = Chain.getValue(1);
14042     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14043
14044     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14045
14046     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14047     unsigned SPReg = RegInfo->getStackRegister();
14048     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14049     Chain = SP.getValue(1);
14050
14051     if (Align) {
14052       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14053                        DAG.getConstant(-(uint64_t)Align, VT));
14054       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14055     }
14056
14057     SDValue Ops1[2] = { SP, Chain };
14058     return DAG.getMergeValues(Ops1, dl);
14059   }
14060 }
14061
14062 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14063   MachineFunction &MF = DAG.getMachineFunction();
14064   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14065
14066   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14067   SDLoc DL(Op);
14068
14069   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14070     // vastart just stores the address of the VarArgsFrameIndex slot into the
14071     // memory location argument.
14072     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14073                                    getPointerTy());
14074     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14075                         MachinePointerInfo(SV), false, false, 0);
14076   }
14077
14078   // __va_list_tag:
14079   //   gp_offset         (0 - 6 * 8)
14080   //   fp_offset         (48 - 48 + 8 * 16)
14081   //   overflow_arg_area (point to parameters coming in memory).
14082   //   reg_save_area
14083   SmallVector<SDValue, 8> MemOps;
14084   SDValue FIN = Op.getOperand(1);
14085   // Store gp_offset
14086   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14087                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14088                                                MVT::i32),
14089                                FIN, MachinePointerInfo(SV), false, false, 0);
14090   MemOps.push_back(Store);
14091
14092   // Store fp_offset
14093   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14094                     FIN, DAG.getIntPtrConstant(4));
14095   Store = DAG.getStore(Op.getOperand(0), DL,
14096                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
14097                                        MVT::i32),
14098                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14099   MemOps.push_back(Store);
14100
14101   // Store ptr to overflow_arg_area
14102   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14103                     FIN, DAG.getIntPtrConstant(4));
14104   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14105                                     getPointerTy());
14106   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14107                        MachinePointerInfo(SV, 8),
14108                        false, false, 0);
14109   MemOps.push_back(Store);
14110
14111   // Store ptr to reg_save_area.
14112   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14113                     FIN, DAG.getIntPtrConstant(8));
14114   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14115                                     getPointerTy());
14116   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14117                        MachinePointerInfo(SV, 16), false, false, 0);
14118   MemOps.push_back(Store);
14119   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14120 }
14121
14122 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14123   assert(Subtarget->is64Bit() &&
14124          "LowerVAARG only handles 64-bit va_arg!");
14125   assert((Subtarget->isTargetLinux() ||
14126           Subtarget->isTargetDarwin()) &&
14127           "Unhandled target in LowerVAARG");
14128   assert(Op.getNode()->getNumOperands() == 4);
14129   SDValue Chain = Op.getOperand(0);
14130   SDValue SrcPtr = Op.getOperand(1);
14131   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14132   unsigned Align = Op.getConstantOperandVal(3);
14133   SDLoc dl(Op);
14134
14135   EVT ArgVT = Op.getNode()->getValueType(0);
14136   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14137   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14138   uint8_t ArgMode;
14139
14140   // Decide which area this value should be read from.
14141   // TODO: Implement the AMD64 ABI in its entirety. This simple
14142   // selection mechanism works only for the basic types.
14143   if (ArgVT == MVT::f80) {
14144     llvm_unreachable("va_arg for f80 not yet implemented");
14145   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14146     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14147   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14148     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14149   } else {
14150     llvm_unreachable("Unhandled argument type in LowerVAARG");
14151   }
14152
14153   if (ArgMode == 2) {
14154     // Sanity Check: Make sure using fp_offset makes sense.
14155     assert(!DAG.getTarget().Options.UseSoftFloat &&
14156            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14157                Attribute::NoImplicitFloat)) &&
14158            Subtarget->hasSSE1());
14159   }
14160
14161   // Insert VAARG_64 node into the DAG
14162   // VAARG_64 returns two values: Variable Argument Address, Chain
14163   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, MVT::i32),
14164                        DAG.getConstant(ArgMode, MVT::i8),
14165                        DAG.getConstant(Align, MVT::i32)};
14166   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14167   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14168                                           VTs, InstOps, MVT::i64,
14169                                           MachinePointerInfo(SV),
14170                                           /*Align=*/0,
14171                                           /*Volatile=*/false,
14172                                           /*ReadMem=*/true,
14173                                           /*WriteMem=*/true);
14174   Chain = VAARG.getValue(1);
14175
14176   // Load the next argument and return it
14177   return DAG.getLoad(ArgVT, dl,
14178                      Chain,
14179                      VAARG,
14180                      MachinePointerInfo(),
14181                      false, false, false, 0);
14182 }
14183
14184 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14185                            SelectionDAG &DAG) {
14186   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14187   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14188   SDValue Chain = Op.getOperand(0);
14189   SDValue DstPtr = Op.getOperand(1);
14190   SDValue SrcPtr = Op.getOperand(2);
14191   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14192   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14193   SDLoc DL(Op);
14194
14195   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14196                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
14197                        false,
14198                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14199 }
14200
14201 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14202 // amount is a constant. Takes immediate version of shift as input.
14203 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14204                                           SDValue SrcOp, uint64_t ShiftAmt,
14205                                           SelectionDAG &DAG) {
14206   MVT ElementType = VT.getVectorElementType();
14207
14208   // Fold this packed shift into its first operand if ShiftAmt is 0.
14209   if (ShiftAmt == 0)
14210     return SrcOp;
14211
14212   // Check for ShiftAmt >= element width
14213   if (ShiftAmt >= ElementType.getSizeInBits()) {
14214     if (Opc == X86ISD::VSRAI)
14215       ShiftAmt = ElementType.getSizeInBits() - 1;
14216     else
14217       return DAG.getConstant(0, VT);
14218   }
14219
14220   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14221          && "Unknown target vector shift-by-constant node");
14222
14223   // Fold this packed vector shift into a build vector if SrcOp is a
14224   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14225   if (VT == SrcOp.getSimpleValueType() &&
14226       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14227     SmallVector<SDValue, 8> Elts;
14228     unsigned NumElts = SrcOp->getNumOperands();
14229     ConstantSDNode *ND;
14230
14231     switch(Opc) {
14232     default: llvm_unreachable(nullptr);
14233     case X86ISD::VSHLI:
14234       for (unsigned i=0; i!=NumElts; ++i) {
14235         SDValue CurrentOp = SrcOp->getOperand(i);
14236         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14237           Elts.push_back(CurrentOp);
14238           continue;
14239         }
14240         ND = cast<ConstantSDNode>(CurrentOp);
14241         const APInt &C = ND->getAPIntValue();
14242         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), ElementType));
14243       }
14244       break;
14245     case X86ISD::VSRLI:
14246       for (unsigned i=0; i!=NumElts; ++i) {
14247         SDValue CurrentOp = SrcOp->getOperand(i);
14248         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14249           Elts.push_back(CurrentOp);
14250           continue;
14251         }
14252         ND = cast<ConstantSDNode>(CurrentOp);
14253         const APInt &C = ND->getAPIntValue();
14254         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), ElementType));
14255       }
14256       break;
14257     case X86ISD::VSRAI:
14258       for (unsigned i=0; i!=NumElts; ++i) {
14259         SDValue CurrentOp = SrcOp->getOperand(i);
14260         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14261           Elts.push_back(CurrentOp);
14262           continue;
14263         }
14264         ND = cast<ConstantSDNode>(CurrentOp);
14265         const APInt &C = ND->getAPIntValue();
14266         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), ElementType));
14267       }
14268       break;
14269     }
14270
14271     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14272   }
14273
14274   return DAG.getNode(Opc, dl, VT, SrcOp, DAG.getConstant(ShiftAmt, MVT::i8));
14275 }
14276
14277 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14278 // may or may not be a constant. Takes immediate version of shift as input.
14279 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14280                                    SDValue SrcOp, SDValue ShAmt,
14281                                    SelectionDAG &DAG) {
14282   MVT SVT = ShAmt.getSimpleValueType();
14283   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14284
14285   // Catch shift-by-constant.
14286   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14287     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14288                                       CShAmt->getZExtValue(), DAG);
14289
14290   // Change opcode to non-immediate version
14291   switch (Opc) {
14292     default: llvm_unreachable("Unknown target vector shift node");
14293     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14294     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14295     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14296   }
14297
14298   const X86Subtarget &Subtarget =
14299       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14300   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14301       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14302     // Let the shuffle legalizer expand this shift amount node.
14303     SDValue Op0 = ShAmt.getOperand(0);
14304     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14305     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14306   } else {
14307     // Need to build a vector containing shift amount.
14308     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14309     SmallVector<SDValue, 4> ShOps;
14310     ShOps.push_back(ShAmt);
14311     if (SVT == MVT::i32) {
14312       ShOps.push_back(DAG.getConstant(0, SVT));
14313       ShOps.push_back(DAG.getUNDEF(SVT));
14314     }
14315     ShOps.push_back(DAG.getUNDEF(SVT));
14316
14317     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14318     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14319   }
14320
14321   // The return type has to be a 128-bit type with the same element
14322   // type as the input type.
14323   MVT EltVT = VT.getVectorElementType();
14324   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14325
14326   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
14327   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14328 }
14329
14330 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14331 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14332 /// necessary casting for \p Mask when lowering masking intrinsics.
14333 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14334                                     SDValue PreservedSrc,
14335                                     const X86Subtarget *Subtarget,
14336                                     SelectionDAG &DAG) {
14337     EVT VT = Op.getValueType();
14338     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14339                                   MVT::i1, VT.getVectorNumElements());
14340     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14341                                      Mask.getValueType().getSizeInBits());
14342     SDLoc dl(Op);
14343
14344     assert(MaskVT.isSimple() && "invalid mask type");
14345
14346     if (isAllOnes(Mask))
14347       return Op;
14348
14349     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
14350     // are extracted by EXTRACT_SUBVECTOR.
14351     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14352                               DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14353                               DAG.getIntPtrConstant(0));
14354
14355     switch (Op.getOpcode()) {
14356       default: break;
14357       case X86ISD::PCMPEQM:
14358       case X86ISD::PCMPGTM:
14359       case X86ISD::CMPM:
14360       case X86ISD::CMPMU:
14361         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
14362     }
14363     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14364       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14365     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
14366 }
14367
14368 /// \brief Creates an SDNode for a predicated scalar operation.
14369 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
14370 /// The mask is comming as MVT::i8 and it should be truncated
14371 /// to MVT::i1 while lowering masking intrinsics.
14372 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
14373 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
14374 /// a scalar instruction.
14375 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
14376                                     SDValue PreservedSrc,
14377                                     const X86Subtarget *Subtarget,
14378                                     SelectionDAG &DAG) {
14379     if (isAllOnes(Mask))
14380       return Op;
14381
14382     EVT VT = Op.getValueType();
14383     SDLoc dl(Op);
14384     // The mask should be of type MVT::i1
14385     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
14386
14387     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14388       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14389     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
14390 }
14391
14392 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14393                                        SelectionDAG &DAG) {
14394   SDLoc dl(Op);
14395   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14396   EVT VT = Op.getValueType();
14397   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
14398   if (IntrData) {
14399     switch(IntrData->Type) {
14400     case INTR_TYPE_1OP:
14401       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
14402     case INTR_TYPE_2OP:
14403       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14404         Op.getOperand(2));
14405     case INTR_TYPE_3OP:
14406       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14407         Op.getOperand(2), Op.getOperand(3));
14408     case INTR_TYPE_1OP_MASK_RM: {
14409       SDValue Src = Op.getOperand(1);
14410       SDValue Src0 = Op.getOperand(2);
14411       SDValue Mask = Op.getOperand(3);
14412       SDValue RoundingMode = Op.getOperand(4);
14413       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
14414                                               RoundingMode),
14415                                   Mask, Src0, Subtarget, DAG);
14416     }
14417     case INTR_TYPE_SCALAR_MASK_RM: {
14418       SDValue Src1 = Op.getOperand(1);
14419       SDValue Src2 = Op.getOperand(2);
14420       SDValue Src0 = Op.getOperand(3);
14421       SDValue Mask = Op.getOperand(4);
14422       // There are 2 kinds of intrinsics in this group:
14423       // (1) With supress-all-exceptions (sae) - 6 operands
14424       // (2) With rounding mode and sae - 7 operands.
14425       if (Op.getNumOperands() == 6) {
14426         SDValue Sae  = Op.getOperand(5);
14427         return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14428                                                 Sae),
14429                                     Mask, Src0, Subtarget, DAG);
14430       }
14431       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
14432       SDValue RoundingMode  = Op.getOperand(5);
14433       SDValue Sae  = Op.getOperand(6);
14434       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14435                                               RoundingMode, Sae),
14436                                   Mask, Src0, Subtarget, DAG);
14437     }
14438     case INTR_TYPE_2OP_MASK: {
14439       SDValue Src1 = Op.getOperand(1);
14440       SDValue Src2 = Op.getOperand(2);
14441       SDValue PassThru = Op.getOperand(3);
14442       SDValue Mask = Op.getOperand(4);
14443       // We specify 2 possible opcodes for intrinsics with rounding modes.
14444       // First, we check if the intrinsic may have non-default rounding mode,
14445       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14446       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14447       if (IntrWithRoundingModeOpcode != 0) {
14448         SDValue Rnd = Op.getOperand(5);
14449         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
14450         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
14451           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14452                                       dl, Op.getValueType(),
14453                                       Src1, Src2, Rnd),
14454                                       Mask, PassThru, Subtarget, DAG);
14455         }
14456       }
14457       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
14458                                               Src1,Src2),
14459                                   Mask, PassThru, Subtarget, DAG);
14460     }
14461     case FMA_OP_MASK: {
14462       SDValue Src1 = Op.getOperand(1);
14463       SDValue Src2 = Op.getOperand(2);
14464       SDValue Src3 = Op.getOperand(3);
14465       SDValue Mask = Op.getOperand(4);
14466       // We specify 2 possible opcodes for intrinsics with rounding modes.
14467       // First, we check if the intrinsic may have non-default rounding mode,
14468       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14469       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14470       if (IntrWithRoundingModeOpcode != 0) {
14471         SDValue Rnd = Op.getOperand(5);
14472         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
14473             X86::STATIC_ROUNDING::CUR_DIRECTION)
14474           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14475                                                   dl, Op.getValueType(),
14476                                                   Src1, Src2, Src3, Rnd),
14477                                       Mask, Src1, Subtarget, DAG);
14478       }
14479       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
14480                                               dl, Op.getValueType(),
14481                                               Src1, Src2, Src3),
14482                                   Mask, Src1, Subtarget, DAG);
14483     }
14484     case CMP_MASK:
14485     case CMP_MASK_CC: {
14486       // Comparison intrinsics with masks.
14487       // Example of transformation:
14488       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
14489       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
14490       // (i8 (bitcast
14491       //   (v8i1 (insert_subvector undef,
14492       //           (v2i1 (and (PCMPEQM %a, %b),
14493       //                      (extract_subvector
14494       //                         (v8i1 (bitcast %mask)), 0))), 0))))
14495       EVT VT = Op.getOperand(1).getValueType();
14496       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14497                                     VT.getVectorNumElements());
14498       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
14499       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14500                                        Mask.getValueType().getSizeInBits());
14501       SDValue Cmp;
14502       if (IntrData->Type == CMP_MASK_CC) {
14503         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14504                     Op.getOperand(2), Op.getOperand(3));
14505       } else {
14506         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
14507         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14508                     Op.getOperand(2));
14509       }
14510       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
14511                                              DAG.getTargetConstant(0, MaskVT),
14512                                              Subtarget, DAG);
14513       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
14514                                 DAG.getUNDEF(BitcastVT), CmpMask,
14515                                 DAG.getIntPtrConstant(0));
14516       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
14517     }
14518     case COMI: { // Comparison intrinsics
14519       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
14520       SDValue LHS = Op.getOperand(1);
14521       SDValue RHS = Op.getOperand(2);
14522       unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
14523       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
14524       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
14525       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14526                                   DAG.getConstant(X86CC, MVT::i8), Cond);
14527       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14528     }
14529     case VSHIFT:
14530       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
14531                                  Op.getOperand(1), Op.getOperand(2), DAG);
14532     case VSHIFT_MASK:
14533       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
14534                                                       Op.getSimpleValueType(),
14535                                                       Op.getOperand(1),
14536                                                       Op.getOperand(2), DAG),
14537                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
14538                                   DAG);
14539     case COMPRESS_EXPAND_IN_REG: {
14540       SDValue Mask = Op.getOperand(3);
14541       SDValue DataToCompress = Op.getOperand(1);
14542       SDValue PassThru = Op.getOperand(2);
14543       if (isAllOnes(Mask)) // return data as is
14544         return Op.getOperand(1);
14545       EVT VT = Op.getValueType();
14546       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14547                                     VT.getVectorNumElements());
14548       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14549                                        Mask.getValueType().getSizeInBits());
14550       SDLoc dl(Op);
14551       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14552                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14553                                   DAG.getIntPtrConstant(0));
14554
14555       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
14556                          PassThru);
14557     }
14558     case BLEND: {
14559       SDValue Mask = Op.getOperand(3);
14560       EVT VT = Op.getValueType();
14561       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14562                                     VT.getVectorNumElements());
14563       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14564                                        Mask.getValueType().getSizeInBits());
14565       SDLoc dl(Op);
14566       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14567                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14568                                   DAG.getIntPtrConstant(0));
14569       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
14570                          Op.getOperand(2));
14571     }
14572     default:
14573       break;
14574     }
14575   }
14576
14577   switch (IntNo) {
14578   default: return SDValue();    // Don't custom lower most intrinsics.
14579
14580   case Intrinsic::x86_avx512_mask_valign_q_512:
14581   case Intrinsic::x86_avx512_mask_valign_d_512:
14582     // Vector source operands are swapped.
14583     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
14584                                             Op.getValueType(), Op.getOperand(2),
14585                                             Op.getOperand(1),
14586                                             Op.getOperand(3)),
14587                                 Op.getOperand(5), Op.getOperand(4),
14588                                 Subtarget, DAG);
14589
14590   // ptest and testp intrinsics. The intrinsic these come from are designed to
14591   // return an integer value, not just an instruction so lower it to the ptest
14592   // or testp pattern and a setcc for the result.
14593   case Intrinsic::x86_sse41_ptestz:
14594   case Intrinsic::x86_sse41_ptestc:
14595   case Intrinsic::x86_sse41_ptestnzc:
14596   case Intrinsic::x86_avx_ptestz_256:
14597   case Intrinsic::x86_avx_ptestc_256:
14598   case Intrinsic::x86_avx_ptestnzc_256:
14599   case Intrinsic::x86_avx_vtestz_ps:
14600   case Intrinsic::x86_avx_vtestc_ps:
14601   case Intrinsic::x86_avx_vtestnzc_ps:
14602   case Intrinsic::x86_avx_vtestz_pd:
14603   case Intrinsic::x86_avx_vtestc_pd:
14604   case Intrinsic::x86_avx_vtestnzc_pd:
14605   case Intrinsic::x86_avx_vtestz_ps_256:
14606   case Intrinsic::x86_avx_vtestc_ps_256:
14607   case Intrinsic::x86_avx_vtestnzc_ps_256:
14608   case Intrinsic::x86_avx_vtestz_pd_256:
14609   case Intrinsic::x86_avx_vtestc_pd_256:
14610   case Intrinsic::x86_avx_vtestnzc_pd_256: {
14611     bool IsTestPacked = false;
14612     unsigned X86CC;
14613     switch (IntNo) {
14614     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
14615     case Intrinsic::x86_avx_vtestz_ps:
14616     case Intrinsic::x86_avx_vtestz_pd:
14617     case Intrinsic::x86_avx_vtestz_ps_256:
14618     case Intrinsic::x86_avx_vtestz_pd_256:
14619       IsTestPacked = true; // Fallthrough
14620     case Intrinsic::x86_sse41_ptestz:
14621     case Intrinsic::x86_avx_ptestz_256:
14622       // ZF = 1
14623       X86CC = X86::COND_E;
14624       break;
14625     case Intrinsic::x86_avx_vtestc_ps:
14626     case Intrinsic::x86_avx_vtestc_pd:
14627     case Intrinsic::x86_avx_vtestc_ps_256:
14628     case Intrinsic::x86_avx_vtestc_pd_256:
14629       IsTestPacked = true; // Fallthrough
14630     case Intrinsic::x86_sse41_ptestc:
14631     case Intrinsic::x86_avx_ptestc_256:
14632       // CF = 1
14633       X86CC = X86::COND_B;
14634       break;
14635     case Intrinsic::x86_avx_vtestnzc_ps:
14636     case Intrinsic::x86_avx_vtestnzc_pd:
14637     case Intrinsic::x86_avx_vtestnzc_ps_256:
14638     case Intrinsic::x86_avx_vtestnzc_pd_256:
14639       IsTestPacked = true; // Fallthrough
14640     case Intrinsic::x86_sse41_ptestnzc:
14641     case Intrinsic::x86_avx_ptestnzc_256:
14642       // ZF and CF = 0
14643       X86CC = X86::COND_A;
14644       break;
14645     }
14646
14647     SDValue LHS = Op.getOperand(1);
14648     SDValue RHS = Op.getOperand(2);
14649     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
14650     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
14651     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
14652     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
14653     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14654   }
14655   case Intrinsic::x86_avx512_kortestz_w:
14656   case Intrinsic::x86_avx512_kortestc_w: {
14657     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
14658     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
14659     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
14660     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
14661     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
14662     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
14663     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14664   }
14665
14666   case Intrinsic::x86_sse42_pcmpistria128:
14667   case Intrinsic::x86_sse42_pcmpestria128:
14668   case Intrinsic::x86_sse42_pcmpistric128:
14669   case Intrinsic::x86_sse42_pcmpestric128:
14670   case Intrinsic::x86_sse42_pcmpistrio128:
14671   case Intrinsic::x86_sse42_pcmpestrio128:
14672   case Intrinsic::x86_sse42_pcmpistris128:
14673   case Intrinsic::x86_sse42_pcmpestris128:
14674   case Intrinsic::x86_sse42_pcmpistriz128:
14675   case Intrinsic::x86_sse42_pcmpestriz128: {
14676     unsigned Opcode;
14677     unsigned X86CC;
14678     switch (IntNo) {
14679     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
14680     case Intrinsic::x86_sse42_pcmpistria128:
14681       Opcode = X86ISD::PCMPISTRI;
14682       X86CC = X86::COND_A;
14683       break;
14684     case Intrinsic::x86_sse42_pcmpestria128:
14685       Opcode = X86ISD::PCMPESTRI;
14686       X86CC = X86::COND_A;
14687       break;
14688     case Intrinsic::x86_sse42_pcmpistric128:
14689       Opcode = X86ISD::PCMPISTRI;
14690       X86CC = X86::COND_B;
14691       break;
14692     case Intrinsic::x86_sse42_pcmpestric128:
14693       Opcode = X86ISD::PCMPESTRI;
14694       X86CC = X86::COND_B;
14695       break;
14696     case Intrinsic::x86_sse42_pcmpistrio128:
14697       Opcode = X86ISD::PCMPISTRI;
14698       X86CC = X86::COND_O;
14699       break;
14700     case Intrinsic::x86_sse42_pcmpestrio128:
14701       Opcode = X86ISD::PCMPESTRI;
14702       X86CC = X86::COND_O;
14703       break;
14704     case Intrinsic::x86_sse42_pcmpistris128:
14705       Opcode = X86ISD::PCMPISTRI;
14706       X86CC = X86::COND_S;
14707       break;
14708     case Intrinsic::x86_sse42_pcmpestris128:
14709       Opcode = X86ISD::PCMPESTRI;
14710       X86CC = X86::COND_S;
14711       break;
14712     case Intrinsic::x86_sse42_pcmpistriz128:
14713       Opcode = X86ISD::PCMPISTRI;
14714       X86CC = X86::COND_E;
14715       break;
14716     case Intrinsic::x86_sse42_pcmpestriz128:
14717       Opcode = X86ISD::PCMPESTRI;
14718       X86CC = X86::COND_E;
14719       break;
14720     }
14721     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14722     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14723     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
14724     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14725                                 DAG.getConstant(X86CC, MVT::i8),
14726                                 SDValue(PCMP.getNode(), 1));
14727     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14728   }
14729
14730   case Intrinsic::x86_sse42_pcmpistri128:
14731   case Intrinsic::x86_sse42_pcmpestri128: {
14732     unsigned Opcode;
14733     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
14734       Opcode = X86ISD::PCMPISTRI;
14735     else
14736       Opcode = X86ISD::PCMPESTRI;
14737
14738     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14739     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14740     return DAG.getNode(Opcode, dl, VTs, NewOps);
14741   }
14742   }
14743 }
14744
14745 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14746                               SDValue Src, SDValue Mask, SDValue Base,
14747                               SDValue Index, SDValue ScaleOp, SDValue Chain,
14748                               const X86Subtarget * Subtarget) {
14749   SDLoc dl(Op);
14750   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14751   assert(C && "Invalid scale type");
14752   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14753   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14754                              Index.getSimpleValueType().getVectorNumElements());
14755   SDValue MaskInReg;
14756   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14757   if (MaskC)
14758     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14759   else
14760     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14761   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
14762   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14763   SDValue Segment = DAG.getRegister(0, MVT::i32);
14764   if (Src.getOpcode() == ISD::UNDEF)
14765     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
14766   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14767   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14768   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
14769   return DAG.getMergeValues(RetOps, dl);
14770 }
14771
14772 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14773                                SDValue Src, SDValue Mask, SDValue Base,
14774                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
14775   SDLoc dl(Op);
14776   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14777   assert(C && "Invalid scale type");
14778   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14779   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14780   SDValue Segment = DAG.getRegister(0, MVT::i32);
14781   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14782                              Index.getSimpleValueType().getVectorNumElements());
14783   SDValue MaskInReg;
14784   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14785   if (MaskC)
14786     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14787   else
14788     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14789   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
14790   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
14791   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14792   return SDValue(Res, 1);
14793 }
14794
14795 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14796                                SDValue Mask, SDValue Base, SDValue Index,
14797                                SDValue ScaleOp, SDValue Chain) {
14798   SDLoc dl(Op);
14799   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14800   assert(C && "Invalid scale type");
14801   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14802   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14803   SDValue Segment = DAG.getRegister(0, MVT::i32);
14804   EVT MaskVT =
14805     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
14806   SDValue MaskInReg;
14807   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14808   if (MaskC)
14809     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14810   else
14811     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14812   //SDVTList VTs = DAG.getVTList(MVT::Other);
14813   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14814   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
14815   return SDValue(Res, 0);
14816 }
14817
14818 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
14819 // read performance monitor counters (x86_rdpmc).
14820 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
14821                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14822                               SmallVectorImpl<SDValue> &Results) {
14823   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14824   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14825   SDValue LO, HI;
14826
14827   // The ECX register is used to select the index of the performance counter
14828   // to read.
14829   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
14830                                    N->getOperand(2));
14831   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
14832
14833   // Reads the content of a 64-bit performance counter and returns it in the
14834   // registers EDX:EAX.
14835   if (Subtarget->is64Bit()) {
14836     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14837     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14838                             LO.getValue(2));
14839   } else {
14840     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14841     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14842                             LO.getValue(2));
14843   }
14844   Chain = HI.getValue(1);
14845
14846   if (Subtarget->is64Bit()) {
14847     // The EAX register is loaded with the low-order 32 bits. The EDX register
14848     // is loaded with the supported high-order bits of the counter.
14849     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14850                               DAG.getConstant(32, MVT::i8));
14851     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14852     Results.push_back(Chain);
14853     return;
14854   }
14855
14856   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14857   SDValue Ops[] = { LO, HI };
14858   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14859   Results.push_back(Pair);
14860   Results.push_back(Chain);
14861 }
14862
14863 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
14864 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
14865 // also used to custom lower READCYCLECOUNTER nodes.
14866 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
14867                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14868                               SmallVectorImpl<SDValue> &Results) {
14869   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14870   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
14871   SDValue LO, HI;
14872
14873   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
14874   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
14875   // and the EAX register is loaded with the low-order 32 bits.
14876   if (Subtarget->is64Bit()) {
14877     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14878     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14879                             LO.getValue(2));
14880   } else {
14881     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14882     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14883                             LO.getValue(2));
14884   }
14885   SDValue Chain = HI.getValue(1);
14886
14887   if (Opcode == X86ISD::RDTSCP_DAG) {
14888     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14889
14890     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
14891     // the ECX register. Add 'ecx' explicitly to the chain.
14892     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
14893                                      HI.getValue(2));
14894     // Explicitly store the content of ECX at the location passed in input
14895     // to the 'rdtscp' intrinsic.
14896     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
14897                          MachinePointerInfo(), false, false, 0);
14898   }
14899
14900   if (Subtarget->is64Bit()) {
14901     // The EDX register is loaded with the high-order 32 bits of the MSR, and
14902     // the EAX register is loaded with the low-order 32 bits.
14903     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14904                               DAG.getConstant(32, MVT::i8));
14905     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14906     Results.push_back(Chain);
14907     return;
14908   }
14909
14910   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14911   SDValue Ops[] = { LO, HI };
14912   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14913   Results.push_back(Pair);
14914   Results.push_back(Chain);
14915 }
14916
14917 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
14918                                      SelectionDAG &DAG) {
14919   SmallVector<SDValue, 2> Results;
14920   SDLoc DL(Op);
14921   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
14922                           Results);
14923   return DAG.getMergeValues(Results, DL);
14924 }
14925
14926
14927 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14928                                       SelectionDAG &DAG) {
14929   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
14930
14931   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
14932   if (!IntrData)
14933     return SDValue();
14934
14935   SDLoc dl(Op);
14936   switch(IntrData->Type) {
14937   default:
14938     llvm_unreachable("Unknown Intrinsic Type");
14939     break;
14940   case RDSEED:
14941   case RDRAND: {
14942     // Emit the node with the right value type.
14943     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
14944     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
14945
14946     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
14947     // Otherwise return the value from Rand, which is always 0, casted to i32.
14948     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
14949                       DAG.getConstant(1, Op->getValueType(1)),
14950                       DAG.getConstant(X86::COND_B, MVT::i32),
14951                       SDValue(Result.getNode(), 1) };
14952     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
14953                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
14954                                   Ops);
14955
14956     // Return { result, isValid, chain }.
14957     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
14958                        SDValue(Result.getNode(), 2));
14959   }
14960   case GATHER: {
14961   //gather(v1, mask, index, base, scale);
14962     SDValue Chain = Op.getOperand(0);
14963     SDValue Src   = Op.getOperand(2);
14964     SDValue Base  = Op.getOperand(3);
14965     SDValue Index = Op.getOperand(4);
14966     SDValue Mask  = Op.getOperand(5);
14967     SDValue Scale = Op.getOperand(6);
14968     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain,
14969                           Subtarget);
14970   }
14971   case SCATTER: {
14972   //scatter(base, mask, index, v1, scale);
14973     SDValue Chain = Op.getOperand(0);
14974     SDValue Base  = Op.getOperand(2);
14975     SDValue Mask  = Op.getOperand(3);
14976     SDValue Index = Op.getOperand(4);
14977     SDValue Src   = Op.getOperand(5);
14978     SDValue Scale = Op.getOperand(6);
14979     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain);
14980   }
14981   case PREFETCH: {
14982     SDValue Hint = Op.getOperand(6);
14983     unsigned HintVal;
14984     if (dyn_cast<ConstantSDNode> (Hint) == nullptr ||
14985         (HintVal = dyn_cast<ConstantSDNode> (Hint)->getZExtValue()) > 1)
14986       llvm_unreachable("Wrong prefetch hint in intrinsic: should be 0 or 1");
14987     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
14988     SDValue Chain = Op.getOperand(0);
14989     SDValue Mask  = Op.getOperand(2);
14990     SDValue Index = Op.getOperand(3);
14991     SDValue Base  = Op.getOperand(4);
14992     SDValue Scale = Op.getOperand(5);
14993     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
14994   }
14995   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
14996   case RDTSC: {
14997     SmallVector<SDValue, 2> Results;
14998     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget, Results);
14999     return DAG.getMergeValues(Results, dl);
15000   }
15001   // Read Performance Monitoring Counters.
15002   case RDPMC: {
15003     SmallVector<SDValue, 2> Results;
15004     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15005     return DAG.getMergeValues(Results, dl);
15006   }
15007   // XTEST intrinsics.
15008   case XTEST: {
15009     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15010     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15011     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15012                                 DAG.getConstant(X86::COND_NE, MVT::i8),
15013                                 InTrans);
15014     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15015     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15016                        Ret, SDValue(InTrans.getNode(), 1));
15017   }
15018   // ADC/ADCX/SBB
15019   case ADX: {
15020     SmallVector<SDValue, 2> Results;
15021     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15022     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15023     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15024                                 DAG.getConstant(-1, MVT::i8));
15025     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15026                               Op.getOperand(4), GenCF.getValue(1));
15027     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15028                                  Op.getOperand(5), MachinePointerInfo(),
15029                                  false, false, 0);
15030     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15031                                 DAG.getConstant(X86::COND_B, MVT::i8),
15032                                 Res.getValue(1));
15033     Results.push_back(SetCC);
15034     Results.push_back(Store);
15035     return DAG.getMergeValues(Results, dl);
15036   }
15037   case COMPRESS_TO_MEM: {
15038     SDLoc dl(Op);
15039     SDValue Mask = Op.getOperand(4);
15040     SDValue DataToCompress = Op.getOperand(3);
15041     SDValue Addr = Op.getOperand(2);
15042     SDValue Chain = Op.getOperand(0);
15043
15044     if (isAllOnes(Mask)) // return just a store
15045       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15046                           MachinePointerInfo(), false, false, 0);
15047
15048     EVT VT = DataToCompress.getValueType();
15049     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15050                                   VT.getVectorNumElements());
15051     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15052                                      Mask.getValueType().getSizeInBits());
15053     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15054                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15055                                 DAG.getIntPtrConstant(0));
15056
15057     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15058                                       DataToCompress, DAG.getUNDEF(VT));
15059     return DAG.getStore(Chain, dl, Compressed, Addr,
15060                         MachinePointerInfo(), false, false, 0);
15061   }
15062   case EXPAND_FROM_MEM: {
15063     SDLoc dl(Op);
15064     SDValue Mask = Op.getOperand(4);
15065     SDValue PathThru = Op.getOperand(3);
15066     SDValue Addr = Op.getOperand(2);
15067     SDValue Chain = Op.getOperand(0);
15068     EVT VT = Op.getValueType();
15069
15070     if (isAllOnes(Mask)) // return just a load
15071       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15072                          false, 0);
15073     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15074                                   VT.getVectorNumElements());
15075     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15076                                      Mask.getValueType().getSizeInBits());
15077     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15078                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15079                                 DAG.getIntPtrConstant(0));
15080
15081     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15082                                    false, false, false, 0);
15083
15084     SDValue Results[] = {
15085         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15086         Chain};
15087     return DAG.getMergeValues(Results, dl);
15088   }
15089   }
15090 }
15091
15092 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15093                                            SelectionDAG &DAG) const {
15094   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15095   MFI->setReturnAddressIsTaken(true);
15096
15097   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15098     return SDValue();
15099
15100   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15101   SDLoc dl(Op);
15102   EVT PtrVT = getPointerTy();
15103
15104   if (Depth > 0) {
15105     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15106     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15107     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), PtrVT);
15108     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15109                        DAG.getNode(ISD::ADD, dl, PtrVT,
15110                                    FrameAddr, Offset),
15111                        MachinePointerInfo(), false, false, false, 0);
15112   }
15113
15114   // Just load the return address.
15115   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15116   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15117                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15118 }
15119
15120 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15121   MachineFunction &MF = DAG.getMachineFunction();
15122   MachineFrameInfo *MFI = MF.getFrameInfo();
15123   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15124   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15125   EVT VT = Op.getValueType();
15126
15127   MFI->setFrameAddressIsTaken(true);
15128
15129   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15130     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15131     // is not possible to crawl up the stack without looking at the unwind codes
15132     // simultaneously.
15133     int FrameAddrIndex = FuncInfo->getFAIndex();
15134     if (!FrameAddrIndex) {
15135       // Set up a frame object for the return address.
15136       unsigned SlotSize = RegInfo->getSlotSize();
15137       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15138           SlotSize, /*Offset=*/INT64_MIN, /*IsImmutable=*/false);
15139       FuncInfo->setFAIndex(FrameAddrIndex);
15140     }
15141     return DAG.getFrameIndex(FrameAddrIndex, VT);
15142   }
15143
15144   unsigned FrameReg =
15145       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15146   SDLoc dl(Op);  // FIXME probably not meaningful
15147   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15148   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15149           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15150          "Invalid Frame Register!");
15151   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15152   while (Depth--)
15153     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15154                             MachinePointerInfo(),
15155                             false, false, false, 0);
15156   return FrameAddr;
15157 }
15158
15159 // FIXME? Maybe this could be a TableGen attribute on some registers and
15160 // this table could be generated automatically from RegInfo.
15161 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15162                                               EVT VT) const {
15163   unsigned Reg = StringSwitch<unsigned>(RegName)
15164                        .Case("esp", X86::ESP)
15165                        .Case("rsp", X86::RSP)
15166                        .Default(0);
15167   if (Reg)
15168     return Reg;
15169   report_fatal_error("Invalid register name global variable");
15170 }
15171
15172 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15173                                                      SelectionDAG &DAG) const {
15174   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15175   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize());
15176 }
15177
15178 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15179   SDValue Chain     = Op.getOperand(0);
15180   SDValue Offset    = Op.getOperand(1);
15181   SDValue Handler   = Op.getOperand(2);
15182   SDLoc dl      (Op);
15183
15184   EVT PtrVT = getPointerTy();
15185   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15186   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15187   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15188           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15189          "Invalid Frame Register!");
15190   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15191   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15192
15193   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15194                                  DAG.getIntPtrConstant(RegInfo->getSlotSize()));
15195   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15196   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15197                        false, false, 0);
15198   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15199
15200   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15201                      DAG.getRegister(StoreAddrReg, PtrVT));
15202 }
15203
15204 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15205                                                SelectionDAG &DAG) const {
15206   SDLoc DL(Op);
15207   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15208                      DAG.getVTList(MVT::i32, MVT::Other),
15209                      Op.getOperand(0), Op.getOperand(1));
15210 }
15211
15212 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15213                                                 SelectionDAG &DAG) const {
15214   SDLoc DL(Op);
15215   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15216                      Op.getOperand(0), Op.getOperand(1));
15217 }
15218
15219 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15220   return Op.getOperand(0);
15221 }
15222
15223 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15224                                                 SelectionDAG &DAG) const {
15225   SDValue Root = Op.getOperand(0);
15226   SDValue Trmp = Op.getOperand(1); // trampoline
15227   SDValue FPtr = Op.getOperand(2); // nested function
15228   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15229   SDLoc dl (Op);
15230
15231   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15232   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15233
15234   if (Subtarget->is64Bit()) {
15235     SDValue OutChains[6];
15236
15237     // Large code-model.
15238     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15239     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15240
15241     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15242     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15243
15244     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15245
15246     // Load the pointer to the nested function into R11.
15247     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15248     SDValue Addr = Trmp;
15249     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15250                                 Addr, MachinePointerInfo(TrmpAddr),
15251                                 false, false, 0);
15252
15253     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15254                        DAG.getConstant(2, MVT::i64));
15255     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15256                                 MachinePointerInfo(TrmpAddr, 2),
15257                                 false, false, 2);
15258
15259     // Load the 'nest' parameter value into R10.
15260     // R10 is specified in X86CallingConv.td
15261     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15262     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15263                        DAG.getConstant(10, MVT::i64));
15264     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15265                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15266                                 false, false, 0);
15267
15268     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15269                        DAG.getConstant(12, MVT::i64));
15270     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15271                                 MachinePointerInfo(TrmpAddr, 12),
15272                                 false, false, 2);
15273
15274     // Jump to the nested function.
15275     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15276     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15277                        DAG.getConstant(20, MVT::i64));
15278     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15279                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15280                                 false, false, 0);
15281
15282     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15283     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15284                        DAG.getConstant(22, MVT::i64));
15285     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
15286                                 MachinePointerInfo(TrmpAddr, 22),
15287                                 false, false, 0);
15288
15289     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15290   } else {
15291     const Function *Func =
15292       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15293     CallingConv::ID CC = Func->getCallingConv();
15294     unsigned NestReg;
15295
15296     switch (CC) {
15297     default:
15298       llvm_unreachable("Unsupported calling convention");
15299     case CallingConv::C:
15300     case CallingConv::X86_StdCall: {
15301       // Pass 'nest' parameter in ECX.
15302       // Must be kept in sync with X86CallingConv.td
15303       NestReg = X86::ECX;
15304
15305       // Check that ECX wasn't needed by an 'inreg' parameter.
15306       FunctionType *FTy = Func->getFunctionType();
15307       const AttributeSet &Attrs = Func->getAttributes();
15308
15309       if (!Attrs.isEmpty() && !Func->isVarArg()) {
15310         unsigned InRegCount = 0;
15311         unsigned Idx = 1;
15312
15313         for (FunctionType::param_iterator I = FTy->param_begin(),
15314              E = FTy->param_end(); I != E; ++I, ++Idx)
15315           if (Attrs.hasAttribute(Idx, Attribute::InReg))
15316             // FIXME: should only count parameters that are lowered to integers.
15317             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
15318
15319         if (InRegCount > 2) {
15320           report_fatal_error("Nest register in use - reduce number of inreg"
15321                              " parameters!");
15322         }
15323       }
15324       break;
15325     }
15326     case CallingConv::X86_FastCall:
15327     case CallingConv::X86_ThisCall:
15328     case CallingConv::Fast:
15329       // Pass 'nest' parameter in EAX.
15330       // Must be kept in sync with X86CallingConv.td
15331       NestReg = X86::EAX;
15332       break;
15333     }
15334
15335     SDValue OutChains[4];
15336     SDValue Addr, Disp;
15337
15338     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15339                        DAG.getConstant(10, MVT::i32));
15340     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
15341
15342     // This is storing the opcode for MOV32ri.
15343     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
15344     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
15345     OutChains[0] = DAG.getStore(Root, dl,
15346                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
15347                                 Trmp, MachinePointerInfo(TrmpAddr),
15348                                 false, false, 0);
15349
15350     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15351                        DAG.getConstant(1, MVT::i32));
15352     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
15353                                 MachinePointerInfo(TrmpAddr, 1),
15354                                 false, false, 1);
15355
15356     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
15357     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15358                        DAG.getConstant(5, MVT::i32));
15359     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
15360                                 MachinePointerInfo(TrmpAddr, 5),
15361                                 false, false, 1);
15362
15363     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15364                        DAG.getConstant(6, MVT::i32));
15365     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
15366                                 MachinePointerInfo(TrmpAddr, 6),
15367                                 false, false, 1);
15368
15369     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15370   }
15371 }
15372
15373 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
15374                                             SelectionDAG &DAG) const {
15375   /*
15376    The rounding mode is in bits 11:10 of FPSR, and has the following
15377    settings:
15378      00 Round to nearest
15379      01 Round to -inf
15380      10 Round to +inf
15381      11 Round to 0
15382
15383   FLT_ROUNDS, on the other hand, expects the following:
15384     -1 Undefined
15385      0 Round to 0
15386      1 Round to nearest
15387      2 Round to +inf
15388      3 Round to -inf
15389
15390   To perform the conversion, we do:
15391     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
15392   */
15393
15394   MachineFunction &MF = DAG.getMachineFunction();
15395   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15396   unsigned StackAlignment = TFI.getStackAlignment();
15397   MVT VT = Op.getSimpleValueType();
15398   SDLoc DL(Op);
15399
15400   // Save FP Control Word to stack slot
15401   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
15402   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
15403
15404   MachineMemOperand *MMO =
15405    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
15406                            MachineMemOperand::MOStore, 2, 2);
15407
15408   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
15409   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
15410                                           DAG.getVTList(MVT::Other),
15411                                           Ops, MVT::i16, MMO);
15412
15413   // Load FP Control Word from stack slot
15414   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
15415                             MachinePointerInfo(), false, false, false, 0);
15416
15417   // Transform as necessary
15418   SDValue CWD1 =
15419     DAG.getNode(ISD::SRL, DL, MVT::i16,
15420                 DAG.getNode(ISD::AND, DL, MVT::i16,
15421                             CWD, DAG.getConstant(0x800, MVT::i16)),
15422                 DAG.getConstant(11, MVT::i8));
15423   SDValue CWD2 =
15424     DAG.getNode(ISD::SRL, DL, MVT::i16,
15425                 DAG.getNode(ISD::AND, DL, MVT::i16,
15426                             CWD, DAG.getConstant(0x400, MVT::i16)),
15427                 DAG.getConstant(9, MVT::i8));
15428
15429   SDValue RetVal =
15430     DAG.getNode(ISD::AND, DL, MVT::i16,
15431                 DAG.getNode(ISD::ADD, DL, MVT::i16,
15432                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
15433                             DAG.getConstant(1, MVT::i16)),
15434                 DAG.getConstant(3, MVT::i16));
15435
15436   return DAG.getNode((VT.getSizeInBits() < 16 ?
15437                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
15438 }
15439
15440 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
15441   MVT VT = Op.getSimpleValueType();
15442   EVT OpVT = VT;
15443   unsigned NumBits = VT.getSizeInBits();
15444   SDLoc dl(Op);
15445
15446   Op = Op.getOperand(0);
15447   if (VT == MVT::i8) {
15448     // Zero extend to i32 since there is not an i8 bsr.
15449     OpVT = MVT::i32;
15450     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15451   }
15452
15453   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
15454   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15455   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15456
15457   // If src is zero (i.e. bsr sets ZF), returns NumBits.
15458   SDValue Ops[] = {
15459     Op,
15460     DAG.getConstant(NumBits+NumBits-1, OpVT),
15461     DAG.getConstant(X86::COND_E, MVT::i8),
15462     Op.getValue(1)
15463   };
15464   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
15465
15466   // Finally xor with NumBits-1.
15467   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15468
15469   if (VT == MVT::i8)
15470     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15471   return Op;
15472 }
15473
15474 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
15475   MVT VT = Op.getSimpleValueType();
15476   EVT OpVT = VT;
15477   unsigned NumBits = VT.getSizeInBits();
15478   SDLoc dl(Op);
15479
15480   Op = Op.getOperand(0);
15481   if (VT == MVT::i8) {
15482     // Zero extend to i32 since there is not an i8 bsr.
15483     OpVT = MVT::i32;
15484     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15485   }
15486
15487   // Issue a bsr (scan bits in reverse).
15488   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15489   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15490
15491   // And xor with NumBits-1.
15492   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15493
15494   if (VT == MVT::i8)
15495     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15496   return Op;
15497 }
15498
15499 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
15500   MVT VT = Op.getSimpleValueType();
15501   unsigned NumBits = VT.getSizeInBits();
15502   SDLoc dl(Op);
15503   Op = Op.getOperand(0);
15504
15505   // Issue a bsf (scan bits forward) which also sets EFLAGS.
15506   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
15507   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
15508
15509   // If src is zero (i.e. bsf sets ZF), returns NumBits.
15510   SDValue Ops[] = {
15511     Op,
15512     DAG.getConstant(NumBits, VT),
15513     DAG.getConstant(X86::COND_E, MVT::i8),
15514     Op.getValue(1)
15515   };
15516   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
15517 }
15518
15519 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
15520 // ones, and then concatenate the result back.
15521 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
15522   MVT VT = Op.getSimpleValueType();
15523
15524   assert(VT.is256BitVector() && VT.isInteger() &&
15525          "Unsupported value type for operation");
15526
15527   unsigned NumElems = VT.getVectorNumElements();
15528   SDLoc dl(Op);
15529
15530   // Extract the LHS vectors
15531   SDValue LHS = Op.getOperand(0);
15532   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15533   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15534
15535   // Extract the RHS vectors
15536   SDValue RHS = Op.getOperand(1);
15537   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15538   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15539
15540   MVT EltVT = VT.getVectorElementType();
15541   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15542
15543   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15544                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
15545                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
15546 }
15547
15548 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
15549   assert(Op.getSimpleValueType().is256BitVector() &&
15550          Op.getSimpleValueType().isInteger() &&
15551          "Only handle AVX 256-bit vector integer operation");
15552   return Lower256IntArith(Op, DAG);
15553 }
15554
15555 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
15556   assert(Op.getSimpleValueType().is256BitVector() &&
15557          Op.getSimpleValueType().isInteger() &&
15558          "Only handle AVX 256-bit vector integer operation");
15559   return Lower256IntArith(Op, DAG);
15560 }
15561
15562 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
15563                         SelectionDAG &DAG) {
15564   SDLoc dl(Op);
15565   MVT VT = Op.getSimpleValueType();
15566
15567   // Decompose 256-bit ops into smaller 128-bit ops.
15568   if (VT.is256BitVector() && !Subtarget->hasInt256())
15569     return Lower256IntArith(Op, DAG);
15570
15571   SDValue A = Op.getOperand(0);
15572   SDValue B = Op.getOperand(1);
15573
15574   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
15575   if (VT == MVT::v4i32) {
15576     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
15577            "Should not custom lower when pmuldq is available!");
15578
15579     // Extract the odd parts.
15580     static const int UnpackMask[] = { 1, -1, 3, -1 };
15581     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
15582     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
15583
15584     // Multiply the even parts.
15585     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
15586     // Now multiply odd parts.
15587     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
15588
15589     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
15590     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
15591
15592     // Merge the two vectors back together with a shuffle. This expands into 2
15593     // shuffles.
15594     static const int ShufMask[] = { 0, 4, 2, 6 };
15595     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
15596   }
15597
15598   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
15599          "Only know how to lower V2I64/V4I64/V8I64 multiply");
15600
15601   //  Ahi = psrlqi(a, 32);
15602   //  Bhi = psrlqi(b, 32);
15603   //
15604   //  AloBlo = pmuludq(a, b);
15605   //  AloBhi = pmuludq(a, Bhi);
15606   //  AhiBlo = pmuludq(Ahi, b);
15607
15608   //  AloBhi = psllqi(AloBhi, 32);
15609   //  AhiBlo = psllqi(AhiBlo, 32);
15610   //  return AloBlo + AloBhi + AhiBlo;
15611
15612   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
15613   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
15614
15615   // Bit cast to 32-bit vectors for MULUDQ
15616   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
15617                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
15618   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
15619   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
15620   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
15621   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
15622
15623   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
15624   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
15625   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
15626
15627   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
15628   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
15629
15630   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
15631   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
15632 }
15633
15634 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
15635   assert(Subtarget->isTargetWin64() && "Unexpected target");
15636   EVT VT = Op.getValueType();
15637   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
15638          "Unexpected return type for lowering");
15639
15640   RTLIB::Libcall LC;
15641   bool isSigned;
15642   switch (Op->getOpcode()) {
15643   default: llvm_unreachable("Unexpected request for libcall!");
15644   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
15645   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
15646   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
15647   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
15648   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
15649   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
15650   }
15651
15652   SDLoc dl(Op);
15653   SDValue InChain = DAG.getEntryNode();
15654
15655   TargetLowering::ArgListTy Args;
15656   TargetLowering::ArgListEntry Entry;
15657   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
15658     EVT ArgVT = Op->getOperand(i).getValueType();
15659     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
15660            "Unexpected argument type for lowering");
15661     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
15662     Entry.Node = StackPtr;
15663     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
15664                            false, false, 16);
15665     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15666     Entry.Ty = PointerType::get(ArgTy,0);
15667     Entry.isSExt = false;
15668     Entry.isZExt = false;
15669     Args.push_back(Entry);
15670   }
15671
15672   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
15673                                          getPointerTy());
15674
15675   TargetLowering::CallLoweringInfo CLI(DAG);
15676   CLI.setDebugLoc(dl).setChain(InChain)
15677     .setCallee(getLibcallCallingConv(LC),
15678                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
15679                Callee, std::move(Args), 0)
15680     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
15681
15682   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
15683   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
15684 }
15685
15686 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
15687                              SelectionDAG &DAG) {
15688   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
15689   EVT VT = Op0.getValueType();
15690   SDLoc dl(Op);
15691
15692   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
15693          (VT == MVT::v8i32 && Subtarget->hasInt256()));
15694
15695   // PMULxD operations multiply each even value (starting at 0) of LHS with
15696   // the related value of RHS and produce a widen result.
15697   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15698   // => <2 x i64> <ae|cg>
15699   //
15700   // In other word, to have all the results, we need to perform two PMULxD:
15701   // 1. one with the even values.
15702   // 2. one with the odd values.
15703   // To achieve #2, with need to place the odd values at an even position.
15704   //
15705   // Place the odd value at an even position (basically, shift all values 1
15706   // step to the left):
15707   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
15708   // <a|b|c|d> => <b|undef|d|undef>
15709   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
15710   // <e|f|g|h> => <f|undef|h|undef>
15711   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
15712
15713   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
15714   // ints.
15715   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
15716   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
15717   unsigned Opcode =
15718       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
15719   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15720   // => <2 x i64> <ae|cg>
15721   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
15722                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
15723   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
15724   // => <2 x i64> <bf|dh>
15725   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
15726                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
15727
15728   // Shuffle it back into the right order.
15729   SDValue Highs, Lows;
15730   if (VT == MVT::v8i32) {
15731     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
15732     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15733     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
15734     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15735   } else {
15736     const int HighMask[] = {1, 5, 3, 7};
15737     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15738     const int LowMask[] = {0, 4, 2, 6};
15739     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15740   }
15741
15742   // If we have a signed multiply but no PMULDQ fix up the high parts of a
15743   // unsigned multiply.
15744   if (IsSigned && !Subtarget->hasSSE41()) {
15745     SDValue ShAmt =
15746         DAG.getConstant(31, DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
15747     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
15748                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
15749     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
15750                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
15751
15752     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
15753     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
15754   }
15755
15756   // The first result of MUL_LOHI is actually the low value, followed by the
15757   // high value.
15758   SDValue Ops[] = {Lows, Highs};
15759   return DAG.getMergeValues(Ops, dl);
15760 }
15761
15762 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
15763                                          const X86Subtarget *Subtarget) {
15764   MVT VT = Op.getSimpleValueType();
15765   SDLoc dl(Op);
15766   SDValue R = Op.getOperand(0);
15767   SDValue Amt = Op.getOperand(1);
15768
15769   // Optimize shl/srl/sra with constant shift amount.
15770   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
15771     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
15772       uint64_t ShiftAmt = ShiftConst->getZExtValue();
15773
15774       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
15775           (Subtarget->hasInt256() &&
15776            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15777           (Subtarget->hasAVX512() &&
15778            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15779         if (Op.getOpcode() == ISD::SHL)
15780           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15781                                             DAG);
15782         if (Op.getOpcode() == ISD::SRL)
15783           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15784                                             DAG);
15785         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
15786           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15787                                             DAG);
15788       }
15789
15790       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
15791         unsigned NumElts = VT.getVectorNumElements();
15792         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
15793
15794         if (Op.getOpcode() == ISD::SHL) {
15795           // Make a large shift.
15796           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
15797                                                    R, ShiftAmt, DAG);
15798           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
15799           // Zero out the rightmost bits.
15800           SmallVector<SDValue, 32> V(
15801               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), MVT::i8));
15802           return DAG.getNode(ISD::AND, dl, VT, SHL,
15803                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15804         }
15805         if (Op.getOpcode() == ISD::SRL) {
15806           // Make a large shift.
15807           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
15808                                                    R, ShiftAmt, DAG);
15809           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
15810           // Zero out the leftmost bits.
15811           SmallVector<SDValue, 32> V(
15812               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, MVT::i8));
15813           return DAG.getNode(ISD::AND, dl, VT, SRL,
15814                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15815         }
15816         if (Op.getOpcode() == ISD::SRA) {
15817           if (ShiftAmt == 7) {
15818             // R s>> 7  ===  R s< 0
15819             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
15820             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
15821           }
15822
15823           // R s>> a === ((R u>> a) ^ m) - m
15824           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
15825           SmallVector<SDValue, 32> V(NumElts,
15826                                      DAG.getConstant(128 >> ShiftAmt, MVT::i8));
15827           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
15828           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
15829           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
15830           return Res;
15831         }
15832         llvm_unreachable("Unknown shift opcode.");
15833       }
15834     }
15835   }
15836
15837   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15838   if (!Subtarget->is64Bit() &&
15839       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
15840       Amt.getOpcode() == ISD::BITCAST &&
15841       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
15842     Amt = Amt.getOperand(0);
15843     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
15844                      VT.getVectorNumElements();
15845     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
15846     uint64_t ShiftAmt = 0;
15847     for (unsigned i = 0; i != Ratio; ++i) {
15848       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
15849       if (!C)
15850         return SDValue();
15851       // 6 == Log2(64)
15852       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
15853     }
15854     // Check remaining shift amounts.
15855     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
15856       uint64_t ShAmt = 0;
15857       for (unsigned j = 0; j != Ratio; ++j) {
15858         ConstantSDNode *C =
15859           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
15860         if (!C)
15861           return SDValue();
15862         // 6 == Log2(64)
15863         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
15864       }
15865       if (ShAmt != ShiftAmt)
15866         return SDValue();
15867     }
15868     switch (Op.getOpcode()) {
15869     default:
15870       llvm_unreachable("Unknown shift opcode!");
15871     case ISD::SHL:
15872       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15873                                         DAG);
15874     case ISD::SRL:
15875       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15876                                         DAG);
15877     case ISD::SRA:
15878       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15879                                         DAG);
15880     }
15881   }
15882
15883   return SDValue();
15884 }
15885
15886 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
15887                                         const X86Subtarget* Subtarget) {
15888   MVT VT = Op.getSimpleValueType();
15889   SDLoc dl(Op);
15890   SDValue R = Op.getOperand(0);
15891   SDValue Amt = Op.getOperand(1);
15892
15893   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
15894       VT == MVT::v4i32 || VT == MVT::v8i16 ||
15895       (Subtarget->hasInt256() &&
15896        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
15897         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15898        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15899     SDValue BaseShAmt;
15900     EVT EltVT = VT.getVectorElementType();
15901
15902     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
15903       // Check if this build_vector node is doing a splat.
15904       // If so, then set BaseShAmt equal to the splat value.
15905       BaseShAmt = BV->getSplatValue();
15906       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
15907         BaseShAmt = SDValue();
15908     } else {
15909       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
15910         Amt = Amt.getOperand(0);
15911
15912       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
15913       if (SVN && SVN->isSplat()) {
15914         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
15915         SDValue InVec = Amt.getOperand(0);
15916         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
15917           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
15918                  "Unexpected shuffle index found!");
15919           BaseShAmt = InVec.getOperand(SplatIdx);
15920         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
15921            if (ConstantSDNode *C =
15922                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
15923              if (C->getZExtValue() == SplatIdx)
15924                BaseShAmt = InVec.getOperand(1);
15925            }
15926         }
15927
15928         if (!BaseShAmt)
15929           // Avoid introducing an extract element from a shuffle.
15930           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
15931                                     DAG.getIntPtrConstant(SplatIdx));
15932       }
15933     }
15934
15935     if (BaseShAmt.getNode()) {
15936       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
15937       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
15938         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
15939       else if (EltVT.bitsLT(MVT::i32))
15940         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
15941
15942       switch (Op.getOpcode()) {
15943       default:
15944         llvm_unreachable("Unknown shift opcode!");
15945       case ISD::SHL:
15946         switch (VT.SimpleTy) {
15947         default: return SDValue();
15948         case MVT::v2i64:
15949         case MVT::v4i32:
15950         case MVT::v8i16:
15951         case MVT::v4i64:
15952         case MVT::v8i32:
15953         case MVT::v16i16:
15954         case MVT::v16i32:
15955         case MVT::v8i64:
15956           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
15957         }
15958       case ISD::SRA:
15959         switch (VT.SimpleTy) {
15960         default: return SDValue();
15961         case MVT::v4i32:
15962         case MVT::v8i16:
15963         case MVT::v8i32:
15964         case MVT::v16i16:
15965         case MVT::v16i32:
15966         case MVT::v8i64:
15967           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
15968         }
15969       case ISD::SRL:
15970         switch (VT.SimpleTy) {
15971         default: return SDValue();
15972         case MVT::v2i64:
15973         case MVT::v4i32:
15974         case MVT::v8i16:
15975         case MVT::v4i64:
15976         case MVT::v8i32:
15977         case MVT::v16i16:
15978         case MVT::v16i32:
15979         case MVT::v8i64:
15980           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
15981         }
15982       }
15983     }
15984   }
15985
15986   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15987   if (!Subtarget->is64Bit() &&
15988       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64) ||
15989       (Subtarget->hasAVX512() && VT == MVT::v8i64)) &&
15990       Amt.getOpcode() == ISD::BITCAST &&
15991       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
15992     Amt = Amt.getOperand(0);
15993     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
15994                      VT.getVectorNumElements();
15995     std::vector<SDValue> Vals(Ratio);
15996     for (unsigned i = 0; i != Ratio; ++i)
15997       Vals[i] = Amt.getOperand(i);
15998     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
15999       for (unsigned j = 0; j != Ratio; ++j)
16000         if (Vals[j] != Amt.getOperand(i + j))
16001           return SDValue();
16002     }
16003     switch (Op.getOpcode()) {
16004     default:
16005       llvm_unreachable("Unknown shift opcode!");
16006     case ISD::SHL:
16007       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
16008     case ISD::SRL:
16009       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
16010     case ISD::SRA:
16011       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
16012     }
16013   }
16014
16015   return SDValue();
16016 }
16017
16018 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16019                           SelectionDAG &DAG) {
16020   MVT VT = Op.getSimpleValueType();
16021   SDLoc dl(Op);
16022   SDValue R = Op.getOperand(0);
16023   SDValue Amt = Op.getOperand(1);
16024   SDValue V;
16025
16026   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16027   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16028
16029   V = LowerScalarImmediateShift(Op, DAG, Subtarget);
16030   if (V.getNode())
16031     return V;
16032
16033   V = LowerScalarVariableShift(Op, DAG, Subtarget);
16034   if (V.getNode())
16035       return V;
16036
16037   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
16038     return Op;
16039   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
16040   if (Subtarget->hasInt256()) {
16041     if (Op.getOpcode() == ISD::SRL &&
16042         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16043          VT == MVT::v4i64 || VT == MVT::v8i32))
16044       return Op;
16045     if (Op.getOpcode() == ISD::SHL &&
16046         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16047          VT == MVT::v4i64 || VT == MVT::v8i32))
16048       return Op;
16049     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
16050       return Op;
16051   }
16052
16053   // If possible, lower this packed shift into a vector multiply instead of
16054   // expanding it into a sequence of scalar shifts.
16055   // Do this only if the vector shift count is a constant build_vector.
16056   if (Op.getOpcode() == ISD::SHL &&
16057       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16058        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16059       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16060     SmallVector<SDValue, 8> Elts;
16061     EVT SVT = VT.getScalarType();
16062     unsigned SVTBits = SVT.getSizeInBits();
16063     const APInt &One = APInt(SVTBits, 1);
16064     unsigned NumElems = VT.getVectorNumElements();
16065
16066     for (unsigned i=0; i !=NumElems; ++i) {
16067       SDValue Op = Amt->getOperand(i);
16068       if (Op->getOpcode() == ISD::UNDEF) {
16069         Elts.push_back(Op);
16070         continue;
16071       }
16072
16073       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16074       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16075       uint64_t ShAmt = C.getZExtValue();
16076       if (ShAmt >= SVTBits) {
16077         Elts.push_back(DAG.getUNDEF(SVT));
16078         continue;
16079       }
16080       Elts.push_back(DAG.getConstant(One.shl(ShAmt), SVT));
16081     }
16082     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16083     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16084   }
16085
16086   // Lower SHL with variable shift amount.
16087   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16088     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, VT));
16089
16090     Op = DAG.getNode(ISD::ADD, dl, VT, Op, DAG.getConstant(0x3f800000U, VT));
16091     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
16092     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16093     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16094   }
16095
16096   // If possible, lower this shift as a sequence of two shifts by
16097   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16098   // Example:
16099   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16100   //
16101   // Could be rewritten as:
16102   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16103   //
16104   // The advantage is that the two shifts from the example would be
16105   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16106   // the vector shift into four scalar shifts plus four pairs of vector
16107   // insert/extract.
16108   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16109       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16110     unsigned TargetOpcode = X86ISD::MOVSS;
16111     bool CanBeSimplified;
16112     // The splat value for the first packed shift (the 'X' from the example).
16113     SDValue Amt1 = Amt->getOperand(0);
16114     // The splat value for the second packed shift (the 'Y' from the example).
16115     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16116                                         Amt->getOperand(2);
16117
16118     // See if it is possible to replace this node with a sequence of
16119     // two shifts followed by a MOVSS/MOVSD
16120     if (VT == MVT::v4i32) {
16121       // Check if it is legal to use a MOVSS.
16122       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16123                         Amt2 == Amt->getOperand(3);
16124       if (!CanBeSimplified) {
16125         // Otherwise, check if we can still simplify this node using a MOVSD.
16126         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16127                           Amt->getOperand(2) == Amt->getOperand(3);
16128         TargetOpcode = X86ISD::MOVSD;
16129         Amt2 = Amt->getOperand(2);
16130       }
16131     } else {
16132       // Do similar checks for the case where the machine value type
16133       // is MVT::v8i16.
16134       CanBeSimplified = Amt1 == Amt->getOperand(1);
16135       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16136         CanBeSimplified = Amt2 == Amt->getOperand(i);
16137
16138       if (!CanBeSimplified) {
16139         TargetOpcode = X86ISD::MOVSD;
16140         CanBeSimplified = true;
16141         Amt2 = Amt->getOperand(4);
16142         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16143           CanBeSimplified = Amt1 == Amt->getOperand(i);
16144         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16145           CanBeSimplified = Amt2 == Amt->getOperand(j);
16146       }
16147     }
16148
16149     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16150         isa<ConstantSDNode>(Amt2)) {
16151       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16152       EVT CastVT = MVT::v4i32;
16153       SDValue Splat1 =
16154         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), VT);
16155       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16156       SDValue Splat2 =
16157         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), VT);
16158       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16159       if (TargetOpcode == X86ISD::MOVSD)
16160         CastVT = MVT::v2i64;
16161       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
16162       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
16163       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16164                                             BitCast1, DAG);
16165       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
16166     }
16167   }
16168
16169   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16170     assert(Subtarget->hasSSE2() && "Need SSE2 for pslli/pcmpeq.");
16171
16172     // a = a << 5;
16173     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, VT));
16174     Op = DAG.getNode(ISD::BITCAST, dl, VT, Op);
16175
16176     // Turn 'a' into a mask suitable for VSELECT
16177     SDValue VSelM = DAG.getConstant(0x80, VT);
16178     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16179     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16180
16181     SDValue CM1 = DAG.getConstant(0x0f, VT);
16182     SDValue CM2 = DAG.getConstant(0x3f, VT);
16183
16184     // r = VSELECT(r, psllw(r & (char16)15, 4), a);
16185     SDValue M = DAG.getNode(ISD::AND, dl, VT, R, CM1);
16186     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 4, DAG);
16187     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16188     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16189
16190     // a += a
16191     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16192     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16193     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16194
16195     // r = VSELECT(r, psllw(r & (char16)63, 2), a);
16196     M = DAG.getNode(ISD::AND, dl, VT, R, CM2);
16197     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 2, DAG);
16198     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16199     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16200
16201     // a += a
16202     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16203     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16204     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16205
16206     // return VSELECT(r, r+r, a);
16207     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16208                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16209     return R;
16210   }
16211
16212   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16213   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16214   // solution better.
16215   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16216     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
16217     unsigned ExtOpc =
16218         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16219     R = DAG.getNode(ExtOpc, dl, NewVT, R);
16220     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
16221     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16222                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
16223     }
16224
16225   // Decompose 256-bit shifts into smaller 128-bit shifts.
16226   if (VT.is256BitVector()) {
16227     unsigned NumElems = VT.getVectorNumElements();
16228     MVT EltVT = VT.getVectorElementType();
16229     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16230
16231     // Extract the two vectors
16232     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
16233     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
16234
16235     // Recreate the shift amount vectors
16236     SDValue Amt1, Amt2;
16237     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
16238       // Constant shift amount
16239       SmallVector<SDValue, 4> Amt1Csts;
16240       SmallVector<SDValue, 4> Amt2Csts;
16241       for (unsigned i = 0; i != NumElems/2; ++i)
16242         Amt1Csts.push_back(Amt->getOperand(i));
16243       for (unsigned i = NumElems/2; i != NumElems; ++i)
16244         Amt2Csts.push_back(Amt->getOperand(i));
16245
16246       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
16247       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
16248     } else {
16249       // Variable shift amount
16250       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
16251       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
16252     }
16253
16254     // Issue new vector shifts for the smaller types
16255     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
16256     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
16257
16258     // Concatenate the result back
16259     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
16260   }
16261
16262   return SDValue();
16263 }
16264
16265 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
16266   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
16267   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
16268   // looks for this combo and may remove the "setcc" instruction if the "setcc"
16269   // has only one use.
16270   SDNode *N = Op.getNode();
16271   SDValue LHS = N->getOperand(0);
16272   SDValue RHS = N->getOperand(1);
16273   unsigned BaseOp = 0;
16274   unsigned Cond = 0;
16275   SDLoc DL(Op);
16276   switch (Op.getOpcode()) {
16277   default: llvm_unreachable("Unknown ovf instruction!");
16278   case ISD::SADDO:
16279     // A subtract of one will be selected as a INC. Note that INC doesn't
16280     // set CF, so we can't do this for UADDO.
16281     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16282       if (C->isOne()) {
16283         BaseOp = X86ISD::INC;
16284         Cond = X86::COND_O;
16285         break;
16286       }
16287     BaseOp = X86ISD::ADD;
16288     Cond = X86::COND_O;
16289     break;
16290   case ISD::UADDO:
16291     BaseOp = X86ISD::ADD;
16292     Cond = X86::COND_B;
16293     break;
16294   case ISD::SSUBO:
16295     // A subtract of one will be selected as a DEC. Note that DEC doesn't
16296     // set CF, so we can't do this for USUBO.
16297     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16298       if (C->isOne()) {
16299         BaseOp = X86ISD::DEC;
16300         Cond = X86::COND_O;
16301         break;
16302       }
16303     BaseOp = X86ISD::SUB;
16304     Cond = X86::COND_O;
16305     break;
16306   case ISD::USUBO:
16307     BaseOp = X86ISD::SUB;
16308     Cond = X86::COND_B;
16309     break;
16310   case ISD::SMULO:
16311     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
16312     Cond = X86::COND_O;
16313     break;
16314   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
16315     if (N->getValueType(0) == MVT::i8) {
16316       BaseOp = X86ISD::UMUL8;
16317       Cond = X86::COND_O;
16318       break;
16319     }
16320     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
16321                                  MVT::i32);
16322     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
16323
16324     SDValue SetCC =
16325       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
16326                   DAG.getConstant(X86::COND_O, MVT::i32),
16327                   SDValue(Sum.getNode(), 2));
16328
16329     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16330   }
16331   }
16332
16333   // Also sets EFLAGS.
16334   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
16335   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
16336
16337   SDValue SetCC =
16338     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
16339                 DAG.getConstant(Cond, MVT::i32),
16340                 SDValue(Sum.getNode(), 1));
16341
16342   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16343 }
16344
16345 /// Returns true if the operand type is exactly twice the native width, and
16346 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
16347 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
16348 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
16349 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
16350   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
16351
16352   if (OpWidth == 64)
16353     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
16354   else if (OpWidth == 128)
16355     return Subtarget->hasCmpxchg16b();
16356   else
16357     return false;
16358 }
16359
16360 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
16361   return needsCmpXchgNb(SI->getValueOperand()->getType());
16362 }
16363
16364 // Note: this turns large loads into lock cmpxchg8b/16b.
16365 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
16366 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
16367   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
16368   return needsCmpXchgNb(PTy->getElementType());
16369 }
16370
16371 bool X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
16372   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16373   const Type *MemType = AI->getType();
16374
16375   // If the operand is too big, we must see if cmpxchg8/16b is available
16376   // and default to library calls otherwise.
16377   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16378     return needsCmpXchgNb(MemType);
16379
16380   AtomicRMWInst::BinOp Op = AI->getOperation();
16381   switch (Op) {
16382   default:
16383     llvm_unreachable("Unknown atomic operation");
16384   case AtomicRMWInst::Xchg:
16385   case AtomicRMWInst::Add:
16386   case AtomicRMWInst::Sub:
16387     // It's better to use xadd, xsub or xchg for these in all cases.
16388     return false;
16389   case AtomicRMWInst::Or:
16390   case AtomicRMWInst::And:
16391   case AtomicRMWInst::Xor:
16392     // If the atomicrmw's result isn't actually used, we can just add a "lock"
16393     // prefix to a normal instruction for these operations.
16394     return !AI->use_empty();
16395   case AtomicRMWInst::Nand:
16396   case AtomicRMWInst::Max:
16397   case AtomicRMWInst::Min:
16398   case AtomicRMWInst::UMax:
16399   case AtomicRMWInst::UMin:
16400     // These always require a non-trivial set of data operations on x86. We must
16401     // use a cmpxchg loop.
16402     return true;
16403   }
16404 }
16405
16406 static bool hasMFENCE(const X86Subtarget& Subtarget) {
16407   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
16408   // no-sse2). There isn't any reason to disable it if the target processor
16409   // supports it.
16410   return Subtarget.hasSSE2() || Subtarget.is64Bit();
16411 }
16412
16413 LoadInst *
16414 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
16415   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16416   const Type *MemType = AI->getType();
16417   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
16418   // there is no benefit in turning such RMWs into loads, and it is actually
16419   // harmful as it introduces a mfence.
16420   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16421     return nullptr;
16422
16423   auto Builder = IRBuilder<>(AI);
16424   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
16425   auto SynchScope = AI->getSynchScope();
16426   // We must restrict the ordering to avoid generating loads with Release or
16427   // ReleaseAcquire orderings.
16428   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
16429   auto Ptr = AI->getPointerOperand();
16430
16431   // Before the load we need a fence. Here is an example lifted from
16432   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
16433   // is required:
16434   // Thread 0:
16435   //   x.store(1, relaxed);
16436   //   r1 = y.fetch_add(0, release);
16437   // Thread 1:
16438   //   y.fetch_add(42, acquire);
16439   //   r2 = x.load(relaxed);
16440   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
16441   // lowered to just a load without a fence. A mfence flushes the store buffer,
16442   // making the optimization clearly correct.
16443   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
16444   // otherwise, we might be able to be more agressive on relaxed idempotent
16445   // rmw. In practice, they do not look useful, so we don't try to be
16446   // especially clever.
16447   if (SynchScope == SingleThread) {
16448     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
16449     // the IR level, so we must wrap it in an intrinsic.
16450     return nullptr;
16451   } else if (hasMFENCE(*Subtarget)) {
16452     Function *MFence = llvm::Intrinsic::getDeclaration(M,
16453             Intrinsic::x86_sse2_mfence);
16454     Builder.CreateCall(MFence);
16455   } else {
16456     // FIXME: it might make sense to use a locked operation here but on a
16457     // different cache-line to prevent cache-line bouncing. In practice it
16458     // is probably a small win, and x86 processors without mfence are rare
16459     // enough that we do not bother.
16460     return nullptr;
16461   }
16462
16463   // Finally we can emit the atomic load.
16464   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
16465           AI->getType()->getPrimitiveSizeInBits());
16466   Loaded->setAtomic(Order, SynchScope);
16467   AI->replaceAllUsesWith(Loaded);
16468   AI->eraseFromParent();
16469   return Loaded;
16470 }
16471
16472 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
16473                                  SelectionDAG &DAG) {
16474   SDLoc dl(Op);
16475   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
16476     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
16477   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
16478     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
16479
16480   // The only fence that needs an instruction is a sequentially-consistent
16481   // cross-thread fence.
16482   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
16483     if (hasMFENCE(*Subtarget))
16484       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
16485
16486     SDValue Chain = Op.getOperand(0);
16487     SDValue Zero = DAG.getConstant(0, MVT::i32);
16488     SDValue Ops[] = {
16489       DAG.getRegister(X86::ESP, MVT::i32), // Base
16490       DAG.getTargetConstant(1, MVT::i8),   // Scale
16491       DAG.getRegister(0, MVT::i32),        // Index
16492       DAG.getTargetConstant(0, MVT::i32),  // Disp
16493       DAG.getRegister(0, MVT::i32),        // Segment.
16494       Zero,
16495       Chain
16496     };
16497     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
16498     return SDValue(Res, 0);
16499   }
16500
16501   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
16502   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
16503 }
16504
16505 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
16506                              SelectionDAG &DAG) {
16507   MVT T = Op.getSimpleValueType();
16508   SDLoc DL(Op);
16509   unsigned Reg = 0;
16510   unsigned size = 0;
16511   switch(T.SimpleTy) {
16512   default: llvm_unreachable("Invalid value type!");
16513   case MVT::i8:  Reg = X86::AL;  size = 1; break;
16514   case MVT::i16: Reg = X86::AX;  size = 2; break;
16515   case MVT::i32: Reg = X86::EAX; size = 4; break;
16516   case MVT::i64:
16517     assert(Subtarget->is64Bit() && "Node not type legal!");
16518     Reg = X86::RAX; size = 8;
16519     break;
16520   }
16521   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
16522                                   Op.getOperand(2), SDValue());
16523   SDValue Ops[] = { cpIn.getValue(0),
16524                     Op.getOperand(1),
16525                     Op.getOperand(3),
16526                     DAG.getTargetConstant(size, MVT::i8),
16527                     cpIn.getValue(1) };
16528   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16529   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
16530   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
16531                                            Ops, T, MMO);
16532
16533   SDValue cpOut =
16534     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
16535   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
16536                                       MVT::i32, cpOut.getValue(2));
16537   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
16538                                 DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
16539
16540   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
16541   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
16542   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
16543   return SDValue();
16544 }
16545
16546 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
16547                             SelectionDAG &DAG) {
16548   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
16549   MVT DstVT = Op.getSimpleValueType();
16550
16551   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
16552     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
16553     if (DstVT != MVT::f64)
16554       // This conversion needs to be expanded.
16555       return SDValue();
16556
16557     SDValue InVec = Op->getOperand(0);
16558     SDLoc dl(Op);
16559     unsigned NumElts = SrcVT.getVectorNumElements();
16560     EVT SVT = SrcVT.getVectorElementType();
16561
16562     // Widen the vector in input in the case of MVT::v2i32.
16563     // Example: from MVT::v2i32 to MVT::v4i32.
16564     SmallVector<SDValue, 16> Elts;
16565     for (unsigned i = 0, e = NumElts; i != e; ++i)
16566       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
16567                                  DAG.getIntPtrConstant(i)));
16568
16569     // Explicitly mark the extra elements as Undef.
16570     Elts.append(NumElts, DAG.getUNDEF(SVT));
16571
16572     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
16573     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
16574     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
16575     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
16576                        DAG.getIntPtrConstant(0));
16577   }
16578
16579   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
16580          Subtarget->hasMMX() && "Unexpected custom BITCAST");
16581   assert((DstVT == MVT::i64 ||
16582           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
16583          "Unexpected custom BITCAST");
16584   // i64 <=> MMX conversions are Legal.
16585   if (SrcVT==MVT::i64 && DstVT.isVector())
16586     return Op;
16587   if (DstVT==MVT::i64 && SrcVT.isVector())
16588     return Op;
16589   // MMX <=> MMX conversions are Legal.
16590   if (SrcVT.isVector() && DstVT.isVector())
16591     return Op;
16592   // All other conversions need to be expanded.
16593   return SDValue();
16594 }
16595
16596 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
16597                           SelectionDAG &DAG) {
16598   SDNode *Node = Op.getNode();
16599   SDLoc dl(Node);
16600
16601   Op = Op.getOperand(0);
16602   EVT VT = Op.getValueType();
16603   assert((VT.is128BitVector() || VT.is256BitVector()) &&
16604          "CTPOP lowering only implemented for 128/256-bit wide vector types");
16605
16606   unsigned NumElts = VT.getVectorNumElements();
16607   EVT EltVT = VT.getVectorElementType();
16608   unsigned Len = EltVT.getSizeInBits();
16609
16610   // This is the vectorized version of the "best" algorithm from
16611   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
16612   // with a minor tweak to use a series of adds + shifts instead of vector
16613   // multiplications. Implemented for the v2i64, v4i64, v4i32, v8i32 types:
16614   //
16615   //  v2i64, v4i64, v4i32 => Only profitable w/ popcnt disabled
16616   //  v8i32 => Always profitable
16617   //
16618   // FIXME: There a couple of possible improvements:
16619   //
16620   // 1) Support for i8 and i16 vectors (needs measurements if popcnt enabled).
16621   // 2) Use strategies from http://wm.ite.pl/articles/sse-popcount.html
16622   //
16623   assert(EltVT.isInteger() && (Len == 32 || Len == 64) && Len % 8 == 0 &&
16624          "CTPOP not implemented for this vector element type.");
16625
16626   // X86 canonicalize ANDs to vXi64, generate the appropriate bitcasts to avoid
16627   // extra legalization.
16628   bool NeedsBitcast = EltVT == MVT::i32;
16629   MVT BitcastVT = VT.is256BitVector() ? MVT::v4i64 : MVT::v2i64;
16630
16631   SDValue Cst55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), EltVT);
16632   SDValue Cst33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), EltVT);
16633   SDValue Cst0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), EltVT);
16634
16635   // v = v - ((v >> 1) & 0x55555555...)
16636   SmallVector<SDValue, 8> Ones(NumElts, DAG.getConstant(1, EltVT));
16637   SDValue OnesV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ones);
16638   SDValue Srl = DAG.getNode(ISD::SRL, dl, VT, Op, OnesV);
16639   if (NeedsBitcast)
16640     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
16641
16642   SmallVector<SDValue, 8> Mask55(NumElts, Cst55);
16643   SDValue M55 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask55);
16644   if (NeedsBitcast)
16645     M55 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M55);
16646
16647   SDValue And = DAG.getNode(ISD::AND, dl, Srl.getValueType(), Srl, M55);
16648   if (VT != And.getValueType())
16649     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16650   SDValue Sub = DAG.getNode(ISD::SUB, dl, VT, Op, And);
16651
16652   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
16653   SmallVector<SDValue, 8> Mask33(NumElts, Cst33);
16654   SDValue M33 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask33);
16655   SmallVector<SDValue, 8> Twos(NumElts, DAG.getConstant(2, EltVT));
16656   SDValue TwosV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Twos);
16657
16658   Srl = DAG.getNode(ISD::SRL, dl, VT, Sub, TwosV);
16659   if (NeedsBitcast) {
16660     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
16661     M33 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M33);
16662     Sub = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Sub);
16663   }
16664
16665   SDValue AndRHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Srl, M33);
16666   SDValue AndLHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Sub, M33);
16667   if (VT != AndRHS.getValueType()) {
16668     AndRHS = DAG.getNode(ISD::BITCAST, dl, VT, AndRHS);
16669     AndLHS = DAG.getNode(ISD::BITCAST, dl, VT, AndLHS);
16670   }
16671   SDValue Add = DAG.getNode(ISD::ADD, dl, VT, AndLHS, AndRHS);
16672
16673   // v = (v + (v >> 4)) & 0x0F0F0F0F...
16674   SmallVector<SDValue, 8> Fours(NumElts, DAG.getConstant(4, EltVT));
16675   SDValue FoursV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Fours);
16676   Srl = DAG.getNode(ISD::SRL, dl, VT, Add, FoursV);
16677   Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
16678
16679   SmallVector<SDValue, 8> Mask0F(NumElts, Cst0F);
16680   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask0F);
16681   if (NeedsBitcast) {
16682     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
16683     M0F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M0F);
16684   }
16685   And = DAG.getNode(ISD::AND, dl, M0F.getValueType(), Add, M0F);
16686   if (VT != And.getValueType())
16687     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16688
16689   // The algorithm mentioned above uses:
16690   //    v = (v * 0x01010101...) >> (Len - 8)
16691   //
16692   // Change it to use vector adds + vector shifts which yield faster results on
16693   // Haswell than using vector integer multiplication.
16694   //
16695   // For i32 elements:
16696   //    v = v + (v >> 8)
16697   //    v = v + (v >> 16)
16698   //
16699   // For i64 elements:
16700   //    v = v + (v >> 8)
16701   //    v = v + (v >> 16)
16702   //    v = v + (v >> 32)
16703   //
16704   Add = And;
16705   SmallVector<SDValue, 8> Csts;
16706   for (unsigned i = 8; i <= Len/2; i *= 2) {
16707     Csts.assign(NumElts, DAG.getConstant(i, EltVT));
16708     SDValue CstsV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Csts);
16709     Srl = DAG.getNode(ISD::SRL, dl, VT, Add, CstsV);
16710     Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
16711     Csts.clear();
16712   }
16713
16714   // The result is on the least significant 6-bits on i32 and 7-bits on i64.
16715   SDValue Cst3F = DAG.getConstant(APInt(Len, Len == 32 ? 0x3F : 0x7F), EltVT);
16716   SmallVector<SDValue, 8> Cst3FV(NumElts, Cst3F);
16717   SDValue M3F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Cst3FV);
16718   if (NeedsBitcast) {
16719     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
16720     M3F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M3F);
16721   }
16722   And = DAG.getNode(ISD::AND, dl, M3F.getValueType(), Add, M3F);
16723   if (VT != And.getValueType())
16724     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16725
16726   return And;
16727 }
16728
16729 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
16730   SDNode *Node = Op.getNode();
16731   SDLoc dl(Node);
16732   EVT T = Node->getValueType(0);
16733   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
16734                               DAG.getConstant(0, T), Node->getOperand(2));
16735   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
16736                        cast<AtomicSDNode>(Node)->getMemoryVT(),
16737                        Node->getOperand(0),
16738                        Node->getOperand(1), negOp,
16739                        cast<AtomicSDNode>(Node)->getMemOperand(),
16740                        cast<AtomicSDNode>(Node)->getOrdering(),
16741                        cast<AtomicSDNode>(Node)->getSynchScope());
16742 }
16743
16744 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
16745   SDNode *Node = Op.getNode();
16746   SDLoc dl(Node);
16747   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
16748
16749   // Convert seq_cst store -> xchg
16750   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
16751   // FIXME: On 32-bit, store -> fist or movq would be more efficient
16752   //        (The only way to get a 16-byte store is cmpxchg16b)
16753   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
16754   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
16755       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
16756     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
16757                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
16758                                  Node->getOperand(0),
16759                                  Node->getOperand(1), Node->getOperand(2),
16760                                  cast<AtomicSDNode>(Node)->getMemOperand(),
16761                                  cast<AtomicSDNode>(Node)->getOrdering(),
16762                                  cast<AtomicSDNode>(Node)->getSynchScope());
16763     return Swap.getValue(1);
16764   }
16765   // Other atomic stores have a simple pattern.
16766   return Op;
16767 }
16768
16769 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
16770   EVT VT = Op.getNode()->getSimpleValueType(0);
16771
16772   // Let legalize expand this if it isn't a legal type yet.
16773   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
16774     return SDValue();
16775
16776   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16777
16778   unsigned Opc;
16779   bool ExtraOp = false;
16780   switch (Op.getOpcode()) {
16781   default: llvm_unreachable("Invalid code");
16782   case ISD::ADDC: Opc = X86ISD::ADD; break;
16783   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
16784   case ISD::SUBC: Opc = X86ISD::SUB; break;
16785   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
16786   }
16787
16788   if (!ExtraOp)
16789     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16790                        Op.getOperand(1));
16791   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16792                      Op.getOperand(1), Op.getOperand(2));
16793 }
16794
16795 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
16796                             SelectionDAG &DAG) {
16797   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
16798
16799   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
16800   // which returns the values as { float, float } (in XMM0) or
16801   // { double, double } (which is returned in XMM0, XMM1).
16802   SDLoc dl(Op);
16803   SDValue Arg = Op.getOperand(0);
16804   EVT ArgVT = Arg.getValueType();
16805   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16806
16807   TargetLowering::ArgListTy Args;
16808   TargetLowering::ArgListEntry Entry;
16809
16810   Entry.Node = Arg;
16811   Entry.Ty = ArgTy;
16812   Entry.isSExt = false;
16813   Entry.isZExt = false;
16814   Args.push_back(Entry);
16815
16816   bool isF64 = ArgVT == MVT::f64;
16817   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
16818   // the small struct {f32, f32} is returned in (eax, edx). For f64,
16819   // the results are returned via SRet in memory.
16820   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
16821   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16822   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
16823
16824   Type *RetTy = isF64
16825     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
16826     : (Type*)VectorType::get(ArgTy, 4);
16827
16828   TargetLowering::CallLoweringInfo CLI(DAG);
16829   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
16830     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
16831
16832   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
16833
16834   if (isF64)
16835     // Returned in xmm0 and xmm1.
16836     return CallResult.first;
16837
16838   // Returned in bits 0:31 and 32:64 xmm0.
16839   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16840                                CallResult.first, DAG.getIntPtrConstant(0));
16841   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16842                                CallResult.first, DAG.getIntPtrConstant(1));
16843   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
16844   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
16845 }
16846
16847 /// LowerOperation - Provide custom lowering hooks for some operations.
16848 ///
16849 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
16850   switch (Op.getOpcode()) {
16851   default: llvm_unreachable("Should not custom lower this!");
16852   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
16853   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
16854     return LowerCMP_SWAP(Op, Subtarget, DAG);
16855   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
16856   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
16857   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
16858   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
16859   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
16860   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
16861   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
16862   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
16863   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
16864   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
16865   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
16866   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
16867   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
16868   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
16869   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
16870   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
16871   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
16872   case ISD::SHL_PARTS:
16873   case ISD::SRA_PARTS:
16874   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
16875   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
16876   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
16877   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
16878   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
16879   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
16880   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
16881   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
16882   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
16883   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
16884   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
16885   case ISD::FABS:
16886   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
16887   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
16888   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
16889   case ISD::SETCC:              return LowerSETCC(Op, DAG);
16890   case ISD::SELECT:             return LowerSELECT(Op, DAG);
16891   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
16892   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
16893   case ISD::VASTART:            return LowerVASTART(Op, DAG);
16894   case ISD::VAARG:              return LowerVAARG(Op, DAG);
16895   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
16896   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
16897   case ISD::INTRINSIC_VOID:
16898   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
16899   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
16900   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
16901   case ISD::FRAME_TO_ARGS_OFFSET:
16902                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
16903   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
16904   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
16905   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
16906   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
16907   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
16908   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
16909   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
16910   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
16911   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
16912   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
16913   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
16914   case ISD::UMUL_LOHI:
16915   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
16916   case ISD::SRA:
16917   case ISD::SRL:
16918   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
16919   case ISD::SADDO:
16920   case ISD::UADDO:
16921   case ISD::SSUBO:
16922   case ISD::USUBO:
16923   case ISD::SMULO:
16924   case ISD::UMULO:              return LowerXALUO(Op, DAG);
16925   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
16926   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
16927   case ISD::ADDC:
16928   case ISD::ADDE:
16929   case ISD::SUBC:
16930   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
16931   case ISD::ADD:                return LowerADD(Op, DAG);
16932   case ISD::SUB:                return LowerSUB(Op, DAG);
16933   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
16934   }
16935 }
16936
16937 /// ReplaceNodeResults - Replace a node with an illegal result type
16938 /// with a new node built out of custom code.
16939 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
16940                                            SmallVectorImpl<SDValue>&Results,
16941                                            SelectionDAG &DAG) const {
16942   SDLoc dl(N);
16943   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16944   switch (N->getOpcode()) {
16945   default:
16946     llvm_unreachable("Do not know how to custom type legalize this operation!");
16947   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
16948   case X86ISD::FMINC:
16949   case X86ISD::FMIN:
16950   case X86ISD::FMAXC:
16951   case X86ISD::FMAX: {
16952     EVT VT = N->getValueType(0);
16953     if (VT != MVT::v2f32)
16954       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
16955     SDValue UNDEF = DAG.getUNDEF(VT);
16956     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
16957                               N->getOperand(0), UNDEF);
16958     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
16959                               N->getOperand(1), UNDEF);
16960     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
16961     return;
16962   }
16963   case ISD::SIGN_EXTEND_INREG:
16964   case ISD::ADDC:
16965   case ISD::ADDE:
16966   case ISD::SUBC:
16967   case ISD::SUBE:
16968     // We don't want to expand or promote these.
16969     return;
16970   case ISD::SDIV:
16971   case ISD::UDIV:
16972   case ISD::SREM:
16973   case ISD::UREM:
16974   case ISD::SDIVREM:
16975   case ISD::UDIVREM: {
16976     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
16977     Results.push_back(V);
16978     return;
16979   }
16980   case ISD::FP_TO_SINT:
16981   case ISD::FP_TO_UINT: {
16982     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
16983
16984     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
16985       return;
16986
16987     std::pair<SDValue,SDValue> Vals =
16988         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
16989     SDValue FIST = Vals.first, StackSlot = Vals.second;
16990     if (FIST.getNode()) {
16991       EVT VT = N->getValueType(0);
16992       // Return a load from the stack slot.
16993       if (StackSlot.getNode())
16994         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
16995                                       MachinePointerInfo(),
16996                                       false, false, false, 0));
16997       else
16998         Results.push_back(FIST);
16999     }
17000     return;
17001   }
17002   case ISD::UINT_TO_FP: {
17003     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17004     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17005         N->getValueType(0) != MVT::v2f32)
17006       return;
17007     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17008                                  N->getOperand(0));
17009     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
17010                                      MVT::f64);
17011     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17012     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17013                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
17014     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
17015     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17016     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17017     return;
17018   }
17019   case ISD::FP_ROUND: {
17020     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17021         return;
17022     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
17023     Results.push_back(V);
17024     return;
17025   }
17026   case ISD::INTRINSIC_W_CHAIN: {
17027     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
17028     switch (IntNo) {
17029     default : llvm_unreachable("Do not know how to custom type "
17030                                "legalize this intrinsic operation!");
17031     case Intrinsic::x86_rdtsc:
17032       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17033                                      Results);
17034     case Intrinsic::x86_rdtscp:
17035       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
17036                                      Results);
17037     case Intrinsic::x86_rdpmc:
17038       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
17039     }
17040   }
17041   case ISD::READCYCLECOUNTER: {
17042     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17043                                    Results);
17044   }
17045   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
17046     EVT T = N->getValueType(0);
17047     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
17048     bool Regs64bit = T == MVT::i128;
17049     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
17050     SDValue cpInL, cpInH;
17051     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17052                         DAG.getConstant(0, HalfT));
17053     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17054                         DAG.getConstant(1, HalfT));
17055     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
17056                              Regs64bit ? X86::RAX : X86::EAX,
17057                              cpInL, SDValue());
17058     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
17059                              Regs64bit ? X86::RDX : X86::EDX,
17060                              cpInH, cpInL.getValue(1));
17061     SDValue swapInL, swapInH;
17062     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17063                           DAG.getConstant(0, HalfT));
17064     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17065                           DAG.getConstant(1, HalfT));
17066     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
17067                                Regs64bit ? X86::RBX : X86::EBX,
17068                                swapInL, cpInH.getValue(1));
17069     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
17070                                Regs64bit ? X86::RCX : X86::ECX,
17071                                swapInH, swapInL.getValue(1));
17072     SDValue Ops[] = { swapInH.getValue(0),
17073                       N->getOperand(1),
17074                       swapInH.getValue(1) };
17075     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17076     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
17077     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
17078                                   X86ISD::LCMPXCHG8_DAG;
17079     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
17080     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
17081                                         Regs64bit ? X86::RAX : X86::EAX,
17082                                         HalfT, Result.getValue(1));
17083     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
17084                                         Regs64bit ? X86::RDX : X86::EDX,
17085                                         HalfT, cpOutL.getValue(2));
17086     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
17087
17088     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
17089                                         MVT::i32, cpOutH.getValue(2));
17090     SDValue Success =
17091         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17092                     DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
17093     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
17094
17095     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
17096     Results.push_back(Success);
17097     Results.push_back(EFLAGS.getValue(1));
17098     return;
17099   }
17100   case ISD::ATOMIC_SWAP:
17101   case ISD::ATOMIC_LOAD_ADD:
17102   case ISD::ATOMIC_LOAD_SUB:
17103   case ISD::ATOMIC_LOAD_AND:
17104   case ISD::ATOMIC_LOAD_OR:
17105   case ISD::ATOMIC_LOAD_XOR:
17106   case ISD::ATOMIC_LOAD_NAND:
17107   case ISD::ATOMIC_LOAD_MIN:
17108   case ISD::ATOMIC_LOAD_MAX:
17109   case ISD::ATOMIC_LOAD_UMIN:
17110   case ISD::ATOMIC_LOAD_UMAX:
17111   case ISD::ATOMIC_LOAD: {
17112     // Delegate to generic TypeLegalization. Situations we can really handle
17113     // should have already been dealt with by AtomicExpandPass.cpp.
17114     break;
17115   }
17116   case ISD::BITCAST: {
17117     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17118     EVT DstVT = N->getValueType(0);
17119     EVT SrcVT = N->getOperand(0)->getValueType(0);
17120
17121     if (SrcVT != MVT::f64 ||
17122         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
17123       return;
17124
17125     unsigned NumElts = DstVT.getVectorNumElements();
17126     EVT SVT = DstVT.getVectorElementType();
17127     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17128     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
17129                                    MVT::v2f64, N->getOperand(0));
17130     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
17131
17132     if (ExperimentalVectorWideningLegalization) {
17133       // If we are legalizing vectors by widening, we already have the desired
17134       // legal vector type, just return it.
17135       Results.push_back(ToVecInt);
17136       return;
17137     }
17138
17139     SmallVector<SDValue, 8> Elts;
17140     for (unsigned i = 0, e = NumElts; i != e; ++i)
17141       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
17142                                    ToVecInt, DAG.getIntPtrConstant(i)));
17143
17144     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
17145   }
17146   }
17147 }
17148
17149 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
17150   switch (Opcode) {
17151   default: return nullptr;
17152   case X86ISD::BSF:                return "X86ISD::BSF";
17153   case X86ISD::BSR:                return "X86ISD::BSR";
17154   case X86ISD::SHLD:               return "X86ISD::SHLD";
17155   case X86ISD::SHRD:               return "X86ISD::SHRD";
17156   case X86ISD::FAND:               return "X86ISD::FAND";
17157   case X86ISD::FANDN:              return "X86ISD::FANDN";
17158   case X86ISD::FOR:                return "X86ISD::FOR";
17159   case X86ISD::FXOR:               return "X86ISD::FXOR";
17160   case X86ISD::FSRL:               return "X86ISD::FSRL";
17161   case X86ISD::FILD:               return "X86ISD::FILD";
17162   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
17163   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
17164   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
17165   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
17166   case X86ISD::FLD:                return "X86ISD::FLD";
17167   case X86ISD::FST:                return "X86ISD::FST";
17168   case X86ISD::CALL:               return "X86ISD::CALL";
17169   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
17170   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
17171   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
17172   case X86ISD::BT:                 return "X86ISD::BT";
17173   case X86ISD::CMP:                return "X86ISD::CMP";
17174   case X86ISD::COMI:               return "X86ISD::COMI";
17175   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
17176   case X86ISD::CMPM:               return "X86ISD::CMPM";
17177   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
17178   case X86ISD::SETCC:              return "X86ISD::SETCC";
17179   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
17180   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
17181   case X86ISD::CMOV:               return "X86ISD::CMOV";
17182   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
17183   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
17184   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
17185   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
17186   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
17187   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
17188   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
17189   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
17190   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
17191   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
17192   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
17193   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
17194   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
17195   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
17196   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
17197   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
17198   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
17199   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
17200   case X86ISD::HADD:               return "X86ISD::HADD";
17201   case X86ISD::HSUB:               return "X86ISD::HSUB";
17202   case X86ISD::FHADD:              return "X86ISD::FHADD";
17203   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
17204   case X86ISD::UMAX:               return "X86ISD::UMAX";
17205   case X86ISD::UMIN:               return "X86ISD::UMIN";
17206   case X86ISD::SMAX:               return "X86ISD::SMAX";
17207   case X86ISD::SMIN:               return "X86ISD::SMIN";
17208   case X86ISD::FMAX:               return "X86ISD::FMAX";
17209   case X86ISD::FMIN:               return "X86ISD::FMIN";
17210   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
17211   case X86ISD::FMINC:              return "X86ISD::FMINC";
17212   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
17213   case X86ISD::FRCP:               return "X86ISD::FRCP";
17214   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
17215   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
17216   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
17217   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
17218   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
17219   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
17220   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
17221   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
17222   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
17223   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
17224   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
17225   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
17226   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
17227   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
17228   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
17229   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
17230   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
17231   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
17232   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
17233   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
17234   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
17235   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
17236   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
17237   case X86ISD::VSHL:               return "X86ISD::VSHL";
17238   case X86ISD::VSRL:               return "X86ISD::VSRL";
17239   case X86ISD::VSRA:               return "X86ISD::VSRA";
17240   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
17241   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
17242   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
17243   case X86ISD::CMPP:               return "X86ISD::CMPP";
17244   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
17245   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
17246   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
17247   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
17248   case X86ISD::ADD:                return "X86ISD::ADD";
17249   case X86ISD::SUB:                return "X86ISD::SUB";
17250   case X86ISD::ADC:                return "X86ISD::ADC";
17251   case X86ISD::SBB:                return "X86ISD::SBB";
17252   case X86ISD::SMUL:               return "X86ISD::SMUL";
17253   case X86ISD::UMUL:               return "X86ISD::UMUL";
17254   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
17255   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
17256   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
17257   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
17258   case X86ISD::INC:                return "X86ISD::INC";
17259   case X86ISD::DEC:                return "X86ISD::DEC";
17260   case X86ISD::OR:                 return "X86ISD::OR";
17261   case X86ISD::XOR:                return "X86ISD::XOR";
17262   case X86ISD::AND:                return "X86ISD::AND";
17263   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
17264   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
17265   case X86ISD::PTEST:              return "X86ISD::PTEST";
17266   case X86ISD::TESTP:              return "X86ISD::TESTP";
17267   case X86ISD::TESTM:              return "X86ISD::TESTM";
17268   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
17269   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
17270   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
17271   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
17272   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
17273   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
17274   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
17275   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
17276   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
17277   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
17278   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
17279   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
17280   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
17281   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
17282   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
17283   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
17284   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
17285   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
17286   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
17287   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
17288   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
17289   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
17290   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
17291   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
17292   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
17293   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
17294   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
17295   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
17296   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
17297   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
17298   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
17299   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
17300   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
17301   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
17302   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
17303   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
17304   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
17305   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
17306   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
17307   case X86ISD::SAHF:               return "X86ISD::SAHF";
17308   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
17309   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
17310   case X86ISD::FMADD:              return "X86ISD::FMADD";
17311   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
17312   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
17313   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
17314   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
17315   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
17316   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
17317   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
17318   case X86ISD::XTEST:              return "X86ISD::XTEST";
17319   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
17320   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
17321   case X86ISD::SELECT:             return "X86ISD::SELECT";
17322   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
17323   case X86ISD::RCP28:              return "X86ISD::RCP28";
17324   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
17325   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
17326   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
17327   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
17328   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
17329   }
17330 }
17331
17332 // isLegalAddressingMode - Return true if the addressing mode represented
17333 // by AM is legal for this target, for a load/store of the specified type.
17334 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
17335                                               Type *Ty) const {
17336   // X86 supports extremely general addressing modes.
17337   CodeModel::Model M = getTargetMachine().getCodeModel();
17338   Reloc::Model R = getTargetMachine().getRelocationModel();
17339
17340   // X86 allows a sign-extended 32-bit immediate field as a displacement.
17341   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
17342     return false;
17343
17344   if (AM.BaseGV) {
17345     unsigned GVFlags =
17346       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
17347
17348     // If a reference to this global requires an extra load, we can't fold it.
17349     if (isGlobalStubReference(GVFlags))
17350       return false;
17351
17352     // If BaseGV requires a register for the PIC base, we cannot also have a
17353     // BaseReg specified.
17354     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
17355       return false;
17356
17357     // If lower 4G is not available, then we must use rip-relative addressing.
17358     if ((M != CodeModel::Small || R != Reloc::Static) &&
17359         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
17360       return false;
17361   }
17362
17363   switch (AM.Scale) {
17364   case 0:
17365   case 1:
17366   case 2:
17367   case 4:
17368   case 8:
17369     // These scales always work.
17370     break;
17371   case 3:
17372   case 5:
17373   case 9:
17374     // These scales are formed with basereg+scalereg.  Only accept if there is
17375     // no basereg yet.
17376     if (AM.HasBaseReg)
17377       return false;
17378     break;
17379   default:  // Other stuff never works.
17380     return false;
17381   }
17382
17383   return true;
17384 }
17385
17386 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
17387   unsigned Bits = Ty->getScalarSizeInBits();
17388
17389   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
17390   // particularly cheaper than those without.
17391   if (Bits == 8)
17392     return false;
17393
17394   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
17395   // variable shifts just as cheap as scalar ones.
17396   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
17397     return false;
17398
17399   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
17400   // fully general vector.
17401   return true;
17402 }
17403
17404 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
17405   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17406     return false;
17407   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
17408   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
17409   return NumBits1 > NumBits2;
17410 }
17411
17412 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
17413   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17414     return false;
17415
17416   if (!isTypeLegal(EVT::getEVT(Ty1)))
17417     return false;
17418
17419   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
17420
17421   // Assuming the caller doesn't have a zeroext or signext return parameter,
17422   // truncation all the way down to i1 is valid.
17423   return true;
17424 }
17425
17426 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
17427   return isInt<32>(Imm);
17428 }
17429
17430 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
17431   // Can also use sub to handle negated immediates.
17432   return isInt<32>(Imm);
17433 }
17434
17435 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
17436   if (!VT1.isInteger() || !VT2.isInteger())
17437     return false;
17438   unsigned NumBits1 = VT1.getSizeInBits();
17439   unsigned NumBits2 = VT2.getSizeInBits();
17440   return NumBits1 > NumBits2;
17441 }
17442
17443 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
17444   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17445   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
17446 }
17447
17448 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
17449   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17450   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
17451 }
17452
17453 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
17454   EVT VT1 = Val.getValueType();
17455   if (isZExtFree(VT1, VT2))
17456     return true;
17457
17458   if (Val.getOpcode() != ISD::LOAD)
17459     return false;
17460
17461   if (!VT1.isSimple() || !VT1.isInteger() ||
17462       !VT2.isSimple() || !VT2.isInteger())
17463     return false;
17464
17465   switch (VT1.getSimpleVT().SimpleTy) {
17466   default: break;
17467   case MVT::i8:
17468   case MVT::i16:
17469   case MVT::i32:
17470     // X86 has 8, 16, and 32-bit zero-extending loads.
17471     return true;
17472   }
17473
17474   return false;
17475 }
17476
17477 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
17478
17479 bool
17480 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
17481   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
17482     return false;
17483
17484   VT = VT.getScalarType();
17485
17486   if (!VT.isSimple())
17487     return false;
17488
17489   switch (VT.getSimpleVT().SimpleTy) {
17490   case MVT::f32:
17491   case MVT::f64:
17492     return true;
17493   default:
17494     break;
17495   }
17496
17497   return false;
17498 }
17499
17500 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
17501   // i16 instructions are longer (0x66 prefix) and potentially slower.
17502   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
17503 }
17504
17505 /// isShuffleMaskLegal - Targets can use this to indicate that they only
17506 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
17507 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
17508 /// are assumed to be legal.
17509 bool
17510 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
17511                                       EVT VT) const {
17512   if (!VT.isSimple())
17513     return false;
17514
17515   // Very little shuffling can be done for 64-bit vectors right now.
17516   if (VT.getSizeInBits() == 64)
17517     return false;
17518
17519   // We only care that the types being shuffled are legal. The lowering can
17520   // handle any possible shuffle mask that results.
17521   return isTypeLegal(VT.getSimpleVT());
17522 }
17523
17524 bool
17525 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
17526                                           EVT VT) const {
17527   // Just delegate to the generic legality, clear masks aren't special.
17528   return isShuffleMaskLegal(Mask, VT);
17529 }
17530
17531 //===----------------------------------------------------------------------===//
17532 //                           X86 Scheduler Hooks
17533 //===----------------------------------------------------------------------===//
17534
17535 /// Utility function to emit xbegin specifying the start of an RTM region.
17536 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
17537                                      const TargetInstrInfo *TII) {
17538   DebugLoc DL = MI->getDebugLoc();
17539
17540   const BasicBlock *BB = MBB->getBasicBlock();
17541   MachineFunction::iterator I = MBB;
17542   ++I;
17543
17544   // For the v = xbegin(), we generate
17545   //
17546   // thisMBB:
17547   //  xbegin sinkMBB
17548   //
17549   // mainMBB:
17550   //  eax = -1
17551   //
17552   // sinkMBB:
17553   //  v = eax
17554
17555   MachineBasicBlock *thisMBB = MBB;
17556   MachineFunction *MF = MBB->getParent();
17557   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
17558   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
17559   MF->insert(I, mainMBB);
17560   MF->insert(I, sinkMBB);
17561
17562   // Transfer the remainder of BB and its successor edges to sinkMBB.
17563   sinkMBB->splice(sinkMBB->begin(), MBB,
17564                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17565   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
17566
17567   // thisMBB:
17568   //  xbegin sinkMBB
17569   //  # fallthrough to mainMBB
17570   //  # abortion to sinkMBB
17571   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
17572   thisMBB->addSuccessor(mainMBB);
17573   thisMBB->addSuccessor(sinkMBB);
17574
17575   // mainMBB:
17576   //  EAX = -1
17577   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
17578   mainMBB->addSuccessor(sinkMBB);
17579
17580   // sinkMBB:
17581   // EAX is live into the sinkMBB
17582   sinkMBB->addLiveIn(X86::EAX);
17583   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
17584           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17585     .addReg(X86::EAX);
17586
17587   MI->eraseFromParent();
17588   return sinkMBB;
17589 }
17590
17591 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
17592 // or XMM0_V32I8 in AVX all of this code can be replaced with that
17593 // in the .td file.
17594 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
17595                                        const TargetInstrInfo *TII) {
17596   unsigned Opc;
17597   switch (MI->getOpcode()) {
17598   default: llvm_unreachable("illegal opcode!");
17599   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
17600   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
17601   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
17602   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
17603   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
17604   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
17605   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
17606   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
17607   }
17608
17609   DebugLoc dl = MI->getDebugLoc();
17610   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17611
17612   unsigned NumArgs = MI->getNumOperands();
17613   for (unsigned i = 1; i < NumArgs; ++i) {
17614     MachineOperand &Op = MI->getOperand(i);
17615     if (!(Op.isReg() && Op.isImplicit()))
17616       MIB.addOperand(Op);
17617   }
17618   if (MI->hasOneMemOperand())
17619     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17620
17621   BuildMI(*BB, MI, dl,
17622     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17623     .addReg(X86::XMM0);
17624
17625   MI->eraseFromParent();
17626   return BB;
17627 }
17628
17629 // FIXME: Custom handling because TableGen doesn't support multiple implicit
17630 // defs in an instruction pattern
17631 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
17632                                        const TargetInstrInfo *TII) {
17633   unsigned Opc;
17634   switch (MI->getOpcode()) {
17635   default: llvm_unreachable("illegal opcode!");
17636   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
17637   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
17638   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
17639   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
17640   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
17641   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
17642   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
17643   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
17644   }
17645
17646   DebugLoc dl = MI->getDebugLoc();
17647   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17648
17649   unsigned NumArgs = MI->getNumOperands(); // remove the results
17650   for (unsigned i = 1; i < NumArgs; ++i) {
17651     MachineOperand &Op = MI->getOperand(i);
17652     if (!(Op.isReg() && Op.isImplicit()))
17653       MIB.addOperand(Op);
17654   }
17655   if (MI->hasOneMemOperand())
17656     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17657
17658   BuildMI(*BB, MI, dl,
17659     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17660     .addReg(X86::ECX);
17661
17662   MI->eraseFromParent();
17663   return BB;
17664 }
17665
17666 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
17667                                       const X86Subtarget *Subtarget) {
17668   DebugLoc dl = MI->getDebugLoc();
17669   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17670   // Address into RAX/EAX, other two args into ECX, EDX.
17671   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
17672   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
17673   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
17674   for (int i = 0; i < X86::AddrNumOperands; ++i)
17675     MIB.addOperand(MI->getOperand(i));
17676
17677   unsigned ValOps = X86::AddrNumOperands;
17678   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
17679     .addReg(MI->getOperand(ValOps).getReg());
17680   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
17681     .addReg(MI->getOperand(ValOps+1).getReg());
17682
17683   // The instruction doesn't actually take any operands though.
17684   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
17685
17686   MI->eraseFromParent(); // The pseudo is gone now.
17687   return BB;
17688 }
17689
17690 MachineBasicBlock *
17691 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
17692                                                  MachineBasicBlock *MBB) const {
17693   // Emit va_arg instruction on X86-64.
17694
17695   // Operands to this pseudo-instruction:
17696   // 0  ) Output        : destination address (reg)
17697   // 1-5) Input         : va_list address (addr, i64mem)
17698   // 6  ) ArgSize       : Size (in bytes) of vararg type
17699   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
17700   // 8  ) Align         : Alignment of type
17701   // 9  ) EFLAGS (implicit-def)
17702
17703   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
17704   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
17705
17706   unsigned DestReg = MI->getOperand(0).getReg();
17707   MachineOperand &Base = MI->getOperand(1);
17708   MachineOperand &Scale = MI->getOperand(2);
17709   MachineOperand &Index = MI->getOperand(3);
17710   MachineOperand &Disp = MI->getOperand(4);
17711   MachineOperand &Segment = MI->getOperand(5);
17712   unsigned ArgSize = MI->getOperand(6).getImm();
17713   unsigned ArgMode = MI->getOperand(7).getImm();
17714   unsigned Align = MI->getOperand(8).getImm();
17715
17716   // Memory Reference
17717   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
17718   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
17719   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
17720
17721   // Machine Information
17722   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17723   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
17724   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
17725   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
17726   DebugLoc DL = MI->getDebugLoc();
17727
17728   // struct va_list {
17729   //   i32   gp_offset
17730   //   i32   fp_offset
17731   //   i64   overflow_area (address)
17732   //   i64   reg_save_area (address)
17733   // }
17734   // sizeof(va_list) = 24
17735   // alignment(va_list) = 8
17736
17737   unsigned TotalNumIntRegs = 6;
17738   unsigned TotalNumXMMRegs = 8;
17739   bool UseGPOffset = (ArgMode == 1);
17740   bool UseFPOffset = (ArgMode == 2);
17741   unsigned MaxOffset = TotalNumIntRegs * 8 +
17742                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
17743
17744   /* Align ArgSize to a multiple of 8 */
17745   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
17746   bool NeedsAlign = (Align > 8);
17747
17748   MachineBasicBlock *thisMBB = MBB;
17749   MachineBasicBlock *overflowMBB;
17750   MachineBasicBlock *offsetMBB;
17751   MachineBasicBlock *endMBB;
17752
17753   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
17754   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
17755   unsigned OffsetReg = 0;
17756
17757   if (!UseGPOffset && !UseFPOffset) {
17758     // If we only pull from the overflow region, we don't create a branch.
17759     // We don't need to alter control flow.
17760     OffsetDestReg = 0; // unused
17761     OverflowDestReg = DestReg;
17762
17763     offsetMBB = nullptr;
17764     overflowMBB = thisMBB;
17765     endMBB = thisMBB;
17766   } else {
17767     // First emit code to check if gp_offset (or fp_offset) is below the bound.
17768     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
17769     // If not, pull from overflow_area. (branch to overflowMBB)
17770     //
17771     //       thisMBB
17772     //         |     .
17773     //         |        .
17774     //     offsetMBB   overflowMBB
17775     //         |        .
17776     //         |     .
17777     //        endMBB
17778
17779     // Registers for the PHI in endMBB
17780     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
17781     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
17782
17783     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17784     MachineFunction *MF = MBB->getParent();
17785     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17786     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17787     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17788
17789     MachineFunction::iterator MBBIter = MBB;
17790     ++MBBIter;
17791
17792     // Insert the new basic blocks
17793     MF->insert(MBBIter, offsetMBB);
17794     MF->insert(MBBIter, overflowMBB);
17795     MF->insert(MBBIter, endMBB);
17796
17797     // Transfer the remainder of MBB and its successor edges to endMBB.
17798     endMBB->splice(endMBB->begin(), thisMBB,
17799                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
17800     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
17801
17802     // Make offsetMBB and overflowMBB successors of thisMBB
17803     thisMBB->addSuccessor(offsetMBB);
17804     thisMBB->addSuccessor(overflowMBB);
17805
17806     // endMBB is a successor of both offsetMBB and overflowMBB
17807     offsetMBB->addSuccessor(endMBB);
17808     overflowMBB->addSuccessor(endMBB);
17809
17810     // Load the offset value into a register
17811     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17812     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
17813       .addOperand(Base)
17814       .addOperand(Scale)
17815       .addOperand(Index)
17816       .addDisp(Disp, UseFPOffset ? 4 : 0)
17817       .addOperand(Segment)
17818       .setMemRefs(MMOBegin, MMOEnd);
17819
17820     // Check if there is enough room left to pull this argument.
17821     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
17822       .addReg(OffsetReg)
17823       .addImm(MaxOffset + 8 - ArgSizeA8);
17824
17825     // Branch to "overflowMBB" if offset >= max
17826     // Fall through to "offsetMBB" otherwise
17827     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
17828       .addMBB(overflowMBB);
17829   }
17830
17831   // In offsetMBB, emit code to use the reg_save_area.
17832   if (offsetMBB) {
17833     assert(OffsetReg != 0);
17834
17835     // Read the reg_save_area address.
17836     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
17837     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
17838       .addOperand(Base)
17839       .addOperand(Scale)
17840       .addOperand(Index)
17841       .addDisp(Disp, 16)
17842       .addOperand(Segment)
17843       .setMemRefs(MMOBegin, MMOEnd);
17844
17845     // Zero-extend the offset
17846     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
17847       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
17848         .addImm(0)
17849         .addReg(OffsetReg)
17850         .addImm(X86::sub_32bit);
17851
17852     // Add the offset to the reg_save_area to get the final address.
17853     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
17854       .addReg(OffsetReg64)
17855       .addReg(RegSaveReg);
17856
17857     // Compute the offset for the next argument
17858     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17859     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
17860       .addReg(OffsetReg)
17861       .addImm(UseFPOffset ? 16 : 8);
17862
17863     // Store it back into the va_list.
17864     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
17865       .addOperand(Base)
17866       .addOperand(Scale)
17867       .addOperand(Index)
17868       .addDisp(Disp, UseFPOffset ? 4 : 0)
17869       .addOperand(Segment)
17870       .addReg(NextOffsetReg)
17871       .setMemRefs(MMOBegin, MMOEnd);
17872
17873     // Jump to endMBB
17874     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
17875       .addMBB(endMBB);
17876   }
17877
17878   //
17879   // Emit code to use overflow area
17880   //
17881
17882   // Load the overflow_area address into a register.
17883   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
17884   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
17885     .addOperand(Base)
17886     .addOperand(Scale)
17887     .addOperand(Index)
17888     .addDisp(Disp, 8)
17889     .addOperand(Segment)
17890     .setMemRefs(MMOBegin, MMOEnd);
17891
17892   // If we need to align it, do so. Otherwise, just copy the address
17893   // to OverflowDestReg.
17894   if (NeedsAlign) {
17895     // Align the overflow address
17896     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
17897     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
17898
17899     // aligned_addr = (addr + (align-1)) & ~(align-1)
17900     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
17901       .addReg(OverflowAddrReg)
17902       .addImm(Align-1);
17903
17904     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
17905       .addReg(TmpReg)
17906       .addImm(~(uint64_t)(Align-1));
17907   } else {
17908     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
17909       .addReg(OverflowAddrReg);
17910   }
17911
17912   // Compute the next overflow address after this argument.
17913   // (the overflow address should be kept 8-byte aligned)
17914   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
17915   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
17916     .addReg(OverflowDestReg)
17917     .addImm(ArgSizeA8);
17918
17919   // Store the new overflow address.
17920   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
17921     .addOperand(Base)
17922     .addOperand(Scale)
17923     .addOperand(Index)
17924     .addDisp(Disp, 8)
17925     .addOperand(Segment)
17926     .addReg(NextAddrReg)
17927     .setMemRefs(MMOBegin, MMOEnd);
17928
17929   // If we branched, emit the PHI to the front of endMBB.
17930   if (offsetMBB) {
17931     BuildMI(*endMBB, endMBB->begin(), DL,
17932             TII->get(X86::PHI), DestReg)
17933       .addReg(OffsetDestReg).addMBB(offsetMBB)
17934       .addReg(OverflowDestReg).addMBB(overflowMBB);
17935   }
17936
17937   // Erase the pseudo instruction
17938   MI->eraseFromParent();
17939
17940   return endMBB;
17941 }
17942
17943 MachineBasicBlock *
17944 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
17945                                                  MachineInstr *MI,
17946                                                  MachineBasicBlock *MBB) const {
17947   // Emit code to save XMM registers to the stack. The ABI says that the
17948   // number of registers to save is given in %al, so it's theoretically
17949   // possible to do an indirect jump trick to avoid saving all of them,
17950   // however this code takes a simpler approach and just executes all
17951   // of the stores if %al is non-zero. It's less code, and it's probably
17952   // easier on the hardware branch predictor, and stores aren't all that
17953   // expensive anyway.
17954
17955   // Create the new basic blocks. One block contains all the XMM stores,
17956   // and one block is the final destination regardless of whether any
17957   // stores were performed.
17958   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17959   MachineFunction *F = MBB->getParent();
17960   MachineFunction::iterator MBBIter = MBB;
17961   ++MBBIter;
17962   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
17963   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
17964   F->insert(MBBIter, XMMSaveMBB);
17965   F->insert(MBBIter, EndMBB);
17966
17967   // Transfer the remainder of MBB and its successor edges to EndMBB.
17968   EndMBB->splice(EndMBB->begin(), MBB,
17969                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17970   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
17971
17972   // The original block will now fall through to the XMM save block.
17973   MBB->addSuccessor(XMMSaveMBB);
17974   // The XMMSaveMBB will fall through to the end block.
17975   XMMSaveMBB->addSuccessor(EndMBB);
17976
17977   // Now add the instructions.
17978   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17979   DebugLoc DL = MI->getDebugLoc();
17980
17981   unsigned CountReg = MI->getOperand(0).getReg();
17982   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
17983   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
17984
17985   if (!Subtarget->isTargetWin64()) {
17986     // If %al is 0, branch around the XMM save block.
17987     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
17988     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
17989     MBB->addSuccessor(EndMBB);
17990   }
17991
17992   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
17993   // that was just emitted, but clearly shouldn't be "saved".
17994   assert((MI->getNumOperands() <= 3 ||
17995           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
17996           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
17997          && "Expected last argument to be EFLAGS");
17998   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
17999   // In the XMM save block, save all the XMM argument registers.
18000   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
18001     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
18002     MachineMemOperand *MMO =
18003       F->getMachineMemOperand(
18004           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
18005         MachineMemOperand::MOStore,
18006         /*Size=*/16, /*Align=*/16);
18007     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
18008       .addFrameIndex(RegSaveFrameIndex)
18009       .addImm(/*Scale=*/1)
18010       .addReg(/*IndexReg=*/0)
18011       .addImm(/*Disp=*/Offset)
18012       .addReg(/*Segment=*/0)
18013       .addReg(MI->getOperand(i).getReg())
18014       .addMemOperand(MMO);
18015   }
18016
18017   MI->eraseFromParent();   // The pseudo instruction is gone now.
18018
18019   return EndMBB;
18020 }
18021
18022 // The EFLAGS operand of SelectItr might be missing a kill marker
18023 // because there were multiple uses of EFLAGS, and ISel didn't know
18024 // which to mark. Figure out whether SelectItr should have had a
18025 // kill marker, and set it if it should. Returns the correct kill
18026 // marker value.
18027 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
18028                                      MachineBasicBlock* BB,
18029                                      const TargetRegisterInfo* TRI) {
18030   // Scan forward through BB for a use/def of EFLAGS.
18031   MachineBasicBlock::iterator miI(std::next(SelectItr));
18032   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
18033     const MachineInstr& mi = *miI;
18034     if (mi.readsRegister(X86::EFLAGS))
18035       return false;
18036     if (mi.definesRegister(X86::EFLAGS))
18037       break; // Should have kill-flag - update below.
18038   }
18039
18040   // If we hit the end of the block, check whether EFLAGS is live into a
18041   // successor.
18042   if (miI == BB->end()) {
18043     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
18044                                           sEnd = BB->succ_end();
18045          sItr != sEnd; ++sItr) {
18046       MachineBasicBlock* succ = *sItr;
18047       if (succ->isLiveIn(X86::EFLAGS))
18048         return false;
18049     }
18050   }
18051
18052   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
18053   // out. SelectMI should have a kill flag on EFLAGS.
18054   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
18055   return true;
18056 }
18057
18058 MachineBasicBlock *
18059 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
18060                                      MachineBasicBlock *BB) const {
18061   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18062   DebugLoc DL = MI->getDebugLoc();
18063
18064   // To "insert" a SELECT_CC instruction, we actually have to insert the
18065   // diamond control-flow pattern.  The incoming instruction knows the
18066   // destination vreg to set, the condition code register to branch on, the
18067   // true/false values to select between, and a branch opcode to use.
18068   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18069   MachineFunction::iterator It = BB;
18070   ++It;
18071
18072   //  thisMBB:
18073   //  ...
18074   //   TrueVal = ...
18075   //   cmpTY ccX, r1, r2
18076   //   bCC copy1MBB
18077   //   fallthrough --> copy0MBB
18078   MachineBasicBlock *thisMBB = BB;
18079   MachineFunction *F = BB->getParent();
18080   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
18081   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
18082   F->insert(It, copy0MBB);
18083   F->insert(It, sinkMBB);
18084
18085   // If the EFLAGS register isn't dead in the terminator, then claim that it's
18086   // live into the sink and copy blocks.
18087   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
18088   if (!MI->killsRegister(X86::EFLAGS) &&
18089       !checkAndUpdateEFLAGSKill(MI, BB, TRI)) {
18090     copy0MBB->addLiveIn(X86::EFLAGS);
18091     sinkMBB->addLiveIn(X86::EFLAGS);
18092   }
18093
18094   // Transfer the remainder of BB and its successor edges to sinkMBB.
18095   sinkMBB->splice(sinkMBB->begin(), BB,
18096                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
18097   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
18098
18099   // Add the true and fallthrough blocks as its successors.
18100   BB->addSuccessor(copy0MBB);
18101   BB->addSuccessor(sinkMBB);
18102
18103   // Create the conditional branch instruction.
18104   unsigned Opc =
18105     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
18106   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
18107
18108   //  copy0MBB:
18109   //   %FalseValue = ...
18110   //   # fallthrough to sinkMBB
18111   copy0MBB->addSuccessor(sinkMBB);
18112
18113   //  sinkMBB:
18114   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
18115   //  ...
18116   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18117           TII->get(X86::PHI), MI->getOperand(0).getReg())
18118     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
18119     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
18120
18121   MI->eraseFromParent();   // The pseudo instruction is gone now.
18122   return sinkMBB;
18123 }
18124
18125 MachineBasicBlock *
18126 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
18127                                         MachineBasicBlock *BB) const {
18128   MachineFunction *MF = BB->getParent();
18129   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18130   DebugLoc DL = MI->getDebugLoc();
18131   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18132
18133   assert(MF->shouldSplitStack());
18134
18135   const bool Is64Bit = Subtarget->is64Bit();
18136   const bool IsLP64 = Subtarget->isTarget64BitLP64();
18137
18138   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
18139   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
18140
18141   // BB:
18142   //  ... [Till the alloca]
18143   // If stacklet is not large enough, jump to mallocMBB
18144   //
18145   // bumpMBB:
18146   //  Allocate by subtracting from RSP
18147   //  Jump to continueMBB
18148   //
18149   // mallocMBB:
18150   //  Allocate by call to runtime
18151   //
18152   // continueMBB:
18153   //  ...
18154   //  [rest of original BB]
18155   //
18156
18157   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18158   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18159   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18160
18161   MachineRegisterInfo &MRI = MF->getRegInfo();
18162   const TargetRegisterClass *AddrRegClass =
18163     getRegClassFor(getPointerTy());
18164
18165   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18166     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18167     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
18168     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
18169     sizeVReg = MI->getOperand(1).getReg(),
18170     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
18171
18172   MachineFunction::iterator MBBIter = BB;
18173   ++MBBIter;
18174
18175   MF->insert(MBBIter, bumpMBB);
18176   MF->insert(MBBIter, mallocMBB);
18177   MF->insert(MBBIter, continueMBB);
18178
18179   continueMBB->splice(continueMBB->begin(), BB,
18180                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
18181   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
18182
18183   // Add code to the main basic block to check if the stack limit has been hit,
18184   // and if so, jump to mallocMBB otherwise to bumpMBB.
18185   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
18186   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
18187     .addReg(tmpSPVReg).addReg(sizeVReg);
18188   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
18189     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
18190     .addReg(SPLimitVReg);
18191   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
18192
18193   // bumpMBB simply decreases the stack pointer, since we know the current
18194   // stacklet has enough space.
18195   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
18196     .addReg(SPLimitVReg);
18197   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
18198     .addReg(SPLimitVReg);
18199   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18200
18201   // Calls into a routine in libgcc to allocate more space from the heap.
18202   const uint32_t *RegMask =
18203       Subtarget->getRegisterInfo()->getCallPreservedMask(CallingConv::C);
18204   if (IsLP64) {
18205     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
18206       .addReg(sizeVReg);
18207     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18208       .addExternalSymbol("__morestack_allocate_stack_space")
18209       .addRegMask(RegMask)
18210       .addReg(X86::RDI, RegState::Implicit)
18211       .addReg(X86::RAX, RegState::ImplicitDefine);
18212   } else if (Is64Bit) {
18213     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
18214       .addReg(sizeVReg);
18215     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18216       .addExternalSymbol("__morestack_allocate_stack_space")
18217       .addRegMask(RegMask)
18218       .addReg(X86::EDI, RegState::Implicit)
18219       .addReg(X86::EAX, RegState::ImplicitDefine);
18220   } else {
18221     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
18222       .addImm(12);
18223     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
18224     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
18225       .addExternalSymbol("__morestack_allocate_stack_space")
18226       .addRegMask(RegMask)
18227       .addReg(X86::EAX, RegState::ImplicitDefine);
18228   }
18229
18230   if (!Is64Bit)
18231     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
18232       .addImm(16);
18233
18234   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
18235     .addReg(IsLP64 ? X86::RAX : X86::EAX);
18236   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18237
18238   // Set up the CFG correctly.
18239   BB->addSuccessor(bumpMBB);
18240   BB->addSuccessor(mallocMBB);
18241   mallocMBB->addSuccessor(continueMBB);
18242   bumpMBB->addSuccessor(continueMBB);
18243
18244   // Take care of the PHI nodes.
18245   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
18246           MI->getOperand(0).getReg())
18247     .addReg(mallocPtrVReg).addMBB(mallocMBB)
18248     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
18249
18250   // Delete the original pseudo instruction.
18251   MI->eraseFromParent();
18252
18253   // And we're done.
18254   return continueMBB;
18255 }
18256
18257 MachineBasicBlock *
18258 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
18259                                         MachineBasicBlock *BB) const {
18260   DebugLoc DL = MI->getDebugLoc();
18261
18262   assert(!Subtarget->isTargetMachO());
18263
18264   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
18265
18266   MI->eraseFromParent();   // The pseudo instruction is gone now.
18267   return BB;
18268 }
18269
18270 MachineBasicBlock *
18271 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
18272                                       MachineBasicBlock *BB) const {
18273   // This is pretty easy.  We're taking the value that we received from
18274   // our load from the relocation, sticking it in either RDI (x86-64)
18275   // or EAX and doing an indirect call.  The return value will then
18276   // be in the normal return register.
18277   MachineFunction *F = BB->getParent();
18278   const X86InstrInfo *TII = Subtarget->getInstrInfo();
18279   DebugLoc DL = MI->getDebugLoc();
18280
18281   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
18282   assert(MI->getOperand(3).isGlobal() && "This should be a global");
18283
18284   // Get a register mask for the lowered call.
18285   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
18286   // proper register mask.
18287   const uint32_t *RegMask =
18288       Subtarget->getRegisterInfo()->getCallPreservedMask(CallingConv::C);
18289   if (Subtarget->is64Bit()) {
18290     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18291                                       TII->get(X86::MOV64rm), X86::RDI)
18292     .addReg(X86::RIP)
18293     .addImm(0).addReg(0)
18294     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18295                       MI->getOperand(3).getTargetFlags())
18296     .addReg(0);
18297     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
18298     addDirectMem(MIB, X86::RDI);
18299     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
18300   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
18301     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18302                                       TII->get(X86::MOV32rm), X86::EAX)
18303     .addReg(0)
18304     .addImm(0).addReg(0)
18305     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18306                       MI->getOperand(3).getTargetFlags())
18307     .addReg(0);
18308     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18309     addDirectMem(MIB, X86::EAX);
18310     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18311   } else {
18312     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18313                                       TII->get(X86::MOV32rm), X86::EAX)
18314     .addReg(TII->getGlobalBaseReg(F))
18315     .addImm(0).addReg(0)
18316     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18317                       MI->getOperand(3).getTargetFlags())
18318     .addReg(0);
18319     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18320     addDirectMem(MIB, X86::EAX);
18321     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18322   }
18323
18324   MI->eraseFromParent(); // The pseudo instruction is gone now.
18325   return BB;
18326 }
18327
18328 MachineBasicBlock *
18329 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
18330                                     MachineBasicBlock *MBB) const {
18331   DebugLoc DL = MI->getDebugLoc();
18332   MachineFunction *MF = MBB->getParent();
18333   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18334   MachineRegisterInfo &MRI = MF->getRegInfo();
18335
18336   const BasicBlock *BB = MBB->getBasicBlock();
18337   MachineFunction::iterator I = MBB;
18338   ++I;
18339
18340   // Memory Reference
18341   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18342   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18343
18344   unsigned DstReg;
18345   unsigned MemOpndSlot = 0;
18346
18347   unsigned CurOp = 0;
18348
18349   DstReg = MI->getOperand(CurOp++).getReg();
18350   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
18351   assert(RC->hasType(MVT::i32) && "Invalid destination!");
18352   unsigned mainDstReg = MRI.createVirtualRegister(RC);
18353   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
18354
18355   MemOpndSlot = CurOp;
18356
18357   MVT PVT = getPointerTy();
18358   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
18359          "Invalid Pointer Size!");
18360
18361   // For v = setjmp(buf), we generate
18362   //
18363   // thisMBB:
18364   //  buf[LabelOffset] = restoreMBB
18365   //  SjLjSetup restoreMBB
18366   //
18367   // mainMBB:
18368   //  v_main = 0
18369   //
18370   // sinkMBB:
18371   //  v = phi(main, restore)
18372   //
18373   // restoreMBB:
18374   //  if base pointer being used, load it from frame
18375   //  v_restore = 1
18376
18377   MachineBasicBlock *thisMBB = MBB;
18378   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18379   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18380   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
18381   MF->insert(I, mainMBB);
18382   MF->insert(I, sinkMBB);
18383   MF->push_back(restoreMBB);
18384
18385   MachineInstrBuilder MIB;
18386
18387   // Transfer the remainder of BB and its successor edges to sinkMBB.
18388   sinkMBB->splice(sinkMBB->begin(), MBB,
18389                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18390   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18391
18392   // thisMBB:
18393   unsigned PtrStoreOpc = 0;
18394   unsigned LabelReg = 0;
18395   const int64_t LabelOffset = 1 * PVT.getStoreSize();
18396   Reloc::Model RM = MF->getTarget().getRelocationModel();
18397   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
18398                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
18399
18400   // Prepare IP either in reg or imm.
18401   if (!UseImmLabel) {
18402     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
18403     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
18404     LabelReg = MRI.createVirtualRegister(PtrRC);
18405     if (Subtarget->is64Bit()) {
18406       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
18407               .addReg(X86::RIP)
18408               .addImm(0)
18409               .addReg(0)
18410               .addMBB(restoreMBB)
18411               .addReg(0);
18412     } else {
18413       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
18414       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
18415               .addReg(XII->getGlobalBaseReg(MF))
18416               .addImm(0)
18417               .addReg(0)
18418               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
18419               .addReg(0);
18420     }
18421   } else
18422     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
18423   // Store IP
18424   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
18425   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18426     if (i == X86::AddrDisp)
18427       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
18428     else
18429       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
18430   }
18431   if (!UseImmLabel)
18432     MIB.addReg(LabelReg);
18433   else
18434     MIB.addMBB(restoreMBB);
18435   MIB.setMemRefs(MMOBegin, MMOEnd);
18436   // Setup
18437   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
18438           .addMBB(restoreMBB);
18439
18440   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
18441   MIB.addRegMask(RegInfo->getNoPreservedMask());
18442   thisMBB->addSuccessor(mainMBB);
18443   thisMBB->addSuccessor(restoreMBB);
18444
18445   // mainMBB:
18446   //  EAX = 0
18447   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
18448   mainMBB->addSuccessor(sinkMBB);
18449
18450   // sinkMBB:
18451   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18452           TII->get(X86::PHI), DstReg)
18453     .addReg(mainDstReg).addMBB(mainMBB)
18454     .addReg(restoreDstReg).addMBB(restoreMBB);
18455
18456   // restoreMBB:
18457   if (RegInfo->hasBasePointer(*MF)) {
18458     const bool Uses64BitFramePtr =
18459         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
18460     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
18461     X86FI->setRestoreBasePointer(MF);
18462     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
18463     unsigned BasePtr = RegInfo->getBaseRegister();
18464     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
18465     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
18466                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
18467       .setMIFlag(MachineInstr::FrameSetup);
18468   }
18469   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
18470   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
18471   restoreMBB->addSuccessor(sinkMBB);
18472
18473   MI->eraseFromParent();
18474   return sinkMBB;
18475 }
18476
18477 MachineBasicBlock *
18478 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
18479                                      MachineBasicBlock *MBB) const {
18480   DebugLoc DL = MI->getDebugLoc();
18481   MachineFunction *MF = MBB->getParent();
18482   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18483   MachineRegisterInfo &MRI = MF->getRegInfo();
18484
18485   // Memory Reference
18486   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18487   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18488
18489   MVT PVT = getPointerTy();
18490   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
18491          "Invalid Pointer Size!");
18492
18493   const TargetRegisterClass *RC =
18494     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
18495   unsigned Tmp = MRI.createVirtualRegister(RC);
18496   // Since FP is only updated here but NOT referenced, it's treated as GPR.
18497   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
18498   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
18499   unsigned SP = RegInfo->getStackRegister();
18500
18501   MachineInstrBuilder MIB;
18502
18503   const int64_t LabelOffset = 1 * PVT.getStoreSize();
18504   const int64_t SPOffset = 2 * PVT.getStoreSize();
18505
18506   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
18507   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
18508
18509   // Reload FP
18510   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
18511   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
18512     MIB.addOperand(MI->getOperand(i));
18513   MIB.setMemRefs(MMOBegin, MMOEnd);
18514   // Reload IP
18515   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
18516   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18517     if (i == X86::AddrDisp)
18518       MIB.addDisp(MI->getOperand(i), LabelOffset);
18519     else
18520       MIB.addOperand(MI->getOperand(i));
18521   }
18522   MIB.setMemRefs(MMOBegin, MMOEnd);
18523   // Reload SP
18524   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
18525   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18526     if (i == X86::AddrDisp)
18527       MIB.addDisp(MI->getOperand(i), SPOffset);
18528     else
18529       MIB.addOperand(MI->getOperand(i));
18530   }
18531   MIB.setMemRefs(MMOBegin, MMOEnd);
18532   // Jump
18533   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
18534
18535   MI->eraseFromParent();
18536   return MBB;
18537 }
18538
18539 // Replace 213-type (isel default) FMA3 instructions with 231-type for
18540 // accumulator loops. Writing back to the accumulator allows the coalescer
18541 // to remove extra copies in the loop.
18542 MachineBasicBlock *
18543 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
18544                                  MachineBasicBlock *MBB) const {
18545   MachineOperand &AddendOp = MI->getOperand(3);
18546
18547   // Bail out early if the addend isn't a register - we can't switch these.
18548   if (!AddendOp.isReg())
18549     return MBB;
18550
18551   MachineFunction &MF = *MBB->getParent();
18552   MachineRegisterInfo &MRI = MF.getRegInfo();
18553
18554   // Check whether the addend is defined by a PHI:
18555   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
18556   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
18557   if (!AddendDef.isPHI())
18558     return MBB;
18559
18560   // Look for the following pattern:
18561   // loop:
18562   //   %addend = phi [%entry, 0], [%loop, %result]
18563   //   ...
18564   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
18565
18566   // Replace with:
18567   //   loop:
18568   //   %addend = phi [%entry, 0], [%loop, %result]
18569   //   ...
18570   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
18571
18572   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
18573     assert(AddendDef.getOperand(i).isReg());
18574     MachineOperand PHISrcOp = AddendDef.getOperand(i);
18575     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
18576     if (&PHISrcInst == MI) {
18577       // Found a matching instruction.
18578       unsigned NewFMAOpc = 0;
18579       switch (MI->getOpcode()) {
18580         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
18581         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
18582         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
18583         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
18584         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
18585         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
18586         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
18587         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
18588         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
18589         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
18590         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
18591         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
18592         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
18593         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
18594         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
18595         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
18596         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
18597         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
18598         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
18599         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
18600
18601         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
18602         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
18603         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
18604         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
18605         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
18606         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
18607         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
18608         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
18609         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
18610         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
18611         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
18612         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
18613         default: llvm_unreachable("Unrecognized FMA variant.");
18614       }
18615
18616       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
18617       MachineInstrBuilder MIB =
18618         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
18619         .addOperand(MI->getOperand(0))
18620         .addOperand(MI->getOperand(3))
18621         .addOperand(MI->getOperand(2))
18622         .addOperand(MI->getOperand(1));
18623       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
18624       MI->eraseFromParent();
18625     }
18626   }
18627
18628   return MBB;
18629 }
18630
18631 MachineBasicBlock *
18632 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
18633                                                MachineBasicBlock *BB) const {
18634   switch (MI->getOpcode()) {
18635   default: llvm_unreachable("Unexpected instr type to insert");
18636   case X86::TAILJMPd64:
18637   case X86::TAILJMPr64:
18638   case X86::TAILJMPm64:
18639   case X86::TAILJMPd64_REX:
18640   case X86::TAILJMPr64_REX:
18641   case X86::TAILJMPm64_REX:
18642     llvm_unreachable("TAILJMP64 would not be touched here.");
18643   case X86::TCRETURNdi64:
18644   case X86::TCRETURNri64:
18645   case X86::TCRETURNmi64:
18646     return BB;
18647   case X86::WIN_ALLOCA:
18648     return EmitLoweredWinAlloca(MI, BB);
18649   case X86::SEG_ALLOCA_32:
18650   case X86::SEG_ALLOCA_64:
18651     return EmitLoweredSegAlloca(MI, BB);
18652   case X86::TLSCall_32:
18653   case X86::TLSCall_64:
18654     return EmitLoweredTLSCall(MI, BB);
18655   case X86::CMOV_GR8:
18656   case X86::CMOV_FR32:
18657   case X86::CMOV_FR64:
18658   case X86::CMOV_V4F32:
18659   case X86::CMOV_V2F64:
18660   case X86::CMOV_V2I64:
18661   case X86::CMOV_V8F32:
18662   case X86::CMOV_V4F64:
18663   case X86::CMOV_V4I64:
18664   case X86::CMOV_V16F32:
18665   case X86::CMOV_V8F64:
18666   case X86::CMOV_V8I64:
18667   case X86::CMOV_GR16:
18668   case X86::CMOV_GR32:
18669   case X86::CMOV_RFP32:
18670   case X86::CMOV_RFP64:
18671   case X86::CMOV_RFP80:
18672     return EmitLoweredSelect(MI, BB);
18673
18674   case X86::FP32_TO_INT16_IN_MEM:
18675   case X86::FP32_TO_INT32_IN_MEM:
18676   case X86::FP32_TO_INT64_IN_MEM:
18677   case X86::FP64_TO_INT16_IN_MEM:
18678   case X86::FP64_TO_INT32_IN_MEM:
18679   case X86::FP64_TO_INT64_IN_MEM:
18680   case X86::FP80_TO_INT16_IN_MEM:
18681   case X86::FP80_TO_INT32_IN_MEM:
18682   case X86::FP80_TO_INT64_IN_MEM: {
18683     MachineFunction *F = BB->getParent();
18684     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18685     DebugLoc DL = MI->getDebugLoc();
18686
18687     // Change the floating point control register to use "round towards zero"
18688     // mode when truncating to an integer value.
18689     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
18690     addFrameReference(BuildMI(*BB, MI, DL,
18691                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
18692
18693     // Load the old value of the high byte of the control word...
18694     unsigned OldCW =
18695       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
18696     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
18697                       CWFrameIdx);
18698
18699     // Set the high part to be round to zero...
18700     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
18701       .addImm(0xC7F);
18702
18703     // Reload the modified control word now...
18704     addFrameReference(BuildMI(*BB, MI, DL,
18705                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18706
18707     // Restore the memory image of control word to original value
18708     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
18709       .addReg(OldCW);
18710
18711     // Get the X86 opcode to use.
18712     unsigned Opc;
18713     switch (MI->getOpcode()) {
18714     default: llvm_unreachable("illegal opcode!");
18715     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
18716     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
18717     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
18718     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
18719     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
18720     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
18721     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
18722     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
18723     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
18724     }
18725
18726     X86AddressMode AM;
18727     MachineOperand &Op = MI->getOperand(0);
18728     if (Op.isReg()) {
18729       AM.BaseType = X86AddressMode::RegBase;
18730       AM.Base.Reg = Op.getReg();
18731     } else {
18732       AM.BaseType = X86AddressMode::FrameIndexBase;
18733       AM.Base.FrameIndex = Op.getIndex();
18734     }
18735     Op = MI->getOperand(1);
18736     if (Op.isImm())
18737       AM.Scale = Op.getImm();
18738     Op = MI->getOperand(2);
18739     if (Op.isImm())
18740       AM.IndexReg = Op.getImm();
18741     Op = MI->getOperand(3);
18742     if (Op.isGlobal()) {
18743       AM.GV = Op.getGlobal();
18744     } else {
18745       AM.Disp = Op.getImm();
18746     }
18747     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
18748                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
18749
18750     // Reload the original control word now.
18751     addFrameReference(BuildMI(*BB, MI, DL,
18752                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18753
18754     MI->eraseFromParent();   // The pseudo instruction is gone now.
18755     return BB;
18756   }
18757     // String/text processing lowering.
18758   case X86::PCMPISTRM128REG:
18759   case X86::VPCMPISTRM128REG:
18760   case X86::PCMPISTRM128MEM:
18761   case X86::VPCMPISTRM128MEM:
18762   case X86::PCMPESTRM128REG:
18763   case X86::VPCMPESTRM128REG:
18764   case X86::PCMPESTRM128MEM:
18765   case X86::VPCMPESTRM128MEM:
18766     assert(Subtarget->hasSSE42() &&
18767            "Target must have SSE4.2 or AVX features enabled");
18768     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
18769
18770   // String/text processing lowering.
18771   case X86::PCMPISTRIREG:
18772   case X86::VPCMPISTRIREG:
18773   case X86::PCMPISTRIMEM:
18774   case X86::VPCMPISTRIMEM:
18775   case X86::PCMPESTRIREG:
18776   case X86::VPCMPESTRIREG:
18777   case X86::PCMPESTRIMEM:
18778   case X86::VPCMPESTRIMEM:
18779     assert(Subtarget->hasSSE42() &&
18780            "Target must have SSE4.2 or AVX features enabled");
18781     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
18782
18783   // Thread synchronization.
18784   case X86::MONITOR:
18785     return EmitMonitor(MI, BB, Subtarget);
18786
18787   // xbegin
18788   case X86::XBEGIN:
18789     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
18790
18791   case X86::VASTART_SAVE_XMM_REGS:
18792     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
18793
18794   case X86::VAARG_64:
18795     return EmitVAARG64WithCustomInserter(MI, BB);
18796
18797   case X86::EH_SjLj_SetJmp32:
18798   case X86::EH_SjLj_SetJmp64:
18799     return emitEHSjLjSetJmp(MI, BB);
18800
18801   case X86::EH_SjLj_LongJmp32:
18802   case X86::EH_SjLj_LongJmp64:
18803     return emitEHSjLjLongJmp(MI, BB);
18804
18805   case TargetOpcode::STATEPOINT:
18806     // As an implementation detail, STATEPOINT shares the STACKMAP format at
18807     // this point in the process.  We diverge later.
18808     return emitPatchPoint(MI, BB);
18809
18810   case TargetOpcode::STACKMAP:
18811   case TargetOpcode::PATCHPOINT:
18812     return emitPatchPoint(MI, BB);
18813
18814   case X86::VFMADDPDr213r:
18815   case X86::VFMADDPSr213r:
18816   case X86::VFMADDSDr213r:
18817   case X86::VFMADDSSr213r:
18818   case X86::VFMSUBPDr213r:
18819   case X86::VFMSUBPSr213r:
18820   case X86::VFMSUBSDr213r:
18821   case X86::VFMSUBSSr213r:
18822   case X86::VFNMADDPDr213r:
18823   case X86::VFNMADDPSr213r:
18824   case X86::VFNMADDSDr213r:
18825   case X86::VFNMADDSSr213r:
18826   case X86::VFNMSUBPDr213r:
18827   case X86::VFNMSUBPSr213r:
18828   case X86::VFNMSUBSDr213r:
18829   case X86::VFNMSUBSSr213r:
18830   case X86::VFMADDSUBPDr213r:
18831   case X86::VFMADDSUBPSr213r:
18832   case X86::VFMSUBADDPDr213r:
18833   case X86::VFMSUBADDPSr213r:
18834   case X86::VFMADDPDr213rY:
18835   case X86::VFMADDPSr213rY:
18836   case X86::VFMSUBPDr213rY:
18837   case X86::VFMSUBPSr213rY:
18838   case X86::VFNMADDPDr213rY:
18839   case X86::VFNMADDPSr213rY:
18840   case X86::VFNMSUBPDr213rY:
18841   case X86::VFNMSUBPSr213rY:
18842   case X86::VFMADDSUBPDr213rY:
18843   case X86::VFMADDSUBPSr213rY:
18844   case X86::VFMSUBADDPDr213rY:
18845   case X86::VFMSUBADDPSr213rY:
18846     return emitFMA3Instr(MI, BB);
18847   }
18848 }
18849
18850 //===----------------------------------------------------------------------===//
18851 //                           X86 Optimization Hooks
18852 //===----------------------------------------------------------------------===//
18853
18854 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
18855                                                       APInt &KnownZero,
18856                                                       APInt &KnownOne,
18857                                                       const SelectionDAG &DAG,
18858                                                       unsigned Depth) const {
18859   unsigned BitWidth = KnownZero.getBitWidth();
18860   unsigned Opc = Op.getOpcode();
18861   assert((Opc >= ISD::BUILTIN_OP_END ||
18862           Opc == ISD::INTRINSIC_WO_CHAIN ||
18863           Opc == ISD::INTRINSIC_W_CHAIN ||
18864           Opc == ISD::INTRINSIC_VOID) &&
18865          "Should use MaskedValueIsZero if you don't know whether Op"
18866          " is a target node!");
18867
18868   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
18869   switch (Opc) {
18870   default: break;
18871   case X86ISD::ADD:
18872   case X86ISD::SUB:
18873   case X86ISD::ADC:
18874   case X86ISD::SBB:
18875   case X86ISD::SMUL:
18876   case X86ISD::UMUL:
18877   case X86ISD::INC:
18878   case X86ISD::DEC:
18879   case X86ISD::OR:
18880   case X86ISD::XOR:
18881   case X86ISD::AND:
18882     // These nodes' second result is a boolean.
18883     if (Op.getResNo() == 0)
18884       break;
18885     // Fallthrough
18886   case X86ISD::SETCC:
18887     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
18888     break;
18889   case ISD::INTRINSIC_WO_CHAIN: {
18890     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
18891     unsigned NumLoBits = 0;
18892     switch (IntId) {
18893     default: break;
18894     case Intrinsic::x86_sse_movmsk_ps:
18895     case Intrinsic::x86_avx_movmsk_ps_256:
18896     case Intrinsic::x86_sse2_movmsk_pd:
18897     case Intrinsic::x86_avx_movmsk_pd_256:
18898     case Intrinsic::x86_mmx_pmovmskb:
18899     case Intrinsic::x86_sse2_pmovmskb_128:
18900     case Intrinsic::x86_avx2_pmovmskb: {
18901       // High bits of movmskp{s|d}, pmovmskb are known zero.
18902       switch (IntId) {
18903         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
18904         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
18905         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
18906         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
18907         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
18908         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
18909         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
18910         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
18911       }
18912       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
18913       break;
18914     }
18915     }
18916     break;
18917   }
18918   }
18919 }
18920
18921 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
18922   SDValue Op,
18923   const SelectionDAG &,
18924   unsigned Depth) const {
18925   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
18926   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
18927     return Op.getValueType().getScalarType().getSizeInBits();
18928
18929   // Fallback case.
18930   return 1;
18931 }
18932
18933 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
18934 /// node is a GlobalAddress + offset.
18935 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
18936                                        const GlobalValue* &GA,
18937                                        int64_t &Offset) const {
18938   if (N->getOpcode() == X86ISD::Wrapper) {
18939     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
18940       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
18941       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
18942       return true;
18943     }
18944   }
18945   return TargetLowering::isGAPlusOffset(N, GA, Offset);
18946 }
18947
18948 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
18949 /// same as extracting the high 128-bit part of 256-bit vector and then
18950 /// inserting the result into the low part of a new 256-bit vector
18951 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
18952   EVT VT = SVOp->getValueType(0);
18953   unsigned NumElems = VT.getVectorNumElements();
18954
18955   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
18956   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
18957     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18958         SVOp->getMaskElt(j) >= 0)
18959       return false;
18960
18961   return true;
18962 }
18963
18964 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
18965 /// same as extracting the low 128-bit part of 256-bit vector and then
18966 /// inserting the result into the high part of a new 256-bit vector
18967 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
18968   EVT VT = SVOp->getValueType(0);
18969   unsigned NumElems = VT.getVectorNumElements();
18970
18971   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
18972   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
18973     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18974         SVOp->getMaskElt(j) >= 0)
18975       return false;
18976
18977   return true;
18978 }
18979
18980 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
18981 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
18982                                         TargetLowering::DAGCombinerInfo &DCI,
18983                                         const X86Subtarget* Subtarget) {
18984   SDLoc dl(N);
18985   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
18986   SDValue V1 = SVOp->getOperand(0);
18987   SDValue V2 = SVOp->getOperand(1);
18988   EVT VT = SVOp->getValueType(0);
18989   unsigned NumElems = VT.getVectorNumElements();
18990
18991   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
18992       V2.getOpcode() == ISD::CONCAT_VECTORS) {
18993     //
18994     //                   0,0,0,...
18995     //                      |
18996     //    V      UNDEF    BUILD_VECTOR    UNDEF
18997     //     \      /           \           /
18998     //  CONCAT_VECTOR         CONCAT_VECTOR
18999     //         \                  /
19000     //          \                /
19001     //          RESULT: V + zero extended
19002     //
19003     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
19004         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
19005         V1.getOperand(1).getOpcode() != ISD::UNDEF)
19006       return SDValue();
19007
19008     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
19009       return SDValue();
19010
19011     // To match the shuffle mask, the first half of the mask should
19012     // be exactly the first vector, and all the rest a splat with the
19013     // first element of the second one.
19014     for (unsigned i = 0; i != NumElems/2; ++i)
19015       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
19016           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
19017         return SDValue();
19018
19019     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
19020     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
19021       if (Ld->hasNUsesOfValue(1, 0)) {
19022         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
19023         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
19024         SDValue ResNode =
19025           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
19026                                   Ld->getMemoryVT(),
19027                                   Ld->getPointerInfo(),
19028                                   Ld->getAlignment(),
19029                                   false/*isVolatile*/, true/*ReadMem*/,
19030                                   false/*WriteMem*/);
19031
19032         // Make sure the newly-created LOAD is in the same position as Ld in
19033         // terms of dependency. We create a TokenFactor for Ld and ResNode,
19034         // and update uses of Ld's output chain to use the TokenFactor.
19035         if (Ld->hasAnyUseOfValue(1)) {
19036           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
19037                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
19038           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
19039           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
19040                                  SDValue(ResNode.getNode(), 1));
19041         }
19042
19043         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
19044       }
19045     }
19046
19047     // Emit a zeroed vector and insert the desired subvector on its
19048     // first half.
19049     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
19050     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
19051     return DCI.CombineTo(N, InsV);
19052   }
19053
19054   //===--------------------------------------------------------------------===//
19055   // Combine some shuffles into subvector extracts and inserts:
19056   //
19057
19058   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19059   if (isShuffleHigh128VectorInsertLow(SVOp)) {
19060     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
19061     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
19062     return DCI.CombineTo(N, InsV);
19063   }
19064
19065   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19066   if (isShuffleLow128VectorInsertHigh(SVOp)) {
19067     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
19068     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
19069     return DCI.CombineTo(N, InsV);
19070   }
19071
19072   return SDValue();
19073 }
19074
19075 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
19076 /// possible.
19077 ///
19078 /// This is the leaf of the recursive combinine below. When we have found some
19079 /// chain of single-use x86 shuffle instructions and accumulated the combined
19080 /// shuffle mask represented by them, this will try to pattern match that mask
19081 /// into either a single instruction if there is a special purpose instruction
19082 /// for this operation, or into a PSHUFB instruction which is a fully general
19083 /// instruction but should only be used to replace chains over a certain depth.
19084 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
19085                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
19086                                    TargetLowering::DAGCombinerInfo &DCI,
19087                                    const X86Subtarget *Subtarget) {
19088   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
19089
19090   // Find the operand that enters the chain. Note that multiple uses are OK
19091   // here, we're not going to remove the operand we find.
19092   SDValue Input = Op.getOperand(0);
19093   while (Input.getOpcode() == ISD::BITCAST)
19094     Input = Input.getOperand(0);
19095
19096   MVT VT = Input.getSimpleValueType();
19097   MVT RootVT = Root.getSimpleValueType();
19098   SDLoc DL(Root);
19099
19100   // Just remove no-op shuffle masks.
19101   if (Mask.size() == 1) {
19102     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Input),
19103                   /*AddTo*/ true);
19104     return true;
19105   }
19106
19107   // Use the float domain if the operand type is a floating point type.
19108   bool FloatDomain = VT.isFloatingPoint();
19109
19110   // For floating point shuffles, we don't have free copies in the shuffle
19111   // instructions or the ability to load as part of the instruction, so
19112   // canonicalize their shuffles to UNPCK or MOV variants.
19113   //
19114   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
19115   // vectors because it can have a load folded into it that UNPCK cannot. This
19116   // doesn't preclude something switching to the shorter encoding post-RA.
19117   if (FloatDomain) {
19118     if (Mask.equals(0, 0) || Mask.equals(1, 1)) {
19119       bool Lo = Mask.equals(0, 0);
19120       unsigned Shuffle;
19121       MVT ShuffleVT;
19122       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
19123       // is no slower than UNPCKLPD but has the option to fold the input operand
19124       // into even an unaligned memory load.
19125       if (Lo && Subtarget->hasSSE3()) {
19126         Shuffle = X86ISD::MOVDDUP;
19127         ShuffleVT = MVT::v2f64;
19128       } else {
19129         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
19130         // than the UNPCK variants.
19131         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
19132         ShuffleVT = MVT::v4f32;
19133       }
19134       if (Depth == 1 && Root->getOpcode() == Shuffle)
19135         return false; // Nothing to do!
19136       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19137       DCI.AddToWorklist(Op.getNode());
19138       if (Shuffle == X86ISD::MOVDDUP)
19139         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19140       else
19141         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19142       DCI.AddToWorklist(Op.getNode());
19143       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19144                     /*AddTo*/ true);
19145       return true;
19146     }
19147     if (Subtarget->hasSSE3() &&
19148         (Mask.equals(0, 0, 2, 2) || Mask.equals(1, 1, 3, 3))) {
19149       bool Lo = Mask.equals(0, 0, 2, 2);
19150       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
19151       MVT ShuffleVT = MVT::v4f32;
19152       if (Depth == 1 && Root->getOpcode() == Shuffle)
19153         return false; // Nothing to do!
19154       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19155       DCI.AddToWorklist(Op.getNode());
19156       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19157       DCI.AddToWorklist(Op.getNode());
19158       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19159                     /*AddTo*/ true);
19160       return true;
19161     }
19162     if (Mask.equals(0, 0, 1, 1) || Mask.equals(2, 2, 3, 3)) {
19163       bool Lo = Mask.equals(0, 0, 1, 1);
19164       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19165       MVT ShuffleVT = MVT::v4f32;
19166       if (Depth == 1 && Root->getOpcode() == Shuffle)
19167         return false; // Nothing to do!
19168       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19169       DCI.AddToWorklist(Op.getNode());
19170       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19171       DCI.AddToWorklist(Op.getNode());
19172       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19173                     /*AddTo*/ true);
19174       return true;
19175     }
19176   }
19177
19178   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
19179   // variants as none of these have single-instruction variants that are
19180   // superior to the UNPCK formulation.
19181   if (!FloatDomain &&
19182       (Mask.equals(0, 0, 1, 1, 2, 2, 3, 3) ||
19183        Mask.equals(4, 4, 5, 5, 6, 6, 7, 7) ||
19184        Mask.equals(0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7) ||
19185        Mask.equals(8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15,
19186                    15))) {
19187     bool Lo = Mask[0] == 0;
19188     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19189     if (Depth == 1 && Root->getOpcode() == Shuffle)
19190       return false; // Nothing to do!
19191     MVT ShuffleVT;
19192     switch (Mask.size()) {
19193     case 8:
19194       ShuffleVT = MVT::v8i16;
19195       break;
19196     case 16:
19197       ShuffleVT = MVT::v16i8;
19198       break;
19199     default:
19200       llvm_unreachable("Impossible mask size!");
19201     };
19202     Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19203     DCI.AddToWorklist(Op.getNode());
19204     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19205     DCI.AddToWorklist(Op.getNode());
19206     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19207                   /*AddTo*/ true);
19208     return true;
19209   }
19210
19211   // Don't try to re-form single instruction chains under any circumstances now
19212   // that we've done encoding canonicalization for them.
19213   if (Depth < 2)
19214     return false;
19215
19216   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
19217   // can replace them with a single PSHUFB instruction profitably. Intel's
19218   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
19219   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
19220   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
19221     SmallVector<SDValue, 16> PSHUFBMask;
19222     assert(Mask.size() <= 16 && "Can't shuffle elements smaller than bytes!");
19223     int Ratio = 16 / Mask.size();
19224     for (unsigned i = 0; i < 16; ++i) {
19225       if (Mask[i / Ratio] == SM_SentinelUndef) {
19226         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
19227         continue;
19228       }
19229       int M = Mask[i / Ratio] != SM_SentinelZero
19230                   ? Ratio * Mask[i / Ratio] + i % Ratio
19231                   : 255;
19232       PSHUFBMask.push_back(DAG.getConstant(M, MVT::i8));
19233     }
19234     Op = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Input);
19235     DCI.AddToWorklist(Op.getNode());
19236     SDValue PSHUFBMaskOp =
19237         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, PSHUFBMask);
19238     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
19239     Op = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, Op, PSHUFBMaskOp);
19240     DCI.AddToWorklist(Op.getNode());
19241     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19242                   /*AddTo*/ true);
19243     return true;
19244   }
19245
19246   // Failed to find any combines.
19247   return false;
19248 }
19249
19250 /// \brief Fully generic combining of x86 shuffle instructions.
19251 ///
19252 /// This should be the last combine run over the x86 shuffle instructions. Once
19253 /// they have been fully optimized, this will recursively consider all chains
19254 /// of single-use shuffle instructions, build a generic model of the cumulative
19255 /// shuffle operation, and check for simpler instructions which implement this
19256 /// operation. We use this primarily for two purposes:
19257 ///
19258 /// 1) Collapse generic shuffles to specialized single instructions when
19259 ///    equivalent. In most cases, this is just an encoding size win, but
19260 ///    sometimes we will collapse multiple generic shuffles into a single
19261 ///    special-purpose shuffle.
19262 /// 2) Look for sequences of shuffle instructions with 3 or more total
19263 ///    instructions, and replace them with the slightly more expensive SSSE3
19264 ///    PSHUFB instruction if available. We do this as the last combining step
19265 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
19266 ///    a suitable short sequence of other instructions. The PHUFB will either
19267 ///    use a register or have to read from memory and so is slightly (but only
19268 ///    slightly) more expensive than the other shuffle instructions.
19269 ///
19270 /// Because this is inherently a quadratic operation (for each shuffle in
19271 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
19272 /// This should never be an issue in practice as the shuffle lowering doesn't
19273 /// produce sequences of more than 8 instructions.
19274 ///
19275 /// FIXME: We will currently miss some cases where the redundant shuffling
19276 /// would simplify under the threshold for PSHUFB formation because of
19277 /// combine-ordering. To fix this, we should do the redundant instruction
19278 /// combining in this recursive walk.
19279 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
19280                                           ArrayRef<int> RootMask,
19281                                           int Depth, bool HasPSHUFB,
19282                                           SelectionDAG &DAG,
19283                                           TargetLowering::DAGCombinerInfo &DCI,
19284                                           const X86Subtarget *Subtarget) {
19285   // Bound the depth of our recursive combine because this is ultimately
19286   // quadratic in nature.
19287   if (Depth > 8)
19288     return false;
19289
19290   // Directly rip through bitcasts to find the underlying operand.
19291   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
19292     Op = Op.getOperand(0);
19293
19294   MVT VT = Op.getSimpleValueType();
19295   if (!VT.isVector())
19296     return false; // Bail if we hit a non-vector.
19297   // FIXME: This routine should be taught about 256-bit shuffles, or a 256-bit
19298   // version should be added.
19299   if (VT.getSizeInBits() != 128)
19300     return false;
19301
19302   assert(Root.getSimpleValueType().isVector() &&
19303          "Shuffles operate on vector types!");
19304   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
19305          "Can only combine shuffles of the same vector register size.");
19306
19307   if (!isTargetShuffle(Op.getOpcode()))
19308     return false;
19309   SmallVector<int, 16> OpMask;
19310   bool IsUnary;
19311   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
19312   // We only can combine unary shuffles which we can decode the mask for.
19313   if (!HaveMask || !IsUnary)
19314     return false;
19315
19316   assert(VT.getVectorNumElements() == OpMask.size() &&
19317          "Different mask size from vector size!");
19318   assert(((RootMask.size() > OpMask.size() &&
19319            RootMask.size() % OpMask.size() == 0) ||
19320           (OpMask.size() > RootMask.size() &&
19321            OpMask.size() % RootMask.size() == 0) ||
19322           OpMask.size() == RootMask.size()) &&
19323          "The smaller number of elements must divide the larger.");
19324   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
19325   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
19326   assert(((RootRatio == 1 && OpRatio == 1) ||
19327           (RootRatio == 1) != (OpRatio == 1)) &&
19328          "Must not have a ratio for both incoming and op masks!");
19329
19330   SmallVector<int, 16> Mask;
19331   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
19332
19333   // Merge this shuffle operation's mask into our accumulated mask. Note that
19334   // this shuffle's mask will be the first applied to the input, followed by the
19335   // root mask to get us all the way to the root value arrangement. The reason
19336   // for this order is that we are recursing up the operation chain.
19337   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
19338     int RootIdx = i / RootRatio;
19339     if (RootMask[RootIdx] < 0) {
19340       // This is a zero or undef lane, we're done.
19341       Mask.push_back(RootMask[RootIdx]);
19342       continue;
19343     }
19344
19345     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
19346     int OpIdx = RootMaskedIdx / OpRatio;
19347     if (OpMask[OpIdx] < 0) {
19348       // The incoming lanes are zero or undef, it doesn't matter which ones we
19349       // are using.
19350       Mask.push_back(OpMask[OpIdx]);
19351       continue;
19352     }
19353
19354     // Ok, we have non-zero lanes, map them through.
19355     Mask.push_back(OpMask[OpIdx] * OpRatio +
19356                    RootMaskedIdx % OpRatio);
19357   }
19358
19359   // See if we can recurse into the operand to combine more things.
19360   switch (Op.getOpcode()) {
19361     case X86ISD::PSHUFB:
19362       HasPSHUFB = true;
19363     case X86ISD::PSHUFD:
19364     case X86ISD::PSHUFHW:
19365     case X86ISD::PSHUFLW:
19366       if (Op.getOperand(0).hasOneUse() &&
19367           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19368                                         HasPSHUFB, DAG, DCI, Subtarget))
19369         return true;
19370       break;
19371
19372     case X86ISD::UNPCKL:
19373     case X86ISD::UNPCKH:
19374       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
19375       // We can't check for single use, we have to check that this shuffle is the only user.
19376       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
19377           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19378                                         HasPSHUFB, DAG, DCI, Subtarget))
19379           return true;
19380       break;
19381   }
19382
19383   // Minor canonicalization of the accumulated shuffle mask to make it easier
19384   // to match below. All this does is detect masks with squential pairs of
19385   // elements, and shrink them to the half-width mask. It does this in a loop
19386   // so it will reduce the size of the mask to the minimal width mask which
19387   // performs an equivalent shuffle.
19388   SmallVector<int, 16> WidenedMask;
19389   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
19390     Mask = std::move(WidenedMask);
19391     WidenedMask.clear();
19392   }
19393
19394   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
19395                                 Subtarget);
19396 }
19397
19398 /// \brief Get the PSHUF-style mask from PSHUF node.
19399 ///
19400 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
19401 /// PSHUF-style masks that can be reused with such instructions.
19402 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
19403   SmallVector<int, 4> Mask;
19404   bool IsUnary;
19405   bool HaveMask = getTargetShuffleMask(N.getNode(), N.getSimpleValueType(), Mask, IsUnary);
19406   (void)HaveMask;
19407   assert(HaveMask);
19408
19409   switch (N.getOpcode()) {
19410   case X86ISD::PSHUFD:
19411     return Mask;
19412   case X86ISD::PSHUFLW:
19413     Mask.resize(4);
19414     return Mask;
19415   case X86ISD::PSHUFHW:
19416     Mask.erase(Mask.begin(), Mask.begin() + 4);
19417     for (int &M : Mask)
19418       M -= 4;
19419     return Mask;
19420   default:
19421     llvm_unreachable("No valid shuffle instruction found!");
19422   }
19423 }
19424
19425 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
19426 ///
19427 /// We walk up the chain and look for a combinable shuffle, skipping over
19428 /// shuffles that we could hoist this shuffle's transformation past without
19429 /// altering anything.
19430 static SDValue
19431 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
19432                              SelectionDAG &DAG,
19433                              TargetLowering::DAGCombinerInfo &DCI) {
19434   assert(N.getOpcode() == X86ISD::PSHUFD &&
19435          "Called with something other than an x86 128-bit half shuffle!");
19436   SDLoc DL(N);
19437
19438   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
19439   // of the shuffles in the chain so that we can form a fresh chain to replace
19440   // this one.
19441   SmallVector<SDValue, 8> Chain;
19442   SDValue V = N.getOperand(0);
19443   for (; V.hasOneUse(); V = V.getOperand(0)) {
19444     switch (V.getOpcode()) {
19445     default:
19446       return SDValue(); // Nothing combined!
19447
19448     case ISD::BITCAST:
19449       // Skip bitcasts as we always know the type for the target specific
19450       // instructions.
19451       continue;
19452
19453     case X86ISD::PSHUFD:
19454       // Found another dword shuffle.
19455       break;
19456
19457     case X86ISD::PSHUFLW:
19458       // Check that the low words (being shuffled) are the identity in the
19459       // dword shuffle, and the high words are self-contained.
19460       if (Mask[0] != 0 || Mask[1] != 1 ||
19461           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
19462         return SDValue();
19463
19464       Chain.push_back(V);
19465       continue;
19466
19467     case X86ISD::PSHUFHW:
19468       // Check that the high words (being shuffled) are the identity in the
19469       // dword shuffle, and the low words are self-contained.
19470       if (Mask[2] != 2 || Mask[3] != 3 ||
19471           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
19472         return SDValue();
19473
19474       Chain.push_back(V);
19475       continue;
19476
19477     case X86ISD::UNPCKL:
19478     case X86ISD::UNPCKH:
19479       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
19480       // shuffle into a preceding word shuffle.
19481       if (V.getValueType() != MVT::v16i8 && V.getValueType() != MVT::v8i16)
19482         return SDValue();
19483
19484       // Search for a half-shuffle which we can combine with.
19485       unsigned CombineOp =
19486           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
19487       if (V.getOperand(0) != V.getOperand(1) ||
19488           !V->isOnlyUserOf(V.getOperand(0).getNode()))
19489         return SDValue();
19490       Chain.push_back(V);
19491       V = V.getOperand(0);
19492       do {
19493         switch (V.getOpcode()) {
19494         default:
19495           return SDValue(); // Nothing to combine.
19496
19497         case X86ISD::PSHUFLW:
19498         case X86ISD::PSHUFHW:
19499           if (V.getOpcode() == CombineOp)
19500             break;
19501
19502           Chain.push_back(V);
19503
19504           // Fallthrough!
19505         case ISD::BITCAST:
19506           V = V.getOperand(0);
19507           continue;
19508         }
19509         break;
19510       } while (V.hasOneUse());
19511       break;
19512     }
19513     // Break out of the loop if we break out of the switch.
19514     break;
19515   }
19516
19517   if (!V.hasOneUse())
19518     // We fell out of the loop without finding a viable combining instruction.
19519     return SDValue();
19520
19521   // Merge this node's mask and our incoming mask.
19522   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19523   for (int &M : Mask)
19524     M = VMask[M];
19525   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
19526                   getV4X86ShuffleImm8ForMask(Mask, DAG));
19527
19528   // Rebuild the chain around this new shuffle.
19529   while (!Chain.empty()) {
19530     SDValue W = Chain.pop_back_val();
19531
19532     if (V.getValueType() != W.getOperand(0).getValueType())
19533       V = DAG.getNode(ISD::BITCAST, DL, W.getOperand(0).getValueType(), V);
19534
19535     switch (W.getOpcode()) {
19536     default:
19537       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
19538
19539     case X86ISD::UNPCKL:
19540     case X86ISD::UNPCKH:
19541       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
19542       break;
19543
19544     case X86ISD::PSHUFD:
19545     case X86ISD::PSHUFLW:
19546     case X86ISD::PSHUFHW:
19547       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
19548       break;
19549     }
19550   }
19551   if (V.getValueType() != N.getValueType())
19552     V = DAG.getNode(ISD::BITCAST, DL, N.getValueType(), V);
19553
19554   // Return the new chain to replace N.
19555   return V;
19556 }
19557
19558 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
19559 ///
19560 /// We walk up the chain, skipping shuffles of the other half and looking
19561 /// through shuffles which switch halves trying to find a shuffle of the same
19562 /// pair of dwords.
19563 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
19564                                         SelectionDAG &DAG,
19565                                         TargetLowering::DAGCombinerInfo &DCI) {
19566   assert(
19567       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
19568       "Called with something other than an x86 128-bit half shuffle!");
19569   SDLoc DL(N);
19570   unsigned CombineOpcode = N.getOpcode();
19571
19572   // Walk up a single-use chain looking for a combinable shuffle.
19573   SDValue V = N.getOperand(0);
19574   for (; V.hasOneUse(); V = V.getOperand(0)) {
19575     switch (V.getOpcode()) {
19576     default:
19577       return false; // Nothing combined!
19578
19579     case ISD::BITCAST:
19580       // Skip bitcasts as we always know the type for the target specific
19581       // instructions.
19582       continue;
19583
19584     case X86ISD::PSHUFLW:
19585     case X86ISD::PSHUFHW:
19586       if (V.getOpcode() == CombineOpcode)
19587         break;
19588
19589       // Other-half shuffles are no-ops.
19590       continue;
19591     }
19592     // Break out of the loop if we break out of the switch.
19593     break;
19594   }
19595
19596   if (!V.hasOneUse())
19597     // We fell out of the loop without finding a viable combining instruction.
19598     return false;
19599
19600   // Combine away the bottom node as its shuffle will be accumulated into
19601   // a preceding shuffle.
19602   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
19603
19604   // Record the old value.
19605   SDValue Old = V;
19606
19607   // Merge this node's mask and our incoming mask (adjusted to account for all
19608   // the pshufd instructions encountered).
19609   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19610   for (int &M : Mask)
19611     M = VMask[M];
19612   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
19613                   getV4X86ShuffleImm8ForMask(Mask, DAG));
19614
19615   // Check that the shuffles didn't cancel each other out. If not, we need to
19616   // combine to the new one.
19617   if (Old != V)
19618     // Replace the combinable shuffle with the combined one, updating all users
19619     // so that we re-evaluate the chain here.
19620     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
19621
19622   return true;
19623 }
19624
19625 /// \brief Try to combine x86 target specific shuffles.
19626 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
19627                                            TargetLowering::DAGCombinerInfo &DCI,
19628                                            const X86Subtarget *Subtarget) {
19629   SDLoc DL(N);
19630   MVT VT = N.getSimpleValueType();
19631   SmallVector<int, 4> Mask;
19632
19633   switch (N.getOpcode()) {
19634   case X86ISD::PSHUFD:
19635   case X86ISD::PSHUFLW:
19636   case X86ISD::PSHUFHW:
19637     Mask = getPSHUFShuffleMask(N);
19638     assert(Mask.size() == 4);
19639     break;
19640   default:
19641     return SDValue();
19642   }
19643
19644   // Nuke no-op shuffles that show up after combining.
19645   if (isNoopShuffleMask(Mask))
19646     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
19647
19648   // Look for simplifications involving one or two shuffle instructions.
19649   SDValue V = N.getOperand(0);
19650   switch (N.getOpcode()) {
19651   default:
19652     break;
19653   case X86ISD::PSHUFLW:
19654   case X86ISD::PSHUFHW:
19655     assert(VT == MVT::v8i16);
19656     (void)VT;
19657
19658     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
19659       return SDValue(); // We combined away this shuffle, so we're done.
19660
19661     // See if this reduces to a PSHUFD which is no more expensive and can
19662     // combine with more operations. Note that it has to at least flip the
19663     // dwords as otherwise it would have been removed as a no-op.
19664     if (Mask[0] == 2 && Mask[1] == 3 && Mask[2] == 0 && Mask[3] == 1) {
19665       int DMask[] = {0, 1, 2, 3};
19666       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
19667       DMask[DOffset + 0] = DOffset + 1;
19668       DMask[DOffset + 1] = DOffset + 0;
19669       V = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V);
19670       DCI.AddToWorklist(V.getNode());
19671       V = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V,
19672                       getV4X86ShuffleImm8ForMask(DMask, DAG));
19673       DCI.AddToWorklist(V.getNode());
19674       return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
19675     }
19676
19677     // Look for shuffle patterns which can be implemented as a single unpack.
19678     // FIXME: This doesn't handle the location of the PSHUFD generically, and
19679     // only works when we have a PSHUFD followed by two half-shuffles.
19680     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
19681         (V.getOpcode() == X86ISD::PSHUFLW ||
19682          V.getOpcode() == X86ISD::PSHUFHW) &&
19683         V.getOpcode() != N.getOpcode() &&
19684         V.hasOneUse()) {
19685       SDValue D = V.getOperand(0);
19686       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
19687         D = D.getOperand(0);
19688       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
19689         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19690         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
19691         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
19692         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
19693         int WordMask[8];
19694         for (int i = 0; i < 4; ++i) {
19695           WordMask[i + NOffset] = Mask[i] + NOffset;
19696           WordMask[i + VOffset] = VMask[i] + VOffset;
19697         }
19698         // Map the word mask through the DWord mask.
19699         int MappedMask[8];
19700         for (int i = 0; i < 8; ++i)
19701           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
19702         const int UnpackLoMask[] = {0, 0, 1, 1, 2, 2, 3, 3};
19703         const int UnpackHiMask[] = {4, 4, 5, 5, 6, 6, 7, 7};
19704         if (std::equal(std::begin(MappedMask), std::end(MappedMask),
19705                        std::begin(UnpackLoMask)) ||
19706             std::equal(std::begin(MappedMask), std::end(MappedMask),
19707                        std::begin(UnpackHiMask))) {
19708           // We can replace all three shuffles with an unpack.
19709           V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, D.getOperand(0));
19710           DCI.AddToWorklist(V.getNode());
19711           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
19712                                                 : X86ISD::UNPCKH,
19713                              DL, MVT::v8i16, V, V);
19714         }
19715       }
19716     }
19717
19718     break;
19719
19720   case X86ISD::PSHUFD:
19721     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
19722       return NewN;
19723
19724     break;
19725   }
19726
19727   return SDValue();
19728 }
19729
19730 /// \brief Try to combine a shuffle into a target-specific add-sub node.
19731 ///
19732 /// We combine this directly on the abstract vector shuffle nodes so it is
19733 /// easier to generically match. We also insert dummy vector shuffle nodes for
19734 /// the operands which explicitly discard the lanes which are unused by this
19735 /// operation to try to flow through the rest of the combiner the fact that
19736 /// they're unused.
19737 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
19738   SDLoc DL(N);
19739   EVT VT = N->getValueType(0);
19740
19741   // We only handle target-independent shuffles.
19742   // FIXME: It would be easy and harmless to use the target shuffle mask
19743   // extraction tool to support more.
19744   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
19745     return SDValue();
19746
19747   auto *SVN = cast<ShuffleVectorSDNode>(N);
19748   ArrayRef<int> Mask = SVN->getMask();
19749   SDValue V1 = N->getOperand(0);
19750   SDValue V2 = N->getOperand(1);
19751
19752   // We require the first shuffle operand to be the SUB node, and the second to
19753   // be the ADD node.
19754   // FIXME: We should support the commuted patterns.
19755   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
19756     return SDValue();
19757
19758   // If there are other uses of these operations we can't fold them.
19759   if (!V1->hasOneUse() || !V2->hasOneUse())
19760     return SDValue();
19761
19762   // Ensure that both operations have the same operands. Note that we can
19763   // commute the FADD operands.
19764   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
19765   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
19766       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
19767     return SDValue();
19768
19769   // We're looking for blends between FADD and FSUB nodes. We insist on these
19770   // nodes being lined up in a specific expected pattern.
19771   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
19772         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
19773         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
19774     return SDValue();
19775
19776   // Only specific types are legal at this point, assert so we notice if and
19777   // when these change.
19778   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
19779           VT == MVT::v4f64) &&
19780          "Unknown vector type encountered!");
19781
19782   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
19783 }
19784
19785 /// PerformShuffleCombine - Performs several different shuffle combines.
19786 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
19787                                      TargetLowering::DAGCombinerInfo &DCI,
19788                                      const X86Subtarget *Subtarget) {
19789   SDLoc dl(N);
19790   SDValue N0 = N->getOperand(0);
19791   SDValue N1 = N->getOperand(1);
19792   EVT VT = N->getValueType(0);
19793
19794   // Don't create instructions with illegal types after legalize types has run.
19795   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19796   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
19797     return SDValue();
19798
19799   // If we have legalized the vector types, look for blends of FADD and FSUB
19800   // nodes that we can fuse into an ADDSUB node.
19801   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
19802     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
19803       return AddSub;
19804
19805   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
19806   if (Subtarget->hasFp256() && VT.is256BitVector() &&
19807       N->getOpcode() == ISD::VECTOR_SHUFFLE)
19808     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
19809
19810   // During Type Legalization, when promoting illegal vector types,
19811   // the backend might introduce new shuffle dag nodes and bitcasts.
19812   //
19813   // This code performs the following transformation:
19814   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
19815   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
19816   //
19817   // We do this only if both the bitcast and the BINOP dag nodes have
19818   // one use. Also, perform this transformation only if the new binary
19819   // operation is legal. This is to avoid introducing dag nodes that
19820   // potentially need to be further expanded (or custom lowered) into a
19821   // less optimal sequence of dag nodes.
19822   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
19823       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
19824       N0.getOpcode() == ISD::BITCAST) {
19825     SDValue BC0 = N0.getOperand(0);
19826     EVT SVT = BC0.getValueType();
19827     unsigned Opcode = BC0.getOpcode();
19828     unsigned NumElts = VT.getVectorNumElements();
19829
19830     if (BC0.hasOneUse() && SVT.isVector() &&
19831         SVT.getVectorNumElements() * 2 == NumElts &&
19832         TLI.isOperationLegal(Opcode, VT)) {
19833       bool CanFold = false;
19834       switch (Opcode) {
19835       default : break;
19836       case ISD::ADD :
19837       case ISD::FADD :
19838       case ISD::SUB :
19839       case ISD::FSUB :
19840       case ISD::MUL :
19841       case ISD::FMUL :
19842         CanFold = true;
19843       }
19844
19845       unsigned SVTNumElts = SVT.getVectorNumElements();
19846       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
19847       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
19848         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
19849       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
19850         CanFold = SVOp->getMaskElt(i) < 0;
19851
19852       if (CanFold) {
19853         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
19854         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
19855         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
19856         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
19857       }
19858     }
19859   }
19860
19861   // Only handle 128 wide vector from here on.
19862   if (!VT.is128BitVector())
19863     return SDValue();
19864
19865   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
19866   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
19867   // consecutive, non-overlapping, and in the right order.
19868   SmallVector<SDValue, 16> Elts;
19869   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
19870     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
19871
19872   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
19873   if (LD.getNode())
19874     return LD;
19875
19876   if (isTargetShuffle(N->getOpcode())) {
19877     SDValue Shuffle =
19878         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
19879     if (Shuffle.getNode())
19880       return Shuffle;
19881
19882     // Try recursively combining arbitrary sequences of x86 shuffle
19883     // instructions into higher-order shuffles. We do this after combining
19884     // specific PSHUF instruction sequences into their minimal form so that we
19885     // can evaluate how many specialized shuffle instructions are involved in
19886     // a particular chain.
19887     SmallVector<int, 1> NonceMask; // Just a placeholder.
19888     NonceMask.push_back(0);
19889     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
19890                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
19891                                       DCI, Subtarget))
19892       return SDValue(); // This routine will use CombineTo to replace N.
19893   }
19894
19895   return SDValue();
19896 }
19897
19898 /// PerformTruncateCombine - Converts truncate operation to
19899 /// a sequence of vector shuffle operations.
19900 /// It is possible when we truncate 256-bit vector to 128-bit vector
19901 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
19902                                       TargetLowering::DAGCombinerInfo &DCI,
19903                                       const X86Subtarget *Subtarget)  {
19904   return SDValue();
19905 }
19906
19907 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
19908 /// specific shuffle of a load can be folded into a single element load.
19909 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
19910 /// shuffles have been custom lowered so we need to handle those here.
19911 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
19912                                          TargetLowering::DAGCombinerInfo &DCI) {
19913   if (DCI.isBeforeLegalizeOps())
19914     return SDValue();
19915
19916   SDValue InVec = N->getOperand(0);
19917   SDValue EltNo = N->getOperand(1);
19918
19919   if (!isa<ConstantSDNode>(EltNo))
19920     return SDValue();
19921
19922   EVT OriginalVT = InVec.getValueType();
19923
19924   if (InVec.getOpcode() == ISD::BITCAST) {
19925     // Don't duplicate a load with other uses.
19926     if (!InVec.hasOneUse())
19927       return SDValue();
19928     EVT BCVT = InVec.getOperand(0).getValueType();
19929     if (BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
19930       return SDValue();
19931     InVec = InVec.getOperand(0);
19932   }
19933
19934   EVT CurrentVT = InVec.getValueType();
19935
19936   if (!isTargetShuffle(InVec.getOpcode()))
19937     return SDValue();
19938
19939   // Don't duplicate a load with other uses.
19940   if (!InVec.hasOneUse())
19941     return SDValue();
19942
19943   SmallVector<int, 16> ShuffleMask;
19944   bool UnaryShuffle;
19945   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
19946                             ShuffleMask, UnaryShuffle))
19947     return SDValue();
19948
19949   // Select the input vector, guarding against out of range extract vector.
19950   unsigned NumElems = CurrentVT.getVectorNumElements();
19951   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
19952   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
19953   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
19954                                          : InVec.getOperand(1);
19955
19956   // If inputs to shuffle are the same for both ops, then allow 2 uses
19957   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
19958                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
19959
19960   if (LdNode.getOpcode() == ISD::BITCAST) {
19961     // Don't duplicate a load with other uses.
19962     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
19963       return SDValue();
19964
19965     AllowedUses = 1; // only allow 1 load use if we have a bitcast
19966     LdNode = LdNode.getOperand(0);
19967   }
19968
19969   if (!ISD::isNormalLoad(LdNode.getNode()))
19970     return SDValue();
19971
19972   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
19973
19974   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
19975     return SDValue();
19976
19977   EVT EltVT = N->getValueType(0);
19978   // If there's a bitcast before the shuffle, check if the load type and
19979   // alignment is valid.
19980   unsigned Align = LN0->getAlignment();
19981   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19982   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
19983       EltVT.getTypeForEVT(*DAG.getContext()));
19984
19985   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
19986     return SDValue();
19987
19988   // All checks match so transform back to vector_shuffle so that DAG combiner
19989   // can finish the job
19990   SDLoc dl(N);
19991
19992   // Create shuffle node taking into account the case that its a unary shuffle
19993   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
19994                                    : InVec.getOperand(1);
19995   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
19996                                  InVec.getOperand(0), Shuffle,
19997                                  &ShuffleMask[0]);
19998   Shuffle = DAG.getNode(ISD::BITCAST, dl, OriginalVT, Shuffle);
19999   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
20000                      EltNo);
20001 }
20002
20003 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
20004 /// special and don't usually play with other vector types, it's better to
20005 /// handle them early to be sure we emit efficient code by avoiding
20006 /// store-load conversions.
20007 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
20008   if (N->getValueType(0) != MVT::x86mmx ||
20009       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
20010       N->getOperand(0)->getValueType(0) != MVT::v2i32)
20011     return SDValue();
20012
20013   SDValue V = N->getOperand(0);
20014   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
20015   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
20016     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
20017                        N->getValueType(0), V.getOperand(0));
20018
20019   return SDValue();
20020 }
20021
20022 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
20023 /// generation and convert it from being a bunch of shuffles and extracts
20024 /// into a somewhat faster sequence. For i686, the best sequence is apparently
20025 /// storing the value and loading scalars back, while for x64 we should
20026 /// use 64-bit extracts and shifts.
20027 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
20028                                          TargetLowering::DAGCombinerInfo &DCI) {
20029   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
20030   if (NewOp.getNode())
20031     return NewOp;
20032
20033   SDValue InputVector = N->getOperand(0);
20034
20035   // Detect mmx to i32 conversion through a v2i32 elt extract.
20036   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
20037       N->getValueType(0) == MVT::i32 &&
20038       InputVector.getValueType() == MVT::v2i32) {
20039
20040     // The bitcast source is a direct mmx result.
20041     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
20042     if (MMXSrc.getValueType() == MVT::x86mmx)
20043       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20044                          N->getValueType(0),
20045                          InputVector.getNode()->getOperand(0));
20046
20047     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
20048     SDValue MMXSrcOp = MMXSrc.getOperand(0);
20049     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
20050         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
20051         MMXSrcOp.getOpcode() == ISD::BITCAST &&
20052         MMXSrcOp.getValueType() == MVT::v1i64 &&
20053         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
20054       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20055                          N->getValueType(0),
20056                          MMXSrcOp.getOperand(0));
20057   }
20058
20059   // Only operate on vectors of 4 elements, where the alternative shuffling
20060   // gets to be more expensive.
20061   if (InputVector.getValueType() != MVT::v4i32)
20062     return SDValue();
20063
20064   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
20065   // single use which is a sign-extend or zero-extend, and all elements are
20066   // used.
20067   SmallVector<SDNode *, 4> Uses;
20068   unsigned ExtractedElements = 0;
20069   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
20070        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
20071     if (UI.getUse().getResNo() != InputVector.getResNo())
20072       return SDValue();
20073
20074     SDNode *Extract = *UI;
20075     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
20076       return SDValue();
20077
20078     if (Extract->getValueType(0) != MVT::i32)
20079       return SDValue();
20080     if (!Extract->hasOneUse())
20081       return SDValue();
20082     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
20083         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
20084       return SDValue();
20085     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
20086       return SDValue();
20087
20088     // Record which element was extracted.
20089     ExtractedElements |=
20090       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
20091
20092     Uses.push_back(Extract);
20093   }
20094
20095   // If not all the elements were used, this may not be worthwhile.
20096   if (ExtractedElements != 15)
20097     return SDValue();
20098
20099   // Ok, we've now decided to do the transformation.
20100   // If 64-bit shifts are legal, use the extract-shift sequence,
20101   // otherwise bounce the vector off the cache.
20102   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20103   SDValue Vals[4];
20104   SDLoc dl(InputVector);
20105
20106   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
20107     SDValue Cst = DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, InputVector);
20108     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
20109     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20110       DAG.getConstant(0, VecIdxTy));
20111     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20112       DAG.getConstant(1, VecIdxTy));
20113
20114     SDValue ShAmt = DAG.getConstant(32,
20115       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
20116     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
20117     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20118       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
20119     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
20120     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20121       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
20122   } else {
20123     // Store the value to a temporary stack slot.
20124     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
20125     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
20126       MachinePointerInfo(), false, false, 0);
20127
20128     EVT ElementType = InputVector.getValueType().getVectorElementType();
20129     unsigned EltSize = ElementType.getSizeInBits() / 8;
20130
20131     // Replace each use (extract) with a load of the appropriate element.
20132     for (unsigned i = 0; i < 4; ++i) {
20133       uint64_t Offset = EltSize * i;
20134       SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
20135
20136       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
20137                                        StackPtr, OffsetVal);
20138
20139       // Load the scalar.
20140       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
20141                             ScalarAddr, MachinePointerInfo(),
20142                             false, false, false, 0);
20143
20144     }
20145   }
20146
20147   // Replace the extracts
20148   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
20149     UE = Uses.end(); UI != UE; ++UI) {
20150     SDNode *Extract = *UI;
20151
20152     SDValue Idx = Extract->getOperand(1);
20153     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
20154     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
20155   }
20156
20157   // The replacement was made in place; don't return anything.
20158   return SDValue();
20159 }
20160
20161 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
20162 static std::pair<unsigned, bool>
20163 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
20164                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
20165   if (!VT.isVector())
20166     return std::make_pair(0, false);
20167
20168   bool NeedSplit = false;
20169   switch (VT.getSimpleVT().SimpleTy) {
20170   default: return std::make_pair(0, false);
20171   case MVT::v4i64:
20172   case MVT::v2i64:
20173     if (!Subtarget->hasVLX())
20174       return std::make_pair(0, false);
20175     break;
20176   case MVT::v64i8:
20177   case MVT::v32i16:
20178     if (!Subtarget->hasBWI())
20179       return std::make_pair(0, false);
20180     break;
20181   case MVT::v16i32:
20182   case MVT::v8i64:
20183     if (!Subtarget->hasAVX512())
20184       return std::make_pair(0, false);
20185     break;
20186   case MVT::v32i8:
20187   case MVT::v16i16:
20188   case MVT::v8i32:
20189     if (!Subtarget->hasAVX2())
20190       NeedSplit = true;
20191     if (!Subtarget->hasAVX())
20192       return std::make_pair(0, false);
20193     break;
20194   case MVT::v16i8:
20195   case MVT::v8i16:
20196   case MVT::v4i32:
20197     if (!Subtarget->hasSSE2())
20198       return std::make_pair(0, false);
20199   }
20200
20201   // SSE2 has only a small subset of the operations.
20202   bool hasUnsigned = Subtarget->hasSSE41() ||
20203                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
20204   bool hasSigned = Subtarget->hasSSE41() ||
20205                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
20206
20207   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20208
20209   unsigned Opc = 0;
20210   // Check for x CC y ? x : y.
20211   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20212       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20213     switch (CC) {
20214     default: break;
20215     case ISD::SETULT:
20216     case ISD::SETULE:
20217       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20218     case ISD::SETUGT:
20219     case ISD::SETUGE:
20220       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20221     case ISD::SETLT:
20222     case ISD::SETLE:
20223       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20224     case ISD::SETGT:
20225     case ISD::SETGE:
20226       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20227     }
20228   // Check for x CC y ? y : x -- a min/max with reversed arms.
20229   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20230              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20231     switch (CC) {
20232     default: break;
20233     case ISD::SETULT:
20234     case ISD::SETULE:
20235       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20236     case ISD::SETUGT:
20237     case ISD::SETUGE:
20238       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20239     case ISD::SETLT:
20240     case ISD::SETLE:
20241       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20242     case ISD::SETGT:
20243     case ISD::SETGE:
20244       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20245     }
20246   }
20247
20248   return std::make_pair(Opc, NeedSplit);
20249 }
20250
20251 static SDValue
20252 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
20253                                       const X86Subtarget *Subtarget) {
20254   SDLoc dl(N);
20255   SDValue Cond = N->getOperand(0);
20256   SDValue LHS = N->getOperand(1);
20257   SDValue RHS = N->getOperand(2);
20258
20259   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
20260     SDValue CondSrc = Cond->getOperand(0);
20261     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
20262       Cond = CondSrc->getOperand(0);
20263   }
20264
20265   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
20266     return SDValue();
20267
20268   // A vselect where all conditions and data are constants can be optimized into
20269   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
20270   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
20271       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
20272     return SDValue();
20273
20274   unsigned MaskValue = 0;
20275   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
20276     return SDValue();
20277
20278   MVT VT = N->getSimpleValueType(0);
20279   unsigned NumElems = VT.getVectorNumElements();
20280   SmallVector<int, 8> ShuffleMask(NumElems, -1);
20281   for (unsigned i = 0; i < NumElems; ++i) {
20282     // Be sure we emit undef where we can.
20283     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
20284       ShuffleMask[i] = -1;
20285     else
20286       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
20287   }
20288
20289   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20290   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
20291     return SDValue();
20292   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
20293 }
20294
20295 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
20296 /// nodes.
20297 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
20298                                     TargetLowering::DAGCombinerInfo &DCI,
20299                                     const X86Subtarget *Subtarget) {
20300   SDLoc DL(N);
20301   SDValue Cond = N->getOperand(0);
20302   // Get the LHS/RHS of the select.
20303   SDValue LHS = N->getOperand(1);
20304   SDValue RHS = N->getOperand(2);
20305   EVT VT = LHS.getValueType();
20306   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20307
20308   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
20309   // instructions match the semantics of the common C idiom x<y?x:y but not
20310   // x<=y?x:y, because of how they handle negative zero (which can be
20311   // ignored in unsafe-math mode).
20312   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
20313   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
20314       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
20315       (Subtarget->hasSSE2() ||
20316        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
20317     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20318
20319     unsigned Opcode = 0;
20320     // Check for x CC y ? x : y.
20321     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20322         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20323       switch (CC) {
20324       default: break;
20325       case ISD::SETULT:
20326         // Converting this to a min would handle NaNs incorrectly, and swapping
20327         // the operands would cause it to handle comparisons between positive
20328         // and negative zero incorrectly.
20329         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20330           if (!DAG.getTarget().Options.UnsafeFPMath &&
20331               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20332             break;
20333           std::swap(LHS, RHS);
20334         }
20335         Opcode = X86ISD::FMIN;
20336         break;
20337       case ISD::SETOLE:
20338         // Converting this to a min would handle comparisons between positive
20339         // and negative zero incorrectly.
20340         if (!DAG.getTarget().Options.UnsafeFPMath &&
20341             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20342           break;
20343         Opcode = X86ISD::FMIN;
20344         break;
20345       case ISD::SETULE:
20346         // Converting this to a min would handle both negative zeros and NaNs
20347         // incorrectly, but we can swap the operands to fix both.
20348         std::swap(LHS, RHS);
20349       case ISD::SETOLT:
20350       case ISD::SETLT:
20351       case ISD::SETLE:
20352         Opcode = X86ISD::FMIN;
20353         break;
20354
20355       case ISD::SETOGE:
20356         // Converting this to a max would handle comparisons between positive
20357         // and negative zero incorrectly.
20358         if (!DAG.getTarget().Options.UnsafeFPMath &&
20359             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20360           break;
20361         Opcode = X86ISD::FMAX;
20362         break;
20363       case ISD::SETUGT:
20364         // Converting this to a max would handle NaNs incorrectly, and swapping
20365         // the operands would cause it to handle comparisons between positive
20366         // and negative zero incorrectly.
20367         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20368           if (!DAG.getTarget().Options.UnsafeFPMath &&
20369               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20370             break;
20371           std::swap(LHS, RHS);
20372         }
20373         Opcode = X86ISD::FMAX;
20374         break;
20375       case ISD::SETUGE:
20376         // Converting this to a max would handle both negative zeros and NaNs
20377         // incorrectly, but we can swap the operands to fix both.
20378         std::swap(LHS, RHS);
20379       case ISD::SETOGT:
20380       case ISD::SETGT:
20381       case ISD::SETGE:
20382         Opcode = X86ISD::FMAX;
20383         break;
20384       }
20385     // Check for x CC y ? y : x -- a min/max with reversed arms.
20386     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20387                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20388       switch (CC) {
20389       default: break;
20390       case ISD::SETOGE:
20391         // Converting this to a min would handle comparisons between positive
20392         // and negative zero incorrectly, and swapping the operands would
20393         // cause it to handle NaNs incorrectly.
20394         if (!DAG.getTarget().Options.UnsafeFPMath &&
20395             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
20396           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20397             break;
20398           std::swap(LHS, RHS);
20399         }
20400         Opcode = X86ISD::FMIN;
20401         break;
20402       case ISD::SETUGT:
20403         // Converting this to a min would handle NaNs incorrectly.
20404         if (!DAG.getTarget().Options.UnsafeFPMath &&
20405             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
20406           break;
20407         Opcode = X86ISD::FMIN;
20408         break;
20409       case ISD::SETUGE:
20410         // Converting this to a min would handle both negative zeros and NaNs
20411         // incorrectly, but we can swap the operands to fix both.
20412         std::swap(LHS, RHS);
20413       case ISD::SETOGT:
20414       case ISD::SETGT:
20415       case ISD::SETGE:
20416         Opcode = X86ISD::FMIN;
20417         break;
20418
20419       case ISD::SETULT:
20420         // Converting this to a max would handle NaNs incorrectly.
20421         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20422           break;
20423         Opcode = X86ISD::FMAX;
20424         break;
20425       case ISD::SETOLE:
20426         // Converting this to a max would handle comparisons between positive
20427         // and negative zero incorrectly, and swapping the operands would
20428         // cause it to handle NaNs incorrectly.
20429         if (!DAG.getTarget().Options.UnsafeFPMath &&
20430             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
20431           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20432             break;
20433           std::swap(LHS, RHS);
20434         }
20435         Opcode = X86ISD::FMAX;
20436         break;
20437       case ISD::SETULE:
20438         // Converting this to a max would handle both negative zeros and NaNs
20439         // incorrectly, but we can swap the operands to fix both.
20440         std::swap(LHS, RHS);
20441       case ISD::SETOLT:
20442       case ISD::SETLT:
20443       case ISD::SETLE:
20444         Opcode = X86ISD::FMAX;
20445         break;
20446       }
20447     }
20448
20449     if (Opcode)
20450       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
20451   }
20452
20453   EVT CondVT = Cond.getValueType();
20454   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
20455       CondVT.getVectorElementType() == MVT::i1) {
20456     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
20457     // lowering on KNL. In this case we convert it to
20458     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
20459     // The same situation for all 128 and 256-bit vectors of i8 and i16.
20460     // Since SKX these selects have a proper lowering.
20461     EVT OpVT = LHS.getValueType();
20462     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
20463         (OpVT.getVectorElementType() == MVT::i8 ||
20464          OpVT.getVectorElementType() == MVT::i16) &&
20465         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
20466       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
20467       DCI.AddToWorklist(Cond.getNode());
20468       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
20469     }
20470   }
20471   // If this is a select between two integer constants, try to do some
20472   // optimizations.
20473   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
20474     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
20475       // Don't do this for crazy integer types.
20476       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
20477         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
20478         // so that TrueC (the true value) is larger than FalseC.
20479         bool NeedsCondInvert = false;
20480
20481         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
20482             // Efficiently invertible.
20483             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
20484              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
20485               isa<ConstantSDNode>(Cond.getOperand(1))))) {
20486           NeedsCondInvert = true;
20487           std::swap(TrueC, FalseC);
20488         }
20489
20490         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
20491         if (FalseC->getAPIntValue() == 0 &&
20492             TrueC->getAPIntValue().isPowerOf2()) {
20493           if (NeedsCondInvert) // Invert the condition if needed.
20494             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20495                                DAG.getConstant(1, Cond.getValueType()));
20496
20497           // Zero extend the condition if needed.
20498           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
20499
20500           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
20501           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
20502                              DAG.getConstant(ShAmt, MVT::i8));
20503         }
20504
20505         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
20506         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
20507           if (NeedsCondInvert) // Invert the condition if needed.
20508             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20509                                DAG.getConstant(1, Cond.getValueType()));
20510
20511           // Zero extend the condition if needed.
20512           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
20513                              FalseC->getValueType(0), Cond);
20514           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20515                              SDValue(FalseC, 0));
20516         }
20517
20518         // Optimize cases that will turn into an LEA instruction.  This requires
20519         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
20520         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
20521           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
20522           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
20523
20524           bool isFastMultiplier = false;
20525           if (Diff < 10) {
20526             switch ((unsigned char)Diff) {
20527               default: break;
20528               case 1:  // result = add base, cond
20529               case 2:  // result = lea base(    , cond*2)
20530               case 3:  // result = lea base(cond, cond*2)
20531               case 4:  // result = lea base(    , cond*4)
20532               case 5:  // result = lea base(cond, cond*4)
20533               case 8:  // result = lea base(    , cond*8)
20534               case 9:  // result = lea base(cond, cond*8)
20535                 isFastMultiplier = true;
20536                 break;
20537             }
20538           }
20539
20540           if (isFastMultiplier) {
20541             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
20542             if (NeedsCondInvert) // Invert the condition if needed.
20543               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20544                                  DAG.getConstant(1, Cond.getValueType()));
20545
20546             // Zero extend the condition if needed.
20547             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
20548                                Cond);
20549             // Scale the condition by the difference.
20550             if (Diff != 1)
20551               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
20552                                  DAG.getConstant(Diff, Cond.getValueType()));
20553
20554             // Add the base if non-zero.
20555             if (FalseC->getAPIntValue() != 0)
20556               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20557                                  SDValue(FalseC, 0));
20558             return Cond;
20559           }
20560         }
20561       }
20562   }
20563
20564   // Canonicalize max and min:
20565   // (x > y) ? x : y -> (x >= y) ? x : y
20566   // (x < y) ? x : y -> (x <= y) ? x : y
20567   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
20568   // the need for an extra compare
20569   // against zero. e.g.
20570   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
20571   // subl   %esi, %edi
20572   // testl  %edi, %edi
20573   // movl   $0, %eax
20574   // cmovgl %edi, %eax
20575   // =>
20576   // xorl   %eax, %eax
20577   // subl   %esi, $edi
20578   // cmovsl %eax, %edi
20579   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
20580       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20581       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20582     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20583     switch (CC) {
20584     default: break;
20585     case ISD::SETLT:
20586     case ISD::SETGT: {
20587       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
20588       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
20589                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
20590       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
20591     }
20592     }
20593   }
20594
20595   // Early exit check
20596   if (!TLI.isTypeLegal(VT))
20597     return SDValue();
20598
20599   // Match VSELECTs into subs with unsigned saturation.
20600   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
20601       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
20602       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
20603        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
20604     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20605
20606     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
20607     // left side invert the predicate to simplify logic below.
20608     SDValue Other;
20609     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
20610       Other = RHS;
20611       CC = ISD::getSetCCInverse(CC, true);
20612     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
20613       Other = LHS;
20614     }
20615
20616     if (Other.getNode() && Other->getNumOperands() == 2 &&
20617         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
20618       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
20619       SDValue CondRHS = Cond->getOperand(1);
20620
20621       // Look for a general sub with unsigned saturation first.
20622       // x >= y ? x-y : 0 --> subus x, y
20623       // x >  y ? x-y : 0 --> subus x, y
20624       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
20625           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
20626         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
20627
20628       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
20629         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
20630           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
20631             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
20632               // If the RHS is a constant we have to reverse the const
20633               // canonicalization.
20634               // x > C-1 ? x+-C : 0 --> subus x, C
20635               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
20636                   CondRHSConst->getAPIntValue() ==
20637                       (-OpRHSConst->getAPIntValue() - 1))
20638                 return DAG.getNode(
20639                     X86ISD::SUBUS, DL, VT, OpLHS,
20640                     DAG.getConstant(-OpRHSConst->getAPIntValue(), VT));
20641
20642           // Another special case: If C was a sign bit, the sub has been
20643           // canonicalized into a xor.
20644           // FIXME: Would it be better to use computeKnownBits to determine
20645           //        whether it's safe to decanonicalize the xor?
20646           // x s< 0 ? x^C : 0 --> subus x, C
20647           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
20648               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
20649               OpRHSConst->getAPIntValue().isSignBit())
20650             // Note that we have to rebuild the RHS constant here to ensure we
20651             // don't rely on particular values of undef lanes.
20652             return DAG.getNode(
20653                 X86ISD::SUBUS, DL, VT, OpLHS,
20654                 DAG.getConstant(OpRHSConst->getAPIntValue(), VT));
20655         }
20656     }
20657   }
20658
20659   // Try to match a min/max vector operation.
20660   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
20661     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
20662     unsigned Opc = ret.first;
20663     bool NeedSplit = ret.second;
20664
20665     if (Opc && NeedSplit) {
20666       unsigned NumElems = VT.getVectorNumElements();
20667       // Extract the LHS vectors
20668       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
20669       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
20670
20671       // Extract the RHS vectors
20672       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
20673       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
20674
20675       // Create min/max for each subvector
20676       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
20677       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
20678
20679       // Merge the result
20680       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
20681     } else if (Opc)
20682       return DAG.getNode(Opc, DL, VT, LHS, RHS);
20683   }
20684
20685   // Simplify vector selection if condition value type matches vselect
20686   // operand type
20687   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
20688     assert(Cond.getValueType().isVector() &&
20689            "vector select expects a vector selector!");
20690
20691     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
20692     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
20693
20694     // Try invert the condition if true value is not all 1s and false value
20695     // is not all 0s.
20696     if (!TValIsAllOnes && !FValIsAllZeros &&
20697         // Check if the selector will be produced by CMPP*/PCMP*
20698         Cond.getOpcode() == ISD::SETCC &&
20699         // Check if SETCC has already been promoted
20700         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
20701       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
20702       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
20703
20704       if (TValIsAllZeros || FValIsAllOnes) {
20705         SDValue CC = Cond.getOperand(2);
20706         ISD::CondCode NewCC =
20707           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
20708                                Cond.getOperand(0).getValueType().isInteger());
20709         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
20710         std::swap(LHS, RHS);
20711         TValIsAllOnes = FValIsAllOnes;
20712         FValIsAllZeros = TValIsAllZeros;
20713       }
20714     }
20715
20716     if (TValIsAllOnes || FValIsAllZeros) {
20717       SDValue Ret;
20718
20719       if (TValIsAllOnes && FValIsAllZeros)
20720         Ret = Cond;
20721       else if (TValIsAllOnes)
20722         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
20723                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
20724       else if (FValIsAllZeros)
20725         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
20726                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
20727
20728       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
20729     }
20730   }
20731
20732   // If we know that this node is legal then we know that it is going to be
20733   // matched by one of the SSE/AVX BLEND instructions. These instructions only
20734   // depend on the highest bit in each word. Try to use SimplifyDemandedBits
20735   // to simplify previous instructions.
20736   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
20737       !DCI.isBeforeLegalize() &&
20738       // We explicitly check against SSE4.1, v8i16 and v16i16 because, although
20739       // vselect nodes may be marked as Custom, they might only be legal when
20740       // Cond is a build_vector of constants. This will be taken care in
20741       // a later condition.
20742       (TLI.isOperationLegalOrCustom(ISD::VSELECT, VT) &&
20743        Subtarget->hasSSE41() && VT != MVT::v16i16 && VT != MVT::v8i16) &&
20744       // Don't optimize vector of constants. Those are handled by
20745       // the generic code and all the bits must be properly set for
20746       // the generic optimizer.
20747       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
20748     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
20749
20750     // Don't optimize vector selects that map to mask-registers.
20751     if (BitWidth == 1)
20752       return SDValue();
20753
20754     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
20755     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
20756
20757     APInt KnownZero, KnownOne;
20758     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
20759                                           DCI.isBeforeLegalizeOps());
20760     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
20761         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
20762                                  TLO)) {
20763       // If we changed the computation somewhere in the DAG, this change
20764       // will affect all users of Cond.
20765       // Make sure it is fine and update all the nodes so that we do not
20766       // use the generic VSELECT anymore. Otherwise, we may perform
20767       // wrong optimizations as we messed up with the actual expectation
20768       // for the vector boolean values.
20769       if (Cond != TLO.Old) {
20770         // Check all uses of that condition operand to check whether it will be
20771         // consumed by non-BLEND instructions, which may depend on all bits are
20772         // set properly.
20773         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
20774              I != E; ++I)
20775           if (I->getOpcode() != ISD::VSELECT)
20776             // TODO: Add other opcodes eventually lowered into BLEND.
20777             return SDValue();
20778
20779         // Update all the users of the condition, before committing the change,
20780         // so that the VSELECT optimizations that expect the correct vector
20781         // boolean value will not be triggered.
20782         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
20783              I != E; ++I)
20784           DAG.ReplaceAllUsesOfValueWith(
20785               SDValue(*I, 0),
20786               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
20787                           Cond, I->getOperand(1), I->getOperand(2)));
20788         DCI.CommitTargetLoweringOpt(TLO);
20789         return SDValue();
20790       }
20791       // At this point, only Cond is changed. Change the condition
20792       // just for N to keep the opportunity to optimize all other
20793       // users their own way.
20794       DAG.ReplaceAllUsesOfValueWith(
20795           SDValue(N, 0),
20796           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
20797                       TLO.New, N->getOperand(1), N->getOperand(2)));
20798       return SDValue();
20799     }
20800   }
20801
20802   // We should generate an X86ISD::BLENDI from a vselect if its argument
20803   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
20804   // constants. This specific pattern gets generated when we split a
20805   // selector for a 512 bit vector in a machine without AVX512 (but with
20806   // 256-bit vectors), during legalization:
20807   //
20808   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
20809   //
20810   // Iff we find this pattern and the build_vectors are built from
20811   // constants, we translate the vselect into a shuffle_vector that we
20812   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
20813   if ((N->getOpcode() == ISD::VSELECT ||
20814        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
20815       !DCI.isBeforeLegalize()) {
20816     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
20817     if (Shuffle.getNode())
20818       return Shuffle;
20819   }
20820
20821   return SDValue();
20822 }
20823
20824 // Check whether a boolean test is testing a boolean value generated by
20825 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
20826 // code.
20827 //
20828 // Simplify the following patterns:
20829 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
20830 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
20831 // to (Op EFLAGS Cond)
20832 //
20833 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
20834 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
20835 // to (Op EFLAGS !Cond)
20836 //
20837 // where Op could be BRCOND or CMOV.
20838 //
20839 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
20840   // Quit if not CMP and SUB with its value result used.
20841   if (Cmp.getOpcode() != X86ISD::CMP &&
20842       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
20843       return SDValue();
20844
20845   // Quit if not used as a boolean value.
20846   if (CC != X86::COND_E && CC != X86::COND_NE)
20847     return SDValue();
20848
20849   // Check CMP operands. One of them should be 0 or 1 and the other should be
20850   // an SetCC or extended from it.
20851   SDValue Op1 = Cmp.getOperand(0);
20852   SDValue Op2 = Cmp.getOperand(1);
20853
20854   SDValue SetCC;
20855   const ConstantSDNode* C = nullptr;
20856   bool needOppositeCond = (CC == X86::COND_E);
20857   bool checkAgainstTrue = false; // Is it a comparison against 1?
20858
20859   if ((C = dyn_cast<ConstantSDNode>(Op1)))
20860     SetCC = Op2;
20861   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
20862     SetCC = Op1;
20863   else // Quit if all operands are not constants.
20864     return SDValue();
20865
20866   if (C->getZExtValue() == 1) {
20867     needOppositeCond = !needOppositeCond;
20868     checkAgainstTrue = true;
20869   } else if (C->getZExtValue() != 0)
20870     // Quit if the constant is neither 0 or 1.
20871     return SDValue();
20872
20873   bool truncatedToBoolWithAnd = false;
20874   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
20875   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
20876          SetCC.getOpcode() == ISD::TRUNCATE ||
20877          SetCC.getOpcode() == ISD::AND) {
20878     if (SetCC.getOpcode() == ISD::AND) {
20879       int OpIdx = -1;
20880       ConstantSDNode *CS;
20881       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
20882           CS->getZExtValue() == 1)
20883         OpIdx = 1;
20884       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
20885           CS->getZExtValue() == 1)
20886         OpIdx = 0;
20887       if (OpIdx == -1)
20888         break;
20889       SetCC = SetCC.getOperand(OpIdx);
20890       truncatedToBoolWithAnd = true;
20891     } else
20892       SetCC = SetCC.getOperand(0);
20893   }
20894
20895   switch (SetCC.getOpcode()) {
20896   case X86ISD::SETCC_CARRY:
20897     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
20898     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
20899     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
20900     // truncated to i1 using 'and'.
20901     if (checkAgainstTrue && !truncatedToBoolWithAnd)
20902       break;
20903     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
20904            "Invalid use of SETCC_CARRY!");
20905     // FALL THROUGH
20906   case X86ISD::SETCC:
20907     // Set the condition code or opposite one if necessary.
20908     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
20909     if (needOppositeCond)
20910       CC = X86::GetOppositeBranchCondition(CC);
20911     return SetCC.getOperand(1);
20912   case X86ISD::CMOV: {
20913     // Check whether false/true value has canonical one, i.e. 0 or 1.
20914     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
20915     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
20916     // Quit if true value is not a constant.
20917     if (!TVal)
20918       return SDValue();
20919     // Quit if false value is not a constant.
20920     if (!FVal) {
20921       SDValue Op = SetCC.getOperand(0);
20922       // Skip 'zext' or 'trunc' node.
20923       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
20924           Op.getOpcode() == ISD::TRUNCATE)
20925         Op = Op.getOperand(0);
20926       // A special case for rdrand/rdseed, where 0 is set if false cond is
20927       // found.
20928       if ((Op.getOpcode() != X86ISD::RDRAND &&
20929            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
20930         return SDValue();
20931     }
20932     // Quit if false value is not the constant 0 or 1.
20933     bool FValIsFalse = true;
20934     if (FVal && FVal->getZExtValue() != 0) {
20935       if (FVal->getZExtValue() != 1)
20936         return SDValue();
20937       // If FVal is 1, opposite cond is needed.
20938       needOppositeCond = !needOppositeCond;
20939       FValIsFalse = false;
20940     }
20941     // Quit if TVal is not the constant opposite of FVal.
20942     if (FValIsFalse && TVal->getZExtValue() != 1)
20943       return SDValue();
20944     if (!FValIsFalse && TVal->getZExtValue() != 0)
20945       return SDValue();
20946     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
20947     if (needOppositeCond)
20948       CC = X86::GetOppositeBranchCondition(CC);
20949     return SetCC.getOperand(3);
20950   }
20951   }
20952
20953   return SDValue();
20954 }
20955
20956 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
20957 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
20958                                   TargetLowering::DAGCombinerInfo &DCI,
20959                                   const X86Subtarget *Subtarget) {
20960   SDLoc DL(N);
20961
20962   // If the flag operand isn't dead, don't touch this CMOV.
20963   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
20964     return SDValue();
20965
20966   SDValue FalseOp = N->getOperand(0);
20967   SDValue TrueOp = N->getOperand(1);
20968   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
20969   SDValue Cond = N->getOperand(3);
20970
20971   if (CC == X86::COND_E || CC == X86::COND_NE) {
20972     switch (Cond.getOpcode()) {
20973     default: break;
20974     case X86ISD::BSR:
20975     case X86ISD::BSF:
20976       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
20977       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
20978         return (CC == X86::COND_E) ? FalseOp : TrueOp;
20979     }
20980   }
20981
20982   SDValue Flags;
20983
20984   Flags = checkBoolTestSetCCCombine(Cond, CC);
20985   if (Flags.getNode() &&
20986       // Extra check as FCMOV only supports a subset of X86 cond.
20987       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
20988     SDValue Ops[] = { FalseOp, TrueOp,
20989                       DAG.getConstant(CC, MVT::i8), Flags };
20990     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
20991   }
20992
20993   // If this is a select between two integer constants, try to do some
20994   // optimizations.  Note that the operands are ordered the opposite of SELECT
20995   // operands.
20996   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
20997     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
20998       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
20999       // larger than FalseC (the false value).
21000       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
21001         CC = X86::GetOppositeBranchCondition(CC);
21002         std::swap(TrueC, FalseC);
21003         std::swap(TrueOp, FalseOp);
21004       }
21005
21006       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
21007       // This is efficient for any integer data type (including i8/i16) and
21008       // shift amount.
21009       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
21010         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21011                            DAG.getConstant(CC, MVT::i8), Cond);
21012
21013         // Zero extend the condition if needed.
21014         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
21015
21016         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21017         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
21018                            DAG.getConstant(ShAmt, MVT::i8));
21019         if (N->getNumValues() == 2)  // Dead flag value?
21020           return DCI.CombineTo(N, Cond, SDValue());
21021         return Cond;
21022       }
21023
21024       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
21025       // for any integer data type, including i8/i16.
21026       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21027         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21028                            DAG.getConstant(CC, MVT::i8), Cond);
21029
21030         // Zero extend the condition if needed.
21031         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21032                            FalseC->getValueType(0), Cond);
21033         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21034                            SDValue(FalseC, 0));
21035
21036         if (N->getNumValues() == 2)  // Dead flag value?
21037           return DCI.CombineTo(N, Cond, SDValue());
21038         return Cond;
21039       }
21040
21041       // Optimize cases that will turn into an LEA instruction.  This requires
21042       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21043       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21044         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21045         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21046
21047         bool isFastMultiplier = false;
21048         if (Diff < 10) {
21049           switch ((unsigned char)Diff) {
21050           default: break;
21051           case 1:  // result = add base, cond
21052           case 2:  // result = lea base(    , cond*2)
21053           case 3:  // result = lea base(cond, cond*2)
21054           case 4:  // result = lea base(    , cond*4)
21055           case 5:  // result = lea base(cond, cond*4)
21056           case 8:  // result = lea base(    , cond*8)
21057           case 9:  // result = lea base(cond, cond*8)
21058             isFastMultiplier = true;
21059             break;
21060           }
21061         }
21062
21063         if (isFastMultiplier) {
21064           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21065           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21066                              DAG.getConstant(CC, MVT::i8), Cond);
21067           // Zero extend the condition if needed.
21068           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21069                              Cond);
21070           // Scale the condition by the difference.
21071           if (Diff != 1)
21072             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21073                                DAG.getConstant(Diff, Cond.getValueType()));
21074
21075           // Add the base if non-zero.
21076           if (FalseC->getAPIntValue() != 0)
21077             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21078                                SDValue(FalseC, 0));
21079           if (N->getNumValues() == 2)  // Dead flag value?
21080             return DCI.CombineTo(N, Cond, SDValue());
21081           return Cond;
21082         }
21083       }
21084     }
21085   }
21086
21087   // Handle these cases:
21088   //   (select (x != c), e, c) -> select (x != c), e, x),
21089   //   (select (x == c), c, e) -> select (x == c), x, e)
21090   // where the c is an integer constant, and the "select" is the combination
21091   // of CMOV and CMP.
21092   //
21093   // The rationale for this change is that the conditional-move from a constant
21094   // needs two instructions, however, conditional-move from a register needs
21095   // only one instruction.
21096   //
21097   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
21098   //  some instruction-combining opportunities. This opt needs to be
21099   //  postponed as late as possible.
21100   //
21101   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
21102     // the DCI.xxxx conditions are provided to postpone the optimization as
21103     // late as possible.
21104
21105     ConstantSDNode *CmpAgainst = nullptr;
21106     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
21107         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
21108         !isa<ConstantSDNode>(Cond.getOperand(0))) {
21109
21110       if (CC == X86::COND_NE &&
21111           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
21112         CC = X86::GetOppositeBranchCondition(CC);
21113         std::swap(TrueOp, FalseOp);
21114       }
21115
21116       if (CC == X86::COND_E &&
21117           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
21118         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
21119                           DAG.getConstant(CC, MVT::i8), Cond };
21120         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
21121       }
21122     }
21123   }
21124
21125   return SDValue();
21126 }
21127
21128 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
21129                                                 const X86Subtarget *Subtarget) {
21130   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
21131   switch (IntNo) {
21132   default: return SDValue();
21133   // SSE/AVX/AVX2 blend intrinsics.
21134   case Intrinsic::x86_avx2_pblendvb:
21135   case Intrinsic::x86_avx2_pblendw:
21136   case Intrinsic::x86_avx2_pblendd_128:
21137   case Intrinsic::x86_avx2_pblendd_256:
21138     // Don't try to simplify this intrinsic if we don't have AVX2.
21139     if (!Subtarget->hasAVX2())
21140       return SDValue();
21141     // FALL-THROUGH
21142   case Intrinsic::x86_avx_blend_pd_256:
21143   case Intrinsic::x86_avx_blend_ps_256:
21144   case Intrinsic::x86_avx_blendv_pd_256:
21145   case Intrinsic::x86_avx_blendv_ps_256:
21146     // Don't try to simplify this intrinsic if we don't have AVX.
21147     if (!Subtarget->hasAVX())
21148       return SDValue();
21149     // FALL-THROUGH
21150   case Intrinsic::x86_sse41_pblendw:
21151   case Intrinsic::x86_sse41_blendpd:
21152   case Intrinsic::x86_sse41_blendps:
21153   case Intrinsic::x86_sse41_blendvps:
21154   case Intrinsic::x86_sse41_blendvpd:
21155   case Intrinsic::x86_sse41_pblendvb: {
21156     SDValue Op0 = N->getOperand(1);
21157     SDValue Op1 = N->getOperand(2);
21158     SDValue Mask = N->getOperand(3);
21159
21160     // Don't try to simplify this intrinsic if we don't have SSE4.1.
21161     if (!Subtarget->hasSSE41())
21162       return SDValue();
21163
21164     // fold (blend A, A, Mask) -> A
21165     if (Op0 == Op1)
21166       return Op0;
21167     // fold (blend A, B, allZeros) -> A
21168     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
21169       return Op0;
21170     // fold (blend A, B, allOnes) -> B
21171     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
21172       return Op1;
21173
21174     // Simplify the case where the mask is a constant i32 value.
21175     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
21176       if (C->isNullValue())
21177         return Op0;
21178       if (C->isAllOnesValue())
21179         return Op1;
21180     }
21181
21182     return SDValue();
21183   }
21184
21185   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
21186   case Intrinsic::x86_sse2_psrai_w:
21187   case Intrinsic::x86_sse2_psrai_d:
21188   case Intrinsic::x86_avx2_psrai_w:
21189   case Intrinsic::x86_avx2_psrai_d:
21190   case Intrinsic::x86_sse2_psra_w:
21191   case Intrinsic::x86_sse2_psra_d:
21192   case Intrinsic::x86_avx2_psra_w:
21193   case Intrinsic::x86_avx2_psra_d: {
21194     SDValue Op0 = N->getOperand(1);
21195     SDValue Op1 = N->getOperand(2);
21196     EVT VT = Op0.getValueType();
21197     assert(VT.isVector() && "Expected a vector type!");
21198
21199     if (isa<BuildVectorSDNode>(Op1))
21200       Op1 = Op1.getOperand(0);
21201
21202     if (!isa<ConstantSDNode>(Op1))
21203       return SDValue();
21204
21205     EVT SVT = VT.getVectorElementType();
21206     unsigned SVTBits = SVT.getSizeInBits();
21207
21208     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
21209     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
21210     uint64_t ShAmt = C.getZExtValue();
21211
21212     // Don't try to convert this shift into a ISD::SRA if the shift
21213     // count is bigger than or equal to the element size.
21214     if (ShAmt >= SVTBits)
21215       return SDValue();
21216
21217     // Trivial case: if the shift count is zero, then fold this
21218     // into the first operand.
21219     if (ShAmt == 0)
21220       return Op0;
21221
21222     // Replace this packed shift intrinsic with a target independent
21223     // shift dag node.
21224     SDValue Splat = DAG.getConstant(C, VT);
21225     return DAG.getNode(ISD::SRA, SDLoc(N), VT, Op0, Splat);
21226   }
21227   }
21228 }
21229
21230 /// PerformMulCombine - Optimize a single multiply with constant into two
21231 /// in order to implement it with two cheaper instructions, e.g.
21232 /// LEA + SHL, LEA + LEA.
21233 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
21234                                  TargetLowering::DAGCombinerInfo &DCI) {
21235   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
21236     return SDValue();
21237
21238   EVT VT = N->getValueType(0);
21239   if (VT != MVT::i64 && VT != MVT::i32)
21240     return SDValue();
21241
21242   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
21243   if (!C)
21244     return SDValue();
21245   uint64_t MulAmt = C->getZExtValue();
21246   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
21247     return SDValue();
21248
21249   uint64_t MulAmt1 = 0;
21250   uint64_t MulAmt2 = 0;
21251   if ((MulAmt % 9) == 0) {
21252     MulAmt1 = 9;
21253     MulAmt2 = MulAmt / 9;
21254   } else if ((MulAmt % 5) == 0) {
21255     MulAmt1 = 5;
21256     MulAmt2 = MulAmt / 5;
21257   } else if ((MulAmt % 3) == 0) {
21258     MulAmt1 = 3;
21259     MulAmt2 = MulAmt / 3;
21260   }
21261   if (MulAmt2 &&
21262       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
21263     SDLoc DL(N);
21264
21265     if (isPowerOf2_64(MulAmt2) &&
21266         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
21267       // If second multiplifer is pow2, issue it first. We want the multiply by
21268       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
21269       // is an add.
21270       std::swap(MulAmt1, MulAmt2);
21271
21272     SDValue NewMul;
21273     if (isPowerOf2_64(MulAmt1))
21274       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
21275                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
21276     else
21277       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
21278                            DAG.getConstant(MulAmt1, VT));
21279
21280     if (isPowerOf2_64(MulAmt2))
21281       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
21282                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
21283     else
21284       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
21285                            DAG.getConstant(MulAmt2, VT));
21286
21287     // Do not add new nodes to DAG combiner worklist.
21288     DCI.CombineTo(N, NewMul, false);
21289   }
21290   return SDValue();
21291 }
21292
21293 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
21294   SDValue N0 = N->getOperand(0);
21295   SDValue N1 = N->getOperand(1);
21296   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
21297   EVT VT = N0.getValueType();
21298
21299   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
21300   // since the result of setcc_c is all zero's or all ones.
21301   if (VT.isInteger() && !VT.isVector() &&
21302       N1C && N0.getOpcode() == ISD::AND &&
21303       N0.getOperand(1).getOpcode() == ISD::Constant) {
21304     SDValue N00 = N0.getOperand(0);
21305     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
21306         ((N00.getOpcode() == ISD::ANY_EXTEND ||
21307           N00.getOpcode() == ISD::ZERO_EXTEND) &&
21308          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
21309       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
21310       APInt ShAmt = N1C->getAPIntValue();
21311       Mask = Mask.shl(ShAmt);
21312       if (Mask != 0)
21313         return DAG.getNode(ISD::AND, SDLoc(N), VT,
21314                            N00, DAG.getConstant(Mask, VT));
21315     }
21316   }
21317
21318   // Hardware support for vector shifts is sparse which makes us scalarize the
21319   // vector operations in many cases. Also, on sandybridge ADD is faster than
21320   // shl.
21321   // (shl V, 1) -> add V,V
21322   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
21323     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
21324       assert(N0.getValueType().isVector() && "Invalid vector shift type");
21325       // We shift all of the values by one. In many cases we do not have
21326       // hardware support for this operation. This is better expressed as an ADD
21327       // of two values.
21328       if (N1SplatC->getZExtValue() == 1)
21329         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
21330     }
21331
21332   return SDValue();
21333 }
21334
21335 /// \brief Returns a vector of 0s if the node in input is a vector logical
21336 /// shift by a constant amount which is known to be bigger than or equal
21337 /// to the vector element size in bits.
21338 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
21339                                       const X86Subtarget *Subtarget) {
21340   EVT VT = N->getValueType(0);
21341
21342   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
21343       (!Subtarget->hasInt256() ||
21344        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
21345     return SDValue();
21346
21347   SDValue Amt = N->getOperand(1);
21348   SDLoc DL(N);
21349   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
21350     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
21351       APInt ShiftAmt = AmtSplat->getAPIntValue();
21352       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
21353
21354       // SSE2/AVX2 logical shifts always return a vector of 0s
21355       // if the shift amount is bigger than or equal to
21356       // the element size. The constant shift amount will be
21357       // encoded as a 8-bit immediate.
21358       if (ShiftAmt.trunc(8).uge(MaxAmount))
21359         return getZeroVector(VT, Subtarget, DAG, DL);
21360     }
21361
21362   return SDValue();
21363 }
21364
21365 /// PerformShiftCombine - Combine shifts.
21366 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
21367                                    TargetLowering::DAGCombinerInfo &DCI,
21368                                    const X86Subtarget *Subtarget) {
21369   if (N->getOpcode() == ISD::SHL) {
21370     SDValue V = PerformSHLCombine(N, DAG);
21371     if (V.getNode()) return V;
21372   }
21373
21374   if (N->getOpcode() != ISD::SRA) {
21375     // Try to fold this logical shift into a zero vector.
21376     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
21377     if (V.getNode()) return V;
21378   }
21379
21380   return SDValue();
21381 }
21382
21383 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
21384 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
21385 // and friends.  Likewise for OR -> CMPNEQSS.
21386 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
21387                             TargetLowering::DAGCombinerInfo &DCI,
21388                             const X86Subtarget *Subtarget) {
21389   unsigned opcode;
21390
21391   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
21392   // we're requiring SSE2 for both.
21393   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
21394     SDValue N0 = N->getOperand(0);
21395     SDValue N1 = N->getOperand(1);
21396     SDValue CMP0 = N0->getOperand(1);
21397     SDValue CMP1 = N1->getOperand(1);
21398     SDLoc DL(N);
21399
21400     // The SETCCs should both refer to the same CMP.
21401     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
21402       return SDValue();
21403
21404     SDValue CMP00 = CMP0->getOperand(0);
21405     SDValue CMP01 = CMP0->getOperand(1);
21406     EVT     VT    = CMP00.getValueType();
21407
21408     if (VT == MVT::f32 || VT == MVT::f64) {
21409       bool ExpectingFlags = false;
21410       // Check for any users that want flags:
21411       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
21412            !ExpectingFlags && UI != UE; ++UI)
21413         switch (UI->getOpcode()) {
21414         default:
21415         case ISD::BR_CC:
21416         case ISD::BRCOND:
21417         case ISD::SELECT:
21418           ExpectingFlags = true;
21419           break;
21420         case ISD::CopyToReg:
21421         case ISD::SIGN_EXTEND:
21422         case ISD::ZERO_EXTEND:
21423         case ISD::ANY_EXTEND:
21424           break;
21425         }
21426
21427       if (!ExpectingFlags) {
21428         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
21429         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
21430
21431         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
21432           X86::CondCode tmp = cc0;
21433           cc0 = cc1;
21434           cc1 = tmp;
21435         }
21436
21437         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
21438             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
21439           // FIXME: need symbolic constants for these magic numbers.
21440           // See X86ATTInstPrinter.cpp:printSSECC().
21441           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
21442           if (Subtarget->hasAVX512()) {
21443             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
21444                                          CMP01, DAG.getConstant(x86cc, MVT::i8));
21445             if (N->getValueType(0) != MVT::i1)
21446               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
21447                                  FSetCC);
21448             return FSetCC;
21449           }
21450           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
21451                                               CMP00.getValueType(), CMP00, CMP01,
21452                                               DAG.getConstant(x86cc, MVT::i8));
21453
21454           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
21455           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
21456
21457           if (is64BitFP && !Subtarget->is64Bit()) {
21458             // On a 32-bit target, we cannot bitcast the 64-bit float to a
21459             // 64-bit integer, since that's not a legal type. Since
21460             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
21461             // bits, but can do this little dance to extract the lowest 32 bits
21462             // and work with those going forward.
21463             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
21464                                            OnesOrZeroesF);
21465             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
21466                                            Vector64);
21467             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
21468                                         Vector32, DAG.getIntPtrConstant(0));
21469             IntVT = MVT::i32;
21470           }
21471
21472           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT, OnesOrZeroesF);
21473           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
21474                                       DAG.getConstant(1, IntVT));
21475           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
21476           return OneBitOfTruth;
21477         }
21478       }
21479     }
21480   }
21481   return SDValue();
21482 }
21483
21484 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
21485 /// so it can be folded inside ANDNP.
21486 static bool CanFoldXORWithAllOnes(const SDNode *N) {
21487   EVT VT = N->getValueType(0);
21488
21489   // Match direct AllOnes for 128 and 256-bit vectors
21490   if (ISD::isBuildVectorAllOnes(N))
21491     return true;
21492
21493   // Look through a bit convert.
21494   if (N->getOpcode() == ISD::BITCAST)
21495     N = N->getOperand(0).getNode();
21496
21497   // Sometimes the operand may come from a insert_subvector building a 256-bit
21498   // allones vector
21499   if (VT.is256BitVector() &&
21500       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
21501     SDValue V1 = N->getOperand(0);
21502     SDValue V2 = N->getOperand(1);
21503
21504     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
21505         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
21506         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
21507         ISD::isBuildVectorAllOnes(V2.getNode()))
21508       return true;
21509   }
21510
21511   return false;
21512 }
21513
21514 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
21515 // register. In most cases we actually compare or select YMM-sized registers
21516 // and mixing the two types creates horrible code. This method optimizes
21517 // some of the transition sequences.
21518 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
21519                                  TargetLowering::DAGCombinerInfo &DCI,
21520                                  const X86Subtarget *Subtarget) {
21521   EVT VT = N->getValueType(0);
21522   if (!VT.is256BitVector())
21523     return SDValue();
21524
21525   assert((N->getOpcode() == ISD::ANY_EXTEND ||
21526           N->getOpcode() == ISD::ZERO_EXTEND ||
21527           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
21528
21529   SDValue Narrow = N->getOperand(0);
21530   EVT NarrowVT = Narrow->getValueType(0);
21531   if (!NarrowVT.is128BitVector())
21532     return SDValue();
21533
21534   if (Narrow->getOpcode() != ISD::XOR &&
21535       Narrow->getOpcode() != ISD::AND &&
21536       Narrow->getOpcode() != ISD::OR)
21537     return SDValue();
21538
21539   SDValue N0  = Narrow->getOperand(0);
21540   SDValue N1  = Narrow->getOperand(1);
21541   SDLoc DL(Narrow);
21542
21543   // The Left side has to be a trunc.
21544   if (N0.getOpcode() != ISD::TRUNCATE)
21545     return SDValue();
21546
21547   // The type of the truncated inputs.
21548   EVT WideVT = N0->getOperand(0)->getValueType(0);
21549   if (WideVT != VT)
21550     return SDValue();
21551
21552   // The right side has to be a 'trunc' or a constant vector.
21553   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
21554   ConstantSDNode *RHSConstSplat = nullptr;
21555   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
21556     RHSConstSplat = RHSBV->getConstantSplatNode();
21557   if (!RHSTrunc && !RHSConstSplat)
21558     return SDValue();
21559
21560   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21561
21562   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
21563     return SDValue();
21564
21565   // Set N0 and N1 to hold the inputs to the new wide operation.
21566   N0 = N0->getOperand(0);
21567   if (RHSConstSplat) {
21568     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
21569                      SDValue(RHSConstSplat, 0));
21570     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
21571     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
21572   } else if (RHSTrunc) {
21573     N1 = N1->getOperand(0);
21574   }
21575
21576   // Generate the wide operation.
21577   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
21578   unsigned Opcode = N->getOpcode();
21579   switch (Opcode) {
21580   case ISD::ANY_EXTEND:
21581     return Op;
21582   case ISD::ZERO_EXTEND: {
21583     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
21584     APInt Mask = APInt::getAllOnesValue(InBits);
21585     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
21586     return DAG.getNode(ISD::AND, DL, VT,
21587                        Op, DAG.getConstant(Mask, VT));
21588   }
21589   case ISD::SIGN_EXTEND:
21590     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
21591                        Op, DAG.getValueType(NarrowVT));
21592   default:
21593     llvm_unreachable("Unexpected opcode");
21594   }
21595 }
21596
21597 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
21598                                  TargetLowering::DAGCombinerInfo &DCI,
21599                                  const X86Subtarget *Subtarget) {
21600   SDValue N0 = N->getOperand(0);
21601   SDValue N1 = N->getOperand(1);
21602   SDLoc DL(N);
21603
21604   // A vector zext_in_reg may be represented as a shuffle,
21605   // feeding into a bitcast (this represents anyext) feeding into
21606   // an and with a mask.
21607   // We'd like to try to combine that into a shuffle with zero
21608   // plus a bitcast, removing the and.
21609   if (N0.getOpcode() != ISD::BITCAST ||
21610       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
21611     return SDValue();
21612
21613   // The other side of the AND should be a splat of 2^C, where C
21614   // is the number of bits in the source type.
21615   if (N1.getOpcode() == ISD::BITCAST)
21616     N1 = N1.getOperand(0);
21617   if (N1.getOpcode() != ISD::BUILD_VECTOR)
21618     return SDValue();
21619   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
21620
21621   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
21622   EVT SrcType = Shuffle->getValueType(0);
21623
21624   // We expect a single-source shuffle
21625   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
21626     return SDValue();
21627
21628   unsigned SrcSize = SrcType.getScalarSizeInBits();
21629
21630   APInt SplatValue, SplatUndef;
21631   unsigned SplatBitSize;
21632   bool HasAnyUndefs;
21633   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
21634                                 SplatBitSize, HasAnyUndefs))
21635     return SDValue();
21636
21637   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
21638   // Make sure the splat matches the mask we expect
21639   if (SplatBitSize > ResSize ||
21640       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
21641     return SDValue();
21642
21643   // Make sure the input and output size make sense
21644   if (SrcSize >= ResSize || ResSize % SrcSize)
21645     return SDValue();
21646
21647   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
21648   // The number of u's between each two values depends on the ratio between
21649   // the source and dest type.
21650   unsigned ZextRatio = ResSize / SrcSize;
21651   bool IsZext = true;
21652   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
21653     if (i % ZextRatio) {
21654       if (Shuffle->getMaskElt(i) > 0) {
21655         // Expected undef
21656         IsZext = false;
21657         break;
21658       }
21659     } else {
21660       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
21661         // Expected element number
21662         IsZext = false;
21663         break;
21664       }
21665     }
21666   }
21667
21668   if (!IsZext)
21669     return SDValue();
21670
21671   // Ok, perform the transformation - replace the shuffle with
21672   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
21673   // (instead of undef) where the k elements come from the zero vector.
21674   SmallVector<int, 8> Mask;
21675   unsigned NumElems = SrcType.getVectorNumElements();
21676   for (unsigned i = 0; i < NumElems; ++i)
21677     if (i % ZextRatio)
21678       Mask.push_back(NumElems);
21679     else
21680       Mask.push_back(i / ZextRatio);
21681
21682   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
21683     Shuffle->getOperand(0), DAG.getConstant(0, SrcType), Mask);
21684   return DAG.getNode(ISD::BITCAST, DL,  N0.getValueType(), NewShuffle);
21685 }
21686
21687 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
21688                                  TargetLowering::DAGCombinerInfo &DCI,
21689                                  const X86Subtarget *Subtarget) {
21690   if (DCI.isBeforeLegalizeOps())
21691     return SDValue();
21692
21693   SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget);
21694   if (Zext.getNode())
21695     return Zext;
21696
21697   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
21698   if (R.getNode())
21699     return R;
21700
21701   EVT VT = N->getValueType(0);
21702   SDValue N0 = N->getOperand(0);
21703   SDValue N1 = N->getOperand(1);
21704   SDLoc DL(N);
21705
21706   // Create BEXTR instructions
21707   // BEXTR is ((X >> imm) & (2**size-1))
21708   if (VT == MVT::i32 || VT == MVT::i64) {
21709     // Check for BEXTR.
21710     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
21711         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
21712       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
21713       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
21714       if (MaskNode && ShiftNode) {
21715         uint64_t Mask = MaskNode->getZExtValue();
21716         uint64_t Shift = ShiftNode->getZExtValue();
21717         if (isMask_64(Mask)) {
21718           uint64_t MaskSize = countPopulation(Mask);
21719           if (Shift + MaskSize <= VT.getSizeInBits())
21720             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
21721                                DAG.getConstant(Shift | (MaskSize << 8), VT));
21722         }
21723       }
21724     } // BEXTR
21725
21726     return SDValue();
21727   }
21728
21729   // Want to form ANDNP nodes:
21730   // 1) In the hopes of then easily combining them with OR and AND nodes
21731   //    to form PBLEND/PSIGN.
21732   // 2) To match ANDN packed intrinsics
21733   if (VT != MVT::v2i64 && VT != MVT::v4i64)
21734     return SDValue();
21735
21736   // Check LHS for vnot
21737   if (N0.getOpcode() == ISD::XOR &&
21738       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
21739       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
21740     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
21741
21742   // Check RHS for vnot
21743   if (N1.getOpcode() == ISD::XOR &&
21744       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
21745       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
21746     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
21747
21748   return SDValue();
21749 }
21750
21751 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
21752                                 TargetLowering::DAGCombinerInfo &DCI,
21753                                 const X86Subtarget *Subtarget) {
21754   if (DCI.isBeforeLegalizeOps())
21755     return SDValue();
21756
21757   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
21758   if (R.getNode())
21759     return R;
21760
21761   SDValue N0 = N->getOperand(0);
21762   SDValue N1 = N->getOperand(1);
21763   EVT VT = N->getValueType(0);
21764
21765   // look for psign/blend
21766   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
21767     if (!Subtarget->hasSSSE3() ||
21768         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
21769       return SDValue();
21770
21771     // Canonicalize pandn to RHS
21772     if (N0.getOpcode() == X86ISD::ANDNP)
21773       std::swap(N0, N1);
21774     // or (and (m, y), (pandn m, x))
21775     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
21776       SDValue Mask = N1.getOperand(0);
21777       SDValue X    = N1.getOperand(1);
21778       SDValue Y;
21779       if (N0.getOperand(0) == Mask)
21780         Y = N0.getOperand(1);
21781       if (N0.getOperand(1) == Mask)
21782         Y = N0.getOperand(0);
21783
21784       // Check to see if the mask appeared in both the AND and ANDNP and
21785       if (!Y.getNode())
21786         return SDValue();
21787
21788       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
21789       // Look through mask bitcast.
21790       if (Mask.getOpcode() == ISD::BITCAST)
21791         Mask = Mask.getOperand(0);
21792       if (X.getOpcode() == ISD::BITCAST)
21793         X = X.getOperand(0);
21794       if (Y.getOpcode() == ISD::BITCAST)
21795         Y = Y.getOperand(0);
21796
21797       EVT MaskVT = Mask.getValueType();
21798
21799       // Validate that the Mask operand is a vector sra node.
21800       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
21801       // there is no psrai.b
21802       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
21803       unsigned SraAmt = ~0;
21804       if (Mask.getOpcode() == ISD::SRA) {
21805         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
21806           if (auto *AmtConst = AmtBV->getConstantSplatNode())
21807             SraAmt = AmtConst->getZExtValue();
21808       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
21809         SDValue SraC = Mask.getOperand(1);
21810         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
21811       }
21812       if ((SraAmt + 1) != EltBits)
21813         return SDValue();
21814
21815       SDLoc DL(N);
21816
21817       // Now we know we at least have a plendvb with the mask val.  See if
21818       // we can form a psignb/w/d.
21819       // psign = x.type == y.type == mask.type && y = sub(0, x);
21820       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
21821           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
21822           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
21823         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
21824                "Unsupported VT for PSIGN");
21825         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
21826         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
21827       }
21828       // PBLENDVB only available on SSE 4.1
21829       if (!Subtarget->hasSSE41())
21830         return SDValue();
21831
21832       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
21833
21834       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
21835       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
21836       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
21837       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
21838       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
21839     }
21840   }
21841
21842   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
21843     return SDValue();
21844
21845   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
21846   MachineFunction &MF = DAG.getMachineFunction();
21847   bool OptForSize =
21848       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
21849
21850   // SHLD/SHRD instructions have lower register pressure, but on some
21851   // platforms they have higher latency than the equivalent
21852   // series of shifts/or that would otherwise be generated.
21853   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
21854   // have higher latencies and we are not optimizing for size.
21855   if (!OptForSize && Subtarget->isSHLDSlow())
21856     return SDValue();
21857
21858   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
21859     std::swap(N0, N1);
21860   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
21861     return SDValue();
21862   if (!N0.hasOneUse() || !N1.hasOneUse())
21863     return SDValue();
21864
21865   SDValue ShAmt0 = N0.getOperand(1);
21866   if (ShAmt0.getValueType() != MVT::i8)
21867     return SDValue();
21868   SDValue ShAmt1 = N1.getOperand(1);
21869   if (ShAmt1.getValueType() != MVT::i8)
21870     return SDValue();
21871   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
21872     ShAmt0 = ShAmt0.getOperand(0);
21873   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
21874     ShAmt1 = ShAmt1.getOperand(0);
21875
21876   SDLoc DL(N);
21877   unsigned Opc = X86ISD::SHLD;
21878   SDValue Op0 = N0.getOperand(0);
21879   SDValue Op1 = N1.getOperand(0);
21880   if (ShAmt0.getOpcode() == ISD::SUB) {
21881     Opc = X86ISD::SHRD;
21882     std::swap(Op0, Op1);
21883     std::swap(ShAmt0, ShAmt1);
21884   }
21885
21886   unsigned Bits = VT.getSizeInBits();
21887   if (ShAmt1.getOpcode() == ISD::SUB) {
21888     SDValue Sum = ShAmt1.getOperand(0);
21889     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
21890       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
21891       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
21892         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
21893       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
21894         return DAG.getNode(Opc, DL, VT,
21895                            Op0, Op1,
21896                            DAG.getNode(ISD::TRUNCATE, DL,
21897                                        MVT::i8, ShAmt0));
21898     }
21899   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
21900     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
21901     if (ShAmt0C &&
21902         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
21903       return DAG.getNode(Opc, DL, VT,
21904                          N0.getOperand(0), N1.getOperand(0),
21905                          DAG.getNode(ISD::TRUNCATE, DL,
21906                                        MVT::i8, ShAmt0));
21907   }
21908
21909   return SDValue();
21910 }
21911
21912 // Generate NEG and CMOV for integer abs.
21913 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
21914   EVT VT = N->getValueType(0);
21915
21916   // Since X86 does not have CMOV for 8-bit integer, we don't convert
21917   // 8-bit integer abs to NEG and CMOV.
21918   if (VT.isInteger() && VT.getSizeInBits() == 8)
21919     return SDValue();
21920
21921   SDValue N0 = N->getOperand(0);
21922   SDValue N1 = N->getOperand(1);
21923   SDLoc DL(N);
21924
21925   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
21926   // and change it to SUB and CMOV.
21927   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
21928       N0.getOpcode() == ISD::ADD &&
21929       N0.getOperand(1) == N1 &&
21930       N1.getOpcode() == ISD::SRA &&
21931       N1.getOperand(0) == N0.getOperand(0))
21932     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
21933       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
21934         // Generate SUB & CMOV.
21935         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
21936                                   DAG.getConstant(0, VT), N0.getOperand(0));
21937
21938         SDValue Ops[] = { N0.getOperand(0), Neg,
21939                           DAG.getConstant(X86::COND_GE, MVT::i8),
21940                           SDValue(Neg.getNode(), 1) };
21941         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
21942       }
21943   return SDValue();
21944 }
21945
21946 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
21947 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
21948                                  TargetLowering::DAGCombinerInfo &DCI,
21949                                  const X86Subtarget *Subtarget) {
21950   if (DCI.isBeforeLegalizeOps())
21951     return SDValue();
21952
21953   if (Subtarget->hasCMov()) {
21954     SDValue RV = performIntegerAbsCombine(N, DAG);
21955     if (RV.getNode())
21956       return RV;
21957   }
21958
21959   return SDValue();
21960 }
21961
21962 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
21963 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
21964                                   TargetLowering::DAGCombinerInfo &DCI,
21965                                   const X86Subtarget *Subtarget) {
21966   LoadSDNode *Ld = cast<LoadSDNode>(N);
21967   EVT RegVT = Ld->getValueType(0);
21968   EVT MemVT = Ld->getMemoryVT();
21969   SDLoc dl(Ld);
21970   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21971
21972   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
21973   // into two 16-byte operations.
21974   ISD::LoadExtType Ext = Ld->getExtensionType();
21975   unsigned Alignment = Ld->getAlignment();
21976   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
21977   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
21978       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
21979     unsigned NumElems = RegVT.getVectorNumElements();
21980     if (NumElems < 2)
21981       return SDValue();
21982
21983     SDValue Ptr = Ld->getBasePtr();
21984     SDValue Increment = DAG.getConstant(16, TLI.getPointerTy());
21985
21986     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
21987                                   NumElems/2);
21988     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
21989                                 Ld->getPointerInfo(), Ld->isVolatile(),
21990                                 Ld->isNonTemporal(), Ld->isInvariant(),
21991                                 Alignment);
21992     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
21993     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
21994                                 Ld->getPointerInfo(), Ld->isVolatile(),
21995                                 Ld->isNonTemporal(), Ld->isInvariant(),
21996                                 std::min(16U, Alignment));
21997     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
21998                              Load1.getValue(1),
21999                              Load2.getValue(1));
22000
22001     SDValue NewVec = DAG.getUNDEF(RegVT);
22002     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
22003     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
22004     return DCI.CombineTo(N, NewVec, TF, true);
22005   }
22006
22007   return SDValue();
22008 }
22009
22010 /// PerformMLOADCombine - Resolve extending loads
22011 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
22012                                    TargetLowering::DAGCombinerInfo &DCI,
22013                                    const X86Subtarget *Subtarget) {
22014   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
22015   if (Mld->getExtensionType() != ISD::SEXTLOAD)
22016     return SDValue();
22017
22018   EVT VT = Mld->getValueType(0);
22019   unsigned NumElems = VT.getVectorNumElements();
22020   EVT LdVT = Mld->getMemoryVT();
22021   SDLoc dl(Mld);
22022
22023   assert(LdVT != VT && "Cannot extend to the same type");
22024   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
22025   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
22026   // From, To sizes and ElemCount must be pow of two
22027   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22028     "Unexpected size for extending masked load");
22029
22030   unsigned SizeRatio  = ToSz / FromSz;
22031   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
22032
22033   // Create a type on which we perform the shuffle
22034   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22035           LdVT.getScalarType(), NumElems*SizeRatio);
22036   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22037
22038   // Convert Src0 value
22039   SDValue WideSrc0 = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mld->getSrc0());
22040   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
22041     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22042     for (unsigned i = 0; i != NumElems; ++i)
22043       ShuffleVec[i] = i * SizeRatio;
22044
22045     // Can't shuffle using an illegal type.
22046     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22047             && "WideVecVT should be legal");
22048     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
22049                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
22050   }
22051   // Prepare the new mask
22052   SDValue NewMask;
22053   SDValue Mask = Mld->getMask();
22054   if (Mask.getValueType() == VT) {
22055     // Mask and original value have the same type
22056     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22057     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22058     for (unsigned i = 0; i != NumElems; ++i)
22059       ShuffleVec[i] = i * SizeRatio;
22060     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22061       ShuffleVec[i] = NumElems*SizeRatio;
22062     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22063                                    DAG.getConstant(0, WideVecVT),
22064                                    &ShuffleVec[0]);
22065   }
22066   else {
22067     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22068     unsigned WidenNumElts = NumElems*SizeRatio;
22069     unsigned MaskNumElts = VT.getVectorNumElements();
22070     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22071                                      WidenNumElts);
22072
22073     unsigned NumConcat = WidenNumElts / MaskNumElts;
22074     SmallVector<SDValue, 16> Ops(NumConcat);
22075     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22076     Ops[0] = Mask;
22077     for (unsigned i = 1; i != NumConcat; ++i)
22078       Ops[i] = ZeroVal;
22079
22080     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22081   }
22082
22083   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
22084                                      Mld->getBasePtr(), NewMask, WideSrc0,
22085                                      Mld->getMemoryVT(), Mld->getMemOperand(),
22086                                      ISD::NON_EXTLOAD);
22087   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
22088   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
22089
22090 }
22091 /// PerformMSTORECombine - Resolve truncating stores
22092 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
22093                                     const X86Subtarget *Subtarget) {
22094   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
22095   if (!Mst->isTruncatingStore())
22096     return SDValue();
22097
22098   EVT VT = Mst->getValue().getValueType();
22099   unsigned NumElems = VT.getVectorNumElements();
22100   EVT StVT = Mst->getMemoryVT();
22101   SDLoc dl(Mst);
22102
22103   assert(StVT != VT && "Cannot truncate to the same type");
22104   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22105   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22106
22107   // From, To sizes and ElemCount must be pow of two
22108   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22109     "Unexpected size for truncating masked store");
22110   // We are going to use the original vector elt for storing.
22111   // Accumulated smaller vector elements must be a multiple of the store size.
22112   assert (((NumElems * FromSz) % ToSz) == 0 &&
22113           "Unexpected ratio for truncating masked store");
22114
22115   unsigned SizeRatio  = FromSz / ToSz;
22116   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22117
22118   // Create a type on which we perform the shuffle
22119   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22120           StVT.getScalarType(), NumElems*SizeRatio);
22121
22122   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22123
22124   SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mst->getValue());
22125   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22126   for (unsigned i = 0; i != NumElems; ++i)
22127     ShuffleVec[i] = i * SizeRatio;
22128
22129   // Can't shuffle using an illegal type.
22130   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22131           && "WideVecVT should be legal");
22132
22133   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22134                                         DAG.getUNDEF(WideVecVT),
22135                                         &ShuffleVec[0]);
22136
22137   SDValue NewMask;
22138   SDValue Mask = Mst->getMask();
22139   if (Mask.getValueType() == VT) {
22140     // Mask and original value have the same type
22141     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22142     for (unsigned i = 0; i != NumElems; ++i)
22143       ShuffleVec[i] = i * SizeRatio;
22144     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22145       ShuffleVec[i] = NumElems*SizeRatio;
22146     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22147                                    DAG.getConstant(0, WideVecVT),
22148                                    &ShuffleVec[0]);
22149   }
22150   else {
22151     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22152     unsigned WidenNumElts = NumElems*SizeRatio;
22153     unsigned MaskNumElts = VT.getVectorNumElements();
22154     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22155                                      WidenNumElts);
22156
22157     unsigned NumConcat = WidenNumElts / MaskNumElts;
22158     SmallVector<SDValue, 16> Ops(NumConcat);
22159     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22160     Ops[0] = Mask;
22161     for (unsigned i = 1; i != NumConcat; ++i)
22162       Ops[i] = ZeroVal;
22163
22164     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22165   }
22166
22167   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
22168                             NewMask, StVT, Mst->getMemOperand(), false);
22169 }
22170 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
22171 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
22172                                    const X86Subtarget *Subtarget) {
22173   StoreSDNode *St = cast<StoreSDNode>(N);
22174   EVT VT = St->getValue().getValueType();
22175   EVT StVT = St->getMemoryVT();
22176   SDLoc dl(St);
22177   SDValue StoredVal = St->getOperand(1);
22178   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22179
22180   // If we are saving a concatenation of two XMM registers and 32-byte stores
22181   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
22182   unsigned Alignment = St->getAlignment();
22183   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
22184   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22185       StVT == VT && !IsAligned) {
22186     unsigned NumElems = VT.getVectorNumElements();
22187     if (NumElems < 2)
22188       return SDValue();
22189
22190     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
22191     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
22192
22193     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
22194     SDValue Ptr0 = St->getBasePtr();
22195     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
22196
22197     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
22198                                 St->getPointerInfo(), St->isVolatile(),
22199                                 St->isNonTemporal(), Alignment);
22200     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
22201                                 St->getPointerInfo(), St->isVolatile(),
22202                                 St->isNonTemporal(),
22203                                 std::min(16U, Alignment));
22204     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
22205   }
22206
22207   // Optimize trunc store (of multiple scalars) to shuffle and store.
22208   // First, pack all of the elements in one place. Next, store to memory
22209   // in fewer chunks.
22210   if (St->isTruncatingStore() && VT.isVector()) {
22211     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22212     unsigned NumElems = VT.getVectorNumElements();
22213     assert(StVT != VT && "Cannot truncate to the same type");
22214     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22215     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22216
22217     // From, To sizes and ElemCount must be pow of two
22218     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
22219     // We are going to use the original vector elt for storing.
22220     // Accumulated smaller vector elements must be a multiple of the store size.
22221     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
22222
22223     unsigned SizeRatio  = FromSz / ToSz;
22224
22225     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22226
22227     // Create a type on which we perform the shuffle
22228     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22229             StVT.getScalarType(), NumElems*SizeRatio);
22230
22231     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22232
22233     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
22234     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
22235     for (unsigned i = 0; i != NumElems; ++i)
22236       ShuffleVec[i] = i * SizeRatio;
22237
22238     // Can't shuffle using an illegal type.
22239     if (!TLI.isTypeLegal(WideVecVT))
22240       return SDValue();
22241
22242     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22243                                          DAG.getUNDEF(WideVecVT),
22244                                          &ShuffleVec[0]);
22245     // At this point all of the data is stored at the bottom of the
22246     // register. We now need to save it to mem.
22247
22248     // Find the largest store unit
22249     MVT StoreType = MVT::i8;
22250     for (MVT Tp : MVT::integer_valuetypes()) {
22251       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
22252         StoreType = Tp;
22253     }
22254
22255     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
22256     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
22257         (64 <= NumElems * ToSz))
22258       StoreType = MVT::f64;
22259
22260     // Bitcast the original vector into a vector of store-size units
22261     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
22262             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
22263     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
22264     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
22265     SmallVector<SDValue, 8> Chains;
22266     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
22267                                         TLI.getPointerTy());
22268     SDValue Ptr = St->getBasePtr();
22269
22270     // Perform one or more big stores into memory.
22271     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
22272       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
22273                                    StoreType, ShuffWide,
22274                                    DAG.getIntPtrConstant(i));
22275       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
22276                                 St->getPointerInfo(), St->isVolatile(),
22277                                 St->isNonTemporal(), St->getAlignment());
22278       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22279       Chains.push_back(Ch);
22280     }
22281
22282     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
22283   }
22284
22285   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
22286   // the FP state in cases where an emms may be missing.
22287   // A preferable solution to the general problem is to figure out the right
22288   // places to insert EMMS.  This qualifies as a quick hack.
22289
22290   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
22291   if (VT.getSizeInBits() != 64)
22292     return SDValue();
22293
22294   const Function *F = DAG.getMachineFunction().getFunction();
22295   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
22296   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
22297                      && Subtarget->hasSSE2();
22298   if ((VT.isVector() ||
22299        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
22300       isa<LoadSDNode>(St->getValue()) &&
22301       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
22302       St->getChain().hasOneUse() && !St->isVolatile()) {
22303     SDNode* LdVal = St->getValue().getNode();
22304     LoadSDNode *Ld = nullptr;
22305     int TokenFactorIndex = -1;
22306     SmallVector<SDValue, 8> Ops;
22307     SDNode* ChainVal = St->getChain().getNode();
22308     // Must be a store of a load.  We currently handle two cases:  the load
22309     // is a direct child, and it's under an intervening TokenFactor.  It is
22310     // possible to dig deeper under nested TokenFactors.
22311     if (ChainVal == LdVal)
22312       Ld = cast<LoadSDNode>(St->getChain());
22313     else if (St->getValue().hasOneUse() &&
22314              ChainVal->getOpcode() == ISD::TokenFactor) {
22315       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
22316         if (ChainVal->getOperand(i).getNode() == LdVal) {
22317           TokenFactorIndex = i;
22318           Ld = cast<LoadSDNode>(St->getValue());
22319         } else
22320           Ops.push_back(ChainVal->getOperand(i));
22321       }
22322     }
22323
22324     if (!Ld || !ISD::isNormalLoad(Ld))
22325       return SDValue();
22326
22327     // If this is not the MMX case, i.e. we are just turning i64 load/store
22328     // into f64 load/store, avoid the transformation if there are multiple
22329     // uses of the loaded value.
22330     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
22331       return SDValue();
22332
22333     SDLoc LdDL(Ld);
22334     SDLoc StDL(N);
22335     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
22336     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
22337     // pair instead.
22338     if (Subtarget->is64Bit() || F64IsLegal) {
22339       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
22340       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
22341                                   Ld->getPointerInfo(), Ld->isVolatile(),
22342                                   Ld->isNonTemporal(), Ld->isInvariant(),
22343                                   Ld->getAlignment());
22344       SDValue NewChain = NewLd.getValue(1);
22345       if (TokenFactorIndex != -1) {
22346         Ops.push_back(NewChain);
22347         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
22348       }
22349       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
22350                           St->getPointerInfo(),
22351                           St->isVolatile(), St->isNonTemporal(),
22352                           St->getAlignment());
22353     }
22354
22355     // Otherwise, lower to two pairs of 32-bit loads / stores.
22356     SDValue LoAddr = Ld->getBasePtr();
22357     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
22358                                  DAG.getConstant(4, MVT::i32));
22359
22360     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
22361                                Ld->getPointerInfo(),
22362                                Ld->isVolatile(), Ld->isNonTemporal(),
22363                                Ld->isInvariant(), Ld->getAlignment());
22364     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
22365                                Ld->getPointerInfo().getWithOffset(4),
22366                                Ld->isVolatile(), Ld->isNonTemporal(),
22367                                Ld->isInvariant(),
22368                                MinAlign(Ld->getAlignment(), 4));
22369
22370     SDValue NewChain = LoLd.getValue(1);
22371     if (TokenFactorIndex != -1) {
22372       Ops.push_back(LoLd);
22373       Ops.push_back(HiLd);
22374       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
22375     }
22376
22377     LoAddr = St->getBasePtr();
22378     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
22379                          DAG.getConstant(4, MVT::i32));
22380
22381     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
22382                                 St->getPointerInfo(),
22383                                 St->isVolatile(), St->isNonTemporal(),
22384                                 St->getAlignment());
22385     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
22386                                 St->getPointerInfo().getWithOffset(4),
22387                                 St->isVolatile(),
22388                                 St->isNonTemporal(),
22389                                 MinAlign(St->getAlignment(), 4));
22390     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
22391   }
22392   return SDValue();
22393 }
22394
22395 /// Return 'true' if this vector operation is "horizontal"
22396 /// and return the operands for the horizontal operation in LHS and RHS.  A
22397 /// horizontal operation performs the binary operation on successive elements
22398 /// of its first operand, then on successive elements of its second operand,
22399 /// returning the resulting values in a vector.  For example, if
22400 ///   A = < float a0, float a1, float a2, float a3 >
22401 /// and
22402 ///   B = < float b0, float b1, float b2, float b3 >
22403 /// then the result of doing a horizontal operation on A and B is
22404 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
22405 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
22406 /// A horizontal-op B, for some already available A and B, and if so then LHS is
22407 /// set to A, RHS to B, and the routine returns 'true'.
22408 /// Note that the binary operation should have the property that if one of the
22409 /// operands is UNDEF then the result is UNDEF.
22410 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
22411   // Look for the following pattern: if
22412   //   A = < float a0, float a1, float a2, float a3 >
22413   //   B = < float b0, float b1, float b2, float b3 >
22414   // and
22415   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
22416   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
22417   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
22418   // which is A horizontal-op B.
22419
22420   // At least one of the operands should be a vector shuffle.
22421   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
22422       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
22423     return false;
22424
22425   MVT VT = LHS.getSimpleValueType();
22426
22427   assert((VT.is128BitVector() || VT.is256BitVector()) &&
22428          "Unsupported vector type for horizontal add/sub");
22429
22430   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
22431   // operate independently on 128-bit lanes.
22432   unsigned NumElts = VT.getVectorNumElements();
22433   unsigned NumLanes = VT.getSizeInBits()/128;
22434   unsigned NumLaneElts = NumElts / NumLanes;
22435   assert((NumLaneElts % 2 == 0) &&
22436          "Vector type should have an even number of elements in each lane");
22437   unsigned HalfLaneElts = NumLaneElts/2;
22438
22439   // View LHS in the form
22440   //   LHS = VECTOR_SHUFFLE A, B, LMask
22441   // If LHS is not a shuffle then pretend it is the shuffle
22442   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
22443   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
22444   // type VT.
22445   SDValue A, B;
22446   SmallVector<int, 16> LMask(NumElts);
22447   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
22448     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
22449       A = LHS.getOperand(0);
22450     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
22451       B = LHS.getOperand(1);
22452     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
22453     std::copy(Mask.begin(), Mask.end(), LMask.begin());
22454   } else {
22455     if (LHS.getOpcode() != ISD::UNDEF)
22456       A = LHS;
22457     for (unsigned i = 0; i != NumElts; ++i)
22458       LMask[i] = i;
22459   }
22460
22461   // Likewise, view RHS in the form
22462   //   RHS = VECTOR_SHUFFLE C, D, RMask
22463   SDValue C, D;
22464   SmallVector<int, 16> RMask(NumElts);
22465   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
22466     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
22467       C = RHS.getOperand(0);
22468     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
22469       D = RHS.getOperand(1);
22470     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
22471     std::copy(Mask.begin(), Mask.end(), RMask.begin());
22472   } else {
22473     if (RHS.getOpcode() != ISD::UNDEF)
22474       C = RHS;
22475     for (unsigned i = 0; i != NumElts; ++i)
22476       RMask[i] = i;
22477   }
22478
22479   // Check that the shuffles are both shuffling the same vectors.
22480   if (!(A == C && B == D) && !(A == D && B == C))
22481     return false;
22482
22483   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
22484   if (!A.getNode() && !B.getNode())
22485     return false;
22486
22487   // If A and B occur in reverse order in RHS, then "swap" them (which means
22488   // rewriting the mask).
22489   if (A != C)
22490     CommuteVectorShuffleMask(RMask, NumElts);
22491
22492   // At this point LHS and RHS are equivalent to
22493   //   LHS = VECTOR_SHUFFLE A, B, LMask
22494   //   RHS = VECTOR_SHUFFLE A, B, RMask
22495   // Check that the masks correspond to performing a horizontal operation.
22496   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
22497     for (unsigned i = 0; i != NumLaneElts; ++i) {
22498       int LIdx = LMask[i+l], RIdx = RMask[i+l];
22499
22500       // Ignore any UNDEF components.
22501       if (LIdx < 0 || RIdx < 0 ||
22502           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
22503           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
22504         continue;
22505
22506       // Check that successive elements are being operated on.  If not, this is
22507       // not a horizontal operation.
22508       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
22509       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
22510       if (!(LIdx == Index && RIdx == Index + 1) &&
22511           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
22512         return false;
22513     }
22514   }
22515
22516   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
22517   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
22518   return true;
22519 }
22520
22521 /// Do target-specific dag combines on floating point adds.
22522 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
22523                                   const X86Subtarget *Subtarget) {
22524   EVT VT = N->getValueType(0);
22525   SDValue LHS = N->getOperand(0);
22526   SDValue RHS = N->getOperand(1);
22527
22528   // Try to synthesize horizontal adds from adds of shuffles.
22529   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
22530        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
22531       isHorizontalBinOp(LHS, RHS, true))
22532     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
22533   return SDValue();
22534 }
22535
22536 /// Do target-specific dag combines on floating point subs.
22537 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
22538                                   const X86Subtarget *Subtarget) {
22539   EVT VT = N->getValueType(0);
22540   SDValue LHS = N->getOperand(0);
22541   SDValue RHS = N->getOperand(1);
22542
22543   // Try to synthesize horizontal subs from subs of shuffles.
22544   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
22545        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
22546       isHorizontalBinOp(LHS, RHS, false))
22547     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
22548   return SDValue();
22549 }
22550
22551 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
22552 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
22553   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
22554
22555   // F[X]OR(0.0, x) -> x
22556   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22557     if (C->getValueAPF().isPosZero())
22558       return N->getOperand(1);
22559
22560   // F[X]OR(x, 0.0) -> x
22561   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22562     if (C->getValueAPF().isPosZero())
22563       return N->getOperand(0);
22564   return SDValue();
22565 }
22566
22567 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
22568 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
22569   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
22570
22571   // Only perform optimizations if UnsafeMath is used.
22572   if (!DAG.getTarget().Options.UnsafeFPMath)
22573     return SDValue();
22574
22575   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
22576   // into FMINC and FMAXC, which are Commutative operations.
22577   unsigned NewOp = 0;
22578   switch (N->getOpcode()) {
22579     default: llvm_unreachable("unknown opcode");
22580     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
22581     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
22582   }
22583
22584   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
22585                      N->getOperand(0), N->getOperand(1));
22586 }
22587
22588 /// Do target-specific dag combines on X86ISD::FAND nodes.
22589 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
22590   // FAND(0.0, x) -> 0.0
22591   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22592     if (C->getValueAPF().isPosZero())
22593       return N->getOperand(0);
22594
22595   // FAND(x, 0.0) -> 0.0
22596   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22597     if (C->getValueAPF().isPosZero())
22598       return N->getOperand(1);
22599
22600   return SDValue();
22601 }
22602
22603 /// Do target-specific dag combines on X86ISD::FANDN nodes
22604 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
22605   // FANDN(0.0, x) -> x
22606   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22607     if (C->getValueAPF().isPosZero())
22608       return N->getOperand(1);
22609
22610   // FANDN(x, 0.0) -> 0.0
22611   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22612     if (C->getValueAPF().isPosZero())
22613       return N->getOperand(1);
22614
22615   return SDValue();
22616 }
22617
22618 static SDValue PerformBTCombine(SDNode *N,
22619                                 SelectionDAG &DAG,
22620                                 TargetLowering::DAGCombinerInfo &DCI) {
22621   // BT ignores high bits in the bit index operand.
22622   SDValue Op1 = N->getOperand(1);
22623   if (Op1.hasOneUse()) {
22624     unsigned BitWidth = Op1.getValueSizeInBits();
22625     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
22626     APInt KnownZero, KnownOne;
22627     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
22628                                           !DCI.isBeforeLegalizeOps());
22629     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22630     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
22631         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
22632       DCI.CommitTargetLoweringOpt(TLO);
22633   }
22634   return SDValue();
22635 }
22636
22637 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
22638   SDValue Op = N->getOperand(0);
22639   if (Op.getOpcode() == ISD::BITCAST)
22640     Op = Op.getOperand(0);
22641   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
22642   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
22643       VT.getVectorElementType().getSizeInBits() ==
22644       OpVT.getVectorElementType().getSizeInBits()) {
22645     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
22646   }
22647   return SDValue();
22648 }
22649
22650 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
22651                                                const X86Subtarget *Subtarget) {
22652   EVT VT = N->getValueType(0);
22653   if (!VT.isVector())
22654     return SDValue();
22655
22656   SDValue N0 = N->getOperand(0);
22657   SDValue N1 = N->getOperand(1);
22658   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
22659   SDLoc dl(N);
22660
22661   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
22662   // both SSE and AVX2 since there is no sign-extended shift right
22663   // operation on a vector with 64-bit elements.
22664   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
22665   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
22666   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
22667       N0.getOpcode() == ISD::SIGN_EXTEND)) {
22668     SDValue N00 = N0.getOperand(0);
22669
22670     // EXTLOAD has a better solution on AVX2,
22671     // it may be replaced with X86ISD::VSEXT node.
22672     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
22673       if (!ISD::isNormalLoad(N00.getNode()))
22674         return SDValue();
22675
22676     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
22677         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
22678                                   N00, N1);
22679       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
22680     }
22681   }
22682   return SDValue();
22683 }
22684
22685 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
22686                                   TargetLowering::DAGCombinerInfo &DCI,
22687                                   const X86Subtarget *Subtarget) {
22688   SDValue N0 = N->getOperand(0);
22689   EVT VT = N->getValueType(0);
22690
22691   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
22692   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
22693   // This exposes the sext to the sdivrem lowering, so that it directly extends
22694   // from AH (which we otherwise need to do contortions to access).
22695   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
22696       N0.getValueType() == MVT::i8 && VT == MVT::i32) {
22697     SDLoc dl(N);
22698     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
22699     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, dl, NodeTys,
22700                             N0.getOperand(0), N0.getOperand(1));
22701     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
22702     return R.getValue(1);
22703   }
22704
22705   if (!DCI.isBeforeLegalizeOps())
22706     return SDValue();
22707
22708   if (!Subtarget->hasFp256())
22709     return SDValue();
22710
22711   if (VT.isVector() && VT.getSizeInBits() == 256) {
22712     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
22713     if (R.getNode())
22714       return R;
22715   }
22716
22717   return SDValue();
22718 }
22719
22720 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
22721                                  const X86Subtarget* Subtarget) {
22722   SDLoc dl(N);
22723   EVT VT = N->getValueType(0);
22724
22725   // Let legalize expand this if it isn't a legal type yet.
22726   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
22727     return SDValue();
22728
22729   EVT ScalarVT = VT.getScalarType();
22730   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
22731       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
22732     return SDValue();
22733
22734   SDValue A = N->getOperand(0);
22735   SDValue B = N->getOperand(1);
22736   SDValue C = N->getOperand(2);
22737
22738   bool NegA = (A.getOpcode() == ISD::FNEG);
22739   bool NegB = (B.getOpcode() == ISD::FNEG);
22740   bool NegC = (C.getOpcode() == ISD::FNEG);
22741
22742   // Negative multiplication when NegA xor NegB
22743   bool NegMul = (NegA != NegB);
22744   if (NegA)
22745     A = A.getOperand(0);
22746   if (NegB)
22747     B = B.getOperand(0);
22748   if (NegC)
22749     C = C.getOperand(0);
22750
22751   unsigned Opcode;
22752   if (!NegMul)
22753     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
22754   else
22755     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
22756
22757   return DAG.getNode(Opcode, dl, VT, A, B, C);
22758 }
22759
22760 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
22761                                   TargetLowering::DAGCombinerInfo &DCI,
22762                                   const X86Subtarget *Subtarget) {
22763   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
22764   //           (and (i32 x86isd::setcc_carry), 1)
22765   // This eliminates the zext. This transformation is necessary because
22766   // ISD::SETCC is always legalized to i8.
22767   SDLoc dl(N);
22768   SDValue N0 = N->getOperand(0);
22769   EVT VT = N->getValueType(0);
22770
22771   if (N0.getOpcode() == ISD::AND &&
22772       N0.hasOneUse() &&
22773       N0.getOperand(0).hasOneUse()) {
22774     SDValue N00 = N0.getOperand(0);
22775     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
22776       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22777       if (!C || C->getZExtValue() != 1)
22778         return SDValue();
22779       return DAG.getNode(ISD::AND, dl, VT,
22780                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
22781                                      N00.getOperand(0), N00.getOperand(1)),
22782                          DAG.getConstant(1, VT));
22783     }
22784   }
22785
22786   if (N0.getOpcode() == ISD::TRUNCATE &&
22787       N0.hasOneUse() &&
22788       N0.getOperand(0).hasOneUse()) {
22789     SDValue N00 = N0.getOperand(0);
22790     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
22791       return DAG.getNode(ISD::AND, dl, VT,
22792                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
22793                                      N00.getOperand(0), N00.getOperand(1)),
22794                          DAG.getConstant(1, VT));
22795     }
22796   }
22797   if (VT.is256BitVector()) {
22798     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
22799     if (R.getNode())
22800       return R;
22801   }
22802
22803   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
22804   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
22805   // This exposes the zext to the udivrem lowering, so that it directly extends
22806   // from AH (which we otherwise need to do contortions to access).
22807   if (N0.getOpcode() == ISD::UDIVREM &&
22808       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
22809       (VT == MVT::i32 || VT == MVT::i64)) {
22810     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
22811     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
22812                             N0.getOperand(0), N0.getOperand(1));
22813     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
22814     return R.getValue(1);
22815   }
22816
22817   return SDValue();
22818 }
22819
22820 // Optimize x == -y --> x+y == 0
22821 //          x != -y --> x+y != 0
22822 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
22823                                       const X86Subtarget* Subtarget) {
22824   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
22825   SDValue LHS = N->getOperand(0);
22826   SDValue RHS = N->getOperand(1);
22827   EVT VT = N->getValueType(0);
22828   SDLoc DL(N);
22829
22830   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
22831     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
22832       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
22833         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
22834                                    LHS.getValueType(), RHS, LHS.getOperand(1));
22835         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
22836                             addV, DAG.getConstant(0, addV.getValueType()), CC);
22837       }
22838   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
22839     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
22840       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
22841         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
22842                                    RHS.getValueType(), LHS, RHS.getOperand(1));
22843         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
22844                             addV, DAG.getConstant(0, addV.getValueType()), CC);
22845       }
22846
22847   if (VT.getScalarType() == MVT::i1) {
22848     bool IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
22849       (LHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
22850     bool IsVZero0 = ISD::isBuildVectorAllZeros(LHS.getNode());
22851     if (!IsSEXT0 && !IsVZero0)
22852       return SDValue();
22853     bool IsSEXT1 = (RHS.getOpcode() == ISD::SIGN_EXTEND) &&
22854       (RHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
22855     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
22856
22857     if (!IsSEXT1 && !IsVZero1)
22858       return SDValue();
22859
22860     if (IsSEXT0 && IsVZero1) {
22861       assert(VT == LHS.getOperand(0).getValueType() && "Uexpected operand type");
22862       if (CC == ISD::SETEQ)
22863         return DAG.getNOT(DL, LHS.getOperand(0), VT);
22864       return LHS.getOperand(0);
22865     }
22866     if (IsSEXT1 && IsVZero0) {
22867       assert(VT == RHS.getOperand(0).getValueType() && "Uexpected operand type");
22868       if (CC == ISD::SETEQ)
22869         return DAG.getNOT(DL, RHS.getOperand(0), VT);
22870       return RHS.getOperand(0);
22871     }
22872   }
22873
22874   return SDValue();
22875 }
22876
22877 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
22878                                          SelectionDAG &DAG) {
22879   SDLoc dl(Load);
22880   MVT VT = Load->getSimpleValueType(0);
22881   MVT EVT = VT.getVectorElementType();
22882   SDValue Addr = Load->getOperand(1);
22883   SDValue NewAddr = DAG.getNode(
22884       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
22885       DAG.getConstant(Index * EVT.getStoreSize(), Addr.getSimpleValueType()));
22886
22887   SDValue NewLoad =
22888       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
22889                   DAG.getMachineFunction().getMachineMemOperand(
22890                       Load->getMemOperand(), 0, EVT.getStoreSize()));
22891   return NewLoad;
22892 }
22893
22894 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
22895                                       const X86Subtarget *Subtarget) {
22896   SDLoc dl(N);
22897   MVT VT = N->getOperand(1)->getSimpleValueType(0);
22898   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
22899          "X86insertps is only defined for v4x32");
22900
22901   SDValue Ld = N->getOperand(1);
22902   if (MayFoldLoad(Ld)) {
22903     // Extract the countS bits from the immediate so we can get the proper
22904     // address when narrowing the vector load to a specific element.
22905     // When the second source op is a memory address, insertps doesn't use
22906     // countS and just gets an f32 from that address.
22907     unsigned DestIndex =
22908         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
22909
22910     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
22911
22912     // Create this as a scalar to vector to match the instruction pattern.
22913     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
22914     // countS bits are ignored when loading from memory on insertps, which
22915     // means we don't need to explicitly set them to 0.
22916     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
22917                        LoadScalarToVector, N->getOperand(2));
22918   }
22919   return SDValue();
22920 }
22921
22922 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
22923   SDValue V0 = N->getOperand(0);
22924   SDValue V1 = N->getOperand(1);
22925   SDLoc DL(N);
22926   EVT VT = N->getValueType(0);
22927
22928   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
22929   // operands and changing the mask to 1. This saves us a bunch of
22930   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
22931   // x86InstrInfo knows how to commute this back after instruction selection
22932   // if it would help register allocation.
22933
22934   // TODO: If optimizing for size or a processor that doesn't suffer from
22935   // partial register update stalls, this should be transformed into a MOVSD
22936   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
22937
22938   if (VT == MVT::v2f64)
22939     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
22940       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
22941         SDValue NewMask = DAG.getConstant(1, MVT::i8);
22942         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
22943       }
22944
22945   return SDValue();
22946 }
22947
22948 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
22949 // as "sbb reg,reg", since it can be extended without zext and produces
22950 // an all-ones bit which is more useful than 0/1 in some cases.
22951 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
22952                                MVT VT) {
22953   if (VT == MVT::i8)
22954     return DAG.getNode(ISD::AND, DL, VT,
22955                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
22956                                    DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS),
22957                        DAG.getConstant(1, VT));
22958   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
22959   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
22960                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
22961                                  DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS));
22962 }
22963
22964 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
22965 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
22966                                    TargetLowering::DAGCombinerInfo &DCI,
22967                                    const X86Subtarget *Subtarget) {
22968   SDLoc DL(N);
22969   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
22970   SDValue EFLAGS = N->getOperand(1);
22971
22972   if (CC == X86::COND_A) {
22973     // Try to convert COND_A into COND_B in an attempt to facilitate
22974     // materializing "setb reg".
22975     //
22976     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
22977     // cannot take an immediate as its first operand.
22978     //
22979     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
22980         EFLAGS.getValueType().isInteger() &&
22981         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
22982       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
22983                                    EFLAGS.getNode()->getVTList(),
22984                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
22985       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
22986       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
22987     }
22988   }
22989
22990   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
22991   // a zext and produces an all-ones bit which is more useful than 0/1 in some
22992   // cases.
22993   if (CC == X86::COND_B)
22994     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
22995
22996   SDValue Flags;
22997
22998   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
22999   if (Flags.getNode()) {
23000     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23001     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
23002   }
23003
23004   return SDValue();
23005 }
23006
23007 // Optimize branch condition evaluation.
23008 //
23009 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
23010                                     TargetLowering::DAGCombinerInfo &DCI,
23011                                     const X86Subtarget *Subtarget) {
23012   SDLoc DL(N);
23013   SDValue Chain = N->getOperand(0);
23014   SDValue Dest = N->getOperand(1);
23015   SDValue EFLAGS = N->getOperand(3);
23016   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
23017
23018   SDValue Flags;
23019
23020   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23021   if (Flags.getNode()) {
23022     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23023     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
23024                        Flags);
23025   }
23026
23027   return SDValue();
23028 }
23029
23030 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
23031                                                          SelectionDAG &DAG) {
23032   // Take advantage of vector comparisons producing 0 or -1 in each lane to
23033   // optimize away operation when it's from a constant.
23034   //
23035   // The general transformation is:
23036   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
23037   //       AND(VECTOR_CMP(x,y), constant2)
23038   //    constant2 = UNARYOP(constant)
23039
23040   // Early exit if this isn't a vector operation, the operand of the
23041   // unary operation isn't a bitwise AND, or if the sizes of the operations
23042   // aren't the same.
23043   EVT VT = N->getValueType(0);
23044   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
23045       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
23046       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
23047     return SDValue();
23048
23049   // Now check that the other operand of the AND is a constant. We could
23050   // make the transformation for non-constant splats as well, but it's unclear
23051   // that would be a benefit as it would not eliminate any operations, just
23052   // perform one more step in scalar code before moving to the vector unit.
23053   if (BuildVectorSDNode *BV =
23054           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
23055     // Bail out if the vector isn't a constant.
23056     if (!BV->isConstant())
23057       return SDValue();
23058
23059     // Everything checks out. Build up the new and improved node.
23060     SDLoc DL(N);
23061     EVT IntVT = BV->getValueType(0);
23062     // Create a new constant of the appropriate type for the transformed
23063     // DAG.
23064     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
23065     // The AND node needs bitcasts to/from an integer vector type around it.
23066     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
23067     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
23068                                  N->getOperand(0)->getOperand(0), MaskConst);
23069     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
23070     return Res;
23071   }
23072
23073   return SDValue();
23074 }
23075
23076 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
23077                                         const X86Subtarget *Subtarget) {
23078   // First try to optimize away the conversion entirely when it's
23079   // conditionally from a constant. Vectors only.
23080   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
23081   if (Res != SDValue())
23082     return Res;
23083
23084   // Now move on to more general possibilities.
23085   SDValue Op0 = N->getOperand(0);
23086   EVT InVT = Op0->getValueType(0);
23087
23088   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
23089   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
23090     SDLoc dl(N);
23091     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
23092     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
23093     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
23094   }
23095
23096   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
23097   // a 32-bit target where SSE doesn't support i64->FP operations.
23098   if (Op0.getOpcode() == ISD::LOAD) {
23099     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
23100     EVT VT = Ld->getValueType(0);
23101     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
23102         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
23103         !Subtarget->is64Bit() && VT == MVT::i64) {
23104       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
23105           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
23106       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
23107       return FILDChain;
23108     }
23109   }
23110   return SDValue();
23111 }
23112
23113 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
23114 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
23115                                  X86TargetLowering::DAGCombinerInfo &DCI) {
23116   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
23117   // the result is either zero or one (depending on the input carry bit).
23118   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
23119   if (X86::isZeroNode(N->getOperand(0)) &&
23120       X86::isZeroNode(N->getOperand(1)) &&
23121       // We don't have a good way to replace an EFLAGS use, so only do this when
23122       // dead right now.
23123       SDValue(N, 1).use_empty()) {
23124     SDLoc DL(N);
23125     EVT VT = N->getValueType(0);
23126     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
23127     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
23128                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
23129                                            DAG.getConstant(X86::COND_B,MVT::i8),
23130                                            N->getOperand(2)),
23131                                DAG.getConstant(1, VT));
23132     return DCI.CombineTo(N, Res1, CarryOut);
23133   }
23134
23135   return SDValue();
23136 }
23137
23138 // fold (add Y, (sete  X, 0)) -> adc  0, Y
23139 //      (add Y, (setne X, 0)) -> sbb -1, Y
23140 //      (sub (sete  X, 0), Y) -> sbb  0, Y
23141 //      (sub (setne X, 0), Y) -> adc -1, Y
23142 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
23143   SDLoc DL(N);
23144
23145   // Look through ZExts.
23146   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
23147   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
23148     return SDValue();
23149
23150   SDValue SetCC = Ext.getOperand(0);
23151   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
23152     return SDValue();
23153
23154   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
23155   if (CC != X86::COND_E && CC != X86::COND_NE)
23156     return SDValue();
23157
23158   SDValue Cmp = SetCC.getOperand(1);
23159   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
23160       !X86::isZeroNode(Cmp.getOperand(1)) ||
23161       !Cmp.getOperand(0).getValueType().isInteger())
23162     return SDValue();
23163
23164   SDValue CmpOp0 = Cmp.getOperand(0);
23165   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
23166                                DAG.getConstant(1, CmpOp0.getValueType()));
23167
23168   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
23169   if (CC == X86::COND_NE)
23170     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
23171                        DL, OtherVal.getValueType(), OtherVal,
23172                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
23173   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
23174                      DL, OtherVal.getValueType(), OtherVal,
23175                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
23176 }
23177
23178 /// PerformADDCombine - Do target-specific dag combines on integer adds.
23179 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
23180                                  const X86Subtarget *Subtarget) {
23181   EVT VT = N->getValueType(0);
23182   SDValue Op0 = N->getOperand(0);
23183   SDValue Op1 = N->getOperand(1);
23184
23185   // Try to synthesize horizontal adds from adds of shuffles.
23186   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23187        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23188       isHorizontalBinOp(Op0, Op1, true))
23189     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
23190
23191   return OptimizeConditionalInDecrement(N, DAG);
23192 }
23193
23194 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
23195                                  const X86Subtarget *Subtarget) {
23196   SDValue Op0 = N->getOperand(0);
23197   SDValue Op1 = N->getOperand(1);
23198
23199   // X86 can't encode an immediate LHS of a sub. See if we can push the
23200   // negation into a preceding instruction.
23201   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
23202     // If the RHS of the sub is a XOR with one use and a constant, invert the
23203     // immediate. Then add one to the LHS of the sub so we can turn
23204     // X-Y -> X+~Y+1, saving one register.
23205     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
23206         isa<ConstantSDNode>(Op1.getOperand(1))) {
23207       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
23208       EVT VT = Op0.getValueType();
23209       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
23210                                    Op1.getOperand(0),
23211                                    DAG.getConstant(~XorC, VT));
23212       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
23213                          DAG.getConstant(C->getAPIntValue()+1, VT));
23214     }
23215   }
23216
23217   // Try to synthesize horizontal adds from adds of shuffles.
23218   EVT VT = N->getValueType(0);
23219   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23220        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23221       isHorizontalBinOp(Op0, Op1, true))
23222     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
23223
23224   return OptimizeConditionalInDecrement(N, DAG);
23225 }
23226
23227 /// performVZEXTCombine - Performs build vector combines
23228 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
23229                                    TargetLowering::DAGCombinerInfo &DCI,
23230                                    const X86Subtarget *Subtarget) {
23231   SDLoc DL(N);
23232   MVT VT = N->getSimpleValueType(0);
23233   SDValue Op = N->getOperand(0);
23234   MVT OpVT = Op.getSimpleValueType();
23235   MVT OpEltVT = OpVT.getVectorElementType();
23236   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
23237
23238   // (vzext (bitcast (vzext (x)) -> (vzext x)
23239   SDValue V = Op;
23240   while (V.getOpcode() == ISD::BITCAST)
23241     V = V.getOperand(0);
23242
23243   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
23244     MVT InnerVT = V.getSimpleValueType();
23245     MVT InnerEltVT = InnerVT.getVectorElementType();
23246
23247     // If the element sizes match exactly, we can just do one larger vzext. This
23248     // is always an exact type match as vzext operates on integer types.
23249     if (OpEltVT == InnerEltVT) {
23250       assert(OpVT == InnerVT && "Types must match for vzext!");
23251       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
23252     }
23253
23254     // The only other way we can combine them is if only a single element of the
23255     // inner vzext is used in the input to the outer vzext.
23256     if (InnerEltVT.getSizeInBits() < InputBits)
23257       return SDValue();
23258
23259     // In this case, the inner vzext is completely dead because we're going to
23260     // only look at bits inside of the low element. Just do the outer vzext on
23261     // a bitcast of the input to the inner.
23262     return DAG.getNode(X86ISD::VZEXT, DL, VT,
23263                        DAG.getNode(ISD::BITCAST, DL, OpVT, V));
23264   }
23265
23266   // Check if we can bypass extracting and re-inserting an element of an input
23267   // vector. Essentialy:
23268   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
23269   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
23270       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
23271       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
23272     SDValue ExtractedV = V.getOperand(0);
23273     SDValue OrigV = ExtractedV.getOperand(0);
23274     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
23275       if (ExtractIdx->getZExtValue() == 0) {
23276         MVT OrigVT = OrigV.getSimpleValueType();
23277         // Extract a subvector if necessary...
23278         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
23279           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
23280           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
23281                                     OrigVT.getVectorNumElements() / Ratio);
23282           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
23283                               DAG.getIntPtrConstant(0));
23284         }
23285         Op = DAG.getNode(ISD::BITCAST, DL, OpVT, OrigV);
23286         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
23287       }
23288   }
23289
23290   return SDValue();
23291 }
23292
23293 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
23294                                              DAGCombinerInfo &DCI) const {
23295   SelectionDAG &DAG = DCI.DAG;
23296   switch (N->getOpcode()) {
23297   default: break;
23298   case ISD::EXTRACT_VECTOR_ELT:
23299     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
23300   case ISD::VSELECT:
23301   case ISD::SELECT:
23302   case X86ISD::SHRUNKBLEND:
23303     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
23304   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
23305   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
23306   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
23307   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
23308   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
23309   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
23310   case ISD::SHL:
23311   case ISD::SRA:
23312   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
23313   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
23314   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
23315   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
23316   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
23317   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
23318   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
23319   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
23320   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
23321   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
23322   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
23323   case X86ISD::FXOR:
23324   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
23325   case X86ISD::FMIN:
23326   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
23327   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
23328   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
23329   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
23330   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
23331   case ISD::ANY_EXTEND:
23332   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
23333   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
23334   case ISD::SIGN_EXTEND_INREG:
23335     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
23336   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
23337   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
23338   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
23339   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
23340   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
23341   case X86ISD::SHUFP:       // Handle all target specific shuffles
23342   case X86ISD::PALIGNR:
23343   case X86ISD::UNPCKH:
23344   case X86ISD::UNPCKL:
23345   case X86ISD::MOVHLPS:
23346   case X86ISD::MOVLHPS:
23347   case X86ISD::PSHUFB:
23348   case X86ISD::PSHUFD:
23349   case X86ISD::PSHUFHW:
23350   case X86ISD::PSHUFLW:
23351   case X86ISD::MOVSS:
23352   case X86ISD::MOVSD:
23353   case X86ISD::VPERMILPI:
23354   case X86ISD::VPERM2X128:
23355   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
23356   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
23357   case ISD::INTRINSIC_WO_CHAIN:
23358     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
23359   case X86ISD::INSERTPS: {
23360     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
23361       return PerformINSERTPSCombine(N, DAG, Subtarget);
23362     break;
23363   }
23364   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
23365   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DAG, Subtarget);
23366   }
23367
23368   return SDValue();
23369 }
23370
23371 /// isTypeDesirableForOp - Return true if the target has native support for
23372 /// the specified value type and it is 'desirable' to use the type for the
23373 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
23374 /// instruction encodings are longer and some i16 instructions are slow.
23375 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
23376   if (!isTypeLegal(VT))
23377     return false;
23378   if (VT != MVT::i16)
23379     return true;
23380
23381   switch (Opc) {
23382   default:
23383     return true;
23384   case ISD::LOAD:
23385   case ISD::SIGN_EXTEND:
23386   case ISD::ZERO_EXTEND:
23387   case ISD::ANY_EXTEND:
23388   case ISD::SHL:
23389   case ISD::SRL:
23390   case ISD::SUB:
23391   case ISD::ADD:
23392   case ISD::MUL:
23393   case ISD::AND:
23394   case ISD::OR:
23395   case ISD::XOR:
23396     return false;
23397   }
23398 }
23399
23400 /// IsDesirableToPromoteOp - This method query the target whether it is
23401 /// beneficial for dag combiner to promote the specified node. If true, it
23402 /// should return the desired promotion type by reference.
23403 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
23404   EVT VT = Op.getValueType();
23405   if (VT != MVT::i16)
23406     return false;
23407
23408   bool Promote = false;
23409   bool Commute = false;
23410   switch (Op.getOpcode()) {
23411   default: break;
23412   case ISD::LOAD: {
23413     LoadSDNode *LD = cast<LoadSDNode>(Op);
23414     // If the non-extending load has a single use and it's not live out, then it
23415     // might be folded.
23416     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
23417                                                      Op.hasOneUse()*/) {
23418       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
23419              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
23420         // The only case where we'd want to promote LOAD (rather then it being
23421         // promoted as an operand is when it's only use is liveout.
23422         if (UI->getOpcode() != ISD::CopyToReg)
23423           return false;
23424       }
23425     }
23426     Promote = true;
23427     break;
23428   }
23429   case ISD::SIGN_EXTEND:
23430   case ISD::ZERO_EXTEND:
23431   case ISD::ANY_EXTEND:
23432     Promote = true;
23433     break;
23434   case ISD::SHL:
23435   case ISD::SRL: {
23436     SDValue N0 = Op.getOperand(0);
23437     // Look out for (store (shl (load), x)).
23438     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
23439       return false;
23440     Promote = true;
23441     break;
23442   }
23443   case ISD::ADD:
23444   case ISD::MUL:
23445   case ISD::AND:
23446   case ISD::OR:
23447   case ISD::XOR:
23448     Commute = true;
23449     // fallthrough
23450   case ISD::SUB: {
23451     SDValue N0 = Op.getOperand(0);
23452     SDValue N1 = Op.getOperand(1);
23453     if (!Commute && MayFoldLoad(N1))
23454       return false;
23455     // Avoid disabling potential load folding opportunities.
23456     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
23457       return false;
23458     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
23459       return false;
23460     Promote = true;
23461   }
23462   }
23463
23464   PVT = MVT::i32;
23465   return Promote;
23466 }
23467
23468 //===----------------------------------------------------------------------===//
23469 //                           X86 Inline Assembly Support
23470 //===----------------------------------------------------------------------===//
23471
23472 namespace {
23473   // Helper to match a string separated by whitespace.
23474   bool matchAsmImpl(StringRef s, ArrayRef<const StringRef *> args) {
23475     s = s.substr(s.find_first_not_of(" \t")); // Skip leading whitespace.
23476
23477     for (unsigned i = 0, e = args.size(); i != e; ++i) {
23478       StringRef piece(*args[i]);
23479       if (!s.startswith(piece)) // Check if the piece matches.
23480         return false;
23481
23482       s = s.substr(piece.size());
23483       StringRef::size_type pos = s.find_first_not_of(" \t");
23484       if (pos == 0) // We matched a prefix.
23485         return false;
23486
23487       s = s.substr(pos);
23488     }
23489
23490     return s.empty();
23491   }
23492   const VariadicFunction1<bool, StringRef, StringRef, matchAsmImpl> matchAsm={};
23493 }
23494
23495 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
23496
23497   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
23498     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
23499         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
23500         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
23501
23502       if (AsmPieces.size() == 3)
23503         return true;
23504       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
23505         return true;
23506     }
23507   }
23508   return false;
23509 }
23510
23511 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
23512   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
23513
23514   std::string AsmStr = IA->getAsmString();
23515
23516   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
23517   if (!Ty || Ty->getBitWidth() % 16 != 0)
23518     return false;
23519
23520   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
23521   SmallVector<StringRef, 4> AsmPieces;
23522   SplitString(AsmStr, AsmPieces, ";\n");
23523
23524   switch (AsmPieces.size()) {
23525   default: return false;
23526   case 1:
23527     // FIXME: this should verify that we are targeting a 486 or better.  If not,
23528     // we will turn this bswap into something that will be lowered to logical
23529     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
23530     // lower so don't worry about this.
23531     // bswap $0
23532     if (matchAsm(AsmPieces[0], "bswap", "$0") ||
23533         matchAsm(AsmPieces[0], "bswapl", "$0") ||
23534         matchAsm(AsmPieces[0], "bswapq", "$0") ||
23535         matchAsm(AsmPieces[0], "bswap", "${0:q}") ||
23536         matchAsm(AsmPieces[0], "bswapl", "${0:q}") ||
23537         matchAsm(AsmPieces[0], "bswapq", "${0:q}")) {
23538       // No need to check constraints, nothing other than the equivalent of
23539       // "=r,0" would be valid here.
23540       return IntrinsicLowering::LowerToByteSwap(CI);
23541     }
23542
23543     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
23544     if (CI->getType()->isIntegerTy(16) &&
23545         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
23546         (matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") ||
23547          matchAsm(AsmPieces[0], "rolw", "$$8,", "${0:w}"))) {
23548       AsmPieces.clear();
23549       const std::string &ConstraintsStr = IA->getConstraintString();
23550       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
23551       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
23552       if (clobbersFlagRegisters(AsmPieces))
23553         return IntrinsicLowering::LowerToByteSwap(CI);
23554     }
23555     break;
23556   case 3:
23557     if (CI->getType()->isIntegerTy(32) &&
23558         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
23559         matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") &&
23560         matchAsm(AsmPieces[1], "rorl", "$$16,", "$0") &&
23561         matchAsm(AsmPieces[2], "rorw", "$$8,", "${0:w}")) {
23562       AsmPieces.clear();
23563       const std::string &ConstraintsStr = IA->getConstraintString();
23564       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
23565       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
23566       if (clobbersFlagRegisters(AsmPieces))
23567         return IntrinsicLowering::LowerToByteSwap(CI);
23568     }
23569
23570     if (CI->getType()->isIntegerTy(64)) {
23571       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
23572       if (Constraints.size() >= 2 &&
23573           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
23574           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
23575         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
23576         if (matchAsm(AsmPieces[0], "bswap", "%eax") &&
23577             matchAsm(AsmPieces[1], "bswap", "%edx") &&
23578             matchAsm(AsmPieces[2], "xchgl", "%eax,", "%edx"))
23579           return IntrinsicLowering::LowerToByteSwap(CI);
23580       }
23581     }
23582     break;
23583   }
23584   return false;
23585 }
23586
23587 /// getConstraintType - Given a constraint letter, return the type of
23588 /// constraint it is for this target.
23589 X86TargetLowering::ConstraintType
23590 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
23591   if (Constraint.size() == 1) {
23592     switch (Constraint[0]) {
23593     case 'R':
23594     case 'q':
23595     case 'Q':
23596     case 'f':
23597     case 't':
23598     case 'u':
23599     case 'y':
23600     case 'x':
23601     case 'Y':
23602     case 'l':
23603       return C_RegisterClass;
23604     case 'a':
23605     case 'b':
23606     case 'c':
23607     case 'd':
23608     case 'S':
23609     case 'D':
23610     case 'A':
23611       return C_Register;
23612     case 'I':
23613     case 'J':
23614     case 'K':
23615     case 'L':
23616     case 'M':
23617     case 'N':
23618     case 'G':
23619     case 'C':
23620     case 'e':
23621     case 'Z':
23622       return C_Other;
23623     default:
23624       break;
23625     }
23626   }
23627   return TargetLowering::getConstraintType(Constraint);
23628 }
23629
23630 /// Examine constraint type and operand type and determine a weight value.
23631 /// This object must already have been set up with the operand type
23632 /// and the current alternative constraint selected.
23633 TargetLowering::ConstraintWeight
23634   X86TargetLowering::getSingleConstraintMatchWeight(
23635     AsmOperandInfo &info, const char *constraint) const {
23636   ConstraintWeight weight = CW_Invalid;
23637   Value *CallOperandVal = info.CallOperandVal;
23638     // If we don't have a value, we can't do a match,
23639     // but allow it at the lowest weight.
23640   if (!CallOperandVal)
23641     return CW_Default;
23642   Type *type = CallOperandVal->getType();
23643   // Look at the constraint type.
23644   switch (*constraint) {
23645   default:
23646     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
23647   case 'R':
23648   case 'q':
23649   case 'Q':
23650   case 'a':
23651   case 'b':
23652   case 'c':
23653   case 'd':
23654   case 'S':
23655   case 'D':
23656   case 'A':
23657     if (CallOperandVal->getType()->isIntegerTy())
23658       weight = CW_SpecificReg;
23659     break;
23660   case 'f':
23661   case 't':
23662   case 'u':
23663     if (type->isFloatingPointTy())
23664       weight = CW_SpecificReg;
23665     break;
23666   case 'y':
23667     if (type->isX86_MMXTy() && Subtarget->hasMMX())
23668       weight = CW_SpecificReg;
23669     break;
23670   case 'x':
23671   case 'Y':
23672     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
23673         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
23674       weight = CW_Register;
23675     break;
23676   case 'I':
23677     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
23678       if (C->getZExtValue() <= 31)
23679         weight = CW_Constant;
23680     }
23681     break;
23682   case 'J':
23683     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23684       if (C->getZExtValue() <= 63)
23685         weight = CW_Constant;
23686     }
23687     break;
23688   case 'K':
23689     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23690       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
23691         weight = CW_Constant;
23692     }
23693     break;
23694   case 'L':
23695     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23696       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
23697         weight = CW_Constant;
23698     }
23699     break;
23700   case 'M':
23701     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23702       if (C->getZExtValue() <= 3)
23703         weight = CW_Constant;
23704     }
23705     break;
23706   case 'N':
23707     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23708       if (C->getZExtValue() <= 0xff)
23709         weight = CW_Constant;
23710     }
23711     break;
23712   case 'G':
23713   case 'C':
23714     if (dyn_cast<ConstantFP>(CallOperandVal)) {
23715       weight = CW_Constant;
23716     }
23717     break;
23718   case 'e':
23719     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23720       if ((C->getSExtValue() >= -0x80000000LL) &&
23721           (C->getSExtValue() <= 0x7fffffffLL))
23722         weight = CW_Constant;
23723     }
23724     break;
23725   case 'Z':
23726     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23727       if (C->getZExtValue() <= 0xffffffff)
23728         weight = CW_Constant;
23729     }
23730     break;
23731   }
23732   return weight;
23733 }
23734
23735 /// LowerXConstraint - try to replace an X constraint, which matches anything,
23736 /// with another that has more specific requirements based on the type of the
23737 /// corresponding operand.
23738 const char *X86TargetLowering::
23739 LowerXConstraint(EVT ConstraintVT) const {
23740   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
23741   // 'f' like normal targets.
23742   if (ConstraintVT.isFloatingPoint()) {
23743     if (Subtarget->hasSSE2())
23744       return "Y";
23745     if (Subtarget->hasSSE1())
23746       return "x";
23747   }
23748
23749   return TargetLowering::LowerXConstraint(ConstraintVT);
23750 }
23751
23752 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
23753 /// vector.  If it is invalid, don't add anything to Ops.
23754 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
23755                                                      std::string &Constraint,
23756                                                      std::vector<SDValue>&Ops,
23757                                                      SelectionDAG &DAG) const {
23758   SDValue Result;
23759
23760   // Only support length 1 constraints for now.
23761   if (Constraint.length() > 1) return;
23762
23763   char ConstraintLetter = Constraint[0];
23764   switch (ConstraintLetter) {
23765   default: break;
23766   case 'I':
23767     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23768       if (C->getZExtValue() <= 31) {
23769         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23770         break;
23771       }
23772     }
23773     return;
23774   case 'J':
23775     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23776       if (C->getZExtValue() <= 63) {
23777         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23778         break;
23779       }
23780     }
23781     return;
23782   case 'K':
23783     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23784       if (isInt<8>(C->getSExtValue())) {
23785         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23786         break;
23787       }
23788     }
23789     return;
23790   case 'L':
23791     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23792       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
23793           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
23794         Result = DAG.getTargetConstant(C->getSExtValue(), Op.getValueType());
23795         break;
23796       }
23797     }
23798     return;
23799   case 'M':
23800     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23801       if (C->getZExtValue() <= 3) {
23802         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23803         break;
23804       }
23805     }
23806     return;
23807   case 'N':
23808     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23809       if (C->getZExtValue() <= 255) {
23810         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23811         break;
23812       }
23813     }
23814     return;
23815   case 'O':
23816     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23817       if (C->getZExtValue() <= 127) {
23818         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23819         break;
23820       }
23821     }
23822     return;
23823   case 'e': {
23824     // 32-bit signed value
23825     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23826       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
23827                                            C->getSExtValue())) {
23828         // Widen to 64 bits here to get it sign extended.
23829         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
23830         break;
23831       }
23832     // FIXME gcc accepts some relocatable values here too, but only in certain
23833     // memory models; it's complicated.
23834     }
23835     return;
23836   }
23837   case 'Z': {
23838     // 32-bit unsigned value
23839     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23840       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
23841                                            C->getZExtValue())) {
23842         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23843         break;
23844       }
23845     }
23846     // FIXME gcc accepts some relocatable values here too, but only in certain
23847     // memory models; it's complicated.
23848     return;
23849   }
23850   case 'i': {
23851     // Literal immediates are always ok.
23852     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
23853       // Widen to 64 bits here to get it sign extended.
23854       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
23855       break;
23856     }
23857
23858     // In any sort of PIC mode addresses need to be computed at runtime by
23859     // adding in a register or some sort of table lookup.  These can't
23860     // be used as immediates.
23861     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
23862       return;
23863
23864     // If we are in non-pic codegen mode, we allow the address of a global (with
23865     // an optional displacement) to be used with 'i'.
23866     GlobalAddressSDNode *GA = nullptr;
23867     int64_t Offset = 0;
23868
23869     // Match either (GA), (GA+C), (GA+C1+C2), etc.
23870     while (1) {
23871       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
23872         Offset += GA->getOffset();
23873         break;
23874       } else if (Op.getOpcode() == ISD::ADD) {
23875         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
23876           Offset += C->getZExtValue();
23877           Op = Op.getOperand(0);
23878           continue;
23879         }
23880       } else if (Op.getOpcode() == ISD::SUB) {
23881         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
23882           Offset += -C->getZExtValue();
23883           Op = Op.getOperand(0);
23884           continue;
23885         }
23886       }
23887
23888       // Otherwise, this isn't something we can handle, reject it.
23889       return;
23890     }
23891
23892     const GlobalValue *GV = GA->getGlobal();
23893     // If we require an extra load to get this address, as in PIC mode, we
23894     // can't accept it.
23895     if (isGlobalStubReference(
23896             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
23897       return;
23898
23899     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
23900                                         GA->getValueType(0), Offset);
23901     break;
23902   }
23903   }
23904
23905   if (Result.getNode()) {
23906     Ops.push_back(Result);
23907     return;
23908   }
23909   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
23910 }
23911
23912 std::pair<unsigned, const TargetRegisterClass*>
23913 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
23914                                                 MVT VT) const {
23915   // First, see if this is a constraint that directly corresponds to an LLVM
23916   // register class.
23917   if (Constraint.size() == 1) {
23918     // GCC Constraint Letters
23919     switch (Constraint[0]) {
23920     default: break;
23921       // TODO: Slight differences here in allocation order and leaving
23922       // RIP in the class. Do they matter any more here than they do
23923       // in the normal allocation?
23924     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
23925       if (Subtarget->is64Bit()) {
23926         if (VT == MVT::i32 || VT == MVT::f32)
23927           return std::make_pair(0U, &X86::GR32RegClass);
23928         if (VT == MVT::i16)
23929           return std::make_pair(0U, &X86::GR16RegClass);
23930         if (VT == MVT::i8 || VT == MVT::i1)
23931           return std::make_pair(0U, &X86::GR8RegClass);
23932         if (VT == MVT::i64 || VT == MVT::f64)
23933           return std::make_pair(0U, &X86::GR64RegClass);
23934         break;
23935       }
23936       // 32-bit fallthrough
23937     case 'Q':   // Q_REGS
23938       if (VT == MVT::i32 || VT == MVT::f32)
23939         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
23940       if (VT == MVT::i16)
23941         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
23942       if (VT == MVT::i8 || VT == MVT::i1)
23943         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
23944       if (VT == MVT::i64)
23945         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
23946       break;
23947     case 'r':   // GENERAL_REGS
23948     case 'l':   // INDEX_REGS
23949       if (VT == MVT::i8 || VT == MVT::i1)
23950         return std::make_pair(0U, &X86::GR8RegClass);
23951       if (VT == MVT::i16)
23952         return std::make_pair(0U, &X86::GR16RegClass);
23953       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
23954         return std::make_pair(0U, &X86::GR32RegClass);
23955       return std::make_pair(0U, &X86::GR64RegClass);
23956     case 'R':   // LEGACY_REGS
23957       if (VT == MVT::i8 || VT == MVT::i1)
23958         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
23959       if (VT == MVT::i16)
23960         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
23961       if (VT == MVT::i32 || !Subtarget->is64Bit())
23962         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
23963       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
23964     case 'f':  // FP Stack registers.
23965       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
23966       // value to the correct fpstack register class.
23967       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
23968         return std::make_pair(0U, &X86::RFP32RegClass);
23969       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
23970         return std::make_pair(0U, &X86::RFP64RegClass);
23971       return std::make_pair(0U, &X86::RFP80RegClass);
23972     case 'y':   // MMX_REGS if MMX allowed.
23973       if (!Subtarget->hasMMX()) break;
23974       return std::make_pair(0U, &X86::VR64RegClass);
23975     case 'Y':   // SSE_REGS if SSE2 allowed
23976       if (!Subtarget->hasSSE2()) break;
23977       // FALL THROUGH.
23978     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
23979       if (!Subtarget->hasSSE1()) break;
23980
23981       switch (VT.SimpleTy) {
23982       default: break;
23983       // Scalar SSE types.
23984       case MVT::f32:
23985       case MVT::i32:
23986         return std::make_pair(0U, &X86::FR32RegClass);
23987       case MVT::f64:
23988       case MVT::i64:
23989         return std::make_pair(0U, &X86::FR64RegClass);
23990       // Vector types.
23991       case MVT::v16i8:
23992       case MVT::v8i16:
23993       case MVT::v4i32:
23994       case MVT::v2i64:
23995       case MVT::v4f32:
23996       case MVT::v2f64:
23997         return std::make_pair(0U, &X86::VR128RegClass);
23998       // AVX types.
23999       case MVT::v32i8:
24000       case MVT::v16i16:
24001       case MVT::v8i32:
24002       case MVT::v4i64:
24003       case MVT::v8f32:
24004       case MVT::v4f64:
24005         return std::make_pair(0U, &X86::VR256RegClass);
24006       case MVT::v8f64:
24007       case MVT::v16f32:
24008       case MVT::v16i32:
24009       case MVT::v8i64:
24010         return std::make_pair(0U, &X86::VR512RegClass);
24011       }
24012       break;
24013     }
24014   }
24015
24016   // Use the default implementation in TargetLowering to convert the register
24017   // constraint into a member of a register class.
24018   std::pair<unsigned, const TargetRegisterClass*> Res;
24019   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
24020
24021   // Not found as a standard register?
24022   if (!Res.second) {
24023     // Map st(0) -> st(7) -> ST0
24024     if (Constraint.size() == 7 && Constraint[0] == '{' &&
24025         tolower(Constraint[1]) == 's' &&
24026         tolower(Constraint[2]) == 't' &&
24027         Constraint[3] == '(' &&
24028         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
24029         Constraint[5] == ')' &&
24030         Constraint[6] == '}') {
24031
24032       Res.first = X86::FP0+Constraint[4]-'0';
24033       Res.second = &X86::RFP80RegClass;
24034       return Res;
24035     }
24036
24037     // GCC allows "st(0)" to be called just plain "st".
24038     if (StringRef("{st}").equals_lower(Constraint)) {
24039       Res.first = X86::FP0;
24040       Res.second = &X86::RFP80RegClass;
24041       return Res;
24042     }
24043
24044     // flags -> EFLAGS
24045     if (StringRef("{flags}").equals_lower(Constraint)) {
24046       Res.first = X86::EFLAGS;
24047       Res.second = &X86::CCRRegClass;
24048       return Res;
24049     }
24050
24051     // 'A' means EAX + EDX.
24052     if (Constraint == "A") {
24053       Res.first = X86::EAX;
24054       Res.second = &X86::GR32_ADRegClass;
24055       return Res;
24056     }
24057     return Res;
24058   }
24059
24060   // Otherwise, check to see if this is a register class of the wrong value
24061   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
24062   // turn into {ax},{dx}.
24063   if (Res.second->hasType(VT))
24064     return Res;   // Correct type already, nothing to do.
24065
24066   // All of the single-register GCC register classes map their values onto
24067   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
24068   // really want an 8-bit or 32-bit register, map to the appropriate register
24069   // class and return the appropriate register.
24070   if (Res.second == &X86::GR16RegClass) {
24071     if (VT == MVT::i8 || VT == MVT::i1) {
24072       unsigned DestReg = 0;
24073       switch (Res.first) {
24074       default: break;
24075       case X86::AX: DestReg = X86::AL; break;
24076       case X86::DX: DestReg = X86::DL; break;
24077       case X86::CX: DestReg = X86::CL; break;
24078       case X86::BX: DestReg = X86::BL; break;
24079       }
24080       if (DestReg) {
24081         Res.first = DestReg;
24082         Res.second = &X86::GR8RegClass;
24083       }
24084     } else if (VT == MVT::i32 || VT == MVT::f32) {
24085       unsigned DestReg = 0;
24086       switch (Res.first) {
24087       default: break;
24088       case X86::AX: DestReg = X86::EAX; break;
24089       case X86::DX: DestReg = X86::EDX; break;
24090       case X86::CX: DestReg = X86::ECX; break;
24091       case X86::BX: DestReg = X86::EBX; break;
24092       case X86::SI: DestReg = X86::ESI; break;
24093       case X86::DI: DestReg = X86::EDI; break;
24094       case X86::BP: DestReg = X86::EBP; break;
24095       case X86::SP: DestReg = X86::ESP; break;
24096       }
24097       if (DestReg) {
24098         Res.first = DestReg;
24099         Res.second = &X86::GR32RegClass;
24100       }
24101     } else if (VT == MVT::i64 || VT == MVT::f64) {
24102       unsigned DestReg = 0;
24103       switch (Res.first) {
24104       default: break;
24105       case X86::AX: DestReg = X86::RAX; break;
24106       case X86::DX: DestReg = X86::RDX; break;
24107       case X86::CX: DestReg = X86::RCX; break;
24108       case X86::BX: DestReg = X86::RBX; break;
24109       case X86::SI: DestReg = X86::RSI; break;
24110       case X86::DI: DestReg = X86::RDI; break;
24111       case X86::BP: DestReg = X86::RBP; break;
24112       case X86::SP: DestReg = X86::RSP; break;
24113       }
24114       if (DestReg) {
24115         Res.first = DestReg;
24116         Res.second = &X86::GR64RegClass;
24117       }
24118     }
24119   } else if (Res.second == &X86::FR32RegClass ||
24120              Res.second == &X86::FR64RegClass ||
24121              Res.second == &X86::VR128RegClass ||
24122              Res.second == &X86::VR256RegClass ||
24123              Res.second == &X86::FR32XRegClass ||
24124              Res.second == &X86::FR64XRegClass ||
24125              Res.second == &X86::VR128XRegClass ||
24126              Res.second == &X86::VR256XRegClass ||
24127              Res.second == &X86::VR512RegClass) {
24128     // Handle references to XMM physical registers that got mapped into the
24129     // wrong class.  This can happen with constraints like {xmm0} where the
24130     // target independent register mapper will just pick the first match it can
24131     // find, ignoring the required type.
24132
24133     if (VT == MVT::f32 || VT == MVT::i32)
24134       Res.second = &X86::FR32RegClass;
24135     else if (VT == MVT::f64 || VT == MVT::i64)
24136       Res.second = &X86::FR64RegClass;
24137     else if (X86::VR128RegClass.hasType(VT))
24138       Res.second = &X86::VR128RegClass;
24139     else if (X86::VR256RegClass.hasType(VT))
24140       Res.second = &X86::VR256RegClass;
24141     else if (X86::VR512RegClass.hasType(VT))
24142       Res.second = &X86::VR512RegClass;
24143   }
24144
24145   return Res;
24146 }
24147
24148 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
24149                                             Type *Ty) const {
24150   // Scaling factors are not free at all.
24151   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
24152   // will take 2 allocations in the out of order engine instead of 1
24153   // for plain addressing mode, i.e. inst (reg1).
24154   // E.g.,
24155   // vaddps (%rsi,%drx), %ymm0, %ymm1
24156   // Requires two allocations (one for the load, one for the computation)
24157   // whereas:
24158   // vaddps (%rsi), %ymm0, %ymm1
24159   // Requires just 1 allocation, i.e., freeing allocations for other operations
24160   // and having less micro operations to execute.
24161   //
24162   // For some X86 architectures, this is even worse because for instance for
24163   // stores, the complex addressing mode forces the instruction to use the
24164   // "load" ports instead of the dedicated "store" port.
24165   // E.g., on Haswell:
24166   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
24167   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
24168   if (isLegalAddressingMode(AM, Ty))
24169     // Scale represents reg2 * scale, thus account for 1
24170     // as soon as we use a second register.
24171     return AM.Scale != 0;
24172   return -1;
24173 }
24174
24175 bool X86TargetLowering::isTargetFTOL() const {
24176   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
24177 }