lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/PseudoSourceValue.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/SmallSet.h"
  39 #include "llvm/ADT/StringExtras.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include "llvm/Support/raw_ostream.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  49                        SDValue V2);
  50
  51 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  52   : TargetLowering(TM) {
  53   Subtarget = &TM.getSubtarget<X86Subtarget>();
  54   X86ScalarSSEf64 = Subtarget->hasSSE2();
  55   X86ScalarSSEf32 = Subtarget->hasSSE1();
  56   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  57
  58   RegInfo = TM.getRegisterInfo();
  59   TD = getTargetData();
  60
  61   // Set up the TargetLowering object.
  62
  63   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  64   setShiftAmountType(MVT::i8);
  65   setBooleanContents(ZeroOrOneBooleanContent);
  66   setSchedulingPreference(SchedulingForRegPressure);
  67   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  68   setStackPointerRegisterToSaveRestore(X86StackPtr);
  69
  70   if (Subtarget->isTargetDarwin()) {
  71     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  72     setUseUnderscoreSetJmp(false);
  73     setUseUnderscoreLongJmp(false);
  74   } else if (Subtarget->isTargetMingw()) {
  75     // MS runtime is weird: it exports _setjmp, but longjmp!
  76     setUseUnderscoreSetJmp(true);
  77     setUseUnderscoreLongJmp(false);
  78   } else {
  79     setUseUnderscoreSetJmp(true);
  80     setUseUnderscoreLongJmp(true);
  81   }
  82
  83   // Set up the register classes.
  84   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  85   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  86   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  87   if (Subtarget->is64Bit())
  88     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  89
  90   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  91
  92   // We don't accept any truncstore of integer registers.
  93   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  94   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  96   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  98   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
  99
 100   // SETOEQ and SETUNE require checking two conditions.
 101   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 102   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 104   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 107
 108   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 109   // operation.
 110   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 113
 114   if (Subtarget->is64Bit()) {
 115     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 117   } else if (!UseSoftFloat) {
 118     if (X86ScalarSSEf64) {
 119       // We have an impenetrably clever algorithm for ui64->double only.
 120       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 121     }
 122     // We have an algorithm for SSE2, and we turn this into a 64-bit
 123     // FILD for other targets.
 124     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 125   }
 126
 127   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 128   // this operation.
 129   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 130   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 131
 132   if (!UseSoftFloat) {
 133     // SSE has no i16 to fp conversion, only i32
 134     if (X86ScalarSSEf32) {
 135       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 136       // f32 and f64 cases are Legal, f80 case is not
 137       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 138     } else {
 139       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 140       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 141     }
 142   } else {
 143     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 144     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 145   }
 146
 147   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 148   // are Legal, f80 is custom lowered.
 149   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 150   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 151
 152   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 153   // this operation.
 154   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 155   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 156
 157   if (X86ScalarSSEf32) {
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 159     // f32 and f64 cases are Legal, f80 case is not
 160     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 161   } else {
 162     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 163     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 164   }
 165
 166   // Handle FP_TO_UINT by promoting the destination to a larger signed
 167   // conversion.
 168   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 169   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 170   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 171
 172   if (Subtarget->is64Bit()) {
 173     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 174     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 175   } else if (!UseSoftFloat) {
 176     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 177       // Expand FP_TO_UINT into a select.
 178       // FIXME: We would like to use a Custom expander here eventually to do
 179       // the optimal thing for SSE vs. the default expansion in the legalizer.
 180       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 181     else
 182       // With SSE3 we can use fisttpll to convert to a signed i64; without
 183       // SSE, we're stuck with a fistpll.
 184       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 185   }
 186
 187   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 188   if (!X86ScalarSSEf64) {
 189     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 190     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 191   }
 192
 193   // Scalar integer divide and remainder are lowered to use operations that
 194   // produce two results, to match the available instructions. This exposes
 195   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 196   // into a single instruction.
 197   //
 198   // Scalar integer multiply-high is also lowered to use two-result
 199   // operations, to match the available instructions. However, plain multiply
 200   // (low) operations are left as Legal, as there are single-result
 201   // instructions for this in x86. Using the two-result multiply instructions
 202   // when both high and low results are needed must be arranged by dagcombine.
 203   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 204   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 205   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 206   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 207   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 208   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 209   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 210   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 211   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 212   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 213   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 214   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 215   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 216   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 217   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 218   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 219   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 220   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 221   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 222   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 223   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 224   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 225   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 226   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 227
 228   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 229   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 230   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 231   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 232   if (Subtarget->is64Bit())
 233     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 234   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 235   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 236   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 237   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 238   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 239   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 240   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 241   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 242
 243   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 244   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 245   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 246   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 247   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 248   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 249   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 250   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 251   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 252   if (Subtarget->is64Bit()) {
 253     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 254     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 255     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 256   }
 257
 258   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 259   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 260
 261   // These should be promoted to a larger select which is supported.
 262   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 263   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 264   // X86 wants to expand cmov itself.
 265   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 266   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 267   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 268   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 270   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 271   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 276   if (Subtarget->is64Bit()) {
 277     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 278     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 279   }
 280   // X86 ret instruction may pop stack.
 281   setOperationAction(ISD::RET             , MVT::Other, Custom);
 282   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 283
 284   // Darwin ABI issue.
 285   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 286   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 287   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 288   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 289   if (Subtarget->is64Bit())
 290     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 291   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 292   if (Subtarget->is64Bit()) {
 293     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 294     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 295     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 296     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 297   }
 298   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 299   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 300   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 301   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 302   if (Subtarget->is64Bit()) {
 303     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 304     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 305     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 306   }
 307
 308   if (Subtarget->hasSSE1())
 309     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 310
 311   if (!Subtarget->hasSSE2())
 312     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 313
 314   // Expand certain atomics
 315   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 316   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 317   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 319
 320   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 321   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 322   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 324
 325   if (!Subtarget->is64Bit()) {
 326     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 327     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 328     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 333   }
 334
 335   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 336   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 337   // FIXME - use subtarget debug flags
 338   if (!Subtarget->isTargetDarwin() &&
 339       !Subtarget->isTargetELF() &&
 340       !Subtarget->isTargetCygMing()) {
 341     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 342     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 343   }
 344
 345   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 346   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 347   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 348   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 349   if (Subtarget->is64Bit()) {
 350     setExceptionPointerRegister(X86::RAX);
 351     setExceptionSelectorRegister(X86::RDX);
 352   } else {
 353     setExceptionPointerRegister(X86::EAX);
 354     setExceptionSelectorRegister(X86::EDX);
 355   }
 356   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 357   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 358
 359   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 360
 361   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 362
 363   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 364   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 365   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 366   if (Subtarget->is64Bit()) {
 367     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 368     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 369   } else {
 370     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 371     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 372   }
 373
 374   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 375   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 376   if (Subtarget->is64Bit())
 377     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 378   if (Subtarget->isTargetCygMing())
 379     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 380   else
 381     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 382
 383   if (!UseSoftFloat && X86ScalarSSEf64) {
 384     // f32 and f64 use SSE.
 385     // Set up the FP register classes.
 386     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 387     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 388
 389     // Use ANDPD to simulate FABS.
 390     setOperationAction(ISD::FABS , MVT::f64, Custom);
 391     setOperationAction(ISD::FABS , MVT::f32, Custom);
 392
 393     // Use XORP to simulate FNEG.
 394     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 395     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 396
 397     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 398     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 399     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 400
 401     // We don't support sin/cos/fmod
 402     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 403     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 404     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 405     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 406
 407     // Expand FP immediates into loads from the stack, except for the special
 408     // cases we handle.
 409     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 410     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 411   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 412     // Use SSE for f32, x87 for f64.
 413     // Set up the FP register classes.
 414     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 415     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 416
 417     // Use ANDPS to simulate FABS.
 418     setOperationAction(ISD::FABS , MVT::f32, Custom);
 419
 420     // Use XORP to simulate FNEG.
 421     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 422
 423     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 424
 425     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 426     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 427     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 428
 429     // We don't support sin/cos/fmod
 430     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 431     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 432
 433     // Special cases we handle for FP constants.
 434     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 435     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 436     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 437     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 438     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 439
 440     if (!UnsafeFPMath) {
 441       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 442       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 443     }
 444   } else if (!UseSoftFloat) {
 445     // f32 and f64 in x87.
 446     // Set up the FP register classes.
 447     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 448     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 449
 450     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 451     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 452     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 453     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 454
 455     if (!UnsafeFPMath) {
 456       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 457       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 458     }
 459     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 460     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 461     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 462     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 463     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 464     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 465     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 466     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 467   }
 468
 469   // Long double always uses X87.
 470   if (!UseSoftFloat) {
 471     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 472     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 474     {
 475       bool ignored;
 476       APFloat TmpFlt(+0.0);
 477       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 478                      &ignored);
 479       addLegalFPImmediate(TmpFlt);  // FLD0
 480       TmpFlt.changeSign();
 481       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 482       APFloat TmpFlt2(+1.0);
 483       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 484                       &ignored);
 485       addLegalFPImmediate(TmpFlt2);  // FLD1
 486       TmpFlt2.changeSign();
 487       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 488     }
 489
 490     if (!UnsafeFPMath) {
 491       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 492       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 493     }
 494   }
 495
 496   // Always use a library call for pow.
 497   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 498   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 499   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 500
 501   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 502   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 503   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 504   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 505   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 506
 507   // First set operation action for all vector types to either promote
 508   // (for widening) or expand (for scalarization). Then we will selectively
 509   // turn on ones that can be effectively codegen'd.
 510   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 511        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 512     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 513     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 514     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 515     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 516     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 517     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 525     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 526     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 527     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 528     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 529     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 560   }
 561
 562   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 563   // with -msoft-float, disable use of MMX as well.
 564   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 565     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 566     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 567     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 568     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 569     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 570
 571     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 572     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 573     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 574     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 575
 576     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 577     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 578     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 579     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 580
 581     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 582     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 583
 584     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 585     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 586     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 587     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 588     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 589     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 590     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 591
 592     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 593     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 594     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 595     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 596     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 597     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 598     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 599
 600     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 601     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 602     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 603     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 604     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 605     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 606     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 607
 608     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 609     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 610     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 611     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 612     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 613     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 614     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 615     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 616     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 617
 618     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 619     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 620     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 621     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 622     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 623
 624     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 625     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 628
 629     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 630     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 631     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 632     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 633
 634     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 635
 636     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 637     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 638     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 639     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 640     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 641     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 642   }
 643
 644   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 645     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 646
 647     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 648     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 649     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 650     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 651     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 652     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 653     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 654     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 655     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 656     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 657     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 658     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 659   }
 660
 661   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 662     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 663
 664     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 665     // registers cannot be used even for integer operations.
 666     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 667     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 668     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 669     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 670
 671     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 672     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 673     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 674     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 675     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 676     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 677     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 678     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 679     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 680     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 681     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 682     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 683     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 684     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 685     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 686     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 687
 688     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 692
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 694     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 696     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 697     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 698
 699     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 700     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 701       MVT VT = (MVT::SimpleValueType)i;
 702       // Do not attempt to custom lower non-power-of-2 vectors
 703       if (!isPowerOf2_32(VT.getVectorNumElements()))
 704         continue;
 705       // Do not attempt to custom lower non-128-bit vectors
 706       if (!VT.is128BitVector())
 707         continue;
 708       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 709       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 710       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 711     }
 712
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 714     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 715     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 716     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 718     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 719
 720     if (Subtarget->is64Bit()) {
 721       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 722       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 723     }
 724
 725     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 726     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 727       MVT VT = (MVT::SimpleValueType)i;
 728
 729       // Do not attempt to promote non-128-bit vectors
 730       if (!VT.is128BitVector()) {
 731         continue;
 732       }
 733       setOperationAction(ISD::AND,    VT, Promote);
 734       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 735       setOperationAction(ISD::OR,     VT, Promote);
 736       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 737       setOperationAction(ISD::XOR,    VT, Promote);
 738       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 739       setOperationAction(ISD::LOAD,   VT, Promote);
 740       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 741       setOperationAction(ISD::SELECT, VT, Promote);
 742       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 743     }
 744
 745     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 746
 747     // Custom lower v2i64 and v2f64 selects.
 748     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 749     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 750     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 751     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 752
 753     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 754     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 755     if (!DisableMMX && Subtarget->hasMMX()) {
 756       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 757       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 758     }
 759   }
 760
 761   if (Subtarget->hasSSE41()) {
 762     // FIXME: Do we need to handle scalar-to-vector here?
 763     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 764
 765     // i8 and i16 vectors are custom , because the source register and source
 766     // source memory operand types are not the same width.  f32 vectors are
 767     // custom since the immediate controlling the insert encodes additional
 768     // information.
 769     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 770     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 772     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 773
 774     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 776     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 777     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 778
 779     if (Subtarget->is64Bit()) {
 780       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 781       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 782     }
 783   }
 784
 785   if (Subtarget->hasSSE42()) {
 786     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 787   }
 788
 789   if (!UseSoftFloat && Subtarget->hasAVX()) {
 790     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 791     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 792     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 793     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 794
 795     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 796     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 797     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 798     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 799     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 800     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 801     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 802     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 803     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 804     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 805     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 806     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 807     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 808     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 809     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 810
 811     // Operations to consider commented out -v16i16 v32i8
 812     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 814     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 815     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 816     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 818     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 819     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 820     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 821     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 822     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 823     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 824     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 825     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 826
 827     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 828     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 829     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 830     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 831
 832     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 833     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 834     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 835     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 836     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 837
 838     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 839     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 840     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 841     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 844
 845 #if 0
 846     // Not sure we want to do this since there are no 256-bit integer
 847     // operations in AVX
 848
 849     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 850     // This includes 256-bit vectors
 851     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853
 854       // Do not attempt to custom lower non-power-of-2 vectors
 855       if (!isPowerOf2_32(VT.getVectorNumElements()))
 856         continue;
 857
 858       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 859       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 860       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 861     }
 862
 863     if (Subtarget->is64Bit()) {
 864       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 866     }
 867 #endif
 868
 869 #if 0
 870     // Not sure we want to do this since there are no 256-bit integer
 871     // operations in AVX
 872
 873     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 874     // Including 256-bit vectors
 875     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 876       MVT VT = (MVT::SimpleValueType)i;
 877
 878       if (!VT.is256BitVector()) {
 879         continue;
 880       }
 881       setOperationAction(ISD::AND,    VT, Promote);
 882       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 883       setOperationAction(ISD::OR,     VT, Promote);
 884       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 885       setOperationAction(ISD::XOR,    VT, Promote);
 886       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 887       setOperationAction(ISD::LOAD,   VT, Promote);
 888       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 889       setOperationAction(ISD::SELECT, VT, Promote);
 890       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 891     }
 892
 893     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 894 #endif
 895   }
 896
 897   // We want to custom lower some of our intrinsics.
 898   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 899
 900   // Add/Sub/Mul with overflow operations are custom lowered.
 901   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 902   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 903   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 904   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 905   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 906   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 907   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 908   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 909   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 910   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 911
 912   if (!Subtarget->is64Bit()) {
 913     // These libcalls are not available in 32-bit.
 914     setLibcallName(RTLIB::SHL_I128, 0);
 915     setLibcallName(RTLIB::SRL_I128, 0);
 916     setLibcallName(RTLIB::SRA_I128, 0);
 917   }
 918
 919   // We have target-specific dag combine patterns for the following nodes:
 920   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 921   setTargetDAGCombine(ISD::BUILD_VECTOR);
 922   setTargetDAGCombine(ISD::SELECT);
 923   setTargetDAGCombine(ISD::SHL);
 924   setTargetDAGCombine(ISD::SRA);
 925   setTargetDAGCombine(ISD::SRL);
 926   setTargetDAGCombine(ISD::STORE);
 927   setTargetDAGCombine(ISD::MEMBARRIER);
 928   if (Subtarget->is64Bit())
 929     setTargetDAGCombine(ISD::MUL);
 930
 931   computeRegisterProperties();
 932
 933   // FIXME: These should be based on subtarget info. Plus, the values should
 934   // be smaller when we are in optimizing for size mode.
 935   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 936   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 937   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 938   allowUnalignedMemoryAccesses = true; // x86 supports it!
 939   setPrefLoopAlignment(16);
 940   benefitFromCodePlacementOpt = true;
 941 }
 942
 943
 944 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 945   return MVT::i8;
 946 }
 947
 948
 949 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 950 /// the desired ByVal argument alignment.
 951 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 952   if (MaxAlign == 16)
 953     return;
 954   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 955     if (VTy->getBitWidth() == 128)
 956       MaxAlign = 16;
 957   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 958     unsigned EltAlign = 0;
 959     getMaxByValAlign(ATy->getElementType(), EltAlign);
 960     if (EltAlign > MaxAlign)
 961       MaxAlign = EltAlign;
 962   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 963     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 964       unsigned EltAlign = 0;
 965       getMaxByValAlign(STy->getElementType(i), EltAlign);
 966       if (EltAlign > MaxAlign)
 967         MaxAlign = EltAlign;
 968       if (MaxAlign == 16)
 969         break;
 970     }
 971   }
 972   return;
 973 }
 974
 975 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 976 /// function arguments in the caller parameter area. For X86, aggregates
 977 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 978 /// are at 4-byte boundaries.
 979 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 980   if (Subtarget->is64Bit()) {
 981     // Max of 8 and alignment of type.
 982     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 983     if (TyAlign > 8)
 984       return TyAlign;
 985     return 8;
 986   }
 987
 988   unsigned Align = 4;
 989   if (Subtarget->hasSSE1())
 990     getMaxByValAlign(Ty, Align);
 991   return Align;
 992 }
 993
 994 /// getOptimalMemOpType - Returns the target specific optimal type for load
 995 /// and store operations as a result of memset, memcpy, and memmove
 996 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 997 /// determining it.
 998 MVT
 999 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1000                                        bool isSrcConst, bool isSrcStr,
1001                                        SelectionDAG &DAG) const {
1002   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1003   // linux.  This is because the stack realignment code can't handle certain
1004   // cases like PR2962.  This should be removed when PR2962 is fixed.
1005   const Function *F = DAG.getMachineFunction().getFunction();
1006   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1007   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1008     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1009       return MVT::v4i32;
1010     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1011       return MVT::v4f32;
1012   }
1013   if (Subtarget->is64Bit() && Size >= 8)
1014     return MVT::i64;
1015   return MVT::i32;
1016 }
1017
1018 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1019 /// jumptable.
1020 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1021                                                       SelectionDAG &DAG) const {
1022   if (usesGlobalOffsetTable())
1023     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1024   if (!Subtarget->is64Bit())
1025     // This doesn't have DebugLoc associated with it, but is not really the
1026     // same as a Register.
1027     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1028                        getPointerTy());
1029   return Table;
1030 }
1031
1032 /// getFunctionAlignment - Return the Log2 alignment of this function.
1033 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1034   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1035 }
1036
1037 //===----------------------------------------------------------------------===//
1038 //               Return Value Calling Convention Implementation
1039 //===----------------------------------------------------------------------===//
1040
1041 #include "X86GenCallingConv.inc"
1042
1043 /// LowerRET - Lower an ISD::RET node.
1044 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1045   DebugLoc dl = Op.getDebugLoc();
1046   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1047
1048   SmallVector<CCValAssign, 16> RVLocs;
1049   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1050   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1051   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs, DAG.getContext());
1052   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1053
1054   // If this is the first return lowered for this function, add the regs to the
1055   // liveout set for the function.
1056   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1057     for (unsigned i = 0; i != RVLocs.size(); ++i)
1058       if (RVLocs[i].isRegLoc())
1059         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1060   }
1061   SDValue Chain = Op.getOperand(0);
1062
1063   // Handle tail call return.
1064   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1065   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1066     SDValue TailCall = Chain;
1067     SDValue TargetAddress = TailCall.getOperand(1);
1068     SDValue StackAdjustment = TailCall.getOperand(2);
1069     assert(((TargetAddress.getOpcode() == ISD::Register &&
1070                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1071                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1072               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1073               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1074              "Expecting an global address, external symbol, or register");
1075     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1076            "Expecting a const value");
1077
1078     SmallVector<SDValue,8> Operands;
1079     Operands.push_back(Chain.getOperand(0));
1080     Operands.push_back(TargetAddress);
1081     Operands.push_back(StackAdjustment);
1082     // Copy registers used by the call. Last operand is a flag so it is not
1083     // copied.
1084     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1085       Operands.push_back(Chain.getOperand(i));
1086     }
1087     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1088                        Operands.size());
1089   }
1090
1091   // Regular return.
1092   SDValue Flag;
1093
1094   SmallVector<SDValue, 6> RetOps;
1095   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1096   // Operand #1 = Bytes To Pop
1097   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1098
1099   // Copy the result values into the output registers.
1100   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1101     CCValAssign &VA = RVLocs[i];
1102     assert(VA.isRegLoc() && "Can only return in registers!");
1103     SDValue ValToCopy = Op.getOperand(i*2+1);
1104
1105     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1106     // the RET instruction and handled by the FP Stackifier.
1107     if (VA.getLocReg() == X86::ST0 ||
1108         VA.getLocReg() == X86::ST1) {
1109       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1110       // change the value to the FP stack register class.
1111       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1112         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1113       RetOps.push_back(ValToCopy);
1114       // Don't emit a copytoreg.
1115       continue;
1116     }
1117
1118     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1119     // which is returned in RAX / RDX.
1120     if (Subtarget->is64Bit()) {
1121       MVT ValVT = ValToCopy.getValueType();
1122       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1123         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1124         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1125           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1126       }
1127     }
1128
1129     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1130     Flag = Chain.getValue(1);
1131   }
1132
1133   // The x86-64 ABI for returning structs by value requires that we copy
1134   // the sret argument into %rax for the return. We saved the argument into
1135   // a virtual register in the entry block, so now we copy the value out
1136   // and into %rax.
1137   if (Subtarget->is64Bit() &&
1138       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1139     MachineFunction &MF = DAG.getMachineFunction();
1140     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1141     unsigned Reg = FuncInfo->getSRetReturnReg();
1142     if (!Reg) {
1143       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1144       FuncInfo->setSRetReturnReg(Reg);
1145     }
1146     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1147
1148     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1149     Flag = Chain.getValue(1);
1150   }
1151
1152   RetOps[0] = Chain;  // Update chain.
1153
1154   // Add the flag if we have it.
1155   if (Flag.getNode())
1156     RetOps.push_back(Flag);
1157
1158   return DAG.getNode(X86ISD::RET_FLAG, dl,
1159                      MVT::Other, &RetOps[0], RetOps.size());
1160 }
1161
1162
1163 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1164 /// appropriate copies out of appropriate physical registers.  This assumes that
1165 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1166 /// being lowered.  The returns a SDNode with the same number of values as the
1167 /// ISD::CALL.
1168 SDNode *X86TargetLowering::
1169 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1170                 unsigned CallingConv, SelectionDAG &DAG) {
1171
1172   DebugLoc dl = TheCall->getDebugLoc();
1173   // Assign locations to each value returned by this call.
1174   SmallVector<CCValAssign, 16> RVLocs;
1175   bool isVarArg = TheCall->isVarArg();
1176   bool Is64Bit = Subtarget->is64Bit();
1177   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(),
1178                  RVLocs, DAG.getContext());
1179   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1180
1181   SmallVector<SDValue, 8> ResultVals;
1182
1183   // Copy all of the result registers out of their specified physreg.
1184   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1185     CCValAssign &VA = RVLocs[i];
1186     MVT CopyVT = VA.getValVT();
1187
1188     // If this is x86-64, and we disabled SSE, we can't return FP values
1189     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1190         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1191       llvm_report_error("SSE register return with SSE disabled");
1192     }
1193
1194     // If this is a call to a function that returns an fp value on the floating
1195     // point stack, but where we prefer to use the value in xmm registers, copy
1196     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1197     if ((VA.getLocReg() == X86::ST0 ||
1198          VA.getLocReg() == X86::ST1) &&
1199         isScalarFPTypeInSSEReg(VA.getValVT())) {
1200       CopyVT = MVT::f80;
1201     }
1202
1203     SDValue Val;
1204     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1205       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1206       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1207         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1208                                    MVT::v2i64, InFlag).getValue(1);
1209         Val = Chain.getValue(0);
1210         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1211                           Val, DAG.getConstant(0, MVT::i64));
1212       } else {
1213         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1214                                    MVT::i64, InFlag).getValue(1);
1215         Val = Chain.getValue(0);
1216       }
1217       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1218     } else {
1219       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1220                                  CopyVT, InFlag).getValue(1);
1221       Val = Chain.getValue(0);
1222     }
1223     InFlag = Chain.getValue(2);
1224
1225     if (CopyVT != VA.getValVT()) {
1226       // Round the F80 the right size, which also moves to the appropriate xmm
1227       // register.
1228       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1229                         // This truncation won't change the value.
1230                         DAG.getIntPtrConstant(1));
1231     }
1232
1233     ResultVals.push_back(Val);
1234   }
1235
1236   // Merge everything together with a MERGE_VALUES node.
1237   ResultVals.push_back(Chain);
1238   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1239                      &ResultVals[0], ResultVals.size()).getNode();
1240 }
1241
1242
1243 //===----------------------------------------------------------------------===//
1244 //                C & StdCall & Fast Calling Convention implementation
1245 //===----------------------------------------------------------------------===//
1246 //  StdCall calling convention seems to be standard for many Windows' API
1247 //  routines and around. It differs from C calling convention just a little:
1248 //  callee should clean up the stack, not caller. Symbols should be also
1249 //  decorated in some fancy way :) It doesn't support any vector arguments.
1250 //  For info on fast calling convention see Fast Calling Convention (tail call)
1251 //  implementation LowerX86_32FastCCCallTo.
1252
1253 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1254 /// semantics.
1255 static bool CallIsStructReturn(CallSDNode *TheCall) {
1256   unsigned NumOps = TheCall->getNumArgs();
1257   if (!NumOps)
1258     return false;
1259
1260   return TheCall->getArgFlags(0).isSRet();
1261 }
1262
1263 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1264 /// return semantics.
1265 static bool ArgsAreStructReturn(SDValue Op) {
1266   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1267   if (!NumArgs)
1268     return false;
1269
1270   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1271 }
1272
1273 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1274 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1275 /// calls.
1276 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1277   if (IsVarArg)
1278     return false;
1279
1280   switch (CallingConv) {
1281   default:
1282     return false;
1283   case CallingConv::X86_StdCall:
1284     return !Subtarget->is64Bit();
1285   case CallingConv::X86_FastCall:
1286     return !Subtarget->is64Bit();
1287   case CallingConv::Fast:
1288     return PerformTailCallOpt;
1289   }
1290 }
1291
1292 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1293 /// given CallingConvention value.
1294 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1295   if (Subtarget->is64Bit()) {
1296     if (Subtarget->isTargetWin64())
1297       return CC_X86_Win64_C;
1298     else
1299       return CC_X86_64_C;
1300   }
1301
1302   if (CC == CallingConv::X86_FastCall)
1303     return CC_X86_32_FastCall;
1304   else if (CC == CallingConv::Fast)
1305     return CC_X86_32_FastCC;
1306   else
1307     return CC_X86_32_C;
1308 }
1309
1310 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1311 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1312 NameDecorationStyle
1313 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1314   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1315   if (CC == CallingConv::X86_FastCall)
1316     return FastCall;
1317   else if (CC == CallingConv::X86_StdCall)
1318     return StdCall;
1319   return None;
1320 }
1321
1322
1323 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1324 /// by "Src" to address "Dst" with size and alignment information specified by
1325 /// the specific parameter attribute. The copy will be passed as a byval
1326 /// function parameter.
1327 static SDValue
1328 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1329                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1330                           DebugLoc dl) {
1331   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1332   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1333                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1334 }
1335
1336 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1337                                               const CCValAssign &VA,
1338                                               MachineFrameInfo *MFI,
1339                                               unsigned CC,
1340                                               SDValue Root, unsigned i) {
1341   // Create the nodes corresponding to a load from this parameter slot.
1342   ISD::ArgFlagsTy Flags =
1343     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1344   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1345   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1346
1347   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1348   // changed with more analysis.
1349   // In case of tail call optimization mark all arguments mutable. Since they
1350   // could be overwritten by lowering of arguments in case of a tail call.
1351   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1352                                   VA.getLocMemOffset(), isImmutable);
1353   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1354   if (Flags.isByVal())
1355     return FIN;
1356   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1357                      PseudoSourceValue::getFixedStack(FI), 0);
1358 }
1359
1360 SDValue
1361 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1362   MachineFunction &MF = DAG.getMachineFunction();
1363   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1364   DebugLoc dl = Op.getDebugLoc();
1365
1366   const Function* Fn = MF.getFunction();
1367   if (Fn->hasExternalLinkage() &&
1368       Subtarget->isTargetCygMing() &&
1369       Fn->getName() == "main")
1370     FuncInfo->setForceFramePointer(true);
1371
1372   // Decorate the function name.
1373   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1374
1375   MachineFrameInfo *MFI = MF.getFrameInfo();
1376   SDValue Root = Op.getOperand(0);
1377   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1378   unsigned CC = MF.getFunction()->getCallingConv();
1379   bool Is64Bit = Subtarget->is64Bit();
1380   bool IsWin64 = Subtarget->isTargetWin64();
1381
1382   assert(!(isVarArg && CC == CallingConv::Fast) &&
1383          "Var args not supported with calling convention fastcc");
1384
1385   // Assign locations to all of the incoming arguments.
1386   SmallVector<CCValAssign, 16> ArgLocs;
1387   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, DAG.getContext());
1388   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1389
1390   SmallVector<SDValue, 8> ArgValues;
1391   unsigned LastVal = ~0U;
1392   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1393     CCValAssign &VA = ArgLocs[i];
1394     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1395     // places.
1396     assert(VA.getValNo() != LastVal &&
1397            "Don't support value assigned to multiple locs yet");
1398     LastVal = VA.getValNo();
1399
1400     if (VA.isRegLoc()) {
1401       MVT RegVT = VA.getLocVT();
1402       TargetRegisterClass *RC = NULL;
1403       if (RegVT == MVT::i32)
1404         RC = X86::GR32RegisterClass;
1405       else if (Is64Bit && RegVT == MVT::i64)
1406         RC = X86::GR64RegisterClass;
1407       else if (RegVT == MVT::f32)
1408         RC = X86::FR32RegisterClass;
1409       else if (RegVT == MVT::f64)
1410         RC = X86::FR64RegisterClass;
1411       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1412         RC = X86::VR128RegisterClass;
1413       else if (RegVT.isVector()) {
1414         assert(RegVT.getSizeInBits() == 64);
1415         if (!Is64Bit)
1416           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1417         else {
1418           // Darwin calling convention passes MMX values in either GPRs or
1419           // XMMs in x86-64. Other targets pass them in memory.
1420           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1421             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1422             RegVT = MVT::v2i64;
1423           } else {
1424             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1425             RegVT = MVT::i64;
1426           }
1427         }
1428       } else {
1429         assert(0 && "Unknown argument type!");
1430       }
1431
1432       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1433       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1434
1435       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1436       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1437       // right size.
1438       if (VA.getLocInfo() == CCValAssign::SExt)
1439         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1440                                DAG.getValueType(VA.getValVT()));
1441       else if (VA.getLocInfo() == CCValAssign::ZExt)
1442         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1443                                DAG.getValueType(VA.getValVT()));
1444
1445       if (VA.getLocInfo() != CCValAssign::Full)
1446         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1447
1448       // Handle MMX values passed in GPRs.
1449       if (Is64Bit && RegVT != VA.getLocVT()) {
1450         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1451           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1452         else if (RC == X86::VR128RegisterClass) {
1453           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1454                                  ArgValue, DAG.getConstant(0, MVT::i64));
1455           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1456         }
1457       }
1458
1459       ArgValues.push_back(ArgValue);
1460     } else {
1461       assert(VA.isMemLoc());
1462       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1463     }
1464   }
1465
1466   // The x86-64 ABI for returning structs by value requires that we copy
1467   // the sret argument into %rax for the return. Save the argument into
1468   // a virtual register so that we can access it from the return points.
1469   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1470     MachineFunction &MF = DAG.getMachineFunction();
1471     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1472     unsigned Reg = FuncInfo->getSRetReturnReg();
1473     if (!Reg) {
1474       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1475       FuncInfo->setSRetReturnReg(Reg);
1476     }
1477     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1478     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1479   }
1480
1481   unsigned StackSize = CCInfo.getNextStackOffset();
1482   // align stack specially for tail calls
1483   if (PerformTailCallOpt && CC == CallingConv::Fast)
1484     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1485
1486   // If the function takes variable number of arguments, make a frame index for
1487   // the start of the first vararg value... for expansion of llvm.va_start.
1488   if (isVarArg) {
1489     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1490       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1491     }
1492     if (Is64Bit) {
1493       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1494
1495       // FIXME: We should really autogenerate these arrays
1496       static const unsigned GPR64ArgRegsWin64[] = {
1497         X86::RCX, X86::RDX, X86::R8,  X86::R9
1498       };
1499       static const unsigned XMMArgRegsWin64[] = {
1500         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1501       };
1502       static const unsigned GPR64ArgRegs64Bit[] = {
1503         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1504       };
1505       static const unsigned XMMArgRegs64Bit[] = {
1506         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1507         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1508       };
1509       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1510
1511       if (IsWin64) {
1512         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1513         GPR64ArgRegs = GPR64ArgRegsWin64;
1514         XMMArgRegs = XMMArgRegsWin64;
1515       } else {
1516         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1517         GPR64ArgRegs = GPR64ArgRegs64Bit;
1518         XMMArgRegs = XMMArgRegs64Bit;
1519       }
1520       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1521                                                        TotalNumIntRegs);
1522       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1523                                                        TotalNumXMMRegs);
1524
1525       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1526       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1527              "SSE register cannot be used when SSE is disabled!");
1528       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1529              "SSE register cannot be used when SSE is disabled!");
1530       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1531         // Kernel mode asks for SSE to be disabled, so don't push them
1532         // on the stack.
1533         TotalNumXMMRegs = 0;
1534
1535       // For X86-64, if there are vararg parameters that are passed via
1536       // registers, then we must store them to their spots on the stack so they
1537       // may be loaded by deferencing the result of va_next.
1538       VarArgsGPOffset = NumIntRegs * 8;
1539       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1540       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1541                                                  TotalNumXMMRegs * 16, 16);
1542
1543       // Store the integer parameter registers.
1544       SmallVector<SDValue, 8> MemOps;
1545       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1546       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1547                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1548       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1549         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1550                                      X86::GR64RegisterClass);
1551         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1552         SDValue Store =
1553           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1554                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1555         MemOps.push_back(Store);
1556         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1557                           DAG.getIntPtrConstant(8));
1558       }
1559
1560       // Now store the XMM (fp + vector) parameter registers.
1561       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1562                         DAG.getIntPtrConstant(VarArgsFPOffset));
1563       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1564         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1565                                      X86::VR128RegisterClass);
1566         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1567         SDValue Store =
1568           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1569                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1570         MemOps.push_back(Store);
1571         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1572                           DAG.getIntPtrConstant(16));
1573       }
1574       if (!MemOps.empty())
1575           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1576                              &MemOps[0], MemOps.size());
1577     }
1578   }
1579
1580   ArgValues.push_back(Root);
1581
1582   // Some CCs need callee pop.
1583   if (IsCalleePop(isVarArg, CC)) {
1584     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1585     BytesCallerReserves = 0;
1586   } else {
1587     BytesToPopOnReturn  = 0; // Callee pops nothing.
1588     // If this is an sret function, the return should pop the hidden pointer.
1589     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1590       BytesToPopOnReturn = 4;
1591     BytesCallerReserves = StackSize;
1592   }
1593
1594   if (!Is64Bit) {
1595     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1596     if (CC == CallingConv::X86_FastCall)
1597       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1598   }
1599
1600   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1601
1602   // Return the new list of results.
1603   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1604                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1605 }
1606
1607 SDValue
1608 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1609                                     const SDValue &StackPtr,
1610                                     const CCValAssign &VA,
1611                                     SDValue Chain,
1612                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1613   DebugLoc dl = TheCall->getDebugLoc();
1614   unsigned LocMemOffset = VA.getLocMemOffset();
1615   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1616   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1617   if (Flags.isByVal()) {
1618     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1619   }
1620   return DAG.getStore(Chain, dl, Arg, PtrOff,
1621                       PseudoSourceValue::getStack(), LocMemOffset);
1622 }
1623
1624 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1625 /// optimization is performed and it is required.
1626 SDValue
1627 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1628                                            SDValue &OutRetAddr,
1629                                            SDValue Chain,
1630                                            bool IsTailCall,
1631                                            bool Is64Bit,
1632                                            int FPDiff,
1633                                            DebugLoc dl) {
1634   if (!IsTailCall || FPDiff==0) return Chain;
1635
1636   // Adjust the Return address stack slot.
1637   MVT VT = getPointerTy();
1638   OutRetAddr = getReturnAddressFrameIndex(DAG);
1639
1640   // Load the "old" Return address.
1641   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1642   return SDValue(OutRetAddr.getNode(), 1);
1643 }
1644
1645 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1646 /// optimization is performed and it is required (FPDiff!=0).
1647 static SDValue
1648 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1649                          SDValue Chain, SDValue RetAddrFrIdx,
1650                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1651   // Store the return address to the appropriate stack slot.
1652   if (!FPDiff) return Chain;
1653   // Calculate the new stack slot for the return address.
1654   int SlotSize = Is64Bit ? 8 : 4;
1655   int NewReturnAddrFI =
1656     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1657   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1658   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1659   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1660                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1661   return Chain;
1662 }
1663
1664 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1665   MachineFunction &MF = DAG.getMachineFunction();
1666   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1667   SDValue Chain       = TheCall->getChain();
1668   unsigned CC         = TheCall->getCallingConv();
1669   bool isVarArg       = TheCall->isVarArg();
1670   bool IsTailCall     = TheCall->isTailCall() &&
1671                         CC == CallingConv::Fast && PerformTailCallOpt;
1672   SDValue Callee      = TheCall->getCallee();
1673   bool Is64Bit        = Subtarget->is64Bit();
1674   bool IsStructRet    = CallIsStructReturn(TheCall);
1675   DebugLoc dl         = TheCall->getDebugLoc();
1676
1677   assert(!(isVarArg && CC == CallingConv::Fast) &&
1678          "Var args not supported with calling convention fastcc");
1679
1680   // Analyze operands of the call, assigning locations to each operand.
1681   SmallVector<CCValAssign, 16> ArgLocs;
1682   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, DAG.getContext());
1683   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1684
1685   // Get a count of how many bytes are to be pushed on the stack.
1686   unsigned NumBytes = CCInfo.getNextStackOffset();
1687   if (PerformTailCallOpt && CC == CallingConv::Fast)
1688     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1689
1690   int FPDiff = 0;
1691   if (IsTailCall) {
1692     // Lower arguments at fp - stackoffset + fpdiff.
1693     unsigned NumBytesCallerPushed =
1694       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1695     FPDiff = NumBytesCallerPushed - NumBytes;
1696
1697     // Set the delta of movement of the returnaddr stackslot.
1698     // But only set if delta is greater than previous delta.
1699     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1700       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1701   }
1702
1703   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1704
1705   SDValue RetAddrFrIdx;
1706   // Load return adress for tail calls.
1707   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1708                                   FPDiff, dl);
1709
1710   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1711   SmallVector<SDValue, 8> MemOpChains;
1712   SDValue StackPtr;
1713
1714   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1715   // of tail call optimization arguments are handle later.
1716   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1717     CCValAssign &VA = ArgLocs[i];
1718     SDValue Arg = TheCall->getArg(i);
1719     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1720     bool isByVal = Flags.isByVal();
1721
1722     // Promote the value if needed.
1723     switch (VA.getLocInfo()) {
1724     default: assert(0 && "Unknown loc info!");
1725     case CCValAssign::Full: break;
1726     case CCValAssign::SExt:
1727       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1728       break;
1729     case CCValAssign::ZExt:
1730       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1731       break;
1732     case CCValAssign::AExt:
1733       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1734       break;
1735     }
1736
1737     if (VA.isRegLoc()) {
1738       if (Is64Bit) {
1739         MVT RegVT = VA.getLocVT();
1740         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1741           switch (VA.getLocReg()) {
1742           default:
1743             break;
1744           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1745           case X86::R8: {
1746             // Special case: passing MMX values in GPR registers.
1747             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1748             break;
1749           }
1750           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1751           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1752             // Special case: passing MMX values in XMM registers.
1753             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1754             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1755             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1756             break;
1757           }
1758           }
1759       }
1760       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1761     } else {
1762       if (!IsTailCall || (IsTailCall && isByVal)) {
1763         assert(VA.isMemLoc());
1764         if (StackPtr.getNode() == 0)
1765           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1766
1767         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1768                                                Chain, Arg, Flags));
1769       }
1770     }
1771   }
1772
1773   if (!MemOpChains.empty())
1774     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1775                         &MemOpChains[0], MemOpChains.size());
1776
1777   // Build a sequence of copy-to-reg nodes chained together with token chain
1778   // and flag operands which copy the outgoing args into registers.
1779   SDValue InFlag;
1780   // Tail call byval lowering might overwrite argument registers so in case of
1781   // tail call optimization the copies to registers are lowered later.
1782   if (!IsTailCall)
1783     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1784       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1785                                RegsToPass[i].second, InFlag);
1786       InFlag = Chain.getValue(1);
1787     }
1788
1789
1790   if (Subtarget->isPICStyleGOT()) {
1791     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1792     // GOT pointer.
1793     if (!IsTailCall) {
1794       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1795                                DAG.getNode(X86ISD::GlobalBaseReg,
1796                                            DebugLoc::getUnknownLoc(),
1797                                            getPointerTy()),
1798                                InFlag);
1799       InFlag = Chain.getValue(1);
1800     } else {
1801       // If we are tail calling and generating PIC/GOT style code load the
1802       // address of the callee into ECX. The value in ecx is used as target of
1803       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1804       // for tail calls on PIC/GOT architectures. Normally we would just put the
1805       // address of GOT into ebx and then call target@PLT. But for tail calls
1806       // ebx would be restored (since ebx is callee saved) before jumping to the
1807       // target@PLT.
1808
1809       // Note: The actual moving to ECX is done further down.
1810       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1811       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1812           !G->getGlobal()->hasProtectedVisibility())
1813         Callee = LowerGlobalAddress(Callee, DAG);
1814       else if (isa<ExternalSymbolSDNode>(Callee))
1815         Callee = LowerExternalSymbol(Callee, DAG);
1816     }
1817   }
1818
1819   if (Is64Bit && isVarArg) {
1820     // From AMD64 ABI document:
1821     // For calls that may call functions that use varargs or stdargs
1822     // (prototype-less calls or calls to functions containing ellipsis (...) in
1823     // the declaration) %al is used as hidden argument to specify the number
1824     // of SSE registers used. The contents of %al do not need to match exactly
1825     // the number of registers, but must be an ubound on the number of SSE
1826     // registers used and is in the range 0 - 8 inclusive.
1827
1828     // FIXME: Verify this on Win64
1829     // Count the number of XMM registers allocated.
1830     static const unsigned XMMArgRegs[] = {
1831       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1832       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1833     };
1834     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1835     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1836            && "SSE registers cannot be used when SSE is disabled");
1837
1838     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1839                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1840     InFlag = Chain.getValue(1);
1841   }
1842
1843
1844   // For tail calls lower the arguments to the 'real' stack slot.
1845   if (IsTailCall) {
1846     SmallVector<SDValue, 8> MemOpChains2;
1847     SDValue FIN;
1848     int FI = 0;
1849     // Do not flag preceeding copytoreg stuff together with the following stuff.
1850     InFlag = SDValue();
1851     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1852       CCValAssign &VA = ArgLocs[i];
1853       if (!VA.isRegLoc()) {
1854         assert(VA.isMemLoc());
1855         SDValue Arg = TheCall->getArg(i);
1856         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1857         // Create frame index.
1858         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1859         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1860         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1861         FIN = DAG.getFrameIndex(FI, getPointerTy());
1862
1863         if (Flags.isByVal()) {
1864           // Copy relative to framepointer.
1865           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1866           if (StackPtr.getNode() == 0)
1867             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1868                                           getPointerTy());
1869           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1870
1871           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1872                                                            Flags, DAG, dl));
1873         } else {
1874           // Store relative to framepointer.
1875           MemOpChains2.push_back(
1876             DAG.getStore(Chain, dl, Arg, FIN,
1877                          PseudoSourceValue::getFixedStack(FI), 0));
1878         }
1879       }
1880     }
1881
1882     if (!MemOpChains2.empty())
1883       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1884                           &MemOpChains2[0], MemOpChains2.size());
1885
1886     // Copy arguments to their registers.
1887     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1888       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1889                                RegsToPass[i].second, InFlag);
1890       InFlag = Chain.getValue(1);
1891     }
1892     InFlag =SDValue();
1893
1894     // Store the return address to the appropriate stack slot.
1895     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1896                                      FPDiff, dl);
1897   }
1898
1899   // If the callee is a GlobalAddress node (quite common, every direct call is)
1900   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1901   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1902     // We should use extra load for direct calls to dllimported functions in
1903     // non-JIT mode.
1904     GlobalValue *GV = G->getGlobal();
1905     if (!GV->hasDLLImportLinkage()) {
1906       unsigned char OpFlags = 0;
1907
1908       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1909       // external symbols most go through the PLT in PIC mode.  If the symbol
1910       // has hidden or protected visibility, or if it is static or local, then
1911       // we don't need to use the PLT - we can directly call it.
1912       if (Subtarget->isTargetELF() &&
1913           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1914           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1915         OpFlags = X86II::MO_PLT;
1916       } else if (Subtarget->isPICStyleStubAny() &&
1917                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1918                Subtarget->getDarwinVers() < 9) {
1919         // PC-relative references to external symbols should go through $stub,
1920         // unless we're building with the leopard linker or later, which
1921         // automatically synthesizes these stubs.
1922         OpFlags = X86II::MO_DARWIN_STUB;
1923       }
1924
1925       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1926                                           G->getOffset(), OpFlags);
1927     }
1928   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1929     unsigned char OpFlags = 0;
1930
1931     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1932     // symbols should go through the PLT.
1933     if (Subtarget->isTargetELF() &&
1934         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1935       OpFlags = X86II::MO_PLT;
1936     } else if (Subtarget->isPICStyleStubAny() &&
1937              Subtarget->getDarwinVers() < 9) {
1938       // PC-relative references to external symbols should go through $stub,
1939       // unless we're building with the leopard linker or later, which
1940       // automatically synthesizes these stubs.
1941       OpFlags = X86II::MO_DARWIN_STUB;
1942     }
1943
1944     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1945                                          OpFlags);
1946   } else if (IsTailCall) {
1947     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1948
1949     Chain = DAG.getCopyToReg(Chain,  dl,
1950                              DAG.getRegister(Opc, getPointerTy()),
1951                              Callee,InFlag);
1952     Callee = DAG.getRegister(Opc, getPointerTy());
1953     // Add register as live out.
1954     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1955   }
1956
1957   // Returns a chain & a flag for retval copy to use.
1958   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1959   SmallVector<SDValue, 8> Ops;
1960
1961   if (IsTailCall) {
1962     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1963                            DAG.getIntPtrConstant(0, true), InFlag);
1964     InFlag = Chain.getValue(1);
1965
1966     // Returns a chain & a flag for retval copy to use.
1967     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1968     Ops.clear();
1969   }
1970
1971   Ops.push_back(Chain);
1972   Ops.push_back(Callee);
1973
1974   if (IsTailCall)
1975     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1976
1977   // Add argument registers to the end of the list so that they are known live
1978   // into the call.
1979   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1980     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1981                                   RegsToPass[i].second.getValueType()));
1982
1983   // Add an implicit use GOT pointer in EBX.
1984   if (!IsTailCall && Subtarget->isPICStyleGOT())
1985     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1986
1987   // Add an implicit use of AL for x86 vararg functions.
1988   if (Is64Bit && isVarArg)
1989     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1990
1991   if (InFlag.getNode())
1992     Ops.push_back(InFlag);
1993
1994   if (IsTailCall) {
1995     assert(InFlag.getNode() &&
1996            "Flag must be set. Depend on flag being set in LowerRET");
1997     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1998                         TheCall->getVTList(), &Ops[0], Ops.size());
1999
2000     return SDValue(Chain.getNode(), Op.getResNo());
2001   }
2002
2003   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2004   InFlag = Chain.getValue(1);
2005
2006   // Create the CALLSEQ_END node.
2007   unsigned NumBytesForCalleeToPush;
2008   if (IsCalleePop(isVarArg, CC))
2009     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2010   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
2011     // If this is is a call to a struct-return function, the callee
2012     // pops the hidden struct pointer, so we have to push it back.
2013     // This is common for Darwin/X86, Linux & Mingw32 targets.
2014     NumBytesForCalleeToPush = 4;
2015   else
2016     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2017
2018   // Returns a flag for retval copy to use.
2019   Chain = DAG.getCALLSEQ_END(Chain,
2020                              DAG.getIntPtrConstant(NumBytes, true),
2021                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2022                                                    true),
2023                              InFlag);
2024   InFlag = Chain.getValue(1);
2025
2026   // Handle result values, copying them out of physregs into vregs that we
2027   // return.
2028   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2029                  Op.getResNo());
2030 }
2031
2032
2033 //===----------------------------------------------------------------------===//
2034 //                Fast Calling Convention (tail call) implementation
2035 //===----------------------------------------------------------------------===//
2036
2037 //  Like std call, callee cleans arguments, convention except that ECX is
2038 //  reserved for storing the tail called function address. Only 2 registers are
2039 //  free for argument passing (inreg). Tail call optimization is performed
2040 //  provided:
2041 //                * tailcallopt is enabled
2042 //                * caller/callee are fastcc
2043 //  On X86_64 architecture with GOT-style position independent code only local
2044 //  (within module) calls are supported at the moment.
2045 //  To keep the stack aligned according to platform abi the function
2046 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2047 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2048 //  If a tail called function callee has more arguments than the caller the
2049 //  caller needs to make sure that there is room to move the RETADDR to. This is
2050 //  achieved by reserving an area the size of the argument delta right after the
2051 //  original REtADDR, but before the saved framepointer or the spilled registers
2052 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2053 //  stack layout:
2054 //    arg1
2055 //    arg2
2056 //    RETADDR
2057 //    [ new RETADDR
2058 //      move area ]
2059 //    (possible EBP)
2060 //    ESI
2061 //    EDI
2062 //    local1 ..
2063
2064 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2065 /// for a 16 byte align requirement.
2066 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2067                                                         SelectionDAG& DAG) {
2068   MachineFunction &MF = DAG.getMachineFunction();
2069   const TargetMachine &TM = MF.getTarget();
2070   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2071   unsigned StackAlignment = TFI.getStackAlignment();
2072   uint64_t AlignMask = StackAlignment - 1;
2073   int64_t Offset = StackSize;
2074   uint64_t SlotSize = TD->getPointerSize();
2075   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2076     // Number smaller than 12 so just add the difference.
2077     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2078   } else {
2079     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2080     Offset = ((~AlignMask) & Offset) + StackAlignment +
2081       (StackAlignment-SlotSize);
2082   }
2083   return Offset;
2084 }
2085
2086 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2087 /// following the call is a return. A function is eligible if caller/callee
2088 /// calling conventions match, currently only fastcc supports tail calls, and
2089 /// the function CALL is immediatly followed by a RET.
2090 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2091                                                       SDValue Ret,
2092                                                       SelectionDAG& DAG) const {
2093   if (!PerformTailCallOpt)
2094     return false;
2095
2096   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2097     unsigned CallerCC =
2098       DAG.getMachineFunction().getFunction()->getCallingConv();
2099     unsigned CalleeCC = TheCall->getCallingConv();
2100     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC)
2101       return true;
2102   }
2103
2104   return false;
2105 }
2106
2107 FastISel *
2108 X86TargetLowering::createFastISel(MachineFunction &mf,
2109                                   MachineModuleInfo *mmo,
2110                                   DwarfWriter *dw,
2111                                   DenseMap<const Value *, unsigned> &vm,
2112                                   DenseMap<const BasicBlock *,
2113                                            MachineBasicBlock *> &bm,
2114                                   DenseMap<const AllocaInst *, int> &am
2115 #ifndef NDEBUG
2116                                   , SmallSet<Instruction*, 8> &cil
2117 #endif
2118                                   ) {
2119   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2120 #ifndef NDEBUG
2121                              , cil
2122 #endif
2123                              );
2124 }
2125
2126
2127 //===----------------------------------------------------------------------===//
2128 //                           Other Lowering Hooks
2129 //===----------------------------------------------------------------------===//
2130
2131
2132 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2133   MachineFunction &MF = DAG.getMachineFunction();
2134   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2135   int ReturnAddrIndex = FuncInfo->getRAIndex();
2136
2137   if (ReturnAddrIndex == 0) {
2138     // Set up a frame object for the return address.
2139     uint64_t SlotSize = TD->getPointerSize();
2140     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2141     FuncInfo->setRAIndex(ReturnAddrIndex);
2142   }
2143
2144   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2145 }
2146
2147
2148 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2149 /// specific condition code, returning the condition code and the LHS/RHS of the
2150 /// comparison to make.
2151 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2152                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2153   if (!isFP) {
2154     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2155       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2156         // X > -1   -> X == 0, jump !sign.
2157         RHS = DAG.getConstant(0, RHS.getValueType());
2158         return X86::COND_NS;
2159       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2160         // X < 0   -> X == 0, jump on sign.
2161         return X86::COND_S;
2162       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2163         // X < 1   -> X <= 0
2164         RHS = DAG.getConstant(0, RHS.getValueType());
2165         return X86::COND_LE;
2166       }
2167     }
2168
2169     switch (SetCCOpcode) {
2170     default: assert(0 && "Invalid integer condition!");
2171     case ISD::SETEQ:  return X86::COND_E;
2172     case ISD::SETGT:  return X86::COND_G;
2173     case ISD::SETGE:  return X86::COND_GE;
2174     case ISD::SETLT:  return X86::COND_L;
2175     case ISD::SETLE:  return X86::COND_LE;
2176     case ISD::SETNE:  return X86::COND_NE;
2177     case ISD::SETULT: return X86::COND_B;
2178     case ISD::SETUGT: return X86::COND_A;
2179     case ISD::SETULE: return X86::COND_BE;
2180     case ISD::SETUGE: return X86::COND_AE;
2181     }
2182   }
2183
2184   // First determine if it is required or is profitable to flip the operands.
2185
2186   // If LHS is a foldable load, but RHS is not, flip the condition.
2187   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2188       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2189     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2190     std::swap(LHS, RHS);
2191   }
2192
2193   switch (SetCCOpcode) {
2194   default: break;
2195   case ISD::SETOLT:
2196   case ISD::SETOLE:
2197   case ISD::SETUGT:
2198   case ISD::SETUGE:
2199     std::swap(LHS, RHS);
2200     break;
2201   }
2202
2203   // On a floating point condition, the flags are set as follows:
2204   // ZF  PF  CF   op
2205   //  0 | 0 | 0 | X > Y
2206   //  0 | 0 | 1 | X < Y
2207   //  1 | 0 | 0 | X == Y
2208   //  1 | 1 | 1 | unordered
2209   switch (SetCCOpcode) {
2210   default: assert(0 && "Condcode should be pre-legalized away");
2211   case ISD::SETUEQ:
2212   case ISD::SETEQ:   return X86::COND_E;
2213   case ISD::SETOLT:              // flipped
2214   case ISD::SETOGT:
2215   case ISD::SETGT:   return X86::COND_A;
2216   case ISD::SETOLE:              // flipped
2217   case ISD::SETOGE:
2218   case ISD::SETGE:   return X86::COND_AE;
2219   case ISD::SETUGT:              // flipped
2220   case ISD::SETULT:
2221   case ISD::SETLT:   return X86::COND_B;
2222   case ISD::SETUGE:              // flipped
2223   case ISD::SETULE:
2224   case ISD::SETLE:   return X86::COND_BE;
2225   case ISD::SETONE:
2226   case ISD::SETNE:   return X86::COND_NE;
2227   case ISD::SETUO:   return X86::COND_P;
2228   case ISD::SETO:    return X86::COND_NP;
2229   }
2230 }
2231
2232 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2233 /// code. Current x86 isa includes the following FP cmov instructions:
2234 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2235 static bool hasFPCMov(unsigned X86CC) {
2236   switch (X86CC) {
2237   default:
2238     return false;
2239   case X86::COND_B:
2240   case X86::COND_BE:
2241   case X86::COND_E:
2242   case X86::COND_P:
2243   case X86::COND_A:
2244   case X86::COND_AE:
2245   case X86::COND_NE:
2246   case X86::COND_NP:
2247     return true;
2248   }
2249 }
2250
2251 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2252 /// the specified range (L, H].
2253 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2254   return (Val < 0) || (Val >= Low && Val < Hi);
2255 }
2256
2257 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2258 /// specified value.
2259 static bool isUndefOrEqual(int Val, int CmpVal) {
2260   if (Val < 0 || Val == CmpVal)
2261     return true;
2262   return false;
2263 }
2264
2265 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2266 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2267 /// the second operand.
2268 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2269   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2270     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2271   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2272     return (Mask[0] < 2 && Mask[1] < 2);
2273   return false;
2274 }
2275
2276 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2277   SmallVector<int, 8> M;
2278   N->getMask(M);
2279   return ::isPSHUFDMask(M, N->getValueType(0));
2280 }
2281
2282 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2283 /// is suitable for input to PSHUFHW.
2284 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2285   if (VT != MVT::v8i16)
2286     return false;
2287
2288   // Lower quadword copied in order or undef.
2289   for (int i = 0; i != 4; ++i)
2290     if (Mask[i] >= 0 && Mask[i] != i)
2291       return false;
2292
2293   // Upper quadword shuffled.
2294   for (int i = 4; i != 8; ++i)
2295     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2296       return false;
2297
2298   return true;
2299 }
2300
2301 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2302   SmallVector<int, 8> M;
2303   N->getMask(M);
2304   return ::isPSHUFHWMask(M, N->getValueType(0));
2305 }
2306
2307 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2308 /// is suitable for input to PSHUFLW.
2309 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2310   if (VT != MVT::v8i16)
2311     return false;
2312
2313   // Upper quadword copied in order.
2314   for (int i = 4; i != 8; ++i)
2315     if (Mask[i] >= 0 && Mask[i] != i)
2316       return false;
2317
2318   // Lower quadword shuffled.
2319   for (int i = 0; i != 4; ++i)
2320     if (Mask[i] >= 4)
2321       return false;
2322
2323   return true;
2324 }
2325
2326 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2327   SmallVector<int, 8> M;
2328   N->getMask(M);
2329   return ::isPSHUFLWMask(M, N->getValueType(0));
2330 }
2331
2332 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2333 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2334 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2335   int NumElems = VT.getVectorNumElements();
2336   if (NumElems != 2 && NumElems != 4)
2337     return false;
2338
2339   int Half = NumElems / 2;
2340   for (int i = 0; i < Half; ++i)
2341     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2342       return false;
2343   for (int i = Half; i < NumElems; ++i)
2344     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2345       return false;
2346
2347   return true;
2348 }
2349
2350 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2351   SmallVector<int, 8> M;
2352   N->getMask(M);
2353   return ::isSHUFPMask(M, N->getValueType(0));
2354 }
2355
2356 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2357 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2358 /// half elements to come from vector 1 (which would equal the dest.) and
2359 /// the upper half to come from vector 2.
2360 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2361   int NumElems = VT.getVectorNumElements();
2362
2363   if (NumElems != 2 && NumElems != 4)
2364     return false;
2365
2366   int Half = NumElems / 2;
2367   for (int i = 0; i < Half; ++i)
2368     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2369       return false;
2370   for (int i = Half; i < NumElems; ++i)
2371     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2372       return false;
2373   return true;
2374 }
2375
2376 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2377   SmallVector<int, 8> M;
2378   N->getMask(M);
2379   return isCommutedSHUFPMask(M, N->getValueType(0));
2380 }
2381
2382 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2383 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2384 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2385   if (N->getValueType(0).getVectorNumElements() != 4)
2386     return false;
2387
2388   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2389   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2390          isUndefOrEqual(N->getMaskElt(1), 7) &&
2391          isUndefOrEqual(N->getMaskElt(2), 2) &&
2392          isUndefOrEqual(N->getMaskElt(3), 3);
2393 }
2394
2395 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2396 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2397 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2398   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2399
2400   if (NumElems != 2 && NumElems != 4)
2401     return false;
2402
2403   for (unsigned i = 0; i < NumElems/2; ++i)
2404     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2405       return false;
2406
2407   for (unsigned i = NumElems/2; i < NumElems; ++i)
2408     if (!isUndefOrEqual(N->getMaskElt(i), i))
2409       return false;
2410
2411   return true;
2412 }
2413
2414 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2415 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2416 /// and MOVLHPS.
2417 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2418   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2419
2420   if (NumElems != 2 && NumElems != 4)
2421     return false;
2422
2423   for (unsigned i = 0; i < NumElems/2; ++i)
2424     if (!isUndefOrEqual(N->getMaskElt(i), i))
2425       return false;
2426
2427   for (unsigned i = 0; i < NumElems/2; ++i)
2428     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2429       return false;
2430
2431   return true;
2432 }
2433
2434 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2435 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2436 /// <2, 3, 2, 3>
2437 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2438   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2439
2440   if (NumElems != 4)
2441     return false;
2442
2443   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2444          isUndefOrEqual(N->getMaskElt(1), 3) &&
2445          isUndefOrEqual(N->getMaskElt(2), 2) &&
2446          isUndefOrEqual(N->getMaskElt(3), 3);
2447 }
2448
2449 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2450 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2451 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2452                          bool V2IsSplat = false) {
2453   int NumElts = VT.getVectorNumElements();
2454   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2455     return false;
2456
2457   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2458     int BitI  = Mask[i];
2459     int BitI1 = Mask[i+1];
2460     if (!isUndefOrEqual(BitI, j))
2461       return false;
2462     if (V2IsSplat) {
2463       if (!isUndefOrEqual(BitI1, NumElts))
2464         return false;
2465     } else {
2466       if (!isUndefOrEqual(BitI1, j + NumElts))
2467         return false;
2468     }
2469   }
2470   return true;
2471 }
2472
2473 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2474   SmallVector<int, 8> M;
2475   N->getMask(M);
2476   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2477 }
2478
2479 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2480 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2481 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2482                          bool V2IsSplat = false) {
2483   int NumElts = VT.getVectorNumElements();
2484   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2485     return false;
2486
2487   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2488     int BitI  = Mask[i];
2489     int BitI1 = Mask[i+1];
2490     if (!isUndefOrEqual(BitI, j + NumElts/2))
2491       return false;
2492     if (V2IsSplat) {
2493       if (isUndefOrEqual(BitI1, NumElts))
2494         return false;
2495     } else {
2496       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2497         return false;
2498     }
2499   }
2500   return true;
2501 }
2502
2503 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2504   SmallVector<int, 8> M;
2505   N->getMask(M);
2506   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2507 }
2508
2509 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2510 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2511 /// <0, 0, 1, 1>
2512 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2513   int NumElems = VT.getVectorNumElements();
2514   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2515     return false;
2516
2517   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2518     int BitI  = Mask[i];
2519     int BitI1 = Mask[i+1];
2520     if (!isUndefOrEqual(BitI, j))
2521       return false;
2522     if (!isUndefOrEqual(BitI1, j))
2523       return false;
2524   }
2525   return true;
2526 }
2527
2528 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2529   SmallVector<int, 8> M;
2530   N->getMask(M);
2531   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2532 }
2533
2534 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2535 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2536 /// <2, 2, 3, 3>
2537 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2538   int NumElems = VT.getVectorNumElements();
2539   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2540     return false;
2541
2542   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2543     int BitI  = Mask[i];
2544     int BitI1 = Mask[i+1];
2545     if (!isUndefOrEqual(BitI, j))
2546       return false;
2547     if (!isUndefOrEqual(BitI1, j))
2548       return false;
2549   }
2550   return true;
2551 }
2552
2553 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2554   SmallVector<int, 8> M;
2555   N->getMask(M);
2556   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2557 }
2558
2559 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2560 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2561 /// MOVSD, and MOVD, i.e. setting the lowest element.
2562 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2563   if (VT.getVectorElementType().getSizeInBits() < 32)
2564     return false;
2565
2566   int NumElts = VT.getVectorNumElements();
2567
2568   if (!isUndefOrEqual(Mask[0], NumElts))
2569     return false;
2570
2571   for (int i = 1; i < NumElts; ++i)
2572     if (!isUndefOrEqual(Mask[i], i))
2573       return false;
2574
2575   return true;
2576 }
2577
2578 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2579   SmallVector<int, 8> M;
2580   N->getMask(M);
2581   return ::isMOVLMask(M, N->getValueType(0));
2582 }
2583
2584 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2585 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2586 /// element of vector 2 and the other elements to come from vector 1 in order.
2587 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2588                                bool V2IsSplat = false, bool V2IsUndef = false) {
2589   int NumOps = VT.getVectorNumElements();
2590   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2591     return false;
2592
2593   if (!isUndefOrEqual(Mask[0], 0))
2594     return false;
2595
2596   for (int i = 1; i < NumOps; ++i)
2597     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2598           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2599           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2600       return false;
2601
2602   return true;
2603 }
2604
2605 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2606                            bool V2IsUndef = false) {
2607   SmallVector<int, 8> M;
2608   N->getMask(M);
2609   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2610 }
2611
2612 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2613 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2614 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2615   if (N->getValueType(0).getVectorNumElements() != 4)
2616     return false;
2617
2618   // Expect 1, 1, 3, 3
2619   for (unsigned i = 0; i < 2; ++i) {
2620     int Elt = N->getMaskElt(i);
2621     if (Elt >= 0 && Elt != 1)
2622       return false;
2623   }
2624
2625   bool HasHi = false;
2626   for (unsigned i = 2; i < 4; ++i) {
2627     int Elt = N->getMaskElt(i);
2628     if (Elt >= 0 && Elt != 3)
2629       return false;
2630     if (Elt == 3)
2631       HasHi = true;
2632   }
2633   // Don't use movshdup if it can be done with a shufps.
2634   // FIXME: verify that matching u, u, 3, 3 is what we want.
2635   return HasHi;
2636 }
2637
2638 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2639 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2640 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2641   if (N->getValueType(0).getVectorNumElements() != 4)
2642     return false;
2643
2644   // Expect 0, 0, 2, 2
2645   for (unsigned i = 0; i < 2; ++i)
2646     if (N->getMaskElt(i) > 0)
2647       return false;
2648
2649   bool HasHi = false;
2650   for (unsigned i = 2; i < 4; ++i) {
2651     int Elt = N->getMaskElt(i);
2652     if (Elt >= 0 && Elt != 2)
2653       return false;
2654     if (Elt == 2)
2655       HasHi = true;
2656   }
2657   // Don't use movsldup if it can be done with a shufps.
2658   return HasHi;
2659 }
2660
2661 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2662 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2663 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2664   int e = N->getValueType(0).getVectorNumElements() / 2;
2665
2666   for (int i = 0; i < e; ++i)
2667     if (!isUndefOrEqual(N->getMaskElt(i), i))
2668       return false;
2669   for (int i = 0; i < e; ++i)
2670     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2671       return false;
2672   return true;
2673 }
2674
2675 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2676 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2677 /// instructions.
2678 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2679   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2680   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2681
2682   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2683   unsigned Mask = 0;
2684   for (int i = 0; i < NumOperands; ++i) {
2685     int Val = SVOp->getMaskElt(NumOperands-i-1);
2686     if (Val < 0) Val = 0;
2687     if (Val >= NumOperands) Val -= NumOperands;
2688     Mask |= Val;
2689     if (i != NumOperands - 1)
2690       Mask <<= Shift;
2691   }
2692   return Mask;
2693 }
2694
2695 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2696 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2697 /// instructions.
2698 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2699   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2700   unsigned Mask = 0;
2701   // 8 nodes, but we only care about the last 4.
2702   for (unsigned i = 7; i >= 4; --i) {
2703     int Val = SVOp->getMaskElt(i);
2704     if (Val >= 0)
2705       Mask |= (Val - 4);
2706     if (i != 4)
2707       Mask <<= 2;
2708   }
2709   return Mask;
2710 }
2711
2712 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2713 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2714 /// instructions.
2715 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2716   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2717   unsigned Mask = 0;
2718   // 8 nodes, but we only care about the first 4.
2719   for (int i = 3; i >= 0; --i) {
2720     int Val = SVOp->getMaskElt(i);
2721     if (Val >= 0)
2722       Mask |= Val;
2723     if (i != 0)
2724       Mask <<= 2;
2725   }
2726   return Mask;
2727 }
2728
2729 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2730 /// their permute mask.
2731 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2732                                     SelectionDAG &DAG) {
2733   MVT VT = SVOp->getValueType(0);
2734   unsigned NumElems = VT.getVectorNumElements();
2735   SmallVector<int, 8> MaskVec;
2736
2737   for (unsigned i = 0; i != NumElems; ++i) {
2738     int idx = SVOp->getMaskElt(i);
2739     if (idx < 0)
2740       MaskVec.push_back(idx);
2741     else if (idx < (int)NumElems)
2742       MaskVec.push_back(idx + NumElems);
2743     else
2744       MaskVec.push_back(idx - NumElems);
2745   }
2746   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2747                               SVOp->getOperand(0), &MaskVec[0]);
2748 }
2749
2750 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2751 /// the two vector operands have swapped position.
2752 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2753   unsigned NumElems = VT.getVectorNumElements();
2754   for (unsigned i = 0; i != NumElems; ++i) {
2755     int idx = Mask[i];
2756     if (idx < 0)
2757       continue;
2758     else if (idx < (int)NumElems)
2759       Mask[i] = idx + NumElems;
2760     else
2761       Mask[i] = idx - NumElems;
2762   }
2763 }
2764
2765 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2766 /// match movhlps. The lower half elements should come from upper half of
2767 /// V1 (and in order), and the upper half elements should come from the upper
2768 /// half of V2 (and in order).
2769 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2770   if (Op->getValueType(0).getVectorNumElements() != 4)
2771     return false;
2772   for (unsigned i = 0, e = 2; i != e; ++i)
2773     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2774       return false;
2775   for (unsigned i = 2; i != 4; ++i)
2776     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2777       return false;
2778   return true;
2779 }
2780
2781 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2782 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2783 /// required.
2784 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2785   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2786     return false;
2787   N = N->getOperand(0).getNode();
2788   if (!ISD::isNON_EXTLoad(N))
2789     return false;
2790   if (LD)
2791     *LD = cast<LoadSDNode>(N);
2792   return true;
2793 }
2794
2795 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2796 /// match movlp{s|d}. The lower half elements should come from lower half of
2797 /// V1 (and in order), and the upper half elements should come from the upper
2798 /// half of V2 (and in order). And since V1 will become the source of the
2799 /// MOVLP, it must be either a vector load or a scalar load to vector.
2800 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2801                                ShuffleVectorSDNode *Op) {
2802   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2803     return false;
2804   // Is V2 is a vector load, don't do this transformation. We will try to use
2805   // load folding shufps op.
2806   if (ISD::isNON_EXTLoad(V2))
2807     return false;
2808
2809   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2810
2811   if (NumElems != 2 && NumElems != 4)
2812     return false;
2813   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2814     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2815       return false;
2816   for (unsigned i = NumElems/2; i != NumElems; ++i)
2817     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2818       return false;
2819   return true;
2820 }
2821
2822 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2823 /// all the same.
2824 static bool isSplatVector(SDNode *N) {
2825   if (N->getOpcode() != ISD::BUILD_VECTOR)
2826     return false;
2827
2828   SDValue SplatValue = N->getOperand(0);
2829   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2830     if (N->getOperand(i) != SplatValue)
2831       return false;
2832   return true;
2833 }
2834
2835 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2836 /// constant +0.0.
2837 static inline bool isZeroNode(SDValue Elt) {
2838   return ((isa<ConstantSDNode>(Elt) &&
2839            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2840           (isa<ConstantFPSDNode>(Elt) &&
2841            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2842 }
2843
2844 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2845 /// to an zero vector.
2846 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2847 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2848   SDValue V1 = N->getOperand(0);
2849   SDValue V2 = N->getOperand(1);
2850   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2851   for (unsigned i = 0; i != NumElems; ++i) {
2852     int Idx = N->getMaskElt(i);
2853     if (Idx >= (int)NumElems) {
2854       unsigned Opc = V2.getOpcode();
2855       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2856         continue;
2857       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2858         return false;
2859     } else if (Idx >= 0) {
2860       unsigned Opc = V1.getOpcode();
2861       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2862         continue;
2863       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2864         return false;
2865     }
2866   }
2867   return true;
2868 }
2869
2870 /// getZeroVector - Returns a vector of specified type with all zero elements.
2871 ///
2872 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2873                              DebugLoc dl) {
2874   assert(VT.isVector() && "Expected a vector type");
2875
2876   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2877   // type.  This ensures they get CSE'd.
2878   SDValue Vec;
2879   if (VT.getSizeInBits() == 64) { // MMX
2880     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2881     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2882   } else if (HasSSE2) {  // SSE2
2883     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2884     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2885   } else { // SSE1
2886     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2887     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2888   }
2889   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2890 }
2891
2892 /// getOnesVector - Returns a vector of specified type with all bits set.
2893 ///
2894 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2895   assert(VT.isVector() && "Expected a vector type");
2896
2897   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2898   // type.  This ensures they get CSE'd.
2899   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2900   SDValue Vec;
2901   if (VT.getSizeInBits() == 64)  // MMX
2902     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2903   else                                              // SSE
2904     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2905   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2906 }
2907
2908
2909 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2910 /// that point to V2 points to its first element.
2911 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2912   MVT VT = SVOp->getValueType(0);
2913   unsigned NumElems = VT.getVectorNumElements();
2914
2915   bool Changed = false;
2916   SmallVector<int, 8> MaskVec;
2917   SVOp->getMask(MaskVec);
2918
2919   for (unsigned i = 0; i != NumElems; ++i) {
2920     if (MaskVec[i] > (int)NumElems) {
2921       MaskVec[i] = NumElems;
2922       Changed = true;
2923     }
2924   }
2925   if (Changed)
2926     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2927                                 SVOp->getOperand(1), &MaskVec[0]);
2928   return SDValue(SVOp, 0);
2929 }
2930
2931 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2932 /// operation of specified width.
2933 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2934                        SDValue V2) {
2935   unsigned NumElems = VT.getVectorNumElements();
2936   SmallVector<int, 8> Mask;
2937   Mask.push_back(NumElems);
2938   for (unsigned i = 1; i != NumElems; ++i)
2939     Mask.push_back(i);
2940   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2941 }
2942
2943 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2944 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2945                           SDValue V2) {
2946   unsigned NumElems = VT.getVectorNumElements();
2947   SmallVector<int, 8> Mask;
2948   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2949     Mask.push_back(i);
2950     Mask.push_back(i + NumElems);
2951   }
2952   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2953 }
2954
2955 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2956 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2957                           SDValue V2) {
2958   unsigned NumElems = VT.getVectorNumElements();
2959   unsigned Half = NumElems/2;
2960   SmallVector<int, 8> Mask;
2961   for (unsigned i = 0; i != Half; ++i) {
2962     Mask.push_back(i + Half);
2963     Mask.push_back(i + NumElems + Half);
2964   }
2965   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2966 }
2967
2968 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2969 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2970                             bool HasSSE2) {
2971   if (SV->getValueType(0).getVectorNumElements() <= 4)
2972     return SDValue(SV, 0);
2973
2974   MVT PVT = MVT::v4f32;
2975   MVT VT = SV->getValueType(0);
2976   DebugLoc dl = SV->getDebugLoc();
2977   SDValue V1 = SV->getOperand(0);
2978   int NumElems = VT.getVectorNumElements();
2979   int EltNo = SV->getSplatIndex();
2980
2981   // unpack elements to the correct location
2982   while (NumElems > 4) {
2983     if (EltNo < NumElems/2) {
2984       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2985     } else {
2986       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2987       EltNo -= NumElems/2;
2988     }
2989     NumElems >>= 1;
2990   }
2991
2992   // Perform the splat.
2993   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2994   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2995   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2996   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2997 }
2998
2999 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3000 /// vector of zero or undef vector.  This produces a shuffle where the low
3001 /// element of V2 is swizzled into the zero/undef vector, landing at element
3002 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3003 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3004                                              bool isZero, bool HasSSE2,
3005                                              SelectionDAG &DAG) {
3006   MVT VT = V2.getValueType();
3007   SDValue V1 = isZero
3008     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3009   unsigned NumElems = VT.getVectorNumElements();
3010   SmallVector<int, 16> MaskVec;
3011   for (unsigned i = 0; i != NumElems; ++i)
3012     // If this is the insertion idx, put the low elt of V2 here.
3013     MaskVec.push_back(i == Idx ? NumElems : i);
3014   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3015 }
3016
3017 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3018 /// a shuffle that is zero.
3019 static
3020 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3021                                   bool Low, SelectionDAG &DAG) {
3022   unsigned NumZeros = 0;
3023   for (int i = 0; i < NumElems; ++i) {
3024     unsigned Index = Low ? i : NumElems-i-1;
3025     int Idx = SVOp->getMaskElt(Index);
3026     if (Idx < 0) {
3027       ++NumZeros;
3028       continue;
3029     }
3030     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3031     if (Elt.getNode() && isZeroNode(Elt))
3032       ++NumZeros;
3033     else
3034       break;
3035   }
3036   return NumZeros;
3037 }
3038
3039 /// isVectorShift - Returns true if the shuffle can be implemented as a
3040 /// logical left or right shift of a vector.
3041 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3042 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3043                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3044   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3045
3046   isLeft = true;
3047   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3048   if (!NumZeros) {
3049     isLeft = false;
3050     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3051     if (!NumZeros)
3052       return false;
3053   }
3054   bool SeenV1 = false;
3055   bool SeenV2 = false;
3056   for (int i = NumZeros; i < NumElems; ++i) {
3057     int Val = isLeft ? (i - NumZeros) : i;
3058     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3059     if (Idx < 0)
3060       continue;
3061     if (Idx < NumElems)
3062       SeenV1 = true;
3063     else {
3064       Idx -= NumElems;
3065       SeenV2 = true;
3066     }
3067     if (Idx != Val)
3068       return false;
3069   }
3070   if (SeenV1 && SeenV2)
3071     return false;
3072
3073   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3074   ShAmt = NumZeros;
3075   return true;
3076 }
3077
3078
3079 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3080 ///
3081 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3082                                        unsigned NumNonZero, unsigned NumZero,
3083                                        SelectionDAG &DAG, TargetLowering &TLI) {
3084   if (NumNonZero > 8)
3085     return SDValue();
3086
3087   DebugLoc dl = Op.getDebugLoc();
3088   SDValue V(0, 0);
3089   bool First = true;
3090   for (unsigned i = 0; i < 16; ++i) {
3091     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3092     if (ThisIsNonZero && First) {
3093       if (NumZero)
3094         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3095       else
3096         V = DAG.getUNDEF(MVT::v8i16);
3097       First = false;
3098     }
3099
3100     if ((i & 1) != 0) {
3101       SDValue ThisElt(0, 0), LastElt(0, 0);
3102       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3103       if (LastIsNonZero) {
3104         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3105                               MVT::i16, Op.getOperand(i-1));
3106       }
3107       if (ThisIsNonZero) {
3108         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3109         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3110                               ThisElt, DAG.getConstant(8, MVT::i8));
3111         if (LastIsNonZero)
3112           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3113       } else
3114         ThisElt = LastElt;
3115
3116       if (ThisElt.getNode())
3117         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3118                         DAG.getIntPtrConstant(i/2));
3119     }
3120   }
3121
3122   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3123 }
3124
3125 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3126 ///
3127 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3128                                        unsigned NumNonZero, unsigned NumZero,
3129                                        SelectionDAG &DAG, TargetLowering &TLI) {
3130   if (NumNonZero > 4)
3131     return SDValue();
3132
3133   DebugLoc dl = Op.getDebugLoc();
3134   SDValue V(0, 0);
3135   bool First = true;
3136   for (unsigned i = 0; i < 8; ++i) {
3137     bool isNonZero = (NonZeros & (1 << i)) != 0;
3138     if (isNonZero) {
3139       if (First) {
3140         if (NumZero)
3141           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3142         else
3143           V = DAG.getUNDEF(MVT::v8i16);
3144         First = false;
3145       }
3146       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3147                       MVT::v8i16, V, Op.getOperand(i),
3148                       DAG.getIntPtrConstant(i));
3149     }
3150   }
3151
3152   return V;
3153 }
3154
3155 /// getVShift - Return a vector logical shift node.
3156 ///
3157 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3158                          unsigned NumBits, SelectionDAG &DAG,
3159                          const TargetLowering &TLI, DebugLoc dl) {
3160   bool isMMX = VT.getSizeInBits() == 64;
3161   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3162   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3163   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3164   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3165                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3166                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3167 }
3168
3169 SDValue
3170 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3171   DebugLoc dl = Op.getDebugLoc();
3172   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3173   if (ISD::isBuildVectorAllZeros(Op.getNode())
3174       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3175     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3176     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3177     // eliminated on x86-32 hosts.
3178     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3179       return Op;
3180
3181     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3182       return getOnesVector(Op.getValueType(), DAG, dl);
3183     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3184   }
3185
3186   MVT VT = Op.getValueType();
3187   MVT EVT = VT.getVectorElementType();
3188   unsigned EVTBits = EVT.getSizeInBits();
3189
3190   unsigned NumElems = Op.getNumOperands();
3191   unsigned NumZero  = 0;
3192   unsigned NumNonZero = 0;
3193   unsigned NonZeros = 0;
3194   bool IsAllConstants = true;
3195   SmallSet<SDValue, 8> Values;
3196   for (unsigned i = 0; i < NumElems; ++i) {
3197     SDValue Elt = Op.getOperand(i);
3198     if (Elt.getOpcode() == ISD::UNDEF)
3199       continue;
3200     Values.insert(Elt);
3201     if (Elt.getOpcode() != ISD::Constant &&
3202         Elt.getOpcode() != ISD::ConstantFP)
3203       IsAllConstants = false;
3204     if (isZeroNode(Elt))
3205       NumZero++;
3206     else {
3207       NonZeros |= (1 << i);
3208       NumNonZero++;
3209     }
3210   }
3211
3212   if (NumNonZero == 0) {
3213     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3214     return DAG.getUNDEF(VT);
3215   }
3216
3217   // Special case for single non-zero, non-undef, element.
3218   if (NumNonZero == 1) {
3219     unsigned Idx = CountTrailingZeros_32(NonZeros);
3220     SDValue Item = Op.getOperand(Idx);
3221
3222     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3223     // the value are obviously zero, truncate the value to i32 and do the
3224     // insertion that way.  Only do this if the value is non-constant or if the
3225     // value is a constant being inserted into element 0.  It is cheaper to do
3226     // a constant pool load than it is to do a movd + shuffle.
3227     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3228         (!IsAllConstants || Idx == 0)) {
3229       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3230         // Handle MMX and SSE both.
3231         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3232         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3233
3234         // Truncate the value (which may itself be a constant) to i32, and
3235         // convert it to a vector with movd (S2V+shuffle to zero extend).
3236         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3237         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3238         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3239                                            Subtarget->hasSSE2(), DAG);
3240
3241         // Now we have our 32-bit value zero extended in the low element of
3242         // a vector.  If Idx != 0, swizzle it into place.
3243         if (Idx != 0) {
3244           SmallVector<int, 4> Mask;
3245           Mask.push_back(Idx);
3246           for (unsigned i = 1; i != VecElts; ++i)
3247             Mask.push_back(i);
3248           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3249                                       DAG.getUNDEF(Item.getValueType()),
3250                                       &Mask[0]);
3251         }
3252         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3253       }
3254     }
3255
3256     // If we have a constant or non-constant insertion into the low element of
3257     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3258     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3259     // depending on what the source datatype is.
3260     if (Idx == 0) {
3261       if (NumZero == 0) {
3262         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3263       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3264           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3265         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3266         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3267         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3268                                            DAG);
3269       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3270         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3271         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3272         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3273         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3274                                            Subtarget->hasSSE2(), DAG);
3275         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3276       }
3277     }
3278
3279     // Is it a vector logical left shift?
3280     if (NumElems == 2 && Idx == 1 &&
3281         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3282       unsigned NumBits = VT.getSizeInBits();
3283       return getVShift(true, VT,
3284                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3285                                    VT, Op.getOperand(1)),
3286                        NumBits/2, DAG, *this, dl);
3287     }
3288
3289     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3290       return SDValue();
3291
3292     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3293     // is a non-constant being inserted into an element other than the low one,
3294     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3295     // movd/movss) to move this into the low element, then shuffle it into
3296     // place.
3297     if (EVTBits == 32) {
3298       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3299
3300       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3301       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3302                                          Subtarget->hasSSE2(), DAG);
3303       SmallVector<int, 8> MaskVec;
3304       for (unsigned i = 0; i < NumElems; i++)
3305         MaskVec.push_back(i == Idx ? 0 : 1);
3306       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3307     }
3308   }
3309
3310   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3311   if (Values.size() == 1)
3312     return SDValue();
3313
3314   // A vector full of immediates; various special cases are already
3315   // handled, so this is best done with a single constant-pool load.
3316   if (IsAllConstants)
3317     return SDValue();
3318
3319   // Let legalizer expand 2-wide build_vectors.
3320   if (EVTBits == 64) {
3321     if (NumNonZero == 1) {
3322       // One half is zero or undef.
3323       unsigned Idx = CountTrailingZeros_32(NonZeros);
3324       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3325                                  Op.getOperand(Idx));
3326       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3327                                          Subtarget->hasSSE2(), DAG);
3328     }
3329     return SDValue();
3330   }
3331
3332   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3333   if (EVTBits == 8 && NumElems == 16) {
3334     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3335                                         *this);
3336     if (V.getNode()) return V;
3337   }
3338
3339   if (EVTBits == 16 && NumElems == 8) {
3340     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3341                                         *this);
3342     if (V.getNode()) return V;
3343   }
3344
3345   // If element VT is == 32 bits, turn it into a number of shuffles.
3346   SmallVector<SDValue, 8> V;
3347   V.resize(NumElems);
3348   if (NumElems == 4 && NumZero > 0) {
3349     for (unsigned i = 0; i < 4; ++i) {
3350       bool isZero = !(NonZeros & (1 << i));
3351       if (isZero)
3352         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3353       else
3354         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3355     }
3356
3357     for (unsigned i = 0; i < 2; ++i) {
3358       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3359         default: break;
3360         case 0:
3361           V[i] = V[i*2];  // Must be a zero vector.
3362           break;
3363         case 1:
3364           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3365           break;
3366         case 2:
3367           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3368           break;
3369         case 3:
3370           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3371           break;
3372       }
3373     }
3374
3375     SmallVector<int, 8> MaskVec;
3376     bool Reverse = (NonZeros & 0x3) == 2;
3377     for (unsigned i = 0; i < 2; ++i)
3378       MaskVec.push_back(Reverse ? 1-i : i);
3379     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3380     for (unsigned i = 0; i < 2; ++i)
3381       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3382     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3383   }
3384
3385   if (Values.size() > 2) {
3386     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3387     // values to be inserted is equal to the number of elements, in which case
3388     // use the unpack code below in the hopes of matching the consecutive elts
3389     // load merge pattern for shuffles.
3390     // FIXME: We could probably just check that here directly.
3391     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3392         getSubtarget()->hasSSE41()) {
3393       V[0] = DAG.getUNDEF(VT);
3394       for (unsigned i = 0; i < NumElems; ++i)
3395         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3396           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3397                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3398       return V[0];
3399     }
3400     // Expand into a number of unpckl*.
3401     // e.g. for v4f32
3402     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3403     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3404     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3405     for (unsigned i = 0; i < NumElems; ++i)
3406       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3407     NumElems >>= 1;
3408     while (NumElems != 0) {
3409       for (unsigned i = 0; i < NumElems; ++i)
3410         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3411       NumElems >>= 1;
3412     }
3413     return V[0];
3414   }
3415
3416   return SDValue();
3417 }
3418
3419 // v8i16 shuffles - Prefer shuffles in the following order:
3420 // 1. [all]   pshuflw, pshufhw, optional move
3421 // 2. [ssse3] 1 x pshufb
3422 // 3. [ssse3] 2 x pshufb + 1 x por
3423 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3424 static
3425 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3426                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3427   SDValue V1 = SVOp->getOperand(0);
3428   SDValue V2 = SVOp->getOperand(1);
3429   DebugLoc dl = SVOp->getDebugLoc();
3430   SmallVector<int, 8> MaskVals;
3431
3432   // Determine if more than 1 of the words in each of the low and high quadwords
3433   // of the result come from the same quadword of one of the two inputs.  Undef
3434   // mask values count as coming from any quadword, for better codegen.
3435   SmallVector<unsigned, 4> LoQuad(4);
3436   SmallVector<unsigned, 4> HiQuad(4);
3437   BitVector InputQuads(4);
3438   for (unsigned i = 0; i < 8; ++i) {
3439     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3440     int EltIdx = SVOp->getMaskElt(i);
3441     MaskVals.push_back(EltIdx);
3442     if (EltIdx < 0) {
3443       ++Quad[0];
3444       ++Quad[1];
3445       ++Quad[2];
3446       ++Quad[3];
3447       continue;
3448     }
3449     ++Quad[EltIdx / 4];
3450     InputQuads.set(EltIdx / 4);
3451   }
3452
3453   int BestLoQuad = -1;
3454   unsigned MaxQuad = 1;
3455   for (unsigned i = 0; i < 4; ++i) {
3456     if (LoQuad[i] > MaxQuad) {
3457       BestLoQuad = i;
3458       MaxQuad = LoQuad[i];
3459     }
3460   }
3461
3462   int BestHiQuad = -1;
3463   MaxQuad = 1;
3464   for (unsigned i = 0; i < 4; ++i) {
3465     if (HiQuad[i] > MaxQuad) {
3466       BestHiQuad = i;
3467       MaxQuad = HiQuad[i];
3468     }
3469   }
3470
3471   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3472   // of the two input vectors, shuffle them into one input vector so only a
3473   // single pshufb instruction is necessary. If There are more than 2 input
3474   // quads, disable the next transformation since it does not help SSSE3.
3475   bool V1Used = InputQuads[0] || InputQuads[1];
3476   bool V2Used = InputQuads[2] || InputQuads[3];
3477   if (TLI.getSubtarget()->hasSSSE3()) {
3478     if (InputQuads.count() == 2 && V1Used && V2Used) {
3479       BestLoQuad = InputQuads.find_first();
3480       BestHiQuad = InputQuads.find_next(BestLoQuad);
3481     }
3482     if (InputQuads.count() > 2) {
3483       BestLoQuad = -1;
3484       BestHiQuad = -1;
3485     }
3486   }
3487
3488   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3489   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3490   // words from all 4 input quadwords.
3491   SDValue NewV;
3492   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3493     SmallVector<int, 8> MaskV;
3494     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3495     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3496     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3497                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3498                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3499     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3500
3501     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3502     // source words for the shuffle, to aid later transformations.
3503     bool AllWordsInNewV = true;
3504     bool InOrder[2] = { true, true };
3505     for (unsigned i = 0; i != 8; ++i) {
3506       int idx = MaskVals[i];
3507       if (idx != (int)i)
3508         InOrder[i/4] = false;
3509       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3510         continue;
3511       AllWordsInNewV = false;
3512       break;
3513     }
3514
3515     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3516     if (AllWordsInNewV) {
3517       for (int i = 0; i != 8; ++i) {
3518         int idx = MaskVals[i];
3519         if (idx < 0)
3520           continue;
3521         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3522         if ((idx != i) && idx < 4)
3523           pshufhw = false;
3524         if ((idx != i) && idx > 3)
3525           pshuflw = false;
3526       }
3527       V1 = NewV;
3528       V2Used = false;
3529       BestLoQuad = 0;
3530       BestHiQuad = 1;
3531     }
3532
3533     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3534     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3535     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3536       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3537                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3538     }
3539   }
3540
3541   // If we have SSSE3, and all words of the result are from 1 input vector,
3542   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3543   // is present, fall back to case 4.
3544   if (TLI.getSubtarget()->hasSSSE3()) {
3545     SmallVector<SDValue,16> pshufbMask;
3546
3547     // If we have elements from both input vectors, set the high bit of the
3548     // shuffle mask element to zero out elements that come from V2 in the V1
3549     // mask, and elements that come from V1 in the V2 mask, so that the two
3550     // results can be OR'd together.
3551     bool TwoInputs = V1Used && V2Used;
3552     for (unsigned i = 0; i != 8; ++i) {
3553       int EltIdx = MaskVals[i] * 2;
3554       if (TwoInputs && (EltIdx >= 16)) {
3555         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3556         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3557         continue;
3558       }
3559       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3560       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3561     }
3562     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3563     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3564                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3565                                  MVT::v16i8, &pshufbMask[0], 16));
3566     if (!TwoInputs)
3567       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3568
3569     // Calculate the shuffle mask for the second input, shuffle it, and
3570     // OR it with the first shuffled input.
3571     pshufbMask.clear();
3572     for (unsigned i = 0; i != 8; ++i) {
3573       int EltIdx = MaskVals[i] * 2;
3574       if (EltIdx < 16) {
3575         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3576         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3577         continue;
3578       }
3579       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3580       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3581     }
3582     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3583     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3584                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3585                                  MVT::v16i8, &pshufbMask[0], 16));
3586     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3587     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3588   }
3589
3590   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3591   // and update MaskVals with new element order.
3592   BitVector InOrder(8);
3593   if (BestLoQuad >= 0) {
3594     SmallVector<int, 8> MaskV;
3595     for (int i = 0; i != 4; ++i) {
3596       int idx = MaskVals[i];
3597       if (idx < 0) {
3598         MaskV.push_back(-1);
3599         InOrder.set(i);
3600       } else if ((idx / 4) == BestLoQuad) {
3601         MaskV.push_back(idx & 3);
3602         InOrder.set(i);
3603       } else {
3604         MaskV.push_back(-1);
3605       }
3606     }
3607     for (unsigned i = 4; i != 8; ++i)
3608       MaskV.push_back(i);
3609     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3610                                 &MaskV[0]);
3611   }
3612
3613   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3614   // and update MaskVals with the new element order.
3615   if (BestHiQuad >= 0) {
3616     SmallVector<int, 8> MaskV;
3617     for (unsigned i = 0; i != 4; ++i)
3618       MaskV.push_back(i);
3619     for (unsigned i = 4; i != 8; ++i) {
3620       int idx = MaskVals[i];
3621       if (idx < 0) {
3622         MaskV.push_back(-1);
3623         InOrder.set(i);
3624       } else if ((idx / 4) == BestHiQuad) {
3625         MaskV.push_back((idx & 3) + 4);
3626         InOrder.set(i);
3627       } else {
3628         MaskV.push_back(-1);
3629       }
3630     }
3631     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3632                                 &MaskV[0]);
3633   }
3634
3635   // In case BestHi & BestLo were both -1, which means each quadword has a word
3636   // from each of the four input quadwords, calculate the InOrder bitvector now
3637   // before falling through to the insert/extract cleanup.
3638   if (BestLoQuad == -1 && BestHiQuad == -1) {
3639     NewV = V1;
3640     for (int i = 0; i != 8; ++i)
3641       if (MaskVals[i] < 0 || MaskVals[i] == i)
3642         InOrder.set(i);
3643   }
3644
3645   // The other elements are put in the right place using pextrw and pinsrw.
3646   for (unsigned i = 0; i != 8; ++i) {
3647     if (InOrder[i])
3648       continue;
3649     int EltIdx = MaskVals[i];
3650     if (EltIdx < 0)
3651       continue;
3652     SDValue ExtOp = (EltIdx < 8)
3653     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3654                   DAG.getIntPtrConstant(EltIdx))
3655     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3656                   DAG.getIntPtrConstant(EltIdx - 8));
3657     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3658                        DAG.getIntPtrConstant(i));
3659   }
3660   return NewV;
3661 }
3662
3663 // v16i8 shuffles - Prefer shuffles in the following order:
3664 // 1. [ssse3] 1 x pshufb
3665 // 2. [ssse3] 2 x pshufb + 1 x por
3666 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3667 static
3668 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3669                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3670   SDValue V1 = SVOp->getOperand(0);
3671   SDValue V2 = SVOp->getOperand(1);
3672   DebugLoc dl = SVOp->getDebugLoc();
3673   SmallVector<int, 16> MaskVals;
3674   SVOp->getMask(MaskVals);
3675
3676   // If we have SSSE3, case 1 is generated when all result bytes come from
3677   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3678   // present, fall back to case 3.
3679   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3680   bool V1Only = true;
3681   bool V2Only = true;
3682   for (unsigned i = 0; i < 16; ++i) {
3683     int EltIdx = MaskVals[i];
3684     if (EltIdx < 0)
3685       continue;
3686     if (EltIdx < 16)
3687       V2Only = false;
3688     else
3689       V1Only = false;
3690   }
3691
3692   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3693   if (TLI.getSubtarget()->hasSSSE3()) {
3694     SmallVector<SDValue,16> pshufbMask;
3695
3696     // If all result elements are from one input vector, then only translate
3697     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3698     //
3699     // Otherwise, we have elements from both input vectors, and must zero out
3700     // elements that come from V2 in the first mask, and V1 in the second mask
3701     // so that we can OR them together.
3702     bool TwoInputs = !(V1Only || V2Only);
3703     for (unsigned i = 0; i != 16; ++i) {
3704       int EltIdx = MaskVals[i];
3705       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3706         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3707         continue;
3708       }
3709       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3710     }
3711     // If all the elements are from V2, assign it to V1 and return after
3712     // building the first pshufb.
3713     if (V2Only)
3714       V1 = V2;
3715     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3716                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3717                                  MVT::v16i8, &pshufbMask[0], 16));
3718     if (!TwoInputs)
3719       return V1;
3720
3721     // Calculate the shuffle mask for the second input, shuffle it, and
3722     // OR it with the first shuffled input.
3723     pshufbMask.clear();
3724     for (unsigned i = 0; i != 16; ++i) {
3725       int EltIdx = MaskVals[i];
3726       if (EltIdx < 16) {
3727         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3728         continue;
3729       }
3730       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3731     }
3732     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3733                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3734                                  MVT::v16i8, &pshufbMask[0], 16));
3735     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3736   }
3737
3738   // No SSSE3 - Calculate in place words and then fix all out of place words
3739   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3740   // the 16 different words that comprise the two doublequadword input vectors.
3741   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3742   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3743   SDValue NewV = V2Only ? V2 : V1;
3744   for (int i = 0; i != 8; ++i) {
3745     int Elt0 = MaskVals[i*2];
3746     int Elt1 = MaskVals[i*2+1];
3747
3748     // This word of the result is all undef, skip it.
3749     if (Elt0 < 0 && Elt1 < 0)
3750       continue;
3751
3752     // This word of the result is already in the correct place, skip it.
3753     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3754       continue;
3755     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3756       continue;
3757
3758     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3759     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3760     SDValue InsElt;
3761
3762     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3763     // using a single extract together, load it and store it.
3764     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3765       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3766                            DAG.getIntPtrConstant(Elt1 / 2));
3767       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3768                         DAG.getIntPtrConstant(i));
3769       continue;
3770     }
3771
3772     // If Elt1 is defined, extract it from the appropriate source.  If the
3773     // source byte is not also odd, shift the extracted word left 8 bits
3774     // otherwise clear the bottom 8 bits if we need to do an or.
3775     if (Elt1 >= 0) {
3776       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3777                            DAG.getIntPtrConstant(Elt1 / 2));
3778       if ((Elt1 & 1) == 0)
3779         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3780                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3781       else if (Elt0 >= 0)
3782         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3783                              DAG.getConstant(0xFF00, MVT::i16));
3784     }
3785     // If Elt0 is defined, extract it from the appropriate source.  If the
3786     // source byte is not also even, shift the extracted word right 8 bits. If
3787     // Elt1 was also defined, OR the extracted values together before
3788     // inserting them in the result.
3789     if (Elt0 >= 0) {
3790       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3791                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3792       if ((Elt0 & 1) != 0)
3793         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3794                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3795       else if (Elt1 >= 0)
3796         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3797                              DAG.getConstant(0x00FF, MVT::i16));
3798       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3799                          : InsElt0;
3800     }
3801     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3802                        DAG.getIntPtrConstant(i));
3803   }
3804   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3805 }
3806
3807 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3808 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3809 /// done when every pair / quad of shuffle mask elements point to elements in
3810 /// the right sequence. e.g.
3811 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3812 static
3813 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3814                                  SelectionDAG &DAG,
3815                                  TargetLowering &TLI, DebugLoc dl) {
3816   MVT VT = SVOp->getValueType(0);
3817   SDValue V1 = SVOp->getOperand(0);
3818   SDValue V2 = SVOp->getOperand(1);
3819   unsigned NumElems = VT.getVectorNumElements();
3820   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3821   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3822   MVT MaskEltVT = MaskVT.getVectorElementType();
3823   MVT NewVT = MaskVT;
3824   switch (VT.getSimpleVT()) {
3825   default: assert(false && "Unexpected!");
3826   case MVT::v4f32: NewVT = MVT::v2f64; break;
3827   case MVT::v4i32: NewVT = MVT::v2i64; break;
3828   case MVT::v8i16: NewVT = MVT::v4i32; break;
3829   case MVT::v16i8: NewVT = MVT::v4i32; break;
3830   }
3831
3832   if (NewWidth == 2) {
3833     if (VT.isInteger())
3834       NewVT = MVT::v2i64;
3835     else
3836       NewVT = MVT::v2f64;
3837   }
3838   int Scale = NumElems / NewWidth;
3839   SmallVector<int, 8> MaskVec;
3840   for (unsigned i = 0; i < NumElems; i += Scale) {
3841     int StartIdx = -1;
3842     for (int j = 0; j < Scale; ++j) {
3843       int EltIdx = SVOp->getMaskElt(i+j);
3844       if (EltIdx < 0)
3845         continue;
3846       if (StartIdx == -1)
3847         StartIdx = EltIdx - (EltIdx % Scale);
3848       if (EltIdx != StartIdx + j)
3849         return SDValue();
3850     }
3851     if (StartIdx == -1)
3852       MaskVec.push_back(-1);
3853     else
3854       MaskVec.push_back(StartIdx / Scale);
3855   }
3856
3857   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3858   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3859   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3860 }
3861
3862 /// getVZextMovL - Return a zero-extending vector move low node.
3863 ///
3864 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3865                             SDValue SrcOp, SelectionDAG &DAG,
3866                             const X86Subtarget *Subtarget, DebugLoc dl) {
3867   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3868     LoadSDNode *LD = NULL;
3869     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3870       LD = dyn_cast<LoadSDNode>(SrcOp);
3871     if (!LD) {
3872       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3873       // instead.
3874       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3875       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3876           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3877           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3878           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3879         // PR2108
3880         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3881         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3882                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3883                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3884                                                    OpVT,
3885                                                    SrcOp.getOperand(0)
3886                                                           .getOperand(0))));
3887       }
3888     }
3889   }
3890
3891   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3892                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3893                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3894                                              OpVT, SrcOp)));
3895 }
3896
3897 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3898 /// shuffles.
3899 static SDValue
3900 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3901   SDValue V1 = SVOp->getOperand(0);
3902   SDValue V2 = SVOp->getOperand(1);
3903   DebugLoc dl = SVOp->getDebugLoc();
3904   MVT VT = SVOp->getValueType(0);
3905
3906   SmallVector<std::pair<int, int>, 8> Locs;
3907   Locs.resize(4);
3908   SmallVector<int, 8> Mask1(4U, -1);
3909   SmallVector<int, 8> PermMask;
3910   SVOp->getMask(PermMask);
3911
3912   unsigned NumHi = 0;
3913   unsigned NumLo = 0;
3914   for (unsigned i = 0; i != 4; ++i) {
3915     int Idx = PermMask[i];
3916     if (Idx < 0) {
3917       Locs[i] = std::make_pair(-1, -1);
3918     } else {
3919       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3920       if (Idx < 4) {
3921         Locs[i] = std::make_pair(0, NumLo);
3922         Mask1[NumLo] = Idx;
3923         NumLo++;
3924       } else {
3925         Locs[i] = std::make_pair(1, NumHi);
3926         if (2+NumHi < 4)
3927           Mask1[2+NumHi] = Idx;
3928         NumHi++;
3929       }
3930     }
3931   }
3932
3933   if (NumLo <= 2 && NumHi <= 2) {
3934     // If no more than two elements come from either vector. This can be
3935     // implemented with two shuffles. First shuffle gather the elements.
3936     // The second shuffle, which takes the first shuffle as both of its
3937     // vector operands, put the elements into the right order.
3938     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3939
3940     SmallVector<int, 8> Mask2(4U, -1);
3941
3942     for (unsigned i = 0; i != 4; ++i) {
3943       if (Locs[i].first == -1)
3944         continue;
3945       else {
3946         unsigned Idx = (i < 2) ? 0 : 4;
3947         Idx += Locs[i].first * 2 + Locs[i].second;
3948         Mask2[i] = Idx;
3949       }
3950     }
3951
3952     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3953   } else if (NumLo == 3 || NumHi == 3) {
3954     // Otherwise, we must have three elements from one vector, call it X, and
3955     // one element from the other, call it Y.  First, use a shufps to build an
3956     // intermediate vector with the one element from Y and the element from X
3957     // that will be in the same half in the final destination (the indexes don't
3958     // matter). Then, use a shufps to build the final vector, taking the half
3959     // containing the element from Y from the intermediate, and the other half
3960     // from X.
3961     if (NumHi == 3) {
3962       // Normalize it so the 3 elements come from V1.
3963       CommuteVectorShuffleMask(PermMask, VT);
3964       std::swap(V1, V2);
3965     }
3966
3967     // Find the element from V2.
3968     unsigned HiIndex;
3969     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3970       int Val = PermMask[HiIndex];
3971       if (Val < 0)
3972         continue;
3973       if (Val >= 4)
3974         break;
3975     }
3976
3977     Mask1[0] = PermMask[HiIndex];
3978     Mask1[1] = -1;
3979     Mask1[2] = PermMask[HiIndex^1];
3980     Mask1[3] = -1;
3981     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3982
3983     if (HiIndex >= 2) {
3984       Mask1[0] = PermMask[0];
3985       Mask1[1] = PermMask[1];
3986       Mask1[2] = HiIndex & 1 ? 6 : 4;
3987       Mask1[3] = HiIndex & 1 ? 4 : 6;
3988       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3989     } else {
3990       Mask1[0] = HiIndex & 1 ? 2 : 0;
3991       Mask1[1] = HiIndex & 1 ? 0 : 2;
3992       Mask1[2] = PermMask[2];
3993       Mask1[3] = PermMask[3];
3994       if (Mask1[2] >= 0)
3995         Mask1[2] += 4;
3996       if (Mask1[3] >= 0)
3997         Mask1[3] += 4;
3998       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
3999     }
4000   }
4001
4002   // Break it into (shuffle shuffle_hi, shuffle_lo).
4003   Locs.clear();
4004   SmallVector<int,8> LoMask(4U, -1);
4005   SmallVector<int,8> HiMask(4U, -1);
4006
4007   SmallVector<int,8> *MaskPtr = &LoMask;
4008   unsigned MaskIdx = 0;
4009   unsigned LoIdx = 0;
4010   unsigned HiIdx = 2;
4011   for (unsigned i = 0; i != 4; ++i) {
4012     if (i == 2) {
4013       MaskPtr = &HiMask;
4014       MaskIdx = 1;
4015       LoIdx = 0;
4016       HiIdx = 2;
4017     }
4018     int Idx = PermMask[i];
4019     if (Idx < 0) {
4020       Locs[i] = std::make_pair(-1, -1);
4021     } else if (Idx < 4) {
4022       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4023       (*MaskPtr)[LoIdx] = Idx;
4024       LoIdx++;
4025     } else {
4026       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4027       (*MaskPtr)[HiIdx] = Idx;
4028       HiIdx++;
4029     }
4030   }
4031
4032   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4033   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4034   SmallVector<int, 8> MaskOps;
4035   for (unsigned i = 0; i != 4; ++i) {
4036     if (Locs[i].first == -1) {
4037       MaskOps.push_back(-1);
4038     } else {
4039       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4040       MaskOps.push_back(Idx);
4041     }
4042   }
4043   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4044 }
4045
4046 SDValue
4047 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4048   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4049   SDValue V1 = Op.getOperand(0);
4050   SDValue V2 = Op.getOperand(1);
4051   MVT VT = Op.getValueType();
4052   DebugLoc dl = Op.getDebugLoc();
4053   unsigned NumElems = VT.getVectorNumElements();
4054   bool isMMX = VT.getSizeInBits() == 64;
4055   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4056   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4057   bool V1IsSplat = false;
4058   bool V2IsSplat = false;
4059
4060   if (isZeroShuffle(SVOp))
4061     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4062
4063   // Promote splats to v4f32.
4064   if (SVOp->isSplat()) {
4065     if (isMMX || NumElems < 4)
4066       return Op;
4067     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4068   }
4069
4070   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4071   // do it!
4072   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4073     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4074     if (NewOp.getNode())
4075       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4076                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4077   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4078     // FIXME: Figure out a cleaner way to do this.
4079     // Try to make use of movq to zero out the top part.
4080     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4081       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4082       if (NewOp.getNode()) {
4083         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4084           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4085                               DAG, Subtarget, dl);
4086       }
4087     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4088       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4089       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4090         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4091                             DAG, Subtarget, dl);
4092     }
4093   }
4094
4095   if (X86::isPSHUFDMask(SVOp))
4096     return Op;
4097
4098   // Check if this can be converted into a logical shift.
4099   bool isLeft = false;
4100   unsigned ShAmt = 0;
4101   SDValue ShVal;
4102   bool isShift = getSubtarget()->hasSSE2() &&
4103   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4104   if (isShift && ShVal.hasOneUse()) {
4105     // If the shifted value has multiple uses, it may be cheaper to use
4106     // v_set0 + movlhps or movhlps, etc.
4107     MVT EVT = VT.getVectorElementType();
4108     ShAmt *= EVT.getSizeInBits();
4109     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4110   }
4111
4112   if (X86::isMOVLMask(SVOp)) {
4113     if (V1IsUndef)
4114       return V2;
4115     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4116       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4117     if (!isMMX)
4118       return Op;
4119   }
4120
4121   // FIXME: fold these into legal mask.
4122   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4123                  X86::isMOVSLDUPMask(SVOp) ||
4124                  X86::isMOVHLPSMask(SVOp) ||
4125                  X86::isMOVHPMask(SVOp) ||
4126                  X86::isMOVLPMask(SVOp)))
4127     return Op;
4128
4129   if (ShouldXformToMOVHLPS(SVOp) ||
4130       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4131     return CommuteVectorShuffle(SVOp, DAG);
4132
4133   if (isShift) {
4134     // No better options. Use a vshl / vsrl.
4135     MVT EVT = VT.getVectorElementType();
4136     ShAmt *= EVT.getSizeInBits();
4137     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4138   }
4139
4140   bool Commuted = false;
4141   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4142   // 1,1,1,1 -> v8i16 though.
4143   V1IsSplat = isSplatVector(V1.getNode());
4144   V2IsSplat = isSplatVector(V2.getNode());
4145
4146   // Canonicalize the splat or undef, if present, to be on the RHS.
4147   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4148     Op = CommuteVectorShuffle(SVOp, DAG);
4149     SVOp = cast<ShuffleVectorSDNode>(Op);
4150     V1 = SVOp->getOperand(0);
4151     V2 = SVOp->getOperand(1);
4152     std::swap(V1IsSplat, V2IsSplat);
4153     std::swap(V1IsUndef, V2IsUndef);
4154     Commuted = true;
4155   }
4156
4157   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4158     // Shuffling low element of v1 into undef, just return v1.
4159     if (V2IsUndef)
4160       return V1;
4161     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4162     // the instruction selector will not match, so get a canonical MOVL with
4163     // swapped operands to undo the commute.
4164     return getMOVL(DAG, dl, VT, V2, V1);
4165   }
4166
4167   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4168       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4169       X86::isUNPCKLMask(SVOp) ||
4170       X86::isUNPCKHMask(SVOp))
4171     return Op;
4172
4173   if (V2IsSplat) {
4174     // Normalize mask so all entries that point to V2 points to its first
4175     // element then try to match unpck{h|l} again. If match, return a
4176     // new vector_shuffle with the corrected mask.
4177     SDValue NewMask = NormalizeMask(SVOp, DAG);
4178     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4179     if (NSVOp != SVOp) {
4180       if (X86::isUNPCKLMask(NSVOp, true)) {
4181         return NewMask;
4182       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4183         return NewMask;
4184       }
4185     }
4186   }
4187
4188   if (Commuted) {
4189     // Commute is back and try unpck* again.
4190     // FIXME: this seems wrong.
4191     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4192     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4193     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4194         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4195         X86::isUNPCKLMask(NewSVOp) ||
4196         X86::isUNPCKHMask(NewSVOp))
4197       return NewOp;
4198   }
4199
4200   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4201
4202   // Normalize the node to match x86 shuffle ops if needed
4203   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4204     return CommuteVectorShuffle(SVOp, DAG);
4205
4206   // Check for legal shuffle and return?
4207   SmallVector<int, 16> PermMask;
4208   SVOp->getMask(PermMask);
4209   if (isShuffleMaskLegal(PermMask, VT))
4210     return Op;
4211
4212   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4213   if (VT == MVT::v8i16) {
4214     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4215     if (NewOp.getNode())
4216       return NewOp;
4217   }
4218
4219   if (VT == MVT::v16i8) {
4220     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4221     if (NewOp.getNode())
4222       return NewOp;
4223   }
4224
4225   // Handle all 4 wide cases with a number of shuffles except for MMX.
4226   if (NumElems == 4 && !isMMX)
4227     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4228
4229   return SDValue();
4230 }
4231
4232 SDValue
4233 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4234                                                 SelectionDAG &DAG) {
4235   MVT VT = Op.getValueType();
4236   DebugLoc dl = Op.getDebugLoc();
4237   if (VT.getSizeInBits() == 8) {
4238     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4239                                     Op.getOperand(0), Op.getOperand(1));
4240     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4241                                     DAG.getValueType(VT));
4242     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4243   } else if (VT.getSizeInBits() == 16) {
4244     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4245     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4246     if (Idx == 0)
4247       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4248                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4249                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4250                                                  MVT::v4i32,
4251                                                  Op.getOperand(0)),
4252                                      Op.getOperand(1)));
4253     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4254                                     Op.getOperand(0), Op.getOperand(1));
4255     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4256                                     DAG.getValueType(VT));
4257     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4258   } else if (VT == MVT::f32) {
4259     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4260     // the result back to FR32 register. It's only worth matching if the
4261     // result has a single use which is a store or a bitcast to i32.  And in
4262     // the case of a store, it's not worth it if the index is a constant 0,
4263     // because a MOVSSmr can be used instead, which is smaller and faster.
4264     if (!Op.hasOneUse())
4265       return SDValue();
4266     SDNode *User = *Op.getNode()->use_begin();
4267     if ((User->getOpcode() != ISD::STORE ||
4268          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4269           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4270         (User->getOpcode() != ISD::BIT_CONVERT ||
4271          User->getValueType(0) != MVT::i32))
4272       return SDValue();
4273     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4274                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4275                                               Op.getOperand(0)),
4276                                               Op.getOperand(1));
4277     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4278   } else if (VT == MVT::i32) {
4279     // ExtractPS works with constant index.
4280     if (isa<ConstantSDNode>(Op.getOperand(1)))
4281       return Op;
4282   }
4283   return SDValue();
4284 }
4285
4286
4287 SDValue
4288 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4289   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4290     return SDValue();
4291
4292   if (Subtarget->hasSSE41()) {
4293     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4294     if (Res.getNode())
4295       return Res;
4296   }
4297
4298   MVT VT = Op.getValueType();
4299   DebugLoc dl = Op.getDebugLoc();
4300   // TODO: handle v16i8.
4301   if (VT.getSizeInBits() == 16) {
4302     SDValue Vec = Op.getOperand(0);
4303     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4304     if (Idx == 0)
4305       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4306                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4307                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4308                                                  MVT::v4i32, Vec),
4309                                      Op.getOperand(1)));
4310     // Transform it so it match pextrw which produces a 32-bit result.
4311     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4312     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4313                                     Op.getOperand(0), Op.getOperand(1));
4314     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4315                                     DAG.getValueType(VT));
4316     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4317   } else if (VT.getSizeInBits() == 32) {
4318     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4319     if (Idx == 0)
4320       return Op;
4321
4322     // SHUFPS the element to the lowest double word, then movss.
4323     int Mask[4] = { Idx, -1, -1, -1 };
4324     MVT VVT = Op.getOperand(0).getValueType();
4325     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4326                                        DAG.getUNDEF(VVT), Mask);
4327     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4328                        DAG.getIntPtrConstant(0));
4329   } else if (VT.getSizeInBits() == 64) {
4330     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4331     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4332     //        to match extract_elt for f64.
4333     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4334     if (Idx == 0)
4335       return Op;
4336
4337     // UNPCKHPD the element to the lowest double word, then movsd.
4338     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4339     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4340     int Mask[2] = { 1, -1 };
4341     MVT VVT = Op.getOperand(0).getValueType();
4342     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4343                                        DAG.getUNDEF(VVT), Mask);
4344     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4345                        DAG.getIntPtrConstant(0));
4346   }
4347
4348   return SDValue();
4349 }
4350
4351 SDValue
4352 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4353   MVT VT = Op.getValueType();
4354   MVT EVT = VT.getVectorElementType();
4355   DebugLoc dl = Op.getDebugLoc();
4356
4357   SDValue N0 = Op.getOperand(0);
4358   SDValue N1 = Op.getOperand(1);
4359   SDValue N2 = Op.getOperand(2);
4360
4361   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4362       isa<ConstantSDNode>(N2)) {
4363     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4364                                               : X86ISD::PINSRW;
4365     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4366     // argument.
4367     if (N1.getValueType() != MVT::i32)
4368       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4369     if (N2.getValueType() != MVT::i32)
4370       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4371     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4372   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4373     // Bits [7:6] of the constant are the source select.  This will always be
4374     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4375     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4376     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4377     // Bits [5:4] of the constant are the destination select.  This is the
4378     //  value of the incoming immediate.
4379     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4380     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4381     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4382     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4383   } else if (EVT == MVT::i32) {
4384     // InsertPS works with constant index.
4385     if (isa<ConstantSDNode>(N2))
4386       return Op;
4387   }
4388   return SDValue();
4389 }
4390
4391 SDValue
4392 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4393   MVT VT = Op.getValueType();
4394   MVT EVT = VT.getVectorElementType();
4395
4396   if (Subtarget->hasSSE41())
4397     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4398
4399   if (EVT == MVT::i8)
4400     return SDValue();
4401
4402   DebugLoc dl = Op.getDebugLoc();
4403   SDValue N0 = Op.getOperand(0);
4404   SDValue N1 = Op.getOperand(1);
4405   SDValue N2 = Op.getOperand(2);
4406
4407   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4408     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4409     // as its second argument.
4410     if (N1.getValueType() != MVT::i32)
4411       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4412     if (N2.getValueType() != MVT::i32)
4413       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4414     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4415   }
4416   return SDValue();
4417 }
4418
4419 SDValue
4420 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4421   DebugLoc dl = Op.getDebugLoc();
4422   if (Op.getValueType() == MVT::v2f32)
4423     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4424                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4425                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4426                                                Op.getOperand(0))));
4427
4428   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4429   MVT VT = MVT::v2i32;
4430   switch (Op.getValueType().getSimpleVT()) {
4431   default: break;
4432   case MVT::v16i8:
4433   case MVT::v8i16:
4434     VT = MVT::v4i32;
4435     break;
4436   }
4437   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4438                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4439 }
4440
4441 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4442 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4443 // one of the above mentioned nodes. It has to be wrapped because otherwise
4444 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4445 // be used to form addressing mode. These wrapped nodes will be selected
4446 // into MOV32ri.
4447 SDValue
4448 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4449   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4450
4451   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4452   // global base reg.
4453   unsigned char OpFlag = 0;
4454   unsigned WrapperKind = X86ISD::Wrapper;
4455
4456   if (Subtarget->is64Bit() &&
4457       getTargetMachine().getCodeModel() == CodeModel::Small)
4458     WrapperKind = X86ISD::WrapperRIP;
4459   else if (Subtarget->isPICStyleGOT())
4460     OpFlag = X86II::MO_GOTOFF;
4461   else if (Subtarget->isPICStyleStubPIC())
4462     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4463
4464   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4465                                              CP->getAlignment(),
4466                                              CP->getOffset(), OpFlag);
4467   DebugLoc DL = CP->getDebugLoc();
4468   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4469   // With PIC, the address is actually $g + Offset.
4470   if (OpFlag) {
4471     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4472                          DAG.getNode(X86ISD::GlobalBaseReg,
4473                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4474                          Result);
4475   }
4476
4477   return Result;
4478 }
4479
4480 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4481   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4482
4483   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4484   // global base reg.
4485   unsigned char OpFlag = 0;
4486   unsigned WrapperKind = X86ISD::Wrapper;
4487
4488   if (Subtarget->is64Bit() &&
4489       getTargetMachine().getCodeModel() == CodeModel::Small)
4490     WrapperKind = X86ISD::WrapperRIP;
4491   else if (Subtarget->isPICStyleGOT())
4492     OpFlag = X86II::MO_GOTOFF;
4493   else if (Subtarget->isPICStyleStubPIC())
4494     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4495
4496   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4497                                           OpFlag);
4498   DebugLoc DL = JT->getDebugLoc();
4499   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4500
4501   // With PIC, the address is actually $g + Offset.
4502   if (OpFlag) {
4503     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4504                          DAG.getNode(X86ISD::GlobalBaseReg,
4505                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4506                          Result);
4507   }
4508
4509   return Result;
4510 }
4511
4512 SDValue
4513 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4514   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4515
4516   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4517   // global base reg.
4518   unsigned char OpFlag = 0;
4519   unsigned WrapperKind = X86ISD::Wrapper;
4520   if (Subtarget->is64Bit() &&
4521       getTargetMachine().getCodeModel() == CodeModel::Small)
4522     WrapperKind = X86ISD::WrapperRIP;
4523   else if (Subtarget->isPICStyleGOT())
4524     OpFlag = X86II::MO_GOTOFF;
4525   else if (Subtarget->isPICStyleStubPIC())
4526     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4527
4528   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4529
4530   DebugLoc DL = Op.getDebugLoc();
4531   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4532
4533
4534   // With PIC, the address is actually $g + Offset.
4535   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4536       !Subtarget->is64Bit()) {
4537     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4538                          DAG.getNode(X86ISD::GlobalBaseReg,
4539                                      DebugLoc::getUnknownLoc(),
4540                                      getPointerTy()),
4541                          Result);
4542   }
4543
4544   return Result;
4545 }
4546
4547 SDValue
4548 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4549                                       int64_t Offset,
4550                                       SelectionDAG &DAG) const {
4551   // Create the TargetGlobalAddress node, folding in the constant
4552   // offset if it is legal.
4553   unsigned char OpFlags =
4554     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4555   SDValue Result;
4556   if (OpFlags == X86II::MO_NO_FLAG && isInt32(Offset)) {
4557     // A direct static reference to a global.
4558     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4559     Offset = 0;
4560   } else {
4561     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4562   }
4563
4564   if (Subtarget->is64Bit() &&
4565       getTargetMachine().getCodeModel() == CodeModel::Small)
4566     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4567   else
4568     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4569
4570   // With PIC, the address is actually $g + Offset.
4571   if (isGlobalRelativeToPICBase(OpFlags)) {
4572     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4573                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4574                          Result);
4575   }
4576
4577   // For globals that require a load from a stub to get the address, emit the
4578   // load.
4579   if (isGlobalStubReference(OpFlags))
4580     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4581                          PseudoSourceValue::getGOT(), 0);
4582
4583   // If there was a non-zero offset that we didn't fold, create an explicit
4584   // addition for it.
4585   if (Offset != 0)
4586     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4587                          DAG.getConstant(Offset, getPointerTy()));
4588
4589   return Result;
4590 }
4591
4592 SDValue
4593 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4594   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4595   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4596   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4597 }
4598
4599 static SDValue
4600 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4601            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4602            unsigned char OperandFlags) {
4603   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4604   DebugLoc dl = GA->getDebugLoc();
4605   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4606                                            GA->getValueType(0),
4607                                            GA->getOffset(),
4608                                            OperandFlags);
4609   if (InFlag) {
4610     SDValue Ops[] = { Chain,  TGA, *InFlag };
4611     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4612   } else {
4613     SDValue Ops[]  = { Chain, TGA };
4614     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4615   }
4616   SDValue Flag = Chain.getValue(1);
4617   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4618 }
4619
4620 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4621 static SDValue
4622 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4623                                 const MVT PtrVT) {
4624   SDValue InFlag;
4625   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4626   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4627                                      DAG.getNode(X86ISD::GlobalBaseReg,
4628                                                  DebugLoc::getUnknownLoc(),
4629                                                  PtrVT), InFlag);
4630   InFlag = Chain.getValue(1);
4631
4632   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4633 }
4634
4635 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4636 static SDValue
4637 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4638                                 const MVT PtrVT) {
4639   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4640                     X86::RAX, X86II::MO_TLSGD);
4641 }
4642
4643 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4644 // "local exec" model.
4645 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4646                                    const MVT PtrVT, TLSModel::Model model,
4647                                    bool is64Bit) {
4648   DebugLoc dl = GA->getDebugLoc();
4649   // Get the Thread Pointer
4650   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4651                              DebugLoc::getUnknownLoc(), PtrVT,
4652                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4653                                              MVT::i32));
4654
4655   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4656                                       NULL, 0);
4657
4658   unsigned char OperandFlags = 0;
4659   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4660   // initialexec.
4661   unsigned WrapperKind = X86ISD::Wrapper;
4662   if (model == TLSModel::LocalExec) {
4663     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4664   } else if (is64Bit) {
4665     assert(model == TLSModel::InitialExec);
4666     OperandFlags = X86II::MO_GOTTPOFF;
4667     WrapperKind = X86ISD::WrapperRIP;
4668   } else {
4669     assert(model == TLSModel::InitialExec);
4670     OperandFlags = X86II::MO_INDNTPOFF;
4671   }
4672
4673   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4674   // exec)
4675   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4676                                            GA->getOffset(), OperandFlags);
4677   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4678
4679   if (model == TLSModel::InitialExec)
4680     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4681                          PseudoSourceValue::getGOT(), 0);
4682
4683   // The address of the thread local variable is the add of the thread
4684   // pointer with the offset of the variable.
4685   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4686 }
4687
4688 SDValue
4689 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4690   // TODO: implement the "local dynamic" model
4691   // TODO: implement the "initial exec"model for pic executables
4692   assert(Subtarget->isTargetELF() &&
4693          "TLS not implemented for non-ELF targets");
4694   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4695   const GlobalValue *GV = GA->getGlobal();
4696
4697   // If GV is an alias then use the aliasee for determining
4698   // thread-localness.
4699   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4700     GV = GA->resolveAliasedGlobal(false);
4701
4702   TLSModel::Model model = getTLSModel(GV,
4703                                       getTargetMachine().getRelocationModel());
4704
4705   switch (model) {
4706   case TLSModel::GeneralDynamic:
4707   case TLSModel::LocalDynamic: // not implemented
4708     if (Subtarget->is64Bit())
4709       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4710     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4711
4712   case TLSModel::InitialExec:
4713   case TLSModel::LocalExec:
4714     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4715                                Subtarget->is64Bit());
4716   }
4717
4718   assert(0 && "Unreachable");
4719   return SDValue();
4720 }
4721
4722
4723 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4724 /// take a 2 x i32 value to shift plus a shift amount.
4725 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4726   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4727   MVT VT = Op.getValueType();
4728   unsigned VTBits = VT.getSizeInBits();
4729   DebugLoc dl = Op.getDebugLoc();
4730   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4731   SDValue ShOpLo = Op.getOperand(0);
4732   SDValue ShOpHi = Op.getOperand(1);
4733   SDValue ShAmt  = Op.getOperand(2);
4734   SDValue Tmp1 = isSRA ?
4735     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4736                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4737     DAG.getConstant(0, VT);
4738
4739   SDValue Tmp2, Tmp3;
4740   if (Op.getOpcode() == ISD::SHL_PARTS) {
4741     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4742     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4743   } else {
4744     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4745     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4746   }
4747
4748   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4749                                   DAG.getConstant(VTBits, MVT::i8));
4750   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4751                                AndNode, DAG.getConstant(0, MVT::i8));
4752
4753   SDValue Hi, Lo;
4754   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4755   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4756   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4757
4758   if (Op.getOpcode() == ISD::SHL_PARTS) {
4759     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4760     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4761   } else {
4762     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4763     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4764   }
4765
4766   SDValue Ops[2] = { Lo, Hi };
4767   return DAG.getMergeValues(Ops, 2, dl);
4768 }
4769
4770 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4771   MVT SrcVT = Op.getOperand(0).getValueType();
4772
4773   if (SrcVT.isVector()) {
4774     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4775       return Op;
4776     }
4777     return SDValue();
4778   }
4779
4780   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4781          "Unknown SINT_TO_FP to lower!");
4782
4783   // These are really Legal; return the operand so the caller accepts it as
4784   // Legal.
4785   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4786     return Op;
4787   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4788       Subtarget->is64Bit()) {
4789     return Op;
4790   }
4791
4792   DebugLoc dl = Op.getDebugLoc();
4793   unsigned Size = SrcVT.getSizeInBits()/8;
4794   MachineFunction &MF = DAG.getMachineFunction();
4795   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4796   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4797   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4798                                StackSlot,
4799                                PseudoSourceValue::getFixedStack(SSFI), 0);
4800   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4801 }
4802
4803 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4804                                      SDValue StackSlot,
4805                                      SelectionDAG &DAG) {
4806   // Build the FILD
4807   DebugLoc dl = Op.getDebugLoc();
4808   SDVTList Tys;
4809   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4810   if (useSSE)
4811     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4812   else
4813     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4814   SmallVector<SDValue, 8> Ops;
4815   Ops.push_back(Chain);
4816   Ops.push_back(StackSlot);
4817   Ops.push_back(DAG.getValueType(SrcVT));
4818   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4819                                  Tys, &Ops[0], Ops.size());
4820
4821   if (useSSE) {
4822     Chain = Result.getValue(1);
4823     SDValue InFlag = Result.getValue(2);
4824
4825     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4826     // shouldn't be necessary except that RFP cannot be live across
4827     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4828     MachineFunction &MF = DAG.getMachineFunction();
4829     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4830     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4831     Tys = DAG.getVTList(MVT::Other);
4832     SmallVector<SDValue, 8> Ops;
4833     Ops.push_back(Chain);
4834     Ops.push_back(Result);
4835     Ops.push_back(StackSlot);
4836     Ops.push_back(DAG.getValueType(Op.getValueType()));
4837     Ops.push_back(InFlag);
4838     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4839     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4840                          PseudoSourceValue::getFixedStack(SSFI), 0);
4841   }
4842
4843   return Result;
4844 }
4845
4846 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4847 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4848   // This algorithm is not obvious. Here it is in C code, more or less:
4849   /*
4850     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4851       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4852       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4853
4854       // Copy ints to xmm registers.
4855       __m128i xh = _mm_cvtsi32_si128( hi );
4856       __m128i xl = _mm_cvtsi32_si128( lo );
4857
4858       // Combine into low half of a single xmm register.
4859       __m128i x = _mm_unpacklo_epi32( xh, xl );
4860       __m128d d;
4861       double sd;
4862
4863       // Merge in appropriate exponents to give the integer bits the right
4864       // magnitude.
4865       x = _mm_unpacklo_epi32( x, exp );
4866
4867       // Subtract away the biases to deal with the IEEE-754 double precision
4868       // implicit 1.
4869       d = _mm_sub_pd( (__m128d) x, bias );
4870
4871       // All conversions up to here are exact. The correctly rounded result is
4872       // calculated using the current rounding mode using the following
4873       // horizontal add.
4874       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4875       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4876                                 // store doesn't really need to be here (except
4877                                 // maybe to zero the other double)
4878       return sd;
4879     }
4880   */
4881
4882   DebugLoc dl = Op.getDebugLoc();
4883
4884   // Build some magic constants.
4885   std::vector<Constant*> CV0;
4886   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4887   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4888   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4889   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4890   Constant *C0 = ConstantVector::get(CV0);
4891   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4892
4893   std::vector<Constant*> CV1;
4894   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4895   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4896   Constant *C1 = ConstantVector::get(CV1);
4897   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4898
4899   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4900                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4901                                         Op.getOperand(0),
4902                                         DAG.getIntPtrConstant(1)));
4903   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4904                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4905                                         Op.getOperand(0),
4906                                         DAG.getIntPtrConstant(0)));
4907   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4908   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4909                               PseudoSourceValue::getConstantPool(), 0,
4910                               false, 16);
4911   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4912   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4913   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4914                               PseudoSourceValue::getConstantPool(), 0,
4915                               false, 16);
4916   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4917
4918   // Add the halves; easiest way is to swap them into another reg first.
4919   int ShufMask[2] = { 1, -1 };
4920   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4921                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4922   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4923   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4924                      DAG.getIntPtrConstant(0));
4925 }
4926
4927 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4928 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4929   DebugLoc dl = Op.getDebugLoc();
4930   // FP constant to bias correct the final result.
4931   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4932                                    MVT::f64);
4933
4934   // Load the 32-bit value into an XMM register.
4935   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4936                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4937                                          Op.getOperand(0),
4938                                          DAG.getIntPtrConstant(0)));
4939
4940   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4941                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4942                      DAG.getIntPtrConstant(0));
4943
4944   // Or the load with the bias.
4945   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4946                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4947                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4948                                                    MVT::v2f64, Load)),
4949                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4950                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4951                                                    MVT::v2f64, Bias)));
4952   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4953                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4954                    DAG.getIntPtrConstant(0));
4955
4956   // Subtract the bias.
4957   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4958
4959   // Handle final rounding.
4960   MVT DestVT = Op.getValueType();
4961
4962   if (DestVT.bitsLT(MVT::f64)) {
4963     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4964                        DAG.getIntPtrConstant(0));
4965   } else if (DestVT.bitsGT(MVT::f64)) {
4966     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4967   }
4968
4969   // Handle final rounding.
4970   return Sub;
4971 }
4972
4973 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4974   SDValue N0 = Op.getOperand(0);
4975   DebugLoc dl = Op.getDebugLoc();
4976
4977   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4978   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4979   // the optimization here.
4980   if (DAG.SignBitIsZero(N0))
4981     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4982
4983   MVT SrcVT = N0.getValueType();
4984   if (SrcVT == MVT::i64) {
4985     // We only handle SSE2 f64 target here; caller can expand the rest.
4986     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4987       return SDValue();
4988
4989     return LowerUINT_TO_FP_i64(Op, DAG);
4990   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
4991     return LowerUINT_TO_FP_i32(Op, DAG);
4992   }
4993
4994   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
4995
4996   // Make a 64-bit buffer, and use it to build an FILD.
4997   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
4998   SDValue WordOff = DAG.getConstant(4, getPointerTy());
4999   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5000                                    getPointerTy(), StackSlot, WordOff);
5001   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5002                                 StackSlot, NULL, 0);
5003   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5004                                 OffsetSlot, NULL, 0);
5005   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5006 }
5007
5008 std::pair<SDValue,SDValue> X86TargetLowering::
5009 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5010   DebugLoc dl = Op.getDebugLoc();
5011
5012   MVT DstTy = Op.getValueType();
5013
5014   if (!IsSigned) {
5015     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5016     DstTy = MVT::i64;
5017   }
5018
5019   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5020          DstTy.getSimpleVT() >= MVT::i16 &&
5021          "Unknown FP_TO_SINT to lower!");
5022
5023   // These are really Legal.
5024   if (DstTy == MVT::i32 &&
5025       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5026     return std::make_pair(SDValue(), SDValue());
5027   if (Subtarget->is64Bit() &&
5028       DstTy == MVT::i64 &&
5029       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5030     return std::make_pair(SDValue(), SDValue());
5031
5032   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5033   // stack slot.
5034   MachineFunction &MF = DAG.getMachineFunction();
5035   unsigned MemSize = DstTy.getSizeInBits()/8;
5036   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5037   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5038
5039   unsigned Opc;
5040   switch (DstTy.getSimpleVT()) {
5041   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5042   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5043   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5044   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5045   }
5046
5047   SDValue Chain = DAG.getEntryNode();
5048   SDValue Value = Op.getOperand(0);
5049   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5050     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5051     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5052                          PseudoSourceValue::getFixedStack(SSFI), 0);
5053     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5054     SDValue Ops[] = {
5055       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5056     };
5057     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5058     Chain = Value.getValue(1);
5059     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5060     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5061   }
5062
5063   // Build the FP_TO_INT*_IN_MEM
5064   SDValue Ops[] = { Chain, Value, StackSlot };
5065   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5066
5067   return std::make_pair(FIST, StackSlot);
5068 }
5069
5070 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5071   if (Op.getValueType().isVector()) {
5072     if (Op.getValueType() == MVT::v2i32 &&
5073         Op.getOperand(0).getValueType() == MVT::v2f64) {
5074       return Op;
5075     }
5076     return SDValue();
5077   }
5078
5079   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5080   SDValue FIST = Vals.first, StackSlot = Vals.second;
5081   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5082   if (FIST.getNode() == 0) return Op;
5083
5084   // Load the result.
5085   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5086                      FIST, StackSlot, NULL, 0);
5087 }
5088
5089 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5090   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5091   SDValue FIST = Vals.first, StackSlot = Vals.second;
5092   assert(FIST.getNode() && "Unexpected failure");
5093
5094   // Load the result.
5095   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5096                      FIST, StackSlot, NULL, 0);
5097 }
5098
5099 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5100   DebugLoc dl = Op.getDebugLoc();
5101   MVT VT = Op.getValueType();
5102   MVT EltVT = VT;
5103   if (VT.isVector())
5104     EltVT = VT.getVectorElementType();
5105   std::vector<Constant*> CV;
5106   if (EltVT == MVT::f64) {
5107     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5108     CV.push_back(C);
5109     CV.push_back(C);
5110   } else {
5111     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5112     CV.push_back(C);
5113     CV.push_back(C);
5114     CV.push_back(C);
5115     CV.push_back(C);
5116   }
5117   Constant *C = ConstantVector::get(CV);
5118   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5119   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5120                                PseudoSourceValue::getConstantPool(), 0,
5121                                false, 16);
5122   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5123 }
5124
5125 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5126   DebugLoc dl = Op.getDebugLoc();
5127   MVT VT = Op.getValueType();
5128   MVT EltVT = VT;
5129   unsigned EltNum = 1;
5130   if (VT.isVector()) {
5131     EltVT = VT.getVectorElementType();
5132     EltNum = VT.getVectorNumElements();
5133   }
5134   std::vector<Constant*> CV;
5135   if (EltVT == MVT::f64) {
5136     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5137     CV.push_back(C);
5138     CV.push_back(C);
5139   } else {
5140     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5141     CV.push_back(C);
5142     CV.push_back(C);
5143     CV.push_back(C);
5144     CV.push_back(C);
5145   }
5146   Constant *C = ConstantVector::get(CV);
5147   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5148   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5149                                PseudoSourceValue::getConstantPool(), 0,
5150                                false, 16);
5151   if (VT.isVector()) {
5152     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5153                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5154                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5155                                 Op.getOperand(0)),
5156                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5157   } else {
5158     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5159   }
5160 }
5161
5162 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5163   SDValue Op0 = Op.getOperand(0);
5164   SDValue Op1 = Op.getOperand(1);
5165   DebugLoc dl = Op.getDebugLoc();
5166   MVT VT = Op.getValueType();
5167   MVT SrcVT = Op1.getValueType();
5168
5169   // If second operand is smaller, extend it first.
5170   if (SrcVT.bitsLT(VT)) {
5171     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5172     SrcVT = VT;
5173   }
5174   // And if it is bigger, shrink it first.
5175   if (SrcVT.bitsGT(VT)) {
5176     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5177     SrcVT = VT;
5178   }
5179
5180   // At this point the operands and the result should have the same
5181   // type, and that won't be f80 since that is not custom lowered.
5182
5183   // First get the sign bit of second operand.
5184   std::vector<Constant*> CV;
5185   if (SrcVT == MVT::f64) {
5186     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5187     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5188   } else {
5189     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5190     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5191     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5192     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5193   }
5194   Constant *C = ConstantVector::get(CV);
5195   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5196   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5197                                 PseudoSourceValue::getConstantPool(), 0,
5198                                 false, 16);
5199   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5200
5201   // Shift sign bit right or left if the two operands have different types.
5202   if (SrcVT.bitsGT(VT)) {
5203     // Op0 is MVT::f32, Op1 is MVT::f64.
5204     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5205     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5206                           DAG.getConstant(32, MVT::i32));
5207     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5208     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5209                           DAG.getIntPtrConstant(0));
5210   }
5211
5212   // Clear first operand sign bit.
5213   CV.clear();
5214   if (VT == MVT::f64) {
5215     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5216     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5217   } else {
5218     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5219     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5220     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5221     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5222   }
5223   C = ConstantVector::get(CV);
5224   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5225   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5226                                 PseudoSourceValue::getConstantPool(), 0,
5227                                 false, 16);
5228   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5229
5230   // Or the value with the sign bit.
5231   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5232 }
5233
5234 /// Emit nodes that will be selected as "test Op0,Op0", or something
5235 /// equivalent.
5236 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5237                                     SelectionDAG &DAG) {
5238   DebugLoc dl = Op.getDebugLoc();
5239
5240   // CF and OF aren't always set the way we want. Determine which
5241   // of these we need.
5242   bool NeedCF = false;
5243   bool NeedOF = false;
5244   switch (X86CC) {
5245   case X86::COND_A: case X86::COND_AE:
5246   case X86::COND_B: case X86::COND_BE:
5247     NeedCF = true;
5248     break;
5249   case X86::COND_G: case X86::COND_GE:
5250   case X86::COND_L: case X86::COND_LE:
5251   case X86::COND_O: case X86::COND_NO:
5252     NeedOF = true;
5253     break;
5254   default: break;
5255   }
5256
5257   // See if we can use the EFLAGS value from the operand instead of
5258   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5259   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5260   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5261     unsigned Opcode = 0;
5262     unsigned NumOperands = 0;
5263     switch (Op.getNode()->getOpcode()) {
5264     case ISD::ADD:
5265       // Due to an isel shortcoming, be conservative if this add is likely to
5266       // be selected as part of a load-modify-store instruction. When the root
5267       // node in a match is a store, isel doesn't know how to remap non-chain
5268       // non-flag uses of other nodes in the match, such as the ADD in this
5269       // case. This leads to the ADD being left around and reselected, with
5270       // the result being two adds in the output.
5271       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5272            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5273         if (UI->getOpcode() == ISD::STORE)
5274           goto default_case;
5275       if (ConstantSDNode *C =
5276             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5277         // An add of one will be selected as an INC.
5278         if (C->getAPIntValue() == 1) {
5279           Opcode = X86ISD::INC;
5280           NumOperands = 1;
5281           break;
5282         }
5283         // An add of negative one (subtract of one) will be selected as a DEC.
5284         if (C->getAPIntValue().isAllOnesValue()) {
5285           Opcode = X86ISD::DEC;
5286           NumOperands = 1;
5287           break;
5288         }
5289       }
5290       // Otherwise use a regular EFLAGS-setting add.
5291       Opcode = X86ISD::ADD;
5292       NumOperands = 2;
5293       break;
5294     case ISD::SUB:
5295       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5296       // likely to be selected as part of a load-modify-store instruction.
5297       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5298            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5299         if (UI->getOpcode() == ISD::STORE)
5300           goto default_case;
5301       // Otherwise use a regular EFLAGS-setting sub.
5302       Opcode = X86ISD::SUB;
5303       NumOperands = 2;
5304       break;
5305     case X86ISD::ADD:
5306     case X86ISD::SUB:
5307     case X86ISD::INC:
5308     case X86ISD::DEC:
5309       return SDValue(Op.getNode(), 1);
5310     default:
5311     default_case:
5312       break;
5313     }
5314     if (Opcode != 0) {
5315       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5316       SmallVector<SDValue, 4> Ops;
5317       for (unsigned i = 0; i != NumOperands; ++i)
5318         Ops.push_back(Op.getOperand(i));
5319       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5320       DAG.ReplaceAllUsesWith(Op, New);
5321       return SDValue(New.getNode(), 1);
5322     }
5323   }
5324
5325   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5326   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5327                      DAG.getConstant(0, Op.getValueType()));
5328 }
5329
5330 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5331 /// equivalent.
5332 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5333                                    SelectionDAG &DAG) {
5334   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5335     if (C->getAPIntValue() == 0)
5336       return EmitTest(Op0, X86CC, DAG);
5337
5338   DebugLoc dl = Op0.getDebugLoc();
5339   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5340 }
5341
5342 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5343   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5344   SDValue Op0 = Op.getOperand(0);
5345   SDValue Op1 = Op.getOperand(1);
5346   DebugLoc dl = Op.getDebugLoc();
5347   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5348
5349   // Lower (X & (1 << N)) == 0 to BT(X, N).
5350   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5351   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5352   if (Op0.getOpcode() == ISD::AND &&
5353       Op0.hasOneUse() &&
5354       Op1.getOpcode() == ISD::Constant &&
5355       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5356       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5357     SDValue LHS, RHS;
5358     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5359       if (ConstantSDNode *Op010C =
5360             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5361         if (Op010C->getZExtValue() == 1) {
5362           LHS = Op0.getOperand(0);
5363           RHS = Op0.getOperand(1).getOperand(1);
5364         }
5365     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5366       if (ConstantSDNode *Op000C =
5367             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5368         if (Op000C->getZExtValue() == 1) {
5369           LHS = Op0.getOperand(1);
5370           RHS = Op0.getOperand(0).getOperand(1);
5371         }
5372     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5373       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5374       SDValue AndLHS = Op0.getOperand(0);
5375       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5376         LHS = AndLHS.getOperand(0);
5377         RHS = AndLHS.getOperand(1);
5378       }
5379     }
5380
5381     if (LHS.getNode()) {
5382       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5383       // instruction.  Since the shift amount is in-range-or-undefined, we know
5384       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5385       // the encoding for the i16 version is larger than the i32 version.
5386       if (LHS.getValueType() == MVT::i8)
5387         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5388
5389       // If the operand types disagree, extend the shift amount to match.  Since
5390       // BT ignores high bits (like shifts) we can use anyextend.
5391       if (LHS.getValueType() != RHS.getValueType())
5392         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5393
5394       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5395       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5396       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5397                          DAG.getConstant(Cond, MVT::i8), BT);
5398     }
5399   }
5400
5401   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5402   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5403
5404   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5405   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5406                      DAG.getConstant(X86CC, MVT::i8), Cond);
5407 }
5408
5409 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5410   SDValue Cond;
5411   SDValue Op0 = Op.getOperand(0);
5412   SDValue Op1 = Op.getOperand(1);
5413   SDValue CC = Op.getOperand(2);
5414   MVT VT = Op.getValueType();
5415   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5416   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5417   DebugLoc dl = Op.getDebugLoc();
5418
5419   if (isFP) {
5420     unsigned SSECC = 8;
5421     MVT VT0 = Op0.getValueType();
5422     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5423     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5424     bool Swap = false;
5425
5426     switch (SetCCOpcode) {
5427     default: break;
5428     case ISD::SETOEQ:
5429     case ISD::SETEQ:  SSECC = 0; break;
5430     case ISD::SETOGT:
5431     case ISD::SETGT: Swap = true; // Fallthrough
5432     case ISD::SETLT:
5433     case ISD::SETOLT: SSECC = 1; break;
5434     case ISD::SETOGE:
5435     case ISD::SETGE: Swap = true; // Fallthrough
5436     case ISD::SETLE:
5437     case ISD::SETOLE: SSECC = 2; break;
5438     case ISD::SETUO:  SSECC = 3; break;
5439     case ISD::SETUNE:
5440     case ISD::SETNE:  SSECC = 4; break;
5441     case ISD::SETULE: Swap = true;
5442     case ISD::SETUGE: SSECC = 5; break;
5443     case ISD::SETULT: Swap = true;
5444     case ISD::SETUGT: SSECC = 6; break;
5445     case ISD::SETO:   SSECC = 7; break;
5446     }
5447     if (Swap)
5448       std::swap(Op0, Op1);
5449
5450     // In the two special cases we can't handle, emit two comparisons.
5451     if (SSECC == 8) {
5452       if (SetCCOpcode == ISD::SETUEQ) {
5453         SDValue UNORD, EQ;
5454         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5455         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5456         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5457       }
5458       else if (SetCCOpcode == ISD::SETONE) {
5459         SDValue ORD, NEQ;
5460         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5461         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5462         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5463       }
5464       assert(0 && "Illegal FP comparison");
5465     }
5466     // Handle all other FP comparisons here.
5467     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5468   }
5469
5470   // We are handling one of the integer comparisons here.  Since SSE only has
5471   // GT and EQ comparisons for integer, swapping operands and multiple
5472   // operations may be required for some comparisons.
5473   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5474   bool Swap = false, Invert = false, FlipSigns = false;
5475
5476   switch (VT.getSimpleVT()) {
5477   default: break;
5478   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5479   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5480   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5481   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5482   }
5483
5484   switch (SetCCOpcode) {
5485   default: break;
5486   case ISD::SETNE:  Invert = true;
5487   case ISD::SETEQ:  Opc = EQOpc; break;
5488   case ISD::SETLT:  Swap = true;
5489   case ISD::SETGT:  Opc = GTOpc; break;
5490   case ISD::SETGE:  Swap = true;
5491   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5492   case ISD::SETULT: Swap = true;
5493   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5494   case ISD::SETUGE: Swap = true;
5495   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5496   }
5497   if (Swap)
5498     std::swap(Op0, Op1);
5499
5500   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5501   // bits of the inputs before performing those operations.
5502   if (FlipSigns) {
5503     MVT EltVT = VT.getVectorElementType();
5504     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5505                                       EltVT);
5506     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5507     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5508                                     SignBits.size());
5509     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5510     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5511   }
5512
5513   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5514
5515   // If the logical-not of the result is required, perform that now.
5516   if (Invert)
5517     Result = DAG.getNOT(dl, Result, VT);
5518
5519   return Result;
5520 }
5521
5522 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5523 static bool isX86LogicalCmp(SDValue Op) {
5524   unsigned Opc = Op.getNode()->getOpcode();
5525   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5526     return true;
5527   if (Op.getResNo() == 1 &&
5528       (Opc == X86ISD::ADD ||
5529        Opc == X86ISD::SUB ||
5530        Opc == X86ISD::SMUL ||
5531        Opc == X86ISD::UMUL ||
5532        Opc == X86ISD::INC ||
5533        Opc == X86ISD::DEC))
5534     return true;
5535
5536   return false;
5537 }
5538
5539 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5540   bool addTest = true;
5541   SDValue Cond  = Op.getOperand(0);
5542   DebugLoc dl = Op.getDebugLoc();
5543   SDValue CC;
5544
5545   if (Cond.getOpcode() == ISD::SETCC)
5546     Cond = LowerSETCC(Cond, DAG);
5547
5548   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5549   // setting operand in place of the X86ISD::SETCC.
5550   if (Cond.getOpcode() == X86ISD::SETCC) {
5551     CC = Cond.getOperand(0);
5552
5553     SDValue Cmp = Cond.getOperand(1);
5554     unsigned Opc = Cmp.getOpcode();
5555     MVT VT = Op.getValueType();
5556
5557     bool IllegalFPCMov = false;
5558     if (VT.isFloatingPoint() && !VT.isVector() &&
5559         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5560       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5561
5562     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5563         Opc == X86ISD::BT) { // FIXME
5564       Cond = Cmp;
5565       addTest = false;
5566     }
5567   }
5568
5569   if (addTest) {
5570     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5571     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5572   }
5573
5574   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5575   SmallVector<SDValue, 4> Ops;
5576   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5577   // condition is true.
5578   Ops.push_back(Op.getOperand(2));
5579   Ops.push_back(Op.getOperand(1));
5580   Ops.push_back(CC);
5581   Ops.push_back(Cond);
5582   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5583 }
5584
5585 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5586 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5587 // from the AND / OR.
5588 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5589   Opc = Op.getOpcode();
5590   if (Opc != ISD::OR && Opc != ISD::AND)
5591     return false;
5592   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5593           Op.getOperand(0).hasOneUse() &&
5594           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5595           Op.getOperand(1).hasOneUse());
5596 }
5597
5598 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5599 // 1 and that the SETCC node has a single use.
5600 static bool isXor1OfSetCC(SDValue Op) {
5601   if (Op.getOpcode() != ISD::XOR)
5602     return false;
5603   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5604   if (N1C && N1C->getAPIntValue() == 1) {
5605     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5606       Op.getOperand(0).hasOneUse();
5607   }
5608   return false;
5609 }
5610
5611 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5612   bool addTest = true;
5613   SDValue Chain = Op.getOperand(0);
5614   SDValue Cond  = Op.getOperand(1);
5615   SDValue Dest  = Op.getOperand(2);
5616   DebugLoc dl = Op.getDebugLoc();
5617   SDValue CC;
5618
5619   if (Cond.getOpcode() == ISD::SETCC)
5620     Cond = LowerSETCC(Cond, DAG);
5621 #if 0
5622   // FIXME: LowerXALUO doesn't handle these!!
5623   else if (Cond.getOpcode() == X86ISD::ADD  ||
5624            Cond.getOpcode() == X86ISD::SUB  ||
5625            Cond.getOpcode() == X86ISD::SMUL ||
5626            Cond.getOpcode() == X86ISD::UMUL)
5627     Cond = LowerXALUO(Cond, DAG);
5628 #endif
5629
5630   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5631   // setting operand in place of the X86ISD::SETCC.
5632   if (Cond.getOpcode() == X86ISD::SETCC) {
5633     CC = Cond.getOperand(0);
5634
5635     SDValue Cmp = Cond.getOperand(1);
5636     unsigned Opc = Cmp.getOpcode();
5637     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5638     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5639       Cond = Cmp;
5640       addTest = false;
5641     } else {
5642       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5643       default: break;
5644       case X86::COND_O:
5645       case X86::COND_B:
5646         // These can only come from an arithmetic instruction with overflow,
5647         // e.g. SADDO, UADDO.
5648         Cond = Cond.getNode()->getOperand(1);
5649         addTest = false;
5650         break;
5651       }
5652     }
5653   } else {
5654     unsigned CondOpc;
5655     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5656       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5657       if (CondOpc == ISD::OR) {
5658         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5659         // two branches instead of an explicit OR instruction with a
5660         // separate test.
5661         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5662             isX86LogicalCmp(Cmp)) {
5663           CC = Cond.getOperand(0).getOperand(0);
5664           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5665                               Chain, Dest, CC, Cmp);
5666           CC = Cond.getOperand(1).getOperand(0);
5667           Cond = Cmp;
5668           addTest = false;
5669         }
5670       } else { // ISD::AND
5671         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5672         // two branches instead of an explicit AND instruction with a
5673         // separate test. However, we only do this if this block doesn't
5674         // have a fall-through edge, because this requires an explicit
5675         // jmp when the condition is false.
5676         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5677             isX86LogicalCmp(Cmp) &&
5678             Op.getNode()->hasOneUse()) {
5679           X86::CondCode CCode =
5680             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5681           CCode = X86::GetOppositeBranchCondition(CCode);
5682           CC = DAG.getConstant(CCode, MVT::i8);
5683           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5684           // Look for an unconditional branch following this conditional branch.
5685           // We need this because we need to reverse the successors in order
5686           // to implement FCMP_OEQ.
5687           if (User.getOpcode() == ISD::BR) {
5688             SDValue FalseBB = User.getOperand(1);
5689             SDValue NewBR =
5690               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5691             assert(NewBR == User);
5692             Dest = FalseBB;
5693
5694             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5695                                 Chain, Dest, CC, Cmp);
5696             X86::CondCode CCode =
5697               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5698             CCode = X86::GetOppositeBranchCondition(CCode);
5699             CC = DAG.getConstant(CCode, MVT::i8);
5700             Cond = Cmp;
5701             addTest = false;
5702           }
5703         }
5704       }
5705     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5706       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5707       // It should be transformed during dag combiner except when the condition
5708       // is set by a arithmetics with overflow node.
5709       X86::CondCode CCode =
5710         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5711       CCode = X86::GetOppositeBranchCondition(CCode);
5712       CC = DAG.getConstant(CCode, MVT::i8);
5713       Cond = Cond.getOperand(0).getOperand(1);
5714       addTest = false;
5715     }
5716   }
5717
5718   if (addTest) {
5719     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5720     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5721   }
5722   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5723                      Chain, Dest, CC, Cond);
5724 }
5725
5726
5727 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5728 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5729 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5730 // that the guard pages used by the OS virtual memory manager are allocated in
5731 // correct sequence.
5732 SDValue
5733 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5734                                            SelectionDAG &DAG) {
5735   assert(Subtarget->isTargetCygMing() &&
5736          "This should be used only on Cygwin/Mingw targets");
5737   DebugLoc dl = Op.getDebugLoc();
5738
5739   // Get the inputs.
5740   SDValue Chain = Op.getOperand(0);
5741   SDValue Size  = Op.getOperand(1);
5742   // FIXME: Ensure alignment here
5743
5744   SDValue Flag;
5745
5746   MVT IntPtr = getPointerTy();
5747   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5748
5749   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5750
5751   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5752   Flag = Chain.getValue(1);
5753
5754   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5755   SDValue Ops[] = { Chain,
5756                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5757                       DAG.getRegister(X86::EAX, IntPtr),
5758                       DAG.getRegister(X86StackPtr, SPTy),
5759                       Flag };
5760   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5761   Flag = Chain.getValue(1);
5762
5763   Chain = DAG.getCALLSEQ_END(Chain,
5764                              DAG.getIntPtrConstant(0, true),
5765                              DAG.getIntPtrConstant(0, true),
5766                              Flag);
5767
5768   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5769
5770   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5771   return DAG.getMergeValues(Ops1, 2, dl);
5772 }
5773
5774 SDValue
5775 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5776                                            SDValue Chain,
5777                                            SDValue Dst, SDValue Src,
5778                                            SDValue Size, unsigned Align,
5779                                            const Value *DstSV,
5780                                            uint64_t DstSVOff) {
5781   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5782
5783   // If not DWORD aligned or size is more than the threshold, call the library.
5784   // The libc version is likely to be faster for these cases. It can use the
5785   // address value and run time information about the CPU.
5786   if ((Align & 3) != 0 ||
5787       !ConstantSize ||
5788       ConstantSize->getZExtValue() >
5789         getSubtarget()->getMaxInlineSizeThreshold()) {
5790     SDValue InFlag(0, 0);
5791
5792     // Check to see if there is a specialized entry-point for memory zeroing.
5793     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5794
5795     if (const char *bzeroEntry =  V &&
5796         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5797       MVT IntPtr = getPointerTy();
5798       const Type *IntPtrTy = TD->getIntPtrType();
5799       TargetLowering::ArgListTy Args;
5800       TargetLowering::ArgListEntry Entry;
5801       Entry.Node = Dst;
5802       Entry.Ty = IntPtrTy;
5803       Args.push_back(Entry);
5804       Entry.Node = Size;
5805       Args.push_back(Entry);
5806       std::pair<SDValue,SDValue> CallResult =
5807         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5808                     0, CallingConv::C, false,
5809                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5810       return CallResult.second;
5811     }
5812
5813     // Otherwise have the target-independent code call memset.
5814     return SDValue();
5815   }
5816
5817   uint64_t SizeVal = ConstantSize->getZExtValue();
5818   SDValue InFlag(0, 0);
5819   MVT AVT;
5820   SDValue Count;
5821   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5822   unsigned BytesLeft = 0;
5823   bool TwoRepStos = false;
5824   if (ValC) {
5825     unsigned ValReg;
5826     uint64_t Val = ValC->getZExtValue() & 255;
5827
5828     // If the value is a constant, then we can potentially use larger sets.
5829     switch (Align & 3) {
5830     case 2:   // WORD aligned
5831       AVT = MVT::i16;
5832       ValReg = X86::AX;
5833       Val = (Val << 8) | Val;
5834       break;
5835     case 0:  // DWORD aligned
5836       AVT = MVT::i32;
5837       ValReg = X86::EAX;
5838       Val = (Val << 8)  | Val;
5839       Val = (Val << 16) | Val;
5840       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5841         AVT = MVT::i64;
5842         ValReg = X86::RAX;
5843         Val = (Val << 32) | Val;
5844       }
5845       break;
5846     default:  // Byte aligned
5847       AVT = MVT::i8;
5848       ValReg = X86::AL;
5849       Count = DAG.getIntPtrConstant(SizeVal);
5850       break;
5851     }
5852
5853     if (AVT.bitsGT(MVT::i8)) {
5854       unsigned UBytes = AVT.getSizeInBits() / 8;
5855       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5856       BytesLeft = SizeVal % UBytes;
5857     }
5858
5859     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5860                               InFlag);
5861     InFlag = Chain.getValue(1);
5862   } else {
5863     AVT = MVT::i8;
5864     Count  = DAG.getIntPtrConstant(SizeVal);
5865     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5866     InFlag = Chain.getValue(1);
5867   }
5868
5869   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5870                                                               X86::ECX,
5871                             Count, InFlag);
5872   InFlag = Chain.getValue(1);
5873   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5874                                                               X86::EDI,
5875                             Dst, InFlag);
5876   InFlag = Chain.getValue(1);
5877
5878   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5879   SmallVector<SDValue, 8> Ops;
5880   Ops.push_back(Chain);
5881   Ops.push_back(DAG.getValueType(AVT));
5882   Ops.push_back(InFlag);
5883   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5884
5885   if (TwoRepStos) {
5886     InFlag = Chain.getValue(1);
5887     Count  = Size;
5888     MVT CVT = Count.getValueType();
5889     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5890                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5891     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5892                                                              X86::ECX,
5893                               Left, InFlag);
5894     InFlag = Chain.getValue(1);
5895     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5896     Ops.clear();
5897     Ops.push_back(Chain);
5898     Ops.push_back(DAG.getValueType(MVT::i8));
5899     Ops.push_back(InFlag);
5900     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5901   } else if (BytesLeft) {
5902     // Handle the last 1 - 7 bytes.
5903     unsigned Offset = SizeVal - BytesLeft;
5904     MVT AddrVT = Dst.getValueType();
5905     MVT SizeVT = Size.getValueType();
5906
5907     Chain = DAG.getMemset(Chain, dl,
5908                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5909                                       DAG.getConstant(Offset, AddrVT)),
5910                           Src,
5911                           DAG.getConstant(BytesLeft, SizeVT),
5912                           Align, DstSV, DstSVOff + Offset);
5913   }
5914
5915   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5916   return Chain;
5917 }
5918
5919 SDValue
5920 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5921                                       SDValue Chain, SDValue Dst, SDValue Src,
5922                                       SDValue Size, unsigned Align,
5923                                       bool AlwaysInline,
5924                                       const Value *DstSV, uint64_t DstSVOff,
5925                                       const Value *SrcSV, uint64_t SrcSVOff) {
5926   // This requires the copy size to be a constant, preferrably
5927   // within a subtarget-specific limit.
5928   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5929   if (!ConstantSize)
5930     return SDValue();
5931   uint64_t SizeVal = ConstantSize->getZExtValue();
5932   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5933     return SDValue();
5934
5935   /// If not DWORD aligned, call the library.
5936   if ((Align & 3) != 0)
5937     return SDValue();
5938
5939   // DWORD aligned
5940   MVT AVT = MVT::i32;
5941   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5942     AVT = MVT::i64;
5943
5944   unsigned UBytes = AVT.getSizeInBits() / 8;
5945   unsigned CountVal = SizeVal / UBytes;
5946   SDValue Count = DAG.getIntPtrConstant(CountVal);
5947   unsigned BytesLeft = SizeVal % UBytes;
5948
5949   SDValue InFlag(0, 0);
5950   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5951                                                               X86::ECX,
5952                             Count, InFlag);
5953   InFlag = Chain.getValue(1);
5954   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5955                                                              X86::EDI,
5956                             Dst, InFlag);
5957   InFlag = Chain.getValue(1);
5958   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5959                                                               X86::ESI,
5960                             Src, InFlag);
5961   InFlag = Chain.getValue(1);
5962
5963   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5964   SmallVector<SDValue, 8> Ops;
5965   Ops.push_back(Chain);
5966   Ops.push_back(DAG.getValueType(AVT));
5967   Ops.push_back(InFlag);
5968   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5969
5970   SmallVector<SDValue, 4> Results;
5971   Results.push_back(RepMovs);
5972   if (BytesLeft) {
5973     // Handle the last 1 - 7 bytes.
5974     unsigned Offset = SizeVal - BytesLeft;
5975     MVT DstVT = Dst.getValueType();
5976     MVT SrcVT = Src.getValueType();
5977     MVT SizeVT = Size.getValueType();
5978     Results.push_back(DAG.getMemcpy(Chain, dl,
5979                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5980                                                 DAG.getConstant(Offset, DstVT)),
5981                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5982                                                 DAG.getConstant(Offset, SrcVT)),
5983                                     DAG.getConstant(BytesLeft, SizeVT),
5984                                     Align, AlwaysInline,
5985                                     DstSV, DstSVOff + Offset,
5986                                     SrcSV, SrcSVOff + Offset));
5987   }
5988
5989   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5990                      &Results[0], Results.size());
5991 }
5992
5993 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5994   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5995   DebugLoc dl = Op.getDebugLoc();
5996
5997   if (!Subtarget->is64Bit()) {
5998     // vastart just stores the address of the VarArgsFrameIndex slot into the
5999     // memory location argument.
6000     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6001     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6002   }
6003
6004   // __va_list_tag:
6005   //   gp_offset         (0 - 6 * 8)
6006   //   fp_offset         (48 - 48 + 8 * 16)
6007   //   overflow_arg_area (point to parameters coming in memory).
6008   //   reg_save_area
6009   SmallVector<SDValue, 8> MemOps;
6010   SDValue FIN = Op.getOperand(1);
6011   // Store gp_offset
6012   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6013                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6014                                  FIN, SV, 0);
6015   MemOps.push_back(Store);
6016
6017   // Store fp_offset
6018   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6019                     FIN, DAG.getIntPtrConstant(4));
6020   Store = DAG.getStore(Op.getOperand(0), dl,
6021                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6022                        FIN, SV, 0);
6023   MemOps.push_back(Store);
6024
6025   // Store ptr to overflow_arg_area
6026   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6027                     FIN, DAG.getIntPtrConstant(4));
6028   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6029   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6030   MemOps.push_back(Store);
6031
6032   // Store ptr to reg_save_area.
6033   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6034                     FIN, DAG.getIntPtrConstant(8));
6035   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6036   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6037   MemOps.push_back(Store);
6038   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6039                      &MemOps[0], MemOps.size());
6040 }
6041
6042 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6043   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6044   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6045   SDValue Chain = Op.getOperand(0);
6046   SDValue SrcPtr = Op.getOperand(1);
6047   SDValue SrcSV = Op.getOperand(2);
6048
6049   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6050   return SDValue();
6051 }
6052
6053 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6054   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6055   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6056   SDValue Chain = Op.getOperand(0);
6057   SDValue DstPtr = Op.getOperand(1);
6058   SDValue SrcPtr = Op.getOperand(2);
6059   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6060   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6061   DebugLoc dl = Op.getDebugLoc();
6062
6063   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6064                        DAG.getIntPtrConstant(24), 8, false,
6065                        DstSV, 0, SrcSV, 0);
6066 }
6067
6068 SDValue
6069 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6070   DebugLoc dl = Op.getDebugLoc();
6071   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6072   switch (IntNo) {
6073   default: return SDValue();    // Don't custom lower most intrinsics.
6074   // Comparison intrinsics.
6075   case Intrinsic::x86_sse_comieq_ss:
6076   case Intrinsic::x86_sse_comilt_ss:
6077   case Intrinsic::x86_sse_comile_ss:
6078   case Intrinsic::x86_sse_comigt_ss:
6079   case Intrinsic::x86_sse_comige_ss:
6080   case Intrinsic::x86_sse_comineq_ss:
6081   case Intrinsic::x86_sse_ucomieq_ss:
6082   case Intrinsic::x86_sse_ucomilt_ss:
6083   case Intrinsic::x86_sse_ucomile_ss:
6084   case Intrinsic::x86_sse_ucomigt_ss:
6085   case Intrinsic::x86_sse_ucomige_ss:
6086   case Intrinsic::x86_sse_ucomineq_ss:
6087   case Intrinsic::x86_sse2_comieq_sd:
6088   case Intrinsic::x86_sse2_comilt_sd:
6089   case Intrinsic::x86_sse2_comile_sd:
6090   case Intrinsic::x86_sse2_comigt_sd:
6091   case Intrinsic::x86_sse2_comige_sd:
6092   case Intrinsic::x86_sse2_comineq_sd:
6093   case Intrinsic::x86_sse2_ucomieq_sd:
6094   case Intrinsic::x86_sse2_ucomilt_sd:
6095   case Intrinsic::x86_sse2_ucomile_sd:
6096   case Intrinsic::x86_sse2_ucomigt_sd:
6097   case Intrinsic::x86_sse2_ucomige_sd:
6098   case Intrinsic::x86_sse2_ucomineq_sd: {
6099     unsigned Opc = 0;
6100     ISD::CondCode CC = ISD::SETCC_INVALID;
6101     switch (IntNo) {
6102     default: break;
6103     case Intrinsic::x86_sse_comieq_ss:
6104     case Intrinsic::x86_sse2_comieq_sd:
6105       Opc = X86ISD::COMI;
6106       CC = ISD::SETEQ;
6107       break;
6108     case Intrinsic::x86_sse_comilt_ss:
6109     case Intrinsic::x86_sse2_comilt_sd:
6110       Opc = X86ISD::COMI;
6111       CC = ISD::SETLT;
6112       break;
6113     case Intrinsic::x86_sse_comile_ss:
6114     case Intrinsic::x86_sse2_comile_sd:
6115       Opc = X86ISD::COMI;
6116       CC = ISD::SETLE;
6117       break;
6118     case Intrinsic::x86_sse_comigt_ss:
6119     case Intrinsic::x86_sse2_comigt_sd:
6120       Opc = X86ISD::COMI;
6121       CC = ISD::SETGT;
6122       break;
6123     case Intrinsic::x86_sse_comige_ss:
6124     case Intrinsic::x86_sse2_comige_sd:
6125       Opc = X86ISD::COMI;
6126       CC = ISD::SETGE;
6127       break;
6128     case Intrinsic::x86_sse_comineq_ss:
6129     case Intrinsic::x86_sse2_comineq_sd:
6130       Opc = X86ISD::COMI;
6131       CC = ISD::SETNE;
6132       break;
6133     case Intrinsic::x86_sse_ucomieq_ss:
6134     case Intrinsic::x86_sse2_ucomieq_sd:
6135       Opc = X86ISD::UCOMI;
6136       CC = ISD::SETEQ;
6137       break;
6138     case Intrinsic::x86_sse_ucomilt_ss:
6139     case Intrinsic::x86_sse2_ucomilt_sd:
6140       Opc = X86ISD::UCOMI;
6141       CC = ISD::SETLT;
6142       break;
6143     case Intrinsic::x86_sse_ucomile_ss:
6144     case Intrinsic::x86_sse2_ucomile_sd:
6145       Opc = X86ISD::UCOMI;
6146       CC = ISD::SETLE;
6147       break;
6148     case Intrinsic::x86_sse_ucomigt_ss:
6149     case Intrinsic::x86_sse2_ucomigt_sd:
6150       Opc = X86ISD::UCOMI;
6151       CC = ISD::SETGT;
6152       break;
6153     case Intrinsic::x86_sse_ucomige_ss:
6154     case Intrinsic::x86_sse2_ucomige_sd:
6155       Opc = X86ISD::UCOMI;
6156       CC = ISD::SETGE;
6157       break;
6158     case Intrinsic::x86_sse_ucomineq_ss:
6159     case Intrinsic::x86_sse2_ucomineq_sd:
6160       Opc = X86ISD::UCOMI;
6161       CC = ISD::SETNE;
6162       break;
6163     }
6164
6165     SDValue LHS = Op.getOperand(1);
6166     SDValue RHS = Op.getOperand(2);
6167     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6168     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6169     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6170                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6171     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6172   }
6173
6174   // Fix vector shift instructions where the last operand is a non-immediate
6175   // i32 value.
6176   case Intrinsic::x86_sse2_pslli_w:
6177   case Intrinsic::x86_sse2_pslli_d:
6178   case Intrinsic::x86_sse2_pslli_q:
6179   case Intrinsic::x86_sse2_psrli_w:
6180   case Intrinsic::x86_sse2_psrli_d:
6181   case Intrinsic::x86_sse2_psrli_q:
6182   case Intrinsic::x86_sse2_psrai_w:
6183   case Intrinsic::x86_sse2_psrai_d:
6184   case Intrinsic::x86_mmx_pslli_w:
6185   case Intrinsic::x86_mmx_pslli_d:
6186   case Intrinsic::x86_mmx_pslli_q:
6187   case Intrinsic::x86_mmx_psrli_w:
6188   case Intrinsic::x86_mmx_psrli_d:
6189   case Intrinsic::x86_mmx_psrli_q:
6190   case Intrinsic::x86_mmx_psrai_w:
6191   case Intrinsic::x86_mmx_psrai_d: {
6192     SDValue ShAmt = Op.getOperand(2);
6193     if (isa<ConstantSDNode>(ShAmt))
6194       return SDValue();
6195
6196     unsigned NewIntNo = 0;
6197     MVT ShAmtVT = MVT::v4i32;
6198     switch (IntNo) {
6199     case Intrinsic::x86_sse2_pslli_w:
6200       NewIntNo = Intrinsic::x86_sse2_psll_w;
6201       break;
6202     case Intrinsic::x86_sse2_pslli_d:
6203       NewIntNo = Intrinsic::x86_sse2_psll_d;
6204       break;
6205     case Intrinsic::x86_sse2_pslli_q:
6206       NewIntNo = Intrinsic::x86_sse2_psll_q;
6207       break;
6208     case Intrinsic::x86_sse2_psrli_w:
6209       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6210       break;
6211     case Intrinsic::x86_sse2_psrli_d:
6212       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6213       break;
6214     case Intrinsic::x86_sse2_psrli_q:
6215       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6216       break;
6217     case Intrinsic::x86_sse2_psrai_w:
6218       NewIntNo = Intrinsic::x86_sse2_psra_w;
6219       break;
6220     case Intrinsic::x86_sse2_psrai_d:
6221       NewIntNo = Intrinsic::x86_sse2_psra_d;
6222       break;
6223     default: {
6224       ShAmtVT = MVT::v2i32;
6225       switch (IntNo) {
6226       case Intrinsic::x86_mmx_pslli_w:
6227         NewIntNo = Intrinsic::x86_mmx_psll_w;
6228         break;
6229       case Intrinsic::x86_mmx_pslli_d:
6230         NewIntNo = Intrinsic::x86_mmx_psll_d;
6231         break;
6232       case Intrinsic::x86_mmx_pslli_q:
6233         NewIntNo = Intrinsic::x86_mmx_psll_q;
6234         break;
6235       case Intrinsic::x86_mmx_psrli_w:
6236         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6237         break;
6238       case Intrinsic::x86_mmx_psrli_d:
6239         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6240         break;
6241       case Intrinsic::x86_mmx_psrli_q:
6242         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6243         break;
6244       case Intrinsic::x86_mmx_psrai_w:
6245         NewIntNo = Intrinsic::x86_mmx_psra_w;
6246         break;
6247       case Intrinsic::x86_mmx_psrai_d:
6248         NewIntNo = Intrinsic::x86_mmx_psra_d;
6249         break;
6250       default: LLVM_UNREACHABLE("Impossible intrinsic");  // Can't reach here.
6251       }
6252       break;
6253     }
6254     }
6255     MVT VT = Op.getValueType();
6256     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6257                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6258     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6259                        DAG.getConstant(NewIntNo, MVT::i32),
6260                        Op.getOperand(1), ShAmt);
6261   }
6262   }
6263 }
6264
6265 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6266   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6267   DebugLoc dl = Op.getDebugLoc();
6268
6269   if (Depth > 0) {
6270     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6271     SDValue Offset =
6272       DAG.getConstant(TD->getPointerSize(),
6273                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6274     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6275                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6276                                    FrameAddr, Offset),
6277                        NULL, 0);
6278   }
6279
6280   // Just load the return address.
6281   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6282   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6283                      RetAddrFI, NULL, 0);
6284 }
6285
6286 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6287   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6288   MFI->setFrameAddressIsTaken(true);
6289   MVT VT = Op.getValueType();
6290   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6291   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6292   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6293   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6294   while (Depth--)
6295     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6296   return FrameAddr;
6297 }
6298
6299 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6300                                                      SelectionDAG &DAG) {
6301   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6302 }
6303
6304 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6305 {
6306   MachineFunction &MF = DAG.getMachineFunction();
6307   SDValue Chain     = Op.getOperand(0);
6308   SDValue Offset    = Op.getOperand(1);
6309   SDValue Handler   = Op.getOperand(2);
6310   DebugLoc dl       = Op.getDebugLoc();
6311
6312   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6313                                   getPointerTy());
6314   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6315
6316   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6317                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6318   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6319   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6320   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6321   MF.getRegInfo().addLiveOut(StoreAddrReg);
6322
6323   return DAG.getNode(X86ISD::EH_RETURN, dl,
6324                      MVT::Other,
6325                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6326 }
6327
6328 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6329                                              SelectionDAG &DAG) {
6330   SDValue Root = Op.getOperand(0);
6331   SDValue Trmp = Op.getOperand(1); // trampoline
6332   SDValue FPtr = Op.getOperand(2); // nested function
6333   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6334   DebugLoc dl  = Op.getDebugLoc();
6335
6336   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6337
6338   const X86InstrInfo *TII =
6339     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6340
6341   if (Subtarget->is64Bit()) {
6342     SDValue OutChains[6];
6343
6344     // Large code-model.
6345
6346     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6347     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6348
6349     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6350     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6351
6352     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6353
6354     // Load the pointer to the nested function into R11.
6355     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6356     SDValue Addr = Trmp;
6357     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6358                                 Addr, TrmpAddr, 0);
6359
6360     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6361                        DAG.getConstant(2, MVT::i64));
6362     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6363
6364     // Load the 'nest' parameter value into R10.
6365     // R10 is specified in X86CallingConv.td
6366     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6367     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6368                        DAG.getConstant(10, MVT::i64));
6369     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6370                                 Addr, TrmpAddr, 10);
6371
6372     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6373                        DAG.getConstant(12, MVT::i64));
6374     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6375
6376     // Jump to the nested function.
6377     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6378     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6379                        DAG.getConstant(20, MVT::i64));
6380     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6381                                 Addr, TrmpAddr, 20);
6382
6383     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6384     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6385                        DAG.getConstant(22, MVT::i64));
6386     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6387                                 TrmpAddr, 22);
6388
6389     SDValue Ops[] =
6390       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6391     return DAG.getMergeValues(Ops, 2, dl);
6392   } else {
6393     const Function *Func =
6394       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6395     unsigned CC = Func->getCallingConv();
6396     unsigned NestReg;
6397
6398     switch (CC) {
6399     default:
6400       assert(0 && "Unsupported calling convention");
6401     case CallingConv::C:
6402     case CallingConv::X86_StdCall: {
6403       // Pass 'nest' parameter in ECX.
6404       // Must be kept in sync with X86CallingConv.td
6405       NestReg = X86::ECX;
6406
6407       // Check that ECX wasn't needed by an 'inreg' parameter.
6408       const FunctionType *FTy = Func->getFunctionType();
6409       const AttrListPtr &Attrs = Func->getAttributes();
6410
6411       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6412         unsigned InRegCount = 0;
6413         unsigned Idx = 1;
6414
6415         for (FunctionType::param_iterator I = FTy->param_begin(),
6416              E = FTy->param_end(); I != E; ++I, ++Idx)
6417           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6418             // FIXME: should only count parameters that are lowered to integers.
6419             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6420
6421         if (InRegCount > 2) {
6422           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6423         }
6424       }
6425       break;
6426     }
6427     case CallingConv::X86_FastCall:
6428     case CallingConv::Fast:
6429       // Pass 'nest' parameter in EAX.
6430       // Must be kept in sync with X86CallingConv.td
6431       NestReg = X86::EAX;
6432       break;
6433     }
6434
6435     SDValue OutChains[4];
6436     SDValue Addr, Disp;
6437
6438     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6439                        DAG.getConstant(10, MVT::i32));
6440     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6441
6442     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6443     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6444     OutChains[0] = DAG.getStore(Root, dl,
6445                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6446                                 Trmp, TrmpAddr, 0);
6447
6448     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6449                        DAG.getConstant(1, MVT::i32));
6450     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6451
6452     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6453     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6454                        DAG.getConstant(5, MVT::i32));
6455     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6456                                 TrmpAddr, 5, false, 1);
6457
6458     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6459                        DAG.getConstant(6, MVT::i32));
6460     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6461
6462     SDValue Ops[] =
6463       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6464     return DAG.getMergeValues(Ops, 2, dl);
6465   }
6466 }
6467
6468 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6469   /*
6470    The rounding mode is in bits 11:10 of FPSR, and has the following
6471    settings:
6472      00 Round to nearest
6473      01 Round to -inf
6474      10 Round to +inf
6475      11 Round to 0
6476
6477   FLT_ROUNDS, on the other hand, expects the following:
6478     -1 Undefined
6479      0 Round to 0
6480      1 Round to nearest
6481      2 Round to +inf
6482      3 Round to -inf
6483
6484   To perform the conversion, we do:
6485     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6486   */
6487
6488   MachineFunction &MF = DAG.getMachineFunction();
6489   const TargetMachine &TM = MF.getTarget();
6490   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6491   unsigned StackAlignment = TFI.getStackAlignment();
6492   MVT VT = Op.getValueType();
6493   DebugLoc dl = Op.getDebugLoc();
6494
6495   // Save FP Control Word to stack slot
6496   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6497   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6498
6499   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6500                               DAG.getEntryNode(), StackSlot);
6501
6502   // Load FP Control Word from stack slot
6503   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6504
6505   // Transform as necessary
6506   SDValue CWD1 =
6507     DAG.getNode(ISD::SRL, dl, MVT::i16,
6508                 DAG.getNode(ISD::AND, dl, MVT::i16,
6509                             CWD, DAG.getConstant(0x800, MVT::i16)),
6510                 DAG.getConstant(11, MVT::i8));
6511   SDValue CWD2 =
6512     DAG.getNode(ISD::SRL, dl, MVT::i16,
6513                 DAG.getNode(ISD::AND, dl, MVT::i16,
6514                             CWD, DAG.getConstant(0x400, MVT::i16)),
6515                 DAG.getConstant(9, MVT::i8));
6516
6517   SDValue RetVal =
6518     DAG.getNode(ISD::AND, dl, MVT::i16,
6519                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6520                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6521                             DAG.getConstant(1, MVT::i16)),
6522                 DAG.getConstant(3, MVT::i16));
6523
6524
6525   return DAG.getNode((VT.getSizeInBits() < 16 ?
6526                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6527 }
6528
6529 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6530   MVT VT = Op.getValueType();
6531   MVT OpVT = VT;
6532   unsigned NumBits = VT.getSizeInBits();
6533   DebugLoc dl = Op.getDebugLoc();
6534
6535   Op = Op.getOperand(0);
6536   if (VT == MVT::i8) {
6537     // Zero extend to i32 since there is not an i8 bsr.
6538     OpVT = MVT::i32;
6539     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6540   }
6541
6542   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6543   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6544   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6545
6546   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6547   SmallVector<SDValue, 4> Ops;
6548   Ops.push_back(Op);
6549   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6550   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6551   Ops.push_back(Op.getValue(1));
6552   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6553
6554   // Finally xor with NumBits-1.
6555   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6556
6557   if (VT == MVT::i8)
6558     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6559   return Op;
6560 }
6561
6562 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6563   MVT VT = Op.getValueType();
6564   MVT OpVT = VT;
6565   unsigned NumBits = VT.getSizeInBits();
6566   DebugLoc dl = Op.getDebugLoc();
6567
6568   Op = Op.getOperand(0);
6569   if (VT == MVT::i8) {
6570     OpVT = MVT::i32;
6571     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6572   }
6573
6574   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6575   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6576   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6577
6578   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6579   SmallVector<SDValue, 4> Ops;
6580   Ops.push_back(Op);
6581   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6582   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6583   Ops.push_back(Op.getValue(1));
6584   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6585
6586   if (VT == MVT::i8)
6587     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6588   return Op;
6589 }
6590
6591 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6592   MVT VT = Op.getValueType();
6593   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6594   DebugLoc dl = Op.getDebugLoc();
6595
6596   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6597   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6598   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6599   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6600   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6601   //
6602   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6603   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6604   //  return AloBlo + AloBhi + AhiBlo;
6605
6606   SDValue A = Op.getOperand(0);
6607   SDValue B = Op.getOperand(1);
6608
6609   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6610                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6611                        A, DAG.getConstant(32, MVT::i32));
6612   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6613                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6614                        B, DAG.getConstant(32, MVT::i32));
6615   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6616                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6617                        A, B);
6618   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6619                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6620                        A, Bhi);
6621   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6622                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6623                        Ahi, B);
6624   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6625                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6626                        AloBhi, DAG.getConstant(32, MVT::i32));
6627   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6628                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6629                        AhiBlo, DAG.getConstant(32, MVT::i32));
6630   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6631   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6632   return Res;
6633 }
6634
6635
6636 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6637   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6638   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6639   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6640   // has only one use.
6641   SDNode *N = Op.getNode();
6642   SDValue LHS = N->getOperand(0);
6643   SDValue RHS = N->getOperand(1);
6644   unsigned BaseOp = 0;
6645   unsigned Cond = 0;
6646   DebugLoc dl = Op.getDebugLoc();
6647
6648   switch (Op.getOpcode()) {
6649   default: assert(0 && "Unknown ovf instruction!");
6650   case ISD::SADDO:
6651     // A subtract of one will be selected as a INC. Note that INC doesn't
6652     // set CF, so we can't do this for UADDO.
6653     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6654       if (C->getAPIntValue() == 1) {
6655         BaseOp = X86ISD::INC;
6656         Cond = X86::COND_O;
6657         break;
6658       }
6659     BaseOp = X86ISD::ADD;
6660     Cond = X86::COND_O;
6661     break;
6662   case ISD::UADDO:
6663     BaseOp = X86ISD::ADD;
6664     Cond = X86::COND_B;
6665     break;
6666   case ISD::SSUBO:
6667     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6668     // set CF, so we can't do this for USUBO.
6669     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6670       if (C->getAPIntValue() == 1) {
6671         BaseOp = X86ISD::DEC;
6672         Cond = X86::COND_O;
6673         break;
6674       }
6675     BaseOp = X86ISD::SUB;
6676     Cond = X86::COND_O;
6677     break;
6678   case ISD::USUBO:
6679     BaseOp = X86ISD::SUB;
6680     Cond = X86::COND_B;
6681     break;
6682   case ISD::SMULO:
6683     BaseOp = X86ISD::SMUL;
6684     Cond = X86::COND_O;
6685     break;
6686   case ISD::UMULO:
6687     BaseOp = X86ISD::UMUL;
6688     Cond = X86::COND_B;
6689     break;
6690   }
6691
6692   // Also sets EFLAGS.
6693   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6694   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6695
6696   SDValue SetCC =
6697     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6698                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6699
6700   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6701   return Sum;
6702 }
6703
6704 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6705   MVT T = Op.getValueType();
6706   DebugLoc dl = Op.getDebugLoc();
6707   unsigned Reg = 0;
6708   unsigned size = 0;
6709   switch(T.getSimpleVT()) {
6710   default:
6711     assert(false && "Invalid value type!");
6712   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6713   case MVT::i16: Reg = X86::AX;  size = 2; break;
6714   case MVT::i32: Reg = X86::EAX; size = 4; break;
6715   case MVT::i64:
6716     assert(Subtarget->is64Bit() && "Node not type legal!");
6717     Reg = X86::RAX; size = 8;
6718     break;
6719   }
6720   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6721                                     Op.getOperand(2), SDValue());
6722   SDValue Ops[] = { cpIn.getValue(0),
6723                     Op.getOperand(1),
6724                     Op.getOperand(3),
6725                     DAG.getTargetConstant(size, MVT::i8),
6726                     cpIn.getValue(1) };
6727   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6728   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6729   SDValue cpOut =
6730     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6731   return cpOut;
6732 }
6733
6734 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6735                                                  SelectionDAG &DAG) {
6736   assert(Subtarget->is64Bit() && "Result not type legalized?");
6737   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6738   SDValue TheChain = Op.getOperand(0);
6739   DebugLoc dl = Op.getDebugLoc();
6740   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6741   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6742   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6743                                    rax.getValue(2));
6744   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6745                             DAG.getConstant(32, MVT::i8));
6746   SDValue Ops[] = {
6747     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6748     rdx.getValue(1)
6749   };
6750   return DAG.getMergeValues(Ops, 2, dl);
6751 }
6752
6753 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6754   SDNode *Node = Op.getNode();
6755   DebugLoc dl = Node->getDebugLoc();
6756   MVT T = Node->getValueType(0);
6757   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6758                               DAG.getConstant(0, T), Node->getOperand(2));
6759   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6760                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6761                        Node->getOperand(0),
6762                        Node->getOperand(1), negOp,
6763                        cast<AtomicSDNode>(Node)->getSrcValue(),
6764                        cast<AtomicSDNode>(Node)->getAlignment());
6765 }
6766
6767 /// LowerOperation - Provide custom lowering hooks for some operations.
6768 ///
6769 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6770   switch (Op.getOpcode()) {
6771   default: assert(0 && "Should not custom lower this!");
6772   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6773   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6774   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6775   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6776   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6777   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6778   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6779   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6780   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6781   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6782   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6783   case ISD::SHL_PARTS:
6784   case ISD::SRA_PARTS:
6785   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6786   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6787   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6788   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6789   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6790   case ISD::FABS:               return LowerFABS(Op, DAG);
6791   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6792   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6793   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6794   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6795   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6796   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6797   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6798   case ISD::CALL:               return LowerCALL(Op, DAG);
6799   case ISD::RET:                return LowerRET(Op, DAG);
6800   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6801   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6802   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6803   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6804   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6805   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6806   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6807   case ISD::FRAME_TO_ARGS_OFFSET:
6808                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6809   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6810   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6811   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6812   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6813   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6814   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6815   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6816   case ISD::SADDO:
6817   case ISD::UADDO:
6818   case ISD::SSUBO:
6819   case ISD::USUBO:
6820   case ISD::SMULO:
6821   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6822   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6823   }
6824 }
6825
6826 void X86TargetLowering::
6827 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6828                         SelectionDAG &DAG, unsigned NewOp) {
6829   MVT T = Node->getValueType(0);
6830   DebugLoc dl = Node->getDebugLoc();
6831   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6832
6833   SDValue Chain = Node->getOperand(0);
6834   SDValue In1 = Node->getOperand(1);
6835   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6836                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6837   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6838                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6839   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6840   // have a MemOperand.  Pass the info through as a normal operand.
6841   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6842   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6843   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6844   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6845   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6846   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6847   Results.push_back(Result.getValue(2));
6848 }
6849
6850 /// ReplaceNodeResults - Replace a node with an illegal result type
6851 /// with a new node built out of custom code.
6852 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6853                                            SmallVectorImpl<SDValue>&Results,
6854                                            SelectionDAG &DAG) {
6855   DebugLoc dl = N->getDebugLoc();
6856   switch (N->getOpcode()) {
6857   default:
6858     assert(false && "Do not know how to custom type legalize this operation!");
6859     return;
6860   case ISD::FP_TO_SINT: {
6861     std::pair<SDValue,SDValue> Vals =
6862         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6863     SDValue FIST = Vals.first, StackSlot = Vals.second;
6864     if (FIST.getNode() != 0) {
6865       MVT VT = N->getValueType(0);
6866       // Return a load from the stack slot.
6867       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6868     }
6869     return;
6870   }
6871   case ISD::READCYCLECOUNTER: {
6872     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6873     SDValue TheChain = N->getOperand(0);
6874     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6875     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6876                                      rd.getValue(1));
6877     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6878                                      eax.getValue(2));
6879     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6880     SDValue Ops[] = { eax, edx };
6881     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6882     Results.push_back(edx.getValue(1));
6883     return;
6884   }
6885   case ISD::ATOMIC_CMP_SWAP: {
6886     MVT T = N->getValueType(0);
6887     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6888     SDValue cpInL, cpInH;
6889     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6890                         DAG.getConstant(0, MVT::i32));
6891     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6892                         DAG.getConstant(1, MVT::i32));
6893     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6894     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6895                              cpInL.getValue(1));
6896     SDValue swapInL, swapInH;
6897     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6898                           DAG.getConstant(0, MVT::i32));
6899     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6900                           DAG.getConstant(1, MVT::i32));
6901     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6902                                cpInH.getValue(1));
6903     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6904                                swapInL.getValue(1));
6905     SDValue Ops[] = { swapInH.getValue(0),
6906                       N->getOperand(1),
6907                       swapInH.getValue(1) };
6908     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6909     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6910     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6911                                         MVT::i32, Result.getValue(1));
6912     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6913                                         MVT::i32, cpOutL.getValue(2));
6914     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6915     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6916     Results.push_back(cpOutH.getValue(1));
6917     return;
6918   }
6919   case ISD::ATOMIC_LOAD_ADD:
6920     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6921     return;
6922   case ISD::ATOMIC_LOAD_AND:
6923     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6924     return;
6925   case ISD::ATOMIC_LOAD_NAND:
6926     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6927     return;
6928   case ISD::ATOMIC_LOAD_OR:
6929     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6930     return;
6931   case ISD::ATOMIC_LOAD_SUB:
6932     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6933     return;
6934   case ISD::ATOMIC_LOAD_XOR:
6935     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6936     return;
6937   case ISD::ATOMIC_SWAP:
6938     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6939     return;
6940   }
6941 }
6942
6943 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6944   switch (Opcode) {
6945   default: return NULL;
6946   case X86ISD::BSF:                return "X86ISD::BSF";
6947   case X86ISD::BSR:                return "X86ISD::BSR";
6948   case X86ISD::SHLD:               return "X86ISD::SHLD";
6949   case X86ISD::SHRD:               return "X86ISD::SHRD";
6950   case X86ISD::FAND:               return "X86ISD::FAND";
6951   case X86ISD::FOR:                return "X86ISD::FOR";
6952   case X86ISD::FXOR:               return "X86ISD::FXOR";
6953   case X86ISD::FSRL:               return "X86ISD::FSRL";
6954   case X86ISD::FILD:               return "X86ISD::FILD";
6955   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6956   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6957   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6958   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6959   case X86ISD::FLD:                return "X86ISD::FLD";
6960   case X86ISD::FST:                return "X86ISD::FST";
6961   case X86ISD::CALL:               return "X86ISD::CALL";
6962   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6963   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6964   case X86ISD::BT:                 return "X86ISD::BT";
6965   case X86ISD::CMP:                return "X86ISD::CMP";
6966   case X86ISD::COMI:               return "X86ISD::COMI";
6967   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6968   case X86ISD::SETCC:              return "X86ISD::SETCC";
6969   case X86ISD::CMOV:               return "X86ISD::CMOV";
6970   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6971   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6972   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6973   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6974   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6975   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6976   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
6977   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6978   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6979   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6980   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6981   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6982   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
6983   case X86ISD::FMAX:               return "X86ISD::FMAX";
6984   case X86ISD::FMIN:               return "X86ISD::FMIN";
6985   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6986   case X86ISD::FRCP:               return "X86ISD::FRCP";
6987   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6988   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
6989   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6990   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6991   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6992   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6993   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6994   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
6995   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
6996   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
6997   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
6998   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
6999   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7000   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7001   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7002   case X86ISD::VSHL:               return "X86ISD::VSHL";
7003   case X86ISD::VSRL:               return "X86ISD::VSRL";
7004   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7005   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7006   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7007   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7008   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7009   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7010   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7011   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7012   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7013   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7014   case X86ISD::ADD:                return "X86ISD::ADD";
7015   case X86ISD::SUB:                return "X86ISD::SUB";
7016   case X86ISD::SMUL:               return "X86ISD::SMUL";
7017   case X86ISD::UMUL:               return "X86ISD::UMUL";
7018   case X86ISD::INC:                return "X86ISD::INC";
7019   case X86ISD::DEC:                return "X86ISD::DEC";
7020   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7021   }
7022 }
7023
7024 // isLegalAddressingMode - Return true if the addressing mode represented
7025 // by AM is legal for this target, for a load/store of the specified type.
7026 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7027                                               const Type *Ty) const {
7028   // X86 supports extremely general addressing modes.
7029
7030   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7031   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7032     return false;
7033
7034   if (AM.BaseGV) {
7035     unsigned GVFlags =
7036       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7037
7038     // If a reference to this global requires an extra load, we can't fold it.
7039     if (isGlobalStubReference(GVFlags))
7040       return false;
7041
7042     // If BaseGV requires a register for the PIC base, we cannot also have a
7043     // BaseReg specified.
7044     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7045       return false;
7046
7047     // X86-64 only supports addr of globals in small code model.
7048     if (Subtarget->is64Bit()) {
7049       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7050         return false;
7051       // If lower 4G is not available, then we must use rip-relative addressing.
7052       if (AM.BaseOffs || AM.Scale > 1)
7053         return false;
7054     }
7055   }
7056
7057   switch (AM.Scale) {
7058   case 0:
7059   case 1:
7060   case 2:
7061   case 4:
7062   case 8:
7063     // These scales always work.
7064     break;
7065   case 3:
7066   case 5:
7067   case 9:
7068     // These scales are formed with basereg+scalereg.  Only accept if there is
7069     // no basereg yet.
7070     if (AM.HasBaseReg)
7071       return false;
7072     break;
7073   default:  // Other stuff never works.
7074     return false;
7075   }
7076
7077   return true;
7078 }
7079
7080
7081 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7082   if (!Ty1->isInteger() || !Ty2->isInteger())
7083     return false;
7084   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7085   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7086   if (NumBits1 <= NumBits2)
7087     return false;
7088   return Subtarget->is64Bit() || NumBits1 < 64;
7089 }
7090
7091 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7092   if (!VT1.isInteger() || !VT2.isInteger())
7093     return false;
7094   unsigned NumBits1 = VT1.getSizeInBits();
7095   unsigned NumBits2 = VT2.getSizeInBits();
7096   if (NumBits1 <= NumBits2)
7097     return false;
7098   return Subtarget->is64Bit() || NumBits1 < 64;
7099 }
7100
7101 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7102   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7103   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7104 }
7105
7106 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7107   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7108   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7109 }
7110
7111 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7112   // i16 instructions are longer (0x66 prefix) and potentially slower.
7113   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7114 }
7115
7116 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7117 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7118 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7119 /// are assumed to be legal.
7120 bool
7121 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7122                                       MVT VT) const {
7123   // Only do shuffles on 128-bit vector types for now.
7124   if (VT.getSizeInBits() == 64)
7125     return false;
7126
7127   // FIXME: pshufb, blends, palignr, shifts.
7128   return (VT.getVectorNumElements() == 2 ||
7129           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7130           isMOVLMask(M, VT) ||
7131           isSHUFPMask(M, VT) ||
7132           isPSHUFDMask(M, VT) ||
7133           isPSHUFHWMask(M, VT) ||
7134           isPSHUFLWMask(M, VT) ||
7135           isUNPCKLMask(M, VT) ||
7136           isUNPCKHMask(M, VT) ||
7137           isUNPCKL_v_undef_Mask(M, VT) ||
7138           isUNPCKH_v_undef_Mask(M, VT));
7139 }
7140
7141 bool
7142 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7143                                           MVT VT) const {
7144   unsigned NumElts = VT.getVectorNumElements();
7145   // FIXME: This collection of masks seems suspect.
7146   if (NumElts == 2)
7147     return true;
7148   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7149     return (isMOVLMask(Mask, VT)  ||
7150             isCommutedMOVLMask(Mask, VT, true) ||
7151             isSHUFPMask(Mask, VT) ||
7152             isCommutedSHUFPMask(Mask, VT));
7153   }
7154   return false;
7155 }
7156
7157 //===----------------------------------------------------------------------===//
7158 //                           X86 Scheduler Hooks
7159 //===----------------------------------------------------------------------===//
7160
7161 // private utility function
7162 MachineBasicBlock *
7163 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7164                                                        MachineBasicBlock *MBB,
7165                                                        unsigned regOpc,
7166                                                        unsigned immOpc,
7167                                                        unsigned LoadOpc,
7168                                                        unsigned CXchgOpc,
7169                                                        unsigned copyOpc,
7170                                                        unsigned notOpc,
7171                                                        unsigned EAXreg,
7172                                                        TargetRegisterClass *RC,
7173                                                        bool invSrc) const {
7174   // For the atomic bitwise operator, we generate
7175   //   thisMBB:
7176   //   newMBB:
7177   //     ld  t1 = [bitinstr.addr]
7178   //     op  t2 = t1, [bitinstr.val]
7179   //     mov EAX = t1
7180   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7181   //     bz  newMBB
7182   //     fallthrough -->nextMBB
7183   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7184   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7185   MachineFunction::iterator MBBIter = MBB;
7186   ++MBBIter;
7187
7188   /// First build the CFG
7189   MachineFunction *F = MBB->getParent();
7190   MachineBasicBlock *thisMBB = MBB;
7191   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7192   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7193   F->insert(MBBIter, newMBB);
7194   F->insert(MBBIter, nextMBB);
7195
7196   // Move all successors to thisMBB to nextMBB
7197   nextMBB->transferSuccessors(thisMBB);
7198
7199   // Update thisMBB to fall through to newMBB
7200   thisMBB->addSuccessor(newMBB);
7201
7202   // newMBB jumps to itself and fall through to nextMBB
7203   newMBB->addSuccessor(nextMBB);
7204   newMBB->addSuccessor(newMBB);
7205
7206   // Insert instructions into newMBB based on incoming instruction
7207   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7208          "unexpected number of operands");
7209   DebugLoc dl = bInstr->getDebugLoc();
7210   MachineOperand& destOper = bInstr->getOperand(0);
7211   MachineOperand* argOpers[2 + X86AddrNumOperands];
7212   int numArgs = bInstr->getNumOperands() - 1;
7213   for (int i=0; i < numArgs; ++i)
7214     argOpers[i] = &bInstr->getOperand(i+1);
7215
7216   // x86 address has 4 operands: base, index, scale, and displacement
7217   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7218   int valArgIndx = lastAddrIndx + 1;
7219
7220   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7221   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7222   for (int i=0; i <= lastAddrIndx; ++i)
7223     (*MIB).addOperand(*argOpers[i]);
7224
7225   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7226   if (invSrc) {
7227     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7228   }
7229   else
7230     tt = t1;
7231
7232   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7233   assert((argOpers[valArgIndx]->isReg() ||
7234           argOpers[valArgIndx]->isImm()) &&
7235          "invalid operand");
7236   if (argOpers[valArgIndx]->isReg())
7237     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7238   else
7239     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7240   MIB.addReg(tt);
7241   (*MIB).addOperand(*argOpers[valArgIndx]);
7242
7243   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7244   MIB.addReg(t1);
7245
7246   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7247   for (int i=0; i <= lastAddrIndx; ++i)
7248     (*MIB).addOperand(*argOpers[i]);
7249   MIB.addReg(t2);
7250   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7251   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7252
7253   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7254   MIB.addReg(EAXreg);
7255
7256   // insert branch
7257   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7258
7259   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7260   return nextMBB;
7261 }
7262
7263 // private utility function:  64 bit atomics on 32 bit host.
7264 MachineBasicBlock *
7265 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7266                                                        MachineBasicBlock *MBB,
7267                                                        unsigned regOpcL,
7268                                                        unsigned regOpcH,
7269                                                        unsigned immOpcL,
7270                                                        unsigned immOpcH,
7271                                                        bool invSrc) const {
7272   // For the atomic bitwise operator, we generate
7273   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7274   //     ld t1,t2 = [bitinstr.addr]
7275   //   newMBB:
7276   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7277   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7278   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7279   //     mov ECX, EBX <- t5, t6
7280   //     mov EAX, EDX <- t1, t2
7281   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7282   //     mov t3, t4 <- EAX, EDX
7283   //     bz  newMBB
7284   //     result in out1, out2
7285   //     fallthrough -->nextMBB
7286
7287   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7288   const unsigned LoadOpc = X86::MOV32rm;
7289   const unsigned copyOpc = X86::MOV32rr;
7290   const unsigned NotOpc = X86::NOT32r;
7291   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7292   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7293   MachineFunction::iterator MBBIter = MBB;
7294   ++MBBIter;
7295
7296   /// First build the CFG
7297   MachineFunction *F = MBB->getParent();
7298   MachineBasicBlock *thisMBB = MBB;
7299   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7300   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7301   F->insert(MBBIter, newMBB);
7302   F->insert(MBBIter, nextMBB);
7303
7304   // Move all successors to thisMBB to nextMBB
7305   nextMBB->transferSuccessors(thisMBB);
7306
7307   // Update thisMBB to fall through to newMBB
7308   thisMBB->addSuccessor(newMBB);
7309
7310   // newMBB jumps to itself and fall through to nextMBB
7311   newMBB->addSuccessor(nextMBB);
7312   newMBB->addSuccessor(newMBB);
7313
7314   DebugLoc dl = bInstr->getDebugLoc();
7315   // Insert instructions into newMBB based on incoming instruction
7316   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7317   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7318          "unexpected number of operands");
7319   MachineOperand& dest1Oper = bInstr->getOperand(0);
7320   MachineOperand& dest2Oper = bInstr->getOperand(1);
7321   MachineOperand* argOpers[2 + X86AddrNumOperands];
7322   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7323     argOpers[i] = &bInstr->getOperand(i+2);
7324
7325   // x86 address has 4 operands: base, index, scale, and displacement
7326   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7327
7328   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7329   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7330   for (int i=0; i <= lastAddrIndx; ++i)
7331     (*MIB).addOperand(*argOpers[i]);
7332   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7333   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7334   // add 4 to displacement.
7335   for (int i=0; i <= lastAddrIndx-2; ++i)
7336     (*MIB).addOperand(*argOpers[i]);
7337   MachineOperand newOp3 = *(argOpers[3]);
7338   if (newOp3.isImm())
7339     newOp3.setImm(newOp3.getImm()+4);
7340   else
7341     newOp3.setOffset(newOp3.getOffset()+4);
7342   (*MIB).addOperand(newOp3);
7343   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7344
7345   // t3/4 are defined later, at the bottom of the loop
7346   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7347   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7348   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7349     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7350   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7351     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7352
7353   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7354   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7355   if (invSrc) {
7356     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7357     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7358   } else {
7359     tt1 = t1;
7360     tt2 = t2;
7361   }
7362
7363   int valArgIndx = lastAddrIndx + 1;
7364   assert((argOpers[valArgIndx]->isReg() ||
7365           argOpers[valArgIndx]->isImm()) &&
7366          "invalid operand");
7367   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7368   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7369   if (argOpers[valArgIndx]->isReg())
7370     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7371   else
7372     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7373   if (regOpcL != X86::MOV32rr)
7374     MIB.addReg(tt1);
7375   (*MIB).addOperand(*argOpers[valArgIndx]);
7376   assert(argOpers[valArgIndx + 1]->isReg() ==
7377          argOpers[valArgIndx]->isReg());
7378   assert(argOpers[valArgIndx + 1]->isImm() ==
7379          argOpers[valArgIndx]->isImm());
7380   if (argOpers[valArgIndx + 1]->isReg())
7381     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7382   else
7383     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7384   if (regOpcH != X86::MOV32rr)
7385     MIB.addReg(tt2);
7386   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7387
7388   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7389   MIB.addReg(t1);
7390   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7391   MIB.addReg(t2);
7392
7393   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7394   MIB.addReg(t5);
7395   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7396   MIB.addReg(t6);
7397
7398   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7399   for (int i=0; i <= lastAddrIndx; ++i)
7400     (*MIB).addOperand(*argOpers[i]);
7401
7402   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7403   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7404
7405   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7406   MIB.addReg(X86::EAX);
7407   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7408   MIB.addReg(X86::EDX);
7409
7410   // insert branch
7411   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7412
7413   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7414   return nextMBB;
7415 }
7416
7417 // private utility function
7418 MachineBasicBlock *
7419 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7420                                                       MachineBasicBlock *MBB,
7421                                                       unsigned cmovOpc) const {
7422   // For the atomic min/max operator, we generate
7423   //   thisMBB:
7424   //   newMBB:
7425   //     ld t1 = [min/max.addr]
7426   //     mov t2 = [min/max.val]
7427   //     cmp  t1, t2
7428   //     cmov[cond] t2 = t1
7429   //     mov EAX = t1
7430   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7431   //     bz   newMBB
7432   //     fallthrough -->nextMBB
7433   //
7434   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7435   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7436   MachineFunction::iterator MBBIter = MBB;
7437   ++MBBIter;
7438
7439   /// First build the CFG
7440   MachineFunction *F = MBB->getParent();
7441   MachineBasicBlock *thisMBB = MBB;
7442   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7443   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7444   F->insert(MBBIter, newMBB);
7445   F->insert(MBBIter, nextMBB);
7446
7447   // Move all successors to thisMBB to nextMBB
7448   nextMBB->transferSuccessors(thisMBB);
7449
7450   // Update thisMBB to fall through to newMBB
7451   thisMBB->addSuccessor(newMBB);
7452
7453   // newMBB jumps to newMBB and fall through to nextMBB
7454   newMBB->addSuccessor(nextMBB);
7455   newMBB->addSuccessor(newMBB);
7456
7457   DebugLoc dl = mInstr->getDebugLoc();
7458   // Insert instructions into newMBB based on incoming instruction
7459   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7460          "unexpected number of operands");
7461   MachineOperand& destOper = mInstr->getOperand(0);
7462   MachineOperand* argOpers[2 + X86AddrNumOperands];
7463   int numArgs = mInstr->getNumOperands() - 1;
7464   for (int i=0; i < numArgs; ++i)
7465     argOpers[i] = &mInstr->getOperand(i+1);
7466
7467   // x86 address has 4 operands: base, index, scale, and displacement
7468   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7469   int valArgIndx = lastAddrIndx + 1;
7470
7471   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7472   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7473   for (int i=0; i <= lastAddrIndx; ++i)
7474     (*MIB).addOperand(*argOpers[i]);
7475
7476   // We only support register and immediate values
7477   assert((argOpers[valArgIndx]->isReg() ||
7478           argOpers[valArgIndx]->isImm()) &&
7479          "invalid operand");
7480
7481   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7482   if (argOpers[valArgIndx]->isReg())
7483     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7484   else
7485     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7486   (*MIB).addOperand(*argOpers[valArgIndx]);
7487
7488   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7489   MIB.addReg(t1);
7490
7491   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7492   MIB.addReg(t1);
7493   MIB.addReg(t2);
7494
7495   // Generate movc
7496   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7497   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7498   MIB.addReg(t2);
7499   MIB.addReg(t1);
7500
7501   // Cmp and exchange if none has modified the memory location
7502   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7503   for (int i=0; i <= lastAddrIndx; ++i)
7504     (*MIB).addOperand(*argOpers[i]);
7505   MIB.addReg(t3);
7506   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7507   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7508
7509   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7510   MIB.addReg(X86::EAX);
7511
7512   // insert branch
7513   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7514
7515   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7516   return nextMBB;
7517 }
7518
7519
7520 MachineBasicBlock *
7521 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7522                                                MachineBasicBlock *BB) const {
7523   DebugLoc dl = MI->getDebugLoc();
7524   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7525   switch (MI->getOpcode()) {
7526   default: assert(false && "Unexpected instr type to insert");
7527   case X86::CMOV_V1I64:
7528   case X86::CMOV_FR32:
7529   case X86::CMOV_FR64:
7530   case X86::CMOV_V4F32:
7531   case X86::CMOV_V2F64:
7532   case X86::CMOV_V2I64: {
7533     // To "insert" a SELECT_CC instruction, we actually have to insert the
7534     // diamond control-flow pattern.  The incoming instruction knows the
7535     // destination vreg to set, the condition code register to branch on, the
7536     // true/false values to select between, and a branch opcode to use.
7537     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7538     MachineFunction::iterator It = BB;
7539     ++It;
7540
7541     //  thisMBB:
7542     //  ...
7543     //   TrueVal = ...
7544     //   cmpTY ccX, r1, r2
7545     //   bCC copy1MBB
7546     //   fallthrough --> copy0MBB
7547     MachineBasicBlock *thisMBB = BB;
7548     MachineFunction *F = BB->getParent();
7549     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7550     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7551     unsigned Opc =
7552       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7553     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7554     F->insert(It, copy0MBB);
7555     F->insert(It, sinkMBB);
7556     // Update machine-CFG edges by transferring all successors of the current
7557     // block to the new block which will contain the Phi node for the select.
7558     sinkMBB->transferSuccessors(BB);
7559
7560     // Add the true and fallthrough blocks as its successors.
7561     BB->addSuccessor(copy0MBB);
7562     BB->addSuccessor(sinkMBB);
7563
7564     //  copy0MBB:
7565     //   %FalseValue = ...
7566     //   # fallthrough to sinkMBB
7567     BB = copy0MBB;
7568
7569     // Update machine-CFG edges
7570     BB->addSuccessor(sinkMBB);
7571
7572     //  sinkMBB:
7573     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7574     //  ...
7575     BB = sinkMBB;
7576     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7577       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7578       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7579
7580     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7581     return BB;
7582   }
7583
7584   case X86::FP32_TO_INT16_IN_MEM:
7585   case X86::FP32_TO_INT32_IN_MEM:
7586   case X86::FP32_TO_INT64_IN_MEM:
7587   case X86::FP64_TO_INT16_IN_MEM:
7588   case X86::FP64_TO_INT32_IN_MEM:
7589   case X86::FP64_TO_INT64_IN_MEM:
7590   case X86::FP80_TO_INT16_IN_MEM:
7591   case X86::FP80_TO_INT32_IN_MEM:
7592   case X86::FP80_TO_INT64_IN_MEM: {
7593     // Change the floating point control register to use "round towards zero"
7594     // mode when truncating to an integer value.
7595     MachineFunction *F = BB->getParent();
7596     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7597     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7598
7599     // Load the old value of the high byte of the control word...
7600     unsigned OldCW =
7601       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7602     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7603                       CWFrameIdx);
7604
7605     // Set the high part to be round to zero...
7606     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7607       .addImm(0xC7F);
7608
7609     // Reload the modified control word now...
7610     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7611
7612     // Restore the memory image of control word to original value
7613     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7614       .addReg(OldCW);
7615
7616     // Get the X86 opcode to use.
7617     unsigned Opc;
7618     switch (MI->getOpcode()) {
7619     default: assert(0 && "illegal opcode!");
7620     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7621     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7622     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7623     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7624     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7625     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7626     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7627     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7628     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7629     }
7630
7631     X86AddressMode AM;
7632     MachineOperand &Op = MI->getOperand(0);
7633     if (Op.isReg()) {
7634       AM.BaseType = X86AddressMode::RegBase;
7635       AM.Base.Reg = Op.getReg();
7636     } else {
7637       AM.BaseType = X86AddressMode::FrameIndexBase;
7638       AM.Base.FrameIndex = Op.getIndex();
7639     }
7640     Op = MI->getOperand(1);
7641     if (Op.isImm())
7642       AM.Scale = Op.getImm();
7643     Op = MI->getOperand(2);
7644     if (Op.isImm())
7645       AM.IndexReg = Op.getImm();
7646     Op = MI->getOperand(3);
7647     if (Op.isGlobal()) {
7648       AM.GV = Op.getGlobal();
7649     } else {
7650       AM.Disp = Op.getImm();
7651     }
7652     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7653                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7654
7655     // Reload the original control word now.
7656     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7657
7658     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7659     return BB;
7660   }
7661   case X86::ATOMAND32:
7662     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7663                                                X86::AND32ri, X86::MOV32rm,
7664                                                X86::LCMPXCHG32, X86::MOV32rr,
7665                                                X86::NOT32r, X86::EAX,
7666                                                X86::GR32RegisterClass);
7667   case X86::ATOMOR32:
7668     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7669                                                X86::OR32ri, X86::MOV32rm,
7670                                                X86::LCMPXCHG32, X86::MOV32rr,
7671                                                X86::NOT32r, X86::EAX,
7672                                                X86::GR32RegisterClass);
7673   case X86::ATOMXOR32:
7674     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7675                                                X86::XOR32ri, X86::MOV32rm,
7676                                                X86::LCMPXCHG32, X86::MOV32rr,
7677                                                X86::NOT32r, X86::EAX,
7678                                                X86::GR32RegisterClass);
7679   case X86::ATOMNAND32:
7680     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7681                                                X86::AND32ri, X86::MOV32rm,
7682                                                X86::LCMPXCHG32, X86::MOV32rr,
7683                                                X86::NOT32r, X86::EAX,
7684                                                X86::GR32RegisterClass, true);
7685   case X86::ATOMMIN32:
7686     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7687   case X86::ATOMMAX32:
7688     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7689   case X86::ATOMUMIN32:
7690     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7691   case X86::ATOMUMAX32:
7692     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7693
7694   case X86::ATOMAND16:
7695     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7696                                                X86::AND16ri, X86::MOV16rm,
7697                                                X86::LCMPXCHG16, X86::MOV16rr,
7698                                                X86::NOT16r, X86::AX,
7699                                                X86::GR16RegisterClass);
7700   case X86::ATOMOR16:
7701     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7702                                                X86::OR16ri, X86::MOV16rm,
7703                                                X86::LCMPXCHG16, X86::MOV16rr,
7704                                                X86::NOT16r, X86::AX,
7705                                                X86::GR16RegisterClass);
7706   case X86::ATOMXOR16:
7707     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7708                                                X86::XOR16ri, X86::MOV16rm,
7709                                                X86::LCMPXCHG16, X86::MOV16rr,
7710                                                X86::NOT16r, X86::AX,
7711                                                X86::GR16RegisterClass);
7712   case X86::ATOMNAND16:
7713     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7714                                                X86::AND16ri, X86::MOV16rm,
7715                                                X86::LCMPXCHG16, X86::MOV16rr,
7716                                                X86::NOT16r, X86::AX,
7717                                                X86::GR16RegisterClass, true);
7718   case X86::ATOMMIN16:
7719     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7720   case X86::ATOMMAX16:
7721     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7722   case X86::ATOMUMIN16:
7723     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7724   case X86::ATOMUMAX16:
7725     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7726
7727   case X86::ATOMAND8:
7728     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7729                                                X86::AND8ri, X86::MOV8rm,
7730                                                X86::LCMPXCHG8, X86::MOV8rr,
7731                                                X86::NOT8r, X86::AL,
7732                                                X86::GR8RegisterClass);
7733   case X86::ATOMOR8:
7734     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7735                                                X86::OR8ri, X86::MOV8rm,
7736                                                X86::LCMPXCHG8, X86::MOV8rr,
7737                                                X86::NOT8r, X86::AL,
7738                                                X86::GR8RegisterClass);
7739   case X86::ATOMXOR8:
7740     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7741                                                X86::XOR8ri, X86::MOV8rm,
7742                                                X86::LCMPXCHG8, X86::MOV8rr,
7743                                                X86::NOT8r, X86::AL,
7744                                                X86::GR8RegisterClass);
7745   case X86::ATOMNAND8:
7746     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7747                                                X86::AND8ri, X86::MOV8rm,
7748                                                X86::LCMPXCHG8, X86::MOV8rr,
7749                                                X86::NOT8r, X86::AL,
7750                                                X86::GR8RegisterClass, true);
7751   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7752   // This group is for 64-bit host.
7753   case X86::ATOMAND64:
7754     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7755                                                X86::AND64ri32, X86::MOV64rm,
7756                                                X86::LCMPXCHG64, X86::MOV64rr,
7757                                                X86::NOT64r, X86::RAX,
7758                                                X86::GR64RegisterClass);
7759   case X86::ATOMOR64:
7760     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7761                                                X86::OR64ri32, X86::MOV64rm,
7762                                                X86::LCMPXCHG64, X86::MOV64rr,
7763                                                X86::NOT64r, X86::RAX,
7764                                                X86::GR64RegisterClass);
7765   case X86::ATOMXOR64:
7766     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7767                                                X86::XOR64ri32, X86::MOV64rm,
7768                                                X86::LCMPXCHG64, X86::MOV64rr,
7769                                                X86::NOT64r, X86::RAX,
7770                                                X86::GR64RegisterClass);
7771   case X86::ATOMNAND64:
7772     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7773                                                X86::AND64ri32, X86::MOV64rm,
7774                                                X86::LCMPXCHG64, X86::MOV64rr,
7775                                                X86::NOT64r, X86::RAX,
7776                                                X86::GR64RegisterClass, true);
7777   case X86::ATOMMIN64:
7778     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7779   case X86::ATOMMAX64:
7780     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7781   case X86::ATOMUMIN64:
7782     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7783   case X86::ATOMUMAX64:
7784     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7785
7786   // This group does 64-bit operations on a 32-bit host.
7787   case X86::ATOMAND6432:
7788     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7789                                                X86::AND32rr, X86::AND32rr,
7790                                                X86::AND32ri, X86::AND32ri,
7791                                                false);
7792   case X86::ATOMOR6432:
7793     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7794                                                X86::OR32rr, X86::OR32rr,
7795                                                X86::OR32ri, X86::OR32ri,
7796                                                false);
7797   case X86::ATOMXOR6432:
7798     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7799                                                X86::XOR32rr, X86::XOR32rr,
7800                                                X86::XOR32ri, X86::XOR32ri,
7801                                                false);
7802   case X86::ATOMNAND6432:
7803     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7804                                                X86::AND32rr, X86::AND32rr,
7805                                                X86::AND32ri, X86::AND32ri,
7806                                                true);
7807   case X86::ATOMADD6432:
7808     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7809                                                X86::ADD32rr, X86::ADC32rr,
7810                                                X86::ADD32ri, X86::ADC32ri,
7811                                                false);
7812   case X86::ATOMSUB6432:
7813     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7814                                                X86::SUB32rr, X86::SBB32rr,
7815                                                X86::SUB32ri, X86::SBB32ri,
7816                                                false);
7817   case X86::ATOMSWAP6432:
7818     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7819                                                X86::MOV32rr, X86::MOV32rr,
7820                                                X86::MOV32ri, X86::MOV32ri,
7821                                                false);
7822   }
7823 }
7824
7825 //===----------------------------------------------------------------------===//
7826 //                           X86 Optimization Hooks
7827 //===----------------------------------------------------------------------===//
7828
7829 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7830                                                        const APInt &Mask,
7831                                                        APInt &KnownZero,
7832                                                        APInt &KnownOne,
7833                                                        const SelectionDAG &DAG,
7834                                                        unsigned Depth) const {
7835   unsigned Opc = Op.getOpcode();
7836   assert((Opc >= ISD::BUILTIN_OP_END ||
7837           Opc == ISD::INTRINSIC_WO_CHAIN ||
7838           Opc == ISD::INTRINSIC_W_CHAIN ||
7839           Opc == ISD::INTRINSIC_VOID) &&
7840          "Should use MaskedValueIsZero if you don't know whether Op"
7841          " is a target node!");
7842
7843   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7844   switch (Opc) {
7845   default: break;
7846   case X86ISD::ADD:
7847   case X86ISD::SUB:
7848   case X86ISD::SMUL:
7849   case X86ISD::UMUL:
7850   case X86ISD::INC:
7851   case X86ISD::DEC:
7852     // These nodes' second result is a boolean.
7853     if (Op.getResNo() == 0)
7854       break;
7855     // Fallthrough
7856   case X86ISD::SETCC:
7857     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7858                                        Mask.getBitWidth() - 1);
7859     break;
7860   }
7861 }
7862
7863 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7864 /// node is a GlobalAddress + offset.
7865 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7866                                        GlobalValue* &GA, int64_t &Offset) const{
7867   if (N->getOpcode() == X86ISD::Wrapper) {
7868     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7869       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7870       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7871       return true;
7872     }
7873   }
7874   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7875 }
7876
7877 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7878                                const TargetLowering &TLI) {
7879   GlobalValue *GV;
7880   int64_t Offset = 0;
7881   if (TLI.isGAPlusOffset(Base, GV, Offset))
7882     return (GV->getAlignment() >= N && (Offset % N) == 0);
7883   // DAG combine handles the stack object case.
7884   return false;
7885 }
7886
7887 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7888                                      MVT EVT, LoadSDNode *&LDBase,
7889                                      unsigned &LastLoadedElt,
7890                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7891                                      const TargetLowering &TLI) {
7892   LDBase = NULL;
7893   LastLoadedElt = -1U;
7894   for (unsigned i = 0; i < NumElems; ++i) {
7895     if (N->getMaskElt(i) < 0) {
7896       if (!LDBase)
7897         return false;
7898       continue;
7899     }
7900
7901     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7902     if (!Elt.getNode() ||
7903         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7904       return false;
7905     if (!LDBase) {
7906       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7907         return false;
7908       LDBase = cast<LoadSDNode>(Elt.getNode());
7909       LastLoadedElt = i;
7910       continue;
7911     }
7912     if (Elt.getOpcode() == ISD::UNDEF)
7913       continue;
7914
7915     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7916     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7917       return false;
7918     LastLoadedElt = i;
7919   }
7920   return true;
7921 }
7922
7923 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7924 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7925 /// if the load addresses are consecutive, non-overlapping, and in the right
7926 /// order.  In the case of v2i64, it will see if it can rewrite the
7927 /// shuffle to be an appropriate build vector so it can take advantage of
7928 // performBuildVectorCombine.
7929 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7930                                      const TargetLowering &TLI) {
7931   DebugLoc dl = N->getDebugLoc();
7932   MVT VT = N->getValueType(0);
7933   MVT EVT = VT.getVectorElementType();
7934   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7935   unsigned NumElems = VT.getVectorNumElements();
7936
7937   if (VT.getSizeInBits() != 128)
7938     return SDValue();
7939
7940   // Try to combine a vector_shuffle into a 128-bit load.
7941   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7942   LoadSDNode *LD = NULL;
7943   unsigned LastLoadedElt;
7944   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7945                                 MFI, TLI))
7946     return SDValue();
7947
7948   if (LastLoadedElt == NumElems - 1) {
7949     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7950       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7951                          LD->getSrcValue(), LD->getSrcValueOffset(),
7952                          LD->isVolatile());
7953     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7954                        LD->getSrcValue(), LD->getSrcValueOffset(),
7955                        LD->isVolatile(), LD->getAlignment());
7956   } else if (NumElems == 4 && LastLoadedElt == 1) {
7957     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7958     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7959     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7960     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
7961   }
7962   return SDValue();
7963 }
7964
7965 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7966 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7967                                     const X86Subtarget *Subtarget) {
7968   DebugLoc DL = N->getDebugLoc();
7969   SDValue Cond = N->getOperand(0);
7970   // Get the LHS/RHS of the select.
7971   SDValue LHS = N->getOperand(1);
7972   SDValue RHS = N->getOperand(2);
7973
7974   // If we have SSE[12] support, try to form min/max nodes.
7975   if (Subtarget->hasSSE2() &&
7976       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
7977       Cond.getOpcode() == ISD::SETCC) {
7978     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7979
7980     unsigned Opcode = 0;
7981     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7982       switch (CC) {
7983       default: break;
7984       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7985       case ISD::SETULE:
7986       case ISD::SETLE:
7987         if (!UnsafeFPMath) break;
7988         // FALL THROUGH.
7989       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7990       case ISD::SETLT:
7991         Opcode = X86ISD::FMIN;
7992         break;
7993
7994       case ISD::SETOGT: // (X > Y) ? X : Y -> max
7995       case ISD::SETUGT:
7996       case ISD::SETGT:
7997         if (!UnsafeFPMath) break;
7998         // FALL THROUGH.
7999       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8000       case ISD::SETGE:
8001         Opcode = X86ISD::FMAX;
8002         break;
8003       }
8004     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8005       switch (CC) {
8006       default: break;
8007       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8008       case ISD::SETUGT:
8009       case ISD::SETGT:
8010         if (!UnsafeFPMath) break;
8011         // FALL THROUGH.
8012       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8013       case ISD::SETGE:
8014         Opcode = X86ISD::FMIN;
8015         break;
8016
8017       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8018       case ISD::SETULE:
8019       case ISD::SETLE:
8020         if (!UnsafeFPMath) break;
8021         // FALL THROUGH.
8022       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8023       case ISD::SETLT:
8024         Opcode = X86ISD::FMAX;
8025         break;
8026       }
8027     }
8028
8029     if (Opcode)
8030       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8031   }
8032
8033   // If this is a select between two integer constants, try to do some
8034   // optimizations.
8035   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8036     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8037       // Don't do this for crazy integer types.
8038       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8039         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8040         // so that TrueC (the true value) is larger than FalseC.
8041         bool NeedsCondInvert = false;
8042
8043         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8044             // Efficiently invertible.
8045             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8046              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8047               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8048           NeedsCondInvert = true;
8049           std::swap(TrueC, FalseC);
8050         }
8051
8052         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8053         if (FalseC->getAPIntValue() == 0 &&
8054             TrueC->getAPIntValue().isPowerOf2()) {
8055           if (NeedsCondInvert) // Invert the condition if needed.
8056             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8057                                DAG.getConstant(1, Cond.getValueType()));
8058
8059           // Zero extend the condition if needed.
8060           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8061
8062           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8063           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8064                              DAG.getConstant(ShAmt, MVT::i8));
8065         }
8066
8067         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8068         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8069           if (NeedsCondInvert) // Invert the condition if needed.
8070             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8071                                DAG.getConstant(1, Cond.getValueType()));
8072
8073           // Zero extend the condition if needed.
8074           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8075                              FalseC->getValueType(0), Cond);
8076           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8077                              SDValue(FalseC, 0));
8078         }
8079
8080         // Optimize cases that will turn into an LEA instruction.  This requires
8081         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8082         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8083           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8084           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8085
8086           bool isFastMultiplier = false;
8087           if (Diff < 10) {
8088             switch ((unsigned char)Diff) {
8089               default: break;
8090               case 1:  // result = add base, cond
8091               case 2:  // result = lea base(    , cond*2)
8092               case 3:  // result = lea base(cond, cond*2)
8093               case 4:  // result = lea base(    , cond*4)
8094               case 5:  // result = lea base(cond, cond*4)
8095               case 8:  // result = lea base(    , cond*8)
8096               case 9:  // result = lea base(cond, cond*8)
8097                 isFastMultiplier = true;
8098                 break;
8099             }
8100           }
8101
8102           if (isFastMultiplier) {
8103             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8104             if (NeedsCondInvert) // Invert the condition if needed.
8105               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8106                                  DAG.getConstant(1, Cond.getValueType()));
8107
8108             // Zero extend the condition if needed.
8109             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8110                                Cond);
8111             // Scale the condition by the difference.
8112             if (Diff != 1)
8113               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8114                                  DAG.getConstant(Diff, Cond.getValueType()));
8115
8116             // Add the base if non-zero.
8117             if (FalseC->getAPIntValue() != 0)
8118               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8119                                  SDValue(FalseC, 0));
8120             return Cond;
8121           }
8122         }
8123       }
8124   }
8125
8126   return SDValue();
8127 }
8128
8129 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8130 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8131                                   TargetLowering::DAGCombinerInfo &DCI) {
8132   DebugLoc DL = N->getDebugLoc();
8133
8134   // If the flag operand isn't dead, don't touch this CMOV.
8135   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8136     return SDValue();
8137
8138   // If this is a select between two integer constants, try to do some
8139   // optimizations.  Note that the operands are ordered the opposite of SELECT
8140   // operands.
8141   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8142     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8143       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8144       // larger than FalseC (the false value).
8145       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8146
8147       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8148         CC = X86::GetOppositeBranchCondition(CC);
8149         std::swap(TrueC, FalseC);
8150       }
8151
8152       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8153       // This is efficient for any integer data type (including i8/i16) and
8154       // shift amount.
8155       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8156         SDValue Cond = N->getOperand(3);
8157         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8158                            DAG.getConstant(CC, MVT::i8), Cond);
8159
8160         // Zero extend the condition if needed.
8161         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8162
8163         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8164         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8165                            DAG.getConstant(ShAmt, MVT::i8));
8166         if (N->getNumValues() == 2)  // Dead flag value?
8167           return DCI.CombineTo(N, Cond, SDValue());
8168         return Cond;
8169       }
8170
8171       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8172       // for any integer data type, including i8/i16.
8173       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8174         SDValue Cond = N->getOperand(3);
8175         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8176                            DAG.getConstant(CC, MVT::i8), Cond);
8177
8178         // Zero extend the condition if needed.
8179         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8180                            FalseC->getValueType(0), Cond);
8181         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8182                            SDValue(FalseC, 0));
8183
8184         if (N->getNumValues() == 2)  // Dead flag value?
8185           return DCI.CombineTo(N, Cond, SDValue());
8186         return Cond;
8187       }
8188
8189       // Optimize cases that will turn into an LEA instruction.  This requires
8190       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8191       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8192         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8193         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8194
8195         bool isFastMultiplier = false;
8196         if (Diff < 10) {
8197           switch ((unsigned char)Diff) {
8198           default: break;
8199           case 1:  // result = add base, cond
8200           case 2:  // result = lea base(    , cond*2)
8201           case 3:  // result = lea base(cond, cond*2)
8202           case 4:  // result = lea base(    , cond*4)
8203           case 5:  // result = lea base(cond, cond*4)
8204           case 8:  // result = lea base(    , cond*8)
8205           case 9:  // result = lea base(cond, cond*8)
8206             isFastMultiplier = true;
8207             break;
8208           }
8209         }
8210
8211         if (isFastMultiplier) {
8212           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8213           SDValue Cond = N->getOperand(3);
8214           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8215                              DAG.getConstant(CC, MVT::i8), Cond);
8216           // Zero extend the condition if needed.
8217           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8218                              Cond);
8219           // Scale the condition by the difference.
8220           if (Diff != 1)
8221             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8222                                DAG.getConstant(Diff, Cond.getValueType()));
8223
8224           // Add the base if non-zero.
8225           if (FalseC->getAPIntValue() != 0)
8226             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8227                                SDValue(FalseC, 0));
8228           if (N->getNumValues() == 2)  // Dead flag value?
8229             return DCI.CombineTo(N, Cond, SDValue());
8230           return Cond;
8231         }
8232       }
8233     }
8234   }
8235   return SDValue();
8236 }
8237
8238
8239 /// PerformMulCombine - Optimize a single multiply with constant into two
8240 /// in order to implement it with two cheaper instructions, e.g.
8241 /// LEA + SHL, LEA + LEA.
8242 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8243                                  TargetLowering::DAGCombinerInfo &DCI) {
8244   if (DAG.getMachineFunction().
8245       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8246     return SDValue();
8247
8248   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8249     return SDValue();
8250
8251   MVT VT = N->getValueType(0);
8252   if (VT != MVT::i64)
8253     return SDValue();
8254
8255   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8256   if (!C)
8257     return SDValue();
8258   uint64_t MulAmt = C->getZExtValue();
8259   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8260     return SDValue();
8261
8262   uint64_t MulAmt1 = 0;
8263   uint64_t MulAmt2 = 0;
8264   if ((MulAmt % 9) == 0) {
8265     MulAmt1 = 9;
8266     MulAmt2 = MulAmt / 9;
8267   } else if ((MulAmt % 5) == 0) {
8268     MulAmt1 = 5;
8269     MulAmt2 = MulAmt / 5;
8270   } else if ((MulAmt % 3) == 0) {
8271     MulAmt1 = 3;
8272     MulAmt2 = MulAmt / 3;
8273   }
8274   if (MulAmt2 &&
8275       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8276     DebugLoc DL = N->getDebugLoc();
8277
8278     if (isPowerOf2_64(MulAmt2) &&
8279         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8280       // If second multiplifer is pow2, issue it first. We want the multiply by
8281       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8282       // is an add.
8283       std::swap(MulAmt1, MulAmt2);
8284
8285     SDValue NewMul;
8286     if (isPowerOf2_64(MulAmt1))
8287       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8288                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8289     else
8290       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8291                            DAG.getConstant(MulAmt1, VT));
8292
8293     if (isPowerOf2_64(MulAmt2))
8294       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8295                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8296     else
8297       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8298                            DAG.getConstant(MulAmt2, VT));
8299
8300     // Do not add new nodes to DAG combiner worklist.
8301     DCI.CombineTo(N, NewMul, false);
8302   }
8303   return SDValue();
8304 }
8305
8306
8307 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8308 ///                       when possible.
8309 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8310                                    const X86Subtarget *Subtarget) {
8311   // On X86 with SSE2 support, we can transform this to a vector shift if
8312   // all elements are shifted by the same amount.  We can't do this in legalize
8313   // because the a constant vector is typically transformed to a constant pool
8314   // so we have no knowledge of the shift amount.
8315   if (!Subtarget->hasSSE2())
8316     return SDValue();
8317
8318   MVT VT = N->getValueType(0);
8319   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8320     return SDValue();
8321
8322   SDValue ShAmtOp = N->getOperand(1);
8323   MVT EltVT = VT.getVectorElementType();
8324   DebugLoc DL = N->getDebugLoc();
8325   SDValue BaseShAmt;
8326   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8327     unsigned NumElts = VT.getVectorNumElements();
8328     unsigned i = 0;
8329     for (; i != NumElts; ++i) {
8330       SDValue Arg = ShAmtOp.getOperand(i);
8331       if (Arg.getOpcode() == ISD::UNDEF) continue;
8332       BaseShAmt = Arg;
8333       break;
8334     }
8335     for (; i != NumElts; ++i) {
8336       SDValue Arg = ShAmtOp.getOperand(i);
8337       if (Arg.getOpcode() == ISD::UNDEF) continue;
8338       if (Arg != BaseShAmt) {
8339         return SDValue();
8340       }
8341     }
8342   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8343              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8344     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8345                             DAG.getIntPtrConstant(0));
8346   } else
8347     return SDValue();
8348
8349   if (EltVT.bitsGT(MVT::i32))
8350     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8351   else if (EltVT.bitsLT(MVT::i32))
8352     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8353
8354   // The shift amount is identical so we can do a vector shift.
8355   SDValue  ValOp = N->getOperand(0);
8356   switch (N->getOpcode()) {
8357   default:
8358     assert(0 && "Unknown shift opcode!");
8359     break;
8360   case ISD::SHL:
8361     if (VT == MVT::v2i64)
8362       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8363                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8364                          ValOp, BaseShAmt);
8365     if (VT == MVT::v4i32)
8366       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8367                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8368                          ValOp, BaseShAmt);
8369     if (VT == MVT::v8i16)
8370       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8371                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8372                          ValOp, BaseShAmt);
8373     break;
8374   case ISD::SRA:
8375     if (VT == MVT::v4i32)
8376       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8377                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8378                          ValOp, BaseShAmt);
8379     if (VT == MVT::v8i16)
8380       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8381                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8382                          ValOp, BaseShAmt);
8383     break;
8384   case ISD::SRL:
8385     if (VT == MVT::v2i64)
8386       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8387                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8388                          ValOp, BaseShAmt);
8389     if (VT == MVT::v4i32)
8390       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8391                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8392                          ValOp, BaseShAmt);
8393     if (VT ==  MVT::v8i16)
8394       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8395                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8396                          ValOp, BaseShAmt);
8397     break;
8398   }
8399   return SDValue();
8400 }
8401
8402 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8403 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8404                                    const X86Subtarget *Subtarget) {
8405   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8406   // the FP state in cases where an emms may be missing.
8407   // A preferable solution to the general problem is to figure out the right
8408   // places to insert EMMS.  This qualifies as a quick hack.
8409
8410   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8411   StoreSDNode *St = cast<StoreSDNode>(N);
8412   MVT VT = St->getValue().getValueType();
8413   if (VT.getSizeInBits() != 64)
8414     return SDValue();
8415
8416   const Function *F = DAG.getMachineFunction().getFunction();
8417   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8418   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8419     && Subtarget->hasSSE2();
8420   if ((VT.isVector() ||
8421        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8422       isa<LoadSDNode>(St->getValue()) &&
8423       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8424       St->getChain().hasOneUse() && !St->isVolatile()) {
8425     SDNode* LdVal = St->getValue().getNode();
8426     LoadSDNode *Ld = 0;
8427     int TokenFactorIndex = -1;
8428     SmallVector<SDValue, 8> Ops;
8429     SDNode* ChainVal = St->getChain().getNode();
8430     // Must be a store of a load.  We currently handle two cases:  the load
8431     // is a direct child, and it's under an intervening TokenFactor.  It is
8432     // possible to dig deeper under nested TokenFactors.
8433     if (ChainVal == LdVal)
8434       Ld = cast<LoadSDNode>(St->getChain());
8435     else if (St->getValue().hasOneUse() &&
8436              ChainVal->getOpcode() == ISD::TokenFactor) {
8437       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8438         if (ChainVal->getOperand(i).getNode() == LdVal) {
8439           TokenFactorIndex = i;
8440           Ld = cast<LoadSDNode>(St->getValue());
8441         } else
8442           Ops.push_back(ChainVal->getOperand(i));
8443       }
8444     }
8445
8446     if (!Ld || !ISD::isNormalLoad(Ld))
8447       return SDValue();
8448
8449     // If this is not the MMX case, i.e. we are just turning i64 load/store
8450     // into f64 load/store, avoid the transformation if there are multiple
8451     // uses of the loaded value.
8452     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8453       return SDValue();
8454
8455     DebugLoc LdDL = Ld->getDebugLoc();
8456     DebugLoc StDL = N->getDebugLoc();
8457     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8458     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8459     // pair instead.
8460     if (Subtarget->is64Bit() || F64IsLegal) {
8461       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8462       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8463                                   Ld->getBasePtr(), Ld->getSrcValue(),
8464                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8465                                   Ld->getAlignment());
8466       SDValue NewChain = NewLd.getValue(1);
8467       if (TokenFactorIndex != -1) {
8468         Ops.push_back(NewChain);
8469         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8470                                Ops.size());
8471       }
8472       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8473                           St->getSrcValue(), St->getSrcValueOffset(),
8474                           St->isVolatile(), St->getAlignment());
8475     }
8476
8477     // Otherwise, lower to two pairs of 32-bit loads / stores.
8478     SDValue LoAddr = Ld->getBasePtr();
8479     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8480                                  DAG.getConstant(4, MVT::i32));
8481
8482     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8483                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8484                                Ld->isVolatile(), Ld->getAlignment());
8485     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8486                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8487                                Ld->isVolatile(),
8488                                MinAlign(Ld->getAlignment(), 4));
8489
8490     SDValue NewChain = LoLd.getValue(1);
8491     if (TokenFactorIndex != -1) {
8492       Ops.push_back(LoLd);
8493       Ops.push_back(HiLd);
8494       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8495                              Ops.size());
8496     }
8497
8498     LoAddr = St->getBasePtr();
8499     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8500                          DAG.getConstant(4, MVT::i32));
8501
8502     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8503                                 St->getSrcValue(), St->getSrcValueOffset(),
8504                                 St->isVolatile(), St->getAlignment());
8505     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8506                                 St->getSrcValue(),
8507                                 St->getSrcValueOffset() + 4,
8508                                 St->isVolatile(),
8509                                 MinAlign(St->getAlignment(), 4));
8510     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8511   }
8512   return SDValue();
8513 }
8514
8515 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8516 /// X86ISD::FXOR nodes.
8517 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8518   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8519   // F[X]OR(0.0, x) -> x
8520   // F[X]OR(x, 0.0) -> x
8521   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8522     if (C->getValueAPF().isPosZero())
8523       return N->getOperand(1);
8524   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8525     if (C->getValueAPF().isPosZero())
8526       return N->getOperand(0);
8527   return SDValue();
8528 }
8529
8530 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8531 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8532   // FAND(0.0, x) -> 0.0
8533   // FAND(x, 0.0) -> 0.0
8534   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8535     if (C->getValueAPF().isPosZero())
8536       return N->getOperand(0);
8537   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8538     if (C->getValueAPF().isPosZero())
8539       return N->getOperand(1);
8540   return SDValue();
8541 }
8542
8543 static SDValue PerformBTCombine(SDNode *N,
8544                                 SelectionDAG &DAG,
8545                                 TargetLowering::DAGCombinerInfo &DCI) {
8546   // BT ignores high bits in the bit index operand.
8547   SDValue Op1 = N->getOperand(1);
8548   if (Op1.hasOneUse()) {
8549     unsigned BitWidth = Op1.getValueSizeInBits();
8550     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8551     APInt KnownZero, KnownOne;
8552     TargetLowering::TargetLoweringOpt TLO(DAG);
8553     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8554     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8555         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8556       DCI.CommitTargetLoweringOpt(TLO);
8557   }
8558   return SDValue();
8559 }
8560
8561 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8562   SDValue Op = N->getOperand(0);
8563   if (Op.getOpcode() == ISD::BIT_CONVERT)
8564     Op = Op.getOperand(0);
8565   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8566   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8567       VT.getVectorElementType().getSizeInBits() ==
8568       OpVT.getVectorElementType().getSizeInBits()) {
8569     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8570   }
8571   return SDValue();
8572 }
8573
8574 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8575 // Locked instructions, in turn, have implicit fence semantics (all memory
8576 // operations are flushed before issuing the locked instruction, and the
8577 // are not buffered), so we can fold away the common pattern of
8578 // fence-atomic-fence.
8579 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8580   SDValue atomic = N->getOperand(0);
8581   switch (atomic.getOpcode()) {
8582     case ISD::ATOMIC_CMP_SWAP:
8583     case ISD::ATOMIC_SWAP:
8584     case ISD::ATOMIC_LOAD_ADD:
8585     case ISD::ATOMIC_LOAD_SUB:
8586     case ISD::ATOMIC_LOAD_AND:
8587     case ISD::ATOMIC_LOAD_OR:
8588     case ISD::ATOMIC_LOAD_XOR:
8589     case ISD::ATOMIC_LOAD_NAND:
8590     case ISD::ATOMIC_LOAD_MIN:
8591     case ISD::ATOMIC_LOAD_MAX:
8592     case ISD::ATOMIC_LOAD_UMIN:
8593     case ISD::ATOMIC_LOAD_UMAX:
8594       break;
8595     default:
8596       return SDValue();
8597   }
8598
8599   SDValue fence = atomic.getOperand(0);
8600   if (fence.getOpcode() != ISD::MEMBARRIER)
8601     return SDValue();
8602
8603   switch (atomic.getOpcode()) {
8604     case ISD::ATOMIC_CMP_SWAP:
8605       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8606                                     atomic.getOperand(1), atomic.getOperand(2),
8607                                     atomic.getOperand(3));
8608     case ISD::ATOMIC_SWAP:
8609     case ISD::ATOMIC_LOAD_ADD:
8610     case ISD::ATOMIC_LOAD_SUB:
8611     case ISD::ATOMIC_LOAD_AND:
8612     case ISD::ATOMIC_LOAD_OR:
8613     case ISD::ATOMIC_LOAD_XOR:
8614     case ISD::ATOMIC_LOAD_NAND:
8615     case ISD::ATOMIC_LOAD_MIN:
8616     case ISD::ATOMIC_LOAD_MAX:
8617     case ISD::ATOMIC_LOAD_UMIN:
8618     case ISD::ATOMIC_LOAD_UMAX:
8619       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8620                                     atomic.getOperand(1), atomic.getOperand(2));
8621     default:
8622       return SDValue();
8623   }
8624 }
8625
8626 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8627                                              DAGCombinerInfo &DCI) const {
8628   SelectionDAG &DAG = DCI.DAG;
8629   switch (N->getOpcode()) {
8630   default: break;
8631   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8632   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8633   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8634   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8635   case ISD::SHL:
8636   case ISD::SRA:
8637   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8638   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8639   case X86ISD::FXOR:
8640   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8641   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8642   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8643   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8644   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8645   }
8646
8647   return SDValue();
8648 }
8649
8650 //===----------------------------------------------------------------------===//
8651 //                           X86 Inline Assembly Support
8652 //===----------------------------------------------------------------------===//
8653
8654 /// getConstraintType - Given a constraint letter, return the type of
8655 /// constraint it is for this target.
8656 X86TargetLowering::ConstraintType
8657 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8658   if (Constraint.size() == 1) {
8659     switch (Constraint[0]) {
8660     case 'A':
8661       return C_Register;
8662     case 'f':
8663     case 'r':
8664     case 'R':
8665     case 'l':
8666     case 'q':
8667     case 'Q':
8668     case 'x':
8669     case 'y':
8670     case 'Y':
8671       return C_RegisterClass;
8672     case 'e':
8673     case 'Z':
8674       return C_Other;
8675     default:
8676       break;
8677     }
8678   }
8679   return TargetLowering::getConstraintType(Constraint);
8680 }
8681
8682 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8683 /// with another that has more specific requirements based on the type of the
8684 /// corresponding operand.
8685 const char *X86TargetLowering::
8686 LowerXConstraint(MVT ConstraintVT) const {
8687   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8688   // 'f' like normal targets.
8689   if (ConstraintVT.isFloatingPoint()) {
8690     if (Subtarget->hasSSE2())
8691       return "Y";
8692     if (Subtarget->hasSSE1())
8693       return "x";
8694   }
8695
8696   return TargetLowering::LowerXConstraint(ConstraintVT);
8697 }
8698
8699 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8700 /// vector.  If it is invalid, don't add anything to Ops.
8701 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8702                                                      char Constraint,
8703                                                      bool hasMemory,
8704                                                      std::vector<SDValue>&Ops,
8705                                                      SelectionDAG &DAG) const {
8706   SDValue Result(0, 0);
8707
8708   switch (Constraint) {
8709   default: break;
8710   case 'I':
8711     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8712       if (C->getZExtValue() <= 31) {
8713         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8714         break;
8715       }
8716     }
8717     return;
8718   case 'J':
8719     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8720       if (C->getZExtValue() <= 63) {
8721         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8722         break;
8723       }
8724     }
8725     return;
8726   case 'K':
8727     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8728       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8729         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8730         break;
8731       }
8732     }
8733     return;
8734   case 'N':
8735     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8736       if (C->getZExtValue() <= 255) {
8737         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8738         break;
8739       }
8740     }
8741     return;
8742   case 'e': {
8743     // 32-bit signed value
8744     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8745       const ConstantInt *CI = C->getConstantIntValue();
8746       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8747         // Widen to 64 bits here to get it sign extended.
8748         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8749         break;
8750       }
8751     // FIXME gcc accepts some relocatable values here too, but only in certain
8752     // memory models; it's complicated.
8753     }
8754     return;
8755   }
8756   case 'Z': {
8757     // 32-bit unsigned value
8758     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8759       const ConstantInt *CI = C->getConstantIntValue();
8760       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8761         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8762         break;
8763       }
8764     }
8765     // FIXME gcc accepts some relocatable values here too, but only in certain
8766     // memory models; it's complicated.
8767     return;
8768   }
8769   case 'i': {
8770     // Literal immediates are always ok.
8771     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8772       // Widen to 64 bits here to get it sign extended.
8773       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8774       break;
8775     }
8776
8777     // If we are in non-pic codegen mode, we allow the address of a global (with
8778     // an optional displacement) to be used with 'i'.
8779     GlobalAddressSDNode *GA = 0;
8780     int64_t Offset = 0;
8781
8782     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8783     while (1) {
8784       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8785         Offset += GA->getOffset();
8786         break;
8787       } else if (Op.getOpcode() == ISD::ADD) {
8788         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8789           Offset += C->getZExtValue();
8790           Op = Op.getOperand(0);
8791           continue;
8792         }
8793       } else if (Op.getOpcode() == ISD::SUB) {
8794         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8795           Offset += -C->getZExtValue();
8796           Op = Op.getOperand(0);
8797           continue;
8798         }
8799       }
8800
8801       // Otherwise, this isn't something we can handle, reject it.
8802       return;
8803     }
8804
8805     GlobalValue *GV = GA->getGlobal();
8806     // If we require an extra load to get this address, as in PIC mode, we
8807     // can't accept it.
8808     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
8809                                                         getTargetMachine())))
8810       return;
8811
8812     if (hasMemory)
8813       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
8814     else
8815       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
8816     Result = Op;
8817     break;
8818   }
8819   }
8820
8821   if (Result.getNode()) {
8822     Ops.push_back(Result);
8823     return;
8824   }
8825   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8826                                                       Ops, DAG);
8827 }
8828
8829 std::vector<unsigned> X86TargetLowering::
8830 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8831                                   MVT VT) const {
8832   if (Constraint.size() == 1) {
8833     // FIXME: not handling fp-stack yet!
8834     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8835     default: break;  // Unknown constraint letter
8836     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8837     case 'Q':   // Q_REGS
8838       if (VT == MVT::i32)
8839         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8840       else if (VT == MVT::i16)
8841         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8842       else if (VT == MVT::i8)
8843         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8844       else if (VT == MVT::i64)
8845         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8846       break;
8847     }
8848   }
8849
8850   return std::vector<unsigned>();
8851 }
8852
8853 std::pair<unsigned, const TargetRegisterClass*>
8854 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8855                                                 MVT VT) const {
8856   // First, see if this is a constraint that directly corresponds to an LLVM
8857   // register class.
8858   if (Constraint.size() == 1) {
8859     // GCC Constraint Letters
8860     switch (Constraint[0]) {
8861     default: break;
8862     case 'r':   // GENERAL_REGS
8863     case 'R':   // LEGACY_REGS
8864     case 'l':   // INDEX_REGS
8865       if (VT == MVT::i8)
8866         return std::make_pair(0U, X86::GR8RegisterClass);
8867       if (VT == MVT::i16)
8868         return std::make_pair(0U, X86::GR16RegisterClass);
8869       if (VT == MVT::i32 || !Subtarget->is64Bit())
8870         return std::make_pair(0U, X86::GR32RegisterClass);
8871       return std::make_pair(0U, X86::GR64RegisterClass);
8872     case 'f':  // FP Stack registers.
8873       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8874       // value to the correct fpstack register class.
8875       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8876         return std::make_pair(0U, X86::RFP32RegisterClass);
8877       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8878         return std::make_pair(0U, X86::RFP64RegisterClass);
8879       return std::make_pair(0U, X86::RFP80RegisterClass);
8880     case 'y':   // MMX_REGS if MMX allowed.
8881       if (!Subtarget->hasMMX()) break;
8882       return std::make_pair(0U, X86::VR64RegisterClass);
8883     case 'Y':   // SSE_REGS if SSE2 allowed
8884       if (!Subtarget->hasSSE2()) break;
8885       // FALL THROUGH.
8886     case 'x':   // SSE_REGS if SSE1 allowed
8887       if (!Subtarget->hasSSE1()) break;
8888
8889       switch (VT.getSimpleVT()) {
8890       default: break;
8891       // Scalar SSE types.
8892       case MVT::f32:
8893       case MVT::i32:
8894         return std::make_pair(0U, X86::FR32RegisterClass);
8895       case MVT::f64:
8896       case MVT::i64:
8897         return std::make_pair(0U, X86::FR64RegisterClass);
8898       // Vector types.
8899       case MVT::v16i8:
8900       case MVT::v8i16:
8901       case MVT::v4i32:
8902       case MVT::v2i64:
8903       case MVT::v4f32:
8904       case MVT::v2f64:
8905         return std::make_pair(0U, X86::VR128RegisterClass);
8906       }
8907       break;
8908     }
8909   }
8910
8911   // Use the default implementation in TargetLowering to convert the register
8912   // constraint into a member of a register class.
8913   std::pair<unsigned, const TargetRegisterClass*> Res;
8914   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8915
8916   // Not found as a standard register?
8917   if (Res.second == 0) {
8918     // GCC calls "st(0)" just plain "st".
8919     if (StringsEqualNoCase("{st}", Constraint)) {
8920       Res.first = X86::ST0;
8921       Res.second = X86::RFP80RegisterClass;
8922     }
8923     // 'A' means EAX + EDX.
8924     if (Constraint == "A") {
8925       Res.first = X86::EAX;
8926       Res.second = X86::GRADRegisterClass;
8927     }
8928     return Res;
8929   }
8930
8931   // Otherwise, check to see if this is a register class of the wrong value
8932   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8933   // turn into {ax},{dx}.
8934   if (Res.second->hasType(VT))
8935     return Res;   // Correct type already, nothing to do.
8936
8937   // All of the single-register GCC register classes map their values onto
8938   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8939   // really want an 8-bit or 32-bit register, map to the appropriate register
8940   // class and return the appropriate register.
8941   if (Res.second == X86::GR16RegisterClass) {
8942     if (VT == MVT::i8) {
8943       unsigned DestReg = 0;
8944       switch (Res.first) {
8945       default: break;
8946       case X86::AX: DestReg = X86::AL; break;
8947       case X86::DX: DestReg = X86::DL; break;
8948       case X86::CX: DestReg = X86::CL; break;
8949       case X86::BX: DestReg = X86::BL; break;
8950       }
8951       if (DestReg) {
8952         Res.first = DestReg;
8953         Res.second = X86::GR8RegisterClass;
8954       }
8955     } else if (VT == MVT::i32) {
8956       unsigned DestReg = 0;
8957       switch (Res.first) {
8958       default: break;
8959       case X86::AX: DestReg = X86::EAX; break;
8960       case X86::DX: DestReg = X86::EDX; break;
8961       case X86::CX: DestReg = X86::ECX; break;
8962       case X86::BX: DestReg = X86::EBX; break;
8963       case X86::SI: DestReg = X86::ESI; break;
8964       case X86::DI: DestReg = X86::EDI; break;
8965       case X86::BP: DestReg = X86::EBP; break;
8966       case X86::SP: DestReg = X86::ESP; break;
8967       }
8968       if (DestReg) {
8969         Res.first = DestReg;
8970         Res.second = X86::GR32RegisterClass;
8971       }
8972     } else if (VT == MVT::i64) {
8973       unsigned DestReg = 0;
8974       switch (Res.first) {
8975       default: break;
8976       case X86::AX: DestReg = X86::RAX; break;
8977       case X86::DX: DestReg = X86::RDX; break;
8978       case X86::CX: DestReg = X86::RCX; break;
8979       case X86::BX: DestReg = X86::RBX; break;
8980       case X86::SI: DestReg = X86::RSI; break;
8981       case X86::DI: DestReg = X86::RDI; break;
8982       case X86::BP: DestReg = X86::RBP; break;
8983       case X86::SP: DestReg = X86::RSP; break;
8984       }
8985       if (DestReg) {
8986         Res.first = DestReg;
8987         Res.second = X86::GR64RegisterClass;
8988       }
8989     }
8990   } else if (Res.second == X86::FR32RegisterClass ||
8991              Res.second == X86::FR64RegisterClass ||
8992              Res.second == X86::VR128RegisterClass) {
8993     // Handle references to XMM physical registers that got mapped into the
8994     // wrong class.  This can happen with constraints like {xmm0} where the
8995     // target independent register mapper will just pick the first match it can
8996     // find, ignoring the required type.
8997     if (VT == MVT::f32)
8998       Res.second = X86::FR32RegisterClass;
8999     else if (VT == MVT::f64)
9000       Res.second = X86::FR64RegisterClass;
9001     else if (X86::VR128RegisterClass->hasType(VT))
9002       Res.second = X86::VR128RegisterClass;
9003   }
9004
9005   return Res;
9006 }
9007
9008 //===----------------------------------------------------------------------===//
9009 //                           X86 Widen vector type
9010 //===----------------------------------------------------------------------===//
9011
9012 /// getWidenVectorType: given a vector type, returns the type to widen
9013 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9014 /// If there is no vector type that we want to widen to, returns MVT::Other
9015 /// When and where to widen is target dependent based on the cost of
9016 /// scalarizing vs using the wider vector type.
9017
9018 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9019   assert(VT.isVector());
9020   if (isTypeLegal(VT))
9021     return VT;
9022
9023   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9024   //       type based on element type.  This would speed up our search (though
9025   //       it may not be worth it since the size of the list is relatively
9026   //       small).
9027   MVT EltVT = VT.getVectorElementType();
9028   unsigned NElts = VT.getVectorNumElements();
9029
9030   // On X86, it make sense to widen any vector wider than 1
9031   if (NElts <= 1)
9032     return MVT::Other;
9033
9034   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9035        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9036     MVT SVT = (MVT::SimpleValueType)nVT;
9037
9038     if (isTypeLegal(SVT) &&
9039         SVT.getVectorElementType() == EltVT &&
9040         SVT.getVectorNumElements() > NElts)
9041       return SVT;
9042   }
9043   return MVT::Other;
9044 }