lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/LLVMContext.h"
  27 #include "llvm/ADT/BitVector.h"
  28 #include "llvm/ADT/VectorExtras.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/Support/MathExtras.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/SmallSet.h"
  40 #include "llvm/ADT/StringExtras.h"
  41 #include "llvm/Support/CommandLine.h"
  42 #include "llvm/Support/raw_ostream.h"
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  47
  48 // Forward declarations.
  49 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  50                        SDValue V2);
  51
  52 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  53   : TargetLowering(TM) {
  54   Subtarget = &TM.getSubtarget<X86Subtarget>();
  55   X86ScalarSSEf64 = Subtarget->hasSSE2();
  56   X86ScalarSSEf32 = Subtarget->hasSSE1();
  57   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  58
  59   RegInfo = TM.getRegisterInfo();
  60   TD = getTargetData();
  61
  62   // Set up the TargetLowering object.
  63
  64   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  65   setShiftAmountType(MVT::i8);
  66   setBooleanContents(ZeroOrOneBooleanContent);
  67   setSchedulingPreference(SchedulingForRegPressure);
  68   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  69   setStackPointerRegisterToSaveRestore(X86StackPtr);
  70
  71   if (Subtarget->isTargetDarwin()) {
  72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  73     setUseUnderscoreSetJmp(false);
  74     setUseUnderscoreLongJmp(false);
  75   } else if (Subtarget->isTargetMingw()) {
  76     // MS runtime is weird: it exports _setjmp, but longjmp!
  77     setUseUnderscoreSetJmp(true);
  78     setUseUnderscoreLongJmp(false);
  79   } else {
  80     setUseUnderscoreSetJmp(true);
  81     setUseUnderscoreLongJmp(true);
  82   }
  83
  84   // Set up the register classes.
  85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  88   if (Subtarget->is64Bit())
  89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  90
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  92
  93   // We don't accept any truncstore of integer registers.
  94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 100
 101   // SETOEQ and SETUNE require checking two conditions.
 102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 108
 109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 110   // operation.
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 114
 115   if (Subtarget->is64Bit()) {
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 117     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 118   } else if (!UseSoftFloat) {
 119     if (X86ScalarSSEf64) {
 120       // We have an impenetrably clever algorithm for ui64->double only.
 121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 122     }
 123     // We have an algorithm for SSE2, and we turn this into a 64-bit
 124     // FILD for other targets.
 125     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 126   }
 127
 128   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 129   // this operation.
 130   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 131   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 132
 133   if (!UseSoftFloat) {
 134     // SSE has no i16 to fp conversion, only i32
 135     if (X86ScalarSSEf32) {
 136       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 137       // f32 and f64 cases are Legal, f80 case is not
 138       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 139     } else {
 140       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 141       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 142     }
 143   } else {
 144     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 145     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 146   }
 147
 148   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 149   // are Legal, f80 is custom lowered.
 150   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 151   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 152
 153   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 154   // this operation.
 155   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 156   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 157
 158   if (X86ScalarSSEf32) {
 159     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 160     // f32 and f64 cases are Legal, f80 case is not
 161     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 162   } else {
 163     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 164     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 165   }
 166
 167   // Handle FP_TO_UINT by promoting the destination to a larger signed
 168   // conversion.
 169   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 170   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 171   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 172
 173   if (Subtarget->is64Bit()) {
 174     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 175     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 176   } else if (!UseSoftFloat) {
 177     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 178       // Expand FP_TO_UINT into a select.
 179       // FIXME: We would like to use a Custom expander here eventually to do
 180       // the optimal thing for SSE vs. the default expansion in the legalizer.
 181       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 182     else
 183       // With SSE3 we can use fisttpll to convert to a signed i64; without
 184       // SSE, we're stuck with a fistpll.
 185       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 186   }
 187
 188   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 189   if (!X86ScalarSSEf64) {
 190     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 191     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 192   }
 193
 194   // Scalar integer divide and remainder are lowered to use operations that
 195   // produce two results, to match the available instructions. This exposes
 196   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 197   // into a single instruction.
 198   //
 199   // Scalar integer multiply-high is also lowered to use two-result
 200   // operations, to match the available instructions. However, plain multiply
 201   // (low) operations are left as Legal, as there are single-result
 202   // instructions for this in x86. Using the two-result multiply instructions
 203   // when both high and low results are needed must be arranged by dagcombine.
 204   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 205   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 206   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 207   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 208   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 209   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 210   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 211   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 212   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 213   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 214   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 215   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 216   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 217   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 218   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 219   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 220   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 221   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 222   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 223   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 224   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 225   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 226   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 227   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 228
 229   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 230   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 231   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 232   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 233   if (Subtarget->is64Bit())
 234     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 235   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 236   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 237   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 238   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 239   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 240   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 241   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 242   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 243
 244   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 245   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 246   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 247   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 248   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 249   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 250   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 251   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 252   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 253   if (Subtarget->is64Bit()) {
 254     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 255     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 256     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 257   }
 258
 259   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 260   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 261
 262   // These should be promoted to a larger select which is supported.
 263   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 264   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 265   // X86 wants to expand cmov itself.
 266   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 267   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 268   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 270   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 271   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 276   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 277   if (Subtarget->is64Bit()) {
 278     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 279     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 280   }
 281   // X86 ret instruction may pop stack.
 282   setOperationAction(ISD::RET             , MVT::Other, Custom);
 283   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 284
 285   // Darwin ABI issue.
 286   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 287   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 288   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 289   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 290   if (Subtarget->is64Bit())
 291     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 292   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 293   if (Subtarget->is64Bit()) {
 294     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 295     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 296     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 297     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 298   }
 299   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 300   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 301   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 302   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 303   if (Subtarget->is64Bit()) {
 304     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 305     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 306     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 307   }
 308
 309   if (Subtarget->hasSSE1())
 310     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 311
 312   if (!Subtarget->hasSSE2())
 313     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 314
 315   // Expand certain atomics
 316   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 317   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 319   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 320
 321   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 322   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 324   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 325
 326   if (!Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 328     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 333     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 334   }
 335
 336   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 337   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 338   // FIXME - use subtarget debug flags
 339   if (!Subtarget->isTargetDarwin() &&
 340       !Subtarget->isTargetELF() &&
 341       !Subtarget->isTargetCygMing()) {
 342     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 343     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 344   }
 345
 346   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 347   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 348   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 349   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 350   if (Subtarget->is64Bit()) {
 351     setExceptionPointerRegister(X86::RAX);
 352     setExceptionSelectorRegister(X86::RDX);
 353   } else {
 354     setExceptionPointerRegister(X86::EAX);
 355     setExceptionSelectorRegister(X86::EDX);
 356   }
 357   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 358   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 359
 360   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 361
 362   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 363
 364   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 365   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 366   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 367   if (Subtarget->is64Bit()) {
 368     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 369     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 370   } else {
 371     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 372     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 373   }
 374
 375   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 376   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 377   if (Subtarget->is64Bit())
 378     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 379   if (Subtarget->isTargetCygMing())
 380     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 381   else
 382     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 383
 384   if (!UseSoftFloat && X86ScalarSSEf64) {
 385     // f32 and f64 use SSE.
 386     // Set up the FP register classes.
 387     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 388     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 389
 390     // Use ANDPD to simulate FABS.
 391     setOperationAction(ISD::FABS , MVT::f64, Custom);
 392     setOperationAction(ISD::FABS , MVT::f32, Custom);
 393
 394     // Use XORP to simulate FNEG.
 395     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 396     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 397
 398     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 399     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 400     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 401
 402     // We don't support sin/cos/fmod
 403     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 404     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 405     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 406     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 407
 408     // Expand FP immediates into loads from the stack, except for the special
 409     // cases we handle.
 410     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 411     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 412   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 413     // Use SSE for f32, x87 for f64.
 414     // Set up the FP register classes.
 415     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 416     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 417
 418     // Use ANDPS to simulate FABS.
 419     setOperationAction(ISD::FABS , MVT::f32, Custom);
 420
 421     // Use XORP to simulate FNEG.
 422     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 423
 424     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 425
 426     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 427     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 428     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 429
 430     // We don't support sin/cos/fmod
 431     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 432     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 433
 434     // Special cases we handle for FP constants.
 435     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 436     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 437     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 438     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 439     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 440
 441     if (!UnsafeFPMath) {
 442       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 443       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 444     }
 445   } else if (!UseSoftFloat) {
 446     // f32 and f64 in x87.
 447     // Set up the FP register classes.
 448     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 449     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 450
 451     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 452     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 453     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 454     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 455
 456     if (!UnsafeFPMath) {
 457       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 458       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 459     }
 460     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 461     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 462     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 463     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 464     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 465     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 466     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 467     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 468   }
 469
 470   // Long double always uses X87.
 471   if (!UseSoftFloat) {
 472     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 473     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 474     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 475     {
 476       bool ignored;
 477       APFloat TmpFlt(+0.0);
 478       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 479                      &ignored);
 480       addLegalFPImmediate(TmpFlt);  // FLD0
 481       TmpFlt.changeSign();
 482       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 483       APFloat TmpFlt2(+1.0);
 484       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 485                       &ignored);
 486       addLegalFPImmediate(TmpFlt2);  // FLD1
 487       TmpFlt2.changeSign();
 488       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 489     }
 490
 491     if (!UnsafeFPMath) {
 492       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 493       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 494     }
 495   }
 496
 497   // Always use a library call for pow.
 498   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 499   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 500   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 501
 502   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 503   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 504   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 505   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 506   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 507
 508   // First set operation action for all vector types to either promote
 509   // (for widening) or expand (for scalarization). Then we will selectively
 510   // turn on ones that can be effectively codegen'd.
 511   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 512        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 513     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 514     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 515     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 516     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 517     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 525     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 526     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 527     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 528     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 529     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 561   }
 562
 563   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 564   // with -msoft-float, disable use of MMX as well.
 565   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 566     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 567     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 568     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 569     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 570     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 571
 572     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 573     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 574     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 575     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 576
 577     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 578     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 579     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 580     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 581
 582     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 583     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 584
 585     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 586     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 587     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 588     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 589     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 590     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 591     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 592
 593     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 594     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 595     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 596     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 597     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 598     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 599     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 600
 601     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 602     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 603     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 604     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 605     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 606     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 607     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 608
 609     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 610     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 611     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 612     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 613     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 614     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 615     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 616     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 617     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 618
 619     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 620     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 621     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 622     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 623     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 624
 625     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 628     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 629
 630     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 631     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 632     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 633     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 634
 635     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 636
 637     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 638     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 639     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 640     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 641     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 642     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 643   }
 644
 645   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 646     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 647
 648     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 649     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 650     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 651     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 652     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 653     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 654     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 655     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 656     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 657     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 658     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 659     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 660   }
 661
 662   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 663     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 664
 665     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 666     // registers cannot be used even for integer operations.
 667     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 668     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 669     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 670     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 671
 672     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 673     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 674     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 675     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 676     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 677     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 678     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 679     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 680     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 681     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 682     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 683     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 684     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 685     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 686     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 687     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 688
 689     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 693
 694     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 695     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 696     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 697     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 698     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 699
 700     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 701     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 702       MVT VT = (MVT::SimpleValueType)i;
 703       // Do not attempt to custom lower non-power-of-2 vectors
 704       if (!isPowerOf2_32(VT.getVectorNumElements()))
 705         continue;
 706       // Do not attempt to custom lower non-128-bit vectors
 707       if (!VT.is128BitVector())
 708         continue;
 709       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 710       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 711       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 712     }
 713
 714     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 715     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 716     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 717     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 718     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 719     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 720
 721     if (Subtarget->is64Bit()) {
 722       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 723       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 724     }
 725
 726     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 727     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 728       MVT VT = (MVT::SimpleValueType)i;
 729
 730       // Do not attempt to promote non-128-bit vectors
 731       if (!VT.is128BitVector()) {
 732         continue;
 733       }
 734       setOperationAction(ISD::AND,    VT, Promote);
 735       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 736       setOperationAction(ISD::OR,     VT, Promote);
 737       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 738       setOperationAction(ISD::XOR,    VT, Promote);
 739       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 740       setOperationAction(ISD::LOAD,   VT, Promote);
 741       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 742       setOperationAction(ISD::SELECT, VT, Promote);
 743       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 744     }
 745
 746     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 747
 748     // Custom lower v2i64 and v2f64 selects.
 749     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 750     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 751     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 752     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 753
 754     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 755     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 756     if (!DisableMMX && Subtarget->hasMMX()) {
 757       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 758       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 759     }
 760   }
 761
 762   if (Subtarget->hasSSE41()) {
 763     // FIXME: Do we need to handle scalar-to-vector here?
 764     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 765
 766     // i8 and i16 vectors are custom , because the source register and source
 767     // source memory operand types are not the same width.  f32 vectors are
 768     // custom since the immediate controlling the insert encodes additional
 769     // information.
 770     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 772     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 773     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 774
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 776     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 777     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 778     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 779
 780     if (Subtarget->is64Bit()) {
 781       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 782       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 783     }
 784   }
 785
 786   if (Subtarget->hasSSE42()) {
 787     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 788   }
 789
 790   if (!UseSoftFloat && Subtarget->hasAVX()) {
 791     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 792     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 793     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 794     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 795
 796     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 797     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 798     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 799     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 800     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 801     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 802     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 803     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 804     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 805     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 806     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 807     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 808     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 809     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 810     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 811
 812     // Operations to consider commented out -v16i16 v32i8
 813     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 814     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 815     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 816     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 817     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 818     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 819     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 820     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 821     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 822     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 823     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 824     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 825     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 826     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 827
 828     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 829     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 830     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 831     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 832
 833     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 834     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 835     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 836     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 837     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 838
 839     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 840     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 841     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 842     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 845
 846 #if 0
 847     // Not sure we want to do this since there are no 256-bit integer
 848     // operations in AVX
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     // This includes 256-bit vectors
 852     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 853       MVT VT = (MVT::SimpleValueType)i;
 854
 855       // Do not attempt to custom lower non-power-of-2 vectors
 856       if (!isPowerOf2_32(VT.getVectorNumElements()))
 857         continue;
 858
 859       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 860       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 862     }
 863
 864     if (Subtarget->is64Bit()) {
 865       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 866       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 867     }
 868 #endif
 869
 870 #if 0
 871     // Not sure we want to do this since there are no 256-bit integer
 872     // operations in AVX
 873
 874     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 875     // Including 256-bit vectors
 876     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 877       MVT VT = (MVT::SimpleValueType)i;
 878
 879       if (!VT.is256BitVector()) {
 880         continue;
 881       }
 882       setOperationAction(ISD::AND,    VT, Promote);
 883       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 884       setOperationAction(ISD::OR,     VT, Promote);
 885       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 886       setOperationAction(ISD::XOR,    VT, Promote);
 887       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 888       setOperationAction(ISD::LOAD,   VT, Promote);
 889       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 890       setOperationAction(ISD::SELECT, VT, Promote);
 891       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 892     }
 893
 894     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 895 #endif
 896   }
 897
 898   // We want to custom lower some of our intrinsics.
 899   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 900
 901   // Add/Sub/Mul with overflow operations are custom lowered.
 902   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 903   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 904   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 905   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 906   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 907   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 908   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 909   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 910   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 911   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 912
 913   if (!Subtarget->is64Bit()) {
 914     // These libcalls are not available in 32-bit.
 915     setLibcallName(RTLIB::SHL_I128, 0);
 916     setLibcallName(RTLIB::SRL_I128, 0);
 917     setLibcallName(RTLIB::SRA_I128, 0);
 918   }
 919
 920   // We have target-specific dag combine patterns for the following nodes:
 921   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 922   setTargetDAGCombine(ISD::BUILD_VECTOR);
 923   setTargetDAGCombine(ISD::SELECT);
 924   setTargetDAGCombine(ISD::SHL);
 925   setTargetDAGCombine(ISD::SRA);
 926   setTargetDAGCombine(ISD::SRL);
 927   setTargetDAGCombine(ISD::STORE);
 928   setTargetDAGCombine(ISD::MEMBARRIER);
 929   if (Subtarget->is64Bit())
 930     setTargetDAGCombine(ISD::MUL);
 931
 932   computeRegisterProperties();
 933
 934   // FIXME: These should be based on subtarget info. Plus, the values should
 935   // be smaller when we are in optimizing for size mode.
 936   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 937   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 938   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 939   allowUnalignedMemoryAccesses = true; // x86 supports it!
 940   setPrefLoopAlignment(16);
 941   benefitFromCodePlacementOpt = true;
 942 }
 943
 944
 945 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 946   return MVT::i8;
 947 }
 948
 949
 950 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 951 /// the desired ByVal argument alignment.
 952 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 953   if (MaxAlign == 16)
 954     return;
 955   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 956     if (VTy->getBitWidth() == 128)
 957       MaxAlign = 16;
 958   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 959     unsigned EltAlign = 0;
 960     getMaxByValAlign(ATy->getElementType(), EltAlign);
 961     if (EltAlign > MaxAlign)
 962       MaxAlign = EltAlign;
 963   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 964     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 965       unsigned EltAlign = 0;
 966       getMaxByValAlign(STy->getElementType(i), EltAlign);
 967       if (EltAlign > MaxAlign)
 968         MaxAlign = EltAlign;
 969       if (MaxAlign == 16)
 970         break;
 971     }
 972   }
 973   return;
 974 }
 975
 976 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 977 /// function arguments in the caller parameter area. For X86, aggregates
 978 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 979 /// are at 4-byte boundaries.
 980 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 981   if (Subtarget->is64Bit()) {
 982     // Max of 8 and alignment of type.
 983     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 984     if (TyAlign > 8)
 985       return TyAlign;
 986     return 8;
 987   }
 988
 989   unsigned Align = 4;
 990   if (Subtarget->hasSSE1())
 991     getMaxByValAlign(Ty, Align);
 992   return Align;
 993 }
 994
 995 /// getOptimalMemOpType - Returns the target specific optimal type for load
 996 /// and store operations as a result of memset, memcpy, and memmove
 997 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 998 /// determining it.
 999 MVT
1000 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1001                                        bool isSrcConst, bool isSrcStr,
1002                                        SelectionDAG &DAG) const {
1003   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1004   // linux.  This is because the stack realignment code can't handle certain
1005   // cases like PR2962.  This should be removed when PR2962 is fixed.
1006   const Function *F = DAG.getMachineFunction().getFunction();
1007   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1008   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1009     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1010       return MVT::v4i32;
1011     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1012       return MVT::v4f32;
1013   }
1014   if (Subtarget->is64Bit() && Size >= 8)
1015     return MVT::i64;
1016   return MVT::i32;
1017 }
1018
1019 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1020 /// jumptable.
1021 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1022                                                       SelectionDAG &DAG) const {
1023   if (usesGlobalOffsetTable())
1024     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1025   if (!Subtarget->is64Bit())
1026     // This doesn't have DebugLoc associated with it, but is not really the
1027     // same as a Register.
1028     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1029                        getPointerTy());
1030   return Table;
1031 }
1032
1033 /// getFunctionAlignment - Return the Log2 alignment of this function.
1034 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1035   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1036 }
1037
1038 //===----------------------------------------------------------------------===//
1039 //               Return Value Calling Convention Implementation
1040 //===----------------------------------------------------------------------===//
1041
1042 #include "X86GenCallingConv.inc"
1043
1044 /// LowerRET - Lower an ISD::RET node.
1045 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1046   DebugLoc dl = Op.getDebugLoc();
1047   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1048
1049   SmallVector<CCValAssign, 16> RVLocs;
1050   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1051   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1052   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs, DAG.getContext());
1053   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1054
1055   // If this is the first return lowered for this function, add the regs to the
1056   // liveout set for the function.
1057   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1058     for (unsigned i = 0; i != RVLocs.size(); ++i)
1059       if (RVLocs[i].isRegLoc())
1060         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1061   }
1062   SDValue Chain = Op.getOperand(0);
1063
1064   // Handle tail call return.
1065   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1066   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1067     SDValue TailCall = Chain;
1068     SDValue TargetAddress = TailCall.getOperand(1);
1069     SDValue StackAdjustment = TailCall.getOperand(2);
1070     assert(((TargetAddress.getOpcode() == ISD::Register &&
1071                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1072                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1073               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1074               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1075              "Expecting an global address, external symbol, or register");
1076     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1077            "Expecting a const value");
1078
1079     SmallVector<SDValue,8> Operands;
1080     Operands.push_back(Chain.getOperand(0));
1081     Operands.push_back(TargetAddress);
1082     Operands.push_back(StackAdjustment);
1083     // Copy registers used by the call. Last operand is a flag so it is not
1084     // copied.
1085     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1086       Operands.push_back(Chain.getOperand(i));
1087     }
1088     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1089                        Operands.size());
1090   }
1091
1092   // Regular return.
1093   SDValue Flag;
1094
1095   SmallVector<SDValue, 6> RetOps;
1096   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1097   // Operand #1 = Bytes To Pop
1098   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1099
1100   // Copy the result values into the output registers.
1101   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1102     CCValAssign &VA = RVLocs[i];
1103     assert(VA.isRegLoc() && "Can only return in registers!");
1104     SDValue ValToCopy = Op.getOperand(i*2+1);
1105
1106     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1107     // the RET instruction and handled by the FP Stackifier.
1108     if (VA.getLocReg() == X86::ST0 ||
1109         VA.getLocReg() == X86::ST1) {
1110       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1111       // change the value to the FP stack register class.
1112       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1113         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1114       RetOps.push_back(ValToCopy);
1115       // Don't emit a copytoreg.
1116       continue;
1117     }
1118
1119     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1120     // which is returned in RAX / RDX.
1121     if (Subtarget->is64Bit()) {
1122       MVT ValVT = ValToCopy.getValueType();
1123       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1124         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1125         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1126           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1127       }
1128     }
1129
1130     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1131     Flag = Chain.getValue(1);
1132   }
1133
1134   // The x86-64 ABI for returning structs by value requires that we copy
1135   // the sret argument into %rax for the return. We saved the argument into
1136   // a virtual register in the entry block, so now we copy the value out
1137   // and into %rax.
1138   if (Subtarget->is64Bit() &&
1139       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1140     MachineFunction &MF = DAG.getMachineFunction();
1141     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1142     unsigned Reg = FuncInfo->getSRetReturnReg();
1143     if (!Reg) {
1144       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1145       FuncInfo->setSRetReturnReg(Reg);
1146     }
1147     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1148
1149     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1150     Flag = Chain.getValue(1);
1151   }
1152
1153   RetOps[0] = Chain;  // Update chain.
1154
1155   // Add the flag if we have it.
1156   if (Flag.getNode())
1157     RetOps.push_back(Flag);
1158
1159   return DAG.getNode(X86ISD::RET_FLAG, dl,
1160                      MVT::Other, &RetOps[0], RetOps.size());
1161 }
1162
1163
1164 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1165 /// appropriate copies out of appropriate physical registers.  This assumes that
1166 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1167 /// being lowered.  The returns a SDNode with the same number of values as the
1168 /// ISD::CALL.
1169 SDNode *X86TargetLowering::
1170 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1171                 unsigned CallingConv, SelectionDAG &DAG) {
1172
1173   DebugLoc dl = TheCall->getDebugLoc();
1174   // Assign locations to each value returned by this call.
1175   SmallVector<CCValAssign, 16> RVLocs;
1176   bool isVarArg = TheCall->isVarArg();
1177   bool Is64Bit = Subtarget->is64Bit();
1178   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(),
1179                  RVLocs, DAG.getContext());
1180   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1181
1182   SmallVector<SDValue, 8> ResultVals;
1183
1184   // Copy all of the result registers out of their specified physreg.
1185   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1186     CCValAssign &VA = RVLocs[i];
1187     MVT CopyVT = VA.getValVT();
1188
1189     // If this is x86-64, and we disabled SSE, we can't return FP values
1190     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1191         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1192       llvm_report_error("SSE register return with SSE disabled");
1193     }
1194
1195     // If this is a call to a function that returns an fp value on the floating
1196     // point stack, but where we prefer to use the value in xmm registers, copy
1197     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1198     if ((VA.getLocReg() == X86::ST0 ||
1199          VA.getLocReg() == X86::ST1) &&
1200         isScalarFPTypeInSSEReg(VA.getValVT())) {
1201       CopyVT = MVT::f80;
1202     }
1203
1204     SDValue Val;
1205     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1206       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1207       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1208         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1209                                    MVT::v2i64, InFlag).getValue(1);
1210         Val = Chain.getValue(0);
1211         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1212                           Val, DAG.getConstant(0, MVT::i64));
1213       } else {
1214         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1215                                    MVT::i64, InFlag).getValue(1);
1216         Val = Chain.getValue(0);
1217       }
1218       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1219     } else {
1220       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1221                                  CopyVT, InFlag).getValue(1);
1222       Val = Chain.getValue(0);
1223     }
1224     InFlag = Chain.getValue(2);
1225
1226     if (CopyVT != VA.getValVT()) {
1227       // Round the F80 the right size, which also moves to the appropriate xmm
1228       // register.
1229       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1230                         // This truncation won't change the value.
1231                         DAG.getIntPtrConstant(1));
1232     }
1233
1234     ResultVals.push_back(Val);
1235   }
1236
1237   // Merge everything together with a MERGE_VALUES node.
1238   ResultVals.push_back(Chain);
1239   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1240                      &ResultVals[0], ResultVals.size()).getNode();
1241 }
1242
1243
1244 //===----------------------------------------------------------------------===//
1245 //                C & StdCall & Fast Calling Convention implementation
1246 //===----------------------------------------------------------------------===//
1247 //  StdCall calling convention seems to be standard for many Windows' API
1248 //  routines and around. It differs from C calling convention just a little:
1249 //  callee should clean up the stack, not caller. Symbols should be also
1250 //  decorated in some fancy way :) It doesn't support any vector arguments.
1251 //  For info on fast calling convention see Fast Calling Convention (tail call)
1252 //  implementation LowerX86_32FastCCCallTo.
1253
1254 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1255 /// semantics.
1256 static bool CallIsStructReturn(CallSDNode *TheCall) {
1257   unsigned NumOps = TheCall->getNumArgs();
1258   if (!NumOps)
1259     return false;
1260
1261   return TheCall->getArgFlags(0).isSRet();
1262 }
1263
1264 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1265 /// return semantics.
1266 static bool ArgsAreStructReturn(SDValue Op) {
1267   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1268   if (!NumArgs)
1269     return false;
1270
1271   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1272 }
1273
1274 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1275 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1276 /// calls.
1277 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1278   if (IsVarArg)
1279     return false;
1280
1281   switch (CallingConv) {
1282   default:
1283     return false;
1284   case CallingConv::X86_StdCall:
1285     return !Subtarget->is64Bit();
1286   case CallingConv::X86_FastCall:
1287     return !Subtarget->is64Bit();
1288   case CallingConv::Fast:
1289     return PerformTailCallOpt;
1290   }
1291 }
1292
1293 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1294 /// given CallingConvention value.
1295 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1296   if (Subtarget->is64Bit()) {
1297     if (Subtarget->isTargetWin64())
1298       return CC_X86_Win64_C;
1299     else
1300       return CC_X86_64_C;
1301   }
1302
1303   if (CC == CallingConv::X86_FastCall)
1304     return CC_X86_32_FastCall;
1305   else if (CC == CallingConv::Fast)
1306     return CC_X86_32_FastCC;
1307   else
1308     return CC_X86_32_C;
1309 }
1310
1311 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1312 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1313 NameDecorationStyle
1314 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1315   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1316   if (CC == CallingConv::X86_FastCall)
1317     return FastCall;
1318   else if (CC == CallingConv::X86_StdCall)
1319     return StdCall;
1320   return None;
1321 }
1322
1323
1324 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1325 /// by "Src" to address "Dst" with size and alignment information specified by
1326 /// the specific parameter attribute. The copy will be passed as a byval
1327 /// function parameter.
1328 static SDValue
1329 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1330                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1331                           DebugLoc dl) {
1332   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1333   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1334                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1335 }
1336
1337 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1338                                               const CCValAssign &VA,
1339                                               MachineFrameInfo *MFI,
1340                                               unsigned CC,
1341                                               SDValue Root, unsigned i) {
1342   // Create the nodes corresponding to a load from this parameter slot.
1343   ISD::ArgFlagsTy Flags =
1344     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1345   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1346   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1347
1348   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1349   // changed with more analysis.
1350   // In case of tail call optimization mark all arguments mutable. Since they
1351   // could be overwritten by lowering of arguments in case of a tail call.
1352   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1353                                   VA.getLocMemOffset(), isImmutable);
1354   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1355   if (Flags.isByVal())
1356     return FIN;
1357   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1358                      PseudoSourceValue::getFixedStack(FI), 0);
1359 }
1360
1361 SDValue
1362 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1363   MachineFunction &MF = DAG.getMachineFunction();
1364   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1365   DebugLoc dl = Op.getDebugLoc();
1366
1367   const Function* Fn = MF.getFunction();
1368   if (Fn->hasExternalLinkage() &&
1369       Subtarget->isTargetCygMing() &&
1370       Fn->getName() == "main")
1371     FuncInfo->setForceFramePointer(true);
1372
1373   // Decorate the function name.
1374   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1375
1376   MachineFrameInfo *MFI = MF.getFrameInfo();
1377   SDValue Root = Op.getOperand(0);
1378   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1379   unsigned CC = MF.getFunction()->getCallingConv();
1380   bool Is64Bit = Subtarget->is64Bit();
1381   bool IsWin64 = Subtarget->isTargetWin64();
1382
1383   assert(!(isVarArg && CC == CallingConv::Fast) &&
1384          "Var args not supported with calling convention fastcc");
1385
1386   // Assign locations to all of the incoming arguments.
1387   SmallVector<CCValAssign, 16> ArgLocs;
1388   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, DAG.getContext());
1389   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1390
1391   SmallVector<SDValue, 8> ArgValues;
1392   unsigned LastVal = ~0U;
1393   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1394     CCValAssign &VA = ArgLocs[i];
1395     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1396     // places.
1397     assert(VA.getValNo() != LastVal &&
1398            "Don't support value assigned to multiple locs yet");
1399     LastVal = VA.getValNo();
1400
1401     if (VA.isRegLoc()) {
1402       MVT RegVT = VA.getLocVT();
1403       TargetRegisterClass *RC = NULL;
1404       if (RegVT == MVT::i32)
1405         RC = X86::GR32RegisterClass;
1406       else if (Is64Bit && RegVT == MVT::i64)
1407         RC = X86::GR64RegisterClass;
1408       else if (RegVT == MVT::f32)
1409         RC = X86::FR32RegisterClass;
1410       else if (RegVT == MVT::f64)
1411         RC = X86::FR64RegisterClass;
1412       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1413         RC = X86::VR128RegisterClass;
1414       else if (RegVT.isVector()) {
1415         assert(RegVT.getSizeInBits() == 64);
1416         if (!Is64Bit)
1417           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1418         else {
1419           // Darwin calling convention passes MMX values in either GPRs or
1420           // XMMs in x86-64. Other targets pass them in memory.
1421           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1422             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1423             RegVT = MVT::v2i64;
1424           } else {
1425             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1426             RegVT = MVT::i64;
1427           }
1428         }
1429       } else {
1430         llvm_unreachable("Unknown argument type!");
1431       }
1432
1433       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1434       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1435
1436       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1437       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1438       // right size.
1439       if (VA.getLocInfo() == CCValAssign::SExt)
1440         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1441                                DAG.getValueType(VA.getValVT()));
1442       else if (VA.getLocInfo() == CCValAssign::ZExt)
1443         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1444                                DAG.getValueType(VA.getValVT()));
1445
1446       if (VA.getLocInfo() != CCValAssign::Full)
1447         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1448
1449       // Handle MMX values passed in GPRs.
1450       if (Is64Bit && RegVT != VA.getLocVT()) {
1451         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1452           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1453         else if (RC == X86::VR128RegisterClass) {
1454           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1455                                  ArgValue, DAG.getConstant(0, MVT::i64));
1456           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1457         }
1458       }
1459
1460       ArgValues.push_back(ArgValue);
1461     } else {
1462       assert(VA.isMemLoc());
1463       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1464     }
1465   }
1466
1467   // The x86-64 ABI for returning structs by value requires that we copy
1468   // the sret argument into %rax for the return. Save the argument into
1469   // a virtual register so that we can access it from the return points.
1470   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1471     MachineFunction &MF = DAG.getMachineFunction();
1472     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1473     unsigned Reg = FuncInfo->getSRetReturnReg();
1474     if (!Reg) {
1475       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1476       FuncInfo->setSRetReturnReg(Reg);
1477     }
1478     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1479     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1480   }
1481
1482   unsigned StackSize = CCInfo.getNextStackOffset();
1483   // align stack specially for tail calls
1484   if (PerformTailCallOpt && CC == CallingConv::Fast)
1485     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1486
1487   // If the function takes variable number of arguments, make a frame index for
1488   // the start of the first vararg value... for expansion of llvm.va_start.
1489   if (isVarArg) {
1490     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1491       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1492     }
1493     if (Is64Bit) {
1494       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1495
1496       // FIXME: We should really autogenerate these arrays
1497       static const unsigned GPR64ArgRegsWin64[] = {
1498         X86::RCX, X86::RDX, X86::R8,  X86::R9
1499       };
1500       static const unsigned XMMArgRegsWin64[] = {
1501         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1502       };
1503       static const unsigned GPR64ArgRegs64Bit[] = {
1504         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1505       };
1506       static const unsigned XMMArgRegs64Bit[] = {
1507         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1508         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1509       };
1510       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1511
1512       if (IsWin64) {
1513         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1514         GPR64ArgRegs = GPR64ArgRegsWin64;
1515         XMMArgRegs = XMMArgRegsWin64;
1516       } else {
1517         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1518         GPR64ArgRegs = GPR64ArgRegs64Bit;
1519         XMMArgRegs = XMMArgRegs64Bit;
1520       }
1521       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1522                                                        TotalNumIntRegs);
1523       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1524                                                        TotalNumXMMRegs);
1525
1526       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1527       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1528              "SSE register cannot be used when SSE is disabled!");
1529       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1530              "SSE register cannot be used when SSE is disabled!");
1531       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1532         // Kernel mode asks for SSE to be disabled, so don't push them
1533         // on the stack.
1534         TotalNumXMMRegs = 0;
1535
1536       // For X86-64, if there are vararg parameters that are passed via
1537       // registers, then we must store them to their spots on the stack so they
1538       // may be loaded by deferencing the result of va_next.
1539       VarArgsGPOffset = NumIntRegs * 8;
1540       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1541       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1542                                                  TotalNumXMMRegs * 16, 16);
1543
1544       // Store the integer parameter registers.
1545       SmallVector<SDValue, 8> MemOps;
1546       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1547       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1548                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1549       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1550         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1551                                      X86::GR64RegisterClass);
1552         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1553         SDValue Store =
1554           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1555                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1556         MemOps.push_back(Store);
1557         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1558                           DAG.getIntPtrConstant(8));
1559       }
1560
1561       // Now store the XMM (fp + vector) parameter registers.
1562       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1563                         DAG.getIntPtrConstant(VarArgsFPOffset));
1564       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1565         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1566                                      X86::VR128RegisterClass);
1567         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1568         SDValue Store =
1569           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1570                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1571         MemOps.push_back(Store);
1572         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1573                           DAG.getIntPtrConstant(16));
1574       }
1575       if (!MemOps.empty())
1576           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1577                              &MemOps[0], MemOps.size());
1578     }
1579   }
1580
1581   ArgValues.push_back(Root);
1582
1583   // Some CCs need callee pop.
1584   if (IsCalleePop(isVarArg, CC)) {
1585     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1586     BytesCallerReserves = 0;
1587   } else {
1588     BytesToPopOnReturn  = 0; // Callee pops nothing.
1589     // If this is an sret function, the return should pop the hidden pointer.
1590     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1591       BytesToPopOnReturn = 4;
1592     BytesCallerReserves = StackSize;
1593   }
1594
1595   if (!Is64Bit) {
1596     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1597     if (CC == CallingConv::X86_FastCall)
1598       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1599   }
1600
1601   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1602
1603   // Return the new list of results.
1604   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1605                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1606 }
1607
1608 SDValue
1609 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1610                                     const SDValue &StackPtr,
1611                                     const CCValAssign &VA,
1612                                     SDValue Chain,
1613                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1614   DebugLoc dl = TheCall->getDebugLoc();
1615   unsigned LocMemOffset = VA.getLocMemOffset();
1616   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1617   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1618   if (Flags.isByVal()) {
1619     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1620   }
1621   return DAG.getStore(Chain, dl, Arg, PtrOff,
1622                       PseudoSourceValue::getStack(), LocMemOffset);
1623 }
1624
1625 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1626 /// optimization is performed and it is required.
1627 SDValue
1628 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1629                                            SDValue &OutRetAddr,
1630                                            SDValue Chain,
1631                                            bool IsTailCall,
1632                                            bool Is64Bit,
1633                                            int FPDiff,
1634                                            DebugLoc dl) {
1635   if (!IsTailCall || FPDiff==0) return Chain;
1636
1637   // Adjust the Return address stack slot.
1638   MVT VT = getPointerTy();
1639   OutRetAddr = getReturnAddressFrameIndex(DAG);
1640
1641   // Load the "old" Return address.
1642   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1643   return SDValue(OutRetAddr.getNode(), 1);
1644 }
1645
1646 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1647 /// optimization is performed and it is required (FPDiff!=0).
1648 static SDValue
1649 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1650                          SDValue Chain, SDValue RetAddrFrIdx,
1651                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1652   // Store the return address to the appropriate stack slot.
1653   if (!FPDiff) return Chain;
1654   // Calculate the new stack slot for the return address.
1655   int SlotSize = Is64Bit ? 8 : 4;
1656   int NewReturnAddrFI =
1657     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1658   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1659   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1660   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1661                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1662   return Chain;
1663 }
1664
1665 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1666   MachineFunction &MF = DAG.getMachineFunction();
1667   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1668   SDValue Chain       = TheCall->getChain();
1669   unsigned CC         = TheCall->getCallingConv();
1670   bool isVarArg       = TheCall->isVarArg();
1671   bool IsTailCall     = TheCall->isTailCall() &&
1672                         CC == CallingConv::Fast && PerformTailCallOpt;
1673   SDValue Callee      = TheCall->getCallee();
1674   bool Is64Bit        = Subtarget->is64Bit();
1675   bool IsStructRet    = CallIsStructReturn(TheCall);
1676   DebugLoc dl         = TheCall->getDebugLoc();
1677
1678   assert(!(isVarArg && CC == CallingConv::Fast) &&
1679          "Var args not supported with calling convention fastcc");
1680
1681   // Analyze operands of the call, assigning locations to each operand.
1682   SmallVector<CCValAssign, 16> ArgLocs;
1683   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, DAG.getContext());
1684   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1685
1686   // Get a count of how many bytes are to be pushed on the stack.
1687   unsigned NumBytes = CCInfo.getNextStackOffset();
1688   if (PerformTailCallOpt && CC == CallingConv::Fast)
1689     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1690
1691   int FPDiff = 0;
1692   if (IsTailCall) {
1693     // Lower arguments at fp - stackoffset + fpdiff.
1694     unsigned NumBytesCallerPushed =
1695       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1696     FPDiff = NumBytesCallerPushed - NumBytes;
1697
1698     // Set the delta of movement of the returnaddr stackslot.
1699     // But only set if delta is greater than previous delta.
1700     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1701       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1702   }
1703
1704   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1705
1706   SDValue RetAddrFrIdx;
1707   // Load return adress for tail calls.
1708   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1709                                   FPDiff, dl);
1710
1711   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1712   SmallVector<SDValue, 8> MemOpChains;
1713   SDValue StackPtr;
1714
1715   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1716   // of tail call optimization arguments are handle later.
1717   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1718     CCValAssign &VA = ArgLocs[i];
1719     SDValue Arg = TheCall->getArg(i);
1720     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1721     bool isByVal = Flags.isByVal();
1722
1723     // Promote the value if needed.
1724     switch (VA.getLocInfo()) {
1725     default: llvm_unreachable("Unknown loc info!");
1726     case CCValAssign::Full: break;
1727     case CCValAssign::SExt:
1728       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1729       break;
1730     case CCValAssign::ZExt:
1731       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1732       break;
1733     case CCValAssign::AExt:
1734       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1735       break;
1736     }
1737
1738     if (VA.isRegLoc()) {
1739       if (Is64Bit) {
1740         MVT RegVT = VA.getLocVT();
1741         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1742           switch (VA.getLocReg()) {
1743           default:
1744             break;
1745           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1746           case X86::R8: {
1747             // Special case: passing MMX values in GPR registers.
1748             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1749             break;
1750           }
1751           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1752           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1753             // Special case: passing MMX values in XMM registers.
1754             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1755             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1756             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1757             break;
1758           }
1759           }
1760       }
1761       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1762     } else {
1763       if (!IsTailCall || (IsTailCall && isByVal)) {
1764         assert(VA.isMemLoc());
1765         if (StackPtr.getNode() == 0)
1766           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1767
1768         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1769                                                Chain, Arg, Flags));
1770       }
1771     }
1772   }
1773
1774   if (!MemOpChains.empty())
1775     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1776                         &MemOpChains[0], MemOpChains.size());
1777
1778   // Build a sequence of copy-to-reg nodes chained together with token chain
1779   // and flag operands which copy the outgoing args into registers.
1780   SDValue InFlag;
1781   // Tail call byval lowering might overwrite argument registers so in case of
1782   // tail call optimization the copies to registers are lowered later.
1783   if (!IsTailCall)
1784     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1785       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1786                                RegsToPass[i].second, InFlag);
1787       InFlag = Chain.getValue(1);
1788     }
1789
1790
1791   if (Subtarget->isPICStyleGOT()) {
1792     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1793     // GOT pointer.
1794     if (!IsTailCall) {
1795       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1796                                DAG.getNode(X86ISD::GlobalBaseReg,
1797                                            DebugLoc::getUnknownLoc(),
1798                                            getPointerTy()),
1799                                InFlag);
1800       InFlag = Chain.getValue(1);
1801     } else {
1802       // If we are tail calling and generating PIC/GOT style code load the
1803       // address of the callee into ECX. The value in ecx is used as target of
1804       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1805       // for tail calls on PIC/GOT architectures. Normally we would just put the
1806       // address of GOT into ebx and then call target@PLT. But for tail calls
1807       // ebx would be restored (since ebx is callee saved) before jumping to the
1808       // target@PLT.
1809
1810       // Note: The actual moving to ECX is done further down.
1811       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1812       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1813           !G->getGlobal()->hasProtectedVisibility())
1814         Callee = LowerGlobalAddress(Callee, DAG);
1815       else if (isa<ExternalSymbolSDNode>(Callee))
1816         Callee = LowerExternalSymbol(Callee, DAG);
1817     }
1818   }
1819
1820   if (Is64Bit && isVarArg) {
1821     // From AMD64 ABI document:
1822     // For calls that may call functions that use varargs or stdargs
1823     // (prototype-less calls or calls to functions containing ellipsis (...) in
1824     // the declaration) %al is used as hidden argument to specify the number
1825     // of SSE registers used. The contents of %al do not need to match exactly
1826     // the number of registers, but must be an ubound on the number of SSE
1827     // registers used and is in the range 0 - 8 inclusive.
1828
1829     // FIXME: Verify this on Win64
1830     // Count the number of XMM registers allocated.
1831     static const unsigned XMMArgRegs[] = {
1832       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1833       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1834     };
1835     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1836     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1837            && "SSE registers cannot be used when SSE is disabled");
1838
1839     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1840                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1841     InFlag = Chain.getValue(1);
1842   }
1843
1844
1845   // For tail calls lower the arguments to the 'real' stack slot.
1846   if (IsTailCall) {
1847     SmallVector<SDValue, 8> MemOpChains2;
1848     SDValue FIN;
1849     int FI = 0;
1850     // Do not flag preceeding copytoreg stuff together with the following stuff.
1851     InFlag = SDValue();
1852     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1853       CCValAssign &VA = ArgLocs[i];
1854       if (!VA.isRegLoc()) {
1855         assert(VA.isMemLoc());
1856         SDValue Arg = TheCall->getArg(i);
1857         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1858         // Create frame index.
1859         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1860         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1861         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1862         FIN = DAG.getFrameIndex(FI, getPointerTy());
1863
1864         if (Flags.isByVal()) {
1865           // Copy relative to framepointer.
1866           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1867           if (StackPtr.getNode() == 0)
1868             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1869                                           getPointerTy());
1870           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1871
1872           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1873                                                            Flags, DAG, dl));
1874         } else {
1875           // Store relative to framepointer.
1876           MemOpChains2.push_back(
1877             DAG.getStore(Chain, dl, Arg, FIN,
1878                          PseudoSourceValue::getFixedStack(FI), 0));
1879         }
1880       }
1881     }
1882
1883     if (!MemOpChains2.empty())
1884       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1885                           &MemOpChains2[0], MemOpChains2.size());
1886
1887     // Copy arguments to their registers.
1888     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1889       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1890                                RegsToPass[i].second, InFlag);
1891       InFlag = Chain.getValue(1);
1892     }
1893     InFlag =SDValue();
1894
1895     // Store the return address to the appropriate stack slot.
1896     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1897                                      FPDiff, dl);
1898   }
1899
1900   // If the callee is a GlobalAddress node (quite common, every direct call is)
1901   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1902   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1903     // We should use extra load for direct calls to dllimported functions in
1904     // non-JIT mode.
1905     GlobalValue *GV = G->getGlobal();
1906     if (!GV->hasDLLImportLinkage()) {
1907       unsigned char OpFlags = 0;
1908
1909       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1910       // external symbols most go through the PLT in PIC mode.  If the symbol
1911       // has hidden or protected visibility, or if it is static or local, then
1912       // we don't need to use the PLT - we can directly call it.
1913       if (Subtarget->isTargetELF() &&
1914           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1915           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1916         OpFlags = X86II::MO_PLT;
1917       } else if (Subtarget->isPICStyleStubAny() &&
1918                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1919                Subtarget->getDarwinVers() < 9) {
1920         // PC-relative references to external symbols should go through $stub,
1921         // unless we're building with the leopard linker or later, which
1922         // automatically synthesizes these stubs.
1923         OpFlags = X86II::MO_DARWIN_STUB;
1924       }
1925
1926       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1927                                           G->getOffset(), OpFlags);
1928     }
1929   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1930     unsigned char OpFlags = 0;
1931
1932     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1933     // symbols should go through the PLT.
1934     if (Subtarget->isTargetELF() &&
1935         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1936       OpFlags = X86II::MO_PLT;
1937     } else if (Subtarget->isPICStyleStubAny() &&
1938              Subtarget->getDarwinVers() < 9) {
1939       // PC-relative references to external symbols should go through $stub,
1940       // unless we're building with the leopard linker or later, which
1941       // automatically synthesizes these stubs.
1942       OpFlags = X86II::MO_DARWIN_STUB;
1943     }
1944
1945     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1946                                          OpFlags);
1947   } else if (IsTailCall) {
1948     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1949
1950     Chain = DAG.getCopyToReg(Chain,  dl,
1951                              DAG.getRegister(Opc, getPointerTy()),
1952                              Callee,InFlag);
1953     Callee = DAG.getRegister(Opc, getPointerTy());
1954     // Add register as live out.
1955     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1956   }
1957
1958   // Returns a chain & a flag for retval copy to use.
1959   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1960   SmallVector<SDValue, 8> Ops;
1961
1962   if (IsTailCall) {
1963     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1964                            DAG.getIntPtrConstant(0, true), InFlag);
1965     InFlag = Chain.getValue(1);
1966
1967     // Returns a chain & a flag for retval copy to use.
1968     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1969     Ops.clear();
1970   }
1971
1972   Ops.push_back(Chain);
1973   Ops.push_back(Callee);
1974
1975   if (IsTailCall)
1976     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1977
1978   // Add argument registers to the end of the list so that they are known live
1979   // into the call.
1980   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1981     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1982                                   RegsToPass[i].second.getValueType()));
1983
1984   // Add an implicit use GOT pointer in EBX.
1985   if (!IsTailCall && Subtarget->isPICStyleGOT())
1986     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1987
1988   // Add an implicit use of AL for x86 vararg functions.
1989   if (Is64Bit && isVarArg)
1990     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1991
1992   if (InFlag.getNode())
1993     Ops.push_back(InFlag);
1994
1995   if (IsTailCall) {
1996     assert(InFlag.getNode() &&
1997            "Flag must be set. Depend on flag being set in LowerRET");
1998     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1999                         TheCall->getVTList(), &Ops[0], Ops.size());
2000
2001     return SDValue(Chain.getNode(), Op.getResNo());
2002   }
2003
2004   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2005   InFlag = Chain.getValue(1);
2006
2007   // Create the CALLSEQ_END node.
2008   unsigned NumBytesForCalleeToPush;
2009   if (IsCalleePop(isVarArg, CC))
2010     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2011   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
2012     // If this is is a call to a struct-return function, the callee
2013     // pops the hidden struct pointer, so we have to push it back.
2014     // This is common for Darwin/X86, Linux & Mingw32 targets.
2015     NumBytesForCalleeToPush = 4;
2016   else
2017     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2018
2019   // Returns a flag for retval copy to use.
2020   Chain = DAG.getCALLSEQ_END(Chain,
2021                              DAG.getIntPtrConstant(NumBytes, true),
2022                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2023                                                    true),
2024                              InFlag);
2025   InFlag = Chain.getValue(1);
2026
2027   // Handle result values, copying them out of physregs into vregs that we
2028   // return.
2029   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2030                  Op.getResNo());
2031 }
2032
2033
2034 //===----------------------------------------------------------------------===//
2035 //                Fast Calling Convention (tail call) implementation
2036 //===----------------------------------------------------------------------===//
2037
2038 //  Like std call, callee cleans arguments, convention except that ECX is
2039 //  reserved for storing the tail called function address. Only 2 registers are
2040 //  free for argument passing (inreg). Tail call optimization is performed
2041 //  provided:
2042 //                * tailcallopt is enabled
2043 //                * caller/callee are fastcc
2044 //  On X86_64 architecture with GOT-style position independent code only local
2045 //  (within module) calls are supported at the moment.
2046 //  To keep the stack aligned according to platform abi the function
2047 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2048 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2049 //  If a tail called function callee has more arguments than the caller the
2050 //  caller needs to make sure that there is room to move the RETADDR to. This is
2051 //  achieved by reserving an area the size of the argument delta right after the
2052 //  original REtADDR, but before the saved framepointer or the spilled registers
2053 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2054 //  stack layout:
2055 //    arg1
2056 //    arg2
2057 //    RETADDR
2058 //    [ new RETADDR
2059 //      move area ]
2060 //    (possible EBP)
2061 //    ESI
2062 //    EDI
2063 //    local1 ..
2064
2065 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2066 /// for a 16 byte align requirement.
2067 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2068                                                         SelectionDAG& DAG) {
2069   MachineFunction &MF = DAG.getMachineFunction();
2070   const TargetMachine &TM = MF.getTarget();
2071   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2072   unsigned StackAlignment = TFI.getStackAlignment();
2073   uint64_t AlignMask = StackAlignment - 1;
2074   int64_t Offset = StackSize;
2075   uint64_t SlotSize = TD->getPointerSize();
2076   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2077     // Number smaller than 12 so just add the difference.
2078     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2079   } else {
2080     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2081     Offset = ((~AlignMask) & Offset) + StackAlignment +
2082       (StackAlignment-SlotSize);
2083   }
2084   return Offset;
2085 }
2086
2087 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2088 /// following the call is a return. A function is eligible if caller/callee
2089 /// calling conventions match, currently only fastcc supports tail calls, and
2090 /// the function CALL is immediatly followed by a RET.
2091 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2092                                                       SDValue Ret,
2093                                                       SelectionDAG& DAG) const {
2094   if (!PerformTailCallOpt)
2095     return false;
2096
2097   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2098     unsigned CallerCC =
2099       DAG.getMachineFunction().getFunction()->getCallingConv();
2100     unsigned CalleeCC = TheCall->getCallingConv();
2101     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC)
2102       return true;
2103   }
2104
2105   return false;
2106 }
2107
2108 FastISel *
2109 X86TargetLowering::createFastISel(MachineFunction &mf,
2110                                   MachineModuleInfo *mmo,
2111                                   DwarfWriter *dw,
2112                                   DenseMap<const Value *, unsigned> &vm,
2113                                   DenseMap<const BasicBlock *,
2114                                            MachineBasicBlock *> &bm,
2115                                   DenseMap<const AllocaInst *, int> &am
2116 #ifndef NDEBUG
2117                                   , SmallSet<Instruction*, 8> &cil
2118 #endif
2119                                   ) {
2120   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2121 #ifndef NDEBUG
2122                              , cil
2123 #endif
2124                              );
2125 }
2126
2127
2128 //===----------------------------------------------------------------------===//
2129 //                           Other Lowering Hooks
2130 //===----------------------------------------------------------------------===//
2131
2132
2133 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2134   MachineFunction &MF = DAG.getMachineFunction();
2135   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2136   int ReturnAddrIndex = FuncInfo->getRAIndex();
2137
2138   if (ReturnAddrIndex == 0) {
2139     // Set up a frame object for the return address.
2140     uint64_t SlotSize = TD->getPointerSize();
2141     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2142     FuncInfo->setRAIndex(ReturnAddrIndex);
2143   }
2144
2145   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2146 }
2147
2148
2149 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2150 /// specific condition code, returning the condition code and the LHS/RHS of the
2151 /// comparison to make.
2152 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2153                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2154   if (!isFP) {
2155     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2156       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2157         // X > -1   -> X == 0, jump !sign.
2158         RHS = DAG.getConstant(0, RHS.getValueType());
2159         return X86::COND_NS;
2160       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2161         // X < 0   -> X == 0, jump on sign.
2162         return X86::COND_S;
2163       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2164         // X < 1   -> X <= 0
2165         RHS = DAG.getConstant(0, RHS.getValueType());
2166         return X86::COND_LE;
2167       }
2168     }
2169
2170     switch (SetCCOpcode) {
2171     default: llvm_unreachable("Invalid integer condition!");
2172     case ISD::SETEQ:  return X86::COND_E;
2173     case ISD::SETGT:  return X86::COND_G;
2174     case ISD::SETGE:  return X86::COND_GE;
2175     case ISD::SETLT:  return X86::COND_L;
2176     case ISD::SETLE:  return X86::COND_LE;
2177     case ISD::SETNE:  return X86::COND_NE;
2178     case ISD::SETULT: return X86::COND_B;
2179     case ISD::SETUGT: return X86::COND_A;
2180     case ISD::SETULE: return X86::COND_BE;
2181     case ISD::SETUGE: return X86::COND_AE;
2182     }
2183   }
2184
2185   // First determine if it is required or is profitable to flip the operands.
2186
2187   // If LHS is a foldable load, but RHS is not, flip the condition.
2188   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2189       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2190     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2191     std::swap(LHS, RHS);
2192   }
2193
2194   switch (SetCCOpcode) {
2195   default: break;
2196   case ISD::SETOLT:
2197   case ISD::SETOLE:
2198   case ISD::SETUGT:
2199   case ISD::SETUGE:
2200     std::swap(LHS, RHS);
2201     break;
2202   }
2203
2204   // On a floating point condition, the flags are set as follows:
2205   // ZF  PF  CF   op
2206   //  0 | 0 | 0 | X > Y
2207   //  0 | 0 | 1 | X < Y
2208   //  1 | 0 | 0 | X == Y
2209   //  1 | 1 | 1 | unordered
2210   switch (SetCCOpcode) {
2211   default: llvm_unreachable("Condcode should be pre-legalized away");
2212   case ISD::SETUEQ:
2213   case ISD::SETEQ:   return X86::COND_E;
2214   case ISD::SETOLT:              // flipped
2215   case ISD::SETOGT:
2216   case ISD::SETGT:   return X86::COND_A;
2217   case ISD::SETOLE:              // flipped
2218   case ISD::SETOGE:
2219   case ISD::SETGE:   return X86::COND_AE;
2220   case ISD::SETUGT:              // flipped
2221   case ISD::SETULT:
2222   case ISD::SETLT:   return X86::COND_B;
2223   case ISD::SETUGE:              // flipped
2224   case ISD::SETULE:
2225   case ISD::SETLE:   return X86::COND_BE;
2226   case ISD::SETONE:
2227   case ISD::SETNE:   return X86::COND_NE;
2228   case ISD::SETUO:   return X86::COND_P;
2229   case ISD::SETO:    return X86::COND_NP;
2230   }
2231 }
2232
2233 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2234 /// code. Current x86 isa includes the following FP cmov instructions:
2235 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2236 static bool hasFPCMov(unsigned X86CC) {
2237   switch (X86CC) {
2238   default:
2239     return false;
2240   case X86::COND_B:
2241   case X86::COND_BE:
2242   case X86::COND_E:
2243   case X86::COND_P:
2244   case X86::COND_A:
2245   case X86::COND_AE:
2246   case X86::COND_NE:
2247   case X86::COND_NP:
2248     return true;
2249   }
2250 }
2251
2252 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2253 /// the specified range (L, H].
2254 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2255   return (Val < 0) || (Val >= Low && Val < Hi);
2256 }
2257
2258 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2259 /// specified value.
2260 static bool isUndefOrEqual(int Val, int CmpVal) {
2261   if (Val < 0 || Val == CmpVal)
2262     return true;
2263   return false;
2264 }
2265
2266 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2267 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2268 /// the second operand.
2269 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2270   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2271     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2272   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2273     return (Mask[0] < 2 && Mask[1] < 2);
2274   return false;
2275 }
2276
2277 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2278   SmallVector<int, 8> M;
2279   N->getMask(M);
2280   return ::isPSHUFDMask(M, N->getValueType(0));
2281 }
2282
2283 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2284 /// is suitable for input to PSHUFHW.
2285 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2286   if (VT != MVT::v8i16)
2287     return false;
2288
2289   // Lower quadword copied in order or undef.
2290   for (int i = 0; i != 4; ++i)
2291     if (Mask[i] >= 0 && Mask[i] != i)
2292       return false;
2293
2294   // Upper quadword shuffled.
2295   for (int i = 4; i != 8; ++i)
2296     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2297       return false;
2298
2299   return true;
2300 }
2301
2302 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2303   SmallVector<int, 8> M;
2304   N->getMask(M);
2305   return ::isPSHUFHWMask(M, N->getValueType(0));
2306 }
2307
2308 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2309 /// is suitable for input to PSHUFLW.
2310 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2311   if (VT != MVT::v8i16)
2312     return false;
2313
2314   // Upper quadword copied in order.
2315   for (int i = 4; i != 8; ++i)
2316     if (Mask[i] >= 0 && Mask[i] != i)
2317       return false;
2318
2319   // Lower quadword shuffled.
2320   for (int i = 0; i != 4; ++i)
2321     if (Mask[i] >= 4)
2322       return false;
2323
2324   return true;
2325 }
2326
2327 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2328   SmallVector<int, 8> M;
2329   N->getMask(M);
2330   return ::isPSHUFLWMask(M, N->getValueType(0));
2331 }
2332
2333 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2334 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2335 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2336   int NumElems = VT.getVectorNumElements();
2337   if (NumElems != 2 && NumElems != 4)
2338     return false;
2339
2340   int Half = NumElems / 2;
2341   for (int i = 0; i < Half; ++i)
2342     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2343       return false;
2344   for (int i = Half; i < NumElems; ++i)
2345     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2346       return false;
2347
2348   return true;
2349 }
2350
2351 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2352   SmallVector<int, 8> M;
2353   N->getMask(M);
2354   return ::isSHUFPMask(M, N->getValueType(0));
2355 }
2356
2357 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2358 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2359 /// half elements to come from vector 1 (which would equal the dest.) and
2360 /// the upper half to come from vector 2.
2361 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2362   int NumElems = VT.getVectorNumElements();
2363
2364   if (NumElems != 2 && NumElems != 4)
2365     return false;
2366
2367   int Half = NumElems / 2;
2368   for (int i = 0; i < Half; ++i)
2369     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2370       return false;
2371   for (int i = Half; i < NumElems; ++i)
2372     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2373       return false;
2374   return true;
2375 }
2376
2377 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2378   SmallVector<int, 8> M;
2379   N->getMask(M);
2380   return isCommutedSHUFPMask(M, N->getValueType(0));
2381 }
2382
2383 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2384 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2385 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2386   if (N->getValueType(0).getVectorNumElements() != 4)
2387     return false;
2388
2389   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2390   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2391          isUndefOrEqual(N->getMaskElt(1), 7) &&
2392          isUndefOrEqual(N->getMaskElt(2), 2) &&
2393          isUndefOrEqual(N->getMaskElt(3), 3);
2394 }
2395
2396 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2397 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2398 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2399   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2400
2401   if (NumElems != 2 && NumElems != 4)
2402     return false;
2403
2404   for (unsigned i = 0; i < NumElems/2; ++i)
2405     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2406       return false;
2407
2408   for (unsigned i = NumElems/2; i < NumElems; ++i)
2409     if (!isUndefOrEqual(N->getMaskElt(i), i))
2410       return false;
2411
2412   return true;
2413 }
2414
2415 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2416 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2417 /// and MOVLHPS.
2418 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2419   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2420
2421   if (NumElems != 2 && NumElems != 4)
2422     return false;
2423
2424   for (unsigned i = 0; i < NumElems/2; ++i)
2425     if (!isUndefOrEqual(N->getMaskElt(i), i))
2426       return false;
2427
2428   for (unsigned i = 0; i < NumElems/2; ++i)
2429     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2430       return false;
2431
2432   return true;
2433 }
2434
2435 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2436 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2437 /// <2, 3, 2, 3>
2438 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2439   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2440
2441   if (NumElems != 4)
2442     return false;
2443
2444   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2445          isUndefOrEqual(N->getMaskElt(1), 3) &&
2446          isUndefOrEqual(N->getMaskElt(2), 2) &&
2447          isUndefOrEqual(N->getMaskElt(3), 3);
2448 }
2449
2450 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2451 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2452 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2453                          bool V2IsSplat = false) {
2454   int NumElts = VT.getVectorNumElements();
2455   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2456     return false;
2457
2458   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2459     int BitI  = Mask[i];
2460     int BitI1 = Mask[i+1];
2461     if (!isUndefOrEqual(BitI, j))
2462       return false;
2463     if (V2IsSplat) {
2464       if (!isUndefOrEqual(BitI1, NumElts))
2465         return false;
2466     } else {
2467       if (!isUndefOrEqual(BitI1, j + NumElts))
2468         return false;
2469     }
2470   }
2471   return true;
2472 }
2473
2474 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2475   SmallVector<int, 8> M;
2476   N->getMask(M);
2477   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2478 }
2479
2480 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2481 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2482 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2483                          bool V2IsSplat = false) {
2484   int NumElts = VT.getVectorNumElements();
2485   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2486     return false;
2487
2488   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2489     int BitI  = Mask[i];
2490     int BitI1 = Mask[i+1];
2491     if (!isUndefOrEqual(BitI, j + NumElts/2))
2492       return false;
2493     if (V2IsSplat) {
2494       if (isUndefOrEqual(BitI1, NumElts))
2495         return false;
2496     } else {
2497       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2498         return false;
2499     }
2500   }
2501   return true;
2502 }
2503
2504 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2505   SmallVector<int, 8> M;
2506   N->getMask(M);
2507   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2508 }
2509
2510 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2511 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2512 /// <0, 0, 1, 1>
2513 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2514   int NumElems = VT.getVectorNumElements();
2515   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2516     return false;
2517
2518   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2519     int BitI  = Mask[i];
2520     int BitI1 = Mask[i+1];
2521     if (!isUndefOrEqual(BitI, j))
2522       return false;
2523     if (!isUndefOrEqual(BitI1, j))
2524       return false;
2525   }
2526   return true;
2527 }
2528
2529 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2530   SmallVector<int, 8> M;
2531   N->getMask(M);
2532   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2533 }
2534
2535 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2536 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2537 /// <2, 2, 3, 3>
2538 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2539   int NumElems = VT.getVectorNumElements();
2540   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2541     return false;
2542
2543   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2544     int BitI  = Mask[i];
2545     int BitI1 = Mask[i+1];
2546     if (!isUndefOrEqual(BitI, j))
2547       return false;
2548     if (!isUndefOrEqual(BitI1, j))
2549       return false;
2550   }
2551   return true;
2552 }
2553
2554 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2555   SmallVector<int, 8> M;
2556   N->getMask(M);
2557   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2558 }
2559
2560 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2561 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2562 /// MOVSD, and MOVD, i.e. setting the lowest element.
2563 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2564   if (VT.getVectorElementType().getSizeInBits() < 32)
2565     return false;
2566
2567   int NumElts = VT.getVectorNumElements();
2568
2569   if (!isUndefOrEqual(Mask[0], NumElts))
2570     return false;
2571
2572   for (int i = 1; i < NumElts; ++i)
2573     if (!isUndefOrEqual(Mask[i], i))
2574       return false;
2575
2576   return true;
2577 }
2578
2579 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2580   SmallVector<int, 8> M;
2581   N->getMask(M);
2582   return ::isMOVLMask(M, N->getValueType(0));
2583 }
2584
2585 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2586 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2587 /// element of vector 2 and the other elements to come from vector 1 in order.
2588 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2589                                bool V2IsSplat = false, bool V2IsUndef = false) {
2590   int NumOps = VT.getVectorNumElements();
2591   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2592     return false;
2593
2594   if (!isUndefOrEqual(Mask[0], 0))
2595     return false;
2596
2597   for (int i = 1; i < NumOps; ++i)
2598     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2599           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2600           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2601       return false;
2602
2603   return true;
2604 }
2605
2606 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2607                            bool V2IsUndef = false) {
2608   SmallVector<int, 8> M;
2609   N->getMask(M);
2610   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2611 }
2612
2613 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2614 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2615 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2616   if (N->getValueType(0).getVectorNumElements() != 4)
2617     return false;
2618
2619   // Expect 1, 1, 3, 3
2620   for (unsigned i = 0; i < 2; ++i) {
2621     int Elt = N->getMaskElt(i);
2622     if (Elt >= 0 && Elt != 1)
2623       return false;
2624   }
2625
2626   bool HasHi = false;
2627   for (unsigned i = 2; i < 4; ++i) {
2628     int Elt = N->getMaskElt(i);
2629     if (Elt >= 0 && Elt != 3)
2630       return false;
2631     if (Elt == 3)
2632       HasHi = true;
2633   }
2634   // Don't use movshdup if it can be done with a shufps.
2635   // FIXME: verify that matching u, u, 3, 3 is what we want.
2636   return HasHi;
2637 }
2638
2639 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2640 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2641 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2642   if (N->getValueType(0).getVectorNumElements() != 4)
2643     return false;
2644
2645   // Expect 0, 0, 2, 2
2646   for (unsigned i = 0; i < 2; ++i)
2647     if (N->getMaskElt(i) > 0)
2648       return false;
2649
2650   bool HasHi = false;
2651   for (unsigned i = 2; i < 4; ++i) {
2652     int Elt = N->getMaskElt(i);
2653     if (Elt >= 0 && Elt != 2)
2654       return false;
2655     if (Elt == 2)
2656       HasHi = true;
2657   }
2658   // Don't use movsldup if it can be done with a shufps.
2659   return HasHi;
2660 }
2661
2662 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2663 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2664 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2665   int e = N->getValueType(0).getVectorNumElements() / 2;
2666
2667   for (int i = 0; i < e; ++i)
2668     if (!isUndefOrEqual(N->getMaskElt(i), i))
2669       return false;
2670   for (int i = 0; i < e; ++i)
2671     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2672       return false;
2673   return true;
2674 }
2675
2676 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2677 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2678 /// instructions.
2679 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2680   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2681   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2682
2683   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2684   unsigned Mask = 0;
2685   for (int i = 0; i < NumOperands; ++i) {
2686     int Val = SVOp->getMaskElt(NumOperands-i-1);
2687     if (Val < 0) Val = 0;
2688     if (Val >= NumOperands) Val -= NumOperands;
2689     Mask |= Val;
2690     if (i != NumOperands - 1)
2691       Mask <<= Shift;
2692   }
2693   return Mask;
2694 }
2695
2696 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2697 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2698 /// instructions.
2699 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2700   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2701   unsigned Mask = 0;
2702   // 8 nodes, but we only care about the last 4.
2703   for (unsigned i = 7; i >= 4; --i) {
2704     int Val = SVOp->getMaskElt(i);
2705     if (Val >= 0)
2706       Mask |= (Val - 4);
2707     if (i != 4)
2708       Mask <<= 2;
2709   }
2710   return Mask;
2711 }
2712
2713 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2714 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2715 /// instructions.
2716 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2717   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2718   unsigned Mask = 0;
2719   // 8 nodes, but we only care about the first 4.
2720   for (int i = 3; i >= 0; --i) {
2721     int Val = SVOp->getMaskElt(i);
2722     if (Val >= 0)
2723       Mask |= Val;
2724     if (i != 0)
2725       Mask <<= 2;
2726   }
2727   return Mask;
2728 }
2729
2730 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2731 /// their permute mask.
2732 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2733                                     SelectionDAG &DAG) {
2734   MVT VT = SVOp->getValueType(0);
2735   unsigned NumElems = VT.getVectorNumElements();
2736   SmallVector<int, 8> MaskVec;
2737
2738   for (unsigned i = 0; i != NumElems; ++i) {
2739     int idx = SVOp->getMaskElt(i);
2740     if (idx < 0)
2741       MaskVec.push_back(idx);
2742     else if (idx < (int)NumElems)
2743       MaskVec.push_back(idx + NumElems);
2744     else
2745       MaskVec.push_back(idx - NumElems);
2746   }
2747   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2748                               SVOp->getOperand(0), &MaskVec[0]);
2749 }
2750
2751 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2752 /// the two vector operands have swapped position.
2753 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2754   unsigned NumElems = VT.getVectorNumElements();
2755   for (unsigned i = 0; i != NumElems; ++i) {
2756     int idx = Mask[i];
2757     if (idx < 0)
2758       continue;
2759     else if (idx < (int)NumElems)
2760       Mask[i] = idx + NumElems;
2761     else
2762       Mask[i] = idx - NumElems;
2763   }
2764 }
2765
2766 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2767 /// match movhlps. The lower half elements should come from upper half of
2768 /// V1 (and in order), and the upper half elements should come from the upper
2769 /// half of V2 (and in order).
2770 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2771   if (Op->getValueType(0).getVectorNumElements() != 4)
2772     return false;
2773   for (unsigned i = 0, e = 2; i != e; ++i)
2774     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2775       return false;
2776   for (unsigned i = 2; i != 4; ++i)
2777     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2778       return false;
2779   return true;
2780 }
2781
2782 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2783 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2784 /// required.
2785 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2786   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2787     return false;
2788   N = N->getOperand(0).getNode();
2789   if (!ISD::isNON_EXTLoad(N))
2790     return false;
2791   if (LD)
2792     *LD = cast<LoadSDNode>(N);
2793   return true;
2794 }
2795
2796 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2797 /// match movlp{s|d}. The lower half elements should come from lower half of
2798 /// V1 (and in order), and the upper half elements should come from the upper
2799 /// half of V2 (and in order). And since V1 will become the source of the
2800 /// MOVLP, it must be either a vector load or a scalar load to vector.
2801 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2802                                ShuffleVectorSDNode *Op) {
2803   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2804     return false;
2805   // Is V2 is a vector load, don't do this transformation. We will try to use
2806   // load folding shufps op.
2807   if (ISD::isNON_EXTLoad(V2))
2808     return false;
2809
2810   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2811
2812   if (NumElems != 2 && NumElems != 4)
2813     return false;
2814   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2815     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2816       return false;
2817   for (unsigned i = NumElems/2; i != NumElems; ++i)
2818     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2819       return false;
2820   return true;
2821 }
2822
2823 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2824 /// all the same.
2825 static bool isSplatVector(SDNode *N) {
2826   if (N->getOpcode() != ISD::BUILD_VECTOR)
2827     return false;
2828
2829   SDValue SplatValue = N->getOperand(0);
2830   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2831     if (N->getOperand(i) != SplatValue)
2832       return false;
2833   return true;
2834 }
2835
2836 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2837 /// constant +0.0.
2838 static inline bool isZeroNode(SDValue Elt) {
2839   return ((isa<ConstantSDNode>(Elt) &&
2840            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2841           (isa<ConstantFPSDNode>(Elt) &&
2842            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2843 }
2844
2845 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2846 /// to an zero vector.
2847 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2848 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2849   SDValue V1 = N->getOperand(0);
2850   SDValue V2 = N->getOperand(1);
2851   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2852   for (unsigned i = 0; i != NumElems; ++i) {
2853     int Idx = N->getMaskElt(i);
2854     if (Idx >= (int)NumElems) {
2855       unsigned Opc = V2.getOpcode();
2856       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2857         continue;
2858       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2859         return false;
2860     } else if (Idx >= 0) {
2861       unsigned Opc = V1.getOpcode();
2862       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2863         continue;
2864       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2865         return false;
2866     }
2867   }
2868   return true;
2869 }
2870
2871 /// getZeroVector - Returns a vector of specified type with all zero elements.
2872 ///
2873 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2874                              DebugLoc dl) {
2875   assert(VT.isVector() && "Expected a vector type");
2876
2877   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2878   // type.  This ensures they get CSE'd.
2879   SDValue Vec;
2880   if (VT.getSizeInBits() == 64) { // MMX
2881     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2882     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2883   } else if (HasSSE2) {  // SSE2
2884     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2885     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2886   } else { // SSE1
2887     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2888     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2889   }
2890   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2891 }
2892
2893 /// getOnesVector - Returns a vector of specified type with all bits set.
2894 ///
2895 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2896   assert(VT.isVector() && "Expected a vector type");
2897
2898   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2899   // type.  This ensures they get CSE'd.
2900   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2901   SDValue Vec;
2902   if (VT.getSizeInBits() == 64)  // MMX
2903     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2904   else                                              // SSE
2905     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2906   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2907 }
2908
2909
2910 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2911 /// that point to V2 points to its first element.
2912 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2913   MVT VT = SVOp->getValueType(0);
2914   unsigned NumElems = VT.getVectorNumElements();
2915
2916   bool Changed = false;
2917   SmallVector<int, 8> MaskVec;
2918   SVOp->getMask(MaskVec);
2919
2920   for (unsigned i = 0; i != NumElems; ++i) {
2921     if (MaskVec[i] > (int)NumElems) {
2922       MaskVec[i] = NumElems;
2923       Changed = true;
2924     }
2925   }
2926   if (Changed)
2927     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2928                                 SVOp->getOperand(1), &MaskVec[0]);
2929   return SDValue(SVOp, 0);
2930 }
2931
2932 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2933 /// operation of specified width.
2934 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2935                        SDValue V2) {
2936   unsigned NumElems = VT.getVectorNumElements();
2937   SmallVector<int, 8> Mask;
2938   Mask.push_back(NumElems);
2939   for (unsigned i = 1; i != NumElems; ++i)
2940     Mask.push_back(i);
2941   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2942 }
2943
2944 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2945 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2946                           SDValue V2) {
2947   unsigned NumElems = VT.getVectorNumElements();
2948   SmallVector<int, 8> Mask;
2949   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2950     Mask.push_back(i);
2951     Mask.push_back(i + NumElems);
2952   }
2953   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2954 }
2955
2956 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2957 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2958                           SDValue V2) {
2959   unsigned NumElems = VT.getVectorNumElements();
2960   unsigned Half = NumElems/2;
2961   SmallVector<int, 8> Mask;
2962   for (unsigned i = 0; i != Half; ++i) {
2963     Mask.push_back(i + Half);
2964     Mask.push_back(i + NumElems + Half);
2965   }
2966   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2967 }
2968
2969 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2970 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2971                             bool HasSSE2) {
2972   if (SV->getValueType(0).getVectorNumElements() <= 4)
2973     return SDValue(SV, 0);
2974
2975   MVT PVT = MVT::v4f32;
2976   MVT VT = SV->getValueType(0);
2977   DebugLoc dl = SV->getDebugLoc();
2978   SDValue V1 = SV->getOperand(0);
2979   int NumElems = VT.getVectorNumElements();
2980   int EltNo = SV->getSplatIndex();
2981
2982   // unpack elements to the correct location
2983   while (NumElems > 4) {
2984     if (EltNo < NumElems/2) {
2985       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2986     } else {
2987       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2988       EltNo -= NumElems/2;
2989     }
2990     NumElems >>= 1;
2991   }
2992
2993   // Perform the splat.
2994   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2995   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2996   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2997   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2998 }
2999
3000 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3001 /// vector of zero or undef vector.  This produces a shuffle where the low
3002 /// element of V2 is swizzled into the zero/undef vector, landing at element
3003 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3004 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3005                                              bool isZero, bool HasSSE2,
3006                                              SelectionDAG &DAG) {
3007   MVT VT = V2.getValueType();
3008   SDValue V1 = isZero
3009     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3010   unsigned NumElems = VT.getVectorNumElements();
3011   SmallVector<int, 16> MaskVec;
3012   for (unsigned i = 0; i != NumElems; ++i)
3013     // If this is the insertion idx, put the low elt of V2 here.
3014     MaskVec.push_back(i == Idx ? NumElems : i);
3015   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3016 }
3017
3018 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3019 /// a shuffle that is zero.
3020 static
3021 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3022                                   bool Low, SelectionDAG &DAG) {
3023   unsigned NumZeros = 0;
3024   for (int i = 0; i < NumElems; ++i) {
3025     unsigned Index = Low ? i : NumElems-i-1;
3026     int Idx = SVOp->getMaskElt(Index);
3027     if (Idx < 0) {
3028       ++NumZeros;
3029       continue;
3030     }
3031     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3032     if (Elt.getNode() && isZeroNode(Elt))
3033       ++NumZeros;
3034     else
3035       break;
3036   }
3037   return NumZeros;
3038 }
3039
3040 /// isVectorShift - Returns true if the shuffle can be implemented as a
3041 /// logical left or right shift of a vector.
3042 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3043 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3044                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3045   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3046
3047   isLeft = true;
3048   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3049   if (!NumZeros) {
3050     isLeft = false;
3051     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3052     if (!NumZeros)
3053       return false;
3054   }
3055   bool SeenV1 = false;
3056   bool SeenV2 = false;
3057   for (int i = NumZeros; i < NumElems; ++i) {
3058     int Val = isLeft ? (i - NumZeros) : i;
3059     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3060     if (Idx < 0)
3061       continue;
3062     if (Idx < NumElems)
3063       SeenV1 = true;
3064     else {
3065       Idx -= NumElems;
3066       SeenV2 = true;
3067     }
3068     if (Idx != Val)
3069       return false;
3070   }
3071   if (SeenV1 && SeenV2)
3072     return false;
3073
3074   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3075   ShAmt = NumZeros;
3076   return true;
3077 }
3078
3079
3080 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3081 ///
3082 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3083                                        unsigned NumNonZero, unsigned NumZero,
3084                                        SelectionDAG &DAG, TargetLowering &TLI) {
3085   if (NumNonZero > 8)
3086     return SDValue();
3087
3088   DebugLoc dl = Op.getDebugLoc();
3089   SDValue V(0, 0);
3090   bool First = true;
3091   for (unsigned i = 0; i < 16; ++i) {
3092     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3093     if (ThisIsNonZero && First) {
3094       if (NumZero)
3095         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3096       else
3097         V = DAG.getUNDEF(MVT::v8i16);
3098       First = false;
3099     }
3100
3101     if ((i & 1) != 0) {
3102       SDValue ThisElt(0, 0), LastElt(0, 0);
3103       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3104       if (LastIsNonZero) {
3105         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3106                               MVT::i16, Op.getOperand(i-1));
3107       }
3108       if (ThisIsNonZero) {
3109         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3110         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3111                               ThisElt, DAG.getConstant(8, MVT::i8));
3112         if (LastIsNonZero)
3113           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3114       } else
3115         ThisElt = LastElt;
3116
3117       if (ThisElt.getNode())
3118         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3119                         DAG.getIntPtrConstant(i/2));
3120     }
3121   }
3122
3123   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3124 }
3125
3126 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3127 ///
3128 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3129                                        unsigned NumNonZero, unsigned NumZero,
3130                                        SelectionDAG &DAG, TargetLowering &TLI) {
3131   if (NumNonZero > 4)
3132     return SDValue();
3133
3134   DebugLoc dl = Op.getDebugLoc();
3135   SDValue V(0, 0);
3136   bool First = true;
3137   for (unsigned i = 0; i < 8; ++i) {
3138     bool isNonZero = (NonZeros & (1 << i)) != 0;
3139     if (isNonZero) {
3140       if (First) {
3141         if (NumZero)
3142           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3143         else
3144           V = DAG.getUNDEF(MVT::v8i16);
3145         First = false;
3146       }
3147       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3148                       MVT::v8i16, V, Op.getOperand(i),
3149                       DAG.getIntPtrConstant(i));
3150     }
3151   }
3152
3153   return V;
3154 }
3155
3156 /// getVShift - Return a vector logical shift node.
3157 ///
3158 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3159                          unsigned NumBits, SelectionDAG &DAG,
3160                          const TargetLowering &TLI, DebugLoc dl) {
3161   bool isMMX = VT.getSizeInBits() == 64;
3162   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3163   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3164   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3165   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3166                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3167                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3168 }
3169
3170 SDValue
3171 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3172   DebugLoc dl = Op.getDebugLoc();
3173   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3174   if (ISD::isBuildVectorAllZeros(Op.getNode())
3175       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3176     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3177     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3178     // eliminated on x86-32 hosts.
3179     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3180       return Op;
3181
3182     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3183       return getOnesVector(Op.getValueType(), DAG, dl);
3184     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3185   }
3186
3187   MVT VT = Op.getValueType();
3188   MVT EVT = VT.getVectorElementType();
3189   unsigned EVTBits = EVT.getSizeInBits();
3190
3191   unsigned NumElems = Op.getNumOperands();
3192   unsigned NumZero  = 0;
3193   unsigned NumNonZero = 0;
3194   unsigned NonZeros = 0;
3195   bool IsAllConstants = true;
3196   SmallSet<SDValue, 8> Values;
3197   for (unsigned i = 0; i < NumElems; ++i) {
3198     SDValue Elt = Op.getOperand(i);
3199     if (Elt.getOpcode() == ISD::UNDEF)
3200       continue;
3201     Values.insert(Elt);
3202     if (Elt.getOpcode() != ISD::Constant &&
3203         Elt.getOpcode() != ISD::ConstantFP)
3204       IsAllConstants = false;
3205     if (isZeroNode(Elt))
3206       NumZero++;
3207     else {
3208       NonZeros |= (1 << i);
3209       NumNonZero++;
3210     }
3211   }
3212
3213   if (NumNonZero == 0) {
3214     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3215     return DAG.getUNDEF(VT);
3216   }
3217
3218   // Special case for single non-zero, non-undef, element.
3219   if (NumNonZero == 1) {
3220     unsigned Idx = CountTrailingZeros_32(NonZeros);
3221     SDValue Item = Op.getOperand(Idx);
3222
3223     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3224     // the value are obviously zero, truncate the value to i32 and do the
3225     // insertion that way.  Only do this if the value is non-constant or if the
3226     // value is a constant being inserted into element 0.  It is cheaper to do
3227     // a constant pool load than it is to do a movd + shuffle.
3228     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3229         (!IsAllConstants || Idx == 0)) {
3230       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3231         // Handle MMX and SSE both.
3232         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3233         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3234
3235         // Truncate the value (which may itself be a constant) to i32, and
3236         // convert it to a vector with movd (S2V+shuffle to zero extend).
3237         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3238         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3239         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3240                                            Subtarget->hasSSE2(), DAG);
3241
3242         // Now we have our 32-bit value zero extended in the low element of
3243         // a vector.  If Idx != 0, swizzle it into place.
3244         if (Idx != 0) {
3245           SmallVector<int, 4> Mask;
3246           Mask.push_back(Idx);
3247           for (unsigned i = 1; i != VecElts; ++i)
3248             Mask.push_back(i);
3249           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3250                                       DAG.getUNDEF(Item.getValueType()),
3251                                       &Mask[0]);
3252         }
3253         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3254       }
3255     }
3256
3257     // If we have a constant or non-constant insertion into the low element of
3258     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3259     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3260     // depending on what the source datatype is.
3261     if (Idx == 0) {
3262       if (NumZero == 0) {
3263         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3264       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3265           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3266         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3267         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3268         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3269                                            DAG);
3270       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3271         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3272         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3273         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3274         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3275                                            Subtarget->hasSSE2(), DAG);
3276         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3277       }
3278     }
3279
3280     // Is it a vector logical left shift?
3281     if (NumElems == 2 && Idx == 1 &&
3282         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3283       unsigned NumBits = VT.getSizeInBits();
3284       return getVShift(true, VT,
3285                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3286                                    VT, Op.getOperand(1)),
3287                        NumBits/2, DAG, *this, dl);
3288     }
3289
3290     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3291       return SDValue();
3292
3293     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3294     // is a non-constant being inserted into an element other than the low one,
3295     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3296     // movd/movss) to move this into the low element, then shuffle it into
3297     // place.
3298     if (EVTBits == 32) {
3299       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3300
3301       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3302       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3303                                          Subtarget->hasSSE2(), DAG);
3304       SmallVector<int, 8> MaskVec;
3305       for (unsigned i = 0; i < NumElems; i++)
3306         MaskVec.push_back(i == Idx ? 0 : 1);
3307       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3308     }
3309   }
3310
3311   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3312   if (Values.size() == 1)
3313     return SDValue();
3314
3315   // A vector full of immediates; various special cases are already
3316   // handled, so this is best done with a single constant-pool load.
3317   if (IsAllConstants)
3318     return SDValue();
3319
3320   // Let legalizer expand 2-wide build_vectors.
3321   if (EVTBits == 64) {
3322     if (NumNonZero == 1) {
3323       // One half is zero or undef.
3324       unsigned Idx = CountTrailingZeros_32(NonZeros);
3325       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3326                                  Op.getOperand(Idx));
3327       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3328                                          Subtarget->hasSSE2(), DAG);
3329     }
3330     return SDValue();
3331   }
3332
3333   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3334   if (EVTBits == 8 && NumElems == 16) {
3335     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3336                                         *this);
3337     if (V.getNode()) return V;
3338   }
3339
3340   if (EVTBits == 16 && NumElems == 8) {
3341     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3342                                         *this);
3343     if (V.getNode()) return V;
3344   }
3345
3346   // If element VT is == 32 bits, turn it into a number of shuffles.
3347   SmallVector<SDValue, 8> V;
3348   V.resize(NumElems);
3349   if (NumElems == 4 && NumZero > 0) {
3350     for (unsigned i = 0; i < 4; ++i) {
3351       bool isZero = !(NonZeros & (1 << i));
3352       if (isZero)
3353         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3354       else
3355         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3356     }
3357
3358     for (unsigned i = 0; i < 2; ++i) {
3359       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3360         default: break;
3361         case 0:
3362           V[i] = V[i*2];  // Must be a zero vector.
3363           break;
3364         case 1:
3365           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3366           break;
3367         case 2:
3368           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3369           break;
3370         case 3:
3371           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3372           break;
3373       }
3374     }
3375
3376     SmallVector<int, 8> MaskVec;
3377     bool Reverse = (NonZeros & 0x3) == 2;
3378     for (unsigned i = 0; i < 2; ++i)
3379       MaskVec.push_back(Reverse ? 1-i : i);
3380     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3381     for (unsigned i = 0; i < 2; ++i)
3382       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3383     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3384   }
3385
3386   if (Values.size() > 2) {
3387     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3388     // values to be inserted is equal to the number of elements, in which case
3389     // use the unpack code below in the hopes of matching the consecutive elts
3390     // load merge pattern for shuffles.
3391     // FIXME: We could probably just check that here directly.
3392     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3393         getSubtarget()->hasSSE41()) {
3394       V[0] = DAG.getUNDEF(VT);
3395       for (unsigned i = 0; i < NumElems; ++i)
3396         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3397           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3398                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3399       return V[0];
3400     }
3401     // Expand into a number of unpckl*.
3402     // e.g. for v4f32
3403     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3404     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3405     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3406     for (unsigned i = 0; i < NumElems; ++i)
3407       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3408     NumElems >>= 1;
3409     while (NumElems != 0) {
3410       for (unsigned i = 0; i < NumElems; ++i)
3411         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3412       NumElems >>= 1;
3413     }
3414     return V[0];
3415   }
3416
3417   return SDValue();
3418 }
3419
3420 // v8i16 shuffles - Prefer shuffles in the following order:
3421 // 1. [all]   pshuflw, pshufhw, optional move
3422 // 2. [ssse3] 1 x pshufb
3423 // 3. [ssse3] 2 x pshufb + 1 x por
3424 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3425 static
3426 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3427                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3428   SDValue V1 = SVOp->getOperand(0);
3429   SDValue V2 = SVOp->getOperand(1);
3430   DebugLoc dl = SVOp->getDebugLoc();
3431   SmallVector<int, 8> MaskVals;
3432
3433   // Determine if more than 1 of the words in each of the low and high quadwords
3434   // of the result come from the same quadword of one of the two inputs.  Undef
3435   // mask values count as coming from any quadword, for better codegen.
3436   SmallVector<unsigned, 4> LoQuad(4);
3437   SmallVector<unsigned, 4> HiQuad(4);
3438   BitVector InputQuads(4);
3439   for (unsigned i = 0; i < 8; ++i) {
3440     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3441     int EltIdx = SVOp->getMaskElt(i);
3442     MaskVals.push_back(EltIdx);
3443     if (EltIdx < 0) {
3444       ++Quad[0];
3445       ++Quad[1];
3446       ++Quad[2];
3447       ++Quad[3];
3448       continue;
3449     }
3450     ++Quad[EltIdx / 4];
3451     InputQuads.set(EltIdx / 4);
3452   }
3453
3454   int BestLoQuad = -1;
3455   unsigned MaxQuad = 1;
3456   for (unsigned i = 0; i < 4; ++i) {
3457     if (LoQuad[i] > MaxQuad) {
3458       BestLoQuad = i;
3459       MaxQuad = LoQuad[i];
3460     }
3461   }
3462
3463   int BestHiQuad = -1;
3464   MaxQuad = 1;
3465   for (unsigned i = 0; i < 4; ++i) {
3466     if (HiQuad[i] > MaxQuad) {
3467       BestHiQuad = i;
3468       MaxQuad = HiQuad[i];
3469     }
3470   }
3471
3472   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3473   // of the two input vectors, shuffle them into one input vector so only a
3474   // single pshufb instruction is necessary. If There are more than 2 input
3475   // quads, disable the next transformation since it does not help SSSE3.
3476   bool V1Used = InputQuads[0] || InputQuads[1];
3477   bool V2Used = InputQuads[2] || InputQuads[3];
3478   if (TLI.getSubtarget()->hasSSSE3()) {
3479     if (InputQuads.count() == 2 && V1Used && V2Used) {
3480       BestLoQuad = InputQuads.find_first();
3481       BestHiQuad = InputQuads.find_next(BestLoQuad);
3482     }
3483     if (InputQuads.count() > 2) {
3484       BestLoQuad = -1;
3485       BestHiQuad = -1;
3486     }
3487   }
3488
3489   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3490   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3491   // words from all 4 input quadwords.
3492   SDValue NewV;
3493   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3494     SmallVector<int, 8> MaskV;
3495     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3496     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3497     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3498                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3499                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3500     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3501
3502     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3503     // source words for the shuffle, to aid later transformations.
3504     bool AllWordsInNewV = true;
3505     bool InOrder[2] = { true, true };
3506     for (unsigned i = 0; i != 8; ++i) {
3507       int idx = MaskVals[i];
3508       if (idx != (int)i)
3509         InOrder[i/4] = false;
3510       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3511         continue;
3512       AllWordsInNewV = false;
3513       break;
3514     }
3515
3516     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3517     if (AllWordsInNewV) {
3518       for (int i = 0; i != 8; ++i) {
3519         int idx = MaskVals[i];
3520         if (idx < 0)
3521           continue;
3522         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3523         if ((idx != i) && idx < 4)
3524           pshufhw = false;
3525         if ((idx != i) && idx > 3)
3526           pshuflw = false;
3527       }
3528       V1 = NewV;
3529       V2Used = false;
3530       BestLoQuad = 0;
3531       BestHiQuad = 1;
3532     }
3533
3534     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3535     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3536     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3537       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3538                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3539     }
3540   }
3541
3542   // If we have SSSE3, and all words of the result are from 1 input vector,
3543   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3544   // is present, fall back to case 4.
3545   if (TLI.getSubtarget()->hasSSSE3()) {
3546     SmallVector<SDValue,16> pshufbMask;
3547
3548     // If we have elements from both input vectors, set the high bit of the
3549     // shuffle mask element to zero out elements that come from V2 in the V1
3550     // mask, and elements that come from V1 in the V2 mask, so that the two
3551     // results can be OR'd together.
3552     bool TwoInputs = V1Used && V2Used;
3553     for (unsigned i = 0; i != 8; ++i) {
3554       int EltIdx = MaskVals[i] * 2;
3555       if (TwoInputs && (EltIdx >= 16)) {
3556         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3557         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3558         continue;
3559       }
3560       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3561       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3562     }
3563     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3564     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3565                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3566                                  MVT::v16i8, &pshufbMask[0], 16));
3567     if (!TwoInputs)
3568       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3569
3570     // Calculate the shuffle mask for the second input, shuffle it, and
3571     // OR it with the first shuffled input.
3572     pshufbMask.clear();
3573     for (unsigned i = 0; i != 8; ++i) {
3574       int EltIdx = MaskVals[i] * 2;
3575       if (EltIdx < 16) {
3576         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3577         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3578         continue;
3579       }
3580       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3581       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3582     }
3583     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3584     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3585                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3586                                  MVT::v16i8, &pshufbMask[0], 16));
3587     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3588     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3589   }
3590
3591   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3592   // and update MaskVals with new element order.
3593   BitVector InOrder(8);
3594   if (BestLoQuad >= 0) {
3595     SmallVector<int, 8> MaskV;
3596     for (int i = 0; i != 4; ++i) {
3597       int idx = MaskVals[i];
3598       if (idx < 0) {
3599         MaskV.push_back(-1);
3600         InOrder.set(i);
3601       } else if ((idx / 4) == BestLoQuad) {
3602         MaskV.push_back(idx & 3);
3603         InOrder.set(i);
3604       } else {
3605         MaskV.push_back(-1);
3606       }
3607     }
3608     for (unsigned i = 4; i != 8; ++i)
3609       MaskV.push_back(i);
3610     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3611                                 &MaskV[0]);
3612   }
3613
3614   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3615   // and update MaskVals with the new element order.
3616   if (BestHiQuad >= 0) {
3617     SmallVector<int, 8> MaskV;
3618     for (unsigned i = 0; i != 4; ++i)
3619       MaskV.push_back(i);
3620     for (unsigned i = 4; i != 8; ++i) {
3621       int idx = MaskVals[i];
3622       if (idx < 0) {
3623         MaskV.push_back(-1);
3624         InOrder.set(i);
3625       } else if ((idx / 4) == BestHiQuad) {
3626         MaskV.push_back((idx & 3) + 4);
3627         InOrder.set(i);
3628       } else {
3629         MaskV.push_back(-1);
3630       }
3631     }
3632     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3633                                 &MaskV[0]);
3634   }
3635
3636   // In case BestHi & BestLo were both -1, which means each quadword has a word
3637   // from each of the four input quadwords, calculate the InOrder bitvector now
3638   // before falling through to the insert/extract cleanup.
3639   if (BestLoQuad == -1 && BestHiQuad == -1) {
3640     NewV = V1;
3641     for (int i = 0; i != 8; ++i)
3642       if (MaskVals[i] < 0 || MaskVals[i] == i)
3643         InOrder.set(i);
3644   }
3645
3646   // The other elements are put in the right place using pextrw and pinsrw.
3647   for (unsigned i = 0; i != 8; ++i) {
3648     if (InOrder[i])
3649       continue;
3650     int EltIdx = MaskVals[i];
3651     if (EltIdx < 0)
3652       continue;
3653     SDValue ExtOp = (EltIdx < 8)
3654     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3655                   DAG.getIntPtrConstant(EltIdx))
3656     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3657                   DAG.getIntPtrConstant(EltIdx - 8));
3658     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3659                        DAG.getIntPtrConstant(i));
3660   }
3661   return NewV;
3662 }
3663
3664 // v16i8 shuffles - Prefer shuffles in the following order:
3665 // 1. [ssse3] 1 x pshufb
3666 // 2. [ssse3] 2 x pshufb + 1 x por
3667 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3668 static
3669 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3670                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3671   SDValue V1 = SVOp->getOperand(0);
3672   SDValue V2 = SVOp->getOperand(1);
3673   DebugLoc dl = SVOp->getDebugLoc();
3674   SmallVector<int, 16> MaskVals;
3675   SVOp->getMask(MaskVals);
3676
3677   // If we have SSSE3, case 1 is generated when all result bytes come from
3678   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3679   // present, fall back to case 3.
3680   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3681   bool V1Only = true;
3682   bool V2Only = true;
3683   for (unsigned i = 0; i < 16; ++i) {
3684     int EltIdx = MaskVals[i];
3685     if (EltIdx < 0)
3686       continue;
3687     if (EltIdx < 16)
3688       V2Only = false;
3689     else
3690       V1Only = false;
3691   }
3692
3693   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3694   if (TLI.getSubtarget()->hasSSSE3()) {
3695     SmallVector<SDValue,16> pshufbMask;
3696
3697     // If all result elements are from one input vector, then only translate
3698     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3699     //
3700     // Otherwise, we have elements from both input vectors, and must zero out
3701     // elements that come from V2 in the first mask, and V1 in the second mask
3702     // so that we can OR them together.
3703     bool TwoInputs = !(V1Only || V2Only);
3704     for (unsigned i = 0; i != 16; ++i) {
3705       int EltIdx = MaskVals[i];
3706       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3707         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3708         continue;
3709       }
3710       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3711     }
3712     // If all the elements are from V2, assign it to V1 and return after
3713     // building the first pshufb.
3714     if (V2Only)
3715       V1 = V2;
3716     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3717                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3718                                  MVT::v16i8, &pshufbMask[0], 16));
3719     if (!TwoInputs)
3720       return V1;
3721
3722     // Calculate the shuffle mask for the second input, shuffle it, and
3723     // OR it with the first shuffled input.
3724     pshufbMask.clear();
3725     for (unsigned i = 0; i != 16; ++i) {
3726       int EltIdx = MaskVals[i];
3727       if (EltIdx < 16) {
3728         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3729         continue;
3730       }
3731       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3732     }
3733     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3734                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3735                                  MVT::v16i8, &pshufbMask[0], 16));
3736     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3737   }
3738
3739   // No SSSE3 - Calculate in place words and then fix all out of place words
3740   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3741   // the 16 different words that comprise the two doublequadword input vectors.
3742   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3743   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3744   SDValue NewV = V2Only ? V2 : V1;
3745   for (int i = 0; i != 8; ++i) {
3746     int Elt0 = MaskVals[i*2];
3747     int Elt1 = MaskVals[i*2+1];
3748
3749     // This word of the result is all undef, skip it.
3750     if (Elt0 < 0 && Elt1 < 0)
3751       continue;
3752
3753     // This word of the result is already in the correct place, skip it.
3754     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3755       continue;
3756     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3757       continue;
3758
3759     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3760     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3761     SDValue InsElt;
3762
3763     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3764     // using a single extract together, load it and store it.
3765     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3766       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3767                            DAG.getIntPtrConstant(Elt1 / 2));
3768       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3769                         DAG.getIntPtrConstant(i));
3770       continue;
3771     }
3772
3773     // If Elt1 is defined, extract it from the appropriate source.  If the
3774     // source byte is not also odd, shift the extracted word left 8 bits
3775     // otherwise clear the bottom 8 bits if we need to do an or.
3776     if (Elt1 >= 0) {
3777       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3778                            DAG.getIntPtrConstant(Elt1 / 2));
3779       if ((Elt1 & 1) == 0)
3780         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3781                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3782       else if (Elt0 >= 0)
3783         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3784                              DAG.getConstant(0xFF00, MVT::i16));
3785     }
3786     // If Elt0 is defined, extract it from the appropriate source.  If the
3787     // source byte is not also even, shift the extracted word right 8 bits. If
3788     // Elt1 was also defined, OR the extracted values together before
3789     // inserting them in the result.
3790     if (Elt0 >= 0) {
3791       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3792                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3793       if ((Elt0 & 1) != 0)
3794         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3795                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3796       else if (Elt1 >= 0)
3797         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3798                              DAG.getConstant(0x00FF, MVT::i16));
3799       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3800                          : InsElt0;
3801     }
3802     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3803                        DAG.getIntPtrConstant(i));
3804   }
3805   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3806 }
3807
3808 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3809 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3810 /// done when every pair / quad of shuffle mask elements point to elements in
3811 /// the right sequence. e.g.
3812 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3813 static
3814 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3815                                  SelectionDAG &DAG,
3816                                  TargetLowering &TLI, DebugLoc dl) {
3817   MVT VT = SVOp->getValueType(0);
3818   SDValue V1 = SVOp->getOperand(0);
3819   SDValue V2 = SVOp->getOperand(1);
3820   unsigned NumElems = VT.getVectorNumElements();
3821   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3822   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3823   MVT MaskEltVT = MaskVT.getVectorElementType();
3824   MVT NewVT = MaskVT;
3825   switch (VT.getSimpleVT()) {
3826   default: assert(false && "Unexpected!");
3827   case MVT::v4f32: NewVT = MVT::v2f64; break;
3828   case MVT::v4i32: NewVT = MVT::v2i64; break;
3829   case MVT::v8i16: NewVT = MVT::v4i32; break;
3830   case MVT::v16i8: NewVT = MVT::v4i32; break;
3831   }
3832
3833   if (NewWidth == 2) {
3834     if (VT.isInteger())
3835       NewVT = MVT::v2i64;
3836     else
3837       NewVT = MVT::v2f64;
3838   }
3839   int Scale = NumElems / NewWidth;
3840   SmallVector<int, 8> MaskVec;
3841   for (unsigned i = 0; i < NumElems; i += Scale) {
3842     int StartIdx = -1;
3843     for (int j = 0; j < Scale; ++j) {
3844       int EltIdx = SVOp->getMaskElt(i+j);
3845       if (EltIdx < 0)
3846         continue;
3847       if (StartIdx == -1)
3848         StartIdx = EltIdx - (EltIdx % Scale);
3849       if (EltIdx != StartIdx + j)
3850         return SDValue();
3851     }
3852     if (StartIdx == -1)
3853       MaskVec.push_back(-1);
3854     else
3855       MaskVec.push_back(StartIdx / Scale);
3856   }
3857
3858   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3859   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3860   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3861 }
3862
3863 /// getVZextMovL - Return a zero-extending vector move low node.
3864 ///
3865 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3866                             SDValue SrcOp, SelectionDAG &DAG,
3867                             const X86Subtarget *Subtarget, DebugLoc dl) {
3868   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3869     LoadSDNode *LD = NULL;
3870     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3871       LD = dyn_cast<LoadSDNode>(SrcOp);
3872     if (!LD) {
3873       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3874       // instead.
3875       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3876       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3877           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3878           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3879           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3880         // PR2108
3881         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3882         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3883                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3884                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3885                                                    OpVT,
3886                                                    SrcOp.getOperand(0)
3887                                                           .getOperand(0))));
3888       }
3889     }
3890   }
3891
3892   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3893                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3894                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3895                                              OpVT, SrcOp)));
3896 }
3897
3898 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3899 /// shuffles.
3900 static SDValue
3901 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3902   SDValue V1 = SVOp->getOperand(0);
3903   SDValue V2 = SVOp->getOperand(1);
3904   DebugLoc dl = SVOp->getDebugLoc();
3905   MVT VT = SVOp->getValueType(0);
3906
3907   SmallVector<std::pair<int, int>, 8> Locs;
3908   Locs.resize(4);
3909   SmallVector<int, 8> Mask1(4U, -1);
3910   SmallVector<int, 8> PermMask;
3911   SVOp->getMask(PermMask);
3912
3913   unsigned NumHi = 0;
3914   unsigned NumLo = 0;
3915   for (unsigned i = 0; i != 4; ++i) {
3916     int Idx = PermMask[i];
3917     if (Idx < 0) {
3918       Locs[i] = std::make_pair(-1, -1);
3919     } else {
3920       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3921       if (Idx < 4) {
3922         Locs[i] = std::make_pair(0, NumLo);
3923         Mask1[NumLo] = Idx;
3924         NumLo++;
3925       } else {
3926         Locs[i] = std::make_pair(1, NumHi);
3927         if (2+NumHi < 4)
3928           Mask1[2+NumHi] = Idx;
3929         NumHi++;
3930       }
3931     }
3932   }
3933
3934   if (NumLo <= 2 && NumHi <= 2) {
3935     // If no more than two elements come from either vector. This can be
3936     // implemented with two shuffles. First shuffle gather the elements.
3937     // The second shuffle, which takes the first shuffle as both of its
3938     // vector operands, put the elements into the right order.
3939     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3940
3941     SmallVector<int, 8> Mask2(4U, -1);
3942
3943     for (unsigned i = 0; i != 4; ++i) {
3944       if (Locs[i].first == -1)
3945         continue;
3946       else {
3947         unsigned Idx = (i < 2) ? 0 : 4;
3948         Idx += Locs[i].first * 2 + Locs[i].second;
3949         Mask2[i] = Idx;
3950       }
3951     }
3952
3953     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3954   } else if (NumLo == 3 || NumHi == 3) {
3955     // Otherwise, we must have three elements from one vector, call it X, and
3956     // one element from the other, call it Y.  First, use a shufps to build an
3957     // intermediate vector with the one element from Y and the element from X
3958     // that will be in the same half in the final destination (the indexes don't
3959     // matter). Then, use a shufps to build the final vector, taking the half
3960     // containing the element from Y from the intermediate, and the other half
3961     // from X.
3962     if (NumHi == 3) {
3963       // Normalize it so the 3 elements come from V1.
3964       CommuteVectorShuffleMask(PermMask, VT);
3965       std::swap(V1, V2);
3966     }
3967
3968     // Find the element from V2.
3969     unsigned HiIndex;
3970     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3971       int Val = PermMask[HiIndex];
3972       if (Val < 0)
3973         continue;
3974       if (Val >= 4)
3975         break;
3976     }
3977
3978     Mask1[0] = PermMask[HiIndex];
3979     Mask1[1] = -1;
3980     Mask1[2] = PermMask[HiIndex^1];
3981     Mask1[3] = -1;
3982     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3983
3984     if (HiIndex >= 2) {
3985       Mask1[0] = PermMask[0];
3986       Mask1[1] = PermMask[1];
3987       Mask1[2] = HiIndex & 1 ? 6 : 4;
3988       Mask1[3] = HiIndex & 1 ? 4 : 6;
3989       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3990     } else {
3991       Mask1[0] = HiIndex & 1 ? 2 : 0;
3992       Mask1[1] = HiIndex & 1 ? 0 : 2;
3993       Mask1[2] = PermMask[2];
3994       Mask1[3] = PermMask[3];
3995       if (Mask1[2] >= 0)
3996         Mask1[2] += 4;
3997       if (Mask1[3] >= 0)
3998         Mask1[3] += 4;
3999       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4000     }
4001   }
4002
4003   // Break it into (shuffle shuffle_hi, shuffle_lo).
4004   Locs.clear();
4005   SmallVector<int,8> LoMask(4U, -1);
4006   SmallVector<int,8> HiMask(4U, -1);
4007
4008   SmallVector<int,8> *MaskPtr = &LoMask;
4009   unsigned MaskIdx = 0;
4010   unsigned LoIdx = 0;
4011   unsigned HiIdx = 2;
4012   for (unsigned i = 0; i != 4; ++i) {
4013     if (i == 2) {
4014       MaskPtr = &HiMask;
4015       MaskIdx = 1;
4016       LoIdx = 0;
4017       HiIdx = 2;
4018     }
4019     int Idx = PermMask[i];
4020     if (Idx < 0) {
4021       Locs[i] = std::make_pair(-1, -1);
4022     } else if (Idx < 4) {
4023       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4024       (*MaskPtr)[LoIdx] = Idx;
4025       LoIdx++;
4026     } else {
4027       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4028       (*MaskPtr)[HiIdx] = Idx;
4029       HiIdx++;
4030     }
4031   }
4032
4033   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4034   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4035   SmallVector<int, 8> MaskOps;
4036   for (unsigned i = 0; i != 4; ++i) {
4037     if (Locs[i].first == -1) {
4038       MaskOps.push_back(-1);
4039     } else {
4040       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4041       MaskOps.push_back(Idx);
4042     }
4043   }
4044   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4045 }
4046
4047 SDValue
4048 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4049   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4050   SDValue V1 = Op.getOperand(0);
4051   SDValue V2 = Op.getOperand(1);
4052   MVT VT = Op.getValueType();
4053   DebugLoc dl = Op.getDebugLoc();
4054   unsigned NumElems = VT.getVectorNumElements();
4055   bool isMMX = VT.getSizeInBits() == 64;
4056   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4057   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4058   bool V1IsSplat = false;
4059   bool V2IsSplat = false;
4060
4061   if (isZeroShuffle(SVOp))
4062     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4063
4064   // Promote splats to v4f32.
4065   if (SVOp->isSplat()) {
4066     if (isMMX || NumElems < 4)
4067       return Op;
4068     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4069   }
4070
4071   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4072   // do it!
4073   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4074     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4075     if (NewOp.getNode())
4076       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4077                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4078   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4079     // FIXME: Figure out a cleaner way to do this.
4080     // Try to make use of movq to zero out the top part.
4081     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4082       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4083       if (NewOp.getNode()) {
4084         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4085           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4086                               DAG, Subtarget, dl);
4087       }
4088     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4089       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4090       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4091         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4092                             DAG, Subtarget, dl);
4093     }
4094   }
4095
4096   if (X86::isPSHUFDMask(SVOp))
4097     return Op;
4098
4099   // Check if this can be converted into a logical shift.
4100   bool isLeft = false;
4101   unsigned ShAmt = 0;
4102   SDValue ShVal;
4103   bool isShift = getSubtarget()->hasSSE2() &&
4104   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4105   if (isShift && ShVal.hasOneUse()) {
4106     // If the shifted value has multiple uses, it may be cheaper to use
4107     // v_set0 + movlhps or movhlps, etc.
4108     MVT EVT = VT.getVectorElementType();
4109     ShAmt *= EVT.getSizeInBits();
4110     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4111   }
4112
4113   if (X86::isMOVLMask(SVOp)) {
4114     if (V1IsUndef)
4115       return V2;
4116     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4117       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4118     if (!isMMX)
4119       return Op;
4120   }
4121
4122   // FIXME: fold these into legal mask.
4123   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4124                  X86::isMOVSLDUPMask(SVOp) ||
4125                  X86::isMOVHLPSMask(SVOp) ||
4126                  X86::isMOVHPMask(SVOp) ||
4127                  X86::isMOVLPMask(SVOp)))
4128     return Op;
4129
4130   if (ShouldXformToMOVHLPS(SVOp) ||
4131       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4132     return CommuteVectorShuffle(SVOp, DAG);
4133
4134   if (isShift) {
4135     // No better options. Use a vshl / vsrl.
4136     MVT EVT = VT.getVectorElementType();
4137     ShAmt *= EVT.getSizeInBits();
4138     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4139   }
4140
4141   bool Commuted = false;
4142   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4143   // 1,1,1,1 -> v8i16 though.
4144   V1IsSplat = isSplatVector(V1.getNode());
4145   V2IsSplat = isSplatVector(V2.getNode());
4146
4147   // Canonicalize the splat or undef, if present, to be on the RHS.
4148   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4149     Op = CommuteVectorShuffle(SVOp, DAG);
4150     SVOp = cast<ShuffleVectorSDNode>(Op);
4151     V1 = SVOp->getOperand(0);
4152     V2 = SVOp->getOperand(1);
4153     std::swap(V1IsSplat, V2IsSplat);
4154     std::swap(V1IsUndef, V2IsUndef);
4155     Commuted = true;
4156   }
4157
4158   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4159     // Shuffling low element of v1 into undef, just return v1.
4160     if (V2IsUndef)
4161       return V1;
4162     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4163     // the instruction selector will not match, so get a canonical MOVL with
4164     // swapped operands to undo the commute.
4165     return getMOVL(DAG, dl, VT, V2, V1);
4166   }
4167
4168   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4169       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4170       X86::isUNPCKLMask(SVOp) ||
4171       X86::isUNPCKHMask(SVOp))
4172     return Op;
4173
4174   if (V2IsSplat) {
4175     // Normalize mask so all entries that point to V2 points to its first
4176     // element then try to match unpck{h|l} again. If match, return a
4177     // new vector_shuffle with the corrected mask.
4178     SDValue NewMask = NormalizeMask(SVOp, DAG);
4179     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4180     if (NSVOp != SVOp) {
4181       if (X86::isUNPCKLMask(NSVOp, true)) {
4182         return NewMask;
4183       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4184         return NewMask;
4185       }
4186     }
4187   }
4188
4189   if (Commuted) {
4190     // Commute is back and try unpck* again.
4191     // FIXME: this seems wrong.
4192     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4193     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4194     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4195         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4196         X86::isUNPCKLMask(NewSVOp) ||
4197         X86::isUNPCKHMask(NewSVOp))
4198       return NewOp;
4199   }
4200
4201   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4202
4203   // Normalize the node to match x86 shuffle ops if needed
4204   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4205     return CommuteVectorShuffle(SVOp, DAG);
4206
4207   // Check for legal shuffle and return?
4208   SmallVector<int, 16> PermMask;
4209   SVOp->getMask(PermMask);
4210   if (isShuffleMaskLegal(PermMask, VT))
4211     return Op;
4212
4213   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4214   if (VT == MVT::v8i16) {
4215     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4216     if (NewOp.getNode())
4217       return NewOp;
4218   }
4219
4220   if (VT == MVT::v16i8) {
4221     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4222     if (NewOp.getNode())
4223       return NewOp;
4224   }
4225
4226   // Handle all 4 wide cases with a number of shuffles except for MMX.
4227   if (NumElems == 4 && !isMMX)
4228     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4229
4230   return SDValue();
4231 }
4232
4233 SDValue
4234 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4235                                                 SelectionDAG &DAG) {
4236   MVT VT = Op.getValueType();
4237   DebugLoc dl = Op.getDebugLoc();
4238   if (VT.getSizeInBits() == 8) {
4239     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4240                                     Op.getOperand(0), Op.getOperand(1));
4241     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4242                                     DAG.getValueType(VT));
4243     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4244   } else if (VT.getSizeInBits() == 16) {
4245     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4246     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4247     if (Idx == 0)
4248       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4249                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4250                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4251                                                  MVT::v4i32,
4252                                                  Op.getOperand(0)),
4253                                      Op.getOperand(1)));
4254     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4255                                     Op.getOperand(0), Op.getOperand(1));
4256     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4257                                     DAG.getValueType(VT));
4258     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4259   } else if (VT == MVT::f32) {
4260     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4261     // the result back to FR32 register. It's only worth matching if the
4262     // result has a single use which is a store or a bitcast to i32.  And in
4263     // the case of a store, it's not worth it if the index is a constant 0,
4264     // because a MOVSSmr can be used instead, which is smaller and faster.
4265     if (!Op.hasOneUse())
4266       return SDValue();
4267     SDNode *User = *Op.getNode()->use_begin();
4268     if ((User->getOpcode() != ISD::STORE ||
4269          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4270           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4271         (User->getOpcode() != ISD::BIT_CONVERT ||
4272          User->getValueType(0) != MVT::i32))
4273       return SDValue();
4274     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4275                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4276                                               Op.getOperand(0)),
4277                                               Op.getOperand(1));
4278     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4279   } else if (VT == MVT::i32) {
4280     // ExtractPS works with constant index.
4281     if (isa<ConstantSDNode>(Op.getOperand(1)))
4282       return Op;
4283   }
4284   return SDValue();
4285 }
4286
4287
4288 SDValue
4289 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4290   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4291     return SDValue();
4292
4293   if (Subtarget->hasSSE41()) {
4294     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4295     if (Res.getNode())
4296       return Res;
4297   }
4298
4299   MVT VT = Op.getValueType();
4300   DebugLoc dl = Op.getDebugLoc();
4301   // TODO: handle v16i8.
4302   if (VT.getSizeInBits() == 16) {
4303     SDValue Vec = Op.getOperand(0);
4304     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4305     if (Idx == 0)
4306       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4307                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4308                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4309                                                  MVT::v4i32, Vec),
4310                                      Op.getOperand(1)));
4311     // Transform it so it match pextrw which produces a 32-bit result.
4312     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4313     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4314                                     Op.getOperand(0), Op.getOperand(1));
4315     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4316                                     DAG.getValueType(VT));
4317     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4318   } else if (VT.getSizeInBits() == 32) {
4319     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4320     if (Idx == 0)
4321       return Op;
4322
4323     // SHUFPS the element to the lowest double word, then movss.
4324     int Mask[4] = { Idx, -1, -1, -1 };
4325     MVT VVT = Op.getOperand(0).getValueType();
4326     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4327                                        DAG.getUNDEF(VVT), Mask);
4328     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4329                        DAG.getIntPtrConstant(0));
4330   } else if (VT.getSizeInBits() == 64) {
4331     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4332     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4333     //        to match extract_elt for f64.
4334     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4335     if (Idx == 0)
4336       return Op;
4337
4338     // UNPCKHPD the element to the lowest double word, then movsd.
4339     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4340     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4341     int Mask[2] = { 1, -1 };
4342     MVT VVT = Op.getOperand(0).getValueType();
4343     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4344                                        DAG.getUNDEF(VVT), Mask);
4345     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4346                        DAG.getIntPtrConstant(0));
4347   }
4348
4349   return SDValue();
4350 }
4351
4352 SDValue
4353 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4354   MVT VT = Op.getValueType();
4355   MVT EVT = VT.getVectorElementType();
4356   DebugLoc dl = Op.getDebugLoc();
4357
4358   SDValue N0 = Op.getOperand(0);
4359   SDValue N1 = Op.getOperand(1);
4360   SDValue N2 = Op.getOperand(2);
4361
4362   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4363       isa<ConstantSDNode>(N2)) {
4364     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4365                                               : X86ISD::PINSRW;
4366     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4367     // argument.
4368     if (N1.getValueType() != MVT::i32)
4369       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4370     if (N2.getValueType() != MVT::i32)
4371       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4372     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4373   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4374     // Bits [7:6] of the constant are the source select.  This will always be
4375     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4376     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4377     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4378     // Bits [5:4] of the constant are the destination select.  This is the
4379     //  value of the incoming immediate.
4380     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4381     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4382     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4383     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4384   } else if (EVT == MVT::i32) {
4385     // InsertPS works with constant index.
4386     if (isa<ConstantSDNode>(N2))
4387       return Op;
4388   }
4389   return SDValue();
4390 }
4391
4392 SDValue
4393 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4394   MVT VT = Op.getValueType();
4395   MVT EVT = VT.getVectorElementType();
4396
4397   if (Subtarget->hasSSE41())
4398     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4399
4400   if (EVT == MVT::i8)
4401     return SDValue();
4402
4403   DebugLoc dl = Op.getDebugLoc();
4404   SDValue N0 = Op.getOperand(0);
4405   SDValue N1 = Op.getOperand(1);
4406   SDValue N2 = Op.getOperand(2);
4407
4408   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4409     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4410     // as its second argument.
4411     if (N1.getValueType() != MVT::i32)
4412       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4413     if (N2.getValueType() != MVT::i32)
4414       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4415     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4416   }
4417   return SDValue();
4418 }
4419
4420 SDValue
4421 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4422   DebugLoc dl = Op.getDebugLoc();
4423   if (Op.getValueType() == MVT::v2f32)
4424     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4425                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4426                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4427                                                Op.getOperand(0))));
4428
4429   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4430   MVT VT = MVT::v2i32;
4431   switch (Op.getValueType().getSimpleVT()) {
4432   default: break;
4433   case MVT::v16i8:
4434   case MVT::v8i16:
4435     VT = MVT::v4i32;
4436     break;
4437   }
4438   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4439                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4440 }
4441
4442 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4443 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4444 // one of the above mentioned nodes. It has to be wrapped because otherwise
4445 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4446 // be used to form addressing mode. These wrapped nodes will be selected
4447 // into MOV32ri.
4448 SDValue
4449 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4450   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4451
4452   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4453   // global base reg.
4454   unsigned char OpFlag = 0;
4455   unsigned WrapperKind = X86ISD::Wrapper;
4456
4457   if (Subtarget->isPICStyleRIPRel() &&
4458       getTargetMachine().getCodeModel() == CodeModel::Small)
4459     WrapperKind = X86ISD::WrapperRIP;
4460   else if (Subtarget->isPICStyleGOT())
4461     OpFlag = X86II::MO_GOTOFF;
4462   else if (Subtarget->isPICStyleStubPIC())
4463     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4464
4465   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4466                                              CP->getAlignment(),
4467                                              CP->getOffset(), OpFlag);
4468   DebugLoc DL = CP->getDebugLoc();
4469   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4470   // With PIC, the address is actually $g + Offset.
4471   if (OpFlag) {
4472     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4473                          DAG.getNode(X86ISD::GlobalBaseReg,
4474                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4475                          Result);
4476   }
4477
4478   return Result;
4479 }
4480
4481 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4482   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4483
4484   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4485   // global base reg.
4486   unsigned char OpFlag = 0;
4487   unsigned WrapperKind = X86ISD::Wrapper;
4488
4489   if (Subtarget->isPICStyleRIPRel() &&
4490       getTargetMachine().getCodeModel() == CodeModel::Small)
4491     WrapperKind = X86ISD::WrapperRIP;
4492   else if (Subtarget->isPICStyleGOT())
4493     OpFlag = X86II::MO_GOTOFF;
4494   else if (Subtarget->isPICStyleStubPIC())
4495     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4496
4497   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4498                                           OpFlag);
4499   DebugLoc DL = JT->getDebugLoc();
4500   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4501
4502   // With PIC, the address is actually $g + Offset.
4503   if (OpFlag) {
4504     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4505                          DAG.getNode(X86ISD::GlobalBaseReg,
4506                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4507                          Result);
4508   }
4509
4510   return Result;
4511 }
4512
4513 SDValue
4514 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4515   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4516
4517   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4518   // global base reg.
4519   unsigned char OpFlag = 0;
4520   unsigned WrapperKind = X86ISD::Wrapper;
4521   if (Subtarget->isPICStyleRIPRel() &&
4522       getTargetMachine().getCodeModel() == CodeModel::Small)
4523     WrapperKind = X86ISD::WrapperRIP;
4524   else if (Subtarget->isPICStyleGOT())
4525     OpFlag = X86II::MO_GOTOFF;
4526   else if (Subtarget->isPICStyleStubPIC())
4527     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4528
4529   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4530
4531   DebugLoc DL = Op.getDebugLoc();
4532   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4533
4534
4535   // With PIC, the address is actually $g + Offset.
4536   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4537       !Subtarget->is64Bit()) {
4538     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4539                          DAG.getNode(X86ISD::GlobalBaseReg,
4540                                      DebugLoc::getUnknownLoc(),
4541                                      getPointerTy()),
4542                          Result);
4543   }
4544
4545   return Result;
4546 }
4547
4548 SDValue
4549 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4550                                       int64_t Offset,
4551                                       SelectionDAG &DAG) const {
4552   // Create the TargetGlobalAddress node, folding in the constant
4553   // offset if it is legal.
4554   unsigned char OpFlags =
4555     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4556   SDValue Result;
4557   if (OpFlags == X86II::MO_NO_FLAG && isInt32(Offset)) {
4558     // A direct static reference to a global.
4559     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4560     Offset = 0;
4561   } else {
4562     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4563   }
4564
4565   if (Subtarget->isPICStyleRIPRel() &&
4566       getTargetMachine().getCodeModel() == CodeModel::Small)
4567     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4568   else
4569     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4570
4571   // With PIC, the address is actually $g + Offset.
4572   if (isGlobalRelativeToPICBase(OpFlags)) {
4573     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4574                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4575                          Result);
4576   }
4577
4578   // For globals that require a load from a stub to get the address, emit the
4579   // load.
4580   if (isGlobalStubReference(OpFlags))
4581     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4582                          PseudoSourceValue::getGOT(), 0);
4583
4584   // If there was a non-zero offset that we didn't fold, create an explicit
4585   // addition for it.
4586   if (Offset != 0)
4587     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4588                          DAG.getConstant(Offset, getPointerTy()));
4589
4590   return Result;
4591 }
4592
4593 SDValue
4594 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4595   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4596   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4597   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4598 }
4599
4600 static SDValue
4601 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4602            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4603            unsigned char OperandFlags) {
4604   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4605   DebugLoc dl = GA->getDebugLoc();
4606   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4607                                            GA->getValueType(0),
4608                                            GA->getOffset(),
4609                                            OperandFlags);
4610   if (InFlag) {
4611     SDValue Ops[] = { Chain,  TGA, *InFlag };
4612     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4613   } else {
4614     SDValue Ops[]  = { Chain, TGA };
4615     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4616   }
4617   SDValue Flag = Chain.getValue(1);
4618   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4619 }
4620
4621 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4622 static SDValue
4623 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4624                                 const MVT PtrVT) {
4625   SDValue InFlag;
4626   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4627   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4628                                      DAG.getNode(X86ISD::GlobalBaseReg,
4629                                                  DebugLoc::getUnknownLoc(),
4630                                                  PtrVT), InFlag);
4631   InFlag = Chain.getValue(1);
4632
4633   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4634 }
4635
4636 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4637 static SDValue
4638 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4639                                 const MVT PtrVT) {
4640   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4641                     X86::RAX, X86II::MO_TLSGD);
4642 }
4643
4644 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4645 // "local exec" model.
4646 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4647                                    const MVT PtrVT, TLSModel::Model model,
4648                                    bool is64Bit) {
4649   DebugLoc dl = GA->getDebugLoc();
4650   // Get the Thread Pointer
4651   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4652                              DebugLoc::getUnknownLoc(), PtrVT,
4653                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4654                                              MVT::i32));
4655
4656   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4657                                       NULL, 0);
4658
4659   unsigned char OperandFlags = 0;
4660   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4661   // initialexec.
4662   unsigned WrapperKind = X86ISD::Wrapper;
4663   if (model == TLSModel::LocalExec) {
4664     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4665   } else if (is64Bit) {
4666     assert(model == TLSModel::InitialExec);
4667     OperandFlags = X86II::MO_GOTTPOFF;
4668     WrapperKind = X86ISD::WrapperRIP;
4669   } else {
4670     assert(model == TLSModel::InitialExec);
4671     OperandFlags = X86II::MO_INDNTPOFF;
4672   }
4673
4674   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4675   // exec)
4676   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4677                                            GA->getOffset(), OperandFlags);
4678   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4679
4680   if (model == TLSModel::InitialExec)
4681     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4682                          PseudoSourceValue::getGOT(), 0);
4683
4684   // The address of the thread local variable is the add of the thread
4685   // pointer with the offset of the variable.
4686   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4687 }
4688
4689 SDValue
4690 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4691   // TODO: implement the "local dynamic" model
4692   // TODO: implement the "initial exec"model for pic executables
4693   assert(Subtarget->isTargetELF() &&
4694          "TLS not implemented for non-ELF targets");
4695   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4696   const GlobalValue *GV = GA->getGlobal();
4697
4698   // If GV is an alias then use the aliasee for determining
4699   // thread-localness.
4700   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4701     GV = GA->resolveAliasedGlobal(false);
4702
4703   TLSModel::Model model = getTLSModel(GV,
4704                                       getTargetMachine().getRelocationModel());
4705
4706   switch (model) {
4707   case TLSModel::GeneralDynamic:
4708   case TLSModel::LocalDynamic: // not implemented
4709     if (Subtarget->is64Bit())
4710       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4711     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4712
4713   case TLSModel::InitialExec:
4714   case TLSModel::LocalExec:
4715     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4716                                Subtarget->is64Bit());
4717   }
4718
4719   llvm_unreachable("Unreachable");
4720   return SDValue();
4721 }
4722
4723
4724 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4725 /// take a 2 x i32 value to shift plus a shift amount.
4726 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4727   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4728   MVT VT = Op.getValueType();
4729   unsigned VTBits = VT.getSizeInBits();
4730   DebugLoc dl = Op.getDebugLoc();
4731   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4732   SDValue ShOpLo = Op.getOperand(0);
4733   SDValue ShOpHi = Op.getOperand(1);
4734   SDValue ShAmt  = Op.getOperand(2);
4735   SDValue Tmp1 = isSRA ?
4736     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4737                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4738     DAG.getConstant(0, VT);
4739
4740   SDValue Tmp2, Tmp3;
4741   if (Op.getOpcode() == ISD::SHL_PARTS) {
4742     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4743     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4744   } else {
4745     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4746     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4747   }
4748
4749   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4750                                   DAG.getConstant(VTBits, MVT::i8));
4751   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4752                                AndNode, DAG.getConstant(0, MVT::i8));
4753
4754   SDValue Hi, Lo;
4755   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4756   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4757   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4758
4759   if (Op.getOpcode() == ISD::SHL_PARTS) {
4760     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4761     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4762   } else {
4763     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4764     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4765   }
4766
4767   SDValue Ops[2] = { Lo, Hi };
4768   return DAG.getMergeValues(Ops, 2, dl);
4769 }
4770
4771 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4772   MVT SrcVT = Op.getOperand(0).getValueType();
4773
4774   if (SrcVT.isVector()) {
4775     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4776       return Op;
4777     }
4778     return SDValue();
4779   }
4780
4781   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4782          "Unknown SINT_TO_FP to lower!");
4783
4784   // These are really Legal; return the operand so the caller accepts it as
4785   // Legal.
4786   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4787     return Op;
4788   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4789       Subtarget->is64Bit()) {
4790     return Op;
4791   }
4792
4793   DebugLoc dl = Op.getDebugLoc();
4794   unsigned Size = SrcVT.getSizeInBits()/8;
4795   MachineFunction &MF = DAG.getMachineFunction();
4796   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4797   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4798   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4799                                StackSlot,
4800                                PseudoSourceValue::getFixedStack(SSFI), 0);
4801   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4802 }
4803
4804 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4805                                      SDValue StackSlot,
4806                                      SelectionDAG &DAG) {
4807   // Build the FILD
4808   DebugLoc dl = Op.getDebugLoc();
4809   SDVTList Tys;
4810   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4811   if (useSSE)
4812     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4813   else
4814     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4815   SmallVector<SDValue, 8> Ops;
4816   Ops.push_back(Chain);
4817   Ops.push_back(StackSlot);
4818   Ops.push_back(DAG.getValueType(SrcVT));
4819   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4820                                  Tys, &Ops[0], Ops.size());
4821
4822   if (useSSE) {
4823     Chain = Result.getValue(1);
4824     SDValue InFlag = Result.getValue(2);
4825
4826     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4827     // shouldn't be necessary except that RFP cannot be live across
4828     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4829     MachineFunction &MF = DAG.getMachineFunction();
4830     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4831     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4832     Tys = DAG.getVTList(MVT::Other);
4833     SmallVector<SDValue, 8> Ops;
4834     Ops.push_back(Chain);
4835     Ops.push_back(Result);
4836     Ops.push_back(StackSlot);
4837     Ops.push_back(DAG.getValueType(Op.getValueType()));
4838     Ops.push_back(InFlag);
4839     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4840     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4841                          PseudoSourceValue::getFixedStack(SSFI), 0);
4842   }
4843
4844   return Result;
4845 }
4846
4847 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4848 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4849   // This algorithm is not obvious. Here it is in C code, more or less:
4850   /*
4851     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4852       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4853       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4854
4855       // Copy ints to xmm registers.
4856       __m128i xh = _mm_cvtsi32_si128( hi );
4857       __m128i xl = _mm_cvtsi32_si128( lo );
4858
4859       // Combine into low half of a single xmm register.
4860       __m128i x = _mm_unpacklo_epi32( xh, xl );
4861       __m128d d;
4862       double sd;
4863
4864       // Merge in appropriate exponents to give the integer bits the right
4865       // magnitude.
4866       x = _mm_unpacklo_epi32( x, exp );
4867
4868       // Subtract away the biases to deal with the IEEE-754 double precision
4869       // implicit 1.
4870       d = _mm_sub_pd( (__m128d) x, bias );
4871
4872       // All conversions up to here are exact. The correctly rounded result is
4873       // calculated using the current rounding mode using the following
4874       // horizontal add.
4875       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4876       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4877                                 // store doesn't really need to be here (except
4878                                 // maybe to zero the other double)
4879       return sd;
4880     }
4881   */
4882
4883   DebugLoc dl = Op.getDebugLoc();
4884   LLVMContext *Context = DAG.getContext();
4885
4886   // Build some magic constants.
4887   std::vector<Constant*> CV0;
4888   CV0.push_back(Context->getConstantInt(APInt(32, 0x45300000)));
4889   CV0.push_back(Context->getConstantInt(APInt(32, 0x43300000)));
4890   CV0.push_back(Context->getConstantInt(APInt(32, 0)));
4891   CV0.push_back(Context->getConstantInt(APInt(32, 0)));
4892   Constant *C0 = Context->getConstantVector(CV0);
4893   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4894
4895   std::vector<Constant*> CV1;
4896   CV1.push_back(
4897     Context->getConstantFP(APFloat(APInt(64, 0x4530000000000000ULL))));
4898   CV1.push_back(
4899     Context->getConstantFP(APFloat(APInt(64, 0x4330000000000000ULL))));
4900   Constant *C1 = Context->getConstantVector(CV1);
4901   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4902
4903   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4904                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4905                                         Op.getOperand(0),
4906                                         DAG.getIntPtrConstant(1)));
4907   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4908                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4909                                         Op.getOperand(0),
4910                                         DAG.getIntPtrConstant(0)));
4911   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4912   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4913                               PseudoSourceValue::getConstantPool(), 0,
4914                               false, 16);
4915   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4916   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4917   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4918                               PseudoSourceValue::getConstantPool(), 0,
4919                               false, 16);
4920   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4921
4922   // Add the halves; easiest way is to swap them into another reg first.
4923   int ShufMask[2] = { 1, -1 };
4924   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4925                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4926   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4927   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4928                      DAG.getIntPtrConstant(0));
4929 }
4930
4931 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4932 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4933   DebugLoc dl = Op.getDebugLoc();
4934   // FP constant to bias correct the final result.
4935   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4936                                    MVT::f64);
4937
4938   // Load the 32-bit value into an XMM register.
4939   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4940                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4941                                          Op.getOperand(0),
4942                                          DAG.getIntPtrConstant(0)));
4943
4944   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4945                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4946                      DAG.getIntPtrConstant(0));
4947
4948   // Or the load with the bias.
4949   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4950                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4951                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4952                                                    MVT::v2f64, Load)),
4953                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4954                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4955                                                    MVT::v2f64, Bias)));
4956   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4957                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4958                    DAG.getIntPtrConstant(0));
4959
4960   // Subtract the bias.
4961   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4962
4963   // Handle final rounding.
4964   MVT DestVT = Op.getValueType();
4965
4966   if (DestVT.bitsLT(MVT::f64)) {
4967     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4968                        DAG.getIntPtrConstant(0));
4969   } else if (DestVT.bitsGT(MVT::f64)) {
4970     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4971   }
4972
4973   // Handle final rounding.
4974   return Sub;
4975 }
4976
4977 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4978   SDValue N0 = Op.getOperand(0);
4979   DebugLoc dl = Op.getDebugLoc();
4980
4981   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4982   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4983   // the optimization here.
4984   if (DAG.SignBitIsZero(N0))
4985     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4986
4987   MVT SrcVT = N0.getValueType();
4988   if (SrcVT == MVT::i64) {
4989     // We only handle SSE2 f64 target here; caller can expand the rest.
4990     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4991       return SDValue();
4992
4993     return LowerUINT_TO_FP_i64(Op, DAG);
4994   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
4995     return LowerUINT_TO_FP_i32(Op, DAG);
4996   }
4997
4998   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
4999
5000   // Make a 64-bit buffer, and use it to build an FILD.
5001   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5002   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5003   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5004                                    getPointerTy(), StackSlot, WordOff);
5005   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5006                                 StackSlot, NULL, 0);
5007   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5008                                 OffsetSlot, NULL, 0);
5009   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5010 }
5011
5012 std::pair<SDValue,SDValue> X86TargetLowering::
5013 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5014   DebugLoc dl = Op.getDebugLoc();
5015
5016   MVT DstTy = Op.getValueType();
5017
5018   if (!IsSigned) {
5019     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5020     DstTy = MVT::i64;
5021   }
5022
5023   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5024          DstTy.getSimpleVT() >= MVT::i16 &&
5025          "Unknown FP_TO_SINT to lower!");
5026
5027   // These are really Legal.
5028   if (DstTy == MVT::i32 &&
5029       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5030     return std::make_pair(SDValue(), SDValue());
5031   if (Subtarget->is64Bit() &&
5032       DstTy == MVT::i64 &&
5033       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5034     return std::make_pair(SDValue(), SDValue());
5035
5036   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5037   // stack slot.
5038   MachineFunction &MF = DAG.getMachineFunction();
5039   unsigned MemSize = DstTy.getSizeInBits()/8;
5040   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5041   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5042
5043   unsigned Opc;
5044   switch (DstTy.getSimpleVT()) {
5045   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5046   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5047   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5048   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5049   }
5050
5051   SDValue Chain = DAG.getEntryNode();
5052   SDValue Value = Op.getOperand(0);
5053   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5054     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5055     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5056                          PseudoSourceValue::getFixedStack(SSFI), 0);
5057     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5058     SDValue Ops[] = {
5059       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5060     };
5061     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5062     Chain = Value.getValue(1);
5063     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5064     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5065   }
5066
5067   // Build the FP_TO_INT*_IN_MEM
5068   SDValue Ops[] = { Chain, Value, StackSlot };
5069   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5070
5071   return std::make_pair(FIST, StackSlot);
5072 }
5073
5074 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5075   if (Op.getValueType().isVector()) {
5076     if (Op.getValueType() == MVT::v2i32 &&
5077         Op.getOperand(0).getValueType() == MVT::v2f64) {
5078       return Op;
5079     }
5080     return SDValue();
5081   }
5082
5083   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5084   SDValue FIST = Vals.first, StackSlot = Vals.second;
5085   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5086   if (FIST.getNode() == 0) return Op;
5087
5088   // Load the result.
5089   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5090                      FIST, StackSlot, NULL, 0);
5091 }
5092
5093 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5094   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5095   SDValue FIST = Vals.first, StackSlot = Vals.second;
5096   assert(FIST.getNode() && "Unexpected failure");
5097
5098   // Load the result.
5099   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5100                      FIST, StackSlot, NULL, 0);
5101 }
5102
5103 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5104   LLVMContext *Context = DAG.getContext();
5105   DebugLoc dl = Op.getDebugLoc();
5106   MVT VT = Op.getValueType();
5107   MVT EltVT = VT;
5108   if (VT.isVector())
5109     EltVT = VT.getVectorElementType();
5110   std::vector<Constant*> CV;
5111   if (EltVT == MVT::f64) {
5112     Constant *C = Context->getConstantFP(APFloat(APInt(64, ~(1ULL << 63))));
5113     CV.push_back(C);
5114     CV.push_back(C);
5115   } else {
5116     Constant *C = Context->getConstantFP(APFloat(APInt(32, ~(1U << 31))));
5117     CV.push_back(C);
5118     CV.push_back(C);
5119     CV.push_back(C);
5120     CV.push_back(C);
5121   }
5122   Constant *C = Context->getConstantVector(CV);
5123   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5124   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5125                                PseudoSourceValue::getConstantPool(), 0,
5126                                false, 16);
5127   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5128 }
5129
5130 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5131   LLVMContext *Context = DAG.getContext();
5132   DebugLoc dl = Op.getDebugLoc();
5133   MVT VT = Op.getValueType();
5134   MVT EltVT = VT;
5135   unsigned EltNum = 1;
5136   if (VT.isVector()) {
5137     EltVT = VT.getVectorElementType();
5138     EltNum = VT.getVectorNumElements();
5139   }
5140   std::vector<Constant*> CV;
5141   if (EltVT == MVT::f64) {
5142     Constant *C = Context->getConstantFP(APFloat(APInt(64, 1ULL << 63)));
5143     CV.push_back(C);
5144     CV.push_back(C);
5145   } else {
5146     Constant *C = Context->getConstantFP(APFloat(APInt(32, 1U << 31)));
5147     CV.push_back(C);
5148     CV.push_back(C);
5149     CV.push_back(C);
5150     CV.push_back(C);
5151   }
5152   Constant *C = Context->getConstantVector(CV);
5153   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5154   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5155                                PseudoSourceValue::getConstantPool(), 0,
5156                                false, 16);
5157   if (VT.isVector()) {
5158     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5159                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5160                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5161                                 Op.getOperand(0)),
5162                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5163   } else {
5164     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5165   }
5166 }
5167
5168 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5169   LLVMContext *Context = DAG.getContext();
5170   SDValue Op0 = Op.getOperand(0);
5171   SDValue Op1 = Op.getOperand(1);
5172   DebugLoc dl = Op.getDebugLoc();
5173   MVT VT = Op.getValueType();
5174   MVT SrcVT = Op1.getValueType();
5175
5176   // If second operand is smaller, extend it first.
5177   if (SrcVT.bitsLT(VT)) {
5178     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5179     SrcVT = VT;
5180   }
5181   // And if it is bigger, shrink it first.
5182   if (SrcVT.bitsGT(VT)) {
5183     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5184     SrcVT = VT;
5185   }
5186
5187   // At this point the operands and the result should have the same
5188   // type, and that won't be f80 since that is not custom lowered.
5189
5190   // First get the sign bit of second operand.
5191   std::vector<Constant*> CV;
5192   if (SrcVT == MVT::f64) {
5193     CV.push_back(Context->getConstantFP(APFloat(APInt(64, 1ULL << 63))));
5194     CV.push_back(Context->getConstantFP(APFloat(APInt(64, 0))));
5195   } else {
5196     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 1U << 31))));
5197     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5198     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5199     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5200   }
5201   Constant *C = Context->getConstantVector(CV);
5202   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5203   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5204                                 PseudoSourceValue::getConstantPool(), 0,
5205                                 false, 16);
5206   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5207
5208   // Shift sign bit right or left if the two operands have different types.
5209   if (SrcVT.bitsGT(VT)) {
5210     // Op0 is MVT::f32, Op1 is MVT::f64.
5211     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5212     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5213                           DAG.getConstant(32, MVT::i32));
5214     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5215     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5216                           DAG.getIntPtrConstant(0));
5217   }
5218
5219   // Clear first operand sign bit.
5220   CV.clear();
5221   if (VT == MVT::f64) {
5222     CV.push_back(Context->getConstantFP(APFloat(APInt(64, ~(1ULL << 63)))));
5223     CV.push_back(Context->getConstantFP(APFloat(APInt(64, 0))));
5224   } else {
5225     CV.push_back(Context->getConstantFP(APFloat(APInt(32, ~(1U << 31)))));
5226     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5227     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5228     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5229   }
5230   C = Context->getConstantVector(CV);
5231   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5232   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5233                                 PseudoSourceValue::getConstantPool(), 0,
5234                                 false, 16);
5235   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5236
5237   // Or the value with the sign bit.
5238   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5239 }
5240
5241 /// Emit nodes that will be selected as "test Op0,Op0", or something
5242 /// equivalent.
5243 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5244                                     SelectionDAG &DAG) {
5245   DebugLoc dl = Op.getDebugLoc();
5246
5247   // CF and OF aren't always set the way we want. Determine which
5248   // of these we need.
5249   bool NeedCF = false;
5250   bool NeedOF = false;
5251   switch (X86CC) {
5252   case X86::COND_A: case X86::COND_AE:
5253   case X86::COND_B: case X86::COND_BE:
5254     NeedCF = true;
5255     break;
5256   case X86::COND_G: case X86::COND_GE:
5257   case X86::COND_L: case X86::COND_LE:
5258   case X86::COND_O: case X86::COND_NO:
5259     NeedOF = true;
5260     break;
5261   default: break;
5262   }
5263
5264   // See if we can use the EFLAGS value from the operand instead of
5265   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5266   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5267   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5268     unsigned Opcode = 0;
5269     unsigned NumOperands = 0;
5270     switch (Op.getNode()->getOpcode()) {
5271     case ISD::ADD:
5272       // Due to an isel shortcoming, be conservative if this add is likely to
5273       // be selected as part of a load-modify-store instruction. When the root
5274       // node in a match is a store, isel doesn't know how to remap non-chain
5275       // non-flag uses of other nodes in the match, such as the ADD in this
5276       // case. This leads to the ADD being left around and reselected, with
5277       // the result being two adds in the output.
5278       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5279            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5280         if (UI->getOpcode() == ISD::STORE)
5281           goto default_case;
5282       if (ConstantSDNode *C =
5283             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5284         // An add of one will be selected as an INC.
5285         if (C->getAPIntValue() == 1) {
5286           Opcode = X86ISD::INC;
5287           NumOperands = 1;
5288           break;
5289         }
5290         // An add of negative one (subtract of one) will be selected as a DEC.
5291         if (C->getAPIntValue().isAllOnesValue()) {
5292           Opcode = X86ISD::DEC;
5293           NumOperands = 1;
5294           break;
5295         }
5296       }
5297       // Otherwise use a regular EFLAGS-setting add.
5298       Opcode = X86ISD::ADD;
5299       NumOperands = 2;
5300       break;
5301     case ISD::SUB:
5302       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5303       // likely to be selected as part of a load-modify-store instruction.
5304       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5305            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5306         if (UI->getOpcode() == ISD::STORE)
5307           goto default_case;
5308       // Otherwise use a regular EFLAGS-setting sub.
5309       Opcode = X86ISD::SUB;
5310       NumOperands = 2;
5311       break;
5312     case X86ISD::ADD:
5313     case X86ISD::SUB:
5314     case X86ISD::INC:
5315     case X86ISD::DEC:
5316       return SDValue(Op.getNode(), 1);
5317     default:
5318     default_case:
5319       break;
5320     }
5321     if (Opcode != 0) {
5322       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5323       SmallVector<SDValue, 4> Ops;
5324       for (unsigned i = 0; i != NumOperands; ++i)
5325         Ops.push_back(Op.getOperand(i));
5326       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5327       DAG.ReplaceAllUsesWith(Op, New);
5328       return SDValue(New.getNode(), 1);
5329     }
5330   }
5331
5332   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5333   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5334                      DAG.getConstant(0, Op.getValueType()));
5335 }
5336
5337 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5338 /// equivalent.
5339 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5340                                    SelectionDAG &DAG) {
5341   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5342     if (C->getAPIntValue() == 0)
5343       return EmitTest(Op0, X86CC, DAG);
5344
5345   DebugLoc dl = Op0.getDebugLoc();
5346   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5347 }
5348
5349 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5350   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5351   SDValue Op0 = Op.getOperand(0);
5352   SDValue Op1 = Op.getOperand(1);
5353   DebugLoc dl = Op.getDebugLoc();
5354   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5355
5356   // Lower (X & (1 << N)) == 0 to BT(X, N).
5357   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5358   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5359   if (Op0.getOpcode() == ISD::AND &&
5360       Op0.hasOneUse() &&
5361       Op1.getOpcode() == ISD::Constant &&
5362       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5363       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5364     SDValue LHS, RHS;
5365     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5366       if (ConstantSDNode *Op010C =
5367             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5368         if (Op010C->getZExtValue() == 1) {
5369           LHS = Op0.getOperand(0);
5370           RHS = Op0.getOperand(1).getOperand(1);
5371         }
5372     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5373       if (ConstantSDNode *Op000C =
5374             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5375         if (Op000C->getZExtValue() == 1) {
5376           LHS = Op0.getOperand(1);
5377           RHS = Op0.getOperand(0).getOperand(1);
5378         }
5379     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5380       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5381       SDValue AndLHS = Op0.getOperand(0);
5382       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5383         LHS = AndLHS.getOperand(0);
5384         RHS = AndLHS.getOperand(1);
5385       }
5386     }
5387
5388     if (LHS.getNode()) {
5389       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5390       // instruction.  Since the shift amount is in-range-or-undefined, we know
5391       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5392       // the encoding for the i16 version is larger than the i32 version.
5393       if (LHS.getValueType() == MVT::i8)
5394         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5395
5396       // If the operand types disagree, extend the shift amount to match.  Since
5397       // BT ignores high bits (like shifts) we can use anyextend.
5398       if (LHS.getValueType() != RHS.getValueType())
5399         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5400
5401       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5402       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5403       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5404                          DAG.getConstant(Cond, MVT::i8), BT);
5405     }
5406   }
5407
5408   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5409   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5410
5411   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5412   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5413                      DAG.getConstant(X86CC, MVT::i8), Cond);
5414 }
5415
5416 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5417   SDValue Cond;
5418   SDValue Op0 = Op.getOperand(0);
5419   SDValue Op1 = Op.getOperand(1);
5420   SDValue CC = Op.getOperand(2);
5421   MVT VT = Op.getValueType();
5422   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5423   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5424   DebugLoc dl = Op.getDebugLoc();
5425
5426   if (isFP) {
5427     unsigned SSECC = 8;
5428     MVT VT0 = Op0.getValueType();
5429     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5430     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5431     bool Swap = false;
5432
5433     switch (SetCCOpcode) {
5434     default: break;
5435     case ISD::SETOEQ:
5436     case ISD::SETEQ:  SSECC = 0; break;
5437     case ISD::SETOGT:
5438     case ISD::SETGT: Swap = true; // Fallthrough
5439     case ISD::SETLT:
5440     case ISD::SETOLT: SSECC = 1; break;
5441     case ISD::SETOGE:
5442     case ISD::SETGE: Swap = true; // Fallthrough
5443     case ISD::SETLE:
5444     case ISD::SETOLE: SSECC = 2; break;
5445     case ISD::SETUO:  SSECC = 3; break;
5446     case ISD::SETUNE:
5447     case ISD::SETNE:  SSECC = 4; break;
5448     case ISD::SETULE: Swap = true;
5449     case ISD::SETUGE: SSECC = 5; break;
5450     case ISD::SETULT: Swap = true;
5451     case ISD::SETUGT: SSECC = 6; break;
5452     case ISD::SETO:   SSECC = 7; break;
5453     }
5454     if (Swap)
5455       std::swap(Op0, Op1);
5456
5457     // In the two special cases we can't handle, emit two comparisons.
5458     if (SSECC == 8) {
5459       if (SetCCOpcode == ISD::SETUEQ) {
5460         SDValue UNORD, EQ;
5461         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5462         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5463         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5464       }
5465       else if (SetCCOpcode == ISD::SETONE) {
5466         SDValue ORD, NEQ;
5467         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5468         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5469         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5470       }
5471       llvm_unreachable("Illegal FP comparison");
5472     }
5473     // Handle all other FP comparisons here.
5474     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5475   }
5476
5477   // We are handling one of the integer comparisons here.  Since SSE only has
5478   // GT and EQ comparisons for integer, swapping operands and multiple
5479   // operations may be required for some comparisons.
5480   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5481   bool Swap = false, Invert = false, FlipSigns = false;
5482
5483   switch (VT.getSimpleVT()) {
5484   default: break;
5485   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5486   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5487   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5488   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5489   }
5490
5491   switch (SetCCOpcode) {
5492   default: break;
5493   case ISD::SETNE:  Invert = true;
5494   case ISD::SETEQ:  Opc = EQOpc; break;
5495   case ISD::SETLT:  Swap = true;
5496   case ISD::SETGT:  Opc = GTOpc; break;
5497   case ISD::SETGE:  Swap = true;
5498   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5499   case ISD::SETULT: Swap = true;
5500   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5501   case ISD::SETUGE: Swap = true;
5502   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5503   }
5504   if (Swap)
5505     std::swap(Op0, Op1);
5506
5507   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5508   // bits of the inputs before performing those operations.
5509   if (FlipSigns) {
5510     MVT EltVT = VT.getVectorElementType();
5511     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5512                                       EltVT);
5513     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5514     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5515                                     SignBits.size());
5516     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5517     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5518   }
5519
5520   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5521
5522   // If the logical-not of the result is required, perform that now.
5523   if (Invert)
5524     Result = DAG.getNOT(dl, Result, VT);
5525
5526   return Result;
5527 }
5528
5529 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5530 static bool isX86LogicalCmp(SDValue Op) {
5531   unsigned Opc = Op.getNode()->getOpcode();
5532   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5533     return true;
5534   if (Op.getResNo() == 1 &&
5535       (Opc == X86ISD::ADD ||
5536        Opc == X86ISD::SUB ||
5537        Opc == X86ISD::SMUL ||
5538        Opc == X86ISD::UMUL ||
5539        Opc == X86ISD::INC ||
5540        Opc == X86ISD::DEC))
5541     return true;
5542
5543   return false;
5544 }
5545
5546 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5547   bool addTest = true;
5548   SDValue Cond  = Op.getOperand(0);
5549   DebugLoc dl = Op.getDebugLoc();
5550   SDValue CC;
5551
5552   if (Cond.getOpcode() == ISD::SETCC)
5553     Cond = LowerSETCC(Cond, DAG);
5554
5555   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5556   // setting operand in place of the X86ISD::SETCC.
5557   if (Cond.getOpcode() == X86ISD::SETCC) {
5558     CC = Cond.getOperand(0);
5559
5560     SDValue Cmp = Cond.getOperand(1);
5561     unsigned Opc = Cmp.getOpcode();
5562     MVT VT = Op.getValueType();
5563
5564     bool IllegalFPCMov = false;
5565     if (VT.isFloatingPoint() && !VT.isVector() &&
5566         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5567       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5568
5569     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5570         Opc == X86ISD::BT) { // FIXME
5571       Cond = Cmp;
5572       addTest = false;
5573     }
5574   }
5575
5576   if (addTest) {
5577     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5578     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5579   }
5580
5581   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5582   SmallVector<SDValue, 4> Ops;
5583   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5584   // condition is true.
5585   Ops.push_back(Op.getOperand(2));
5586   Ops.push_back(Op.getOperand(1));
5587   Ops.push_back(CC);
5588   Ops.push_back(Cond);
5589   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5590 }
5591
5592 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5593 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5594 // from the AND / OR.
5595 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5596   Opc = Op.getOpcode();
5597   if (Opc != ISD::OR && Opc != ISD::AND)
5598     return false;
5599   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5600           Op.getOperand(0).hasOneUse() &&
5601           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5602           Op.getOperand(1).hasOneUse());
5603 }
5604
5605 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5606 // 1 and that the SETCC node has a single use.
5607 static bool isXor1OfSetCC(SDValue Op) {
5608   if (Op.getOpcode() != ISD::XOR)
5609     return false;
5610   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5611   if (N1C && N1C->getAPIntValue() == 1) {
5612     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5613       Op.getOperand(0).hasOneUse();
5614   }
5615   return false;
5616 }
5617
5618 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5619   bool addTest = true;
5620   SDValue Chain = Op.getOperand(0);
5621   SDValue Cond  = Op.getOperand(1);
5622   SDValue Dest  = Op.getOperand(2);
5623   DebugLoc dl = Op.getDebugLoc();
5624   SDValue CC;
5625
5626   if (Cond.getOpcode() == ISD::SETCC)
5627     Cond = LowerSETCC(Cond, DAG);
5628 #if 0
5629   // FIXME: LowerXALUO doesn't handle these!!
5630   else if (Cond.getOpcode() == X86ISD::ADD  ||
5631            Cond.getOpcode() == X86ISD::SUB  ||
5632            Cond.getOpcode() == X86ISD::SMUL ||
5633            Cond.getOpcode() == X86ISD::UMUL)
5634     Cond = LowerXALUO(Cond, DAG);
5635 #endif
5636
5637   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5638   // setting operand in place of the X86ISD::SETCC.
5639   if (Cond.getOpcode() == X86ISD::SETCC) {
5640     CC = Cond.getOperand(0);
5641
5642     SDValue Cmp = Cond.getOperand(1);
5643     unsigned Opc = Cmp.getOpcode();
5644     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5645     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5646       Cond = Cmp;
5647       addTest = false;
5648     } else {
5649       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5650       default: break;
5651       case X86::COND_O:
5652       case X86::COND_B:
5653         // These can only come from an arithmetic instruction with overflow,
5654         // e.g. SADDO, UADDO.
5655         Cond = Cond.getNode()->getOperand(1);
5656         addTest = false;
5657         break;
5658       }
5659     }
5660   } else {
5661     unsigned CondOpc;
5662     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5663       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5664       if (CondOpc == ISD::OR) {
5665         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5666         // two branches instead of an explicit OR instruction with a
5667         // separate test.
5668         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5669             isX86LogicalCmp(Cmp)) {
5670           CC = Cond.getOperand(0).getOperand(0);
5671           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5672                               Chain, Dest, CC, Cmp);
5673           CC = Cond.getOperand(1).getOperand(0);
5674           Cond = Cmp;
5675           addTest = false;
5676         }
5677       } else { // ISD::AND
5678         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5679         // two branches instead of an explicit AND instruction with a
5680         // separate test. However, we only do this if this block doesn't
5681         // have a fall-through edge, because this requires an explicit
5682         // jmp when the condition is false.
5683         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5684             isX86LogicalCmp(Cmp) &&
5685             Op.getNode()->hasOneUse()) {
5686           X86::CondCode CCode =
5687             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5688           CCode = X86::GetOppositeBranchCondition(CCode);
5689           CC = DAG.getConstant(CCode, MVT::i8);
5690           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5691           // Look for an unconditional branch following this conditional branch.
5692           // We need this because we need to reverse the successors in order
5693           // to implement FCMP_OEQ.
5694           if (User.getOpcode() == ISD::BR) {
5695             SDValue FalseBB = User.getOperand(1);
5696             SDValue NewBR =
5697               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5698             assert(NewBR == User);
5699             Dest = FalseBB;
5700
5701             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5702                                 Chain, Dest, CC, Cmp);
5703             X86::CondCode CCode =
5704               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5705             CCode = X86::GetOppositeBranchCondition(CCode);
5706             CC = DAG.getConstant(CCode, MVT::i8);
5707             Cond = Cmp;
5708             addTest = false;
5709           }
5710         }
5711       }
5712     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5713       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5714       // It should be transformed during dag combiner except when the condition
5715       // is set by a arithmetics with overflow node.
5716       X86::CondCode CCode =
5717         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5718       CCode = X86::GetOppositeBranchCondition(CCode);
5719       CC = DAG.getConstant(CCode, MVT::i8);
5720       Cond = Cond.getOperand(0).getOperand(1);
5721       addTest = false;
5722     }
5723   }
5724
5725   if (addTest) {
5726     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5727     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5728   }
5729   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5730                      Chain, Dest, CC, Cond);
5731 }
5732
5733
5734 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5735 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5736 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5737 // that the guard pages used by the OS virtual memory manager are allocated in
5738 // correct sequence.
5739 SDValue
5740 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5741                                            SelectionDAG &DAG) {
5742   assert(Subtarget->isTargetCygMing() &&
5743          "This should be used only on Cygwin/Mingw targets");
5744   DebugLoc dl = Op.getDebugLoc();
5745
5746   // Get the inputs.
5747   SDValue Chain = Op.getOperand(0);
5748   SDValue Size  = Op.getOperand(1);
5749   // FIXME: Ensure alignment here
5750
5751   SDValue Flag;
5752
5753   MVT IntPtr = getPointerTy();
5754   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5755
5756   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5757
5758   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5759   Flag = Chain.getValue(1);
5760
5761   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5762   SDValue Ops[] = { Chain,
5763                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5764                       DAG.getRegister(X86::EAX, IntPtr),
5765                       DAG.getRegister(X86StackPtr, SPTy),
5766                       Flag };
5767   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5768   Flag = Chain.getValue(1);
5769
5770   Chain = DAG.getCALLSEQ_END(Chain,
5771                              DAG.getIntPtrConstant(0, true),
5772                              DAG.getIntPtrConstant(0, true),
5773                              Flag);
5774
5775   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5776
5777   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5778   return DAG.getMergeValues(Ops1, 2, dl);
5779 }
5780
5781 SDValue
5782 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5783                                            SDValue Chain,
5784                                            SDValue Dst, SDValue Src,
5785                                            SDValue Size, unsigned Align,
5786                                            const Value *DstSV,
5787                                            uint64_t DstSVOff) {
5788   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5789
5790   // If not DWORD aligned or size is more than the threshold, call the library.
5791   // The libc version is likely to be faster for these cases. It can use the
5792   // address value and run time information about the CPU.
5793   if ((Align & 3) != 0 ||
5794       !ConstantSize ||
5795       ConstantSize->getZExtValue() >
5796         getSubtarget()->getMaxInlineSizeThreshold()) {
5797     SDValue InFlag(0, 0);
5798
5799     // Check to see if there is a specialized entry-point for memory zeroing.
5800     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5801
5802     if (const char *bzeroEntry =  V &&
5803         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5804       MVT IntPtr = getPointerTy();
5805       const Type *IntPtrTy = TD->getIntPtrType();
5806       TargetLowering::ArgListTy Args;
5807       TargetLowering::ArgListEntry Entry;
5808       Entry.Node = Dst;
5809       Entry.Ty = IntPtrTy;
5810       Args.push_back(Entry);
5811       Entry.Node = Size;
5812       Args.push_back(Entry);
5813       std::pair<SDValue,SDValue> CallResult =
5814         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5815                     0, CallingConv::C, false,
5816                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5817       return CallResult.second;
5818     }
5819
5820     // Otherwise have the target-independent code call memset.
5821     return SDValue();
5822   }
5823
5824   uint64_t SizeVal = ConstantSize->getZExtValue();
5825   SDValue InFlag(0, 0);
5826   MVT AVT;
5827   SDValue Count;
5828   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5829   unsigned BytesLeft = 0;
5830   bool TwoRepStos = false;
5831   if (ValC) {
5832     unsigned ValReg;
5833     uint64_t Val = ValC->getZExtValue() & 255;
5834
5835     // If the value is a constant, then we can potentially use larger sets.
5836     switch (Align & 3) {
5837     case 2:   // WORD aligned
5838       AVT = MVT::i16;
5839       ValReg = X86::AX;
5840       Val = (Val << 8) | Val;
5841       break;
5842     case 0:  // DWORD aligned
5843       AVT = MVT::i32;
5844       ValReg = X86::EAX;
5845       Val = (Val << 8)  | Val;
5846       Val = (Val << 16) | Val;
5847       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5848         AVT = MVT::i64;
5849         ValReg = X86::RAX;
5850         Val = (Val << 32) | Val;
5851       }
5852       break;
5853     default:  // Byte aligned
5854       AVT = MVT::i8;
5855       ValReg = X86::AL;
5856       Count = DAG.getIntPtrConstant(SizeVal);
5857       break;
5858     }
5859
5860     if (AVT.bitsGT(MVT::i8)) {
5861       unsigned UBytes = AVT.getSizeInBits() / 8;
5862       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5863       BytesLeft = SizeVal % UBytes;
5864     }
5865
5866     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5867                               InFlag);
5868     InFlag = Chain.getValue(1);
5869   } else {
5870     AVT = MVT::i8;
5871     Count  = DAG.getIntPtrConstant(SizeVal);
5872     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5873     InFlag = Chain.getValue(1);
5874   }
5875
5876   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5877                                                               X86::ECX,
5878                             Count, InFlag);
5879   InFlag = Chain.getValue(1);
5880   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5881                                                               X86::EDI,
5882                             Dst, InFlag);
5883   InFlag = Chain.getValue(1);
5884
5885   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5886   SmallVector<SDValue, 8> Ops;
5887   Ops.push_back(Chain);
5888   Ops.push_back(DAG.getValueType(AVT));
5889   Ops.push_back(InFlag);
5890   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5891
5892   if (TwoRepStos) {
5893     InFlag = Chain.getValue(1);
5894     Count  = Size;
5895     MVT CVT = Count.getValueType();
5896     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5897                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5898     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5899                                                              X86::ECX,
5900                               Left, InFlag);
5901     InFlag = Chain.getValue(1);
5902     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5903     Ops.clear();
5904     Ops.push_back(Chain);
5905     Ops.push_back(DAG.getValueType(MVT::i8));
5906     Ops.push_back(InFlag);
5907     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5908   } else if (BytesLeft) {
5909     // Handle the last 1 - 7 bytes.
5910     unsigned Offset = SizeVal - BytesLeft;
5911     MVT AddrVT = Dst.getValueType();
5912     MVT SizeVT = Size.getValueType();
5913
5914     Chain = DAG.getMemset(Chain, dl,
5915                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5916                                       DAG.getConstant(Offset, AddrVT)),
5917                           Src,
5918                           DAG.getConstant(BytesLeft, SizeVT),
5919                           Align, DstSV, DstSVOff + Offset);
5920   }
5921
5922   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5923   return Chain;
5924 }
5925
5926 SDValue
5927 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5928                                       SDValue Chain, SDValue Dst, SDValue Src,
5929                                       SDValue Size, unsigned Align,
5930                                       bool AlwaysInline,
5931                                       const Value *DstSV, uint64_t DstSVOff,
5932                                       const Value *SrcSV, uint64_t SrcSVOff) {
5933   // This requires the copy size to be a constant, preferrably
5934   // within a subtarget-specific limit.
5935   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5936   if (!ConstantSize)
5937     return SDValue();
5938   uint64_t SizeVal = ConstantSize->getZExtValue();
5939   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5940     return SDValue();
5941
5942   /// If not DWORD aligned, call the library.
5943   if ((Align & 3) != 0)
5944     return SDValue();
5945
5946   // DWORD aligned
5947   MVT AVT = MVT::i32;
5948   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5949     AVT = MVT::i64;
5950
5951   unsigned UBytes = AVT.getSizeInBits() / 8;
5952   unsigned CountVal = SizeVal / UBytes;
5953   SDValue Count = DAG.getIntPtrConstant(CountVal);
5954   unsigned BytesLeft = SizeVal % UBytes;
5955
5956   SDValue InFlag(0, 0);
5957   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5958                                                               X86::ECX,
5959                             Count, InFlag);
5960   InFlag = Chain.getValue(1);
5961   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5962                                                              X86::EDI,
5963                             Dst, InFlag);
5964   InFlag = Chain.getValue(1);
5965   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5966                                                               X86::ESI,
5967                             Src, InFlag);
5968   InFlag = Chain.getValue(1);
5969
5970   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5971   SmallVector<SDValue, 8> Ops;
5972   Ops.push_back(Chain);
5973   Ops.push_back(DAG.getValueType(AVT));
5974   Ops.push_back(InFlag);
5975   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5976
5977   SmallVector<SDValue, 4> Results;
5978   Results.push_back(RepMovs);
5979   if (BytesLeft) {
5980     // Handle the last 1 - 7 bytes.
5981     unsigned Offset = SizeVal - BytesLeft;
5982     MVT DstVT = Dst.getValueType();
5983     MVT SrcVT = Src.getValueType();
5984     MVT SizeVT = Size.getValueType();
5985     Results.push_back(DAG.getMemcpy(Chain, dl,
5986                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5987                                                 DAG.getConstant(Offset, DstVT)),
5988                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5989                                                 DAG.getConstant(Offset, SrcVT)),
5990                                     DAG.getConstant(BytesLeft, SizeVT),
5991                                     Align, AlwaysInline,
5992                                     DstSV, DstSVOff + Offset,
5993                                     SrcSV, SrcSVOff + Offset));
5994   }
5995
5996   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5997                      &Results[0], Results.size());
5998 }
5999
6000 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6001   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6002   DebugLoc dl = Op.getDebugLoc();
6003
6004   if (!Subtarget->is64Bit()) {
6005     // vastart just stores the address of the VarArgsFrameIndex slot into the
6006     // memory location argument.
6007     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6008     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6009   }
6010
6011   // __va_list_tag:
6012   //   gp_offset         (0 - 6 * 8)
6013   //   fp_offset         (48 - 48 + 8 * 16)
6014   //   overflow_arg_area (point to parameters coming in memory).
6015   //   reg_save_area
6016   SmallVector<SDValue, 8> MemOps;
6017   SDValue FIN = Op.getOperand(1);
6018   // Store gp_offset
6019   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6020                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6021                                  FIN, SV, 0);
6022   MemOps.push_back(Store);
6023
6024   // Store fp_offset
6025   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6026                     FIN, DAG.getIntPtrConstant(4));
6027   Store = DAG.getStore(Op.getOperand(0), dl,
6028                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6029                        FIN, SV, 0);
6030   MemOps.push_back(Store);
6031
6032   // Store ptr to overflow_arg_area
6033   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6034                     FIN, DAG.getIntPtrConstant(4));
6035   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6036   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6037   MemOps.push_back(Store);
6038
6039   // Store ptr to reg_save_area.
6040   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6041                     FIN, DAG.getIntPtrConstant(8));
6042   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6043   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6044   MemOps.push_back(Store);
6045   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6046                      &MemOps[0], MemOps.size());
6047 }
6048
6049 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6050   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6051   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6052   SDValue Chain = Op.getOperand(0);
6053   SDValue SrcPtr = Op.getOperand(1);
6054   SDValue SrcSV = Op.getOperand(2);
6055
6056   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6057   return SDValue();
6058 }
6059
6060 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6061   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6062   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6063   SDValue Chain = Op.getOperand(0);
6064   SDValue DstPtr = Op.getOperand(1);
6065   SDValue SrcPtr = Op.getOperand(2);
6066   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6067   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6068   DebugLoc dl = Op.getDebugLoc();
6069
6070   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6071                        DAG.getIntPtrConstant(24), 8, false,
6072                        DstSV, 0, SrcSV, 0);
6073 }
6074
6075 SDValue
6076 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6077   DebugLoc dl = Op.getDebugLoc();
6078   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6079   switch (IntNo) {
6080   default: return SDValue();    // Don't custom lower most intrinsics.
6081   // Comparison intrinsics.
6082   case Intrinsic::x86_sse_comieq_ss:
6083   case Intrinsic::x86_sse_comilt_ss:
6084   case Intrinsic::x86_sse_comile_ss:
6085   case Intrinsic::x86_sse_comigt_ss:
6086   case Intrinsic::x86_sse_comige_ss:
6087   case Intrinsic::x86_sse_comineq_ss:
6088   case Intrinsic::x86_sse_ucomieq_ss:
6089   case Intrinsic::x86_sse_ucomilt_ss:
6090   case Intrinsic::x86_sse_ucomile_ss:
6091   case Intrinsic::x86_sse_ucomigt_ss:
6092   case Intrinsic::x86_sse_ucomige_ss:
6093   case Intrinsic::x86_sse_ucomineq_ss:
6094   case Intrinsic::x86_sse2_comieq_sd:
6095   case Intrinsic::x86_sse2_comilt_sd:
6096   case Intrinsic::x86_sse2_comile_sd:
6097   case Intrinsic::x86_sse2_comigt_sd:
6098   case Intrinsic::x86_sse2_comige_sd:
6099   case Intrinsic::x86_sse2_comineq_sd:
6100   case Intrinsic::x86_sse2_ucomieq_sd:
6101   case Intrinsic::x86_sse2_ucomilt_sd:
6102   case Intrinsic::x86_sse2_ucomile_sd:
6103   case Intrinsic::x86_sse2_ucomigt_sd:
6104   case Intrinsic::x86_sse2_ucomige_sd:
6105   case Intrinsic::x86_sse2_ucomineq_sd: {
6106     unsigned Opc = 0;
6107     ISD::CondCode CC = ISD::SETCC_INVALID;
6108     switch (IntNo) {
6109     default: break;
6110     case Intrinsic::x86_sse_comieq_ss:
6111     case Intrinsic::x86_sse2_comieq_sd:
6112       Opc = X86ISD::COMI;
6113       CC = ISD::SETEQ;
6114       break;
6115     case Intrinsic::x86_sse_comilt_ss:
6116     case Intrinsic::x86_sse2_comilt_sd:
6117       Opc = X86ISD::COMI;
6118       CC = ISD::SETLT;
6119       break;
6120     case Intrinsic::x86_sse_comile_ss:
6121     case Intrinsic::x86_sse2_comile_sd:
6122       Opc = X86ISD::COMI;
6123       CC = ISD::SETLE;
6124       break;
6125     case Intrinsic::x86_sse_comigt_ss:
6126     case Intrinsic::x86_sse2_comigt_sd:
6127       Opc = X86ISD::COMI;
6128       CC = ISD::SETGT;
6129       break;
6130     case Intrinsic::x86_sse_comige_ss:
6131     case Intrinsic::x86_sse2_comige_sd:
6132       Opc = X86ISD::COMI;
6133       CC = ISD::SETGE;
6134       break;
6135     case Intrinsic::x86_sse_comineq_ss:
6136     case Intrinsic::x86_sse2_comineq_sd:
6137       Opc = X86ISD::COMI;
6138       CC = ISD::SETNE;
6139       break;
6140     case Intrinsic::x86_sse_ucomieq_ss:
6141     case Intrinsic::x86_sse2_ucomieq_sd:
6142       Opc = X86ISD::UCOMI;
6143       CC = ISD::SETEQ;
6144       break;
6145     case Intrinsic::x86_sse_ucomilt_ss:
6146     case Intrinsic::x86_sse2_ucomilt_sd:
6147       Opc = X86ISD::UCOMI;
6148       CC = ISD::SETLT;
6149       break;
6150     case Intrinsic::x86_sse_ucomile_ss:
6151     case Intrinsic::x86_sse2_ucomile_sd:
6152       Opc = X86ISD::UCOMI;
6153       CC = ISD::SETLE;
6154       break;
6155     case Intrinsic::x86_sse_ucomigt_ss:
6156     case Intrinsic::x86_sse2_ucomigt_sd:
6157       Opc = X86ISD::UCOMI;
6158       CC = ISD::SETGT;
6159       break;
6160     case Intrinsic::x86_sse_ucomige_ss:
6161     case Intrinsic::x86_sse2_ucomige_sd:
6162       Opc = X86ISD::UCOMI;
6163       CC = ISD::SETGE;
6164       break;
6165     case Intrinsic::x86_sse_ucomineq_ss:
6166     case Intrinsic::x86_sse2_ucomineq_sd:
6167       Opc = X86ISD::UCOMI;
6168       CC = ISD::SETNE;
6169       break;
6170     }
6171
6172     SDValue LHS = Op.getOperand(1);
6173     SDValue RHS = Op.getOperand(2);
6174     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6175     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6176     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6177                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6178     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6179   }
6180
6181   // Fix vector shift instructions where the last operand is a non-immediate
6182   // i32 value.
6183   case Intrinsic::x86_sse2_pslli_w:
6184   case Intrinsic::x86_sse2_pslli_d:
6185   case Intrinsic::x86_sse2_pslli_q:
6186   case Intrinsic::x86_sse2_psrli_w:
6187   case Intrinsic::x86_sse2_psrli_d:
6188   case Intrinsic::x86_sse2_psrli_q:
6189   case Intrinsic::x86_sse2_psrai_w:
6190   case Intrinsic::x86_sse2_psrai_d:
6191   case Intrinsic::x86_mmx_pslli_w:
6192   case Intrinsic::x86_mmx_pslli_d:
6193   case Intrinsic::x86_mmx_pslli_q:
6194   case Intrinsic::x86_mmx_psrli_w:
6195   case Intrinsic::x86_mmx_psrli_d:
6196   case Intrinsic::x86_mmx_psrli_q:
6197   case Intrinsic::x86_mmx_psrai_w:
6198   case Intrinsic::x86_mmx_psrai_d: {
6199     SDValue ShAmt = Op.getOperand(2);
6200     if (isa<ConstantSDNode>(ShAmt))
6201       return SDValue();
6202
6203     unsigned NewIntNo = 0;
6204     MVT ShAmtVT = MVT::v4i32;
6205     switch (IntNo) {
6206     case Intrinsic::x86_sse2_pslli_w:
6207       NewIntNo = Intrinsic::x86_sse2_psll_w;
6208       break;
6209     case Intrinsic::x86_sse2_pslli_d:
6210       NewIntNo = Intrinsic::x86_sse2_psll_d;
6211       break;
6212     case Intrinsic::x86_sse2_pslli_q:
6213       NewIntNo = Intrinsic::x86_sse2_psll_q;
6214       break;
6215     case Intrinsic::x86_sse2_psrli_w:
6216       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6217       break;
6218     case Intrinsic::x86_sse2_psrli_d:
6219       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6220       break;
6221     case Intrinsic::x86_sse2_psrli_q:
6222       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6223       break;
6224     case Intrinsic::x86_sse2_psrai_w:
6225       NewIntNo = Intrinsic::x86_sse2_psra_w;
6226       break;
6227     case Intrinsic::x86_sse2_psrai_d:
6228       NewIntNo = Intrinsic::x86_sse2_psra_d;
6229       break;
6230     default: {
6231       ShAmtVT = MVT::v2i32;
6232       switch (IntNo) {
6233       case Intrinsic::x86_mmx_pslli_w:
6234         NewIntNo = Intrinsic::x86_mmx_psll_w;
6235         break;
6236       case Intrinsic::x86_mmx_pslli_d:
6237         NewIntNo = Intrinsic::x86_mmx_psll_d;
6238         break;
6239       case Intrinsic::x86_mmx_pslli_q:
6240         NewIntNo = Intrinsic::x86_mmx_psll_q;
6241         break;
6242       case Intrinsic::x86_mmx_psrli_w:
6243         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6244         break;
6245       case Intrinsic::x86_mmx_psrli_d:
6246         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6247         break;
6248       case Intrinsic::x86_mmx_psrli_q:
6249         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6250         break;
6251       case Intrinsic::x86_mmx_psrai_w:
6252         NewIntNo = Intrinsic::x86_mmx_psra_w;
6253         break;
6254       case Intrinsic::x86_mmx_psrai_d:
6255         NewIntNo = Intrinsic::x86_mmx_psra_d;
6256         break;
6257       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6258       }
6259       break;
6260     }
6261     }
6262     MVT VT = Op.getValueType();
6263     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6264                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6265     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6266                        DAG.getConstant(NewIntNo, MVT::i32),
6267                        Op.getOperand(1), ShAmt);
6268   }
6269   }
6270 }
6271
6272 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6273   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6274   DebugLoc dl = Op.getDebugLoc();
6275
6276   if (Depth > 0) {
6277     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6278     SDValue Offset =
6279       DAG.getConstant(TD->getPointerSize(),
6280                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6281     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6282                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6283                                    FrameAddr, Offset),
6284                        NULL, 0);
6285   }
6286
6287   // Just load the return address.
6288   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6289   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6290                      RetAddrFI, NULL, 0);
6291 }
6292
6293 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6294   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6295   MFI->setFrameAddressIsTaken(true);
6296   MVT VT = Op.getValueType();
6297   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6298   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6299   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6300   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6301   while (Depth--)
6302     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6303   return FrameAddr;
6304 }
6305
6306 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6307                                                      SelectionDAG &DAG) {
6308   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6309 }
6310
6311 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6312 {
6313   MachineFunction &MF = DAG.getMachineFunction();
6314   SDValue Chain     = Op.getOperand(0);
6315   SDValue Offset    = Op.getOperand(1);
6316   SDValue Handler   = Op.getOperand(2);
6317   DebugLoc dl       = Op.getDebugLoc();
6318
6319   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6320                                   getPointerTy());
6321   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6322
6323   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6324                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6325   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6326   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6327   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6328   MF.getRegInfo().addLiveOut(StoreAddrReg);
6329
6330   return DAG.getNode(X86ISD::EH_RETURN, dl,
6331                      MVT::Other,
6332                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6333 }
6334
6335 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6336                                              SelectionDAG &DAG) {
6337   SDValue Root = Op.getOperand(0);
6338   SDValue Trmp = Op.getOperand(1); // trampoline
6339   SDValue FPtr = Op.getOperand(2); // nested function
6340   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6341   DebugLoc dl  = Op.getDebugLoc();
6342
6343   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6344
6345   const X86InstrInfo *TII =
6346     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6347
6348   if (Subtarget->is64Bit()) {
6349     SDValue OutChains[6];
6350
6351     // Large code-model.
6352
6353     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6354     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6355
6356     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6357     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6358
6359     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6360
6361     // Load the pointer to the nested function into R11.
6362     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6363     SDValue Addr = Trmp;
6364     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6365                                 Addr, TrmpAddr, 0);
6366
6367     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6368                        DAG.getConstant(2, MVT::i64));
6369     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6370
6371     // Load the 'nest' parameter value into R10.
6372     // R10 is specified in X86CallingConv.td
6373     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6374     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6375                        DAG.getConstant(10, MVT::i64));
6376     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6377                                 Addr, TrmpAddr, 10);
6378
6379     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6380                        DAG.getConstant(12, MVT::i64));
6381     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6382
6383     // Jump to the nested function.
6384     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6385     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6386                        DAG.getConstant(20, MVT::i64));
6387     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6388                                 Addr, TrmpAddr, 20);
6389
6390     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6391     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6392                        DAG.getConstant(22, MVT::i64));
6393     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6394                                 TrmpAddr, 22);
6395
6396     SDValue Ops[] =
6397       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6398     return DAG.getMergeValues(Ops, 2, dl);
6399   } else {
6400     const Function *Func =
6401       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6402     unsigned CC = Func->getCallingConv();
6403     unsigned NestReg;
6404
6405     switch (CC) {
6406     default:
6407       llvm_unreachable("Unsupported calling convention");
6408     case CallingConv::C:
6409     case CallingConv::X86_StdCall: {
6410       // Pass 'nest' parameter in ECX.
6411       // Must be kept in sync with X86CallingConv.td
6412       NestReg = X86::ECX;
6413
6414       // Check that ECX wasn't needed by an 'inreg' parameter.
6415       const FunctionType *FTy = Func->getFunctionType();
6416       const AttrListPtr &Attrs = Func->getAttributes();
6417
6418       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6419         unsigned InRegCount = 0;
6420         unsigned Idx = 1;
6421
6422         for (FunctionType::param_iterator I = FTy->param_begin(),
6423              E = FTy->param_end(); I != E; ++I, ++Idx)
6424           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6425             // FIXME: should only count parameters that are lowered to integers.
6426             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6427
6428         if (InRegCount > 2) {
6429           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6430         }
6431       }
6432       break;
6433     }
6434     case CallingConv::X86_FastCall:
6435     case CallingConv::Fast:
6436       // Pass 'nest' parameter in EAX.
6437       // Must be kept in sync with X86CallingConv.td
6438       NestReg = X86::EAX;
6439       break;
6440     }
6441
6442     SDValue OutChains[4];
6443     SDValue Addr, Disp;
6444
6445     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6446                        DAG.getConstant(10, MVT::i32));
6447     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6448
6449     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6450     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6451     OutChains[0] = DAG.getStore(Root, dl,
6452                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6453                                 Trmp, TrmpAddr, 0);
6454
6455     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6456                        DAG.getConstant(1, MVT::i32));
6457     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6458
6459     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6460     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6461                        DAG.getConstant(5, MVT::i32));
6462     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6463                                 TrmpAddr, 5, false, 1);
6464
6465     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6466                        DAG.getConstant(6, MVT::i32));
6467     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6468
6469     SDValue Ops[] =
6470       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6471     return DAG.getMergeValues(Ops, 2, dl);
6472   }
6473 }
6474
6475 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6476   /*
6477    The rounding mode is in bits 11:10 of FPSR, and has the following
6478    settings:
6479      00 Round to nearest
6480      01 Round to -inf
6481      10 Round to +inf
6482      11 Round to 0
6483
6484   FLT_ROUNDS, on the other hand, expects the following:
6485     -1 Undefined
6486      0 Round to 0
6487      1 Round to nearest
6488      2 Round to +inf
6489      3 Round to -inf
6490
6491   To perform the conversion, we do:
6492     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6493   */
6494
6495   MachineFunction &MF = DAG.getMachineFunction();
6496   const TargetMachine &TM = MF.getTarget();
6497   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6498   unsigned StackAlignment = TFI.getStackAlignment();
6499   MVT VT = Op.getValueType();
6500   DebugLoc dl = Op.getDebugLoc();
6501
6502   // Save FP Control Word to stack slot
6503   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6504   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6505
6506   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6507                               DAG.getEntryNode(), StackSlot);
6508
6509   // Load FP Control Word from stack slot
6510   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6511
6512   // Transform as necessary
6513   SDValue CWD1 =
6514     DAG.getNode(ISD::SRL, dl, MVT::i16,
6515                 DAG.getNode(ISD::AND, dl, MVT::i16,
6516                             CWD, DAG.getConstant(0x800, MVT::i16)),
6517                 DAG.getConstant(11, MVT::i8));
6518   SDValue CWD2 =
6519     DAG.getNode(ISD::SRL, dl, MVT::i16,
6520                 DAG.getNode(ISD::AND, dl, MVT::i16,
6521                             CWD, DAG.getConstant(0x400, MVT::i16)),
6522                 DAG.getConstant(9, MVT::i8));
6523
6524   SDValue RetVal =
6525     DAG.getNode(ISD::AND, dl, MVT::i16,
6526                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6527                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6528                             DAG.getConstant(1, MVT::i16)),
6529                 DAG.getConstant(3, MVT::i16));
6530
6531
6532   return DAG.getNode((VT.getSizeInBits() < 16 ?
6533                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6534 }
6535
6536 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6537   MVT VT = Op.getValueType();
6538   MVT OpVT = VT;
6539   unsigned NumBits = VT.getSizeInBits();
6540   DebugLoc dl = Op.getDebugLoc();
6541
6542   Op = Op.getOperand(0);
6543   if (VT == MVT::i8) {
6544     // Zero extend to i32 since there is not an i8 bsr.
6545     OpVT = MVT::i32;
6546     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6547   }
6548
6549   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6550   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6551   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6552
6553   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6554   SmallVector<SDValue, 4> Ops;
6555   Ops.push_back(Op);
6556   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6557   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6558   Ops.push_back(Op.getValue(1));
6559   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6560
6561   // Finally xor with NumBits-1.
6562   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6563
6564   if (VT == MVT::i8)
6565     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6566   return Op;
6567 }
6568
6569 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6570   MVT VT = Op.getValueType();
6571   MVT OpVT = VT;
6572   unsigned NumBits = VT.getSizeInBits();
6573   DebugLoc dl = Op.getDebugLoc();
6574
6575   Op = Op.getOperand(0);
6576   if (VT == MVT::i8) {
6577     OpVT = MVT::i32;
6578     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6579   }
6580
6581   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6582   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6583   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6584
6585   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6586   SmallVector<SDValue, 4> Ops;
6587   Ops.push_back(Op);
6588   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6589   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6590   Ops.push_back(Op.getValue(1));
6591   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6592
6593   if (VT == MVT::i8)
6594     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6595   return Op;
6596 }
6597
6598 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6599   MVT VT = Op.getValueType();
6600   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6601   DebugLoc dl = Op.getDebugLoc();
6602
6603   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6604   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6605   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6606   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6607   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6608   //
6609   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6610   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6611   //  return AloBlo + AloBhi + AhiBlo;
6612
6613   SDValue A = Op.getOperand(0);
6614   SDValue B = Op.getOperand(1);
6615
6616   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6617                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6618                        A, DAG.getConstant(32, MVT::i32));
6619   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6620                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6621                        B, DAG.getConstant(32, MVT::i32));
6622   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6623                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6624                        A, B);
6625   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6626                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6627                        A, Bhi);
6628   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6629                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6630                        Ahi, B);
6631   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6632                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6633                        AloBhi, DAG.getConstant(32, MVT::i32));
6634   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6635                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6636                        AhiBlo, DAG.getConstant(32, MVT::i32));
6637   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6638   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6639   return Res;
6640 }
6641
6642
6643 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6644   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6645   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6646   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6647   // has only one use.
6648   SDNode *N = Op.getNode();
6649   SDValue LHS = N->getOperand(0);
6650   SDValue RHS = N->getOperand(1);
6651   unsigned BaseOp = 0;
6652   unsigned Cond = 0;
6653   DebugLoc dl = Op.getDebugLoc();
6654
6655   switch (Op.getOpcode()) {
6656   default: llvm_unreachable("Unknown ovf instruction!");
6657   case ISD::SADDO:
6658     // A subtract of one will be selected as a INC. Note that INC doesn't
6659     // set CF, so we can't do this for UADDO.
6660     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6661       if (C->getAPIntValue() == 1) {
6662         BaseOp = X86ISD::INC;
6663         Cond = X86::COND_O;
6664         break;
6665       }
6666     BaseOp = X86ISD::ADD;
6667     Cond = X86::COND_O;
6668     break;
6669   case ISD::UADDO:
6670     BaseOp = X86ISD::ADD;
6671     Cond = X86::COND_B;
6672     break;
6673   case ISD::SSUBO:
6674     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6675     // set CF, so we can't do this for USUBO.
6676     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6677       if (C->getAPIntValue() == 1) {
6678         BaseOp = X86ISD::DEC;
6679         Cond = X86::COND_O;
6680         break;
6681       }
6682     BaseOp = X86ISD::SUB;
6683     Cond = X86::COND_O;
6684     break;
6685   case ISD::USUBO:
6686     BaseOp = X86ISD::SUB;
6687     Cond = X86::COND_B;
6688     break;
6689   case ISD::SMULO:
6690     BaseOp = X86ISD::SMUL;
6691     Cond = X86::COND_O;
6692     break;
6693   case ISD::UMULO:
6694     BaseOp = X86ISD::UMUL;
6695     Cond = X86::COND_B;
6696     break;
6697   }
6698
6699   // Also sets EFLAGS.
6700   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6701   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6702
6703   SDValue SetCC =
6704     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6705                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6706
6707   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6708   return Sum;
6709 }
6710
6711 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6712   MVT T = Op.getValueType();
6713   DebugLoc dl = Op.getDebugLoc();
6714   unsigned Reg = 0;
6715   unsigned size = 0;
6716   switch(T.getSimpleVT()) {
6717   default:
6718     assert(false && "Invalid value type!");
6719   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6720   case MVT::i16: Reg = X86::AX;  size = 2; break;
6721   case MVT::i32: Reg = X86::EAX; size = 4; break;
6722   case MVT::i64:
6723     assert(Subtarget->is64Bit() && "Node not type legal!");
6724     Reg = X86::RAX; size = 8;
6725     break;
6726   }
6727   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6728                                     Op.getOperand(2), SDValue());
6729   SDValue Ops[] = { cpIn.getValue(0),
6730                     Op.getOperand(1),
6731                     Op.getOperand(3),
6732                     DAG.getTargetConstant(size, MVT::i8),
6733                     cpIn.getValue(1) };
6734   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6735   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6736   SDValue cpOut =
6737     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6738   return cpOut;
6739 }
6740
6741 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6742                                                  SelectionDAG &DAG) {
6743   assert(Subtarget->is64Bit() && "Result not type legalized?");
6744   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6745   SDValue TheChain = Op.getOperand(0);
6746   DebugLoc dl = Op.getDebugLoc();
6747   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6748   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6749   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6750                                    rax.getValue(2));
6751   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6752                             DAG.getConstant(32, MVT::i8));
6753   SDValue Ops[] = {
6754     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6755     rdx.getValue(1)
6756   };
6757   return DAG.getMergeValues(Ops, 2, dl);
6758 }
6759
6760 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6761   SDNode *Node = Op.getNode();
6762   DebugLoc dl = Node->getDebugLoc();
6763   MVT T = Node->getValueType(0);
6764   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6765                               DAG.getConstant(0, T), Node->getOperand(2));
6766   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6767                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6768                        Node->getOperand(0),
6769                        Node->getOperand(1), negOp,
6770                        cast<AtomicSDNode>(Node)->getSrcValue(),
6771                        cast<AtomicSDNode>(Node)->getAlignment());
6772 }
6773
6774 /// LowerOperation - Provide custom lowering hooks for some operations.
6775 ///
6776 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6777   switch (Op.getOpcode()) {
6778   default: llvm_unreachable("Should not custom lower this!");
6779   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6780   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6781   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6782   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6783   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6784   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6785   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6786   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6787   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6788   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6789   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6790   case ISD::SHL_PARTS:
6791   case ISD::SRA_PARTS:
6792   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6793   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6794   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6795   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6796   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6797   case ISD::FABS:               return LowerFABS(Op, DAG);
6798   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6799   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6800   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6801   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6802   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6803   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6804   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6805   case ISD::CALL:               return LowerCALL(Op, DAG);
6806   case ISD::RET:                return LowerRET(Op, DAG);
6807   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6808   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6809   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6810   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6811   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6812   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6813   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6814   case ISD::FRAME_TO_ARGS_OFFSET:
6815                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6816   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6817   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6818   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6819   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6820   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6821   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6822   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6823   case ISD::SADDO:
6824   case ISD::UADDO:
6825   case ISD::SSUBO:
6826   case ISD::USUBO:
6827   case ISD::SMULO:
6828   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6829   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6830   }
6831 }
6832
6833 void X86TargetLowering::
6834 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6835                         SelectionDAG &DAG, unsigned NewOp) {
6836   MVT T = Node->getValueType(0);
6837   DebugLoc dl = Node->getDebugLoc();
6838   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6839
6840   SDValue Chain = Node->getOperand(0);
6841   SDValue In1 = Node->getOperand(1);
6842   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6843                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6844   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6845                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6846   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6847   // have a MemOperand.  Pass the info through as a normal operand.
6848   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6849   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6850   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6851   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6852   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6853   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6854   Results.push_back(Result.getValue(2));
6855 }
6856
6857 /// ReplaceNodeResults - Replace a node with an illegal result type
6858 /// with a new node built out of custom code.
6859 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6860                                            SmallVectorImpl<SDValue>&Results,
6861                                            SelectionDAG &DAG) {
6862   DebugLoc dl = N->getDebugLoc();
6863   switch (N->getOpcode()) {
6864   default:
6865     assert(false && "Do not know how to custom type legalize this operation!");
6866     return;
6867   case ISD::FP_TO_SINT: {
6868     std::pair<SDValue,SDValue> Vals =
6869         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6870     SDValue FIST = Vals.first, StackSlot = Vals.second;
6871     if (FIST.getNode() != 0) {
6872       MVT VT = N->getValueType(0);
6873       // Return a load from the stack slot.
6874       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6875     }
6876     return;
6877   }
6878   case ISD::READCYCLECOUNTER: {
6879     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6880     SDValue TheChain = N->getOperand(0);
6881     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6882     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6883                                      rd.getValue(1));
6884     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6885                                      eax.getValue(2));
6886     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6887     SDValue Ops[] = { eax, edx };
6888     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6889     Results.push_back(edx.getValue(1));
6890     return;
6891   }
6892   case ISD::ATOMIC_CMP_SWAP: {
6893     MVT T = N->getValueType(0);
6894     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6895     SDValue cpInL, cpInH;
6896     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6897                         DAG.getConstant(0, MVT::i32));
6898     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6899                         DAG.getConstant(1, MVT::i32));
6900     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6901     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6902                              cpInL.getValue(1));
6903     SDValue swapInL, swapInH;
6904     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6905                           DAG.getConstant(0, MVT::i32));
6906     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6907                           DAG.getConstant(1, MVT::i32));
6908     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6909                                cpInH.getValue(1));
6910     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6911                                swapInL.getValue(1));
6912     SDValue Ops[] = { swapInH.getValue(0),
6913                       N->getOperand(1),
6914                       swapInH.getValue(1) };
6915     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6916     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6917     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6918                                         MVT::i32, Result.getValue(1));
6919     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6920                                         MVT::i32, cpOutL.getValue(2));
6921     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6922     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6923     Results.push_back(cpOutH.getValue(1));
6924     return;
6925   }
6926   case ISD::ATOMIC_LOAD_ADD:
6927     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6928     return;
6929   case ISD::ATOMIC_LOAD_AND:
6930     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6931     return;
6932   case ISD::ATOMIC_LOAD_NAND:
6933     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6934     return;
6935   case ISD::ATOMIC_LOAD_OR:
6936     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6937     return;
6938   case ISD::ATOMIC_LOAD_SUB:
6939     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6940     return;
6941   case ISD::ATOMIC_LOAD_XOR:
6942     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6943     return;
6944   case ISD::ATOMIC_SWAP:
6945     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6946     return;
6947   }
6948 }
6949
6950 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6951   switch (Opcode) {
6952   default: return NULL;
6953   case X86ISD::BSF:                return "X86ISD::BSF";
6954   case X86ISD::BSR:                return "X86ISD::BSR";
6955   case X86ISD::SHLD:               return "X86ISD::SHLD";
6956   case X86ISD::SHRD:               return "X86ISD::SHRD";
6957   case X86ISD::FAND:               return "X86ISD::FAND";
6958   case X86ISD::FOR:                return "X86ISD::FOR";
6959   case X86ISD::FXOR:               return "X86ISD::FXOR";
6960   case X86ISD::FSRL:               return "X86ISD::FSRL";
6961   case X86ISD::FILD:               return "X86ISD::FILD";
6962   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6963   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6964   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6965   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6966   case X86ISD::FLD:                return "X86ISD::FLD";
6967   case X86ISD::FST:                return "X86ISD::FST";
6968   case X86ISD::CALL:               return "X86ISD::CALL";
6969   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6970   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6971   case X86ISD::BT:                 return "X86ISD::BT";
6972   case X86ISD::CMP:                return "X86ISD::CMP";
6973   case X86ISD::COMI:               return "X86ISD::COMI";
6974   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6975   case X86ISD::SETCC:              return "X86ISD::SETCC";
6976   case X86ISD::CMOV:               return "X86ISD::CMOV";
6977   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6978   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6979   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6980   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6981   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6982   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6983   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
6984   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6985   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6986   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6987   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6988   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6989   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
6990   case X86ISD::FMAX:               return "X86ISD::FMAX";
6991   case X86ISD::FMIN:               return "X86ISD::FMIN";
6992   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6993   case X86ISD::FRCP:               return "X86ISD::FRCP";
6994   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6995   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
6996   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6997   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6998   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6999   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7000   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7001   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7002   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7003   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7004   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7005   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7006   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7007   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7008   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7009   case X86ISD::VSHL:               return "X86ISD::VSHL";
7010   case X86ISD::VSRL:               return "X86ISD::VSRL";
7011   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7012   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7013   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7014   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7015   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7016   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7017   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7018   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7019   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7020   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7021   case X86ISD::ADD:                return "X86ISD::ADD";
7022   case X86ISD::SUB:                return "X86ISD::SUB";
7023   case X86ISD::SMUL:               return "X86ISD::SMUL";
7024   case X86ISD::UMUL:               return "X86ISD::UMUL";
7025   case X86ISD::INC:                return "X86ISD::INC";
7026   case X86ISD::DEC:                return "X86ISD::DEC";
7027   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7028   }
7029 }
7030
7031 // isLegalAddressingMode - Return true if the addressing mode represented
7032 // by AM is legal for this target, for a load/store of the specified type.
7033 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7034                                               const Type *Ty) const {
7035   // X86 supports extremely general addressing modes.
7036
7037   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7038   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7039     return false;
7040
7041   if (AM.BaseGV) {
7042     unsigned GVFlags =
7043       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7044
7045     // If a reference to this global requires an extra load, we can't fold it.
7046     if (isGlobalStubReference(GVFlags))
7047       return false;
7048
7049     // If BaseGV requires a register for the PIC base, we cannot also have a
7050     // BaseReg specified.
7051     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7052       return false;
7053
7054     // X86-64 only supports addr of globals in small code model.
7055     if (Subtarget->is64Bit()) {
7056       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7057         return false;
7058       // If lower 4G is not available, then we must use rip-relative addressing.
7059       if (AM.BaseOffs || AM.Scale > 1)
7060         return false;
7061     }
7062   }
7063
7064   switch (AM.Scale) {
7065   case 0:
7066   case 1:
7067   case 2:
7068   case 4:
7069   case 8:
7070     // These scales always work.
7071     break;
7072   case 3:
7073   case 5:
7074   case 9:
7075     // These scales are formed with basereg+scalereg.  Only accept if there is
7076     // no basereg yet.
7077     if (AM.HasBaseReg)
7078       return false;
7079     break;
7080   default:  // Other stuff never works.
7081     return false;
7082   }
7083
7084   return true;
7085 }
7086
7087
7088 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7089   if (!Ty1->isInteger() || !Ty2->isInteger())
7090     return false;
7091   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7092   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7093   if (NumBits1 <= NumBits2)
7094     return false;
7095   return Subtarget->is64Bit() || NumBits1 < 64;
7096 }
7097
7098 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7099   if (!VT1.isInteger() || !VT2.isInteger())
7100     return false;
7101   unsigned NumBits1 = VT1.getSizeInBits();
7102   unsigned NumBits2 = VT2.getSizeInBits();
7103   if (NumBits1 <= NumBits2)
7104     return false;
7105   return Subtarget->is64Bit() || NumBits1 < 64;
7106 }
7107
7108 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7109   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7110   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7111 }
7112
7113 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7114   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7115   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7116 }
7117
7118 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7119   // i16 instructions are longer (0x66 prefix) and potentially slower.
7120   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7121 }
7122
7123 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7124 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7125 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7126 /// are assumed to be legal.
7127 bool
7128 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7129                                       MVT VT) const {
7130   // Only do shuffles on 128-bit vector types for now.
7131   if (VT.getSizeInBits() == 64)
7132     return false;
7133
7134   // FIXME: pshufb, blends, palignr, shifts.
7135   return (VT.getVectorNumElements() == 2 ||
7136           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7137           isMOVLMask(M, VT) ||
7138           isSHUFPMask(M, VT) ||
7139           isPSHUFDMask(M, VT) ||
7140           isPSHUFHWMask(M, VT) ||
7141           isPSHUFLWMask(M, VT) ||
7142           isUNPCKLMask(M, VT) ||
7143           isUNPCKHMask(M, VT) ||
7144           isUNPCKL_v_undef_Mask(M, VT) ||
7145           isUNPCKH_v_undef_Mask(M, VT));
7146 }
7147
7148 bool
7149 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7150                                           MVT VT) const {
7151   unsigned NumElts = VT.getVectorNumElements();
7152   // FIXME: This collection of masks seems suspect.
7153   if (NumElts == 2)
7154     return true;
7155   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7156     return (isMOVLMask(Mask, VT)  ||
7157             isCommutedMOVLMask(Mask, VT, true) ||
7158             isSHUFPMask(Mask, VT) ||
7159             isCommutedSHUFPMask(Mask, VT));
7160   }
7161   return false;
7162 }
7163
7164 //===----------------------------------------------------------------------===//
7165 //                           X86 Scheduler Hooks
7166 //===----------------------------------------------------------------------===//
7167
7168 // private utility function
7169 MachineBasicBlock *
7170 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7171                                                        MachineBasicBlock *MBB,
7172                                                        unsigned regOpc,
7173                                                        unsigned immOpc,
7174                                                        unsigned LoadOpc,
7175                                                        unsigned CXchgOpc,
7176                                                        unsigned copyOpc,
7177                                                        unsigned notOpc,
7178                                                        unsigned EAXreg,
7179                                                        TargetRegisterClass *RC,
7180                                                        bool invSrc) const {
7181   // For the atomic bitwise operator, we generate
7182   //   thisMBB:
7183   //   newMBB:
7184   //     ld  t1 = [bitinstr.addr]
7185   //     op  t2 = t1, [bitinstr.val]
7186   //     mov EAX = t1
7187   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7188   //     bz  newMBB
7189   //     fallthrough -->nextMBB
7190   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7191   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7192   MachineFunction::iterator MBBIter = MBB;
7193   ++MBBIter;
7194
7195   /// First build the CFG
7196   MachineFunction *F = MBB->getParent();
7197   MachineBasicBlock *thisMBB = MBB;
7198   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7199   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7200   F->insert(MBBIter, newMBB);
7201   F->insert(MBBIter, nextMBB);
7202
7203   // Move all successors to thisMBB to nextMBB
7204   nextMBB->transferSuccessors(thisMBB);
7205
7206   // Update thisMBB to fall through to newMBB
7207   thisMBB->addSuccessor(newMBB);
7208
7209   // newMBB jumps to itself and fall through to nextMBB
7210   newMBB->addSuccessor(nextMBB);
7211   newMBB->addSuccessor(newMBB);
7212
7213   // Insert instructions into newMBB based on incoming instruction
7214   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7215          "unexpected number of operands");
7216   DebugLoc dl = bInstr->getDebugLoc();
7217   MachineOperand& destOper = bInstr->getOperand(0);
7218   MachineOperand* argOpers[2 + X86AddrNumOperands];
7219   int numArgs = bInstr->getNumOperands() - 1;
7220   for (int i=0; i < numArgs; ++i)
7221     argOpers[i] = &bInstr->getOperand(i+1);
7222
7223   // x86 address has 4 operands: base, index, scale, and displacement
7224   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7225   int valArgIndx = lastAddrIndx + 1;
7226
7227   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7228   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7229   for (int i=0; i <= lastAddrIndx; ++i)
7230     (*MIB).addOperand(*argOpers[i]);
7231
7232   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7233   if (invSrc) {
7234     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7235   }
7236   else
7237     tt = t1;
7238
7239   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7240   assert((argOpers[valArgIndx]->isReg() ||
7241           argOpers[valArgIndx]->isImm()) &&
7242          "invalid operand");
7243   if (argOpers[valArgIndx]->isReg())
7244     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7245   else
7246     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7247   MIB.addReg(tt);
7248   (*MIB).addOperand(*argOpers[valArgIndx]);
7249
7250   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7251   MIB.addReg(t1);
7252
7253   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7254   for (int i=0; i <= lastAddrIndx; ++i)
7255     (*MIB).addOperand(*argOpers[i]);
7256   MIB.addReg(t2);
7257   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7258   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7259
7260   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7261   MIB.addReg(EAXreg);
7262
7263   // insert branch
7264   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7265
7266   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7267   return nextMBB;
7268 }
7269
7270 // private utility function:  64 bit atomics on 32 bit host.
7271 MachineBasicBlock *
7272 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7273                                                        MachineBasicBlock *MBB,
7274                                                        unsigned regOpcL,
7275                                                        unsigned regOpcH,
7276                                                        unsigned immOpcL,
7277                                                        unsigned immOpcH,
7278                                                        bool invSrc) const {
7279   // For the atomic bitwise operator, we generate
7280   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7281   //     ld t1,t2 = [bitinstr.addr]
7282   //   newMBB:
7283   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7284   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7285   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7286   //     mov ECX, EBX <- t5, t6
7287   //     mov EAX, EDX <- t1, t2
7288   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7289   //     mov t3, t4 <- EAX, EDX
7290   //     bz  newMBB
7291   //     result in out1, out2
7292   //     fallthrough -->nextMBB
7293
7294   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7295   const unsigned LoadOpc = X86::MOV32rm;
7296   const unsigned copyOpc = X86::MOV32rr;
7297   const unsigned NotOpc = X86::NOT32r;
7298   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7299   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7300   MachineFunction::iterator MBBIter = MBB;
7301   ++MBBIter;
7302
7303   /// First build the CFG
7304   MachineFunction *F = MBB->getParent();
7305   MachineBasicBlock *thisMBB = MBB;
7306   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7307   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7308   F->insert(MBBIter, newMBB);
7309   F->insert(MBBIter, nextMBB);
7310
7311   // Move all successors to thisMBB to nextMBB
7312   nextMBB->transferSuccessors(thisMBB);
7313
7314   // Update thisMBB to fall through to newMBB
7315   thisMBB->addSuccessor(newMBB);
7316
7317   // newMBB jumps to itself and fall through to nextMBB
7318   newMBB->addSuccessor(nextMBB);
7319   newMBB->addSuccessor(newMBB);
7320
7321   DebugLoc dl = bInstr->getDebugLoc();
7322   // Insert instructions into newMBB based on incoming instruction
7323   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7324   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7325          "unexpected number of operands");
7326   MachineOperand& dest1Oper = bInstr->getOperand(0);
7327   MachineOperand& dest2Oper = bInstr->getOperand(1);
7328   MachineOperand* argOpers[2 + X86AddrNumOperands];
7329   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7330     argOpers[i] = &bInstr->getOperand(i+2);
7331
7332   // x86 address has 4 operands: base, index, scale, and displacement
7333   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7334
7335   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7336   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7337   for (int i=0; i <= lastAddrIndx; ++i)
7338     (*MIB).addOperand(*argOpers[i]);
7339   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7340   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7341   // add 4 to displacement.
7342   for (int i=0; i <= lastAddrIndx-2; ++i)
7343     (*MIB).addOperand(*argOpers[i]);
7344   MachineOperand newOp3 = *(argOpers[3]);
7345   if (newOp3.isImm())
7346     newOp3.setImm(newOp3.getImm()+4);
7347   else
7348     newOp3.setOffset(newOp3.getOffset()+4);
7349   (*MIB).addOperand(newOp3);
7350   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7351
7352   // t3/4 are defined later, at the bottom of the loop
7353   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7354   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7355   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7356     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7357   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7358     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7359
7360   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7361   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7362   if (invSrc) {
7363     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7364     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7365   } else {
7366     tt1 = t1;
7367     tt2 = t2;
7368   }
7369
7370   int valArgIndx = lastAddrIndx + 1;
7371   assert((argOpers[valArgIndx]->isReg() ||
7372           argOpers[valArgIndx]->isImm()) &&
7373          "invalid operand");
7374   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7375   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7376   if (argOpers[valArgIndx]->isReg())
7377     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7378   else
7379     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7380   if (regOpcL != X86::MOV32rr)
7381     MIB.addReg(tt1);
7382   (*MIB).addOperand(*argOpers[valArgIndx]);
7383   assert(argOpers[valArgIndx + 1]->isReg() ==
7384          argOpers[valArgIndx]->isReg());
7385   assert(argOpers[valArgIndx + 1]->isImm() ==
7386          argOpers[valArgIndx]->isImm());
7387   if (argOpers[valArgIndx + 1]->isReg())
7388     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7389   else
7390     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7391   if (regOpcH != X86::MOV32rr)
7392     MIB.addReg(tt2);
7393   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7394
7395   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7396   MIB.addReg(t1);
7397   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7398   MIB.addReg(t2);
7399
7400   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7401   MIB.addReg(t5);
7402   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7403   MIB.addReg(t6);
7404
7405   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7406   for (int i=0; i <= lastAddrIndx; ++i)
7407     (*MIB).addOperand(*argOpers[i]);
7408
7409   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7410   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7411
7412   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7413   MIB.addReg(X86::EAX);
7414   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7415   MIB.addReg(X86::EDX);
7416
7417   // insert branch
7418   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7419
7420   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7421   return nextMBB;
7422 }
7423
7424 // private utility function
7425 MachineBasicBlock *
7426 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7427                                                       MachineBasicBlock *MBB,
7428                                                       unsigned cmovOpc) const {
7429   // For the atomic min/max operator, we generate
7430   //   thisMBB:
7431   //   newMBB:
7432   //     ld t1 = [min/max.addr]
7433   //     mov t2 = [min/max.val]
7434   //     cmp  t1, t2
7435   //     cmov[cond] t2 = t1
7436   //     mov EAX = t1
7437   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7438   //     bz   newMBB
7439   //     fallthrough -->nextMBB
7440   //
7441   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7442   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7443   MachineFunction::iterator MBBIter = MBB;
7444   ++MBBIter;
7445
7446   /// First build the CFG
7447   MachineFunction *F = MBB->getParent();
7448   MachineBasicBlock *thisMBB = MBB;
7449   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7450   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7451   F->insert(MBBIter, newMBB);
7452   F->insert(MBBIter, nextMBB);
7453
7454   // Move all successors to thisMBB to nextMBB
7455   nextMBB->transferSuccessors(thisMBB);
7456
7457   // Update thisMBB to fall through to newMBB
7458   thisMBB->addSuccessor(newMBB);
7459
7460   // newMBB jumps to newMBB and fall through to nextMBB
7461   newMBB->addSuccessor(nextMBB);
7462   newMBB->addSuccessor(newMBB);
7463
7464   DebugLoc dl = mInstr->getDebugLoc();
7465   // Insert instructions into newMBB based on incoming instruction
7466   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7467          "unexpected number of operands");
7468   MachineOperand& destOper = mInstr->getOperand(0);
7469   MachineOperand* argOpers[2 + X86AddrNumOperands];
7470   int numArgs = mInstr->getNumOperands() - 1;
7471   for (int i=0; i < numArgs; ++i)
7472     argOpers[i] = &mInstr->getOperand(i+1);
7473
7474   // x86 address has 4 operands: base, index, scale, and displacement
7475   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7476   int valArgIndx = lastAddrIndx + 1;
7477
7478   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7479   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7480   for (int i=0; i <= lastAddrIndx; ++i)
7481     (*MIB).addOperand(*argOpers[i]);
7482
7483   // We only support register and immediate values
7484   assert((argOpers[valArgIndx]->isReg() ||
7485           argOpers[valArgIndx]->isImm()) &&
7486          "invalid operand");
7487
7488   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7489   if (argOpers[valArgIndx]->isReg())
7490     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7491   else
7492     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7493   (*MIB).addOperand(*argOpers[valArgIndx]);
7494
7495   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7496   MIB.addReg(t1);
7497
7498   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7499   MIB.addReg(t1);
7500   MIB.addReg(t2);
7501
7502   // Generate movc
7503   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7504   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7505   MIB.addReg(t2);
7506   MIB.addReg(t1);
7507
7508   // Cmp and exchange if none has modified the memory location
7509   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7510   for (int i=0; i <= lastAddrIndx; ++i)
7511     (*MIB).addOperand(*argOpers[i]);
7512   MIB.addReg(t3);
7513   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7514   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7515
7516   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7517   MIB.addReg(X86::EAX);
7518
7519   // insert branch
7520   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7521
7522   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7523   return nextMBB;
7524 }
7525
7526
7527 MachineBasicBlock *
7528 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7529                                                MachineBasicBlock *BB) const {
7530   DebugLoc dl = MI->getDebugLoc();
7531   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7532   switch (MI->getOpcode()) {
7533   default: assert(false && "Unexpected instr type to insert");
7534   case X86::CMOV_V1I64:
7535   case X86::CMOV_FR32:
7536   case X86::CMOV_FR64:
7537   case X86::CMOV_V4F32:
7538   case X86::CMOV_V2F64:
7539   case X86::CMOV_V2I64: {
7540     // To "insert" a SELECT_CC instruction, we actually have to insert the
7541     // diamond control-flow pattern.  The incoming instruction knows the
7542     // destination vreg to set, the condition code register to branch on, the
7543     // true/false values to select between, and a branch opcode to use.
7544     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7545     MachineFunction::iterator It = BB;
7546     ++It;
7547
7548     //  thisMBB:
7549     //  ...
7550     //   TrueVal = ...
7551     //   cmpTY ccX, r1, r2
7552     //   bCC copy1MBB
7553     //   fallthrough --> copy0MBB
7554     MachineBasicBlock *thisMBB = BB;
7555     MachineFunction *F = BB->getParent();
7556     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7557     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7558     unsigned Opc =
7559       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7560     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7561     F->insert(It, copy0MBB);
7562     F->insert(It, sinkMBB);
7563     // Update machine-CFG edges by transferring all successors of the current
7564     // block to the new block which will contain the Phi node for the select.
7565     sinkMBB->transferSuccessors(BB);
7566
7567     // Add the true and fallthrough blocks as its successors.
7568     BB->addSuccessor(copy0MBB);
7569     BB->addSuccessor(sinkMBB);
7570
7571     //  copy0MBB:
7572     //   %FalseValue = ...
7573     //   # fallthrough to sinkMBB
7574     BB = copy0MBB;
7575
7576     // Update machine-CFG edges
7577     BB->addSuccessor(sinkMBB);
7578
7579     //  sinkMBB:
7580     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7581     //  ...
7582     BB = sinkMBB;
7583     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7584       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7585       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7586
7587     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7588     return BB;
7589   }
7590
7591   case X86::FP32_TO_INT16_IN_MEM:
7592   case X86::FP32_TO_INT32_IN_MEM:
7593   case X86::FP32_TO_INT64_IN_MEM:
7594   case X86::FP64_TO_INT16_IN_MEM:
7595   case X86::FP64_TO_INT32_IN_MEM:
7596   case X86::FP64_TO_INT64_IN_MEM:
7597   case X86::FP80_TO_INT16_IN_MEM:
7598   case X86::FP80_TO_INT32_IN_MEM:
7599   case X86::FP80_TO_INT64_IN_MEM: {
7600     // Change the floating point control register to use "round towards zero"
7601     // mode when truncating to an integer value.
7602     MachineFunction *F = BB->getParent();
7603     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7604     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7605
7606     // Load the old value of the high byte of the control word...
7607     unsigned OldCW =
7608       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7609     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7610                       CWFrameIdx);
7611
7612     // Set the high part to be round to zero...
7613     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7614       .addImm(0xC7F);
7615
7616     // Reload the modified control word now...
7617     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7618
7619     // Restore the memory image of control word to original value
7620     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7621       .addReg(OldCW);
7622
7623     // Get the X86 opcode to use.
7624     unsigned Opc;
7625     switch (MI->getOpcode()) {
7626     default: llvm_unreachable("illegal opcode!");
7627     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7628     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7629     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7630     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7631     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7632     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7633     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7634     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7635     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7636     }
7637
7638     X86AddressMode AM;
7639     MachineOperand &Op = MI->getOperand(0);
7640     if (Op.isReg()) {
7641       AM.BaseType = X86AddressMode::RegBase;
7642       AM.Base.Reg = Op.getReg();
7643     } else {
7644       AM.BaseType = X86AddressMode::FrameIndexBase;
7645       AM.Base.FrameIndex = Op.getIndex();
7646     }
7647     Op = MI->getOperand(1);
7648     if (Op.isImm())
7649       AM.Scale = Op.getImm();
7650     Op = MI->getOperand(2);
7651     if (Op.isImm())
7652       AM.IndexReg = Op.getImm();
7653     Op = MI->getOperand(3);
7654     if (Op.isGlobal()) {
7655       AM.GV = Op.getGlobal();
7656     } else {
7657       AM.Disp = Op.getImm();
7658     }
7659     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7660                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7661
7662     // Reload the original control word now.
7663     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7664
7665     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7666     return BB;
7667   }
7668   case X86::ATOMAND32:
7669     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7670                                                X86::AND32ri, X86::MOV32rm,
7671                                                X86::LCMPXCHG32, X86::MOV32rr,
7672                                                X86::NOT32r, X86::EAX,
7673                                                X86::GR32RegisterClass);
7674   case X86::ATOMOR32:
7675     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7676                                                X86::OR32ri, X86::MOV32rm,
7677                                                X86::LCMPXCHG32, X86::MOV32rr,
7678                                                X86::NOT32r, X86::EAX,
7679                                                X86::GR32RegisterClass);
7680   case X86::ATOMXOR32:
7681     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7682                                                X86::XOR32ri, X86::MOV32rm,
7683                                                X86::LCMPXCHG32, X86::MOV32rr,
7684                                                X86::NOT32r, X86::EAX,
7685                                                X86::GR32RegisterClass);
7686   case X86::ATOMNAND32:
7687     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7688                                                X86::AND32ri, X86::MOV32rm,
7689                                                X86::LCMPXCHG32, X86::MOV32rr,
7690                                                X86::NOT32r, X86::EAX,
7691                                                X86::GR32RegisterClass, true);
7692   case X86::ATOMMIN32:
7693     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7694   case X86::ATOMMAX32:
7695     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7696   case X86::ATOMUMIN32:
7697     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7698   case X86::ATOMUMAX32:
7699     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7700
7701   case X86::ATOMAND16:
7702     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7703                                                X86::AND16ri, X86::MOV16rm,
7704                                                X86::LCMPXCHG16, X86::MOV16rr,
7705                                                X86::NOT16r, X86::AX,
7706                                                X86::GR16RegisterClass);
7707   case X86::ATOMOR16:
7708     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7709                                                X86::OR16ri, X86::MOV16rm,
7710                                                X86::LCMPXCHG16, X86::MOV16rr,
7711                                                X86::NOT16r, X86::AX,
7712                                                X86::GR16RegisterClass);
7713   case X86::ATOMXOR16:
7714     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7715                                                X86::XOR16ri, X86::MOV16rm,
7716                                                X86::LCMPXCHG16, X86::MOV16rr,
7717                                                X86::NOT16r, X86::AX,
7718                                                X86::GR16RegisterClass);
7719   case X86::ATOMNAND16:
7720     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7721                                                X86::AND16ri, X86::MOV16rm,
7722                                                X86::LCMPXCHG16, X86::MOV16rr,
7723                                                X86::NOT16r, X86::AX,
7724                                                X86::GR16RegisterClass, true);
7725   case X86::ATOMMIN16:
7726     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7727   case X86::ATOMMAX16:
7728     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7729   case X86::ATOMUMIN16:
7730     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7731   case X86::ATOMUMAX16:
7732     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7733
7734   case X86::ATOMAND8:
7735     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7736                                                X86::AND8ri, X86::MOV8rm,
7737                                                X86::LCMPXCHG8, X86::MOV8rr,
7738                                                X86::NOT8r, X86::AL,
7739                                                X86::GR8RegisterClass);
7740   case X86::ATOMOR8:
7741     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7742                                                X86::OR8ri, X86::MOV8rm,
7743                                                X86::LCMPXCHG8, X86::MOV8rr,
7744                                                X86::NOT8r, X86::AL,
7745                                                X86::GR8RegisterClass);
7746   case X86::ATOMXOR8:
7747     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7748                                                X86::XOR8ri, X86::MOV8rm,
7749                                                X86::LCMPXCHG8, X86::MOV8rr,
7750                                                X86::NOT8r, X86::AL,
7751                                                X86::GR8RegisterClass);
7752   case X86::ATOMNAND8:
7753     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7754                                                X86::AND8ri, X86::MOV8rm,
7755                                                X86::LCMPXCHG8, X86::MOV8rr,
7756                                                X86::NOT8r, X86::AL,
7757                                                X86::GR8RegisterClass, true);
7758   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7759   // This group is for 64-bit host.
7760   case X86::ATOMAND64:
7761     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7762                                                X86::AND64ri32, X86::MOV64rm,
7763                                                X86::LCMPXCHG64, X86::MOV64rr,
7764                                                X86::NOT64r, X86::RAX,
7765                                                X86::GR64RegisterClass);
7766   case X86::ATOMOR64:
7767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7768                                                X86::OR64ri32, X86::MOV64rm,
7769                                                X86::LCMPXCHG64, X86::MOV64rr,
7770                                                X86::NOT64r, X86::RAX,
7771                                                X86::GR64RegisterClass);
7772   case X86::ATOMXOR64:
7773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7774                                                X86::XOR64ri32, X86::MOV64rm,
7775                                                X86::LCMPXCHG64, X86::MOV64rr,
7776                                                X86::NOT64r, X86::RAX,
7777                                                X86::GR64RegisterClass);
7778   case X86::ATOMNAND64:
7779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7780                                                X86::AND64ri32, X86::MOV64rm,
7781                                                X86::LCMPXCHG64, X86::MOV64rr,
7782                                                X86::NOT64r, X86::RAX,
7783                                                X86::GR64RegisterClass, true);
7784   case X86::ATOMMIN64:
7785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7786   case X86::ATOMMAX64:
7787     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7788   case X86::ATOMUMIN64:
7789     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7790   case X86::ATOMUMAX64:
7791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7792
7793   // This group does 64-bit operations on a 32-bit host.
7794   case X86::ATOMAND6432:
7795     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7796                                                X86::AND32rr, X86::AND32rr,
7797                                                X86::AND32ri, X86::AND32ri,
7798                                                false);
7799   case X86::ATOMOR6432:
7800     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7801                                                X86::OR32rr, X86::OR32rr,
7802                                                X86::OR32ri, X86::OR32ri,
7803                                                false);
7804   case X86::ATOMXOR6432:
7805     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7806                                                X86::XOR32rr, X86::XOR32rr,
7807                                                X86::XOR32ri, X86::XOR32ri,
7808                                                false);
7809   case X86::ATOMNAND6432:
7810     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7811                                                X86::AND32rr, X86::AND32rr,
7812                                                X86::AND32ri, X86::AND32ri,
7813                                                true);
7814   case X86::ATOMADD6432:
7815     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7816                                                X86::ADD32rr, X86::ADC32rr,
7817                                                X86::ADD32ri, X86::ADC32ri,
7818                                                false);
7819   case X86::ATOMSUB6432:
7820     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7821                                                X86::SUB32rr, X86::SBB32rr,
7822                                                X86::SUB32ri, X86::SBB32ri,
7823                                                false);
7824   case X86::ATOMSWAP6432:
7825     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7826                                                X86::MOV32rr, X86::MOV32rr,
7827                                                X86::MOV32ri, X86::MOV32ri,
7828                                                false);
7829   }
7830 }
7831
7832 //===----------------------------------------------------------------------===//
7833 //                           X86 Optimization Hooks
7834 //===----------------------------------------------------------------------===//
7835
7836 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7837                                                        const APInt &Mask,
7838                                                        APInt &KnownZero,
7839                                                        APInt &KnownOne,
7840                                                        const SelectionDAG &DAG,
7841                                                        unsigned Depth) const {
7842   unsigned Opc = Op.getOpcode();
7843   assert((Opc >= ISD::BUILTIN_OP_END ||
7844           Opc == ISD::INTRINSIC_WO_CHAIN ||
7845           Opc == ISD::INTRINSIC_W_CHAIN ||
7846           Opc == ISD::INTRINSIC_VOID) &&
7847          "Should use MaskedValueIsZero if you don't know whether Op"
7848          " is a target node!");
7849
7850   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7851   switch (Opc) {
7852   default: break;
7853   case X86ISD::ADD:
7854   case X86ISD::SUB:
7855   case X86ISD::SMUL:
7856   case X86ISD::UMUL:
7857   case X86ISD::INC:
7858   case X86ISD::DEC:
7859     // These nodes' second result is a boolean.
7860     if (Op.getResNo() == 0)
7861       break;
7862     // Fallthrough
7863   case X86ISD::SETCC:
7864     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7865                                        Mask.getBitWidth() - 1);
7866     break;
7867   }
7868 }
7869
7870 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7871 /// node is a GlobalAddress + offset.
7872 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7873                                        GlobalValue* &GA, int64_t &Offset) const{
7874   if (N->getOpcode() == X86ISD::Wrapper) {
7875     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7876       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7877       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7878       return true;
7879     }
7880   }
7881   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7882 }
7883
7884 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7885                                const TargetLowering &TLI) {
7886   GlobalValue *GV;
7887   int64_t Offset = 0;
7888   if (TLI.isGAPlusOffset(Base, GV, Offset))
7889     return (GV->getAlignment() >= N && (Offset % N) == 0);
7890   // DAG combine handles the stack object case.
7891   return false;
7892 }
7893
7894 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7895                                      MVT EVT, LoadSDNode *&LDBase,
7896                                      unsigned &LastLoadedElt,
7897                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7898                                      const TargetLowering &TLI) {
7899   LDBase = NULL;
7900   LastLoadedElt = -1U;
7901   for (unsigned i = 0; i < NumElems; ++i) {
7902     if (N->getMaskElt(i) < 0) {
7903       if (!LDBase)
7904         return false;
7905       continue;
7906     }
7907
7908     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7909     if (!Elt.getNode() ||
7910         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7911       return false;
7912     if (!LDBase) {
7913       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7914         return false;
7915       LDBase = cast<LoadSDNode>(Elt.getNode());
7916       LastLoadedElt = i;
7917       continue;
7918     }
7919     if (Elt.getOpcode() == ISD::UNDEF)
7920       continue;
7921
7922     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7923     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7924       return false;
7925     LastLoadedElt = i;
7926   }
7927   return true;
7928 }
7929
7930 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7931 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7932 /// if the load addresses are consecutive, non-overlapping, and in the right
7933 /// order.  In the case of v2i64, it will see if it can rewrite the
7934 /// shuffle to be an appropriate build vector so it can take advantage of
7935 // performBuildVectorCombine.
7936 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7937                                      const TargetLowering &TLI) {
7938   DebugLoc dl = N->getDebugLoc();
7939   MVT VT = N->getValueType(0);
7940   MVT EVT = VT.getVectorElementType();
7941   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7942   unsigned NumElems = VT.getVectorNumElements();
7943
7944   if (VT.getSizeInBits() != 128)
7945     return SDValue();
7946
7947   // Try to combine a vector_shuffle into a 128-bit load.
7948   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7949   LoadSDNode *LD = NULL;
7950   unsigned LastLoadedElt;
7951   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7952                                 MFI, TLI))
7953     return SDValue();
7954
7955   if (LastLoadedElt == NumElems - 1) {
7956     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7957       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7958                          LD->getSrcValue(), LD->getSrcValueOffset(),
7959                          LD->isVolatile());
7960     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7961                        LD->getSrcValue(), LD->getSrcValueOffset(),
7962                        LD->isVolatile(), LD->getAlignment());
7963   } else if (NumElems == 4 && LastLoadedElt == 1) {
7964     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7965     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7966     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7967     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
7968   }
7969   return SDValue();
7970 }
7971
7972 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7973 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7974                                     const X86Subtarget *Subtarget) {
7975   DebugLoc DL = N->getDebugLoc();
7976   SDValue Cond = N->getOperand(0);
7977   // Get the LHS/RHS of the select.
7978   SDValue LHS = N->getOperand(1);
7979   SDValue RHS = N->getOperand(2);
7980
7981   // If we have SSE[12] support, try to form min/max nodes.
7982   if (Subtarget->hasSSE2() &&
7983       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
7984       Cond.getOpcode() == ISD::SETCC) {
7985     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7986
7987     unsigned Opcode = 0;
7988     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7989       switch (CC) {
7990       default: break;
7991       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7992       case ISD::SETULE:
7993       case ISD::SETLE:
7994         if (!UnsafeFPMath) break;
7995         // FALL THROUGH.
7996       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7997       case ISD::SETLT:
7998         Opcode = X86ISD::FMIN;
7999         break;
8000
8001       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8002       case ISD::SETUGT:
8003       case ISD::SETGT:
8004         if (!UnsafeFPMath) break;
8005         // FALL THROUGH.
8006       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8007       case ISD::SETGE:
8008         Opcode = X86ISD::FMAX;
8009         break;
8010       }
8011     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8012       switch (CC) {
8013       default: break;
8014       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8015       case ISD::SETUGT:
8016       case ISD::SETGT:
8017         if (!UnsafeFPMath) break;
8018         // FALL THROUGH.
8019       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8020       case ISD::SETGE:
8021         Opcode = X86ISD::FMIN;
8022         break;
8023
8024       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8025       case ISD::SETULE:
8026       case ISD::SETLE:
8027         if (!UnsafeFPMath) break;
8028         // FALL THROUGH.
8029       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8030       case ISD::SETLT:
8031         Opcode = X86ISD::FMAX;
8032         break;
8033       }
8034     }
8035
8036     if (Opcode)
8037       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8038   }
8039
8040   // If this is a select between two integer constants, try to do some
8041   // optimizations.
8042   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8043     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8044       // Don't do this for crazy integer types.
8045       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8046         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8047         // so that TrueC (the true value) is larger than FalseC.
8048         bool NeedsCondInvert = false;
8049
8050         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8051             // Efficiently invertible.
8052             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8053              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8054               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8055           NeedsCondInvert = true;
8056           std::swap(TrueC, FalseC);
8057         }
8058
8059         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8060         if (FalseC->getAPIntValue() == 0 &&
8061             TrueC->getAPIntValue().isPowerOf2()) {
8062           if (NeedsCondInvert) // Invert the condition if needed.
8063             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8064                                DAG.getConstant(1, Cond.getValueType()));
8065
8066           // Zero extend the condition if needed.
8067           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8068
8069           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8070           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8071                              DAG.getConstant(ShAmt, MVT::i8));
8072         }
8073
8074         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8075         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8076           if (NeedsCondInvert) // Invert the condition if needed.
8077             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8078                                DAG.getConstant(1, Cond.getValueType()));
8079
8080           // Zero extend the condition if needed.
8081           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8082                              FalseC->getValueType(0), Cond);
8083           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8084                              SDValue(FalseC, 0));
8085         }
8086
8087         // Optimize cases that will turn into an LEA instruction.  This requires
8088         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8089         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8090           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8091           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8092
8093           bool isFastMultiplier = false;
8094           if (Diff < 10) {
8095             switch ((unsigned char)Diff) {
8096               default: break;
8097               case 1:  // result = add base, cond
8098               case 2:  // result = lea base(    , cond*2)
8099               case 3:  // result = lea base(cond, cond*2)
8100               case 4:  // result = lea base(    , cond*4)
8101               case 5:  // result = lea base(cond, cond*4)
8102               case 8:  // result = lea base(    , cond*8)
8103               case 9:  // result = lea base(cond, cond*8)
8104                 isFastMultiplier = true;
8105                 break;
8106             }
8107           }
8108
8109           if (isFastMultiplier) {
8110             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8111             if (NeedsCondInvert) // Invert the condition if needed.
8112               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8113                                  DAG.getConstant(1, Cond.getValueType()));
8114
8115             // Zero extend the condition if needed.
8116             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8117                                Cond);
8118             // Scale the condition by the difference.
8119             if (Diff != 1)
8120               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8121                                  DAG.getConstant(Diff, Cond.getValueType()));
8122
8123             // Add the base if non-zero.
8124             if (FalseC->getAPIntValue() != 0)
8125               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8126                                  SDValue(FalseC, 0));
8127             return Cond;
8128           }
8129         }
8130       }
8131   }
8132
8133   return SDValue();
8134 }
8135
8136 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8137 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8138                                   TargetLowering::DAGCombinerInfo &DCI) {
8139   DebugLoc DL = N->getDebugLoc();
8140
8141   // If the flag operand isn't dead, don't touch this CMOV.
8142   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8143     return SDValue();
8144
8145   // If this is a select between two integer constants, try to do some
8146   // optimizations.  Note that the operands are ordered the opposite of SELECT
8147   // operands.
8148   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8149     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8150       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8151       // larger than FalseC (the false value).
8152       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8153
8154       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8155         CC = X86::GetOppositeBranchCondition(CC);
8156         std::swap(TrueC, FalseC);
8157       }
8158
8159       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8160       // This is efficient for any integer data type (including i8/i16) and
8161       // shift amount.
8162       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8163         SDValue Cond = N->getOperand(3);
8164         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8165                            DAG.getConstant(CC, MVT::i8), Cond);
8166
8167         // Zero extend the condition if needed.
8168         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8169
8170         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8171         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8172                            DAG.getConstant(ShAmt, MVT::i8));
8173         if (N->getNumValues() == 2)  // Dead flag value?
8174           return DCI.CombineTo(N, Cond, SDValue());
8175         return Cond;
8176       }
8177
8178       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8179       // for any integer data type, including i8/i16.
8180       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8181         SDValue Cond = N->getOperand(3);
8182         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8183                            DAG.getConstant(CC, MVT::i8), Cond);
8184
8185         // Zero extend the condition if needed.
8186         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8187                            FalseC->getValueType(0), Cond);
8188         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8189                            SDValue(FalseC, 0));
8190
8191         if (N->getNumValues() == 2)  // Dead flag value?
8192           return DCI.CombineTo(N, Cond, SDValue());
8193         return Cond;
8194       }
8195
8196       // Optimize cases that will turn into an LEA instruction.  This requires
8197       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8198       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8199         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8200         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8201
8202         bool isFastMultiplier = false;
8203         if (Diff < 10) {
8204           switch ((unsigned char)Diff) {
8205           default: break;
8206           case 1:  // result = add base, cond
8207           case 2:  // result = lea base(    , cond*2)
8208           case 3:  // result = lea base(cond, cond*2)
8209           case 4:  // result = lea base(    , cond*4)
8210           case 5:  // result = lea base(cond, cond*4)
8211           case 8:  // result = lea base(    , cond*8)
8212           case 9:  // result = lea base(cond, cond*8)
8213             isFastMultiplier = true;
8214             break;
8215           }
8216         }
8217
8218         if (isFastMultiplier) {
8219           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8220           SDValue Cond = N->getOperand(3);
8221           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8222                              DAG.getConstant(CC, MVT::i8), Cond);
8223           // Zero extend the condition if needed.
8224           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8225                              Cond);
8226           // Scale the condition by the difference.
8227           if (Diff != 1)
8228             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8229                                DAG.getConstant(Diff, Cond.getValueType()));
8230
8231           // Add the base if non-zero.
8232           if (FalseC->getAPIntValue() != 0)
8233             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8234                                SDValue(FalseC, 0));
8235           if (N->getNumValues() == 2)  // Dead flag value?
8236             return DCI.CombineTo(N, Cond, SDValue());
8237           return Cond;
8238         }
8239       }
8240     }
8241   }
8242   return SDValue();
8243 }
8244
8245
8246 /// PerformMulCombine - Optimize a single multiply with constant into two
8247 /// in order to implement it with two cheaper instructions, e.g.
8248 /// LEA + SHL, LEA + LEA.
8249 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8250                                  TargetLowering::DAGCombinerInfo &DCI) {
8251   if (DAG.getMachineFunction().
8252       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8253     return SDValue();
8254
8255   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8256     return SDValue();
8257
8258   MVT VT = N->getValueType(0);
8259   if (VT != MVT::i64)
8260     return SDValue();
8261
8262   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8263   if (!C)
8264     return SDValue();
8265   uint64_t MulAmt = C->getZExtValue();
8266   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8267     return SDValue();
8268
8269   uint64_t MulAmt1 = 0;
8270   uint64_t MulAmt2 = 0;
8271   if ((MulAmt % 9) == 0) {
8272     MulAmt1 = 9;
8273     MulAmt2 = MulAmt / 9;
8274   } else if ((MulAmt % 5) == 0) {
8275     MulAmt1 = 5;
8276     MulAmt2 = MulAmt / 5;
8277   } else if ((MulAmt % 3) == 0) {
8278     MulAmt1 = 3;
8279     MulAmt2 = MulAmt / 3;
8280   }
8281   if (MulAmt2 &&
8282       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8283     DebugLoc DL = N->getDebugLoc();
8284
8285     if (isPowerOf2_64(MulAmt2) &&
8286         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8287       // If second multiplifer is pow2, issue it first. We want the multiply by
8288       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8289       // is an add.
8290       std::swap(MulAmt1, MulAmt2);
8291
8292     SDValue NewMul;
8293     if (isPowerOf2_64(MulAmt1))
8294       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8295                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8296     else
8297       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8298                            DAG.getConstant(MulAmt1, VT));
8299
8300     if (isPowerOf2_64(MulAmt2))
8301       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8302                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8303     else
8304       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8305                            DAG.getConstant(MulAmt2, VT));
8306
8307     // Do not add new nodes to DAG combiner worklist.
8308     DCI.CombineTo(N, NewMul, false);
8309   }
8310   return SDValue();
8311 }
8312
8313
8314 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8315 ///                       when possible.
8316 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8317                                    const X86Subtarget *Subtarget) {
8318   // On X86 with SSE2 support, we can transform this to a vector shift if
8319   // all elements are shifted by the same amount.  We can't do this in legalize
8320   // because the a constant vector is typically transformed to a constant pool
8321   // so we have no knowledge of the shift amount.
8322   if (!Subtarget->hasSSE2())
8323     return SDValue();
8324
8325   MVT VT = N->getValueType(0);
8326   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8327     return SDValue();
8328
8329   SDValue ShAmtOp = N->getOperand(1);
8330   MVT EltVT = VT.getVectorElementType();
8331   DebugLoc DL = N->getDebugLoc();
8332   SDValue BaseShAmt;
8333   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8334     unsigned NumElts = VT.getVectorNumElements();
8335     unsigned i = 0;
8336     for (; i != NumElts; ++i) {
8337       SDValue Arg = ShAmtOp.getOperand(i);
8338       if (Arg.getOpcode() == ISD::UNDEF) continue;
8339       BaseShAmt = Arg;
8340       break;
8341     }
8342     for (; i != NumElts; ++i) {
8343       SDValue Arg = ShAmtOp.getOperand(i);
8344       if (Arg.getOpcode() == ISD::UNDEF) continue;
8345       if (Arg != BaseShAmt) {
8346         return SDValue();
8347       }
8348     }
8349   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8350              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8351     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8352                             DAG.getIntPtrConstant(0));
8353   } else
8354     return SDValue();
8355
8356   if (EltVT.bitsGT(MVT::i32))
8357     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8358   else if (EltVT.bitsLT(MVT::i32))
8359     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8360
8361   // The shift amount is identical so we can do a vector shift.
8362   SDValue  ValOp = N->getOperand(0);
8363   switch (N->getOpcode()) {
8364   default:
8365     llvm_unreachable("Unknown shift opcode!");
8366     break;
8367   case ISD::SHL:
8368     if (VT == MVT::v2i64)
8369       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8370                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8371                          ValOp, BaseShAmt);
8372     if (VT == MVT::v4i32)
8373       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8374                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8375                          ValOp, BaseShAmt);
8376     if (VT == MVT::v8i16)
8377       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8378                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8379                          ValOp, BaseShAmt);
8380     break;
8381   case ISD::SRA:
8382     if (VT == MVT::v4i32)
8383       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8384                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8385                          ValOp, BaseShAmt);
8386     if (VT == MVT::v8i16)
8387       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8388                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8389                          ValOp, BaseShAmt);
8390     break;
8391   case ISD::SRL:
8392     if (VT == MVT::v2i64)
8393       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8394                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8395                          ValOp, BaseShAmt);
8396     if (VT == MVT::v4i32)
8397       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8398                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8399                          ValOp, BaseShAmt);
8400     if (VT ==  MVT::v8i16)
8401       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8402                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8403                          ValOp, BaseShAmt);
8404     break;
8405   }
8406   return SDValue();
8407 }
8408
8409 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8410 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8411                                    const X86Subtarget *Subtarget) {
8412   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8413   // the FP state in cases where an emms may be missing.
8414   // A preferable solution to the general problem is to figure out the right
8415   // places to insert EMMS.  This qualifies as a quick hack.
8416
8417   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8418   StoreSDNode *St = cast<StoreSDNode>(N);
8419   MVT VT = St->getValue().getValueType();
8420   if (VT.getSizeInBits() != 64)
8421     return SDValue();
8422
8423   const Function *F = DAG.getMachineFunction().getFunction();
8424   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8425   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8426     && Subtarget->hasSSE2();
8427   if ((VT.isVector() ||
8428        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8429       isa<LoadSDNode>(St->getValue()) &&
8430       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8431       St->getChain().hasOneUse() && !St->isVolatile()) {
8432     SDNode* LdVal = St->getValue().getNode();
8433     LoadSDNode *Ld = 0;
8434     int TokenFactorIndex = -1;
8435     SmallVector<SDValue, 8> Ops;
8436     SDNode* ChainVal = St->getChain().getNode();
8437     // Must be a store of a load.  We currently handle two cases:  the load
8438     // is a direct child, and it's under an intervening TokenFactor.  It is
8439     // possible to dig deeper under nested TokenFactors.
8440     if (ChainVal == LdVal)
8441       Ld = cast<LoadSDNode>(St->getChain());
8442     else if (St->getValue().hasOneUse() &&
8443              ChainVal->getOpcode() == ISD::TokenFactor) {
8444       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8445         if (ChainVal->getOperand(i).getNode() == LdVal) {
8446           TokenFactorIndex = i;
8447           Ld = cast<LoadSDNode>(St->getValue());
8448         } else
8449           Ops.push_back(ChainVal->getOperand(i));
8450       }
8451     }
8452
8453     if (!Ld || !ISD::isNormalLoad(Ld))
8454       return SDValue();
8455
8456     // If this is not the MMX case, i.e. we are just turning i64 load/store
8457     // into f64 load/store, avoid the transformation if there are multiple
8458     // uses of the loaded value.
8459     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8460       return SDValue();
8461
8462     DebugLoc LdDL = Ld->getDebugLoc();
8463     DebugLoc StDL = N->getDebugLoc();
8464     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8465     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8466     // pair instead.
8467     if (Subtarget->is64Bit() || F64IsLegal) {
8468       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8469       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8470                                   Ld->getBasePtr(), Ld->getSrcValue(),
8471                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8472                                   Ld->getAlignment());
8473       SDValue NewChain = NewLd.getValue(1);
8474       if (TokenFactorIndex != -1) {
8475         Ops.push_back(NewChain);
8476         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8477                                Ops.size());
8478       }
8479       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8480                           St->getSrcValue(), St->getSrcValueOffset(),
8481                           St->isVolatile(), St->getAlignment());
8482     }
8483
8484     // Otherwise, lower to two pairs of 32-bit loads / stores.
8485     SDValue LoAddr = Ld->getBasePtr();
8486     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8487                                  DAG.getConstant(4, MVT::i32));
8488
8489     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8490                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8491                                Ld->isVolatile(), Ld->getAlignment());
8492     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8493                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8494                                Ld->isVolatile(),
8495                                MinAlign(Ld->getAlignment(), 4));
8496
8497     SDValue NewChain = LoLd.getValue(1);
8498     if (TokenFactorIndex != -1) {
8499       Ops.push_back(LoLd);
8500       Ops.push_back(HiLd);
8501       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8502                              Ops.size());
8503     }
8504
8505     LoAddr = St->getBasePtr();
8506     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8507                          DAG.getConstant(4, MVT::i32));
8508
8509     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8510                                 St->getSrcValue(), St->getSrcValueOffset(),
8511                                 St->isVolatile(), St->getAlignment());
8512     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8513                                 St->getSrcValue(),
8514                                 St->getSrcValueOffset() + 4,
8515                                 St->isVolatile(),
8516                                 MinAlign(St->getAlignment(), 4));
8517     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8518   }
8519   return SDValue();
8520 }
8521
8522 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8523 /// X86ISD::FXOR nodes.
8524 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8525   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8526   // F[X]OR(0.0, x) -> x
8527   // F[X]OR(x, 0.0) -> x
8528   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8529     if (C->getValueAPF().isPosZero())
8530       return N->getOperand(1);
8531   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8532     if (C->getValueAPF().isPosZero())
8533       return N->getOperand(0);
8534   return SDValue();
8535 }
8536
8537 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8538 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8539   // FAND(0.0, x) -> 0.0
8540   // FAND(x, 0.0) -> 0.0
8541   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8542     if (C->getValueAPF().isPosZero())
8543       return N->getOperand(0);
8544   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8545     if (C->getValueAPF().isPosZero())
8546       return N->getOperand(1);
8547   return SDValue();
8548 }
8549
8550 static SDValue PerformBTCombine(SDNode *N,
8551                                 SelectionDAG &DAG,
8552                                 TargetLowering::DAGCombinerInfo &DCI) {
8553   // BT ignores high bits in the bit index operand.
8554   SDValue Op1 = N->getOperand(1);
8555   if (Op1.hasOneUse()) {
8556     unsigned BitWidth = Op1.getValueSizeInBits();
8557     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8558     APInt KnownZero, KnownOne;
8559     TargetLowering::TargetLoweringOpt TLO(DAG);
8560     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8561     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8562         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8563       DCI.CommitTargetLoweringOpt(TLO);
8564   }
8565   return SDValue();
8566 }
8567
8568 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8569   SDValue Op = N->getOperand(0);
8570   if (Op.getOpcode() == ISD::BIT_CONVERT)
8571     Op = Op.getOperand(0);
8572   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8573   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8574       VT.getVectorElementType().getSizeInBits() ==
8575       OpVT.getVectorElementType().getSizeInBits()) {
8576     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8577   }
8578   return SDValue();
8579 }
8580
8581 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8582 // Locked instructions, in turn, have implicit fence semantics (all memory
8583 // operations are flushed before issuing the locked instruction, and the
8584 // are not buffered), so we can fold away the common pattern of
8585 // fence-atomic-fence.
8586 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8587   SDValue atomic = N->getOperand(0);
8588   switch (atomic.getOpcode()) {
8589     case ISD::ATOMIC_CMP_SWAP:
8590     case ISD::ATOMIC_SWAP:
8591     case ISD::ATOMIC_LOAD_ADD:
8592     case ISD::ATOMIC_LOAD_SUB:
8593     case ISD::ATOMIC_LOAD_AND:
8594     case ISD::ATOMIC_LOAD_OR:
8595     case ISD::ATOMIC_LOAD_XOR:
8596     case ISD::ATOMIC_LOAD_NAND:
8597     case ISD::ATOMIC_LOAD_MIN:
8598     case ISD::ATOMIC_LOAD_MAX:
8599     case ISD::ATOMIC_LOAD_UMIN:
8600     case ISD::ATOMIC_LOAD_UMAX:
8601       break;
8602     default:
8603       return SDValue();
8604   }
8605
8606   SDValue fence = atomic.getOperand(0);
8607   if (fence.getOpcode() != ISD::MEMBARRIER)
8608     return SDValue();
8609
8610   switch (atomic.getOpcode()) {
8611     case ISD::ATOMIC_CMP_SWAP:
8612       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8613                                     atomic.getOperand(1), atomic.getOperand(2),
8614                                     atomic.getOperand(3));
8615     case ISD::ATOMIC_SWAP:
8616     case ISD::ATOMIC_LOAD_ADD:
8617     case ISD::ATOMIC_LOAD_SUB:
8618     case ISD::ATOMIC_LOAD_AND:
8619     case ISD::ATOMIC_LOAD_OR:
8620     case ISD::ATOMIC_LOAD_XOR:
8621     case ISD::ATOMIC_LOAD_NAND:
8622     case ISD::ATOMIC_LOAD_MIN:
8623     case ISD::ATOMIC_LOAD_MAX:
8624     case ISD::ATOMIC_LOAD_UMIN:
8625     case ISD::ATOMIC_LOAD_UMAX:
8626       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8627                                     atomic.getOperand(1), atomic.getOperand(2));
8628     default:
8629       return SDValue();
8630   }
8631 }
8632
8633 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8634                                              DAGCombinerInfo &DCI) const {
8635   SelectionDAG &DAG = DCI.DAG;
8636   switch (N->getOpcode()) {
8637   default: break;
8638   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8639   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8640   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8641   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8642   case ISD::SHL:
8643   case ISD::SRA:
8644   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8645   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8646   case X86ISD::FXOR:
8647   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8648   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8649   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8650   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8651   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8652   }
8653
8654   return SDValue();
8655 }
8656
8657 //===----------------------------------------------------------------------===//
8658 //                           X86 Inline Assembly Support
8659 //===----------------------------------------------------------------------===//
8660
8661 /// getConstraintType - Given a constraint letter, return the type of
8662 /// constraint it is for this target.
8663 X86TargetLowering::ConstraintType
8664 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8665   if (Constraint.size() == 1) {
8666     switch (Constraint[0]) {
8667     case 'A':
8668       return C_Register;
8669     case 'f':
8670     case 'r':
8671     case 'R':
8672     case 'l':
8673     case 'q':
8674     case 'Q':
8675     case 'x':
8676     case 'y':
8677     case 'Y':
8678       return C_RegisterClass;
8679     case 'e':
8680     case 'Z':
8681       return C_Other;
8682     default:
8683       break;
8684     }
8685   }
8686   return TargetLowering::getConstraintType(Constraint);
8687 }
8688
8689 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8690 /// with another that has more specific requirements based on the type of the
8691 /// corresponding operand.
8692 const char *X86TargetLowering::
8693 LowerXConstraint(MVT ConstraintVT) const {
8694   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8695   // 'f' like normal targets.
8696   if (ConstraintVT.isFloatingPoint()) {
8697     if (Subtarget->hasSSE2())
8698       return "Y";
8699     if (Subtarget->hasSSE1())
8700       return "x";
8701   }
8702
8703   return TargetLowering::LowerXConstraint(ConstraintVT);
8704 }
8705
8706 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8707 /// vector.  If it is invalid, don't add anything to Ops.
8708 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8709                                                      char Constraint,
8710                                                      bool hasMemory,
8711                                                      std::vector<SDValue>&Ops,
8712                                                      SelectionDAG &DAG) const {
8713   SDValue Result(0, 0);
8714
8715   switch (Constraint) {
8716   default: break;
8717   case 'I':
8718     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8719       if (C->getZExtValue() <= 31) {
8720         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8721         break;
8722       }
8723     }
8724     return;
8725   case 'J':
8726     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8727       if (C->getZExtValue() <= 63) {
8728         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8729         break;
8730       }
8731     }
8732     return;
8733   case 'K':
8734     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8735       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8736         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8737         break;
8738       }
8739     }
8740     return;
8741   case 'N':
8742     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8743       if (C->getZExtValue() <= 255) {
8744         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8745         break;
8746       }
8747     }
8748     return;
8749   case 'e': {
8750     // 32-bit signed value
8751     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8752       const ConstantInt *CI = C->getConstantIntValue();
8753       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8754         // Widen to 64 bits here to get it sign extended.
8755         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8756         break;
8757       }
8758     // FIXME gcc accepts some relocatable values here too, but only in certain
8759     // memory models; it's complicated.
8760     }
8761     return;
8762   }
8763   case 'Z': {
8764     // 32-bit unsigned value
8765     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8766       const ConstantInt *CI = C->getConstantIntValue();
8767       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8768         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8769         break;
8770       }
8771     }
8772     // FIXME gcc accepts some relocatable values here too, but only in certain
8773     // memory models; it's complicated.
8774     return;
8775   }
8776   case 'i': {
8777     // Literal immediates are always ok.
8778     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8779       // Widen to 64 bits here to get it sign extended.
8780       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8781       break;
8782     }
8783
8784     // If we are in non-pic codegen mode, we allow the address of a global (with
8785     // an optional displacement) to be used with 'i'.
8786     GlobalAddressSDNode *GA = 0;
8787     int64_t Offset = 0;
8788
8789     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8790     while (1) {
8791       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8792         Offset += GA->getOffset();
8793         break;
8794       } else if (Op.getOpcode() == ISD::ADD) {
8795         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8796           Offset += C->getZExtValue();
8797           Op = Op.getOperand(0);
8798           continue;
8799         }
8800       } else if (Op.getOpcode() == ISD::SUB) {
8801         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8802           Offset += -C->getZExtValue();
8803           Op = Op.getOperand(0);
8804           continue;
8805         }
8806       }
8807
8808       // Otherwise, this isn't something we can handle, reject it.
8809       return;
8810     }
8811
8812     GlobalValue *GV = GA->getGlobal();
8813     // If we require an extra load to get this address, as in PIC mode, we
8814     // can't accept it.
8815     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
8816                                                         getTargetMachine())))
8817       return;
8818
8819     if (hasMemory)
8820       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
8821     else
8822       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
8823     Result = Op;
8824     break;
8825   }
8826   }
8827
8828   if (Result.getNode()) {
8829     Ops.push_back(Result);
8830     return;
8831   }
8832   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8833                                                       Ops, DAG);
8834 }
8835
8836 std::vector<unsigned> X86TargetLowering::
8837 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8838                                   MVT VT) const {
8839   if (Constraint.size() == 1) {
8840     // FIXME: not handling fp-stack yet!
8841     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8842     default: break;  // Unknown constraint letter
8843     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8844     case 'Q':   // Q_REGS
8845       if (VT == MVT::i32)
8846         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8847       else if (VT == MVT::i16)
8848         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8849       else if (VT == MVT::i8)
8850         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8851       else if (VT == MVT::i64)
8852         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8853       break;
8854     }
8855   }
8856
8857   return std::vector<unsigned>();
8858 }
8859
8860 std::pair<unsigned, const TargetRegisterClass*>
8861 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8862                                                 MVT VT) const {
8863   // First, see if this is a constraint that directly corresponds to an LLVM
8864   // register class.
8865   if (Constraint.size() == 1) {
8866     // GCC Constraint Letters
8867     switch (Constraint[0]) {
8868     default: break;
8869     case 'r':   // GENERAL_REGS
8870     case 'R':   // LEGACY_REGS
8871     case 'l':   // INDEX_REGS
8872       if (VT == MVT::i8)
8873         return std::make_pair(0U, X86::GR8RegisterClass);
8874       if (VT == MVT::i16)
8875         return std::make_pair(0U, X86::GR16RegisterClass);
8876       if (VT == MVT::i32 || !Subtarget->is64Bit())
8877         return std::make_pair(0U, X86::GR32RegisterClass);
8878       return std::make_pair(0U, X86::GR64RegisterClass);
8879     case 'f':  // FP Stack registers.
8880       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8881       // value to the correct fpstack register class.
8882       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8883         return std::make_pair(0U, X86::RFP32RegisterClass);
8884       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8885         return std::make_pair(0U, X86::RFP64RegisterClass);
8886       return std::make_pair(0U, X86::RFP80RegisterClass);
8887     case 'y':   // MMX_REGS if MMX allowed.
8888       if (!Subtarget->hasMMX()) break;
8889       return std::make_pair(0U, X86::VR64RegisterClass);
8890     case 'Y':   // SSE_REGS if SSE2 allowed
8891       if (!Subtarget->hasSSE2()) break;
8892       // FALL THROUGH.
8893     case 'x':   // SSE_REGS if SSE1 allowed
8894       if (!Subtarget->hasSSE1()) break;
8895
8896       switch (VT.getSimpleVT()) {
8897       default: break;
8898       // Scalar SSE types.
8899       case MVT::f32:
8900       case MVT::i32:
8901         return std::make_pair(0U, X86::FR32RegisterClass);
8902       case MVT::f64:
8903       case MVT::i64:
8904         return std::make_pair(0U, X86::FR64RegisterClass);
8905       // Vector types.
8906       case MVT::v16i8:
8907       case MVT::v8i16:
8908       case MVT::v4i32:
8909       case MVT::v2i64:
8910       case MVT::v4f32:
8911       case MVT::v2f64:
8912         return std::make_pair(0U, X86::VR128RegisterClass);
8913       }
8914       break;
8915     }
8916   }
8917
8918   // Use the default implementation in TargetLowering to convert the register
8919   // constraint into a member of a register class.
8920   std::pair<unsigned, const TargetRegisterClass*> Res;
8921   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8922
8923   // Not found as a standard register?
8924   if (Res.second == 0) {
8925     // GCC calls "st(0)" just plain "st".
8926     if (StringsEqualNoCase("{st}", Constraint)) {
8927       Res.first = X86::ST0;
8928       Res.second = X86::RFP80RegisterClass;
8929     }
8930     // 'A' means EAX + EDX.
8931     if (Constraint == "A") {
8932       Res.first = X86::EAX;
8933       Res.second = X86::GRADRegisterClass;
8934     }
8935     return Res;
8936   }
8937
8938   // Otherwise, check to see if this is a register class of the wrong value
8939   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8940   // turn into {ax},{dx}.
8941   if (Res.second->hasType(VT))
8942     return Res;   // Correct type already, nothing to do.
8943
8944   // All of the single-register GCC register classes map their values onto
8945   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8946   // really want an 8-bit or 32-bit register, map to the appropriate register
8947   // class and return the appropriate register.
8948   if (Res.second == X86::GR16RegisterClass) {
8949     if (VT == MVT::i8) {
8950       unsigned DestReg = 0;
8951       switch (Res.first) {
8952       default: break;
8953       case X86::AX: DestReg = X86::AL; break;
8954       case X86::DX: DestReg = X86::DL; break;
8955       case X86::CX: DestReg = X86::CL; break;
8956       case X86::BX: DestReg = X86::BL; break;
8957       }
8958       if (DestReg) {
8959         Res.first = DestReg;
8960         Res.second = X86::GR8RegisterClass;
8961       }
8962     } else if (VT == MVT::i32) {
8963       unsigned DestReg = 0;
8964       switch (Res.first) {
8965       default: break;
8966       case X86::AX: DestReg = X86::EAX; break;
8967       case X86::DX: DestReg = X86::EDX; break;
8968       case X86::CX: DestReg = X86::ECX; break;
8969       case X86::BX: DestReg = X86::EBX; break;
8970       case X86::SI: DestReg = X86::ESI; break;
8971       case X86::DI: DestReg = X86::EDI; break;
8972       case X86::BP: DestReg = X86::EBP; break;
8973       case X86::SP: DestReg = X86::ESP; break;
8974       }
8975       if (DestReg) {
8976         Res.first = DestReg;
8977         Res.second = X86::GR32RegisterClass;
8978       }
8979     } else if (VT == MVT::i64) {
8980       unsigned DestReg = 0;
8981       switch (Res.first) {
8982       default: break;
8983       case X86::AX: DestReg = X86::RAX; break;
8984       case X86::DX: DestReg = X86::RDX; break;
8985       case X86::CX: DestReg = X86::RCX; break;
8986       case X86::BX: DestReg = X86::RBX; break;
8987       case X86::SI: DestReg = X86::RSI; break;
8988       case X86::DI: DestReg = X86::RDI; break;
8989       case X86::BP: DestReg = X86::RBP; break;
8990       case X86::SP: DestReg = X86::RSP; break;
8991       }
8992       if (DestReg) {
8993         Res.first = DestReg;
8994         Res.second = X86::GR64RegisterClass;
8995       }
8996     }
8997   } else if (Res.second == X86::FR32RegisterClass ||
8998              Res.second == X86::FR64RegisterClass ||
8999              Res.second == X86::VR128RegisterClass) {
9000     // Handle references to XMM physical registers that got mapped into the
9001     // wrong class.  This can happen with constraints like {xmm0} where the
9002     // target independent register mapper will just pick the first match it can
9003     // find, ignoring the required type.
9004     if (VT == MVT::f32)
9005       Res.second = X86::FR32RegisterClass;
9006     else if (VT == MVT::f64)
9007       Res.second = X86::FR64RegisterClass;
9008     else if (X86::VR128RegisterClass->hasType(VT))
9009       Res.second = X86::VR128RegisterClass;
9010   }
9011
9012   return Res;
9013 }
9014
9015 //===----------------------------------------------------------------------===//
9016 //                           X86 Widen vector type
9017 //===----------------------------------------------------------------------===//
9018
9019 /// getWidenVectorType: given a vector type, returns the type to widen
9020 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9021 /// If there is no vector type that we want to widen to, returns MVT::Other
9022 /// When and where to widen is target dependent based on the cost of
9023 /// scalarizing vs using the wider vector type.
9024
9025 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9026   assert(VT.isVector());
9027   if (isTypeLegal(VT))
9028     return VT;
9029
9030   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9031   //       type based on element type.  This would speed up our search (though
9032   //       it may not be worth it since the size of the list is relatively
9033   //       small).
9034   MVT EltVT = VT.getVectorElementType();
9035   unsigned NElts = VT.getVectorNumElements();
9036
9037   // On X86, it make sense to widen any vector wider than 1
9038   if (NElts <= 1)
9039     return MVT::Other;
9040
9041   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9042        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9043     MVT SVT = (MVT::SimpleValueType)nVT;
9044
9045     if (isTypeLegal(SVT) &&
9046         SVT.getVectorElementType() == EltVT &&
9047         SVT.getVectorNumElements() > NElts)
9048       return SVT;
9049   }
9050   return MVT::Other;
9051 }