lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78
  79   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  80   setBooleanContents(ZeroOrOneBooleanContent);
  81   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  82   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  83
  84   // For 64-bit, since we have so many registers, use the ILP scheduler.
  85   // For 32-bit, use the register pressure specific scheduling.
  86   // For Atom, always use ILP scheduling.
  87   if (Subtarget->isAtom())
  88     setSchedulingPreference(Sched::ILP);
  89   else if (Subtarget->is64Bit())
  90     setSchedulingPreference(Sched::ILP);
  91   else
  92     setSchedulingPreference(Sched::RegPressure);
  93   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  94   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  95
  96   // Bypass expensive divides on Atom when compiling with O2.
  97   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  98     if (Subtarget->hasSlowDivide32())
  99       addBypassSlowDiv(32, 8);
 100     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 101       addBypassSlowDiv(64, 16);
 102   }
 103
 104   if (Subtarget->isTargetKnownWindowsMSVC()) {
 105     // Setup Windows compiler runtime calls.
 106     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 107     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 108     setLibcallName(RTLIB::SREM_I64, "_allrem");
 109     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 110     setLibcallName(RTLIB::MUL_I64, "_allmul");
 111     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 112     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 116   }
 117
 118   if (Subtarget->isTargetDarwin()) {
 119     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 120     setUseUnderscoreSetJmp(false);
 121     setUseUnderscoreLongJmp(false);
 122   } else if (Subtarget->isTargetWindowsGNU()) {
 123     // MS runtime is weird: it exports _setjmp, but longjmp!
 124     setUseUnderscoreSetJmp(true);
 125     setUseUnderscoreLongJmp(false);
 126   } else {
 127     setUseUnderscoreSetJmp(true);
 128     setUseUnderscoreLongJmp(true);
 129   }
 130
 131   // Set up the register classes.
 132   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 133   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 134   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 135   if (Subtarget->is64Bit())
 136     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 137
 138   for (MVT VT : MVT::integer_valuetypes())
 139     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 140
 141   // We don't accept any truncstore of integer registers.
 142   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 145   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 147   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 148
 149   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 150
 151   // SETOEQ and SETUNE require checking two conditions.
 152   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 153   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 155   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 158
 159   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 160   // operation.
 161   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 164
 165   if (Subtarget->is64Bit()) {
 166     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 167       // f32/f64 are legal, f80 is custom.
 168       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 169     else
 170       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 171     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 172   } else if (!Subtarget->useSoftFloat()) {
 173     // We have an algorithm for SSE2->double, and we turn this into a
 174     // 64-bit FILD followed by conditional FADD for other targets.
 175     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 176     // We have an algorithm for SSE2, and we turn this into a 64-bit
 177     // FILD or VCVTUSI2SS/SD for other targets.
 178     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 179   }
 180
 181   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 185
 186   if (!Subtarget->useSoftFloat()) {
 187     // SSE has no i16 to fp conversion, only i32
 188     if (X86ScalarSSEf32) {
 189       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 190       // f32 and f64 cases are Legal, f80 case is not
 191       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 192     } else {
 193       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 195     }
 196   } else {
 197     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 199   }
 200
 201   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 202   // are Legal, f80 is custom lowered.
 203   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 204   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 205
 206   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 207   // this operation.
 208   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 210
 211   if (X86ScalarSSEf32) {
 212     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 213     // f32 and f64 cases are Legal, f80 case is not
 214     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 215   } else {
 216     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 218   }
 219
 220   // Handle FP_TO_UINT by promoting the destination to a larger signed
 221   // conversion.
 222   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 225
 226   if (Subtarget->is64Bit()) {
 227     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 228       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 229       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 231     } else {
 232       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 234     }
 235   } else if (!Subtarget->useSoftFloat()) {
 236     // Since AVX is a superset of SSE3, only check for SSE here.
 237     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 238       // Expand FP_TO_UINT into a select.
 239       // FIXME: We would like to use a Custom expander here eventually to do
 240       // the optimal thing for SSE vs. the default expansion in the legalizer.
 241       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 242     else
 243       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 244       // With SSE3 we can use fisttpll to convert to a signed i64; without
 245       // SSE, we're stuck with a fistpll.
 246       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 247
 248     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 249   }
 250
 251   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 252   if (!X86ScalarSSEf64) {
 253     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 254     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 255     if (Subtarget->is64Bit()) {
 256       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 257       // Without SSE, i64->f64 goes through memory.
 258       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 259     }
 260   }
 261
 262   // Scalar integer divide and remainder are lowered to use operations that
 263   // produce two results, to match the available instructions. This exposes
 264   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 265   // into a single instruction.
 266   //
 267   // Scalar integer multiply-high is also lowered to use two-result
 268   // operations, to match the available instructions. However, plain multiply
 269   // (low) operations are left as Legal, as there are single-result
 270   // instructions for this in x86. Using the two-result multiply instructions
 271   // when both high and low results are needed must be arranged by dagcombine.
 272   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 273     setOperationAction(ISD::MULHS, VT, Expand);
 274     setOperationAction(ISD::MULHU, VT, Expand);
 275     setOperationAction(ISD::SDIV, VT, Expand);
 276     setOperationAction(ISD::UDIV, VT, Expand);
 277     setOperationAction(ISD::SREM, VT, Expand);
 278     setOperationAction(ISD::UREM, VT, Expand);
 279
 280     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 281     setOperationAction(ISD::ADDC, VT, Custom);
 282     setOperationAction(ISD::ADDE, VT, Custom);
 283     setOperationAction(ISD::SUBC, VT, Custom);
 284     setOperationAction(ISD::SUBE, VT, Custom);
 285   }
 286
 287   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 288   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 289   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 290   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 291   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 296   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 297   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 303   if (Subtarget->is64Bit())
 304     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 305   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 306   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 308   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 309
 310   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 311     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 312     // is. We should promote the value to 64-bits to solve this.
 313     // This is what the CRT headers do - `fmodf` is an inline header
 314     // function casting to f64 and calling `fmod`.
 315     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 316   } else {
 317     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 318   }
 319
 320   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 322   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 323
 324   // Promote the i8 variants and force them on up to i32 which has a shorter
 325   // encoding.
 326   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 327   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 328   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 330   if (Subtarget->hasBMI()) {
 331     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 332     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 333     if (Subtarget->is64Bit())
 334       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 335   } else {
 336     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 337     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 338     if (Subtarget->is64Bit())
 339       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 340   }
 341
 342   if (Subtarget->hasLZCNT()) {
 343     // When promoting the i8 variants, force them to i32 for a shorter
 344     // encoding.
 345     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 346     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 347     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 350     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 351     if (Subtarget->is64Bit())
 352       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 353   } else {
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 355     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 356     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 360     if (Subtarget->is64Bit()) {
 361       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 362       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 363     }
 364   }
 365
 366   // Special handling for half-precision floating point conversions.
 367   // If we don't have F16C support, then lower half float conversions
 368   // into library calls.
 369   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 370     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 371     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 372   }
 373
 374   // There's never any support for operations beyond MVT::f32.
 375   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 376   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 377   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 378   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 379
 380   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 381   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 383   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 384   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 386
 387   if (Subtarget->hasPOPCNT()) {
 388     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 389   } else {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 391     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 392     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 393     if (Subtarget->is64Bit())
 394       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 395   }
 396
 397   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 398
 399   if (!Subtarget->hasMOVBE())
 400     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 423   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 424   // support continuation, user-level threading, and etc.. As a result, no
 425   // other SjLj exception interfaces are implemented and please don't build
 426   // your own exception handling based on them.
 427   // LLVM/Clang supports zero-cost DWARF exception handling.
 428   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 429   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 430
 431   // Darwin ABI issue.
 432   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 433   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 434   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 435   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 436   if (Subtarget->is64Bit())
 437     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 438   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 439   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 440   if (Subtarget->is64Bit()) {
 441     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 442     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 443     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 444     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 445     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 446   }
 447   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 448   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 449   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 450   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 453     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 454     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasSSE1())
 458     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 459
 460   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 461
 462   // Expand certain atomics
 463   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 464     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 465     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 467   }
 468
 469   if (Subtarget->hasCmpxchg16b()) {
 470     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 471   }
 472
 473   // FIXME - use subtarget debug flags
 474   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 475       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 476     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 477   }
 478
 479   if (Subtarget->isTarget64BitLP64()) {
 480     setExceptionPointerRegister(X86::RAX);
 481     setExceptionSelectorRegister(X86::RDX);
 482   } else {
 483     setExceptionPointerRegister(X86::EAX);
 484     setExceptionSelectorRegister(X86::EDX);
 485   }
 486   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 487   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 488
 489   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 490   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 491
 492   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 493   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 494
 495   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 496   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 497   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 498   if (Subtarget->is64Bit()) {
 499     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 500     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 501   } else {
 502     // TargetInfo::CharPtrBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 505   }
 506
 507   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 508   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 509
 510   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 511
 512   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 513   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 514   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 515
 516   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!Subtarget->useSoftFloat()) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!Subtarget->useSoftFloat()) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749
 750       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 751       // split/scalarized right now.
 752       if (VT.getVectorElementType() == MVT::f16)
 753         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 754     }
 755   }
 756
 757   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 758   // with -msoft-float, disable use of MMX as well.
 759   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 760     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 761     // No operations on x86mmx supported, everything uses intrinsics.
 762   }
 763
 764   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 765   // into smaller operations.
 766   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 767     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 768     setOperationAction(ISD::AND,                MMXTy,      Expand);
 769     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 770     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 771     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 772     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 773     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 774   }
 775   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 776
 777   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 778     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 779
 780     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 781     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 782     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 785     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 786     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 787     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 789     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 790     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 791     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 792     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 793     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 794   }
 795
 796   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 797     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 798
 799     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 800     // registers cannot be used even for integer operations.
 801     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 802     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 803     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 804     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 805
 806     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 807     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 808     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 809     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 810     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 811     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 812     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 813     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 814     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 815     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 816     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 818     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 819     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 821     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 823     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 824     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 827     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 828     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 829
 830     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 831     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 832     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 833     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 834
 835     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 838     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 839
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 841     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 845
 846     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 849     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 850
 851     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 852     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 853     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 854     // ISD::CTTZ v2i64 - scalarization is faster.
 855     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 858     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 859
 860     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 861     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 862       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 863       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 864       setOperationAction(ISD::VSELECT,            VT, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 866     }
 867
 868     // We support custom legalizing of sext and anyext loads for specific
 869     // memory vector types which we can load as a scalar (or sequence of
 870     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 871     // loads these must work with a single scalar load.
 872     for (MVT VT : MVT::integer_vector_valuetypes()) {
 873       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 874       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 875       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 879       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 882     }
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 888     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 889     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 891     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 892
 893     if (Subtarget->is64Bit()) {
 894       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 895       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 896     }
 897
 898     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 899     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 900       setOperationAction(ISD::AND,    VT, Promote);
 901       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 902       setOperationAction(ISD::OR,     VT, Promote);
 903       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 904       setOperationAction(ISD::XOR,    VT, Promote);
 905       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 906       setOperationAction(ISD::LOAD,   VT, Promote);
 907       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 908       setOperationAction(ISD::SELECT, VT, Promote);
 909       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 910     }
 911
 912     // Custom lower v2i64 and v2f64 selects.
 913     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 914     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 915     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 916     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 917
 918     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 919     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 920
 921     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 922
 923     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 925     // As there is no 64-bit GPR available, we need build a special custom
 926     // sequence to convert from v2i32 to v2f32.
 927     if (!Subtarget->is64Bit())
 928       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 929
 930     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 931     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 932
 933     for (MVT VT : MVT::fp_vector_valuetypes())
 934       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 935
 936     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 937     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 939   }
 940
 941   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 942     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 943       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 944       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 945       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 946       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 947       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 948     }
 949
 950     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 951     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 952     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 953     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 954     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 958
 959     // FIXME: Do we need to handle scalar-to-vector here?
 960     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 961
 962     // We directly match byte blends in the backend as they match the VSELECT
 963     // condition form.
 964     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 965
 966     // SSE41 brings specific instructions for doing vector sign extend even in
 967     // cases where we don't have SRA.
 968     for (MVT VT : MVT::integer_vector_valuetypes()) {
 969       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 970       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 971       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 972     }
 973
 974     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 975     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 976     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 977     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 978     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 981
 982     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 983     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 984     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 985     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 988
 989     // i8 and i16 vectors are custom because the source register and source
 990     // source memory operand types are not the same width.  f32 vectors are
 991     // custom since the immediate controlling the insert encodes additional
 992     // information.
 993     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 994     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 995     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 996     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 997
 998     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 999     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1000     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1001     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1002
1003     // FIXME: these should be Legal, but that's only for the case where
1004     // the index is constant.  For now custom expand to deal with that.
1005     if (Subtarget->is64Bit()) {
1006       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1007       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1008     }
1009   }
1010
1011   if (Subtarget->hasSSE2()) {
1012     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1013     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1014     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1015
1016     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1017     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1018
1019     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1020     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1021
1022     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1023     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1024
1025     // In the customized shift lowering, the legal cases in AVX2 will be
1026     // recognized.
1027     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1028     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1029
1030     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1031     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1032
1033     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1034     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1035   }
1036
1037   if (Subtarget->hasXOP()) {
1038     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1039     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1040     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1041     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1042     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1046   }
1047
1048   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1049     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1050     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1051     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1052     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1053     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1055
1056     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1057     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1058     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1059
1060     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1063     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1064     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1065     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1066     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1067     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1068     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1070     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1071     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1072
1073     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1075     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1076     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1077     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1078     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1079     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1080     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1081     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1083     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1084     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1085
1086     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1087     // even though v8i16 is a legal type.
1088     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1089     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1090     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1091
1092     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1094     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1095
1096     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1097     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1098
1099     for (MVT VT : MVT::fp_vector_valuetypes())
1100       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1101
1102     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1103     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1104
1105     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1106     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1107
1108     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1109     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1110
1111     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1112     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1113     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1114     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1115
1116     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1117     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1118     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1119
1120     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1121     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1122     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1123     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1124     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1125     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1126     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1127     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1128     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1129     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1130     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1131     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1132
1133     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1134     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1135     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1136     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1137
1138     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1142     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1146
1147     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1148       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1149       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1150       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1151       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1152       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1154     }
1155
1156     if (Subtarget->hasInt256()) {
1157       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1158       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1159       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1160       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1161
1162       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1173       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1174       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1175       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1176
1177       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1178       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1179       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1180       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1181       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1182       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1183       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1184       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1185       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1186       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1187       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1188       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1189
1190       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1191       // when we have a 256bit-wide blend with immediate.
1192       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1193
1194       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1195       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1196       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1197       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1198       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1201
1202       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1203       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1204       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1205       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1208     } else {
1209       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1210       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1211       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1212       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1213
1214       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1225       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1226       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1227       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1228       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1229       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1230       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1231       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1232       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1233       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1234       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1235       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1236     }
1237
1238     // In the customized shift lowering, the legal cases in AVX2 will be
1239     // recognized.
1240     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1241     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1242
1243     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1244     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1245
1246     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1247     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1248
1249     // Custom lower several nodes for 256-bit types.
1250     for (MVT VT : MVT::vector_valuetypes()) {
1251       if (VT.getScalarSizeInBits() >= 32) {
1252         setOperationAction(ISD::MLOAD,  VT, Legal);
1253         setOperationAction(ISD::MSTORE, VT, Legal);
1254       }
1255       // Extract subvector is special because the value type
1256       // (result) is 128-bit but the source is 256-bit wide.
1257       if (VT.is128BitVector()) {
1258         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1259       }
1260       // Do not attempt to custom lower other non-256-bit vectors
1261       if (!VT.is256BitVector())
1262         continue;
1263
1264       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1265       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1266       setOperationAction(ISD::VSELECT,            VT, Custom);
1267       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1268       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1269       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1270       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1271       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1272     }
1273
1274     if (Subtarget->hasInt256())
1275       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1276
1277     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1278     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1279       setOperationAction(ISD::AND,    VT, Promote);
1280       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1281       setOperationAction(ISD::OR,     VT, Promote);
1282       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1283       setOperationAction(ISD::XOR,    VT, Promote);
1284       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1285       setOperationAction(ISD::LOAD,   VT, Promote);
1286       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1287       setOperationAction(ISD::SELECT, VT, Promote);
1288       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1289     }
1290   }
1291
1292   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1293     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1294     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1295     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1296     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1297
1298     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1299     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1300     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1301
1302     for (MVT VT : MVT::fp_vector_valuetypes())
1303       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1304
1305     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1306     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1307     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1308     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1317
1318     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1319     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1320     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1321     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1322     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1323     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1324     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1325     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1326     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1327     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1328     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1329     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1330     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1331     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1332
1333     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1334     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1335     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1336     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1337     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1338     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1339
1340     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1341     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1342     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1343     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1344     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1345     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1346     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1347     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1348
1349     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1350     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1351     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1352     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1353     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1355     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1356     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1358     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1359     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1360     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1361     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1363     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1364     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1365
1366     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1367     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1368     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1369     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1370     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1371     if (Subtarget->hasVLX()){
1372       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1373       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1374       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1375       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1376       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1377
1378       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1379       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1380       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1381       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1382       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1383     }
1384     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1385     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1386     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1387     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1388     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1389     if (Subtarget->hasDQI()) {
1390       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1391       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1392
1393       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1394       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1395       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1396       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1397       if (Subtarget->hasVLX()) {
1398         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1399         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1400         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1401         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1402         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1406       }
1407     }
1408     if (Subtarget->hasVLX()) {
1409       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1410       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1411       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1412       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1417     }
1418     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1419     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1420     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1421     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1422     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1423     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1424     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1425     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1428     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1430     if (Subtarget->hasDQI()) {
1431       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1432       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1433     }
1434     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1435     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1436     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1437     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1438     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1443     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1444
1445     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1446     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1447     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1448     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1450
1451     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1452     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1453
1454     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1455
1456     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1457     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1458     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1459     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1460     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1461     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1462     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1463     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1464     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1465     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1467
1468     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1469     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1470     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1471     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1472     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1476
1477     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1478     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1479
1480     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1481     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1482
1483     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1484
1485     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1486     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1487
1488     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1489     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1490
1491     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1492     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1493
1494     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1495     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1496     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1497     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1498     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1499     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1500
1501     if (Subtarget->hasCDI()) {
1502       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1503       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1504       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1505       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1506
1507       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1508       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1509       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1510       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1511       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1515
1516       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1518
1519       if (Subtarget->hasVLX()) {
1520         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1521         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1522         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1523         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1524         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1528
1529         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1530         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1531         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1532         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1533       } else {
1534         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1535         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1536         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1537         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1538         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1542       }
1543     } // Subtarget->hasCDI()
1544
1545     if (Subtarget->hasDQI()) {
1546       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1547       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1548       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1549     }
1550     // Custom lower several nodes.
1551     for (MVT VT : MVT::vector_valuetypes()) {
1552       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1553       if (EltSize == 1) {
1554         setOperationAction(ISD::AND, VT, Legal);
1555         setOperationAction(ISD::OR,  VT, Legal);
1556         setOperationAction(ISD::XOR,  VT, Legal);
1557       }
1558       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1559         setOperationAction(ISD::MGATHER,  VT, Custom);
1560         setOperationAction(ISD::MSCATTER, VT, Custom);
1561       }
1562       // Extract subvector is special because the value type
1563       // (result) is 256/128-bit but the source is 512-bit wide.
1564       if (VT.is128BitVector() || VT.is256BitVector()) {
1565         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1566       }
1567       if (VT.getVectorElementType() == MVT::i1)
1568         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1569
1570       // Do not attempt to custom lower other non-512-bit vectors
1571       if (!VT.is512BitVector())
1572         continue;
1573
1574       if (EltSize >= 32) {
1575         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1576         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1577         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1578         setOperationAction(ISD::VSELECT,             VT, Legal);
1579         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1580         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1581         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1582         setOperationAction(ISD::MLOAD,               VT, Legal);
1583         setOperationAction(ISD::MSTORE,              VT, Legal);
1584       }
1585     }
1586     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1587       setOperationAction(ISD::SELECT, VT, Promote);
1588       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1589     }
1590   }// has  AVX-512
1591
1592   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1593     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1594     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1595
1596     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1597     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1598
1599     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1600     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1601     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1602     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1603     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1605     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1606     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1607     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1609     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1610     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1611     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1612     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1613     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1614     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1615     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1616     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1617     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1618     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1619     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1620     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1621     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1622     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1623     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1624     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1625     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1630     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1631     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1632     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1633     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1634     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1635     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1636     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1637     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1638     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1640     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1641
1642     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1643     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1644     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1645     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1646     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1650
1651     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1652     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1653     if (Subtarget->hasVLX())
1654       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1655
1656     if (Subtarget->hasCDI()) {
1657       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1658       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1659       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1660       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1661     }
1662
1663     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1664       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1665       setOperationAction(ISD::VSELECT,             VT, Legal);
1666     }
1667   }
1668
1669   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1670     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1671     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1672
1673     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1674     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1675     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1676     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1677     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1678     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1679     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1680     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1685
1686     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1687     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1688     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1689     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1690     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1691     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1692     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1693     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1694
1695     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1699     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1703   }
1704
1705   // We want to custom lower some of our intrinsics.
1706   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1707   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1708   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1709   if (!Subtarget->is64Bit())
1710     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1711
1712   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1713   // handle type legalization for these operations here.
1714   //
1715   // FIXME: We really should do custom legalization for addition and
1716   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1717   // than generic legalization for 64-bit multiplication-with-overflow, though.
1718   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1719     if (VT == MVT::i64 && !Subtarget->is64Bit())
1720       continue;
1721     // Add/Sub/Mul with overflow operations are custom lowered.
1722     setOperationAction(ISD::SADDO, VT, Custom);
1723     setOperationAction(ISD::UADDO, VT, Custom);
1724     setOperationAction(ISD::SSUBO, VT, Custom);
1725     setOperationAction(ISD::USUBO, VT, Custom);
1726     setOperationAction(ISD::SMULO, VT, Custom);
1727     setOperationAction(ISD::UMULO, VT, Custom);
1728   }
1729
1730   if (!Subtarget->is64Bit()) {
1731     // These libcalls are not available in 32-bit.
1732     setLibcallName(RTLIB::SHL_I128, nullptr);
1733     setLibcallName(RTLIB::SRL_I128, nullptr);
1734     setLibcallName(RTLIB::SRA_I128, nullptr);
1735   }
1736
1737   // Combine sin / cos into one node or libcall if possible.
1738   if (Subtarget->hasSinCos()) {
1739     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1740     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1741     if (Subtarget->isTargetDarwin()) {
1742       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1743       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1744       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1745       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1746     }
1747   }
1748
1749   if (Subtarget->isTargetWin64()) {
1750     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1751     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1752     setOperationAction(ISD::SREM, MVT::i128, Custom);
1753     setOperationAction(ISD::UREM, MVT::i128, Custom);
1754     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1756   }
1757
1758   // We have target-specific dag combine patterns for the following nodes:
1759   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1760   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1761   setTargetDAGCombine(ISD::BITCAST);
1762   setTargetDAGCombine(ISD::VSELECT);
1763   setTargetDAGCombine(ISD::SELECT);
1764   setTargetDAGCombine(ISD::SHL);
1765   setTargetDAGCombine(ISD::SRA);
1766   setTargetDAGCombine(ISD::SRL);
1767   setTargetDAGCombine(ISD::OR);
1768   setTargetDAGCombine(ISD::AND);
1769   setTargetDAGCombine(ISD::ADD);
1770   setTargetDAGCombine(ISD::FADD);
1771   setTargetDAGCombine(ISD::FSUB);
1772   setTargetDAGCombine(ISD::FMA);
1773   setTargetDAGCombine(ISD::SUB);
1774   setTargetDAGCombine(ISD::LOAD);
1775   setTargetDAGCombine(ISD::MLOAD);
1776   setTargetDAGCombine(ISD::STORE);
1777   setTargetDAGCombine(ISD::MSTORE);
1778   setTargetDAGCombine(ISD::ZERO_EXTEND);
1779   setTargetDAGCombine(ISD::ANY_EXTEND);
1780   setTargetDAGCombine(ISD::SIGN_EXTEND);
1781   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1782   setTargetDAGCombine(ISD::SINT_TO_FP);
1783   setTargetDAGCombine(ISD::UINT_TO_FP);
1784   setTargetDAGCombine(ISD::SETCC);
1785   setTargetDAGCombine(ISD::BUILD_VECTOR);
1786   setTargetDAGCombine(ISD::MUL);
1787   setTargetDAGCombine(ISD::XOR);
1788
1789   computeRegisterProperties(Subtarget->getRegisterInfo());
1790
1791   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1792   MaxStoresPerMemsetOptSize = 8;
1793   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1794   MaxStoresPerMemcpyOptSize = 4;
1795   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1796   MaxStoresPerMemmoveOptSize = 4;
1797   setPrefLoopAlignment(4); // 2^4 bytes.
1798
1799   // A predictable cmov does not hurt on an in-order CPU.
1800   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1801   PredictableSelectIsExpensive = !Subtarget->isAtom();
1802   EnableExtLdPromotion = true;
1803   setPrefFunctionAlignment(4); // 2^4 bytes.
1804
1805   verifyIntrinsicTables();
1806 }
1807
1808 // This has so far only been implemented for 64-bit MachO.
1809 bool X86TargetLowering::useLoadStackGuardNode() const {
1810   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1811 }
1812
1813 TargetLoweringBase::LegalizeTypeAction
1814 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1815   if (ExperimentalVectorWideningLegalization &&
1816       VT.getVectorNumElements() != 1 &&
1817       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1818     return TypeWidenVector;
1819
1820   return TargetLoweringBase::getPreferredVectorAction(VT);
1821 }
1822
1823 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1824                                           EVT VT) const {
1825   if (!VT.isVector())
1826     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1827
1828   const unsigned NumElts = VT.getVectorNumElements();
1829   const EVT EltVT = VT.getVectorElementType();
1830   if (VT.is512BitVector()) {
1831     if (Subtarget->hasAVX512())
1832       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1833           EltVT == MVT::f32 || EltVT == MVT::f64)
1834         switch(NumElts) {
1835         case  8: return MVT::v8i1;
1836         case 16: return MVT::v16i1;
1837       }
1838     if (Subtarget->hasBWI())
1839       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1840         switch(NumElts) {
1841         case 32: return MVT::v32i1;
1842         case 64: return MVT::v64i1;
1843       }
1844   }
1845
1846   if (VT.is256BitVector() || VT.is128BitVector()) {
1847     if (Subtarget->hasVLX())
1848       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1849           EltVT == MVT::f32 || EltVT == MVT::f64)
1850         switch(NumElts) {
1851         case 2: return MVT::v2i1;
1852         case 4: return MVT::v4i1;
1853         case 8: return MVT::v8i1;
1854       }
1855     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1856       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1857         switch(NumElts) {
1858         case  8: return MVT::v8i1;
1859         case 16: return MVT::v16i1;
1860         case 32: return MVT::v32i1;
1861       }
1862   }
1863
1864   return VT.changeVectorElementTypeToInteger();
1865 }
1866
1867 /// Helper for getByValTypeAlignment to determine
1868 /// the desired ByVal argument alignment.
1869 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1870   if (MaxAlign == 16)
1871     return;
1872   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1873     if (VTy->getBitWidth() == 128)
1874       MaxAlign = 16;
1875   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1876     unsigned EltAlign = 0;
1877     getMaxByValAlign(ATy->getElementType(), EltAlign);
1878     if (EltAlign > MaxAlign)
1879       MaxAlign = EltAlign;
1880   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1881     for (auto *EltTy : STy->elements()) {
1882       unsigned EltAlign = 0;
1883       getMaxByValAlign(EltTy, EltAlign);
1884       if (EltAlign > MaxAlign)
1885         MaxAlign = EltAlign;
1886       if (MaxAlign == 16)
1887         break;
1888     }
1889   }
1890 }
1891
1892 /// Return the desired alignment for ByVal aggregate
1893 /// function arguments in the caller parameter area. For X86, aggregates
1894 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1895 /// are at 4-byte boundaries.
1896 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1897                                                   const DataLayout &DL) const {
1898   if (Subtarget->is64Bit()) {
1899     // Max of 8 and alignment of type.
1900     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1901     if (TyAlign > 8)
1902       return TyAlign;
1903     return 8;
1904   }
1905
1906   unsigned Align = 4;
1907   if (Subtarget->hasSSE1())
1908     getMaxByValAlign(Ty, Align);
1909   return Align;
1910 }
1911
1912 /// Returns the target specific optimal type for load
1913 /// and store operations as a result of memset, memcpy, and memmove
1914 /// lowering. If DstAlign is zero that means it's safe to destination
1915 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1916 /// means there isn't a need to check it against alignment requirement,
1917 /// probably because the source does not need to be loaded. If 'IsMemset' is
1918 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1919 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1920 /// source is constant so it does not need to be loaded.
1921 /// It returns EVT::Other if the type should be determined using generic
1922 /// target-independent logic.
1923 EVT
1924 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1925                                        unsigned DstAlign, unsigned SrcAlign,
1926                                        bool IsMemset, bool ZeroMemset,
1927                                        bool MemcpyStrSrc,
1928                                        MachineFunction &MF) const {
1929   const Function *F = MF.getFunction();
1930   if ((!IsMemset || ZeroMemset) &&
1931       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1932     if (Size >= 16 &&
1933         (!Subtarget->isUnalignedMem16Slow() ||
1934          ((DstAlign == 0 || DstAlign >= 16) &&
1935           (SrcAlign == 0 || SrcAlign >= 16)))) {
1936       if (Size >= 32) {
1937         // FIXME: Check if unaligned 32-byte accesses are slow.
1938         if (Subtarget->hasInt256())
1939           return MVT::v8i32;
1940         if (Subtarget->hasFp256())
1941           return MVT::v8f32;
1942       }
1943       if (Subtarget->hasSSE2())
1944         return MVT::v4i32;
1945       if (Subtarget->hasSSE1())
1946         return MVT::v4f32;
1947     } else if (!MemcpyStrSrc && Size >= 8 &&
1948                !Subtarget->is64Bit() &&
1949                Subtarget->hasSSE2()) {
1950       // Do not use f64 to lower memcpy if source is string constant. It's
1951       // better to use i32 to avoid the loads.
1952       return MVT::f64;
1953     }
1954   }
1955   // This is a compromise. If we reach here, unaligned accesses may be slow on
1956   // this target. However, creating smaller, aligned accesses could be even
1957   // slower and would certainly be a lot more code.
1958   if (Subtarget->is64Bit() && Size >= 8)
1959     return MVT::i64;
1960   return MVT::i32;
1961 }
1962
1963 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1964   if (VT == MVT::f32)
1965     return X86ScalarSSEf32;
1966   else if (VT == MVT::f64)
1967     return X86ScalarSSEf64;
1968   return true;
1969 }
1970
1971 bool
1972 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1973                                                   unsigned,
1974                                                   unsigned,
1975                                                   bool *Fast) const {
1976   if (Fast) {
1977     switch (VT.getSizeInBits()) {
1978     default:
1979       // 8-byte and under are always assumed to be fast.
1980       *Fast = true;
1981       break;
1982     case 128:
1983       *Fast = !Subtarget->isUnalignedMem16Slow();
1984       break;
1985     case 256:
1986       *Fast = !Subtarget->isUnalignedMem32Slow();
1987       break;
1988     // TODO: What about AVX-512 (512-bit) accesses?
1989     }
1990   }
1991   // Misaligned accesses of any size are always allowed.
1992   return true;
1993 }
1994
1995 /// Return the entry encoding for a jump table in the
1996 /// current function.  The returned value is a member of the
1997 /// MachineJumpTableInfo::JTEntryKind enum.
1998 unsigned X86TargetLowering::getJumpTableEncoding() const {
1999   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2000   // symbol.
2001   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2002       Subtarget->isPICStyleGOT())
2003     return MachineJumpTableInfo::EK_Custom32;
2004
2005   // Otherwise, use the normal jump table encoding heuristics.
2006   return TargetLowering::getJumpTableEncoding();
2007 }
2008
2009 bool X86TargetLowering::useSoftFloat() const {
2010   return Subtarget->useSoftFloat();
2011 }
2012
2013 const MCExpr *
2014 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2015                                              const MachineBasicBlock *MBB,
2016                                              unsigned uid,MCContext &Ctx) const{
2017   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2018          Subtarget->isPICStyleGOT());
2019   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2020   // entries.
2021   return MCSymbolRefExpr::create(MBB->getSymbol(),
2022                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2023 }
2024
2025 /// Returns relocation base for the given PIC jumptable.
2026 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2027                                                     SelectionDAG &DAG) const {
2028   if (!Subtarget->is64Bit())
2029     // This doesn't have SDLoc associated with it, but is not really the
2030     // same as a Register.
2031     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2032                        getPointerTy(DAG.getDataLayout()));
2033   return Table;
2034 }
2035
2036 /// This returns the relocation base for the given PIC jumptable,
2037 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2038 const MCExpr *X86TargetLowering::
2039 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2040                              MCContext &Ctx) const {
2041   // X86-64 uses RIP relative addressing based on the jump table label.
2042   if (Subtarget->isPICStyleRIPRel())
2043     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2044
2045   // Otherwise, the reference is relative to the PIC base.
2046   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2047 }
2048
2049 std::pair<const TargetRegisterClass *, uint8_t>
2050 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2051                                            MVT VT) const {
2052   const TargetRegisterClass *RRC = nullptr;
2053   uint8_t Cost = 1;
2054   switch (VT.SimpleTy) {
2055   default:
2056     return TargetLowering::findRepresentativeClass(TRI, VT);
2057   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2058     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2059     break;
2060   case MVT::x86mmx:
2061     RRC = &X86::VR64RegClass;
2062     break;
2063   case MVT::f32: case MVT::f64:
2064   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2065   case MVT::v4f32: case MVT::v2f64:
2066   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2067   case MVT::v4f64:
2068     RRC = &X86::VR128RegClass;
2069     break;
2070   }
2071   return std::make_pair(RRC, Cost);
2072 }
2073
2074 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2075                                                unsigned &Offset) const {
2076   if (!Subtarget->isTargetLinux())
2077     return false;
2078
2079   if (Subtarget->is64Bit()) {
2080     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2081     Offset = 0x28;
2082     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2083       AddressSpace = 256;
2084     else
2085       AddressSpace = 257;
2086   } else {
2087     // %gs:0x14 on i386
2088     Offset = 0x14;
2089     AddressSpace = 256;
2090   }
2091   return true;
2092 }
2093
2094 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2095   if (!Subtarget->isTargetAndroid())
2096     return TargetLowering::getSafeStackPointerLocation(IRB);
2097
2098   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2099   // definition of TLS_SLOT_SAFESTACK in
2100   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2101   unsigned AddressSpace, Offset;
2102   if (Subtarget->is64Bit()) {
2103     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2104     Offset = 0x48;
2105     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2106       AddressSpace = 256;
2107     else
2108       AddressSpace = 257;
2109   } else {
2110     // %gs:0x24 on i386
2111     Offset = 0x24;
2112     AddressSpace = 256;
2113   }
2114
2115   return ConstantExpr::getIntToPtr(
2116       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2117       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2118 }
2119
2120 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2121                                             unsigned DestAS) const {
2122   assert(SrcAS != DestAS && "Expected different address spaces!");
2123
2124   return SrcAS < 256 && DestAS < 256;
2125 }
2126
2127 //===----------------------------------------------------------------------===//
2128 //               Return Value Calling Convention Implementation
2129 //===----------------------------------------------------------------------===//
2130
2131 #include "X86GenCallingConv.inc"
2132
2133 bool X86TargetLowering::CanLowerReturn(
2134     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2135     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2136   SmallVector<CCValAssign, 16> RVLocs;
2137   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2138   return CCInfo.CheckReturn(Outs, RetCC_X86);
2139 }
2140
2141 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2142   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2143   return ScratchRegs;
2144 }
2145
2146 SDValue
2147 X86TargetLowering::LowerReturn(SDValue Chain,
2148                                CallingConv::ID CallConv, bool isVarArg,
2149                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2150                                const SmallVectorImpl<SDValue> &OutVals,
2151                                SDLoc dl, SelectionDAG &DAG) const {
2152   MachineFunction &MF = DAG.getMachineFunction();
2153   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2154
2155   SmallVector<CCValAssign, 16> RVLocs;
2156   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2157   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2158
2159   SDValue Flag;
2160   SmallVector<SDValue, 6> RetOps;
2161   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2162   // Operand #1 = Bytes To Pop
2163   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2164                    MVT::i16));
2165
2166   // Copy the result values into the output registers.
2167   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2168     CCValAssign &VA = RVLocs[i];
2169     assert(VA.isRegLoc() && "Can only return in registers!");
2170     SDValue ValToCopy = OutVals[i];
2171     EVT ValVT = ValToCopy.getValueType();
2172
2173     // Promote values to the appropriate types.
2174     if (VA.getLocInfo() == CCValAssign::SExt)
2175       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2176     else if (VA.getLocInfo() == CCValAssign::ZExt)
2177       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2178     else if (VA.getLocInfo() == CCValAssign::AExt) {
2179       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2180         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2181       else
2182         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2183     }
2184     else if (VA.getLocInfo() == CCValAssign::BCvt)
2185       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2186
2187     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2188            "Unexpected FP-extend for return value.");
2189
2190     // If this is x86-64, and we disabled SSE, we can't return FP values,
2191     // or SSE or MMX vectors.
2192     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2193          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2194           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2195       report_fatal_error("SSE register return with SSE disabled");
2196     }
2197     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2198     // llvm-gcc has never done it right and no one has noticed, so this
2199     // should be OK for now.
2200     if (ValVT == MVT::f64 &&
2201         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2202       report_fatal_error("SSE2 register return with SSE2 disabled");
2203
2204     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2205     // the RET instruction and handled by the FP Stackifier.
2206     if (VA.getLocReg() == X86::FP0 ||
2207         VA.getLocReg() == X86::FP1) {
2208       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2209       // change the value to the FP stack register class.
2210       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2211         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2212       RetOps.push_back(ValToCopy);
2213       // Don't emit a copytoreg.
2214       continue;
2215     }
2216
2217     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2218     // which is returned in RAX / RDX.
2219     if (Subtarget->is64Bit()) {
2220       if (ValVT == MVT::x86mmx) {
2221         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2222           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2223           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2224                                   ValToCopy);
2225           // If we don't have SSE2 available, convert to v4f32 so the generated
2226           // register is legal.
2227           if (!Subtarget->hasSSE2())
2228             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2229         }
2230       }
2231     }
2232
2233     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2234     Flag = Chain.getValue(1);
2235     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2236   }
2237
2238   // All x86 ABIs require that for returning structs by value we copy
2239   // the sret argument into %rax/%eax (depending on ABI) for the return.
2240   // We saved the argument into a virtual register in the entry block,
2241   // so now we copy the value out and into %rax/%eax.
2242   //
2243   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2244   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2245   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2246   // either case FuncInfo->setSRetReturnReg() will have been called.
2247   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2248     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2249                                      getPointerTy(MF.getDataLayout()));
2250
2251     unsigned RetValReg
2252         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2253           X86::RAX : X86::EAX;
2254     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2255     Flag = Chain.getValue(1);
2256
2257     // RAX/EAX now acts like a return value.
2258     RetOps.push_back(
2259         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2260   }
2261
2262   RetOps[0] = Chain;  // Update chain.
2263
2264   // Add the flag if we have it.
2265   if (Flag.getNode())
2266     RetOps.push_back(Flag);
2267
2268   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2269 }
2270
2271 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2272   if (N->getNumValues() != 1)
2273     return false;
2274   if (!N->hasNUsesOfValue(1, 0))
2275     return false;
2276
2277   SDValue TCChain = Chain;
2278   SDNode *Copy = *N->use_begin();
2279   if (Copy->getOpcode() == ISD::CopyToReg) {
2280     // If the copy has a glue operand, we conservatively assume it isn't safe to
2281     // perform a tail call.
2282     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2283       return false;
2284     TCChain = Copy->getOperand(0);
2285   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2286     return false;
2287
2288   bool HasRet = false;
2289   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2290        UI != UE; ++UI) {
2291     if (UI->getOpcode() != X86ISD::RET_FLAG)
2292       return false;
2293     // If we are returning more than one value, we can definitely
2294     // not make a tail call see PR19530
2295     if (UI->getNumOperands() > 4)
2296       return false;
2297     if (UI->getNumOperands() == 4 &&
2298         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2299       return false;
2300     HasRet = true;
2301   }
2302
2303   if (!HasRet)
2304     return false;
2305
2306   Chain = TCChain;
2307   return true;
2308 }
2309
2310 EVT
2311 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2312                                             ISD::NodeType ExtendKind) const {
2313   MVT ReturnMVT;
2314   // TODO: Is this also valid on 32-bit?
2315   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2316     ReturnMVT = MVT::i8;
2317   else
2318     ReturnMVT = MVT::i32;
2319
2320   EVT MinVT = getRegisterType(Context, ReturnMVT);
2321   return VT.bitsLT(MinVT) ? MinVT : VT;
2322 }
2323
2324 /// Lower the result values of a call into the
2325 /// appropriate copies out of appropriate physical registers.
2326 ///
2327 SDValue
2328 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2329                                    CallingConv::ID CallConv, bool isVarArg,
2330                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2331                                    SDLoc dl, SelectionDAG &DAG,
2332                                    SmallVectorImpl<SDValue> &InVals) const {
2333
2334   // Assign locations to each value returned by this call.
2335   SmallVector<CCValAssign, 16> RVLocs;
2336   bool Is64Bit = Subtarget->is64Bit();
2337   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2338                  *DAG.getContext());
2339   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2340
2341   // Copy all of the result registers out of their specified physreg.
2342   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2343     CCValAssign &VA = RVLocs[i];
2344     EVT CopyVT = VA.getLocVT();
2345
2346     // If this is x86-64, and we disabled SSE, we can't return FP values
2347     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2348         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2349       report_fatal_error("SSE register return with SSE disabled");
2350     }
2351
2352     // If we prefer to use the value in xmm registers, copy it out as f80 and
2353     // use a truncate to move it from fp stack reg to xmm reg.
2354     bool RoundAfterCopy = false;
2355     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2356         isScalarFPTypeInSSEReg(VA.getValVT())) {
2357       CopyVT = MVT::f80;
2358       RoundAfterCopy = (CopyVT != VA.getLocVT());
2359     }
2360
2361     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2362                                CopyVT, InFlag).getValue(1);
2363     SDValue Val = Chain.getValue(0);
2364
2365     if (RoundAfterCopy)
2366       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2367                         // This truncation won't change the value.
2368                         DAG.getIntPtrConstant(1, dl));
2369
2370     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2371       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2372
2373     InFlag = Chain.getValue(2);
2374     InVals.push_back(Val);
2375   }
2376
2377   return Chain;
2378 }
2379
2380 //===----------------------------------------------------------------------===//
2381 //                C & StdCall & Fast Calling Convention implementation
2382 //===----------------------------------------------------------------------===//
2383 //  StdCall calling convention seems to be standard for many Windows' API
2384 //  routines and around. It differs from C calling convention just a little:
2385 //  callee should clean up the stack, not caller. Symbols should be also
2386 //  decorated in some fancy way :) It doesn't support any vector arguments.
2387 //  For info on fast calling convention see Fast Calling Convention (tail call)
2388 //  implementation LowerX86_32FastCCCallTo.
2389
2390 /// CallIsStructReturn - Determines whether a call uses struct return
2391 /// semantics.
2392 enum StructReturnType {
2393   NotStructReturn,
2394   RegStructReturn,
2395   StackStructReturn
2396 };
2397 static StructReturnType
2398 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2399   if (Outs.empty())
2400     return NotStructReturn;
2401
2402   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2403   if (!Flags.isSRet())
2404     return NotStructReturn;
2405   if (Flags.isInReg())
2406     return RegStructReturn;
2407   return StackStructReturn;
2408 }
2409
2410 /// Determines whether a function uses struct return semantics.
2411 static StructReturnType
2412 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2413   if (Ins.empty())
2414     return NotStructReturn;
2415
2416   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2417   if (!Flags.isSRet())
2418     return NotStructReturn;
2419   if (Flags.isInReg())
2420     return RegStructReturn;
2421   return StackStructReturn;
2422 }
2423
2424 /// Make a copy of an aggregate at address specified by "Src" to address
2425 /// "Dst" with size and alignment information specified by the specific
2426 /// parameter attribute. The copy will be passed as a byval function parameter.
2427 static SDValue
2428 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2429                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2430                           SDLoc dl) {
2431   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2432
2433   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2434                        /*isVolatile*/false, /*AlwaysInline=*/true,
2435                        /*isTailCall*/false,
2436                        MachinePointerInfo(), MachinePointerInfo());
2437 }
2438
2439 /// Return true if the calling convention is one that we can guarantee TCO for.
2440 static bool canGuaranteeTCO(CallingConv::ID CC) {
2441   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2442           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2443 }
2444
2445 /// Return true if we might ever do TCO for calls with this calling convention.
2446 static bool mayTailCallThisCC(CallingConv::ID CC) {
2447   switch (CC) {
2448   // C calling conventions:
2449   case CallingConv::C:
2450   case CallingConv::X86_64_Win64:
2451   case CallingConv::X86_64_SysV:
2452   // Callee pop conventions:
2453   case CallingConv::X86_ThisCall:
2454   case CallingConv::X86_StdCall:
2455   case CallingConv::X86_VectorCall:
2456   case CallingConv::X86_FastCall:
2457     return true;
2458   default:
2459     return canGuaranteeTCO(CC);
2460   }
2461 }
2462
2463 /// Return true if the function is being made into a tailcall target by
2464 /// changing its ABI.
2465 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2466   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2467 }
2468
2469 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2470   auto Attr =
2471       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2472   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2473     return false;
2474
2475   CallSite CS(CI);
2476   CallingConv::ID CalleeCC = CS.getCallingConv();
2477   if (!mayTailCallThisCC(CalleeCC))
2478     return false;
2479
2480   return true;
2481 }
2482
2483 SDValue
2484 X86TargetLowering::LowerMemArgument(SDValue Chain,
2485                                     CallingConv::ID CallConv,
2486                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2487                                     SDLoc dl, SelectionDAG &DAG,
2488                                     const CCValAssign &VA,
2489                                     MachineFrameInfo *MFI,
2490                                     unsigned i) const {
2491   // Create the nodes corresponding to a load from this parameter slot.
2492   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2493   bool AlwaysUseMutable = shouldGuaranteeTCO(
2494       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2495   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2496   EVT ValVT;
2497
2498   // If value is passed by pointer we have address passed instead of the value
2499   // itself.
2500   bool ExtendedInMem = VA.isExtInLoc() &&
2501     VA.getValVT().getScalarType() == MVT::i1;
2502
2503   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2504     ValVT = VA.getLocVT();
2505   else
2506     ValVT = VA.getValVT();
2507
2508   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2509   // changed with more analysis.
2510   // In case of tail call optimization mark all arguments mutable. Since they
2511   // could be overwritten by lowering of arguments in case of a tail call.
2512   if (Flags.isByVal()) {
2513     unsigned Bytes = Flags.getByValSize();
2514     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2515     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2516     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2517   } else {
2518     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2519                                     VA.getLocMemOffset(), isImmutable);
2520     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2521     SDValue Val = DAG.getLoad(
2522         ValVT, dl, Chain, FIN,
2523         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2524         false, false, 0);
2525     return ExtendedInMem ?
2526       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2527   }
2528 }
2529
2530 // FIXME: Get this from tablegen.
2531 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2532                                                 const X86Subtarget *Subtarget) {
2533   assert(Subtarget->is64Bit());
2534
2535   if (Subtarget->isCallingConvWin64(CallConv)) {
2536     static const MCPhysReg GPR64ArgRegsWin64[] = {
2537       X86::RCX, X86::RDX, X86::R8,  X86::R9
2538     };
2539     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2540   }
2541
2542   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2543     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2544   };
2545   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2546 }
2547
2548 // FIXME: Get this from tablegen.
2549 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2550                                                 CallingConv::ID CallConv,
2551                                                 const X86Subtarget *Subtarget) {
2552   assert(Subtarget->is64Bit());
2553   if (Subtarget->isCallingConvWin64(CallConv)) {
2554     // The XMM registers which might contain var arg parameters are shadowed
2555     // in their paired GPR.  So we only need to save the GPR to their home
2556     // slots.
2557     // TODO: __vectorcall will change this.
2558     return None;
2559   }
2560
2561   const Function *Fn = MF.getFunction();
2562   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2563   bool isSoftFloat = Subtarget->useSoftFloat();
2564   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2565          "SSE register cannot be used when SSE is disabled!");
2566   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2567     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2568     // registers.
2569     return None;
2570
2571   static const MCPhysReg XMMArgRegs64Bit[] = {
2572     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2573     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2574   };
2575   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2576 }
2577
2578 SDValue X86TargetLowering::LowerFormalArguments(
2579     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2580     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2581     SmallVectorImpl<SDValue> &InVals) const {
2582   MachineFunction &MF = DAG.getMachineFunction();
2583   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2584   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2585
2586   const Function* Fn = MF.getFunction();
2587   if (Fn->hasExternalLinkage() &&
2588       Subtarget->isTargetCygMing() &&
2589       Fn->getName() == "main")
2590     FuncInfo->setForceFramePointer(true);
2591
2592   MachineFrameInfo *MFI = MF.getFrameInfo();
2593   bool Is64Bit = Subtarget->is64Bit();
2594   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2595
2596   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2597          "Var args not supported with calling convention fastcc, ghc or hipe");
2598
2599   // Assign locations to all of the incoming arguments.
2600   SmallVector<CCValAssign, 16> ArgLocs;
2601   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2602
2603   // Allocate shadow area for Win64
2604   if (IsWin64)
2605     CCInfo.AllocateStack(32, 8);
2606
2607   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2608
2609   unsigned LastVal = ~0U;
2610   SDValue ArgValue;
2611   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2612     CCValAssign &VA = ArgLocs[i];
2613     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2614     // places.
2615     assert(VA.getValNo() != LastVal &&
2616            "Don't support value assigned to multiple locs yet");
2617     (void)LastVal;
2618     LastVal = VA.getValNo();
2619
2620     if (VA.isRegLoc()) {
2621       EVT RegVT = VA.getLocVT();
2622       const TargetRegisterClass *RC;
2623       if (RegVT == MVT::i32)
2624         RC = &X86::GR32RegClass;
2625       else if (Is64Bit && RegVT == MVT::i64)
2626         RC = &X86::GR64RegClass;
2627       else if (RegVT == MVT::f32)
2628         RC = &X86::FR32RegClass;
2629       else if (RegVT == MVT::f64)
2630         RC = &X86::FR64RegClass;
2631       else if (RegVT.is512BitVector())
2632         RC = &X86::VR512RegClass;
2633       else if (RegVT.is256BitVector())
2634         RC = &X86::VR256RegClass;
2635       else if (RegVT.is128BitVector())
2636         RC = &X86::VR128RegClass;
2637       else if (RegVT == MVT::x86mmx)
2638         RC = &X86::VR64RegClass;
2639       else if (RegVT == MVT::i1)
2640         RC = &X86::VK1RegClass;
2641       else if (RegVT == MVT::v8i1)
2642         RC = &X86::VK8RegClass;
2643       else if (RegVT == MVT::v16i1)
2644         RC = &X86::VK16RegClass;
2645       else if (RegVT == MVT::v32i1)
2646         RC = &X86::VK32RegClass;
2647       else if (RegVT == MVT::v64i1)
2648         RC = &X86::VK64RegClass;
2649       else
2650         llvm_unreachable("Unknown argument type!");
2651
2652       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2653       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2654
2655       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2656       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2657       // right size.
2658       if (VA.getLocInfo() == CCValAssign::SExt)
2659         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2660                                DAG.getValueType(VA.getValVT()));
2661       else if (VA.getLocInfo() == CCValAssign::ZExt)
2662         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2663                                DAG.getValueType(VA.getValVT()));
2664       else if (VA.getLocInfo() == CCValAssign::BCvt)
2665         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2666
2667       if (VA.isExtInLoc()) {
2668         // Handle MMX values passed in XMM regs.
2669         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2670           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2671         else
2672           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2673       }
2674     } else {
2675       assert(VA.isMemLoc());
2676       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2677     }
2678
2679     // If value is passed via pointer - do a load.
2680     if (VA.getLocInfo() == CCValAssign::Indirect)
2681       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2682                              MachinePointerInfo(), false, false, false, 0);
2683
2684     InVals.push_back(ArgValue);
2685   }
2686
2687   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2688     // All x86 ABIs require that for returning structs by value we copy the
2689     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2690     // the argument into a virtual register so that we can access it from the
2691     // return points.
2692     if (Ins[i].Flags.isSRet()) {
2693       unsigned Reg = FuncInfo->getSRetReturnReg();
2694       if (!Reg) {
2695         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2696         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2697         FuncInfo->setSRetReturnReg(Reg);
2698       }
2699       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2700       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2701       break;
2702     }
2703   }
2704
2705   unsigned StackSize = CCInfo.getNextStackOffset();
2706   // Align stack specially for tail calls.
2707   if (shouldGuaranteeTCO(CallConv,
2708                          MF.getTarget().Options.GuaranteedTailCallOpt))
2709     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2710
2711   // If the function takes variable number of arguments, make a frame index for
2712   // the start of the first vararg value... for expansion of llvm.va_start. We
2713   // can skip this if there are no va_start calls.
2714   if (MFI->hasVAStart() &&
2715       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2716                    CallConv != CallingConv::X86_ThisCall))) {
2717     FuncInfo->setVarArgsFrameIndex(
2718         MFI->CreateFixedObject(1, StackSize, true));
2719   }
2720
2721   MachineModuleInfo &MMI = MF.getMMI();
2722
2723   // Figure out if XMM registers are in use.
2724   assert(!(Subtarget->useSoftFloat() &&
2725            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2726          "SSE register cannot be used when SSE is disabled!");
2727
2728   // 64-bit calling conventions support varargs and register parameters, so we
2729   // have to do extra work to spill them in the prologue.
2730   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2731     // Find the first unallocated argument registers.
2732     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2733     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2734     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2735     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2736     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2737            "SSE register cannot be used when SSE is disabled!");
2738
2739     // Gather all the live in physical registers.
2740     SmallVector<SDValue, 6> LiveGPRs;
2741     SmallVector<SDValue, 8> LiveXMMRegs;
2742     SDValue ALVal;
2743     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2744       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2745       LiveGPRs.push_back(
2746           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2747     }
2748     if (!ArgXMMs.empty()) {
2749       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2750       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2751       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2752         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2753         LiveXMMRegs.push_back(
2754             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2755       }
2756     }
2757
2758     if (IsWin64) {
2759       // Get to the caller-allocated home save location.  Add 8 to account
2760       // for the return address.
2761       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2762       FuncInfo->setRegSaveFrameIndex(
2763           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2764       // Fixup to set vararg frame on shadow area (4 x i64).
2765       if (NumIntRegs < 4)
2766         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2767     } else {
2768       // For X86-64, if there are vararg parameters that are passed via
2769       // registers, then we must store them to their spots on the stack so
2770       // they may be loaded by deferencing the result of va_next.
2771       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2772       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2773       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2774           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2775     }
2776
2777     // Store the integer parameter registers.
2778     SmallVector<SDValue, 8> MemOps;
2779     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2780                                       getPointerTy(DAG.getDataLayout()));
2781     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2782     for (SDValue Val : LiveGPRs) {
2783       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2784                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2785       SDValue Store =
2786           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2787                        MachinePointerInfo::getFixedStack(
2788                            DAG.getMachineFunction(),
2789                            FuncInfo->getRegSaveFrameIndex(), Offset),
2790                        false, false, 0);
2791       MemOps.push_back(Store);
2792       Offset += 8;
2793     }
2794
2795     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2796       // Now store the XMM (fp + vector) parameter registers.
2797       SmallVector<SDValue, 12> SaveXMMOps;
2798       SaveXMMOps.push_back(Chain);
2799       SaveXMMOps.push_back(ALVal);
2800       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2801                              FuncInfo->getRegSaveFrameIndex(), dl));
2802       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2803                              FuncInfo->getVarArgsFPOffset(), dl));
2804       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2805                         LiveXMMRegs.end());
2806       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2807                                    MVT::Other, SaveXMMOps));
2808     }
2809
2810     if (!MemOps.empty())
2811       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2812   }
2813
2814   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2815     // Find the largest legal vector type.
2816     MVT VecVT = MVT::Other;
2817     // FIXME: Only some x86_32 calling conventions support AVX512.
2818     if (Subtarget->hasAVX512() &&
2819         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2820                      CallConv == CallingConv::Intel_OCL_BI)))
2821       VecVT = MVT::v16f32;
2822     else if (Subtarget->hasAVX())
2823       VecVT = MVT::v8f32;
2824     else if (Subtarget->hasSSE2())
2825       VecVT = MVT::v4f32;
2826
2827     // We forward some GPRs and some vector types.
2828     SmallVector<MVT, 2> RegParmTypes;
2829     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2830     RegParmTypes.push_back(IntVT);
2831     if (VecVT != MVT::Other)
2832       RegParmTypes.push_back(VecVT);
2833
2834     // Compute the set of forwarded registers. The rest are scratch.
2835     SmallVectorImpl<ForwardedRegister> &Forwards =
2836         FuncInfo->getForwardedMustTailRegParms();
2837     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2838
2839     // Conservatively forward AL on x86_64, since it might be used for varargs.
2840     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2841       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2842       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2843     }
2844
2845     // Copy all forwards from physical to virtual registers.
2846     for (ForwardedRegister &F : Forwards) {
2847       // FIXME: Can we use a less constrained schedule?
2848       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2849       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2850       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2851     }
2852   }
2853
2854   // Some CCs need callee pop.
2855   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2856                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2857     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2858   } else {
2859     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2860     // If this is an sret function, the return should pop the hidden pointer.
2861     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2862         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2863         argsAreStructReturn(Ins) == StackStructReturn)
2864       FuncInfo->setBytesToPopOnReturn(4);
2865   }
2866
2867   if (!Is64Bit) {
2868     // RegSaveFrameIndex is X86-64 only.
2869     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2870     if (CallConv == CallingConv::X86_FastCall ||
2871         CallConv == CallingConv::X86_ThisCall)
2872       // fastcc functions can't have varargs.
2873       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2874   }
2875
2876   FuncInfo->setArgumentStackSize(StackSize);
2877
2878   if (MMI.hasWinEHFuncInfo(Fn)) {
2879     if (Is64Bit) {
2880       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2881       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2882       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2883       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2884       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2885                            MachinePointerInfo::getFixedStack(
2886                                DAG.getMachineFunction(), UnwindHelpFI),
2887                            /*isVolatile=*/true,
2888                            /*isNonTemporal=*/false, /*Alignment=*/0);
2889     } else {
2890       // Functions using Win32 EH are considered to have opaque SP adjustments
2891       // to force local variables to be addressed from the frame or base
2892       // pointers.
2893       MFI->setHasOpaqueSPAdjustment(true);
2894     }
2895   }
2896
2897   return Chain;
2898 }
2899
2900 SDValue
2901 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2902                                     SDValue StackPtr, SDValue Arg,
2903                                     SDLoc dl, SelectionDAG &DAG,
2904                                     const CCValAssign &VA,
2905                                     ISD::ArgFlagsTy Flags) const {
2906   unsigned LocMemOffset = VA.getLocMemOffset();
2907   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2908   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2909                        StackPtr, PtrOff);
2910   if (Flags.isByVal())
2911     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2912
2913   return DAG.getStore(
2914       Chain, dl, Arg, PtrOff,
2915       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2916       false, false, 0);
2917 }
2918
2919 /// Emit a load of return address if tail call
2920 /// optimization is performed and it is required.
2921 SDValue
2922 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2923                                            SDValue &OutRetAddr, SDValue Chain,
2924                                            bool IsTailCall, bool Is64Bit,
2925                                            int FPDiff, SDLoc dl) const {
2926   // Adjust the Return address stack slot.
2927   EVT VT = getPointerTy(DAG.getDataLayout());
2928   OutRetAddr = getReturnAddressFrameIndex(DAG);
2929
2930   // Load the "old" Return address.
2931   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2932                            false, false, false, 0);
2933   return SDValue(OutRetAddr.getNode(), 1);
2934 }
2935
2936 /// Emit a store of the return address if tail call
2937 /// optimization is performed and it is required (FPDiff!=0).
2938 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2939                                         SDValue Chain, SDValue RetAddrFrIdx,
2940                                         EVT PtrVT, unsigned SlotSize,
2941                                         int FPDiff, SDLoc dl) {
2942   // Store the return address to the appropriate stack slot.
2943   if (!FPDiff) return Chain;
2944   // Calculate the new stack slot for the return address.
2945   int NewReturnAddrFI =
2946     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2947                                          false);
2948   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2949   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2950                        MachinePointerInfo::getFixedStack(
2951                            DAG.getMachineFunction(), NewReturnAddrFI),
2952                        false, false, 0);
2953   return Chain;
2954 }
2955
2956 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2957 /// operation of specified width.
2958 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2959                        SDValue V2) {
2960   unsigned NumElems = VT.getVectorNumElements();
2961   SmallVector<int, 8> Mask;
2962   Mask.push_back(NumElems);
2963   for (unsigned i = 1; i != NumElems; ++i)
2964     Mask.push_back(i);
2965   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2966 }
2967
2968 SDValue
2969 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2970                              SmallVectorImpl<SDValue> &InVals) const {
2971   SelectionDAG &DAG                     = CLI.DAG;
2972   SDLoc &dl                             = CLI.DL;
2973   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2974   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2975   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2976   SDValue Chain                         = CLI.Chain;
2977   SDValue Callee                        = CLI.Callee;
2978   CallingConv::ID CallConv              = CLI.CallConv;
2979   bool &isTailCall                      = CLI.IsTailCall;
2980   bool isVarArg                         = CLI.IsVarArg;
2981
2982   MachineFunction &MF = DAG.getMachineFunction();
2983   bool Is64Bit        = Subtarget->is64Bit();
2984   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2985   StructReturnType SR = callIsStructReturn(Outs);
2986   bool IsSibcall      = false;
2987   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2988   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2989
2990   if (Attr.getValueAsString() == "true")
2991     isTailCall = false;
2992
2993   if (Subtarget->isPICStyleGOT() &&
2994       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2995     // If we are using a GOT, disable tail calls to external symbols with
2996     // default visibility. Tail calling such a symbol requires using a GOT
2997     // relocation, which forces early binding of the symbol. This breaks code
2998     // that require lazy function symbol resolution. Using musttail or
2999     // GuaranteedTailCallOpt will override this.
3000     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3001     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3002                G->getGlobal()->hasDefaultVisibility()))
3003       isTailCall = false;
3004   }
3005
3006   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3007   if (IsMustTail) {
3008     // Force this to be a tail call.  The verifier rules are enough to ensure
3009     // that we can lower this successfully without moving the return address
3010     // around.
3011     isTailCall = true;
3012   } else if (isTailCall) {
3013     // Check if it's really possible to do a tail call.
3014     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3015                     isVarArg, SR != NotStructReturn,
3016                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3017                     Outs, OutVals, Ins, DAG);
3018
3019     // Sibcalls are automatically detected tailcalls which do not require
3020     // ABI changes.
3021     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3022       IsSibcall = true;
3023
3024     if (isTailCall)
3025       ++NumTailCalls;
3026   }
3027
3028   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3029          "Var args not supported with calling convention fastcc, ghc or hipe");
3030
3031   // Analyze operands of the call, assigning locations to each operand.
3032   SmallVector<CCValAssign, 16> ArgLocs;
3033   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3034
3035   // Allocate shadow area for Win64
3036   if (IsWin64)
3037     CCInfo.AllocateStack(32, 8);
3038
3039   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3040
3041   // Get a count of how many bytes are to be pushed on the stack.
3042   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3043   if (IsSibcall)
3044     // This is a sibcall. The memory operands are available in caller's
3045     // own caller's stack.
3046     NumBytes = 0;
3047   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3048            canGuaranteeTCO(CallConv))
3049     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3050
3051   int FPDiff = 0;
3052   if (isTailCall && !IsSibcall && !IsMustTail) {
3053     // Lower arguments at fp - stackoffset + fpdiff.
3054     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3055
3056     FPDiff = NumBytesCallerPushed - NumBytes;
3057
3058     // Set the delta of movement of the returnaddr stackslot.
3059     // But only set if delta is greater than previous delta.
3060     if (FPDiff < X86Info->getTCReturnAddrDelta())
3061       X86Info->setTCReturnAddrDelta(FPDiff);
3062   }
3063
3064   unsigned NumBytesToPush = NumBytes;
3065   unsigned NumBytesToPop = NumBytes;
3066
3067   // If we have an inalloca argument, all stack space has already been allocated
3068   // for us and be right at the top of the stack.  We don't support multiple
3069   // arguments passed in memory when using inalloca.
3070   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3071     NumBytesToPush = 0;
3072     if (!ArgLocs.back().isMemLoc())
3073       report_fatal_error("cannot use inalloca attribute on a register "
3074                          "parameter");
3075     if (ArgLocs.back().getLocMemOffset() != 0)
3076       report_fatal_error("any parameter with the inalloca attribute must be "
3077                          "the only memory argument");
3078   }
3079
3080   if (!IsSibcall)
3081     Chain = DAG.getCALLSEQ_START(
3082         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3083
3084   SDValue RetAddrFrIdx;
3085   // Load return address for tail calls.
3086   if (isTailCall && FPDiff)
3087     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3088                                     Is64Bit, FPDiff, dl);
3089
3090   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3091   SmallVector<SDValue, 8> MemOpChains;
3092   SDValue StackPtr;
3093
3094   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3095   // of tail call optimization arguments are handle later.
3096   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3097   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3098     // Skip inalloca arguments, they have already been written.
3099     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3100     if (Flags.isInAlloca())
3101       continue;
3102
3103     CCValAssign &VA = ArgLocs[i];
3104     EVT RegVT = VA.getLocVT();
3105     SDValue Arg = OutVals[i];
3106     bool isByVal = Flags.isByVal();
3107
3108     // Promote the value if needed.
3109     switch (VA.getLocInfo()) {
3110     default: llvm_unreachable("Unknown loc info!");
3111     case CCValAssign::Full: break;
3112     case CCValAssign::SExt:
3113       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3114       break;
3115     case CCValAssign::ZExt:
3116       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3117       break;
3118     case CCValAssign::AExt:
3119       if (Arg.getValueType().isVector() &&
3120           Arg.getValueType().getScalarType() == MVT::i1)
3121         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3122       else if (RegVT.is128BitVector()) {
3123         // Special case: passing MMX values in XMM registers.
3124         Arg = DAG.getBitcast(MVT::i64, Arg);
3125         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3126         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3127       } else
3128         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3129       break;
3130     case CCValAssign::BCvt:
3131       Arg = DAG.getBitcast(RegVT, Arg);
3132       break;
3133     case CCValAssign::Indirect: {
3134       // Store the argument.
3135       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3136       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3137       Chain = DAG.getStore(
3138           Chain, dl, Arg, SpillSlot,
3139           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3140           false, false, 0);
3141       Arg = SpillSlot;
3142       break;
3143     }
3144     }
3145
3146     if (VA.isRegLoc()) {
3147       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3148       if (isVarArg && IsWin64) {
3149         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3150         // shadow reg if callee is a varargs function.
3151         unsigned ShadowReg = 0;
3152         switch (VA.getLocReg()) {
3153         case X86::XMM0: ShadowReg = X86::RCX; break;
3154         case X86::XMM1: ShadowReg = X86::RDX; break;
3155         case X86::XMM2: ShadowReg = X86::R8; break;
3156         case X86::XMM3: ShadowReg = X86::R9; break;
3157         }
3158         if (ShadowReg)
3159           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3160       }
3161     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3162       assert(VA.isMemLoc());
3163       if (!StackPtr.getNode())
3164         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3165                                       getPointerTy(DAG.getDataLayout()));
3166       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3167                                              dl, DAG, VA, Flags));
3168     }
3169   }
3170
3171   if (!MemOpChains.empty())
3172     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3173
3174   if (Subtarget->isPICStyleGOT()) {
3175     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3176     // GOT pointer.
3177     if (!isTailCall) {
3178       RegsToPass.push_back(std::make_pair(
3179           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3180                                           getPointerTy(DAG.getDataLayout()))));
3181     } else {
3182       // If we are tail calling and generating PIC/GOT style code load the
3183       // address of the callee into ECX. The value in ecx is used as target of
3184       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3185       // for tail calls on PIC/GOT architectures. Normally we would just put the
3186       // address of GOT into ebx and then call target@PLT. But for tail calls
3187       // ebx would be restored (since ebx is callee saved) before jumping to the
3188       // target@PLT.
3189
3190       // Note: The actual moving to ECX is done further down.
3191       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3192       if (G && !G->getGlobal()->hasLocalLinkage() &&
3193           G->getGlobal()->hasDefaultVisibility())
3194         Callee = LowerGlobalAddress(Callee, DAG);
3195       else if (isa<ExternalSymbolSDNode>(Callee))
3196         Callee = LowerExternalSymbol(Callee, DAG);
3197     }
3198   }
3199
3200   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3201     // From AMD64 ABI document:
3202     // For calls that may call functions that use varargs or stdargs
3203     // (prototype-less calls or calls to functions containing ellipsis (...) in
3204     // the declaration) %al is used as hidden argument to specify the number
3205     // of SSE registers used. The contents of %al do not need to match exactly
3206     // the number of registers, but must be an ubound on the number of SSE
3207     // registers used and is in the range 0 - 8 inclusive.
3208
3209     // Count the number of XMM registers allocated.
3210     static const MCPhysReg XMMArgRegs[] = {
3211       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3212       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3213     };
3214     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3215     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3216            && "SSE registers cannot be used when SSE is disabled");
3217
3218     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3219                                         DAG.getConstant(NumXMMRegs, dl,
3220                                                         MVT::i8)));
3221   }
3222
3223   if (isVarArg && IsMustTail) {
3224     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3225     for (const auto &F : Forwards) {
3226       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3227       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3228     }
3229   }
3230
3231   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3232   // don't need this because the eligibility check rejects calls that require
3233   // shuffling arguments passed in memory.
3234   if (!IsSibcall && isTailCall) {
3235     // Force all the incoming stack arguments to be loaded from the stack
3236     // before any new outgoing arguments are stored to the stack, because the
3237     // outgoing stack slots may alias the incoming argument stack slots, and
3238     // the alias isn't otherwise explicit. This is slightly more conservative
3239     // than necessary, because it means that each store effectively depends
3240     // on every argument instead of just those arguments it would clobber.
3241     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3242
3243     SmallVector<SDValue, 8> MemOpChains2;
3244     SDValue FIN;
3245     int FI = 0;
3246     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3247       CCValAssign &VA = ArgLocs[i];
3248       if (VA.isRegLoc())
3249         continue;
3250       assert(VA.isMemLoc());
3251       SDValue Arg = OutVals[i];
3252       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3253       // Skip inalloca arguments.  They don't require any work.
3254       if (Flags.isInAlloca())
3255         continue;
3256       // Create frame index.
3257       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3258       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3259       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3260       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3261
3262       if (Flags.isByVal()) {
3263         // Copy relative to framepointer.
3264         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3265         if (!StackPtr.getNode())
3266           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3267                                         getPointerTy(DAG.getDataLayout()));
3268         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3269                              StackPtr, Source);
3270
3271         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3272                                                          ArgChain,
3273                                                          Flags, DAG, dl));
3274       } else {
3275         // Store relative to framepointer.
3276         MemOpChains2.push_back(DAG.getStore(
3277             ArgChain, dl, Arg, FIN,
3278             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3279             false, false, 0));
3280       }
3281     }
3282
3283     if (!MemOpChains2.empty())
3284       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3285
3286     // Store the return address to the appropriate stack slot.
3287     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3288                                      getPointerTy(DAG.getDataLayout()),
3289                                      RegInfo->getSlotSize(), FPDiff, dl);
3290   }
3291
3292   // Build a sequence of copy-to-reg nodes chained together with token chain
3293   // and flag operands which copy the outgoing args into registers.
3294   SDValue InFlag;
3295   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3296     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3297                              RegsToPass[i].second, InFlag);
3298     InFlag = Chain.getValue(1);
3299   }
3300
3301   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3302     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3303     // In the 64-bit large code model, we have to make all calls
3304     // through a register, since the call instruction's 32-bit
3305     // pc-relative offset may not be large enough to hold the whole
3306     // address.
3307   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3308     // If the callee is a GlobalAddress node (quite common, every direct call
3309     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3310     // it.
3311     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3312
3313     // We should use extra load for direct calls to dllimported functions in
3314     // non-JIT mode.
3315     const GlobalValue *GV = G->getGlobal();
3316     if (!GV->hasDLLImportStorageClass()) {
3317       unsigned char OpFlags = 0;
3318       bool ExtraLoad = false;
3319       unsigned WrapperKind = ISD::DELETED_NODE;
3320
3321       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3322       // external symbols most go through the PLT in PIC mode.  If the symbol
3323       // has hidden or protected visibility, or if it is static or local, then
3324       // we don't need to use the PLT - we can directly call it.
3325       if (Subtarget->isTargetELF() &&
3326           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3327           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3328         OpFlags = X86II::MO_PLT;
3329       } else if (Subtarget->isPICStyleStubAny() &&
3330                  !GV->isStrongDefinitionForLinker() &&
3331                  (!Subtarget->getTargetTriple().isMacOSX() ||
3332                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3333         // PC-relative references to external symbols should go through $stub,
3334         // unless we're building with the leopard linker or later, which
3335         // automatically synthesizes these stubs.
3336         OpFlags = X86II::MO_DARWIN_STUB;
3337       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3338                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3339         // If the function is marked as non-lazy, generate an indirect call
3340         // which loads from the GOT directly. This avoids runtime overhead
3341         // at the cost of eager binding (and one extra byte of encoding).
3342         OpFlags = X86II::MO_GOTPCREL;
3343         WrapperKind = X86ISD::WrapperRIP;
3344         ExtraLoad = true;
3345       }
3346
3347       Callee = DAG.getTargetGlobalAddress(
3348           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3349
3350       // Add a wrapper if needed.
3351       if (WrapperKind != ISD::DELETED_NODE)
3352         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3353                              getPointerTy(DAG.getDataLayout()), Callee);
3354       // Add extra indirection if needed.
3355       if (ExtraLoad)
3356         Callee = DAG.getLoad(
3357             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3358             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3359             false, 0);
3360     }
3361   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3362     unsigned char OpFlags = 0;
3363
3364     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3365     // external symbols should go through the PLT.
3366     if (Subtarget->isTargetELF() &&
3367         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3368       OpFlags = X86II::MO_PLT;
3369     } else if (Subtarget->isPICStyleStubAny() &&
3370                (!Subtarget->getTargetTriple().isMacOSX() ||
3371                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3372       // PC-relative references to external symbols should go through $stub,
3373       // unless we're building with the leopard linker or later, which
3374       // automatically synthesizes these stubs.
3375       OpFlags = X86II::MO_DARWIN_STUB;
3376     }
3377
3378     Callee = DAG.getTargetExternalSymbol(
3379         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3380   } else if (Subtarget->isTarget64BitILP32() &&
3381              Callee->getValueType(0) == MVT::i32) {
3382     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3383     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3384   }
3385
3386   // Returns a chain & a flag for retval copy to use.
3387   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3388   SmallVector<SDValue, 8> Ops;
3389
3390   if (!IsSibcall && isTailCall) {
3391     Chain = DAG.getCALLSEQ_END(Chain,
3392                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3393                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3394     InFlag = Chain.getValue(1);
3395   }
3396
3397   Ops.push_back(Chain);
3398   Ops.push_back(Callee);
3399
3400   if (isTailCall)
3401     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3402
3403   // Add argument registers to the end of the list so that they are known live
3404   // into the call.
3405   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3406     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3407                                   RegsToPass[i].second.getValueType()));
3408
3409   // Add a register mask operand representing the call-preserved registers.
3410   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3411   assert(Mask && "Missing call preserved mask for calling convention");
3412
3413   // If this is an invoke in a 32-bit function using a funclet-based
3414   // personality, assume the function clobbers all registers. If an exception
3415   // is thrown, the runtime will not restore CSRs.
3416   // FIXME: Model this more precisely so that we can register allocate across
3417   // the normal edge and spill and fill across the exceptional edge.
3418   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3419     const Function *CallerFn = MF.getFunction();
3420     EHPersonality Pers =
3421         CallerFn->hasPersonalityFn()
3422             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3423             : EHPersonality::Unknown;
3424     if (isFuncletEHPersonality(Pers))
3425       Mask = RegInfo->getNoPreservedMask();
3426   }
3427
3428   Ops.push_back(DAG.getRegisterMask(Mask));
3429
3430   if (InFlag.getNode())
3431     Ops.push_back(InFlag);
3432
3433   if (isTailCall) {
3434     // We used to do:
3435     //// If this is the first return lowered for this function, add the regs
3436     //// to the liveout set for the function.
3437     // This isn't right, although it's probably harmless on x86; liveouts
3438     // should be computed from returns not tail calls.  Consider a void
3439     // function making a tail call to a function returning int.
3440     MF.getFrameInfo()->setHasTailCall();
3441     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3442   }
3443
3444   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3445   InFlag = Chain.getValue(1);
3446
3447   // Create the CALLSEQ_END node.
3448   unsigned NumBytesForCalleeToPop;
3449   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3450                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3451     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3452   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3453            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3454            SR == StackStructReturn)
3455     // If this is a call to a struct-return function, the callee
3456     // pops the hidden struct pointer, so we have to push it back.
3457     // This is common for Darwin/X86, Linux & Mingw32 targets.
3458     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3459     NumBytesForCalleeToPop = 4;
3460   else
3461     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3462
3463   // Returns a flag for retval copy to use.
3464   if (!IsSibcall) {
3465     Chain = DAG.getCALLSEQ_END(Chain,
3466                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3467                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3468                                                      true),
3469                                InFlag, dl);
3470     InFlag = Chain.getValue(1);
3471   }
3472
3473   // Handle result values, copying them out of physregs into vregs that we
3474   // return.
3475   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3476                          Ins, dl, DAG, InVals);
3477 }
3478
3479 //===----------------------------------------------------------------------===//
3480 //                Fast Calling Convention (tail call) implementation
3481 //===----------------------------------------------------------------------===//
3482
3483 //  Like std call, callee cleans arguments, convention except that ECX is
3484 //  reserved for storing the tail called function address. Only 2 registers are
3485 //  free for argument passing (inreg). Tail call optimization is performed
3486 //  provided:
3487 //                * tailcallopt is enabled
3488 //                * caller/callee are fastcc
3489 //  On X86_64 architecture with GOT-style position independent code only local
3490 //  (within module) calls are supported at the moment.
3491 //  To keep the stack aligned according to platform abi the function
3492 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3493 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3494 //  If a tail called function callee has more arguments than the caller the
3495 //  caller needs to make sure that there is room to move the RETADDR to. This is
3496 //  achieved by reserving an area the size of the argument delta right after the
3497 //  original RETADDR, but before the saved framepointer or the spilled registers
3498 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3499 //  stack layout:
3500 //    arg1
3501 //    arg2
3502 //    RETADDR
3503 //    [ new RETADDR
3504 //      move area ]
3505 //    (possible EBP)
3506 //    ESI
3507 //    EDI
3508 //    local1 ..
3509
3510 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3511 /// requirement.
3512 unsigned
3513 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3514                                                SelectionDAG& DAG) const {
3515   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3516   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3517   unsigned StackAlignment = TFI.getStackAlignment();
3518   uint64_t AlignMask = StackAlignment - 1;
3519   int64_t Offset = StackSize;
3520   unsigned SlotSize = RegInfo->getSlotSize();
3521   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3522     // Number smaller than 12 so just add the difference.
3523     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3524   } else {
3525     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3526     Offset = ((~AlignMask) & Offset) + StackAlignment +
3527       (StackAlignment-SlotSize);
3528   }
3529   return Offset;
3530 }
3531
3532 /// Return true if the given stack call argument is already available in the
3533 /// same position (relatively) of the caller's incoming argument stack.
3534 static
3535 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3536                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3537                          const X86InstrInfo *TII) {
3538   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3539   int FI = INT_MAX;
3540   if (Arg.getOpcode() == ISD::CopyFromReg) {
3541     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3542     if (!TargetRegisterInfo::isVirtualRegister(VR))
3543       return false;
3544     MachineInstr *Def = MRI->getVRegDef(VR);
3545     if (!Def)
3546       return false;
3547     if (!Flags.isByVal()) {
3548       if (!TII->isLoadFromStackSlot(Def, FI))
3549         return false;
3550     } else {
3551       unsigned Opcode = Def->getOpcode();
3552       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3553            Opcode == X86::LEA64_32r) &&
3554           Def->getOperand(1).isFI()) {
3555         FI = Def->getOperand(1).getIndex();
3556         Bytes = Flags.getByValSize();
3557       } else
3558         return false;
3559     }
3560   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3561     if (Flags.isByVal())
3562       // ByVal argument is passed in as a pointer but it's now being
3563       // dereferenced. e.g.
3564       // define @foo(%struct.X* %A) {
3565       //   tail call @bar(%struct.X* byval %A)
3566       // }
3567       return false;
3568     SDValue Ptr = Ld->getBasePtr();
3569     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3570     if (!FINode)
3571       return false;
3572     FI = FINode->getIndex();
3573   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3574     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3575     FI = FINode->getIndex();
3576     Bytes = Flags.getByValSize();
3577   } else
3578     return false;
3579
3580   assert(FI != INT_MAX);
3581   if (!MFI->isFixedObjectIndex(FI))
3582     return false;
3583   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3584 }
3585
3586 /// Check whether the call is eligible for tail call optimization. Targets
3587 /// that want to do tail call optimization should implement this function.
3588 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3589     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3590     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3591     const SmallVectorImpl<ISD::OutputArg> &Outs,
3592     const SmallVectorImpl<SDValue> &OutVals,
3593     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3594   if (!mayTailCallThisCC(CalleeCC))
3595     return false;
3596
3597   // If -tailcallopt is specified, make fastcc functions tail-callable.
3598   MachineFunction &MF = DAG.getMachineFunction();
3599   const Function *CallerF = MF.getFunction();
3600
3601   // If the function return type is x86_fp80 and the callee return type is not,
3602   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3603   // perform a tailcall optimization here.
3604   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3605     return false;
3606
3607   CallingConv::ID CallerCC = CallerF->getCallingConv();
3608   bool CCMatch = CallerCC == CalleeCC;
3609   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3610   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3611
3612   // Win64 functions have extra shadow space for argument homing. Don't do the
3613   // sibcall if the caller and callee have mismatched expectations for this
3614   // space.
3615   if (IsCalleeWin64 != IsCallerWin64)
3616     return false;
3617
3618   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3619     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3620       return true;
3621     return false;
3622   }
3623
3624   // Look for obvious safe cases to perform tail call optimization that do not
3625   // require ABI changes. This is what gcc calls sibcall.
3626
3627   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3628   // emit a special epilogue.
3629   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3630   if (RegInfo->needsStackRealignment(MF))
3631     return false;
3632
3633   // Also avoid sibcall optimization if either caller or callee uses struct
3634   // return semantics.
3635   if (isCalleeStructRet || isCallerStructRet)
3636     return false;
3637
3638   // Do not sibcall optimize vararg calls unless all arguments are passed via
3639   // registers.
3640   if (isVarArg && !Outs.empty()) {
3641     // Optimizing for varargs on Win64 is unlikely to be safe without
3642     // additional testing.
3643     if (IsCalleeWin64 || IsCallerWin64)
3644       return false;
3645
3646     SmallVector<CCValAssign, 16> ArgLocs;
3647     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3648                    *DAG.getContext());
3649
3650     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3651     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3652       if (!ArgLocs[i].isRegLoc())
3653         return false;
3654   }
3655
3656   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3657   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3658   // this into a sibcall.
3659   bool Unused = false;
3660   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3661     if (!Ins[i].Used) {
3662       Unused = true;
3663       break;
3664     }
3665   }
3666   if (Unused) {
3667     SmallVector<CCValAssign, 16> RVLocs;
3668     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3669                    *DAG.getContext());
3670     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3671     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3672       CCValAssign &VA = RVLocs[i];
3673       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3674         return false;
3675     }
3676   }
3677
3678   // If the calling conventions do not match, then we'd better make sure the
3679   // results are returned in the same way as what the caller expects.
3680   if (!CCMatch) {
3681     SmallVector<CCValAssign, 16> RVLocs1;
3682     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3683                     *DAG.getContext());
3684     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3685
3686     SmallVector<CCValAssign, 16> RVLocs2;
3687     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3688                     *DAG.getContext());
3689     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3690
3691     if (RVLocs1.size() != RVLocs2.size())
3692       return false;
3693     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3694       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3695         return false;
3696       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3697         return false;
3698       if (RVLocs1[i].isRegLoc()) {
3699         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3700           return false;
3701       } else {
3702         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3703           return false;
3704       }
3705     }
3706   }
3707
3708   unsigned StackArgsSize = 0;
3709
3710   // If the callee takes no arguments then go on to check the results of the
3711   // call.
3712   if (!Outs.empty()) {
3713     // Check if stack adjustment is needed. For now, do not do this if any
3714     // argument is passed on the stack.
3715     SmallVector<CCValAssign, 16> ArgLocs;
3716     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3717                    *DAG.getContext());
3718
3719     // Allocate shadow area for Win64
3720     if (IsCalleeWin64)
3721       CCInfo.AllocateStack(32, 8);
3722
3723     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3724     StackArgsSize = CCInfo.getNextStackOffset();
3725
3726     if (CCInfo.getNextStackOffset()) {
3727       // Check if the arguments are already laid out in the right way as
3728       // the caller's fixed stack objects.
3729       MachineFrameInfo *MFI = MF.getFrameInfo();
3730       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3731       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3732       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3733         CCValAssign &VA = ArgLocs[i];
3734         SDValue Arg = OutVals[i];
3735         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3736         if (VA.getLocInfo() == CCValAssign::Indirect)
3737           return false;
3738         if (!VA.isRegLoc()) {
3739           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3740                                    MFI, MRI, TII))
3741             return false;
3742         }
3743       }
3744     }
3745
3746     // If the tailcall address may be in a register, then make sure it's
3747     // possible to register allocate for it. In 32-bit, the call address can
3748     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3749     // callee-saved registers are restored. These happen to be the same
3750     // registers used to pass 'inreg' arguments so watch out for those.
3751     if (!Subtarget->is64Bit() &&
3752         ((!isa<GlobalAddressSDNode>(Callee) &&
3753           !isa<ExternalSymbolSDNode>(Callee)) ||
3754          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3755       unsigned NumInRegs = 0;
3756       // In PIC we need an extra register to formulate the address computation
3757       // for the callee.
3758       unsigned MaxInRegs =
3759         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3760
3761       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3762         CCValAssign &VA = ArgLocs[i];
3763         if (!VA.isRegLoc())
3764           continue;
3765         unsigned Reg = VA.getLocReg();
3766         switch (Reg) {
3767         default: break;
3768         case X86::EAX: case X86::EDX: case X86::ECX:
3769           if (++NumInRegs == MaxInRegs)
3770             return false;
3771           break;
3772         }
3773       }
3774     }
3775   }
3776
3777   bool CalleeWillPop =
3778       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3779                        MF.getTarget().Options.GuaranteedTailCallOpt);
3780
3781   if (unsigned BytesToPop =
3782           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3783     // If we have bytes to pop, the callee must pop them.
3784     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3785     if (!CalleePopMatches)
3786       return false;
3787   } else if (CalleeWillPop && StackArgsSize > 0) {
3788     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3789     return false;
3790   }
3791
3792   return true;
3793 }
3794
3795 FastISel *
3796 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3797                                   const TargetLibraryInfo *libInfo) const {
3798   return X86::createFastISel(funcInfo, libInfo);
3799 }
3800
3801 //===----------------------------------------------------------------------===//
3802 //                           Other Lowering Hooks
3803 //===----------------------------------------------------------------------===//
3804
3805 static bool MayFoldLoad(SDValue Op) {
3806   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3807 }
3808
3809 static bool MayFoldIntoStore(SDValue Op) {
3810   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3811 }
3812
3813 static bool isTargetShuffle(unsigned Opcode) {
3814   switch(Opcode) {
3815   default: return false;
3816   case X86ISD::BLENDI:
3817   case X86ISD::PSHUFB:
3818   case X86ISD::PSHUFD:
3819   case X86ISD::PSHUFHW:
3820   case X86ISD::PSHUFLW:
3821   case X86ISD::SHUFP:
3822   case X86ISD::PALIGNR:
3823   case X86ISD::MOVLHPS:
3824   case X86ISD::MOVLHPD:
3825   case X86ISD::MOVHLPS:
3826   case X86ISD::MOVLPS:
3827   case X86ISD::MOVLPD:
3828   case X86ISD::MOVSHDUP:
3829   case X86ISD::MOVSLDUP:
3830   case X86ISD::MOVDDUP:
3831   case X86ISD::MOVSS:
3832   case X86ISD::MOVSD:
3833   case X86ISD::UNPCKL:
3834   case X86ISD::UNPCKH:
3835   case X86ISD::VPERMILPI:
3836   case X86ISD::VPERM2X128:
3837   case X86ISD::VPERMI:
3838   case X86ISD::VPERMV:
3839   case X86ISD::VPERMV3:
3840     return true;
3841   }
3842 }
3843
3844 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3845                                     SDValue V1, unsigned TargetMask,
3846                                     SelectionDAG &DAG) {
3847   switch(Opc) {
3848   default: llvm_unreachable("Unknown x86 shuffle node");
3849   case X86ISD::PSHUFD:
3850   case X86ISD::PSHUFHW:
3851   case X86ISD::PSHUFLW:
3852   case X86ISD::VPERMILPI:
3853   case X86ISD::VPERMI:
3854     return DAG.getNode(Opc, dl, VT, V1,
3855                        DAG.getConstant(TargetMask, dl, MVT::i8));
3856   }
3857 }
3858
3859 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3860                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3861   switch(Opc) {
3862   default: llvm_unreachable("Unknown x86 shuffle node");
3863   case X86ISD::MOVLHPS:
3864   case X86ISD::MOVLHPD:
3865   case X86ISD::MOVHLPS:
3866   case X86ISD::MOVLPS:
3867   case X86ISD::MOVLPD:
3868   case X86ISD::MOVSS:
3869   case X86ISD::MOVSD:
3870   case X86ISD::UNPCKL:
3871   case X86ISD::UNPCKH:
3872     return DAG.getNode(Opc, dl, VT, V1, V2);
3873   }
3874 }
3875
3876 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3877   MachineFunction &MF = DAG.getMachineFunction();
3878   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3879   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3880   int ReturnAddrIndex = FuncInfo->getRAIndex();
3881
3882   if (ReturnAddrIndex == 0) {
3883     // Set up a frame object for the return address.
3884     unsigned SlotSize = RegInfo->getSlotSize();
3885     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3886                                                            -(int64_t)SlotSize,
3887                                                            false);
3888     FuncInfo->setRAIndex(ReturnAddrIndex);
3889   }
3890
3891   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3892 }
3893
3894 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3895                                        bool hasSymbolicDisplacement) {
3896   // Offset should fit into 32 bit immediate field.
3897   if (!isInt<32>(Offset))
3898     return false;
3899
3900   // If we don't have a symbolic displacement - we don't have any extra
3901   // restrictions.
3902   if (!hasSymbolicDisplacement)
3903     return true;
3904
3905   // FIXME: Some tweaks might be needed for medium code model.
3906   if (M != CodeModel::Small && M != CodeModel::Kernel)
3907     return false;
3908
3909   // For small code model we assume that latest object is 16MB before end of 31
3910   // bits boundary. We may also accept pretty large negative constants knowing
3911   // that all objects are in the positive half of address space.
3912   if (M == CodeModel::Small && Offset < 16*1024*1024)
3913     return true;
3914
3915   // For kernel code model we know that all object resist in the negative half
3916   // of 32bits address space. We may not accept negative offsets, since they may
3917   // be just off and we may accept pretty large positive ones.
3918   if (M == CodeModel::Kernel && Offset >= 0)
3919     return true;
3920
3921   return false;
3922 }
3923
3924 /// Determines whether the callee is required to pop its own arguments.
3925 /// Callee pop is necessary to support tail calls.
3926 bool X86::isCalleePop(CallingConv::ID CallingConv,
3927                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3928   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3929   // can guarantee TCO.
3930   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3931     return true;
3932
3933   switch (CallingConv) {
3934   default:
3935     return false;
3936   case CallingConv::X86_StdCall:
3937   case CallingConv::X86_FastCall:
3938   case CallingConv::X86_ThisCall:
3939   case CallingConv::X86_VectorCall:
3940     return !is64Bit;
3941   }
3942 }
3943
3944 /// \brief Return true if the condition is an unsigned comparison operation.
3945 static bool isX86CCUnsigned(unsigned X86CC) {
3946   switch (X86CC) {
3947   default: llvm_unreachable("Invalid integer condition!");
3948   case X86::COND_E:     return true;
3949   case X86::COND_G:     return false;
3950   case X86::COND_GE:    return false;
3951   case X86::COND_L:     return false;
3952   case X86::COND_LE:    return false;
3953   case X86::COND_NE:    return true;
3954   case X86::COND_B:     return true;
3955   case X86::COND_A:     return true;
3956   case X86::COND_BE:    return true;
3957   case X86::COND_AE:    return true;
3958   }
3959   llvm_unreachable("covered switch fell through?!");
3960 }
3961
3962 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3963 /// condition code, returning the condition code and the LHS/RHS of the
3964 /// comparison to make.
3965 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3966                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3967   if (!isFP) {
3968     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3969       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3970         // X > -1   -> X == 0, jump !sign.
3971         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3972         return X86::COND_NS;
3973       }
3974       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3975         // X < 0   -> X == 0, jump on sign.
3976         return X86::COND_S;
3977       }
3978       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3979         // X < 1   -> X <= 0
3980         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3981         return X86::COND_LE;
3982       }
3983     }
3984
3985     switch (SetCCOpcode) {
3986     default: llvm_unreachable("Invalid integer condition!");
3987     case ISD::SETEQ:  return X86::COND_E;
3988     case ISD::SETGT:  return X86::COND_G;
3989     case ISD::SETGE:  return X86::COND_GE;
3990     case ISD::SETLT:  return X86::COND_L;
3991     case ISD::SETLE:  return X86::COND_LE;
3992     case ISD::SETNE:  return X86::COND_NE;
3993     case ISD::SETULT: return X86::COND_B;
3994     case ISD::SETUGT: return X86::COND_A;
3995     case ISD::SETULE: return X86::COND_BE;
3996     case ISD::SETUGE: return X86::COND_AE;
3997     }
3998   }
3999
4000   // First determine if it is required or is profitable to flip the operands.
4001
4002   // If LHS is a foldable load, but RHS is not, flip the condition.
4003   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4004       !ISD::isNON_EXTLoad(RHS.getNode())) {
4005     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4006     std::swap(LHS, RHS);
4007   }
4008
4009   switch (SetCCOpcode) {
4010   default: break;
4011   case ISD::SETOLT:
4012   case ISD::SETOLE:
4013   case ISD::SETUGT:
4014   case ISD::SETUGE:
4015     std::swap(LHS, RHS);
4016     break;
4017   }
4018
4019   // On a floating point condition, the flags are set as follows:
4020   // ZF  PF  CF   op
4021   //  0 | 0 | 0 | X > Y
4022   //  0 | 0 | 1 | X < Y
4023   //  1 | 0 | 0 | X == Y
4024   //  1 | 1 | 1 | unordered
4025   switch (SetCCOpcode) {
4026   default: llvm_unreachable("Condcode should be pre-legalized away");
4027   case ISD::SETUEQ:
4028   case ISD::SETEQ:   return X86::COND_E;
4029   case ISD::SETOLT:              // flipped
4030   case ISD::SETOGT:
4031   case ISD::SETGT:   return X86::COND_A;
4032   case ISD::SETOLE:              // flipped
4033   case ISD::SETOGE:
4034   case ISD::SETGE:   return X86::COND_AE;
4035   case ISD::SETUGT:              // flipped
4036   case ISD::SETULT:
4037   case ISD::SETLT:   return X86::COND_B;
4038   case ISD::SETUGE:              // flipped
4039   case ISD::SETULE:
4040   case ISD::SETLE:   return X86::COND_BE;
4041   case ISD::SETONE:
4042   case ISD::SETNE:   return X86::COND_NE;
4043   case ISD::SETUO:   return X86::COND_P;
4044   case ISD::SETO:    return X86::COND_NP;
4045   case ISD::SETOEQ:
4046   case ISD::SETUNE:  return X86::COND_INVALID;
4047   }
4048 }
4049
4050 /// Is there a floating point cmov for the specific X86 condition code?
4051 /// Current x86 isa includes the following FP cmov instructions:
4052 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4053 static bool hasFPCMov(unsigned X86CC) {
4054   switch (X86CC) {
4055   default:
4056     return false;
4057   case X86::COND_B:
4058   case X86::COND_BE:
4059   case X86::COND_E:
4060   case X86::COND_P:
4061   case X86::COND_A:
4062   case X86::COND_AE:
4063   case X86::COND_NE:
4064   case X86::COND_NP:
4065     return true;
4066   }
4067 }
4068
4069 /// Returns true if the target can instruction select the
4070 /// specified FP immediate natively. If false, the legalizer will
4071 /// materialize the FP immediate as a load from a constant pool.
4072 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4073   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4074     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4075       return true;
4076   }
4077   return false;
4078 }
4079
4080 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4081                                               ISD::LoadExtType ExtTy,
4082                                               EVT NewVT) const {
4083   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4084   // relocation target a movq or addq instruction: don't let the load shrink.
4085   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4086   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4087     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4088       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4089   return true;
4090 }
4091
4092 /// \brief Returns true if it is beneficial to convert a load of a constant
4093 /// to just the constant itself.
4094 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4095                                                           Type *Ty) const {
4096   assert(Ty->isIntegerTy());
4097
4098   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4099   if (BitSize == 0 || BitSize > 64)
4100     return false;
4101   return true;
4102 }
4103
4104 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4105                                                 unsigned Index) const {
4106   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4107     return false;
4108
4109   return (Index == 0 || Index == ResVT.getVectorNumElements());
4110 }
4111
4112 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4113   // Speculate cttz only if we can directly use TZCNT.
4114   return Subtarget->hasBMI();
4115 }
4116
4117 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4118   // Speculate ctlz only if we can directly use LZCNT.
4119   return Subtarget->hasLZCNT();
4120 }
4121
4122 /// Return true if every element in Mask, beginning
4123 /// from position Pos and ending in Pos+Size is undef.
4124 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4125   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4126     if (0 <= Mask[i])
4127       return false;
4128   return true;
4129 }
4130
4131 /// Return true if Val is undef or if its value falls within the
4132 /// specified range (L, H].
4133 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4134   return (Val < 0) || (Val >= Low && Val < Hi);
4135 }
4136
4137 /// Val is either less than zero (undef) or equal to the specified value.
4138 static bool isUndefOrEqual(int Val, int CmpVal) {
4139   return (Val < 0 || Val == CmpVal);
4140 }
4141
4142 /// Return true if every element in Mask, beginning
4143 /// from position Pos and ending in Pos+Size, falls within the specified
4144 /// sequential range (Low, Low+Size]. or is undef.
4145 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4146                                        unsigned Pos, unsigned Size, int Low) {
4147   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4148     if (!isUndefOrEqual(Mask[i], Low))
4149       return false;
4150   return true;
4151 }
4152
4153 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4154 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4155 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4156   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4157   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4158     return false;
4159
4160   // The index should be aligned on a vecWidth-bit boundary.
4161   uint64_t Index =
4162     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4163
4164   MVT VT = N->getSimpleValueType(0);
4165   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4166   bool Result = (Index * ElSize) % vecWidth == 0;
4167
4168   return Result;
4169 }
4170
4171 /// Return true if the specified INSERT_SUBVECTOR
4172 /// operand specifies a subvector insert that is suitable for input to
4173 /// insertion of 128 or 256-bit subvectors
4174 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4175   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4176   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4177     return false;
4178   // The index should be aligned on a vecWidth-bit boundary.
4179   uint64_t Index =
4180     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4181
4182   MVT VT = N->getSimpleValueType(0);
4183   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4184   bool Result = (Index * ElSize) % vecWidth == 0;
4185
4186   return Result;
4187 }
4188
4189 bool X86::isVINSERT128Index(SDNode *N) {
4190   return isVINSERTIndex(N, 128);
4191 }
4192
4193 bool X86::isVINSERT256Index(SDNode *N) {
4194   return isVINSERTIndex(N, 256);
4195 }
4196
4197 bool X86::isVEXTRACT128Index(SDNode *N) {
4198   return isVEXTRACTIndex(N, 128);
4199 }
4200
4201 bool X86::isVEXTRACT256Index(SDNode *N) {
4202   return isVEXTRACTIndex(N, 256);
4203 }
4204
4205 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4206   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4207   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4208     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4209
4210   uint64_t Index =
4211     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4212
4213   MVT VecVT = N->getOperand(0).getSimpleValueType();
4214   MVT ElVT = VecVT.getVectorElementType();
4215
4216   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4217   return Index / NumElemsPerChunk;
4218 }
4219
4220 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4221   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4222   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4223     llvm_unreachable("Illegal insert subvector for VINSERT");
4224
4225   uint64_t Index =
4226     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4227
4228   MVT VecVT = N->getSimpleValueType(0);
4229   MVT ElVT = VecVT.getVectorElementType();
4230
4231   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4232   return Index / NumElemsPerChunk;
4233 }
4234
4235 /// Return the appropriate immediate to extract the specified
4236 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4237 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4238   return getExtractVEXTRACTImmediate(N, 128);
4239 }
4240
4241 /// Return the appropriate immediate to extract the specified
4242 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4243 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4244   return getExtractVEXTRACTImmediate(N, 256);
4245 }
4246
4247 /// Return the appropriate immediate to insert at the specified
4248 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4249 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4250   return getInsertVINSERTImmediate(N, 128);
4251 }
4252
4253 /// Return the appropriate immediate to insert at the specified
4254 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4255 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4256   return getInsertVINSERTImmediate(N, 256);
4257 }
4258
4259 /// Returns true if V is a constant integer zero.
4260 static bool isZero(SDValue V) {
4261   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4262   return C && C->isNullValue();
4263 }
4264
4265 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4266 bool X86::isZeroNode(SDValue Elt) {
4267   if (isZero(Elt))
4268     return true;
4269   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4270     return CFP->getValueAPF().isPosZero();
4271   return false;
4272 }
4273
4274 // Build a vector of constants
4275 // Use an UNDEF node if MaskElt == -1.
4276 // Spilt 64-bit constants in the 32-bit mode.
4277 static SDValue getConstVector(ArrayRef<int> Values, EVT VT,
4278                               SelectionDAG &DAG,
4279                               SDLoc dl, bool IsMask = false) {
4280
4281   SmallVector<SDValue, 32>  Ops;
4282   bool Split = false;
4283
4284   EVT ConstVecVT = VT;
4285   unsigned NumElts = VT.getVectorNumElements();
4286   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4287   if (!In64BitMode && VT.getScalarType() == MVT::i64) {
4288     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4289     Split = true;
4290   }
4291
4292   EVT EltVT = ConstVecVT.getScalarType();
4293   for (unsigned i = 0; i < NumElts; ++i) {
4294     bool IsUndef = Values[i] < 0 && IsMask;
4295     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4296       DAG.getConstant(Values[i], dl, EltVT);
4297     Ops.push_back(OpNode);
4298     if (Split)
4299       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4300                     DAG.getConstant(0, dl, EltVT));
4301   }
4302   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4303   if (Split)
4304     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4305   return ConstsNode;
4306 }
4307
4308 /// Returns a vector of specified type with all zero elements.
4309 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4310                              SelectionDAG &DAG, SDLoc dl) {
4311   assert(VT.isVector() && "Expected a vector type");
4312
4313   // Always build SSE zero vectors as <4 x i32> bitcasted
4314   // to their dest type. This ensures they get CSE'd.
4315   SDValue Vec;
4316   if (VT.is128BitVector()) {  // SSE
4317     if (Subtarget->hasSSE2()) {  // SSE2
4318       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4319       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4320     } else { // SSE1
4321       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4322       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4323     }
4324   } else if (VT.is256BitVector()) { // AVX
4325     if (Subtarget->hasInt256()) { // AVX2
4326       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4327       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4328       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4329     } else {
4330       // 256-bit logic and arithmetic instructions in AVX are all
4331       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4332       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4333       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4334       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4335     }
4336   } else if (VT.is512BitVector()) { // AVX-512
4337       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4338       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4339                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4340       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4341   } else if (VT.getScalarType() == MVT::i1) {
4342
4343     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4344             && "Unexpected vector type");
4345     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4346             && "Unexpected vector type");
4347     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4348     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4349     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4350   } else
4351     llvm_unreachable("Unexpected vector type");
4352
4353   return DAG.getBitcast(VT, Vec);
4354 }
4355
4356 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4357                                 SelectionDAG &DAG, SDLoc dl,
4358                                 unsigned vectorWidth) {
4359   assert((vectorWidth == 128 || vectorWidth == 256) &&
4360          "Unsupported vector width");
4361   EVT VT = Vec.getValueType();
4362   EVT ElVT = VT.getVectorElementType();
4363   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4364   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4365                                   VT.getVectorNumElements()/Factor);
4366
4367   // Extract from UNDEF is UNDEF.
4368   if (Vec.getOpcode() == ISD::UNDEF)
4369     return DAG.getUNDEF(ResultVT);
4370
4371   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4372   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4373
4374   // This is the index of the first element of the vectorWidth-bit chunk
4375   // we want.
4376   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4377                                * ElemsPerChunk);
4378
4379   // If the input is a buildvector just emit a smaller one.
4380   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4381     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4382                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4383                                     ElemsPerChunk));
4384
4385   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4386   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4387 }
4388
4389 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4390 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4391 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4392 /// instructions or a simple subregister reference. Idx is an index in the
4393 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4394 /// lowering EXTRACT_VECTOR_ELT operations easier.
4395 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4396                                    SelectionDAG &DAG, SDLoc dl) {
4397   assert((Vec.getValueType().is256BitVector() ||
4398           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4399   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4400 }
4401
4402 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4403 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4404                                    SelectionDAG &DAG, SDLoc dl) {
4405   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4406   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4407 }
4408
4409 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4410                                unsigned IdxVal, SelectionDAG &DAG,
4411                                SDLoc dl, unsigned vectorWidth) {
4412   assert((vectorWidth == 128 || vectorWidth == 256) &&
4413          "Unsupported vector width");
4414   // Inserting UNDEF is Result
4415   if (Vec.getOpcode() == ISD::UNDEF)
4416     return Result;
4417   EVT VT = Vec.getValueType();
4418   EVT ElVT = VT.getVectorElementType();
4419   EVT ResultVT = Result.getValueType();
4420
4421   // Insert the relevant vectorWidth bits.
4422   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4423
4424   // This is the index of the first element of the vectorWidth-bit chunk
4425   // we want.
4426   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4427                                * ElemsPerChunk);
4428
4429   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4430   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4431 }
4432
4433 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4434 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4435 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4436 /// simple superregister reference.  Idx is an index in the 128 bits
4437 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4438 /// lowering INSERT_VECTOR_ELT operations easier.
4439 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4440                                   SelectionDAG &DAG, SDLoc dl) {
4441   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4442
4443   // For insertion into the zero index (low half) of a 256-bit vector, it is
4444   // more efficient to generate a blend with immediate instead of an insert*128.
4445   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4446   // extend the subvector to the size of the result vector. Make sure that
4447   // we are not recursing on that node by checking for undef here.
4448   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4449       Result.getOpcode() != ISD::UNDEF) {
4450     EVT ResultVT = Result.getValueType();
4451     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4452     SDValue Undef = DAG.getUNDEF(ResultVT);
4453     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4454                                  Vec, ZeroIndex);
4455
4456     // The blend instruction, and therefore its mask, depend on the data type.
4457     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4458     if (ScalarType.isFloatingPoint()) {
4459       // Choose either vblendps (float) or vblendpd (double).
4460       unsigned ScalarSize = ScalarType.getSizeInBits();
4461       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4462       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4463       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4464       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4465     }
4466
4467     const X86Subtarget &Subtarget =
4468     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4469
4470     // AVX2 is needed for 256-bit integer blend support.
4471     // Integers must be cast to 32-bit because there is only vpblendd;
4472     // vpblendw can't be used for this because it has a handicapped mask.
4473
4474     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4475     // is still more efficient than using the wrong domain vinsertf128 that
4476     // will be created by InsertSubVector().
4477     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4478
4479     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4480     Vec256 = DAG.getBitcast(CastVT, Vec256);
4481     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4482     return DAG.getBitcast(ResultVT, Vec256);
4483   }
4484
4485   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4486 }
4487
4488 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4489                                   SelectionDAG &DAG, SDLoc dl) {
4490   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4491   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4492 }
4493
4494 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4495 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4496 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4497 /// large BUILD_VECTORS.
4498 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4499                                    unsigned NumElems, SelectionDAG &DAG,
4500                                    SDLoc dl) {
4501   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4502   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4503 }
4504
4505 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4506                                    unsigned NumElems, SelectionDAG &DAG,
4507                                    SDLoc dl) {
4508   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4509   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4510 }
4511
4512 /// Returns a vector of specified type with all bits set.
4513 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4514 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4515 /// Then bitcast to their original type, ensuring they get CSE'd.
4516 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4517                              SelectionDAG &DAG, SDLoc dl) {
4518   assert(VT.isVector() && "Expected a vector type");
4519
4520   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4521   SDValue Vec;
4522   if (VT.is512BitVector()) {
4523     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4524                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4525     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4526   } else if (VT.is256BitVector()) {
4527     if (Subtarget->hasInt256()) { // AVX2
4528       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4529       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4530     } else { // AVX
4531       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4532       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4533     }
4534   } else if (VT.is128BitVector()) {
4535     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4536   } else
4537     llvm_unreachable("Unexpected vector type");
4538
4539   return DAG.getBitcast(VT, Vec);
4540 }
4541
4542 /// Returns a vector_shuffle node for an unpackl operation.
4543 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4544                           SDValue V2) {
4545   unsigned NumElems = VT.getVectorNumElements();
4546   SmallVector<int, 8> Mask;
4547   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4548     Mask.push_back(i);
4549     Mask.push_back(i + NumElems);
4550   }
4551   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4552 }
4553
4554 /// Returns a vector_shuffle node for an unpackh operation.
4555 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4556                           SDValue V2) {
4557   unsigned NumElems = VT.getVectorNumElements();
4558   SmallVector<int, 8> Mask;
4559   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4560     Mask.push_back(i + Half);
4561     Mask.push_back(i + NumElems + Half);
4562   }
4563   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4564 }
4565
4566 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4567 /// This produces a shuffle where the low element of V2 is swizzled into the
4568 /// zero/undef vector, landing at element Idx.
4569 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4570 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4571                                            bool IsZero,
4572                                            const X86Subtarget *Subtarget,
4573                                            SelectionDAG &DAG) {
4574   MVT VT = V2.getSimpleValueType();
4575   SDValue V1 = IsZero
4576     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4577   unsigned NumElems = VT.getVectorNumElements();
4578   SmallVector<int, 16> MaskVec;
4579   for (unsigned i = 0; i != NumElems; ++i)
4580     // If this is the insertion idx, put the low elt of V2 here.
4581     MaskVec.push_back(i == Idx ? NumElems : i);
4582   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4583 }
4584
4585 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4586 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4587 /// uses one source. Note that this will set IsUnary for shuffles which use a
4588 /// single input multiple times, and in those cases it will
4589 /// adjust the mask to only have indices within that single input.
4590 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4591 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4592                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4593   unsigned NumElems = VT.getVectorNumElements();
4594   SDValue ImmN;
4595
4596   IsUnary = false;
4597   bool IsFakeUnary = false;
4598   switch(N->getOpcode()) {
4599   case X86ISD::BLENDI:
4600     ImmN = N->getOperand(N->getNumOperands()-1);
4601     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4602     break;
4603   case X86ISD::SHUFP:
4604     ImmN = N->getOperand(N->getNumOperands()-1);
4605     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4606     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4607     break;
4608   case X86ISD::UNPCKH:
4609     DecodeUNPCKHMask(VT, Mask);
4610     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4611     break;
4612   case X86ISD::UNPCKL:
4613     DecodeUNPCKLMask(VT, Mask);
4614     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4615     break;
4616   case X86ISD::MOVHLPS:
4617     DecodeMOVHLPSMask(NumElems, Mask);
4618     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4619     break;
4620   case X86ISD::MOVLHPS:
4621     DecodeMOVLHPSMask(NumElems, Mask);
4622     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4623     break;
4624   case X86ISD::PALIGNR:
4625     ImmN = N->getOperand(N->getNumOperands()-1);
4626     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4627     break;
4628   case X86ISD::PSHUFD:
4629   case X86ISD::VPERMILPI:
4630     ImmN = N->getOperand(N->getNumOperands()-1);
4631     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4632     IsUnary = true;
4633     break;
4634   case X86ISD::PSHUFHW:
4635     ImmN = N->getOperand(N->getNumOperands()-1);
4636     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4637     IsUnary = true;
4638     break;
4639   case X86ISD::PSHUFLW:
4640     ImmN = N->getOperand(N->getNumOperands()-1);
4641     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4642     IsUnary = true;
4643     break;
4644   case X86ISD::PSHUFB: {
4645     IsUnary = true;
4646     SDValue MaskNode = N->getOperand(1);
4647     while (MaskNode->getOpcode() == ISD::BITCAST)
4648       MaskNode = MaskNode->getOperand(0);
4649
4650     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4651       // If we have a build-vector, then things are easy.
4652       EVT VT = MaskNode.getValueType();
4653       assert(VT.isVector() &&
4654              "Can't produce a non-vector with a build_vector!");
4655       if (!VT.isInteger())
4656         return false;
4657
4658       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4659
4660       SmallVector<uint64_t, 32> RawMask;
4661       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4662         SDValue Op = MaskNode->getOperand(i);
4663         if (Op->getOpcode() == ISD::UNDEF) {
4664           RawMask.push_back((uint64_t)SM_SentinelUndef);
4665           continue;
4666         }
4667         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4668         if (!CN)
4669           return false;
4670         APInt MaskElement = CN->getAPIntValue();
4671
4672         // We now have to decode the element which could be any integer size and
4673         // extract each byte of it.
4674         for (int j = 0; j < NumBytesPerElement; ++j) {
4675           // Note that this is x86 and so always little endian: the low byte is
4676           // the first byte of the mask.
4677           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4678           MaskElement = MaskElement.lshr(8);
4679         }
4680       }
4681       DecodePSHUFBMask(RawMask, Mask);
4682       break;
4683     }
4684
4685     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4686     if (!MaskLoad)
4687       return false;
4688
4689     SDValue Ptr = MaskLoad->getBasePtr();
4690     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4691         Ptr->getOpcode() == X86ISD::WrapperRIP)
4692       Ptr = Ptr->getOperand(0);
4693
4694     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4695     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4696       return false;
4697
4698     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4699       DecodePSHUFBMask(C, Mask);
4700       if (Mask.empty())
4701         return false;
4702       break;
4703     }
4704
4705     return false;
4706   }
4707   case X86ISD::VPERMI:
4708     ImmN = N->getOperand(N->getNumOperands()-1);
4709     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4710     IsUnary = true;
4711     break;
4712   case X86ISD::MOVSS:
4713   case X86ISD::MOVSD:
4714     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4715     break;
4716   case X86ISD::VPERM2X128:
4717     ImmN = N->getOperand(N->getNumOperands()-1);
4718     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4719     if (Mask.empty()) return false;
4720     // Mask only contains negative index if an element is zero.
4721     if (std::any_of(Mask.begin(), Mask.end(),
4722                     [](int M){ return M == SM_SentinelZero; }))
4723       return false;
4724     break;
4725   case X86ISD::MOVSLDUP:
4726     DecodeMOVSLDUPMask(VT, Mask);
4727     IsUnary = true;
4728     break;
4729   case X86ISD::MOVSHDUP:
4730     DecodeMOVSHDUPMask(VT, Mask);
4731     IsUnary = true;
4732     break;
4733   case X86ISD::MOVDDUP:
4734     DecodeMOVDDUPMask(VT, Mask);
4735     IsUnary = true;
4736     break;
4737   case X86ISD::MOVLHPD:
4738   case X86ISD::MOVLPD:
4739   case X86ISD::MOVLPS:
4740     // Not yet implemented
4741     return false;
4742   case X86ISD::VPERMV: {
4743     IsUnary = true;
4744     SDValue MaskNode = N->getOperand(0);
4745     while (MaskNode->getOpcode() == ISD::BITCAST)
4746       MaskNode = MaskNode->getOperand(0);
4747
4748     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4749     SmallVector<uint64_t, 32> RawMask;
4750     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4751       // If we have a build-vector, then things are easy.
4752       assert(MaskNode.getValueType().isInteger() &&
4753              MaskNode.getValueType().getVectorNumElements() ==
4754              VT.getVectorNumElements());
4755
4756       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4757         SDValue Op = MaskNode->getOperand(i);
4758         if (Op->getOpcode() == ISD::UNDEF)
4759           RawMask.push_back((uint64_t)SM_SentinelUndef);
4760         else if (isa<ConstantSDNode>(Op)) {
4761           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4762           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4763         } else
4764           return false;
4765       }
4766       DecodeVPERMVMask(RawMask, Mask);
4767       break;
4768     }
4769     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4770       unsigned NumEltsInMask = MaskNode->getNumOperands();
4771       MaskNode = MaskNode->getOperand(0);
4772       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4773       if (CN) {
4774         APInt MaskEltValue = CN->getAPIntValue();
4775         for (unsigned i = 0; i < NumEltsInMask; ++i)
4776           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4777         DecodeVPERMVMask(RawMask, Mask);
4778         break;
4779       }
4780       // It may be a scalar load
4781     }
4782
4783     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4784     if (!MaskLoad)
4785       return false;
4786
4787     SDValue Ptr = MaskLoad->getBasePtr();
4788     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4789         Ptr->getOpcode() == X86ISD::WrapperRIP)
4790       Ptr = Ptr->getOperand(0);
4791
4792     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4793     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4794       return false;
4795
4796     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4797     if (C) {
4798       DecodeVPERMVMask(C, VT, Mask);
4799       if (Mask.empty())
4800         return false;
4801       break;
4802     }
4803     return false;
4804   }
4805   case X86ISD::VPERMV3: {
4806     IsUnary = false;
4807     SDValue MaskNode = N->getOperand(1);
4808     while (MaskNode->getOpcode() == ISD::BITCAST)
4809       MaskNode = MaskNode->getOperand(1);
4810
4811     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4812       // If we have a build-vector, then things are easy.
4813       assert(MaskNode.getValueType().isInteger() &&
4814              MaskNode.getValueType().getVectorNumElements() ==
4815              VT.getVectorNumElements());
4816
4817       SmallVector<uint64_t, 32> RawMask;
4818       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4819
4820       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4821         SDValue Op = MaskNode->getOperand(i);
4822         if (Op->getOpcode() == ISD::UNDEF)
4823           RawMask.push_back((uint64_t)SM_SentinelUndef);
4824         else {
4825           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4826           if (!CN)
4827             return false;
4828           APInt MaskElement = CN->getAPIntValue();
4829           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4830         }
4831       }
4832       DecodeVPERMV3Mask(RawMask, Mask);
4833       break;
4834     }
4835
4836     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4837     if (!MaskLoad)
4838       return false;
4839
4840     SDValue Ptr = MaskLoad->getBasePtr();
4841     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4842         Ptr->getOpcode() == X86ISD::WrapperRIP)
4843       Ptr = Ptr->getOperand(0);
4844
4845     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4846     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4847       return false;
4848
4849     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4850     if (C) {
4851       DecodeVPERMV3Mask(C, VT, Mask);
4852       if (Mask.empty())
4853         return false;
4854       break;
4855     }
4856     return false;
4857   }
4858   default: llvm_unreachable("unknown target shuffle node");
4859   }
4860
4861   // If we have a fake unary shuffle, the shuffle mask is spread across two
4862   // inputs that are actually the same node. Re-map the mask to always point
4863   // into the first input.
4864   if (IsFakeUnary)
4865     for (int &M : Mask)
4866       if (M >= (int)Mask.size())
4867         M -= Mask.size();
4868
4869   return true;
4870 }
4871
4872 /// Returns the scalar element that will make up the ith
4873 /// element of the result of the vector shuffle.
4874 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4875                                    unsigned Depth) {
4876   if (Depth == 6)
4877     return SDValue();  // Limit search depth.
4878
4879   SDValue V = SDValue(N, 0);
4880   EVT VT = V.getValueType();
4881   unsigned Opcode = V.getOpcode();
4882
4883   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4884   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4885     int Elt = SV->getMaskElt(Index);
4886
4887     if (Elt < 0)
4888       return DAG.getUNDEF(VT.getVectorElementType());
4889
4890     unsigned NumElems = VT.getVectorNumElements();
4891     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4892                                          : SV->getOperand(1);
4893     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4894   }
4895
4896   // Recurse into target specific vector shuffles to find scalars.
4897   if (isTargetShuffle(Opcode)) {
4898     MVT ShufVT = V.getSimpleValueType();
4899     unsigned NumElems = ShufVT.getVectorNumElements();
4900     SmallVector<int, 16> ShuffleMask;
4901     bool IsUnary;
4902
4903     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4904       return SDValue();
4905
4906     int Elt = ShuffleMask[Index];
4907     if (Elt < 0)
4908       return DAG.getUNDEF(ShufVT.getVectorElementType());
4909
4910     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4911                                          : N->getOperand(1);
4912     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4913                                Depth+1);
4914   }
4915
4916   // Actual nodes that may contain scalar elements
4917   if (Opcode == ISD::BITCAST) {
4918     V = V.getOperand(0);
4919     EVT SrcVT = V.getValueType();
4920     unsigned NumElems = VT.getVectorNumElements();
4921
4922     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4923       return SDValue();
4924   }
4925
4926   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4927     return (Index == 0) ? V.getOperand(0)
4928                         : DAG.getUNDEF(VT.getVectorElementType());
4929
4930   if (V.getOpcode() == ISD::BUILD_VECTOR)
4931     return V.getOperand(Index);
4932
4933   return SDValue();
4934 }
4935
4936 /// Custom lower build_vector of v16i8.
4937 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4938                                        unsigned NumNonZero, unsigned NumZero,
4939                                        SelectionDAG &DAG,
4940                                        const X86Subtarget* Subtarget,
4941                                        const TargetLowering &TLI) {
4942   if (NumNonZero > 8)
4943     return SDValue();
4944
4945   SDLoc dl(Op);
4946   SDValue V;
4947   bool First = true;
4948
4949   // SSE4.1 - use PINSRB to insert each byte directly.
4950   if (Subtarget->hasSSE41()) {
4951     for (unsigned i = 0; i < 16; ++i) {
4952       bool isNonZero = (NonZeros & (1 << i)) != 0;
4953       if (isNonZero) {
4954         if (First) {
4955           if (NumZero)
4956             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4957           else
4958             V = DAG.getUNDEF(MVT::v16i8);
4959           First = false;
4960         }
4961         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4962                         MVT::v16i8, V, Op.getOperand(i),
4963                         DAG.getIntPtrConstant(i, dl));
4964       }
4965     }
4966
4967     return V;
4968   }
4969
4970   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4971   for (unsigned i = 0; i < 16; ++i) {
4972     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4973     if (ThisIsNonZero && First) {
4974       if (NumZero)
4975         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4976       else
4977         V = DAG.getUNDEF(MVT::v8i16);
4978       First = false;
4979     }
4980
4981     if ((i & 1) != 0) {
4982       SDValue ThisElt, LastElt;
4983       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4984       if (LastIsNonZero) {
4985         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4986                               MVT::i16, Op.getOperand(i-1));
4987       }
4988       if (ThisIsNonZero) {
4989         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4990         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4991                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4992         if (LastIsNonZero)
4993           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4994       } else
4995         ThisElt = LastElt;
4996
4997       if (ThisElt.getNode())
4998         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4999                         DAG.getIntPtrConstant(i/2, dl));
5000     }
5001   }
5002
5003   return DAG.getBitcast(MVT::v16i8, V);
5004 }
5005
5006 /// Custom lower build_vector of v8i16.
5007 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5008                                      unsigned NumNonZero, unsigned NumZero,
5009                                      SelectionDAG &DAG,
5010                                      const X86Subtarget* Subtarget,
5011                                      const TargetLowering &TLI) {
5012   if (NumNonZero > 4)
5013     return SDValue();
5014
5015   SDLoc dl(Op);
5016   SDValue V;
5017   bool First = true;
5018   for (unsigned i = 0; i < 8; ++i) {
5019     bool isNonZero = (NonZeros & (1 << i)) != 0;
5020     if (isNonZero) {
5021       if (First) {
5022         if (NumZero)
5023           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5024         else
5025           V = DAG.getUNDEF(MVT::v8i16);
5026         First = false;
5027       }
5028       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5029                       MVT::v8i16, V, Op.getOperand(i),
5030                       DAG.getIntPtrConstant(i, dl));
5031     }
5032   }
5033
5034   return V;
5035 }
5036
5037 /// Custom lower build_vector of v4i32 or v4f32.
5038 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5039                                      const X86Subtarget *Subtarget,
5040                                      const TargetLowering &TLI) {
5041   // Find all zeroable elements.
5042   std::bitset<4> Zeroable;
5043   for (int i=0; i < 4; ++i) {
5044     SDValue Elt = Op->getOperand(i);
5045     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5046   }
5047   assert(Zeroable.size() - Zeroable.count() > 1 &&
5048          "We expect at least two non-zero elements!");
5049
5050   // We only know how to deal with build_vector nodes where elements are either
5051   // zeroable or extract_vector_elt with constant index.
5052   SDValue FirstNonZero;
5053   unsigned FirstNonZeroIdx;
5054   for (unsigned i=0; i < 4; ++i) {
5055     if (Zeroable[i])
5056       continue;
5057     SDValue Elt = Op->getOperand(i);
5058     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5059         !isa<ConstantSDNode>(Elt.getOperand(1)))
5060       return SDValue();
5061     // Make sure that this node is extracting from a 128-bit vector.
5062     MVT VT = Elt.getOperand(0).getSimpleValueType();
5063     if (!VT.is128BitVector())
5064       return SDValue();
5065     if (!FirstNonZero.getNode()) {
5066       FirstNonZero = Elt;
5067       FirstNonZeroIdx = i;
5068     }
5069   }
5070
5071   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5072   SDValue V1 = FirstNonZero.getOperand(0);
5073   MVT VT = V1.getSimpleValueType();
5074
5075   // See if this build_vector can be lowered as a blend with zero.
5076   SDValue Elt;
5077   unsigned EltMaskIdx, EltIdx;
5078   int Mask[4];
5079   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5080     if (Zeroable[EltIdx]) {
5081       // The zero vector will be on the right hand side.
5082       Mask[EltIdx] = EltIdx+4;
5083       continue;
5084     }
5085
5086     Elt = Op->getOperand(EltIdx);
5087     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5088     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5089     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5090       break;
5091     Mask[EltIdx] = EltIdx;
5092   }
5093
5094   if (EltIdx == 4) {
5095     // Let the shuffle legalizer deal with blend operations.
5096     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5097     if (V1.getSimpleValueType() != VT)
5098       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5099     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5100   }
5101
5102   // See if we can lower this build_vector to a INSERTPS.
5103   if (!Subtarget->hasSSE41())
5104     return SDValue();
5105
5106   SDValue V2 = Elt.getOperand(0);
5107   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5108     V1 = SDValue();
5109
5110   bool CanFold = true;
5111   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5112     if (Zeroable[i])
5113       continue;
5114
5115     SDValue Current = Op->getOperand(i);
5116     SDValue SrcVector = Current->getOperand(0);
5117     if (!V1.getNode())
5118       V1 = SrcVector;
5119     CanFold = SrcVector == V1 &&
5120       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5121   }
5122
5123   if (!CanFold)
5124     return SDValue();
5125
5126   assert(V1.getNode() && "Expected at least two non-zero elements!");
5127   if (V1.getSimpleValueType() != MVT::v4f32)
5128     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5129   if (V2.getSimpleValueType() != MVT::v4f32)
5130     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5131
5132   // Ok, we can emit an INSERTPS instruction.
5133   unsigned ZMask = Zeroable.to_ulong();
5134
5135   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5136   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5137   SDLoc DL(Op);
5138   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5139                                DAG.getIntPtrConstant(InsertPSMask, DL));
5140   return DAG.getBitcast(VT, Result);
5141 }
5142
5143 /// Return a vector logical shift node.
5144 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5145                          unsigned NumBits, SelectionDAG &DAG,
5146                          const TargetLowering &TLI, SDLoc dl) {
5147   assert(VT.is128BitVector() && "Unknown type for VShift");
5148   MVT ShVT = MVT::v2i64;
5149   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5150   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5151   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5152   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5153   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5154   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5155 }
5156
5157 static SDValue
5158 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5159
5160   // Check if the scalar load can be widened into a vector load. And if
5161   // the address is "base + cst" see if the cst can be "absorbed" into
5162   // the shuffle mask.
5163   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5164     SDValue Ptr = LD->getBasePtr();
5165     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5166       return SDValue();
5167     EVT PVT = LD->getValueType(0);
5168     if (PVT != MVT::i32 && PVT != MVT::f32)
5169       return SDValue();
5170
5171     int FI = -1;
5172     int64_t Offset = 0;
5173     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5174       FI = FINode->getIndex();
5175       Offset = 0;
5176     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5177                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5178       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5179       Offset = Ptr.getConstantOperandVal(1);
5180       Ptr = Ptr.getOperand(0);
5181     } else {
5182       return SDValue();
5183     }
5184
5185     // FIXME: 256-bit vector instructions don't require a strict alignment,
5186     // improve this code to support it better.
5187     unsigned RequiredAlign = VT.getSizeInBits()/8;
5188     SDValue Chain = LD->getChain();
5189     // Make sure the stack object alignment is at least 16 or 32.
5190     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5191     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5192       if (MFI->isFixedObjectIndex(FI)) {
5193         // Can't change the alignment. FIXME: It's possible to compute
5194         // the exact stack offset and reference FI + adjust offset instead.
5195         // If someone *really* cares about this. That's the way to implement it.
5196         return SDValue();
5197       } else {
5198         MFI->setObjectAlignment(FI, RequiredAlign);
5199       }
5200     }
5201
5202     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5203     // Ptr + (Offset & ~15).
5204     if (Offset < 0)
5205       return SDValue();
5206     if ((Offset % RequiredAlign) & 3)
5207       return SDValue();
5208     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5209     if (StartOffset) {
5210       SDLoc DL(Ptr);
5211       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5212                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5213     }
5214
5215     int EltNo = (Offset - StartOffset) >> 2;
5216     unsigned NumElems = VT.getVectorNumElements();
5217
5218     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5219     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5220                              LD->getPointerInfo().getWithOffset(StartOffset),
5221                              false, false, false, 0);
5222
5223     SmallVector<int, 8> Mask(NumElems, EltNo);
5224
5225     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5226   }
5227
5228   return SDValue();
5229 }
5230
5231 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5232 /// elements can be replaced by a single large load which has the same value as
5233 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5234 ///
5235 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5236 ///
5237 /// FIXME: we'd also like to handle the case where the last elements are zero
5238 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5239 /// There's even a handy isZeroNode for that purpose.
5240 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5241                                         SDLoc &DL, SelectionDAG &DAG,
5242                                         bool isAfterLegalize) {
5243   unsigned NumElems = Elts.size();
5244
5245   LoadSDNode *LDBase = nullptr;
5246   unsigned LastLoadedElt = -1U;
5247
5248   // For each element in the initializer, see if we've found a load or an undef.
5249   // If we don't find an initial load element, or later load elements are
5250   // non-consecutive, bail out.
5251   for (unsigned i = 0; i < NumElems; ++i) {
5252     SDValue Elt = Elts[i];
5253     // Look through a bitcast.
5254     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5255       Elt = Elt.getOperand(0);
5256     if (!Elt.getNode() ||
5257         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5258       return SDValue();
5259     if (!LDBase) {
5260       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5261         return SDValue();
5262       LDBase = cast<LoadSDNode>(Elt.getNode());
5263       LastLoadedElt = i;
5264       continue;
5265     }
5266     if (Elt.getOpcode() == ISD::UNDEF)
5267       continue;
5268
5269     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5270     EVT LdVT = Elt.getValueType();
5271     // Each loaded element must be the correct fractional portion of the
5272     // requested vector load.
5273     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5274       return SDValue();
5275     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5276       return SDValue();
5277     LastLoadedElt = i;
5278   }
5279
5280   // If we have found an entire vector of loads and undefs, then return a large
5281   // load of the entire vector width starting at the base pointer.  If we found
5282   // consecutive loads for the low half, generate a vzext_load node.
5283   if (LastLoadedElt == NumElems - 1) {
5284     assert(LDBase && "Did not find base load for merging consecutive loads");
5285     EVT EltVT = LDBase->getValueType(0);
5286     // Ensure that the input vector size for the merged loads matches the
5287     // cumulative size of the input elements.
5288     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5289       return SDValue();
5290
5291     if (isAfterLegalize &&
5292         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5293       return SDValue();
5294
5295     SDValue NewLd = SDValue();
5296
5297     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5298                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5299                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5300                         LDBase->getAlignment());
5301
5302     if (LDBase->hasAnyUseOfValue(1)) {
5303       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5304                                      SDValue(LDBase, 1),
5305                                      SDValue(NewLd.getNode(), 1));
5306       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5307       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5308                              SDValue(NewLd.getNode(), 1));
5309     }
5310
5311     return NewLd;
5312   }
5313
5314   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5315   //of a v4i32 / v4f32. It's probably worth generalizing.
5316   EVT EltVT = VT.getVectorElementType();
5317   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5318       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5319     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5320     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5321     SDValue ResNode =
5322         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5323                                 LDBase->getPointerInfo(),
5324                                 LDBase->getAlignment(),
5325                                 false/*isVolatile*/, true/*ReadMem*/,
5326                                 false/*WriteMem*/);
5327
5328     // Make sure the newly-created LOAD is in the same position as LDBase in
5329     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5330     // update uses of LDBase's output chain to use the TokenFactor.
5331     if (LDBase->hasAnyUseOfValue(1)) {
5332       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5333                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5334       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5335       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5336                              SDValue(ResNode.getNode(), 1));
5337     }
5338
5339     return DAG.getBitcast(VT, ResNode);
5340   }
5341   return SDValue();
5342 }
5343
5344 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5345 /// to generate a splat value for the following cases:
5346 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5347 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5348 /// a scalar load, or a constant.
5349 /// The VBROADCAST node is returned when a pattern is found,
5350 /// or SDValue() otherwise.
5351 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5352                                     SelectionDAG &DAG) {
5353   // VBROADCAST requires AVX.
5354   // TODO: Splats could be generated for non-AVX CPUs using SSE
5355   // instructions, but there's less potential gain for only 128-bit vectors.
5356   if (!Subtarget->hasAVX())
5357     return SDValue();
5358
5359   MVT VT = Op.getSimpleValueType();
5360   SDLoc dl(Op);
5361
5362   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5363          "Unsupported vector type for broadcast.");
5364
5365   SDValue Ld;
5366   bool ConstSplatVal;
5367
5368   switch (Op.getOpcode()) {
5369     default:
5370       // Unknown pattern found.
5371       return SDValue();
5372
5373     case ISD::BUILD_VECTOR: {
5374       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5375       BitVector UndefElements;
5376       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5377
5378       // We need a splat of a single value to use broadcast, and it doesn't
5379       // make any sense if the value is only in one element of the vector.
5380       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5381         return SDValue();
5382
5383       Ld = Splat;
5384       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5385                        Ld.getOpcode() == ISD::ConstantFP);
5386
5387       // Make sure that all of the users of a non-constant load are from the
5388       // BUILD_VECTOR node.
5389       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5390         return SDValue();
5391       break;
5392     }
5393
5394     case ISD::VECTOR_SHUFFLE: {
5395       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5396
5397       // Shuffles must have a splat mask where the first element is
5398       // broadcasted.
5399       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5400         return SDValue();
5401
5402       SDValue Sc = Op.getOperand(0);
5403       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5404           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5405
5406         if (!Subtarget->hasInt256())
5407           return SDValue();
5408
5409         // Use the register form of the broadcast instruction available on AVX2.
5410         if (VT.getSizeInBits() >= 256)
5411           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5412         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5413       }
5414
5415       Ld = Sc.getOperand(0);
5416       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5417                        Ld.getOpcode() == ISD::ConstantFP);
5418
5419       // The scalar_to_vector node and the suspected
5420       // load node must have exactly one user.
5421       // Constants may have multiple users.
5422
5423       // AVX-512 has register version of the broadcast
5424       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5425         Ld.getValueType().getSizeInBits() >= 32;
5426       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5427           !hasRegVer))
5428         return SDValue();
5429       break;
5430     }
5431   }
5432
5433   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5434   bool IsGE256 = (VT.getSizeInBits() >= 256);
5435
5436   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5437   // instruction to save 8 or more bytes of constant pool data.
5438   // TODO: If multiple splats are generated to load the same constant,
5439   // it may be detrimental to overall size. There needs to be a way to detect
5440   // that condition to know if this is truly a size win.
5441   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5442
5443   // Handle broadcasting a single constant scalar from the constant pool
5444   // into a vector.
5445   // On Sandybridge (no AVX2), it is still better to load a constant vector
5446   // from the constant pool and not to broadcast it from a scalar.
5447   // But override that restriction when optimizing for size.
5448   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5449   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5450     EVT CVT = Ld.getValueType();
5451     assert(!CVT.isVector() && "Must not broadcast a vector type");
5452
5453     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5454     // For size optimization, also splat v2f64 and v2i64, and for size opt
5455     // with AVX2, also splat i8 and i16.
5456     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5457     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5458         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5459       const Constant *C = nullptr;
5460       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5461         C = CI->getConstantIntValue();
5462       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5463         C = CF->getConstantFPValue();
5464
5465       assert(C && "Invalid constant type");
5466
5467       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5468       SDValue CP =
5469           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5470       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5471       Ld = DAG.getLoad(
5472           CVT, dl, DAG.getEntryNode(), CP,
5473           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5474           false, false, Alignment);
5475
5476       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5477     }
5478   }
5479
5480   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5481
5482   // Handle AVX2 in-register broadcasts.
5483   if (!IsLoad && Subtarget->hasInt256() &&
5484       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5485     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5486
5487   // The scalar source must be a normal load.
5488   if (!IsLoad)
5489     return SDValue();
5490
5491   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5492       (Subtarget->hasVLX() && ScalarSize == 64))
5493     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5494
5495   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5496   // double since there is no vbroadcastsd xmm
5497   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5498     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5499       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5500   }
5501
5502   // Unsupported broadcast.
5503   return SDValue();
5504 }
5505
5506 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5507 /// underlying vector and index.
5508 ///
5509 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5510 /// index.
5511 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5512                                          SDValue ExtIdx) {
5513   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5514   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5515     return Idx;
5516
5517   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5518   // lowered this:
5519   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5520   // to:
5521   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5522   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5523   //                           undef)
5524   //                       Constant<0>)
5525   // In this case the vector is the extract_subvector expression and the index
5526   // is 2, as specified by the shuffle.
5527   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5528   SDValue ShuffleVec = SVOp->getOperand(0);
5529   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5530   assert(ShuffleVecVT.getVectorElementType() ==
5531          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5532
5533   int ShuffleIdx = SVOp->getMaskElt(Idx);
5534   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5535     ExtractedFromVec = ShuffleVec;
5536     return ShuffleIdx;
5537   }
5538   return Idx;
5539 }
5540
5541 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5542   MVT VT = Op.getSimpleValueType();
5543
5544   // Skip if insert_vec_elt is not supported.
5545   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5546   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5547     return SDValue();
5548
5549   SDLoc DL(Op);
5550   unsigned NumElems = Op.getNumOperands();
5551
5552   SDValue VecIn1;
5553   SDValue VecIn2;
5554   SmallVector<unsigned, 4> InsertIndices;
5555   SmallVector<int, 8> Mask(NumElems, -1);
5556
5557   for (unsigned i = 0; i != NumElems; ++i) {
5558     unsigned Opc = Op.getOperand(i).getOpcode();
5559
5560     if (Opc == ISD::UNDEF)
5561       continue;
5562
5563     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5564       // Quit if more than 1 elements need inserting.
5565       if (InsertIndices.size() > 1)
5566         return SDValue();
5567
5568       InsertIndices.push_back(i);
5569       continue;
5570     }
5571
5572     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5573     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5574     // Quit if non-constant index.
5575     if (!isa<ConstantSDNode>(ExtIdx))
5576       return SDValue();
5577     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5578
5579     // Quit if extracted from vector of different type.
5580     if (ExtractedFromVec.getValueType() != VT)
5581       return SDValue();
5582
5583     if (!VecIn1.getNode())
5584       VecIn1 = ExtractedFromVec;
5585     else if (VecIn1 != ExtractedFromVec) {
5586       if (!VecIn2.getNode())
5587         VecIn2 = ExtractedFromVec;
5588       else if (VecIn2 != ExtractedFromVec)
5589         // Quit if more than 2 vectors to shuffle
5590         return SDValue();
5591     }
5592
5593     if (ExtractedFromVec == VecIn1)
5594       Mask[i] = Idx;
5595     else if (ExtractedFromVec == VecIn2)
5596       Mask[i] = Idx + NumElems;
5597   }
5598
5599   if (!VecIn1.getNode())
5600     return SDValue();
5601
5602   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5603   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5604   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5605     unsigned Idx = InsertIndices[i];
5606     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5607                      DAG.getIntPtrConstant(Idx, DL));
5608   }
5609
5610   return NV;
5611 }
5612
5613 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5614   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5615          Op.getScalarValueSizeInBits() == 1 &&
5616          "Can not convert non-constant vector");
5617   uint64_t Immediate = 0;
5618   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5619     SDValue In = Op.getOperand(idx);
5620     if (In.getOpcode() != ISD::UNDEF)
5621       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5622   }
5623   SDLoc dl(Op);
5624   MVT VT =
5625    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5626   return DAG.getConstant(Immediate, dl, VT);
5627 }
5628 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5629 SDValue
5630 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5631
5632   MVT VT = Op.getSimpleValueType();
5633   assert((VT.getVectorElementType() == MVT::i1) &&
5634          "Unexpected type in LowerBUILD_VECTORvXi1!");
5635
5636   SDLoc dl(Op);
5637   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5638     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5639     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5640     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5641   }
5642
5643   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5644     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5645     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5646     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5647   }
5648
5649   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5650     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5651     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5652       return DAG.getBitcast(VT, Imm);
5653     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5654     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5655                         DAG.getIntPtrConstant(0, dl));
5656   }
5657
5658   // Vector has one or more non-const elements
5659   uint64_t Immediate = 0;
5660   SmallVector<unsigned, 16> NonConstIdx;
5661   bool IsSplat = true;
5662   bool HasConstElts = false;
5663   int SplatIdx = -1;
5664   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5665     SDValue In = Op.getOperand(idx);
5666     if (In.getOpcode() == ISD::UNDEF)
5667       continue;
5668     if (!isa<ConstantSDNode>(In))
5669       NonConstIdx.push_back(idx);
5670     else {
5671       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5672       HasConstElts = true;
5673     }
5674     if (SplatIdx == -1)
5675       SplatIdx = idx;
5676     else if (In != Op.getOperand(SplatIdx))
5677       IsSplat = false;
5678   }
5679
5680   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5681   if (IsSplat)
5682     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5683                        DAG.getConstant(1, dl, VT),
5684                        DAG.getConstant(0, dl, VT));
5685
5686   // insert elements one by one
5687   SDValue DstVec;
5688   SDValue Imm;
5689   if (Immediate) {
5690     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5691     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5692   }
5693   else if (HasConstElts)
5694     Imm = DAG.getConstant(0, dl, VT);
5695   else
5696     Imm = DAG.getUNDEF(VT);
5697   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5698     DstVec = DAG.getBitcast(VT, Imm);
5699   else {
5700     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5701     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5702                          DAG.getIntPtrConstant(0, dl));
5703   }
5704
5705   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5706     unsigned InsertIdx = NonConstIdx[i];
5707     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5708                          Op.getOperand(InsertIdx),
5709                          DAG.getIntPtrConstant(InsertIdx, dl));
5710   }
5711   return DstVec;
5712 }
5713
5714 /// \brief Return true if \p N implements a horizontal binop and return the
5715 /// operands for the horizontal binop into V0 and V1.
5716 ///
5717 /// This is a helper function of LowerToHorizontalOp().
5718 /// This function checks that the build_vector \p N in input implements a
5719 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5720 /// operation to match.
5721 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5722 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5723 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5724 /// arithmetic sub.
5725 ///
5726 /// This function only analyzes elements of \p N whose indices are
5727 /// in range [BaseIdx, LastIdx).
5728 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5729                               SelectionDAG &DAG,
5730                               unsigned BaseIdx, unsigned LastIdx,
5731                               SDValue &V0, SDValue &V1) {
5732   EVT VT = N->getValueType(0);
5733
5734   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5735   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5736          "Invalid Vector in input!");
5737
5738   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5739   bool CanFold = true;
5740   unsigned ExpectedVExtractIdx = BaseIdx;
5741   unsigned NumElts = LastIdx - BaseIdx;
5742   V0 = DAG.getUNDEF(VT);
5743   V1 = DAG.getUNDEF(VT);
5744
5745   // Check if N implements a horizontal binop.
5746   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5747     SDValue Op = N->getOperand(i + BaseIdx);
5748
5749     // Skip UNDEFs.
5750     if (Op->getOpcode() == ISD::UNDEF) {
5751       // Update the expected vector extract index.
5752       if (i * 2 == NumElts)
5753         ExpectedVExtractIdx = BaseIdx;
5754       ExpectedVExtractIdx += 2;
5755       continue;
5756     }
5757
5758     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5759
5760     if (!CanFold)
5761       break;
5762
5763     SDValue Op0 = Op.getOperand(0);
5764     SDValue Op1 = Op.getOperand(1);
5765
5766     // Try to match the following pattern:
5767     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5768     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5769         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5770         Op0.getOperand(0) == Op1.getOperand(0) &&
5771         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5772         isa<ConstantSDNode>(Op1.getOperand(1)));
5773     if (!CanFold)
5774       break;
5775
5776     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5777     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5778
5779     if (i * 2 < NumElts) {
5780       if (V0.getOpcode() == ISD::UNDEF) {
5781         V0 = Op0.getOperand(0);
5782         if (V0.getValueType() != VT)
5783           return false;
5784       }
5785     } else {
5786       if (V1.getOpcode() == ISD::UNDEF) {
5787         V1 = Op0.getOperand(0);
5788         if (V1.getValueType() != VT)
5789           return false;
5790       }
5791       if (i * 2 == NumElts)
5792         ExpectedVExtractIdx = BaseIdx;
5793     }
5794
5795     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5796     if (I0 == ExpectedVExtractIdx)
5797       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5798     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5799       // Try to match the following dag sequence:
5800       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5801       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5802     } else
5803       CanFold = false;
5804
5805     ExpectedVExtractIdx += 2;
5806   }
5807
5808   return CanFold;
5809 }
5810
5811 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5812 /// a concat_vector.
5813 ///
5814 /// This is a helper function of LowerToHorizontalOp().
5815 /// This function expects two 256-bit vectors called V0 and V1.
5816 /// At first, each vector is split into two separate 128-bit vectors.
5817 /// Then, the resulting 128-bit vectors are used to implement two
5818 /// horizontal binary operations.
5819 ///
5820 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5821 ///
5822 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5823 /// the two new horizontal binop.
5824 /// When Mode is set, the first horizontal binop dag node would take as input
5825 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5826 /// horizontal binop dag node would take as input the lower 128-bit of V1
5827 /// and the upper 128-bit of V1.
5828 ///   Example:
5829 ///     HADD V0_LO, V0_HI
5830 ///     HADD V1_LO, V1_HI
5831 ///
5832 /// Otherwise, the first horizontal binop dag node takes as input the lower
5833 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5834 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5835 ///   Example:
5836 ///     HADD V0_LO, V1_LO
5837 ///     HADD V0_HI, V1_HI
5838 ///
5839 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5840 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5841 /// the upper 128-bits of the result.
5842 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5843                                      SDLoc DL, SelectionDAG &DAG,
5844                                      unsigned X86Opcode, bool Mode,
5845                                      bool isUndefLO, bool isUndefHI) {
5846   EVT VT = V0.getValueType();
5847   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5848          "Invalid nodes in input!");
5849
5850   unsigned NumElts = VT.getVectorNumElements();
5851   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5852   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5853   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5854   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5855   EVT NewVT = V0_LO.getValueType();
5856
5857   SDValue LO = DAG.getUNDEF(NewVT);
5858   SDValue HI = DAG.getUNDEF(NewVT);
5859
5860   if (Mode) {
5861     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5862     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5863       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5864     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5865       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5866   } else {
5867     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5868     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5869                        V1_LO->getOpcode() != ISD::UNDEF))
5870       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5871
5872     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5873                        V1_HI->getOpcode() != ISD::UNDEF))
5874       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5875   }
5876
5877   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5878 }
5879
5880 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5881 /// node.
5882 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5883                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5884   EVT VT = BV->getValueType(0);
5885   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5886       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5887     return SDValue();
5888
5889   SDLoc DL(BV);
5890   unsigned NumElts = VT.getVectorNumElements();
5891   SDValue InVec0 = DAG.getUNDEF(VT);
5892   SDValue InVec1 = DAG.getUNDEF(VT);
5893
5894   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5895           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5896
5897   // Odd-numbered elements in the input build vector are obtained from
5898   // adding two integer/float elements.
5899   // Even-numbered elements in the input build vector are obtained from
5900   // subtracting two integer/float elements.
5901   unsigned ExpectedOpcode = ISD::FSUB;
5902   unsigned NextExpectedOpcode = ISD::FADD;
5903   bool AddFound = false;
5904   bool SubFound = false;
5905
5906   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5907     SDValue Op = BV->getOperand(i);
5908
5909     // Skip 'undef' values.
5910     unsigned Opcode = Op.getOpcode();
5911     if (Opcode == ISD::UNDEF) {
5912       std::swap(ExpectedOpcode, NextExpectedOpcode);
5913       continue;
5914     }
5915
5916     // Early exit if we found an unexpected opcode.
5917     if (Opcode != ExpectedOpcode)
5918       return SDValue();
5919
5920     SDValue Op0 = Op.getOperand(0);
5921     SDValue Op1 = Op.getOperand(1);
5922
5923     // Try to match the following pattern:
5924     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5925     // Early exit if we cannot match that sequence.
5926     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5927         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5928         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5929         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5930         Op0.getOperand(1) != Op1.getOperand(1))
5931       return SDValue();
5932
5933     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5934     if (I0 != i)
5935       return SDValue();
5936
5937     // We found a valid add/sub node. Update the information accordingly.
5938     if (i & 1)
5939       AddFound = true;
5940     else
5941       SubFound = true;
5942
5943     // Update InVec0 and InVec1.
5944     if (InVec0.getOpcode() == ISD::UNDEF) {
5945       InVec0 = Op0.getOperand(0);
5946       if (InVec0.getValueType() != VT)
5947         return SDValue();
5948     }
5949     if (InVec1.getOpcode() == ISD::UNDEF) {
5950       InVec1 = Op1.getOperand(0);
5951       if (InVec1.getValueType() != VT)
5952         return SDValue();
5953     }
5954
5955     // Make sure that operands in input to each add/sub node always
5956     // come from a same pair of vectors.
5957     if (InVec0 != Op0.getOperand(0)) {
5958       if (ExpectedOpcode == ISD::FSUB)
5959         return SDValue();
5960
5961       // FADD is commutable. Try to commute the operands
5962       // and then test again.
5963       std::swap(Op0, Op1);
5964       if (InVec0 != Op0.getOperand(0))
5965         return SDValue();
5966     }
5967
5968     if (InVec1 != Op1.getOperand(0))
5969       return SDValue();
5970
5971     // Update the pair of expected opcodes.
5972     std::swap(ExpectedOpcode, NextExpectedOpcode);
5973   }
5974
5975   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5976   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5977       InVec1.getOpcode() != ISD::UNDEF)
5978     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5979
5980   return SDValue();
5981 }
5982
5983 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5984 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5985                                    const X86Subtarget *Subtarget,
5986                                    SelectionDAG &DAG) {
5987   EVT VT = BV->getValueType(0);
5988   unsigned NumElts = VT.getVectorNumElements();
5989   unsigned NumUndefsLO = 0;
5990   unsigned NumUndefsHI = 0;
5991   unsigned Half = NumElts/2;
5992
5993   // Count the number of UNDEF operands in the build_vector in input.
5994   for (unsigned i = 0, e = Half; i != e; ++i)
5995     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5996       NumUndefsLO++;
5997
5998   for (unsigned i = Half, e = NumElts; i != e; ++i)
5999     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6000       NumUndefsHI++;
6001
6002   // Early exit if this is either a build_vector of all UNDEFs or all the
6003   // operands but one are UNDEF.
6004   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6005     return SDValue();
6006
6007   SDLoc DL(BV);
6008   SDValue InVec0, InVec1;
6009   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6010     // Try to match an SSE3 float HADD/HSUB.
6011     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6012       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6013
6014     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6015       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6016   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6017     // Try to match an SSSE3 integer HADD/HSUB.
6018     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6019       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6020
6021     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6022       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6023   }
6024
6025   if (!Subtarget->hasAVX())
6026     return SDValue();
6027
6028   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6029     // Try to match an AVX horizontal add/sub of packed single/double
6030     // precision floating point values from 256-bit vectors.
6031     SDValue InVec2, InVec3;
6032     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6033         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6034         ((InVec0.getOpcode() == ISD::UNDEF ||
6035           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6036         ((InVec1.getOpcode() == ISD::UNDEF ||
6037           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6038       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6039
6040     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6041         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6042         ((InVec0.getOpcode() == ISD::UNDEF ||
6043           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6044         ((InVec1.getOpcode() == ISD::UNDEF ||
6045           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6046       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6047   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6048     // Try to match an AVX2 horizontal add/sub of signed integers.
6049     SDValue InVec2, InVec3;
6050     unsigned X86Opcode;
6051     bool CanFold = true;
6052
6053     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6054         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6055         ((InVec0.getOpcode() == ISD::UNDEF ||
6056           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6057         ((InVec1.getOpcode() == ISD::UNDEF ||
6058           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6059       X86Opcode = X86ISD::HADD;
6060     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6061         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6062         ((InVec0.getOpcode() == ISD::UNDEF ||
6063           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6064         ((InVec1.getOpcode() == ISD::UNDEF ||
6065           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6066       X86Opcode = X86ISD::HSUB;
6067     else
6068       CanFold = false;
6069
6070     if (CanFold) {
6071       // Fold this build_vector into a single horizontal add/sub.
6072       // Do this only if the target has AVX2.
6073       if (Subtarget->hasAVX2())
6074         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6075
6076       // Do not try to expand this build_vector into a pair of horizontal
6077       // add/sub if we can emit a pair of scalar add/sub.
6078       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6079         return SDValue();
6080
6081       // Convert this build_vector into a pair of horizontal binop followed by
6082       // a concat vector.
6083       bool isUndefLO = NumUndefsLO == Half;
6084       bool isUndefHI = NumUndefsHI == Half;
6085       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6086                                    isUndefLO, isUndefHI);
6087     }
6088   }
6089
6090   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6091        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6092     unsigned X86Opcode;
6093     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6094       X86Opcode = X86ISD::HADD;
6095     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6096       X86Opcode = X86ISD::HSUB;
6097     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6098       X86Opcode = X86ISD::FHADD;
6099     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6100       X86Opcode = X86ISD::FHSUB;
6101     else
6102       return SDValue();
6103
6104     // Don't try to expand this build_vector into a pair of horizontal add/sub
6105     // if we can simply emit a pair of scalar add/sub.
6106     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6107       return SDValue();
6108
6109     // Convert this build_vector into two horizontal add/sub followed by
6110     // a concat vector.
6111     bool isUndefLO = NumUndefsLO == Half;
6112     bool isUndefHI = NumUndefsHI == Half;
6113     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6114                                  isUndefLO, isUndefHI);
6115   }
6116
6117   return SDValue();
6118 }
6119
6120 SDValue
6121 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6122   SDLoc dl(Op);
6123
6124   MVT VT = Op.getSimpleValueType();
6125   MVT ExtVT = VT.getVectorElementType();
6126   unsigned NumElems = Op.getNumOperands();
6127
6128   // Generate vectors for predicate vectors.
6129   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6130     return LowerBUILD_VECTORvXi1(Op, DAG);
6131
6132   // Vectors containing all zeros can be matched by pxor and xorps later
6133   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6134     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6135     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6136     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6137       return Op;
6138
6139     return getZeroVector(VT, Subtarget, DAG, dl);
6140   }
6141
6142   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6143   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6144   // vpcmpeqd on 256-bit vectors.
6145   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6146     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6147       return Op;
6148
6149     if (!VT.is512BitVector())
6150       return getOnesVector(VT, Subtarget, DAG, dl);
6151   }
6152
6153   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6154   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6155     return AddSub;
6156   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6157     return HorizontalOp;
6158   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6159     return Broadcast;
6160
6161   unsigned EVTBits = ExtVT.getSizeInBits();
6162
6163   unsigned NumZero  = 0;
6164   unsigned NumNonZero = 0;
6165   unsigned NonZeros = 0;
6166   bool IsAllConstants = true;
6167   SmallSet<SDValue, 8> Values;
6168   for (unsigned i = 0; i < NumElems; ++i) {
6169     SDValue Elt = Op.getOperand(i);
6170     if (Elt.getOpcode() == ISD::UNDEF)
6171       continue;
6172     Values.insert(Elt);
6173     if (Elt.getOpcode() != ISD::Constant &&
6174         Elt.getOpcode() != ISD::ConstantFP)
6175       IsAllConstants = false;
6176     if (X86::isZeroNode(Elt))
6177       NumZero++;
6178     else {
6179       NonZeros |= (1 << i);
6180       NumNonZero++;
6181     }
6182   }
6183
6184   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6185   if (NumNonZero == 0)
6186     return DAG.getUNDEF(VT);
6187
6188   // Special case for single non-zero, non-undef, element.
6189   if (NumNonZero == 1) {
6190     unsigned Idx = countTrailingZeros(NonZeros);
6191     SDValue Item = Op.getOperand(Idx);
6192
6193     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6194     // the value are obviously zero, truncate the value to i32 and do the
6195     // insertion that way.  Only do this if the value is non-constant or if the
6196     // value is a constant being inserted into element 0.  It is cheaper to do
6197     // a constant pool load than it is to do a movd + shuffle.
6198     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6199         (!IsAllConstants || Idx == 0)) {
6200       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6201         // Handle SSE only.
6202         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6203         EVT VecVT = MVT::v4i32;
6204
6205         // Truncate the value (which may itself be a constant) to i32, and
6206         // convert it to a vector with movd (S2V+shuffle to zero extend).
6207         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6208         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6209         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6210                                       Item, Idx * 2, true, Subtarget, DAG));
6211       }
6212     }
6213
6214     // If we have a constant or non-constant insertion into the low element of
6215     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6216     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6217     // depending on what the source datatype is.
6218     if (Idx == 0) {
6219       if (NumZero == 0)
6220         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6221
6222       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6223           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6224         if (VT.is512BitVector()) {
6225           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6226           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6227                              Item, DAG.getIntPtrConstant(0, dl));
6228         }
6229         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6230                "Expected an SSE value type!");
6231         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6232         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6233         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6234       }
6235
6236       // We can't directly insert an i8 or i16 into a vector, so zero extend
6237       // it to i32 first.
6238       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6239         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6240         if (VT.is256BitVector()) {
6241           if (Subtarget->hasAVX()) {
6242             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6243             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6244           } else {
6245             // Without AVX, we need to extend to a 128-bit vector and then
6246             // insert into the 256-bit vector.
6247             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6248             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6249             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6250           }
6251         } else {
6252           assert(VT.is128BitVector() && "Expected an SSE value type!");
6253           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6254           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6255         }
6256         return DAG.getBitcast(VT, Item);
6257       }
6258     }
6259
6260     // Is it a vector logical left shift?
6261     if (NumElems == 2 && Idx == 1 &&
6262         X86::isZeroNode(Op.getOperand(0)) &&
6263         !X86::isZeroNode(Op.getOperand(1))) {
6264       unsigned NumBits = VT.getSizeInBits();
6265       return getVShift(true, VT,
6266                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6267                                    VT, Op.getOperand(1)),
6268                        NumBits/2, DAG, *this, dl);
6269     }
6270
6271     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6272       return SDValue();
6273
6274     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6275     // is a non-constant being inserted into an element other than the low one,
6276     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6277     // movd/movss) to move this into the low element, then shuffle it into
6278     // place.
6279     if (EVTBits == 32) {
6280       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6281       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6282     }
6283   }
6284
6285   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6286   if (Values.size() == 1) {
6287     if (EVTBits == 32) {
6288       // Instead of a shuffle like this:
6289       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6290       // Check if it's possible to issue this instead.
6291       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6292       unsigned Idx = countTrailingZeros(NonZeros);
6293       SDValue Item = Op.getOperand(Idx);
6294       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6295         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6296     }
6297     return SDValue();
6298   }
6299
6300   // A vector full of immediates; various special cases are already
6301   // handled, so this is best done with a single constant-pool load.
6302   if (IsAllConstants)
6303     return SDValue();
6304
6305   // For AVX-length vectors, see if we can use a vector load to get all of the
6306   // elements, otherwise build the individual 128-bit pieces and use
6307   // shuffles to put them in place.
6308   if (VT.is256BitVector() || VT.is512BitVector()) {
6309     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6310
6311     // Check for a build vector of consecutive loads.
6312     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6313       return LD;
6314
6315     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6316
6317     // Build both the lower and upper subvector.
6318     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6319                                 makeArrayRef(&V[0], NumElems/2));
6320     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6321                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6322
6323     // Recreate the wider vector with the lower and upper part.
6324     if (VT.is256BitVector())
6325       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6326     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6327   }
6328
6329   // Let legalizer expand 2-wide build_vectors.
6330   if (EVTBits == 64) {
6331     if (NumNonZero == 1) {
6332       // One half is zero or undef.
6333       unsigned Idx = countTrailingZeros(NonZeros);
6334       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6335                                  Op.getOperand(Idx));
6336       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6337     }
6338     return SDValue();
6339   }
6340
6341   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6342   if (EVTBits == 8 && NumElems == 16)
6343     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6344                                         Subtarget, *this))
6345       return V;
6346
6347   if (EVTBits == 16 && NumElems == 8)
6348     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6349                                       Subtarget, *this))
6350       return V;
6351
6352   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6353   if (EVTBits == 32 && NumElems == 4)
6354     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6355       return V;
6356
6357   // If element VT is == 32 bits, turn it into a number of shuffles.
6358   SmallVector<SDValue, 8> V(NumElems);
6359   if (NumElems == 4 && NumZero > 0) {
6360     for (unsigned i = 0; i < 4; ++i) {
6361       bool isZero = !(NonZeros & (1 << i));
6362       if (isZero)
6363         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6364       else
6365         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6366     }
6367
6368     for (unsigned i = 0; i < 2; ++i) {
6369       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6370         default: break;
6371         case 0:
6372           V[i] = V[i*2];  // Must be a zero vector.
6373           break;
6374         case 1:
6375           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6376           break;
6377         case 2:
6378           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6379           break;
6380         case 3:
6381           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6382           break;
6383       }
6384     }
6385
6386     bool Reverse1 = (NonZeros & 0x3) == 2;
6387     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6388     int MaskVec[] = {
6389       Reverse1 ? 1 : 0,
6390       Reverse1 ? 0 : 1,
6391       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6392       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6393     };
6394     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6395   }
6396
6397   if (Values.size() > 1 && VT.is128BitVector()) {
6398     // Check for a build vector of consecutive loads.
6399     for (unsigned i = 0; i < NumElems; ++i)
6400       V[i] = Op.getOperand(i);
6401
6402     // Check for elements which are consecutive loads.
6403     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6404       return LD;
6405
6406     // Check for a build vector from mostly shuffle plus few inserting.
6407     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6408       return Sh;
6409
6410     // For SSE 4.1, use insertps to put the high elements into the low element.
6411     if (Subtarget->hasSSE41()) {
6412       SDValue Result;
6413       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6414         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6415       else
6416         Result = DAG.getUNDEF(VT);
6417
6418       for (unsigned i = 1; i < NumElems; ++i) {
6419         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6420         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6421                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6422       }
6423       return Result;
6424     }
6425
6426     // Otherwise, expand into a number of unpckl*, start by extending each of
6427     // our (non-undef) elements to the full vector width with the element in the
6428     // bottom slot of the vector (which generates no code for SSE).
6429     for (unsigned i = 0; i < NumElems; ++i) {
6430       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6431         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6432       else
6433         V[i] = DAG.getUNDEF(VT);
6434     }
6435
6436     // Next, we iteratively mix elements, e.g. for v4f32:
6437     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6438     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6439     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6440     unsigned EltStride = NumElems >> 1;
6441     while (EltStride != 0) {
6442       for (unsigned i = 0; i < EltStride; ++i) {
6443         // If V[i+EltStride] is undef and this is the first round of mixing,
6444         // then it is safe to just drop this shuffle: V[i] is already in the
6445         // right place, the one element (since it's the first round) being
6446         // inserted as undef can be dropped.  This isn't safe for successive
6447         // rounds because they will permute elements within both vectors.
6448         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6449             EltStride == NumElems/2)
6450           continue;
6451
6452         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6453       }
6454       EltStride >>= 1;
6455     }
6456     return V[0];
6457   }
6458   return SDValue();
6459 }
6460
6461 // 256-bit AVX can use the vinsertf128 instruction
6462 // to create 256-bit vectors from two other 128-bit ones.
6463 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6464   SDLoc dl(Op);
6465   MVT ResVT = Op.getSimpleValueType();
6466
6467   assert((ResVT.is256BitVector() ||
6468           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6469
6470   SDValue V1 = Op.getOperand(0);
6471   SDValue V2 = Op.getOperand(1);
6472   unsigned NumElems = ResVT.getVectorNumElements();
6473   if (ResVT.is256BitVector())
6474     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6475
6476   if (Op.getNumOperands() == 4) {
6477     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6478                                 ResVT.getVectorNumElements()/2);
6479     SDValue V3 = Op.getOperand(2);
6480     SDValue V4 = Op.getOperand(3);
6481     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6482       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6483   }
6484   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6485 }
6486
6487 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6488                                        const X86Subtarget *Subtarget,
6489                                        SelectionDAG & DAG) {
6490   SDLoc dl(Op);
6491   MVT ResVT = Op.getSimpleValueType();
6492   unsigned NumOfOperands = Op.getNumOperands();
6493
6494   assert(isPowerOf2_32(NumOfOperands) &&
6495          "Unexpected number of operands in CONCAT_VECTORS");
6496
6497   if (NumOfOperands > 2) {
6498     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6499                                   ResVT.getVectorNumElements()/2);
6500     SmallVector<SDValue, 2> Ops;
6501     for (unsigned i = 0; i < NumOfOperands/2; i++)
6502       Ops.push_back(Op.getOperand(i));
6503     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6504     Ops.clear();
6505     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6506       Ops.push_back(Op.getOperand(i));
6507     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6508     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6509   }
6510
6511   SDValue V1 = Op.getOperand(0);
6512   SDValue V2 = Op.getOperand(1);
6513   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6514   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6515
6516   if (IsZeroV1 && IsZeroV2)
6517     return getZeroVector(ResVT, Subtarget, DAG, dl);
6518
6519   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6520   SDValue Undef = DAG.getUNDEF(ResVT);
6521   unsigned NumElems = ResVT.getVectorNumElements();
6522   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6523
6524   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6525   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6526   if (IsZeroV1)
6527     return V2;
6528
6529   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6530   // Zero the upper bits of V1
6531   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6532   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6533   if (IsZeroV2)
6534     return V1;
6535   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6536 }
6537
6538 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6539                                    const X86Subtarget *Subtarget,
6540                                    SelectionDAG &DAG) {
6541   MVT VT = Op.getSimpleValueType();
6542   if (VT.getVectorElementType() == MVT::i1)
6543     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6544
6545   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6546          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6547           Op.getNumOperands() == 4)));
6548
6549   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6550   // from two other 128-bit ones.
6551
6552   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6553   return LowerAVXCONCAT_VECTORS(Op, DAG);
6554 }
6555
6556 //===----------------------------------------------------------------------===//
6557 // Vector shuffle lowering
6558 //
6559 // This is an experimental code path for lowering vector shuffles on x86. It is
6560 // designed to handle arbitrary vector shuffles and blends, gracefully
6561 // degrading performance as necessary. It works hard to recognize idiomatic
6562 // shuffles and lower them to optimal instruction patterns without leaving
6563 // a framework that allows reasonably efficient handling of all vector shuffle
6564 // patterns.
6565 //===----------------------------------------------------------------------===//
6566
6567 /// \brief Tiny helper function to identify a no-op mask.
6568 ///
6569 /// This is a somewhat boring predicate function. It checks whether the mask
6570 /// array input, which is assumed to be a single-input shuffle mask of the kind
6571 /// used by the X86 shuffle instructions (not a fully general
6572 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6573 /// in-place shuffle are 'no-op's.
6574 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6575   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6576     if (Mask[i] != -1 && Mask[i] != i)
6577       return false;
6578   return true;
6579 }
6580
6581 /// \brief Helper function to classify a mask as a single-input mask.
6582 ///
6583 /// This isn't a generic single-input test because in the vector shuffle
6584 /// lowering we canonicalize single inputs to be the first input operand. This
6585 /// means we can more quickly test for a single input by only checking whether
6586 /// an input from the second operand exists. We also assume that the size of
6587 /// mask corresponds to the size of the input vectors which isn't true in the
6588 /// fully general case.
6589 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6590   for (int M : Mask)
6591     if (M >= (int)Mask.size())
6592       return false;
6593   return true;
6594 }
6595
6596 /// \brief Test whether there are elements crossing 128-bit lanes in this
6597 /// shuffle mask.
6598 ///
6599 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6600 /// and we routinely test for these.
6601 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6602   int LaneSize = 128 / VT.getScalarSizeInBits();
6603   int Size = Mask.size();
6604   for (int i = 0; i < Size; ++i)
6605     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6606       return true;
6607   return false;
6608 }
6609
6610 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6611 ///
6612 /// This checks a shuffle mask to see if it is performing the same
6613 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6614 /// that it is also not lane-crossing. It may however involve a blend from the
6615 /// same lane of a second vector.
6616 ///
6617 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6618 /// non-trivial to compute in the face of undef lanes. The representation is
6619 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6620 /// entries from both V1 and V2 inputs to the wider mask.
6621 static bool
6622 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6623                                 SmallVectorImpl<int> &RepeatedMask) {
6624   int LaneSize = 128 / VT.getScalarSizeInBits();
6625   RepeatedMask.resize(LaneSize, -1);
6626   int Size = Mask.size();
6627   for (int i = 0; i < Size; ++i) {
6628     if (Mask[i] < 0)
6629       continue;
6630     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6631       // This entry crosses lanes, so there is no way to model this shuffle.
6632       return false;
6633
6634     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6635     if (RepeatedMask[i % LaneSize] == -1)
6636       // This is the first non-undef entry in this slot of a 128-bit lane.
6637       RepeatedMask[i % LaneSize] =
6638           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6639     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6640       // Found a mismatch with the repeated mask.
6641       return false;
6642   }
6643   return true;
6644 }
6645
6646 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6647 /// arguments.
6648 ///
6649 /// This is a fast way to test a shuffle mask against a fixed pattern:
6650 ///
6651 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6652 ///
6653 /// It returns true if the mask is exactly as wide as the argument list, and
6654 /// each element of the mask is either -1 (signifying undef) or the value given
6655 /// in the argument.
6656 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6657                                 ArrayRef<int> ExpectedMask) {
6658   if (Mask.size() != ExpectedMask.size())
6659     return false;
6660
6661   int Size = Mask.size();
6662
6663   // If the values are build vectors, we can look through them to find
6664   // equivalent inputs that make the shuffles equivalent.
6665   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6666   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6667
6668   for (int i = 0; i < Size; ++i)
6669     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6670       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6671       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6672       if (!MaskBV || !ExpectedBV ||
6673           MaskBV->getOperand(Mask[i] % Size) !=
6674               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6675         return false;
6676     }
6677
6678   return true;
6679 }
6680
6681 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6682 ///
6683 /// This helper function produces an 8-bit shuffle immediate corresponding to
6684 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6685 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6686 /// example.
6687 ///
6688 /// NB: We rely heavily on "undef" masks preserving the input lane.
6689 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6690                                           SelectionDAG &DAG) {
6691   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6692   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6693   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6694   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6695   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6696
6697   unsigned Imm = 0;
6698   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6699   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6700   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6701   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6702   return DAG.getConstant(Imm, DL, MVT::i8);
6703 }
6704
6705 /// \brief Compute whether each element of a shuffle is zeroable.
6706 ///
6707 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6708 /// Either it is an undef element in the shuffle mask, the element of the input
6709 /// referenced is undef, or the element of the input referenced is known to be
6710 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6711 /// as many lanes with this technique as possible to simplify the remaining
6712 /// shuffle.
6713 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6714                                                      SDValue V1, SDValue V2) {
6715   SmallBitVector Zeroable(Mask.size(), false);
6716
6717   while (V1.getOpcode() == ISD::BITCAST)
6718     V1 = V1->getOperand(0);
6719   while (V2.getOpcode() == ISD::BITCAST)
6720     V2 = V2->getOperand(0);
6721
6722   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6723   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6724
6725   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6726     int M = Mask[i];
6727     // Handle the easy cases.
6728     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6729       Zeroable[i] = true;
6730       continue;
6731     }
6732
6733     // If this is an index into a build_vector node (which has the same number
6734     // of elements), dig out the input value and use it.
6735     SDValue V = M < Size ? V1 : V2;
6736     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6737       continue;
6738
6739     SDValue Input = V.getOperand(M % Size);
6740     // The UNDEF opcode check really should be dead code here, but not quite
6741     // worth asserting on (it isn't invalid, just unexpected).
6742     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6743       Zeroable[i] = true;
6744   }
6745
6746   return Zeroable;
6747 }
6748
6749 // X86 has dedicated unpack instructions that can handle specific blend
6750 // operations: UNPCKH and UNPCKL.
6751 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6752                                            SDValue V1, SDValue V2,
6753                                            SelectionDAG &DAG) {
6754   int NumElts = VT.getVectorNumElements();
6755   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6756   SmallVector<int, 8> Unpckl;
6757   SmallVector<int, 8> Unpckh;
6758
6759   for (int i = 0; i < NumElts; ++i) {
6760     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6761     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6762     int HiPos = LoPos + NumEltsInLane / 2;
6763     Unpckl.push_back(LoPos);
6764     Unpckh.push_back(HiPos);
6765   }
6766
6767   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6768     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6769   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6770     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6771
6772   // Commute and try again.
6773   ShuffleVectorSDNode::commuteMask(Unpckl);
6774   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6775     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6776
6777   ShuffleVectorSDNode::commuteMask(Unpckh);
6778   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6779     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6780
6781   return SDValue();
6782 }
6783
6784 /// \brief Try to emit a bitmask instruction for a shuffle.
6785 ///
6786 /// This handles cases where we can model a blend exactly as a bitmask due to
6787 /// one of the inputs being zeroable.
6788 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6789                                            SDValue V2, ArrayRef<int> Mask,
6790                                            SelectionDAG &DAG) {
6791   MVT EltVT = VT.getScalarType();
6792   int NumEltBits = EltVT.getSizeInBits();
6793   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6794   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6795   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6796                                     IntEltVT);
6797   if (EltVT.isFloatingPoint()) {
6798     Zero = DAG.getBitcast(EltVT, Zero);
6799     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6800   }
6801   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6802   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6803   SDValue V;
6804   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6805     if (Zeroable[i])
6806       continue;
6807     if (Mask[i] % Size != i)
6808       return SDValue(); // Not a blend.
6809     if (!V)
6810       V = Mask[i] < Size ? V1 : V2;
6811     else if (V != (Mask[i] < Size ? V1 : V2))
6812       return SDValue(); // Can only let one input through the mask.
6813
6814     VMaskOps[i] = AllOnes;
6815   }
6816   if (!V)
6817     return SDValue(); // No non-zeroable elements!
6818
6819   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6820   V = DAG.getNode(VT.isFloatingPoint()
6821                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6822                   DL, VT, V, VMask);
6823   return V;
6824 }
6825
6826 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6827 ///
6828 /// This is used as a fallback approach when first class blend instructions are
6829 /// unavailable. Currently it is only suitable for integer vectors, but could
6830 /// be generalized for floating point vectors if desirable.
6831 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6832                                             SDValue V2, ArrayRef<int> Mask,
6833                                             SelectionDAG &DAG) {
6834   assert(VT.isInteger() && "Only supports integer vector types!");
6835   MVT EltVT = VT.getScalarType();
6836   int NumEltBits = EltVT.getSizeInBits();
6837   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6838   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6839                                     EltVT);
6840   SmallVector<SDValue, 16> MaskOps;
6841   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6842     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6843       return SDValue(); // Shuffled input!
6844     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6845   }
6846
6847   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6848   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6849   // We have to cast V2 around.
6850   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6851   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6852                                       DAG.getBitcast(MaskVT, V1Mask),
6853                                       DAG.getBitcast(MaskVT, V2)));
6854   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6855 }
6856
6857 /// \brief Try to emit a blend instruction for a shuffle.
6858 ///
6859 /// This doesn't do any checks for the availability of instructions for blending
6860 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6861 /// be matched in the backend with the type given. What it does check for is
6862 /// that the shuffle mask is in fact a blend.
6863 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6864                                          SDValue V2, ArrayRef<int> Mask,
6865                                          const X86Subtarget *Subtarget,
6866                                          SelectionDAG &DAG) {
6867   unsigned BlendMask = 0;
6868   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6869     if (Mask[i] >= Size) {
6870       if (Mask[i] != i + Size)
6871         return SDValue(); // Shuffled V2 input!
6872       BlendMask |= 1u << i;
6873       continue;
6874     }
6875     if (Mask[i] >= 0 && Mask[i] != i)
6876       return SDValue(); // Shuffled V1 input!
6877   }
6878   switch (VT.SimpleTy) {
6879   case MVT::v2f64:
6880   case MVT::v4f32:
6881   case MVT::v4f64:
6882   case MVT::v8f32:
6883     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6884                        DAG.getConstant(BlendMask, DL, MVT::i8));
6885
6886   case MVT::v4i64:
6887   case MVT::v8i32:
6888     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6889     // FALLTHROUGH
6890   case MVT::v2i64:
6891   case MVT::v4i32:
6892     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6893     // that instruction.
6894     if (Subtarget->hasAVX2()) {
6895       // Scale the blend by the number of 32-bit dwords per element.
6896       int Scale =  VT.getScalarSizeInBits() / 32;
6897       BlendMask = 0;
6898       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6899         if (Mask[i] >= Size)
6900           for (int j = 0; j < Scale; ++j)
6901             BlendMask |= 1u << (i * Scale + j);
6902
6903       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6904       V1 = DAG.getBitcast(BlendVT, V1);
6905       V2 = DAG.getBitcast(BlendVT, V2);
6906       return DAG.getBitcast(
6907           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6908                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6909     }
6910     // FALLTHROUGH
6911   case MVT::v8i16: {
6912     // For integer shuffles we need to expand the mask and cast the inputs to
6913     // v8i16s prior to blending.
6914     int Scale = 8 / VT.getVectorNumElements();
6915     BlendMask = 0;
6916     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6917       if (Mask[i] >= Size)
6918         for (int j = 0; j < Scale; ++j)
6919           BlendMask |= 1u << (i * Scale + j);
6920
6921     V1 = DAG.getBitcast(MVT::v8i16, V1);
6922     V2 = DAG.getBitcast(MVT::v8i16, V2);
6923     return DAG.getBitcast(VT,
6924                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6925                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6926   }
6927
6928   case MVT::v16i16: {
6929     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6930     SmallVector<int, 8> RepeatedMask;
6931     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6932       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6933       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6934       BlendMask = 0;
6935       for (int i = 0; i < 8; ++i)
6936         if (RepeatedMask[i] >= 16)
6937           BlendMask |= 1u << i;
6938       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6939                          DAG.getConstant(BlendMask, DL, MVT::i8));
6940     }
6941   }
6942     // FALLTHROUGH
6943   case MVT::v16i8:
6944   case MVT::v32i8: {
6945     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6946            "256-bit byte-blends require AVX2 support!");
6947
6948     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6949     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6950       return Masked;
6951
6952     // Scale the blend by the number of bytes per element.
6953     int Scale = VT.getScalarSizeInBits() / 8;
6954
6955     // This form of blend is always done on bytes. Compute the byte vector
6956     // type.
6957     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6958
6959     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6960     // mix of LLVM's code generator and the x86 backend. We tell the code
6961     // generator that boolean values in the elements of an x86 vector register
6962     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6963     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6964     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6965     // of the element (the remaining are ignored) and 0 in that high bit would
6966     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6967     // the LLVM model for boolean values in vector elements gets the relevant
6968     // bit set, it is set backwards and over constrained relative to x86's
6969     // actual model.
6970     SmallVector<SDValue, 32> VSELECTMask;
6971     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6972       for (int j = 0; j < Scale; ++j)
6973         VSELECTMask.push_back(
6974             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6975                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6976                                           MVT::i8));
6977
6978     V1 = DAG.getBitcast(BlendVT, V1);
6979     V2 = DAG.getBitcast(BlendVT, V2);
6980     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6981                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6982                                                       BlendVT, VSELECTMask),
6983                                           V1, V2));
6984   }
6985
6986   default:
6987     llvm_unreachable("Not a supported integer vector type!");
6988   }
6989 }
6990
6991 /// \brief Try to lower as a blend of elements from two inputs followed by
6992 /// a single-input permutation.
6993 ///
6994 /// This matches the pattern where we can blend elements from two inputs and
6995 /// then reduce the shuffle to a single-input permutation.
6996 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6997                                                    SDValue V2,
6998                                                    ArrayRef<int> Mask,
6999                                                    SelectionDAG &DAG) {
7000   // We build up the blend mask while checking whether a blend is a viable way
7001   // to reduce the shuffle.
7002   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7003   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7004
7005   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7006     if (Mask[i] < 0)
7007       continue;
7008
7009     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7010
7011     if (BlendMask[Mask[i] % Size] == -1)
7012       BlendMask[Mask[i] % Size] = Mask[i];
7013     else if (BlendMask[Mask[i] % Size] != Mask[i])
7014       return SDValue(); // Can't blend in the needed input!
7015
7016     PermuteMask[i] = Mask[i] % Size;
7017   }
7018
7019   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7020   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7021 }
7022
7023 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7024 /// blends and permutes.
7025 ///
7026 /// This matches the extremely common pattern for handling combined
7027 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7028 /// operations. It will try to pick the best arrangement of shuffles and
7029 /// blends.
7030 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7031                                                           SDValue V1,
7032                                                           SDValue V2,
7033                                                           ArrayRef<int> Mask,
7034                                                           SelectionDAG &DAG) {
7035   // Shuffle the input elements into the desired positions in V1 and V2 and
7036   // blend them together.
7037   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7038   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7039   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7040   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7041     if (Mask[i] >= 0 && Mask[i] < Size) {
7042       V1Mask[i] = Mask[i];
7043       BlendMask[i] = i;
7044     } else if (Mask[i] >= Size) {
7045       V2Mask[i] = Mask[i] - Size;
7046       BlendMask[i] = i + Size;
7047     }
7048
7049   // Try to lower with the simpler initial blend strategy unless one of the
7050   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7051   // shuffle may be able to fold with a load or other benefit. However, when
7052   // we'll have to do 2x as many shuffles in order to achieve this, blending
7053   // first is a better strategy.
7054   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7055     if (SDValue BlendPerm =
7056             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7057       return BlendPerm;
7058
7059   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7060   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7061   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7062 }
7063
7064 /// \brief Try to lower a vector shuffle as a byte rotation.
7065 ///
7066 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7067 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7068 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7069 /// try to generically lower a vector shuffle through such an pattern. It
7070 /// does not check for the profitability of lowering either as PALIGNR or
7071 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7072 /// This matches shuffle vectors that look like:
7073 ///
7074 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7075 ///
7076 /// Essentially it concatenates V1 and V2, shifts right by some number of
7077 /// elements, and takes the low elements as the result. Note that while this is
7078 /// specified as a *right shift* because x86 is little-endian, it is a *left
7079 /// rotate* of the vector lanes.
7080 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7081                                               SDValue V2,
7082                                               ArrayRef<int> Mask,
7083                                               const X86Subtarget *Subtarget,
7084                                               SelectionDAG &DAG) {
7085   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7086
7087   int NumElts = Mask.size();
7088   int NumLanes = VT.getSizeInBits() / 128;
7089   int NumLaneElts = NumElts / NumLanes;
7090
7091   // We need to detect various ways of spelling a rotation:
7092   //   [11, 12, 13, 14, 15,  0,  1,  2]
7093   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7094   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7095   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7096   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7097   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7098   int Rotation = 0;
7099   SDValue Lo, Hi;
7100   for (int l = 0; l < NumElts; l += NumLaneElts) {
7101     for (int i = 0; i < NumLaneElts; ++i) {
7102       if (Mask[l + i] == -1)
7103         continue;
7104       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7105
7106       // Get the mod-Size index and lane correct it.
7107       int LaneIdx = (Mask[l + i] % NumElts) - l;
7108       // Make sure it was in this lane.
7109       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7110         return SDValue();
7111
7112       // Determine where a rotated vector would have started.
7113       int StartIdx = i - LaneIdx;
7114       if (StartIdx == 0)
7115         // The identity rotation isn't interesting, stop.
7116         return SDValue();
7117
7118       // If we found the tail of a vector the rotation must be the missing
7119       // front. If we found the head of a vector, it must be how much of the
7120       // head.
7121       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7122
7123       if (Rotation == 0)
7124         Rotation = CandidateRotation;
7125       else if (Rotation != CandidateRotation)
7126         // The rotations don't match, so we can't match this mask.
7127         return SDValue();
7128
7129       // Compute which value this mask is pointing at.
7130       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7131
7132       // Compute which of the two target values this index should be assigned
7133       // to. This reflects whether the high elements are remaining or the low
7134       // elements are remaining.
7135       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7136
7137       // Either set up this value if we've not encountered it before, or check
7138       // that it remains consistent.
7139       if (!TargetV)
7140         TargetV = MaskV;
7141       else if (TargetV != MaskV)
7142         // This may be a rotation, but it pulls from the inputs in some
7143         // unsupported interleaving.
7144         return SDValue();
7145     }
7146   }
7147
7148   // Check that we successfully analyzed the mask, and normalize the results.
7149   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7150   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7151   if (!Lo)
7152     Lo = Hi;
7153   else if (!Hi)
7154     Hi = Lo;
7155
7156   // The actual rotate instruction rotates bytes, so we need to scale the
7157   // rotation based on how many bytes are in the vector lane.
7158   int Scale = 16 / NumLaneElts;
7159
7160   // SSSE3 targets can use the palignr instruction.
7161   if (Subtarget->hasSSSE3()) {
7162     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7163     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7164     Lo = DAG.getBitcast(AlignVT, Lo);
7165     Hi = DAG.getBitcast(AlignVT, Hi);
7166
7167     return DAG.getBitcast(
7168         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7169                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7170   }
7171
7172   assert(VT.getSizeInBits() == 128 &&
7173          "Rotate-based lowering only supports 128-bit lowering!");
7174   assert(Mask.size() <= 16 &&
7175          "Can shuffle at most 16 bytes in a 128-bit vector!");
7176
7177   // Default SSE2 implementation
7178   int LoByteShift = 16 - Rotation * Scale;
7179   int HiByteShift = Rotation * Scale;
7180
7181   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7182   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7183   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7184
7185   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7186                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7187   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7188                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7189   return DAG.getBitcast(VT,
7190                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7191 }
7192
7193 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7194 ///
7195 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7196 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7197 /// matches elements from one of the input vectors shuffled to the left or
7198 /// right with zeroable elements 'shifted in'. It handles both the strictly
7199 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7200 /// quad word lane.
7201 ///
7202 /// PSHL : (little-endian) left bit shift.
7203 /// [ zz, 0, zz,  2 ]
7204 /// [ -1, 4, zz, -1 ]
7205 /// PSRL : (little-endian) right bit shift.
7206 /// [  1, zz,  3, zz]
7207 /// [ -1, -1,  7, zz]
7208 /// PSLLDQ : (little-endian) left byte shift
7209 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7210 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7211 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7212 /// PSRLDQ : (little-endian) right byte shift
7213 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7214 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7215 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7216 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7217                                          SDValue V2, ArrayRef<int> Mask,
7218                                          SelectionDAG &DAG) {
7219   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7220
7221   int Size = Mask.size();
7222   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7223
7224   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7225     for (int i = 0; i < Size; i += Scale)
7226       for (int j = 0; j < Shift; ++j)
7227         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7228           return false;
7229
7230     return true;
7231   };
7232
7233   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7234     for (int i = 0; i != Size; i += Scale) {
7235       unsigned Pos = Left ? i + Shift : i;
7236       unsigned Low = Left ? i : i + Shift;
7237       unsigned Len = Scale - Shift;
7238       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7239                                       Low + (V == V1 ? 0 : Size)))
7240         return SDValue();
7241     }
7242
7243     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7244     bool ByteShift = ShiftEltBits > 64;
7245     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7246                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7247     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7248
7249     // Normalize the scale for byte shifts to still produce an i64 element
7250     // type.
7251     Scale = ByteShift ? Scale / 2 : Scale;
7252
7253     // We need to round trip through the appropriate type for the shift.
7254     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7255     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7256     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7257            "Illegal integer vector type");
7258     V = DAG.getBitcast(ShiftVT, V);
7259
7260     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7261                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7262     return DAG.getBitcast(VT, V);
7263   };
7264
7265   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7266   // keep doubling the size of the integer elements up to that. We can
7267   // then shift the elements of the integer vector by whole multiples of
7268   // their width within the elements of the larger integer vector. Test each
7269   // multiple to see if we can find a match with the moved element indices
7270   // and that the shifted in elements are all zeroable.
7271   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7272     for (int Shift = 1; Shift != Scale; ++Shift)
7273       for (bool Left : {true, false})
7274         if (CheckZeros(Shift, Scale, Left))
7275           for (SDValue V : {V1, V2})
7276             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7277               return Match;
7278
7279   // no match
7280   return SDValue();
7281 }
7282
7283 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7284 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7285                                            SDValue V2, ArrayRef<int> Mask,
7286                                            SelectionDAG &DAG) {
7287   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7288   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7289
7290   int Size = Mask.size();
7291   int HalfSize = Size / 2;
7292   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7293
7294   // Upper half must be undefined.
7295   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7296     return SDValue();
7297
7298   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7299   // Remainder of lower half result is zero and upper half is all undef.
7300   auto LowerAsEXTRQ = [&]() {
7301     // Determine the extraction length from the part of the
7302     // lower half that isn't zeroable.
7303     int Len = HalfSize;
7304     for (; Len > 0; --Len)
7305       if (!Zeroable[Len - 1])
7306         break;
7307     assert(Len > 0 && "Zeroable shuffle mask");
7308
7309     // Attempt to match first Len sequential elements from the lower half.
7310     SDValue Src;
7311     int Idx = -1;
7312     for (int i = 0; i != Len; ++i) {
7313       int M = Mask[i];
7314       if (M < 0)
7315         continue;
7316       SDValue &V = (M < Size ? V1 : V2);
7317       M = M % Size;
7318
7319       // All mask elements must be in the lower half.
7320       if (M >= HalfSize)
7321         return SDValue();
7322
7323       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7324         Src = V;
7325         Idx = M - i;
7326         continue;
7327       }
7328       return SDValue();
7329     }
7330
7331     if (Idx < 0)
7332       return SDValue();
7333
7334     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7335     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7336     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7337     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7338                        DAG.getConstant(BitLen, DL, MVT::i8),
7339                        DAG.getConstant(BitIdx, DL, MVT::i8));
7340   };
7341
7342   if (SDValue ExtrQ = LowerAsEXTRQ())
7343     return ExtrQ;
7344
7345   // INSERTQ: Extract lowest Len elements from lower half of second source and
7346   // insert over first source, starting at Idx.
7347   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7348   auto LowerAsInsertQ = [&]() {
7349     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7350       SDValue Base;
7351
7352       // Attempt to match first source from mask before insertion point.
7353       if (isUndefInRange(Mask, 0, Idx)) {
7354         /* EMPTY */
7355       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7356         Base = V1;
7357       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7358         Base = V2;
7359       } else {
7360         continue;
7361       }
7362
7363       // Extend the extraction length looking to match both the insertion of
7364       // the second source and the remaining elements of the first.
7365       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7366         SDValue Insert;
7367         int Len = Hi - Idx;
7368
7369         // Match insertion.
7370         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7371           Insert = V1;
7372         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7373           Insert = V2;
7374         } else {
7375           continue;
7376         }
7377
7378         // Match the remaining elements of the lower half.
7379         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7380           /* EMPTY */
7381         } else if ((!Base || (Base == V1)) &&
7382                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7383           Base = V1;
7384         } else if ((!Base || (Base == V2)) &&
7385                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7386                                               Size + Hi)) {
7387           Base = V2;
7388         } else {
7389           continue;
7390         }
7391
7392         // We may not have a base (first source) - this can safely be undefined.
7393         if (!Base)
7394           Base = DAG.getUNDEF(VT);
7395
7396         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7397         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7398         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7399                            DAG.getConstant(BitLen, DL, MVT::i8),
7400                            DAG.getConstant(BitIdx, DL, MVT::i8));
7401       }
7402     }
7403
7404     return SDValue();
7405   };
7406
7407   if (SDValue InsertQ = LowerAsInsertQ())
7408     return InsertQ;
7409
7410   return SDValue();
7411 }
7412
7413 /// \brief Lower a vector shuffle as a zero or any extension.
7414 ///
7415 /// Given a specific number of elements, element bit width, and extension
7416 /// stride, produce either a zero or any extension based on the available
7417 /// features of the subtarget. The extended elements are consecutive and
7418 /// begin and can start from an offseted element index in the input; to
7419 /// avoid excess shuffling the offset must either being in the bottom lane
7420 /// or at the start of a higher lane. All extended elements must be from
7421 /// the same lane.
7422 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7423     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7424     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7425   assert(Scale > 1 && "Need a scale to extend.");
7426   int EltBits = VT.getScalarSizeInBits();
7427   int NumElements = VT.getVectorNumElements();
7428   int NumEltsPerLane = 128 / EltBits;
7429   int OffsetLane = Offset / NumEltsPerLane;
7430   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7431          "Only 8, 16, and 32 bit elements can be extended.");
7432   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7433   assert(0 <= Offset && "Extension offset must be positive.");
7434   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7435          "Extension offset must be in the first lane or start an upper lane.");
7436
7437   // Check that an index is in same lane as the base offset.
7438   auto SafeOffset = [&](int Idx) {
7439     return OffsetLane == (Idx / NumEltsPerLane);
7440   };
7441
7442   // Shift along an input so that the offset base moves to the first element.
7443   auto ShuffleOffset = [&](SDValue V) {
7444     if (!Offset)
7445       return V;
7446
7447     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7448     for (int i = 0; i * Scale < NumElements; ++i) {
7449       int SrcIdx = i + Offset;
7450       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7451     }
7452     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7453   };
7454
7455   // Found a valid zext mask! Try various lowering strategies based on the
7456   // input type and available ISA extensions.
7457   if (Subtarget->hasSSE41()) {
7458     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7459     // PUNPCK will catch this in a later shuffle match.
7460     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7461       return SDValue();
7462     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7463                                  NumElements / Scale);
7464     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7465     return DAG.getBitcast(VT, InputV);
7466   }
7467
7468   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7469
7470   // For any extends we can cheat for larger element sizes and use shuffle
7471   // instructions that can fold with a load and/or copy.
7472   if (AnyExt && EltBits == 32) {
7473     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7474                          -1};
7475     return DAG.getBitcast(
7476         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7477                         DAG.getBitcast(MVT::v4i32, InputV),
7478                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7479   }
7480   if (AnyExt && EltBits == 16 && Scale > 2) {
7481     int PSHUFDMask[4] = {Offset / 2, -1,
7482                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7483     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7484                          DAG.getBitcast(MVT::v4i32, InputV),
7485                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7486     int PSHUFWMask[4] = {1, -1, -1, -1};
7487     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7488     return DAG.getBitcast(
7489         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7490                         DAG.getBitcast(MVT::v8i16, InputV),
7491                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7492   }
7493
7494   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7495   // to 64-bits.
7496   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7497     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7498     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7499
7500     int LoIdx = Offset * EltBits;
7501     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7502                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7503                                          DAG.getConstant(EltBits, DL, MVT::i8),
7504                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7505
7506     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7507         !SafeOffset(Offset + 1))
7508       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7509
7510     int HiIdx = (Offset + 1) * EltBits;
7511     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7512                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7513                                          DAG.getConstant(EltBits, DL, MVT::i8),
7514                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7515     return DAG.getNode(ISD::BITCAST, DL, VT,
7516                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7517   }
7518
7519   // If this would require more than 2 unpack instructions to expand, use
7520   // pshufb when available. We can only use more than 2 unpack instructions
7521   // when zero extending i8 elements which also makes it easier to use pshufb.
7522   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7523     assert(NumElements == 16 && "Unexpected byte vector width!");
7524     SDValue PSHUFBMask[16];
7525     for (int i = 0; i < 16; ++i) {
7526       int Idx = Offset + (i / Scale);
7527       PSHUFBMask[i] = DAG.getConstant(
7528           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7529     }
7530     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7531     return DAG.getBitcast(VT,
7532                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7533                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7534                                                   MVT::v16i8, PSHUFBMask)));
7535   }
7536
7537   // If we are extending from an offset, ensure we start on a boundary that
7538   // we can unpack from.
7539   int AlignToUnpack = Offset % (NumElements / Scale);
7540   if (AlignToUnpack) {
7541     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7542     for (int i = AlignToUnpack; i < NumElements; ++i)
7543       ShMask[i - AlignToUnpack] = i;
7544     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7545     Offset -= AlignToUnpack;
7546   }
7547
7548   // Otherwise emit a sequence of unpacks.
7549   do {
7550     unsigned UnpackLoHi = X86ISD::UNPCKL;
7551     if (Offset >= (NumElements / 2)) {
7552       UnpackLoHi = X86ISD::UNPCKH;
7553       Offset -= (NumElements / 2);
7554     }
7555
7556     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7557     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7558                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7559     InputV = DAG.getBitcast(InputVT, InputV);
7560     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7561     Scale /= 2;
7562     EltBits *= 2;
7563     NumElements /= 2;
7564   } while (Scale > 1);
7565   return DAG.getBitcast(VT, InputV);
7566 }
7567
7568 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7569 ///
7570 /// This routine will try to do everything in its power to cleverly lower
7571 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7572 /// check for the profitability of this lowering,  it tries to aggressively
7573 /// match this pattern. It will use all of the micro-architectural details it
7574 /// can to emit an efficient lowering. It handles both blends with all-zero
7575 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7576 /// masking out later).
7577 ///
7578 /// The reason we have dedicated lowering for zext-style shuffles is that they
7579 /// are both incredibly common and often quite performance sensitive.
7580 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7581     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7582     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7583   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7584
7585   int Bits = VT.getSizeInBits();
7586   int NumLanes = Bits / 128;
7587   int NumElements = VT.getVectorNumElements();
7588   int NumEltsPerLane = NumElements / NumLanes;
7589   assert(VT.getScalarSizeInBits() <= 32 &&
7590          "Exceeds 32-bit integer zero extension limit");
7591   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7592
7593   // Define a helper function to check a particular ext-scale and lower to it if
7594   // valid.
7595   auto Lower = [&](int Scale) -> SDValue {
7596     SDValue InputV;
7597     bool AnyExt = true;
7598     int Offset = 0;
7599     int Matches = 0;
7600     for (int i = 0; i < NumElements; ++i) {
7601       int M = Mask[i];
7602       if (M == -1)
7603         continue; // Valid anywhere but doesn't tell us anything.
7604       if (i % Scale != 0) {
7605         // Each of the extended elements need to be zeroable.
7606         if (!Zeroable[i])
7607           return SDValue();
7608
7609         // We no longer are in the anyext case.
7610         AnyExt = false;
7611         continue;
7612       }
7613
7614       // Each of the base elements needs to be consecutive indices into the
7615       // same input vector.
7616       SDValue V = M < NumElements ? V1 : V2;
7617       M = M % NumElements;
7618       if (!InputV) {
7619         InputV = V;
7620         Offset = M - (i / Scale);
7621       } else if (InputV != V)
7622         return SDValue(); // Flip-flopping inputs.
7623
7624       // Offset must start in the lowest 128-bit lane or at the start of an
7625       // upper lane.
7626       // FIXME: Is it ever worth allowing a negative base offset?
7627       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7628             (Offset % NumEltsPerLane) == 0))
7629         return SDValue();
7630
7631       // If we are offsetting, all referenced entries must come from the same
7632       // lane.
7633       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7634         return SDValue();
7635
7636       if ((M % NumElements) != (Offset + (i / Scale)))
7637         return SDValue(); // Non-consecutive strided elements.
7638       Matches++;
7639     }
7640
7641     // If we fail to find an input, we have a zero-shuffle which should always
7642     // have already been handled.
7643     // FIXME: Maybe handle this here in case during blending we end up with one?
7644     if (!InputV)
7645       return SDValue();
7646
7647     // If we are offsetting, don't extend if we only match a single input, we
7648     // can always do better by using a basic PSHUF or PUNPCK.
7649     if (Offset != 0 && Matches < 2)
7650       return SDValue();
7651
7652     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7653         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7654   };
7655
7656   // The widest scale possible for extending is to a 64-bit integer.
7657   assert(Bits % 64 == 0 &&
7658          "The number of bits in a vector must be divisible by 64 on x86!");
7659   int NumExtElements = Bits / 64;
7660
7661   // Each iteration, try extending the elements half as much, but into twice as
7662   // many elements.
7663   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7664     assert(NumElements % NumExtElements == 0 &&
7665            "The input vector size must be divisible by the extended size.");
7666     if (SDValue V = Lower(NumElements / NumExtElements))
7667       return V;
7668   }
7669
7670   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7671   if (Bits != 128)
7672     return SDValue();
7673
7674   // Returns one of the source operands if the shuffle can be reduced to a
7675   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7676   auto CanZExtLowHalf = [&]() {
7677     for (int i = NumElements / 2; i != NumElements; ++i)
7678       if (!Zeroable[i])
7679         return SDValue();
7680     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7681       return V1;
7682     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7683       return V2;
7684     return SDValue();
7685   };
7686
7687   if (SDValue V = CanZExtLowHalf()) {
7688     V = DAG.getBitcast(MVT::v2i64, V);
7689     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7690     return DAG.getBitcast(VT, V);
7691   }
7692
7693   // No viable ext lowering found.
7694   return SDValue();
7695 }
7696
7697 /// \brief Try to get a scalar value for a specific element of a vector.
7698 ///
7699 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7700 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7701                                               SelectionDAG &DAG) {
7702   MVT VT = V.getSimpleValueType();
7703   MVT EltVT = VT.getVectorElementType();
7704   while (V.getOpcode() == ISD::BITCAST)
7705     V = V.getOperand(0);
7706   // If the bitcasts shift the element size, we can't extract an equivalent
7707   // element from it.
7708   MVT NewVT = V.getSimpleValueType();
7709   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7710     return SDValue();
7711
7712   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7713       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7714     // Ensure the scalar operand is the same size as the destination.
7715     // FIXME: Add support for scalar truncation where possible.
7716     SDValue S = V.getOperand(Idx);
7717     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7718       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7719   }
7720
7721   return SDValue();
7722 }
7723
7724 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7725 ///
7726 /// This is particularly important because the set of instructions varies
7727 /// significantly based on whether the operand is a load or not.
7728 static bool isShuffleFoldableLoad(SDValue V) {
7729   while (V.getOpcode() == ISD::BITCAST)
7730     V = V.getOperand(0);
7731
7732   return ISD::isNON_EXTLoad(V.getNode());
7733 }
7734
7735 /// \brief Try to lower insertion of a single element into a zero vector.
7736 ///
7737 /// This is a common pattern that we have especially efficient patterns to lower
7738 /// across all subtarget feature sets.
7739 static SDValue lowerVectorShuffleAsElementInsertion(
7740     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7741     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7742   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7743   MVT ExtVT = VT;
7744   MVT EltVT = VT.getVectorElementType();
7745
7746   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7747                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7748                 Mask.begin();
7749   bool IsV1Zeroable = true;
7750   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7751     if (i != V2Index && !Zeroable[i]) {
7752       IsV1Zeroable = false;
7753       break;
7754     }
7755
7756   // Check for a single input from a SCALAR_TO_VECTOR node.
7757   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7758   // all the smarts here sunk into that routine. However, the current
7759   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7760   // vector shuffle lowering is dead.
7761   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7762                                                DAG);
7763   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7764     // We need to zext the scalar if it is smaller than an i32.
7765     V2S = DAG.getBitcast(EltVT, V2S);
7766     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7767       // Using zext to expand a narrow element won't work for non-zero
7768       // insertions.
7769       if (!IsV1Zeroable)
7770         return SDValue();
7771
7772       // Zero-extend directly to i32.
7773       ExtVT = MVT::v4i32;
7774       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7775     }
7776     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7777   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7778              EltVT == MVT::i16) {
7779     // Either not inserting from the low element of the input or the input
7780     // element size is too small to use VZEXT_MOVL to clear the high bits.
7781     return SDValue();
7782   }
7783
7784   if (!IsV1Zeroable) {
7785     // If V1 can't be treated as a zero vector we have fewer options to lower
7786     // this. We can't support integer vectors or non-zero targets cheaply, and
7787     // the V1 elements can't be permuted in any way.
7788     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7789     if (!VT.isFloatingPoint() || V2Index != 0)
7790       return SDValue();
7791     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7792     V1Mask[V2Index] = -1;
7793     if (!isNoopShuffleMask(V1Mask))
7794       return SDValue();
7795     // This is essentially a special case blend operation, but if we have
7796     // general purpose blend operations, they are always faster. Bail and let
7797     // the rest of the lowering handle these as blends.
7798     if (Subtarget->hasSSE41())
7799       return SDValue();
7800
7801     // Otherwise, use MOVSD or MOVSS.
7802     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7803            "Only two types of floating point element types to handle!");
7804     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7805                        ExtVT, V1, V2);
7806   }
7807
7808   // This lowering only works for the low element with floating point vectors.
7809   if (VT.isFloatingPoint() && V2Index != 0)
7810     return SDValue();
7811
7812   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7813   if (ExtVT != VT)
7814     V2 = DAG.getBitcast(VT, V2);
7815
7816   if (V2Index != 0) {
7817     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7818     // the desired position. Otherwise it is more efficient to do a vector
7819     // shift left. We know that we can do a vector shift left because all
7820     // the inputs are zero.
7821     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7822       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7823       V2Shuffle[V2Index] = 0;
7824       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7825     } else {
7826       V2 = DAG.getBitcast(MVT::v2i64, V2);
7827       V2 = DAG.getNode(
7828           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7829           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7830                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7831                               DAG.getDataLayout(), VT)));
7832       V2 = DAG.getBitcast(VT, V2);
7833     }
7834   }
7835   return V2;
7836 }
7837
7838 /// \brief Try to lower broadcast of a single element.
7839 ///
7840 /// For convenience, this code also bundles all of the subtarget feature set
7841 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7842 /// a convenient way to factor it out.
7843 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7844                                              ArrayRef<int> Mask,
7845                                              const X86Subtarget *Subtarget,
7846                                              SelectionDAG &DAG) {
7847   if (!Subtarget->hasAVX())
7848     return SDValue();
7849   if (VT.isInteger() && !Subtarget->hasAVX2())
7850     return SDValue();
7851
7852   // Check that the mask is a broadcast.
7853   int BroadcastIdx = -1;
7854   for (int M : Mask)
7855     if (M >= 0 && BroadcastIdx == -1)
7856       BroadcastIdx = M;
7857     else if (M >= 0 && M != BroadcastIdx)
7858       return SDValue();
7859
7860   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7861                                             "a sorted mask where the broadcast "
7862                                             "comes from V1.");
7863
7864   // Go up the chain of (vector) values to find a scalar load that we can
7865   // combine with the broadcast.
7866   for (;;) {
7867     switch (V.getOpcode()) {
7868     case ISD::CONCAT_VECTORS: {
7869       int OperandSize = Mask.size() / V.getNumOperands();
7870       V = V.getOperand(BroadcastIdx / OperandSize);
7871       BroadcastIdx %= OperandSize;
7872       continue;
7873     }
7874
7875     case ISD::INSERT_SUBVECTOR: {
7876       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7877       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7878       if (!ConstantIdx)
7879         break;
7880
7881       int BeginIdx = (int)ConstantIdx->getZExtValue();
7882       int EndIdx =
7883           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7884       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7885         BroadcastIdx -= BeginIdx;
7886         V = VInner;
7887       } else {
7888         V = VOuter;
7889       }
7890       continue;
7891     }
7892     }
7893     break;
7894   }
7895
7896   // Check if this is a broadcast of a scalar. We special case lowering
7897   // for scalars so that we can more effectively fold with loads.
7898   // First, look through bitcast: if the original value has a larger element
7899   // type than the shuffle, the broadcast element is in essence truncated.
7900   // Make that explicit to ease folding.
7901   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7902     EVT EltVT = VT.getVectorElementType();
7903     SDValue V0 = V.getOperand(0);
7904     EVT V0VT = V0.getValueType();
7905
7906     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7907         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7908          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7909       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7910       BroadcastIdx = 0;
7911     }
7912   }
7913
7914   // Also check the simpler case, where we can directly reuse the scalar.
7915   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7916       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7917     V = V.getOperand(BroadcastIdx);
7918
7919     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7920     // Only AVX2 has register broadcasts.
7921     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7922       return SDValue();
7923   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7924     // We can't broadcast from a vector register without AVX2, and we can only
7925     // broadcast from the zero-element of a vector register.
7926     return SDValue();
7927   }
7928
7929   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7930 }
7931
7932 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7933 // INSERTPS when the V1 elements are already in the correct locations
7934 // because otherwise we can just always use two SHUFPS instructions which
7935 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7936 // perform INSERTPS if a single V1 element is out of place and all V2
7937 // elements are zeroable.
7938 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7939                                             ArrayRef<int> Mask,
7940                                             SelectionDAG &DAG) {
7941   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7942   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7943   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7944   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7945
7946   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7947
7948   unsigned ZMask = 0;
7949   int V1DstIndex = -1;
7950   int V2DstIndex = -1;
7951   bool V1UsedInPlace = false;
7952
7953   for (int i = 0; i < 4; ++i) {
7954     // Synthesize a zero mask from the zeroable elements (includes undefs).
7955     if (Zeroable[i]) {
7956       ZMask |= 1 << i;
7957       continue;
7958     }
7959
7960     // Flag if we use any V1 inputs in place.
7961     if (i == Mask[i]) {
7962       V1UsedInPlace = true;
7963       continue;
7964     }
7965
7966     // We can only insert a single non-zeroable element.
7967     if (V1DstIndex != -1 || V2DstIndex != -1)
7968       return SDValue();
7969
7970     if (Mask[i] < 4) {
7971       // V1 input out of place for insertion.
7972       V1DstIndex = i;
7973     } else {
7974       // V2 input for insertion.
7975       V2DstIndex = i;
7976     }
7977   }
7978
7979   // Don't bother if we have no (non-zeroable) element for insertion.
7980   if (V1DstIndex == -1 && V2DstIndex == -1)
7981     return SDValue();
7982
7983   // Determine element insertion src/dst indices. The src index is from the
7984   // start of the inserted vector, not the start of the concatenated vector.
7985   unsigned V2SrcIndex = 0;
7986   if (V1DstIndex != -1) {
7987     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7988     // and don't use the original V2 at all.
7989     V2SrcIndex = Mask[V1DstIndex];
7990     V2DstIndex = V1DstIndex;
7991     V2 = V1;
7992   } else {
7993     V2SrcIndex = Mask[V2DstIndex] - 4;
7994   }
7995
7996   // If no V1 inputs are used in place, then the result is created only from
7997   // the zero mask and the V2 insertion - so remove V1 dependency.
7998   if (!V1UsedInPlace)
7999     V1 = DAG.getUNDEF(MVT::v4f32);
8000
8001   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8002   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8003
8004   // Insert the V2 element into the desired position.
8005   SDLoc DL(Op);
8006   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8007                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8008 }
8009
8010 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8011 /// UNPCK instruction.
8012 ///
8013 /// This specifically targets cases where we end up with alternating between
8014 /// the two inputs, and so can permute them into something that feeds a single
8015 /// UNPCK instruction. Note that this routine only targets integer vectors
8016 /// because for floating point vectors we have a generalized SHUFPS lowering
8017 /// strategy that handles everything that doesn't *exactly* match an unpack,
8018 /// making this clever lowering unnecessary.
8019 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8020                                                     SDValue V1, SDValue V2,
8021                                                     ArrayRef<int> Mask,
8022                                                     SelectionDAG &DAG) {
8023   assert(!VT.isFloatingPoint() &&
8024          "This routine only supports integer vectors.");
8025   assert(!isSingleInputShuffleMask(Mask) &&
8026          "This routine should only be used when blending two inputs.");
8027   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8028
8029   int Size = Mask.size();
8030
8031   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8032     return M >= 0 && M % Size < Size / 2;
8033   });
8034   int NumHiInputs = std::count_if(
8035       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8036
8037   bool UnpackLo = NumLoInputs >= NumHiInputs;
8038
8039   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8040     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8041     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8042
8043     for (int i = 0; i < Size; ++i) {
8044       if (Mask[i] < 0)
8045         continue;
8046
8047       // Each element of the unpack contains Scale elements from this mask.
8048       int UnpackIdx = i / Scale;
8049
8050       // We only handle the case where V1 feeds the first slots of the unpack.
8051       // We rely on canonicalization to ensure this is the case.
8052       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8053         return SDValue();
8054
8055       // Setup the mask for this input. The indexing is tricky as we have to
8056       // handle the unpack stride.
8057       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8058       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8059           Mask[i] % Size;
8060     }
8061
8062     // If we will have to shuffle both inputs to use the unpack, check whether
8063     // we can just unpack first and shuffle the result. If so, skip this unpack.
8064     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8065         !isNoopShuffleMask(V2Mask))
8066       return SDValue();
8067
8068     // Shuffle the inputs into place.
8069     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8070     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8071
8072     // Cast the inputs to the type we will use to unpack them.
8073     V1 = DAG.getBitcast(UnpackVT, V1);
8074     V2 = DAG.getBitcast(UnpackVT, V2);
8075
8076     // Unpack the inputs and cast the result back to the desired type.
8077     return DAG.getBitcast(
8078         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8079                         UnpackVT, V1, V2));
8080   };
8081
8082   // We try each unpack from the largest to the smallest to try and find one
8083   // that fits this mask.
8084   int OrigNumElements = VT.getVectorNumElements();
8085   int OrigScalarSize = VT.getScalarSizeInBits();
8086   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8087     int Scale = ScalarSize / OrigScalarSize;
8088     int NumElements = OrigNumElements / Scale;
8089     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8090     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8091       return Unpack;
8092   }
8093
8094   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8095   // initial unpack.
8096   if (NumLoInputs == 0 || NumHiInputs == 0) {
8097     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8098            "We have to have *some* inputs!");
8099     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8100
8101     // FIXME: We could consider the total complexity of the permute of each
8102     // possible unpacking. Or at the least we should consider how many
8103     // half-crossings are created.
8104     // FIXME: We could consider commuting the unpacks.
8105
8106     SmallVector<int, 32> PermMask;
8107     PermMask.assign(Size, -1);
8108     for (int i = 0; i < Size; ++i) {
8109       if (Mask[i] < 0)
8110         continue;
8111
8112       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8113
8114       PermMask[i] =
8115           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8116     }
8117     return DAG.getVectorShuffle(
8118         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8119                             DL, VT, V1, V2),
8120         DAG.getUNDEF(VT), PermMask);
8121   }
8122
8123   return SDValue();
8124 }
8125
8126 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8127 ///
8128 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8129 /// support for floating point shuffles but not integer shuffles. These
8130 /// instructions will incur a domain crossing penalty on some chips though so
8131 /// it is better to avoid lowering through this for integer vectors where
8132 /// possible.
8133 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8134                                        const X86Subtarget *Subtarget,
8135                                        SelectionDAG &DAG) {
8136   SDLoc DL(Op);
8137   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8138   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8139   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8140   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8141   ArrayRef<int> Mask = SVOp->getMask();
8142   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8143
8144   if (isSingleInputShuffleMask(Mask)) {
8145     // Use low duplicate instructions for masks that match their pattern.
8146     if (Subtarget->hasSSE3())
8147       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8148         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8149
8150     // Straight shuffle of a single input vector. Simulate this by using the
8151     // single input as both of the "inputs" to this instruction..
8152     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8153
8154     if (Subtarget->hasAVX()) {
8155       // If we have AVX, we can use VPERMILPS which will allow folding a load
8156       // into the shuffle.
8157       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8158                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8159     }
8160
8161     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8162                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8163   }
8164   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8165   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8166
8167   // If we have a single input, insert that into V1 if we can do so cheaply.
8168   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8169     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8170             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8171       return Insertion;
8172     // Try inverting the insertion since for v2 masks it is easy to do and we
8173     // can't reliably sort the mask one way or the other.
8174     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8175                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8176     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8177             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8178       return Insertion;
8179   }
8180
8181   // Try to use one of the special instruction patterns to handle two common
8182   // blend patterns if a zero-blend above didn't work.
8183   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8184       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8185     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8186       // We can either use a special instruction to load over the low double or
8187       // to move just the low double.
8188       return DAG.getNode(
8189           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8190           DL, MVT::v2f64, V2,
8191           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8192
8193   if (Subtarget->hasSSE41())
8194     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8195                                                   Subtarget, DAG))
8196       return Blend;
8197
8198   // Use dedicated unpack instructions for masks that match their pattern.
8199   if (SDValue V =
8200           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8201     return V;
8202
8203   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8204   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8205                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8206 }
8207
8208 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8209 ///
8210 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8211 /// the integer unit to minimize domain crossing penalties. However, for blends
8212 /// it falls back to the floating point shuffle operation with appropriate bit
8213 /// casting.
8214 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8215                                        const X86Subtarget *Subtarget,
8216                                        SelectionDAG &DAG) {
8217   SDLoc DL(Op);
8218   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8219   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8220   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8221   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8222   ArrayRef<int> Mask = SVOp->getMask();
8223   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8224
8225   if (isSingleInputShuffleMask(Mask)) {
8226     // Check for being able to broadcast a single element.
8227     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8228                                                           Mask, Subtarget, DAG))
8229       return Broadcast;
8230
8231     // Straight shuffle of a single input vector. For everything from SSE2
8232     // onward this has a single fast instruction with no scary immediates.
8233     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8234     V1 = DAG.getBitcast(MVT::v4i32, V1);
8235     int WidenedMask[4] = {
8236         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8237         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8238     return DAG.getBitcast(
8239         MVT::v2i64,
8240         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8241                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8242   }
8243   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8244   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8245   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8246   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8247
8248   // If we have a blend of two PACKUS operations an the blend aligns with the
8249   // low and half halves, we can just merge the PACKUS operations. This is
8250   // particularly important as it lets us merge shuffles that this routine itself
8251   // creates.
8252   auto GetPackNode = [](SDValue V) {
8253     while (V.getOpcode() == ISD::BITCAST)
8254       V = V.getOperand(0);
8255
8256     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8257   };
8258   if (SDValue V1Pack = GetPackNode(V1))
8259     if (SDValue V2Pack = GetPackNode(V2))
8260       return DAG.getBitcast(MVT::v2i64,
8261                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8262                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8263                                                      : V1Pack.getOperand(1),
8264                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8265                                                      : V2Pack.getOperand(1)));
8266
8267   // Try to use shift instructions.
8268   if (SDValue Shift =
8269           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8270     return Shift;
8271
8272   // When loading a scalar and then shuffling it into a vector we can often do
8273   // the insertion cheaply.
8274   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8275           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8276     return Insertion;
8277   // Try inverting the insertion since for v2 masks it is easy to do and we
8278   // can't reliably sort the mask one way or the other.
8279   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8280   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8281           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8282     return Insertion;
8283
8284   // We have different paths for blend lowering, but they all must use the
8285   // *exact* same predicate.
8286   bool IsBlendSupported = Subtarget->hasSSE41();
8287   if (IsBlendSupported)
8288     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8289                                                   Subtarget, DAG))
8290       return Blend;
8291
8292   // Use dedicated unpack instructions for masks that match their pattern.
8293   if (SDValue V =
8294           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8295     return V;
8296
8297   // Try to use byte rotation instructions.
8298   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8299   if (Subtarget->hasSSSE3())
8300     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8301             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8302       return Rotate;
8303
8304   // If we have direct support for blends, we should lower by decomposing into
8305   // a permute. That will be faster than the domain cross.
8306   if (IsBlendSupported)
8307     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8308                                                       Mask, DAG);
8309
8310   // We implement this with SHUFPD which is pretty lame because it will likely
8311   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8312   // However, all the alternatives are still more cycles and newer chips don't
8313   // have this problem. It would be really nice if x86 had better shuffles here.
8314   V1 = DAG.getBitcast(MVT::v2f64, V1);
8315   V2 = DAG.getBitcast(MVT::v2f64, V2);
8316   return DAG.getBitcast(MVT::v2i64,
8317                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8318 }
8319
8320 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8321 ///
8322 /// This is used to disable more specialized lowerings when the shufps lowering
8323 /// will happen to be efficient.
8324 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8325   // This routine only handles 128-bit shufps.
8326   assert(Mask.size() == 4 && "Unsupported mask size!");
8327
8328   // To lower with a single SHUFPS we need to have the low half and high half
8329   // each requiring a single input.
8330   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8331     return false;
8332   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8333     return false;
8334
8335   return true;
8336 }
8337
8338 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8339 ///
8340 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8341 /// It makes no assumptions about whether this is the *best* lowering, it simply
8342 /// uses it.
8343 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8344                                             ArrayRef<int> Mask, SDValue V1,
8345                                             SDValue V2, SelectionDAG &DAG) {
8346   SDValue LowV = V1, HighV = V2;
8347   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8348
8349   int NumV2Elements =
8350       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8351
8352   if (NumV2Elements == 1) {
8353     int V2Index =
8354         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8355         Mask.begin();
8356
8357     // Compute the index adjacent to V2Index and in the same half by toggling
8358     // the low bit.
8359     int V2AdjIndex = V2Index ^ 1;
8360
8361     if (Mask[V2AdjIndex] == -1) {
8362       // Handles all the cases where we have a single V2 element and an undef.
8363       // This will only ever happen in the high lanes because we commute the
8364       // vector otherwise.
8365       if (V2Index < 2)
8366         std::swap(LowV, HighV);
8367       NewMask[V2Index] -= 4;
8368     } else {
8369       // Handle the case where the V2 element ends up adjacent to a V1 element.
8370       // To make this work, blend them together as the first step.
8371       int V1Index = V2AdjIndex;
8372       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8373       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8374                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8375
8376       // Now proceed to reconstruct the final blend as we have the necessary
8377       // high or low half formed.
8378       if (V2Index < 2) {
8379         LowV = V2;
8380         HighV = V1;
8381       } else {
8382         HighV = V2;
8383       }
8384       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8385       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8386     }
8387   } else if (NumV2Elements == 2) {
8388     if (Mask[0] < 4 && Mask[1] < 4) {
8389       // Handle the easy case where we have V1 in the low lanes and V2 in the
8390       // high lanes.
8391       NewMask[2] -= 4;
8392       NewMask[3] -= 4;
8393     } else if (Mask[2] < 4 && Mask[3] < 4) {
8394       // We also handle the reversed case because this utility may get called
8395       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8396       // arrange things in the right direction.
8397       NewMask[0] -= 4;
8398       NewMask[1] -= 4;
8399       HighV = V1;
8400       LowV = V2;
8401     } else {
8402       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8403       // trying to place elements directly, just blend them and set up the final
8404       // shuffle to place them.
8405
8406       // The first two blend mask elements are for V1, the second two are for
8407       // V2.
8408       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8409                           Mask[2] < 4 ? Mask[2] : Mask[3],
8410                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8411                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8412       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8413                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8414
8415       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8416       // a blend.
8417       LowV = HighV = V1;
8418       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8419       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8420       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8421       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8422     }
8423   }
8424   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8425                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8426 }
8427
8428 /// \brief Lower 4-lane 32-bit floating point shuffles.
8429 ///
8430 /// Uses instructions exclusively from the floating point unit to minimize
8431 /// domain crossing penalties, as these are sufficient to implement all v4f32
8432 /// shuffles.
8433 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8434                                        const X86Subtarget *Subtarget,
8435                                        SelectionDAG &DAG) {
8436   SDLoc DL(Op);
8437   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8438   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8439   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8440   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8441   ArrayRef<int> Mask = SVOp->getMask();
8442   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8443
8444   int NumV2Elements =
8445       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8446
8447   if (NumV2Elements == 0) {
8448     // Check for being able to broadcast a single element.
8449     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8450                                                           Mask, Subtarget, DAG))
8451       return Broadcast;
8452
8453     // Use even/odd duplicate instructions for masks that match their pattern.
8454     if (Subtarget->hasSSE3()) {
8455       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8456         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8457       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8458         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8459     }
8460
8461     if (Subtarget->hasAVX()) {
8462       // If we have AVX, we can use VPERMILPS which will allow folding a load
8463       // into the shuffle.
8464       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8465                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8466     }
8467
8468     // Otherwise, use a straight shuffle of a single input vector. We pass the
8469     // input vector to both operands to simulate this with a SHUFPS.
8470     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8471                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8472   }
8473
8474   // There are special ways we can lower some single-element blends. However, we
8475   // have custom ways we can lower more complex single-element blends below that
8476   // we defer to if both this and BLENDPS fail to match, so restrict this to
8477   // when the V2 input is targeting element 0 of the mask -- that is the fast
8478   // case here.
8479   if (NumV2Elements == 1 && Mask[0] >= 4)
8480     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8481                                                          Mask, Subtarget, DAG))
8482       return V;
8483
8484   if (Subtarget->hasSSE41()) {
8485     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8486                                                   Subtarget, DAG))
8487       return Blend;
8488
8489     // Use INSERTPS if we can complete the shuffle efficiently.
8490     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8491       return V;
8492
8493     if (!isSingleSHUFPSMask(Mask))
8494       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8495               DL, MVT::v4f32, V1, V2, Mask, DAG))
8496         return BlendPerm;
8497   }
8498
8499   // Use dedicated unpack instructions for masks that match their pattern.
8500   if (SDValue V =
8501           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8502     return V;
8503
8504   // Otherwise fall back to a SHUFPS lowering strategy.
8505   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8506 }
8507
8508 /// \brief Lower 4-lane i32 vector shuffles.
8509 ///
8510 /// We try to handle these with integer-domain shuffles where we can, but for
8511 /// blends we use the floating point domain blend instructions.
8512 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8513                                        const X86Subtarget *Subtarget,
8514                                        SelectionDAG &DAG) {
8515   SDLoc DL(Op);
8516   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8517   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8518   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8519   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8520   ArrayRef<int> Mask = SVOp->getMask();
8521   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8522
8523   // Whenever we can lower this as a zext, that instruction is strictly faster
8524   // than any alternative. It also allows us to fold memory operands into the
8525   // shuffle in many cases.
8526   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8527                                                          Mask, Subtarget, DAG))
8528     return ZExt;
8529
8530   int NumV2Elements =
8531       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8532
8533   if (NumV2Elements == 0) {
8534     // Check for being able to broadcast a single element.
8535     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8536                                                           Mask, Subtarget, DAG))
8537       return Broadcast;
8538
8539     // Straight shuffle of a single input vector. For everything from SSE2
8540     // onward this has a single fast instruction with no scary immediates.
8541     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8542     // but we aren't actually going to use the UNPCK instruction because doing
8543     // so prevents folding a load into this instruction or making a copy.
8544     const int UnpackLoMask[] = {0, 0, 1, 1};
8545     const int UnpackHiMask[] = {2, 2, 3, 3};
8546     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8547       Mask = UnpackLoMask;
8548     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8549       Mask = UnpackHiMask;
8550
8551     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8552                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8553   }
8554
8555   // Try to use shift instructions.
8556   if (SDValue Shift =
8557           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8558     return Shift;
8559
8560   // There are special ways we can lower some single-element blends.
8561   if (NumV2Elements == 1)
8562     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8563                                                          Mask, Subtarget, DAG))
8564       return V;
8565
8566   // We have different paths for blend lowering, but they all must use the
8567   // *exact* same predicate.
8568   bool IsBlendSupported = Subtarget->hasSSE41();
8569   if (IsBlendSupported)
8570     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8571                                                   Subtarget, DAG))
8572       return Blend;
8573
8574   if (SDValue Masked =
8575           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8576     return Masked;
8577
8578   // Use dedicated unpack instructions for masks that match their pattern.
8579   if (SDValue V =
8580           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8581     return V;
8582
8583   // Try to use byte rotation instructions.
8584   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8585   if (Subtarget->hasSSSE3())
8586     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8587             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8588       return Rotate;
8589
8590   // If we have direct support for blends, we should lower by decomposing into
8591   // a permute. That will be faster than the domain cross.
8592   if (IsBlendSupported)
8593     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8594                                                       Mask, DAG);
8595
8596   // Try to lower by permuting the inputs into an unpack instruction.
8597   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8598                                                             V2, Mask, DAG))
8599     return Unpack;
8600
8601   // We implement this with SHUFPS because it can blend from two vectors.
8602   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8603   // up the inputs, bypassing domain shift penalties that we would encur if we
8604   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8605   // relevant.
8606   return DAG.getBitcast(
8607       MVT::v4i32,
8608       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8609                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8610 }
8611
8612 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8613 /// shuffle lowering, and the most complex part.
8614 ///
8615 /// The lowering strategy is to try to form pairs of input lanes which are
8616 /// targeted at the same half of the final vector, and then use a dword shuffle
8617 /// to place them onto the right half, and finally unpack the paired lanes into
8618 /// their final position.
8619 ///
8620 /// The exact breakdown of how to form these dword pairs and align them on the
8621 /// correct sides is really tricky. See the comments within the function for
8622 /// more of the details.
8623 ///
8624 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8625 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8626 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8627 /// vector, form the analogous 128-bit 8-element Mask.
8628 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8629     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8630     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8631   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8632   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8633
8634   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8635   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8636   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8637
8638   SmallVector<int, 4> LoInputs;
8639   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8640                [](int M) { return M >= 0; });
8641   std::sort(LoInputs.begin(), LoInputs.end());
8642   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8643   SmallVector<int, 4> HiInputs;
8644   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8645                [](int M) { return M >= 0; });
8646   std::sort(HiInputs.begin(), HiInputs.end());
8647   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8648   int NumLToL =
8649       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8650   int NumHToL = LoInputs.size() - NumLToL;
8651   int NumLToH =
8652       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8653   int NumHToH = HiInputs.size() - NumLToH;
8654   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8655   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8656   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8657   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8658
8659   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8660   // such inputs we can swap two of the dwords across the half mark and end up
8661   // with <=2 inputs to each half in each half. Once there, we can fall through
8662   // to the generic code below. For example:
8663   //
8664   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8665   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8666   //
8667   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8668   // and an existing 2-into-2 on the other half. In this case we may have to
8669   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8670   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8671   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8672   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8673   // half than the one we target for fixing) will be fixed when we re-enter this
8674   // path. We will also combine away any sequence of PSHUFD instructions that
8675   // result into a single instruction. Here is an example of the tricky case:
8676   //
8677   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8678   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8679   //
8680   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8681   //
8682   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8683   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8684   //
8685   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8686   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8687   //
8688   // The result is fine to be handled by the generic logic.
8689   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8690                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8691                           int AOffset, int BOffset) {
8692     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8693            "Must call this with A having 3 or 1 inputs from the A half.");
8694     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8695            "Must call this with B having 1 or 3 inputs from the B half.");
8696     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8697            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8698
8699     bool ThreeAInputs = AToAInputs.size() == 3;
8700
8701     // Compute the index of dword with only one word among the three inputs in
8702     // a half by taking the sum of the half with three inputs and subtracting
8703     // the sum of the actual three inputs. The difference is the remaining
8704     // slot.
8705     int ADWord, BDWord;
8706     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8707     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8708     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8709     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8710     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8711     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8712     int TripleNonInputIdx =
8713         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8714     TripleDWord = TripleNonInputIdx / 2;
8715
8716     // We use xor with one to compute the adjacent DWord to whichever one the
8717     // OneInput is in.
8718     OneInputDWord = (OneInput / 2) ^ 1;
8719
8720     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8721     // and BToA inputs. If there is also such a problem with the BToB and AToB
8722     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8723     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8724     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8725     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8726       // Compute how many inputs will be flipped by swapping these DWords. We
8727       // need
8728       // to balance this to ensure we don't form a 3-1 shuffle in the other
8729       // half.
8730       int NumFlippedAToBInputs =
8731           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8732           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8733       int NumFlippedBToBInputs =
8734           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8735           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8736       if ((NumFlippedAToBInputs == 1 &&
8737            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8738           (NumFlippedBToBInputs == 1 &&
8739            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8740         // We choose whether to fix the A half or B half based on whether that
8741         // half has zero flipped inputs. At zero, we may not be able to fix it
8742         // with that half. We also bias towards fixing the B half because that
8743         // will more commonly be the high half, and we have to bias one way.
8744         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8745                                                        ArrayRef<int> Inputs) {
8746           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8747           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8748                                          PinnedIdx ^ 1) != Inputs.end();
8749           // Determine whether the free index is in the flipped dword or the
8750           // unflipped dword based on where the pinned index is. We use this bit
8751           // in an xor to conditionally select the adjacent dword.
8752           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8753           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8754                                              FixFreeIdx) != Inputs.end();
8755           if (IsFixIdxInput == IsFixFreeIdxInput)
8756             FixFreeIdx += 1;
8757           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8758                                         FixFreeIdx) != Inputs.end();
8759           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8760                  "We need to be changing the number of flipped inputs!");
8761           int PSHUFHalfMask[] = {0, 1, 2, 3};
8762           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8763           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8764                           MVT::v8i16, V,
8765                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8766
8767           for (int &M : Mask)
8768             if (M != -1 && M == FixIdx)
8769               M = FixFreeIdx;
8770             else if (M != -1 && M == FixFreeIdx)
8771               M = FixIdx;
8772         };
8773         if (NumFlippedBToBInputs != 0) {
8774           int BPinnedIdx =
8775               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8776           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8777         } else {
8778           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8779           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8780           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8781         }
8782       }
8783     }
8784
8785     int PSHUFDMask[] = {0, 1, 2, 3};
8786     PSHUFDMask[ADWord] = BDWord;
8787     PSHUFDMask[BDWord] = ADWord;
8788     V = DAG.getBitcast(
8789         VT,
8790         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8791                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8792
8793     // Adjust the mask to match the new locations of A and B.
8794     for (int &M : Mask)
8795       if (M != -1 && M/2 == ADWord)
8796         M = 2 * BDWord + M % 2;
8797       else if (M != -1 && M/2 == BDWord)
8798         M = 2 * ADWord + M % 2;
8799
8800     // Recurse back into this routine to re-compute state now that this isn't
8801     // a 3 and 1 problem.
8802     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8803                                                      DAG);
8804   };
8805   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8806     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8807   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8808     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8809
8810   // At this point there are at most two inputs to the low and high halves from
8811   // each half. That means the inputs can always be grouped into dwords and
8812   // those dwords can then be moved to the correct half with a dword shuffle.
8813   // We use at most one low and one high word shuffle to collect these paired
8814   // inputs into dwords, and finally a dword shuffle to place them.
8815   int PSHUFLMask[4] = {-1, -1, -1, -1};
8816   int PSHUFHMask[4] = {-1, -1, -1, -1};
8817   int PSHUFDMask[4] = {-1, -1, -1, -1};
8818
8819   // First fix the masks for all the inputs that are staying in their
8820   // original halves. This will then dictate the targets of the cross-half
8821   // shuffles.
8822   auto fixInPlaceInputs =
8823       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8824                     MutableArrayRef<int> SourceHalfMask,
8825                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8826     if (InPlaceInputs.empty())
8827       return;
8828     if (InPlaceInputs.size() == 1) {
8829       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8830           InPlaceInputs[0] - HalfOffset;
8831       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8832       return;
8833     }
8834     if (IncomingInputs.empty()) {
8835       // Just fix all of the in place inputs.
8836       for (int Input : InPlaceInputs) {
8837         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8838         PSHUFDMask[Input / 2] = Input / 2;
8839       }
8840       return;
8841     }
8842
8843     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8844     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8845         InPlaceInputs[0] - HalfOffset;
8846     // Put the second input next to the first so that they are packed into
8847     // a dword. We find the adjacent index by toggling the low bit.
8848     int AdjIndex = InPlaceInputs[0] ^ 1;
8849     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8850     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8851     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8852   };
8853   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8854   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8855
8856   // Now gather the cross-half inputs and place them into a free dword of
8857   // their target half.
8858   // FIXME: This operation could almost certainly be simplified dramatically to
8859   // look more like the 3-1 fixing operation.
8860   auto moveInputsToRightHalf = [&PSHUFDMask](
8861       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8862       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8863       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8864       int DestOffset) {
8865     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8866       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8867     };
8868     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8869                                                int Word) {
8870       int LowWord = Word & ~1;
8871       int HighWord = Word | 1;
8872       return isWordClobbered(SourceHalfMask, LowWord) ||
8873              isWordClobbered(SourceHalfMask, HighWord);
8874     };
8875
8876     if (IncomingInputs.empty())
8877       return;
8878
8879     if (ExistingInputs.empty()) {
8880       // Map any dwords with inputs from them into the right half.
8881       for (int Input : IncomingInputs) {
8882         // If the source half mask maps over the inputs, turn those into
8883         // swaps and use the swapped lane.
8884         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8885           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8886             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8887                 Input - SourceOffset;
8888             // We have to swap the uses in our half mask in one sweep.
8889             for (int &M : HalfMask)
8890               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8891                 M = Input;
8892               else if (M == Input)
8893                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8894           } else {
8895             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8896                        Input - SourceOffset &&
8897                    "Previous placement doesn't match!");
8898           }
8899           // Note that this correctly re-maps both when we do a swap and when
8900           // we observe the other side of the swap above. We rely on that to
8901           // avoid swapping the members of the input list directly.
8902           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8903         }
8904
8905         // Map the input's dword into the correct half.
8906         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8907           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8908         else
8909           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8910                      Input / 2 &&
8911                  "Previous placement doesn't match!");
8912       }
8913
8914       // And just directly shift any other-half mask elements to be same-half
8915       // as we will have mirrored the dword containing the element into the
8916       // same position within that half.
8917       for (int &M : HalfMask)
8918         if (M >= SourceOffset && M < SourceOffset + 4) {
8919           M = M - SourceOffset + DestOffset;
8920           assert(M >= 0 && "This should never wrap below zero!");
8921         }
8922       return;
8923     }
8924
8925     // Ensure we have the input in a viable dword of its current half. This
8926     // is particularly tricky because the original position may be clobbered
8927     // by inputs being moved and *staying* in that half.
8928     if (IncomingInputs.size() == 1) {
8929       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8930         int InputFixed = std::find(std::begin(SourceHalfMask),
8931                                    std::end(SourceHalfMask), -1) -
8932                          std::begin(SourceHalfMask) + SourceOffset;
8933         SourceHalfMask[InputFixed - SourceOffset] =
8934             IncomingInputs[0] - SourceOffset;
8935         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8936                      InputFixed);
8937         IncomingInputs[0] = InputFixed;
8938       }
8939     } else if (IncomingInputs.size() == 2) {
8940       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8941           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8942         // We have two non-adjacent or clobbered inputs we need to extract from
8943         // the source half. To do this, we need to map them into some adjacent
8944         // dword slot in the source mask.
8945         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8946                               IncomingInputs[1] - SourceOffset};
8947
8948         // If there is a free slot in the source half mask adjacent to one of
8949         // the inputs, place the other input in it. We use (Index XOR 1) to
8950         // compute an adjacent index.
8951         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8952             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8953           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8954           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8955           InputsFixed[1] = InputsFixed[0] ^ 1;
8956         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8957                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8958           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8959           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8960           InputsFixed[0] = InputsFixed[1] ^ 1;
8961         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8962                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8963           // The two inputs are in the same DWord but it is clobbered and the
8964           // adjacent DWord isn't used at all. Move both inputs to the free
8965           // slot.
8966           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8967           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8968           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8969           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8970         } else {
8971           // The only way we hit this point is if there is no clobbering
8972           // (because there are no off-half inputs to this half) and there is no
8973           // free slot adjacent to one of the inputs. In this case, we have to
8974           // swap an input with a non-input.
8975           for (int i = 0; i < 4; ++i)
8976             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8977                    "We can't handle any clobbers here!");
8978           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8979                  "Cannot have adjacent inputs here!");
8980
8981           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8982           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8983
8984           // We also have to update the final source mask in this case because
8985           // it may need to undo the above swap.
8986           for (int &M : FinalSourceHalfMask)
8987             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8988               M = InputsFixed[1] + SourceOffset;
8989             else if (M == InputsFixed[1] + SourceOffset)
8990               M = (InputsFixed[0] ^ 1) + SourceOffset;
8991
8992           InputsFixed[1] = InputsFixed[0] ^ 1;
8993         }
8994
8995         // Point everything at the fixed inputs.
8996         for (int &M : HalfMask)
8997           if (M == IncomingInputs[0])
8998             M = InputsFixed[0] + SourceOffset;
8999           else if (M == IncomingInputs[1])
9000             M = InputsFixed[1] + SourceOffset;
9001
9002         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9003         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9004       }
9005     } else {
9006       llvm_unreachable("Unhandled input size!");
9007     }
9008
9009     // Now hoist the DWord down to the right half.
9010     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9011     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9012     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9013     for (int &M : HalfMask)
9014       for (int Input : IncomingInputs)
9015         if (M == Input)
9016           M = FreeDWord * 2 + Input % 2;
9017   };
9018   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9019                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9020   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9021                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9022
9023   // Now enact all the shuffles we've computed to move the inputs into their
9024   // target half.
9025   if (!isNoopShuffleMask(PSHUFLMask))
9026     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9027                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9028   if (!isNoopShuffleMask(PSHUFHMask))
9029     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9030                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9031   if (!isNoopShuffleMask(PSHUFDMask))
9032     V = DAG.getBitcast(
9033         VT,
9034         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9035                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9036
9037   // At this point, each half should contain all its inputs, and we can then
9038   // just shuffle them into their final position.
9039   assert(std::count_if(LoMask.begin(), LoMask.end(),
9040                        [](int M) { return M >= 4; }) == 0 &&
9041          "Failed to lift all the high half inputs to the low mask!");
9042   assert(std::count_if(HiMask.begin(), HiMask.end(),
9043                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9044          "Failed to lift all the low half inputs to the high mask!");
9045
9046   // Do a half shuffle for the low mask.
9047   if (!isNoopShuffleMask(LoMask))
9048     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9049                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9050
9051   // Do a half shuffle with the high mask after shifting its values down.
9052   for (int &M : HiMask)
9053     if (M >= 0)
9054       M -= 4;
9055   if (!isNoopShuffleMask(HiMask))
9056     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9057                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9058
9059   return V;
9060 }
9061
9062 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9063 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9064                                           SDValue V2, ArrayRef<int> Mask,
9065                                           SelectionDAG &DAG, bool &V1InUse,
9066                                           bool &V2InUse) {
9067   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9068   SDValue V1Mask[16];
9069   SDValue V2Mask[16];
9070   V1InUse = false;
9071   V2InUse = false;
9072
9073   int Size = Mask.size();
9074   int Scale = 16 / Size;
9075   for (int i = 0; i < 16; ++i) {
9076     if (Mask[i / Scale] == -1) {
9077       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9078     } else {
9079       const int ZeroMask = 0x80;
9080       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9081                                           : ZeroMask;
9082       int V2Idx = Mask[i / Scale] < Size
9083                       ? ZeroMask
9084                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9085       if (Zeroable[i / Scale])
9086         V1Idx = V2Idx = ZeroMask;
9087       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9088       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9089       V1InUse |= (ZeroMask != V1Idx);
9090       V2InUse |= (ZeroMask != V2Idx);
9091     }
9092   }
9093
9094   if (V1InUse)
9095     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9096                      DAG.getBitcast(MVT::v16i8, V1),
9097                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9098   if (V2InUse)
9099     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9100                      DAG.getBitcast(MVT::v16i8, V2),
9101                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9102
9103   // If we need shuffled inputs from both, blend the two.
9104   SDValue V;
9105   if (V1InUse && V2InUse)
9106     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9107   else
9108     V = V1InUse ? V1 : V2;
9109
9110   // Cast the result back to the correct type.
9111   return DAG.getBitcast(VT, V);
9112 }
9113
9114 /// \brief Generic lowering of 8-lane i16 shuffles.
9115 ///
9116 /// This handles both single-input shuffles and combined shuffle/blends with
9117 /// two inputs. The single input shuffles are immediately delegated to
9118 /// a dedicated lowering routine.
9119 ///
9120 /// The blends are lowered in one of three fundamental ways. If there are few
9121 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9122 /// of the input is significantly cheaper when lowered as an interleaving of
9123 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9124 /// halves of the inputs separately (making them have relatively few inputs)
9125 /// and then concatenate them.
9126 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9127                                        const X86Subtarget *Subtarget,
9128                                        SelectionDAG &DAG) {
9129   SDLoc DL(Op);
9130   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9131   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9132   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9133   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9134   ArrayRef<int> OrigMask = SVOp->getMask();
9135   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9136                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9137   MutableArrayRef<int> Mask(MaskStorage);
9138
9139   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9140
9141   // Whenever we can lower this as a zext, that instruction is strictly faster
9142   // than any alternative.
9143   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9144           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9145     return ZExt;
9146
9147   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9148   (void)isV1;
9149   auto isV2 = [](int M) { return M >= 8; };
9150
9151   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9152
9153   if (NumV2Inputs == 0) {
9154     // Check for being able to broadcast a single element.
9155     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9156                                                           Mask, Subtarget, DAG))
9157       return Broadcast;
9158
9159     // Try to use shift instructions.
9160     if (SDValue Shift =
9161             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9162       return Shift;
9163
9164     // Use dedicated unpack instructions for masks that match their pattern.
9165     if (SDValue V =
9166             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9167       return V;
9168
9169     // Try to use byte rotation instructions.
9170     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9171                                                         Mask, Subtarget, DAG))
9172       return Rotate;
9173
9174     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9175                                                      Subtarget, DAG);
9176   }
9177
9178   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9179          "All single-input shuffles should be canonicalized to be V1-input "
9180          "shuffles.");
9181
9182   // Try to use shift instructions.
9183   if (SDValue Shift =
9184           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9185     return Shift;
9186
9187   // See if we can use SSE4A Extraction / Insertion.
9188   if (Subtarget->hasSSE4A())
9189     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9190       return V;
9191
9192   // There are special ways we can lower some single-element blends.
9193   if (NumV2Inputs == 1)
9194     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9195                                                          Mask, Subtarget, DAG))
9196       return V;
9197
9198   // We have different paths for blend lowering, but they all must use the
9199   // *exact* same predicate.
9200   bool IsBlendSupported = Subtarget->hasSSE41();
9201   if (IsBlendSupported)
9202     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9203                                                   Subtarget, DAG))
9204       return Blend;
9205
9206   if (SDValue Masked =
9207           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9208     return Masked;
9209
9210   // Use dedicated unpack instructions for masks that match their pattern.
9211   if (SDValue V =
9212           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9213     return V;
9214
9215   // Try to use byte rotation instructions.
9216   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9217           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9218     return Rotate;
9219
9220   if (SDValue BitBlend =
9221           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9222     return BitBlend;
9223
9224   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9225                                                             V2, Mask, DAG))
9226     return Unpack;
9227
9228   // If we can't directly blend but can use PSHUFB, that will be better as it
9229   // can both shuffle and set up the inefficient blend.
9230   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9231     bool V1InUse, V2InUse;
9232     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9233                                       V1InUse, V2InUse);
9234   }
9235
9236   // We can always bit-blend if we have to so the fallback strategy is to
9237   // decompose into single-input permutes and blends.
9238   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9239                                                       Mask, DAG);
9240 }
9241
9242 /// \brief Check whether a compaction lowering can be done by dropping even
9243 /// elements and compute how many times even elements must be dropped.
9244 ///
9245 /// This handles shuffles which take every Nth element where N is a power of
9246 /// two. Example shuffle masks:
9247 ///
9248 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9249 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9250 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9251 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9252 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9253 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9254 ///
9255 /// Any of these lanes can of course be undef.
9256 ///
9257 /// This routine only supports N <= 3.
9258 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9259 /// for larger N.
9260 ///
9261 /// \returns N above, or the number of times even elements must be dropped if
9262 /// there is such a number. Otherwise returns zero.
9263 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9264   // Figure out whether we're looping over two inputs or just one.
9265   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9266
9267   // The modulus for the shuffle vector entries is based on whether this is
9268   // a single input or not.
9269   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9270   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9271          "We should only be called with masks with a power-of-2 size!");
9272
9273   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9274
9275   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9276   // and 2^3 simultaneously. This is because we may have ambiguity with
9277   // partially undef inputs.
9278   bool ViableForN[3] = {true, true, true};
9279
9280   for (int i = 0, e = Mask.size(); i < e; ++i) {
9281     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9282     // want.
9283     if (Mask[i] == -1)
9284       continue;
9285
9286     bool IsAnyViable = false;
9287     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9288       if (ViableForN[j]) {
9289         uint64_t N = j + 1;
9290
9291         // The shuffle mask must be equal to (i * 2^N) % M.
9292         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9293           IsAnyViable = true;
9294         else
9295           ViableForN[j] = false;
9296       }
9297     // Early exit if we exhaust the possible powers of two.
9298     if (!IsAnyViable)
9299       break;
9300   }
9301
9302   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9303     if (ViableForN[j])
9304       return j + 1;
9305
9306   // Return 0 as there is no viable power of two.
9307   return 0;
9308 }
9309
9310 /// \brief Generic lowering of v16i8 shuffles.
9311 ///
9312 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9313 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9314 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9315 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9316 /// back together.
9317 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9318                                        const X86Subtarget *Subtarget,
9319                                        SelectionDAG &DAG) {
9320   SDLoc DL(Op);
9321   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9322   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9323   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9324   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9325   ArrayRef<int> Mask = SVOp->getMask();
9326   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9327
9328   // Try to use shift instructions.
9329   if (SDValue Shift =
9330           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9331     return Shift;
9332
9333   // Try to use byte rotation instructions.
9334   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9335           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9336     return Rotate;
9337
9338   // Try to use a zext lowering.
9339   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9340           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9341     return ZExt;
9342
9343   // See if we can use SSE4A Extraction / Insertion.
9344   if (Subtarget->hasSSE4A())
9345     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9346       return V;
9347
9348   int NumV2Elements =
9349       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9350
9351   // For single-input shuffles, there are some nicer lowering tricks we can use.
9352   if (NumV2Elements == 0) {
9353     // Check for being able to broadcast a single element.
9354     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9355                                                           Mask, Subtarget, DAG))
9356       return Broadcast;
9357
9358     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9359     // Notably, this handles splat and partial-splat shuffles more efficiently.
9360     // However, it only makes sense if the pre-duplication shuffle simplifies
9361     // things significantly. Currently, this means we need to be able to
9362     // express the pre-duplication shuffle as an i16 shuffle.
9363     //
9364     // FIXME: We should check for other patterns which can be widened into an
9365     // i16 shuffle as well.
9366     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9367       for (int i = 0; i < 16; i += 2)
9368         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9369           return false;
9370
9371       return true;
9372     };
9373     auto tryToWidenViaDuplication = [&]() -> SDValue {
9374       if (!canWidenViaDuplication(Mask))
9375         return SDValue();
9376       SmallVector<int, 4> LoInputs;
9377       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9378                    [](int M) { return M >= 0 && M < 8; });
9379       std::sort(LoInputs.begin(), LoInputs.end());
9380       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9381                      LoInputs.end());
9382       SmallVector<int, 4> HiInputs;
9383       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9384                    [](int M) { return M >= 8; });
9385       std::sort(HiInputs.begin(), HiInputs.end());
9386       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9387                      HiInputs.end());
9388
9389       bool TargetLo = LoInputs.size() >= HiInputs.size();
9390       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9391       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9392
9393       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9394       SmallDenseMap<int, int, 8> LaneMap;
9395       for (int I : InPlaceInputs) {
9396         PreDupI16Shuffle[I/2] = I/2;
9397         LaneMap[I] = I;
9398       }
9399       int j = TargetLo ? 0 : 4, je = j + 4;
9400       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9401         // Check if j is already a shuffle of this input. This happens when
9402         // there are two adjacent bytes after we move the low one.
9403         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9404           // If we haven't yet mapped the input, search for a slot into which
9405           // we can map it.
9406           while (j < je && PreDupI16Shuffle[j] != -1)
9407             ++j;
9408
9409           if (j == je)
9410             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9411             return SDValue();
9412
9413           // Map this input with the i16 shuffle.
9414           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9415         }
9416
9417         // Update the lane map based on the mapping we ended up with.
9418         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9419       }
9420       V1 = DAG.getBitcast(
9421           MVT::v16i8,
9422           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9423                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9424
9425       // Unpack the bytes to form the i16s that will be shuffled into place.
9426       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9427                        MVT::v16i8, V1, V1);
9428
9429       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9430       for (int i = 0; i < 16; ++i)
9431         if (Mask[i] != -1) {
9432           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9433           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9434           if (PostDupI16Shuffle[i / 2] == -1)
9435             PostDupI16Shuffle[i / 2] = MappedMask;
9436           else
9437             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9438                    "Conflicting entrties in the original shuffle!");
9439         }
9440       return DAG.getBitcast(
9441           MVT::v16i8,
9442           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9443                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9444     };
9445     if (SDValue V = tryToWidenViaDuplication())
9446       return V;
9447   }
9448
9449   if (SDValue Masked =
9450           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9451     return Masked;
9452
9453   // Use dedicated unpack instructions for masks that match their pattern.
9454   if (SDValue V =
9455           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9456     return V;
9457
9458   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9459   // with PSHUFB. It is important to do this before we attempt to generate any
9460   // blends but after all of the single-input lowerings. If the single input
9461   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9462   // want to preserve that and we can DAG combine any longer sequences into
9463   // a PSHUFB in the end. But once we start blending from multiple inputs,
9464   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9465   // and there are *very* few patterns that would actually be faster than the
9466   // PSHUFB approach because of its ability to zero lanes.
9467   //
9468   // FIXME: The only exceptions to the above are blends which are exact
9469   // interleavings with direct instructions supporting them. We currently don't
9470   // handle those well here.
9471   if (Subtarget->hasSSSE3()) {
9472     bool V1InUse = false;
9473     bool V2InUse = false;
9474
9475     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9476                                                 DAG, V1InUse, V2InUse);
9477
9478     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9479     // do so. This avoids using them to handle blends-with-zero which is
9480     // important as a single pshufb is significantly faster for that.
9481     if (V1InUse && V2InUse) {
9482       if (Subtarget->hasSSE41())
9483         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9484                                                       Mask, Subtarget, DAG))
9485           return Blend;
9486
9487       // We can use an unpack to do the blending rather than an or in some
9488       // cases. Even though the or may be (very minorly) more efficient, we
9489       // preference this lowering because there are common cases where part of
9490       // the complexity of the shuffles goes away when we do the final blend as
9491       // an unpack.
9492       // FIXME: It might be worth trying to detect if the unpack-feeding
9493       // shuffles will both be pshufb, in which case we shouldn't bother with
9494       // this.
9495       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9496               DL, MVT::v16i8, V1, V2, Mask, DAG))
9497         return Unpack;
9498     }
9499
9500     return PSHUFB;
9501   }
9502
9503   // There are special ways we can lower some single-element blends.
9504   if (NumV2Elements == 1)
9505     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9506                                                          Mask, Subtarget, DAG))
9507       return V;
9508
9509   if (SDValue BitBlend =
9510           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9511     return BitBlend;
9512
9513   // Check whether a compaction lowering can be done. This handles shuffles
9514   // which take every Nth element for some even N. See the helper function for
9515   // details.
9516   //
9517   // We special case these as they can be particularly efficiently handled with
9518   // the PACKUSB instruction on x86 and they show up in common patterns of
9519   // rearranging bytes to truncate wide elements.
9520   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9521     // NumEvenDrops is the power of two stride of the elements. Another way of
9522     // thinking about it is that we need to drop the even elements this many
9523     // times to get the original input.
9524     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9525
9526     // First we need to zero all the dropped bytes.
9527     assert(NumEvenDrops <= 3 &&
9528            "No support for dropping even elements more than 3 times.");
9529     // We use the mask type to pick which bytes are preserved based on how many
9530     // elements are dropped.
9531     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9532     SDValue ByteClearMask = DAG.getBitcast(
9533         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9534     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9535     if (!IsSingleInput)
9536       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9537
9538     // Now pack things back together.
9539     V1 = DAG.getBitcast(MVT::v8i16, V1);
9540     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9541     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9542     for (int i = 1; i < NumEvenDrops; ++i) {
9543       Result = DAG.getBitcast(MVT::v8i16, Result);
9544       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9545     }
9546
9547     return Result;
9548   }
9549
9550   // Handle multi-input cases by blending single-input shuffles.
9551   if (NumV2Elements > 0)
9552     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9553                                                       Mask, DAG);
9554
9555   // The fallback path for single-input shuffles widens this into two v8i16
9556   // vectors with unpacks, shuffles those, and then pulls them back together
9557   // with a pack.
9558   SDValue V = V1;
9559
9560   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9561   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9562   for (int i = 0; i < 16; ++i)
9563     if (Mask[i] >= 0)
9564       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9565
9566   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9567
9568   SDValue VLoHalf, VHiHalf;
9569   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9570   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9571   // i16s.
9572   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9573                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9574       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9575                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9576     // Use a mask to drop the high bytes.
9577     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9578     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9579                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9580
9581     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9582     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9583
9584     // Squash the masks to point directly into VLoHalf.
9585     for (int &M : LoBlendMask)
9586       if (M >= 0)
9587         M /= 2;
9588     for (int &M : HiBlendMask)
9589       if (M >= 0)
9590         M /= 2;
9591   } else {
9592     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9593     // VHiHalf so that we can blend them as i16s.
9594     VLoHalf = DAG.getBitcast(
9595         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9596     VHiHalf = DAG.getBitcast(
9597         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9598   }
9599
9600   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9601   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9602
9603   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9604 }
9605
9606 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9607 ///
9608 /// This routine breaks down the specific type of 128-bit shuffle and
9609 /// dispatches to the lowering routines accordingly.
9610 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9611                                         MVT VT, const X86Subtarget *Subtarget,
9612                                         SelectionDAG &DAG) {
9613   switch (VT.SimpleTy) {
9614   case MVT::v2i64:
9615     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9616   case MVT::v2f64:
9617     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9618   case MVT::v4i32:
9619     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9620   case MVT::v4f32:
9621     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9622   case MVT::v8i16:
9623     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9624   case MVT::v16i8:
9625     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9626
9627   default:
9628     llvm_unreachable("Unimplemented!");
9629   }
9630 }
9631
9632 /// \brief Helper function to test whether a shuffle mask could be
9633 /// simplified by widening the elements being shuffled.
9634 ///
9635 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9636 /// leaves it in an unspecified state.
9637 ///
9638 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9639 /// shuffle masks. The latter have the special property of a '-2' representing
9640 /// a zero-ed lane of a vector.
9641 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9642                                     SmallVectorImpl<int> &WidenedMask) {
9643   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9644     // If both elements are undef, its trivial.
9645     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9646       WidenedMask.push_back(SM_SentinelUndef);
9647       continue;
9648     }
9649
9650     // Check for an undef mask and a mask value properly aligned to fit with
9651     // a pair of values. If we find such a case, use the non-undef mask's value.
9652     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9653       WidenedMask.push_back(Mask[i + 1] / 2);
9654       continue;
9655     }
9656     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9657       WidenedMask.push_back(Mask[i] / 2);
9658       continue;
9659     }
9660
9661     // When zeroing, we need to spread the zeroing across both lanes to widen.
9662     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9663       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9664           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9665         WidenedMask.push_back(SM_SentinelZero);
9666         continue;
9667       }
9668       return false;
9669     }
9670
9671     // Finally check if the two mask values are adjacent and aligned with
9672     // a pair.
9673     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9674       WidenedMask.push_back(Mask[i] / 2);
9675       continue;
9676     }
9677
9678     // Otherwise we can't safely widen the elements used in this shuffle.
9679     return false;
9680   }
9681   assert(WidenedMask.size() == Mask.size() / 2 &&
9682          "Incorrect size of mask after widening the elements!");
9683
9684   return true;
9685 }
9686
9687 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9688 ///
9689 /// This routine just extracts two subvectors, shuffles them independently, and
9690 /// then concatenates them back together. This should work effectively with all
9691 /// AVX vector shuffle types.
9692 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9693                                           SDValue V2, ArrayRef<int> Mask,
9694                                           SelectionDAG &DAG) {
9695   assert(VT.getSizeInBits() >= 256 &&
9696          "Only for 256-bit or wider vector shuffles!");
9697   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9698   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9699
9700   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9701   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9702
9703   int NumElements = VT.getVectorNumElements();
9704   int SplitNumElements = NumElements / 2;
9705   MVT ScalarVT = VT.getScalarType();
9706   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9707
9708   // Rather than splitting build-vectors, just build two narrower build
9709   // vectors. This helps shuffling with splats and zeros.
9710   auto SplitVector = [&](SDValue V) {
9711     while (V.getOpcode() == ISD::BITCAST)
9712       V = V->getOperand(0);
9713
9714     MVT OrigVT = V.getSimpleValueType();
9715     int OrigNumElements = OrigVT.getVectorNumElements();
9716     int OrigSplitNumElements = OrigNumElements / 2;
9717     MVT OrigScalarVT = OrigVT.getScalarType();
9718     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9719
9720     SDValue LoV, HiV;
9721
9722     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9723     if (!BV) {
9724       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9725                         DAG.getIntPtrConstant(0, DL));
9726       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9727                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9728     } else {
9729
9730       SmallVector<SDValue, 16> LoOps, HiOps;
9731       for (int i = 0; i < OrigSplitNumElements; ++i) {
9732         LoOps.push_back(BV->getOperand(i));
9733         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9734       }
9735       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9736       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9737     }
9738     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9739                           DAG.getBitcast(SplitVT, HiV));
9740   };
9741
9742   SDValue LoV1, HiV1, LoV2, HiV2;
9743   std::tie(LoV1, HiV1) = SplitVector(V1);
9744   std::tie(LoV2, HiV2) = SplitVector(V2);
9745
9746   // Now create two 4-way blends of these half-width vectors.
9747   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9748     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9749     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9750     for (int i = 0; i < SplitNumElements; ++i) {
9751       int M = HalfMask[i];
9752       if (M >= NumElements) {
9753         if (M >= NumElements + SplitNumElements)
9754           UseHiV2 = true;
9755         else
9756           UseLoV2 = true;
9757         V2BlendMask.push_back(M - NumElements);
9758         V1BlendMask.push_back(-1);
9759         BlendMask.push_back(SplitNumElements + i);
9760       } else if (M >= 0) {
9761         if (M >= SplitNumElements)
9762           UseHiV1 = true;
9763         else
9764           UseLoV1 = true;
9765         V2BlendMask.push_back(-1);
9766         V1BlendMask.push_back(M);
9767         BlendMask.push_back(i);
9768       } else {
9769         V2BlendMask.push_back(-1);
9770         V1BlendMask.push_back(-1);
9771         BlendMask.push_back(-1);
9772       }
9773     }
9774
9775     // Because the lowering happens after all combining takes place, we need to
9776     // manually combine these blend masks as much as possible so that we create
9777     // a minimal number of high-level vector shuffle nodes.
9778
9779     // First try just blending the halves of V1 or V2.
9780     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9781       return DAG.getUNDEF(SplitVT);
9782     if (!UseLoV2 && !UseHiV2)
9783       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9784     if (!UseLoV1 && !UseHiV1)
9785       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9786
9787     SDValue V1Blend, V2Blend;
9788     if (UseLoV1 && UseHiV1) {
9789       V1Blend =
9790         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9791     } else {
9792       // We only use half of V1 so map the usage down into the final blend mask.
9793       V1Blend = UseLoV1 ? LoV1 : HiV1;
9794       for (int i = 0; i < SplitNumElements; ++i)
9795         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9796           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9797     }
9798     if (UseLoV2 && UseHiV2) {
9799       V2Blend =
9800         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9801     } else {
9802       // We only use half of V2 so map the usage down into the final blend mask.
9803       V2Blend = UseLoV2 ? LoV2 : HiV2;
9804       for (int i = 0; i < SplitNumElements; ++i)
9805         if (BlendMask[i] >= SplitNumElements)
9806           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9807     }
9808     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9809   };
9810   SDValue Lo = HalfBlend(LoMask);
9811   SDValue Hi = HalfBlend(HiMask);
9812   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9813 }
9814
9815 /// \brief Either split a vector in halves or decompose the shuffles and the
9816 /// blend.
9817 ///
9818 /// This is provided as a good fallback for many lowerings of non-single-input
9819 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9820 /// between splitting the shuffle into 128-bit components and stitching those
9821 /// back together vs. extracting the single-input shuffles and blending those
9822 /// results.
9823 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9824                                                 SDValue V2, ArrayRef<int> Mask,
9825                                                 SelectionDAG &DAG) {
9826   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9827                                             "lower single-input shuffles as it "
9828                                             "could then recurse on itself.");
9829   int Size = Mask.size();
9830
9831   // If this can be modeled as a broadcast of two elements followed by a blend,
9832   // prefer that lowering. This is especially important because broadcasts can
9833   // often fold with memory operands.
9834   auto DoBothBroadcast = [&] {
9835     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9836     for (int M : Mask)
9837       if (M >= Size) {
9838         if (V2BroadcastIdx == -1)
9839           V2BroadcastIdx = M - Size;
9840         else if (M - Size != V2BroadcastIdx)
9841           return false;
9842       } else if (M >= 0) {
9843         if (V1BroadcastIdx == -1)
9844           V1BroadcastIdx = M;
9845         else if (M != V1BroadcastIdx)
9846           return false;
9847       }
9848     return true;
9849   };
9850   if (DoBothBroadcast())
9851     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9852                                                       DAG);
9853
9854   // If the inputs all stem from a single 128-bit lane of each input, then we
9855   // split them rather than blending because the split will decompose to
9856   // unusually few instructions.
9857   int LaneCount = VT.getSizeInBits() / 128;
9858   int LaneSize = Size / LaneCount;
9859   SmallBitVector LaneInputs[2];
9860   LaneInputs[0].resize(LaneCount, false);
9861   LaneInputs[1].resize(LaneCount, false);
9862   for (int i = 0; i < Size; ++i)
9863     if (Mask[i] >= 0)
9864       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9865   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9866     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9867
9868   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9869   // that the decomposed single-input shuffles don't end up here.
9870   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9871 }
9872
9873 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9874 /// a permutation and blend of those lanes.
9875 ///
9876 /// This essentially blends the out-of-lane inputs to each lane into the lane
9877 /// from a permuted copy of the vector. This lowering strategy results in four
9878 /// instructions in the worst case for a single-input cross lane shuffle which
9879 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9880 /// of. Special cases for each particular shuffle pattern should be handled
9881 /// prior to trying this lowering.
9882 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9883                                                        SDValue V1, SDValue V2,
9884                                                        ArrayRef<int> Mask,
9885                                                        SelectionDAG &DAG) {
9886   // FIXME: This should probably be generalized for 512-bit vectors as well.
9887   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9888   int LaneSize = Mask.size() / 2;
9889
9890   // If there are only inputs from one 128-bit lane, splitting will in fact be
9891   // less expensive. The flags track whether the given lane contains an element
9892   // that crosses to another lane.
9893   bool LaneCrossing[2] = {false, false};
9894   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9895     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9896       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9897   if (!LaneCrossing[0] || !LaneCrossing[1])
9898     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9899
9900   if (isSingleInputShuffleMask(Mask)) {
9901     SmallVector<int, 32> FlippedBlendMask;
9902     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9903       FlippedBlendMask.push_back(
9904           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9905                                   ? Mask[i]
9906                                   : Mask[i] % LaneSize +
9907                                         (i / LaneSize) * LaneSize + Size));
9908
9909     // Flip the vector, and blend the results which should now be in-lane. The
9910     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9911     // 5 for the high source. The value 3 selects the high half of source 2 and
9912     // the value 2 selects the low half of source 2. We only use source 2 to
9913     // allow folding it into a memory operand.
9914     unsigned PERMMask = 3 | 2 << 4;
9915     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9916                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9917     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9918   }
9919
9920   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9921   // will be handled by the above logic and a blend of the results, much like
9922   // other patterns in AVX.
9923   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9924 }
9925
9926 /// \brief Handle lowering 2-lane 128-bit shuffles.
9927 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9928                                         SDValue V2, ArrayRef<int> Mask,
9929                                         const X86Subtarget *Subtarget,
9930                                         SelectionDAG &DAG) {
9931   // TODO: If minimizing size and one of the inputs is a zero vector and the
9932   // the zero vector has only one use, we could use a VPERM2X128 to save the
9933   // instruction bytes needed to explicitly generate the zero vector.
9934
9935   // Blends are faster and handle all the non-lane-crossing cases.
9936   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9937                                                 Subtarget, DAG))
9938     return Blend;
9939
9940   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9941   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9942
9943   // If either input operand is a zero vector, use VPERM2X128 because its mask
9944   // allows us to replace the zero input with an implicit zero.
9945   if (!IsV1Zero && !IsV2Zero) {
9946     // Check for patterns which can be matched with a single insert of a 128-bit
9947     // subvector.
9948     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9949     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9950       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9951                                    VT.getVectorNumElements() / 2);
9952       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9953                                 DAG.getIntPtrConstant(0, DL));
9954       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9955                                 OnlyUsesV1 ? V1 : V2,
9956                                 DAG.getIntPtrConstant(0, DL));
9957       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9958     }
9959   }
9960
9961   // Otherwise form a 128-bit permutation. After accounting for undefs,
9962   // convert the 64-bit shuffle mask selection values into 128-bit
9963   // selection bits by dividing the indexes by 2 and shifting into positions
9964   // defined by a vperm2*128 instruction's immediate control byte.
9965
9966   // The immediate permute control byte looks like this:
9967   //    [1:0] - select 128 bits from sources for low half of destination
9968   //    [2]   - ignore
9969   //    [3]   - zero low half of destination
9970   //    [5:4] - select 128 bits from sources for high half of destination
9971   //    [6]   - ignore
9972   //    [7]   - zero high half of destination
9973
9974   int MaskLO = Mask[0];
9975   if (MaskLO == SM_SentinelUndef)
9976     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9977
9978   int MaskHI = Mask[2];
9979   if (MaskHI == SM_SentinelUndef)
9980     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9981
9982   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9983
9984   // If either input is a zero vector, replace it with an undef input.
9985   // Shuffle mask values <  4 are selecting elements of V1.
9986   // Shuffle mask values >= 4 are selecting elements of V2.
9987   // Adjust each half of the permute mask by clearing the half that was
9988   // selecting the zero vector and setting the zero mask bit.
9989   if (IsV1Zero) {
9990     V1 = DAG.getUNDEF(VT);
9991     if (MaskLO < 4)
9992       PermMask = (PermMask & 0xf0) | 0x08;
9993     if (MaskHI < 4)
9994       PermMask = (PermMask & 0x0f) | 0x80;
9995   }
9996   if (IsV2Zero) {
9997     V2 = DAG.getUNDEF(VT);
9998     if (MaskLO >= 4)
9999       PermMask = (PermMask & 0xf0) | 0x08;
10000     if (MaskHI >= 4)
10001       PermMask = (PermMask & 0x0f) | 0x80;
10002   }
10003
10004   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10005                      DAG.getConstant(PermMask, DL, MVT::i8));
10006 }
10007
10008 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10009 /// shuffling each lane.
10010 ///
10011 /// This will only succeed when the result of fixing the 128-bit lanes results
10012 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10013 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10014 /// the lane crosses early and then use simpler shuffles within each lane.
10015 ///
10016 /// FIXME: It might be worthwhile at some point to support this without
10017 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10018 /// in x86 only floating point has interesting non-repeating shuffles, and even
10019 /// those are still *marginally* more expensive.
10020 static SDValue lowerVectorShuffleByMerging128BitLanes(
10021     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10022     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10023   assert(!isSingleInputShuffleMask(Mask) &&
10024          "This is only useful with multiple inputs.");
10025
10026   int Size = Mask.size();
10027   int LaneSize = 128 / VT.getScalarSizeInBits();
10028   int NumLanes = Size / LaneSize;
10029   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10030
10031   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10032   // check whether the in-128-bit lane shuffles share a repeating pattern.
10033   SmallVector<int, 4> Lanes;
10034   Lanes.resize(NumLanes, -1);
10035   SmallVector<int, 4> InLaneMask;
10036   InLaneMask.resize(LaneSize, -1);
10037   for (int i = 0; i < Size; ++i) {
10038     if (Mask[i] < 0)
10039       continue;
10040
10041     int j = i / LaneSize;
10042
10043     if (Lanes[j] < 0) {
10044       // First entry we've seen for this lane.
10045       Lanes[j] = Mask[i] / LaneSize;
10046     } else if (Lanes[j] != Mask[i] / LaneSize) {
10047       // This doesn't match the lane selected previously!
10048       return SDValue();
10049     }
10050
10051     // Check that within each lane we have a consistent shuffle mask.
10052     int k = i % LaneSize;
10053     if (InLaneMask[k] < 0) {
10054       InLaneMask[k] = Mask[i] % LaneSize;
10055     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10056       // This doesn't fit a repeating in-lane mask.
10057       return SDValue();
10058     }
10059   }
10060
10061   // First shuffle the lanes into place.
10062   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10063                                 VT.getSizeInBits() / 64);
10064   SmallVector<int, 8> LaneMask;
10065   LaneMask.resize(NumLanes * 2, -1);
10066   for (int i = 0; i < NumLanes; ++i)
10067     if (Lanes[i] >= 0) {
10068       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10069       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10070     }
10071
10072   V1 = DAG.getBitcast(LaneVT, V1);
10073   V2 = DAG.getBitcast(LaneVT, V2);
10074   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10075
10076   // Cast it back to the type we actually want.
10077   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10078
10079   // Now do a simple shuffle that isn't lane crossing.
10080   SmallVector<int, 8> NewMask;
10081   NewMask.resize(Size, -1);
10082   for (int i = 0; i < Size; ++i)
10083     if (Mask[i] >= 0)
10084       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10085   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10086          "Must not introduce lane crosses at this point!");
10087
10088   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10089 }
10090
10091 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10092 /// given mask.
10093 ///
10094 /// This returns true if the elements from a particular input are already in the
10095 /// slot required by the given mask and require no permutation.
10096 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10097   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10098   int Size = Mask.size();
10099   for (int i = 0; i < Size; ++i)
10100     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10101       return false;
10102
10103   return true;
10104 }
10105
10106 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10107                                             ArrayRef<int> Mask, SDValue V1,
10108                                             SDValue V2, SelectionDAG &DAG) {
10109
10110   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10111   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10112   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10113   int NumElts = VT.getVectorNumElements();
10114   bool ShufpdMask = true;
10115   bool CommutableMask = true;
10116   unsigned Immediate = 0;
10117   for (int i = 0; i < NumElts; ++i) {
10118     if (Mask[i] < 0)
10119       continue;
10120     int Val = (i & 6) + NumElts * (i & 1);
10121     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10122     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10123       ShufpdMask = false;
10124     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10125       CommutableMask = false;
10126     Immediate |= (Mask[i] % 2) << i;
10127   }
10128   if (ShufpdMask)
10129     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10130                        DAG.getConstant(Immediate, DL, MVT::i8));
10131   if (CommutableMask)
10132     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10133                        DAG.getConstant(Immediate, DL, MVT::i8));
10134   return SDValue();
10135 }
10136
10137 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10138 ///
10139 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10140 /// isn't available.
10141 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10142                                        const X86Subtarget *Subtarget,
10143                                        SelectionDAG &DAG) {
10144   SDLoc DL(Op);
10145   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10146   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10147   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10148   ArrayRef<int> Mask = SVOp->getMask();
10149   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10150
10151   SmallVector<int, 4> WidenedMask;
10152   if (canWidenShuffleElements(Mask, WidenedMask))
10153     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10154                                     DAG);
10155
10156   if (isSingleInputShuffleMask(Mask)) {
10157     // Check for being able to broadcast a single element.
10158     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10159                                                           Mask, Subtarget, DAG))
10160       return Broadcast;
10161
10162     // Use low duplicate instructions for masks that match their pattern.
10163     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10164       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10165
10166     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10167       // Non-half-crossing single input shuffles can be lowerid with an
10168       // interleaved permutation.
10169       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10170                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10171       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10172                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10173     }
10174
10175     // With AVX2 we have direct support for this permutation.
10176     if (Subtarget->hasAVX2())
10177       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10178                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10179
10180     // Otherwise, fall back.
10181     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10182                                                    DAG);
10183   }
10184
10185   // Use dedicated unpack instructions for masks that match their pattern.
10186   if (SDValue V =
10187           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10188     return V;
10189
10190   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10191                                                 Subtarget, DAG))
10192     return Blend;
10193
10194   // Check if the blend happens to exactly fit that of SHUFPD.
10195   if (SDValue Op =
10196       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10197     return Op;
10198
10199   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10200   // shuffle. However, if we have AVX2 and either inputs are already in place,
10201   // we will be able to shuffle even across lanes the other input in a single
10202   // instruction so skip this pattern.
10203   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10204                                  isShuffleMaskInputInPlace(1, Mask))))
10205     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10206             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10207       return Result;
10208
10209   // If we have AVX2 then we always want to lower with a blend because an v4 we
10210   // can fully permute the elements.
10211   if (Subtarget->hasAVX2())
10212     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10213                                                       Mask, DAG);
10214
10215   // Otherwise fall back on generic lowering.
10216   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10217 }
10218
10219 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10220 ///
10221 /// This routine is only called when we have AVX2 and thus a reasonable
10222 /// instruction set for v4i64 shuffling..
10223 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10224                                        const X86Subtarget *Subtarget,
10225                                        SelectionDAG &DAG) {
10226   SDLoc DL(Op);
10227   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10228   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10229   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10230   ArrayRef<int> Mask = SVOp->getMask();
10231   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10232   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10233
10234   SmallVector<int, 4> WidenedMask;
10235   if (canWidenShuffleElements(Mask, WidenedMask))
10236     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10237                                     DAG);
10238
10239   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10240                                                 Subtarget, DAG))
10241     return Blend;
10242
10243   // Check for being able to broadcast a single element.
10244   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10245                                                         Mask, Subtarget, DAG))
10246     return Broadcast;
10247
10248   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10249   // use lower latency instructions that will operate on both 128-bit lanes.
10250   SmallVector<int, 2> RepeatedMask;
10251   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10252     if (isSingleInputShuffleMask(Mask)) {
10253       int PSHUFDMask[] = {-1, -1, -1, -1};
10254       for (int i = 0; i < 2; ++i)
10255         if (RepeatedMask[i] >= 0) {
10256           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10257           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10258         }
10259       return DAG.getBitcast(
10260           MVT::v4i64,
10261           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10262                       DAG.getBitcast(MVT::v8i32, V1),
10263                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10264     }
10265   }
10266
10267   // AVX2 provides a direct instruction for permuting a single input across
10268   // lanes.
10269   if (isSingleInputShuffleMask(Mask))
10270     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10271                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10272
10273   // Try to use shift instructions.
10274   if (SDValue Shift =
10275           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10276     return Shift;
10277
10278   // Use dedicated unpack instructions for masks that match their pattern.
10279   if (SDValue V =
10280           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10281     return V;
10282
10283   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10284   // shuffle. However, if we have AVX2 and either inputs are already in place,
10285   // we will be able to shuffle even across lanes the other input in a single
10286   // instruction so skip this pattern.
10287   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10288                                  isShuffleMaskInputInPlace(1, Mask))))
10289     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10290             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10291       return Result;
10292
10293   // Otherwise fall back on generic blend lowering.
10294   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10295                                                     Mask, DAG);
10296 }
10297
10298 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10299 ///
10300 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10301 /// isn't available.
10302 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10303                                        const X86Subtarget *Subtarget,
10304                                        SelectionDAG &DAG) {
10305   SDLoc DL(Op);
10306   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10307   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10308   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10309   ArrayRef<int> Mask = SVOp->getMask();
10310   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10311
10312   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10313                                                 Subtarget, DAG))
10314     return Blend;
10315
10316   // Check for being able to broadcast a single element.
10317   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10318                                                         Mask, Subtarget, DAG))
10319     return Broadcast;
10320
10321   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10322   // options to efficiently lower the shuffle.
10323   SmallVector<int, 4> RepeatedMask;
10324   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10325     assert(RepeatedMask.size() == 4 &&
10326            "Repeated masks must be half the mask width!");
10327
10328     // Use even/odd duplicate instructions for masks that match their pattern.
10329     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10330       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10331     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10332       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10333
10334     if (isSingleInputShuffleMask(Mask))
10335       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10336                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10337
10338     // Use dedicated unpack instructions for masks that match their pattern.
10339     if (SDValue V =
10340             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10341       return V;
10342
10343     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10344     // have already handled any direct blends. We also need to squash the
10345     // repeated mask into a simulated v4f32 mask.
10346     for (int i = 0; i < 4; ++i)
10347       if (RepeatedMask[i] >= 8)
10348         RepeatedMask[i] -= 4;
10349     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10350   }
10351
10352   // If we have a single input shuffle with different shuffle patterns in the
10353   // two 128-bit lanes use the variable mask to VPERMILPS.
10354   if (isSingleInputShuffleMask(Mask)) {
10355     SDValue VPermMask[8];
10356     for (int i = 0; i < 8; ++i)
10357       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10358                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10359     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10360       return DAG.getNode(
10361           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10362           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10363
10364     if (Subtarget->hasAVX2())
10365       return DAG.getNode(
10366           X86ISD::VPERMV, DL, MVT::v8f32,
10367           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10368                                                  MVT::v8i32, VPermMask)),
10369           V1);
10370
10371     // Otherwise, fall back.
10372     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10373                                                    DAG);
10374   }
10375
10376   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10377   // shuffle.
10378   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10379           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10380     return Result;
10381
10382   // If we have AVX2 then we always want to lower with a blend because at v8 we
10383   // can fully permute the elements.
10384   if (Subtarget->hasAVX2())
10385     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10386                                                       Mask, DAG);
10387
10388   // Otherwise fall back on generic lowering.
10389   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10390 }
10391
10392 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10393 ///
10394 /// This routine is only called when we have AVX2 and thus a reasonable
10395 /// instruction set for v8i32 shuffling..
10396 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10397                                        const X86Subtarget *Subtarget,
10398                                        SelectionDAG &DAG) {
10399   SDLoc DL(Op);
10400   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10401   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10402   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10403   ArrayRef<int> Mask = SVOp->getMask();
10404   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10405   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10406
10407   // Whenever we can lower this as a zext, that instruction is strictly faster
10408   // than any alternative. It also allows us to fold memory operands into the
10409   // shuffle in many cases.
10410   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10411                                                          Mask, Subtarget, DAG))
10412     return ZExt;
10413
10414   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10415                                                 Subtarget, DAG))
10416     return Blend;
10417
10418   // Check for being able to broadcast a single element.
10419   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10420                                                         Mask, Subtarget, DAG))
10421     return Broadcast;
10422
10423   // If the shuffle mask is repeated in each 128-bit lane we can use more
10424   // efficient instructions that mirror the shuffles across the two 128-bit
10425   // lanes.
10426   SmallVector<int, 4> RepeatedMask;
10427   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10428     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10429     if (isSingleInputShuffleMask(Mask))
10430       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10431                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10432
10433     // Use dedicated unpack instructions for masks that match their pattern.
10434     if (SDValue V =
10435             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10436       return V;
10437   }
10438
10439   // Try to use shift instructions.
10440   if (SDValue Shift =
10441           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10442     return Shift;
10443
10444   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10445           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10446     return Rotate;
10447
10448   // If the shuffle patterns aren't repeated but it is a single input, directly
10449   // generate a cross-lane VPERMD instruction.
10450   if (isSingleInputShuffleMask(Mask)) {
10451     SDValue VPermMask[8];
10452     for (int i = 0; i < 8; ++i)
10453       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10454                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10455     return DAG.getNode(
10456         X86ISD::VPERMV, DL, MVT::v8i32,
10457         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10458   }
10459
10460   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10461   // shuffle.
10462   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10463           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10464     return Result;
10465
10466   // Otherwise fall back on generic blend lowering.
10467   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10468                                                     Mask, DAG);
10469 }
10470
10471 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10472 ///
10473 /// This routine is only called when we have AVX2 and thus a reasonable
10474 /// instruction set for v16i16 shuffling..
10475 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10476                                         const X86Subtarget *Subtarget,
10477                                         SelectionDAG &DAG) {
10478   SDLoc DL(Op);
10479   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10480   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10481   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10482   ArrayRef<int> Mask = SVOp->getMask();
10483   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10484   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10485
10486   // Whenever we can lower this as a zext, that instruction is strictly faster
10487   // than any alternative. It also allows us to fold memory operands into the
10488   // shuffle in many cases.
10489   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10490                                                          Mask, Subtarget, DAG))
10491     return ZExt;
10492
10493   // Check for being able to broadcast a single element.
10494   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10495                                                         Mask, Subtarget, DAG))
10496     return Broadcast;
10497
10498   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10499                                                 Subtarget, DAG))
10500     return Blend;
10501
10502   // Use dedicated unpack instructions for masks that match their pattern.
10503   if (SDValue V =
10504           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10505     return V;
10506
10507   // Try to use shift instructions.
10508   if (SDValue Shift =
10509           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10510     return Shift;
10511
10512   // Try to use byte rotation instructions.
10513   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10514           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10515     return Rotate;
10516
10517   if (isSingleInputShuffleMask(Mask)) {
10518     // There are no generalized cross-lane shuffle operations available on i16
10519     // element types.
10520     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10521       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10522                                                      Mask, DAG);
10523
10524     SmallVector<int, 8> RepeatedMask;
10525     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10526       // As this is a single-input shuffle, the repeated mask should be
10527       // a strictly valid v8i16 mask that we can pass through to the v8i16
10528       // lowering to handle even the v16 case.
10529       return lowerV8I16GeneralSingleInputVectorShuffle(
10530           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10531     }
10532
10533     SDValue PSHUFBMask[32];
10534     for (int i = 0; i < 16; ++i) {
10535       if (Mask[i] == -1) {
10536         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10537         continue;
10538       }
10539
10540       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10541       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10542       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10543       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10544     }
10545     return DAG.getBitcast(MVT::v16i16,
10546                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10547                                       DAG.getBitcast(MVT::v32i8, V1),
10548                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10549                                                   MVT::v32i8, PSHUFBMask)));
10550   }
10551
10552   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10553   // shuffle.
10554   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10555           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10556     return Result;
10557
10558   // Otherwise fall back on generic lowering.
10559   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10560 }
10561
10562 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10563 ///
10564 /// This routine is only called when we have AVX2 and thus a reasonable
10565 /// instruction set for v32i8 shuffling..
10566 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10567                                        const X86Subtarget *Subtarget,
10568                                        SelectionDAG &DAG) {
10569   SDLoc DL(Op);
10570   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10571   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10572   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10573   ArrayRef<int> Mask = SVOp->getMask();
10574   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10575   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10576
10577   // Whenever we can lower this as a zext, that instruction is strictly faster
10578   // than any alternative. It also allows us to fold memory operands into the
10579   // shuffle in many cases.
10580   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10581                                                          Mask, Subtarget, DAG))
10582     return ZExt;
10583
10584   // Check for being able to broadcast a single element.
10585   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10586                                                         Mask, Subtarget, DAG))
10587     return Broadcast;
10588
10589   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10590                                                 Subtarget, DAG))
10591     return Blend;
10592
10593   // Use dedicated unpack instructions for masks that match their pattern.
10594   if (SDValue V =
10595           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10596     return V;
10597
10598   // Try to use shift instructions.
10599   if (SDValue Shift =
10600           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10601     return Shift;
10602
10603   // Try to use byte rotation instructions.
10604   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10605           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10606     return Rotate;
10607
10608   if (isSingleInputShuffleMask(Mask)) {
10609     // There are no generalized cross-lane shuffle operations available on i8
10610     // element types.
10611     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10612       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10613                                                      Mask, DAG);
10614
10615     SDValue PSHUFBMask[32];
10616     for (int i = 0; i < 32; ++i)
10617       PSHUFBMask[i] =
10618           Mask[i] < 0
10619               ? DAG.getUNDEF(MVT::i8)
10620               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10621                                 MVT::i8);
10622
10623     return DAG.getNode(
10624         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10625         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10626   }
10627
10628   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10629   // shuffle.
10630   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10631           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10632     return Result;
10633
10634   // Otherwise fall back on generic lowering.
10635   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10636 }
10637
10638 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10639 ///
10640 /// This routine either breaks down the specific type of a 256-bit x86 vector
10641 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10642 /// together based on the available instructions.
10643 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10644                                         MVT VT, const X86Subtarget *Subtarget,
10645                                         SelectionDAG &DAG) {
10646   SDLoc DL(Op);
10647   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10648   ArrayRef<int> Mask = SVOp->getMask();
10649
10650   // If we have a single input to the zero element, insert that into V1 if we
10651   // can do so cheaply.
10652   int NumElts = VT.getVectorNumElements();
10653   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10654     return M >= NumElts;
10655   });
10656
10657   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10658     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10659                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10660       return Insertion;
10661
10662   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10663   // can check for those subtargets here and avoid much of the subtarget
10664   // querying in the per-vector-type lowering routines. With AVX1 we have
10665   // essentially *zero* ability to manipulate a 256-bit vector with integer
10666   // types. Since we'll use floating point types there eventually, just
10667   // immediately cast everything to a float and operate entirely in that domain.
10668   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10669     int ElementBits = VT.getScalarSizeInBits();
10670     if (ElementBits < 32)
10671       // No floating point type available, decompose into 128-bit vectors.
10672       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10673
10674     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10675                                 VT.getVectorNumElements());
10676     V1 = DAG.getBitcast(FpVT, V1);
10677     V2 = DAG.getBitcast(FpVT, V2);
10678     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10679   }
10680
10681   switch (VT.SimpleTy) {
10682   case MVT::v4f64:
10683     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10684   case MVT::v4i64:
10685     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10686   case MVT::v8f32:
10687     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10688   case MVT::v8i32:
10689     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10690   case MVT::v16i16:
10691     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10692   case MVT::v32i8:
10693     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10694
10695   default:
10696     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10697   }
10698 }
10699
10700 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10701 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10702                                              ArrayRef<int> Mask,
10703                                              SDValue V1, SDValue V2,
10704                                              SelectionDAG &DAG) {
10705   assert(VT.getScalarSizeInBits() == 64 &&
10706          "Unexpected element type size for 128bit shuffle.");
10707
10708   // To handle 256 bit vector requires VLX and most probably
10709   // function lowerV2X128VectorShuffle() is better solution.
10710   assert(VT.getSizeInBits() == 512 &&
10711          "Unexpected vector size for 128bit shuffle.");
10712
10713   SmallVector<int, 4> WidenedMask;
10714   if (!canWidenShuffleElements(Mask, WidenedMask))
10715     return SDValue();
10716
10717   // Form a 128-bit permutation.
10718   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10719   // bits defined by a vshuf64x2 instruction's immediate control byte.
10720   unsigned PermMask = 0, Imm = 0;
10721   unsigned ControlBitsNum = WidenedMask.size() / 2;
10722
10723   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10724     if (WidenedMask[i] == SM_SentinelZero)
10725       return SDValue();
10726
10727     // Use first element in place of undef mask.
10728     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10729     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10730   }
10731
10732   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10733                      DAG.getConstant(PermMask, DL, MVT::i8));
10734 }
10735
10736 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10737                                            ArrayRef<int> Mask, SDValue V1,
10738                                            SDValue V2, SelectionDAG &DAG) {
10739
10740   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10741
10742   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10743   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10744
10745   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10746   if (isSingleInputShuffleMask(Mask))
10747     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10748
10749   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10750 }
10751
10752 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10753 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10754                                        const X86Subtarget *Subtarget,
10755                                        SelectionDAG &DAG) {
10756   SDLoc DL(Op);
10757   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10758   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10759   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10760   ArrayRef<int> Mask = SVOp->getMask();
10761   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10762
10763   if (SDValue Shuf128 =
10764           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10765     return Shuf128;
10766
10767   if (SDValue Unpck =
10768           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10769     return Unpck;
10770
10771   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10772 }
10773
10774 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10775 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10776                                        const X86Subtarget *Subtarget,
10777                                        SelectionDAG &DAG) {
10778   SDLoc DL(Op);
10779   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10780   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10781   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10782   ArrayRef<int> Mask = SVOp->getMask();
10783   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10784
10785   if (SDValue Unpck =
10786           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10787     return Unpck;
10788
10789   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10790 }
10791
10792 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10793 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10794                                        const X86Subtarget *Subtarget,
10795                                        SelectionDAG &DAG) {
10796   SDLoc DL(Op);
10797   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10798   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10799   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10800   ArrayRef<int> Mask = SVOp->getMask();
10801   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10802
10803   if (SDValue Shuf128 =
10804           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10805     return Shuf128;
10806
10807   if (SDValue Unpck =
10808           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10809     return Unpck;
10810
10811   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10812 }
10813
10814 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10815 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10816                                        const X86Subtarget *Subtarget,
10817                                        SelectionDAG &DAG) {
10818   SDLoc DL(Op);
10819   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10820   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10821   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10822   ArrayRef<int> Mask = SVOp->getMask();
10823   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10824
10825   if (SDValue Unpck =
10826           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10827     return Unpck;
10828
10829   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10830 }
10831
10832 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10833 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10834                                         const X86Subtarget *Subtarget,
10835                                         SelectionDAG &DAG) {
10836   SDLoc DL(Op);
10837   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10838   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10839   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10840   ArrayRef<int> Mask = SVOp->getMask();
10841   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10842   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10843
10844   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10845 }
10846
10847 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10848 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10849                                        const X86Subtarget *Subtarget,
10850                                        SelectionDAG &DAG) {
10851   SDLoc DL(Op);
10852   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10853   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10854   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10855   ArrayRef<int> Mask = SVOp->getMask();
10856   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10857   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10858
10859   // FIXME: Implement direct support for this type!
10860   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10861 }
10862
10863 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10864 ///
10865 /// This routine either breaks down the specific type of a 512-bit x86 vector
10866 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10867 /// together based on the available instructions.
10868 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10869                                         MVT VT, const X86Subtarget *Subtarget,
10870                                         SelectionDAG &DAG) {
10871   SDLoc DL(Op);
10872   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10873   ArrayRef<int> Mask = SVOp->getMask();
10874   assert(Subtarget->hasAVX512() &&
10875          "Cannot lower 512-bit vectors w/ basic ISA!");
10876
10877   // Check for being able to broadcast a single element.
10878   if (SDValue Broadcast =
10879           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10880     return Broadcast;
10881
10882   // Dispatch to each element type for lowering. If we don't have supprot for
10883   // specific element type shuffles at 512 bits, immediately split them and
10884   // lower them. Each lowering routine of a given type is allowed to assume that
10885   // the requisite ISA extensions for that element type are available.
10886   switch (VT.SimpleTy) {
10887   case MVT::v8f64:
10888     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10889   case MVT::v16f32:
10890     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10891   case MVT::v8i64:
10892     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10893   case MVT::v16i32:
10894     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10895   case MVT::v32i16:
10896     if (Subtarget->hasBWI())
10897       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10898     break;
10899   case MVT::v64i8:
10900     if (Subtarget->hasBWI())
10901       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10902     break;
10903
10904   default:
10905     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10906   }
10907
10908   // Otherwise fall back on splitting.
10909   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10910 }
10911
10912 // Lower vXi1 vector shuffles.
10913 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10914 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10915 // vector, shuffle and then truncate it back.
10916 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10917                                       MVT VT, const X86Subtarget *Subtarget,
10918                                       SelectionDAG &DAG) {
10919   SDLoc DL(Op);
10920   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10921   ArrayRef<int> Mask = SVOp->getMask();
10922   assert(Subtarget->hasAVX512() &&
10923          "Cannot lower 512-bit vectors w/o basic ISA!");
10924   EVT ExtVT;
10925   switch (VT.SimpleTy) {
10926   default:
10927     llvm_unreachable("Expected a vector of i1 elements");
10928   case MVT::v2i1:
10929     ExtVT = MVT::v2i64;
10930     break;
10931   case MVT::v4i1:
10932     ExtVT = MVT::v4i32;
10933     break;
10934   case MVT::v8i1:
10935     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10936     break;
10937   case MVT::v16i1:
10938     ExtVT = MVT::v16i32;
10939     break;
10940   case MVT::v32i1:
10941     ExtVT = MVT::v32i16;
10942     break;
10943   case MVT::v64i1:
10944     ExtVT = MVT::v64i8;
10945     break;
10946   }
10947
10948   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10949     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10950   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10951     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10952   else
10953     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10954
10955   if (V2.isUndef())
10956     V2 = DAG.getUNDEF(ExtVT);
10957   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10958     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10959   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10960     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10961   else
10962     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10963   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10964                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10965 }
10966 /// \brief Top-level lowering for x86 vector shuffles.
10967 ///
10968 /// This handles decomposition, canonicalization, and lowering of all x86
10969 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10970 /// above in helper routines. The canonicalization attempts to widen shuffles
10971 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10972 /// s.t. only one of the two inputs needs to be tested, etc.
10973 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10974                                   SelectionDAG &DAG) {
10975   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10976   ArrayRef<int> Mask = SVOp->getMask();
10977   SDValue V1 = Op.getOperand(0);
10978   SDValue V2 = Op.getOperand(1);
10979   MVT VT = Op.getSimpleValueType();
10980   int NumElements = VT.getVectorNumElements();
10981   SDLoc dl(Op);
10982   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
10983
10984   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
10985          "Can't lower MMX shuffles");
10986
10987   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10988   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10989   if (V1IsUndef && V2IsUndef)
10990     return DAG.getUNDEF(VT);
10991
10992   // When we create a shuffle node we put the UNDEF node to second operand,
10993   // but in some cases the first operand may be transformed to UNDEF.
10994   // In this case we should just commute the node.
10995   if (V1IsUndef)
10996     return DAG.getCommutedVectorShuffle(*SVOp);
10997
10998   // Check for non-undef masks pointing at an undef vector and make the masks
10999   // undef as well. This makes it easier to match the shuffle based solely on
11000   // the mask.
11001   if (V2IsUndef)
11002     for (int M : Mask)
11003       if (M >= NumElements) {
11004         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11005         for (int &M : NewMask)
11006           if (M >= NumElements)
11007             M = -1;
11008         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11009       }
11010
11011   // We actually see shuffles that are entirely re-arrangements of a set of
11012   // zero inputs. This mostly happens while decomposing complex shuffles into
11013   // simple ones. Directly lower these as a buildvector of zeros.
11014   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11015   if (Zeroable.all())
11016     return getZeroVector(VT, Subtarget, DAG, dl);
11017
11018   // Try to collapse shuffles into using a vector type with fewer elements but
11019   // wider element types. We cap this to not form integers or floating point
11020   // elements wider than 64 bits, but it might be interesting to form i128
11021   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11022   SmallVector<int, 16> WidenedMask;
11023   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11024       canWidenShuffleElements(Mask, WidenedMask)) {
11025     MVT NewEltVT = VT.isFloatingPoint()
11026                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11027                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11028     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11029     // Make sure that the new vector type is legal. For example, v2f64 isn't
11030     // legal on SSE1.
11031     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11032       V1 = DAG.getBitcast(NewVT, V1);
11033       V2 = DAG.getBitcast(NewVT, V2);
11034       return DAG.getBitcast(
11035           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11036     }
11037   }
11038
11039   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11040   for (int M : SVOp->getMask())
11041     if (M < 0)
11042       ++NumUndefElements;
11043     else if (M < NumElements)
11044       ++NumV1Elements;
11045     else
11046       ++NumV2Elements;
11047
11048   // Commute the shuffle as needed such that more elements come from V1 than
11049   // V2. This allows us to match the shuffle pattern strictly on how many
11050   // elements come from V1 without handling the symmetric cases.
11051   if (NumV2Elements > NumV1Elements)
11052     return DAG.getCommutedVectorShuffle(*SVOp);
11053
11054   // When the number of V1 and V2 elements are the same, try to minimize the
11055   // number of uses of V2 in the low half of the vector. When that is tied,
11056   // ensure that the sum of indices for V1 is equal to or lower than the sum
11057   // indices for V2. When those are equal, try to ensure that the number of odd
11058   // indices for V1 is lower than the number of odd indices for V2.
11059   if (NumV1Elements == NumV2Elements) {
11060     int LowV1Elements = 0, LowV2Elements = 0;
11061     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11062       if (M >= NumElements)
11063         ++LowV2Elements;
11064       else if (M >= 0)
11065         ++LowV1Elements;
11066     if (LowV2Elements > LowV1Elements) {
11067       return DAG.getCommutedVectorShuffle(*SVOp);
11068     } else if (LowV2Elements == LowV1Elements) {
11069       int SumV1Indices = 0, SumV2Indices = 0;
11070       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11071         if (SVOp->getMask()[i] >= NumElements)
11072           SumV2Indices += i;
11073         else if (SVOp->getMask()[i] >= 0)
11074           SumV1Indices += i;
11075       if (SumV2Indices < SumV1Indices) {
11076         return DAG.getCommutedVectorShuffle(*SVOp);
11077       } else if (SumV2Indices == SumV1Indices) {
11078         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11079         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11080           if (SVOp->getMask()[i] >= NumElements)
11081             NumV2OddIndices += i % 2;
11082           else if (SVOp->getMask()[i] >= 0)
11083             NumV1OddIndices += i % 2;
11084         if (NumV2OddIndices < NumV1OddIndices)
11085           return DAG.getCommutedVectorShuffle(*SVOp);
11086       }
11087     }
11088   }
11089
11090   // For each vector width, delegate to a specialized lowering routine.
11091   if (VT.getSizeInBits() == 128)
11092     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11093
11094   if (VT.getSizeInBits() == 256)
11095     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11096
11097   if (VT.getSizeInBits() == 512)
11098     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11099
11100   if (Is1BitVector)
11101     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11102   llvm_unreachable("Unimplemented!");
11103 }
11104
11105 // This function assumes its argument is a BUILD_VECTOR of constants or
11106 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11107 // true.
11108 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11109                                     unsigned &MaskValue) {
11110   MaskValue = 0;
11111   unsigned NumElems = BuildVector->getNumOperands();
11112
11113   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11114   // We don't handle the >2 lanes case right now.
11115   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11116   if (NumLanes > 2)
11117     return false;
11118
11119   unsigned NumElemsInLane = NumElems / NumLanes;
11120
11121   // Blend for v16i16 should be symmetric for the both lanes.
11122   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11123     SDValue EltCond = BuildVector->getOperand(i);
11124     SDValue SndLaneEltCond =
11125         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11126
11127     int Lane1Cond = -1, Lane2Cond = -1;
11128     if (isa<ConstantSDNode>(EltCond))
11129       Lane1Cond = !isZero(EltCond);
11130     if (isa<ConstantSDNode>(SndLaneEltCond))
11131       Lane2Cond = !isZero(SndLaneEltCond);
11132
11133     unsigned LaneMask = 0;
11134     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11135       // Lane1Cond != 0, means we want the first argument.
11136       // Lane1Cond == 0, means we want the second argument.
11137       // The encoding of this argument is 0 for the first argument, 1
11138       // for the second. Therefore, invert the condition.
11139       LaneMask = !Lane1Cond << i;
11140     else if (Lane1Cond < 0)
11141       LaneMask = !Lane2Cond << i;
11142     else
11143       return false;
11144
11145     MaskValue |= LaneMask;
11146     if (NumLanes == 2)
11147       MaskValue |= LaneMask << NumElemsInLane;
11148   }
11149   return true;
11150 }
11151
11152 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11153 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11154                                            const X86Subtarget *Subtarget,
11155                                            SelectionDAG &DAG) {
11156   SDValue Cond = Op.getOperand(0);
11157   SDValue LHS = Op.getOperand(1);
11158   SDValue RHS = Op.getOperand(2);
11159   SDLoc dl(Op);
11160   MVT VT = Op.getSimpleValueType();
11161
11162   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11163     return SDValue();
11164   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11165
11166   // Only non-legal VSELECTs reach this lowering, convert those into generic
11167   // shuffles and re-use the shuffle lowering path for blends.
11168   SmallVector<int, 32> Mask;
11169   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11170     SDValue CondElt = CondBV->getOperand(i);
11171     Mask.push_back(
11172         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11173   }
11174   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11175 }
11176
11177 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11178   // A vselect where all conditions and data are constants can be optimized into
11179   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11180   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11181       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11182       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11183     return SDValue();
11184
11185   // Try to lower this to a blend-style vector shuffle. This can handle all
11186   // constant condition cases.
11187   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11188     return BlendOp;
11189
11190   // Variable blends are only legal from SSE4.1 onward.
11191   if (!Subtarget->hasSSE41())
11192     return SDValue();
11193
11194   // Only some types will be legal on some subtargets. If we can emit a legal
11195   // VSELECT-matching blend, return Op, and but if we need to expand, return
11196   // a null value.
11197   switch (Op.getSimpleValueType().SimpleTy) {
11198   default:
11199     // Most of the vector types have blends past SSE4.1.
11200     return Op;
11201
11202   case MVT::v32i8:
11203     // The byte blends for AVX vectors were introduced only in AVX2.
11204     if (Subtarget->hasAVX2())
11205       return Op;
11206
11207     return SDValue();
11208
11209   case MVT::v8i16:
11210   case MVT::v16i16:
11211     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11212     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11213       return Op;
11214
11215     // FIXME: We should custom lower this by fixing the condition and using i8
11216     // blends.
11217     return SDValue();
11218   }
11219 }
11220
11221 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11222   MVT VT = Op.getSimpleValueType();
11223   SDLoc dl(Op);
11224
11225   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11226     return SDValue();
11227
11228   if (VT.getSizeInBits() == 8) {
11229     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11230                                   Op.getOperand(0), Op.getOperand(1));
11231     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11232                                   DAG.getValueType(VT));
11233     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11234   }
11235
11236   if (VT.getSizeInBits() == 16) {
11237     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11238     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11239     if (Idx == 0)
11240       return DAG.getNode(
11241           ISD::TRUNCATE, dl, MVT::i16,
11242           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11243                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11244                       Op.getOperand(1)));
11245     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11246                                   Op.getOperand(0), Op.getOperand(1));
11247     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11248                                   DAG.getValueType(VT));
11249     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11250   }
11251
11252   if (VT == MVT::f32) {
11253     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11254     // the result back to FR32 register. It's only worth matching if the
11255     // result has a single use which is a store or a bitcast to i32.  And in
11256     // the case of a store, it's not worth it if the index is a constant 0,
11257     // because a MOVSSmr can be used instead, which is smaller and faster.
11258     if (!Op.hasOneUse())
11259       return SDValue();
11260     SDNode *User = *Op.getNode()->use_begin();
11261     if ((User->getOpcode() != ISD::STORE ||
11262          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11263           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11264         (User->getOpcode() != ISD::BITCAST ||
11265          User->getValueType(0) != MVT::i32))
11266       return SDValue();
11267     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11268                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11269                                   Op.getOperand(1));
11270     return DAG.getBitcast(MVT::f32, Extract);
11271   }
11272
11273   if (VT == MVT::i32 || VT == MVT::i64) {
11274     // ExtractPS/pextrq works with constant index.
11275     if (isa<ConstantSDNode>(Op.getOperand(1)))
11276       return Op;
11277   }
11278   return SDValue();
11279 }
11280
11281 /// Extract one bit from mask vector, like v16i1 or v8i1.
11282 /// AVX-512 feature.
11283 SDValue
11284 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11285   SDValue Vec = Op.getOperand(0);
11286   SDLoc dl(Vec);
11287   MVT VecVT = Vec.getSimpleValueType();
11288   SDValue Idx = Op.getOperand(1);
11289   MVT EltVT = Op.getSimpleValueType();
11290
11291   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11292   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11293          "Unexpected vector type in ExtractBitFromMaskVector");
11294
11295   // variable index can't be handled in mask registers,
11296   // extend vector to VR512
11297   if (!isa<ConstantSDNode>(Idx)) {
11298     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11299     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11300     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11301                               ExtVT.getVectorElementType(), Ext, Idx);
11302     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11303   }
11304
11305   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11306   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11307   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11308     rc = getRegClassFor(MVT::v16i1);
11309   unsigned MaxSift = rc->getSize()*8 - 1;
11310   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11311                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11312   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11313                     DAG.getConstant(MaxSift, dl, MVT::i8));
11314   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11315                        DAG.getIntPtrConstant(0, dl));
11316 }
11317
11318 SDValue
11319 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11320                                            SelectionDAG &DAG) const {
11321   SDLoc dl(Op);
11322   SDValue Vec = Op.getOperand(0);
11323   MVT VecVT = Vec.getSimpleValueType();
11324   SDValue Idx = Op.getOperand(1);
11325
11326   if (Op.getSimpleValueType() == MVT::i1)
11327     return ExtractBitFromMaskVector(Op, DAG);
11328
11329   if (!isa<ConstantSDNode>(Idx)) {
11330     if (VecVT.is512BitVector() ||
11331         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11332          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11333
11334       MVT MaskEltVT =
11335         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11336       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11337                                     MaskEltVT.getSizeInBits());
11338
11339       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11340       auto PtrVT = getPointerTy(DAG.getDataLayout());
11341       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11342                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11343                                  DAG.getConstant(0, dl, PtrVT));
11344       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11345       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11346                          DAG.getConstant(0, dl, PtrVT));
11347     }
11348     return SDValue();
11349   }
11350
11351   // If this is a 256-bit vector result, first extract the 128-bit vector and
11352   // then extract the element from the 128-bit vector.
11353   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11354
11355     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11356     // Get the 128-bit vector.
11357     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11358     MVT EltVT = VecVT.getVectorElementType();
11359
11360     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11361
11362     //if (IdxVal >= NumElems/2)
11363     //  IdxVal -= NumElems/2;
11364     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11365     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11366                        DAG.getConstant(IdxVal, dl, MVT::i32));
11367   }
11368
11369   assert(VecVT.is128BitVector() && "Unexpected vector length");
11370
11371   if (Subtarget->hasSSE41())
11372     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11373       return Res;
11374
11375   MVT VT = Op.getSimpleValueType();
11376   // TODO: handle v16i8.
11377   if (VT.getSizeInBits() == 16) {
11378     SDValue Vec = Op.getOperand(0);
11379     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11380     if (Idx == 0)
11381       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11382                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11383                                      DAG.getBitcast(MVT::v4i32, Vec),
11384                                      Op.getOperand(1)));
11385     // Transform it so it match pextrw which produces a 32-bit result.
11386     MVT EltVT = MVT::i32;
11387     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11388                                   Op.getOperand(0), Op.getOperand(1));
11389     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11390                                   DAG.getValueType(VT));
11391     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11392   }
11393
11394   if (VT.getSizeInBits() == 32) {
11395     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11396     if (Idx == 0)
11397       return Op;
11398
11399     // SHUFPS the element to the lowest double word, then movss.
11400     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11401     MVT VVT = Op.getOperand(0).getSimpleValueType();
11402     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11403                                        DAG.getUNDEF(VVT), Mask);
11404     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11405                        DAG.getIntPtrConstant(0, dl));
11406   }
11407
11408   if (VT.getSizeInBits() == 64) {
11409     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11410     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11411     //        to match extract_elt for f64.
11412     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11413     if (Idx == 0)
11414       return Op;
11415
11416     // UNPCKHPD the element to the lowest double word, then movsd.
11417     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11418     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11419     int Mask[2] = { 1, -1 };
11420     MVT VVT = Op.getOperand(0).getSimpleValueType();
11421     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11422                                        DAG.getUNDEF(VVT), Mask);
11423     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11424                        DAG.getIntPtrConstant(0, dl));
11425   }
11426
11427   return SDValue();
11428 }
11429
11430 /// Insert one bit to mask vector, like v16i1 or v8i1.
11431 /// AVX-512 feature.
11432 SDValue
11433 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11434   SDLoc dl(Op);
11435   SDValue Vec = Op.getOperand(0);
11436   SDValue Elt = Op.getOperand(1);
11437   SDValue Idx = Op.getOperand(2);
11438   MVT VecVT = Vec.getSimpleValueType();
11439
11440   if (!isa<ConstantSDNode>(Idx)) {
11441     // Non constant index. Extend source and destination,
11442     // insert element and then truncate the result.
11443     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11444     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11445     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11446       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11447       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11448     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11449   }
11450
11451   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11452   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11453   if (IdxVal)
11454     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11455                            DAG.getConstant(IdxVal, dl, MVT::i8));
11456   if (Vec.getOpcode() == ISD::UNDEF)
11457     return EltInVec;
11458   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11459 }
11460
11461 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11462                                                   SelectionDAG &DAG) const {
11463   MVT VT = Op.getSimpleValueType();
11464   MVT EltVT = VT.getVectorElementType();
11465
11466   if (EltVT == MVT::i1)
11467     return InsertBitToMaskVector(Op, DAG);
11468
11469   SDLoc dl(Op);
11470   SDValue N0 = Op.getOperand(0);
11471   SDValue N1 = Op.getOperand(1);
11472   SDValue N2 = Op.getOperand(2);
11473   if (!isa<ConstantSDNode>(N2))
11474     return SDValue();
11475   auto *N2C = cast<ConstantSDNode>(N2);
11476   unsigned IdxVal = N2C->getZExtValue();
11477
11478   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11479   // into that, and then insert the subvector back into the result.
11480   if (VT.is256BitVector() || VT.is512BitVector()) {
11481     // With a 256-bit vector, we can insert into the zero element efficiently
11482     // using a blend if we have AVX or AVX2 and the right data type.
11483     if (VT.is256BitVector() && IdxVal == 0) {
11484       // TODO: It is worthwhile to cast integer to floating point and back
11485       // and incur a domain crossing penalty if that's what we'll end up
11486       // doing anyway after extracting to a 128-bit vector.
11487       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11488           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11489         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11490         N2 = DAG.getIntPtrConstant(1, dl);
11491         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11492       }
11493     }
11494
11495     // Get the desired 128-bit vector chunk.
11496     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11497
11498     // Insert the element into the desired chunk.
11499     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11500     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11501
11502     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11503                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11504
11505     // Insert the changed part back into the bigger vector
11506     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11507   }
11508   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11509
11510   if (Subtarget->hasSSE41()) {
11511     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11512       unsigned Opc;
11513       if (VT == MVT::v8i16) {
11514         Opc = X86ISD::PINSRW;
11515       } else {
11516         assert(VT == MVT::v16i8);
11517         Opc = X86ISD::PINSRB;
11518       }
11519
11520       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11521       // argument.
11522       if (N1.getValueType() != MVT::i32)
11523         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11524       if (N2.getValueType() != MVT::i32)
11525         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11526       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11527     }
11528
11529     if (EltVT == MVT::f32) {
11530       // Bits [7:6] of the constant are the source select. This will always be
11531       //   zero here. The DAG Combiner may combine an extract_elt index into
11532       //   these bits. For example (insert (extract, 3), 2) could be matched by
11533       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11534       // Bits [5:4] of the constant are the destination select. This is the
11535       //   value of the incoming immediate.
11536       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11537       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11538
11539       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11540       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11541         // If this is an insertion of 32-bits into the low 32-bits of
11542         // a vector, we prefer to generate a blend with immediate rather
11543         // than an insertps. Blends are simpler operations in hardware and so
11544         // will always have equal or better performance than insertps.
11545         // But if optimizing for size and there's a load folding opportunity,
11546         // generate insertps because blendps does not have a 32-bit memory
11547         // operand form.
11548         N2 = DAG.getIntPtrConstant(1, dl);
11549         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11550         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11551       }
11552       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11553       // Create this as a scalar to vector..
11554       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11555       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11556     }
11557
11558     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11559       // PINSR* works with constant index.
11560       return Op;
11561     }
11562   }
11563
11564   if (EltVT == MVT::i8)
11565     return SDValue();
11566
11567   if (EltVT.getSizeInBits() == 16) {
11568     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11569     // as its second argument.
11570     if (N1.getValueType() != MVT::i32)
11571       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11572     if (N2.getValueType() != MVT::i32)
11573       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11574     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11575   }
11576   return SDValue();
11577 }
11578
11579 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11580   SDLoc dl(Op);
11581   MVT OpVT = Op.getSimpleValueType();
11582
11583   // If this is a 256-bit vector result, first insert into a 128-bit
11584   // vector and then insert into the 256-bit vector.
11585   if (!OpVT.is128BitVector()) {
11586     // Insert into a 128-bit vector.
11587     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11588     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11589                                  OpVT.getVectorNumElements() / SizeFactor);
11590
11591     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11592
11593     // Insert the 128-bit vector.
11594     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11595   }
11596
11597   if (OpVT == MVT::v1i64 &&
11598       Op.getOperand(0).getValueType() == MVT::i64)
11599     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11600
11601   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11602   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11603   return DAG.getBitcast(
11604       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11605 }
11606
11607 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11608 // a simple subregister reference or explicit instructions to grab
11609 // upper bits of a vector.
11610 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11611                                       SelectionDAG &DAG) {
11612   SDLoc dl(Op);
11613   SDValue In =  Op.getOperand(0);
11614   SDValue Idx = Op.getOperand(1);
11615   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11616   MVT ResVT   = Op.getSimpleValueType();
11617   MVT InVT    = In.getSimpleValueType();
11618
11619   if (Subtarget->hasFp256()) {
11620     if (ResVT.is128BitVector() &&
11621         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11622         isa<ConstantSDNode>(Idx)) {
11623       return Extract128BitVector(In, IdxVal, DAG, dl);
11624     }
11625     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11626         isa<ConstantSDNode>(Idx)) {
11627       return Extract256BitVector(In, IdxVal, DAG, dl);
11628     }
11629   }
11630   return SDValue();
11631 }
11632
11633 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11634 // simple superregister reference or explicit instructions to insert
11635 // the upper bits of a vector.
11636 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11637                                      SelectionDAG &DAG) {
11638   if (!Subtarget->hasAVX())
11639     return SDValue();
11640
11641   SDLoc dl(Op);
11642   SDValue Vec = Op.getOperand(0);
11643   SDValue SubVec = Op.getOperand(1);
11644   SDValue Idx = Op.getOperand(2);
11645
11646   if (!isa<ConstantSDNode>(Idx))
11647     return SDValue();
11648
11649   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11650   MVT OpVT = Op.getSimpleValueType();
11651   MVT SubVecVT = SubVec.getSimpleValueType();
11652
11653   // Fold two 16-byte subvector loads into one 32-byte load:
11654   // (insert_subvector (insert_subvector undef, (load addr), 0),
11655   //                   (load addr + 16), Elts/2)
11656   // --> load32 addr
11657   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11658       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11659       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11660     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11661     if (Idx2 && Idx2->getZExtValue() == 0) {
11662       SDValue SubVec2 = Vec.getOperand(1);
11663       // If needed, look through a bitcast to get to the load.
11664       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11665         SubVec2 = SubVec2.getOperand(0);
11666
11667       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11668         bool Fast;
11669         unsigned Alignment = FirstLd->getAlignment();
11670         unsigned AS = FirstLd->getAddressSpace();
11671         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11672         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11673                                     OpVT, AS, Alignment, &Fast) && Fast) {
11674           SDValue Ops[] = { SubVec2, SubVec };
11675           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11676             return Ld;
11677         }
11678       }
11679     }
11680   }
11681
11682   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11683       SubVecVT.is128BitVector())
11684     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11685
11686   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11687     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11688
11689   if (OpVT.getVectorElementType() == MVT::i1) {
11690     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11691       return Op;
11692     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11693     SDValue Undef = DAG.getUNDEF(OpVT);
11694     unsigned NumElems = OpVT.getVectorNumElements();
11695     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11696
11697     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11698       // Zero upper bits of the Vec
11699       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11700       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11701
11702       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11703                                  SubVec, ZeroIdx);
11704       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11705       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11706     }
11707     if (IdxVal == 0) {
11708       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11709                                  SubVec, ZeroIdx);
11710       // Zero upper bits of the Vec2
11711       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11712       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11713       // Zero lower bits of the Vec
11714       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11715       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11716       // Merge them together
11717       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11718     }
11719   }
11720   return SDValue();
11721 }
11722
11723 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11724 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11725 // one of the above mentioned nodes. It has to be wrapped because otherwise
11726 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11727 // be used to form addressing mode. These wrapped nodes will be selected
11728 // into MOV32ri.
11729 SDValue
11730 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11731   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11732
11733   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11734   // global base reg.
11735   unsigned char OpFlag = 0;
11736   unsigned WrapperKind = X86ISD::Wrapper;
11737   CodeModel::Model M = DAG.getTarget().getCodeModel();
11738
11739   if (Subtarget->isPICStyleRIPRel() &&
11740       (M == CodeModel::Small || M == CodeModel::Kernel))
11741     WrapperKind = X86ISD::WrapperRIP;
11742   else if (Subtarget->isPICStyleGOT())
11743     OpFlag = X86II::MO_GOTOFF;
11744   else if (Subtarget->isPICStyleStubPIC())
11745     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11746
11747   auto PtrVT = getPointerTy(DAG.getDataLayout());
11748   SDValue Result = DAG.getTargetConstantPool(
11749       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11750   SDLoc DL(CP);
11751   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11752   // With PIC, the address is actually $g + Offset.
11753   if (OpFlag) {
11754     Result =
11755         DAG.getNode(ISD::ADD, DL, PtrVT,
11756                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11757   }
11758
11759   return Result;
11760 }
11761
11762 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11763   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11764
11765   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11766   // global base reg.
11767   unsigned char OpFlag = 0;
11768   unsigned WrapperKind = X86ISD::Wrapper;
11769   CodeModel::Model M = DAG.getTarget().getCodeModel();
11770
11771   if (Subtarget->isPICStyleRIPRel() &&
11772       (M == CodeModel::Small || M == CodeModel::Kernel))
11773     WrapperKind = X86ISD::WrapperRIP;
11774   else if (Subtarget->isPICStyleGOT())
11775     OpFlag = X86II::MO_GOTOFF;
11776   else if (Subtarget->isPICStyleStubPIC())
11777     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11778
11779   auto PtrVT = getPointerTy(DAG.getDataLayout());
11780   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11781   SDLoc DL(JT);
11782   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11783
11784   // With PIC, the address is actually $g + Offset.
11785   if (OpFlag)
11786     Result =
11787         DAG.getNode(ISD::ADD, DL, PtrVT,
11788                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11789
11790   return Result;
11791 }
11792
11793 SDValue
11794 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11795   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11796
11797   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11798   // global base reg.
11799   unsigned char OpFlag = 0;
11800   unsigned WrapperKind = X86ISD::Wrapper;
11801   CodeModel::Model M = DAG.getTarget().getCodeModel();
11802
11803   if (Subtarget->isPICStyleRIPRel() &&
11804       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11805     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11806       OpFlag = X86II::MO_GOTPCREL;
11807     WrapperKind = X86ISD::WrapperRIP;
11808   } else if (Subtarget->isPICStyleGOT()) {
11809     OpFlag = X86II::MO_GOT;
11810   } else if (Subtarget->isPICStyleStubPIC()) {
11811     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11812   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11813     OpFlag = X86II::MO_DARWIN_NONLAZY;
11814   }
11815
11816   auto PtrVT = getPointerTy(DAG.getDataLayout());
11817   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11818
11819   SDLoc DL(Op);
11820   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11821
11822   // With PIC, the address is actually $g + Offset.
11823   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11824       !Subtarget->is64Bit()) {
11825     Result =
11826         DAG.getNode(ISD::ADD, DL, PtrVT,
11827                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11828   }
11829
11830   // For symbols that require a load from a stub to get the address, emit the
11831   // load.
11832   if (isGlobalStubReference(OpFlag))
11833     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11834                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11835                          false, false, false, 0);
11836
11837   return Result;
11838 }
11839
11840 SDValue
11841 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11842   // Create the TargetBlockAddressAddress node.
11843   unsigned char OpFlags =
11844     Subtarget->ClassifyBlockAddressReference();
11845   CodeModel::Model M = DAG.getTarget().getCodeModel();
11846   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11847   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11848   SDLoc dl(Op);
11849   auto PtrVT = getPointerTy(DAG.getDataLayout());
11850   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11851
11852   if (Subtarget->isPICStyleRIPRel() &&
11853       (M == CodeModel::Small || M == CodeModel::Kernel))
11854     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11855   else
11856     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11857
11858   // With PIC, the address is actually $g + Offset.
11859   if (isGlobalRelativeToPICBase(OpFlags)) {
11860     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11861                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11862   }
11863
11864   return Result;
11865 }
11866
11867 SDValue
11868 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11869                                       int64_t Offset, SelectionDAG &DAG) const {
11870   // Create the TargetGlobalAddress node, folding in the constant
11871   // offset if it is legal.
11872   unsigned char OpFlags =
11873       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11874   CodeModel::Model M = DAG.getTarget().getCodeModel();
11875   auto PtrVT = getPointerTy(DAG.getDataLayout());
11876   SDValue Result;
11877   if (OpFlags == X86II::MO_NO_FLAG &&
11878       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11879     // A direct static reference to a global.
11880     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11881     Offset = 0;
11882   } else {
11883     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11884   }
11885
11886   if (Subtarget->isPICStyleRIPRel() &&
11887       (M == CodeModel::Small || M == CodeModel::Kernel))
11888     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11889   else
11890     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11891
11892   // With PIC, the address is actually $g + Offset.
11893   if (isGlobalRelativeToPICBase(OpFlags)) {
11894     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11895                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11896   }
11897
11898   // For globals that require a load from a stub to get the address, emit the
11899   // load.
11900   if (isGlobalStubReference(OpFlags))
11901     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11902                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11903                          false, false, false, 0);
11904
11905   // If there was a non-zero offset that we didn't fold, create an explicit
11906   // addition for it.
11907   if (Offset != 0)
11908     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11909                          DAG.getConstant(Offset, dl, PtrVT));
11910
11911   return Result;
11912 }
11913
11914 SDValue
11915 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11916   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11917   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11918   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11919 }
11920
11921 static SDValue
11922 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11923            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11924            unsigned char OperandFlags, bool LocalDynamic = false) {
11925   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11926   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11927   SDLoc dl(GA);
11928   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11929                                            GA->getValueType(0),
11930                                            GA->getOffset(),
11931                                            OperandFlags);
11932
11933   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11934                                            : X86ISD::TLSADDR;
11935
11936   if (InFlag) {
11937     SDValue Ops[] = { Chain,  TGA, *InFlag };
11938     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11939   } else {
11940     SDValue Ops[]  = { Chain, TGA };
11941     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11942   }
11943
11944   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11945   MFI->setAdjustsStack(true);
11946   MFI->setHasCalls(true);
11947
11948   SDValue Flag = Chain.getValue(1);
11949   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11950 }
11951
11952 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11953 static SDValue
11954 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11955                                 const EVT PtrVT) {
11956   SDValue InFlag;
11957   SDLoc dl(GA);  // ? function entry point might be better
11958   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11959                                    DAG.getNode(X86ISD::GlobalBaseReg,
11960                                                SDLoc(), PtrVT), InFlag);
11961   InFlag = Chain.getValue(1);
11962
11963   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11964 }
11965
11966 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11967 static SDValue
11968 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11969                                 const EVT PtrVT) {
11970   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11971                     X86::RAX, X86II::MO_TLSGD);
11972 }
11973
11974 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11975                                            SelectionDAG &DAG,
11976                                            const EVT PtrVT,
11977                                            bool is64Bit) {
11978   SDLoc dl(GA);
11979
11980   // Get the start address of the TLS block for this module.
11981   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11982       .getInfo<X86MachineFunctionInfo>();
11983   MFI->incNumLocalDynamicTLSAccesses();
11984
11985   SDValue Base;
11986   if (is64Bit) {
11987     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11988                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11989   } else {
11990     SDValue InFlag;
11991     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11992         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11993     InFlag = Chain.getValue(1);
11994     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11995                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11996   }
11997
11998   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11999   // of Base.
12000
12001   // Build x@dtpoff.
12002   unsigned char OperandFlags = X86II::MO_DTPOFF;
12003   unsigned WrapperKind = X86ISD::Wrapper;
12004   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12005                                            GA->getValueType(0),
12006                                            GA->getOffset(), OperandFlags);
12007   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12008
12009   // Add x@dtpoff with the base.
12010   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12011 }
12012
12013 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12014 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12015                                    const EVT PtrVT, TLSModel::Model model,
12016                                    bool is64Bit, bool isPIC) {
12017   SDLoc dl(GA);
12018
12019   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12020   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12021                                                          is64Bit ? 257 : 256));
12022
12023   SDValue ThreadPointer =
12024       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12025                   MachinePointerInfo(Ptr), false, false, false, 0);
12026
12027   unsigned char OperandFlags = 0;
12028   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12029   // initialexec.
12030   unsigned WrapperKind = X86ISD::Wrapper;
12031   if (model == TLSModel::LocalExec) {
12032     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12033   } else if (model == TLSModel::InitialExec) {
12034     if (is64Bit) {
12035       OperandFlags = X86II::MO_GOTTPOFF;
12036       WrapperKind = X86ISD::WrapperRIP;
12037     } else {
12038       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12039     }
12040   } else {
12041     llvm_unreachable("Unexpected model");
12042   }
12043
12044   // emit "addl x@ntpoff,%eax" (local exec)
12045   // or "addl x@indntpoff,%eax" (initial exec)
12046   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12047   SDValue TGA =
12048       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12049                                  GA->getOffset(), OperandFlags);
12050   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12051
12052   if (model == TLSModel::InitialExec) {
12053     if (isPIC && !is64Bit) {
12054       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12055                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12056                            Offset);
12057     }
12058
12059     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12060                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12061                          false, false, false, 0);
12062   }
12063
12064   // The address of the thread local variable is the add of the thread
12065   // pointer with the offset of the variable.
12066   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12067 }
12068
12069 SDValue
12070 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12071
12072   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12073   const GlobalValue *GV = GA->getGlobal();
12074   auto PtrVT = getPointerTy(DAG.getDataLayout());
12075
12076   if (Subtarget->isTargetELF()) {
12077     if (DAG.getTarget().Options.EmulatedTLS)
12078       return LowerToTLSEmulatedModel(GA, DAG);
12079     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12080     switch (model) {
12081       case TLSModel::GeneralDynamic:
12082         if (Subtarget->is64Bit())
12083           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12084         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12085       case TLSModel::LocalDynamic:
12086         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12087                                            Subtarget->is64Bit());
12088       case TLSModel::InitialExec:
12089       case TLSModel::LocalExec:
12090         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12091                                    DAG.getTarget().getRelocationModel() ==
12092                                        Reloc::PIC_);
12093     }
12094     llvm_unreachable("Unknown TLS model.");
12095   }
12096
12097   if (Subtarget->isTargetDarwin()) {
12098     // Darwin only has one model of TLS.  Lower to that.
12099     unsigned char OpFlag = 0;
12100     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12101                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12102
12103     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12104     // global base reg.
12105     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12106                  !Subtarget->is64Bit();
12107     if (PIC32)
12108       OpFlag = X86II::MO_TLVP_PIC_BASE;
12109     else
12110       OpFlag = X86II::MO_TLVP;
12111     SDLoc DL(Op);
12112     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12113                                                 GA->getValueType(0),
12114                                                 GA->getOffset(), OpFlag);
12115     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12116
12117     // With PIC32, the address is actually $g + Offset.
12118     if (PIC32)
12119       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12120                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12121                            Offset);
12122
12123     // Lowering the machine isd will make sure everything is in the right
12124     // location.
12125     SDValue Chain = DAG.getEntryNode();
12126     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12127     SDValue Args[] = { Chain, Offset };
12128     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12129
12130     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12131     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12132     MFI->setAdjustsStack(true);
12133
12134     // And our return value (tls address) is in the standard call return value
12135     // location.
12136     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12137     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12138   }
12139
12140   if (Subtarget->isTargetKnownWindowsMSVC() ||
12141       Subtarget->isTargetWindowsGNU()) {
12142     // Just use the implicit TLS architecture
12143     // Need to generate someting similar to:
12144     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12145     //                                  ; from TEB
12146     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12147     //   mov     rcx, qword [rdx+rcx*8]
12148     //   mov     eax, .tls$:tlsvar
12149     //   [rax+rcx] contains the address
12150     // Windows 64bit: gs:0x58
12151     // Windows 32bit: fs:__tls_array
12152
12153     SDLoc dl(GA);
12154     SDValue Chain = DAG.getEntryNode();
12155
12156     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12157     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12158     // use its literal value of 0x2C.
12159     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12160                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12161                                                              256)
12162                                         : Type::getInt32PtrTy(*DAG.getContext(),
12163                                                               257));
12164
12165     SDValue TlsArray = Subtarget->is64Bit()
12166                            ? DAG.getIntPtrConstant(0x58, dl)
12167                            : (Subtarget->isTargetWindowsGNU()
12168                                   ? DAG.getIntPtrConstant(0x2C, dl)
12169                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12170
12171     SDValue ThreadPointer =
12172         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12173                     false, false, 0);
12174
12175     SDValue res;
12176     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12177       res = ThreadPointer;
12178     } else {
12179       // Load the _tls_index variable
12180       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12181       if (Subtarget->is64Bit())
12182         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12183                              MachinePointerInfo(), MVT::i32, false, false,
12184                              false, 0);
12185       else
12186         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12187                           false, false, 0);
12188
12189       auto &DL = DAG.getDataLayout();
12190       SDValue Scale =
12191           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12192       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12193
12194       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12195     }
12196
12197     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12198                       false, 0);
12199
12200     // Get the offset of start of .tls section
12201     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12202                                              GA->getValueType(0),
12203                                              GA->getOffset(), X86II::MO_SECREL);
12204     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12205
12206     // The address of the thread local variable is the add of the thread
12207     // pointer with the offset of the variable.
12208     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12209   }
12210
12211   llvm_unreachable("TLS not implemented for this target.");
12212 }
12213
12214 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12215 /// and take a 2 x i32 value to shift plus a shift amount.
12216 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12217   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12218   MVT VT = Op.getSimpleValueType();
12219   unsigned VTBits = VT.getSizeInBits();
12220   SDLoc dl(Op);
12221   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12222   SDValue ShOpLo = Op.getOperand(0);
12223   SDValue ShOpHi = Op.getOperand(1);
12224   SDValue ShAmt  = Op.getOperand(2);
12225   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12226   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12227   // during isel.
12228   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12229                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12230   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12231                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12232                        : DAG.getConstant(0, dl, VT);
12233
12234   SDValue Tmp2, Tmp3;
12235   if (Op.getOpcode() == ISD::SHL_PARTS) {
12236     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12237     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12238   } else {
12239     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12240     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12241   }
12242
12243   // If the shift amount is larger or equal than the width of a part we can't
12244   // rely on the results of shld/shrd. Insert a test and select the appropriate
12245   // values for large shift amounts.
12246   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12247                                 DAG.getConstant(VTBits, dl, MVT::i8));
12248   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12249                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12250
12251   SDValue Hi, Lo;
12252   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12253   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12254   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12255
12256   if (Op.getOpcode() == ISD::SHL_PARTS) {
12257     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12258     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12259   } else {
12260     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12261     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12262   }
12263
12264   SDValue Ops[2] = { Lo, Hi };
12265   return DAG.getMergeValues(Ops, dl);
12266 }
12267
12268 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12269                                            SelectionDAG &DAG) const {
12270   SDValue Src = Op.getOperand(0);
12271   MVT SrcVT = Src.getSimpleValueType();
12272   MVT VT = Op.getSimpleValueType();
12273   SDLoc dl(Op);
12274
12275   if (SrcVT.isVector()) {
12276     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12277       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12278                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12279                          DAG.getUNDEF(SrcVT)));
12280     }
12281     if (SrcVT.getVectorElementType() == MVT::i1) {
12282       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12283       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12284                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12285     }
12286     return SDValue();
12287   }
12288
12289   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12290          "Unknown SINT_TO_FP to lower!");
12291
12292   // These are really Legal; return the operand so the caller accepts it as
12293   // Legal.
12294   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12295     return Op;
12296   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12297       Subtarget->is64Bit()) {
12298     return Op;
12299   }
12300
12301   unsigned Size = SrcVT.getSizeInBits()/8;
12302   MachineFunction &MF = DAG.getMachineFunction();
12303   auto PtrVT = getPointerTy(MF.getDataLayout());
12304   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12305   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12306   SDValue Chain = DAG.getStore(
12307       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12308       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12309       false, 0);
12310   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12311 }
12312
12313 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12314                                      SDValue StackSlot,
12315                                      SelectionDAG &DAG) const {
12316   // Build the FILD
12317   SDLoc DL(Op);
12318   SDVTList Tys;
12319   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12320   if (useSSE)
12321     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12322   else
12323     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12324
12325   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12326
12327   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12328   MachineMemOperand *MMO;
12329   if (FI) {
12330     int SSFI = FI->getIndex();
12331     MMO = DAG.getMachineFunction().getMachineMemOperand(
12332         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12333         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12334   } else {
12335     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12336     StackSlot = StackSlot.getOperand(1);
12337   }
12338   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12339   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12340                                            X86ISD::FILD, DL,
12341                                            Tys, Ops, SrcVT, MMO);
12342
12343   if (useSSE) {
12344     Chain = Result.getValue(1);
12345     SDValue InFlag = Result.getValue(2);
12346
12347     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12348     // shouldn't be necessary except that RFP cannot be live across
12349     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12350     MachineFunction &MF = DAG.getMachineFunction();
12351     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12352     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12353     auto PtrVT = getPointerTy(MF.getDataLayout());
12354     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12355     Tys = DAG.getVTList(MVT::Other);
12356     SDValue Ops[] = {
12357       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12358     };
12359     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12360         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12361         MachineMemOperand::MOStore, SSFISize, SSFISize);
12362
12363     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12364                                     Ops, Op.getValueType(), MMO);
12365     Result = DAG.getLoad(
12366         Op.getValueType(), DL, Chain, StackSlot,
12367         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12368         false, false, false, 0);
12369   }
12370
12371   return Result;
12372 }
12373
12374 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12375 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12376                                                SelectionDAG &DAG) const {
12377   // This algorithm is not obvious. Here it is what we're trying to output:
12378   /*
12379      movq       %rax,  %xmm0
12380      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12381      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12382      #ifdef __SSE3__
12383        haddpd   %xmm0, %xmm0
12384      #else
12385        pshufd   $0x4e, %xmm0, %xmm1
12386        addpd    %xmm1, %xmm0
12387      #endif
12388   */
12389
12390   SDLoc dl(Op);
12391   LLVMContext *Context = DAG.getContext();
12392
12393   // Build some magic constants.
12394   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12395   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12396   auto PtrVT = getPointerTy(DAG.getDataLayout());
12397   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12398
12399   SmallVector<Constant*,2> CV1;
12400   CV1.push_back(
12401     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12402                                       APInt(64, 0x4330000000000000ULL))));
12403   CV1.push_back(
12404     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12405                                       APInt(64, 0x4530000000000000ULL))));
12406   Constant *C1 = ConstantVector::get(CV1);
12407   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12408
12409   // Load the 64-bit value into an XMM register.
12410   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12411                             Op.getOperand(0));
12412   SDValue CLod0 =
12413       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12414                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12415                   false, false, false, 16);
12416   SDValue Unpck1 =
12417       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12418
12419   SDValue CLod1 =
12420       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12421                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12422                   false, false, false, 16);
12423   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12424   // TODO: Are there any fast-math-flags to propagate here?
12425   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12426   SDValue Result;
12427
12428   if (Subtarget->hasSSE3()) {
12429     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12430     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12431   } else {
12432     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12433     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12434                                            S2F, 0x4E, DAG);
12435     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12436                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12437   }
12438
12439   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12440                      DAG.getIntPtrConstant(0, dl));
12441 }
12442
12443 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12444 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12445                                                SelectionDAG &DAG) const {
12446   SDLoc dl(Op);
12447   // FP constant to bias correct the final result.
12448   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12449                                    MVT::f64);
12450
12451   // Load the 32-bit value into an XMM register.
12452   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12453                              Op.getOperand(0));
12454
12455   // Zero out the upper parts of the register.
12456   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12457
12458   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12459                      DAG.getBitcast(MVT::v2f64, Load),
12460                      DAG.getIntPtrConstant(0, dl));
12461
12462   // Or the load with the bias.
12463   SDValue Or = DAG.getNode(
12464       ISD::OR, dl, MVT::v2i64,
12465       DAG.getBitcast(MVT::v2i64,
12466                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12467       DAG.getBitcast(MVT::v2i64,
12468                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12469   Or =
12470       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12471                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12472
12473   // Subtract the bias.
12474   // TODO: Are there any fast-math-flags to propagate here?
12475   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12476
12477   // Handle final rounding.
12478   EVT DestVT = Op.getValueType();
12479
12480   if (DestVT.bitsLT(MVT::f64))
12481     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12482                        DAG.getIntPtrConstant(0, dl));
12483   if (DestVT.bitsGT(MVT::f64))
12484     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12485
12486   // Handle final rounding.
12487   return Sub;
12488 }
12489
12490 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12491                                      const X86Subtarget &Subtarget) {
12492   // The algorithm is the following:
12493   // #ifdef __SSE4_1__
12494   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12495   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12496   //                                 (uint4) 0x53000000, 0xaa);
12497   // #else
12498   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12499   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12500   // #endif
12501   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12502   //     return (float4) lo + fhi;
12503
12504   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12505   // reassociate the two FADDs, and if we do that, the algorithm fails
12506   // spectacularly (PR24512).
12507   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12508   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12509   // there's also the MachineCombiner reassociations happening on Machine IR.
12510   if (DAG.getTarget().Options.UnsafeFPMath)
12511     return SDValue();
12512
12513   SDLoc DL(Op);
12514   SDValue V = Op->getOperand(0);
12515   EVT VecIntVT = V.getValueType();
12516   bool Is128 = VecIntVT == MVT::v4i32;
12517   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12518   // If we convert to something else than the supported type, e.g., to v4f64,
12519   // abort early.
12520   if (VecFloatVT != Op->getValueType(0))
12521     return SDValue();
12522
12523   unsigned NumElts = VecIntVT.getVectorNumElements();
12524   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12525          "Unsupported custom type");
12526   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12527
12528   // In the #idef/#else code, we have in common:
12529   // - The vector of constants:
12530   // -- 0x4b000000
12531   // -- 0x53000000
12532   // - A shift:
12533   // -- v >> 16
12534
12535   // Create the splat vector for 0x4b000000.
12536   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12537   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12538                            CstLow, CstLow, CstLow, CstLow};
12539   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12540                                   makeArrayRef(&CstLowArray[0], NumElts));
12541   // Create the splat vector for 0x53000000.
12542   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12543   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12544                             CstHigh, CstHigh, CstHigh, CstHigh};
12545   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12546                                    makeArrayRef(&CstHighArray[0], NumElts));
12547
12548   // Create the right shift.
12549   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12550   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12551                              CstShift, CstShift, CstShift, CstShift};
12552   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12553                                     makeArrayRef(&CstShiftArray[0], NumElts));
12554   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12555
12556   SDValue Low, High;
12557   if (Subtarget.hasSSE41()) {
12558     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12559     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12560     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12561     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12562     // Low will be bitcasted right away, so do not bother bitcasting back to its
12563     // original type.
12564     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12565                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12566     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12567     //                                 (uint4) 0x53000000, 0xaa);
12568     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12569     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12570     // High will be bitcasted right away, so do not bother bitcasting back to
12571     // its original type.
12572     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12573                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12574   } else {
12575     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12576     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12577                                      CstMask, CstMask, CstMask);
12578     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12579     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12580     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12581
12582     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12583     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12584   }
12585
12586   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12587   SDValue CstFAdd = DAG.getConstantFP(
12588       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12589   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12590                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12591   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12592                                    makeArrayRef(&CstFAddArray[0], NumElts));
12593
12594   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12595   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12596   // TODO: Are there any fast-math-flags to propagate here?
12597   SDValue FHigh =
12598       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12599   //     return (float4) lo + fhi;
12600   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12601   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12602 }
12603
12604 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12605                                                SelectionDAG &DAG) const {
12606   SDValue N0 = Op.getOperand(0);
12607   MVT SVT = N0.getSimpleValueType();
12608   SDLoc dl(Op);
12609
12610   switch (SVT.SimpleTy) {
12611   default:
12612     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12613   case MVT::v4i8:
12614   case MVT::v4i16:
12615   case MVT::v8i8:
12616   case MVT::v8i16: {
12617     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12618     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12619                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12620   }
12621   case MVT::v4i32:
12622   case MVT::v8i32:
12623     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12624   case MVT::v16i8:
12625   case MVT::v16i16:
12626     if (Subtarget->hasAVX512())
12627       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12628                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12629   }
12630   llvm_unreachable(nullptr);
12631 }
12632
12633 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12634                                            SelectionDAG &DAG) const {
12635   SDValue N0 = Op.getOperand(0);
12636   SDLoc dl(Op);
12637   auto PtrVT = getPointerTy(DAG.getDataLayout());
12638
12639   if (Op.getValueType().isVector())
12640     return lowerUINT_TO_FP_vec(Op, DAG);
12641
12642   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12643   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12644   // the optimization here.
12645   if (DAG.SignBitIsZero(N0))
12646     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12647
12648   MVT SrcVT = N0.getSimpleValueType();
12649   MVT DstVT = Op.getSimpleValueType();
12650
12651   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12652       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12653     // Conversions from unsigned i32 to f32/f64 are legal,
12654     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12655     return Op;
12656   }
12657
12658   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12659     return LowerUINT_TO_FP_i64(Op, DAG);
12660   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12661     return LowerUINT_TO_FP_i32(Op, DAG);
12662   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12663     return SDValue();
12664
12665   // Make a 64-bit buffer, and use it to build an FILD.
12666   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12667   if (SrcVT == MVT::i32) {
12668     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12669     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12670     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12671                                   StackSlot, MachinePointerInfo(),
12672                                   false, false, 0);
12673     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12674                                   OffsetSlot, MachinePointerInfo(),
12675                                   false, false, 0);
12676     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12677     return Fild;
12678   }
12679
12680   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12681   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12682                                StackSlot, MachinePointerInfo(),
12683                                false, false, 0);
12684   // For i64 source, we need to add the appropriate power of 2 if the input
12685   // was negative.  This is the same as the optimization in
12686   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12687   // we must be careful to do the computation in x87 extended precision, not
12688   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12689   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12690   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12691       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12692       MachineMemOperand::MOLoad, 8, 8);
12693
12694   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12695   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12696   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12697                                          MVT::i64, MMO);
12698
12699   APInt FF(32, 0x5F800000ULL);
12700
12701   // Check whether the sign bit is set.
12702   SDValue SignSet = DAG.getSetCC(
12703       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12704       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12705
12706   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12707   SDValue FudgePtr = DAG.getConstantPool(
12708       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12709
12710   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12711   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12712   SDValue Four = DAG.getIntPtrConstant(4, dl);
12713   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12714                                Zero, Four);
12715   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12716
12717   // Load the value out, extending it from f32 to f80.
12718   // FIXME: Avoid the extend by constructing the right constant pool?
12719   SDValue Fudge = DAG.getExtLoad(
12720       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12721       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12722       false, false, false, 4);
12723   // Extend everything to 80 bits to force it to be done on x87.
12724   // TODO: Are there any fast-math-flags to propagate here?
12725   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12726   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12727                      DAG.getIntPtrConstant(0, dl));
12728 }
12729
12730 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12731 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12732 // just return an <SDValue(), SDValue()> pair.
12733 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12734 // to i16, i32 or i64, and we lower it to a legal sequence.
12735 // If lowered to the final integer result we return a <result, SDValue()> pair.
12736 // Otherwise we lower it to a sequence ending with a FIST, return a
12737 // <FIST, StackSlot> pair, and the caller is responsible for loading
12738 // the final integer result from StackSlot.
12739 std::pair<SDValue,SDValue>
12740 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12741                                    bool IsSigned, bool IsReplace) const {
12742   SDLoc DL(Op);
12743
12744   EVT DstTy = Op.getValueType();
12745   EVT TheVT = Op.getOperand(0).getValueType();
12746   auto PtrVT = getPointerTy(DAG.getDataLayout());
12747
12748   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12749     // f16 must be promoted before using the lowering in this routine.
12750     // fp128 does not use this lowering.
12751     return std::make_pair(SDValue(), SDValue());
12752   }
12753
12754   // If using FIST to compute an unsigned i64, we'll need some fixup
12755   // to handle values above the maximum signed i64.  A FIST is always
12756   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12757   bool UnsignedFixup = !IsSigned &&
12758                        DstTy == MVT::i64 &&
12759                        (!Subtarget->is64Bit() ||
12760                         !isScalarFPTypeInSSEReg(TheVT));
12761
12762   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12763     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12764     // The low 32 bits of the fist result will have the correct uint32 result.
12765     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12766     DstTy = MVT::i64;
12767   }
12768
12769   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12770          DstTy.getSimpleVT() >= MVT::i16 &&
12771          "Unknown FP_TO_INT to lower!");
12772
12773   // These are really Legal.
12774   if (DstTy == MVT::i32 &&
12775       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12776     return std::make_pair(SDValue(), SDValue());
12777   if (Subtarget->is64Bit() &&
12778       DstTy == MVT::i64 &&
12779       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12780     return std::make_pair(SDValue(), SDValue());
12781
12782   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12783   // stack slot.
12784   MachineFunction &MF = DAG.getMachineFunction();
12785   unsigned MemSize = DstTy.getSizeInBits()/8;
12786   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12787   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12788
12789   unsigned Opc;
12790   switch (DstTy.getSimpleVT().SimpleTy) {
12791   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12792   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12793   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12794   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12795   }
12796
12797   SDValue Chain = DAG.getEntryNode();
12798   SDValue Value = Op.getOperand(0);
12799   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12800
12801   if (UnsignedFixup) {
12802     //
12803     // Conversion to unsigned i64 is implemented with a select,
12804     // depending on whether the source value fits in the range
12805     // of a signed i64.  Let Thresh be the FP equivalent of
12806     // 0x8000000000000000ULL.
12807     //
12808     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12809     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12810     //  Fist-to-mem64 FistSrc
12811     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12812     //  to XOR'ing the high 32 bits with Adjust.
12813     //
12814     // Being a power of 2, Thresh is exactly representable in all FP formats.
12815     // For X87 we'd like to use the smallest FP type for this constant, but
12816     // for DAG type consistency we have to match the FP operand type.
12817
12818     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12819     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12820     bool LosesInfo = false;
12821     if (TheVT == MVT::f64)
12822       // The rounding mode is irrelevant as the conversion should be exact.
12823       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12824                               &LosesInfo);
12825     else if (TheVT == MVT::f80)
12826       Status = Thresh.convert(APFloat::x87DoubleExtended,
12827                               APFloat::rmNearestTiesToEven, &LosesInfo);
12828
12829     assert(Status == APFloat::opOK && !LosesInfo &&
12830            "FP conversion should have been exact");
12831
12832     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12833
12834     SDValue Cmp = DAG.getSetCC(DL,
12835                                getSetCCResultType(DAG.getDataLayout(),
12836                                                   *DAG.getContext(), TheVT),
12837                                Value, ThreshVal, ISD::SETLT);
12838     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12839                            DAG.getConstant(0, DL, MVT::i32),
12840                            DAG.getConstant(0x80000000, DL, MVT::i32));
12841     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12842     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12843                                               *DAG.getContext(), TheVT),
12844                        Value, ThreshVal, ISD::SETLT);
12845     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12846   }
12847
12848   // FIXME This causes a redundant load/store if the SSE-class value is already
12849   // in memory, such as if it is on the callstack.
12850   if (isScalarFPTypeInSSEReg(TheVT)) {
12851     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12852     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12853                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12854                          false, 0);
12855     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12856     SDValue Ops[] = {
12857       Chain, StackSlot, DAG.getValueType(TheVT)
12858     };
12859
12860     MachineMemOperand *MMO =
12861         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12862                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12863     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12864     Chain = Value.getValue(1);
12865     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12866     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12867   }
12868
12869   MachineMemOperand *MMO =
12870       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12871                               MachineMemOperand::MOStore, MemSize, MemSize);
12872
12873   if (UnsignedFixup) {
12874
12875     // Insert the FIST, load its result as two i32's,
12876     // and XOR the high i32 with Adjust.
12877
12878     SDValue FistOps[] = { Chain, Value, StackSlot };
12879     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12880                                            FistOps, DstTy, MMO);
12881
12882     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12883                                 MachinePointerInfo(),
12884                                 false, false, false, 0);
12885     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12886                                    DAG.getConstant(4, DL, PtrVT));
12887
12888     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12889                                  MachinePointerInfo(),
12890                                  false, false, false, 0);
12891     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12892
12893     if (Subtarget->is64Bit()) {
12894       // Join High32 and Low32 into a 64-bit result.
12895       // (High32 << 32) | Low32
12896       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12897       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12898       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12899                            DAG.getConstant(32, DL, MVT::i8));
12900       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12901       return std::make_pair(Result, SDValue());
12902     }
12903
12904     SDValue ResultOps[] = { Low32, High32 };
12905
12906     SDValue pair = IsReplace
12907       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12908       : DAG.getMergeValues(ResultOps, DL);
12909     return std::make_pair(pair, SDValue());
12910   } else {
12911     // Build the FP_TO_INT*_IN_MEM
12912     SDValue Ops[] = { Chain, Value, StackSlot };
12913     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12914                                            Ops, DstTy, MMO);
12915     return std::make_pair(FIST, StackSlot);
12916   }
12917 }
12918
12919 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12920                               const X86Subtarget *Subtarget) {
12921   MVT VT = Op->getSimpleValueType(0);
12922   SDValue In = Op->getOperand(0);
12923   MVT InVT = In.getSimpleValueType();
12924   SDLoc dl(Op);
12925
12926   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12927     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12928
12929   // Optimize vectors in AVX mode:
12930   //
12931   //   v8i16 -> v8i32
12932   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12933   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12934   //   Concat upper and lower parts.
12935   //
12936   //   v4i32 -> v4i64
12937   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12938   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12939   //   Concat upper and lower parts.
12940   //
12941
12942   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12943       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12944       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12945     return SDValue();
12946
12947   if (Subtarget->hasInt256())
12948     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12949
12950   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12951   SDValue Undef = DAG.getUNDEF(InVT);
12952   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12953   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12954   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12955
12956   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12957                              VT.getVectorNumElements()/2);
12958
12959   OpLo = DAG.getBitcast(HVT, OpLo);
12960   OpHi = DAG.getBitcast(HVT, OpHi);
12961
12962   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12963 }
12964
12965 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12966                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12967   MVT VT = Op->getSimpleValueType(0);
12968   SDValue In = Op->getOperand(0);
12969   MVT InVT = In.getSimpleValueType();
12970   SDLoc DL(Op);
12971   unsigned int NumElts = VT.getVectorNumElements();
12972   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12973     return SDValue();
12974
12975   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12976     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12977
12978   assert(InVT.getVectorElementType() == MVT::i1);
12979   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12980   SDValue One =
12981    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12982   SDValue Zero =
12983    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12984
12985   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12986   if (VT.is512BitVector())
12987     return V;
12988   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12989 }
12990
12991 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12992                                SelectionDAG &DAG) {
12993   if (Subtarget->hasFp256())
12994     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
12995       return Res;
12996
12997   return SDValue();
12998 }
12999
13000 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13001                                 SelectionDAG &DAG) {
13002   SDLoc DL(Op);
13003   MVT VT = Op.getSimpleValueType();
13004   SDValue In = Op.getOperand(0);
13005   MVT SVT = In.getSimpleValueType();
13006
13007   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13008     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13009
13010   if (Subtarget->hasFp256())
13011     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13012       return Res;
13013
13014   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13015          VT.getVectorNumElements() != SVT.getVectorNumElements());
13016   return SDValue();
13017 }
13018
13019 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13020   SDLoc DL(Op);
13021   MVT VT = Op.getSimpleValueType();
13022   SDValue In = Op.getOperand(0);
13023   MVT InVT = In.getSimpleValueType();
13024
13025   if (VT == MVT::i1) {
13026     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13027            "Invalid scalar TRUNCATE operation");
13028     if (InVT.getSizeInBits() >= 32)
13029       return SDValue();
13030     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13031     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13032   }
13033   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13034          "Invalid TRUNCATE operation");
13035
13036   // move vector to mask - truncate solution for SKX
13037   if (VT.getVectorElementType() == MVT::i1) {
13038     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13039         Subtarget->hasBWI())
13040       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13041     if ((InVT.is256BitVector() || InVT.is128BitVector())
13042         && InVT.getScalarSizeInBits() <= 16 &&
13043         Subtarget->hasBWI() && Subtarget->hasVLX())
13044       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13045     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13046         Subtarget->hasDQI())
13047       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13048     if ((InVT.is256BitVector() || InVT.is128BitVector())
13049         && InVT.getScalarSizeInBits() >= 32 &&
13050         Subtarget->hasDQI() && Subtarget->hasVLX())
13051       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13052   }
13053
13054   if (VT.getVectorElementType() == MVT::i1) {
13055     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13056     unsigned NumElts = InVT.getVectorNumElements();
13057     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13058     if (InVT.getSizeInBits() < 512) {
13059       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13060       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13061       InVT = ExtVT;
13062     }
13063
13064     SDValue OneV =
13065      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13066     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13067     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13068   }
13069
13070   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13071   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13072       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13073     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13074
13075   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13076     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13077     if (Subtarget->hasInt256()) {
13078       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13079       In = DAG.getBitcast(MVT::v8i32, In);
13080       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13081                                 ShufMask);
13082       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13083                          DAG.getIntPtrConstant(0, DL));
13084     }
13085
13086     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13087                                DAG.getIntPtrConstant(0, DL));
13088     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13089                                DAG.getIntPtrConstant(2, DL));
13090     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13091     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13092     static const int ShufMask[] = {0, 2, 4, 6};
13093     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13094   }
13095
13096   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13097     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13098     if (Subtarget->hasInt256()) {
13099       In = DAG.getBitcast(MVT::v32i8, In);
13100
13101       SmallVector<SDValue,32> pshufbMask;
13102       for (unsigned i = 0; i < 2; ++i) {
13103         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13104         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13105         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13106         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13107         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13108         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13109         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13110         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13111         for (unsigned j = 0; j < 8; ++j)
13112           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13113       }
13114       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13115       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13116       In = DAG.getBitcast(MVT::v4i64, In);
13117
13118       static const int ShufMask[] = {0,  2,  -1,  -1};
13119       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13120                                 &ShufMask[0]);
13121       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13122                        DAG.getIntPtrConstant(0, DL));
13123       return DAG.getBitcast(VT, In);
13124     }
13125
13126     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13127                                DAG.getIntPtrConstant(0, DL));
13128
13129     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13130                                DAG.getIntPtrConstant(4, DL));
13131
13132     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13133     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13134
13135     // The PSHUFB mask:
13136     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13137                                    -1, -1, -1, -1, -1, -1, -1, -1};
13138
13139     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13140     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13141     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13142
13143     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13144     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13145
13146     // The MOVLHPS Mask:
13147     static const int ShufMask2[] = {0, 1, 4, 5};
13148     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13149     return DAG.getBitcast(MVT::v8i16, res);
13150   }
13151
13152   // Handle truncation of V256 to V128 using shuffles.
13153   if (!VT.is128BitVector() || !InVT.is256BitVector())
13154     return SDValue();
13155
13156   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13157
13158   unsigned NumElems = VT.getVectorNumElements();
13159   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13160
13161   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13162   // Prepare truncation shuffle mask
13163   for (unsigned i = 0; i != NumElems; ++i)
13164     MaskVec[i] = i * 2;
13165   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13166                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13167   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13168                      DAG.getIntPtrConstant(0, DL));
13169 }
13170
13171 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13172                                            SelectionDAG &DAG) const {
13173   assert(!Op.getSimpleValueType().isVector());
13174
13175   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13176     /*IsSigned=*/ true, /*IsReplace=*/ false);
13177   SDValue FIST = Vals.first, StackSlot = Vals.second;
13178   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13179   if (!FIST.getNode())
13180     return Op;
13181
13182   if (StackSlot.getNode())
13183     // Load the result.
13184     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13185                        FIST, StackSlot, MachinePointerInfo(),
13186                        false, false, false, 0);
13187
13188   // The node is the result.
13189   return FIST;
13190 }
13191
13192 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13193                                            SelectionDAG &DAG) const {
13194   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13195     /*IsSigned=*/ false, /*IsReplace=*/ false);
13196   SDValue FIST = Vals.first, StackSlot = Vals.second;
13197   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13198   if (!FIST.getNode())
13199     return Op;
13200
13201   if (StackSlot.getNode())
13202     // Load the result.
13203     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13204                        FIST, StackSlot, MachinePointerInfo(),
13205                        false, false, false, 0);
13206
13207   // The node is the result.
13208   return FIST;
13209 }
13210
13211 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13212   SDLoc DL(Op);
13213   MVT VT = Op.getSimpleValueType();
13214   SDValue In = Op.getOperand(0);
13215   MVT SVT = In.getSimpleValueType();
13216
13217   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13218
13219   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13220                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13221                                  In, DAG.getUNDEF(SVT)));
13222 }
13223
13224 /// The only differences between FABS and FNEG are the mask and the logic op.
13225 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13226 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13227   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13228          "Wrong opcode for lowering FABS or FNEG.");
13229
13230   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13231
13232   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13233   // into an FNABS. We'll lower the FABS after that if it is still in use.
13234   if (IsFABS)
13235     for (SDNode *User : Op->uses())
13236       if (User->getOpcode() == ISD::FNEG)
13237         return Op;
13238
13239   SDLoc dl(Op);
13240   MVT VT = Op.getSimpleValueType();
13241
13242   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13243   // decide if we should generate a 16-byte constant mask when we only need 4 or
13244   // 8 bytes for the scalar case.
13245
13246   MVT LogicVT;
13247   MVT EltVT;
13248   unsigned NumElts;
13249
13250   if (VT.isVector()) {
13251     LogicVT = VT;
13252     EltVT = VT.getVectorElementType();
13253     NumElts = VT.getVectorNumElements();
13254   } else {
13255     // There are no scalar bitwise logical SSE/AVX instructions, so we
13256     // generate a 16-byte vector constant and logic op even for the scalar case.
13257     // Using a 16-byte mask allows folding the load of the mask with
13258     // the logic op, so it can save (~4 bytes) on code size.
13259     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13260     EltVT = VT;
13261     NumElts = (VT == MVT::f64) ? 2 : 4;
13262   }
13263
13264   unsigned EltBits = EltVT.getSizeInBits();
13265   LLVMContext *Context = DAG.getContext();
13266   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13267   APInt MaskElt =
13268     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13269   Constant *C = ConstantInt::get(*Context, MaskElt);
13270   C = ConstantVector::getSplat(NumElts, C);
13271   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13272   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13273   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13274   SDValue Mask =
13275       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13276                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13277                   false, false, false, Alignment);
13278
13279   SDValue Op0 = Op.getOperand(0);
13280   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13281   unsigned LogicOp =
13282     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13283   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13284
13285   if (VT.isVector())
13286     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13287
13288   // For the scalar case extend to a 128-bit vector, perform the logic op,
13289   // and extract the scalar result back out.
13290   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13291   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13292   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13293                      DAG.getIntPtrConstant(0, dl));
13294 }
13295
13296 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13297   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13298   LLVMContext *Context = DAG.getContext();
13299   SDValue Op0 = Op.getOperand(0);
13300   SDValue Op1 = Op.getOperand(1);
13301   SDLoc dl(Op);
13302   MVT VT = Op.getSimpleValueType();
13303   MVT SrcVT = Op1.getSimpleValueType();
13304
13305   // If second operand is smaller, extend it first.
13306   if (SrcVT.bitsLT(VT)) {
13307     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13308     SrcVT = VT;
13309   }
13310   // And if it is bigger, shrink it first.
13311   if (SrcVT.bitsGT(VT)) {
13312     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13313     SrcVT = VT;
13314   }
13315
13316   // At this point the operands and the result should have the same
13317   // type, and that won't be f80 since that is not custom lowered.
13318
13319   const fltSemantics &Sem =
13320       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13321   const unsigned SizeInBits = VT.getSizeInBits();
13322
13323   SmallVector<Constant *, 4> CV(
13324       VT == MVT::f64 ? 2 : 4,
13325       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13326
13327   // First, clear all bits but the sign bit from the second operand (sign).
13328   CV[0] = ConstantFP::get(*Context,
13329                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13330   Constant *C = ConstantVector::get(CV);
13331   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13332   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13333
13334   // Perform all logic operations as 16-byte vectors because there are no
13335   // scalar FP logic instructions in SSE. This allows load folding of the
13336   // constants into the logic instructions.
13337   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13338   SDValue Mask1 =
13339       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13340                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13341                   false, false, false, 16);
13342   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13343   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13344
13345   // Next, clear the sign bit from the first operand (magnitude).
13346   // If it's a constant, we can clear it here.
13347   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13348     APFloat APF = Op0CN->getValueAPF();
13349     // If the magnitude is a positive zero, the sign bit alone is enough.
13350     if (APF.isPosZero())
13351       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13352                          DAG.getIntPtrConstant(0, dl));
13353     APF.clearSign();
13354     CV[0] = ConstantFP::get(*Context, APF);
13355   } else {
13356     CV[0] = ConstantFP::get(
13357         *Context,
13358         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13359   }
13360   C = ConstantVector::get(CV);
13361   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13362   SDValue Val =
13363       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13364                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13365                   false, false, false, 16);
13366   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13367   if (!isa<ConstantFPSDNode>(Op0)) {
13368     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13369     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13370   }
13371   // OR the magnitude value with the sign bit.
13372   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13373   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13374                      DAG.getIntPtrConstant(0, dl));
13375 }
13376
13377 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13378   SDValue N0 = Op.getOperand(0);
13379   SDLoc dl(Op);
13380   MVT VT = Op.getSimpleValueType();
13381
13382   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13383   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13384                                   DAG.getConstant(1, dl, VT));
13385   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13386 }
13387
13388 // Check whether an OR'd tree is PTEST-able.
13389 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13390                                       SelectionDAG &DAG) {
13391   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13392
13393   if (!Subtarget->hasSSE41())
13394     return SDValue();
13395
13396   if (!Op->hasOneUse())
13397     return SDValue();
13398
13399   SDNode *N = Op.getNode();
13400   SDLoc DL(N);
13401
13402   SmallVector<SDValue, 8> Opnds;
13403   DenseMap<SDValue, unsigned> VecInMap;
13404   SmallVector<SDValue, 8> VecIns;
13405   EVT VT = MVT::Other;
13406
13407   // Recognize a special case where a vector is casted into wide integer to
13408   // test all 0s.
13409   Opnds.push_back(N->getOperand(0));
13410   Opnds.push_back(N->getOperand(1));
13411
13412   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13413     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13414     // BFS traverse all OR'd operands.
13415     if (I->getOpcode() == ISD::OR) {
13416       Opnds.push_back(I->getOperand(0));
13417       Opnds.push_back(I->getOperand(1));
13418       // Re-evaluate the number of nodes to be traversed.
13419       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13420       continue;
13421     }
13422
13423     // Quit if a non-EXTRACT_VECTOR_ELT
13424     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13425       return SDValue();
13426
13427     // Quit if without a constant index.
13428     SDValue Idx = I->getOperand(1);
13429     if (!isa<ConstantSDNode>(Idx))
13430       return SDValue();
13431
13432     SDValue ExtractedFromVec = I->getOperand(0);
13433     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13434     if (M == VecInMap.end()) {
13435       VT = ExtractedFromVec.getValueType();
13436       // Quit if not 128/256-bit vector.
13437       if (!VT.is128BitVector() && !VT.is256BitVector())
13438         return SDValue();
13439       // Quit if not the same type.
13440       if (VecInMap.begin() != VecInMap.end() &&
13441           VT != VecInMap.begin()->first.getValueType())
13442         return SDValue();
13443       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13444       VecIns.push_back(ExtractedFromVec);
13445     }
13446     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13447   }
13448
13449   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13450          "Not extracted from 128-/256-bit vector.");
13451
13452   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13453
13454   for (DenseMap<SDValue, unsigned>::const_iterator
13455         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13456     // Quit if not all elements are used.
13457     if (I->second != FullMask)
13458       return SDValue();
13459   }
13460
13461   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13462
13463   // Cast all vectors into TestVT for PTEST.
13464   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13465     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13466
13467   // If more than one full vectors are evaluated, OR them first before PTEST.
13468   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13469     // Each iteration will OR 2 nodes and append the result until there is only
13470     // 1 node left, i.e. the final OR'd value of all vectors.
13471     SDValue LHS = VecIns[Slot];
13472     SDValue RHS = VecIns[Slot + 1];
13473     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13474   }
13475
13476   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13477                      VecIns.back(), VecIns.back());
13478 }
13479
13480 /// \brief return true if \c Op has a use that doesn't just read flags.
13481 static bool hasNonFlagsUse(SDValue Op) {
13482   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13483        ++UI) {
13484     SDNode *User = *UI;
13485     unsigned UOpNo = UI.getOperandNo();
13486     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13487       // Look pass truncate.
13488       UOpNo = User->use_begin().getOperandNo();
13489       User = *User->use_begin();
13490     }
13491
13492     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13493         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13494       return true;
13495   }
13496   return false;
13497 }
13498
13499 /// Emit nodes that will be selected as "test Op0,Op0", or something
13500 /// equivalent.
13501 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13502                                     SelectionDAG &DAG) const {
13503   if (Op.getValueType() == MVT::i1) {
13504     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13505     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13506                        DAG.getConstant(0, dl, MVT::i8));
13507   }
13508   // CF and OF aren't always set the way we want. Determine which
13509   // of these we need.
13510   bool NeedCF = false;
13511   bool NeedOF = false;
13512   switch (X86CC) {
13513   default: break;
13514   case X86::COND_A: case X86::COND_AE:
13515   case X86::COND_B: case X86::COND_BE:
13516     NeedCF = true;
13517     break;
13518   case X86::COND_G: case X86::COND_GE:
13519   case X86::COND_L: case X86::COND_LE:
13520   case X86::COND_O: case X86::COND_NO: {
13521     // Check if we really need to set the
13522     // Overflow flag. If NoSignedWrap is present
13523     // that is not actually needed.
13524     switch (Op->getOpcode()) {
13525     case ISD::ADD:
13526     case ISD::SUB:
13527     case ISD::MUL:
13528     case ISD::SHL: {
13529       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13530       if (BinNode->Flags.hasNoSignedWrap())
13531         break;
13532     }
13533     default:
13534       NeedOF = true;
13535       break;
13536     }
13537     break;
13538   }
13539   }
13540   // See if we can use the EFLAGS value from the operand instead of
13541   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13542   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13543   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13544     // Emit a CMP with 0, which is the TEST pattern.
13545     //if (Op.getValueType() == MVT::i1)
13546     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13547     //                     DAG.getConstant(0, MVT::i1));
13548     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13549                        DAG.getConstant(0, dl, Op.getValueType()));
13550   }
13551   unsigned Opcode = 0;
13552   unsigned NumOperands = 0;
13553
13554   // Truncate operations may prevent the merge of the SETCC instruction
13555   // and the arithmetic instruction before it. Attempt to truncate the operands
13556   // of the arithmetic instruction and use a reduced bit-width instruction.
13557   bool NeedTruncation = false;
13558   SDValue ArithOp = Op;
13559   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13560     SDValue Arith = Op->getOperand(0);
13561     // Both the trunc and the arithmetic op need to have one user each.
13562     if (Arith->hasOneUse())
13563       switch (Arith.getOpcode()) {
13564         default: break;
13565         case ISD::ADD:
13566         case ISD::SUB:
13567         case ISD::AND:
13568         case ISD::OR:
13569         case ISD::XOR: {
13570           NeedTruncation = true;
13571           ArithOp = Arith;
13572         }
13573       }
13574   }
13575
13576   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13577   // which may be the result of a CAST.  We use the variable 'Op', which is the
13578   // non-casted variable when we check for possible users.
13579   switch (ArithOp.getOpcode()) {
13580   case ISD::ADD:
13581     // Due to an isel shortcoming, be conservative if this add is likely to be
13582     // selected as part of a load-modify-store instruction. When the root node
13583     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13584     // uses of other nodes in the match, such as the ADD in this case. This
13585     // leads to the ADD being left around and reselected, with the result being
13586     // two adds in the output.  Alas, even if none our users are stores, that
13587     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13588     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13589     // climbing the DAG back to the root, and it doesn't seem to be worth the
13590     // effort.
13591     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13592          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13593       if (UI->getOpcode() != ISD::CopyToReg &&
13594           UI->getOpcode() != ISD::SETCC &&
13595           UI->getOpcode() != ISD::STORE)
13596         goto default_case;
13597
13598     if (ConstantSDNode *C =
13599         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13600       // An add of one will be selected as an INC.
13601       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13602         Opcode = X86ISD::INC;
13603         NumOperands = 1;
13604         break;
13605       }
13606
13607       // An add of negative one (subtract of one) will be selected as a DEC.
13608       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13609         Opcode = X86ISD::DEC;
13610         NumOperands = 1;
13611         break;
13612       }
13613     }
13614
13615     // Otherwise use a regular EFLAGS-setting add.
13616     Opcode = X86ISD::ADD;
13617     NumOperands = 2;
13618     break;
13619   case ISD::SHL:
13620   case ISD::SRL:
13621     // If we have a constant logical shift that's only used in a comparison
13622     // against zero turn it into an equivalent AND. This allows turning it into
13623     // a TEST instruction later.
13624     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13625         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13626       EVT VT = Op.getValueType();
13627       unsigned BitWidth = VT.getSizeInBits();
13628       unsigned ShAmt = Op->getConstantOperandVal(1);
13629       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13630         break;
13631       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13632                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13633                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13634       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13635         break;
13636       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13637                                 DAG.getConstant(Mask, dl, VT));
13638       DAG.ReplaceAllUsesWith(Op, New);
13639       Op = New;
13640     }
13641     break;
13642
13643   case ISD::AND:
13644     // If the primary and result isn't used, don't bother using X86ISD::AND,
13645     // because a TEST instruction will be better.
13646     if (!hasNonFlagsUse(Op))
13647       break;
13648     // FALL THROUGH
13649   case ISD::SUB:
13650   case ISD::OR:
13651   case ISD::XOR:
13652     // Due to the ISEL shortcoming noted above, be conservative if this op is
13653     // likely to be selected as part of a load-modify-store instruction.
13654     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13655            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13656       if (UI->getOpcode() == ISD::STORE)
13657         goto default_case;
13658
13659     // Otherwise use a regular EFLAGS-setting instruction.
13660     switch (ArithOp.getOpcode()) {
13661     default: llvm_unreachable("unexpected operator!");
13662     case ISD::SUB: Opcode = X86ISD::SUB; break;
13663     case ISD::XOR: Opcode = X86ISD::XOR; break;
13664     case ISD::AND: Opcode = X86ISD::AND; break;
13665     case ISD::OR: {
13666       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13667         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13668         if (EFLAGS.getNode())
13669           return EFLAGS;
13670       }
13671       Opcode = X86ISD::OR;
13672       break;
13673     }
13674     }
13675
13676     NumOperands = 2;
13677     break;
13678   case X86ISD::ADD:
13679   case X86ISD::SUB:
13680   case X86ISD::INC:
13681   case X86ISD::DEC:
13682   case X86ISD::OR:
13683   case X86ISD::XOR:
13684   case X86ISD::AND:
13685     return SDValue(Op.getNode(), 1);
13686   default:
13687   default_case:
13688     break;
13689   }
13690
13691   // If we found that truncation is beneficial, perform the truncation and
13692   // update 'Op'.
13693   if (NeedTruncation) {
13694     EVT VT = Op.getValueType();
13695     SDValue WideVal = Op->getOperand(0);
13696     EVT WideVT = WideVal.getValueType();
13697     unsigned ConvertedOp = 0;
13698     // Use a target machine opcode to prevent further DAGCombine
13699     // optimizations that may separate the arithmetic operations
13700     // from the setcc node.
13701     switch (WideVal.getOpcode()) {
13702       default: break;
13703       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13704       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13705       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13706       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13707       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13708     }
13709
13710     if (ConvertedOp) {
13711       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13712       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13713         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13714         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13715         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13716       }
13717     }
13718   }
13719
13720   if (Opcode == 0)
13721     // Emit a CMP with 0, which is the TEST pattern.
13722     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13723                        DAG.getConstant(0, dl, Op.getValueType()));
13724
13725   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13726   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13727
13728   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13729   DAG.ReplaceAllUsesWith(Op, New);
13730   return SDValue(New.getNode(), 1);
13731 }
13732
13733 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13734 /// equivalent.
13735 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13736                                    SDLoc dl, SelectionDAG &DAG) const {
13737   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13738     if (C->getAPIntValue() == 0)
13739       return EmitTest(Op0, X86CC, dl, DAG);
13740
13741      if (Op0.getValueType() == MVT::i1)
13742        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13743   }
13744
13745   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13746        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13747     // Do the comparison at i32 if it's smaller, besides the Atom case.
13748     // This avoids subregister aliasing issues. Keep the smaller reference
13749     // if we're optimizing for size, however, as that'll allow better folding
13750     // of memory operations.
13751     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13752         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13753         !Subtarget->isAtom()) {
13754       unsigned ExtendOp =
13755           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13756       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13757       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13758     }
13759     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13760     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13761     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13762                               Op0, Op1);
13763     return SDValue(Sub.getNode(), 1);
13764   }
13765   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13766 }
13767
13768 /// Convert a comparison if required by the subtarget.
13769 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13770                                                  SelectionDAG &DAG) const {
13771   // If the subtarget does not support the FUCOMI instruction, floating-point
13772   // comparisons have to be converted.
13773   if (Subtarget->hasCMov() ||
13774       Cmp.getOpcode() != X86ISD::CMP ||
13775       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13776       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13777     return Cmp;
13778
13779   // The instruction selector will select an FUCOM instruction instead of
13780   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13781   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13782   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13783   SDLoc dl(Cmp);
13784   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13785   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13786   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13787                             DAG.getConstant(8, dl, MVT::i8));
13788   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13789   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13790 }
13791
13792 /// The minimum architected relative accuracy is 2^-12. We need one
13793 /// Newton-Raphson step to have a good float result (24 bits of precision).
13794 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13795                                             DAGCombinerInfo &DCI,
13796                                             unsigned &RefinementSteps,
13797                                             bool &UseOneConstNR) const {
13798   EVT VT = Op.getValueType();
13799   const char *RecipOp;
13800
13801   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13802   // TODO: Add support for AVX512 (v16f32).
13803   // It is likely not profitable to do this for f64 because a double-precision
13804   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13805   // instructions: convert to single, rsqrtss, convert back to double, refine
13806   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13807   // along with FMA, this could be a throughput win.
13808   if (VT == MVT::f32 && Subtarget->hasSSE1())
13809     RecipOp = "sqrtf";
13810   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13811            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13812     RecipOp = "vec-sqrtf";
13813   else
13814     return SDValue();
13815
13816   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13817   if (!Recips.isEnabled(RecipOp))
13818     return SDValue();
13819
13820   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13821   UseOneConstNR = false;
13822   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13823 }
13824
13825 /// The minimum architected relative accuracy is 2^-12. We need one
13826 /// Newton-Raphson step to have a good float result (24 bits of precision).
13827 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13828                                             DAGCombinerInfo &DCI,
13829                                             unsigned &RefinementSteps) const {
13830   EVT VT = Op.getValueType();
13831   const char *RecipOp;
13832
13833   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13834   // TODO: Add support for AVX512 (v16f32).
13835   // It is likely not profitable to do this for f64 because a double-precision
13836   // reciprocal estimate with refinement on x86 prior to FMA requires
13837   // 15 instructions: convert to single, rcpss, convert back to double, refine
13838   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13839   // along with FMA, this could be a throughput win.
13840   if (VT == MVT::f32 && Subtarget->hasSSE1())
13841     RecipOp = "divf";
13842   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13843            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13844     RecipOp = "vec-divf";
13845   else
13846     return SDValue();
13847
13848   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13849   if (!Recips.isEnabled(RecipOp))
13850     return SDValue();
13851
13852   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13853   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13854 }
13855
13856 /// If we have at least two divisions that use the same divisor, convert to
13857 /// multplication by a reciprocal. This may need to be adjusted for a given
13858 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13859 /// This is because we still need one division to calculate the reciprocal and
13860 /// then we need two multiplies by that reciprocal as replacements for the
13861 /// original divisions.
13862 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13863   return 2;
13864 }
13865
13866 static bool isAllOnes(SDValue V) {
13867   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13868   return C && C->isAllOnesValue();
13869 }
13870
13871 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13872 /// if it's possible.
13873 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13874                                      SDLoc dl, SelectionDAG &DAG) const {
13875   SDValue Op0 = And.getOperand(0);
13876   SDValue Op1 = And.getOperand(1);
13877   if (Op0.getOpcode() == ISD::TRUNCATE)
13878     Op0 = Op0.getOperand(0);
13879   if (Op1.getOpcode() == ISD::TRUNCATE)
13880     Op1 = Op1.getOperand(0);
13881
13882   SDValue LHS, RHS;
13883   if (Op1.getOpcode() == ISD::SHL)
13884     std::swap(Op0, Op1);
13885   if (Op0.getOpcode() == ISD::SHL) {
13886     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13887       if (And00C->getZExtValue() == 1) {
13888         // If we looked past a truncate, check that it's only truncating away
13889         // known zeros.
13890         unsigned BitWidth = Op0.getValueSizeInBits();
13891         unsigned AndBitWidth = And.getValueSizeInBits();
13892         if (BitWidth > AndBitWidth) {
13893           APInt Zeros, Ones;
13894           DAG.computeKnownBits(Op0, Zeros, Ones);
13895           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13896             return SDValue();
13897         }
13898         LHS = Op1;
13899         RHS = Op0.getOperand(1);
13900       }
13901   } else if (Op1.getOpcode() == ISD::Constant) {
13902     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13903     uint64_t AndRHSVal = AndRHS->getZExtValue();
13904     SDValue AndLHS = Op0;
13905
13906     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13907       LHS = AndLHS.getOperand(0);
13908       RHS = AndLHS.getOperand(1);
13909     }
13910
13911     // Use BT if the immediate can't be encoded in a TEST instruction.
13912     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13913       LHS = AndLHS;
13914       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13915     }
13916   }
13917
13918   if (LHS.getNode()) {
13919     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13920     // instruction.  Since the shift amount is in-range-or-undefined, we know
13921     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13922     // the encoding for the i16 version is larger than the i32 version.
13923     // Also promote i16 to i32 for performance / code size reason.
13924     if (LHS.getValueType() == MVT::i8 ||
13925         LHS.getValueType() == MVT::i16)
13926       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13927
13928     // If the operand types disagree, extend the shift amount to match.  Since
13929     // BT ignores high bits (like shifts) we can use anyextend.
13930     if (LHS.getValueType() != RHS.getValueType())
13931       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13932
13933     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13934     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13935     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13936                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13937   }
13938
13939   return SDValue();
13940 }
13941
13942 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13943 /// mask CMPs.
13944 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13945                               SDValue &Op1) {
13946   unsigned SSECC;
13947   bool Swap = false;
13948
13949   // SSE Condition code mapping:
13950   //  0 - EQ
13951   //  1 - LT
13952   //  2 - LE
13953   //  3 - UNORD
13954   //  4 - NEQ
13955   //  5 - NLT
13956   //  6 - NLE
13957   //  7 - ORD
13958   switch (SetCCOpcode) {
13959   default: llvm_unreachable("Unexpected SETCC condition");
13960   case ISD::SETOEQ:
13961   case ISD::SETEQ:  SSECC = 0; break;
13962   case ISD::SETOGT:
13963   case ISD::SETGT:  Swap = true; // Fallthrough
13964   case ISD::SETLT:
13965   case ISD::SETOLT: SSECC = 1; break;
13966   case ISD::SETOGE:
13967   case ISD::SETGE:  Swap = true; // Fallthrough
13968   case ISD::SETLE:
13969   case ISD::SETOLE: SSECC = 2; break;
13970   case ISD::SETUO:  SSECC = 3; break;
13971   case ISD::SETUNE:
13972   case ISD::SETNE:  SSECC = 4; break;
13973   case ISD::SETULE: Swap = true; // Fallthrough
13974   case ISD::SETUGE: SSECC = 5; break;
13975   case ISD::SETULT: Swap = true; // Fallthrough
13976   case ISD::SETUGT: SSECC = 6; break;
13977   case ISD::SETO:   SSECC = 7; break;
13978   case ISD::SETUEQ:
13979   case ISD::SETONE: SSECC = 8; break;
13980   }
13981   if (Swap)
13982     std::swap(Op0, Op1);
13983
13984   return SSECC;
13985 }
13986
13987 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13988 // ones, and then concatenate the result back.
13989 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13990   MVT VT = Op.getSimpleValueType();
13991
13992   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13993          "Unsupported value type for operation");
13994
13995   unsigned NumElems = VT.getVectorNumElements();
13996   SDLoc dl(Op);
13997   SDValue CC = Op.getOperand(2);
13998
13999   // Extract the LHS vectors
14000   SDValue LHS = Op.getOperand(0);
14001   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14002   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14003
14004   // Extract the RHS vectors
14005   SDValue RHS = Op.getOperand(1);
14006   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14007   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14008
14009   // Issue the operation on the smaller types and concatenate the result back
14010   MVT EltVT = VT.getVectorElementType();
14011   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14012   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14013                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14014                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14015 }
14016
14017 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14018   SDValue Op0 = Op.getOperand(0);
14019   SDValue Op1 = Op.getOperand(1);
14020   SDValue CC = Op.getOperand(2);
14021   MVT VT = Op.getSimpleValueType();
14022   SDLoc dl(Op);
14023
14024   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
14025          "Unexpected type for boolean compare operation");
14026   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14027   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14028                                DAG.getConstant(-1, dl, VT));
14029   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14030                                DAG.getConstant(-1, dl, VT));
14031   switch (SetCCOpcode) {
14032   default: llvm_unreachable("Unexpected SETCC condition");
14033   case ISD::SETEQ:
14034     // (x == y) -> ~(x ^ y)
14035     return DAG.getNode(ISD::XOR, dl, VT,
14036                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14037                        DAG.getConstant(-1, dl, VT));
14038   case ISD::SETNE:
14039     // (x != y) -> (x ^ y)
14040     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14041   case ISD::SETUGT:
14042   case ISD::SETGT:
14043     // (x > y) -> (x & ~y)
14044     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14045   case ISD::SETULT:
14046   case ISD::SETLT:
14047     // (x < y) -> (~x & y)
14048     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14049   case ISD::SETULE:
14050   case ISD::SETLE:
14051     // (x <= y) -> (~x | y)
14052     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14053   case ISD::SETUGE:
14054   case ISD::SETGE:
14055     // (x >=y) -> (x | ~y)
14056     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14057   }
14058 }
14059
14060 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14061                                      const X86Subtarget *Subtarget) {
14062   SDValue Op0 = Op.getOperand(0);
14063   SDValue Op1 = Op.getOperand(1);
14064   SDValue CC = Op.getOperand(2);
14065   MVT VT = Op.getSimpleValueType();
14066   SDLoc dl(Op);
14067
14068   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14069          Op.getValueType().getScalarType() == MVT::i1 &&
14070          "Cannot set masked compare for this operation");
14071
14072   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14073   unsigned  Opc = 0;
14074   bool Unsigned = false;
14075   bool Swap = false;
14076   unsigned SSECC;
14077   switch (SetCCOpcode) {
14078   default: llvm_unreachable("Unexpected SETCC condition");
14079   case ISD::SETNE:  SSECC = 4; break;
14080   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14081   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14082   case ISD::SETLT:  Swap = true; //fall-through
14083   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14084   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14085   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14086   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14087   case ISD::SETULE: Unsigned = true; //fall-through
14088   case ISD::SETLE:  SSECC = 2; break;
14089   }
14090
14091   if (Swap)
14092     std::swap(Op0, Op1);
14093   if (Opc)
14094     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14095   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14096   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14097                      DAG.getConstant(SSECC, dl, MVT::i8));
14098 }
14099
14100 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14101 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14102 /// return an empty value.
14103 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14104 {
14105   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14106   if (!BV)
14107     return SDValue();
14108
14109   MVT VT = Op1.getSimpleValueType();
14110   MVT EVT = VT.getVectorElementType();
14111   unsigned n = VT.getVectorNumElements();
14112   SmallVector<SDValue, 8> ULTOp1;
14113
14114   for (unsigned i = 0; i < n; ++i) {
14115     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14116     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14117       return SDValue();
14118
14119     // Avoid underflow.
14120     APInt Val = Elt->getAPIntValue();
14121     if (Val == 0)
14122       return SDValue();
14123
14124     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14125   }
14126
14127   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14128 }
14129
14130 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14131                            SelectionDAG &DAG) {
14132   SDValue Op0 = Op.getOperand(0);
14133   SDValue Op1 = Op.getOperand(1);
14134   SDValue CC = Op.getOperand(2);
14135   MVT VT = Op.getSimpleValueType();
14136   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14137   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14138   SDLoc dl(Op);
14139
14140   if (isFP) {
14141 #ifndef NDEBUG
14142     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14143     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14144 #endif
14145
14146     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14147     unsigned Opc = X86ISD::CMPP;
14148     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14149       assert(VT.getVectorNumElements() <= 16);
14150       Opc = X86ISD::CMPM;
14151     }
14152     // In the two special cases we can't handle, emit two comparisons.
14153     if (SSECC == 8) {
14154       unsigned CC0, CC1;
14155       unsigned CombineOpc;
14156       if (SetCCOpcode == ISD::SETUEQ) {
14157         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14158       } else {
14159         assert(SetCCOpcode == ISD::SETONE);
14160         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14161       }
14162
14163       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14164                                  DAG.getConstant(CC0, dl, MVT::i8));
14165       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14166                                  DAG.getConstant(CC1, dl, MVT::i8));
14167       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14168     }
14169     // Handle all other FP comparisons here.
14170     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14171                        DAG.getConstant(SSECC, dl, MVT::i8));
14172   }
14173
14174   MVT VTOp0 = Op0.getSimpleValueType();
14175   assert(VTOp0 == Op1.getSimpleValueType() &&
14176          "Expected operands with same type!");
14177   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14178          "Invalid number of packed elements for source and destination!");
14179
14180   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14181     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14182     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14183     // legalizer firstly checks if the first operand in input to the setcc has
14184     // a legal type. If so, then it promotes the return type to that same type.
14185     // Otherwise, the return type is promoted to the 'next legal type' which,
14186     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14187     //
14188     // We reach this code only if the following two conditions are met:
14189     // 1. Both return type and operand type have been promoted to wider types
14190     //    by the type legalizer.
14191     // 2. The original operand type has been promoted to a 256-bit vector.
14192     //
14193     // Note that condition 2. only applies for AVX targets.
14194     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14195     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14196   }
14197
14198   // The non-AVX512 code below works under the assumption that source and
14199   // destination types are the same.
14200   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14201          "Value types for source and destination must be the same!");
14202
14203   // Break 256-bit integer vector compare into smaller ones.
14204   if (VT.is256BitVector() && !Subtarget->hasInt256())
14205     return Lower256IntVSETCC(Op, DAG);
14206
14207   EVT OpVT = Op1.getValueType();
14208   if (OpVT.getVectorElementType() == MVT::i1)
14209     return LowerBoolVSETCC_AVX512(Op, DAG);
14210
14211   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14212   if (Subtarget->hasAVX512()) {
14213     if (Op1.getValueType().is512BitVector() ||
14214         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14215         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14216       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14217
14218     // In AVX-512 architecture setcc returns mask with i1 elements,
14219     // But there is no compare instruction for i8 and i16 elements in KNL.
14220     // We are not talking about 512-bit operands in this case, these
14221     // types are illegal.
14222     if (MaskResult &&
14223         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14224          OpVT.getVectorElementType().getSizeInBits() >= 8))
14225       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14226                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14227   }
14228
14229   // Lower using XOP integer comparisons.
14230   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14231        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14232     // Translate compare code to XOP PCOM compare mode.
14233     unsigned CmpMode = 0;
14234     switch (SetCCOpcode) {
14235     default: llvm_unreachable("Unexpected SETCC condition");
14236     case ISD::SETULT:
14237     case ISD::SETLT: CmpMode = 0x00; break;
14238     case ISD::SETULE:
14239     case ISD::SETLE: CmpMode = 0x01; break;
14240     case ISD::SETUGT:
14241     case ISD::SETGT: CmpMode = 0x02; break;
14242     case ISD::SETUGE:
14243     case ISD::SETGE: CmpMode = 0x03; break;
14244     case ISD::SETEQ: CmpMode = 0x04; break;
14245     case ISD::SETNE: CmpMode = 0x05; break;
14246     }
14247
14248     // Are we comparing unsigned or signed integers?
14249     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14250       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14251
14252     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14253                        DAG.getConstant(CmpMode, dl, MVT::i8));
14254   }
14255
14256   // We are handling one of the integer comparisons here.  Since SSE only has
14257   // GT and EQ comparisons for integer, swapping operands and multiple
14258   // operations may be required for some comparisons.
14259   unsigned Opc;
14260   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14261   bool Subus = false;
14262
14263   switch (SetCCOpcode) {
14264   default: llvm_unreachable("Unexpected SETCC condition");
14265   case ISD::SETNE:  Invert = true;
14266   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14267   case ISD::SETLT:  Swap = true;
14268   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14269   case ISD::SETGE:  Swap = true;
14270   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14271                     Invert = true; break;
14272   case ISD::SETULT: Swap = true;
14273   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14274                     FlipSigns = true; break;
14275   case ISD::SETUGE: Swap = true;
14276   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14277                     FlipSigns = true; Invert = true; break;
14278   }
14279
14280   // Special case: Use min/max operations for SETULE/SETUGE
14281   MVT VET = VT.getVectorElementType();
14282   bool hasMinMax =
14283        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14284     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14285
14286   if (hasMinMax) {
14287     switch (SetCCOpcode) {
14288     default: break;
14289     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14290     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14291     }
14292
14293     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14294   }
14295
14296   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14297   if (!MinMax && hasSubus) {
14298     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14299     // Op0 u<= Op1:
14300     //   t = psubus Op0, Op1
14301     //   pcmpeq t, <0..0>
14302     switch (SetCCOpcode) {
14303     default: break;
14304     case ISD::SETULT: {
14305       // If the comparison is against a constant we can turn this into a
14306       // setule.  With psubus, setule does not require a swap.  This is
14307       // beneficial because the constant in the register is no longer
14308       // destructed as the destination so it can be hoisted out of a loop.
14309       // Only do this pre-AVX since vpcmp* is no longer destructive.
14310       if (Subtarget->hasAVX())
14311         break;
14312       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14313       if (ULEOp1.getNode()) {
14314         Op1 = ULEOp1;
14315         Subus = true; Invert = false; Swap = false;
14316       }
14317       break;
14318     }
14319     // Psubus is better than flip-sign because it requires no inversion.
14320     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14321     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14322     }
14323
14324     if (Subus) {
14325       Opc = X86ISD::SUBUS;
14326       FlipSigns = false;
14327     }
14328   }
14329
14330   if (Swap)
14331     std::swap(Op0, Op1);
14332
14333   // Check that the operation in question is available (most are plain SSE2,
14334   // but PCMPGTQ and PCMPEQQ have different requirements).
14335   if (VT == MVT::v2i64) {
14336     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14337       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14338
14339       // First cast everything to the right type.
14340       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14341       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14342
14343       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14344       // bits of the inputs before performing those operations. The lower
14345       // compare is always unsigned.
14346       SDValue SB;
14347       if (FlipSigns) {
14348         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14349       } else {
14350         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14351         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14352         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14353                          Sign, Zero, Sign, Zero);
14354       }
14355       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14356       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14357
14358       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14359       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14360       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14361
14362       // Create masks for only the low parts/high parts of the 64 bit integers.
14363       static const int MaskHi[] = { 1, 1, 3, 3 };
14364       static const int MaskLo[] = { 0, 0, 2, 2 };
14365       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14366       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14367       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14368
14369       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14370       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14371
14372       if (Invert)
14373         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14374
14375       return DAG.getBitcast(VT, Result);
14376     }
14377
14378     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14379       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14380       // pcmpeqd + pshufd + pand.
14381       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14382
14383       // First cast everything to the right type.
14384       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14385       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14386
14387       // Do the compare.
14388       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14389
14390       // Make sure the lower and upper halves are both all-ones.
14391       static const int Mask[] = { 1, 0, 3, 2 };
14392       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14393       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14394
14395       if (Invert)
14396         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14397
14398       return DAG.getBitcast(VT, Result);
14399     }
14400   }
14401
14402   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14403   // bits of the inputs before performing those operations.
14404   if (FlipSigns) {
14405     EVT EltVT = VT.getVectorElementType();
14406     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14407                                  VT);
14408     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14409     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14410   }
14411
14412   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14413
14414   // If the logical-not of the result is required, perform that now.
14415   if (Invert)
14416     Result = DAG.getNOT(dl, Result, VT);
14417
14418   if (MinMax)
14419     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14420
14421   if (Subus)
14422     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14423                          getZeroVector(VT, Subtarget, DAG, dl));
14424
14425   return Result;
14426 }
14427
14428 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14429
14430   MVT VT = Op.getSimpleValueType();
14431
14432   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14433
14434   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14435          && "SetCC type must be 8-bit or 1-bit integer");
14436   SDValue Op0 = Op.getOperand(0);
14437   SDValue Op1 = Op.getOperand(1);
14438   SDLoc dl(Op);
14439   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14440
14441   // Optimize to BT if possible.
14442   // Lower (X & (1 << N)) == 0 to BT(X, N).
14443   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14444   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14445   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14446       Op1.getOpcode() == ISD::Constant &&
14447       cast<ConstantSDNode>(Op1)->isNullValue() &&
14448       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14449     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14450     if (NewSetCC.getNode()) {
14451       if (VT == MVT::i1)
14452         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14453       return NewSetCC;
14454     }
14455   }
14456
14457   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14458   // these.
14459   if (Op1.getOpcode() == ISD::Constant &&
14460       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14461        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14462       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14463
14464     // If the input is a setcc, then reuse the input setcc or use a new one with
14465     // the inverted condition.
14466     if (Op0.getOpcode() == X86ISD::SETCC) {
14467       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14468       bool Invert = (CC == ISD::SETNE) ^
14469         cast<ConstantSDNode>(Op1)->isNullValue();
14470       if (!Invert)
14471         return Op0;
14472
14473       CCode = X86::GetOppositeBranchCondition(CCode);
14474       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14475                                   DAG.getConstant(CCode, dl, MVT::i8),
14476                                   Op0.getOperand(1));
14477       if (VT == MVT::i1)
14478         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14479       return SetCC;
14480     }
14481   }
14482   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14483       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14484       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14485
14486     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14487     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14488   }
14489
14490   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14491   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14492   if (X86CC == X86::COND_INVALID)
14493     return SDValue();
14494
14495   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14496   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14497   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14498                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14499   if (VT == MVT::i1)
14500     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14501   return SetCC;
14502 }
14503
14504 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14505 static bool isX86LogicalCmp(SDValue Op) {
14506   unsigned Opc = Op.getNode()->getOpcode();
14507   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14508       Opc == X86ISD::SAHF)
14509     return true;
14510   if (Op.getResNo() == 1 &&
14511       (Opc == X86ISD::ADD ||
14512        Opc == X86ISD::SUB ||
14513        Opc == X86ISD::ADC ||
14514        Opc == X86ISD::SBB ||
14515        Opc == X86ISD::SMUL ||
14516        Opc == X86ISD::UMUL ||
14517        Opc == X86ISD::INC ||
14518        Opc == X86ISD::DEC ||
14519        Opc == X86ISD::OR ||
14520        Opc == X86ISD::XOR ||
14521        Opc == X86ISD::AND))
14522     return true;
14523
14524   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14525     return true;
14526
14527   return false;
14528 }
14529
14530 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14531   if (V.getOpcode() != ISD::TRUNCATE)
14532     return false;
14533
14534   SDValue VOp0 = V.getOperand(0);
14535   unsigned InBits = VOp0.getValueSizeInBits();
14536   unsigned Bits = V.getValueSizeInBits();
14537   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14538 }
14539
14540 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14541   bool addTest = true;
14542   SDValue Cond  = Op.getOperand(0);
14543   SDValue Op1 = Op.getOperand(1);
14544   SDValue Op2 = Op.getOperand(2);
14545   SDLoc DL(Op);
14546   EVT VT = Op1.getValueType();
14547   SDValue CC;
14548
14549   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14550   // are available or VBLENDV if AVX is available.
14551   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14552   if (Cond.getOpcode() == ISD::SETCC &&
14553       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14554        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14555       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14556     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14557     int SSECC = translateX86FSETCC(
14558         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14559
14560     if (SSECC != 8) {
14561       if (Subtarget->hasAVX512()) {
14562         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14563                                   DAG.getConstant(SSECC, DL, MVT::i8));
14564         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14565       }
14566
14567       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14568                                 DAG.getConstant(SSECC, DL, MVT::i8));
14569
14570       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14571       // of 3 logic instructions for size savings and potentially speed.
14572       // Unfortunately, there is no scalar form of VBLENDV.
14573
14574       // If either operand is a constant, don't try this. We can expect to
14575       // optimize away at least one of the logic instructions later in that
14576       // case, so that sequence would be faster than a variable blend.
14577
14578       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14579       // uses XMM0 as the selection register. That may need just as many
14580       // instructions as the AND/ANDN/OR sequence due to register moves, so
14581       // don't bother.
14582
14583       if (Subtarget->hasAVX() &&
14584           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14585
14586         // Convert to vectors, do a VSELECT, and convert back to scalar.
14587         // All of the conversions should be optimized away.
14588
14589         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14590         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14591         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14592         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14593
14594         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14595         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14596
14597         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14598
14599         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14600                            VSel, DAG.getIntPtrConstant(0, DL));
14601       }
14602       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14603       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14604       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14605     }
14606   }
14607
14608   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14609     SDValue Op1Scalar;
14610     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14611       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14612     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14613       Op1Scalar = Op1.getOperand(0);
14614     SDValue Op2Scalar;
14615     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14616       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14617     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14618       Op2Scalar = Op2.getOperand(0);
14619     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14620       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14621                                       Op1Scalar.getValueType(),
14622                                       Cond, Op1Scalar, Op2Scalar);
14623       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14624         return DAG.getBitcast(VT, newSelect);
14625       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14626       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14627                          DAG.getIntPtrConstant(0, DL));
14628     }
14629   }
14630
14631   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14632     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14633     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14634                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14635     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14636                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14637     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14638                                     Cond, Op1, Op2);
14639     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14640   }
14641
14642   if (Cond.getOpcode() == ISD::SETCC) {
14643     SDValue NewCond = LowerSETCC(Cond, DAG);
14644     if (NewCond.getNode())
14645       Cond = NewCond;
14646   }
14647
14648   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14649   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14650   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14651   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14652   if (Cond.getOpcode() == X86ISD::SETCC &&
14653       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14654       isZero(Cond.getOperand(1).getOperand(1))) {
14655     SDValue Cmp = Cond.getOperand(1);
14656
14657     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14658
14659     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14660         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14661       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14662
14663       SDValue CmpOp0 = Cmp.getOperand(0);
14664       // Apply further optimizations for special cases
14665       // (select (x != 0), -1, 0) -> neg & sbb
14666       // (select (x == 0), 0, -1) -> neg & sbb
14667       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14668         if (YC->isNullValue() &&
14669             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14670           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14671           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14672                                     DAG.getConstant(0, DL,
14673                                                     CmpOp0.getValueType()),
14674                                     CmpOp0);
14675           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14676                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14677                                     SDValue(Neg.getNode(), 1));
14678           return Res;
14679         }
14680
14681       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14682                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14683       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14684
14685       SDValue Res =   // Res = 0 or -1.
14686         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14687                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14688
14689       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14690         Res = DAG.getNOT(DL, Res, Res.getValueType());
14691
14692       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14693       if (!N2C || !N2C->isNullValue())
14694         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14695       return Res;
14696     }
14697   }
14698
14699   // Look past (and (setcc_carry (cmp ...)), 1).
14700   if (Cond.getOpcode() == ISD::AND &&
14701       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14702     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14703     if (C && C->getAPIntValue() == 1)
14704       Cond = Cond.getOperand(0);
14705   }
14706
14707   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14708   // setting operand in place of the X86ISD::SETCC.
14709   unsigned CondOpcode = Cond.getOpcode();
14710   if (CondOpcode == X86ISD::SETCC ||
14711       CondOpcode == X86ISD::SETCC_CARRY) {
14712     CC = Cond.getOperand(0);
14713
14714     SDValue Cmp = Cond.getOperand(1);
14715     unsigned Opc = Cmp.getOpcode();
14716     MVT VT = Op.getSimpleValueType();
14717
14718     bool IllegalFPCMov = false;
14719     if (VT.isFloatingPoint() && !VT.isVector() &&
14720         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14721       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14722
14723     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14724         Opc == X86ISD::BT) { // FIXME
14725       Cond = Cmp;
14726       addTest = false;
14727     }
14728   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14729              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14730              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14731               Cond.getOperand(0).getValueType() != MVT::i8)) {
14732     SDValue LHS = Cond.getOperand(0);
14733     SDValue RHS = Cond.getOperand(1);
14734     unsigned X86Opcode;
14735     unsigned X86Cond;
14736     SDVTList VTs;
14737     switch (CondOpcode) {
14738     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14739     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14740     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14741     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14742     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14743     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14744     default: llvm_unreachable("unexpected overflowing operator");
14745     }
14746     if (CondOpcode == ISD::UMULO)
14747       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14748                           MVT::i32);
14749     else
14750       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14751
14752     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14753
14754     if (CondOpcode == ISD::UMULO)
14755       Cond = X86Op.getValue(2);
14756     else
14757       Cond = X86Op.getValue(1);
14758
14759     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14760     addTest = false;
14761   }
14762
14763   if (addTest) {
14764     // Look past the truncate if the high bits are known zero.
14765     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14766       Cond = Cond.getOperand(0);
14767
14768     // We know the result of AND is compared against zero. Try to match
14769     // it to BT.
14770     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14771       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14772       if (NewSetCC.getNode()) {
14773         CC = NewSetCC.getOperand(0);
14774         Cond = NewSetCC.getOperand(1);
14775         addTest = false;
14776       }
14777     }
14778   }
14779
14780   if (addTest) {
14781     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14782     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14783   }
14784
14785   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14786   // a <  b ?  0 : -1 -> RES = setcc_carry
14787   // a >= b ? -1 :  0 -> RES = setcc_carry
14788   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14789   if (Cond.getOpcode() == X86ISD::SUB) {
14790     Cond = ConvertCmpIfNecessary(Cond, DAG);
14791     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14792
14793     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14794         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14795       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14796                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14797                                 Cond);
14798       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14799         return DAG.getNOT(DL, Res, Res.getValueType());
14800       return Res;
14801     }
14802   }
14803
14804   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14805   // widen the cmov and push the truncate through. This avoids introducing a new
14806   // branch during isel and doesn't add any extensions.
14807   if (Op.getValueType() == MVT::i8 &&
14808       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14809     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14810     if (T1.getValueType() == T2.getValueType() &&
14811         // Blacklist CopyFromReg to avoid partial register stalls.
14812         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14813       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14814       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14815       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14816     }
14817   }
14818
14819   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14820   // condition is true.
14821   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14822   SDValue Ops[] = { Op2, Op1, CC, Cond };
14823   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14824 }
14825
14826 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14827                                        const X86Subtarget *Subtarget,
14828                                        SelectionDAG &DAG) {
14829   MVT VT = Op->getSimpleValueType(0);
14830   SDValue In = Op->getOperand(0);
14831   MVT InVT = In.getSimpleValueType();
14832   MVT VTElt = VT.getVectorElementType();
14833   MVT InVTElt = InVT.getVectorElementType();
14834   SDLoc dl(Op);
14835
14836   // SKX processor
14837   if ((InVTElt == MVT::i1) &&
14838       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14839         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14840
14841        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14842         VTElt.getSizeInBits() <= 16)) ||
14843
14844        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14845         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14846
14847        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14848         VTElt.getSizeInBits() >= 32))))
14849     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14850
14851   unsigned int NumElts = VT.getVectorNumElements();
14852
14853   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14854     return SDValue();
14855
14856   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14857     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14858       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14859     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14860   }
14861
14862   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14863   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14864   SDValue NegOne =
14865    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14866                    ExtVT);
14867   SDValue Zero =
14868    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14869
14870   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14871   if (VT.is512BitVector())
14872     return V;
14873   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14874 }
14875
14876 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14877                                              const X86Subtarget *Subtarget,
14878                                              SelectionDAG &DAG) {
14879   SDValue In = Op->getOperand(0);
14880   MVT VT = Op->getSimpleValueType(0);
14881   MVT InVT = In.getSimpleValueType();
14882   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14883
14884   MVT InSVT = InVT.getScalarType();
14885   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14886
14887   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14888     return SDValue();
14889   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14890     return SDValue();
14891
14892   SDLoc dl(Op);
14893
14894   // SSE41 targets can use the pmovsx* instructions directly.
14895   if (Subtarget->hasSSE41())
14896     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14897
14898   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14899   SDValue Curr = In;
14900   MVT CurrVT = InVT;
14901
14902   // As SRAI is only available on i16/i32 types, we expand only up to i32
14903   // and handle i64 separately.
14904   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14905     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14906     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14907     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14908     Curr = DAG.getBitcast(CurrVT, Curr);
14909   }
14910
14911   SDValue SignExt = Curr;
14912   if (CurrVT != InVT) {
14913     unsigned SignExtShift =
14914         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14915     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14916                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14917   }
14918
14919   if (CurrVT == VT)
14920     return SignExt;
14921
14922   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14923     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14924                                DAG.getConstant(31, dl, MVT::i8));
14925     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14926     return DAG.getBitcast(VT, Ext);
14927   }
14928
14929   return SDValue();
14930 }
14931
14932 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14933                                 SelectionDAG &DAG) {
14934   MVT VT = Op->getSimpleValueType(0);
14935   SDValue In = Op->getOperand(0);
14936   MVT InVT = In.getSimpleValueType();
14937   SDLoc dl(Op);
14938
14939   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14940     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14941
14942   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14943       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14944       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14945     return SDValue();
14946
14947   if (Subtarget->hasInt256())
14948     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14949
14950   // Optimize vectors in AVX mode
14951   // Sign extend  v8i16 to v8i32 and
14952   //              v4i32 to v4i64
14953   //
14954   // Divide input vector into two parts
14955   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14956   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14957   // concat the vectors to original VT
14958
14959   unsigned NumElems = InVT.getVectorNumElements();
14960   SDValue Undef = DAG.getUNDEF(InVT);
14961
14962   SmallVector<int,8> ShufMask1(NumElems, -1);
14963   for (unsigned i = 0; i != NumElems/2; ++i)
14964     ShufMask1[i] = i;
14965
14966   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14967
14968   SmallVector<int,8> ShufMask2(NumElems, -1);
14969   for (unsigned i = 0; i != NumElems/2; ++i)
14970     ShufMask2[i] = i + NumElems/2;
14971
14972   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14973
14974   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14975                                 VT.getVectorNumElements()/2);
14976
14977   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14978   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14979
14980   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14981 }
14982
14983 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14984 // may emit an illegal shuffle but the expansion is still better than scalar
14985 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14986 // we'll emit a shuffle and a arithmetic shift.
14987 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14988 // TODO: It is possible to support ZExt by zeroing the undef values during
14989 // the shuffle phase or after the shuffle.
14990 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14991                                  SelectionDAG &DAG) {
14992   MVT RegVT = Op.getSimpleValueType();
14993   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14994   assert(RegVT.isInteger() &&
14995          "We only custom lower integer vector sext loads.");
14996
14997   // Nothing useful we can do without SSE2 shuffles.
14998   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14999
15000   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15001   SDLoc dl(Ld);
15002   EVT MemVT = Ld->getMemoryVT();
15003   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15004   unsigned RegSz = RegVT.getSizeInBits();
15005
15006   ISD::LoadExtType Ext = Ld->getExtensionType();
15007
15008   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15009          && "Only anyext and sext are currently implemented.");
15010   assert(MemVT != RegVT && "Cannot extend to the same type");
15011   assert(MemVT.isVector() && "Must load a vector from memory");
15012
15013   unsigned NumElems = RegVT.getVectorNumElements();
15014   unsigned MemSz = MemVT.getSizeInBits();
15015   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15016
15017   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15018     // The only way in which we have a legal 256-bit vector result but not the
15019     // integer 256-bit operations needed to directly lower a sextload is if we
15020     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15021     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15022     // correctly legalized. We do this late to allow the canonical form of
15023     // sextload to persist throughout the rest of the DAG combiner -- it wants
15024     // to fold together any extensions it can, and so will fuse a sign_extend
15025     // of an sextload into a sextload targeting a wider value.
15026     SDValue Load;
15027     if (MemSz == 128) {
15028       // Just switch this to a normal load.
15029       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15030                                        "it must be a legal 128-bit vector "
15031                                        "type!");
15032       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15033                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15034                   Ld->isInvariant(), Ld->getAlignment());
15035     } else {
15036       assert(MemSz < 128 &&
15037              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15038       // Do an sext load to a 128-bit vector type. We want to use the same
15039       // number of elements, but elements half as wide. This will end up being
15040       // recursively lowered by this routine, but will succeed as we definitely
15041       // have all the necessary features if we're using AVX1.
15042       EVT HalfEltVT =
15043           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15044       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15045       Load =
15046           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15047                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15048                          Ld->isNonTemporal(), Ld->isInvariant(),
15049                          Ld->getAlignment());
15050     }
15051
15052     // Replace chain users with the new chain.
15053     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15054     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15055
15056     // Finally, do a normal sign-extend to the desired register.
15057     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15058   }
15059
15060   // All sizes must be a power of two.
15061   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15062          "Non-power-of-two elements are not custom lowered!");
15063
15064   // Attempt to load the original value using scalar loads.
15065   // Find the largest scalar type that divides the total loaded size.
15066   MVT SclrLoadTy = MVT::i8;
15067   for (MVT Tp : MVT::integer_valuetypes()) {
15068     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15069       SclrLoadTy = Tp;
15070     }
15071   }
15072
15073   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15074   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15075       (64 <= MemSz))
15076     SclrLoadTy = MVT::f64;
15077
15078   // Calculate the number of scalar loads that we need to perform
15079   // in order to load our vector from memory.
15080   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15081
15082   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15083          "Can only lower sext loads with a single scalar load!");
15084
15085   unsigned loadRegZize = RegSz;
15086   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15087     loadRegZize = 128;
15088
15089   // Represent our vector as a sequence of elements which are the
15090   // largest scalar that we can load.
15091   EVT LoadUnitVecVT = EVT::getVectorVT(
15092       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15093
15094   // Represent the data using the same element type that is stored in
15095   // memory. In practice, we ''widen'' MemVT.
15096   EVT WideVecVT =
15097       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15098                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15099
15100   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15101          "Invalid vector type");
15102
15103   // We can't shuffle using an illegal type.
15104   assert(TLI.isTypeLegal(WideVecVT) &&
15105          "We only lower types that form legal widened vector types");
15106
15107   SmallVector<SDValue, 8> Chains;
15108   SDValue Ptr = Ld->getBasePtr();
15109   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15110                                       TLI.getPointerTy(DAG.getDataLayout()));
15111   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15112
15113   for (unsigned i = 0; i < NumLoads; ++i) {
15114     // Perform a single load.
15115     SDValue ScalarLoad =
15116         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15117                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15118                     Ld->getAlignment());
15119     Chains.push_back(ScalarLoad.getValue(1));
15120     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15121     // another round of DAGCombining.
15122     if (i == 0)
15123       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15124     else
15125       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15126                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15127
15128     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15129   }
15130
15131   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15132
15133   // Bitcast the loaded value to a vector of the original element type, in
15134   // the size of the target vector type.
15135   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15136   unsigned SizeRatio = RegSz / MemSz;
15137
15138   if (Ext == ISD::SEXTLOAD) {
15139     // If we have SSE4.1, we can directly emit a VSEXT node.
15140     if (Subtarget->hasSSE41()) {
15141       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15142       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15143       return Sext;
15144     }
15145
15146     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15147     // lanes.
15148     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15149            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15150
15151     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15152     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15153     return Shuff;
15154   }
15155
15156   // Redistribute the loaded elements into the different locations.
15157   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15158   for (unsigned i = 0; i != NumElems; ++i)
15159     ShuffleVec[i * SizeRatio] = i;
15160
15161   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15162                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15163
15164   // Bitcast to the requested type.
15165   Shuff = DAG.getBitcast(RegVT, Shuff);
15166   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15167   return Shuff;
15168 }
15169
15170 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15171 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15172 // from the AND / OR.
15173 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15174   Opc = Op.getOpcode();
15175   if (Opc != ISD::OR && Opc != ISD::AND)
15176     return false;
15177   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15178           Op.getOperand(0).hasOneUse() &&
15179           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15180           Op.getOperand(1).hasOneUse());
15181 }
15182
15183 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15184 // 1 and that the SETCC node has a single use.
15185 static bool isXor1OfSetCC(SDValue Op) {
15186   if (Op.getOpcode() != ISD::XOR)
15187     return false;
15188   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15189   if (N1C && N1C->getAPIntValue() == 1) {
15190     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15191       Op.getOperand(0).hasOneUse();
15192   }
15193   return false;
15194 }
15195
15196 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15197   bool addTest = true;
15198   SDValue Chain = Op.getOperand(0);
15199   SDValue Cond  = Op.getOperand(1);
15200   SDValue Dest  = Op.getOperand(2);
15201   SDLoc dl(Op);
15202   SDValue CC;
15203   bool Inverted = false;
15204
15205   if (Cond.getOpcode() == ISD::SETCC) {
15206     // Check for setcc([su]{add,sub,mul}o == 0).
15207     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15208         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15209         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15210         Cond.getOperand(0).getResNo() == 1 &&
15211         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15212          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15213          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15214          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15215          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15216          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15217       Inverted = true;
15218       Cond = Cond.getOperand(0);
15219     } else {
15220       SDValue NewCond = LowerSETCC(Cond, DAG);
15221       if (NewCond.getNode())
15222         Cond = NewCond;
15223     }
15224   }
15225 #if 0
15226   // FIXME: LowerXALUO doesn't handle these!!
15227   else if (Cond.getOpcode() == X86ISD::ADD  ||
15228            Cond.getOpcode() == X86ISD::SUB  ||
15229            Cond.getOpcode() == X86ISD::SMUL ||
15230            Cond.getOpcode() == X86ISD::UMUL)
15231     Cond = LowerXALUO(Cond, DAG);
15232 #endif
15233
15234   // Look pass (and (setcc_carry (cmp ...)), 1).
15235   if (Cond.getOpcode() == ISD::AND &&
15236       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15237     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15238     if (C && C->getAPIntValue() == 1)
15239       Cond = Cond.getOperand(0);
15240   }
15241
15242   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15243   // setting operand in place of the X86ISD::SETCC.
15244   unsigned CondOpcode = Cond.getOpcode();
15245   if (CondOpcode == X86ISD::SETCC ||
15246       CondOpcode == X86ISD::SETCC_CARRY) {
15247     CC = Cond.getOperand(0);
15248
15249     SDValue Cmp = Cond.getOperand(1);
15250     unsigned Opc = Cmp.getOpcode();
15251     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15252     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15253       Cond = Cmp;
15254       addTest = false;
15255     } else {
15256       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15257       default: break;
15258       case X86::COND_O:
15259       case X86::COND_B:
15260         // These can only come from an arithmetic instruction with overflow,
15261         // e.g. SADDO, UADDO.
15262         Cond = Cond.getNode()->getOperand(1);
15263         addTest = false;
15264         break;
15265       }
15266     }
15267   }
15268   CondOpcode = Cond.getOpcode();
15269   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15270       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15271       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15272        Cond.getOperand(0).getValueType() != MVT::i8)) {
15273     SDValue LHS = Cond.getOperand(0);
15274     SDValue RHS = Cond.getOperand(1);
15275     unsigned X86Opcode;
15276     unsigned X86Cond;
15277     SDVTList VTs;
15278     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15279     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15280     // X86ISD::INC).
15281     switch (CondOpcode) {
15282     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15283     case ISD::SADDO:
15284       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15285         if (C->isOne()) {
15286           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15287           break;
15288         }
15289       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15290     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15291     case ISD::SSUBO:
15292       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15293         if (C->isOne()) {
15294           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15295           break;
15296         }
15297       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15298     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15299     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15300     default: llvm_unreachable("unexpected overflowing operator");
15301     }
15302     if (Inverted)
15303       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15304     if (CondOpcode == ISD::UMULO)
15305       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15306                           MVT::i32);
15307     else
15308       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15309
15310     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15311
15312     if (CondOpcode == ISD::UMULO)
15313       Cond = X86Op.getValue(2);
15314     else
15315       Cond = X86Op.getValue(1);
15316
15317     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15318     addTest = false;
15319   } else {
15320     unsigned CondOpc;
15321     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15322       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15323       if (CondOpc == ISD::OR) {
15324         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15325         // two branches instead of an explicit OR instruction with a
15326         // separate test.
15327         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15328             isX86LogicalCmp(Cmp)) {
15329           CC = Cond.getOperand(0).getOperand(0);
15330           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15331                               Chain, Dest, CC, Cmp);
15332           CC = Cond.getOperand(1).getOperand(0);
15333           Cond = Cmp;
15334           addTest = false;
15335         }
15336       } else { // ISD::AND
15337         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15338         // two branches instead of an explicit AND instruction with a
15339         // separate test. However, we only do this if this block doesn't
15340         // have a fall-through edge, because this requires an explicit
15341         // jmp when the condition is false.
15342         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15343             isX86LogicalCmp(Cmp) &&
15344             Op.getNode()->hasOneUse()) {
15345           X86::CondCode CCode =
15346             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15347           CCode = X86::GetOppositeBranchCondition(CCode);
15348           CC = DAG.getConstant(CCode, dl, MVT::i8);
15349           SDNode *User = *Op.getNode()->use_begin();
15350           // Look for an unconditional branch following this conditional branch.
15351           // We need this because we need to reverse the successors in order
15352           // to implement FCMP_OEQ.
15353           if (User->getOpcode() == ISD::BR) {
15354             SDValue FalseBB = User->getOperand(1);
15355             SDNode *NewBR =
15356               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15357             assert(NewBR == User);
15358             (void)NewBR;
15359             Dest = FalseBB;
15360
15361             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15362                                 Chain, Dest, CC, Cmp);
15363             X86::CondCode CCode =
15364               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15365             CCode = X86::GetOppositeBranchCondition(CCode);
15366             CC = DAG.getConstant(CCode, dl, MVT::i8);
15367             Cond = Cmp;
15368             addTest = false;
15369           }
15370         }
15371       }
15372     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15373       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15374       // It should be transformed during dag combiner except when the condition
15375       // is set by a arithmetics with overflow node.
15376       X86::CondCode CCode =
15377         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15378       CCode = X86::GetOppositeBranchCondition(CCode);
15379       CC = DAG.getConstant(CCode, dl, MVT::i8);
15380       Cond = Cond.getOperand(0).getOperand(1);
15381       addTest = false;
15382     } else if (Cond.getOpcode() == ISD::SETCC &&
15383                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15384       // For FCMP_OEQ, we can emit
15385       // two branches instead of an explicit AND instruction with a
15386       // separate test. However, we only do this if this block doesn't
15387       // have a fall-through edge, because this requires an explicit
15388       // jmp when the condition is false.
15389       if (Op.getNode()->hasOneUse()) {
15390         SDNode *User = *Op.getNode()->use_begin();
15391         // Look for an unconditional branch following this conditional branch.
15392         // We need this because we need to reverse the successors in order
15393         // to implement FCMP_OEQ.
15394         if (User->getOpcode() == ISD::BR) {
15395           SDValue FalseBB = User->getOperand(1);
15396           SDNode *NewBR =
15397             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15398           assert(NewBR == User);
15399           (void)NewBR;
15400           Dest = FalseBB;
15401
15402           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15403                                     Cond.getOperand(0), Cond.getOperand(1));
15404           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15405           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15406           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15407                               Chain, Dest, CC, Cmp);
15408           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15409           Cond = Cmp;
15410           addTest = false;
15411         }
15412       }
15413     } else if (Cond.getOpcode() == ISD::SETCC &&
15414                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15415       // For FCMP_UNE, we can emit
15416       // two branches instead of an explicit AND instruction with a
15417       // separate test. However, we only do this if this block doesn't
15418       // have a fall-through edge, because this requires an explicit
15419       // jmp when the condition is false.
15420       if (Op.getNode()->hasOneUse()) {
15421         SDNode *User = *Op.getNode()->use_begin();
15422         // Look for an unconditional branch following this conditional branch.
15423         // We need this because we need to reverse the successors in order
15424         // to implement FCMP_UNE.
15425         if (User->getOpcode() == ISD::BR) {
15426           SDValue FalseBB = User->getOperand(1);
15427           SDNode *NewBR =
15428             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15429           assert(NewBR == User);
15430           (void)NewBR;
15431
15432           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15433                                     Cond.getOperand(0), Cond.getOperand(1));
15434           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15435           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15436           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15437                               Chain, Dest, CC, Cmp);
15438           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15439           Cond = Cmp;
15440           addTest = false;
15441           Dest = FalseBB;
15442         }
15443       }
15444     }
15445   }
15446
15447   if (addTest) {
15448     // Look pass the truncate if the high bits are known zero.
15449     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15450         Cond = Cond.getOperand(0);
15451
15452     // We know the result of AND is compared against zero. Try to match
15453     // it to BT.
15454     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15455       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15456       if (NewSetCC.getNode()) {
15457         CC = NewSetCC.getOperand(0);
15458         Cond = NewSetCC.getOperand(1);
15459         addTest = false;
15460       }
15461     }
15462   }
15463
15464   if (addTest) {
15465     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15466     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15467     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15468   }
15469   Cond = ConvertCmpIfNecessary(Cond, DAG);
15470   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15471                      Chain, Dest, CC, Cond);
15472 }
15473
15474 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15475 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15476 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15477 // that the guard pages used by the OS virtual memory manager are allocated in
15478 // correct sequence.
15479 SDValue
15480 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15481                                            SelectionDAG &DAG) const {
15482   MachineFunction &MF = DAG.getMachineFunction();
15483   bool SplitStack = MF.shouldSplitStack();
15484   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15485                SplitStack;
15486   SDLoc dl(Op);
15487
15488   if (!Lower) {
15489     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15490     SDNode* Node = Op.getNode();
15491
15492     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15493     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15494         " not tell us which reg is the stack pointer!");
15495     EVT VT = Node->getValueType(0);
15496     SDValue Tmp1 = SDValue(Node, 0);
15497     SDValue Tmp2 = SDValue(Node, 1);
15498     SDValue Tmp3 = Node->getOperand(2);
15499     SDValue Chain = Tmp1.getOperand(0);
15500
15501     // Chain the dynamic stack allocation so that it doesn't modify the stack
15502     // pointer when other instructions are using the stack.
15503     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15504         SDLoc(Node));
15505
15506     SDValue Size = Tmp2.getOperand(1);
15507     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15508     Chain = SP.getValue(1);
15509     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15510     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15511     unsigned StackAlign = TFI.getStackAlignment();
15512     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15513     if (Align > StackAlign)
15514       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15515           DAG.getConstant(-(uint64_t)Align, dl, VT));
15516     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15517
15518     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15519         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15520         SDLoc(Node));
15521
15522     SDValue Ops[2] = { Tmp1, Tmp2 };
15523     return DAG.getMergeValues(Ops, dl);
15524   }
15525
15526   // Get the inputs.
15527   SDValue Chain = Op.getOperand(0);
15528   SDValue Size  = Op.getOperand(1);
15529   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15530   EVT VT = Op.getNode()->getValueType(0);
15531
15532   bool Is64Bit = Subtarget->is64Bit();
15533   MVT SPTy = getPointerTy(DAG.getDataLayout());
15534
15535   if (SplitStack) {
15536     MachineRegisterInfo &MRI = MF.getRegInfo();
15537
15538     if (Is64Bit) {
15539       // The 64 bit implementation of segmented stacks needs to clobber both r10
15540       // r11. This makes it impossible to use it along with nested parameters.
15541       const Function *F = MF.getFunction();
15542
15543       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15544            I != E; ++I)
15545         if (I->hasNestAttr())
15546           report_fatal_error("Cannot use segmented stacks with functions that "
15547                              "have nested arguments.");
15548     }
15549
15550     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15551     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15552     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15553     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15554                                 DAG.getRegister(Vreg, SPTy));
15555     SDValue Ops1[2] = { Value, Chain };
15556     return DAG.getMergeValues(Ops1, dl);
15557   } else {
15558     SDValue Flag;
15559     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15560
15561     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15562     Flag = Chain.getValue(1);
15563     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15564
15565     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15566
15567     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15568     unsigned SPReg = RegInfo->getStackRegister();
15569     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15570     Chain = SP.getValue(1);
15571
15572     if (Align) {
15573       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15574                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15575       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15576     }
15577
15578     SDValue Ops1[2] = { SP, Chain };
15579     return DAG.getMergeValues(Ops1, dl);
15580   }
15581 }
15582
15583 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15584   MachineFunction &MF = DAG.getMachineFunction();
15585   auto PtrVT = getPointerTy(MF.getDataLayout());
15586   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15587
15588   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15589   SDLoc DL(Op);
15590
15591   if (!Subtarget->is64Bit() ||
15592       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15593     // vastart just stores the address of the VarArgsFrameIndex slot into the
15594     // memory location argument.
15595     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15596     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15597                         MachinePointerInfo(SV), false, false, 0);
15598   }
15599
15600   // __va_list_tag:
15601   //   gp_offset         (0 - 6 * 8)
15602   //   fp_offset         (48 - 48 + 8 * 16)
15603   //   overflow_arg_area (point to parameters coming in memory).
15604   //   reg_save_area
15605   SmallVector<SDValue, 8> MemOps;
15606   SDValue FIN = Op.getOperand(1);
15607   // Store gp_offset
15608   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15609                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15610                                                DL, MVT::i32),
15611                                FIN, MachinePointerInfo(SV), false, false, 0);
15612   MemOps.push_back(Store);
15613
15614   // Store fp_offset
15615   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15616   Store = DAG.getStore(Op.getOperand(0), DL,
15617                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15618                                        MVT::i32),
15619                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15620   MemOps.push_back(Store);
15621
15622   // Store ptr to overflow_arg_area
15623   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15624   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15625   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15626                        MachinePointerInfo(SV, 8),
15627                        false, false, 0);
15628   MemOps.push_back(Store);
15629
15630   // Store ptr to reg_save_area.
15631   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15632       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15633   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15634   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15635       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15636   MemOps.push_back(Store);
15637   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15638 }
15639
15640 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15641   assert(Subtarget->is64Bit() &&
15642          "LowerVAARG only handles 64-bit va_arg!");
15643   assert(Op.getNode()->getNumOperands() == 4);
15644
15645   MachineFunction &MF = DAG.getMachineFunction();
15646   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15647     // The Win64 ABI uses char* instead of a structure.
15648     return DAG.expandVAArg(Op.getNode());
15649
15650   SDValue Chain = Op.getOperand(0);
15651   SDValue SrcPtr = Op.getOperand(1);
15652   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15653   unsigned Align = Op.getConstantOperandVal(3);
15654   SDLoc dl(Op);
15655
15656   EVT ArgVT = Op.getNode()->getValueType(0);
15657   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15658   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15659   uint8_t ArgMode;
15660
15661   // Decide which area this value should be read from.
15662   // TODO: Implement the AMD64 ABI in its entirety. This simple
15663   // selection mechanism works only for the basic types.
15664   if (ArgVT == MVT::f80) {
15665     llvm_unreachable("va_arg for f80 not yet implemented");
15666   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15667     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15668   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15669     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15670   } else {
15671     llvm_unreachable("Unhandled argument type in LowerVAARG");
15672   }
15673
15674   if (ArgMode == 2) {
15675     // Sanity Check: Make sure using fp_offset makes sense.
15676     assert(!Subtarget->useSoftFloat() &&
15677            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15678            Subtarget->hasSSE1());
15679   }
15680
15681   // Insert VAARG_64 node into the DAG
15682   // VAARG_64 returns two values: Variable Argument Address, Chain
15683   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15684                        DAG.getConstant(ArgMode, dl, MVT::i8),
15685                        DAG.getConstant(Align, dl, MVT::i32)};
15686   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15687   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15688                                           VTs, InstOps, MVT::i64,
15689                                           MachinePointerInfo(SV),
15690                                           /*Align=*/0,
15691                                           /*Volatile=*/false,
15692                                           /*ReadMem=*/true,
15693                                           /*WriteMem=*/true);
15694   Chain = VAARG.getValue(1);
15695
15696   // Load the next argument and return it
15697   return DAG.getLoad(ArgVT, dl,
15698                      Chain,
15699                      VAARG,
15700                      MachinePointerInfo(),
15701                      false, false, false, 0);
15702 }
15703
15704 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15705                            SelectionDAG &DAG) {
15706   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15707   // where a va_list is still an i8*.
15708   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15709   if (Subtarget->isCallingConvWin64(
15710         DAG.getMachineFunction().getFunction()->getCallingConv()))
15711     // Probably a Win64 va_copy.
15712     return DAG.expandVACopy(Op.getNode());
15713
15714   SDValue Chain = Op.getOperand(0);
15715   SDValue DstPtr = Op.getOperand(1);
15716   SDValue SrcPtr = Op.getOperand(2);
15717   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15718   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15719   SDLoc DL(Op);
15720
15721   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15722                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15723                        false, false,
15724                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15725 }
15726
15727 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15728 // amount is a constant. Takes immediate version of shift as input.
15729 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15730                                           SDValue SrcOp, uint64_t ShiftAmt,
15731                                           SelectionDAG &DAG) {
15732   MVT ElementType = VT.getVectorElementType();
15733
15734   // Fold this packed shift into its first operand if ShiftAmt is 0.
15735   if (ShiftAmt == 0)
15736     return SrcOp;
15737
15738   // Check for ShiftAmt >= element width
15739   if (ShiftAmt >= ElementType.getSizeInBits()) {
15740     if (Opc == X86ISD::VSRAI)
15741       ShiftAmt = ElementType.getSizeInBits() - 1;
15742     else
15743       return DAG.getConstant(0, dl, VT);
15744   }
15745
15746   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15747          && "Unknown target vector shift-by-constant node");
15748
15749   // Fold this packed vector shift into a build vector if SrcOp is a
15750   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15751   if (VT == SrcOp.getSimpleValueType() &&
15752       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15753     SmallVector<SDValue, 8> Elts;
15754     unsigned NumElts = SrcOp->getNumOperands();
15755     ConstantSDNode *ND;
15756
15757     switch(Opc) {
15758     default: llvm_unreachable(nullptr);
15759     case X86ISD::VSHLI:
15760       for (unsigned i=0; i!=NumElts; ++i) {
15761         SDValue CurrentOp = SrcOp->getOperand(i);
15762         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15763           Elts.push_back(CurrentOp);
15764           continue;
15765         }
15766         ND = cast<ConstantSDNode>(CurrentOp);
15767         const APInt &C = ND->getAPIntValue();
15768         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15769       }
15770       break;
15771     case X86ISD::VSRLI:
15772       for (unsigned i=0; i!=NumElts; ++i) {
15773         SDValue CurrentOp = SrcOp->getOperand(i);
15774         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15775           Elts.push_back(CurrentOp);
15776           continue;
15777         }
15778         ND = cast<ConstantSDNode>(CurrentOp);
15779         const APInt &C = ND->getAPIntValue();
15780         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15781       }
15782       break;
15783     case X86ISD::VSRAI:
15784       for (unsigned i=0; i!=NumElts; ++i) {
15785         SDValue CurrentOp = SrcOp->getOperand(i);
15786         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15787           Elts.push_back(CurrentOp);
15788           continue;
15789         }
15790         ND = cast<ConstantSDNode>(CurrentOp);
15791         const APInt &C = ND->getAPIntValue();
15792         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15793       }
15794       break;
15795     }
15796
15797     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15798   }
15799
15800   return DAG.getNode(Opc, dl, VT, SrcOp,
15801                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15802 }
15803
15804 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15805 // may or may not be a constant. Takes immediate version of shift as input.
15806 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15807                                    SDValue SrcOp, SDValue ShAmt,
15808                                    SelectionDAG &DAG) {
15809   MVT SVT = ShAmt.getSimpleValueType();
15810   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15811
15812   // Catch shift-by-constant.
15813   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15814     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15815                                       CShAmt->getZExtValue(), DAG);
15816
15817   // Change opcode to non-immediate version
15818   switch (Opc) {
15819     default: llvm_unreachable("Unknown target vector shift node");
15820     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15821     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15822     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15823   }
15824
15825   const X86Subtarget &Subtarget =
15826       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15827   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15828       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15829     // Let the shuffle legalizer expand this shift amount node.
15830     SDValue Op0 = ShAmt.getOperand(0);
15831     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15832     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15833   } else {
15834     // Need to build a vector containing shift amount.
15835     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15836     SmallVector<SDValue, 4> ShOps;
15837     ShOps.push_back(ShAmt);
15838     if (SVT == MVT::i32) {
15839       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15840       ShOps.push_back(DAG.getUNDEF(SVT));
15841     }
15842     ShOps.push_back(DAG.getUNDEF(SVT));
15843
15844     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15845     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15846   }
15847
15848   // The return type has to be a 128-bit type with the same element
15849   // type as the input type.
15850   MVT EltVT = VT.getVectorElementType();
15851   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15852
15853   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15854   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15855 }
15856
15857 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15858 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15859 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15860 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15861                                     SDValue PreservedSrc,
15862                                     const X86Subtarget *Subtarget,
15863                                     SelectionDAG &DAG) {
15864     EVT VT = Op.getValueType();
15865     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15866                                   MVT::i1, VT.getVectorNumElements());
15867     SDValue VMask = SDValue();
15868     unsigned OpcodeSelect = ISD::VSELECT;
15869     SDLoc dl(Op);
15870
15871     assert(MaskVT.isSimple() && "invalid mask type");
15872
15873     if (isAllOnes(Mask))
15874       return Op;
15875
15876     if (MaskVT.bitsGT(Mask.getValueType())) {
15877       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15878                                          MaskVT.getSizeInBits());
15879       VMask = DAG.getBitcast(MaskVT,
15880                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15881     } else {
15882       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15883                                        Mask.getValueType().getSizeInBits());
15884       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15885       // are extracted by EXTRACT_SUBVECTOR.
15886       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15887                           DAG.getBitcast(BitcastVT, Mask),
15888                           DAG.getIntPtrConstant(0, dl));
15889     }
15890
15891     switch (Op.getOpcode()) {
15892       default: break;
15893       case X86ISD::PCMPEQM:
15894       case X86ISD::PCMPGTM:
15895       case X86ISD::CMPM:
15896       case X86ISD::CMPMU:
15897         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15898       case X86ISD::VFPCLASS:
15899         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15900       case X86ISD::VTRUNC:
15901       case X86ISD::VTRUNCS:
15902       case X86ISD::VTRUNCUS:
15903         // We can't use ISD::VSELECT here because it is not always "Legal"
15904         // for the destination type. For example vpmovqb require only AVX512
15905         // and vselect that can operate on byte element type require BWI
15906         OpcodeSelect = X86ISD::SELECT;
15907         break;
15908     }
15909     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15910       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15911     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15912 }
15913
15914 /// \brief Creates an SDNode for a predicated scalar operation.
15915 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15916 /// The mask is coming as MVT::i8 and it should be truncated
15917 /// to MVT::i1 while lowering masking intrinsics.
15918 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15919 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15920 /// for a scalar instruction.
15921 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15922                                     SDValue PreservedSrc,
15923                                     const X86Subtarget *Subtarget,
15924                                     SelectionDAG &DAG) {
15925   if (isAllOnes(Mask))
15926     return Op;
15927
15928   EVT VT = Op.getValueType();
15929   SDLoc dl(Op);
15930   // The mask should be of type MVT::i1
15931   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15932
15933   if (Op.getOpcode() == X86ISD::FSETCC)
15934     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15935   if (Op.getOpcode() == X86ISD::VFPCLASS)
15936     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
15937
15938   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15939     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15940   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15941 }
15942
15943 static int getSEHRegistrationNodeSize(const Function *Fn) {
15944   if (!Fn->hasPersonalityFn())
15945     report_fatal_error(
15946         "querying registration node size for function without personality");
15947   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15948   // WinEHStatePass for the full struct definition.
15949   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15950   case EHPersonality::MSVC_X86SEH: return 24;
15951   case EHPersonality::MSVC_CXX: return 16;
15952   default: break;
15953   }
15954   report_fatal_error("can only recover FP for MSVC EH personality functions");
15955 }
15956
15957 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15958 /// function or when returning to a parent frame after catching an exception, we
15959 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15960 /// Here's the math:
15961 ///   RegNodeBase = EntryEBP - RegNodeSize
15962 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15963 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15964 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15965 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15966                                    SDValue EntryEBP) {
15967   MachineFunction &MF = DAG.getMachineFunction();
15968   SDLoc dl;
15969
15970   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15971   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
15972
15973   // It's possible that the parent function no longer has a personality function
15974   // if the exceptional code was optimized away, in which case we just return
15975   // the incoming EBP.
15976   if (!Fn->hasPersonalityFn())
15977     return EntryEBP;
15978
15979   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
15980
15981   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
15982   // registration.
15983   MCSymbol *OffsetSym =
15984       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
15985           GlobalValue::getRealLinkageName(Fn->getName()));
15986   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
15987   SDValue RegNodeFrameOffset =
15988       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
15989
15990   // RegNodeBase = EntryEBP - RegNodeSize
15991   // ParentFP = RegNodeBase - RegNodeFrameOffset
15992   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
15993                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
15994   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
15995 }
15996
15997 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15998                                        SelectionDAG &DAG) {
15999   SDLoc dl(Op);
16000   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16001   EVT VT = Op.getValueType();
16002   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16003   if (IntrData) {
16004     switch(IntrData->Type) {
16005     case INTR_TYPE_1OP:
16006       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16007     case INTR_TYPE_2OP:
16008       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16009         Op.getOperand(2));
16010     case INTR_TYPE_2OP_IMM8:
16011       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16012                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16013     case INTR_TYPE_3OP:
16014       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16015         Op.getOperand(2), Op.getOperand(3));
16016     case INTR_TYPE_4OP:
16017       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16018         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16019     case INTR_TYPE_1OP_MASK_RM: {
16020       SDValue Src = Op.getOperand(1);
16021       SDValue PassThru = Op.getOperand(2);
16022       SDValue Mask = Op.getOperand(3);
16023       SDValue RoundingMode;
16024       // We allways add rounding mode to the Node.
16025       // If the rounding mode is not specified, we add the
16026       // "current direction" mode.
16027       if (Op.getNumOperands() == 4)
16028         RoundingMode =
16029           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16030       else
16031         RoundingMode = Op.getOperand(4);
16032       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16033       if (IntrWithRoundingModeOpcode != 0)
16034         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16035             X86::STATIC_ROUNDING::CUR_DIRECTION)
16036           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16037                                       dl, Op.getValueType(), Src, RoundingMode),
16038                                       Mask, PassThru, Subtarget, DAG);
16039       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16040                                               RoundingMode),
16041                                   Mask, PassThru, Subtarget, DAG);
16042     }
16043     case INTR_TYPE_1OP_MASK: {
16044       SDValue Src = Op.getOperand(1);
16045       SDValue PassThru = Op.getOperand(2);
16046       SDValue Mask = Op.getOperand(3);
16047       // We add rounding mode to the Node when
16048       //   - RM Opcode is specified and
16049       //   - RM is not "current direction".
16050       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16051       if (IntrWithRoundingModeOpcode != 0) {
16052         SDValue Rnd = Op.getOperand(4);
16053         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16054         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16055           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16056                                       dl, Op.getValueType(),
16057                                       Src, Rnd),
16058                                       Mask, PassThru, Subtarget, DAG);
16059         }
16060       }
16061       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16062                                   Mask, PassThru, Subtarget, DAG);
16063     }
16064     case INTR_TYPE_SCALAR_MASK: {
16065       SDValue Src1 = Op.getOperand(1);
16066       SDValue Src2 = Op.getOperand(2);
16067       SDValue passThru = Op.getOperand(3);
16068       SDValue Mask = Op.getOperand(4);
16069       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16070                                   Mask, passThru, Subtarget, DAG);
16071     }
16072     case INTR_TYPE_SCALAR_MASK_RM: {
16073       SDValue Src1 = Op.getOperand(1);
16074       SDValue Src2 = Op.getOperand(2);
16075       SDValue Src0 = Op.getOperand(3);
16076       SDValue Mask = Op.getOperand(4);
16077       // There are 2 kinds of intrinsics in this group:
16078       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16079       // (2) With rounding mode and sae - 7 operands.
16080       if (Op.getNumOperands() == 6) {
16081         SDValue Sae  = Op.getOperand(5);
16082         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16083         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16084                                                 Sae),
16085                                     Mask, Src0, Subtarget, DAG);
16086       }
16087       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16088       SDValue RoundingMode  = Op.getOperand(5);
16089       SDValue Sae  = Op.getOperand(6);
16090       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16091                                               RoundingMode, Sae),
16092                                   Mask, Src0, Subtarget, DAG);
16093     }
16094     case INTR_TYPE_2OP_MASK:
16095     case INTR_TYPE_2OP_IMM8_MASK: {
16096       SDValue Src1 = Op.getOperand(1);
16097       SDValue Src2 = Op.getOperand(2);
16098       SDValue PassThru = Op.getOperand(3);
16099       SDValue Mask = Op.getOperand(4);
16100
16101       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16102         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16103
16104       // We specify 2 possible opcodes for intrinsics with rounding modes.
16105       // First, we check if the intrinsic may have non-default rounding mode,
16106       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16107       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16108       if (IntrWithRoundingModeOpcode != 0) {
16109         SDValue Rnd = Op.getOperand(5);
16110         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16111         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16112           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16113                                       dl, Op.getValueType(),
16114                                       Src1, Src2, Rnd),
16115                                       Mask, PassThru, Subtarget, DAG);
16116         }
16117       }
16118       // TODO: Intrinsics should have fast-math-flags to propagate.
16119       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16120                                   Mask, PassThru, Subtarget, DAG);
16121     }
16122     case INTR_TYPE_2OP_MASK_RM: {
16123       SDValue Src1 = Op.getOperand(1);
16124       SDValue Src2 = Op.getOperand(2);
16125       SDValue PassThru = Op.getOperand(3);
16126       SDValue Mask = Op.getOperand(4);
16127       // We specify 2 possible modes for intrinsics, with/without rounding
16128       // modes.
16129       // First, we check if the intrinsic have rounding mode (6 operands),
16130       // if not, we set rounding mode to "current".
16131       SDValue Rnd;
16132       if (Op.getNumOperands() == 6)
16133         Rnd = Op.getOperand(5);
16134       else
16135         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16136       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16137                                               Src1, Src2, Rnd),
16138                                   Mask, PassThru, Subtarget, DAG);
16139     }
16140     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16141       SDValue Src1 = Op.getOperand(1);
16142       SDValue Src2 = Op.getOperand(2);
16143       SDValue Src3 = Op.getOperand(3);
16144       SDValue PassThru = Op.getOperand(4);
16145       SDValue Mask = Op.getOperand(5);
16146       SDValue Sae  = Op.getOperand(6);
16147
16148       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16149                                               Src2, Src3, Sae),
16150                                   Mask, PassThru, Subtarget, DAG);
16151     }
16152     case INTR_TYPE_3OP_MASK_RM: {
16153       SDValue Src1 = Op.getOperand(1);
16154       SDValue Src2 = Op.getOperand(2);
16155       SDValue Imm = Op.getOperand(3);
16156       SDValue PassThru = Op.getOperand(4);
16157       SDValue Mask = Op.getOperand(5);
16158       // We specify 2 possible modes for intrinsics, with/without rounding
16159       // modes.
16160       // First, we check if the intrinsic have rounding mode (7 operands),
16161       // if not, we set rounding mode to "current".
16162       SDValue Rnd;
16163       if (Op.getNumOperands() == 7)
16164         Rnd = Op.getOperand(6);
16165       else
16166         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16167       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16168         Src1, Src2, Imm, Rnd),
16169         Mask, PassThru, Subtarget, DAG);
16170     }
16171     case INTR_TYPE_3OP_IMM8_MASK:
16172     case INTR_TYPE_3OP_MASK:
16173     case INSERT_SUBVEC: {
16174       SDValue Src1 = Op.getOperand(1);
16175       SDValue Src2 = Op.getOperand(2);
16176       SDValue Src3 = Op.getOperand(3);
16177       SDValue PassThru = Op.getOperand(4);
16178       SDValue Mask = Op.getOperand(5);
16179
16180       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16181         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16182       else if (IntrData->Type == INSERT_SUBVEC) {
16183         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16184         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16185         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16186         Imm *= Src2.getValueType().getVectorNumElements();
16187         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16188       }
16189
16190       // We specify 2 possible opcodes for intrinsics with rounding modes.
16191       // First, we check if the intrinsic may have non-default rounding mode,
16192       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16193       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16194       if (IntrWithRoundingModeOpcode != 0) {
16195         SDValue Rnd = Op.getOperand(6);
16196         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16197         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16198           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16199                                       dl, Op.getValueType(),
16200                                       Src1, Src2, Src3, Rnd),
16201                                       Mask, PassThru, Subtarget, DAG);
16202         }
16203       }
16204       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16205                                               Src1, Src2, Src3),
16206                                   Mask, PassThru, Subtarget, DAG);
16207     }
16208     case VPERM_3OP_MASKZ:
16209     case VPERM_3OP_MASK:
16210     case FMA_OP_MASK3:
16211     case FMA_OP_MASKZ:
16212     case FMA_OP_MASK: {
16213       SDValue Src1 = Op.getOperand(1);
16214       SDValue Src2 = Op.getOperand(2);
16215       SDValue Src3 = Op.getOperand(3);
16216       SDValue Mask = Op.getOperand(4);
16217       EVT VT = Op.getValueType();
16218       SDValue PassThru = SDValue();
16219
16220       // set PassThru element
16221       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16222         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16223       else if (IntrData->Type == FMA_OP_MASK3)
16224         PassThru = Src3;
16225       else
16226         PassThru = Src1;
16227
16228       // We specify 2 possible opcodes for intrinsics with rounding modes.
16229       // First, we check if the intrinsic may have non-default rounding mode,
16230       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16231       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16232       if (IntrWithRoundingModeOpcode != 0) {
16233         SDValue Rnd = Op.getOperand(5);
16234         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16235             X86::STATIC_ROUNDING::CUR_DIRECTION)
16236           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16237                                                   dl, Op.getValueType(),
16238                                                   Src1, Src2, Src3, Rnd),
16239                                       Mask, PassThru, Subtarget, DAG);
16240       }
16241       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16242                                               dl, Op.getValueType(),
16243                                               Src1, Src2, Src3),
16244                                   Mask, PassThru, Subtarget, DAG);
16245     }
16246     case TERLOG_OP_MASK:
16247     case TERLOG_OP_MASKZ: {
16248       SDValue Src1 = Op.getOperand(1);
16249       SDValue Src2 = Op.getOperand(2);
16250       SDValue Src3 = Op.getOperand(3);
16251       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16252       SDValue Mask = Op.getOperand(5);
16253       EVT VT = Op.getValueType();
16254       SDValue PassThru = Src1;
16255       // Set PassThru element.
16256       if (IntrData->Type == TERLOG_OP_MASKZ)
16257         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16258
16259       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16260                                               Src1, Src2, Src3, Src4),
16261                                   Mask, PassThru, Subtarget, DAG);
16262     }
16263     case FPCLASS: {
16264       // FPclass intrinsics with mask
16265        SDValue Src1 = Op.getOperand(1);
16266        EVT VT = Src1.getValueType();
16267        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16268                                       VT.getVectorNumElements());
16269        SDValue Imm = Op.getOperand(2);
16270        SDValue Mask = Op.getOperand(3);
16271        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16272                                         Mask.getValueType().getSizeInBits());
16273        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16274        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16275                                                  DAG.getTargetConstant(0, dl, MaskVT),
16276                                                  Subtarget, DAG);
16277        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16278                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16279                                  DAG.getIntPtrConstant(0, dl));
16280        return DAG.getBitcast(Op.getValueType(), Res);
16281     }
16282     case FPCLASSS: {
16283       SDValue Src1 = Op.getOperand(1);
16284       SDValue Imm = Op.getOperand(2);
16285       SDValue Mask = Op.getOperand(3);
16286       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16287       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16288         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16289       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16290     }
16291     case CMP_MASK:
16292     case CMP_MASK_CC: {
16293       // Comparison intrinsics with masks.
16294       // Example of transformation:
16295       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16296       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16297       // (i8 (bitcast
16298       //   (v8i1 (insert_subvector undef,
16299       //           (v2i1 (and (PCMPEQM %a, %b),
16300       //                      (extract_subvector
16301       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16302       EVT VT = Op.getOperand(1).getValueType();
16303       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16304                                     VT.getVectorNumElements());
16305       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16306       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16307                                        Mask.getValueType().getSizeInBits());
16308       SDValue Cmp;
16309       if (IntrData->Type == CMP_MASK_CC) {
16310         SDValue CC = Op.getOperand(3);
16311         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16312         // We specify 2 possible opcodes for intrinsics with rounding modes.
16313         // First, we check if the intrinsic may have non-default rounding mode,
16314         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16315         if (IntrData->Opc1 != 0) {
16316           SDValue Rnd = Op.getOperand(5);
16317           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16318               X86::STATIC_ROUNDING::CUR_DIRECTION)
16319             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16320                               Op.getOperand(2), CC, Rnd);
16321         }
16322         //default rounding mode
16323         if(!Cmp.getNode())
16324             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16325                               Op.getOperand(2), CC);
16326
16327       } else {
16328         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16329         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16330                           Op.getOperand(2));
16331       }
16332       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16333                                              DAG.getTargetConstant(0, dl,
16334                                                                    MaskVT),
16335                                              Subtarget, DAG);
16336       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16337                                 DAG.getUNDEF(BitcastVT), CmpMask,
16338                                 DAG.getIntPtrConstant(0, dl));
16339       return DAG.getBitcast(Op.getValueType(), Res);
16340     }
16341     case CMP_MASK_SCALAR_CC: {
16342       SDValue Src1 = Op.getOperand(1);
16343       SDValue Src2 = Op.getOperand(2);
16344       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16345       SDValue Mask = Op.getOperand(4);
16346
16347       SDValue Cmp;
16348       if (IntrData->Opc1 != 0) {
16349         SDValue Rnd = Op.getOperand(5);
16350         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16351             X86::STATIC_ROUNDING::CUR_DIRECTION)
16352           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16353       }
16354       //default rounding mode
16355       if(!Cmp.getNode())
16356         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16357
16358       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16359                                              DAG.getTargetConstant(0, dl,
16360                                                                    MVT::i1),
16361                                              Subtarget, DAG);
16362
16363       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16364                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16365                          DAG.getValueType(MVT::i1));
16366     }
16367     case COMI: { // Comparison intrinsics
16368       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16369       SDValue LHS = Op.getOperand(1);
16370       SDValue RHS = Op.getOperand(2);
16371       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16372       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16373       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16374       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16375                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16376       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16377     }
16378     case VSHIFT:
16379       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16380                                  Op.getOperand(1), Op.getOperand(2), DAG);
16381     case VSHIFT_MASK:
16382       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16383                                                       Op.getSimpleValueType(),
16384                                                       Op.getOperand(1),
16385                                                       Op.getOperand(2), DAG),
16386                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16387                                   DAG);
16388     case COMPRESS_EXPAND_IN_REG: {
16389       SDValue Mask = Op.getOperand(3);
16390       SDValue DataToCompress = Op.getOperand(1);
16391       SDValue PassThru = Op.getOperand(2);
16392       if (isAllOnes(Mask)) // return data as is
16393         return Op.getOperand(1);
16394
16395       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16396                                               DataToCompress),
16397                                   Mask, PassThru, Subtarget, DAG);
16398     }
16399     case BLEND: {
16400       SDValue Mask = Op.getOperand(3);
16401       EVT VT = Op.getValueType();
16402       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16403                                     VT.getVectorNumElements());
16404       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16405                                        Mask.getValueType().getSizeInBits());
16406       SDLoc dl(Op);
16407       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16408                                   DAG.getBitcast(BitcastVT, Mask),
16409                                   DAG.getIntPtrConstant(0, dl));
16410       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16411                          Op.getOperand(2));
16412     }
16413     default:
16414       break;
16415     }
16416   }
16417
16418   switch (IntNo) {
16419   default: return SDValue();    // Don't custom lower most intrinsics.
16420
16421   case Intrinsic::x86_avx2_permd:
16422   case Intrinsic::x86_avx2_permps:
16423     // Operands intentionally swapped. Mask is last operand to intrinsic,
16424     // but second operand for node/instruction.
16425     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16426                        Op.getOperand(2), Op.getOperand(1));
16427
16428   // ptest and testp intrinsics. The intrinsic these come from are designed to
16429   // return an integer value, not just an instruction so lower it to the ptest
16430   // or testp pattern and a setcc for the result.
16431   case Intrinsic::x86_sse41_ptestz:
16432   case Intrinsic::x86_sse41_ptestc:
16433   case Intrinsic::x86_sse41_ptestnzc:
16434   case Intrinsic::x86_avx_ptestz_256:
16435   case Intrinsic::x86_avx_ptestc_256:
16436   case Intrinsic::x86_avx_ptestnzc_256:
16437   case Intrinsic::x86_avx_vtestz_ps:
16438   case Intrinsic::x86_avx_vtestc_ps:
16439   case Intrinsic::x86_avx_vtestnzc_ps:
16440   case Intrinsic::x86_avx_vtestz_pd:
16441   case Intrinsic::x86_avx_vtestc_pd:
16442   case Intrinsic::x86_avx_vtestnzc_pd:
16443   case Intrinsic::x86_avx_vtestz_ps_256:
16444   case Intrinsic::x86_avx_vtestc_ps_256:
16445   case Intrinsic::x86_avx_vtestnzc_ps_256:
16446   case Intrinsic::x86_avx_vtestz_pd_256:
16447   case Intrinsic::x86_avx_vtestc_pd_256:
16448   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16449     bool IsTestPacked = false;
16450     unsigned X86CC;
16451     switch (IntNo) {
16452     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16453     case Intrinsic::x86_avx_vtestz_ps:
16454     case Intrinsic::x86_avx_vtestz_pd:
16455     case Intrinsic::x86_avx_vtestz_ps_256:
16456     case Intrinsic::x86_avx_vtestz_pd_256:
16457       IsTestPacked = true; // Fallthrough
16458     case Intrinsic::x86_sse41_ptestz:
16459     case Intrinsic::x86_avx_ptestz_256:
16460       // ZF = 1
16461       X86CC = X86::COND_E;
16462       break;
16463     case Intrinsic::x86_avx_vtestc_ps:
16464     case Intrinsic::x86_avx_vtestc_pd:
16465     case Intrinsic::x86_avx_vtestc_ps_256:
16466     case Intrinsic::x86_avx_vtestc_pd_256:
16467       IsTestPacked = true; // Fallthrough
16468     case Intrinsic::x86_sse41_ptestc:
16469     case Intrinsic::x86_avx_ptestc_256:
16470       // CF = 1
16471       X86CC = X86::COND_B;
16472       break;
16473     case Intrinsic::x86_avx_vtestnzc_ps:
16474     case Intrinsic::x86_avx_vtestnzc_pd:
16475     case Intrinsic::x86_avx_vtestnzc_ps_256:
16476     case Intrinsic::x86_avx_vtestnzc_pd_256:
16477       IsTestPacked = true; // Fallthrough
16478     case Intrinsic::x86_sse41_ptestnzc:
16479     case Intrinsic::x86_avx_ptestnzc_256:
16480       // ZF and CF = 0
16481       X86CC = X86::COND_A;
16482       break;
16483     }
16484
16485     SDValue LHS = Op.getOperand(1);
16486     SDValue RHS = Op.getOperand(2);
16487     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16488     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16489     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16490     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16491     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16492   }
16493   case Intrinsic::x86_avx512_kortestz_w:
16494   case Intrinsic::x86_avx512_kortestc_w: {
16495     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16496     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16497     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16498     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16499     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16500     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16501     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16502   }
16503
16504   case Intrinsic::x86_sse42_pcmpistria128:
16505   case Intrinsic::x86_sse42_pcmpestria128:
16506   case Intrinsic::x86_sse42_pcmpistric128:
16507   case Intrinsic::x86_sse42_pcmpestric128:
16508   case Intrinsic::x86_sse42_pcmpistrio128:
16509   case Intrinsic::x86_sse42_pcmpestrio128:
16510   case Intrinsic::x86_sse42_pcmpistris128:
16511   case Intrinsic::x86_sse42_pcmpestris128:
16512   case Intrinsic::x86_sse42_pcmpistriz128:
16513   case Intrinsic::x86_sse42_pcmpestriz128: {
16514     unsigned Opcode;
16515     unsigned X86CC;
16516     switch (IntNo) {
16517     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16518     case Intrinsic::x86_sse42_pcmpistria128:
16519       Opcode = X86ISD::PCMPISTRI;
16520       X86CC = X86::COND_A;
16521       break;
16522     case Intrinsic::x86_sse42_pcmpestria128:
16523       Opcode = X86ISD::PCMPESTRI;
16524       X86CC = X86::COND_A;
16525       break;
16526     case Intrinsic::x86_sse42_pcmpistric128:
16527       Opcode = X86ISD::PCMPISTRI;
16528       X86CC = X86::COND_B;
16529       break;
16530     case Intrinsic::x86_sse42_pcmpestric128:
16531       Opcode = X86ISD::PCMPESTRI;
16532       X86CC = X86::COND_B;
16533       break;
16534     case Intrinsic::x86_sse42_pcmpistrio128:
16535       Opcode = X86ISD::PCMPISTRI;
16536       X86CC = X86::COND_O;
16537       break;
16538     case Intrinsic::x86_sse42_pcmpestrio128:
16539       Opcode = X86ISD::PCMPESTRI;
16540       X86CC = X86::COND_O;
16541       break;
16542     case Intrinsic::x86_sse42_pcmpistris128:
16543       Opcode = X86ISD::PCMPISTRI;
16544       X86CC = X86::COND_S;
16545       break;
16546     case Intrinsic::x86_sse42_pcmpestris128:
16547       Opcode = X86ISD::PCMPESTRI;
16548       X86CC = X86::COND_S;
16549       break;
16550     case Intrinsic::x86_sse42_pcmpistriz128:
16551       Opcode = X86ISD::PCMPISTRI;
16552       X86CC = X86::COND_E;
16553       break;
16554     case Intrinsic::x86_sse42_pcmpestriz128:
16555       Opcode = X86ISD::PCMPESTRI;
16556       X86CC = X86::COND_E;
16557       break;
16558     }
16559     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16560     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16561     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16562     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16563                                 DAG.getConstant(X86CC, dl, MVT::i8),
16564                                 SDValue(PCMP.getNode(), 1));
16565     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16566   }
16567
16568   case Intrinsic::x86_sse42_pcmpistri128:
16569   case Intrinsic::x86_sse42_pcmpestri128: {
16570     unsigned Opcode;
16571     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16572       Opcode = X86ISD::PCMPISTRI;
16573     else
16574       Opcode = X86ISD::PCMPESTRI;
16575
16576     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16577     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16578     return DAG.getNode(Opcode, dl, VTs, NewOps);
16579   }
16580
16581   case Intrinsic::x86_seh_lsda: {
16582     // Compute the symbol for the LSDA. We know it'll get emitted later.
16583     MachineFunction &MF = DAG.getMachineFunction();
16584     SDValue Op1 = Op.getOperand(1);
16585     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16586     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16587         GlobalValue::getRealLinkageName(Fn->getName()));
16588
16589     // Generate a simple absolute symbol reference. This intrinsic is only
16590     // supported on 32-bit Windows, which isn't PIC.
16591     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16592     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16593   }
16594
16595   case Intrinsic::x86_seh_recoverfp: {
16596     SDValue FnOp = Op.getOperand(1);
16597     SDValue IncomingFPOp = Op.getOperand(2);
16598     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16599     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16600     if (!Fn)
16601       report_fatal_error(
16602           "llvm.x86.seh.recoverfp must take a function as the first argument");
16603     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16604   }
16605
16606   case Intrinsic::localaddress: {
16607     // Returns one of the stack, base, or frame pointer registers, depending on
16608     // which is used to reference local variables.
16609     MachineFunction &MF = DAG.getMachineFunction();
16610     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16611     unsigned Reg;
16612     if (RegInfo->hasBasePointer(MF))
16613       Reg = RegInfo->getBaseRegister();
16614     else // This function handles the SP or FP case.
16615       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16616     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16617   }
16618   }
16619 }
16620
16621 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16622                               SDValue Src, SDValue Mask, SDValue Base,
16623                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16624                               const X86Subtarget * Subtarget) {
16625   SDLoc dl(Op);
16626   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16627   if (!C)
16628     llvm_unreachable("Invalid scale type");
16629   unsigned ScaleVal = C->getZExtValue();
16630   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16631     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16632
16633   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16634   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16635                              Index.getSimpleValueType().getVectorNumElements());
16636   SDValue MaskInReg;
16637   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16638   if (MaskC)
16639     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16640   else {
16641     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16642                                      Mask.getValueType().getSizeInBits());
16643
16644     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16645     // are extracted by EXTRACT_SUBVECTOR.
16646     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16647                             DAG.getBitcast(BitcastVT, Mask),
16648                             DAG.getIntPtrConstant(0, dl));
16649   }
16650   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16651   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16652   SDValue Segment = DAG.getRegister(0, MVT::i32);
16653   if (Src.getOpcode() == ISD::UNDEF)
16654     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16655   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16656   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16657   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16658   return DAG.getMergeValues(RetOps, dl);
16659 }
16660
16661 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16662                                SDValue Src, SDValue Mask, SDValue Base,
16663                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16664   SDLoc dl(Op);
16665   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16666   if (!C)
16667     llvm_unreachable("Invalid scale type");
16668   unsigned ScaleVal = C->getZExtValue();
16669   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16670     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16671
16672   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16673   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16674   SDValue Segment = DAG.getRegister(0, MVT::i32);
16675   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16676                              Index.getSimpleValueType().getVectorNumElements());
16677   SDValue MaskInReg;
16678   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16679   if (MaskC)
16680     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16681   else {
16682     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16683                                      Mask.getValueType().getSizeInBits());
16684
16685     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16686     // are extracted by EXTRACT_SUBVECTOR.
16687     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16688                             DAG.getBitcast(BitcastVT, Mask),
16689                             DAG.getIntPtrConstant(0, dl));
16690   }
16691   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16692   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16693   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16694   return SDValue(Res, 1);
16695 }
16696
16697 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16698                                SDValue Mask, SDValue Base, SDValue Index,
16699                                SDValue ScaleOp, SDValue Chain) {
16700   SDLoc dl(Op);
16701   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16702   assert(C && "Invalid scale type");
16703   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16704   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16705   SDValue Segment = DAG.getRegister(0, MVT::i32);
16706   EVT MaskVT =
16707     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16708   SDValue MaskInReg;
16709   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16710   if (MaskC)
16711     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16712   else
16713     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16714   //SDVTList VTs = DAG.getVTList(MVT::Other);
16715   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16716   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16717   return SDValue(Res, 0);
16718 }
16719
16720 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16721 // read performance monitor counters (x86_rdpmc).
16722 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16723                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16724                               SmallVectorImpl<SDValue> &Results) {
16725   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16726   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16727   SDValue LO, HI;
16728
16729   // The ECX register is used to select the index of the performance counter
16730   // to read.
16731   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16732                                    N->getOperand(2));
16733   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16734
16735   // Reads the content of a 64-bit performance counter and returns it in the
16736   // registers EDX:EAX.
16737   if (Subtarget->is64Bit()) {
16738     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16739     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16740                             LO.getValue(2));
16741   } else {
16742     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16743     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16744                             LO.getValue(2));
16745   }
16746   Chain = HI.getValue(1);
16747
16748   if (Subtarget->is64Bit()) {
16749     // The EAX register is loaded with the low-order 32 bits. The EDX register
16750     // is loaded with the supported high-order bits of the counter.
16751     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16752                               DAG.getConstant(32, DL, MVT::i8));
16753     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16754     Results.push_back(Chain);
16755     return;
16756   }
16757
16758   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16759   SDValue Ops[] = { LO, HI };
16760   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16761   Results.push_back(Pair);
16762   Results.push_back(Chain);
16763 }
16764
16765 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16766 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16767 // also used to custom lower READCYCLECOUNTER nodes.
16768 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16769                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16770                               SmallVectorImpl<SDValue> &Results) {
16771   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16772   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16773   SDValue LO, HI;
16774
16775   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16776   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16777   // and the EAX register is loaded with the low-order 32 bits.
16778   if (Subtarget->is64Bit()) {
16779     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16780     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16781                             LO.getValue(2));
16782   } else {
16783     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16784     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16785                             LO.getValue(2));
16786   }
16787   SDValue Chain = HI.getValue(1);
16788
16789   if (Opcode == X86ISD::RDTSCP_DAG) {
16790     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16791
16792     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16793     // the ECX register. Add 'ecx' explicitly to the chain.
16794     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16795                                      HI.getValue(2));
16796     // Explicitly store the content of ECX at the location passed in input
16797     // to the 'rdtscp' intrinsic.
16798     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16799                          MachinePointerInfo(), false, false, 0);
16800   }
16801
16802   if (Subtarget->is64Bit()) {
16803     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16804     // the EAX register is loaded with the low-order 32 bits.
16805     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16806                               DAG.getConstant(32, DL, MVT::i8));
16807     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16808     Results.push_back(Chain);
16809     return;
16810   }
16811
16812   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16813   SDValue Ops[] = { LO, HI };
16814   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16815   Results.push_back(Pair);
16816   Results.push_back(Chain);
16817 }
16818
16819 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16820                                      SelectionDAG &DAG) {
16821   SmallVector<SDValue, 2> Results;
16822   SDLoc DL(Op);
16823   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16824                           Results);
16825   return DAG.getMergeValues(Results, DL);
16826 }
16827
16828 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16829                                     SelectionDAG &DAG) {
16830   MachineFunction &MF = DAG.getMachineFunction();
16831   const Function *Fn = MF.getFunction();
16832   SDLoc dl(Op);
16833   SDValue Chain = Op.getOperand(0);
16834
16835   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16836          "using llvm.x86.seh.restoreframe requires a frame pointer");
16837
16838   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16839   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16840
16841   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16842   unsigned FrameReg =
16843       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16844   unsigned SPReg = RegInfo->getStackRegister();
16845   unsigned SlotSize = RegInfo->getSlotSize();
16846
16847   // Get incoming EBP.
16848   SDValue IncomingEBP =
16849       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16850
16851   // SP is saved in the first field of every registration node, so load
16852   // [EBP-RegNodeSize] into SP.
16853   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16854   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16855                                DAG.getConstant(-RegNodeSize, dl, VT));
16856   SDValue NewSP =
16857       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16858                   false, VT.getScalarSizeInBits() / 8);
16859   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16860
16861   if (!RegInfo->needsStackRealignment(MF)) {
16862     // Adjust EBP to point back to the original frame position.
16863     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16864     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16865   } else {
16866     assert(RegInfo->hasBasePointer(MF) &&
16867            "functions with Win32 EH must use frame or base pointer register");
16868
16869     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16870     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16871     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16872
16873     // Reload the spilled EBP value, now that the stack and base pointers are
16874     // set up.
16875     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16876     X86FI->setHasSEHFramePtrSave(true);
16877     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16878     X86FI->setSEHFramePtrSaveIndex(FI);
16879     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16880                                 MachinePointerInfo(), false, false, false,
16881                                 VT.getScalarSizeInBits() / 8);
16882     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16883   }
16884
16885   return Chain;
16886 }
16887
16888 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16889 /// return truncate Store/MaskedStore Node
16890 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16891                                                SelectionDAG &DAG,
16892                                                MVT ElementType) {
16893   SDLoc dl(Op);
16894   SDValue Mask = Op.getOperand(4);
16895   SDValue DataToTruncate = Op.getOperand(3);
16896   SDValue Addr = Op.getOperand(2);
16897   SDValue Chain = Op.getOperand(0);
16898
16899   EVT VT  = DataToTruncate.getValueType();
16900   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16901                              ElementType, VT.getVectorNumElements());
16902
16903   if (isAllOnes(Mask)) // return just a truncate store
16904     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16905                              MachinePointerInfo(), SVT, false, false,
16906                              SVT.getScalarSizeInBits()/8);
16907
16908   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16909                                 MVT::i1, VT.getVectorNumElements());
16910   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16911                                    Mask.getValueType().getSizeInBits());
16912   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16913   // are extracted by EXTRACT_SUBVECTOR.
16914   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16915                               DAG.getBitcast(BitcastVT, Mask),
16916                               DAG.getIntPtrConstant(0, dl));
16917
16918   MachineMemOperand *MMO = DAG.getMachineFunction().
16919     getMachineMemOperand(MachinePointerInfo(),
16920                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16921                          SVT.getScalarSizeInBits()/8);
16922
16923   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16924                             VMask, SVT, MMO, true);
16925 }
16926
16927 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16928                                       SelectionDAG &DAG) {
16929   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16930
16931   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16932   if (!IntrData) {
16933     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16934       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16935     return SDValue();
16936   }
16937
16938   SDLoc dl(Op);
16939   switch(IntrData->Type) {
16940   default:
16941     llvm_unreachable("Unknown Intrinsic Type");
16942     break;
16943   case RDSEED:
16944   case RDRAND: {
16945     // Emit the node with the right value type.
16946     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16947     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16948
16949     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16950     // Otherwise return the value from Rand, which is always 0, casted to i32.
16951     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16952                       DAG.getConstant(1, dl, Op->getValueType(1)),
16953                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16954                       SDValue(Result.getNode(), 1) };
16955     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16956                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16957                                   Ops);
16958
16959     // Return { result, isValid, chain }.
16960     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16961                        SDValue(Result.getNode(), 2));
16962   }
16963   case GATHER: {
16964   //gather(v1, mask, index, base, scale);
16965     SDValue Chain = Op.getOperand(0);
16966     SDValue Src   = Op.getOperand(2);
16967     SDValue Base  = Op.getOperand(3);
16968     SDValue Index = Op.getOperand(4);
16969     SDValue Mask  = Op.getOperand(5);
16970     SDValue Scale = Op.getOperand(6);
16971     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
16972                          Chain, Subtarget);
16973   }
16974   case SCATTER: {
16975   //scatter(base, mask, index, v1, scale);
16976     SDValue Chain = Op.getOperand(0);
16977     SDValue Base  = Op.getOperand(2);
16978     SDValue Mask  = Op.getOperand(3);
16979     SDValue Index = Op.getOperand(4);
16980     SDValue Src   = Op.getOperand(5);
16981     SDValue Scale = Op.getOperand(6);
16982     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
16983                           Scale, Chain);
16984   }
16985   case PREFETCH: {
16986     SDValue Hint = Op.getOperand(6);
16987     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
16988     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
16989     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
16990     SDValue Chain = Op.getOperand(0);
16991     SDValue Mask  = Op.getOperand(2);
16992     SDValue Index = Op.getOperand(3);
16993     SDValue Base  = Op.getOperand(4);
16994     SDValue Scale = Op.getOperand(5);
16995     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
16996   }
16997   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
16998   case RDTSC: {
16999     SmallVector<SDValue, 2> Results;
17000     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17001                             Results);
17002     return DAG.getMergeValues(Results, dl);
17003   }
17004   // Read Performance Monitoring Counters.
17005   case RDPMC: {
17006     SmallVector<SDValue, 2> Results;
17007     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17008     return DAG.getMergeValues(Results, dl);
17009   }
17010   // XTEST intrinsics.
17011   case XTEST: {
17012     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17013     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17014     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17015                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17016                                 InTrans);
17017     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17018     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17019                        Ret, SDValue(InTrans.getNode(), 1));
17020   }
17021   // ADC/ADCX/SBB
17022   case ADX: {
17023     SmallVector<SDValue, 2> Results;
17024     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17025     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17026     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17027                                 DAG.getConstant(-1, dl, MVT::i8));
17028     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17029                               Op.getOperand(4), GenCF.getValue(1));
17030     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17031                                  Op.getOperand(5), MachinePointerInfo(),
17032                                  false, false, 0);
17033     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17034                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17035                                 Res.getValue(1));
17036     Results.push_back(SetCC);
17037     Results.push_back(Store);
17038     return DAG.getMergeValues(Results, dl);
17039   }
17040   case COMPRESS_TO_MEM: {
17041     SDLoc dl(Op);
17042     SDValue Mask = Op.getOperand(4);
17043     SDValue DataToCompress = Op.getOperand(3);
17044     SDValue Addr = Op.getOperand(2);
17045     SDValue Chain = Op.getOperand(0);
17046
17047     EVT VT = DataToCompress.getValueType();
17048     if (isAllOnes(Mask)) // return just a store
17049       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17050                           MachinePointerInfo(), false, false,
17051                           VT.getScalarSizeInBits()/8);
17052
17053     SDValue Compressed =
17054       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17055                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17056     return DAG.getStore(Chain, dl, Compressed, Addr,
17057                         MachinePointerInfo(), false, false,
17058                         VT.getScalarSizeInBits()/8);
17059   }
17060   case TRUNCATE_TO_MEM_VI8:
17061     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17062   case TRUNCATE_TO_MEM_VI16:
17063     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17064   case TRUNCATE_TO_MEM_VI32:
17065     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17066   case EXPAND_FROM_MEM: {
17067     SDLoc dl(Op);
17068     SDValue Mask = Op.getOperand(4);
17069     SDValue PassThru = Op.getOperand(3);
17070     SDValue Addr = Op.getOperand(2);
17071     SDValue Chain = Op.getOperand(0);
17072     EVT VT = Op.getValueType();
17073
17074     if (isAllOnes(Mask)) // return just a load
17075       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17076                          false, VT.getScalarSizeInBits()/8);
17077
17078     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17079                                        false, false, false,
17080                                        VT.getScalarSizeInBits()/8);
17081
17082     SDValue Results[] = {
17083       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17084                            Mask, PassThru, Subtarget, DAG), Chain};
17085     return DAG.getMergeValues(Results, dl);
17086   }
17087   }
17088 }
17089
17090 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17091                                            SelectionDAG &DAG) const {
17092   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17093   MFI->setReturnAddressIsTaken(true);
17094
17095   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17096     return SDValue();
17097
17098   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17099   SDLoc dl(Op);
17100   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17101
17102   if (Depth > 0) {
17103     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17104     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17105     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17106     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17107                        DAG.getNode(ISD::ADD, dl, PtrVT,
17108                                    FrameAddr, Offset),
17109                        MachinePointerInfo(), false, false, false, 0);
17110   }
17111
17112   // Just load the return address.
17113   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17114   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17115                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17116 }
17117
17118 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17119   MachineFunction &MF = DAG.getMachineFunction();
17120   MachineFrameInfo *MFI = MF.getFrameInfo();
17121   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17122   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17123   EVT VT = Op.getValueType();
17124
17125   MFI->setFrameAddressIsTaken(true);
17126
17127   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17128     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17129     // is not possible to crawl up the stack without looking at the unwind codes
17130     // simultaneously.
17131     int FrameAddrIndex = FuncInfo->getFAIndex();
17132     if (!FrameAddrIndex) {
17133       // Set up a frame object for the return address.
17134       unsigned SlotSize = RegInfo->getSlotSize();
17135       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17136           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17137       FuncInfo->setFAIndex(FrameAddrIndex);
17138     }
17139     return DAG.getFrameIndex(FrameAddrIndex, VT);
17140   }
17141
17142   unsigned FrameReg =
17143       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17144   SDLoc dl(Op);  // FIXME probably not meaningful
17145   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17146   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17147           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17148          "Invalid Frame Register!");
17149   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17150   while (Depth--)
17151     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17152                             MachinePointerInfo(),
17153                             false, false, false, 0);
17154   return FrameAddr;
17155 }
17156
17157 // FIXME? Maybe this could be a TableGen attribute on some registers and
17158 // this table could be generated automatically from RegInfo.
17159 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17160                                               SelectionDAG &DAG) const {
17161   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17162   const MachineFunction &MF = DAG.getMachineFunction();
17163
17164   unsigned Reg = StringSwitch<unsigned>(RegName)
17165                        .Case("esp", X86::ESP)
17166                        .Case("rsp", X86::RSP)
17167                        .Case("ebp", X86::EBP)
17168                        .Case("rbp", X86::RBP)
17169                        .Default(0);
17170
17171   if (Reg == X86::EBP || Reg == X86::RBP) {
17172     if (!TFI.hasFP(MF))
17173       report_fatal_error("register " + StringRef(RegName) +
17174                          " is allocatable: function has no frame pointer");
17175 #ifndef NDEBUG
17176     else {
17177       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17178       unsigned FrameReg =
17179           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17180       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17181              "Invalid Frame Register!");
17182     }
17183 #endif
17184   }
17185
17186   if (Reg)
17187     return Reg;
17188
17189   report_fatal_error("Invalid register name global variable");
17190 }
17191
17192 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17193                                                      SelectionDAG &DAG) const {
17194   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17195   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17196 }
17197
17198 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17199   SDValue Chain     = Op.getOperand(0);
17200   SDValue Offset    = Op.getOperand(1);
17201   SDValue Handler   = Op.getOperand(2);
17202   SDLoc dl      (Op);
17203
17204   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17205   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17206   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17207   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17208           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17209          "Invalid Frame Register!");
17210   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17211   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17212
17213   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17214                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17215                                                        dl));
17216   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17217   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17218                        false, false, 0);
17219   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17220
17221   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17222                      DAG.getRegister(StoreAddrReg, PtrVT));
17223 }
17224
17225 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17226                                                SelectionDAG &DAG) const {
17227   SDLoc DL(Op);
17228   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17229                      DAG.getVTList(MVT::i32, MVT::Other),
17230                      Op.getOperand(0), Op.getOperand(1));
17231 }
17232
17233 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17234                                                 SelectionDAG &DAG) const {
17235   SDLoc DL(Op);
17236   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17237                      Op.getOperand(0), Op.getOperand(1));
17238 }
17239
17240 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17241   return Op.getOperand(0);
17242 }
17243
17244 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17245                                                 SelectionDAG &DAG) const {
17246   SDValue Root = Op.getOperand(0);
17247   SDValue Trmp = Op.getOperand(1); // trampoline
17248   SDValue FPtr = Op.getOperand(2); // nested function
17249   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17250   SDLoc dl (Op);
17251
17252   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17253   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17254
17255   if (Subtarget->is64Bit()) {
17256     SDValue OutChains[6];
17257
17258     // Large code-model.
17259     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17260     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17261
17262     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17263     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17264
17265     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17266
17267     // Load the pointer to the nested function into R11.
17268     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17269     SDValue Addr = Trmp;
17270     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17271                                 Addr, MachinePointerInfo(TrmpAddr),
17272                                 false, false, 0);
17273
17274     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17275                        DAG.getConstant(2, dl, MVT::i64));
17276     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17277                                 MachinePointerInfo(TrmpAddr, 2),
17278                                 false, false, 2);
17279
17280     // Load the 'nest' parameter value into R10.
17281     // R10 is specified in X86CallingConv.td
17282     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17283     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17284                        DAG.getConstant(10, dl, MVT::i64));
17285     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17286                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17287                                 false, false, 0);
17288
17289     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17290                        DAG.getConstant(12, dl, MVT::i64));
17291     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17292                                 MachinePointerInfo(TrmpAddr, 12),
17293                                 false, false, 2);
17294
17295     // Jump to the nested function.
17296     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17297     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17298                        DAG.getConstant(20, dl, MVT::i64));
17299     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17300                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17301                                 false, false, 0);
17302
17303     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17304     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17305                        DAG.getConstant(22, dl, MVT::i64));
17306     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17307                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17308                                 false, false, 0);
17309
17310     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17311   } else {
17312     const Function *Func =
17313       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17314     CallingConv::ID CC = Func->getCallingConv();
17315     unsigned NestReg;
17316
17317     switch (CC) {
17318     default:
17319       llvm_unreachable("Unsupported calling convention");
17320     case CallingConv::C:
17321     case CallingConv::X86_StdCall: {
17322       // Pass 'nest' parameter in ECX.
17323       // Must be kept in sync with X86CallingConv.td
17324       NestReg = X86::ECX;
17325
17326       // Check that ECX wasn't needed by an 'inreg' parameter.
17327       FunctionType *FTy = Func->getFunctionType();
17328       const AttributeSet &Attrs = Func->getAttributes();
17329
17330       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17331         unsigned InRegCount = 0;
17332         unsigned Idx = 1;
17333
17334         for (FunctionType::param_iterator I = FTy->param_begin(),
17335              E = FTy->param_end(); I != E; ++I, ++Idx)
17336           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17337             auto &DL = DAG.getDataLayout();
17338             // FIXME: should only count parameters that are lowered to integers.
17339             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17340           }
17341
17342         if (InRegCount > 2) {
17343           report_fatal_error("Nest register in use - reduce number of inreg"
17344                              " parameters!");
17345         }
17346       }
17347       break;
17348     }
17349     case CallingConv::X86_FastCall:
17350     case CallingConv::X86_ThisCall:
17351     case CallingConv::Fast:
17352       // Pass 'nest' parameter in EAX.
17353       // Must be kept in sync with X86CallingConv.td
17354       NestReg = X86::EAX;
17355       break;
17356     }
17357
17358     SDValue OutChains[4];
17359     SDValue Addr, Disp;
17360
17361     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17362                        DAG.getConstant(10, dl, MVT::i32));
17363     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17364
17365     // This is storing the opcode for MOV32ri.
17366     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17367     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17368     OutChains[0] = DAG.getStore(Root, dl,
17369                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17370                                 Trmp, MachinePointerInfo(TrmpAddr),
17371                                 false, false, 0);
17372
17373     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17374                        DAG.getConstant(1, dl, MVT::i32));
17375     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17376                                 MachinePointerInfo(TrmpAddr, 1),
17377                                 false, false, 1);
17378
17379     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17380     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17381                        DAG.getConstant(5, dl, MVT::i32));
17382     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17383                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17384                                 false, false, 1);
17385
17386     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17387                        DAG.getConstant(6, dl, MVT::i32));
17388     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17389                                 MachinePointerInfo(TrmpAddr, 6),
17390                                 false, false, 1);
17391
17392     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17393   }
17394 }
17395
17396 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17397                                             SelectionDAG &DAG) const {
17398   /*
17399    The rounding mode is in bits 11:10 of FPSR, and has the following
17400    settings:
17401      00 Round to nearest
17402      01 Round to -inf
17403      10 Round to +inf
17404      11 Round to 0
17405
17406   FLT_ROUNDS, on the other hand, expects the following:
17407     -1 Undefined
17408      0 Round to 0
17409      1 Round to nearest
17410      2 Round to +inf
17411      3 Round to -inf
17412
17413   To perform the conversion, we do:
17414     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17415   */
17416
17417   MachineFunction &MF = DAG.getMachineFunction();
17418   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17419   unsigned StackAlignment = TFI.getStackAlignment();
17420   MVT VT = Op.getSimpleValueType();
17421   SDLoc DL(Op);
17422
17423   // Save FP Control Word to stack slot
17424   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17425   SDValue StackSlot =
17426       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17427
17428   MachineMemOperand *MMO =
17429       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17430                               MachineMemOperand::MOStore, 2, 2);
17431
17432   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17433   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17434                                           DAG.getVTList(MVT::Other),
17435                                           Ops, MVT::i16, MMO);
17436
17437   // Load FP Control Word from stack slot
17438   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17439                             MachinePointerInfo(), false, false, false, 0);
17440
17441   // Transform as necessary
17442   SDValue CWD1 =
17443     DAG.getNode(ISD::SRL, DL, MVT::i16,
17444                 DAG.getNode(ISD::AND, DL, MVT::i16,
17445                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17446                 DAG.getConstant(11, DL, MVT::i8));
17447   SDValue CWD2 =
17448     DAG.getNode(ISD::SRL, DL, MVT::i16,
17449                 DAG.getNode(ISD::AND, DL, MVT::i16,
17450                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17451                 DAG.getConstant(9, DL, MVT::i8));
17452
17453   SDValue RetVal =
17454     DAG.getNode(ISD::AND, DL, MVT::i16,
17455                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17456                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17457                             DAG.getConstant(1, DL, MVT::i16)),
17458                 DAG.getConstant(3, DL, MVT::i16));
17459
17460   return DAG.getNode((VT.getSizeInBits() < 16 ?
17461                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17462 }
17463
17464 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17465 //
17466 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17467 //    to 512-bit vector.
17468 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17469 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17470 //    split the vector, perform operation on it's Lo a Hi part and
17471 //    concatenate the results.
17472 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17473   SDLoc dl(Op);
17474   MVT VT = Op.getSimpleValueType();
17475   MVT EltVT = VT.getVectorElementType();
17476   unsigned NumElems = VT.getVectorNumElements();
17477
17478   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17479     // Extend to 512 bit vector.
17480     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17481               "Unsupported value type for operation");
17482
17483     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17484     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17485                                  DAG.getUNDEF(NewVT),
17486                                  Op.getOperand(0),
17487                                  DAG.getIntPtrConstant(0, dl));
17488     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17489
17490     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17491                        DAG.getIntPtrConstant(0, dl));
17492   }
17493
17494   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17495           "Unsupported element type");
17496
17497   if (16 < NumElems) {
17498     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17499     SDValue Lo, Hi;
17500     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17501     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17502
17503     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17504     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17505
17506     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17507   }
17508
17509   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17510
17511   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17512           "Unsupported value type for operation");
17513
17514   // Use native supported vector instruction vplzcntd.
17515   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17516   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17517   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17518   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17519
17520   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17521 }
17522
17523 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17524                          SelectionDAG &DAG) {
17525   MVT VT = Op.getSimpleValueType();
17526   EVT OpVT = VT;
17527   unsigned NumBits = VT.getSizeInBits();
17528   SDLoc dl(Op);
17529
17530   if (VT.isVector() && Subtarget->hasAVX512())
17531     return LowerVectorCTLZ_AVX512(Op, DAG);
17532
17533   Op = Op.getOperand(0);
17534   if (VT == MVT::i8) {
17535     // Zero extend to i32 since there is not an i8 bsr.
17536     OpVT = MVT::i32;
17537     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17538   }
17539
17540   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17541   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17542   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17543
17544   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17545   SDValue Ops[] = {
17546     Op,
17547     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17548     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17549     Op.getValue(1)
17550   };
17551   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17552
17553   // Finally xor with NumBits-1.
17554   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17555                    DAG.getConstant(NumBits - 1, dl, OpVT));
17556
17557   if (VT == MVT::i8)
17558     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17559   return Op;
17560 }
17561
17562 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17563                                     SelectionDAG &DAG) {
17564   MVT VT = Op.getSimpleValueType();
17565   EVT OpVT = VT;
17566   unsigned NumBits = VT.getSizeInBits();
17567   SDLoc dl(Op);
17568
17569   if (VT.isVector() && Subtarget->hasAVX512())
17570     return LowerVectorCTLZ_AVX512(Op, DAG);
17571
17572   Op = Op.getOperand(0);
17573   if (VT == MVT::i8) {
17574     // Zero extend to i32 since there is not an i8 bsr.
17575     OpVT = MVT::i32;
17576     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17577   }
17578
17579   // Issue a bsr (scan bits in reverse).
17580   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17581   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17582
17583   // And xor with NumBits-1.
17584   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17585                    DAG.getConstant(NumBits - 1, dl, OpVT));
17586
17587   if (VT == MVT::i8)
17588     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17589   return Op;
17590 }
17591
17592 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17593   MVT VT = Op.getSimpleValueType();
17594   unsigned NumBits = VT.getScalarSizeInBits();
17595   SDLoc dl(Op);
17596
17597   if (VT.isVector()) {
17598     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17599
17600     SDValue N0 = Op.getOperand(0);
17601     SDValue Zero = DAG.getConstant(0, dl, VT);
17602
17603     // lsb(x) = (x & -x)
17604     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17605                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17606
17607     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17608     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17609         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17610       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17611       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17612                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17613     }
17614
17615     // cttz(x) = ctpop(lsb - 1)
17616     SDValue One = DAG.getConstant(1, dl, VT);
17617     return DAG.getNode(ISD::CTPOP, dl, VT,
17618                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17619   }
17620
17621   assert(Op.getOpcode() == ISD::CTTZ &&
17622          "Only scalar CTTZ requires custom lowering");
17623
17624   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17625   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17626   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17627
17628   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17629   SDValue Ops[] = {
17630     Op,
17631     DAG.getConstant(NumBits, dl, VT),
17632     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17633     Op.getValue(1)
17634   };
17635   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17636 }
17637
17638 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17639 // ones, and then concatenate the result back.
17640 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17641   MVT VT = Op.getSimpleValueType();
17642
17643   assert(VT.is256BitVector() && VT.isInteger() &&
17644          "Unsupported value type for operation");
17645
17646   unsigned NumElems = VT.getVectorNumElements();
17647   SDLoc dl(Op);
17648
17649   // Extract the LHS vectors
17650   SDValue LHS = Op.getOperand(0);
17651   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17652   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17653
17654   // Extract the RHS vectors
17655   SDValue RHS = Op.getOperand(1);
17656   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17657   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17658
17659   MVT EltVT = VT.getVectorElementType();
17660   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17661
17662   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17663                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17664                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17665 }
17666
17667 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17668   if (Op.getValueType() == MVT::i1)
17669     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17670                        Op.getOperand(0), Op.getOperand(1));
17671   assert(Op.getSimpleValueType().is256BitVector() &&
17672          Op.getSimpleValueType().isInteger() &&
17673          "Only handle AVX 256-bit vector integer operation");
17674   return Lower256IntArith(Op, DAG);
17675 }
17676
17677 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17678   if (Op.getValueType() == MVT::i1)
17679     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17680                        Op.getOperand(0), Op.getOperand(1));
17681   assert(Op.getSimpleValueType().is256BitVector() &&
17682          Op.getSimpleValueType().isInteger() &&
17683          "Only handle AVX 256-bit vector integer operation");
17684   return Lower256IntArith(Op, DAG);
17685 }
17686
17687 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17688   assert(Op.getSimpleValueType().is256BitVector() &&
17689          Op.getSimpleValueType().isInteger() &&
17690          "Only handle AVX 256-bit vector integer operation");
17691   return Lower256IntArith(Op, DAG);
17692 }
17693
17694 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17695                         SelectionDAG &DAG) {
17696   SDLoc dl(Op);
17697   MVT VT = Op.getSimpleValueType();
17698
17699   if (VT == MVT::i1)
17700     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17701
17702   // Decompose 256-bit ops into smaller 128-bit ops.
17703   if (VT.is256BitVector() && !Subtarget->hasInt256())
17704     return Lower256IntArith(Op, DAG);
17705
17706   SDValue A = Op.getOperand(0);
17707   SDValue B = Op.getOperand(1);
17708
17709   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17710   // pairs, multiply and truncate.
17711   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17712     if (Subtarget->hasInt256()) {
17713       if (VT == MVT::v32i8) {
17714         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17715         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17716         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17717         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17718         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17719         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17720         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17721         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17722                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17723                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17724       }
17725
17726       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17727       return DAG.getNode(
17728           ISD::TRUNCATE, dl, VT,
17729           DAG.getNode(ISD::MUL, dl, ExVT,
17730                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17731                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17732     }
17733
17734     assert(VT == MVT::v16i8 &&
17735            "Pre-AVX2 support only supports v16i8 multiplication");
17736     MVT ExVT = MVT::v8i16;
17737
17738     // Extract the lo parts and sign extend to i16
17739     SDValue ALo, BLo;
17740     if (Subtarget->hasSSE41()) {
17741       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17742       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17743     } else {
17744       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17745                               -1, 4, -1, 5, -1, 6, -1, 7};
17746       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17747       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17748       ALo = DAG.getBitcast(ExVT, ALo);
17749       BLo = DAG.getBitcast(ExVT, BLo);
17750       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17751       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17752     }
17753
17754     // Extract the hi parts and sign extend to i16
17755     SDValue AHi, BHi;
17756     if (Subtarget->hasSSE41()) {
17757       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17758                               -1, -1, -1, -1, -1, -1, -1, -1};
17759       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17760       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17761       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17762       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17763     } else {
17764       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17765                               -1, 12, -1, 13, -1, 14, -1, 15};
17766       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17767       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17768       AHi = DAG.getBitcast(ExVT, AHi);
17769       BHi = DAG.getBitcast(ExVT, BHi);
17770       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17771       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17772     }
17773
17774     // Multiply, mask the lower 8bits of the lo/hi results and pack
17775     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17776     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17777     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17778     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17779     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17780   }
17781
17782   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17783   if (VT == MVT::v4i32) {
17784     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17785            "Should not custom lower when pmuldq is available!");
17786
17787     // Extract the odd parts.
17788     static const int UnpackMask[] = { 1, -1, 3, -1 };
17789     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17790     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17791
17792     // Multiply the even parts.
17793     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17794     // Now multiply odd parts.
17795     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17796
17797     Evens = DAG.getBitcast(VT, Evens);
17798     Odds = DAG.getBitcast(VT, Odds);
17799
17800     // Merge the two vectors back together with a shuffle. This expands into 2
17801     // shuffles.
17802     static const int ShufMask[] = { 0, 4, 2, 6 };
17803     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17804   }
17805
17806   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17807          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17808
17809   //  Ahi = psrlqi(a, 32);
17810   //  Bhi = psrlqi(b, 32);
17811   //
17812   //  AloBlo = pmuludq(a, b);
17813   //  AloBhi = pmuludq(a, Bhi);
17814   //  AhiBlo = pmuludq(Ahi, b);
17815
17816   //  AloBhi = psllqi(AloBhi, 32);
17817   //  AhiBlo = psllqi(AhiBlo, 32);
17818   //  return AloBlo + AloBhi + AhiBlo;
17819
17820   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17821   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17822
17823   SDValue AhiBlo = Ahi;
17824   SDValue AloBhi = Bhi;
17825   // Bit cast to 32-bit vectors for MULUDQ
17826   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17827                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17828   A = DAG.getBitcast(MulVT, A);
17829   B = DAG.getBitcast(MulVT, B);
17830   Ahi = DAG.getBitcast(MulVT, Ahi);
17831   Bhi = DAG.getBitcast(MulVT, Bhi);
17832
17833   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17834   // After shifting right const values the result may be all-zero.
17835   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17836     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17837     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17838   }
17839   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17840     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17841     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17842   }
17843
17844   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17845   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17846 }
17847
17848 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17849   assert(Subtarget->isTargetWin64() && "Unexpected target");
17850   EVT VT = Op.getValueType();
17851   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17852          "Unexpected return type for lowering");
17853
17854   RTLIB::Libcall LC;
17855   bool isSigned;
17856   switch (Op->getOpcode()) {
17857   default: llvm_unreachable("Unexpected request for libcall!");
17858   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17859   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17860   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17861   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17862   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17863   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17864   }
17865
17866   SDLoc dl(Op);
17867   SDValue InChain = DAG.getEntryNode();
17868
17869   TargetLowering::ArgListTy Args;
17870   TargetLowering::ArgListEntry Entry;
17871   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17872     EVT ArgVT = Op->getOperand(i).getValueType();
17873     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17874            "Unexpected argument type for lowering");
17875     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17876     Entry.Node = StackPtr;
17877     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17878                            false, false, 16);
17879     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17880     Entry.Ty = PointerType::get(ArgTy,0);
17881     Entry.isSExt = false;
17882     Entry.isZExt = false;
17883     Args.push_back(Entry);
17884   }
17885
17886   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17887                                          getPointerTy(DAG.getDataLayout()));
17888
17889   TargetLowering::CallLoweringInfo CLI(DAG);
17890   CLI.setDebugLoc(dl).setChain(InChain)
17891     .setCallee(getLibcallCallingConv(LC),
17892                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17893                Callee, std::move(Args), 0)
17894     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17895
17896   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17897   return DAG.getBitcast(VT, CallInfo.first);
17898 }
17899
17900 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17901                              SelectionDAG &DAG) {
17902   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17903   EVT VT = Op0.getValueType();
17904   SDLoc dl(Op);
17905
17906   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17907          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17908
17909   // PMULxD operations multiply each even value (starting at 0) of LHS with
17910   // the related value of RHS and produce a widen result.
17911   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17912   // => <2 x i64> <ae|cg>
17913   //
17914   // In other word, to have all the results, we need to perform two PMULxD:
17915   // 1. one with the even values.
17916   // 2. one with the odd values.
17917   // To achieve #2, with need to place the odd values at an even position.
17918   //
17919   // Place the odd value at an even position (basically, shift all values 1
17920   // step to the left):
17921   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17922   // <a|b|c|d> => <b|undef|d|undef>
17923   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17924   // <e|f|g|h> => <f|undef|h|undef>
17925   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17926
17927   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17928   // ints.
17929   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17930   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17931   unsigned Opcode =
17932       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17933   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17934   // => <2 x i64> <ae|cg>
17935   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17936   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17937   // => <2 x i64> <bf|dh>
17938   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17939
17940   // Shuffle it back into the right order.
17941   SDValue Highs, Lows;
17942   if (VT == MVT::v8i32) {
17943     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17944     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17945     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17946     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17947   } else {
17948     const int HighMask[] = {1, 5, 3, 7};
17949     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17950     const int LowMask[] = {0, 4, 2, 6};
17951     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17952   }
17953
17954   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17955   // unsigned multiply.
17956   if (IsSigned && !Subtarget->hasSSE41()) {
17957     SDValue ShAmt = DAG.getConstant(
17958         31, dl,
17959         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17960     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17961                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17962     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17963                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17964
17965     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17966     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17967   }
17968
17969   // The first result of MUL_LOHI is actually the low value, followed by the
17970   // high value.
17971   SDValue Ops[] = {Lows, Highs};
17972   return DAG.getMergeValues(Ops, dl);
17973 }
17974
17975 // Return true if the required (according to Opcode) shift-imm form is natively
17976 // supported by the Subtarget
17977 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
17978                                         unsigned Opcode) {
17979   if (VT.getScalarSizeInBits() < 16)
17980     return false;
17981
17982   if (VT.is512BitVector() &&
17983       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
17984     return true;
17985
17986   bool LShift = VT.is128BitVector() ||
17987     (VT.is256BitVector() && Subtarget->hasInt256());
17988
17989   bool AShift = LShift && (Subtarget->hasVLX() ||
17990     (VT != MVT::v2i64 && VT != MVT::v4i64));
17991   return (Opcode == ISD::SRA) ? AShift : LShift;
17992 }
17993
17994 // The shift amount is a variable, but it is the same for all vector lanes.
17995 // These instructions are defined together with shift-immediate.
17996 static
17997 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
17998                                       unsigned Opcode) {
17999   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18000 }
18001
18002 // Return true if the required (according to Opcode) variable-shift form is
18003 // natively supported by the Subtarget
18004 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18005                                     unsigned Opcode) {
18006
18007   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18008     return false;
18009
18010   // vXi16 supported only on AVX-512, BWI
18011   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18012     return false;
18013
18014   if (VT.is512BitVector() || Subtarget->hasVLX())
18015     return true;
18016
18017   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18018   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18019   return (Opcode == ISD::SRA) ? AShift : LShift;
18020 }
18021
18022 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18023                                          const X86Subtarget *Subtarget) {
18024   MVT VT = Op.getSimpleValueType();
18025   SDLoc dl(Op);
18026   SDValue R = Op.getOperand(0);
18027   SDValue Amt = Op.getOperand(1);
18028
18029   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18030     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18031
18032   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18033     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18034     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18035     SDValue Ex = DAG.getBitcast(ExVT, R);
18036
18037     if (ShiftAmt >= 32) {
18038       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18039       SDValue Upper =
18040           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18041       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18042                                                  ShiftAmt - 32, DAG);
18043       if (VT == MVT::v2i64)
18044         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18045       if (VT == MVT::v4i64)
18046         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18047                                   {9, 1, 11, 3, 13, 5, 15, 7});
18048     } else {
18049       // SRA upper i32, SHL whole i64 and select lower i32.
18050       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18051                                                  ShiftAmt, DAG);
18052       SDValue Lower =
18053           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18054       Lower = DAG.getBitcast(ExVT, Lower);
18055       if (VT == MVT::v2i64)
18056         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18057       if (VT == MVT::v4i64)
18058         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18059                                   {8, 1, 10, 3, 12, 5, 14, 7});
18060     }
18061     return DAG.getBitcast(VT, Ex);
18062   };
18063
18064   // Optimize shl/srl/sra with constant shift amount.
18065   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18066     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18067       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18068
18069       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18070         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18071
18072       // i64 SRA needs to be performed as partial shifts.
18073       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18074           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18075         return ArithmeticShiftRight64(ShiftAmt);
18076
18077       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18078         unsigned NumElts = VT.getVectorNumElements();
18079         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18080
18081         // Simple i8 add case
18082         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18083           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18084
18085         // ashr(R, 7)  === cmp_slt(R, 0)
18086         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18087           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18088           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18089         }
18090
18091         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18092         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18093           return SDValue();
18094
18095         if (Op.getOpcode() == ISD::SHL) {
18096           // Make a large shift.
18097           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18098                                                    R, ShiftAmt, DAG);
18099           SHL = DAG.getBitcast(VT, SHL);
18100           // Zero out the rightmost bits.
18101           SmallVector<SDValue, 32> V(
18102               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18103           return DAG.getNode(ISD::AND, dl, VT, SHL,
18104                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18105         }
18106         if (Op.getOpcode() == ISD::SRL) {
18107           // Make a large shift.
18108           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18109                                                    R, ShiftAmt, DAG);
18110           SRL = DAG.getBitcast(VT, SRL);
18111           // Zero out the leftmost bits.
18112           SmallVector<SDValue, 32> V(
18113               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18114           return DAG.getNode(ISD::AND, dl, VT, SRL,
18115                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18116         }
18117         if (Op.getOpcode() == ISD::SRA) {
18118           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18119           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18120           SmallVector<SDValue, 32> V(NumElts,
18121                                      DAG.getConstant(128 >> ShiftAmt, dl,
18122                                                      MVT::i8));
18123           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18124           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18125           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18126           return Res;
18127         }
18128         llvm_unreachable("Unknown shift opcode.");
18129       }
18130     }
18131   }
18132
18133   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18134   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18135       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18136
18137     // Peek through any splat that was introduced for i64 shift vectorization.
18138     int SplatIndex = -1;
18139     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18140       if (SVN->isSplat()) {
18141         SplatIndex = SVN->getSplatIndex();
18142         Amt = Amt.getOperand(0);
18143         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18144                "Splat shuffle referencing second operand");
18145       }
18146
18147     if (Amt.getOpcode() != ISD::BITCAST ||
18148         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18149       return SDValue();
18150
18151     Amt = Amt.getOperand(0);
18152     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18153                      VT.getVectorNumElements();
18154     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18155     uint64_t ShiftAmt = 0;
18156     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18157     for (unsigned i = 0; i != Ratio; ++i) {
18158       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18159       if (!C)
18160         return SDValue();
18161       // 6 == Log2(64)
18162       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18163     }
18164
18165     // Check remaining shift amounts (if not a splat).
18166     if (SplatIndex < 0) {
18167       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18168         uint64_t ShAmt = 0;
18169         for (unsigned j = 0; j != Ratio; ++j) {
18170           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18171           if (!C)
18172             return SDValue();
18173           // 6 == Log2(64)
18174           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18175         }
18176         if (ShAmt != ShiftAmt)
18177           return SDValue();
18178       }
18179     }
18180
18181     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18182       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18183
18184     if (Op.getOpcode() == ISD::SRA)
18185       return ArithmeticShiftRight64(ShiftAmt);
18186   }
18187
18188   return SDValue();
18189 }
18190
18191 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18192                                         const X86Subtarget* Subtarget) {
18193   MVT VT = Op.getSimpleValueType();
18194   SDLoc dl(Op);
18195   SDValue R = Op.getOperand(0);
18196   SDValue Amt = Op.getOperand(1);
18197
18198   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18199     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18200
18201   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18202     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18203
18204   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18205     SDValue BaseShAmt;
18206     EVT EltVT = VT.getVectorElementType();
18207
18208     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18209       // Check if this build_vector node is doing a splat.
18210       // If so, then set BaseShAmt equal to the splat value.
18211       BaseShAmt = BV->getSplatValue();
18212       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18213         BaseShAmt = SDValue();
18214     } else {
18215       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18216         Amt = Amt.getOperand(0);
18217
18218       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18219       if (SVN && SVN->isSplat()) {
18220         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18221         SDValue InVec = Amt.getOperand(0);
18222         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18223           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18224                  "Unexpected shuffle index found!");
18225           BaseShAmt = InVec.getOperand(SplatIdx);
18226         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18227            if (ConstantSDNode *C =
18228                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18229              if (C->getZExtValue() == SplatIdx)
18230                BaseShAmt = InVec.getOperand(1);
18231            }
18232         }
18233
18234         if (!BaseShAmt)
18235           // Avoid introducing an extract element from a shuffle.
18236           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18237                                   DAG.getIntPtrConstant(SplatIdx, dl));
18238       }
18239     }
18240
18241     if (BaseShAmt.getNode()) {
18242       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18243       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18244         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18245       else if (EltVT.bitsLT(MVT::i32))
18246         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18247
18248       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18249     }
18250   }
18251
18252   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18253   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18254       Amt.getOpcode() == ISD::BITCAST &&
18255       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18256     Amt = Amt.getOperand(0);
18257     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18258                      VT.getVectorNumElements();
18259     std::vector<SDValue> Vals(Ratio);
18260     for (unsigned i = 0; i != Ratio; ++i)
18261       Vals[i] = Amt.getOperand(i);
18262     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18263       for (unsigned j = 0; j != Ratio; ++j)
18264         if (Vals[j] != Amt.getOperand(i + j))
18265           return SDValue();
18266     }
18267
18268     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18269       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18270   }
18271   return SDValue();
18272 }
18273
18274 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18275                           SelectionDAG &DAG) {
18276   MVT VT = Op.getSimpleValueType();
18277   SDLoc dl(Op);
18278   SDValue R = Op.getOperand(0);
18279   SDValue Amt = Op.getOperand(1);
18280
18281   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18282   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18283
18284   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18285     return V;
18286
18287   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18288     return V;
18289
18290   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18291     return Op;
18292
18293   // XOP has 128-bit variable logical/arithmetic shifts.
18294   // +ve/-ve Amt = shift left/right.
18295   if (Subtarget->hasXOP() &&
18296       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18297        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18298     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18299       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18300       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18301     }
18302     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18303       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18304     if (Op.getOpcode() == ISD::SRA)
18305       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18306   }
18307
18308   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18309   // shifts per-lane and then shuffle the partial results back together.
18310   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18311     // Splat the shift amounts so the scalar shifts above will catch it.
18312     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18313     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18314     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18315     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18316     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18317   }
18318
18319   // i64 vector arithmetic shift can be emulated with the transform:
18320   // M = lshr(SIGN_BIT, Amt)
18321   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18322   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18323       Op.getOpcode() == ISD::SRA) {
18324     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18325     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18326     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18327     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18328     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18329     return R;
18330   }
18331
18332   // If possible, lower this packed shift into a vector multiply instead of
18333   // expanding it into a sequence of scalar shifts.
18334   // Do this only if the vector shift count is a constant build_vector.
18335   if (Op.getOpcode() == ISD::SHL &&
18336       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18337        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18338       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18339     SmallVector<SDValue, 8> Elts;
18340     EVT SVT = VT.getScalarType();
18341     unsigned SVTBits = SVT.getSizeInBits();
18342     const APInt &One = APInt(SVTBits, 1);
18343     unsigned NumElems = VT.getVectorNumElements();
18344
18345     for (unsigned i=0; i !=NumElems; ++i) {
18346       SDValue Op = Amt->getOperand(i);
18347       if (Op->getOpcode() == ISD::UNDEF) {
18348         Elts.push_back(Op);
18349         continue;
18350       }
18351
18352       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18353       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18354       uint64_t ShAmt = C.getZExtValue();
18355       if (ShAmt >= SVTBits) {
18356         Elts.push_back(DAG.getUNDEF(SVT));
18357         continue;
18358       }
18359       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18360     }
18361     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18362     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18363   }
18364
18365   // Lower SHL with variable shift amount.
18366   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18367     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18368
18369     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18370                      DAG.getConstant(0x3f800000U, dl, VT));
18371     Op = DAG.getBitcast(MVT::v4f32, Op);
18372     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18373     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18374   }
18375
18376   // If possible, lower this shift as a sequence of two shifts by
18377   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18378   // Example:
18379   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18380   //
18381   // Could be rewritten as:
18382   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18383   //
18384   // The advantage is that the two shifts from the example would be
18385   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18386   // the vector shift into four scalar shifts plus four pairs of vector
18387   // insert/extract.
18388   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18389       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18390     unsigned TargetOpcode = X86ISD::MOVSS;
18391     bool CanBeSimplified;
18392     // The splat value for the first packed shift (the 'X' from the example).
18393     SDValue Amt1 = Amt->getOperand(0);
18394     // The splat value for the second packed shift (the 'Y' from the example).
18395     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18396                                         Amt->getOperand(2);
18397
18398     // See if it is possible to replace this node with a sequence of
18399     // two shifts followed by a MOVSS/MOVSD
18400     if (VT == MVT::v4i32) {
18401       // Check if it is legal to use a MOVSS.
18402       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18403                         Amt2 == Amt->getOperand(3);
18404       if (!CanBeSimplified) {
18405         // Otherwise, check if we can still simplify this node using a MOVSD.
18406         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18407                           Amt->getOperand(2) == Amt->getOperand(3);
18408         TargetOpcode = X86ISD::MOVSD;
18409         Amt2 = Amt->getOperand(2);
18410       }
18411     } else {
18412       // Do similar checks for the case where the machine value type
18413       // is MVT::v8i16.
18414       CanBeSimplified = Amt1 == Amt->getOperand(1);
18415       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18416         CanBeSimplified = Amt2 == Amt->getOperand(i);
18417
18418       if (!CanBeSimplified) {
18419         TargetOpcode = X86ISD::MOVSD;
18420         CanBeSimplified = true;
18421         Amt2 = Amt->getOperand(4);
18422         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18423           CanBeSimplified = Amt1 == Amt->getOperand(i);
18424         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18425           CanBeSimplified = Amt2 == Amt->getOperand(j);
18426       }
18427     }
18428
18429     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18430         isa<ConstantSDNode>(Amt2)) {
18431       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18432       EVT CastVT = MVT::v4i32;
18433       SDValue Splat1 =
18434         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18435       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18436       SDValue Splat2 =
18437         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18438       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18439       if (TargetOpcode == X86ISD::MOVSD)
18440         CastVT = MVT::v2i64;
18441       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18442       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18443       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18444                                             BitCast1, DAG);
18445       return DAG.getBitcast(VT, Result);
18446     }
18447   }
18448
18449   // v4i32 Non Uniform Shifts.
18450   // If the shift amount is constant we can shift each lane using the SSE2
18451   // immediate shifts, else we need to zero-extend each lane to the lower i64
18452   // and shift using the SSE2 variable shifts.
18453   // The separate results can then be blended together.
18454   if (VT == MVT::v4i32) {
18455     unsigned Opc = Op.getOpcode();
18456     SDValue Amt0, Amt1, Amt2, Amt3;
18457     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18458       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18459       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18460       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18461       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18462     } else {
18463       // ISD::SHL is handled above but we include it here for completeness.
18464       switch (Opc) {
18465       default:
18466         llvm_unreachable("Unknown target vector shift node");
18467       case ISD::SHL:
18468         Opc = X86ISD::VSHL;
18469         break;
18470       case ISD::SRL:
18471         Opc = X86ISD::VSRL;
18472         break;
18473       case ISD::SRA:
18474         Opc = X86ISD::VSRA;
18475         break;
18476       }
18477       // The SSE2 shifts use the lower i64 as the same shift amount for
18478       // all lanes and the upper i64 is ignored. These shuffle masks
18479       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18480       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18481       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18482       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18483       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18484       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18485     }
18486
18487     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18488     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18489     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18490     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18491     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18492     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18493     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18494   }
18495
18496   if (VT == MVT::v16i8 ||
18497       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18498     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18499     unsigned ShiftOpcode = Op->getOpcode();
18500
18501     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18502       // On SSE41 targets we make use of the fact that VSELECT lowers
18503       // to PBLENDVB which selects bytes based just on the sign bit.
18504       if (Subtarget->hasSSE41()) {
18505         V0 = DAG.getBitcast(VT, V0);
18506         V1 = DAG.getBitcast(VT, V1);
18507         Sel = DAG.getBitcast(VT, Sel);
18508         return DAG.getBitcast(SelVT,
18509                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18510       }
18511       // On pre-SSE41 targets we test for the sign bit by comparing to
18512       // zero - a negative value will set all bits of the lanes to true
18513       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18514       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18515       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18516       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18517     };
18518
18519     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18520     // We can safely do this using i16 shifts as we're only interested in
18521     // the 3 lower bits of each byte.
18522     Amt = DAG.getBitcast(ExtVT, Amt);
18523     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18524     Amt = DAG.getBitcast(VT, Amt);
18525
18526     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18527       // r = VSELECT(r, shift(r, 4), a);
18528       SDValue M =
18529           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18530       R = SignBitSelect(VT, Amt, M, R);
18531
18532       // a += a
18533       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18534
18535       // r = VSELECT(r, shift(r, 2), a);
18536       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18537       R = SignBitSelect(VT, Amt, M, R);
18538
18539       // a += a
18540       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18541
18542       // return VSELECT(r, shift(r, 1), a);
18543       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18544       R = SignBitSelect(VT, Amt, M, R);
18545       return R;
18546     }
18547
18548     if (Op->getOpcode() == ISD::SRA) {
18549       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18550       // so we can correctly sign extend. We don't care what happens to the
18551       // lower byte.
18552       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18553       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18554       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18555       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18556       ALo = DAG.getBitcast(ExtVT, ALo);
18557       AHi = DAG.getBitcast(ExtVT, AHi);
18558       RLo = DAG.getBitcast(ExtVT, RLo);
18559       RHi = DAG.getBitcast(ExtVT, RHi);
18560
18561       // r = VSELECT(r, shift(r, 4), a);
18562       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18563                                 DAG.getConstant(4, dl, ExtVT));
18564       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18565                                 DAG.getConstant(4, dl, ExtVT));
18566       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18567       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18568
18569       // a += a
18570       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18571       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18572
18573       // r = VSELECT(r, shift(r, 2), a);
18574       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18575                         DAG.getConstant(2, dl, ExtVT));
18576       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18577                         DAG.getConstant(2, dl, ExtVT));
18578       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18579       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18580
18581       // a += a
18582       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18583       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18584
18585       // r = VSELECT(r, shift(r, 1), a);
18586       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18587                         DAG.getConstant(1, dl, ExtVT));
18588       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18589                         DAG.getConstant(1, dl, ExtVT));
18590       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18591       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18592
18593       // Logical shift the result back to the lower byte, leaving a zero upper
18594       // byte
18595       // meaning that we can safely pack with PACKUSWB.
18596       RLo =
18597           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18598       RHi =
18599           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18600       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18601     }
18602   }
18603
18604   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18605   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18606   // solution better.
18607   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18608     MVT ExtVT = MVT::v8i32;
18609     unsigned ExtOpc =
18610         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18611     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18612     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18613     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18614                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18615   }
18616
18617   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18618     MVT ExtVT = MVT::v8i32;
18619     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18620     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18621     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18622     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18623     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18624     ALo = DAG.getBitcast(ExtVT, ALo);
18625     AHi = DAG.getBitcast(ExtVT, AHi);
18626     RLo = DAG.getBitcast(ExtVT, RLo);
18627     RHi = DAG.getBitcast(ExtVT, RHi);
18628     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18629     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18630     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18631     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18632     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18633   }
18634
18635   if (VT == MVT::v8i16) {
18636     unsigned ShiftOpcode = Op->getOpcode();
18637
18638     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18639       // On SSE41 targets we make use of the fact that VSELECT lowers
18640       // to PBLENDVB which selects bytes based just on the sign bit.
18641       if (Subtarget->hasSSE41()) {
18642         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18643         V0 = DAG.getBitcast(ExtVT, V0);
18644         V1 = DAG.getBitcast(ExtVT, V1);
18645         Sel = DAG.getBitcast(ExtVT, Sel);
18646         return DAG.getBitcast(
18647             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18648       }
18649       // On pre-SSE41 targets we splat the sign bit - a negative value will
18650       // set all bits of the lanes to true and VSELECT uses that in
18651       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18652       SDValue C =
18653           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18654       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18655     };
18656
18657     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18658     if (Subtarget->hasSSE41()) {
18659       // On SSE41 targets we need to replicate the shift mask in both
18660       // bytes for PBLENDVB.
18661       Amt = DAG.getNode(
18662           ISD::OR, dl, VT,
18663           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18664           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18665     } else {
18666       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18667     }
18668
18669     // r = VSELECT(r, shift(r, 8), a);
18670     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18671     R = SignBitSelect(Amt, M, R);
18672
18673     // a += a
18674     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18675
18676     // r = VSELECT(r, shift(r, 4), a);
18677     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18678     R = SignBitSelect(Amt, M, R);
18679
18680     // a += a
18681     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18682
18683     // r = VSELECT(r, shift(r, 2), a);
18684     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18685     R = SignBitSelect(Amt, M, R);
18686
18687     // a += a
18688     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18689
18690     // return VSELECT(r, shift(r, 1), a);
18691     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18692     R = SignBitSelect(Amt, M, R);
18693     return R;
18694   }
18695
18696   // Decompose 256-bit shifts into smaller 128-bit shifts.
18697   if (VT.is256BitVector()) {
18698     unsigned NumElems = VT.getVectorNumElements();
18699     MVT EltVT = VT.getVectorElementType();
18700     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18701
18702     // Extract the two vectors
18703     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18704     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18705
18706     // Recreate the shift amount vectors
18707     SDValue Amt1, Amt2;
18708     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18709       // Constant shift amount
18710       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18711       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18712       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18713
18714       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18715       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18716     } else {
18717       // Variable shift amount
18718       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18719       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18720     }
18721
18722     // Issue new vector shifts for the smaller types
18723     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18724     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18725
18726     // Concatenate the result back
18727     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18728   }
18729
18730   return SDValue();
18731 }
18732
18733 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18734                            SelectionDAG &DAG) {
18735   MVT VT = Op.getSimpleValueType();
18736   SDLoc DL(Op);
18737   SDValue R = Op.getOperand(0);
18738   SDValue Amt = Op.getOperand(1);
18739
18740   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18741   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18742   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18743
18744   // XOP has 128-bit vector variable + immediate rotates.
18745   // +ve/-ve Amt = rotate left/right.
18746
18747   // Split 256-bit integers.
18748   if (VT.getSizeInBits() == 256)
18749     return Lower256IntArith(Op, DAG);
18750
18751   assert(VT.getSizeInBits() == 128 && "Only rotate 128-bit vectors!");
18752
18753   // Attempt to rotate by immediate.
18754   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18755     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18756       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18757       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18758       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18759                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18760     }
18761   }
18762
18763   // Use general rotate by variable (per-element).
18764   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18765 }
18766
18767 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18768   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18769   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18770   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18771   // has only one use.
18772   SDNode *N = Op.getNode();
18773   SDValue LHS = N->getOperand(0);
18774   SDValue RHS = N->getOperand(1);
18775   unsigned BaseOp = 0;
18776   unsigned Cond = 0;
18777   SDLoc DL(Op);
18778   switch (Op.getOpcode()) {
18779   default: llvm_unreachable("Unknown ovf instruction!");
18780   case ISD::SADDO:
18781     // A subtract of one will be selected as a INC. Note that INC doesn't
18782     // set CF, so we can't do this for UADDO.
18783     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18784       if (C->isOne()) {
18785         BaseOp = X86ISD::INC;
18786         Cond = X86::COND_O;
18787         break;
18788       }
18789     BaseOp = X86ISD::ADD;
18790     Cond = X86::COND_O;
18791     break;
18792   case ISD::UADDO:
18793     BaseOp = X86ISD::ADD;
18794     Cond = X86::COND_B;
18795     break;
18796   case ISD::SSUBO:
18797     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18798     // set CF, so we can't do this for USUBO.
18799     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18800       if (C->isOne()) {
18801         BaseOp = X86ISD::DEC;
18802         Cond = X86::COND_O;
18803         break;
18804       }
18805     BaseOp = X86ISD::SUB;
18806     Cond = X86::COND_O;
18807     break;
18808   case ISD::USUBO:
18809     BaseOp = X86ISD::SUB;
18810     Cond = X86::COND_B;
18811     break;
18812   case ISD::SMULO:
18813     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18814     Cond = X86::COND_O;
18815     break;
18816   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18817     if (N->getValueType(0) == MVT::i8) {
18818       BaseOp = X86ISD::UMUL8;
18819       Cond = X86::COND_O;
18820       break;
18821     }
18822     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18823                                  MVT::i32);
18824     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18825
18826     SDValue SetCC =
18827       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18828                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18829                   SDValue(Sum.getNode(), 2));
18830
18831     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18832   }
18833   }
18834
18835   // Also sets EFLAGS.
18836   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18837   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18838
18839   SDValue SetCC =
18840     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18841                 DAG.getConstant(Cond, DL, MVT::i32),
18842                 SDValue(Sum.getNode(), 1));
18843
18844   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18845 }
18846
18847 /// Returns true if the operand type is exactly twice the native width, and
18848 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18849 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18850 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18851 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18852   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18853
18854   if (OpWidth == 64)
18855     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18856   else if (OpWidth == 128)
18857     return Subtarget->hasCmpxchg16b();
18858   else
18859     return false;
18860 }
18861
18862 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18863   return needsCmpXchgNb(SI->getValueOperand()->getType());
18864 }
18865
18866 // Note: this turns large loads into lock cmpxchg8b/16b.
18867 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18868 TargetLowering::AtomicExpansionKind
18869 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18870   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18871   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18872                                                : AtomicExpansionKind::None;
18873 }
18874
18875 TargetLowering::AtomicExpansionKind
18876 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18877   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18878   Type *MemType = AI->getType();
18879
18880   // If the operand is too big, we must see if cmpxchg8/16b is available
18881   // and default to library calls otherwise.
18882   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18883     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18884                                    : AtomicExpansionKind::None;
18885   }
18886
18887   AtomicRMWInst::BinOp Op = AI->getOperation();
18888   switch (Op) {
18889   default:
18890     llvm_unreachable("Unknown atomic operation");
18891   case AtomicRMWInst::Xchg:
18892   case AtomicRMWInst::Add:
18893   case AtomicRMWInst::Sub:
18894     // It's better to use xadd, xsub or xchg for these in all cases.
18895     return AtomicExpansionKind::None;
18896   case AtomicRMWInst::Or:
18897   case AtomicRMWInst::And:
18898   case AtomicRMWInst::Xor:
18899     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18900     // prefix to a normal instruction for these operations.
18901     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18902                             : AtomicExpansionKind::None;
18903   case AtomicRMWInst::Nand:
18904   case AtomicRMWInst::Max:
18905   case AtomicRMWInst::Min:
18906   case AtomicRMWInst::UMax:
18907   case AtomicRMWInst::UMin:
18908     // These always require a non-trivial set of data operations on x86. We must
18909     // use a cmpxchg loop.
18910     return AtomicExpansionKind::CmpXChg;
18911   }
18912 }
18913
18914 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18915   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18916   // no-sse2). There isn't any reason to disable it if the target processor
18917   // supports it.
18918   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18919 }
18920
18921 LoadInst *
18922 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18923   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18924   Type *MemType = AI->getType();
18925   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18926   // there is no benefit in turning such RMWs into loads, and it is actually
18927   // harmful as it introduces a mfence.
18928   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18929     return nullptr;
18930
18931   auto Builder = IRBuilder<>(AI);
18932   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18933   auto SynchScope = AI->getSynchScope();
18934   // We must restrict the ordering to avoid generating loads with Release or
18935   // ReleaseAcquire orderings.
18936   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18937   auto Ptr = AI->getPointerOperand();
18938
18939   // Before the load we need a fence. Here is an example lifted from
18940   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18941   // is required:
18942   // Thread 0:
18943   //   x.store(1, relaxed);
18944   //   r1 = y.fetch_add(0, release);
18945   // Thread 1:
18946   //   y.fetch_add(42, acquire);
18947   //   r2 = x.load(relaxed);
18948   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18949   // lowered to just a load without a fence. A mfence flushes the store buffer,
18950   // making the optimization clearly correct.
18951   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18952   // otherwise, we might be able to be more aggressive on relaxed idempotent
18953   // rmw. In practice, they do not look useful, so we don't try to be
18954   // especially clever.
18955   if (SynchScope == SingleThread)
18956     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18957     // the IR level, so we must wrap it in an intrinsic.
18958     return nullptr;
18959
18960   if (!hasMFENCE(*Subtarget))
18961     // FIXME: it might make sense to use a locked operation here but on a
18962     // different cache-line to prevent cache-line bouncing. In practice it
18963     // is probably a small win, and x86 processors without mfence are rare
18964     // enough that we do not bother.
18965     return nullptr;
18966
18967   Function *MFence =
18968       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18969   Builder.CreateCall(MFence, {});
18970
18971   // Finally we can emit the atomic load.
18972   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
18973           AI->getType()->getPrimitiveSizeInBits());
18974   Loaded->setAtomic(Order, SynchScope);
18975   AI->replaceAllUsesWith(Loaded);
18976   AI->eraseFromParent();
18977   return Loaded;
18978 }
18979
18980 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
18981                                  SelectionDAG &DAG) {
18982   SDLoc dl(Op);
18983   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
18984     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
18985   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
18986     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
18987
18988   // The only fence that needs an instruction is a sequentially-consistent
18989   // cross-thread fence.
18990   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
18991     if (hasMFENCE(*Subtarget))
18992       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
18993
18994     SDValue Chain = Op.getOperand(0);
18995     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
18996     SDValue Ops[] = {
18997       DAG.getRegister(X86::ESP, MVT::i32),     // Base
18998       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
18999       DAG.getRegister(0, MVT::i32),            // Index
19000       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19001       DAG.getRegister(0, MVT::i32),            // Segment.
19002       Zero,
19003       Chain
19004     };
19005     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19006     return SDValue(Res, 0);
19007   }
19008
19009   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19010   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19011 }
19012
19013 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19014                              SelectionDAG &DAG) {
19015   MVT T = Op.getSimpleValueType();
19016   SDLoc DL(Op);
19017   unsigned Reg = 0;
19018   unsigned size = 0;
19019   switch(T.SimpleTy) {
19020   default: llvm_unreachable("Invalid value type!");
19021   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19022   case MVT::i16: Reg = X86::AX;  size = 2; break;
19023   case MVT::i32: Reg = X86::EAX; size = 4; break;
19024   case MVT::i64:
19025     assert(Subtarget->is64Bit() && "Node not type legal!");
19026     Reg = X86::RAX; size = 8;
19027     break;
19028   }
19029   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19030                                   Op.getOperand(2), SDValue());
19031   SDValue Ops[] = { cpIn.getValue(0),
19032                     Op.getOperand(1),
19033                     Op.getOperand(3),
19034                     DAG.getTargetConstant(size, DL, MVT::i8),
19035                     cpIn.getValue(1) };
19036   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19037   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19038   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19039                                            Ops, T, MMO);
19040
19041   SDValue cpOut =
19042     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19043   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19044                                       MVT::i32, cpOut.getValue(2));
19045   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19046                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19047                                 EFLAGS);
19048
19049   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19050   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19051   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19052   return SDValue();
19053 }
19054
19055 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19056                             SelectionDAG &DAG) {
19057   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19058   MVT DstVT = Op.getSimpleValueType();
19059
19060   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19061     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19062     if (DstVT != MVT::f64)
19063       // This conversion needs to be expanded.
19064       return SDValue();
19065
19066     SDValue InVec = Op->getOperand(0);
19067     SDLoc dl(Op);
19068     unsigned NumElts = SrcVT.getVectorNumElements();
19069     EVT SVT = SrcVT.getVectorElementType();
19070
19071     // Widen the vector in input in the case of MVT::v2i32.
19072     // Example: from MVT::v2i32 to MVT::v4i32.
19073     SmallVector<SDValue, 16> Elts;
19074     for (unsigned i = 0, e = NumElts; i != e; ++i)
19075       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19076                                  DAG.getIntPtrConstant(i, dl)));
19077
19078     // Explicitly mark the extra elements as Undef.
19079     Elts.append(NumElts, DAG.getUNDEF(SVT));
19080
19081     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19082     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19083     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19084     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19085                        DAG.getIntPtrConstant(0, dl));
19086   }
19087
19088   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19089          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19090   assert((DstVT == MVT::i64 ||
19091           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19092          "Unexpected custom BITCAST");
19093   // i64 <=> MMX conversions are Legal.
19094   if (SrcVT==MVT::i64 && DstVT.isVector())
19095     return Op;
19096   if (DstVT==MVT::i64 && SrcVT.isVector())
19097     return Op;
19098   // MMX <=> MMX conversions are Legal.
19099   if (SrcVT.isVector() && DstVT.isVector())
19100     return Op;
19101   // All other conversions need to be expanded.
19102   return SDValue();
19103 }
19104
19105 /// Compute the horizontal sum of bytes in V for the elements of VT.
19106 ///
19107 /// Requires V to be a byte vector and VT to be an integer vector type with
19108 /// wider elements than V's type. The width of the elements of VT determines
19109 /// how many bytes of V are summed horizontally to produce each element of the
19110 /// result.
19111 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19112                                       const X86Subtarget *Subtarget,
19113                                       SelectionDAG &DAG) {
19114   SDLoc DL(V);
19115   MVT ByteVecVT = V.getSimpleValueType();
19116   MVT EltVT = VT.getVectorElementType();
19117   int NumElts = VT.getVectorNumElements();
19118   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19119          "Expected value to have byte element type.");
19120   assert(EltVT != MVT::i8 &&
19121          "Horizontal byte sum only makes sense for wider elements!");
19122   unsigned VecSize = VT.getSizeInBits();
19123   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19124
19125   // PSADBW instruction horizontally add all bytes and leave the result in i64
19126   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19127   if (EltVT == MVT::i64) {
19128     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19129     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19130     return DAG.getBitcast(VT, V);
19131   }
19132
19133   if (EltVT == MVT::i32) {
19134     // We unpack the low half and high half into i32s interleaved with zeros so
19135     // that we can use PSADBW to horizontally sum them. The most useful part of
19136     // this is that it lines up the results of two PSADBW instructions to be
19137     // two v2i64 vectors which concatenated are the 4 population counts. We can
19138     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19139     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19140     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19141     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19142
19143     // Do the horizontal sums into two v2i64s.
19144     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19145     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19146                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19147     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19148                        DAG.getBitcast(ByteVecVT, High), Zeros);
19149
19150     // Merge them together.
19151     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19152     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19153                     DAG.getBitcast(ShortVecVT, Low),
19154                     DAG.getBitcast(ShortVecVT, High));
19155
19156     return DAG.getBitcast(VT, V);
19157   }
19158
19159   // The only element type left is i16.
19160   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19161
19162   // To obtain pop count for each i16 element starting from the pop count for
19163   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19164   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19165   // directly supported.
19166   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19167   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19168   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19169   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19170                   DAG.getBitcast(ByteVecVT, V));
19171   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19172 }
19173
19174 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19175                                         const X86Subtarget *Subtarget,
19176                                         SelectionDAG &DAG) {
19177   MVT VT = Op.getSimpleValueType();
19178   MVT EltVT = VT.getVectorElementType();
19179   unsigned VecSize = VT.getSizeInBits();
19180
19181   // Implement a lookup table in register by using an algorithm based on:
19182   // http://wm.ite.pl/articles/sse-popcount.html
19183   //
19184   // The general idea is that every lower byte nibble in the input vector is an
19185   // index into a in-register pre-computed pop count table. We then split up the
19186   // input vector in two new ones: (1) a vector with only the shifted-right
19187   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19188   // masked out higher ones) for each byte. PSHUB is used separately with both
19189   // to index the in-register table. Next, both are added and the result is a
19190   // i8 vector where each element contains the pop count for input byte.
19191   //
19192   // To obtain the pop count for elements != i8, we follow up with the same
19193   // approach and use additional tricks as described below.
19194   //
19195   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19196                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19197                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19198                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19199
19200   int NumByteElts = VecSize / 8;
19201   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19202   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19203   SmallVector<SDValue, 16> LUTVec;
19204   for (int i = 0; i < NumByteElts; ++i)
19205     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19206   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19207   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19208                                   DAG.getConstant(0x0F, DL, MVT::i8));
19209   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19210
19211   // High nibbles
19212   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19213   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19214   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19215
19216   // Low nibbles
19217   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19218
19219   // The input vector is used as the shuffle mask that index elements into the
19220   // LUT. After counting low and high nibbles, add the vector to obtain the
19221   // final pop count per i8 element.
19222   SDValue HighPopCnt =
19223       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19224   SDValue LowPopCnt =
19225       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19226   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19227
19228   if (EltVT == MVT::i8)
19229     return PopCnt;
19230
19231   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19232 }
19233
19234 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19235                                        const X86Subtarget *Subtarget,
19236                                        SelectionDAG &DAG) {
19237   MVT VT = Op.getSimpleValueType();
19238   assert(VT.is128BitVector() &&
19239          "Only 128-bit vector bitmath lowering supported.");
19240
19241   int VecSize = VT.getSizeInBits();
19242   MVT EltVT = VT.getVectorElementType();
19243   int Len = EltVT.getSizeInBits();
19244
19245   // This is the vectorized version of the "best" algorithm from
19246   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19247   // with a minor tweak to use a series of adds + shifts instead of vector
19248   // multiplications. Implemented for all integer vector types. We only use
19249   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19250   // much faster, even faster than using native popcnt instructions.
19251
19252   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19253     MVT VT = V.getSimpleValueType();
19254     SmallVector<SDValue, 32> Shifters(
19255         VT.getVectorNumElements(),
19256         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19257     return DAG.getNode(OpCode, DL, VT, V,
19258                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19259   };
19260   auto GetMask = [&](SDValue V, APInt Mask) {
19261     MVT VT = V.getSimpleValueType();
19262     SmallVector<SDValue, 32> Masks(
19263         VT.getVectorNumElements(),
19264         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19265     return DAG.getNode(ISD::AND, DL, VT, V,
19266                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19267   };
19268
19269   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19270   // x86, so set the SRL type to have elements at least i16 wide. This is
19271   // correct because all of our SRLs are followed immediately by a mask anyways
19272   // that handles any bits that sneak into the high bits of the byte elements.
19273   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19274
19275   SDValue V = Op;
19276
19277   // v = v - ((v >> 1) & 0x55555555...)
19278   SDValue Srl =
19279       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19280   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19281   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19282
19283   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19284   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19285   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19286   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19287   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19288
19289   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19290   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19291   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19292   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19293
19294   // At this point, V contains the byte-wise population count, and we are
19295   // merely doing a horizontal sum if necessary to get the wider element
19296   // counts.
19297   if (EltVT == MVT::i8)
19298     return V;
19299
19300   return LowerHorizontalByteSum(
19301       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19302       DAG);
19303 }
19304
19305 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19306                                 SelectionDAG &DAG) {
19307   MVT VT = Op.getSimpleValueType();
19308   // FIXME: Need to add AVX-512 support here!
19309   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19310          "Unknown CTPOP type to handle");
19311   SDLoc DL(Op.getNode());
19312   SDValue Op0 = Op.getOperand(0);
19313
19314   if (!Subtarget->hasSSSE3()) {
19315     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19316     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19317     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19318   }
19319
19320   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19321     unsigned NumElems = VT.getVectorNumElements();
19322
19323     // Extract each 128-bit vector, compute pop count and concat the result.
19324     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19325     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19326
19327     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19328                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19329                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19330   }
19331
19332   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19333 }
19334
19335 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19336                           SelectionDAG &DAG) {
19337   assert(Op.getValueType().isVector() &&
19338          "We only do custom lowering for vector population count.");
19339   return LowerVectorCTPOP(Op, Subtarget, DAG);
19340 }
19341
19342 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19343   SDNode *Node = Op.getNode();
19344   SDLoc dl(Node);
19345   EVT T = Node->getValueType(0);
19346   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19347                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19348   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19349                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19350                        Node->getOperand(0),
19351                        Node->getOperand(1), negOp,
19352                        cast<AtomicSDNode>(Node)->getMemOperand(),
19353                        cast<AtomicSDNode>(Node)->getOrdering(),
19354                        cast<AtomicSDNode>(Node)->getSynchScope());
19355 }
19356
19357 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19358   SDNode *Node = Op.getNode();
19359   SDLoc dl(Node);
19360   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19361
19362   // Convert seq_cst store -> xchg
19363   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19364   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19365   //        (The only way to get a 16-byte store is cmpxchg16b)
19366   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19367   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19368       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19369     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19370                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19371                                  Node->getOperand(0),
19372                                  Node->getOperand(1), Node->getOperand(2),
19373                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19374                                  cast<AtomicSDNode>(Node)->getOrdering(),
19375                                  cast<AtomicSDNode>(Node)->getSynchScope());
19376     return Swap.getValue(1);
19377   }
19378   // Other atomic stores have a simple pattern.
19379   return Op;
19380 }
19381
19382 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19383   EVT VT = Op.getNode()->getSimpleValueType(0);
19384
19385   // Let legalize expand this if it isn't a legal type yet.
19386   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19387     return SDValue();
19388
19389   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19390
19391   unsigned Opc;
19392   bool ExtraOp = false;
19393   switch (Op.getOpcode()) {
19394   default: llvm_unreachable("Invalid code");
19395   case ISD::ADDC: Opc = X86ISD::ADD; break;
19396   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19397   case ISD::SUBC: Opc = X86ISD::SUB; break;
19398   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19399   }
19400
19401   if (!ExtraOp)
19402     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19403                        Op.getOperand(1));
19404   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19405                      Op.getOperand(1), Op.getOperand(2));
19406 }
19407
19408 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19409                             SelectionDAG &DAG) {
19410   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19411
19412   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19413   // which returns the values as { float, float } (in XMM0) or
19414   // { double, double } (which is returned in XMM0, XMM1).
19415   SDLoc dl(Op);
19416   SDValue Arg = Op.getOperand(0);
19417   EVT ArgVT = Arg.getValueType();
19418   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19419
19420   TargetLowering::ArgListTy Args;
19421   TargetLowering::ArgListEntry Entry;
19422
19423   Entry.Node = Arg;
19424   Entry.Ty = ArgTy;
19425   Entry.isSExt = false;
19426   Entry.isZExt = false;
19427   Args.push_back(Entry);
19428
19429   bool isF64 = ArgVT == MVT::f64;
19430   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19431   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19432   // the results are returned via SRet in memory.
19433   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19434   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19435   SDValue Callee =
19436       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19437
19438   Type *RetTy = isF64
19439     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19440     : (Type*)VectorType::get(ArgTy, 4);
19441
19442   TargetLowering::CallLoweringInfo CLI(DAG);
19443   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19444     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19445
19446   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19447
19448   if (isF64)
19449     // Returned in xmm0 and xmm1.
19450     return CallResult.first;
19451
19452   // Returned in bits 0:31 and 32:64 xmm0.
19453   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19454                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19455   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19456                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19457   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19458   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19459 }
19460
19461 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19462                              SelectionDAG &DAG) {
19463   assert(Subtarget->hasAVX512() &&
19464          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19465
19466   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19467   EVT VT = N->getValue().getValueType();
19468   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19469   SDLoc dl(Op);
19470
19471   // X86 scatter kills mask register, so its type should be added to
19472   // the list of return values
19473   if (N->getNumValues() == 1) {
19474     SDValue Index = N->getIndex();
19475     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19476         !Index.getValueType().is512BitVector())
19477       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19478
19479     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19480     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19481                       N->getOperand(3), Index };
19482
19483     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19484     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19485     return SDValue(NewScatter.getNode(), 0);
19486   }
19487   return Op;
19488 }
19489
19490 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19491                             SelectionDAG &DAG) {
19492   assert(Subtarget->hasAVX512() &&
19493          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19494
19495   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19496   EVT VT = Op.getValueType();
19497   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19498   SDLoc dl(Op);
19499
19500   SDValue Index = N->getIndex();
19501   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19502       !Index.getValueType().is512BitVector()) {
19503     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19504     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19505                       N->getOperand(3), Index };
19506     DAG.UpdateNodeOperands(N, Ops);
19507   }
19508   return Op;
19509 }
19510
19511 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19512                                                     SelectionDAG &DAG) const {
19513   // TODO: Eventually, the lowering of these nodes should be informed by or
19514   // deferred to the GC strategy for the function in which they appear. For
19515   // now, however, they must be lowered to something. Since they are logically
19516   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19517   // require special handling for these nodes), lower them as literal NOOPs for
19518   // the time being.
19519   SmallVector<SDValue, 2> Ops;
19520
19521   Ops.push_back(Op.getOperand(0));
19522   if (Op->getGluedNode())
19523     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19524
19525   SDLoc OpDL(Op);
19526   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19527   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19528
19529   return NOOP;
19530 }
19531
19532 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19533                                                   SelectionDAG &DAG) const {
19534   // TODO: Eventually, the lowering of these nodes should be informed by or
19535   // deferred to the GC strategy for the function in which they appear. For
19536   // now, however, they must be lowered to something. Since they are logically
19537   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19538   // require special handling for these nodes), lower them as literal NOOPs for
19539   // the time being.
19540   SmallVector<SDValue, 2> Ops;
19541
19542   Ops.push_back(Op.getOperand(0));
19543   if (Op->getGluedNode())
19544     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19545
19546   SDLoc OpDL(Op);
19547   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19548   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19549
19550   return NOOP;
19551 }
19552
19553 /// LowerOperation - Provide custom lowering hooks for some operations.
19554 ///
19555 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19556   switch (Op.getOpcode()) {
19557   default: llvm_unreachable("Should not custom lower this!");
19558   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19559   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19560     return LowerCMP_SWAP(Op, Subtarget, DAG);
19561   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19562   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19563   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19564   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19565   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19566   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19567   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19568   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19569   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19570   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19571   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19572   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19573   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19574   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19575   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19576   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19577   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19578   case ISD::SHL_PARTS:
19579   case ISD::SRA_PARTS:
19580   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19581   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19582   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19583   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19584   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19585   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19586   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19587   case ISD::SIGN_EXTEND_VECTOR_INREG:
19588     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19589   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19590   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19591   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19592   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19593   case ISD::FABS:
19594   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19595   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19596   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19597   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19598   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19599   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19600   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19601   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19602   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19603   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19604   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19605   case ISD::INTRINSIC_VOID:
19606   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19607   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19608   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19609   case ISD::FRAME_TO_ARGS_OFFSET:
19610                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19611   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19612   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19613   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19614   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19615   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19616   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19617   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19618   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19619   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19620   case ISD::CTTZ:
19621   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19622   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19623   case ISD::UMUL_LOHI:
19624   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19625   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19626   case ISD::SRA:
19627   case ISD::SRL:
19628   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19629   case ISD::SADDO:
19630   case ISD::UADDO:
19631   case ISD::SSUBO:
19632   case ISD::USUBO:
19633   case ISD::SMULO:
19634   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19635   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19636   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19637   case ISD::ADDC:
19638   case ISD::ADDE:
19639   case ISD::SUBC:
19640   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19641   case ISD::ADD:                return LowerADD(Op, DAG);
19642   case ISD::SUB:                return LowerSUB(Op, DAG);
19643   case ISD::SMAX:
19644   case ISD::SMIN:
19645   case ISD::UMAX:
19646   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19647   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19648   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19649   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19650   case ISD::GC_TRANSITION_START:
19651                                 return LowerGC_TRANSITION_START(Op, DAG);
19652   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19653   }
19654 }
19655
19656 /// ReplaceNodeResults - Replace a node with an illegal result type
19657 /// with a new node built out of custom code.
19658 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19659                                            SmallVectorImpl<SDValue>&Results,
19660                                            SelectionDAG &DAG) const {
19661   SDLoc dl(N);
19662   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19663   switch (N->getOpcode()) {
19664   default:
19665     llvm_unreachable("Do not know how to custom type legalize this operation!");
19666   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19667   case X86ISD::FMINC:
19668   case X86ISD::FMIN:
19669   case X86ISD::FMAXC:
19670   case X86ISD::FMAX: {
19671     EVT VT = N->getValueType(0);
19672     if (VT != MVT::v2f32)
19673       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19674     SDValue UNDEF = DAG.getUNDEF(VT);
19675     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19676                               N->getOperand(0), UNDEF);
19677     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19678                               N->getOperand(1), UNDEF);
19679     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19680     return;
19681   }
19682   case ISD::SIGN_EXTEND_INREG:
19683   case ISD::ADDC:
19684   case ISD::ADDE:
19685   case ISD::SUBC:
19686   case ISD::SUBE:
19687     // We don't want to expand or promote these.
19688     return;
19689   case ISD::SDIV:
19690   case ISD::UDIV:
19691   case ISD::SREM:
19692   case ISD::UREM:
19693   case ISD::SDIVREM:
19694   case ISD::UDIVREM: {
19695     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19696     Results.push_back(V);
19697     return;
19698   }
19699   case ISD::FP_TO_SINT:
19700   case ISD::FP_TO_UINT: {
19701     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19702
19703     std::pair<SDValue,SDValue> Vals =
19704         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19705     SDValue FIST = Vals.first, StackSlot = Vals.second;
19706     if (FIST.getNode()) {
19707       EVT VT = N->getValueType(0);
19708       // Return a load from the stack slot.
19709       if (StackSlot.getNode())
19710         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19711                                       MachinePointerInfo(),
19712                                       false, false, false, 0));
19713       else
19714         Results.push_back(FIST);
19715     }
19716     return;
19717   }
19718   case ISD::UINT_TO_FP: {
19719     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19720     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19721         N->getValueType(0) != MVT::v2f32)
19722       return;
19723     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19724                                  N->getOperand(0));
19725     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19726                                      MVT::f64);
19727     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19728     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19729                              DAG.getBitcast(MVT::v2i64, VBias));
19730     Or = DAG.getBitcast(MVT::v2f64, Or);
19731     // TODO: Are there any fast-math-flags to propagate here?
19732     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19733     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19734     return;
19735   }
19736   case ISD::FP_ROUND: {
19737     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19738         return;
19739     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19740     Results.push_back(V);
19741     return;
19742   }
19743   case ISD::FP_EXTEND: {
19744     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19745     // No other ValueType for FP_EXTEND should reach this point.
19746     assert(N->getValueType(0) == MVT::v2f32 &&
19747            "Do not know how to legalize this Node");
19748     return;
19749   }
19750   case ISD::INTRINSIC_W_CHAIN: {
19751     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19752     switch (IntNo) {
19753     default : llvm_unreachable("Do not know how to custom type "
19754                                "legalize this intrinsic operation!");
19755     case Intrinsic::x86_rdtsc:
19756       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19757                                      Results);
19758     case Intrinsic::x86_rdtscp:
19759       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19760                                      Results);
19761     case Intrinsic::x86_rdpmc:
19762       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19763     }
19764   }
19765   case ISD::READCYCLECOUNTER: {
19766     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19767                                    Results);
19768   }
19769   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19770     EVT T = N->getValueType(0);
19771     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19772     bool Regs64bit = T == MVT::i128;
19773     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19774     SDValue cpInL, cpInH;
19775     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19776                         DAG.getConstant(0, dl, HalfT));
19777     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19778                         DAG.getConstant(1, dl, HalfT));
19779     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19780                              Regs64bit ? X86::RAX : X86::EAX,
19781                              cpInL, SDValue());
19782     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19783                              Regs64bit ? X86::RDX : X86::EDX,
19784                              cpInH, cpInL.getValue(1));
19785     SDValue swapInL, swapInH;
19786     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19787                           DAG.getConstant(0, dl, HalfT));
19788     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19789                           DAG.getConstant(1, dl, HalfT));
19790     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19791                                Regs64bit ? X86::RBX : X86::EBX,
19792                                swapInL, cpInH.getValue(1));
19793     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19794                                Regs64bit ? X86::RCX : X86::ECX,
19795                                swapInH, swapInL.getValue(1));
19796     SDValue Ops[] = { swapInH.getValue(0),
19797                       N->getOperand(1),
19798                       swapInH.getValue(1) };
19799     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19800     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19801     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19802                                   X86ISD::LCMPXCHG8_DAG;
19803     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19804     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19805                                         Regs64bit ? X86::RAX : X86::EAX,
19806                                         HalfT, Result.getValue(1));
19807     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19808                                         Regs64bit ? X86::RDX : X86::EDX,
19809                                         HalfT, cpOutL.getValue(2));
19810     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19811
19812     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19813                                         MVT::i32, cpOutH.getValue(2));
19814     SDValue Success =
19815         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19816                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19817     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19818
19819     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19820     Results.push_back(Success);
19821     Results.push_back(EFLAGS.getValue(1));
19822     return;
19823   }
19824   case ISD::ATOMIC_SWAP:
19825   case ISD::ATOMIC_LOAD_ADD:
19826   case ISD::ATOMIC_LOAD_SUB:
19827   case ISD::ATOMIC_LOAD_AND:
19828   case ISD::ATOMIC_LOAD_OR:
19829   case ISD::ATOMIC_LOAD_XOR:
19830   case ISD::ATOMIC_LOAD_NAND:
19831   case ISD::ATOMIC_LOAD_MIN:
19832   case ISD::ATOMIC_LOAD_MAX:
19833   case ISD::ATOMIC_LOAD_UMIN:
19834   case ISD::ATOMIC_LOAD_UMAX:
19835   case ISD::ATOMIC_LOAD: {
19836     // Delegate to generic TypeLegalization. Situations we can really handle
19837     // should have already been dealt with by AtomicExpandPass.cpp.
19838     break;
19839   }
19840   case ISD::BITCAST: {
19841     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19842     EVT DstVT = N->getValueType(0);
19843     EVT SrcVT = N->getOperand(0)->getValueType(0);
19844
19845     if (SrcVT != MVT::f64 ||
19846         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19847       return;
19848
19849     unsigned NumElts = DstVT.getVectorNumElements();
19850     EVT SVT = DstVT.getVectorElementType();
19851     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19852     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19853                                    MVT::v2f64, N->getOperand(0));
19854     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19855
19856     if (ExperimentalVectorWideningLegalization) {
19857       // If we are legalizing vectors by widening, we already have the desired
19858       // legal vector type, just return it.
19859       Results.push_back(ToVecInt);
19860       return;
19861     }
19862
19863     SmallVector<SDValue, 8> Elts;
19864     for (unsigned i = 0, e = NumElts; i != e; ++i)
19865       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19866                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19867
19868     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19869   }
19870   }
19871 }
19872
19873 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19874   switch ((X86ISD::NodeType)Opcode) {
19875   case X86ISD::FIRST_NUMBER:       break;
19876   case X86ISD::BSF:                return "X86ISD::BSF";
19877   case X86ISD::BSR:                return "X86ISD::BSR";
19878   case X86ISD::SHLD:               return "X86ISD::SHLD";
19879   case X86ISD::SHRD:               return "X86ISD::SHRD";
19880   case X86ISD::FAND:               return "X86ISD::FAND";
19881   case X86ISD::FANDN:              return "X86ISD::FANDN";
19882   case X86ISD::FOR:                return "X86ISD::FOR";
19883   case X86ISD::FXOR:               return "X86ISD::FXOR";
19884   case X86ISD::FILD:               return "X86ISD::FILD";
19885   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19886   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19887   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19888   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19889   case X86ISD::FLD:                return "X86ISD::FLD";
19890   case X86ISD::FST:                return "X86ISD::FST";
19891   case X86ISD::CALL:               return "X86ISD::CALL";
19892   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19893   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19894   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19895   case X86ISD::BT:                 return "X86ISD::BT";
19896   case X86ISD::CMP:                return "X86ISD::CMP";
19897   case X86ISD::COMI:               return "X86ISD::COMI";
19898   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19899   case X86ISD::CMPM:               return "X86ISD::CMPM";
19900   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19901   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19902   case X86ISD::SETCC:              return "X86ISD::SETCC";
19903   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19904   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19905   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19906   case X86ISD::CMOV:               return "X86ISD::CMOV";
19907   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19908   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19909   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19910   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19911   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19912   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19913   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19914   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19915   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19916   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19917   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19918   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19919   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19920   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19921   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19922   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19923   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19924   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19925   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19926   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19927   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19928   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19929   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19930   case X86ISD::HADD:               return "X86ISD::HADD";
19931   case X86ISD::HSUB:               return "X86ISD::HSUB";
19932   case X86ISD::FHADD:              return "X86ISD::FHADD";
19933   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19934   case X86ISD::ABS:                return "X86ISD::ABS";
19935   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19936   case X86ISD::FMAX:               return "X86ISD::FMAX";
19937   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19938   case X86ISD::FMIN:               return "X86ISD::FMIN";
19939   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19940   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19941   case X86ISD::FMINC:              return "X86ISD::FMINC";
19942   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19943   case X86ISD::FRCP:               return "X86ISD::FRCP";
19944   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19945   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19946   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19947   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19948   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19949   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19950   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19951   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19952   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19953   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19954   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19955   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19956   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19957   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19958   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19959   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19960   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19961   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19962   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19963   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19964   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19965   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19966   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19967   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19968   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19969   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
19970   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19971   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19972   case X86ISD::VSHL:               return "X86ISD::VSHL";
19973   case X86ISD::VSRL:               return "X86ISD::VSRL";
19974   case X86ISD::VSRA:               return "X86ISD::VSRA";
19975   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
19976   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
19977   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
19978   case X86ISD::CMPP:               return "X86ISD::CMPP";
19979   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
19980   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
19981   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
19982   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
19983   case X86ISD::ADD:                return "X86ISD::ADD";
19984   case X86ISD::SUB:                return "X86ISD::SUB";
19985   case X86ISD::ADC:                return "X86ISD::ADC";
19986   case X86ISD::SBB:                return "X86ISD::SBB";
19987   case X86ISD::SMUL:               return "X86ISD::SMUL";
19988   case X86ISD::UMUL:               return "X86ISD::UMUL";
19989   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
19990   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
19991   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
19992   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
19993   case X86ISD::INC:                return "X86ISD::INC";
19994   case X86ISD::DEC:                return "X86ISD::DEC";
19995   case X86ISD::OR:                 return "X86ISD::OR";
19996   case X86ISD::XOR:                return "X86ISD::XOR";
19997   case X86ISD::AND:                return "X86ISD::AND";
19998   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
19999   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20000   case X86ISD::PTEST:              return "X86ISD::PTEST";
20001   case X86ISD::TESTP:              return "X86ISD::TESTP";
20002   case X86ISD::TESTM:              return "X86ISD::TESTM";
20003   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20004   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20005   case X86ISD::KTEST:              return "X86ISD::KTEST";
20006   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20007   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20008   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20009   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20010   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20011   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20012   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20013   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20014   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20015   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20016   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20017   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20018   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20019   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20020   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20021   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20022   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20023   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20024   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20025   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20026   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20027   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20028   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20029   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20030   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20031   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20032   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20033   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20034   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20035   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20036   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20037   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20038   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20039   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20040   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20041   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20042   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20043   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20044   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20045   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20046   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20047   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20048   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20049   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20050   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20051   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20052   case X86ISD::SAHF:               return "X86ISD::SAHF";
20053   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20054   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20055   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20056   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20057   case X86ISD::VPROT:              return "X86ISD::VPROT";
20058   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20059   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20060   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20061   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20062   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20063   case X86ISD::FMADD:              return "X86ISD::FMADD";
20064   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20065   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20066   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20067   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20068   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20069   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20070   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20071   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20072   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20073   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20074   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20075   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20076   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20077   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20078   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20079   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20080   case X86ISD::XTEST:              return "X86ISD::XTEST";
20081   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20082   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20083   case X86ISD::SELECT:             return "X86ISD::SELECT";
20084   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20085   case X86ISD::RCP28:              return "X86ISD::RCP28";
20086   case X86ISD::EXP2:               return "X86ISD::EXP2";
20087   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20088   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20089   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20090   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20091   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20092   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20093   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20094   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20095   case X86ISD::ADDS:               return "X86ISD::ADDS";
20096   case X86ISD::SUBS:               return "X86ISD::SUBS";
20097   case X86ISD::AVG:                return "X86ISD::AVG";
20098   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20099   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20100   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20101   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20102   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20103   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20104   }
20105   return nullptr;
20106 }
20107
20108 // isLegalAddressingMode - Return true if the addressing mode represented
20109 // by AM is legal for this target, for a load/store of the specified type.
20110 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20111                                               const AddrMode &AM, Type *Ty,
20112                                               unsigned AS) const {
20113   // X86 supports extremely general addressing modes.
20114   CodeModel::Model M = getTargetMachine().getCodeModel();
20115   Reloc::Model R = getTargetMachine().getRelocationModel();
20116
20117   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20118   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20119     return false;
20120
20121   if (AM.BaseGV) {
20122     unsigned GVFlags =
20123       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20124
20125     // If a reference to this global requires an extra load, we can't fold it.
20126     if (isGlobalStubReference(GVFlags))
20127       return false;
20128
20129     // If BaseGV requires a register for the PIC base, we cannot also have a
20130     // BaseReg specified.
20131     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20132       return false;
20133
20134     // If lower 4G is not available, then we must use rip-relative addressing.
20135     if ((M != CodeModel::Small || R != Reloc::Static) &&
20136         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20137       return false;
20138   }
20139
20140   switch (AM.Scale) {
20141   case 0:
20142   case 1:
20143   case 2:
20144   case 4:
20145   case 8:
20146     // These scales always work.
20147     break;
20148   case 3:
20149   case 5:
20150   case 9:
20151     // These scales are formed with basereg+scalereg.  Only accept if there is
20152     // no basereg yet.
20153     if (AM.HasBaseReg)
20154       return false;
20155     break;
20156   default:  // Other stuff never works.
20157     return false;
20158   }
20159
20160   return true;
20161 }
20162
20163 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20164   unsigned Bits = Ty->getScalarSizeInBits();
20165
20166   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20167   // particularly cheaper than those without.
20168   if (Bits == 8)
20169     return false;
20170
20171   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20172   // variable shifts just as cheap as scalar ones.
20173   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20174     return false;
20175
20176   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20177   // fully general vector.
20178   return true;
20179 }
20180
20181 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20182   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20183     return false;
20184   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20185   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20186   return NumBits1 > NumBits2;
20187 }
20188
20189 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20190   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20191     return false;
20192
20193   if (!isTypeLegal(EVT::getEVT(Ty1)))
20194     return false;
20195
20196   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20197
20198   // Assuming the caller doesn't have a zeroext or signext return parameter,
20199   // truncation all the way down to i1 is valid.
20200   return true;
20201 }
20202
20203 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20204   return isInt<32>(Imm);
20205 }
20206
20207 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20208   // Can also use sub to handle negated immediates.
20209   return isInt<32>(Imm);
20210 }
20211
20212 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20213   if (!VT1.isInteger() || !VT2.isInteger())
20214     return false;
20215   unsigned NumBits1 = VT1.getSizeInBits();
20216   unsigned NumBits2 = VT2.getSizeInBits();
20217   return NumBits1 > NumBits2;
20218 }
20219
20220 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20221   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20222   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20223 }
20224
20225 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20226   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20227   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20228 }
20229
20230 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20231   EVT VT1 = Val.getValueType();
20232   if (isZExtFree(VT1, VT2))
20233     return true;
20234
20235   if (Val.getOpcode() != ISD::LOAD)
20236     return false;
20237
20238   if (!VT1.isSimple() || !VT1.isInteger() ||
20239       !VT2.isSimple() || !VT2.isInteger())
20240     return false;
20241
20242   switch (VT1.getSimpleVT().SimpleTy) {
20243   default: break;
20244   case MVT::i8:
20245   case MVT::i16:
20246   case MVT::i32:
20247     // X86 has 8, 16, and 32-bit zero-extending loads.
20248     return true;
20249   }
20250
20251   return false;
20252 }
20253
20254 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20255
20256 bool
20257 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20258   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20259     return false;
20260
20261   VT = VT.getScalarType();
20262
20263   if (!VT.isSimple())
20264     return false;
20265
20266   switch (VT.getSimpleVT().SimpleTy) {
20267   case MVT::f32:
20268   case MVT::f64:
20269     return true;
20270   default:
20271     break;
20272   }
20273
20274   return false;
20275 }
20276
20277 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20278   // i16 instructions are longer (0x66 prefix) and potentially slower.
20279   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20280 }
20281
20282 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20283 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20284 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20285 /// are assumed to be legal.
20286 bool
20287 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20288                                       EVT VT) const {
20289   if (!VT.isSimple())
20290     return false;
20291
20292   // Not for i1 vectors
20293   if (VT.getScalarType() == MVT::i1)
20294     return false;
20295
20296   // Very little shuffling can be done for 64-bit vectors right now.
20297   if (VT.getSizeInBits() == 64)
20298     return false;
20299
20300   // We only care that the types being shuffled are legal. The lowering can
20301   // handle any possible shuffle mask that results.
20302   return isTypeLegal(VT.getSimpleVT());
20303 }
20304
20305 bool
20306 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20307                                           EVT VT) const {
20308   // Just delegate to the generic legality, clear masks aren't special.
20309   return isShuffleMaskLegal(Mask, VT);
20310 }
20311
20312 //===----------------------------------------------------------------------===//
20313 //                           X86 Scheduler Hooks
20314 //===----------------------------------------------------------------------===//
20315
20316 /// Utility function to emit xbegin specifying the start of an RTM region.
20317 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20318                                      const TargetInstrInfo *TII) {
20319   DebugLoc DL = MI->getDebugLoc();
20320
20321   const BasicBlock *BB = MBB->getBasicBlock();
20322   MachineFunction::iterator I = ++MBB->getIterator();
20323
20324   // For the v = xbegin(), we generate
20325   //
20326   // thisMBB:
20327   //  xbegin sinkMBB
20328   //
20329   // mainMBB:
20330   //  eax = -1
20331   //
20332   // sinkMBB:
20333   //  v = eax
20334
20335   MachineBasicBlock *thisMBB = MBB;
20336   MachineFunction *MF = MBB->getParent();
20337   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20338   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20339   MF->insert(I, mainMBB);
20340   MF->insert(I, sinkMBB);
20341
20342   // Transfer the remainder of BB and its successor edges to sinkMBB.
20343   sinkMBB->splice(sinkMBB->begin(), MBB,
20344                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20345   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20346
20347   // thisMBB:
20348   //  xbegin sinkMBB
20349   //  # fallthrough to mainMBB
20350   //  # abortion to sinkMBB
20351   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20352   thisMBB->addSuccessor(mainMBB);
20353   thisMBB->addSuccessor(sinkMBB);
20354
20355   // mainMBB:
20356   //  EAX = -1
20357   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20358   mainMBB->addSuccessor(sinkMBB);
20359
20360   // sinkMBB:
20361   // EAX is live into the sinkMBB
20362   sinkMBB->addLiveIn(X86::EAX);
20363   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20364           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20365     .addReg(X86::EAX);
20366
20367   MI->eraseFromParent();
20368   return sinkMBB;
20369 }
20370
20371 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20372 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20373 // in the .td file.
20374 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20375                                        const TargetInstrInfo *TII) {
20376   unsigned Opc;
20377   switch (MI->getOpcode()) {
20378   default: llvm_unreachable("illegal opcode!");
20379   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20380   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20381   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20382   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20383   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20384   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20385   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20386   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20387   }
20388
20389   DebugLoc dl = MI->getDebugLoc();
20390   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20391
20392   unsigned NumArgs = MI->getNumOperands();
20393   for (unsigned i = 1; i < NumArgs; ++i) {
20394     MachineOperand &Op = MI->getOperand(i);
20395     if (!(Op.isReg() && Op.isImplicit()))
20396       MIB.addOperand(Op);
20397   }
20398   if (MI->hasOneMemOperand())
20399     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20400
20401   BuildMI(*BB, MI, dl,
20402     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20403     .addReg(X86::XMM0);
20404
20405   MI->eraseFromParent();
20406   return BB;
20407 }
20408
20409 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20410 // defs in an instruction pattern
20411 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20412                                        const TargetInstrInfo *TII) {
20413   unsigned Opc;
20414   switch (MI->getOpcode()) {
20415   default: llvm_unreachable("illegal opcode!");
20416   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20417   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20418   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20419   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20420   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20421   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20422   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20423   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20424   }
20425
20426   DebugLoc dl = MI->getDebugLoc();
20427   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20428
20429   unsigned NumArgs = MI->getNumOperands(); // remove the results
20430   for (unsigned i = 1; i < NumArgs; ++i) {
20431     MachineOperand &Op = MI->getOperand(i);
20432     if (!(Op.isReg() && Op.isImplicit()))
20433       MIB.addOperand(Op);
20434   }
20435   if (MI->hasOneMemOperand())
20436     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20437
20438   BuildMI(*BB, MI, dl,
20439     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20440     .addReg(X86::ECX);
20441
20442   MI->eraseFromParent();
20443   return BB;
20444 }
20445
20446 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20447                                       const X86Subtarget *Subtarget) {
20448   DebugLoc dl = MI->getDebugLoc();
20449   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20450   // Address into RAX/EAX, other two args into ECX, EDX.
20451   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20452   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20453   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20454   for (int i = 0; i < X86::AddrNumOperands; ++i)
20455     MIB.addOperand(MI->getOperand(i));
20456
20457   unsigned ValOps = X86::AddrNumOperands;
20458   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20459     .addReg(MI->getOperand(ValOps).getReg());
20460   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20461     .addReg(MI->getOperand(ValOps+1).getReg());
20462
20463   // The instruction doesn't actually take any operands though.
20464   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20465
20466   MI->eraseFromParent(); // The pseudo is gone now.
20467   return BB;
20468 }
20469
20470 MachineBasicBlock *
20471 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20472                                                  MachineBasicBlock *MBB) const {
20473   // Emit va_arg instruction on X86-64.
20474
20475   // Operands to this pseudo-instruction:
20476   // 0  ) Output        : destination address (reg)
20477   // 1-5) Input         : va_list address (addr, i64mem)
20478   // 6  ) ArgSize       : Size (in bytes) of vararg type
20479   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20480   // 8  ) Align         : Alignment of type
20481   // 9  ) EFLAGS (implicit-def)
20482
20483   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20484   static_assert(X86::AddrNumOperands == 5,
20485                 "VAARG_64 assumes 5 address operands");
20486
20487   unsigned DestReg = MI->getOperand(0).getReg();
20488   MachineOperand &Base = MI->getOperand(1);
20489   MachineOperand &Scale = MI->getOperand(2);
20490   MachineOperand &Index = MI->getOperand(3);
20491   MachineOperand &Disp = MI->getOperand(4);
20492   MachineOperand &Segment = MI->getOperand(5);
20493   unsigned ArgSize = MI->getOperand(6).getImm();
20494   unsigned ArgMode = MI->getOperand(7).getImm();
20495   unsigned Align = MI->getOperand(8).getImm();
20496
20497   // Memory Reference
20498   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20499   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20500   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20501
20502   // Machine Information
20503   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20504   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20505   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20506   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20507   DebugLoc DL = MI->getDebugLoc();
20508
20509   // struct va_list {
20510   //   i32   gp_offset
20511   //   i32   fp_offset
20512   //   i64   overflow_area (address)
20513   //   i64   reg_save_area (address)
20514   // }
20515   // sizeof(va_list) = 24
20516   // alignment(va_list) = 8
20517
20518   unsigned TotalNumIntRegs = 6;
20519   unsigned TotalNumXMMRegs = 8;
20520   bool UseGPOffset = (ArgMode == 1);
20521   bool UseFPOffset = (ArgMode == 2);
20522   unsigned MaxOffset = TotalNumIntRegs * 8 +
20523                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20524
20525   /* Align ArgSize to a multiple of 8 */
20526   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20527   bool NeedsAlign = (Align > 8);
20528
20529   MachineBasicBlock *thisMBB = MBB;
20530   MachineBasicBlock *overflowMBB;
20531   MachineBasicBlock *offsetMBB;
20532   MachineBasicBlock *endMBB;
20533
20534   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20535   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20536   unsigned OffsetReg = 0;
20537
20538   if (!UseGPOffset && !UseFPOffset) {
20539     // If we only pull from the overflow region, we don't create a branch.
20540     // We don't need to alter control flow.
20541     OffsetDestReg = 0; // unused
20542     OverflowDestReg = DestReg;
20543
20544     offsetMBB = nullptr;
20545     overflowMBB = thisMBB;
20546     endMBB = thisMBB;
20547   } else {
20548     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20549     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20550     // If not, pull from overflow_area. (branch to overflowMBB)
20551     //
20552     //       thisMBB
20553     //         |     .
20554     //         |        .
20555     //     offsetMBB   overflowMBB
20556     //         |        .
20557     //         |     .
20558     //        endMBB
20559
20560     // Registers for the PHI in endMBB
20561     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20562     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20563
20564     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20565     MachineFunction *MF = MBB->getParent();
20566     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20567     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20568     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20569
20570     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20571
20572     // Insert the new basic blocks
20573     MF->insert(MBBIter, offsetMBB);
20574     MF->insert(MBBIter, overflowMBB);
20575     MF->insert(MBBIter, endMBB);
20576
20577     // Transfer the remainder of MBB and its successor edges to endMBB.
20578     endMBB->splice(endMBB->begin(), thisMBB,
20579                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20580     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20581
20582     // Make offsetMBB and overflowMBB successors of thisMBB
20583     thisMBB->addSuccessor(offsetMBB);
20584     thisMBB->addSuccessor(overflowMBB);
20585
20586     // endMBB is a successor of both offsetMBB and overflowMBB
20587     offsetMBB->addSuccessor(endMBB);
20588     overflowMBB->addSuccessor(endMBB);
20589
20590     // Load the offset value into a register
20591     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20592     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20593       .addOperand(Base)
20594       .addOperand(Scale)
20595       .addOperand(Index)
20596       .addDisp(Disp, UseFPOffset ? 4 : 0)
20597       .addOperand(Segment)
20598       .setMemRefs(MMOBegin, MMOEnd);
20599
20600     // Check if there is enough room left to pull this argument.
20601     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20602       .addReg(OffsetReg)
20603       .addImm(MaxOffset + 8 - ArgSizeA8);
20604
20605     // Branch to "overflowMBB" if offset >= max
20606     // Fall through to "offsetMBB" otherwise
20607     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20608       .addMBB(overflowMBB);
20609   }
20610
20611   // In offsetMBB, emit code to use the reg_save_area.
20612   if (offsetMBB) {
20613     assert(OffsetReg != 0);
20614
20615     // Read the reg_save_area address.
20616     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20617     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20618       .addOperand(Base)
20619       .addOperand(Scale)
20620       .addOperand(Index)
20621       .addDisp(Disp, 16)
20622       .addOperand(Segment)
20623       .setMemRefs(MMOBegin, MMOEnd);
20624
20625     // Zero-extend the offset
20626     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20627       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20628         .addImm(0)
20629         .addReg(OffsetReg)
20630         .addImm(X86::sub_32bit);
20631
20632     // Add the offset to the reg_save_area to get the final address.
20633     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20634       .addReg(OffsetReg64)
20635       .addReg(RegSaveReg);
20636
20637     // Compute the offset for the next argument
20638     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20639     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20640       .addReg(OffsetReg)
20641       .addImm(UseFPOffset ? 16 : 8);
20642
20643     // Store it back into the va_list.
20644     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20645       .addOperand(Base)
20646       .addOperand(Scale)
20647       .addOperand(Index)
20648       .addDisp(Disp, UseFPOffset ? 4 : 0)
20649       .addOperand(Segment)
20650       .addReg(NextOffsetReg)
20651       .setMemRefs(MMOBegin, MMOEnd);
20652
20653     // Jump to endMBB
20654     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20655       .addMBB(endMBB);
20656   }
20657
20658   //
20659   // Emit code to use overflow area
20660   //
20661
20662   // Load the overflow_area address into a register.
20663   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20664   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20665     .addOperand(Base)
20666     .addOperand(Scale)
20667     .addOperand(Index)
20668     .addDisp(Disp, 8)
20669     .addOperand(Segment)
20670     .setMemRefs(MMOBegin, MMOEnd);
20671
20672   // If we need to align it, do so. Otherwise, just copy the address
20673   // to OverflowDestReg.
20674   if (NeedsAlign) {
20675     // Align the overflow address
20676     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20677     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20678
20679     // aligned_addr = (addr + (align-1)) & ~(align-1)
20680     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20681       .addReg(OverflowAddrReg)
20682       .addImm(Align-1);
20683
20684     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20685       .addReg(TmpReg)
20686       .addImm(~(uint64_t)(Align-1));
20687   } else {
20688     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20689       .addReg(OverflowAddrReg);
20690   }
20691
20692   // Compute the next overflow address after this argument.
20693   // (the overflow address should be kept 8-byte aligned)
20694   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20695   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20696     .addReg(OverflowDestReg)
20697     .addImm(ArgSizeA8);
20698
20699   // Store the new overflow address.
20700   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20701     .addOperand(Base)
20702     .addOperand(Scale)
20703     .addOperand(Index)
20704     .addDisp(Disp, 8)
20705     .addOperand(Segment)
20706     .addReg(NextAddrReg)
20707     .setMemRefs(MMOBegin, MMOEnd);
20708
20709   // If we branched, emit the PHI to the front of endMBB.
20710   if (offsetMBB) {
20711     BuildMI(*endMBB, endMBB->begin(), DL,
20712             TII->get(X86::PHI), DestReg)
20713       .addReg(OffsetDestReg).addMBB(offsetMBB)
20714       .addReg(OverflowDestReg).addMBB(overflowMBB);
20715   }
20716
20717   // Erase the pseudo instruction
20718   MI->eraseFromParent();
20719
20720   return endMBB;
20721 }
20722
20723 MachineBasicBlock *
20724 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20725                                                  MachineInstr *MI,
20726                                                  MachineBasicBlock *MBB) const {
20727   // Emit code to save XMM registers to the stack. The ABI says that the
20728   // number of registers to save is given in %al, so it's theoretically
20729   // possible to do an indirect jump trick to avoid saving all of them,
20730   // however this code takes a simpler approach and just executes all
20731   // of the stores if %al is non-zero. It's less code, and it's probably
20732   // easier on the hardware branch predictor, and stores aren't all that
20733   // expensive anyway.
20734
20735   // Create the new basic blocks. One block contains all the XMM stores,
20736   // and one block is the final destination regardless of whether any
20737   // stores were performed.
20738   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20739   MachineFunction *F = MBB->getParent();
20740   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20741   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20742   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20743   F->insert(MBBIter, XMMSaveMBB);
20744   F->insert(MBBIter, EndMBB);
20745
20746   // Transfer the remainder of MBB and its successor edges to EndMBB.
20747   EndMBB->splice(EndMBB->begin(), MBB,
20748                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20749   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20750
20751   // The original block will now fall through to the XMM save block.
20752   MBB->addSuccessor(XMMSaveMBB);
20753   // The XMMSaveMBB will fall through to the end block.
20754   XMMSaveMBB->addSuccessor(EndMBB);
20755
20756   // Now add the instructions.
20757   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20758   DebugLoc DL = MI->getDebugLoc();
20759
20760   unsigned CountReg = MI->getOperand(0).getReg();
20761   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20762   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20763
20764   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20765     // If %al is 0, branch around the XMM save block.
20766     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20767     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20768     MBB->addSuccessor(EndMBB);
20769   }
20770
20771   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20772   // that was just emitted, but clearly shouldn't be "saved".
20773   assert((MI->getNumOperands() <= 3 ||
20774           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20775           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20776          && "Expected last argument to be EFLAGS");
20777   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20778   // In the XMM save block, save all the XMM argument registers.
20779   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20780     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20781     MachineMemOperand *MMO = F->getMachineMemOperand(
20782         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20783         MachineMemOperand::MOStore,
20784         /*Size=*/16, /*Align=*/16);
20785     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20786       .addFrameIndex(RegSaveFrameIndex)
20787       .addImm(/*Scale=*/1)
20788       .addReg(/*IndexReg=*/0)
20789       .addImm(/*Disp=*/Offset)
20790       .addReg(/*Segment=*/0)
20791       .addReg(MI->getOperand(i).getReg())
20792       .addMemOperand(MMO);
20793   }
20794
20795   MI->eraseFromParent();   // The pseudo instruction is gone now.
20796
20797   return EndMBB;
20798 }
20799
20800 // The EFLAGS operand of SelectItr might be missing a kill marker
20801 // because there were multiple uses of EFLAGS, and ISel didn't know
20802 // which to mark. Figure out whether SelectItr should have had a
20803 // kill marker, and set it if it should. Returns the correct kill
20804 // marker value.
20805 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20806                                      MachineBasicBlock* BB,
20807                                      const TargetRegisterInfo* TRI) {
20808   // Scan forward through BB for a use/def of EFLAGS.
20809   MachineBasicBlock::iterator miI(std::next(SelectItr));
20810   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20811     const MachineInstr& mi = *miI;
20812     if (mi.readsRegister(X86::EFLAGS))
20813       return false;
20814     if (mi.definesRegister(X86::EFLAGS))
20815       break; // Should have kill-flag - update below.
20816   }
20817
20818   // If we hit the end of the block, check whether EFLAGS is live into a
20819   // successor.
20820   if (miI == BB->end()) {
20821     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20822                                           sEnd = BB->succ_end();
20823          sItr != sEnd; ++sItr) {
20824       MachineBasicBlock* succ = *sItr;
20825       if (succ->isLiveIn(X86::EFLAGS))
20826         return false;
20827     }
20828   }
20829
20830   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20831   // out. SelectMI should have a kill flag on EFLAGS.
20832   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20833   return true;
20834 }
20835
20836 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20837 // together with other CMOV pseudo-opcodes into a single basic-block with
20838 // conditional jump around it.
20839 static bool isCMOVPseudo(MachineInstr *MI) {
20840   switch (MI->getOpcode()) {
20841   case X86::CMOV_FR32:
20842   case X86::CMOV_FR64:
20843   case X86::CMOV_GR8:
20844   case X86::CMOV_GR16:
20845   case X86::CMOV_GR32:
20846   case X86::CMOV_RFP32:
20847   case X86::CMOV_RFP64:
20848   case X86::CMOV_RFP80:
20849   case X86::CMOV_V2F64:
20850   case X86::CMOV_V2I64:
20851   case X86::CMOV_V4F32:
20852   case X86::CMOV_V4F64:
20853   case X86::CMOV_V4I64:
20854   case X86::CMOV_V16F32:
20855   case X86::CMOV_V8F32:
20856   case X86::CMOV_V8F64:
20857   case X86::CMOV_V8I64:
20858   case X86::CMOV_V8I1:
20859   case X86::CMOV_V16I1:
20860   case X86::CMOV_V32I1:
20861   case X86::CMOV_V64I1:
20862     return true;
20863
20864   default:
20865     return false;
20866   }
20867 }
20868
20869 MachineBasicBlock *
20870 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20871                                      MachineBasicBlock *BB) const {
20872   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20873   DebugLoc DL = MI->getDebugLoc();
20874
20875   // To "insert" a SELECT_CC instruction, we actually have to insert the
20876   // diamond control-flow pattern.  The incoming instruction knows the
20877   // destination vreg to set, the condition code register to branch on, the
20878   // true/false values to select between, and a branch opcode to use.
20879   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20880   MachineFunction::iterator It = ++BB->getIterator();
20881
20882   //  thisMBB:
20883   //  ...
20884   //   TrueVal = ...
20885   //   cmpTY ccX, r1, r2
20886   //   bCC copy1MBB
20887   //   fallthrough --> copy0MBB
20888   MachineBasicBlock *thisMBB = BB;
20889   MachineFunction *F = BB->getParent();
20890
20891   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20892   // as described above, by inserting a BB, and then making a PHI at the join
20893   // point to select the true and false operands of the CMOV in the PHI.
20894   //
20895   // The code also handles two different cases of multiple CMOV opcodes
20896   // in a row.
20897   //
20898   // Case 1:
20899   // In this case, there are multiple CMOVs in a row, all which are based on
20900   // the same condition setting (or the exact opposite condition setting).
20901   // In this case we can lower all the CMOVs using a single inserted BB, and
20902   // then make a number of PHIs at the join point to model the CMOVs. The only
20903   // trickiness here, is that in a case like:
20904   //
20905   // t2 = CMOV cond1 t1, f1
20906   // t3 = CMOV cond1 t2, f2
20907   //
20908   // when rewriting this into PHIs, we have to perform some renaming on the
20909   // temps since you cannot have a PHI operand refer to a PHI result earlier
20910   // in the same block.  The "simple" but wrong lowering would be:
20911   //
20912   // t2 = PHI t1(BB1), f1(BB2)
20913   // t3 = PHI t2(BB1), f2(BB2)
20914   //
20915   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20916   // renaming is to note that on the path through BB1, t2 is really just a
20917   // copy of t1, and do that renaming, properly generating:
20918   //
20919   // t2 = PHI t1(BB1), f1(BB2)
20920   // t3 = PHI t1(BB1), f2(BB2)
20921   //
20922   // Case 2, we lower cascaded CMOVs such as
20923   //
20924   //   (CMOV (CMOV F, T, cc1), T, cc2)
20925   //
20926   // to two successives branches.  For that, we look for another CMOV as the
20927   // following instruction.
20928   //
20929   // Without this, we would add a PHI between the two jumps, which ends up
20930   // creating a few copies all around. For instance, for
20931   //
20932   //    (sitofp (zext (fcmp une)))
20933   //
20934   // we would generate:
20935   //
20936   //         ucomiss %xmm1, %xmm0
20937   //         movss  <1.0f>, %xmm0
20938   //         movaps  %xmm0, %xmm1
20939   //         jne     .LBB5_2
20940   //         xorps   %xmm1, %xmm1
20941   // .LBB5_2:
20942   //         jp      .LBB5_4
20943   //         movaps  %xmm1, %xmm0
20944   // .LBB5_4:
20945   //         retq
20946   //
20947   // because this custom-inserter would have generated:
20948   //
20949   //   A
20950   //   | \
20951   //   |  B
20952   //   | /
20953   //   C
20954   //   | \
20955   //   |  D
20956   //   | /
20957   //   E
20958   //
20959   // A: X = ...; Y = ...
20960   // B: empty
20961   // C: Z = PHI [X, A], [Y, B]
20962   // D: empty
20963   // E: PHI [X, C], [Z, D]
20964   //
20965   // If we lower both CMOVs in a single step, we can instead generate:
20966   //
20967   //   A
20968   //   | \
20969   //   |  C
20970   //   | /|
20971   //   |/ |
20972   //   |  |
20973   //   |  D
20974   //   | /
20975   //   E
20976   //
20977   // A: X = ...; Y = ...
20978   // D: empty
20979   // E: PHI [X, A], [X, C], [Y, D]
20980   //
20981   // Which, in our sitofp/fcmp example, gives us something like:
20982   //
20983   //         ucomiss %xmm1, %xmm0
20984   //         movss  <1.0f>, %xmm0
20985   //         jne     .LBB5_4
20986   //         jp      .LBB5_4
20987   //         xorps   %xmm0, %xmm0
20988   // .LBB5_4:
20989   //         retq
20990   //
20991   MachineInstr *CascadedCMOV = nullptr;
20992   MachineInstr *LastCMOV = MI;
20993   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
20994   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
20995   MachineBasicBlock::iterator NextMIIt =
20996       std::next(MachineBasicBlock::iterator(MI));
20997
20998   // Check for case 1, where there are multiple CMOVs with the same condition
20999   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21000   // number of jumps the most.
21001
21002   if (isCMOVPseudo(MI)) {
21003     // See if we have a string of CMOVS with the same condition.
21004     while (NextMIIt != BB->end() &&
21005            isCMOVPseudo(NextMIIt) &&
21006            (NextMIIt->getOperand(3).getImm() == CC ||
21007             NextMIIt->getOperand(3).getImm() == OppCC)) {
21008       LastCMOV = &*NextMIIt;
21009       ++NextMIIt;
21010     }
21011   }
21012
21013   // This checks for case 2, but only do this if we didn't already find
21014   // case 1, as indicated by LastCMOV == MI.
21015   if (LastCMOV == MI &&
21016       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21017       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21018       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21019     CascadedCMOV = &*NextMIIt;
21020   }
21021
21022   MachineBasicBlock *jcc1MBB = nullptr;
21023
21024   // If we have a cascaded CMOV, we lower it to two successive branches to
21025   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21026   if (CascadedCMOV) {
21027     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21028     F->insert(It, jcc1MBB);
21029     jcc1MBB->addLiveIn(X86::EFLAGS);
21030   }
21031
21032   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21033   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21034   F->insert(It, copy0MBB);
21035   F->insert(It, sinkMBB);
21036
21037   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21038   // live into the sink and copy blocks.
21039   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21040
21041   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21042   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21043       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21044     copy0MBB->addLiveIn(X86::EFLAGS);
21045     sinkMBB->addLiveIn(X86::EFLAGS);
21046   }
21047
21048   // Transfer the remainder of BB and its successor edges to sinkMBB.
21049   sinkMBB->splice(sinkMBB->begin(), BB,
21050                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21051   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21052
21053   // Add the true and fallthrough blocks as its successors.
21054   if (CascadedCMOV) {
21055     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21056     BB->addSuccessor(jcc1MBB);
21057
21058     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21059     // jump to the sinkMBB.
21060     jcc1MBB->addSuccessor(copy0MBB);
21061     jcc1MBB->addSuccessor(sinkMBB);
21062   } else {
21063     BB->addSuccessor(copy0MBB);
21064   }
21065
21066   // The true block target of the first (or only) branch is always sinkMBB.
21067   BB->addSuccessor(sinkMBB);
21068
21069   // Create the conditional branch instruction.
21070   unsigned Opc = X86::GetCondBranchFromCond(CC);
21071   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21072
21073   if (CascadedCMOV) {
21074     unsigned Opc2 = X86::GetCondBranchFromCond(
21075         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21076     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21077   }
21078
21079   //  copy0MBB:
21080   //   %FalseValue = ...
21081   //   # fallthrough to sinkMBB
21082   copy0MBB->addSuccessor(sinkMBB);
21083
21084   //  sinkMBB:
21085   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21086   //  ...
21087   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21088   MachineBasicBlock::iterator MIItEnd =
21089     std::next(MachineBasicBlock::iterator(LastCMOV));
21090   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21091   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21092   MachineInstrBuilder MIB;
21093
21094   // As we are creating the PHIs, we have to be careful if there is more than
21095   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21096   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21097   // That also means that PHI construction must work forward from earlier to
21098   // later, and that the code must maintain a mapping from earlier PHI's
21099   // destination registers, and the registers that went into the PHI.
21100
21101   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21102     unsigned DestReg = MIIt->getOperand(0).getReg();
21103     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21104     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21105
21106     // If this CMOV we are generating is the opposite condition from
21107     // the jump we generated, then we have to swap the operands for the
21108     // PHI that is going to be generated.
21109     if (MIIt->getOperand(3).getImm() == OppCC)
21110         std::swap(Op1Reg, Op2Reg);
21111
21112     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21113       Op1Reg = RegRewriteTable[Op1Reg].first;
21114
21115     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21116       Op2Reg = RegRewriteTable[Op2Reg].second;
21117
21118     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21119                   TII->get(X86::PHI), DestReg)
21120           .addReg(Op1Reg).addMBB(copy0MBB)
21121           .addReg(Op2Reg).addMBB(thisMBB);
21122
21123     // Add this PHI to the rewrite table.
21124     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21125   }
21126
21127   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21128   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21129   if (CascadedCMOV) {
21130     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21131     // Copy the PHI result to the register defined by the second CMOV.
21132     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21133             DL, TII->get(TargetOpcode::COPY),
21134             CascadedCMOV->getOperand(0).getReg())
21135         .addReg(MI->getOperand(0).getReg());
21136     CascadedCMOV->eraseFromParent();
21137   }
21138
21139   // Now remove the CMOV(s).
21140   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21141     (MIIt++)->eraseFromParent();
21142
21143   return sinkMBB;
21144 }
21145
21146 MachineBasicBlock *
21147 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21148                                        MachineBasicBlock *BB) const {
21149   // Combine the following atomic floating-point modification pattern:
21150   //   a.store(reg OP a.load(acquire), release)
21151   // Transform them into:
21152   //   OPss (%gpr), %xmm
21153   //   movss %xmm, (%gpr)
21154   // Or sd equivalent for 64-bit operations.
21155   unsigned MOp, FOp;
21156   switch (MI->getOpcode()) {
21157   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21158   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21159   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21160   }
21161   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21162   DebugLoc DL = MI->getDebugLoc();
21163   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21164   MachineOperand MSrc = MI->getOperand(0);
21165   unsigned VSrc = MI->getOperand(5).getReg();
21166   const MachineOperand &Disp = MI->getOperand(3);
21167   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21168   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21169   if (hasDisp && MSrc.isReg())
21170     MSrc.setIsKill(false);
21171   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21172                                 .addOperand(/*Base=*/MSrc)
21173                                 .addImm(/*Scale=*/1)
21174                                 .addReg(/*Index=*/0)
21175                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21176                                 .addReg(0);
21177   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21178                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21179                           .addReg(VSrc)
21180                           .addOperand(/*Base=*/MSrc)
21181                           .addImm(/*Scale=*/1)
21182                           .addReg(/*Index=*/0)
21183                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21184                           .addReg(/*Segment=*/0);
21185   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21186   MI->eraseFromParent(); // The pseudo instruction is gone now.
21187   return BB;
21188 }
21189
21190 MachineBasicBlock *
21191 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21192                                         MachineBasicBlock *BB) const {
21193   MachineFunction *MF = BB->getParent();
21194   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21195   DebugLoc DL = MI->getDebugLoc();
21196   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21197
21198   assert(MF->shouldSplitStack());
21199
21200   const bool Is64Bit = Subtarget->is64Bit();
21201   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21202
21203   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21204   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21205
21206   // BB:
21207   //  ... [Till the alloca]
21208   // If stacklet is not large enough, jump to mallocMBB
21209   //
21210   // bumpMBB:
21211   //  Allocate by subtracting from RSP
21212   //  Jump to continueMBB
21213   //
21214   // mallocMBB:
21215   //  Allocate by call to runtime
21216   //
21217   // continueMBB:
21218   //  ...
21219   //  [rest of original BB]
21220   //
21221
21222   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21223   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21224   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21225
21226   MachineRegisterInfo &MRI = MF->getRegInfo();
21227   const TargetRegisterClass *AddrRegClass =
21228       getRegClassFor(getPointerTy(MF->getDataLayout()));
21229
21230   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21231     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21232     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21233     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21234     sizeVReg = MI->getOperand(1).getReg(),
21235     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21236
21237   MachineFunction::iterator MBBIter = ++BB->getIterator();
21238
21239   MF->insert(MBBIter, bumpMBB);
21240   MF->insert(MBBIter, mallocMBB);
21241   MF->insert(MBBIter, continueMBB);
21242
21243   continueMBB->splice(continueMBB->begin(), BB,
21244                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21245   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21246
21247   // Add code to the main basic block to check if the stack limit has been hit,
21248   // and if so, jump to mallocMBB otherwise to bumpMBB.
21249   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21250   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21251     .addReg(tmpSPVReg).addReg(sizeVReg);
21252   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21253     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21254     .addReg(SPLimitVReg);
21255   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21256
21257   // bumpMBB simply decreases the stack pointer, since we know the current
21258   // stacklet has enough space.
21259   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21260     .addReg(SPLimitVReg);
21261   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21262     .addReg(SPLimitVReg);
21263   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21264
21265   // Calls into a routine in libgcc to allocate more space from the heap.
21266   const uint32_t *RegMask =
21267       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21268   if (IsLP64) {
21269     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21270       .addReg(sizeVReg);
21271     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21272       .addExternalSymbol("__morestack_allocate_stack_space")
21273       .addRegMask(RegMask)
21274       .addReg(X86::RDI, RegState::Implicit)
21275       .addReg(X86::RAX, RegState::ImplicitDefine);
21276   } else if (Is64Bit) {
21277     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21278       .addReg(sizeVReg);
21279     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21280       .addExternalSymbol("__morestack_allocate_stack_space")
21281       .addRegMask(RegMask)
21282       .addReg(X86::EDI, RegState::Implicit)
21283       .addReg(X86::EAX, RegState::ImplicitDefine);
21284   } else {
21285     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21286       .addImm(12);
21287     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21288     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21289       .addExternalSymbol("__morestack_allocate_stack_space")
21290       .addRegMask(RegMask)
21291       .addReg(X86::EAX, RegState::ImplicitDefine);
21292   }
21293
21294   if (!Is64Bit)
21295     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21296       .addImm(16);
21297
21298   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21299     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21300   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21301
21302   // Set up the CFG correctly.
21303   BB->addSuccessor(bumpMBB);
21304   BB->addSuccessor(mallocMBB);
21305   mallocMBB->addSuccessor(continueMBB);
21306   bumpMBB->addSuccessor(continueMBB);
21307
21308   // Take care of the PHI nodes.
21309   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21310           MI->getOperand(0).getReg())
21311     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21312     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21313
21314   // Delete the original pseudo instruction.
21315   MI->eraseFromParent();
21316
21317   // And we're done.
21318   return continueMBB;
21319 }
21320
21321 MachineBasicBlock *
21322 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21323                                         MachineBasicBlock *BB) const {
21324   DebugLoc DL = MI->getDebugLoc();
21325
21326   assert(!Subtarget->isTargetMachO());
21327
21328   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21329                                                     DL);
21330
21331   MI->eraseFromParent();   // The pseudo instruction is gone now.
21332   return BB;
21333 }
21334
21335 MachineBasicBlock *
21336 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21337                                       MachineBasicBlock *BB) const {
21338   // This is pretty easy.  We're taking the value that we received from
21339   // our load from the relocation, sticking it in either RDI (x86-64)
21340   // or EAX and doing an indirect call.  The return value will then
21341   // be in the normal return register.
21342   MachineFunction *F = BB->getParent();
21343   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21344   DebugLoc DL = MI->getDebugLoc();
21345
21346   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21347   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21348
21349   // Get a register mask for the lowered call.
21350   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21351   // proper register mask.
21352   const uint32_t *RegMask =
21353       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21354   if (Subtarget->is64Bit()) {
21355     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21356                                       TII->get(X86::MOV64rm), X86::RDI)
21357     .addReg(X86::RIP)
21358     .addImm(0).addReg(0)
21359     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21360                       MI->getOperand(3).getTargetFlags())
21361     .addReg(0);
21362     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21363     addDirectMem(MIB, X86::RDI);
21364     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21365   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21366     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21367                                       TII->get(X86::MOV32rm), X86::EAX)
21368     .addReg(0)
21369     .addImm(0).addReg(0)
21370     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21371                       MI->getOperand(3).getTargetFlags())
21372     .addReg(0);
21373     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21374     addDirectMem(MIB, X86::EAX);
21375     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21376   } else {
21377     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21378                                       TII->get(X86::MOV32rm), X86::EAX)
21379     .addReg(TII->getGlobalBaseReg(F))
21380     .addImm(0).addReg(0)
21381     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21382                       MI->getOperand(3).getTargetFlags())
21383     .addReg(0);
21384     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21385     addDirectMem(MIB, X86::EAX);
21386     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21387   }
21388
21389   MI->eraseFromParent(); // The pseudo instruction is gone now.
21390   return BB;
21391 }
21392
21393 MachineBasicBlock *
21394 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21395                                     MachineBasicBlock *MBB) const {
21396   DebugLoc DL = MI->getDebugLoc();
21397   MachineFunction *MF = MBB->getParent();
21398   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21399   MachineRegisterInfo &MRI = MF->getRegInfo();
21400
21401   const BasicBlock *BB = MBB->getBasicBlock();
21402   MachineFunction::iterator I = ++MBB->getIterator();
21403
21404   // Memory Reference
21405   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21406   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21407
21408   unsigned DstReg;
21409   unsigned MemOpndSlot = 0;
21410
21411   unsigned CurOp = 0;
21412
21413   DstReg = MI->getOperand(CurOp++).getReg();
21414   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21415   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21416   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21417   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21418
21419   MemOpndSlot = CurOp;
21420
21421   MVT PVT = getPointerTy(MF->getDataLayout());
21422   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21423          "Invalid Pointer Size!");
21424
21425   // For v = setjmp(buf), we generate
21426   //
21427   // thisMBB:
21428   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21429   //  SjLjSetup restoreMBB
21430   //
21431   // mainMBB:
21432   //  v_main = 0
21433   //
21434   // sinkMBB:
21435   //  v = phi(main, restore)
21436   //
21437   // restoreMBB:
21438   //  if base pointer being used, load it from frame
21439   //  v_restore = 1
21440
21441   MachineBasicBlock *thisMBB = MBB;
21442   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21443   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21444   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21445   MF->insert(I, mainMBB);
21446   MF->insert(I, sinkMBB);
21447   MF->push_back(restoreMBB);
21448   restoreMBB->setHasAddressTaken();
21449
21450   MachineInstrBuilder MIB;
21451
21452   // Transfer the remainder of BB and its successor edges to sinkMBB.
21453   sinkMBB->splice(sinkMBB->begin(), MBB,
21454                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21455   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21456
21457   // thisMBB:
21458   unsigned PtrStoreOpc = 0;
21459   unsigned LabelReg = 0;
21460   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21461   Reloc::Model RM = MF->getTarget().getRelocationModel();
21462   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21463                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21464
21465   // Prepare IP either in reg or imm.
21466   if (!UseImmLabel) {
21467     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21468     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21469     LabelReg = MRI.createVirtualRegister(PtrRC);
21470     if (Subtarget->is64Bit()) {
21471       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21472               .addReg(X86::RIP)
21473               .addImm(0)
21474               .addReg(0)
21475               .addMBB(restoreMBB)
21476               .addReg(0);
21477     } else {
21478       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21479       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21480               .addReg(XII->getGlobalBaseReg(MF))
21481               .addImm(0)
21482               .addReg(0)
21483               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21484               .addReg(0);
21485     }
21486   } else
21487     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21488   // Store IP
21489   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21490   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21491     if (i == X86::AddrDisp)
21492       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21493     else
21494       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21495   }
21496   if (!UseImmLabel)
21497     MIB.addReg(LabelReg);
21498   else
21499     MIB.addMBB(restoreMBB);
21500   MIB.setMemRefs(MMOBegin, MMOEnd);
21501   // Setup
21502   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21503           .addMBB(restoreMBB);
21504
21505   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21506   MIB.addRegMask(RegInfo->getNoPreservedMask());
21507   thisMBB->addSuccessor(mainMBB);
21508   thisMBB->addSuccessor(restoreMBB);
21509
21510   // mainMBB:
21511   //  EAX = 0
21512   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21513   mainMBB->addSuccessor(sinkMBB);
21514
21515   // sinkMBB:
21516   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21517           TII->get(X86::PHI), DstReg)
21518     .addReg(mainDstReg).addMBB(mainMBB)
21519     .addReg(restoreDstReg).addMBB(restoreMBB);
21520
21521   // restoreMBB:
21522   if (RegInfo->hasBasePointer(*MF)) {
21523     const bool Uses64BitFramePtr =
21524         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21525     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21526     X86FI->setRestoreBasePointer(MF);
21527     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21528     unsigned BasePtr = RegInfo->getBaseRegister();
21529     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21530     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21531                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21532       .setMIFlag(MachineInstr::FrameSetup);
21533   }
21534   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21535   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21536   restoreMBB->addSuccessor(sinkMBB);
21537
21538   MI->eraseFromParent();
21539   return sinkMBB;
21540 }
21541
21542 MachineBasicBlock *
21543 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21544                                      MachineBasicBlock *MBB) const {
21545   DebugLoc DL = MI->getDebugLoc();
21546   MachineFunction *MF = MBB->getParent();
21547   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21548   MachineRegisterInfo &MRI = MF->getRegInfo();
21549
21550   // Memory Reference
21551   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21552   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21553
21554   MVT PVT = getPointerTy(MF->getDataLayout());
21555   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21556          "Invalid Pointer Size!");
21557
21558   const TargetRegisterClass *RC =
21559     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21560   unsigned Tmp = MRI.createVirtualRegister(RC);
21561   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21562   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21563   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21564   unsigned SP = RegInfo->getStackRegister();
21565
21566   MachineInstrBuilder MIB;
21567
21568   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21569   const int64_t SPOffset = 2 * PVT.getStoreSize();
21570
21571   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21572   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21573
21574   // Reload FP
21575   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21576   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21577     MIB.addOperand(MI->getOperand(i));
21578   MIB.setMemRefs(MMOBegin, MMOEnd);
21579   // Reload IP
21580   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21581   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21582     if (i == X86::AddrDisp)
21583       MIB.addDisp(MI->getOperand(i), LabelOffset);
21584     else
21585       MIB.addOperand(MI->getOperand(i));
21586   }
21587   MIB.setMemRefs(MMOBegin, MMOEnd);
21588   // Reload SP
21589   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21590   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21591     if (i == X86::AddrDisp)
21592       MIB.addDisp(MI->getOperand(i), SPOffset);
21593     else
21594       MIB.addOperand(MI->getOperand(i));
21595   }
21596   MIB.setMemRefs(MMOBegin, MMOEnd);
21597   // Jump
21598   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21599
21600   MI->eraseFromParent();
21601   return MBB;
21602 }
21603
21604 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21605 // accumulator loops. Writing back to the accumulator allows the coalescer
21606 // to remove extra copies in the loop.
21607 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21608 MachineBasicBlock *
21609 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21610                                  MachineBasicBlock *MBB) const {
21611   MachineOperand &AddendOp = MI->getOperand(3);
21612
21613   // Bail out early if the addend isn't a register - we can't switch these.
21614   if (!AddendOp.isReg())
21615     return MBB;
21616
21617   MachineFunction &MF = *MBB->getParent();
21618   MachineRegisterInfo &MRI = MF.getRegInfo();
21619
21620   // Check whether the addend is defined by a PHI:
21621   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21622   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21623   if (!AddendDef.isPHI())
21624     return MBB;
21625
21626   // Look for the following pattern:
21627   // loop:
21628   //   %addend = phi [%entry, 0], [%loop, %result]
21629   //   ...
21630   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21631
21632   // Replace with:
21633   //   loop:
21634   //   %addend = phi [%entry, 0], [%loop, %result]
21635   //   ...
21636   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21637
21638   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21639     assert(AddendDef.getOperand(i).isReg());
21640     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21641     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21642     if (&PHISrcInst == MI) {
21643       // Found a matching instruction.
21644       unsigned NewFMAOpc = 0;
21645       switch (MI->getOpcode()) {
21646         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21647         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21648         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21649         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21650         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21651         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21652         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21653         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21654         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21655         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21656         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21657         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21658         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21659         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21660         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21661         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21662         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21663         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21664         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21665         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21666
21667         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21668         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21669         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21670         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21671         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21672         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21673         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21674         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21675         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21676         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21677         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21678         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21679         default: llvm_unreachable("Unrecognized FMA variant.");
21680       }
21681
21682       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21683       MachineInstrBuilder MIB =
21684         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21685         .addOperand(MI->getOperand(0))
21686         .addOperand(MI->getOperand(3))
21687         .addOperand(MI->getOperand(2))
21688         .addOperand(MI->getOperand(1));
21689       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21690       MI->eraseFromParent();
21691     }
21692   }
21693
21694   return MBB;
21695 }
21696
21697 MachineBasicBlock *
21698 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21699                                                MachineBasicBlock *BB) const {
21700   switch (MI->getOpcode()) {
21701   default: llvm_unreachable("Unexpected instr type to insert");
21702   case X86::TAILJMPd64:
21703   case X86::TAILJMPr64:
21704   case X86::TAILJMPm64:
21705   case X86::TAILJMPd64_REX:
21706   case X86::TAILJMPr64_REX:
21707   case X86::TAILJMPm64_REX:
21708     llvm_unreachable("TAILJMP64 would not be touched here.");
21709   case X86::TCRETURNdi64:
21710   case X86::TCRETURNri64:
21711   case X86::TCRETURNmi64:
21712     return BB;
21713   case X86::WIN_ALLOCA:
21714     return EmitLoweredWinAlloca(MI, BB);
21715   case X86::SEG_ALLOCA_32:
21716   case X86::SEG_ALLOCA_64:
21717     return EmitLoweredSegAlloca(MI, BB);
21718   case X86::TLSCall_32:
21719   case X86::TLSCall_64:
21720     return EmitLoweredTLSCall(MI, BB);
21721   case X86::CMOV_FR32:
21722   case X86::CMOV_FR64:
21723   case X86::CMOV_GR8:
21724   case X86::CMOV_GR16:
21725   case X86::CMOV_GR32:
21726   case X86::CMOV_RFP32:
21727   case X86::CMOV_RFP64:
21728   case X86::CMOV_RFP80:
21729   case X86::CMOV_V2F64:
21730   case X86::CMOV_V2I64:
21731   case X86::CMOV_V4F32:
21732   case X86::CMOV_V4F64:
21733   case X86::CMOV_V4I64:
21734   case X86::CMOV_V16F32:
21735   case X86::CMOV_V8F32:
21736   case X86::CMOV_V8F64:
21737   case X86::CMOV_V8I64:
21738   case X86::CMOV_V8I1:
21739   case X86::CMOV_V16I1:
21740   case X86::CMOV_V32I1:
21741   case X86::CMOV_V64I1:
21742     return EmitLoweredSelect(MI, BB);
21743
21744   case X86::RELEASE_FADD32mr:
21745   case X86::RELEASE_FADD64mr:
21746     return EmitLoweredAtomicFP(MI, BB);
21747
21748   case X86::FP32_TO_INT16_IN_MEM:
21749   case X86::FP32_TO_INT32_IN_MEM:
21750   case X86::FP32_TO_INT64_IN_MEM:
21751   case X86::FP64_TO_INT16_IN_MEM:
21752   case X86::FP64_TO_INT32_IN_MEM:
21753   case X86::FP64_TO_INT64_IN_MEM:
21754   case X86::FP80_TO_INT16_IN_MEM:
21755   case X86::FP80_TO_INT32_IN_MEM:
21756   case X86::FP80_TO_INT64_IN_MEM: {
21757     MachineFunction *F = BB->getParent();
21758     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21759     DebugLoc DL = MI->getDebugLoc();
21760
21761     // Change the floating point control register to use "round towards zero"
21762     // mode when truncating to an integer value.
21763     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21764     addFrameReference(BuildMI(*BB, MI, DL,
21765                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21766
21767     // Load the old value of the high byte of the control word...
21768     unsigned OldCW =
21769       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21770     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21771                       CWFrameIdx);
21772
21773     // Set the high part to be round to zero...
21774     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21775       .addImm(0xC7F);
21776
21777     // Reload the modified control word now...
21778     addFrameReference(BuildMI(*BB, MI, DL,
21779                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21780
21781     // Restore the memory image of control word to original value
21782     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21783       .addReg(OldCW);
21784
21785     // Get the X86 opcode to use.
21786     unsigned Opc;
21787     switch (MI->getOpcode()) {
21788     default: llvm_unreachable("illegal opcode!");
21789     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21790     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21791     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21792     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21793     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21794     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21795     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21796     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21797     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21798     }
21799
21800     X86AddressMode AM;
21801     MachineOperand &Op = MI->getOperand(0);
21802     if (Op.isReg()) {
21803       AM.BaseType = X86AddressMode::RegBase;
21804       AM.Base.Reg = Op.getReg();
21805     } else {
21806       AM.BaseType = X86AddressMode::FrameIndexBase;
21807       AM.Base.FrameIndex = Op.getIndex();
21808     }
21809     Op = MI->getOperand(1);
21810     if (Op.isImm())
21811       AM.Scale = Op.getImm();
21812     Op = MI->getOperand(2);
21813     if (Op.isImm())
21814       AM.IndexReg = Op.getImm();
21815     Op = MI->getOperand(3);
21816     if (Op.isGlobal()) {
21817       AM.GV = Op.getGlobal();
21818     } else {
21819       AM.Disp = Op.getImm();
21820     }
21821     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21822                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21823
21824     // Reload the original control word now.
21825     addFrameReference(BuildMI(*BB, MI, DL,
21826                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21827
21828     MI->eraseFromParent();   // The pseudo instruction is gone now.
21829     return BB;
21830   }
21831     // String/text processing lowering.
21832   case X86::PCMPISTRM128REG:
21833   case X86::VPCMPISTRM128REG:
21834   case X86::PCMPISTRM128MEM:
21835   case X86::VPCMPISTRM128MEM:
21836   case X86::PCMPESTRM128REG:
21837   case X86::VPCMPESTRM128REG:
21838   case X86::PCMPESTRM128MEM:
21839   case X86::VPCMPESTRM128MEM:
21840     assert(Subtarget->hasSSE42() &&
21841            "Target must have SSE4.2 or AVX features enabled");
21842     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21843
21844   // String/text processing lowering.
21845   case X86::PCMPISTRIREG:
21846   case X86::VPCMPISTRIREG:
21847   case X86::PCMPISTRIMEM:
21848   case X86::VPCMPISTRIMEM:
21849   case X86::PCMPESTRIREG:
21850   case X86::VPCMPESTRIREG:
21851   case X86::PCMPESTRIMEM:
21852   case X86::VPCMPESTRIMEM:
21853     assert(Subtarget->hasSSE42() &&
21854            "Target must have SSE4.2 or AVX features enabled");
21855     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21856
21857   // Thread synchronization.
21858   case X86::MONITOR:
21859     return EmitMonitor(MI, BB, Subtarget);
21860
21861   // xbegin
21862   case X86::XBEGIN:
21863     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21864
21865   case X86::VASTART_SAVE_XMM_REGS:
21866     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21867
21868   case X86::VAARG_64:
21869     return EmitVAARG64WithCustomInserter(MI, BB);
21870
21871   case X86::EH_SjLj_SetJmp32:
21872   case X86::EH_SjLj_SetJmp64:
21873     return emitEHSjLjSetJmp(MI, BB);
21874
21875   case X86::EH_SjLj_LongJmp32:
21876   case X86::EH_SjLj_LongJmp64:
21877     return emitEHSjLjLongJmp(MI, BB);
21878
21879   case TargetOpcode::STATEPOINT:
21880     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21881     // this point in the process.  We diverge later.
21882     return emitPatchPoint(MI, BB);
21883
21884   case TargetOpcode::STACKMAP:
21885   case TargetOpcode::PATCHPOINT:
21886     return emitPatchPoint(MI, BB);
21887
21888   case X86::VFMADDPDr213r:
21889   case X86::VFMADDPSr213r:
21890   case X86::VFMADDSDr213r:
21891   case X86::VFMADDSSr213r:
21892   case X86::VFMSUBPDr213r:
21893   case X86::VFMSUBPSr213r:
21894   case X86::VFMSUBSDr213r:
21895   case X86::VFMSUBSSr213r:
21896   case X86::VFNMADDPDr213r:
21897   case X86::VFNMADDPSr213r:
21898   case X86::VFNMADDSDr213r:
21899   case X86::VFNMADDSSr213r:
21900   case X86::VFNMSUBPDr213r:
21901   case X86::VFNMSUBPSr213r:
21902   case X86::VFNMSUBSDr213r:
21903   case X86::VFNMSUBSSr213r:
21904   case X86::VFMADDSUBPDr213r:
21905   case X86::VFMADDSUBPSr213r:
21906   case X86::VFMSUBADDPDr213r:
21907   case X86::VFMSUBADDPSr213r:
21908   case X86::VFMADDPDr213rY:
21909   case X86::VFMADDPSr213rY:
21910   case X86::VFMSUBPDr213rY:
21911   case X86::VFMSUBPSr213rY:
21912   case X86::VFNMADDPDr213rY:
21913   case X86::VFNMADDPSr213rY:
21914   case X86::VFNMSUBPDr213rY:
21915   case X86::VFNMSUBPSr213rY:
21916   case X86::VFMADDSUBPDr213rY:
21917   case X86::VFMADDSUBPSr213rY:
21918   case X86::VFMSUBADDPDr213rY:
21919   case X86::VFMSUBADDPSr213rY:
21920     return emitFMA3Instr(MI, BB);
21921   }
21922 }
21923
21924 //===----------------------------------------------------------------------===//
21925 //                           X86 Optimization Hooks
21926 //===----------------------------------------------------------------------===//
21927
21928 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21929                                                       APInt &KnownZero,
21930                                                       APInt &KnownOne,
21931                                                       const SelectionDAG &DAG,
21932                                                       unsigned Depth) const {
21933   unsigned BitWidth = KnownZero.getBitWidth();
21934   unsigned Opc = Op.getOpcode();
21935   assert((Opc >= ISD::BUILTIN_OP_END ||
21936           Opc == ISD::INTRINSIC_WO_CHAIN ||
21937           Opc == ISD::INTRINSIC_W_CHAIN ||
21938           Opc == ISD::INTRINSIC_VOID) &&
21939          "Should use MaskedValueIsZero if you don't know whether Op"
21940          " is a target node!");
21941
21942   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21943   switch (Opc) {
21944   default: break;
21945   case X86ISD::ADD:
21946   case X86ISD::SUB:
21947   case X86ISD::ADC:
21948   case X86ISD::SBB:
21949   case X86ISD::SMUL:
21950   case X86ISD::UMUL:
21951   case X86ISD::INC:
21952   case X86ISD::DEC:
21953   case X86ISD::OR:
21954   case X86ISD::XOR:
21955   case X86ISD::AND:
21956     // These nodes' second result is a boolean.
21957     if (Op.getResNo() == 0)
21958       break;
21959     // Fallthrough
21960   case X86ISD::SETCC:
21961     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21962     break;
21963   case ISD::INTRINSIC_WO_CHAIN: {
21964     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21965     unsigned NumLoBits = 0;
21966     switch (IntId) {
21967     default: break;
21968     case Intrinsic::x86_sse_movmsk_ps:
21969     case Intrinsic::x86_avx_movmsk_ps_256:
21970     case Intrinsic::x86_sse2_movmsk_pd:
21971     case Intrinsic::x86_avx_movmsk_pd_256:
21972     case Intrinsic::x86_mmx_pmovmskb:
21973     case Intrinsic::x86_sse2_pmovmskb_128:
21974     case Intrinsic::x86_avx2_pmovmskb: {
21975       // High bits of movmskp{s|d}, pmovmskb are known zero.
21976       switch (IntId) {
21977         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
21978         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
21979         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
21980         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
21981         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
21982         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
21983         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
21984         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
21985       }
21986       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
21987       break;
21988     }
21989     }
21990     break;
21991   }
21992   }
21993 }
21994
21995 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
21996   SDValue Op,
21997   const SelectionDAG &,
21998   unsigned Depth) const {
21999   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22000   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22001     return Op.getValueType().getScalarType().getSizeInBits();
22002
22003   // Fallback case.
22004   return 1;
22005 }
22006
22007 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22008 /// node is a GlobalAddress + offset.
22009 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22010                                        const GlobalValue* &GA,
22011                                        int64_t &Offset) const {
22012   if (N->getOpcode() == X86ISD::Wrapper) {
22013     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22014       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22015       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22016       return true;
22017     }
22018   }
22019   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22020 }
22021
22022 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22023 /// same as extracting the high 128-bit part of 256-bit vector and then
22024 /// inserting the result into the low part of a new 256-bit vector
22025 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22026   EVT VT = SVOp->getValueType(0);
22027   unsigned NumElems = VT.getVectorNumElements();
22028
22029   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22030   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22031     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22032         SVOp->getMaskElt(j) >= 0)
22033       return false;
22034
22035   return true;
22036 }
22037
22038 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22039 /// same as extracting the low 128-bit part of 256-bit vector and then
22040 /// inserting the result into the high part of a new 256-bit vector
22041 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22042   EVT VT = SVOp->getValueType(0);
22043   unsigned NumElems = VT.getVectorNumElements();
22044
22045   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22046   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22047     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22048         SVOp->getMaskElt(j) >= 0)
22049       return false;
22050
22051   return true;
22052 }
22053
22054 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22055 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22056                                         TargetLowering::DAGCombinerInfo &DCI,
22057                                         const X86Subtarget* Subtarget) {
22058   SDLoc dl(N);
22059   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22060   SDValue V1 = SVOp->getOperand(0);
22061   SDValue V2 = SVOp->getOperand(1);
22062   EVT VT = SVOp->getValueType(0);
22063   unsigned NumElems = VT.getVectorNumElements();
22064
22065   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22066       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22067     //
22068     //                   0,0,0,...
22069     //                      |
22070     //    V      UNDEF    BUILD_VECTOR    UNDEF
22071     //     \      /           \           /
22072     //  CONCAT_VECTOR         CONCAT_VECTOR
22073     //         \                  /
22074     //          \                /
22075     //          RESULT: V + zero extended
22076     //
22077     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22078         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22079         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22080       return SDValue();
22081
22082     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22083       return SDValue();
22084
22085     // To match the shuffle mask, the first half of the mask should
22086     // be exactly the first vector, and all the rest a splat with the
22087     // first element of the second one.
22088     for (unsigned i = 0; i != NumElems/2; ++i)
22089       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22090           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22091         return SDValue();
22092
22093     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22094     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22095       if (Ld->hasNUsesOfValue(1, 0)) {
22096         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22097         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22098         SDValue ResNode =
22099           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22100                                   Ld->getMemoryVT(),
22101                                   Ld->getPointerInfo(),
22102                                   Ld->getAlignment(),
22103                                   false/*isVolatile*/, true/*ReadMem*/,
22104                                   false/*WriteMem*/);
22105
22106         // Make sure the newly-created LOAD is in the same position as Ld in
22107         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22108         // and update uses of Ld's output chain to use the TokenFactor.
22109         if (Ld->hasAnyUseOfValue(1)) {
22110           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22111                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22112           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22113           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22114                                  SDValue(ResNode.getNode(), 1));
22115         }
22116
22117         return DAG.getBitcast(VT, ResNode);
22118       }
22119     }
22120
22121     // Emit a zeroed vector and insert the desired subvector on its
22122     // first half.
22123     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22124     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22125     return DCI.CombineTo(N, InsV);
22126   }
22127
22128   //===--------------------------------------------------------------------===//
22129   // Combine some shuffles into subvector extracts and inserts:
22130   //
22131
22132   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22133   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22134     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22135     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22136     return DCI.CombineTo(N, InsV);
22137   }
22138
22139   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22140   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22141     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22142     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22143     return DCI.CombineTo(N, InsV);
22144   }
22145
22146   return SDValue();
22147 }
22148
22149 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22150 /// possible.
22151 ///
22152 /// This is the leaf of the recursive combinine below. When we have found some
22153 /// chain of single-use x86 shuffle instructions and accumulated the combined
22154 /// shuffle mask represented by them, this will try to pattern match that mask
22155 /// into either a single instruction if there is a special purpose instruction
22156 /// for this operation, or into a PSHUFB instruction which is a fully general
22157 /// instruction but should only be used to replace chains over a certain depth.
22158 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22159                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22160                                    TargetLowering::DAGCombinerInfo &DCI,
22161                                    const X86Subtarget *Subtarget) {
22162   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22163
22164   // Find the operand that enters the chain. Note that multiple uses are OK
22165   // here, we're not going to remove the operand we find.
22166   SDValue Input = Op.getOperand(0);
22167   while (Input.getOpcode() == ISD::BITCAST)
22168     Input = Input.getOperand(0);
22169
22170   MVT VT = Input.getSimpleValueType();
22171   MVT RootVT = Root.getSimpleValueType();
22172   SDLoc DL(Root);
22173
22174   if (Mask.size() == 1) {
22175     int Index = Mask[0];
22176     assert((Index >= 0 || Index == SM_SentinelUndef ||
22177             Index == SM_SentinelZero) &&
22178            "Invalid shuffle index found!");
22179
22180     // We may end up with an accumulated mask of size 1 as a result of
22181     // widening of shuffle operands (see function canWidenShuffleElements).
22182     // If the only shuffle index is equal to SM_SentinelZero then propagate
22183     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22184     // mask, and therefore the entire chain of shuffles can be folded away.
22185     if (Index == SM_SentinelZero)
22186       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22187     else
22188       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22189                     /*AddTo*/ true);
22190     return true;
22191   }
22192
22193   // Use the float domain if the operand type is a floating point type.
22194   bool FloatDomain = VT.isFloatingPoint();
22195
22196   // For floating point shuffles, we don't have free copies in the shuffle
22197   // instructions or the ability to load as part of the instruction, so
22198   // canonicalize their shuffles to UNPCK or MOV variants.
22199   //
22200   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22201   // vectors because it can have a load folded into it that UNPCK cannot. This
22202   // doesn't preclude something switching to the shorter encoding post-RA.
22203   //
22204   // FIXME: Should teach these routines about AVX vector widths.
22205   if (FloatDomain && VT.getSizeInBits() == 128) {
22206     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22207       bool Lo = Mask.equals({0, 0});
22208       unsigned Shuffle;
22209       MVT ShuffleVT;
22210       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22211       // is no slower than UNPCKLPD but has the option to fold the input operand
22212       // into even an unaligned memory load.
22213       if (Lo && Subtarget->hasSSE3()) {
22214         Shuffle = X86ISD::MOVDDUP;
22215         ShuffleVT = MVT::v2f64;
22216       } else {
22217         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22218         // than the UNPCK variants.
22219         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22220         ShuffleVT = MVT::v4f32;
22221       }
22222       if (Depth == 1 && Root->getOpcode() == Shuffle)
22223         return false; // Nothing to do!
22224       Op = DAG.getBitcast(ShuffleVT, Input);
22225       DCI.AddToWorklist(Op.getNode());
22226       if (Shuffle == X86ISD::MOVDDUP)
22227         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22228       else
22229         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22230       DCI.AddToWorklist(Op.getNode());
22231       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22232                     /*AddTo*/ true);
22233       return true;
22234     }
22235     if (Subtarget->hasSSE3() &&
22236         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22237       bool Lo = Mask.equals({0, 0, 2, 2});
22238       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22239       MVT ShuffleVT = MVT::v4f32;
22240       if (Depth == 1 && Root->getOpcode() == Shuffle)
22241         return false; // Nothing to do!
22242       Op = DAG.getBitcast(ShuffleVT, Input);
22243       DCI.AddToWorklist(Op.getNode());
22244       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22245       DCI.AddToWorklist(Op.getNode());
22246       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22247                     /*AddTo*/ true);
22248       return true;
22249     }
22250     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22251       bool Lo = Mask.equals({0, 0, 1, 1});
22252       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22253       MVT ShuffleVT = MVT::v4f32;
22254       if (Depth == 1 && Root->getOpcode() == Shuffle)
22255         return false; // Nothing to do!
22256       Op = DAG.getBitcast(ShuffleVT, Input);
22257       DCI.AddToWorklist(Op.getNode());
22258       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22259       DCI.AddToWorklist(Op.getNode());
22260       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22261                     /*AddTo*/ true);
22262       return true;
22263     }
22264   }
22265
22266   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22267   // variants as none of these have single-instruction variants that are
22268   // superior to the UNPCK formulation.
22269   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22270       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22271        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22272        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22273        Mask.equals(
22274            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22275     bool Lo = Mask[0] == 0;
22276     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22277     if (Depth == 1 && Root->getOpcode() == Shuffle)
22278       return false; // Nothing to do!
22279     MVT ShuffleVT;
22280     switch (Mask.size()) {
22281     case 8:
22282       ShuffleVT = MVT::v8i16;
22283       break;
22284     case 16:
22285       ShuffleVT = MVT::v16i8;
22286       break;
22287     default:
22288       llvm_unreachable("Impossible mask size!");
22289     };
22290     Op = DAG.getBitcast(ShuffleVT, Input);
22291     DCI.AddToWorklist(Op.getNode());
22292     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22293     DCI.AddToWorklist(Op.getNode());
22294     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22295                   /*AddTo*/ true);
22296     return true;
22297   }
22298
22299   // Don't try to re-form single instruction chains under any circumstances now
22300   // that we've done encoding canonicalization for them.
22301   if (Depth < 2)
22302     return false;
22303
22304   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22305   // can replace them with a single PSHUFB instruction profitably. Intel's
22306   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22307   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22308   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22309     SmallVector<SDValue, 16> PSHUFBMask;
22310     int NumBytes = VT.getSizeInBits() / 8;
22311     int Ratio = NumBytes / Mask.size();
22312     for (int i = 0; i < NumBytes; ++i) {
22313       if (Mask[i / Ratio] == SM_SentinelUndef) {
22314         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22315         continue;
22316       }
22317       int M = Mask[i / Ratio] != SM_SentinelZero
22318                   ? Ratio * Mask[i / Ratio] + i % Ratio
22319                   : 255;
22320       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22321     }
22322     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22323     Op = DAG.getBitcast(ByteVT, Input);
22324     DCI.AddToWorklist(Op.getNode());
22325     SDValue PSHUFBMaskOp =
22326         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22327     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22328     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22329     DCI.AddToWorklist(Op.getNode());
22330     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22331                   /*AddTo*/ true);
22332     return true;
22333   }
22334
22335   // Failed to find any combines.
22336   return false;
22337 }
22338
22339 /// \brief Fully generic combining of x86 shuffle instructions.
22340 ///
22341 /// This should be the last combine run over the x86 shuffle instructions. Once
22342 /// they have been fully optimized, this will recursively consider all chains
22343 /// of single-use shuffle instructions, build a generic model of the cumulative
22344 /// shuffle operation, and check for simpler instructions which implement this
22345 /// operation. We use this primarily for two purposes:
22346 ///
22347 /// 1) Collapse generic shuffles to specialized single instructions when
22348 ///    equivalent. In most cases, this is just an encoding size win, but
22349 ///    sometimes we will collapse multiple generic shuffles into a single
22350 ///    special-purpose shuffle.
22351 /// 2) Look for sequences of shuffle instructions with 3 or more total
22352 ///    instructions, and replace them with the slightly more expensive SSSE3
22353 ///    PSHUFB instruction if available. We do this as the last combining step
22354 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22355 ///    a suitable short sequence of other instructions. The PHUFB will either
22356 ///    use a register or have to read from memory and so is slightly (but only
22357 ///    slightly) more expensive than the other shuffle instructions.
22358 ///
22359 /// Because this is inherently a quadratic operation (for each shuffle in
22360 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22361 /// This should never be an issue in practice as the shuffle lowering doesn't
22362 /// produce sequences of more than 8 instructions.
22363 ///
22364 /// FIXME: We will currently miss some cases where the redundant shuffling
22365 /// would simplify under the threshold for PSHUFB formation because of
22366 /// combine-ordering. To fix this, we should do the redundant instruction
22367 /// combining in this recursive walk.
22368 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22369                                           ArrayRef<int> RootMask,
22370                                           int Depth, bool HasPSHUFB,
22371                                           SelectionDAG &DAG,
22372                                           TargetLowering::DAGCombinerInfo &DCI,
22373                                           const X86Subtarget *Subtarget) {
22374   // Bound the depth of our recursive combine because this is ultimately
22375   // quadratic in nature.
22376   if (Depth > 8)
22377     return false;
22378
22379   // Directly rip through bitcasts to find the underlying operand.
22380   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22381     Op = Op.getOperand(0);
22382
22383   MVT VT = Op.getSimpleValueType();
22384   if (!VT.isVector())
22385     return false; // Bail if we hit a non-vector.
22386
22387   assert(Root.getSimpleValueType().isVector() &&
22388          "Shuffles operate on vector types!");
22389   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22390          "Can only combine shuffles of the same vector register size.");
22391
22392   if (!isTargetShuffle(Op.getOpcode()))
22393     return false;
22394   SmallVector<int, 16> OpMask;
22395   bool IsUnary;
22396   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22397   // We only can combine unary shuffles which we can decode the mask for.
22398   if (!HaveMask || !IsUnary)
22399     return false;
22400
22401   assert(VT.getVectorNumElements() == OpMask.size() &&
22402          "Different mask size from vector size!");
22403   assert(((RootMask.size() > OpMask.size() &&
22404            RootMask.size() % OpMask.size() == 0) ||
22405           (OpMask.size() > RootMask.size() &&
22406            OpMask.size() % RootMask.size() == 0) ||
22407           OpMask.size() == RootMask.size()) &&
22408          "The smaller number of elements must divide the larger.");
22409   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22410   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22411   assert(((RootRatio == 1 && OpRatio == 1) ||
22412           (RootRatio == 1) != (OpRatio == 1)) &&
22413          "Must not have a ratio for both incoming and op masks!");
22414
22415   SmallVector<int, 16> Mask;
22416   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22417
22418   // Merge this shuffle operation's mask into our accumulated mask. Note that
22419   // this shuffle's mask will be the first applied to the input, followed by the
22420   // root mask to get us all the way to the root value arrangement. The reason
22421   // for this order is that we are recursing up the operation chain.
22422   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22423     int RootIdx = i / RootRatio;
22424     if (RootMask[RootIdx] < 0) {
22425       // This is a zero or undef lane, we're done.
22426       Mask.push_back(RootMask[RootIdx]);
22427       continue;
22428     }
22429
22430     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22431     int OpIdx = RootMaskedIdx / OpRatio;
22432     if (OpMask[OpIdx] < 0) {
22433       // The incoming lanes are zero or undef, it doesn't matter which ones we
22434       // are using.
22435       Mask.push_back(OpMask[OpIdx]);
22436       continue;
22437     }
22438
22439     // Ok, we have non-zero lanes, map them through.
22440     Mask.push_back(OpMask[OpIdx] * OpRatio +
22441                    RootMaskedIdx % OpRatio);
22442   }
22443
22444   // See if we can recurse into the operand to combine more things.
22445   switch (Op.getOpcode()) {
22446   case X86ISD::PSHUFB:
22447     HasPSHUFB = true;
22448   case X86ISD::PSHUFD:
22449   case X86ISD::PSHUFHW:
22450   case X86ISD::PSHUFLW:
22451     if (Op.getOperand(0).hasOneUse() &&
22452         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22453                                       HasPSHUFB, DAG, DCI, Subtarget))
22454       return true;
22455     break;
22456
22457   case X86ISD::UNPCKL:
22458   case X86ISD::UNPCKH:
22459     assert(Op.getOperand(0) == Op.getOperand(1) &&
22460            "We only combine unary shuffles!");
22461     // We can't check for single use, we have to check that this shuffle is the
22462     // only user.
22463     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22464         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22465                                       HasPSHUFB, DAG, DCI, Subtarget))
22466       return true;
22467     break;
22468   }
22469
22470   // Minor canonicalization of the accumulated shuffle mask to make it easier
22471   // to match below. All this does is detect masks with squential pairs of
22472   // elements, and shrink them to the half-width mask. It does this in a loop
22473   // so it will reduce the size of the mask to the minimal width mask which
22474   // performs an equivalent shuffle.
22475   SmallVector<int, 16> WidenedMask;
22476   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22477     Mask = std::move(WidenedMask);
22478     WidenedMask.clear();
22479   }
22480
22481   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22482                                 Subtarget);
22483 }
22484
22485 /// \brief Get the PSHUF-style mask from PSHUF node.
22486 ///
22487 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22488 /// PSHUF-style masks that can be reused with such instructions.
22489 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22490   MVT VT = N.getSimpleValueType();
22491   SmallVector<int, 4> Mask;
22492   bool IsUnary;
22493   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22494   (void)HaveMask;
22495   assert(HaveMask);
22496
22497   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22498   // matter. Check that the upper masks are repeats and remove them.
22499   if (VT.getSizeInBits() > 128) {
22500     int LaneElts = 128 / VT.getScalarSizeInBits();
22501 #ifndef NDEBUG
22502     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22503       for (int j = 0; j < LaneElts; ++j)
22504         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22505                "Mask doesn't repeat in high 128-bit lanes!");
22506 #endif
22507     Mask.resize(LaneElts);
22508   }
22509
22510   switch (N.getOpcode()) {
22511   case X86ISD::PSHUFD:
22512     return Mask;
22513   case X86ISD::PSHUFLW:
22514     Mask.resize(4);
22515     return Mask;
22516   case X86ISD::PSHUFHW:
22517     Mask.erase(Mask.begin(), Mask.begin() + 4);
22518     for (int &M : Mask)
22519       M -= 4;
22520     return Mask;
22521   default:
22522     llvm_unreachable("No valid shuffle instruction found!");
22523   }
22524 }
22525
22526 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22527 ///
22528 /// We walk up the chain and look for a combinable shuffle, skipping over
22529 /// shuffles that we could hoist this shuffle's transformation past without
22530 /// altering anything.
22531 static SDValue
22532 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22533                              SelectionDAG &DAG,
22534                              TargetLowering::DAGCombinerInfo &DCI) {
22535   assert(N.getOpcode() == X86ISD::PSHUFD &&
22536          "Called with something other than an x86 128-bit half shuffle!");
22537   SDLoc DL(N);
22538
22539   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22540   // of the shuffles in the chain so that we can form a fresh chain to replace
22541   // this one.
22542   SmallVector<SDValue, 8> Chain;
22543   SDValue V = N.getOperand(0);
22544   for (; V.hasOneUse(); V = V.getOperand(0)) {
22545     switch (V.getOpcode()) {
22546     default:
22547       return SDValue(); // Nothing combined!
22548
22549     case ISD::BITCAST:
22550       // Skip bitcasts as we always know the type for the target specific
22551       // instructions.
22552       continue;
22553
22554     case X86ISD::PSHUFD:
22555       // Found another dword shuffle.
22556       break;
22557
22558     case X86ISD::PSHUFLW:
22559       // Check that the low words (being shuffled) are the identity in the
22560       // dword shuffle, and the high words are self-contained.
22561       if (Mask[0] != 0 || Mask[1] != 1 ||
22562           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22563         return SDValue();
22564
22565       Chain.push_back(V);
22566       continue;
22567
22568     case X86ISD::PSHUFHW:
22569       // Check that the high words (being shuffled) are the identity in the
22570       // dword shuffle, and the low words are self-contained.
22571       if (Mask[2] != 2 || Mask[3] != 3 ||
22572           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22573         return SDValue();
22574
22575       Chain.push_back(V);
22576       continue;
22577
22578     case X86ISD::UNPCKL:
22579     case X86ISD::UNPCKH:
22580       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22581       // shuffle into a preceding word shuffle.
22582       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22583           V.getSimpleValueType().getScalarType() != MVT::i16)
22584         return SDValue();
22585
22586       // Search for a half-shuffle which we can combine with.
22587       unsigned CombineOp =
22588           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22589       if (V.getOperand(0) != V.getOperand(1) ||
22590           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22591         return SDValue();
22592       Chain.push_back(V);
22593       V = V.getOperand(0);
22594       do {
22595         switch (V.getOpcode()) {
22596         default:
22597           return SDValue(); // Nothing to combine.
22598
22599         case X86ISD::PSHUFLW:
22600         case X86ISD::PSHUFHW:
22601           if (V.getOpcode() == CombineOp)
22602             break;
22603
22604           Chain.push_back(V);
22605
22606           // Fallthrough!
22607         case ISD::BITCAST:
22608           V = V.getOperand(0);
22609           continue;
22610         }
22611         break;
22612       } while (V.hasOneUse());
22613       break;
22614     }
22615     // Break out of the loop if we break out of the switch.
22616     break;
22617   }
22618
22619   if (!V.hasOneUse())
22620     // We fell out of the loop without finding a viable combining instruction.
22621     return SDValue();
22622
22623   // Merge this node's mask and our incoming mask.
22624   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22625   for (int &M : Mask)
22626     M = VMask[M];
22627   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22628                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22629
22630   // Rebuild the chain around this new shuffle.
22631   while (!Chain.empty()) {
22632     SDValue W = Chain.pop_back_val();
22633
22634     if (V.getValueType() != W.getOperand(0).getValueType())
22635       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22636
22637     switch (W.getOpcode()) {
22638     default:
22639       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22640
22641     case X86ISD::UNPCKL:
22642     case X86ISD::UNPCKH:
22643       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22644       break;
22645
22646     case X86ISD::PSHUFD:
22647     case X86ISD::PSHUFLW:
22648     case X86ISD::PSHUFHW:
22649       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22650       break;
22651     }
22652   }
22653   if (V.getValueType() != N.getValueType())
22654     V = DAG.getBitcast(N.getValueType(), V);
22655
22656   // Return the new chain to replace N.
22657   return V;
22658 }
22659
22660 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22661 /// pshufhw.
22662 ///
22663 /// We walk up the chain, skipping shuffles of the other half and looking
22664 /// through shuffles which switch halves trying to find a shuffle of the same
22665 /// pair of dwords.
22666 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22667                                         SelectionDAG &DAG,
22668                                         TargetLowering::DAGCombinerInfo &DCI) {
22669   assert(
22670       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22671       "Called with something other than an x86 128-bit half shuffle!");
22672   SDLoc DL(N);
22673   unsigned CombineOpcode = N.getOpcode();
22674
22675   // Walk up a single-use chain looking for a combinable shuffle.
22676   SDValue V = N.getOperand(0);
22677   for (; V.hasOneUse(); V = V.getOperand(0)) {
22678     switch (V.getOpcode()) {
22679     default:
22680       return false; // Nothing combined!
22681
22682     case ISD::BITCAST:
22683       // Skip bitcasts as we always know the type for the target specific
22684       // instructions.
22685       continue;
22686
22687     case X86ISD::PSHUFLW:
22688     case X86ISD::PSHUFHW:
22689       if (V.getOpcode() == CombineOpcode)
22690         break;
22691
22692       // Other-half shuffles are no-ops.
22693       continue;
22694     }
22695     // Break out of the loop if we break out of the switch.
22696     break;
22697   }
22698
22699   if (!V.hasOneUse())
22700     // We fell out of the loop without finding a viable combining instruction.
22701     return false;
22702
22703   // Combine away the bottom node as its shuffle will be accumulated into
22704   // a preceding shuffle.
22705   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22706
22707   // Record the old value.
22708   SDValue Old = V;
22709
22710   // Merge this node's mask and our incoming mask (adjusted to account for all
22711   // the pshufd instructions encountered).
22712   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22713   for (int &M : Mask)
22714     M = VMask[M];
22715   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22716                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22717
22718   // Check that the shuffles didn't cancel each other out. If not, we need to
22719   // combine to the new one.
22720   if (Old != V)
22721     // Replace the combinable shuffle with the combined one, updating all users
22722     // so that we re-evaluate the chain here.
22723     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22724
22725   return true;
22726 }
22727
22728 /// \brief Try to combine x86 target specific shuffles.
22729 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22730                                            TargetLowering::DAGCombinerInfo &DCI,
22731                                            const X86Subtarget *Subtarget) {
22732   SDLoc DL(N);
22733   MVT VT = N.getSimpleValueType();
22734   SmallVector<int, 4> Mask;
22735
22736   switch (N.getOpcode()) {
22737   case X86ISD::PSHUFD:
22738   case X86ISD::PSHUFLW:
22739   case X86ISD::PSHUFHW:
22740     Mask = getPSHUFShuffleMask(N);
22741     assert(Mask.size() == 4);
22742     break;
22743   default:
22744     return SDValue();
22745   }
22746
22747   // Nuke no-op shuffles that show up after combining.
22748   if (isNoopShuffleMask(Mask))
22749     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22750
22751   // Look for simplifications involving one or two shuffle instructions.
22752   SDValue V = N.getOperand(0);
22753   switch (N.getOpcode()) {
22754   default:
22755     break;
22756   case X86ISD::PSHUFLW:
22757   case X86ISD::PSHUFHW:
22758     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22759
22760     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22761       return SDValue(); // We combined away this shuffle, so we're done.
22762
22763     // See if this reduces to a PSHUFD which is no more expensive and can
22764     // combine with more operations. Note that it has to at least flip the
22765     // dwords as otherwise it would have been removed as a no-op.
22766     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22767       int DMask[] = {0, 1, 2, 3};
22768       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22769       DMask[DOffset + 0] = DOffset + 1;
22770       DMask[DOffset + 1] = DOffset + 0;
22771       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22772       V = DAG.getBitcast(DVT, V);
22773       DCI.AddToWorklist(V.getNode());
22774       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22775                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22776       DCI.AddToWorklist(V.getNode());
22777       return DAG.getBitcast(VT, V);
22778     }
22779
22780     // Look for shuffle patterns which can be implemented as a single unpack.
22781     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22782     // only works when we have a PSHUFD followed by two half-shuffles.
22783     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22784         (V.getOpcode() == X86ISD::PSHUFLW ||
22785          V.getOpcode() == X86ISD::PSHUFHW) &&
22786         V.getOpcode() != N.getOpcode() &&
22787         V.hasOneUse()) {
22788       SDValue D = V.getOperand(0);
22789       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22790         D = D.getOperand(0);
22791       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22792         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22793         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22794         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22795         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22796         int WordMask[8];
22797         for (int i = 0; i < 4; ++i) {
22798           WordMask[i + NOffset] = Mask[i] + NOffset;
22799           WordMask[i + VOffset] = VMask[i] + VOffset;
22800         }
22801         // Map the word mask through the DWord mask.
22802         int MappedMask[8];
22803         for (int i = 0; i < 8; ++i)
22804           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22805         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22806             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22807           // We can replace all three shuffles with an unpack.
22808           V = DAG.getBitcast(VT, D.getOperand(0));
22809           DCI.AddToWorklist(V.getNode());
22810           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22811                                                 : X86ISD::UNPCKH,
22812                              DL, VT, V, V);
22813         }
22814       }
22815     }
22816
22817     break;
22818
22819   case X86ISD::PSHUFD:
22820     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22821       return NewN;
22822
22823     break;
22824   }
22825
22826   return SDValue();
22827 }
22828
22829 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22830 ///
22831 /// We combine this directly on the abstract vector shuffle nodes so it is
22832 /// easier to generically match. We also insert dummy vector shuffle nodes for
22833 /// the operands which explicitly discard the lanes which are unused by this
22834 /// operation to try to flow through the rest of the combiner the fact that
22835 /// they're unused.
22836 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22837   SDLoc DL(N);
22838   EVT VT = N->getValueType(0);
22839
22840   // We only handle target-independent shuffles.
22841   // FIXME: It would be easy and harmless to use the target shuffle mask
22842   // extraction tool to support more.
22843   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22844     return SDValue();
22845
22846   auto *SVN = cast<ShuffleVectorSDNode>(N);
22847   ArrayRef<int> Mask = SVN->getMask();
22848   SDValue V1 = N->getOperand(0);
22849   SDValue V2 = N->getOperand(1);
22850
22851   // We require the first shuffle operand to be the SUB node, and the second to
22852   // be the ADD node.
22853   // FIXME: We should support the commuted patterns.
22854   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22855     return SDValue();
22856
22857   // If there are other uses of these operations we can't fold them.
22858   if (!V1->hasOneUse() || !V2->hasOneUse())
22859     return SDValue();
22860
22861   // Ensure that both operations have the same operands. Note that we can
22862   // commute the FADD operands.
22863   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22864   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22865       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22866     return SDValue();
22867
22868   // We're looking for blends between FADD and FSUB nodes. We insist on these
22869   // nodes being lined up in a specific expected pattern.
22870   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22871         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22872         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22873     return SDValue();
22874
22875   // Only specific types are legal at this point, assert so we notice if and
22876   // when these change.
22877   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22878           VT == MVT::v4f64) &&
22879          "Unknown vector type encountered!");
22880
22881   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22882 }
22883
22884 /// PerformShuffleCombine - Performs several different shuffle combines.
22885 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22886                                      TargetLowering::DAGCombinerInfo &DCI,
22887                                      const X86Subtarget *Subtarget) {
22888   SDLoc dl(N);
22889   SDValue N0 = N->getOperand(0);
22890   SDValue N1 = N->getOperand(1);
22891   EVT VT = N->getValueType(0);
22892
22893   // Don't create instructions with illegal types after legalize types has run.
22894   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22895   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22896     return SDValue();
22897
22898   // If we have legalized the vector types, look for blends of FADD and FSUB
22899   // nodes that we can fuse into an ADDSUB node.
22900   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22901     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22902       return AddSub;
22903
22904   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22905   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22906       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22907     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22908
22909   // During Type Legalization, when promoting illegal vector types,
22910   // the backend might introduce new shuffle dag nodes and bitcasts.
22911   //
22912   // This code performs the following transformation:
22913   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22914   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22915   //
22916   // We do this only if both the bitcast and the BINOP dag nodes have
22917   // one use. Also, perform this transformation only if the new binary
22918   // operation is legal. This is to avoid introducing dag nodes that
22919   // potentially need to be further expanded (or custom lowered) into a
22920   // less optimal sequence of dag nodes.
22921   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22922       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22923       N0.getOpcode() == ISD::BITCAST) {
22924     SDValue BC0 = N0.getOperand(0);
22925     EVT SVT = BC0.getValueType();
22926     unsigned Opcode = BC0.getOpcode();
22927     unsigned NumElts = VT.getVectorNumElements();
22928
22929     if (BC0.hasOneUse() && SVT.isVector() &&
22930         SVT.getVectorNumElements() * 2 == NumElts &&
22931         TLI.isOperationLegal(Opcode, VT)) {
22932       bool CanFold = false;
22933       switch (Opcode) {
22934       default : break;
22935       case ISD::ADD :
22936       case ISD::FADD :
22937       case ISD::SUB :
22938       case ISD::FSUB :
22939       case ISD::MUL :
22940       case ISD::FMUL :
22941         CanFold = true;
22942       }
22943
22944       unsigned SVTNumElts = SVT.getVectorNumElements();
22945       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22946       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22947         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22948       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22949         CanFold = SVOp->getMaskElt(i) < 0;
22950
22951       if (CanFold) {
22952         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22953         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22954         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22955         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22956       }
22957     }
22958   }
22959
22960   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22961   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22962   // consecutive, non-overlapping, and in the right order.
22963   SmallVector<SDValue, 16> Elts;
22964   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22965     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22966
22967   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
22968     return LD;
22969
22970   if (isTargetShuffle(N->getOpcode())) {
22971     SDValue Shuffle =
22972         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
22973     if (Shuffle.getNode())
22974       return Shuffle;
22975
22976     // Try recursively combining arbitrary sequences of x86 shuffle
22977     // instructions into higher-order shuffles. We do this after combining
22978     // specific PSHUF instruction sequences into their minimal form so that we
22979     // can evaluate how many specialized shuffle instructions are involved in
22980     // a particular chain.
22981     SmallVector<int, 1> NonceMask; // Just a placeholder.
22982     NonceMask.push_back(0);
22983     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
22984                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
22985                                       DCI, Subtarget))
22986       return SDValue(); // This routine will use CombineTo to replace N.
22987   }
22988
22989   return SDValue();
22990 }
22991
22992 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
22993 /// specific shuffle of a load can be folded into a single element load.
22994 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
22995 /// shuffles have been custom lowered so we need to handle those here.
22996 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
22997                                          TargetLowering::DAGCombinerInfo &DCI) {
22998   if (DCI.isBeforeLegalizeOps())
22999     return SDValue();
23000
23001   SDValue InVec = N->getOperand(0);
23002   SDValue EltNo = N->getOperand(1);
23003
23004   if (!isa<ConstantSDNode>(EltNo))
23005     return SDValue();
23006
23007   EVT OriginalVT = InVec.getValueType();
23008
23009   if (InVec.getOpcode() == ISD::BITCAST) {
23010     // Don't duplicate a load with other uses.
23011     if (!InVec.hasOneUse())
23012       return SDValue();
23013     EVT BCVT = InVec.getOperand(0).getValueType();
23014     if (!BCVT.isVector() ||
23015         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23016       return SDValue();
23017     InVec = InVec.getOperand(0);
23018   }
23019
23020   EVT CurrentVT = InVec.getValueType();
23021
23022   if (!isTargetShuffle(InVec.getOpcode()))
23023     return SDValue();
23024
23025   // Don't duplicate a load with other uses.
23026   if (!InVec.hasOneUse())
23027     return SDValue();
23028
23029   SmallVector<int, 16> ShuffleMask;
23030   bool UnaryShuffle;
23031   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23032                             ShuffleMask, UnaryShuffle))
23033     return SDValue();
23034
23035   // Select the input vector, guarding against out of range extract vector.
23036   unsigned NumElems = CurrentVT.getVectorNumElements();
23037   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23038   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23039   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23040                                          : InVec.getOperand(1);
23041
23042   // If inputs to shuffle are the same for both ops, then allow 2 uses
23043   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23044                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23045
23046   if (LdNode.getOpcode() == ISD::BITCAST) {
23047     // Don't duplicate a load with other uses.
23048     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23049       return SDValue();
23050
23051     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23052     LdNode = LdNode.getOperand(0);
23053   }
23054
23055   if (!ISD::isNormalLoad(LdNode.getNode()))
23056     return SDValue();
23057
23058   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23059
23060   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23061     return SDValue();
23062
23063   EVT EltVT = N->getValueType(0);
23064   // If there's a bitcast before the shuffle, check if the load type and
23065   // alignment is valid.
23066   unsigned Align = LN0->getAlignment();
23067   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23068   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23069       EltVT.getTypeForEVT(*DAG.getContext()));
23070
23071   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23072     return SDValue();
23073
23074   // All checks match so transform back to vector_shuffle so that DAG combiner
23075   // can finish the job
23076   SDLoc dl(N);
23077
23078   // Create shuffle node taking into account the case that its a unary shuffle
23079   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23080                                    : InVec.getOperand(1);
23081   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23082                                  InVec.getOperand(0), Shuffle,
23083                                  &ShuffleMask[0]);
23084   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23085   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23086                      EltNo);
23087 }
23088
23089 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23090                                      const X86Subtarget *Subtarget) {
23091   SDValue N0 = N->getOperand(0);
23092   EVT VT = N->getValueType(0);
23093
23094   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23095   // special and don't usually play with other vector types, it's better to
23096   // handle them early to be sure we emit efficient code by avoiding
23097   // store-load conversions.
23098   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23099       N0.getValueType() == MVT::v2i32 &&
23100       isa<ConstantSDNode>(N0.getOperand(1))) {
23101     SDValue N00 = N0->getOperand(0);
23102     if (N0.getConstantOperandVal(1) == 0 && N00.getValueType() == MVT::i32)
23103       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23104   }
23105
23106   // Convert a bitcasted integer logic operation that has one bitcasted
23107   // floating-point operand and one constant operand into a floating-point
23108   // logic operation. This may create a load of the constant, but that is
23109   // cheaper than materializing the constant in an integer register and
23110   // transferring it to an SSE register or transferring the SSE operand to
23111   // integer register and back.
23112   unsigned FPOpcode;
23113   switch (N0.getOpcode()) {
23114     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23115     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23116     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23117     default: return SDValue();
23118   }
23119   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23120        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23121       isa<ConstantSDNode>(N0.getOperand(1)) &&
23122       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23123       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23124     SDValue N000 = N0.getOperand(0).getOperand(0);
23125     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23126     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23127   }
23128
23129   return SDValue();
23130 }
23131
23132 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23133 /// generation and convert it from being a bunch of shuffles and extracts
23134 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23135 /// storing the value and loading scalars back, while for x64 we should
23136 /// use 64-bit extracts and shifts.
23137 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23138                                          TargetLowering::DAGCombinerInfo &DCI) {
23139   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23140     return NewOp;
23141
23142   SDValue InputVector = N->getOperand(0);
23143   SDLoc dl(InputVector);
23144   // Detect mmx to i32 conversion through a v2i32 elt extract.
23145   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23146       N->getValueType(0) == MVT::i32 &&
23147       InputVector.getValueType() == MVT::v2i32) {
23148
23149     // The bitcast source is a direct mmx result.
23150     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23151     if (MMXSrc.getValueType() == MVT::x86mmx)
23152       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23153                          N->getValueType(0),
23154                          InputVector.getNode()->getOperand(0));
23155
23156     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23157     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23158         MMXSrc.getValueType() == MVT::i64) {
23159       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23160       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23161           MMXSrcOp.getValueType() == MVT::v1i64 &&
23162           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23163         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23164                            N->getValueType(0), MMXSrcOp.getOperand(0));
23165     }
23166   }
23167
23168   EVT VT = N->getValueType(0);
23169
23170   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
23171       InputVector.getOpcode() == ISD::BITCAST &&
23172       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
23173     uint64_t ExtractedElt =
23174         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23175     uint64_t InputValue =
23176         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23177     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23178     return DAG.getConstant(Res, dl, MVT::i1);
23179   }
23180   // Only operate on vectors of 4 elements, where the alternative shuffling
23181   // gets to be more expensive.
23182   if (InputVector.getValueType() != MVT::v4i32)
23183     return SDValue();
23184
23185   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23186   // single use which is a sign-extend or zero-extend, and all elements are
23187   // used.
23188   SmallVector<SDNode *, 4> Uses;
23189   unsigned ExtractedElements = 0;
23190   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23191        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23192     if (UI.getUse().getResNo() != InputVector.getResNo())
23193       return SDValue();
23194
23195     SDNode *Extract = *UI;
23196     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23197       return SDValue();
23198
23199     if (Extract->getValueType(0) != MVT::i32)
23200       return SDValue();
23201     if (!Extract->hasOneUse())
23202       return SDValue();
23203     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23204         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23205       return SDValue();
23206     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23207       return SDValue();
23208
23209     // Record which element was extracted.
23210     ExtractedElements |=
23211       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23212
23213     Uses.push_back(Extract);
23214   }
23215
23216   // If not all the elements were used, this may not be worthwhile.
23217   if (ExtractedElements != 15)
23218     return SDValue();
23219
23220   // Ok, we've now decided to do the transformation.
23221   // If 64-bit shifts are legal, use the extract-shift sequence,
23222   // otherwise bounce the vector off the cache.
23223   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23224   SDValue Vals[4];
23225
23226   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23227     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23228     auto &DL = DAG.getDataLayout();
23229     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23230     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23231       DAG.getConstant(0, dl, VecIdxTy));
23232     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23233       DAG.getConstant(1, dl, VecIdxTy));
23234
23235     SDValue ShAmt = DAG.getConstant(
23236         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23237     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23238     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23239       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23240     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23241     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23242       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23243   } else {
23244     // Store the value to a temporary stack slot.
23245     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23246     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23247       MachinePointerInfo(), false, false, 0);
23248
23249     EVT ElementType = InputVector.getValueType().getVectorElementType();
23250     unsigned EltSize = ElementType.getSizeInBits() / 8;
23251
23252     // Replace each use (extract) with a load of the appropriate element.
23253     for (unsigned i = 0; i < 4; ++i) {
23254       uint64_t Offset = EltSize * i;
23255       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23256       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23257
23258       SDValue ScalarAddr =
23259           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23260
23261       // Load the scalar.
23262       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23263                             ScalarAddr, MachinePointerInfo(),
23264                             false, false, false, 0);
23265
23266     }
23267   }
23268
23269   // Replace the extracts
23270   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23271     UE = Uses.end(); UI != UE; ++UI) {
23272     SDNode *Extract = *UI;
23273
23274     SDValue Idx = Extract->getOperand(1);
23275     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23276     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23277   }
23278
23279   // The replacement was made in place; don't return anything.
23280   return SDValue();
23281 }
23282
23283 static SDValue
23284 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23285                                       const X86Subtarget *Subtarget) {
23286   SDLoc dl(N);
23287   SDValue Cond = N->getOperand(0);
23288   SDValue LHS = N->getOperand(1);
23289   SDValue RHS = N->getOperand(2);
23290
23291   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23292     SDValue CondSrc = Cond->getOperand(0);
23293     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23294       Cond = CondSrc->getOperand(0);
23295   }
23296
23297   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23298     return SDValue();
23299
23300   // A vselect where all conditions and data are constants can be optimized into
23301   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23302   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23303       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23304     return SDValue();
23305
23306   unsigned MaskValue = 0;
23307   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23308     return SDValue();
23309
23310   MVT VT = N->getSimpleValueType(0);
23311   unsigned NumElems = VT.getVectorNumElements();
23312   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23313   for (unsigned i = 0; i < NumElems; ++i) {
23314     // Be sure we emit undef where we can.
23315     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23316       ShuffleMask[i] = -1;
23317     else
23318       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23319   }
23320
23321   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23322   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23323     return SDValue();
23324   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23325 }
23326
23327 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23328 /// nodes.
23329 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23330                                     TargetLowering::DAGCombinerInfo &DCI,
23331                                     const X86Subtarget *Subtarget) {
23332   SDLoc DL(N);
23333   SDValue Cond = N->getOperand(0);
23334   // Get the LHS/RHS of the select.
23335   SDValue LHS = N->getOperand(1);
23336   SDValue RHS = N->getOperand(2);
23337   EVT VT = LHS.getValueType();
23338   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23339
23340   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23341   // instructions match the semantics of the common C idiom x<y?x:y but not
23342   // x<=y?x:y, because of how they handle negative zero (which can be
23343   // ignored in unsafe-math mode).
23344   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23345   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23346       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23347       (Subtarget->hasSSE2() ||
23348        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23349     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23350
23351     unsigned Opcode = 0;
23352     // Check for x CC y ? x : y.
23353     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23354         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23355       switch (CC) {
23356       default: break;
23357       case ISD::SETULT:
23358         // Converting this to a min would handle NaNs incorrectly, and swapping
23359         // the operands would cause it to handle comparisons between positive
23360         // and negative zero incorrectly.
23361         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23362           if (!DAG.getTarget().Options.UnsafeFPMath &&
23363               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23364             break;
23365           std::swap(LHS, RHS);
23366         }
23367         Opcode = X86ISD::FMIN;
23368         break;
23369       case ISD::SETOLE:
23370         // Converting this to a min would handle comparisons between positive
23371         // and negative zero incorrectly.
23372         if (!DAG.getTarget().Options.UnsafeFPMath &&
23373             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23374           break;
23375         Opcode = X86ISD::FMIN;
23376         break;
23377       case ISD::SETULE:
23378         // Converting this to a min would handle both negative zeros and NaNs
23379         // incorrectly, but we can swap the operands to fix both.
23380         std::swap(LHS, RHS);
23381       case ISD::SETOLT:
23382       case ISD::SETLT:
23383       case ISD::SETLE:
23384         Opcode = X86ISD::FMIN;
23385         break;
23386
23387       case ISD::SETOGE:
23388         // Converting this to a max would handle comparisons between positive
23389         // and negative zero incorrectly.
23390         if (!DAG.getTarget().Options.UnsafeFPMath &&
23391             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23392           break;
23393         Opcode = X86ISD::FMAX;
23394         break;
23395       case ISD::SETUGT:
23396         // Converting this to a max would handle NaNs incorrectly, and swapping
23397         // the operands would cause it to handle comparisons between positive
23398         // and negative zero incorrectly.
23399         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23400           if (!DAG.getTarget().Options.UnsafeFPMath &&
23401               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23402             break;
23403           std::swap(LHS, RHS);
23404         }
23405         Opcode = X86ISD::FMAX;
23406         break;
23407       case ISD::SETUGE:
23408         // Converting this to a max would handle both negative zeros and NaNs
23409         // incorrectly, but we can swap the operands to fix both.
23410         std::swap(LHS, RHS);
23411       case ISD::SETOGT:
23412       case ISD::SETGT:
23413       case ISD::SETGE:
23414         Opcode = X86ISD::FMAX;
23415         break;
23416       }
23417     // Check for x CC y ? y : x -- a min/max with reversed arms.
23418     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23419                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23420       switch (CC) {
23421       default: break;
23422       case ISD::SETOGE:
23423         // Converting this to a min would handle comparisons between positive
23424         // and negative zero incorrectly, and swapping the operands would
23425         // cause it to handle NaNs incorrectly.
23426         if (!DAG.getTarget().Options.UnsafeFPMath &&
23427             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23428           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23429             break;
23430           std::swap(LHS, RHS);
23431         }
23432         Opcode = X86ISD::FMIN;
23433         break;
23434       case ISD::SETUGT:
23435         // Converting this to a min would handle NaNs incorrectly.
23436         if (!DAG.getTarget().Options.UnsafeFPMath &&
23437             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23438           break;
23439         Opcode = X86ISD::FMIN;
23440         break;
23441       case ISD::SETUGE:
23442         // Converting this to a min would handle both negative zeros and NaNs
23443         // incorrectly, but we can swap the operands to fix both.
23444         std::swap(LHS, RHS);
23445       case ISD::SETOGT:
23446       case ISD::SETGT:
23447       case ISD::SETGE:
23448         Opcode = X86ISD::FMIN;
23449         break;
23450
23451       case ISD::SETULT:
23452         // Converting this to a max would handle NaNs incorrectly.
23453         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23454           break;
23455         Opcode = X86ISD::FMAX;
23456         break;
23457       case ISD::SETOLE:
23458         // Converting this to a max would handle comparisons between positive
23459         // and negative zero incorrectly, and swapping the operands would
23460         // cause it to handle NaNs incorrectly.
23461         if (!DAG.getTarget().Options.UnsafeFPMath &&
23462             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23463           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23464             break;
23465           std::swap(LHS, RHS);
23466         }
23467         Opcode = X86ISD::FMAX;
23468         break;
23469       case ISD::SETULE:
23470         // Converting this to a max would handle both negative zeros and NaNs
23471         // incorrectly, but we can swap the operands to fix both.
23472         std::swap(LHS, RHS);
23473       case ISD::SETOLT:
23474       case ISD::SETLT:
23475       case ISD::SETLE:
23476         Opcode = X86ISD::FMAX;
23477         break;
23478       }
23479     }
23480
23481     if (Opcode)
23482       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23483   }
23484
23485   EVT CondVT = Cond.getValueType();
23486   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23487       CondVT.getVectorElementType() == MVT::i1) {
23488     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23489     // lowering on KNL. In this case we convert it to
23490     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23491     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23492     // Since SKX these selects have a proper lowering.
23493     EVT OpVT = LHS.getValueType();
23494     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23495         (OpVT.getVectorElementType() == MVT::i8 ||
23496          OpVT.getVectorElementType() == MVT::i16) &&
23497         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23498       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23499       DCI.AddToWorklist(Cond.getNode());
23500       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23501     }
23502   }
23503   // If this is a select between two integer constants, try to do some
23504   // optimizations.
23505   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23506     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23507       // Don't do this for crazy integer types.
23508       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23509         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23510         // so that TrueC (the true value) is larger than FalseC.
23511         bool NeedsCondInvert = false;
23512
23513         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23514             // Efficiently invertible.
23515             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23516              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23517               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23518           NeedsCondInvert = true;
23519           std::swap(TrueC, FalseC);
23520         }
23521
23522         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23523         if (FalseC->getAPIntValue() == 0 &&
23524             TrueC->getAPIntValue().isPowerOf2()) {
23525           if (NeedsCondInvert) // Invert the condition if needed.
23526             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23527                                DAG.getConstant(1, DL, Cond.getValueType()));
23528
23529           // Zero extend the condition if needed.
23530           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23531
23532           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23533           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23534                              DAG.getConstant(ShAmt, DL, MVT::i8));
23535         }
23536
23537         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23538         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23539           if (NeedsCondInvert) // Invert the condition if needed.
23540             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23541                                DAG.getConstant(1, DL, Cond.getValueType()));
23542
23543           // Zero extend the condition if needed.
23544           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23545                              FalseC->getValueType(0), Cond);
23546           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23547                              SDValue(FalseC, 0));
23548         }
23549
23550         // Optimize cases that will turn into an LEA instruction.  This requires
23551         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23552         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23553           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23554           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23555
23556           bool isFastMultiplier = false;
23557           if (Diff < 10) {
23558             switch ((unsigned char)Diff) {
23559               default: break;
23560               case 1:  // result = add base, cond
23561               case 2:  // result = lea base(    , cond*2)
23562               case 3:  // result = lea base(cond, cond*2)
23563               case 4:  // result = lea base(    , cond*4)
23564               case 5:  // result = lea base(cond, cond*4)
23565               case 8:  // result = lea base(    , cond*8)
23566               case 9:  // result = lea base(cond, cond*8)
23567                 isFastMultiplier = true;
23568                 break;
23569             }
23570           }
23571
23572           if (isFastMultiplier) {
23573             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23574             if (NeedsCondInvert) // Invert the condition if needed.
23575               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23576                                  DAG.getConstant(1, DL, Cond.getValueType()));
23577
23578             // Zero extend the condition if needed.
23579             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23580                                Cond);
23581             // Scale the condition by the difference.
23582             if (Diff != 1)
23583               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23584                                  DAG.getConstant(Diff, DL,
23585                                                  Cond.getValueType()));
23586
23587             // Add the base if non-zero.
23588             if (FalseC->getAPIntValue() != 0)
23589               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23590                                  SDValue(FalseC, 0));
23591             return Cond;
23592           }
23593         }
23594       }
23595   }
23596
23597   // Canonicalize max and min:
23598   // (x > y) ? x : y -> (x >= y) ? x : y
23599   // (x < y) ? x : y -> (x <= y) ? x : y
23600   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23601   // the need for an extra compare
23602   // against zero. e.g.
23603   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23604   // subl   %esi, %edi
23605   // testl  %edi, %edi
23606   // movl   $0, %eax
23607   // cmovgl %edi, %eax
23608   // =>
23609   // xorl   %eax, %eax
23610   // subl   %esi, $edi
23611   // cmovsl %eax, %edi
23612   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23613       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23614       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23615     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23616     switch (CC) {
23617     default: break;
23618     case ISD::SETLT:
23619     case ISD::SETGT: {
23620       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23621       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23622                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23623       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23624     }
23625     }
23626   }
23627
23628   // Early exit check
23629   if (!TLI.isTypeLegal(VT))
23630     return SDValue();
23631
23632   // Match VSELECTs into subs with unsigned saturation.
23633   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23634       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23635       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23636        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23637     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23638
23639     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23640     // left side invert the predicate to simplify logic below.
23641     SDValue Other;
23642     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23643       Other = RHS;
23644       CC = ISD::getSetCCInverse(CC, true);
23645     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23646       Other = LHS;
23647     }
23648
23649     if (Other.getNode() && Other->getNumOperands() == 2 &&
23650         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23651       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23652       SDValue CondRHS = Cond->getOperand(1);
23653
23654       // Look for a general sub with unsigned saturation first.
23655       // x >= y ? x-y : 0 --> subus x, y
23656       // x >  y ? x-y : 0 --> subus x, y
23657       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23658           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23659         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23660
23661       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23662         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23663           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23664             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23665               // If the RHS is a constant we have to reverse the const
23666               // canonicalization.
23667               // x > C-1 ? x+-C : 0 --> subus x, C
23668               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23669                   CondRHSConst->getAPIntValue() ==
23670                       (-OpRHSConst->getAPIntValue() - 1))
23671                 return DAG.getNode(
23672                     X86ISD::SUBUS, DL, VT, OpLHS,
23673                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23674
23675           // Another special case: If C was a sign bit, the sub has been
23676           // canonicalized into a xor.
23677           // FIXME: Would it be better to use computeKnownBits to determine
23678           //        whether it's safe to decanonicalize the xor?
23679           // x s< 0 ? x^C : 0 --> subus x, C
23680           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23681               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23682               OpRHSConst->getAPIntValue().isSignBit())
23683             // Note that we have to rebuild the RHS constant here to ensure we
23684             // don't rely on particular values of undef lanes.
23685             return DAG.getNode(
23686                 X86ISD::SUBUS, DL, VT, OpLHS,
23687                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23688         }
23689     }
23690   }
23691
23692   // Simplify vector selection if condition value type matches vselect
23693   // operand type
23694   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23695     assert(Cond.getValueType().isVector() &&
23696            "vector select expects a vector selector!");
23697
23698     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23699     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23700
23701     // Try invert the condition if true value is not all 1s and false value
23702     // is not all 0s.
23703     if (!TValIsAllOnes && !FValIsAllZeros &&
23704         // Check if the selector will be produced by CMPP*/PCMP*
23705         Cond.getOpcode() == ISD::SETCC &&
23706         // Check if SETCC has already been promoted
23707         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23708             CondVT) {
23709       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23710       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23711
23712       if (TValIsAllZeros || FValIsAllOnes) {
23713         SDValue CC = Cond.getOperand(2);
23714         ISD::CondCode NewCC =
23715           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23716                                Cond.getOperand(0).getValueType().isInteger());
23717         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23718         std::swap(LHS, RHS);
23719         TValIsAllOnes = FValIsAllOnes;
23720         FValIsAllZeros = TValIsAllZeros;
23721       }
23722     }
23723
23724     if (TValIsAllOnes || FValIsAllZeros) {
23725       SDValue Ret;
23726
23727       if (TValIsAllOnes && FValIsAllZeros)
23728         Ret = Cond;
23729       else if (TValIsAllOnes)
23730         Ret =
23731             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23732       else if (FValIsAllZeros)
23733         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23734                           DAG.getBitcast(CondVT, LHS));
23735
23736       return DAG.getBitcast(VT, Ret);
23737     }
23738   }
23739
23740   // We should generate an X86ISD::BLENDI from a vselect if its argument
23741   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23742   // constants. This specific pattern gets generated when we split a
23743   // selector for a 512 bit vector in a machine without AVX512 (but with
23744   // 256-bit vectors), during legalization:
23745   //
23746   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23747   //
23748   // Iff we find this pattern and the build_vectors are built from
23749   // constants, we translate the vselect into a shuffle_vector that we
23750   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23751   if ((N->getOpcode() == ISD::VSELECT ||
23752        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23753       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23754     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23755     if (Shuffle.getNode())
23756       return Shuffle;
23757   }
23758
23759   // If this is a *dynamic* select (non-constant condition) and we can match
23760   // this node with one of the variable blend instructions, restructure the
23761   // condition so that the blends can use the high bit of each element and use
23762   // SimplifyDemandedBits to simplify the condition operand.
23763   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23764       !DCI.isBeforeLegalize() &&
23765       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23766     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23767
23768     // Don't optimize vector selects that map to mask-registers.
23769     if (BitWidth == 1)
23770       return SDValue();
23771
23772     // We can only handle the cases where VSELECT is directly legal on the
23773     // subtarget. We custom lower VSELECT nodes with constant conditions and
23774     // this makes it hard to see whether a dynamic VSELECT will correctly
23775     // lower, so we both check the operation's status and explicitly handle the
23776     // cases where a *dynamic* blend will fail even though a constant-condition
23777     // blend could be custom lowered.
23778     // FIXME: We should find a better way to handle this class of problems.
23779     // Potentially, we should combine constant-condition vselect nodes
23780     // pre-legalization into shuffles and not mark as many types as custom
23781     // lowered.
23782     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23783       return SDValue();
23784     // FIXME: We don't support i16-element blends currently. We could and
23785     // should support them by making *all* the bits in the condition be set
23786     // rather than just the high bit and using an i8-element blend.
23787     if (VT.getScalarType() == MVT::i16)
23788       return SDValue();
23789     // Dynamic blending was only available from SSE4.1 onward.
23790     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23791       return SDValue();
23792     // Byte blends are only available in AVX2
23793     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23794         !Subtarget->hasAVX2())
23795       return SDValue();
23796
23797     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23798     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23799
23800     APInt KnownZero, KnownOne;
23801     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23802                                           DCI.isBeforeLegalizeOps());
23803     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23804         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23805                                  TLO)) {
23806       // If we changed the computation somewhere in the DAG, this change
23807       // will affect all users of Cond.
23808       // Make sure it is fine and update all the nodes so that we do not
23809       // use the generic VSELECT anymore. Otherwise, we may perform
23810       // wrong optimizations as we messed up with the actual expectation
23811       // for the vector boolean values.
23812       if (Cond != TLO.Old) {
23813         // Check all uses of that condition operand to check whether it will be
23814         // consumed by non-BLEND instructions, which may depend on all bits are
23815         // set properly.
23816         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23817              I != E; ++I)
23818           if (I->getOpcode() != ISD::VSELECT)
23819             // TODO: Add other opcodes eventually lowered into BLEND.
23820             return SDValue();
23821
23822         // Update all the users of the condition, before committing the change,
23823         // so that the VSELECT optimizations that expect the correct vector
23824         // boolean value will not be triggered.
23825         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23826              I != E; ++I)
23827           DAG.ReplaceAllUsesOfValueWith(
23828               SDValue(*I, 0),
23829               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23830                           Cond, I->getOperand(1), I->getOperand(2)));
23831         DCI.CommitTargetLoweringOpt(TLO);
23832         return SDValue();
23833       }
23834       // At this point, only Cond is changed. Change the condition
23835       // just for N to keep the opportunity to optimize all other
23836       // users their own way.
23837       DAG.ReplaceAllUsesOfValueWith(
23838           SDValue(N, 0),
23839           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23840                       TLO.New, N->getOperand(1), N->getOperand(2)));
23841       return SDValue();
23842     }
23843   }
23844
23845   return SDValue();
23846 }
23847
23848 // Check whether a boolean test is testing a boolean value generated by
23849 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23850 // code.
23851 //
23852 // Simplify the following patterns:
23853 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23854 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23855 // to (Op EFLAGS Cond)
23856 //
23857 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23858 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23859 // to (Op EFLAGS !Cond)
23860 //
23861 // where Op could be BRCOND or CMOV.
23862 //
23863 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23864   // Quit if not CMP and SUB with its value result used.
23865   if (Cmp.getOpcode() != X86ISD::CMP &&
23866       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23867       return SDValue();
23868
23869   // Quit if not used as a boolean value.
23870   if (CC != X86::COND_E && CC != X86::COND_NE)
23871     return SDValue();
23872
23873   // Check CMP operands. One of them should be 0 or 1 and the other should be
23874   // an SetCC or extended from it.
23875   SDValue Op1 = Cmp.getOperand(0);
23876   SDValue Op2 = Cmp.getOperand(1);
23877
23878   SDValue SetCC;
23879   const ConstantSDNode* C = nullptr;
23880   bool needOppositeCond = (CC == X86::COND_E);
23881   bool checkAgainstTrue = false; // Is it a comparison against 1?
23882
23883   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23884     SetCC = Op2;
23885   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23886     SetCC = Op1;
23887   else // Quit if all operands are not constants.
23888     return SDValue();
23889
23890   if (C->getZExtValue() == 1) {
23891     needOppositeCond = !needOppositeCond;
23892     checkAgainstTrue = true;
23893   } else if (C->getZExtValue() != 0)
23894     // Quit if the constant is neither 0 or 1.
23895     return SDValue();
23896
23897   bool truncatedToBoolWithAnd = false;
23898   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23899   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23900          SetCC.getOpcode() == ISD::TRUNCATE ||
23901          SetCC.getOpcode() == ISD::AND) {
23902     if (SetCC.getOpcode() == ISD::AND) {
23903       int OpIdx = -1;
23904       ConstantSDNode *CS;
23905       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23906           CS->getZExtValue() == 1)
23907         OpIdx = 1;
23908       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23909           CS->getZExtValue() == 1)
23910         OpIdx = 0;
23911       if (OpIdx == -1)
23912         break;
23913       SetCC = SetCC.getOperand(OpIdx);
23914       truncatedToBoolWithAnd = true;
23915     } else
23916       SetCC = SetCC.getOperand(0);
23917   }
23918
23919   switch (SetCC.getOpcode()) {
23920   case X86ISD::SETCC_CARRY:
23921     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23922     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23923     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23924     // truncated to i1 using 'and'.
23925     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23926       break;
23927     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23928            "Invalid use of SETCC_CARRY!");
23929     // FALL THROUGH
23930   case X86ISD::SETCC:
23931     // Set the condition code or opposite one if necessary.
23932     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23933     if (needOppositeCond)
23934       CC = X86::GetOppositeBranchCondition(CC);
23935     return SetCC.getOperand(1);
23936   case X86ISD::CMOV: {
23937     // Check whether false/true value has canonical one, i.e. 0 or 1.
23938     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23939     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23940     // Quit if true value is not a constant.
23941     if (!TVal)
23942       return SDValue();
23943     // Quit if false value is not a constant.
23944     if (!FVal) {
23945       SDValue Op = SetCC.getOperand(0);
23946       // Skip 'zext' or 'trunc' node.
23947       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23948           Op.getOpcode() == ISD::TRUNCATE)
23949         Op = Op.getOperand(0);
23950       // A special case for rdrand/rdseed, where 0 is set if false cond is
23951       // found.
23952       if ((Op.getOpcode() != X86ISD::RDRAND &&
23953            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23954         return SDValue();
23955     }
23956     // Quit if false value is not the constant 0 or 1.
23957     bool FValIsFalse = true;
23958     if (FVal && FVal->getZExtValue() != 0) {
23959       if (FVal->getZExtValue() != 1)
23960         return SDValue();
23961       // If FVal is 1, opposite cond is needed.
23962       needOppositeCond = !needOppositeCond;
23963       FValIsFalse = false;
23964     }
23965     // Quit if TVal is not the constant opposite of FVal.
23966     if (FValIsFalse && TVal->getZExtValue() != 1)
23967       return SDValue();
23968     if (!FValIsFalse && TVal->getZExtValue() != 0)
23969       return SDValue();
23970     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23971     if (needOppositeCond)
23972       CC = X86::GetOppositeBranchCondition(CC);
23973     return SetCC.getOperand(3);
23974   }
23975   }
23976
23977   return SDValue();
23978 }
23979
23980 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
23981 /// Match:
23982 ///   (X86or (X86setcc) (X86setcc))
23983 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
23984 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
23985                                            X86::CondCode &CC1, SDValue &Flags,
23986                                            bool &isAnd) {
23987   if (Cond->getOpcode() == X86ISD::CMP) {
23988     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
23989     if (!CondOp1C || !CondOp1C->isNullValue())
23990       return false;
23991
23992     Cond = Cond->getOperand(0);
23993   }
23994
23995   isAnd = false;
23996
23997   SDValue SetCC0, SetCC1;
23998   switch (Cond->getOpcode()) {
23999   default: return false;
24000   case ISD::AND:
24001   case X86ISD::AND:
24002     isAnd = true;
24003     // fallthru
24004   case ISD::OR:
24005   case X86ISD::OR:
24006     SetCC0 = Cond->getOperand(0);
24007     SetCC1 = Cond->getOperand(1);
24008     break;
24009   };
24010
24011   // Make sure we have SETCC nodes, using the same flags value.
24012   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24013       SetCC1.getOpcode() != X86ISD::SETCC ||
24014       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24015     return false;
24016
24017   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24018   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24019   Flags = SetCC0->getOperand(1);
24020   return true;
24021 }
24022
24023 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24024 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24025                                   TargetLowering::DAGCombinerInfo &DCI,
24026                                   const X86Subtarget *Subtarget) {
24027   SDLoc DL(N);
24028
24029   // If the flag operand isn't dead, don't touch this CMOV.
24030   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24031     return SDValue();
24032
24033   SDValue FalseOp = N->getOperand(0);
24034   SDValue TrueOp = N->getOperand(1);
24035   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24036   SDValue Cond = N->getOperand(3);
24037
24038   if (CC == X86::COND_E || CC == X86::COND_NE) {
24039     switch (Cond.getOpcode()) {
24040     default: break;
24041     case X86ISD::BSR:
24042     case X86ISD::BSF:
24043       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24044       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24045         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24046     }
24047   }
24048
24049   SDValue Flags;
24050
24051   Flags = checkBoolTestSetCCCombine(Cond, CC);
24052   if (Flags.getNode() &&
24053       // Extra check as FCMOV only supports a subset of X86 cond.
24054       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24055     SDValue Ops[] = { FalseOp, TrueOp,
24056                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24057     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24058   }
24059
24060   // If this is a select between two integer constants, try to do some
24061   // optimizations.  Note that the operands are ordered the opposite of SELECT
24062   // operands.
24063   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24064     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24065       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24066       // larger than FalseC (the false value).
24067       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24068         CC = X86::GetOppositeBranchCondition(CC);
24069         std::swap(TrueC, FalseC);
24070         std::swap(TrueOp, FalseOp);
24071       }
24072
24073       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24074       // This is efficient for any integer data type (including i8/i16) and
24075       // shift amount.
24076       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24077         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24078                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24079
24080         // Zero extend the condition if needed.
24081         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24082
24083         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24084         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24085                            DAG.getConstant(ShAmt, DL, MVT::i8));
24086         if (N->getNumValues() == 2)  // Dead flag value?
24087           return DCI.CombineTo(N, Cond, SDValue());
24088         return Cond;
24089       }
24090
24091       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24092       // for any integer data type, including i8/i16.
24093       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24094         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24095                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24096
24097         // Zero extend the condition if needed.
24098         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24099                            FalseC->getValueType(0), Cond);
24100         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24101                            SDValue(FalseC, 0));
24102
24103         if (N->getNumValues() == 2)  // Dead flag value?
24104           return DCI.CombineTo(N, Cond, SDValue());
24105         return Cond;
24106       }
24107
24108       // Optimize cases that will turn into an LEA instruction.  This requires
24109       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24110       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24111         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24112         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24113
24114         bool isFastMultiplier = false;
24115         if (Diff < 10) {
24116           switch ((unsigned char)Diff) {
24117           default: break;
24118           case 1:  // result = add base, cond
24119           case 2:  // result = lea base(    , cond*2)
24120           case 3:  // result = lea base(cond, cond*2)
24121           case 4:  // result = lea base(    , cond*4)
24122           case 5:  // result = lea base(cond, cond*4)
24123           case 8:  // result = lea base(    , cond*8)
24124           case 9:  // result = lea base(cond, cond*8)
24125             isFastMultiplier = true;
24126             break;
24127           }
24128         }
24129
24130         if (isFastMultiplier) {
24131           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24132           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24133                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24134           // Zero extend the condition if needed.
24135           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24136                              Cond);
24137           // Scale the condition by the difference.
24138           if (Diff != 1)
24139             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24140                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24141
24142           // Add the base if non-zero.
24143           if (FalseC->getAPIntValue() != 0)
24144             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24145                                SDValue(FalseC, 0));
24146           if (N->getNumValues() == 2)  // Dead flag value?
24147             return DCI.CombineTo(N, Cond, SDValue());
24148           return Cond;
24149         }
24150       }
24151     }
24152   }
24153
24154   // Handle these cases:
24155   //   (select (x != c), e, c) -> select (x != c), e, x),
24156   //   (select (x == c), c, e) -> select (x == c), x, e)
24157   // where the c is an integer constant, and the "select" is the combination
24158   // of CMOV and CMP.
24159   //
24160   // The rationale for this change is that the conditional-move from a constant
24161   // needs two instructions, however, conditional-move from a register needs
24162   // only one instruction.
24163   //
24164   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24165   //  some instruction-combining opportunities. This opt needs to be
24166   //  postponed as late as possible.
24167   //
24168   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24169     // the DCI.xxxx conditions are provided to postpone the optimization as
24170     // late as possible.
24171
24172     ConstantSDNode *CmpAgainst = nullptr;
24173     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24174         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24175         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24176
24177       if (CC == X86::COND_NE &&
24178           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24179         CC = X86::GetOppositeBranchCondition(CC);
24180         std::swap(TrueOp, FalseOp);
24181       }
24182
24183       if (CC == X86::COND_E &&
24184           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24185         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24186                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24187         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24188       }
24189     }
24190   }
24191
24192   // Fold and/or of setcc's to double CMOV:
24193   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24194   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24195   //
24196   // This combine lets us generate:
24197   //   cmovcc1 (jcc1 if we don't have CMOV)
24198   //   cmovcc2 (same)
24199   // instead of:
24200   //   setcc1
24201   //   setcc2
24202   //   and/or
24203   //   cmovne (jne if we don't have CMOV)
24204   // When we can't use the CMOV instruction, it might increase branch
24205   // mispredicts.
24206   // When we can use CMOV, or when there is no mispredict, this improves
24207   // throughput and reduces register pressure.
24208   //
24209   if (CC == X86::COND_NE) {
24210     SDValue Flags;
24211     X86::CondCode CC0, CC1;
24212     bool isAndSetCC;
24213     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24214       if (isAndSetCC) {
24215         std::swap(FalseOp, TrueOp);
24216         CC0 = X86::GetOppositeBranchCondition(CC0);
24217         CC1 = X86::GetOppositeBranchCondition(CC1);
24218       }
24219
24220       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24221         Flags};
24222       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24223       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24224       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24225       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24226       return CMOV;
24227     }
24228   }
24229
24230   return SDValue();
24231 }
24232
24233 /// PerformMulCombine - Optimize a single multiply with constant into two
24234 /// in order to implement it with two cheaper instructions, e.g.
24235 /// LEA + SHL, LEA + LEA.
24236 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24237                                  TargetLowering::DAGCombinerInfo &DCI) {
24238   // An imul is usually smaller than the alternative sequence.
24239   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24240     return SDValue();
24241
24242   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24243     return SDValue();
24244
24245   EVT VT = N->getValueType(0);
24246   if (VT != MVT::i64 && VT != MVT::i32)
24247     return SDValue();
24248
24249   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24250   if (!C)
24251     return SDValue();
24252   uint64_t MulAmt = C->getZExtValue();
24253   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24254     return SDValue();
24255
24256   uint64_t MulAmt1 = 0;
24257   uint64_t MulAmt2 = 0;
24258   if ((MulAmt % 9) == 0) {
24259     MulAmt1 = 9;
24260     MulAmt2 = MulAmt / 9;
24261   } else if ((MulAmt % 5) == 0) {
24262     MulAmt1 = 5;
24263     MulAmt2 = MulAmt / 5;
24264   } else if ((MulAmt % 3) == 0) {
24265     MulAmt1 = 3;
24266     MulAmt2 = MulAmt / 3;
24267   }
24268   if (MulAmt2 &&
24269       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24270     SDLoc DL(N);
24271
24272     if (isPowerOf2_64(MulAmt2) &&
24273         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24274       // If second multiplifer is pow2, issue it first. We want the multiply by
24275       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24276       // is an add.
24277       std::swap(MulAmt1, MulAmt2);
24278
24279     SDValue NewMul;
24280     if (isPowerOf2_64(MulAmt1))
24281       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24282                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24283     else
24284       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24285                            DAG.getConstant(MulAmt1, DL, VT));
24286
24287     if (isPowerOf2_64(MulAmt2))
24288       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24289                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24290     else
24291       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24292                            DAG.getConstant(MulAmt2, DL, VT));
24293
24294     // Do not add new nodes to DAG combiner worklist.
24295     DCI.CombineTo(N, NewMul, false);
24296   }
24297   return SDValue();
24298 }
24299
24300 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24301   SDValue N0 = N->getOperand(0);
24302   SDValue N1 = N->getOperand(1);
24303   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24304   EVT VT = N0.getValueType();
24305
24306   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24307   // since the result of setcc_c is all zero's or all ones.
24308   if (VT.isInteger() && !VT.isVector() &&
24309       N1C && N0.getOpcode() == ISD::AND &&
24310       N0.getOperand(1).getOpcode() == ISD::Constant) {
24311     SDValue N00 = N0.getOperand(0);
24312     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24313     APInt ShAmt = N1C->getAPIntValue();
24314     Mask = Mask.shl(ShAmt);
24315     bool MaskOK = false;
24316     // We can handle cases concerning bit-widening nodes containing setcc_c if
24317     // we carefully interrogate the mask to make sure we are semantics
24318     // preserving.
24319     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24320     // of the underlying setcc_c operation if the setcc_c was zero extended.
24321     // Consider the following example:
24322     //   zext(setcc_c)                 -> i32 0x0000FFFF
24323     //   c1                            -> i32 0x0000FFFF
24324     //   c2                            -> i32 0x00000001
24325     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24326     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24327     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24328       MaskOK = true;
24329     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24330                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24331       MaskOK = true;
24332     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24333                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24334                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24335       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24336     }
24337     if (MaskOK && Mask != 0) {
24338       SDLoc DL(N);
24339       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24340     }
24341   }
24342
24343   // Hardware support for vector shifts is sparse which makes us scalarize the
24344   // vector operations in many cases. Also, on sandybridge ADD is faster than
24345   // shl.
24346   // (shl V, 1) -> add V,V
24347   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24348     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24349       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24350       // We shift all of the values by one. In many cases we do not have
24351       // hardware support for this operation. This is better expressed as an ADD
24352       // of two values.
24353       if (N1SplatC->getAPIntValue() == 1)
24354         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24355     }
24356
24357   return SDValue();
24358 }
24359
24360 /// \brief Returns a vector of 0s if the node in input is a vector logical
24361 /// shift by a constant amount which is known to be bigger than or equal
24362 /// to the vector element size in bits.
24363 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24364                                       const X86Subtarget *Subtarget) {
24365   EVT VT = N->getValueType(0);
24366
24367   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24368       (!Subtarget->hasInt256() ||
24369        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24370     return SDValue();
24371
24372   SDValue Amt = N->getOperand(1);
24373   SDLoc DL(N);
24374   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24375     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24376       APInt ShiftAmt = AmtSplat->getAPIntValue();
24377       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24378
24379       // SSE2/AVX2 logical shifts always return a vector of 0s
24380       // if the shift amount is bigger than or equal to
24381       // the element size. The constant shift amount will be
24382       // encoded as a 8-bit immediate.
24383       if (ShiftAmt.trunc(8).uge(MaxAmount))
24384         return getZeroVector(VT, Subtarget, DAG, DL);
24385     }
24386
24387   return SDValue();
24388 }
24389
24390 /// PerformShiftCombine - Combine shifts.
24391 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24392                                    TargetLowering::DAGCombinerInfo &DCI,
24393                                    const X86Subtarget *Subtarget) {
24394   if (N->getOpcode() == ISD::SHL)
24395     if (SDValue V = PerformSHLCombine(N, DAG))
24396       return V;
24397
24398   // Try to fold this logical shift into a zero vector.
24399   if (N->getOpcode() != ISD::SRA)
24400     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24401       return V;
24402
24403   return SDValue();
24404 }
24405
24406 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24407 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24408 // and friends.  Likewise for OR -> CMPNEQSS.
24409 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24410                             TargetLowering::DAGCombinerInfo &DCI,
24411                             const X86Subtarget *Subtarget) {
24412   unsigned opcode;
24413
24414   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24415   // we're requiring SSE2 for both.
24416   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24417     SDValue N0 = N->getOperand(0);
24418     SDValue N1 = N->getOperand(1);
24419     SDValue CMP0 = N0->getOperand(1);
24420     SDValue CMP1 = N1->getOperand(1);
24421     SDLoc DL(N);
24422
24423     // The SETCCs should both refer to the same CMP.
24424     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24425       return SDValue();
24426
24427     SDValue CMP00 = CMP0->getOperand(0);
24428     SDValue CMP01 = CMP0->getOperand(1);
24429     EVT     VT    = CMP00.getValueType();
24430
24431     if (VT == MVT::f32 || VT == MVT::f64) {
24432       bool ExpectingFlags = false;
24433       // Check for any users that want flags:
24434       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24435            !ExpectingFlags && UI != UE; ++UI)
24436         switch (UI->getOpcode()) {
24437         default:
24438         case ISD::BR_CC:
24439         case ISD::BRCOND:
24440         case ISD::SELECT:
24441           ExpectingFlags = true;
24442           break;
24443         case ISD::CopyToReg:
24444         case ISD::SIGN_EXTEND:
24445         case ISD::ZERO_EXTEND:
24446         case ISD::ANY_EXTEND:
24447           break;
24448         }
24449
24450       if (!ExpectingFlags) {
24451         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24452         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24453
24454         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24455           X86::CondCode tmp = cc0;
24456           cc0 = cc1;
24457           cc1 = tmp;
24458         }
24459
24460         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24461             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24462           // FIXME: need symbolic constants for these magic numbers.
24463           // See X86ATTInstPrinter.cpp:printSSECC().
24464           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24465           if (Subtarget->hasAVX512()) {
24466             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24467                                          CMP01,
24468                                          DAG.getConstant(x86cc, DL, MVT::i8));
24469             if (N->getValueType(0) != MVT::i1)
24470               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24471                                  FSetCC);
24472             return FSetCC;
24473           }
24474           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24475                                               CMP00.getValueType(), CMP00, CMP01,
24476                                               DAG.getConstant(x86cc, DL,
24477                                                               MVT::i8));
24478
24479           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24480           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24481
24482           if (is64BitFP && !Subtarget->is64Bit()) {
24483             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24484             // 64-bit integer, since that's not a legal type. Since
24485             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24486             // bits, but can do this little dance to extract the lowest 32 bits
24487             // and work with those going forward.
24488             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24489                                            OnesOrZeroesF);
24490             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24491             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24492                                         Vector32, DAG.getIntPtrConstant(0, DL));
24493             IntVT = MVT::i32;
24494           }
24495
24496           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24497           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24498                                       DAG.getConstant(1, DL, IntVT));
24499           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24500                                               ANDed);
24501           return OneBitOfTruth;
24502         }
24503       }
24504     }
24505   }
24506   return SDValue();
24507 }
24508
24509 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24510 /// so it can be folded inside ANDNP.
24511 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24512   EVT VT = N->getValueType(0);
24513
24514   // Match direct AllOnes for 128 and 256-bit vectors
24515   if (ISD::isBuildVectorAllOnes(N))
24516     return true;
24517
24518   // Look through a bit convert.
24519   if (N->getOpcode() == ISD::BITCAST)
24520     N = N->getOperand(0).getNode();
24521
24522   // Sometimes the operand may come from a insert_subvector building a 256-bit
24523   // allones vector
24524   if (VT.is256BitVector() &&
24525       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24526     SDValue V1 = N->getOperand(0);
24527     SDValue V2 = N->getOperand(1);
24528
24529     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24530         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24531         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24532         ISD::isBuildVectorAllOnes(V2.getNode()))
24533       return true;
24534   }
24535
24536   return false;
24537 }
24538
24539 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24540 // register. In most cases we actually compare or select YMM-sized registers
24541 // and mixing the two types creates horrible code. This method optimizes
24542 // some of the transition sequences.
24543 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24544                                  TargetLowering::DAGCombinerInfo &DCI,
24545                                  const X86Subtarget *Subtarget) {
24546   EVT VT = N->getValueType(0);
24547   if (!VT.is256BitVector())
24548     return SDValue();
24549
24550   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24551           N->getOpcode() == ISD::ZERO_EXTEND ||
24552           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24553
24554   SDValue Narrow = N->getOperand(0);
24555   EVT NarrowVT = Narrow->getValueType(0);
24556   if (!NarrowVT.is128BitVector())
24557     return SDValue();
24558
24559   if (Narrow->getOpcode() != ISD::XOR &&
24560       Narrow->getOpcode() != ISD::AND &&
24561       Narrow->getOpcode() != ISD::OR)
24562     return SDValue();
24563
24564   SDValue N0  = Narrow->getOperand(0);
24565   SDValue N1  = Narrow->getOperand(1);
24566   SDLoc DL(Narrow);
24567
24568   // The Left side has to be a trunc.
24569   if (N0.getOpcode() != ISD::TRUNCATE)
24570     return SDValue();
24571
24572   // The type of the truncated inputs.
24573   EVT WideVT = N0->getOperand(0)->getValueType(0);
24574   if (WideVT != VT)
24575     return SDValue();
24576
24577   // The right side has to be a 'trunc' or a constant vector.
24578   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24579   ConstantSDNode *RHSConstSplat = nullptr;
24580   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24581     RHSConstSplat = RHSBV->getConstantSplatNode();
24582   if (!RHSTrunc && !RHSConstSplat)
24583     return SDValue();
24584
24585   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24586
24587   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24588     return SDValue();
24589
24590   // Set N0 and N1 to hold the inputs to the new wide operation.
24591   N0 = N0->getOperand(0);
24592   if (RHSConstSplat) {
24593     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24594                      SDValue(RHSConstSplat, 0));
24595     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24596     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24597   } else if (RHSTrunc) {
24598     N1 = N1->getOperand(0);
24599   }
24600
24601   // Generate the wide operation.
24602   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24603   unsigned Opcode = N->getOpcode();
24604   switch (Opcode) {
24605   case ISD::ANY_EXTEND:
24606     return Op;
24607   case ISD::ZERO_EXTEND: {
24608     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24609     APInt Mask = APInt::getAllOnesValue(InBits);
24610     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24611     return DAG.getNode(ISD::AND, DL, VT,
24612                        Op, DAG.getConstant(Mask, DL, VT));
24613   }
24614   case ISD::SIGN_EXTEND:
24615     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24616                        Op, DAG.getValueType(NarrowVT));
24617   default:
24618     llvm_unreachable("Unexpected opcode");
24619   }
24620 }
24621
24622 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24623                                  TargetLowering::DAGCombinerInfo &DCI,
24624                                  const X86Subtarget *Subtarget) {
24625   SDValue N0 = N->getOperand(0);
24626   SDValue N1 = N->getOperand(1);
24627   SDLoc DL(N);
24628
24629   // A vector zext_in_reg may be represented as a shuffle,
24630   // feeding into a bitcast (this represents anyext) feeding into
24631   // an and with a mask.
24632   // We'd like to try to combine that into a shuffle with zero
24633   // plus a bitcast, removing the and.
24634   if (N0.getOpcode() != ISD::BITCAST ||
24635       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24636     return SDValue();
24637
24638   // The other side of the AND should be a splat of 2^C, where C
24639   // is the number of bits in the source type.
24640   if (N1.getOpcode() == ISD::BITCAST)
24641     N1 = N1.getOperand(0);
24642   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24643     return SDValue();
24644   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24645
24646   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24647   EVT SrcType = Shuffle->getValueType(0);
24648
24649   // We expect a single-source shuffle
24650   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24651     return SDValue();
24652
24653   unsigned SrcSize = SrcType.getScalarSizeInBits();
24654
24655   APInt SplatValue, SplatUndef;
24656   unsigned SplatBitSize;
24657   bool HasAnyUndefs;
24658   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24659                                 SplatBitSize, HasAnyUndefs))
24660     return SDValue();
24661
24662   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24663   // Make sure the splat matches the mask we expect
24664   if (SplatBitSize > ResSize ||
24665       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24666     return SDValue();
24667
24668   // Make sure the input and output size make sense
24669   if (SrcSize >= ResSize || ResSize % SrcSize)
24670     return SDValue();
24671
24672   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24673   // The number of u's between each two values depends on the ratio between
24674   // the source and dest type.
24675   unsigned ZextRatio = ResSize / SrcSize;
24676   bool IsZext = true;
24677   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24678     if (i % ZextRatio) {
24679       if (Shuffle->getMaskElt(i) > 0) {
24680         // Expected undef
24681         IsZext = false;
24682         break;
24683       }
24684     } else {
24685       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24686         // Expected element number
24687         IsZext = false;
24688         break;
24689       }
24690     }
24691   }
24692
24693   if (!IsZext)
24694     return SDValue();
24695
24696   // Ok, perform the transformation - replace the shuffle with
24697   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24698   // (instead of undef) where the k elements come from the zero vector.
24699   SmallVector<int, 8> Mask;
24700   unsigned NumElems = SrcType.getVectorNumElements();
24701   for (unsigned i = 0; i < NumElems; ++i)
24702     if (i % ZextRatio)
24703       Mask.push_back(NumElems);
24704     else
24705       Mask.push_back(i / ZextRatio);
24706
24707   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24708     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24709   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24710 }
24711
24712 /// If both input operands of a logic op are being cast from floating point
24713 /// types, try to convert this into a floating point logic node to avoid
24714 /// unnecessary moves from SSE to integer registers.
24715 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24716                                         const X86Subtarget *Subtarget) {
24717   unsigned FPOpcode = ISD::DELETED_NODE;
24718   if (N->getOpcode() == ISD::AND)
24719     FPOpcode = X86ISD::FAND;
24720   else if (N->getOpcode() == ISD::OR)
24721     FPOpcode = X86ISD::FOR;
24722   else if (N->getOpcode() == ISD::XOR)
24723     FPOpcode = X86ISD::FXOR;
24724
24725   assert(FPOpcode != ISD::DELETED_NODE &&
24726          "Unexpected input node for FP logic conversion");
24727
24728   EVT VT = N->getValueType(0);
24729   SDValue N0 = N->getOperand(0);
24730   SDValue N1 = N->getOperand(1);
24731   SDLoc DL(N);
24732   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24733       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24734        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24735     SDValue N00 = N0.getOperand(0);
24736     SDValue N10 = N1.getOperand(0);
24737     EVT N00Type = N00.getValueType();
24738     EVT N10Type = N10.getValueType();
24739     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24740       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24741       return DAG.getBitcast(VT, FPLogic);
24742     }
24743   }
24744   return SDValue();
24745 }
24746
24747 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24748                                  TargetLowering::DAGCombinerInfo &DCI,
24749                                  const X86Subtarget *Subtarget) {
24750   if (DCI.isBeforeLegalizeOps())
24751     return SDValue();
24752
24753   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24754     return Zext;
24755
24756   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24757     return R;
24758
24759   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24760     return FPLogic;
24761
24762   EVT VT = N->getValueType(0);
24763   SDValue N0 = N->getOperand(0);
24764   SDValue N1 = N->getOperand(1);
24765   SDLoc DL(N);
24766
24767   // Create BEXTR instructions
24768   // BEXTR is ((X >> imm) & (2**size-1))
24769   if (VT == MVT::i32 || VT == MVT::i64) {
24770     // Check for BEXTR.
24771     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24772         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24773       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24774       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24775       if (MaskNode && ShiftNode) {
24776         uint64_t Mask = MaskNode->getZExtValue();
24777         uint64_t Shift = ShiftNode->getZExtValue();
24778         if (isMask_64(Mask)) {
24779           uint64_t MaskSize = countPopulation(Mask);
24780           if (Shift + MaskSize <= VT.getSizeInBits())
24781             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24782                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24783                                                VT));
24784         }
24785       }
24786     } // BEXTR
24787
24788     return SDValue();
24789   }
24790
24791   // Want to form ANDNP nodes:
24792   // 1) In the hopes of then easily combining them with OR and AND nodes
24793   //    to form PBLEND/PSIGN.
24794   // 2) To match ANDN packed intrinsics
24795   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24796     return SDValue();
24797
24798   // Check LHS for vnot
24799   if (N0.getOpcode() == ISD::XOR &&
24800       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24801       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24802     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24803
24804   // Check RHS for vnot
24805   if (N1.getOpcode() == ISD::XOR &&
24806       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24807       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24808     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24809
24810   return SDValue();
24811 }
24812
24813 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24814                                 TargetLowering::DAGCombinerInfo &DCI,
24815                                 const X86Subtarget *Subtarget) {
24816   if (DCI.isBeforeLegalizeOps())
24817     return SDValue();
24818
24819   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24820     return R;
24821
24822   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24823     return FPLogic;
24824
24825   SDValue N0 = N->getOperand(0);
24826   SDValue N1 = N->getOperand(1);
24827   EVT VT = N->getValueType(0);
24828
24829   // look for psign/blend
24830   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24831     if (!Subtarget->hasSSSE3() ||
24832         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24833       return SDValue();
24834
24835     // Canonicalize pandn to RHS
24836     if (N0.getOpcode() == X86ISD::ANDNP)
24837       std::swap(N0, N1);
24838     // or (and (m, y), (pandn m, x))
24839     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24840       SDValue Mask = N1.getOperand(0);
24841       SDValue X    = N1.getOperand(1);
24842       SDValue Y;
24843       if (N0.getOperand(0) == Mask)
24844         Y = N0.getOperand(1);
24845       if (N0.getOperand(1) == Mask)
24846         Y = N0.getOperand(0);
24847
24848       // Check to see if the mask appeared in both the AND and ANDNP and
24849       if (!Y.getNode())
24850         return SDValue();
24851
24852       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24853       // Look through mask bitcast.
24854       if (Mask.getOpcode() == ISD::BITCAST)
24855         Mask = Mask.getOperand(0);
24856       if (X.getOpcode() == ISD::BITCAST)
24857         X = X.getOperand(0);
24858       if (Y.getOpcode() == ISD::BITCAST)
24859         Y = Y.getOperand(0);
24860
24861       EVT MaskVT = Mask.getValueType();
24862
24863       // Validate that the Mask operand is a vector sra node.
24864       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24865       // there is no psrai.b
24866       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24867       unsigned SraAmt = ~0;
24868       if (Mask.getOpcode() == ISD::SRA) {
24869         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24870           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24871             SraAmt = AmtConst->getZExtValue();
24872       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24873         SDValue SraC = Mask.getOperand(1);
24874         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24875       }
24876       if ((SraAmt + 1) != EltBits)
24877         return SDValue();
24878
24879       SDLoc DL(N);
24880
24881       // Now we know we at least have a plendvb with the mask val.  See if
24882       // we can form a psignb/w/d.
24883       // psign = x.type == y.type == mask.type && y = sub(0, x);
24884       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24885           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24886           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24887         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24888                "Unsupported VT for PSIGN");
24889         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24890         return DAG.getBitcast(VT, Mask);
24891       }
24892       // PBLENDVB only available on SSE 4.1
24893       if (!Subtarget->hasSSE41())
24894         return SDValue();
24895
24896       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24897
24898       X = DAG.getBitcast(BlendVT, X);
24899       Y = DAG.getBitcast(BlendVT, Y);
24900       Mask = DAG.getBitcast(BlendVT, Mask);
24901       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24902       return DAG.getBitcast(VT, Mask);
24903     }
24904   }
24905
24906   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24907     return SDValue();
24908
24909   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24910   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24911
24912   // SHLD/SHRD instructions have lower register pressure, but on some
24913   // platforms they have higher latency than the equivalent
24914   // series of shifts/or that would otherwise be generated.
24915   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24916   // have higher latencies and we are not optimizing for size.
24917   if (!OptForSize && Subtarget->isSHLDSlow())
24918     return SDValue();
24919
24920   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24921     std::swap(N0, N1);
24922   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24923     return SDValue();
24924   if (!N0.hasOneUse() || !N1.hasOneUse())
24925     return SDValue();
24926
24927   SDValue ShAmt0 = N0.getOperand(1);
24928   if (ShAmt0.getValueType() != MVT::i8)
24929     return SDValue();
24930   SDValue ShAmt1 = N1.getOperand(1);
24931   if (ShAmt1.getValueType() != MVT::i8)
24932     return SDValue();
24933   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24934     ShAmt0 = ShAmt0.getOperand(0);
24935   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24936     ShAmt1 = ShAmt1.getOperand(0);
24937
24938   SDLoc DL(N);
24939   unsigned Opc = X86ISD::SHLD;
24940   SDValue Op0 = N0.getOperand(0);
24941   SDValue Op1 = N1.getOperand(0);
24942   if (ShAmt0.getOpcode() == ISD::SUB) {
24943     Opc = X86ISD::SHRD;
24944     std::swap(Op0, Op1);
24945     std::swap(ShAmt0, ShAmt1);
24946   }
24947
24948   unsigned Bits = VT.getSizeInBits();
24949   if (ShAmt1.getOpcode() == ISD::SUB) {
24950     SDValue Sum = ShAmt1.getOperand(0);
24951     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24952       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24953       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24954         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24955       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24956         return DAG.getNode(Opc, DL, VT,
24957                            Op0, Op1,
24958                            DAG.getNode(ISD::TRUNCATE, DL,
24959                                        MVT::i8, ShAmt0));
24960     }
24961   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24962     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24963     if (ShAmt0C &&
24964         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24965       return DAG.getNode(Opc, DL, VT,
24966                          N0.getOperand(0), N1.getOperand(0),
24967                          DAG.getNode(ISD::TRUNCATE, DL,
24968                                        MVT::i8, ShAmt0));
24969   }
24970
24971   return SDValue();
24972 }
24973
24974 // Generate NEG and CMOV for integer abs.
24975 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24976   EVT VT = N->getValueType(0);
24977
24978   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24979   // 8-bit integer abs to NEG and CMOV.
24980   if (VT.isInteger() && VT.getSizeInBits() == 8)
24981     return SDValue();
24982
24983   SDValue N0 = N->getOperand(0);
24984   SDValue N1 = N->getOperand(1);
24985   SDLoc DL(N);
24986
24987   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24988   // and change it to SUB and CMOV.
24989   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
24990       N0.getOpcode() == ISD::ADD &&
24991       N0.getOperand(1) == N1 &&
24992       N1.getOpcode() == ISD::SRA &&
24993       N1.getOperand(0) == N0.getOperand(0))
24994     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
24995       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
24996         // Generate SUB & CMOV.
24997         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
24998                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
24999
25000         SDValue Ops[] = { N0.getOperand(0), Neg,
25001                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25002                           SDValue(Neg.getNode(), 1) };
25003         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25004       }
25005   return SDValue();
25006 }
25007
25008 // Try to turn tests against the signbit in the form of:
25009 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25010 // into:
25011 //   SETGT(X, -1)
25012 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25013   // This is only worth doing if the output type is i8.
25014   if (N->getValueType(0) != MVT::i8)
25015     return SDValue();
25016
25017   SDValue N0 = N->getOperand(0);
25018   SDValue N1 = N->getOperand(1);
25019
25020   // We should be performing an xor against a truncated shift.
25021   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25022     return SDValue();
25023
25024   // Make sure we are performing an xor against one.
25025   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25026     return SDValue();
25027
25028   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25029   SDValue Shift = N0.getOperand(0);
25030   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25031     return SDValue();
25032
25033   // Make sure we are truncating from one of i16, i32 or i64.
25034   EVT ShiftTy = Shift.getValueType();
25035   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25036     return SDValue();
25037
25038   // Make sure the shift amount extracts the sign bit.
25039   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25040       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25041     return SDValue();
25042
25043   // Create a greater-than comparison against -1.
25044   // N.B. Using SETGE against 0 works but we want a canonical looking
25045   // comparison, using SETGT matches up with what TranslateX86CC.
25046   SDLoc DL(N);
25047   SDValue ShiftOp = Shift.getOperand(0);
25048   EVT ShiftOpTy = ShiftOp.getValueType();
25049   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25050                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25051   return Cond;
25052 }
25053
25054 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25055                                  TargetLowering::DAGCombinerInfo &DCI,
25056                                  const X86Subtarget *Subtarget) {
25057   if (DCI.isBeforeLegalizeOps())
25058     return SDValue();
25059
25060   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25061     return RV;
25062
25063   if (Subtarget->hasCMov())
25064     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25065       return RV;
25066
25067   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25068     return FPLogic;
25069
25070   return SDValue();
25071 }
25072
25073 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25074 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25075                                   TargetLowering::DAGCombinerInfo &DCI,
25076                                   const X86Subtarget *Subtarget) {
25077   LoadSDNode *Ld = cast<LoadSDNode>(N);
25078   EVT RegVT = Ld->getValueType(0);
25079   EVT MemVT = Ld->getMemoryVT();
25080   SDLoc dl(Ld);
25081   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25082
25083   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25084   // into two 16-byte operations.
25085   ISD::LoadExtType Ext = Ld->getExtensionType();
25086   bool Fast;
25087   unsigned AddressSpace = Ld->getAddressSpace();
25088   unsigned Alignment = Ld->getAlignment();
25089   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25090       Ext == ISD::NON_EXTLOAD &&
25091       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25092                              AddressSpace, Alignment, &Fast) && !Fast) {
25093     unsigned NumElems = RegVT.getVectorNumElements();
25094     if (NumElems < 2)
25095       return SDValue();
25096
25097     SDValue Ptr = Ld->getBasePtr();
25098     SDValue Increment =
25099         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25100
25101     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25102                                   NumElems/2);
25103     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25104                                 Ld->getPointerInfo(), Ld->isVolatile(),
25105                                 Ld->isNonTemporal(), Ld->isInvariant(),
25106                                 Alignment);
25107     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25108     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25109                                 Ld->getPointerInfo(), Ld->isVolatile(),
25110                                 Ld->isNonTemporal(), Ld->isInvariant(),
25111                                 std::min(16U, Alignment));
25112     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25113                              Load1.getValue(1),
25114                              Load2.getValue(1));
25115
25116     SDValue NewVec = DAG.getUNDEF(RegVT);
25117     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25118     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25119     return DCI.CombineTo(N, NewVec, TF, true);
25120   }
25121
25122   return SDValue();
25123 }
25124
25125 /// PerformMLOADCombine - Resolve extending loads
25126 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25127                                    TargetLowering::DAGCombinerInfo &DCI,
25128                                    const X86Subtarget *Subtarget) {
25129   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25130   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25131     return SDValue();
25132
25133   EVT VT = Mld->getValueType(0);
25134   unsigned NumElems = VT.getVectorNumElements();
25135   EVT LdVT = Mld->getMemoryVT();
25136   SDLoc dl(Mld);
25137
25138   assert(LdVT != VT && "Cannot extend to the same type");
25139   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25140   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25141   // From, To sizes and ElemCount must be pow of two
25142   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25143     "Unexpected size for extending masked load");
25144
25145   unsigned SizeRatio  = ToSz / FromSz;
25146   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25147
25148   // Create a type on which we perform the shuffle
25149   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25150           LdVT.getScalarType(), NumElems*SizeRatio);
25151   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25152
25153   // Convert Src0 value
25154   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25155   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25156     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25157     for (unsigned i = 0; i != NumElems; ++i)
25158       ShuffleVec[i] = i * SizeRatio;
25159
25160     // Can't shuffle using an illegal type.
25161     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25162            "WideVecVT should be legal");
25163     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25164                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25165   }
25166   // Prepare the new mask
25167   SDValue NewMask;
25168   SDValue Mask = Mld->getMask();
25169   if (Mask.getValueType() == VT) {
25170     // Mask and original value have the same type
25171     NewMask = DAG.getBitcast(WideVecVT, Mask);
25172     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25173     for (unsigned i = 0; i != NumElems; ++i)
25174       ShuffleVec[i] = i * SizeRatio;
25175     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25176       ShuffleVec[i] = NumElems*SizeRatio;
25177     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25178                                    DAG.getConstant(0, dl, WideVecVT),
25179                                    &ShuffleVec[0]);
25180   }
25181   else {
25182     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25183     unsigned WidenNumElts = NumElems*SizeRatio;
25184     unsigned MaskNumElts = VT.getVectorNumElements();
25185     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25186                                      WidenNumElts);
25187
25188     unsigned NumConcat = WidenNumElts / MaskNumElts;
25189     SmallVector<SDValue, 16> Ops(NumConcat);
25190     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25191     Ops[0] = Mask;
25192     for (unsigned i = 1; i != NumConcat; ++i)
25193       Ops[i] = ZeroVal;
25194
25195     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25196   }
25197
25198   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25199                                      Mld->getBasePtr(), NewMask, WideSrc0,
25200                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25201                                      ISD::NON_EXTLOAD);
25202   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25203   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25204 }
25205 /// PerformMSTORECombine - Resolve truncating stores
25206 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25207                                     const X86Subtarget *Subtarget) {
25208   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25209   if (!Mst->isTruncatingStore())
25210     return SDValue();
25211
25212   EVT VT = Mst->getValue().getValueType();
25213   unsigned NumElems = VT.getVectorNumElements();
25214   EVT StVT = Mst->getMemoryVT();
25215   SDLoc dl(Mst);
25216
25217   assert(StVT != VT && "Cannot truncate to the same type");
25218   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25219   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25220
25221   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25222
25223   // The truncating store is legal in some cases. For example
25224   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25225   // are designated for truncate store.
25226   // In this case we don't need any further transformations.
25227   if (TLI.isTruncStoreLegal(VT, StVT))
25228     return SDValue();
25229
25230   // From, To sizes and ElemCount must be pow of two
25231   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25232     "Unexpected size for truncating masked store");
25233   // We are going to use the original vector elt for storing.
25234   // Accumulated smaller vector elements must be a multiple of the store size.
25235   assert (((NumElems * FromSz) % ToSz) == 0 &&
25236           "Unexpected ratio for truncating masked store");
25237
25238   unsigned SizeRatio  = FromSz / ToSz;
25239   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25240
25241   // Create a type on which we perform the shuffle
25242   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25243           StVT.getScalarType(), NumElems*SizeRatio);
25244
25245   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25246
25247   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25248   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25249   for (unsigned i = 0; i != NumElems; ++i)
25250     ShuffleVec[i] = i * SizeRatio;
25251
25252   // Can't shuffle using an illegal type.
25253   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25254          "WideVecVT should be legal");
25255
25256   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25257                                         DAG.getUNDEF(WideVecVT),
25258                                         &ShuffleVec[0]);
25259
25260   SDValue NewMask;
25261   SDValue Mask = Mst->getMask();
25262   if (Mask.getValueType() == VT) {
25263     // Mask and original value have the same type
25264     NewMask = DAG.getBitcast(WideVecVT, Mask);
25265     for (unsigned i = 0; i != NumElems; ++i)
25266       ShuffleVec[i] = i * SizeRatio;
25267     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25268       ShuffleVec[i] = NumElems*SizeRatio;
25269     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25270                                    DAG.getConstant(0, dl, WideVecVT),
25271                                    &ShuffleVec[0]);
25272   }
25273   else {
25274     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25275     unsigned WidenNumElts = NumElems*SizeRatio;
25276     unsigned MaskNumElts = VT.getVectorNumElements();
25277     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25278                                      WidenNumElts);
25279
25280     unsigned NumConcat = WidenNumElts / MaskNumElts;
25281     SmallVector<SDValue, 16> Ops(NumConcat);
25282     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25283     Ops[0] = Mask;
25284     for (unsigned i = 1; i != NumConcat; ++i)
25285       Ops[i] = ZeroVal;
25286
25287     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25288   }
25289
25290   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25291                             NewMask, StVT, Mst->getMemOperand(), false);
25292 }
25293 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25294 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25295                                    const X86Subtarget *Subtarget) {
25296   StoreSDNode *St = cast<StoreSDNode>(N);
25297   EVT VT = St->getValue().getValueType();
25298   EVT StVT = St->getMemoryVT();
25299   SDLoc dl(St);
25300   SDValue StoredVal = St->getOperand(1);
25301   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25302
25303   // If we are saving a concatenation of two XMM registers and 32-byte stores
25304   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25305   bool Fast;
25306   unsigned AddressSpace = St->getAddressSpace();
25307   unsigned Alignment = St->getAlignment();
25308   if (VT.is256BitVector() && StVT == VT &&
25309       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25310                              AddressSpace, Alignment, &Fast) && !Fast) {
25311     unsigned NumElems = VT.getVectorNumElements();
25312     if (NumElems < 2)
25313       return SDValue();
25314
25315     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25316     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25317
25318     SDValue Stride =
25319         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25320     SDValue Ptr0 = St->getBasePtr();
25321     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25322
25323     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25324                                 St->getPointerInfo(), St->isVolatile(),
25325                                 St->isNonTemporal(), Alignment);
25326     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25327                                 St->getPointerInfo(), St->isVolatile(),
25328                                 St->isNonTemporal(),
25329                                 std::min(16U, Alignment));
25330     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25331   }
25332
25333   // Optimize trunc store (of multiple scalars) to shuffle and store.
25334   // First, pack all of the elements in one place. Next, store to memory
25335   // in fewer chunks.
25336   if (St->isTruncatingStore() && VT.isVector()) {
25337     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25338     unsigned NumElems = VT.getVectorNumElements();
25339     assert(StVT != VT && "Cannot truncate to the same type");
25340     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25341     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25342
25343     // The truncating store is legal in some cases. For example
25344     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25345     // are designated for truncate store.
25346     // In this case we don't need any further transformations.
25347     if (TLI.isTruncStoreLegal(VT, StVT))
25348       return SDValue();
25349
25350     // From, To sizes and ElemCount must be pow of two
25351     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25352     // We are going to use the original vector elt for storing.
25353     // Accumulated smaller vector elements must be a multiple of the store size.
25354     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25355
25356     unsigned SizeRatio  = FromSz / ToSz;
25357
25358     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25359
25360     // Create a type on which we perform the shuffle
25361     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25362             StVT.getScalarType(), NumElems*SizeRatio);
25363
25364     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25365
25366     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25367     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25368     for (unsigned i = 0; i != NumElems; ++i)
25369       ShuffleVec[i] = i * SizeRatio;
25370
25371     // Can't shuffle using an illegal type.
25372     if (!TLI.isTypeLegal(WideVecVT))
25373       return SDValue();
25374
25375     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25376                                          DAG.getUNDEF(WideVecVT),
25377                                          &ShuffleVec[0]);
25378     // At this point all of the data is stored at the bottom of the
25379     // register. We now need to save it to mem.
25380
25381     // Find the largest store unit
25382     MVT StoreType = MVT::i8;
25383     for (MVT Tp : MVT::integer_valuetypes()) {
25384       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25385         StoreType = Tp;
25386     }
25387
25388     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25389     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25390         (64 <= NumElems * ToSz))
25391       StoreType = MVT::f64;
25392
25393     // Bitcast the original vector into a vector of store-size units
25394     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25395             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25396     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25397     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25398     SmallVector<SDValue, 8> Chains;
25399     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25400                                         TLI.getPointerTy(DAG.getDataLayout()));
25401     SDValue Ptr = St->getBasePtr();
25402
25403     // Perform one or more big stores into memory.
25404     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25405       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25406                                    StoreType, ShuffWide,
25407                                    DAG.getIntPtrConstant(i, dl));
25408       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25409                                 St->getPointerInfo(), St->isVolatile(),
25410                                 St->isNonTemporal(), St->getAlignment());
25411       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25412       Chains.push_back(Ch);
25413     }
25414
25415     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25416   }
25417
25418   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25419   // the FP state in cases where an emms may be missing.
25420   // A preferable solution to the general problem is to figure out the right
25421   // places to insert EMMS.  This qualifies as a quick hack.
25422
25423   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25424   if (VT.getSizeInBits() != 64)
25425     return SDValue();
25426
25427   const Function *F = DAG.getMachineFunction().getFunction();
25428   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25429   bool F64IsLegal =
25430       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25431   if ((VT.isVector() ||
25432        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25433       isa<LoadSDNode>(St->getValue()) &&
25434       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25435       St->getChain().hasOneUse() && !St->isVolatile()) {
25436     SDNode* LdVal = St->getValue().getNode();
25437     LoadSDNode *Ld = nullptr;
25438     int TokenFactorIndex = -1;
25439     SmallVector<SDValue, 8> Ops;
25440     SDNode* ChainVal = St->getChain().getNode();
25441     // Must be a store of a load.  We currently handle two cases:  the load
25442     // is a direct child, and it's under an intervening TokenFactor.  It is
25443     // possible to dig deeper under nested TokenFactors.
25444     if (ChainVal == LdVal)
25445       Ld = cast<LoadSDNode>(St->getChain());
25446     else if (St->getValue().hasOneUse() &&
25447              ChainVal->getOpcode() == ISD::TokenFactor) {
25448       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25449         if (ChainVal->getOperand(i).getNode() == LdVal) {
25450           TokenFactorIndex = i;
25451           Ld = cast<LoadSDNode>(St->getValue());
25452         } else
25453           Ops.push_back(ChainVal->getOperand(i));
25454       }
25455     }
25456
25457     if (!Ld || !ISD::isNormalLoad(Ld))
25458       return SDValue();
25459
25460     // If this is not the MMX case, i.e. we are just turning i64 load/store
25461     // into f64 load/store, avoid the transformation if there are multiple
25462     // uses of the loaded value.
25463     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25464       return SDValue();
25465
25466     SDLoc LdDL(Ld);
25467     SDLoc StDL(N);
25468     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25469     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25470     // pair instead.
25471     if (Subtarget->is64Bit() || F64IsLegal) {
25472       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25473       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25474                                   Ld->getPointerInfo(), Ld->isVolatile(),
25475                                   Ld->isNonTemporal(), Ld->isInvariant(),
25476                                   Ld->getAlignment());
25477       SDValue NewChain = NewLd.getValue(1);
25478       if (TokenFactorIndex != -1) {
25479         Ops.push_back(NewChain);
25480         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25481       }
25482       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25483                           St->getPointerInfo(),
25484                           St->isVolatile(), St->isNonTemporal(),
25485                           St->getAlignment());
25486     }
25487
25488     // Otherwise, lower to two pairs of 32-bit loads / stores.
25489     SDValue LoAddr = Ld->getBasePtr();
25490     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25491                                  DAG.getConstant(4, LdDL, MVT::i32));
25492
25493     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25494                                Ld->getPointerInfo(),
25495                                Ld->isVolatile(), Ld->isNonTemporal(),
25496                                Ld->isInvariant(), Ld->getAlignment());
25497     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25498                                Ld->getPointerInfo().getWithOffset(4),
25499                                Ld->isVolatile(), Ld->isNonTemporal(),
25500                                Ld->isInvariant(),
25501                                MinAlign(Ld->getAlignment(), 4));
25502
25503     SDValue NewChain = LoLd.getValue(1);
25504     if (TokenFactorIndex != -1) {
25505       Ops.push_back(LoLd);
25506       Ops.push_back(HiLd);
25507       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25508     }
25509
25510     LoAddr = St->getBasePtr();
25511     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25512                          DAG.getConstant(4, StDL, MVT::i32));
25513
25514     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25515                                 St->getPointerInfo(),
25516                                 St->isVolatile(), St->isNonTemporal(),
25517                                 St->getAlignment());
25518     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25519                                 St->getPointerInfo().getWithOffset(4),
25520                                 St->isVolatile(),
25521                                 St->isNonTemporal(),
25522                                 MinAlign(St->getAlignment(), 4));
25523     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25524   }
25525
25526   // This is similar to the above case, but here we handle a scalar 64-bit
25527   // integer store that is extracted from a vector on a 32-bit target.
25528   // If we have SSE2, then we can treat it like a floating-point double
25529   // to get past legalization. The execution dependencies fixup pass will
25530   // choose the optimal machine instruction for the store if this really is
25531   // an integer or v2f32 rather than an f64.
25532   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25533       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25534     SDValue OldExtract = St->getOperand(1);
25535     SDValue ExtOp0 = OldExtract.getOperand(0);
25536     unsigned VecSize = ExtOp0.getValueSizeInBits();
25537     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25538     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25539     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25540                                      BitCast, OldExtract.getOperand(1));
25541     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25542                         St->getPointerInfo(), St->isVolatile(),
25543                         St->isNonTemporal(), St->getAlignment());
25544   }
25545
25546   return SDValue();
25547 }
25548
25549 /// Return 'true' if this vector operation is "horizontal"
25550 /// and return the operands for the horizontal operation in LHS and RHS.  A
25551 /// horizontal operation performs the binary operation on successive elements
25552 /// of its first operand, then on successive elements of its second operand,
25553 /// returning the resulting values in a vector.  For example, if
25554 ///   A = < float a0, float a1, float a2, float a3 >
25555 /// and
25556 ///   B = < float b0, float b1, float b2, float b3 >
25557 /// then the result of doing a horizontal operation on A and B is
25558 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25559 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25560 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25561 /// set to A, RHS to B, and the routine returns 'true'.
25562 /// Note that the binary operation should have the property that if one of the
25563 /// operands is UNDEF then the result is UNDEF.
25564 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25565   // Look for the following pattern: if
25566   //   A = < float a0, float a1, float a2, float a3 >
25567   //   B = < float b0, float b1, float b2, float b3 >
25568   // and
25569   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25570   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25571   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25572   // which is A horizontal-op B.
25573
25574   // At least one of the operands should be a vector shuffle.
25575   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25576       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25577     return false;
25578
25579   MVT VT = LHS.getSimpleValueType();
25580
25581   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25582          "Unsupported vector type for horizontal add/sub");
25583
25584   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25585   // operate independently on 128-bit lanes.
25586   unsigned NumElts = VT.getVectorNumElements();
25587   unsigned NumLanes = VT.getSizeInBits()/128;
25588   unsigned NumLaneElts = NumElts / NumLanes;
25589   assert((NumLaneElts % 2 == 0) &&
25590          "Vector type should have an even number of elements in each lane");
25591   unsigned HalfLaneElts = NumLaneElts/2;
25592
25593   // View LHS in the form
25594   //   LHS = VECTOR_SHUFFLE A, B, LMask
25595   // If LHS is not a shuffle then pretend it is the shuffle
25596   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25597   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25598   // type VT.
25599   SDValue A, B;
25600   SmallVector<int, 16> LMask(NumElts);
25601   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25602     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25603       A = LHS.getOperand(0);
25604     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25605       B = LHS.getOperand(1);
25606     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25607     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25608   } else {
25609     if (LHS.getOpcode() != ISD::UNDEF)
25610       A = LHS;
25611     for (unsigned i = 0; i != NumElts; ++i)
25612       LMask[i] = i;
25613   }
25614
25615   // Likewise, view RHS in the form
25616   //   RHS = VECTOR_SHUFFLE C, D, RMask
25617   SDValue C, D;
25618   SmallVector<int, 16> RMask(NumElts);
25619   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25620     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25621       C = RHS.getOperand(0);
25622     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25623       D = RHS.getOperand(1);
25624     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25625     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25626   } else {
25627     if (RHS.getOpcode() != ISD::UNDEF)
25628       C = RHS;
25629     for (unsigned i = 0; i != NumElts; ++i)
25630       RMask[i] = i;
25631   }
25632
25633   // Check that the shuffles are both shuffling the same vectors.
25634   if (!(A == C && B == D) && !(A == D && B == C))
25635     return false;
25636
25637   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25638   if (!A.getNode() && !B.getNode())
25639     return false;
25640
25641   // If A and B occur in reverse order in RHS, then "swap" them (which means
25642   // rewriting the mask).
25643   if (A != C)
25644     ShuffleVectorSDNode::commuteMask(RMask);
25645
25646   // At this point LHS and RHS are equivalent to
25647   //   LHS = VECTOR_SHUFFLE A, B, LMask
25648   //   RHS = VECTOR_SHUFFLE A, B, RMask
25649   // Check that the masks correspond to performing a horizontal operation.
25650   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25651     for (unsigned i = 0; i != NumLaneElts; ++i) {
25652       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25653
25654       // Ignore any UNDEF components.
25655       if (LIdx < 0 || RIdx < 0 ||
25656           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25657           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25658         continue;
25659
25660       // Check that successive elements are being operated on.  If not, this is
25661       // not a horizontal operation.
25662       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25663       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25664       if (!(LIdx == Index && RIdx == Index + 1) &&
25665           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25666         return false;
25667     }
25668   }
25669
25670   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25671   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25672   return true;
25673 }
25674
25675 /// Do target-specific dag combines on floating point adds.
25676 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25677                                   const X86Subtarget *Subtarget) {
25678   EVT VT = N->getValueType(0);
25679   SDValue LHS = N->getOperand(0);
25680   SDValue RHS = N->getOperand(1);
25681
25682   // Try to synthesize horizontal adds from adds of shuffles.
25683   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25684        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25685       isHorizontalBinOp(LHS, RHS, true))
25686     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25687   return SDValue();
25688 }
25689
25690 /// Do target-specific dag combines on floating point subs.
25691 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25692                                   const X86Subtarget *Subtarget) {
25693   EVT VT = N->getValueType(0);
25694   SDValue LHS = N->getOperand(0);
25695   SDValue RHS = N->getOperand(1);
25696
25697   // Try to synthesize horizontal subs from subs of shuffles.
25698   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25699        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25700       isHorizontalBinOp(LHS, RHS, false))
25701     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25702   return SDValue();
25703 }
25704
25705 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25706 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25707                                  const X86Subtarget *Subtarget) {
25708   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25709
25710   // F[X]OR(0.0, x) -> x
25711   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25712     if (C->getValueAPF().isPosZero())
25713       return N->getOperand(1);
25714
25715   // F[X]OR(x, 0.0) -> x
25716   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25717     if (C->getValueAPF().isPosZero())
25718       return N->getOperand(0);
25719
25720   EVT VT = N->getValueType(0);
25721   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25722     SDLoc dl(N);
25723     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25724     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25725
25726     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25727     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25728     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25729     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25730     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25731   }
25732   return SDValue();
25733 }
25734
25735 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25736 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25737   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25738
25739   // Only perform optimizations if UnsafeMath is used.
25740   if (!DAG.getTarget().Options.UnsafeFPMath)
25741     return SDValue();
25742
25743   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25744   // into FMINC and FMAXC, which are Commutative operations.
25745   unsigned NewOp = 0;
25746   switch (N->getOpcode()) {
25747     default: llvm_unreachable("unknown opcode");
25748     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25749     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25750   }
25751
25752   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25753                      N->getOperand(0), N->getOperand(1));
25754 }
25755
25756 /// Do target-specific dag combines on X86ISD::FAND nodes.
25757 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25758   // FAND(0.0, x) -> 0.0
25759   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25760     if (C->getValueAPF().isPosZero())
25761       return N->getOperand(0);
25762
25763   // FAND(x, 0.0) -> 0.0
25764   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25765     if (C->getValueAPF().isPosZero())
25766       return N->getOperand(1);
25767
25768   return SDValue();
25769 }
25770
25771 /// Do target-specific dag combines on X86ISD::FANDN nodes
25772 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25773   // FANDN(0.0, x) -> x
25774   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25775     if (C->getValueAPF().isPosZero())
25776       return N->getOperand(1);
25777
25778   // FANDN(x, 0.0) -> 0.0
25779   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25780     if (C->getValueAPF().isPosZero())
25781       return N->getOperand(1);
25782
25783   return SDValue();
25784 }
25785
25786 static SDValue PerformBTCombine(SDNode *N,
25787                                 SelectionDAG &DAG,
25788                                 TargetLowering::DAGCombinerInfo &DCI) {
25789   // BT ignores high bits in the bit index operand.
25790   SDValue Op1 = N->getOperand(1);
25791   if (Op1.hasOneUse()) {
25792     unsigned BitWidth = Op1.getValueSizeInBits();
25793     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25794     APInt KnownZero, KnownOne;
25795     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25796                                           !DCI.isBeforeLegalizeOps());
25797     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25798     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25799         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25800       DCI.CommitTargetLoweringOpt(TLO);
25801   }
25802   return SDValue();
25803 }
25804
25805 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25806   SDValue Op = N->getOperand(0);
25807   if (Op.getOpcode() == ISD::BITCAST)
25808     Op = Op.getOperand(0);
25809   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25810   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25811       VT.getVectorElementType().getSizeInBits() ==
25812       OpVT.getVectorElementType().getSizeInBits()) {
25813     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25814   }
25815   return SDValue();
25816 }
25817
25818 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25819                                                const X86Subtarget *Subtarget) {
25820   EVT VT = N->getValueType(0);
25821   if (!VT.isVector())
25822     return SDValue();
25823
25824   SDValue N0 = N->getOperand(0);
25825   SDValue N1 = N->getOperand(1);
25826   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25827   SDLoc dl(N);
25828
25829   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25830   // both SSE and AVX2 since there is no sign-extended shift right
25831   // operation on a vector with 64-bit elements.
25832   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25833   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25834   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25835       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25836     SDValue N00 = N0.getOperand(0);
25837
25838     // EXTLOAD has a better solution on AVX2,
25839     // it may be replaced with X86ISD::VSEXT node.
25840     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25841       if (!ISD::isNormalLoad(N00.getNode()))
25842         return SDValue();
25843
25844     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25845         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25846                                   N00, N1);
25847       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25848     }
25849   }
25850   return SDValue();
25851 }
25852
25853 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25854 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25855 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25856 /// eliminate extend, add, and shift instructions.
25857 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25858                                        const X86Subtarget *Subtarget) {
25859   // TODO: This should be valid for other integer types.
25860   EVT VT = Sext->getValueType(0);
25861   if (VT != MVT::i64)
25862     return SDValue();
25863
25864   // We need an 'add nsw' feeding into the 'sext'.
25865   SDValue Add = Sext->getOperand(0);
25866   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25867     return SDValue();
25868
25869   // Having a constant operand to the 'add' ensures that we are not increasing
25870   // the instruction count because the constant is extended for free below.
25871   // A constant operand can also become the displacement field of an LEA.
25872   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25873   if (!AddOp1)
25874     return SDValue();
25875
25876   // Don't make the 'add' bigger if there's no hope of combining it with some
25877   // other 'add' or 'shl' instruction.
25878   // TODO: It may be profitable to generate simpler LEA instructions in place
25879   // of single 'add' instructions, but the cost model for selecting an LEA
25880   // currently has a high threshold.
25881   bool HasLEAPotential = false;
25882   for (auto *User : Sext->uses()) {
25883     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25884       HasLEAPotential = true;
25885       break;
25886     }
25887   }
25888   if (!HasLEAPotential)
25889     return SDValue();
25890
25891   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25892   int64_t AddConstant = AddOp1->getSExtValue();
25893   SDValue AddOp0 = Add.getOperand(0);
25894   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25895   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25896
25897   // The wider add is guaranteed to not wrap because both operands are
25898   // sign-extended.
25899   SDNodeFlags Flags;
25900   Flags.setNoSignedWrap(true);
25901   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25902 }
25903
25904 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25905                                   TargetLowering::DAGCombinerInfo &DCI,
25906                                   const X86Subtarget *Subtarget) {
25907   SDValue N0 = N->getOperand(0);
25908   EVT VT = N->getValueType(0);
25909   EVT SVT = VT.getScalarType();
25910   EVT InVT = N0.getValueType();
25911   EVT InSVT = InVT.getScalarType();
25912   SDLoc DL(N);
25913
25914   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25915   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25916   // This exposes the sext to the sdivrem lowering, so that it directly extends
25917   // from AH (which we otherwise need to do contortions to access).
25918   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25919       InVT == MVT::i8 && VT == MVT::i32) {
25920     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25921     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25922                             N0.getOperand(0), N0.getOperand(1));
25923     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25924     return R.getValue(1);
25925   }
25926
25927   if (!DCI.isBeforeLegalizeOps()) {
25928     if (InVT == MVT::i1) {
25929       SDValue Zero = DAG.getConstant(0, DL, VT);
25930       SDValue AllOnes =
25931         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25932       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25933     }
25934     return SDValue();
25935   }
25936
25937   if (VT.isVector() && Subtarget->hasSSE2()) {
25938     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25939       EVT InVT = N.getValueType();
25940       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25941                                    Size / InVT.getScalarSizeInBits());
25942       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25943                                     DAG.getUNDEF(InVT));
25944       Opnds[0] = N;
25945       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25946     };
25947
25948     // If target-size is less than 128-bits, extend to a type that would extend
25949     // to 128 bits, extend that and extract the original target vector.
25950     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25951         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25952         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25953       unsigned Scale = 128 / VT.getSizeInBits();
25954       EVT ExVT =
25955           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25956       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25957       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25958       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25959                          DAG.getIntPtrConstant(0, DL));
25960     }
25961
25962     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25963     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25964     if (VT.getSizeInBits() == 128 &&
25965         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25966         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25967       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25968       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25969     }
25970
25971     // On pre-AVX2 targets, split into 128-bit nodes of
25972     // ISD::SIGN_EXTEND_VECTOR_INREG.
25973     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
25974         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25975         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25976       unsigned NumVecs = VT.getSizeInBits() / 128;
25977       unsigned NumSubElts = 128 / SVT.getSizeInBits();
25978       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
25979       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
25980
25981       SmallVector<SDValue, 8> Opnds;
25982       for (unsigned i = 0, Offset = 0; i != NumVecs;
25983            ++i, Offset += NumSubElts) {
25984         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
25985                                      DAG.getIntPtrConstant(Offset, DL));
25986         SrcVec = ExtendVecSize(DL, SrcVec, 128);
25987         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
25988         Opnds.push_back(SrcVec);
25989       }
25990       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
25991     }
25992   }
25993
25994   if (Subtarget->hasAVX() && VT.isVector() && VT.getSizeInBits() == 256)
25995     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
25996       return R;
25997
25998   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
25999     return NewAdd;
26000
26001   return SDValue();
26002 }
26003
26004 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26005                                  const X86Subtarget* Subtarget) {
26006   SDLoc dl(N);
26007   EVT VT = N->getValueType(0);
26008
26009   // Let legalize expand this if it isn't a legal type yet.
26010   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26011     return SDValue();
26012
26013   EVT ScalarVT = VT.getScalarType();
26014   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26015       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26016        !Subtarget->hasAVX512()))
26017     return SDValue();
26018
26019   SDValue A = N->getOperand(0);
26020   SDValue B = N->getOperand(1);
26021   SDValue C = N->getOperand(2);
26022
26023   bool NegA = (A.getOpcode() == ISD::FNEG);
26024   bool NegB = (B.getOpcode() == ISD::FNEG);
26025   bool NegC = (C.getOpcode() == ISD::FNEG);
26026
26027   // Negative multiplication when NegA xor NegB
26028   bool NegMul = (NegA != NegB);
26029   if (NegA)
26030     A = A.getOperand(0);
26031   if (NegB)
26032     B = B.getOperand(0);
26033   if (NegC)
26034     C = C.getOperand(0);
26035
26036   unsigned Opcode;
26037   if (!NegMul)
26038     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26039   else
26040     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26041
26042   return DAG.getNode(Opcode, dl, VT, A, B, C);
26043 }
26044
26045 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26046                                   TargetLowering::DAGCombinerInfo &DCI,
26047                                   const X86Subtarget *Subtarget) {
26048   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26049   //           (and (i32 x86isd::setcc_carry), 1)
26050   // This eliminates the zext. This transformation is necessary because
26051   // ISD::SETCC is always legalized to i8.
26052   SDLoc dl(N);
26053   SDValue N0 = N->getOperand(0);
26054   EVT VT = N->getValueType(0);
26055
26056   if (N0.getOpcode() == ISD::AND &&
26057       N0.hasOneUse() &&
26058       N0.getOperand(0).hasOneUse()) {
26059     SDValue N00 = N0.getOperand(0);
26060     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26061       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26062       if (!C || C->getZExtValue() != 1)
26063         return SDValue();
26064       return DAG.getNode(ISD::AND, dl, VT,
26065                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26066                                      N00.getOperand(0), N00.getOperand(1)),
26067                          DAG.getConstant(1, dl, VT));
26068     }
26069   }
26070
26071   if (N0.getOpcode() == ISD::TRUNCATE &&
26072       N0.hasOneUse() &&
26073       N0.getOperand(0).hasOneUse()) {
26074     SDValue N00 = N0.getOperand(0);
26075     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26076       return DAG.getNode(ISD::AND, dl, VT,
26077                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26078                                      N00.getOperand(0), N00.getOperand(1)),
26079                          DAG.getConstant(1, dl, VT));
26080     }
26081   }
26082
26083   if (VT.is256BitVector())
26084     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26085       return R;
26086
26087   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26088   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26089   // This exposes the zext to the udivrem lowering, so that it directly extends
26090   // from AH (which we otherwise need to do contortions to access).
26091   if (N0.getOpcode() == ISD::UDIVREM &&
26092       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26093       (VT == MVT::i32 || VT == MVT::i64)) {
26094     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26095     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26096                             N0.getOperand(0), N0.getOperand(1));
26097     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26098     return R.getValue(1);
26099   }
26100
26101   return SDValue();
26102 }
26103
26104 // Optimize x == -y --> x+y == 0
26105 //          x != -y --> x+y != 0
26106 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26107                                       const X86Subtarget* Subtarget) {
26108   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26109   SDValue LHS = N->getOperand(0);
26110   SDValue RHS = N->getOperand(1);
26111   EVT VT = N->getValueType(0);
26112   SDLoc DL(N);
26113
26114   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26115     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26116       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26117         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26118                                    LHS.getOperand(1));
26119         return DAG.getSetCC(DL, N->getValueType(0), addV,
26120                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26121       }
26122   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26123     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26124       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26125         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26126                                    RHS.getOperand(1));
26127         return DAG.getSetCC(DL, N->getValueType(0), addV,
26128                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26129       }
26130
26131   if (VT.getScalarType() == MVT::i1 &&
26132       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26133     bool IsSEXT0 =
26134         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26135         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26136     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26137
26138     if (!IsSEXT0 || !IsVZero1) {
26139       // Swap the operands and update the condition code.
26140       std::swap(LHS, RHS);
26141       CC = ISD::getSetCCSwappedOperands(CC);
26142
26143       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26144                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26145       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26146     }
26147
26148     if (IsSEXT0 && IsVZero1) {
26149       assert(VT == LHS.getOperand(0).getValueType() &&
26150              "Uexpected operand type");
26151       if (CC == ISD::SETGT)
26152         return DAG.getConstant(0, DL, VT);
26153       if (CC == ISD::SETLE)
26154         return DAG.getConstant(1, DL, VT);
26155       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26156         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26157
26158       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26159              "Unexpected condition code!");
26160       return LHS.getOperand(0);
26161     }
26162   }
26163
26164   return SDValue();
26165 }
26166
26167 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
26168                                          SelectionDAG &DAG) {
26169   SDLoc dl(Load);
26170   MVT VT = Load->getSimpleValueType(0);
26171   MVT EVT = VT.getVectorElementType();
26172   SDValue Addr = Load->getOperand(1);
26173   SDValue NewAddr = DAG.getNode(
26174       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
26175       DAG.getConstant(Index * EVT.getStoreSize(), dl,
26176                       Addr.getSimpleValueType()));
26177
26178   SDValue NewLoad =
26179       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
26180                   DAG.getMachineFunction().getMachineMemOperand(
26181                       Load->getMemOperand(), 0, EVT.getStoreSize()));
26182   return NewLoad;
26183 }
26184
26185 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
26186                                       const X86Subtarget *Subtarget) {
26187   SDLoc dl(N);
26188   MVT VT = N->getOperand(1)->getSimpleValueType(0);
26189   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
26190          "X86insertps is only defined for v4x32");
26191
26192   SDValue Ld = N->getOperand(1);
26193   if (MayFoldLoad(Ld)) {
26194     // Extract the countS bits from the immediate so we can get the proper
26195     // address when narrowing the vector load to a specific element.
26196     // When the second source op is a memory address, insertps doesn't use
26197     // countS and just gets an f32 from that address.
26198     unsigned DestIndex =
26199         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
26200
26201     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
26202
26203     // Create this as a scalar to vector to match the instruction pattern.
26204     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
26205     // countS bits are ignored when loading from memory on insertps, which
26206     // means we don't need to explicitly set them to 0.
26207     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
26208                        LoadScalarToVector, N->getOperand(2));
26209   }
26210   return SDValue();
26211 }
26212
26213 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26214   SDValue V0 = N->getOperand(0);
26215   SDValue V1 = N->getOperand(1);
26216   SDLoc DL(N);
26217   EVT VT = N->getValueType(0);
26218
26219   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26220   // operands and changing the mask to 1. This saves us a bunch of
26221   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26222   // x86InstrInfo knows how to commute this back after instruction selection
26223   // if it would help register allocation.
26224
26225   // TODO: If optimizing for size or a processor that doesn't suffer from
26226   // partial register update stalls, this should be transformed into a MOVSD
26227   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26228
26229   if (VT == MVT::v2f64)
26230     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26231       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26232         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26233         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26234       }
26235
26236   return SDValue();
26237 }
26238
26239 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26240 // as "sbb reg,reg", since it can be extended without zext and produces
26241 // an all-ones bit which is more useful than 0/1 in some cases.
26242 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26243                                MVT VT) {
26244   if (VT == MVT::i8)
26245     return DAG.getNode(ISD::AND, DL, VT,
26246                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26247                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26248                                    EFLAGS),
26249                        DAG.getConstant(1, DL, VT));
26250   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26251   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26252                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26253                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26254                                  EFLAGS));
26255 }
26256
26257 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26258 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26259                                    TargetLowering::DAGCombinerInfo &DCI,
26260                                    const X86Subtarget *Subtarget) {
26261   SDLoc DL(N);
26262   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26263   SDValue EFLAGS = N->getOperand(1);
26264
26265   if (CC == X86::COND_A) {
26266     // Try to convert COND_A into COND_B in an attempt to facilitate
26267     // materializing "setb reg".
26268     //
26269     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26270     // cannot take an immediate as its first operand.
26271     //
26272     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26273         EFLAGS.getValueType().isInteger() &&
26274         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26275       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26276                                    EFLAGS.getNode()->getVTList(),
26277                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26278       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26279       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26280     }
26281   }
26282
26283   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26284   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26285   // cases.
26286   if (CC == X86::COND_B)
26287     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26288
26289   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26290     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26291     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26292   }
26293
26294   return SDValue();
26295 }
26296
26297 // Optimize branch condition evaluation.
26298 //
26299 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26300                                     TargetLowering::DAGCombinerInfo &DCI,
26301                                     const X86Subtarget *Subtarget) {
26302   SDLoc DL(N);
26303   SDValue Chain = N->getOperand(0);
26304   SDValue Dest = N->getOperand(1);
26305   SDValue EFLAGS = N->getOperand(3);
26306   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26307
26308   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26309     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26310     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26311                        Flags);
26312   }
26313
26314   return SDValue();
26315 }
26316
26317 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26318                                                          SelectionDAG &DAG) {
26319   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26320   // optimize away operation when it's from a constant.
26321   //
26322   // The general transformation is:
26323   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26324   //       AND(VECTOR_CMP(x,y), constant2)
26325   //    constant2 = UNARYOP(constant)
26326
26327   // Early exit if this isn't a vector operation, the operand of the
26328   // unary operation isn't a bitwise AND, or if the sizes of the operations
26329   // aren't the same.
26330   EVT VT = N->getValueType(0);
26331   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26332       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26333       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26334     return SDValue();
26335
26336   // Now check that the other operand of the AND is a constant. We could
26337   // make the transformation for non-constant splats as well, but it's unclear
26338   // that would be a benefit as it would not eliminate any operations, just
26339   // perform one more step in scalar code before moving to the vector unit.
26340   if (BuildVectorSDNode *BV =
26341           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26342     // Bail out if the vector isn't a constant.
26343     if (!BV->isConstant())
26344       return SDValue();
26345
26346     // Everything checks out. Build up the new and improved node.
26347     SDLoc DL(N);
26348     EVT IntVT = BV->getValueType(0);
26349     // Create a new constant of the appropriate type for the transformed
26350     // DAG.
26351     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26352     // The AND node needs bitcasts to/from an integer vector type around it.
26353     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26354     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26355                                  N->getOperand(0)->getOperand(0), MaskConst);
26356     SDValue Res = DAG.getBitcast(VT, NewAnd);
26357     return Res;
26358   }
26359
26360   return SDValue();
26361 }
26362
26363 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26364                                         const X86Subtarget *Subtarget) {
26365   SDValue Op0 = N->getOperand(0);
26366   EVT VT = N->getValueType(0);
26367   EVT InVT = Op0.getValueType();
26368   EVT InSVT = InVT.getScalarType();
26369   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26370
26371   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26372   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26373   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26374     SDLoc dl(N);
26375     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26376                                  InVT.getVectorNumElements());
26377     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26378
26379     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26380       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26381
26382     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26383   }
26384
26385   return SDValue();
26386 }
26387
26388 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26389                                         const X86Subtarget *Subtarget) {
26390   // First try to optimize away the conversion entirely when it's
26391   // conditionally from a constant. Vectors only.
26392   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26393     return Res;
26394
26395   // Now move on to more general possibilities.
26396   SDValue Op0 = N->getOperand(0);
26397   EVT VT = N->getValueType(0);
26398   EVT InVT = Op0.getValueType();
26399   EVT InSVT = InVT.getScalarType();
26400
26401   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26402   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26403   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26404     SDLoc dl(N);
26405     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26406                                  InVT.getVectorNumElements());
26407     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26408     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26409   }
26410
26411   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26412   // a 32-bit target where SSE doesn't support i64->FP operations.
26413   if (Op0.getOpcode() == ISD::LOAD) {
26414     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26415     EVT LdVT = Ld->getValueType(0);
26416
26417     // This transformation is not supported if the result type is f16
26418     if (VT == MVT::f16)
26419       return SDValue();
26420
26421     if (!Ld->isVolatile() && !VT.isVector() &&
26422         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26423         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26424       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26425           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26426       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26427       return FILDChain;
26428     }
26429   }
26430   return SDValue();
26431 }
26432
26433 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26434 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26435                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26436   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26437   // the result is either zero or one (depending on the input carry bit).
26438   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26439   if (X86::isZeroNode(N->getOperand(0)) &&
26440       X86::isZeroNode(N->getOperand(1)) &&
26441       // We don't have a good way to replace an EFLAGS use, so only do this when
26442       // dead right now.
26443       SDValue(N, 1).use_empty()) {
26444     SDLoc DL(N);
26445     EVT VT = N->getValueType(0);
26446     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26447     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26448                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26449                                            DAG.getConstant(X86::COND_B, DL,
26450                                                            MVT::i8),
26451                                            N->getOperand(2)),
26452                                DAG.getConstant(1, DL, VT));
26453     return DCI.CombineTo(N, Res1, CarryOut);
26454   }
26455
26456   return SDValue();
26457 }
26458
26459 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26460 //      (add Y, (setne X, 0)) -> sbb -1, Y
26461 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26462 //      (sub (setne X, 0), Y) -> adc -1, Y
26463 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26464   SDLoc DL(N);
26465
26466   // Look through ZExts.
26467   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26468   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26469     return SDValue();
26470
26471   SDValue SetCC = Ext.getOperand(0);
26472   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26473     return SDValue();
26474
26475   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26476   if (CC != X86::COND_E && CC != X86::COND_NE)
26477     return SDValue();
26478
26479   SDValue Cmp = SetCC.getOperand(1);
26480   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26481       !X86::isZeroNode(Cmp.getOperand(1)) ||
26482       !Cmp.getOperand(0).getValueType().isInteger())
26483     return SDValue();
26484
26485   SDValue CmpOp0 = Cmp.getOperand(0);
26486   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26487                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26488
26489   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26490   if (CC == X86::COND_NE)
26491     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26492                        DL, OtherVal.getValueType(), OtherVal,
26493                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26494                        NewCmp);
26495   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26496                      DL, OtherVal.getValueType(), OtherVal,
26497                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26498 }
26499
26500 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26501 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26502                                  const X86Subtarget *Subtarget) {
26503   EVT VT = N->getValueType(0);
26504   SDValue Op0 = N->getOperand(0);
26505   SDValue Op1 = N->getOperand(1);
26506
26507   // Try to synthesize horizontal adds from adds of shuffles.
26508   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26509        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26510       isHorizontalBinOp(Op0, Op1, true))
26511     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26512
26513   return OptimizeConditionalInDecrement(N, DAG);
26514 }
26515
26516 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26517                                  const X86Subtarget *Subtarget) {
26518   SDValue Op0 = N->getOperand(0);
26519   SDValue Op1 = N->getOperand(1);
26520
26521   // X86 can't encode an immediate LHS of a sub. See if we can push the
26522   // negation into a preceding instruction.
26523   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26524     // If the RHS of the sub is a XOR with one use and a constant, invert the
26525     // immediate. Then add one to the LHS of the sub so we can turn
26526     // X-Y -> X+~Y+1, saving one register.
26527     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26528         isa<ConstantSDNode>(Op1.getOperand(1))) {
26529       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26530       EVT VT = Op0.getValueType();
26531       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26532                                    Op1.getOperand(0),
26533                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26534       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26535                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26536     }
26537   }
26538
26539   // Try to synthesize horizontal adds from adds of shuffles.
26540   EVT VT = N->getValueType(0);
26541   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26542        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26543       isHorizontalBinOp(Op0, Op1, true))
26544     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26545
26546   return OptimizeConditionalInDecrement(N, DAG);
26547 }
26548
26549 /// performVZEXTCombine - Performs build vector combines
26550 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26551                                    TargetLowering::DAGCombinerInfo &DCI,
26552                                    const X86Subtarget *Subtarget) {
26553   SDLoc DL(N);
26554   MVT VT = N->getSimpleValueType(0);
26555   SDValue Op = N->getOperand(0);
26556   MVT OpVT = Op.getSimpleValueType();
26557   MVT OpEltVT = OpVT.getVectorElementType();
26558   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26559
26560   // (vzext (bitcast (vzext (x)) -> (vzext x)
26561   SDValue V = Op;
26562   while (V.getOpcode() == ISD::BITCAST)
26563     V = V.getOperand(0);
26564
26565   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26566     MVT InnerVT = V.getSimpleValueType();
26567     MVT InnerEltVT = InnerVT.getVectorElementType();
26568
26569     // If the element sizes match exactly, we can just do one larger vzext. This
26570     // is always an exact type match as vzext operates on integer types.
26571     if (OpEltVT == InnerEltVT) {
26572       assert(OpVT == InnerVT && "Types must match for vzext!");
26573       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26574     }
26575
26576     // The only other way we can combine them is if only a single element of the
26577     // inner vzext is used in the input to the outer vzext.
26578     if (InnerEltVT.getSizeInBits() < InputBits)
26579       return SDValue();
26580
26581     // In this case, the inner vzext is completely dead because we're going to
26582     // only look at bits inside of the low element. Just do the outer vzext on
26583     // a bitcast of the input to the inner.
26584     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26585   }
26586
26587   // Check if we can bypass extracting and re-inserting an element of an input
26588   // vector. Essentially:
26589   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26590   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26591       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26592       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26593     SDValue ExtractedV = V.getOperand(0);
26594     SDValue OrigV = ExtractedV.getOperand(0);
26595     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26596       if (ExtractIdx->getZExtValue() == 0) {
26597         MVT OrigVT = OrigV.getSimpleValueType();
26598         // Extract a subvector if necessary...
26599         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26600           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26601           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26602                                     OrigVT.getVectorNumElements() / Ratio);
26603           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26604                               DAG.getIntPtrConstant(0, DL));
26605         }
26606         Op = DAG.getBitcast(OpVT, OrigV);
26607         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26608       }
26609   }
26610
26611   return SDValue();
26612 }
26613
26614 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26615                                              DAGCombinerInfo &DCI) const {
26616   SelectionDAG &DAG = DCI.DAG;
26617   switch (N->getOpcode()) {
26618   default: break;
26619   case ISD::EXTRACT_VECTOR_ELT:
26620     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26621   case ISD::VSELECT:
26622   case ISD::SELECT:
26623   case X86ISD::SHRUNKBLEND:
26624     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26625   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
26626   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26627   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26628   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26629   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26630   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26631   case ISD::SHL:
26632   case ISD::SRA:
26633   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26634   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26635   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26636   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26637   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26638   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26639   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26640   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26641   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26642   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26643   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26644   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26645   case X86ISD::FXOR:
26646   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26647   case X86ISD::FMIN:
26648   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26649   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26650   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26651   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26652   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26653   case ISD::ANY_EXTEND:
26654   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26655   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26656   case ISD::SIGN_EXTEND_INREG:
26657     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26658   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26659   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26660   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26661   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26662   case X86ISD::SHUFP:       // Handle all target specific shuffles
26663   case X86ISD::PALIGNR:
26664   case X86ISD::UNPCKH:
26665   case X86ISD::UNPCKL:
26666   case X86ISD::MOVHLPS:
26667   case X86ISD::MOVLHPS:
26668   case X86ISD::PSHUFB:
26669   case X86ISD::PSHUFD:
26670   case X86ISD::PSHUFHW:
26671   case X86ISD::PSHUFLW:
26672   case X86ISD::MOVSS:
26673   case X86ISD::MOVSD:
26674   case X86ISD::VPERMILPI:
26675   case X86ISD::VPERM2X128:
26676   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26677   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26678   case X86ISD::INSERTPS: {
26679     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26680       return PerformINSERTPSCombine(N, DAG, Subtarget);
26681     break;
26682   }
26683   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26684   }
26685
26686   return SDValue();
26687 }
26688
26689 /// isTypeDesirableForOp - Return true if the target has native support for
26690 /// the specified value type and it is 'desirable' to use the type for the
26691 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26692 /// instruction encodings are longer and some i16 instructions are slow.
26693 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26694   if (!isTypeLegal(VT))
26695     return false;
26696   if (VT != MVT::i16)
26697     return true;
26698
26699   switch (Opc) {
26700   default:
26701     return true;
26702   case ISD::LOAD:
26703   case ISD::SIGN_EXTEND:
26704   case ISD::ZERO_EXTEND:
26705   case ISD::ANY_EXTEND:
26706   case ISD::SHL:
26707   case ISD::SRL:
26708   case ISD::SUB:
26709   case ISD::ADD:
26710   case ISD::MUL:
26711   case ISD::AND:
26712   case ISD::OR:
26713   case ISD::XOR:
26714     return false;
26715   }
26716 }
26717
26718 /// IsDesirableToPromoteOp - This method query the target whether it is
26719 /// beneficial for dag combiner to promote the specified node. If true, it
26720 /// should return the desired promotion type by reference.
26721 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26722   EVT VT = Op.getValueType();
26723   if (VT != MVT::i16)
26724     return false;
26725
26726   bool Promote = false;
26727   bool Commute = false;
26728   switch (Op.getOpcode()) {
26729   default: break;
26730   case ISD::LOAD: {
26731     LoadSDNode *LD = cast<LoadSDNode>(Op);
26732     // If the non-extending load has a single use and it's not live out, then it
26733     // might be folded.
26734     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26735                                                      Op.hasOneUse()*/) {
26736       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26737              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26738         // The only case where we'd want to promote LOAD (rather then it being
26739         // promoted as an operand is when it's only use is liveout.
26740         if (UI->getOpcode() != ISD::CopyToReg)
26741           return false;
26742       }
26743     }
26744     Promote = true;
26745     break;
26746   }
26747   case ISD::SIGN_EXTEND:
26748   case ISD::ZERO_EXTEND:
26749   case ISD::ANY_EXTEND:
26750     Promote = true;
26751     break;
26752   case ISD::SHL:
26753   case ISD::SRL: {
26754     SDValue N0 = Op.getOperand(0);
26755     // Look out for (store (shl (load), x)).
26756     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26757       return false;
26758     Promote = true;
26759     break;
26760   }
26761   case ISD::ADD:
26762   case ISD::MUL:
26763   case ISD::AND:
26764   case ISD::OR:
26765   case ISD::XOR:
26766     Commute = true;
26767     // fallthrough
26768   case ISD::SUB: {
26769     SDValue N0 = Op.getOperand(0);
26770     SDValue N1 = Op.getOperand(1);
26771     if (!Commute && MayFoldLoad(N1))
26772       return false;
26773     // Avoid disabling potential load folding opportunities.
26774     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26775       return false;
26776     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26777       return false;
26778     Promote = true;
26779   }
26780   }
26781
26782   PVT = MVT::i32;
26783   return Promote;
26784 }
26785
26786 //===----------------------------------------------------------------------===//
26787 //                           X86 Inline Assembly Support
26788 //===----------------------------------------------------------------------===//
26789
26790 // Helper to match a string separated by whitespace.
26791 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26792   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26793
26794   for (StringRef Piece : Pieces) {
26795     if (!S.startswith(Piece)) // Check if the piece matches.
26796       return false;
26797
26798     S = S.substr(Piece.size());
26799     StringRef::size_type Pos = S.find_first_not_of(" \t");
26800     if (Pos == 0) // We matched a prefix.
26801       return false;
26802
26803     S = S.substr(Pos);
26804   }
26805
26806   return S.empty();
26807 }
26808
26809 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26810
26811   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26812     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26813         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26814         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26815
26816       if (AsmPieces.size() == 3)
26817         return true;
26818       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26819         return true;
26820     }
26821   }
26822   return false;
26823 }
26824
26825 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26826   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26827
26828   std::string AsmStr = IA->getAsmString();
26829
26830   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26831   if (!Ty || Ty->getBitWidth() % 16 != 0)
26832     return false;
26833
26834   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26835   SmallVector<StringRef, 4> AsmPieces;
26836   SplitString(AsmStr, AsmPieces, ";\n");
26837
26838   switch (AsmPieces.size()) {
26839   default: return false;
26840   case 1:
26841     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26842     // we will turn this bswap into something that will be lowered to logical
26843     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26844     // lower so don't worry about this.
26845     // bswap $0
26846     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26847         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26848         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26849         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26850         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26851         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26852       // No need to check constraints, nothing other than the equivalent of
26853       // "=r,0" would be valid here.
26854       return IntrinsicLowering::LowerToByteSwap(CI);
26855     }
26856
26857     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26858     if (CI->getType()->isIntegerTy(16) &&
26859         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26860         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26861          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26862       AsmPieces.clear();
26863       StringRef ConstraintsStr = IA->getConstraintString();
26864       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26865       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26866       if (clobbersFlagRegisters(AsmPieces))
26867         return IntrinsicLowering::LowerToByteSwap(CI);
26868     }
26869     break;
26870   case 3:
26871     if (CI->getType()->isIntegerTy(32) &&
26872         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26873         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26874         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26875         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26876       AsmPieces.clear();
26877       StringRef ConstraintsStr = IA->getConstraintString();
26878       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26879       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26880       if (clobbersFlagRegisters(AsmPieces))
26881         return IntrinsicLowering::LowerToByteSwap(CI);
26882     }
26883
26884     if (CI->getType()->isIntegerTy(64)) {
26885       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26886       if (Constraints.size() >= 2 &&
26887           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26888           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26889         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26890         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26891             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26892             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26893           return IntrinsicLowering::LowerToByteSwap(CI);
26894       }
26895     }
26896     break;
26897   }
26898   return false;
26899 }
26900
26901 /// getConstraintType - Given a constraint letter, return the type of
26902 /// constraint it is for this target.
26903 X86TargetLowering::ConstraintType
26904 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26905   if (Constraint.size() == 1) {
26906     switch (Constraint[0]) {
26907     case 'R':
26908     case 'q':
26909     case 'Q':
26910     case 'f':
26911     case 't':
26912     case 'u':
26913     case 'y':
26914     case 'x':
26915     case 'Y':
26916     case 'l':
26917       return C_RegisterClass;
26918     case 'a':
26919     case 'b':
26920     case 'c':
26921     case 'd':
26922     case 'S':
26923     case 'D':
26924     case 'A':
26925       return C_Register;
26926     case 'I':
26927     case 'J':
26928     case 'K':
26929     case 'L':
26930     case 'M':
26931     case 'N':
26932     case 'G':
26933     case 'C':
26934     case 'e':
26935     case 'Z':
26936       return C_Other;
26937     default:
26938       break;
26939     }
26940   }
26941   return TargetLowering::getConstraintType(Constraint);
26942 }
26943
26944 /// Examine constraint type and operand type and determine a weight value.
26945 /// This object must already have been set up with the operand type
26946 /// and the current alternative constraint selected.
26947 TargetLowering::ConstraintWeight
26948   X86TargetLowering::getSingleConstraintMatchWeight(
26949     AsmOperandInfo &info, const char *constraint) const {
26950   ConstraintWeight weight = CW_Invalid;
26951   Value *CallOperandVal = info.CallOperandVal;
26952     // If we don't have a value, we can't do a match,
26953     // but allow it at the lowest weight.
26954   if (!CallOperandVal)
26955     return CW_Default;
26956   Type *type = CallOperandVal->getType();
26957   // Look at the constraint type.
26958   switch (*constraint) {
26959   default:
26960     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26961   case 'R':
26962   case 'q':
26963   case 'Q':
26964   case 'a':
26965   case 'b':
26966   case 'c':
26967   case 'd':
26968   case 'S':
26969   case 'D':
26970   case 'A':
26971     if (CallOperandVal->getType()->isIntegerTy())
26972       weight = CW_SpecificReg;
26973     break;
26974   case 'f':
26975   case 't':
26976   case 'u':
26977     if (type->isFloatingPointTy())
26978       weight = CW_SpecificReg;
26979     break;
26980   case 'y':
26981     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26982       weight = CW_SpecificReg;
26983     break;
26984   case 'x':
26985   case 'Y':
26986     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26987         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26988       weight = CW_Register;
26989     break;
26990   case 'I':
26991     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
26992       if (C->getZExtValue() <= 31)
26993         weight = CW_Constant;
26994     }
26995     break;
26996   case 'J':
26997     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26998       if (C->getZExtValue() <= 63)
26999         weight = CW_Constant;
27000     }
27001     break;
27002   case 'K':
27003     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27004       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27005         weight = CW_Constant;
27006     }
27007     break;
27008   case 'L':
27009     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27010       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27011         weight = CW_Constant;
27012     }
27013     break;
27014   case 'M':
27015     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27016       if (C->getZExtValue() <= 3)
27017         weight = CW_Constant;
27018     }
27019     break;
27020   case 'N':
27021     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27022       if (C->getZExtValue() <= 0xff)
27023         weight = CW_Constant;
27024     }
27025     break;
27026   case 'G':
27027   case 'C':
27028     if (isa<ConstantFP>(CallOperandVal)) {
27029       weight = CW_Constant;
27030     }
27031     break;
27032   case 'e':
27033     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27034       if ((C->getSExtValue() >= -0x80000000LL) &&
27035           (C->getSExtValue() <= 0x7fffffffLL))
27036         weight = CW_Constant;
27037     }
27038     break;
27039   case 'Z':
27040     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27041       if (C->getZExtValue() <= 0xffffffff)
27042         weight = CW_Constant;
27043     }
27044     break;
27045   }
27046   return weight;
27047 }
27048
27049 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27050 /// with another that has more specific requirements based on the type of the
27051 /// corresponding operand.
27052 const char *X86TargetLowering::
27053 LowerXConstraint(EVT ConstraintVT) const {
27054   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27055   // 'f' like normal targets.
27056   if (ConstraintVT.isFloatingPoint()) {
27057     if (Subtarget->hasSSE2())
27058       return "Y";
27059     if (Subtarget->hasSSE1())
27060       return "x";
27061   }
27062
27063   return TargetLowering::LowerXConstraint(ConstraintVT);
27064 }
27065
27066 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27067 /// vector.  If it is invalid, don't add anything to Ops.
27068 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27069                                                      std::string &Constraint,
27070                                                      std::vector<SDValue>&Ops,
27071                                                      SelectionDAG &DAG) const {
27072   SDValue Result;
27073
27074   // Only support length 1 constraints for now.
27075   if (Constraint.length() > 1) return;
27076
27077   char ConstraintLetter = Constraint[0];
27078   switch (ConstraintLetter) {
27079   default: break;
27080   case 'I':
27081     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27082       if (C->getZExtValue() <= 31) {
27083         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27084                                        Op.getValueType());
27085         break;
27086       }
27087     }
27088     return;
27089   case 'J':
27090     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27091       if (C->getZExtValue() <= 63) {
27092         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27093                                        Op.getValueType());
27094         break;
27095       }
27096     }
27097     return;
27098   case 'K':
27099     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27100       if (isInt<8>(C->getSExtValue())) {
27101         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27102                                        Op.getValueType());
27103         break;
27104       }
27105     }
27106     return;
27107   case 'L':
27108     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27109       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27110           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27111         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27112                                        Op.getValueType());
27113         break;
27114       }
27115     }
27116     return;
27117   case 'M':
27118     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27119       if (C->getZExtValue() <= 3) {
27120         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27121                                        Op.getValueType());
27122         break;
27123       }
27124     }
27125     return;
27126   case 'N':
27127     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27128       if (C->getZExtValue() <= 255) {
27129         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27130                                        Op.getValueType());
27131         break;
27132       }
27133     }
27134     return;
27135   case 'O':
27136     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27137       if (C->getZExtValue() <= 127) {
27138         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27139                                        Op.getValueType());
27140         break;
27141       }
27142     }
27143     return;
27144   case 'e': {
27145     // 32-bit signed value
27146     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27147       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27148                                            C->getSExtValue())) {
27149         // Widen to 64 bits here to get it sign extended.
27150         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27151         break;
27152       }
27153     // FIXME gcc accepts some relocatable values here too, but only in certain
27154     // memory models; it's complicated.
27155     }
27156     return;
27157   }
27158   case 'Z': {
27159     // 32-bit unsigned value
27160     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27161       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27162                                            C->getZExtValue())) {
27163         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27164                                        Op.getValueType());
27165         break;
27166       }
27167     }
27168     // FIXME gcc accepts some relocatable values here too, but only in certain
27169     // memory models; it's complicated.
27170     return;
27171   }
27172   case 'i': {
27173     // Literal immediates are always ok.
27174     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27175       // Widen to 64 bits here to get it sign extended.
27176       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27177       break;
27178     }
27179
27180     // In any sort of PIC mode addresses need to be computed at runtime by
27181     // adding in a register or some sort of table lookup.  These can't
27182     // be used as immediates.
27183     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27184       return;
27185
27186     // If we are in non-pic codegen mode, we allow the address of a global (with
27187     // an optional displacement) to be used with 'i'.
27188     GlobalAddressSDNode *GA = nullptr;
27189     int64_t Offset = 0;
27190
27191     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27192     while (1) {
27193       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27194         Offset += GA->getOffset();
27195         break;
27196       } else if (Op.getOpcode() == ISD::ADD) {
27197         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27198           Offset += C->getZExtValue();
27199           Op = Op.getOperand(0);
27200           continue;
27201         }
27202       } else if (Op.getOpcode() == ISD::SUB) {
27203         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27204           Offset += -C->getZExtValue();
27205           Op = Op.getOperand(0);
27206           continue;
27207         }
27208       }
27209
27210       // Otherwise, this isn't something we can handle, reject it.
27211       return;
27212     }
27213
27214     const GlobalValue *GV = GA->getGlobal();
27215     // If we require an extra load to get this address, as in PIC mode, we
27216     // can't accept it.
27217     if (isGlobalStubReference(
27218             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27219       return;
27220
27221     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27222                                         GA->getValueType(0), Offset);
27223     break;
27224   }
27225   }
27226
27227   if (Result.getNode()) {
27228     Ops.push_back(Result);
27229     return;
27230   }
27231   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27232 }
27233
27234 std::pair<unsigned, const TargetRegisterClass *>
27235 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27236                                                 StringRef Constraint,
27237                                                 MVT VT) const {
27238   // First, see if this is a constraint that directly corresponds to an LLVM
27239   // register class.
27240   if (Constraint.size() == 1) {
27241     // GCC Constraint Letters
27242     switch (Constraint[0]) {
27243     default: break;
27244       // TODO: Slight differences here in allocation order and leaving
27245       // RIP in the class. Do they matter any more here than they do
27246       // in the normal allocation?
27247     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27248       if (Subtarget->is64Bit()) {
27249         if (VT == MVT::i32 || VT == MVT::f32)
27250           return std::make_pair(0U, &X86::GR32RegClass);
27251         if (VT == MVT::i16)
27252           return std::make_pair(0U, &X86::GR16RegClass);
27253         if (VT == MVT::i8 || VT == MVT::i1)
27254           return std::make_pair(0U, &X86::GR8RegClass);
27255         if (VT == MVT::i64 || VT == MVT::f64)
27256           return std::make_pair(0U, &X86::GR64RegClass);
27257         break;
27258       }
27259       // 32-bit fallthrough
27260     case 'Q':   // Q_REGS
27261       if (VT == MVT::i32 || VT == MVT::f32)
27262         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27263       if (VT == MVT::i16)
27264         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27265       if (VT == MVT::i8 || VT == MVT::i1)
27266         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27267       if (VT == MVT::i64)
27268         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27269       break;
27270     case 'r':   // GENERAL_REGS
27271     case 'l':   // INDEX_REGS
27272       if (VT == MVT::i8 || VT == MVT::i1)
27273         return std::make_pair(0U, &X86::GR8RegClass);
27274       if (VT == MVT::i16)
27275         return std::make_pair(0U, &X86::GR16RegClass);
27276       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27277         return std::make_pair(0U, &X86::GR32RegClass);
27278       return std::make_pair(0U, &X86::GR64RegClass);
27279     case 'R':   // LEGACY_REGS
27280       if (VT == MVT::i8 || VT == MVT::i1)
27281         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27282       if (VT == MVT::i16)
27283         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27284       if (VT == MVT::i32 || !Subtarget->is64Bit())
27285         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27286       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27287     case 'f':  // FP Stack registers.
27288       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27289       // value to the correct fpstack register class.
27290       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27291         return std::make_pair(0U, &X86::RFP32RegClass);
27292       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27293         return std::make_pair(0U, &X86::RFP64RegClass);
27294       return std::make_pair(0U, &X86::RFP80RegClass);
27295     case 'y':   // MMX_REGS if MMX allowed.
27296       if (!Subtarget->hasMMX()) break;
27297       return std::make_pair(0U, &X86::VR64RegClass);
27298     case 'Y':   // SSE_REGS if SSE2 allowed
27299       if (!Subtarget->hasSSE2()) break;
27300       // FALL THROUGH.
27301     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27302       if (!Subtarget->hasSSE1()) break;
27303
27304       switch (VT.SimpleTy) {
27305       default: break;
27306       // Scalar SSE types.
27307       case MVT::f32:
27308       case MVT::i32:
27309         return std::make_pair(0U, &X86::FR32RegClass);
27310       case MVT::f64:
27311       case MVT::i64:
27312         return std::make_pair(0U, &X86::FR64RegClass);
27313       // Vector types.
27314       case MVT::v16i8:
27315       case MVT::v8i16:
27316       case MVT::v4i32:
27317       case MVT::v2i64:
27318       case MVT::v4f32:
27319       case MVT::v2f64:
27320         return std::make_pair(0U, &X86::VR128RegClass);
27321       // AVX types.
27322       case MVT::v32i8:
27323       case MVT::v16i16:
27324       case MVT::v8i32:
27325       case MVT::v4i64:
27326       case MVT::v8f32:
27327       case MVT::v4f64:
27328         return std::make_pair(0U, &X86::VR256RegClass);
27329       case MVT::v8f64:
27330       case MVT::v16f32:
27331       case MVT::v16i32:
27332       case MVT::v8i64:
27333         return std::make_pair(0U, &X86::VR512RegClass);
27334       }
27335       break;
27336     }
27337   }
27338
27339   // Use the default implementation in TargetLowering to convert the register
27340   // constraint into a member of a register class.
27341   std::pair<unsigned, const TargetRegisterClass*> Res;
27342   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27343
27344   // Not found as a standard register?
27345   if (!Res.second) {
27346     // Map st(0) -> st(7) -> ST0
27347     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27348         tolower(Constraint[1]) == 's' &&
27349         tolower(Constraint[2]) == 't' &&
27350         Constraint[3] == '(' &&
27351         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27352         Constraint[5] == ')' &&
27353         Constraint[6] == '}') {
27354
27355       Res.first = X86::FP0+Constraint[4]-'0';
27356       Res.second = &X86::RFP80RegClass;
27357       return Res;
27358     }
27359
27360     // GCC allows "st(0)" to be called just plain "st".
27361     if (StringRef("{st}").equals_lower(Constraint)) {
27362       Res.first = X86::FP0;
27363       Res.second = &X86::RFP80RegClass;
27364       return Res;
27365     }
27366
27367     // flags -> EFLAGS
27368     if (StringRef("{flags}").equals_lower(Constraint)) {
27369       Res.first = X86::EFLAGS;
27370       Res.second = &X86::CCRRegClass;
27371       return Res;
27372     }
27373
27374     // 'A' means EAX + EDX.
27375     if (Constraint == "A") {
27376       Res.first = X86::EAX;
27377       Res.second = &X86::GR32_ADRegClass;
27378       return Res;
27379     }
27380     return Res;
27381   }
27382
27383   // Otherwise, check to see if this is a register class of the wrong value
27384   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27385   // turn into {ax},{dx}.
27386   // MVT::Other is used to specify clobber names.
27387   if (Res.second->hasType(VT) || VT == MVT::Other)
27388     return Res;   // Correct type already, nothing to do.
27389
27390   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27391   // return "eax". This should even work for things like getting 64bit integer
27392   // registers when given an f64 type.
27393   const TargetRegisterClass *Class = Res.second;
27394   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27395       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27396     unsigned Size = VT.getSizeInBits();
27397     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27398                                   : Size == 16 ? MVT::i16
27399                                   : Size == 32 ? MVT::i32
27400                                   : Size == 64 ? MVT::i64
27401                                   : MVT::Other;
27402     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27403     if (DestReg > 0) {
27404       Res.first = DestReg;
27405       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27406                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27407                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27408                  : &X86::GR64RegClass;
27409       assert(Res.second->contains(Res.first) && "Register in register class");
27410     } else {
27411       // No register found/type mismatch.
27412       Res.first = 0;
27413       Res.second = nullptr;
27414     }
27415   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27416              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27417              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27418              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27419              Class == &X86::VR512RegClass) {
27420     // Handle references to XMM physical registers that got mapped into the
27421     // wrong class.  This can happen with constraints like {xmm0} where the
27422     // target independent register mapper will just pick the first match it can
27423     // find, ignoring the required type.
27424
27425     if (VT == MVT::f32 || VT == MVT::i32)
27426       Res.second = &X86::FR32RegClass;
27427     else if (VT == MVT::f64 || VT == MVT::i64)
27428       Res.second = &X86::FR64RegClass;
27429     else if (X86::VR128RegClass.hasType(VT))
27430       Res.second = &X86::VR128RegClass;
27431     else if (X86::VR256RegClass.hasType(VT))
27432       Res.second = &X86::VR256RegClass;
27433     else if (X86::VR512RegClass.hasType(VT))
27434       Res.second = &X86::VR512RegClass;
27435     else {
27436       // Type mismatch and not a clobber: Return an error;
27437       Res.first = 0;
27438       Res.second = nullptr;
27439     }
27440   }
27441
27442   return Res;
27443 }
27444
27445 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27446                                             const AddrMode &AM, Type *Ty,
27447                                             unsigned AS) const {
27448   // Scaling factors are not free at all.
27449   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27450   // will take 2 allocations in the out of order engine instead of 1
27451   // for plain addressing mode, i.e. inst (reg1).
27452   // E.g.,
27453   // vaddps (%rsi,%drx), %ymm0, %ymm1
27454   // Requires two allocations (one for the load, one for the computation)
27455   // whereas:
27456   // vaddps (%rsi), %ymm0, %ymm1
27457   // Requires just 1 allocation, i.e., freeing allocations for other operations
27458   // and having less micro operations to execute.
27459   //
27460   // For some X86 architectures, this is even worse because for instance for
27461   // stores, the complex addressing mode forces the instruction to use the
27462   // "load" ports instead of the dedicated "store" port.
27463   // E.g., on Haswell:
27464   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27465   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27466   if (isLegalAddressingMode(DL, AM, Ty, AS))
27467     // Scale represents reg2 * scale, thus account for 1
27468     // as soon as we use a second register.
27469     return AM.Scale != 0;
27470   return -1;
27471 }
27472
27473 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27474   // Integer division on x86 is expensive. However, when aggressively optimizing
27475   // for code size, we prefer to use a div instruction, as it is usually smaller
27476   // than the alternative sequence.
27477   // The exception to this is vector division. Since x86 doesn't have vector
27478   // integer division, leaving the division as-is is a loss even in terms of
27479   // size, because it will have to be scalarized, while the alternative code
27480   // sequence can be performed in vector form.
27481   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27482                                    Attribute::MinSize);
27483   return OptSize && !VT.isVector();
27484 }
27485
27486 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27487        TargetLowering::ArgListTy& Args) const {
27488   // The MCU psABI requires some arguments to be passed in-register.
27489   // For regular calls, the inreg arguments are marked by the front-end.
27490   // However, for compiler generated library calls, we have to patch this
27491   // up here.
27492   if (!Subtarget->isTargetMCU() || !Args.size())
27493     return;
27494
27495   unsigned FreeRegs = 3;
27496   for (auto &Arg : Args) {
27497     // For library functions, we do not expect any fancy types.
27498     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27499     unsigned SizeInRegs = (Size + 31) / 32;
27500     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27501       continue;
27502
27503     Arg.isInReg = true;
27504     FreeRegs -= SizeInRegs;
27505     if (!FreeRegs)
27506       break;
27507   }
27508 }