lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCInstrInfo.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/MC/MCSubtargetInfo.h"
  24 #include "llvm/MC/MCSymbol.h"
  25 #include "llvm/Support/raw_ostream.h"
  26
  27 using namespace llvm;
  28
  29 namespace {
  30 class X86MCCodeEmitter : public MCCodeEmitter {
  31   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  32   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  33   const MCInstrInfo &MCII;
  34   const MCSubtargetInfo &STI;
  35   MCContext &Ctx;
  36 public:
  37   X86MCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  38                    MCContext &ctx)
  39     : MCII(mcii), STI(sti), Ctx(ctx) {
  40   }
  41
  42   ~X86MCCodeEmitter() {}
  43
  44   bool is64BitMode() const {
  45     // FIXME: Can tablegen auto-generate this?
  46     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  47   }
  48
  49   static unsigned GetX86RegNum(const MCOperand &MO) {
  50     return X86_MC::getX86RegNum(MO.getReg());
  51   }
  52
  53   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  54   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  55   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  56   // in 1's complement form, example:
  57   //
  58   //  ModRM field => XMM9 => 1
  59   //  VEX.VVVV    => XMM9 => ~9
  60   //
  61   // See table 4-35 of Intel AVX Programming Reference for details.
  62   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  63                                               unsigned OpNum) {
  64     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  65     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  66     if (X86II::isX86_64ExtendedReg(SrcReg))
  67       SrcRegNum |= 8;
  68
  69     // The registers represented through VEX_VVVV should
  70     // be encoded in 1's complement form.
  71     return (~SrcRegNum) & 0xf;
  72   }
  73
  74   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  75     OS << (char)C;
  76     ++CurByte;
  77   }
  78
  79   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  80                     raw_ostream &OS) const {
  81     // Output the constant in little endian byte order.
  82     for (unsigned i = 0; i != Size; ++i) {
  83       EmitByte(Val & 255, CurByte, OS);
  84       Val >>= 8;
  85     }
  86   }
  87
  88   void EmitImmediate(const MCOperand &Disp, SMLoc Loc,
  89                      unsigned ImmSize, MCFixupKind FixupKind,
  90                      unsigned &CurByte, raw_ostream &OS,
  91                      SmallVectorImpl<MCFixup> &Fixups,
  92                      int ImmOffset = 0) const;
  93
  94   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  95                                         unsigned RM) {
  96     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  97     return RM | (RegOpcode << 3) | (Mod << 6);
  98   }
  99
 100   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 101                         unsigned &CurByte, raw_ostream &OS) const {
 102     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 103   }
 104
 105   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 106                    unsigned &CurByte, raw_ostream &OS) const {
 107     // SIB byte is in the same format as the ModRMByte.
 108     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 109   }
 110
 111
 112   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 113                         unsigned RegOpcodeField,
 114                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 115                         SmallVectorImpl<MCFixup> &Fixups) const;
 116
 117   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 118                          SmallVectorImpl<MCFixup> &Fixups) const;
 119
 120   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 121                            const MCInst &MI, const MCInstrDesc &Desc,
 122                            raw_ostream &OS) const;
 123
 124   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 125                                  int MemOperand, const MCInst &MI,
 126                                  raw_ostream &OS) const;
 127
 128   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 129                         const MCInst &MI, const MCInstrDesc &Desc,
 130                         raw_ostream &OS) const;
 131 };
 132
 133 } // end anonymous namespace
 134
 135
 136 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 137                                             const MCSubtargetInfo &STI,
 138                                             MCContext &Ctx) {
 139   return new X86MCCodeEmitter(MCII, STI, Ctx);
 140 }
 141
 142 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 143 /// sign-extended field.
 144 static bool isDisp8(int Value) {
 145   return Value == (signed char)Value;
 146 }
 147
 148 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 149 /// in an instruction with the specified TSFlags.
 150 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 151   unsigned Size = X86II::getSizeOfImm(TSFlags);
 152   bool isPCRel = X86II::isImmPCRel(TSFlags);
 153
 154   return MCFixup::getKindForSize(Size, isPCRel);
 155 }
 156
 157 /// Is32BitMemOperand - Return true if the specified instruction with a memory
 158 /// operand should emit the 0x67 prefix byte in 64-bit mode due to a 32-bit
 159 /// memory operand.  Op specifies the operand # of the memoperand.
 160 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 161   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 162   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 163
 164   if ((BaseReg.getReg() != 0 &&
 165        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 166       (IndexReg.getReg() != 0 &&
 167        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 168     return true;
 169   return false;
 170 }
 171
 172 /// StartsWithGlobalOffsetTable - Check if this expression starts with
 173 ///  _GLOBAL_OFFSET_TABLE_ and if it is of the form
 174 ///  _GLOBAL_OFFSET_TABLE_-symbol. This is needed to support PIC on ELF
 175 /// i386 as _GLOBAL_OFFSET_TABLE_ is magical. We check only simple case that
 176 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 177 /// of a binary expression.
 178 enum GlobalOffsetTableExprKind {
 179   GOT_None,
 180   GOT_Normal,
 181   GOT_SymDiff
 182 };
 183 static GlobalOffsetTableExprKind
 184 StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 185   const MCExpr *RHS = 0;
 186   if (Expr->getKind() == MCExpr::Binary) {
 187     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 188     Expr = BE->getLHS();
 189     RHS = BE->getRHS();
 190   }
 191
 192   if (Expr->getKind() != MCExpr::SymbolRef)
 193     return GOT_None;
 194
 195   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 196   const MCSymbol &S = Ref->getSymbol();
 197   if (S.getName() != "_GLOBAL_OFFSET_TABLE_")
 198     return GOT_None;
 199   if (RHS && RHS->getKind() == MCExpr::SymbolRef)
 200     return GOT_SymDiff;
 201   return GOT_Normal;
 202 }
 203
 204 void X86MCCodeEmitter::
 205 EmitImmediate(const MCOperand &DispOp, SMLoc Loc, unsigned Size,
 206               MCFixupKind FixupKind, unsigned &CurByte, raw_ostream &OS,
 207               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 208   const MCExpr *Expr = NULL;
 209   if (DispOp.isImm()) {
 210     // If this is a simple integer displacement that doesn't require a
 211     // relocation, emit it now.
 212     if (FixupKind != FK_PCRel_1 &&
 213         FixupKind != FK_PCRel_2 &&
 214         FixupKind != FK_PCRel_4) {
 215       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 216       return;
 217     }
 218     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 219   } else {
 220     Expr = DispOp.getExpr();
 221   }
 222
 223   // If we have an immoffset, add it to the expression.
 224   if ((FixupKind == FK_Data_4 ||
 225        FixupKind == MCFixupKind(X86::reloc_signed_4byte))) {
 226     GlobalOffsetTableExprKind Kind = StartsWithGlobalOffsetTable(Expr);
 227     if (Kind != GOT_None) {
 228       assert(ImmOffset == 0);
 229
 230       FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 231       if (Kind == GOT_Normal)
 232         ImmOffset = CurByte;
 233     }
 234   }
 235
 236   // If the fixup is pc-relative, we need to bias the value to be relative to
 237   // the start of the field, not the end of the field.
 238   if (FixupKind == FK_PCRel_4 ||
 239       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 240       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 241     ImmOffset -= 4;
 242   if (FixupKind == FK_PCRel_2)
 243     ImmOffset -= 2;
 244   if (FixupKind == FK_PCRel_1)
 245     ImmOffset -= 1;
 246
 247   if (ImmOffset)
 248     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 249                                    Ctx);
 250
 251   // Emit a symbolic constant as a fixup and 4 zeros.
 252   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind, Loc));
 253   EmitConstant(0, Size, CurByte, OS);
 254 }
 255
 256 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 257                                         unsigned RegOpcodeField,
 258                                         uint64_t TSFlags, unsigned &CurByte,
 259                                         raw_ostream &OS,
 260                                         SmallVectorImpl<MCFixup> &Fixups) const{
 261   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 262   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 263   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 264   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 265   unsigned BaseReg = Base.getReg();
 266
 267   // Handle %rip relative addressing.
 268   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 269     assert(is64BitMode() && "Rip-relative addressing requires 64-bit mode");
 270     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 271     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 272
 273     unsigned FixupKind = X86::reloc_riprel_4byte;
 274
 275     // movq loads are handled with a special relocation form which allows the
 276     // linker to eliminate some loads for GOT references which end up in the
 277     // same linkage unit.
 278     if (MI.getOpcode() == X86::MOV64rm)
 279       FixupKind = X86::reloc_riprel_4byte_movq_load;
 280
 281     // rip-relative addressing is actually relative to the *next* instruction.
 282     // Since an immediate can follow the mod/rm byte for an instruction, this
 283     // means that we need to bias the immediate field of the instruction with
 284     // the size of the immediate field.  If we have this case, add it into the
 285     // expression to emit.
 286     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 287
 288     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(FixupKind),
 289                   CurByte, OS, Fixups, -ImmSize);
 290     return;
 291   }
 292
 293   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 294
 295   // Determine whether a SIB byte is needed.
 296   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 297   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 298   // 2-7) and absolute references.
 299
 300   if (// The SIB byte must be used if there is an index register.
 301       IndexReg.getReg() == 0 &&
 302       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 303       // encode to an R/M value of 4, which indicates that a SIB byte is
 304       // present.
 305       BaseRegNo != N86::ESP &&
 306       // If there is no base register and we're in 64-bit mode, we need a SIB
 307       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 308       (!is64BitMode() || BaseReg != 0)) {
 309
 310     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 311       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 312       EmitImmediate(Disp, MI.getLoc(), 4, FK_Data_4, CurByte, OS, Fixups);
 313       return;
 314     }
 315
 316     // If the base is not EBP/ESP and there is no displacement, use simple
 317     // indirect register encoding, this handles addresses like [EAX].  The
 318     // encoding for [EBP] with no displacement means [disp32] so we handle it
 319     // by emitting a displacement of 0 below.
 320     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 321       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 322       return;
 323     }
 324
 325     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 326     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 327       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 328       EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 329       return;
 330     }
 331
 332     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 333     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 334     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 335                   Fixups);
 336     return;
 337   }
 338
 339   // We need a SIB byte, so start by outputting the ModR/M byte first
 340   assert(IndexReg.getReg() != X86::ESP &&
 341          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 342
 343   bool ForceDisp32 = false;
 344   bool ForceDisp8  = false;
 345   if (BaseReg == 0) {
 346     // If there is no base register, we emit the special case SIB byte with
 347     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 348     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 349     ForceDisp32 = true;
 350   } else if (!Disp.isImm()) {
 351     // Emit the normal disp32 encoding.
 352     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 353     ForceDisp32 = true;
 354   } else if (Disp.getImm() == 0 &&
 355              // Base reg can't be anything that ends up with '5' as the base
 356              // reg, it is the magic [*] nomenclature that indicates no base.
 357              BaseRegNo != N86::EBP) {
 358     // Emit no displacement ModR/M byte
 359     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 360   } else if (isDisp8(Disp.getImm())) {
 361     // Emit the disp8 encoding.
 362     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 363     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 364   } else {
 365     // Emit the normal disp32 encoding.
 366     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 367   }
 368
 369   // Calculate what the SS field value should be...
 370   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 371   unsigned SS = SSTable[Scale.getImm()];
 372
 373   if (BaseReg == 0) {
 374     // Handle the SIB byte for the case where there is no base, see Intel
 375     // Manual 2A, table 2-7. The displacement has already been output.
 376     unsigned IndexRegNo;
 377     if (IndexReg.getReg())
 378       IndexRegNo = GetX86RegNum(IndexReg);
 379     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 380       IndexRegNo = 4;
 381     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 382   } else {
 383     unsigned IndexRegNo;
 384     if (IndexReg.getReg())
 385       IndexRegNo = GetX86RegNum(IndexReg);
 386     else
 387       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 388     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 389   }
 390
 391   // Do we need to output a displacement?
 392   if (ForceDisp8)
 393     EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 394   else if (ForceDisp32 || Disp.getImm() != 0)
 395     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte),
 396                   CurByte, OS, Fixups);
 397 }
 398
 399 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 400 /// called VEX.
 401 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 402                                            int MemOperand, const MCInst &MI,
 403                                            const MCInstrDesc &Desc,
 404                                            raw_ostream &OS) const {
 405   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 406   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 407
 408   // VEX_R: opcode externsion equivalent to REX.R in
 409   // 1's complement (inverted) form
 410   //
 411   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 412   //  0: Same as REX_R=1 (64 bit mode only)
 413   //
 414   unsigned char VEX_R = 0x1;
 415
 416   // VEX_X: equivalent to REX.X, only used when a
 417   // register is used for index in SIB Byte.
 418   //
 419   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 420   //  0: Same as REX.X=1 (64-bit mode only)
 421   unsigned char VEX_X = 0x1;
 422
 423   // VEX_B:
 424   //
 425   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 426   //  0: Same as REX_B=1 (64 bit mode only)
 427   //
 428   unsigned char VEX_B = 0x1;
 429
 430   // VEX_W: opcode specific (use like REX.W, or used for
 431   // opcode extension, or ignored, depending on the opcode byte)
 432   unsigned char VEX_W = 0;
 433
 434   // XOP: Use XOP prefix byte 0x8f instead of VEX.
 435   unsigned char XOP = 0;
 436
 437   // VEX_5M (VEX m-mmmmm field):
 438   //
 439   //  0b00000: Reserved for future use
 440   //  0b00001: implied 0F leading opcode
 441   //  0b00010: implied 0F 38 leading opcode bytes
 442   //  0b00011: implied 0F 3A leading opcode bytes
 443   //  0b00100-0b11111: Reserved for future use
 444   //  0b01000: XOP map select - 08h instructions with imm byte
 445   //  0b10001: XOP map select - 09h instructions with no imm byte
 446   unsigned char VEX_5M = 0x1;
 447
 448   // VEX_4V (VEX vvvv field): a register specifier
 449   // (in 1's complement form) or 1111 if unused.
 450   unsigned char VEX_4V = 0xf;
 451
 452   // VEX_L (Vector Length):
 453   //
 454   //  0: scalar or 128-bit vector
 455   //  1: 256-bit vector
 456   //
 457   unsigned char VEX_L = 0;
 458
 459   // VEX_PP: opcode extension providing equivalent
 460   // functionality of a SIMD prefix
 461   //
 462   //  0b00: None
 463   //  0b01: 66
 464   //  0b10: F3
 465   //  0b11: F2
 466   //
 467   unsigned char VEX_PP = 0;
 468
 469   // Encode the operand size opcode prefix as needed.
 470   if (TSFlags & X86II::OpSize)
 471     VEX_PP = 0x01;
 472
 473   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 474     VEX_W = 1;
 475
 476   if ((TSFlags >> X86II::VEXShift) & X86II::XOP)
 477     XOP = 1;
 478
 479   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 480     VEX_L = 1;
 481
 482   switch (TSFlags & X86II::Op0Mask) {
 483   default: llvm_unreachable("Invalid prefix!");
 484   case X86II::T8:  // 0F 38
 485     VEX_5M = 0x2;
 486     break;
 487   case X86II::TA:  // 0F 3A
 488     VEX_5M = 0x3;
 489     break;
 490   case X86II::T8XS: // F3 0F 38
 491     VEX_PP = 0x2;
 492     VEX_5M = 0x2;
 493     break;
 494   case X86II::T8XD: // F2 0F 38
 495     VEX_PP = 0x3;
 496     VEX_5M = 0x2;
 497     break;
 498   case X86II::TAXD: // F2 0F 3A
 499     VEX_PP = 0x3;
 500     VEX_5M = 0x3;
 501     break;
 502   case X86II::XS:  // F3 0F
 503     VEX_PP = 0x2;
 504     break;
 505   case X86II::XD:  // F2 0F
 506     VEX_PP = 0x3;
 507     break;
 508   case X86II::XOP8:
 509     VEX_5M = 0x8;
 510     break;
 511   case X86II::XOP9:
 512     VEX_5M = 0x9;
 513     break;
 514   case X86II::A6:  // Bypass: Not used by VEX
 515   case X86II::A7:  // Bypass: Not used by VEX
 516   case X86II::TB:  // Bypass: Not used by VEX
 517   case 0:
 518     break;  // No prefix!
 519   }
 520
 521
 522   // Set the vector length to 256-bit if YMM0-YMM15 is used
 523   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 524     if (!MI.getOperand(i).isReg())
 525       continue;
 526     unsigned SrcReg = MI.getOperand(i).getReg();
 527     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 528       VEX_L = 1;
 529   }
 530
 531   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 532   unsigned CurOp = 0;
 533   switch (TSFlags & X86II::FormMask) {
 534   case X86II::MRMInitReg: llvm_unreachable("FIXME: Remove this!");
 535   case X86II::MRMDestMem: {
 536     // MRMDestMem instructions forms:
 537     //  MemAddr, src1(ModR/M)
 538     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 539     //  MemAddr, src1(ModR/M), imm8
 540     //
 541     if (X86II::isX86_64ExtendedReg(MI.getOperand(X86::AddrBaseReg).getReg()))
 542       VEX_B = 0x0;
 543     if (X86II::isX86_64ExtendedReg(MI.getOperand(X86::AddrIndexReg).getReg()))
 544       VEX_X = 0x0;
 545
 546     CurOp = X86::AddrNumOperands;
 547     if (HasVEX_4V)
 548       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 549
 550     const MCOperand &MO = MI.getOperand(CurOp);
 551     if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 552       VEX_R = 0x0;
 553     break;
 554   }
 555   case X86II::MRMSrcMem:
 556     // MRMSrcMem instructions forms:
 557     //  src1(ModR/M), MemAddr
 558     //  src1(ModR/M), src2(VEX_4V), MemAddr
 559     //  src1(ModR/M), MemAddr, imm8
 560     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 561     //
 562     //  FMA4:
 563     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 564     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 565     if (X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 566       VEX_R = 0x0;
 567
 568     if (HasVEX_4V)
 569       VEX_4V = getVEXRegisterEncoding(MI, 1);
 570
 571     if (X86II::isX86_64ExtendedReg(
 572                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 573       VEX_B = 0x0;
 574     if (X86II::isX86_64ExtendedReg(
 575                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 576       VEX_X = 0x0;
 577
 578     if (HasVEX_4VOp3)
 579       VEX_4V = getVEXRegisterEncoding(MI, X86::AddrNumOperands+1);
 580     break;
 581   case X86II::MRM0m: case X86II::MRM1m:
 582   case X86II::MRM2m: case X86II::MRM3m:
 583   case X86II::MRM4m: case X86II::MRM5m:
 584   case X86II::MRM6m: case X86II::MRM7m: {
 585     // MRM[0-9]m instructions forms:
 586     //  MemAddr
 587     //  src1(VEX_4V), MemAddr
 588     if (HasVEX_4V)
 589       VEX_4V = getVEXRegisterEncoding(MI, 0);
 590
 591     if (X86II::isX86_64ExtendedReg(
 592                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 593       VEX_B = 0x0;
 594     if (X86II::isX86_64ExtendedReg(
 595                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 596       VEX_X = 0x0;
 597     break;
 598   }
 599   case X86II::MRMSrcReg:
 600     // MRMSrcReg instructions forms:
 601     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 602     //  dst(ModR/M), src1(ModR/M)
 603     //  dst(ModR/M), src1(ModR/M), imm8
 604     //
 605     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 606       VEX_R = 0x0;
 607     CurOp++;
 608
 609     if (HasVEX_4V)
 610       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 611     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 612       VEX_B = 0x0;
 613     CurOp++;
 614     if (HasVEX_4VOp3)
 615       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 616     break;
 617   case X86II::MRMDestReg:
 618     // MRMDestReg instructions forms:
 619     //  dst(ModR/M), src(ModR/M)
 620     //  dst(ModR/M), src(ModR/M), imm8
 621     if (X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 622       VEX_B = 0x0;
 623     if (X86II::isX86_64ExtendedReg(MI.getOperand(1).getReg()))
 624       VEX_R = 0x0;
 625     break;
 626   case X86II::MRM0r: case X86II::MRM1r:
 627   case X86II::MRM2r: case X86II::MRM3r:
 628   case X86II::MRM4r: case X86II::MRM5r:
 629   case X86II::MRM6r: case X86II::MRM7r:
 630     // MRM0r-MRM7r instructions forms:
 631     //  dst(VEX_4V), src(ModR/M), imm8
 632     VEX_4V = getVEXRegisterEncoding(MI, 0);
 633     if (X86II::isX86_64ExtendedReg(MI.getOperand(1).getReg()))
 634       VEX_B = 0x0;
 635     break;
 636   default: // RawFrm
 637     break;
 638   }
 639
 640   // Emit segment override opcode prefix as needed.
 641   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 642
 643   // VEX opcode prefix can have 2 or 3 bytes
 644   //
 645   //  3 bytes:
 646   //    +-----+ +--------------+ +-------------------+
 647   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 648   //    +-----+ +--------------+ +-------------------+
 649   //  2 bytes:
 650   //    +-----+ +-------------------+
 651   //    | C5h | | R | vvvv | L | pp |
 652   //    +-----+ +-------------------+
 653   //
 654   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 655
 656   if (VEX_B && VEX_X && !VEX_W && !XOP && (VEX_5M == 1)) { // 2 byte VEX prefix
 657     EmitByte(0xC5, CurByte, OS);
 658     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 659     return;
 660   }
 661
 662   // 3 byte VEX prefix
 663   EmitByte(XOP ? 0x8F : 0xC4, CurByte, OS);
 664   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 665   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 666 }
 667
 668 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 669 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 670 /// size, and 3) use of X86-64 extended registers.
 671 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 672                                    const MCInstrDesc &Desc) {
 673   unsigned REX = 0;
 674   if (TSFlags & X86II::REX_W)
 675     REX |= 1 << 3; // set REX.W
 676
 677   if (MI.getNumOperands() == 0) return REX;
 678
 679   unsigned NumOps = MI.getNumOperands();
 680   // FIXME: MCInst should explicitize the two-addrness.
 681   bool isTwoAddr = NumOps > 1 &&
 682                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
 683
 684   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 685   unsigned i = isTwoAddr ? 1 : 0;
 686   for (; i != NumOps; ++i) {
 687     const MCOperand &MO = MI.getOperand(i);
 688     if (!MO.isReg()) continue;
 689     unsigned Reg = MO.getReg();
 690     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
 691     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 692     // that returns non-zero.
 693     REX |= 0x40; // REX fixed encoding prefix
 694     break;
 695   }
 696
 697   switch (TSFlags & X86II::FormMask) {
 698   case X86II::MRMInitReg: llvm_unreachable("FIXME: Remove this!");
 699   case X86II::MRMSrcReg:
 700     if (MI.getOperand(0).isReg() &&
 701         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 702       REX |= 1 << 2; // set REX.R
 703     i = isTwoAddr ? 2 : 1;
 704     for (; i != NumOps; ++i) {
 705       const MCOperand &MO = MI.getOperand(i);
 706       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 707         REX |= 1 << 0; // set REX.B
 708     }
 709     break;
 710   case X86II::MRMSrcMem: {
 711     if (MI.getOperand(0).isReg() &&
 712         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 713       REX |= 1 << 2; // set REX.R
 714     unsigned Bit = 0;
 715     i = isTwoAddr ? 2 : 1;
 716     for (; i != NumOps; ++i) {
 717       const MCOperand &MO = MI.getOperand(i);
 718       if (MO.isReg()) {
 719         if (X86II::isX86_64ExtendedReg(MO.getReg()))
 720           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 721         Bit++;
 722       }
 723     }
 724     break;
 725   }
 726   case X86II::MRM0m: case X86II::MRM1m:
 727   case X86II::MRM2m: case X86II::MRM3m:
 728   case X86II::MRM4m: case X86II::MRM5m:
 729   case X86II::MRM6m: case X86II::MRM7m:
 730   case X86II::MRMDestMem: {
 731     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 732     i = isTwoAddr ? 1 : 0;
 733     if (NumOps > e && MI.getOperand(e).isReg() &&
 734         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 735       REX |= 1 << 2; // set REX.R
 736     unsigned Bit = 0;
 737     for (; i != e; ++i) {
 738       const MCOperand &MO = MI.getOperand(i);
 739       if (MO.isReg()) {
 740         if (X86II::isX86_64ExtendedReg(MO.getReg()))
 741           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 742         Bit++;
 743       }
 744     }
 745     break;
 746   }
 747   default:
 748     if (MI.getOperand(0).isReg() &&
 749         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 750       REX |= 1 << 0; // set REX.B
 751     i = isTwoAddr ? 2 : 1;
 752     for (unsigned e = NumOps; i != e; ++i) {
 753       const MCOperand &MO = MI.getOperand(i);
 754       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 755         REX |= 1 << 2; // set REX.R
 756     }
 757     break;
 758   }
 759   return REX;
 760 }
 761
 762 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 763 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 764                                         unsigned &CurByte, int MemOperand,
 765                                         const MCInst &MI,
 766                                         raw_ostream &OS) const {
 767   switch (TSFlags & X86II::SegOvrMask) {
 768   default: llvm_unreachable("Invalid segment!");
 769   case 0:
 770     // No segment override, check for explicit one on memory operand.
 771     if (MemOperand != -1) {   // If the instruction has a memory operand.
 772       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 773       default: llvm_unreachable("Unknown segment register!");
 774       case 0: break;
 775       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 776       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 777       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 778       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 779       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 780       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 781       }
 782     }
 783     break;
 784   case X86II::FS:
 785     EmitByte(0x64, CurByte, OS);
 786     break;
 787   case X86II::GS:
 788     EmitByte(0x65, CurByte, OS);
 789     break;
 790   }
 791 }
 792
 793 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 794 ///
 795 /// MemOperand is the operand # of the start of a memory operand if present.  If
 796 /// Not present, it is -1.
 797 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 798                                         int MemOperand, const MCInst &MI,
 799                                         const MCInstrDesc &Desc,
 800                                         raw_ostream &OS) const {
 801
 802   // Emit the lock opcode prefix as needed.
 803   if (TSFlags & X86II::LOCK)
 804     EmitByte(0xF0, CurByte, OS);
 805
 806   // Emit segment override opcode prefix as needed.
 807   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 808
 809   // Emit the repeat opcode prefix as needed.
 810   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 811     EmitByte(0xF3, CurByte, OS);
 812
 813   // Emit the address size opcode prefix as needed.
 814   if ((TSFlags & X86II::AdSize) ||
 815       (MemOperand != -1 && is64BitMode() && Is32BitMemOperand(MI, MemOperand)))
 816     EmitByte(0x67, CurByte, OS);
 817
 818   // Emit the operand size opcode prefix as needed.
 819   if (TSFlags & X86II::OpSize)
 820     EmitByte(0x66, CurByte, OS);
 821
 822   bool Need0FPrefix = false;
 823   switch (TSFlags & X86II::Op0Mask) {
 824   default: llvm_unreachable("Invalid prefix!");
 825   case 0: break;  // No prefix!
 826   case X86II::REP: break; // already handled.
 827   case X86II::TB:  // Two-byte opcode prefix
 828   case X86II::T8:  // 0F 38
 829   case X86II::TA:  // 0F 3A
 830   case X86II::A6:  // 0F A6
 831   case X86II::A7:  // 0F A7
 832     Need0FPrefix = true;
 833     break;
 834   case X86II::T8XS: // F3 0F 38
 835     EmitByte(0xF3, CurByte, OS);
 836     Need0FPrefix = true;
 837     break;
 838   case X86II::T8XD: // F2 0F 38
 839     EmitByte(0xF2, CurByte, OS);
 840     Need0FPrefix = true;
 841     break;
 842   case X86II::TAXD: // F2 0F 3A
 843     EmitByte(0xF2, CurByte, OS);
 844     Need0FPrefix = true;
 845     break;
 846   case X86II::XS:   // F3 0F
 847     EmitByte(0xF3, CurByte, OS);
 848     Need0FPrefix = true;
 849     break;
 850   case X86II::XD:   // F2 0F
 851     EmitByte(0xF2, CurByte, OS);
 852     Need0FPrefix = true;
 853     break;
 854   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 855   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 856   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 857   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 858   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 859   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 860   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 861   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 862   }
 863
 864   // Handle REX prefix.
 865   // FIXME: Can this come before F2 etc to simplify emission?
 866   if (is64BitMode()) {
 867     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 868       EmitByte(0x40 | REX, CurByte, OS);
 869   }
 870
 871   // 0x0F escape code must be emitted just before the opcode.
 872   if (Need0FPrefix)
 873     EmitByte(0x0F, CurByte, OS);
 874
 875   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 876   switch (TSFlags & X86II::Op0Mask) {
 877   case X86II::T8XS:  // F3 0F 38
 878   case X86II::T8XD:  // F2 0F 38
 879   case X86II::T8:    // 0F 38
 880     EmitByte(0x38, CurByte, OS);
 881     break;
 882   case X86II::TAXD:  // F2 0F 3A
 883   case X86II::TA:    // 0F 3A
 884     EmitByte(0x3A, CurByte, OS);
 885     break;
 886   case X86II::A6:    // 0F A6
 887     EmitByte(0xA6, CurByte, OS);
 888     break;
 889   case X86II::A7:    // 0F A7
 890     EmitByte(0xA7, CurByte, OS);
 891     break;
 892   }
 893 }
 894
 895 void X86MCCodeEmitter::
 896 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 897                   SmallVectorImpl<MCFixup> &Fixups) const {
 898   unsigned Opcode = MI.getOpcode();
 899   const MCInstrDesc &Desc = MCII.get(Opcode);
 900   uint64_t TSFlags = Desc.TSFlags;
 901
 902   // Pseudo instructions don't get encoded.
 903   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 904     return;
 905
 906   // If this is a two-address instruction, skip one of the register operands.
 907   // FIXME: This should be handled during MCInst lowering.
 908   unsigned NumOps = Desc.getNumOperands();
 909   unsigned CurOp = 0;
 910   if (NumOps > 1 && Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1)
 911     ++CurOp;
 912   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, MCOI::TIED_TO)== 0)
 913     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 914     --NumOps;
 915
 916   // Keep track of the current byte being emitted.
 917   unsigned CurByte = 0;
 918
 919   // Is this instruction encoded using the AVX VEX prefix?
 920   bool HasVEXPrefix = (TSFlags >> X86II::VEXShift) & X86II::VEX;
 921
 922   // It uses the VEX.VVVV field?
 923   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 924   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 925   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 926   const unsigned MemOp4_I8IMMOperand = 2;
 927
 928   // Determine where the memory operand starts, if present.
 929   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
 930   if (MemoryOperand != -1) MemoryOperand += CurOp;
 931
 932   if (!HasVEXPrefix)
 933     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 934   else
 935     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 936
 937   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 938
 939   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
 940     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
 941
 942   unsigned SrcRegNum = 0;
 943   switch (TSFlags & X86II::FormMask) {
 944   case X86II::MRMInitReg:
 945     llvm_unreachable("FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 946   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 947     llvm_unreachable("Unknown FormMask value in X86MCCodeEmitter!");
 948   case X86II::Pseudo:
 949     llvm_unreachable("Pseudo instruction shouldn't be emitted");
 950   case X86II::RawFrm:
 951     EmitByte(BaseOpcode, CurByte, OS);
 952     break;
 953   case X86II::RawFrmImm8:
 954     EmitByte(BaseOpcode, CurByte, OS);
 955     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
 956                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 957                   CurByte, OS, Fixups);
 958     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 1, FK_Data_1, CurByte,
 959                   OS, Fixups);
 960     break;
 961   case X86II::RawFrmImm16:
 962     EmitByte(BaseOpcode, CurByte, OS);
 963     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
 964                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 965                   CurByte, OS, Fixups);
 966     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 2, FK_Data_2, CurByte,
 967                   OS, Fixups);
 968     break;
 969
 970   case X86II::AddRegFrm:
 971     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 972     break;
 973
 974   case X86II::MRMDestReg:
 975     EmitByte(BaseOpcode, CurByte, OS);
 976     EmitRegModRMByte(MI.getOperand(CurOp),
 977                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 978     CurOp += 2;
 979     break;
 980
 981   case X86II::MRMDestMem:
 982     EmitByte(BaseOpcode, CurByte, OS);
 983     SrcRegNum = CurOp + X86::AddrNumOperands;
 984
 985     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 986       SrcRegNum++;
 987
 988     EmitMemModRMByte(MI, CurOp,
 989                      GetX86RegNum(MI.getOperand(SrcRegNum)),
 990                      TSFlags, CurByte, OS, Fixups);
 991     CurOp = SrcRegNum + 1;
 992     break;
 993
 994   case X86II::MRMSrcReg:
 995     EmitByte(BaseOpcode, CurByte, OS);
 996     SrcRegNum = CurOp + 1;
 997
 998     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 999       SrcRegNum++;
1000
1001     if(HasMemOp4) // Skip 2nd src (which is encoded in I8IMM)
1002       SrcRegNum++;
1003
1004     EmitRegModRMByte(MI.getOperand(SrcRegNum),
1005                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
1006
1007     // 2 operands skipped with HasMemOp4, comensate accordingly
1008     CurOp = HasMemOp4 ? SrcRegNum : SrcRegNum + 1;
1009     if (HasVEX_4VOp3)
1010       ++CurOp;
1011     break;
1012
1013   case X86II::MRMSrcMem: {
1014     int AddrOperands = X86::AddrNumOperands;
1015     unsigned FirstMemOp = CurOp+1;
1016     if (HasVEX_4V) {
1017       ++AddrOperands;
1018       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
1019     }
1020     if(HasMemOp4) // Skip second register source (encoded in I8IMM)
1021       ++FirstMemOp;
1022
1023     EmitByte(BaseOpcode, CurByte, OS);
1024
1025     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1026                      TSFlags, CurByte, OS, Fixups);
1027     CurOp += AddrOperands + 1;
1028     if (HasVEX_4VOp3)
1029       ++CurOp;
1030     break;
1031   }
1032
1033   case X86II::MRM0r: case X86II::MRM1r:
1034   case X86II::MRM2r: case X86II::MRM3r:
1035   case X86II::MRM4r: case X86II::MRM5r:
1036   case X86II::MRM6r: case X86II::MRM7r:
1037     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1038       CurOp++;
1039     EmitByte(BaseOpcode, CurByte, OS);
1040     EmitRegModRMByte(MI.getOperand(CurOp++),
1041                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
1042                      CurByte, OS);
1043     break;
1044   case X86II::MRM0m: case X86II::MRM1m:
1045   case X86II::MRM2m: case X86II::MRM3m:
1046   case X86II::MRM4m: case X86II::MRM5m:
1047   case X86II::MRM6m: case X86II::MRM7m:
1048     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1049       CurOp++;
1050     EmitByte(BaseOpcode, CurByte, OS);
1051     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
1052                      TSFlags, CurByte, OS, Fixups);
1053     CurOp += X86::AddrNumOperands;
1054     break;
1055   case X86II::MRM_C1:
1056     EmitByte(BaseOpcode, CurByte, OS);
1057     EmitByte(0xC1, CurByte, OS);
1058     break;
1059   case X86II::MRM_C2:
1060     EmitByte(BaseOpcode, CurByte, OS);
1061     EmitByte(0xC2, CurByte, OS);
1062     break;
1063   case X86II::MRM_C3:
1064     EmitByte(BaseOpcode, CurByte, OS);
1065     EmitByte(0xC3, CurByte, OS);
1066     break;
1067   case X86II::MRM_C4:
1068     EmitByte(BaseOpcode, CurByte, OS);
1069     EmitByte(0xC4, CurByte, OS);
1070     break;
1071   case X86II::MRM_C8:
1072     EmitByte(BaseOpcode, CurByte, OS);
1073     EmitByte(0xC8, CurByte, OS);
1074     break;
1075   case X86II::MRM_C9:
1076     EmitByte(BaseOpcode, CurByte, OS);
1077     EmitByte(0xC9, CurByte, OS);
1078     break;
1079   case X86II::MRM_E8:
1080     EmitByte(BaseOpcode, CurByte, OS);
1081     EmitByte(0xE8, CurByte, OS);
1082     break;
1083   case X86II::MRM_F0:
1084     EmitByte(BaseOpcode, CurByte, OS);
1085     EmitByte(0xF0, CurByte, OS);
1086     break;
1087   case X86II::MRM_F8:
1088     EmitByte(BaseOpcode, CurByte, OS);
1089     EmitByte(0xF8, CurByte, OS);
1090     break;
1091   case X86II::MRM_F9:
1092     EmitByte(BaseOpcode, CurByte, OS);
1093     EmitByte(0xF9, CurByte, OS);
1094     break;
1095   case X86II::MRM_D0:
1096     EmitByte(BaseOpcode, CurByte, OS);
1097     EmitByte(0xD0, CurByte, OS);
1098     break;
1099   case X86II::MRM_D1:
1100     EmitByte(BaseOpcode, CurByte, OS);
1101     EmitByte(0xD1, CurByte, OS);
1102     break;
1103   }
1104
1105   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1106   // according to the right size for the instruction.
1107   if (CurOp != NumOps) {
1108     // The last source register of a 4 operand instruction in AVX is encoded
1109     // in bits[7:4] of a immediate byte.
1110     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1111       const MCOperand &MO = MI.getOperand(HasMemOp4 ? MemOp4_I8IMMOperand
1112                                                    : CurOp);
1113       CurOp++;
1114       bool IsExtReg = X86II::isX86_64ExtendedReg(MO.getReg());
1115       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
1116       RegNum |= GetX86RegNum(MO) << 4;
1117       // If there is an additional 5th operand it must be an immediate, which
1118       // is encoded in bits[3:0]
1119       if(CurOp != NumOps) {
1120         const MCOperand &MIMM = MI.getOperand(CurOp++);
1121         if(MIMM.isImm()) {
1122           unsigned Val = MIMM.getImm();
1123           assert(Val < 16 && "Immediate operand value out of range");
1124           RegNum |= Val;
1125         }
1126       }
1127       EmitImmediate(MCOperand::CreateImm(RegNum), MI.getLoc(), 1, FK_Data_1,
1128                     CurByte, OS, Fixups);
1129     } else {
1130       unsigned FixupKind;
1131       // FIXME: Is there a better way to know that we need a signed relocation?
1132       if (MI.getOpcode() == X86::ADD64ri32 ||
1133           MI.getOpcode() == X86::MOV64ri32 ||
1134           MI.getOpcode() == X86::MOV64mi32 ||
1135           MI.getOpcode() == X86::PUSH64i32)
1136         FixupKind = X86::reloc_signed_4byte;
1137       else
1138         FixupKind = getImmFixupKind(TSFlags);
1139       EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1140                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1141                     CurByte, OS, Fixups);
1142     }
1143   }
1144
1145   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1146     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1147
1148 #ifndef NDEBUG
1149   // FIXME: Verify.
1150   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1151     errs() << "Cannot encode all operands of: ";
1152     MI.dump();
1153     errs() << '\n';
1154     abort();
1155   }
1156 #endif
1157 }