lib/Target/X86/MCTargetDesc/X86BaseInfo.h

   1 //===-- X86BaseInfo.h - Top level definitions for X86 -------- --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains small standalone helper functions and enum definitions for
  11 // the X86 target useful for the compiler back-end and the MC libraries.
  12 // As such, it deliberately does not include references to LLVM core
  13 // code gen types, passes, etc..
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #ifndef X86BASEINFO_H
  18 #define X86BASEINFO_H
  19
  20 #include "X86MCTargetDesc.h"
  21 #include "llvm/Support/DataTypes.h"
  22 #include "llvm/Support/ErrorHandling.h"
  23
  24 namespace llvm {
  25
  26 namespace X86 {
  27   // Enums for memory operand decoding.  Each memory operand is represented with
  28   // a 5 operand sequence in the form:
  29   //   [BaseReg, ScaleAmt, IndexReg, Disp, Segment]
  30   // These enums help decode this.
  31   enum {
  32     AddrBaseReg = 0,
  33     AddrScaleAmt = 1,
  34     AddrIndexReg = 2,
  35     AddrDisp = 3,
  36
  37     /// AddrSegmentReg - The operand # of the segment in the memory operand.
  38     AddrSegmentReg = 4,
  39
  40     /// AddrNumOperands - Total number of operands in a memory reference.
  41     AddrNumOperands = 5
  42   };
  43 } // end namespace X86;
  44
  45
  46 /// X86II - This namespace holds all of the target specific flags that
  47 /// instruction info tracks.
  48 ///
  49 namespace X86II {
  50   /// Target Operand Flag enum.
  51   enum TOF {
  52     //===------------------------------------------------------------------===//
  53     // X86 Specific MachineOperand flags.
  54
  55     MO_NO_FLAG,
  56
  57     /// MO_GOT_ABSOLUTE_ADDRESS - On a symbol operand, this represents a
  58     /// relocation of:
  59     ///    SYMBOL_LABEL + [. - PICBASELABEL]
  60     MO_GOT_ABSOLUTE_ADDRESS,
  61
  62     /// MO_PIC_BASE_OFFSET - On a symbol operand this indicates that the
  63     /// immediate should get the value of the symbol minus the PIC base label:
  64     ///    SYMBOL_LABEL - PICBASELABEL
  65     MO_PIC_BASE_OFFSET,
  66
  67     /// MO_GOT - On a symbol operand this indicates that the immediate is the
  68     /// offset to the GOT entry for the symbol name from the base of the GOT.
  69     ///
  70     /// See the X86-64 ELF ABI supplement for more details.
  71     ///    SYMBOL_LABEL @GOT
  72     MO_GOT,
  73
  74     /// MO_GOTOFF - On a symbol operand this indicates that the immediate is
  75     /// the offset to the location of the symbol name from the base of the GOT.
  76     ///
  77     /// See the X86-64 ELF ABI supplement for more details.
  78     ///    SYMBOL_LABEL @GOTOFF
  79     MO_GOTOFF,
  80
  81     /// MO_GOTPCREL - On a symbol operand this indicates that the immediate is
  82     /// offset to the GOT entry for the symbol name from the current code
  83     /// location.
  84     ///
  85     /// See the X86-64 ELF ABI supplement for more details.
  86     ///    SYMBOL_LABEL @GOTPCREL
  87     MO_GOTPCREL,
  88
  89     /// MO_PLT - On a symbol operand this indicates that the immediate is
  90     /// offset to the PLT entry of symbol name from the current code location.
  91     ///
  92     /// See the X86-64 ELF ABI supplement for more details.
  93     ///    SYMBOL_LABEL @PLT
  94     MO_PLT,
  95
  96     /// MO_TLSGD - On a symbol operand this indicates that the immediate is
  97     /// some TLS offset.
  98     ///
  99     /// See 'ELF Handling for Thread-Local Storage' for more details.
 100     ///    SYMBOL_LABEL @TLSGD
 101     MO_TLSGD,
 102
 103     /// MO_TLSLD - On a symbol operand this indicates that the immediate is
 104     /// the offset of the GOT entry with the TLS index for the module that
 105     /// contains the symbol. When this index is passed to a call to to
 106     /// __tls_get_addr, the function will return the base address of the TLS
 107     /// block for the symbol.
 108     ///
 109     /// See 'ELF Handling for Thread-Local Storage' for more details.
 110     ///    SYMBOL_LABEL @TLSLD
 111     MO_TLSLD,
 112
 113     /// MO_TLSLDM - On a symbol operand this indicates that the immediate is
 114     /// the offset of the GOT entry with the TLS index for the module that
 115     /// contains the symbol. When this index is passed to a call to to
 116     /// ___tls_get_addr, the function will return the base address of the TLS
 117     /// block for the symbol.
 118     ///
 119     /// See 'ELF Handling for Thread-Local Storage' for more details.
 120     ///    SYMBOL_LABEL @TLSLDM
 121     MO_TLSLDM,
 122
 123     /// MO_GOTTPOFF - On a symbol operand this indicates that the immediate is
 124     /// some TLS offset.
 125     ///
 126     /// See 'ELF Handling for Thread-Local Storage' for more details.
 127     ///    SYMBOL_LABEL @GOTTPOFF
 128     MO_GOTTPOFF,
 129
 130     /// MO_INDNTPOFF - On a symbol operand this indicates that the immediate is
 131     /// some TLS offset.
 132     ///
 133     /// See 'ELF Handling for Thread-Local Storage' for more details.
 134     ///    SYMBOL_LABEL @INDNTPOFF
 135     MO_INDNTPOFF,
 136
 137     /// MO_TPOFF - On a symbol operand this indicates that the immediate is
 138     /// some TLS offset.
 139     ///
 140     /// See 'ELF Handling for Thread-Local Storage' for more details.
 141     ///    SYMBOL_LABEL @TPOFF
 142     MO_TPOFF,
 143
 144     /// MO_DTPOFF - On a symbol operand this indicates that the immediate is
 145     /// the offset of the GOT entry with the TLS offset of the symbol.
 146     ///
 147     /// See 'ELF Handling for Thread-Local Storage' for more details.
 148     ///    SYMBOL_LABEL @DTPOFF
 149     MO_DTPOFF,
 150
 151     /// MO_NTPOFF - On a symbol operand this indicates that the immediate is
 152     /// some TLS offset.
 153     ///
 154     /// See 'ELF Handling for Thread-Local Storage' for more details.
 155     ///    SYMBOL_LABEL @NTPOFF
 156     MO_NTPOFF,
 157
 158     /// MO_GOTNTPOFF - On a symbol operand this indicates that the immediate is
 159     /// some TLS offset.
 160     ///
 161     /// See 'ELF Handling for Thread-Local Storage' for more details.
 162     ///    SYMBOL_LABEL @GOTNTPOFF
 163     MO_GOTNTPOFF,
 164
 165     /// MO_DLLIMPORT - On a symbol operand "FOO", this indicates that the
 166     /// reference is actually to the "__imp_FOO" symbol.  This is used for
 167     /// dllimport linkage on windows.
 168     MO_DLLIMPORT,
 169
 170     /// MO_DARWIN_STUB - On a symbol operand "FOO", this indicates that the
 171     /// reference is actually to the "FOO$stub" symbol.  This is used for calls
 172     /// and jumps to external functions on Tiger and earlier.
 173     MO_DARWIN_STUB,
 174
 175     /// MO_DARWIN_NONLAZY - On a symbol operand "FOO", this indicates that the
 176     /// reference is actually to the "FOO$non_lazy_ptr" symbol, which is a
 177     /// non-PIC-base-relative reference to a non-hidden dyld lazy pointer stub.
 178     MO_DARWIN_NONLAZY,
 179
 180     /// MO_DARWIN_NONLAZY_PIC_BASE - On a symbol operand "FOO", this indicates
 181     /// that the reference is actually to "FOO$non_lazy_ptr - PICBASE", which is
 182     /// a PIC-base-relative reference to a non-hidden dyld lazy pointer stub.
 183     MO_DARWIN_NONLAZY_PIC_BASE,
 184
 185     /// MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE - On a symbol operand "FOO", this
 186     /// indicates that the reference is actually to "FOO$non_lazy_ptr -PICBASE",
 187     /// which is a PIC-base-relative reference to a hidden dyld lazy pointer
 188     /// stub.
 189     MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE,
 190
 191     /// MO_TLVP - On a symbol operand this indicates that the immediate is
 192     /// some TLS offset.
 193     ///
 194     /// This is the TLS offset for the Darwin TLS mechanism.
 195     MO_TLVP,
 196
 197     /// MO_TLVP_PIC_BASE - On a symbol operand this indicates that the immediate
 198     /// is some TLS offset from the picbase.
 199     ///
 200     /// This is the 32-bit TLS offset for Darwin TLS in PIC mode.
 201     MO_TLVP_PIC_BASE,
 202
 203     /// MO_SECREL - On a symbol operand this indicates that the immediate is
 204     /// the offset from beginning of section.
 205     ///
 206     /// This is the TLS offset for the COFF/Windows TLS mechanism.
 207     MO_SECREL
 208   };
 209
 210   enum {
 211     //===------------------------------------------------------------------===//
 212     // Instruction encodings.  These are the standard/most common forms for X86
 213     // instructions.
 214     //
 215
 216     // PseudoFrm - This represents an instruction that is a pseudo instruction
 217     // or one that has not been implemented yet.  It is illegal to code generate
 218     // it, but tolerated for intermediate implementation stages.
 219     Pseudo         = 0,
 220
 221     /// Raw - This form is for instructions that don't have any operands, so
 222     /// they are just a fixed opcode value, like 'leave'.
 223     RawFrm         = 1,
 224
 225     /// AddRegFrm - This form is used for instructions like 'push r32' that have
 226     /// their one register operand added to their opcode.
 227     AddRegFrm      = 2,
 228
 229     /// MRMDestReg - This form is used for instructions that use the Mod/RM byte
 230     /// to specify a destination, which in this case is a register.
 231     ///
 232     MRMDestReg     = 3,
 233
 234     /// MRMDestMem - This form is used for instructions that use the Mod/RM byte
 235     /// to specify a destination, which in this case is memory.
 236     ///
 237     MRMDestMem     = 4,
 238
 239     /// MRMSrcReg - This form is used for instructions that use the Mod/RM byte
 240     /// to specify a source, which in this case is a register.
 241     ///
 242     MRMSrcReg      = 5,
 243
 244     /// MRMSrcMem - This form is used for instructions that use the Mod/RM byte
 245     /// to specify a source, which in this case is memory.
 246     ///
 247     MRMSrcMem      = 6,
 248
 249     /// MRM[0-7][rm] - These forms are used to represent instructions that use
 250     /// a Mod/RM byte, and use the middle field to hold extended opcode
 251     /// information.  In the intel manual these are represented as /0, /1, ...
 252     ///
 253
 254     // First, instructions that operate on a register r/m operand...
 255     MRM0r = 16,  MRM1r = 17,  MRM2r = 18,  MRM3r = 19, // Format /0 /1 /2 /3
 256     MRM4r = 20,  MRM5r = 21,  MRM6r = 22,  MRM7r = 23, // Format /4 /5 /6 /7
 257
 258     // Next, instructions that operate on a memory r/m operand...
 259     MRM0m = 24,  MRM1m = 25,  MRM2m = 26,  MRM3m = 27, // Format /0 /1 /2 /3
 260     MRM4m = 28,  MRM5m = 29,  MRM6m = 30,  MRM7m = 31, // Format /4 /5 /6 /7
 261
 262     // MRMInitReg - This form is used for instructions whose source and
 263     // destinations are the same register.
 264     MRMInitReg = 32,
 265
 266     //// MRM_XX - A mod/rm byte of exactly 0xXX.
 267     MRM_C1 = 33, MRM_C2 = 34, MRM_C3 = 35, MRM_C4 = 36,
 268     MRM_C8 = 37, MRM_C9 = 38, MRM_E8 = 39, MRM_F0 = 40,
 269     MRM_F8 = 41, MRM_F9 = 42, MRM_D0 = 45, MRM_D1 = 46,
 270     MRM_D4 = 47, MRM_D8 = 48, MRM_D9 = 49, MRM_DA = 50,
 271     MRM_DB = 51, MRM_DC = 52, MRM_DD = 53, MRM_DE = 54,
 272     MRM_DF = 55,
 273
 274     /// RawFrmImm8 - This is used for the ENTER instruction, which has two
 275     /// immediates, the first of which is a 16-bit immediate (specified by
 276     /// the imm encoding) and the second is a 8-bit fixed value.
 277     RawFrmImm8 = 43,
 278
 279     /// RawFrmImm16 - This is used for CALL FAR instructions, which have two
 280     /// immediates, the first of which is a 16 or 32-bit immediate (specified by
 281     /// the imm encoding) and the second is a 16-bit fixed value.  In the AMD
 282     /// manual, this operand is described as pntr16:32 and pntr16:16
 283     RawFrmImm16 = 44,
 284
 285     FormMask       = 63,
 286
 287     //===------------------------------------------------------------------===//
 288     // Actual flags...
 289
 290     // OpSize - Set if this instruction requires an operand size prefix (0x66),
 291     // which most often indicates that the instruction operates on 16 bit data
 292     // instead of 32 bit data.
 293     OpSize      = 1 << 6,
 294
 295     // AsSize - Set if this instruction requires an operand size prefix (0x67),
 296     // which most often indicates that the instruction address 16 bit address
 297     // instead of 32 bit address (or 32 bit address in 64 bit mode).
 298     AdSize      = 1 << 7,
 299
 300     //===------------------------------------------------------------------===//
 301     // Op0Mask - There are several prefix bytes that are used to form two byte
 302     // opcodes.  These are currently 0x0F, 0xF3, and 0xD8-0xDF.  This mask is
 303     // used to obtain the setting of this field.  If no bits in this field is
 304     // set, there is no prefix byte for obtaining a multibyte opcode.
 305     //
 306     Op0Shift    = 8,
 307     Op0Mask     = 0x1F << Op0Shift,
 308
 309     // TB - TwoByte - Set if this instruction has a two byte opcode, which
 310     // starts with a 0x0F byte before the real opcode.
 311     TB          = 1 << Op0Shift,
 312
 313     // REP - The 0xF3 prefix byte indicating repetition of the following
 314     // instruction.
 315     REP         = 2 << Op0Shift,
 316
 317     // D8-DF - These escape opcodes are used by the floating point unit.  These
 318     // values must remain sequential.
 319     D8 = 3 << Op0Shift,   D9 = 4 << Op0Shift,
 320     DA = 5 << Op0Shift,   DB = 6 << Op0Shift,
 321     DC = 7 << Op0Shift,   DD = 8 << Op0Shift,
 322     DE = 9 << Op0Shift,   DF = 10 << Op0Shift,
 323
 324     // XS, XD - These prefix codes are for single and double precision scalar
 325     // floating point operations performed in the SSE registers.
 326     XD = 11 << Op0Shift,  XS = 12 << Op0Shift,
 327
 328     // T8, TA, A6, A7 - Prefix after the 0x0F prefix.
 329     T8 = 13 << Op0Shift,  TA = 14 << Op0Shift,
 330     A6 = 15 << Op0Shift,  A7 = 16 << Op0Shift,
 331
 332     // T8XD - Prefix before and after 0x0F. Combination of T8 and XD.
 333     T8XD = 17 << Op0Shift,
 334
 335     // T8XS - Prefix before and after 0x0F. Combination of T8 and XS.
 336     T8XS = 18 << Op0Shift,
 337
 338     // TAXD - Prefix before and after 0x0F. Combination of TA and XD.
 339     TAXD = 19 << Op0Shift,
 340
 341     // XOP8 - Prefix to include use of imm byte.
 342     XOP8 = 20 << Op0Shift,
 343
 344     // XOP9 - Prefix to exclude use of imm byte.
 345     XOP9 = 21 << Op0Shift,
 346
 347     //===------------------------------------------------------------------===//
 348     // REX_W - REX prefixes are instruction prefixes used in 64-bit mode.
 349     // They are used to specify GPRs and SSE registers, 64-bit operand size,
 350     // etc. We only cares about REX.W and REX.R bits and only the former is
 351     // statically determined.
 352     //
 353     REXShift    = Op0Shift + 5,
 354     REX_W       = 1 << REXShift,
 355
 356     //===------------------------------------------------------------------===//
 357     // This three-bit field describes the size of an immediate operand.  Zero is
 358     // unused so that we can tell if we forgot to set a value.
 359     ImmShift = REXShift + 1,
 360     ImmMask    = 7 << ImmShift,
 361     Imm8       = 1 << ImmShift,
 362     Imm8PCRel  = 2 << ImmShift,
 363     Imm16      = 3 << ImmShift,
 364     Imm16PCRel = 4 << ImmShift,
 365     Imm32      = 5 << ImmShift,
 366     Imm32PCRel = 6 << ImmShift,
 367     Imm64      = 7 << ImmShift,
 368
 369     //===------------------------------------------------------------------===//
 370     // FP Instruction Classification...  Zero is non-fp instruction.
 371
 372     // FPTypeMask - Mask for all of the FP types...
 373     FPTypeShift = ImmShift + 3,
 374     FPTypeMask  = 7 << FPTypeShift,
 375
 376     // NotFP - The default, set for instructions that do not use FP registers.
 377     NotFP      = 0 << FPTypeShift,
 378
 379     // ZeroArgFP - 0 arg FP instruction which implicitly pushes ST(0), f.e. fld0
 380     ZeroArgFP  = 1 << FPTypeShift,
 381
 382     // OneArgFP - 1 arg FP instructions which implicitly read ST(0), such as fst
 383     OneArgFP   = 2 << FPTypeShift,
 384
 385     // OneArgFPRW - 1 arg FP instruction which implicitly read ST(0) and write a
 386     // result back to ST(0).  For example, fcos, fsqrt, etc.
 387     //
 388     OneArgFPRW = 3 << FPTypeShift,
 389
 390     // TwoArgFP - 2 arg FP instructions which implicitly read ST(0), and an
 391     // explicit argument, storing the result to either ST(0) or the implicit
 392     // argument.  For example: fadd, fsub, fmul, etc...
 393     TwoArgFP   = 4 << FPTypeShift,
 394
 395     // CompareFP - 2 arg FP instructions which implicitly read ST(0) and an
 396     // explicit argument, but have no destination.  Example: fucom, fucomi, ...
 397     CompareFP  = 5 << FPTypeShift,
 398
 399     // CondMovFP - "2 operand" floating point conditional move instructions.
 400     CondMovFP  = 6 << FPTypeShift,
 401
 402     // SpecialFP - Special instruction forms.  Dispatch by opcode explicitly.
 403     SpecialFP  = 7 << FPTypeShift,
 404
 405     // Lock prefix
 406     LOCKShift = FPTypeShift + 3,
 407     LOCK = 1 << LOCKShift,
 408
 409     // Segment override prefixes. Currently we just need ability to address
 410     // stuff in gs and fs segments.
 411     SegOvrShift = LOCKShift + 1,
 412     SegOvrMask  = 3 << SegOvrShift,
 413     FS          = 1 << SegOvrShift,
 414     GS          = 2 << SegOvrShift,
 415
 416     // Execution domain for SSE instructions in bits 23, 24.
 417     // 0 in bits 23-24 means normal, non-SSE instruction.
 418     SSEDomainShift = SegOvrShift + 2,
 419
 420     OpcodeShift   = SSEDomainShift + 2,
 421
 422     //===------------------------------------------------------------------===//
 423     /// VEX - The opcode prefix used by AVX instructions
 424     VEXShift = OpcodeShift + 8,
 425     VEX         = 1U << 0,
 426
 427     /// VEX_W - Has a opcode specific functionality, but is used in the same
 428     /// way as REX_W is for regular SSE instructions.
 429     VEX_W       = 1U << 1,
 430
 431     /// VEX_4V - Used to specify an additional AVX/SSE register. Several 2
 432     /// address instructions in SSE are represented as 3 address ones in AVX
 433     /// and the additional register is encoded in VEX_VVVV prefix.
 434     VEX_4V      = 1U << 2,
 435
 436     /// VEX_4VOp3 - Similar to VEX_4V, but used on instructions that encode
 437     /// operand 3 with VEX.vvvv.
 438     VEX_4VOp3   = 1U << 3,
 439
 440     /// VEX_I8IMM - Specifies that the last register used in a AVX instruction,
 441     /// must be encoded in the i8 immediate field. This usually happens in
 442     /// instructions with 4 operands.
 443     VEX_I8IMM   = 1U << 4,
 444
 445     /// VEX_L - Stands for a bit in the VEX opcode prefix meaning the current
 446     /// instruction uses 256-bit wide registers. This is usually auto detected
 447     /// if a VR256 register is used, but some AVX instructions also have this
 448     /// field marked when using a f256 memory references.
 449     VEX_L       = 1U << 5,
 450
 451     // VEX_LIG - Specifies that this instruction ignores the L-bit in the VEX
 452     // prefix. Usually used for scalar instructions. Needed by disassembler.
 453     VEX_LIG     = 1U << 6,
 454
 455     /// Has3DNow0F0FOpcode - This flag indicates that the instruction uses the
 456     /// wacky 0x0F 0x0F prefix for 3DNow! instructions.  The manual documents
 457     /// this as having a 0x0F prefix with a 0x0F opcode, and each instruction
 458     /// storing a classifier in the imm8 field.  To simplify our implementation,
 459     /// we handle this by storeing the classifier in the opcode field and using
 460     /// this flag to indicate that the encoder should do the wacky 3DNow! thing.
 461     Has3DNow0F0FOpcode = 1U << 7,
 462
 463     /// MemOp4 - Used to indicate swapping of operand 3 and 4 to be encoded in
 464     /// ModRM or I8IMM. This is used for FMA4 and XOP instructions.
 465     MemOp4 = 1U << 8,
 466
 467     /// XOP - Opcode prefix used by XOP instructions.
 468     XOP = 1U << 9
 469
 470   };
 471
 472   // getBaseOpcodeFor - This function returns the "base" X86 opcode for the
 473   // specified machine instruction.
 474   //
 475   static inline unsigned char getBaseOpcodeFor(uint64_t TSFlags) {
 476     return TSFlags >> X86II::OpcodeShift;
 477   }
 478
 479   static inline bool hasImm(uint64_t TSFlags) {
 480     return (TSFlags & X86II::ImmMask) != 0;
 481   }
 482
 483   /// getSizeOfImm - Decode the "size of immediate" field from the TSFlags field
 484   /// of the specified instruction.
 485   static inline unsigned getSizeOfImm(uint64_t TSFlags) {
 486     switch (TSFlags & X86II::ImmMask) {
 487     default: llvm_unreachable("Unknown immediate size");
 488     case X86II::Imm8:
 489     case X86II::Imm8PCRel:  return 1;
 490     case X86II::Imm16:
 491     case X86II::Imm16PCRel: return 2;
 492     case X86II::Imm32:
 493     case X86II::Imm32PCRel: return 4;
 494     case X86II::Imm64:      return 8;
 495     }
 496   }
 497
 498   /// isImmPCRel - Return true if the immediate of the specified instruction's
 499   /// TSFlags indicates that it is pc relative.
 500   static inline unsigned isImmPCRel(uint64_t TSFlags) {
 501     switch (TSFlags & X86II::ImmMask) {
 502     default: llvm_unreachable("Unknown immediate size");
 503     case X86II::Imm8PCRel:
 504     case X86II::Imm16PCRel:
 505     case X86II::Imm32PCRel:
 506       return true;
 507     case X86II::Imm8:
 508     case X86II::Imm16:
 509     case X86II::Imm32:
 510     case X86II::Imm64:
 511       return false;
 512     }
 513   }
 514
 515   /// getMemoryOperandNo - The function returns the MCInst operand # for the
 516   /// first field of the memory operand.  If the instruction doesn't have a
 517   /// memory operand, this returns -1.
 518   ///
 519   /// Note that this ignores tied operands.  If there is a tied register which
 520   /// is duplicated in the MCInst (e.g. "EAX = addl EAX, [mem]") it is only
 521   /// counted as one operand.
 522   ///
 523   static inline int getMemoryOperandNo(uint64_t TSFlags, unsigned Opcode) {
 524     switch (TSFlags & X86II::FormMask) {
 525     case X86II::MRMInitReg:
 526         // FIXME: Remove this form.
 527         return -1;
 528     default: llvm_unreachable("Unknown FormMask value in getMemoryOperandNo!");
 529     case X86II::Pseudo:
 530     case X86II::RawFrm:
 531     case X86II::AddRegFrm:
 532     case X86II::MRMDestReg:
 533     case X86II::MRMSrcReg:
 534     case X86II::RawFrmImm8:
 535     case X86II::RawFrmImm16:
 536        return -1;
 537     case X86II::MRMDestMem:
 538       return 0;
 539     case X86II::MRMSrcMem: {
 540       bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 541       bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 542       unsigned FirstMemOp = 1;
 543       if (HasVEX_4V)
 544         ++FirstMemOp;// Skip the register source (which is encoded in VEX_VVVV).
 545       if (HasMemOp4)
 546         ++FirstMemOp;// Skip the register source (which is encoded in I8IMM).
 547
 548       // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 549       //if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 550       //    Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 551       return FirstMemOp;
 552     }
 553     case X86II::MRM0r: case X86II::MRM1r:
 554     case X86II::MRM2r: case X86II::MRM3r:
 555     case X86II::MRM4r: case X86II::MRM5r:
 556     case X86II::MRM6r: case X86II::MRM7r:
 557       return -1;
 558     case X86II::MRM0m: case X86II::MRM1m:
 559     case X86II::MRM2m: case X86II::MRM3m:
 560     case X86II::MRM4m: case X86II::MRM5m:
 561     case X86II::MRM6m: case X86II::MRM7m: {
 562       bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 563       unsigned FirstMemOp = 0;
 564       if (HasVEX_4V)
 565         ++FirstMemOp;// Skip the register dest (which is encoded in VEX_VVVV).
 566       return FirstMemOp;
 567     }
 568     case X86II::MRM_C1: case X86II::MRM_C2:
 569     case X86II::MRM_C3: case X86II::MRM_C4:
 570     case X86II::MRM_C8: case X86II::MRM_C9:
 571     case X86II::MRM_E8: case X86II::MRM_F0:
 572     case X86II::MRM_F8: case X86II::MRM_F9:
 573     case X86II::MRM_D0: case X86II::MRM_D1:
 574     case X86II::MRM_D4: case X86II::MRM_D8:
 575     case X86II::MRM_D9: case X86II::MRM_DA:
 576     case X86II::MRM_DB: case X86II::MRM_DC:
 577     case X86II::MRM_DD: case X86II::MRM_DE:
 578     case X86II::MRM_DF:
 579       return -1;
 580     }
 581   }
 582
 583   /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended (r8 or
 584   /// higher) register?  e.g. r8, xmm8, xmm13, etc.
 585   static inline bool isX86_64ExtendedReg(unsigned RegNo) {
 586     switch (RegNo) {
 587     default: break;
 588     case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
 589     case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
 590     case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
 591     case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
 592     case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
 593     case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
 594     case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
 595     case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
 596     case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
 597     case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 598     case X86::YMM8:  case X86::YMM9:  case X86::YMM10: case X86::YMM11:
 599     case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 600     case X86::CR8:   case X86::CR9:   case X86::CR10:  case X86::CR11:
 601     case X86::CR12:  case X86::CR13:  case X86::CR14:  case X86::CR15:
 602         return true;
 603     }
 604     return false;
 605   }
 606
 607   static inline bool isX86_64NonExtLowByteReg(unsigned reg) {
 608     return (reg == X86::SPL || reg == X86::BPL ||
 609             reg == X86::SIL || reg == X86::DIL);
 610   }
 611 }
 612
 613 } // end namespace llvm;
 614
 615 #endif