lib/Target/X86/MCTargetDesc/X86AsmBackend.cpp

   1 //===-- X86AsmBackend.cpp - X86 Assembler Backend -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/X86BaseInfo.h"
  11 #include "MCTargetDesc/X86FixupKinds.h"
  12 #include "llvm/ADT/StringSwitch.h"
  13 #include "llvm/MC/MCAsmBackend.h"
  14 #include "llvm/MC/MCELFObjectWriter.h"
  15 #include "llvm/MC/MCExpr.h"
  16 #include "llvm/MC/MCFixupKindInfo.h"
  17 #include "llvm/MC/MCInst.h"
  18 #include "llvm/MC/MCMachObjectWriter.h"
  19 #include "llvm/MC/MCObjectWriter.h"
  20 #include "llvm/MC/MCRegisterInfo.h"
  21 #include "llvm/MC/MCSectionCOFF.h"
  22 #include "llvm/MC/MCSectionELF.h"
  23 #include "llvm/MC/MCSectionMachO.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include "llvm/Support/ELF.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 #include "llvm/Support/MachO.h"
  28 #include "llvm/Support/TargetRegistry.h"
  29 #include "llvm/Support/raw_ostream.h"
  30 using namespace llvm;
  31
  32 static unsigned getFixupKindLog2Size(unsigned Kind) {
  33   switch (Kind) {
  34   default:
  35     llvm_unreachable("invalid fixup kind!");
  36   case FK_PCRel_1:
  37   case FK_SecRel_1:
  38   case FK_Data_1:
  39     return 0;
  40   case FK_PCRel_2:
  41   case FK_SecRel_2:
  42   case FK_Data_2:
  43     return 1;
  44   case FK_PCRel_4:
  45   case X86::reloc_riprel_4byte:
  46   case X86::reloc_riprel_4byte_movq_load:
  47   case X86::reloc_signed_4byte:
  48   case X86::reloc_global_offset_table:
  49   case FK_SecRel_4:
  50   case FK_Data_4:
  51     return 2;
  52   case FK_PCRel_8:
  53   case FK_SecRel_8:
  54   case FK_Data_8:
  55   case X86::reloc_global_offset_table8:
  56     return 3;
  57   }
  58 }
  59
  60 namespace {
  61
  62 class X86ELFObjectWriter : public MCELFObjectTargetWriter {
  63 public:
  64   X86ELFObjectWriter(bool is64Bit, uint8_t OSABI, uint16_t EMachine,
  65                      bool HasRelocationAddend, bool foobar)
  66     : MCELFObjectTargetWriter(is64Bit, OSABI, EMachine, HasRelocationAddend) {}
  67 };
  68
  69 class X86AsmBackend : public MCAsmBackend {
  70   const StringRef CPU;
  71   bool HasNopl;
  72   uint64_t MaxNopLength;
  73 public:
  74   X86AsmBackend(const Target &T, StringRef CPU) : MCAsmBackend(), CPU(CPU) {
  75     HasNopl = CPU != "generic" && CPU != "i386" && CPU != "i486" &&
  76               CPU != "i586" && CPU != "pentium" && CPU != "pentium-mmx" &&
  77               CPU != "i686" && CPU != "k6" && CPU != "k6-2" && CPU != "k6-3" &&
  78               CPU != "geode" && CPU != "winchip-c6" && CPU != "winchip2" &&
  79               CPU != "c3" && CPU != "c3-2";
  80     // Max length of true long nop instruction is 15 bytes.
  81     // Max length of long nop replacement instruction is 7 bytes.
  82     // Taking into account SilverMont architecture features max length of nops
  83     // is reduced for it to achieve better performance.
  84     MaxNopLength = (!HasNopl || CPU == "slm") ? 7 : 15;
  85   }
  86
  87   unsigned getNumFixupKinds() const override {
  88     return X86::NumTargetFixupKinds;
  89   }
  90
  91   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const override {
  92     const static MCFixupKindInfo Infos[X86::NumTargetFixupKinds] = {
  93       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  94       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel},
  95       { "reloc_signed_4byte", 0, 4 * 8, 0},
  96       { "reloc_global_offset_table", 0, 4 * 8, 0}
  97     };
  98
  99     if (Kind < FirstTargetFixupKind)
 100       return MCAsmBackend::getFixupKindInfo(Kind);
 101
 102     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
 103            "Invalid kind!");
 104     return Infos[Kind - FirstTargetFixupKind];
 105   }
 106
 107   void applyFixup(const MCFixup &Fixup, char *Data, unsigned DataSize,
 108                   uint64_t Value, bool IsPCRel) const override {
 109     unsigned Size = 1 << getFixupKindLog2Size(Fixup.getKind());
 110
 111     assert(Fixup.getOffset() + Size <= DataSize &&
 112            "Invalid fixup offset!");
 113
 114     // Check that uppper bits are either all zeros or all ones.
 115     // Specifically ignore overflow/underflow as long as the leakage is
 116     // limited to the lower bits. This is to remain compatible with
 117     // other assemblers.
 118     assert(isIntN(Size * 8 + 1, Value) &&
 119            "Value does not fit in the Fixup field");
 120
 121     for (unsigned i = 0; i != Size; ++i)
 122       Data[Fixup.getOffset() + i] = uint8_t(Value >> (i * 8));
 123   }
 124
 125   bool mayNeedRelaxation(const MCInst &Inst) const override;
 126
 127   bool fixupNeedsRelaxation(const MCFixup &Fixup, uint64_t Value,
 128                             const MCRelaxableFragment *DF,
 129                             const MCAsmLayout &Layout) const override;
 130
 131   void relaxInstruction(const MCInst &Inst, MCInst &Res) const override;
 132
 133   bool writeNopData(uint64_t Count, MCObjectWriter *OW) const override;
 134 };
 135 } // end anonymous namespace
 136
 137 static unsigned getRelaxedOpcodeBranch(unsigned Op) {
 138   switch (Op) {
 139   default:
 140     return Op;
 141
 142   case X86::JAE_1: return X86::JAE_4;
 143   case X86::JA_1:  return X86::JA_4;
 144   case X86::JBE_1: return X86::JBE_4;
 145   case X86::JB_1:  return X86::JB_4;
 146   case X86::JE_1:  return X86::JE_4;
 147   case X86::JGE_1: return X86::JGE_4;
 148   case X86::JG_1:  return X86::JG_4;
 149   case X86::JLE_1: return X86::JLE_4;
 150   case X86::JL_1:  return X86::JL_4;
 151   case X86::JMP_1: return X86::JMP_4;
 152   case X86::JNE_1: return X86::JNE_4;
 153   case X86::JNO_1: return X86::JNO_4;
 154   case X86::JNP_1: return X86::JNP_4;
 155   case X86::JNS_1: return X86::JNS_4;
 156   case X86::JO_1:  return X86::JO_4;
 157   case X86::JP_1:  return X86::JP_4;
 158   case X86::JS_1:  return X86::JS_4;
 159   }
 160 }
 161
 162 static unsigned getRelaxedOpcodeArith(unsigned Op) {
 163   switch (Op) {
 164   default:
 165     return Op;
 166
 167     // IMUL
 168   case X86::IMUL16rri8: return X86::IMUL16rri;
 169   case X86::IMUL16rmi8: return X86::IMUL16rmi;
 170   case X86::IMUL32rri8: return X86::IMUL32rri;
 171   case X86::IMUL32rmi8: return X86::IMUL32rmi;
 172   case X86::IMUL64rri8: return X86::IMUL64rri32;
 173   case X86::IMUL64rmi8: return X86::IMUL64rmi32;
 174
 175     // AND
 176   case X86::AND16ri8: return X86::AND16ri;
 177   case X86::AND16mi8: return X86::AND16mi;
 178   case X86::AND32ri8: return X86::AND32ri;
 179   case X86::AND32mi8: return X86::AND32mi;
 180   case X86::AND64ri8: return X86::AND64ri32;
 181   case X86::AND64mi8: return X86::AND64mi32;
 182
 183     // OR
 184   case X86::OR16ri8: return X86::OR16ri;
 185   case X86::OR16mi8: return X86::OR16mi;
 186   case X86::OR32ri8: return X86::OR32ri;
 187   case X86::OR32mi8: return X86::OR32mi;
 188   case X86::OR64ri8: return X86::OR64ri32;
 189   case X86::OR64mi8: return X86::OR64mi32;
 190
 191     // XOR
 192   case X86::XOR16ri8: return X86::XOR16ri;
 193   case X86::XOR16mi8: return X86::XOR16mi;
 194   case X86::XOR32ri8: return X86::XOR32ri;
 195   case X86::XOR32mi8: return X86::XOR32mi;
 196   case X86::XOR64ri8: return X86::XOR64ri32;
 197   case X86::XOR64mi8: return X86::XOR64mi32;
 198
 199     // ADD
 200   case X86::ADD16ri8: return X86::ADD16ri;
 201   case X86::ADD16mi8: return X86::ADD16mi;
 202   case X86::ADD32ri8: return X86::ADD32ri;
 203   case X86::ADD32mi8: return X86::ADD32mi;
 204   case X86::ADD64ri8: return X86::ADD64ri32;
 205   case X86::ADD64mi8: return X86::ADD64mi32;
 206
 207    // ADC
 208   case X86::ADC16ri8: return X86::ADC16ri;
 209   case X86::ADC16mi8: return X86::ADC16mi;
 210   case X86::ADC32ri8: return X86::ADC32ri;
 211   case X86::ADC32mi8: return X86::ADC32mi;
 212   case X86::ADC64ri8: return X86::ADC64ri32;
 213   case X86::ADC64mi8: return X86::ADC64mi32;
 214
 215     // SUB
 216   case X86::SUB16ri8: return X86::SUB16ri;
 217   case X86::SUB16mi8: return X86::SUB16mi;
 218   case X86::SUB32ri8: return X86::SUB32ri;
 219   case X86::SUB32mi8: return X86::SUB32mi;
 220   case X86::SUB64ri8: return X86::SUB64ri32;
 221   case X86::SUB64mi8: return X86::SUB64mi32;
 222
 223     // CMP
 224   case X86::CMP16ri8: return X86::CMP16ri;
 225   case X86::CMP16mi8: return X86::CMP16mi;
 226   case X86::CMP32ri8: return X86::CMP32ri;
 227   case X86::CMP32mi8: return X86::CMP32mi;
 228   case X86::CMP64ri8: return X86::CMP64ri32;
 229   case X86::CMP64mi8: return X86::CMP64mi32;
 230
 231     // PUSH
 232   case X86::PUSH32i8:  return X86::PUSHi32;
 233   case X86::PUSH16i8:  return X86::PUSHi16;
 234   case X86::PUSH64i8:  return X86::PUSH64i32;
 235   }
 236 }
 237
 238 static unsigned getRelaxedOpcode(unsigned Op) {
 239   unsigned R = getRelaxedOpcodeArith(Op);
 240   if (R != Op)
 241     return R;
 242   return getRelaxedOpcodeBranch(Op);
 243 }
 244
 245 bool X86AsmBackend::mayNeedRelaxation(const MCInst &Inst) const {
 246   // Branches can always be relaxed.
 247   if (getRelaxedOpcodeBranch(Inst.getOpcode()) != Inst.getOpcode())
 248     return true;
 249
 250   // Check if this instruction is ever relaxable.
 251   if (getRelaxedOpcodeArith(Inst.getOpcode()) == Inst.getOpcode())
 252     return false;
 253
 254
 255   // Check if the relaxable operand has an expression. For the current set of
 256   // relaxable instructions, the relaxable operand is always the last operand.
 257   unsigned RelaxableOp = Inst.getNumOperands() - 1;
 258   if (Inst.getOperand(RelaxableOp).isExpr())
 259     return true;
 260
 261   return false;
 262 }
 263
 264 bool X86AsmBackend::fixupNeedsRelaxation(const MCFixup &Fixup,
 265                                          uint64_t Value,
 266                                          const MCRelaxableFragment *DF,
 267                                          const MCAsmLayout &Layout) const {
 268   // Relax if the value is too big for a (signed) i8.
 269   return int64_t(Value) != int64_t(int8_t(Value));
 270 }
 271
 272 // FIXME: Can tblgen help at all here to verify there aren't other instructions
 273 // we can relax?
 274 void X86AsmBackend::relaxInstruction(const MCInst &Inst, MCInst &Res) const {
 275   // The only relaxations X86 does is from a 1byte pcrel to a 4byte pcrel.
 276   unsigned RelaxedOp = getRelaxedOpcode(Inst.getOpcode());
 277
 278   if (RelaxedOp == Inst.getOpcode()) {
 279     SmallString<256> Tmp;
 280     raw_svector_ostream OS(Tmp);
 281     Inst.dump_pretty(OS);
 282     OS << "\n";
 283     report_fatal_error("unexpected instruction to relax: " + OS.str());
 284   }
 285
 286   Res = Inst;
 287   Res.setOpcode(RelaxedOp);
 288 }
 289
 290 /// \brief Write a sequence of optimal nops to the output, covering \p Count
 291 /// bytes.
 292 /// \return - true on success, false on failure
 293 bool X86AsmBackend::writeNopData(uint64_t Count, MCObjectWriter *OW) const {
 294   static const uint8_t TrueNops[10][10] = {
 295     // nop
 296     {0x90},
 297     // xchg %ax,%ax
 298     {0x66, 0x90},
 299     // nopl (%[re]ax)
 300     {0x0f, 0x1f, 0x00},
 301     // nopl 0(%[re]ax)
 302     {0x0f, 0x1f, 0x40, 0x00},
 303     // nopl 0(%[re]ax,%[re]ax,1)
 304     {0x0f, 0x1f, 0x44, 0x00, 0x00},
 305     // nopw 0(%[re]ax,%[re]ax,1)
 306     {0x66, 0x0f, 0x1f, 0x44, 0x00, 0x00},
 307     // nopl 0L(%[re]ax)
 308     {0x0f, 0x1f, 0x80, 0x00, 0x00, 0x00, 0x00},
 309     // nopl 0L(%[re]ax,%[re]ax,1)
 310     {0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 311     // nopw 0L(%[re]ax,%[re]ax,1)
 312     {0x66, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 313     // nopw %cs:0L(%[re]ax,%[re]ax,1)
 314     {0x66, 0x2e, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 315   };
 316
 317   // Alternative nop instructions for CPUs which don't support long nops.
 318   static const uint8_t AltNops[7][10] = {
 319       // nop
 320       {0x90},
 321       // xchg %ax,%ax
 322       {0x66, 0x90},
 323       // lea 0x0(%esi),%esi
 324       {0x8d, 0x76, 0x00},
 325       // lea 0x0(%esi),%esi
 326       {0x8d, 0x74, 0x26, 0x00},
 327       // nop + lea 0x0(%esi),%esi
 328       {0x90, 0x8d, 0x74, 0x26, 0x00},
 329       // lea 0x0(%esi),%esi
 330       {0x8d, 0xb6, 0x00, 0x00, 0x00, 0x00 },
 331       // lea 0x0(%esi),%esi
 332       {0x8d, 0xb4, 0x26, 0x00, 0x00, 0x00, 0x00},
 333   };
 334
 335   // Select the right NOP table.
 336   // FIXME: Can we get if CPU supports long nops from the subtarget somehow?
 337   const uint8_t (*Nops)[10] = HasNopl ? TrueNops : AltNops;
 338   assert(HasNopl || MaxNopLength <= 7);
 339
 340   // Emit as many largest nops as needed, then emit a nop of the remaining
 341   // length.
 342   do {
 343     const uint8_t ThisNopLength = (uint8_t) std::min(Count, MaxNopLength);
 344     const uint8_t Prefixes = ThisNopLength <= 10 ? 0 : ThisNopLength - 10;
 345     for (uint8_t i = 0; i < Prefixes; i++)
 346       OW->write8(0x66);
 347     const uint8_t Rest = ThisNopLength - Prefixes;
 348     for (uint8_t i = 0; i < Rest; i++)
 349       OW->write8(Nops[Rest - 1][i]);
 350     Count -= ThisNopLength;
 351   } while (Count != 0);
 352
 353   return true;
 354 }
 355
 356 /* *** */
 357
 358 namespace {
 359
 360 class ELFX86AsmBackend : public X86AsmBackend {
 361 public:
 362   uint8_t OSABI;
 363   ELFX86AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 364       : X86AsmBackend(T, CPU), OSABI(OSABI) {}
 365 };
 366
 367 class ELFX86_32AsmBackend : public ELFX86AsmBackend {
 368 public:
 369   ELFX86_32AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 370     : ELFX86AsmBackend(T, OSABI, CPU) {}
 371
 372   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 373     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI, ELF::EM_386);
 374   }
 375 };
 376
 377 class ELFX86_X32AsmBackend : public ELFX86AsmBackend {
 378 public:
 379   ELFX86_X32AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 380       : ELFX86AsmBackend(T, OSABI, CPU) {}
 381
 382   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 383     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI,
 384                                     ELF::EM_X86_64);
 385   }
 386 };
 387
 388 class ELFX86_IAMCUAsmBackend : public ELFX86AsmBackend {
 389 public:
 390   ELFX86_IAMCUAsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 391       : ELFX86AsmBackend(T, OSABI, CPU) {}
 392
 393   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 394     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI,
 395                                     ELF::EM_IAMCU);
 396   }
 397 };
 398
 399 class ELFX86_64AsmBackend : public ELFX86AsmBackend {
 400 public:
 401   ELFX86_64AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 402     : ELFX86AsmBackend(T, OSABI, CPU) {}
 403
 404   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 405     return createX86ELFObjectWriter(OS, /*IsELF64*/ true, OSABI, ELF::EM_X86_64);
 406   }
 407 };
 408
 409 class WindowsX86AsmBackend : public X86AsmBackend {
 410   bool Is64Bit;
 411
 412 public:
 413   WindowsX86AsmBackend(const Target &T, bool is64Bit, StringRef CPU)
 414     : X86AsmBackend(T, CPU)
 415     , Is64Bit(is64Bit) {
 416   }
 417
 418   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 419     return createX86WinCOFFObjectWriter(OS, Is64Bit);
 420   }
 421 };
 422
 423 namespace CU {
 424
 425   /// Compact unwind encoding values.
 426   enum CompactUnwindEncodings {
 427     /// [RE]BP based frame where [RE]BP is pused on the stack immediately after
 428     /// the return address, then [RE]SP is moved to [RE]BP.
 429     UNWIND_MODE_BP_FRAME                   = 0x01000000,
 430
 431     /// A frameless function with a small constant stack size.
 432     UNWIND_MODE_STACK_IMMD                 = 0x02000000,
 433
 434     /// A frameless function with a large constant stack size.
 435     UNWIND_MODE_STACK_IND                  = 0x03000000,
 436
 437     /// No compact unwind encoding is available.
 438     UNWIND_MODE_DWARF                      = 0x04000000,
 439
 440     /// Mask for encoding the frame registers.
 441     UNWIND_BP_FRAME_REGISTERS              = 0x00007FFF,
 442
 443     /// Mask for encoding the frameless registers.
 444     UNWIND_FRAMELESS_STACK_REG_PERMUTATION = 0x000003FF
 445   };
 446
 447 } // end CU namespace
 448
 449 class DarwinX86AsmBackend : public X86AsmBackend {
 450   const MCRegisterInfo &MRI;
 451
 452   /// \brief Number of registers that can be saved in a compact unwind encoding.
 453   enum { CU_NUM_SAVED_REGS = 6 };
 454
 455   mutable unsigned SavedRegs[CU_NUM_SAVED_REGS];
 456   bool Is64Bit;
 457
 458   unsigned OffsetSize;                   ///< Offset of a "push" instruction.
 459   unsigned MoveInstrSize;                ///< Size of a "move" instruction.
 460   unsigned StackDivide;                  ///< Amount to adjust stack size by.
 461 protected:
 462   /// \brief Size of a "push" instruction for the given register.
 463   unsigned PushInstrSize(unsigned Reg) const {
 464     switch (Reg) {
 465       case X86::EBX:
 466       case X86::ECX:
 467       case X86::EDX:
 468       case X86::EDI:
 469       case X86::ESI:
 470       case X86::EBP:
 471       case X86::RBX:
 472       case X86::RBP:
 473         return 1;
 474       case X86::R12:
 475       case X86::R13:
 476       case X86::R14:
 477       case X86::R15:
 478         return 2;
 479     }
 480     return 1;
 481   }
 482
 483   /// \brief Implementation of algorithm to generate the compact unwind encoding
 484   /// for the CFI instructions.
 485   uint32_t
 486   generateCompactUnwindEncodingImpl(ArrayRef<MCCFIInstruction> Instrs) const {
 487     if (Instrs.empty()) return 0;
 488
 489     // Reset the saved registers.
 490     unsigned SavedRegIdx = 0;
 491     memset(SavedRegs, 0, sizeof(SavedRegs));
 492
 493     bool HasFP = false;
 494
 495     // Encode that we are using EBP/RBP as the frame pointer.
 496     uint32_t CompactUnwindEncoding = 0;
 497
 498     unsigned SubtractInstrIdx = Is64Bit ? 3 : 2;
 499     unsigned InstrOffset = 0;
 500     unsigned StackAdjust = 0;
 501     unsigned StackSize = 0;
 502     unsigned PrevStackSize = 0;
 503     unsigned NumDefCFAOffsets = 0;
 504
 505     for (unsigned i = 0, e = Instrs.size(); i != e; ++i) {
 506       const MCCFIInstruction &Inst = Instrs[i];
 507
 508       switch (Inst.getOperation()) {
 509       default:
 510         // Any other CFI directives indicate a frame that we aren't prepared
 511         // to represent via compact unwind, so just bail out.
 512         return 0;
 513       case MCCFIInstruction::OpDefCfaRegister: {
 514         // Defines a frame pointer. E.g.
 515         //
 516         //     movq %rsp, %rbp
 517         //  L0:
 518         //     .cfi_def_cfa_register %rbp
 519         //
 520         HasFP = true;
 521         assert(MRI.getLLVMRegNum(Inst.getRegister(), true) ==
 522                (Is64Bit ? X86::RBP : X86::EBP) && "Invalid frame pointer!");
 523
 524         // Reset the counts.
 525         memset(SavedRegs, 0, sizeof(SavedRegs));
 526         StackAdjust = 0;
 527         SavedRegIdx = 0;
 528         InstrOffset += MoveInstrSize;
 529         break;
 530       }
 531       case MCCFIInstruction::OpDefCfaOffset: {
 532         // Defines a new offset for the CFA. E.g.
 533         //
 534         //  With frame:
 535         //
 536         //     pushq %rbp
 537         //  L0:
 538         //     .cfi_def_cfa_offset 16
 539         //
 540         //  Without frame:
 541         //
 542         //     subq $72, %rsp
 543         //  L0:
 544         //     .cfi_def_cfa_offset 80
 545         //
 546         PrevStackSize = StackSize;
 547         StackSize = std::abs(Inst.getOffset()) / StackDivide;
 548         ++NumDefCFAOffsets;
 549         break;
 550       }
 551       case MCCFIInstruction::OpOffset: {
 552         // Defines a "push" of a callee-saved register. E.g.
 553         //
 554         //     pushq %r15
 555         //     pushq %r14
 556         //     pushq %rbx
 557         //  L0:
 558         //     subq $120, %rsp
 559         //  L1:
 560         //     .cfi_offset %rbx, -40
 561         //     .cfi_offset %r14, -32
 562         //     .cfi_offset %r15, -24
 563         //
 564         if (SavedRegIdx == CU_NUM_SAVED_REGS)
 565           // If there are too many saved registers, we cannot use a compact
 566           // unwind encoding.
 567           return CU::UNWIND_MODE_DWARF;
 568
 569         unsigned Reg = MRI.getLLVMRegNum(Inst.getRegister(), true);
 570         SavedRegs[SavedRegIdx++] = Reg;
 571         StackAdjust += OffsetSize;
 572         InstrOffset += PushInstrSize(Reg);
 573         break;
 574       }
 575       }
 576     }
 577
 578     StackAdjust /= StackDivide;
 579
 580     if (HasFP) {
 581       if ((StackAdjust & 0xFF) != StackAdjust)
 582         // Offset was too big for a compact unwind encoding.
 583         return CU::UNWIND_MODE_DWARF;
 584
 585       // Get the encoding of the saved registers when we have a frame pointer.
 586       uint32_t RegEnc = encodeCompactUnwindRegistersWithFrame();
 587       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 588
 589       CompactUnwindEncoding |= CU::UNWIND_MODE_BP_FRAME;
 590       CompactUnwindEncoding |= (StackAdjust & 0xFF) << 16;
 591       CompactUnwindEncoding |= RegEnc & CU::UNWIND_BP_FRAME_REGISTERS;
 592     } else {
 593       // If the amount of the stack allocation is the size of a register, then
 594       // we "push" the RAX/EAX register onto the stack instead of adjusting the
 595       // stack pointer with a SUB instruction. We don't support the push of the
 596       // RAX/EAX register with compact unwind. So we check for that situation
 597       // here.
 598       if ((NumDefCFAOffsets == SavedRegIdx + 1 &&
 599            StackSize - PrevStackSize == 1) ||
 600           (Instrs.size() == 1 && NumDefCFAOffsets == 1 && StackSize == 2))
 601         return CU::UNWIND_MODE_DWARF;
 602
 603       SubtractInstrIdx += InstrOffset;
 604       ++StackAdjust;
 605
 606       if ((StackSize & 0xFF) == StackSize) {
 607         // Frameless stack with a small stack size.
 608         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IMMD;
 609
 610         // Encode the stack size.
 611         CompactUnwindEncoding |= (StackSize & 0xFF) << 16;
 612       } else {
 613         if ((StackAdjust & 0x7) != StackAdjust)
 614           // The extra stack adjustments are too big for us to handle.
 615           return CU::UNWIND_MODE_DWARF;
 616
 617         // Frameless stack with an offset too large for us to encode compactly.
 618         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IND;
 619
 620         // Encode the offset to the nnnnnn value in the 'subl $nnnnnn, ESP'
 621         // instruction.
 622         CompactUnwindEncoding |= (SubtractInstrIdx & 0xFF) << 16;
 623
 624         // Encode any extra stack stack adjustments (done via push
 625         // instructions).
 626         CompactUnwindEncoding |= (StackAdjust & 0x7) << 13;
 627       }
 628
 629       // Encode the number of registers saved. (Reverse the list first.)
 630       std::reverse(&SavedRegs[0], &SavedRegs[SavedRegIdx]);
 631       CompactUnwindEncoding |= (SavedRegIdx & 0x7) << 10;
 632
 633       // Get the encoding of the saved registers when we don't have a frame
 634       // pointer.
 635       uint32_t RegEnc = encodeCompactUnwindRegistersWithoutFrame(SavedRegIdx);
 636       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 637
 638       // Encode the register encoding.
 639       CompactUnwindEncoding |=
 640         RegEnc & CU::UNWIND_FRAMELESS_STACK_REG_PERMUTATION;
 641     }
 642
 643     return CompactUnwindEncoding;
 644   }
 645
 646 private:
 647   /// \brief Get the compact unwind number for a given register. The number
 648   /// corresponds to the enum lists in compact_unwind_encoding.h.
 649   int getCompactUnwindRegNum(unsigned Reg) const {
 650     static const MCPhysReg CU32BitRegs[7] = {
 651       X86::EBX, X86::ECX, X86::EDX, X86::EDI, X86::ESI, X86::EBP, 0
 652     };
 653     static const MCPhysReg CU64BitRegs[] = {
 654       X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 655     };
 656     const MCPhysReg *CURegs = Is64Bit ? CU64BitRegs : CU32BitRegs;
 657     for (int Idx = 1; *CURegs; ++CURegs, ++Idx)
 658       if (*CURegs == Reg)
 659         return Idx;
 660
 661     return -1;
 662   }
 663
 664   /// \brief Return the registers encoded for a compact encoding with a frame
 665   /// pointer.
 666   uint32_t encodeCompactUnwindRegistersWithFrame() const {
 667     // Encode the registers in the order they were saved --- 3-bits per
 668     // register. The list of saved registers is assumed to be in reverse
 669     // order. The registers are numbered from 1 to CU_NUM_SAVED_REGS.
 670     uint32_t RegEnc = 0;
 671     for (int i = 0, Idx = 0; i != CU_NUM_SAVED_REGS; ++i) {
 672       unsigned Reg = SavedRegs[i];
 673       if (Reg == 0) break;
 674
 675       int CURegNum = getCompactUnwindRegNum(Reg);
 676       if (CURegNum == -1) return ~0U;
 677
 678       // Encode the 3-bit register number in order, skipping over 3-bits for
 679       // each register.
 680       RegEnc |= (CURegNum & 0x7) << (Idx++ * 3);
 681     }
 682
 683     assert((RegEnc & 0x3FFFF) == RegEnc &&
 684            "Invalid compact register encoding!");
 685     return RegEnc;
 686   }
 687
 688   /// \brief Create the permutation encoding used with frameless stacks. It is
 689   /// passed the number of registers to be saved and an array of the registers
 690   /// saved.
 691   uint32_t encodeCompactUnwindRegistersWithoutFrame(unsigned RegCount) const {
 692     // The saved registers are numbered from 1 to 6. In order to encode the
 693     // order in which they were saved, we re-number them according to their
 694     // place in the register order. The re-numbering is relative to the last
 695     // re-numbered register. E.g., if we have registers {6, 2, 4, 5} saved in
 696     // that order:
 697     //
 698     //    Orig  Re-Num
 699     //    ----  ------
 700     //     6       6
 701     //     2       2
 702     //     4       3
 703     //     5       3
 704     //
 705     for (unsigned i = 0; i < RegCount; ++i) {
 706       int CUReg = getCompactUnwindRegNum(SavedRegs[i]);
 707       if (CUReg == -1) return ~0U;
 708       SavedRegs[i] = CUReg;
 709     }
 710
 711     // Reverse the list.
 712     std::reverse(&SavedRegs[0], &SavedRegs[CU_NUM_SAVED_REGS]);
 713
 714     uint32_t RenumRegs[CU_NUM_SAVED_REGS];
 715     for (unsigned i = CU_NUM_SAVED_REGS - RegCount; i < CU_NUM_SAVED_REGS; ++i){
 716       unsigned Countless = 0;
 717       for (unsigned j = CU_NUM_SAVED_REGS - RegCount; j < i; ++j)
 718         if (SavedRegs[j] < SavedRegs[i])
 719           ++Countless;
 720
 721       RenumRegs[i] = SavedRegs[i] - Countless - 1;
 722     }
 723
 724     // Take the renumbered values and encode them into a 10-bit number.
 725     uint32_t permutationEncoding = 0;
 726     switch (RegCount) {
 727     case 6:
 728       permutationEncoding |= 120 * RenumRegs[0] + 24 * RenumRegs[1]
 729                              + 6 * RenumRegs[2] +  2 * RenumRegs[3]
 730                              +     RenumRegs[4];
 731       break;
 732     case 5:
 733       permutationEncoding |= 120 * RenumRegs[1] + 24 * RenumRegs[2]
 734                              + 6 * RenumRegs[3] +  2 * RenumRegs[4]
 735                              +     RenumRegs[5];
 736       break;
 737     case 4:
 738       permutationEncoding |=  60 * RenumRegs[2] + 12 * RenumRegs[3]
 739                              + 3 * RenumRegs[4] +      RenumRegs[5];
 740       break;
 741     case 3:
 742       permutationEncoding |=  20 * RenumRegs[3] +  4 * RenumRegs[4]
 743                              +     RenumRegs[5];
 744       break;
 745     case 2:
 746       permutationEncoding |=   5 * RenumRegs[4] +      RenumRegs[5];
 747       break;
 748     case 1:
 749       permutationEncoding |=       RenumRegs[5];
 750       break;
 751     }
 752
 753     assert((permutationEncoding & 0x3FF) == permutationEncoding &&
 754            "Invalid compact register encoding!");
 755     return permutationEncoding;
 756   }
 757
 758 public:
 759   DarwinX86AsmBackend(const Target &T, const MCRegisterInfo &MRI, StringRef CPU,
 760                       bool Is64Bit)
 761     : X86AsmBackend(T, CPU), MRI(MRI), Is64Bit(Is64Bit) {
 762     memset(SavedRegs, 0, sizeof(SavedRegs));
 763     OffsetSize = Is64Bit ? 8 : 4;
 764     MoveInstrSize = Is64Bit ? 3 : 2;
 765     StackDivide = Is64Bit ? 8 : 4;
 766   }
 767 };
 768
 769 class DarwinX86_32AsmBackend : public DarwinX86AsmBackend {
 770 public:
 771   DarwinX86_32AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 772                          StringRef CPU)
 773       : DarwinX86AsmBackend(T, MRI, CPU, false) {}
 774
 775   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 776     return createX86MachObjectWriter(OS, /*Is64Bit=*/false,
 777                                      MachO::CPU_TYPE_I386,
 778                                      MachO::CPU_SUBTYPE_I386_ALL);
 779   }
 780
 781   /// \brief Generate the compact unwind encoding for the CFI instructions.
 782   uint32_t generateCompactUnwindEncoding(
 783                              ArrayRef<MCCFIInstruction> Instrs) const override {
 784     return generateCompactUnwindEncodingImpl(Instrs);
 785   }
 786 };
 787
 788 class DarwinX86_64AsmBackend : public DarwinX86AsmBackend {
 789   const MachO::CPUSubTypeX86 Subtype;
 790 public:
 791   DarwinX86_64AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 792                          StringRef CPU, MachO::CPUSubTypeX86 st)
 793       : DarwinX86AsmBackend(T, MRI, CPU, true), Subtype(st) {}
 794
 795   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 796     return createX86MachObjectWriter(OS, /*Is64Bit=*/true,
 797                                      MachO::CPU_TYPE_X86_64, Subtype);
 798   }
 799
 800   /// \brief Generate the compact unwind encoding for the CFI instructions.
 801   uint32_t generateCompactUnwindEncoding(
 802                              ArrayRef<MCCFIInstruction> Instrs) const override {
 803     return generateCompactUnwindEncodingImpl(Instrs);
 804   }
 805 };
 806
 807 } // end anonymous namespace
 808
 809 MCAsmBackend *llvm::createX86_32AsmBackend(const Target &T,
 810                                            const MCRegisterInfo &MRI,
 811                                            const Triple &TheTriple,
 812                                            StringRef CPU) {
 813   if (TheTriple.isOSBinFormatMachO())
 814     return new DarwinX86_32AsmBackend(T, MRI, CPU);
 815
 816   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 817     return new WindowsX86AsmBackend(T, false, CPU);
 818
 819   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 820
 821   if (TheTriple.isOSIAMCU())
 822     return new ELFX86_IAMCUAsmBackend(T, OSABI, CPU);
 823
 824   return new ELFX86_32AsmBackend(T, OSABI, CPU);
 825 }
 826
 827 MCAsmBackend *llvm::createX86_64AsmBackend(const Target &T,
 828                                            const MCRegisterInfo &MRI,
 829                                            const Triple &TheTriple,
 830                                            StringRef CPU) {
 831   if (TheTriple.isOSBinFormatMachO()) {
 832     MachO::CPUSubTypeX86 CS =
 833         StringSwitch<MachO::CPUSubTypeX86>(TheTriple.getArchName())
 834             .Case("x86_64h", MachO::CPU_SUBTYPE_X86_64_H)
 835             .Default(MachO::CPU_SUBTYPE_X86_64_ALL);
 836     return new DarwinX86_64AsmBackend(T, MRI, CPU, CS);
 837   }
 838
 839   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 840     return new WindowsX86AsmBackend(T, true, CPU);
 841
 842   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 843
 844   if (TheTriple.getEnvironment() == Triple::GNUX32)
 845     return new ELFX86_X32AsmBackend(T, OSABI, CPU);
 846   return new ELFX86_64AsmBackend(T, OSABI, CPU);
 847 }