lib/Target/Sparc/SparcRegisterInfo.td

   1 //===-- SparcRegisterInfo.td - Sparc Register defs ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the Sparc register file
  12 //===----------------------------------------------------------------------===//
  13
  14 class SparcReg<bits<16> Enc, string n> : Register<n> {
  15   let HWEncoding = Enc;
  16   let Namespace = "SP";
  17 }
  18
  19 class SparcCtrlReg<bits<16> Enc, string n>: Register<n> {
  20   let HWEncoding = Enc;
  21   let Namespace = "SP";
  22 }
  23
  24 let Namespace = "SP" in {
  25 def sub_even : SubRegIndex<32>;
  26 def sub_odd  : SubRegIndex<32, 32>;
  27 def sub_even64 : SubRegIndex<64>;
  28 def sub_odd64  : SubRegIndex<64, 64>;
  29 }
  30
  31 // Registers are identified with 5-bit ID numbers.
  32 // Ri - 32-bit integer registers
  33 class Ri<bits<16> Enc, string n> : SparcReg<Enc, n>;
  34
  35 // Rf - 32-bit floating-point registers
  36 class Rf<bits<16> Enc, string n> : SparcReg<Enc, n>;
  37
  38 // Rd - Slots in the FP register file for 64-bit floating-point values.
  39 class Rd<bits<16> Enc, string n, list<Register> subregs> : SparcReg<Enc, n> {
  40   let SubRegs = subregs;
  41   let SubRegIndices = [sub_even, sub_odd];
  42   let CoveredBySubRegs = 1;
  43 }
  44
  45 // Rq - Slots in the FP register file for 128-bit floating-point values.
  46 class Rq<bits<16> Enc, string n, list<Register> subregs> : SparcReg<Enc, n> {
  47   let SubRegs = subregs;
  48   let SubRegIndices = [sub_even64, sub_odd64];
  49   let CoveredBySubRegs = 1;
  50 }
  51
  52 // Control Registers
  53 def ICC : SparcCtrlReg<0, "ICC">; // This represents icc and xcc in 64-bit code.
  54 foreach I = 0-3 in
  55   def FCC#I : SparcCtrlReg<I, "FCC"#I>;
  56
  57 // Y register
  58 def Y : SparcCtrlReg<0, "Y">, DwarfRegNum<[64]>;
  59 // Ancillary state registers (implementation defined)
  60 def ASR1 : SparcCtrlReg<1, "ASR1">;
  61 def ASR2 : SparcCtrlReg<2, "ASR2">;
  62 def ASR3 : SparcCtrlReg<3, "ASR3">;
  63 def ASR4 : SparcCtrlReg<4, "ASR4">;
  64 def ASR5 : SparcCtrlReg<5, "ASR5">;
  65 def ASR6 : SparcCtrlReg<6, "ASR6">;
  66 def ASR7 : SparcCtrlReg<7, "ASR7">;
  67 def ASR8 : SparcCtrlReg<8, "ASR8">;
  68 def ASR9 : SparcCtrlReg<9, "ASR9">;
  69 def ASR10 : SparcCtrlReg<10, "ASR10">;
  70 def ASR11 : SparcCtrlReg<11, "ASR11">;
  71 def ASR12 : SparcCtrlReg<12, "ASR12">;
  72 def ASR13 : SparcCtrlReg<13, "ASR13">;
  73 def ASR14 : SparcCtrlReg<14, "ASR14">;
  74 def ASR15 : SparcCtrlReg<15, "ASR15">;
  75 def ASR16 : SparcCtrlReg<16, "ASR16">;
  76 def ASR17 : SparcCtrlReg<17, "ASR17">;
  77 def ASR18 : SparcCtrlReg<18, "ASR18">;
  78 def ASR19 : SparcCtrlReg<19, "ASR19">;
  79 def ASR20 : SparcCtrlReg<20, "ASR20">;
  80 def ASR21 : SparcCtrlReg<21, "ASR21">;
  81 def ASR22 : SparcCtrlReg<22, "ASR22">;
  82 def ASR23 : SparcCtrlReg<23, "ASR23">;
  83 def ASR24 : SparcCtrlReg<24, "ASR24">;
  84 def ASR25 : SparcCtrlReg<25, "ASR25">;
  85 def ASR26 : SparcCtrlReg<26, "ASR26">;
  86 def ASR27 : SparcCtrlReg<27, "ASR27">;
  87 def ASR28 : SparcCtrlReg<28, "ASR28">;
  88 def ASR29 : SparcCtrlReg<29, "ASR29">;
  89 def ASR30 : SparcCtrlReg<30, "ASR30">;
  90 def ASR31 : SparcCtrlReg<31, "ASR31">;
  91
  92 // Note that PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
  93 def PSR : SparcCtrlReg<0, "PSR">;
  94 def WIM : SparcCtrlReg<0, "WIM">;
  95 def TBR : SparcCtrlReg<0, "TBR">;
  96
  97 // Integer registers
  98 def G0 : Ri< 0, "G0">, DwarfRegNum<[0]>;
  99 def G1 : Ri< 1, "G1">, DwarfRegNum<[1]>;
 100 def G2 : Ri< 2, "G2">, DwarfRegNum<[2]>;
 101 def G3 : Ri< 3, "G3">, DwarfRegNum<[3]>;
 102 def G4 : Ri< 4, "G4">, DwarfRegNum<[4]>;
 103 def G5 : Ri< 5, "G5">, DwarfRegNum<[5]>;
 104 def G6 : Ri< 6, "G6">, DwarfRegNum<[6]>;
 105 def G7 : Ri< 7, "G7">, DwarfRegNum<[7]>;
 106 def O0 : Ri< 8, "O0">, DwarfRegNum<[8]>;
 107 def O1 : Ri< 9, "O1">, DwarfRegNum<[9]>;
 108 def O2 : Ri<10, "O2">, DwarfRegNum<[10]>;
 109 def O3 : Ri<11, "O3">, DwarfRegNum<[11]>;
 110 def O4 : Ri<12, "O4">, DwarfRegNum<[12]>;
 111 def O5 : Ri<13, "O5">, DwarfRegNum<[13]>;
 112 def O6 : Ri<14, "SP">, DwarfRegNum<[14]>;
 113 def O7 : Ri<15, "O7">, DwarfRegNum<[15]>;
 114 def L0 : Ri<16, "L0">, DwarfRegNum<[16]>;
 115 def L1 : Ri<17, "L1">, DwarfRegNum<[17]>;
 116 def L2 : Ri<18, "L2">, DwarfRegNum<[18]>;
 117 def L3 : Ri<19, "L3">, DwarfRegNum<[19]>;
 118 def L4 : Ri<20, "L4">, DwarfRegNum<[20]>;
 119 def L5 : Ri<21, "L5">, DwarfRegNum<[21]>;
 120 def L6 : Ri<22, "L6">, DwarfRegNum<[22]>;
 121 def L7 : Ri<23, "L7">, DwarfRegNum<[23]>;
 122 def I0 : Ri<24, "I0">, DwarfRegNum<[24]>;
 123 def I1 : Ri<25, "I1">, DwarfRegNum<[25]>;
 124 def I2 : Ri<26, "I2">, DwarfRegNum<[26]>;
 125 def I3 : Ri<27, "I3">, DwarfRegNum<[27]>;
 126 def I4 : Ri<28, "I4">, DwarfRegNum<[28]>;
 127 def I5 : Ri<29, "I5">, DwarfRegNum<[29]>;
 128 def I6 : Ri<30, "FP">, DwarfRegNum<[30]>;
 129 def I7 : Ri<31, "I7">, DwarfRegNum<[31]>;
 130
 131 // Floating-point registers
 132 def F0  : Rf< 0,  "F0">, DwarfRegNum<[32]>;
 133 def F1  : Rf< 1,  "F1">, DwarfRegNum<[33]>;
 134 def F2  : Rf< 2,  "F2">, DwarfRegNum<[34]>;
 135 def F3  : Rf< 3,  "F3">, DwarfRegNum<[35]>;
 136 def F4  : Rf< 4,  "F4">, DwarfRegNum<[36]>;
 137 def F5  : Rf< 5,  "F5">, DwarfRegNum<[37]>;
 138 def F6  : Rf< 6,  "F6">, DwarfRegNum<[38]>;
 139 def F7  : Rf< 7,  "F7">, DwarfRegNum<[39]>;
 140 def F8  : Rf< 8,  "F8">, DwarfRegNum<[40]>;
 141 def F9  : Rf< 9,  "F9">, DwarfRegNum<[41]>;
 142 def F10 : Rf<10, "F10">, DwarfRegNum<[42]>;
 143 def F11 : Rf<11, "F11">, DwarfRegNum<[43]>;
 144 def F12 : Rf<12, "F12">, DwarfRegNum<[44]>;
 145 def F13 : Rf<13, "F13">, DwarfRegNum<[45]>;
 146 def F14 : Rf<14, "F14">, DwarfRegNum<[46]>;
 147 def F15 : Rf<15, "F15">, DwarfRegNum<[47]>;
 148 def F16 : Rf<16, "F16">, DwarfRegNum<[48]>;
 149 def F17 : Rf<17, "F17">, DwarfRegNum<[49]>;
 150 def F18 : Rf<18, "F18">, DwarfRegNum<[50]>;
 151 def F19 : Rf<19, "F19">, DwarfRegNum<[51]>;
 152 def F20 : Rf<20, "F20">, DwarfRegNum<[52]>;
 153 def F21 : Rf<21, "F21">, DwarfRegNum<[53]>;
 154 def F22 : Rf<22, "F22">, DwarfRegNum<[54]>;
 155 def F23 : Rf<23, "F23">, DwarfRegNum<[55]>;
 156 def F24 : Rf<24, "F24">, DwarfRegNum<[56]>;
 157 def F25 : Rf<25, "F25">, DwarfRegNum<[57]>;
 158 def F26 : Rf<26, "F26">, DwarfRegNum<[58]>;
 159 def F27 : Rf<27, "F27">, DwarfRegNum<[59]>;
 160 def F28 : Rf<28, "F28">, DwarfRegNum<[60]>;
 161 def F29 : Rf<29, "F29">, DwarfRegNum<[61]>;
 162 def F30 : Rf<30, "F30">, DwarfRegNum<[62]>;
 163 def F31 : Rf<31, "F31">, DwarfRegNum<[63]>;
 164
 165 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
 166 def D0  : Rd< 0,  "F0", [F0,   F1]>, DwarfRegNum<[72]>;
 167 def D1  : Rd< 2,  "F2", [F2,   F3]>, DwarfRegNum<[73]>;
 168 def D2  : Rd< 4,  "F4", [F4,   F5]>, DwarfRegNum<[74]>;
 169 def D3  : Rd< 6,  "F6", [F6,   F7]>, DwarfRegNum<[75]>;
 170 def D4  : Rd< 8,  "F8", [F8,   F9]>, DwarfRegNum<[76]>;
 171 def D5  : Rd<10, "F10", [F10, F11]>, DwarfRegNum<[77]>;
 172 def D6  : Rd<12, "F12", [F12, F13]>, DwarfRegNum<[78]>;
 173 def D7  : Rd<14, "F14", [F14, F15]>, DwarfRegNum<[79]>;
 174 def D8  : Rd<16, "F16", [F16, F17]>, DwarfRegNum<[80]>;
 175 def D9  : Rd<18, "F18", [F18, F19]>, DwarfRegNum<[81]>;
 176 def D10 : Rd<20, "F20", [F20, F21]>, DwarfRegNum<[82]>;
 177 def D11 : Rd<22, "F22", [F22, F23]>, DwarfRegNum<[83]>;
 178 def D12 : Rd<24, "F24", [F24, F25]>, DwarfRegNum<[84]>;
 179 def D13 : Rd<26, "F26", [F26, F27]>, DwarfRegNum<[85]>;
 180 def D14 : Rd<28, "F28", [F28, F29]>, DwarfRegNum<[86]>;
 181 def D15 : Rd<30, "F30", [F30, F31]>, DwarfRegNum<[87]>;
 182
 183 // Unaliased double precision floating point registers.
 184 // FIXME: Define DwarfRegNum for these registers.
 185 def D16 : SparcReg< 1, "F32">;
 186 def D17 : SparcReg< 3, "F34">;
 187 def D18 : SparcReg< 5, "F36">;
 188 def D19 : SparcReg< 7, "F38">;
 189 def D20 : SparcReg< 9, "F40">;
 190 def D21 : SparcReg<11, "F42">;
 191 def D22 : SparcReg<13, "F44">;
 192 def D23 : SparcReg<15, "F46">;
 193 def D24 : SparcReg<17, "F48">;
 194 def D25 : SparcReg<19, "F50">;
 195 def D26 : SparcReg<21, "F52">;
 196 def D27 : SparcReg<23, "F54">;
 197 def D28 : SparcReg<25, "F56">;
 198 def D29 : SparcReg<27, "F58">;
 199 def D30 : SparcReg<29, "F60">;
 200 def D31 : SparcReg<31, "F62">;
 201
 202 // Aliases of the F* registers used to hold 128-bit for values (long doubles).
 203 def Q0  : Rq< 0,  "F0", [D0,   D1]>;
 204 def Q1  : Rq< 4,  "F4", [D2,   D3]>;
 205 def Q2  : Rq< 8,  "F8", [D4,   D5]>;
 206 def Q3  : Rq<12, "F12", [D6,   D7]>;
 207 def Q4  : Rq<16, "F16", [D8,   D9]>;
 208 def Q5  : Rq<20, "F20", [D10, D11]>;
 209 def Q6  : Rq<24, "F24", [D12, D13]>;
 210 def Q7  : Rq<28, "F28", [D14, D15]>;
 211 def Q8  : Rq< 1, "F32", [D16, D17]>;
 212 def Q9  : Rq< 5, "F36", [D18, D19]>;
 213 def Q10 : Rq< 9, "F40", [D20, D21]>;
 214 def Q11 : Rq<13, "F44", [D22, D23]>;
 215 def Q12 : Rq<17, "F48", [D24, D25]>;
 216 def Q13 : Rq<21, "F52", [D26, D27]>;
 217 def Q14 : Rq<25, "F56", [D28, D29]>;
 218 def Q15 : Rq<29, "F60", [D30, D31]>;
 219
 220 // Register classes.
 221 //
 222 // FIXME: the register order should be defined in terms of the preferred
 223 // allocation order...
 224 //
 225 // This register class should not be used to hold i64 values, use the I64Regs
 226 // register class for that. The i64 type is included here to allow i64 patterns
 227 // using the integer instructions.
 228 def IntRegs : RegisterClass<"SP", [i32, i64], 32,
 229                             (add (sequence "I%u", 0, 7),
 230                                  (sequence "G%u", 0, 7),
 231                                  (sequence "L%u", 0, 7),
 232                                  (sequence "O%u", 0, 7))>;
 233
 234 // Register class for 64-bit mode, with a 64-bit spill slot size.
 235 // These are the same as the 32-bit registers, so TableGen will consider this
 236 // to be a sub-class of IntRegs. That works out because requiring a 64-bit
 237 // spill slot is a stricter constraint than only requiring a 32-bit spill slot.
 238 def I64Regs : RegisterClass<"SP", [i64], 64, (add IntRegs)>;
 239
 240 // Floating point register classes.
 241 def FPRegs : RegisterClass<"SP", [f32], 32, (sequence "F%u", 0, 31)>;
 242
 243 def DFPRegs : RegisterClass<"SP", [f64], 64, (sequence "D%u", 0, 31)>;
 244
 245 def QFPRegs : RegisterClass<"SP", [f128], 128, (sequence "Q%u", 0, 15)>;
 246
 247 // Floating point control register classes.
 248 def FCCRegs : RegisterClass<"SP", [i1], 1, (sequence "FCC%u", 0, 3)>;
 249
 250 // Ancillary state registers
 251 def ASRRegs : RegisterClass<"SP", [i32], 32,
 252                             (add Y, (sequence "ASR%u", 1, 31))> {
 253   let isAllocatable = 0;
 254 }