lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let neverHasSideEffects = 1 in {
  87
  88 let isMoveImm = 1 in {
  89 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  90 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  91 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  92 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  93 } // End isMoveImm = 1
  94
  95 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  96   [(set i32:$dst, (not i32:$src0))]
  97 >;
  98
  99 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
 100   [(set i64:$dst, (not i64:$src0))]
 101 >;
 102 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 103 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 104 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32",
 105   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 106 >;
 107 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 108 } // End neverHasSideEffects = 1
 109
 110 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 111 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 112 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 113   [(set i32:$dst, (ctpop i32:$src0))]
 114 >;
 115 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 116
 117 ////def S_FF0_I32_B32 : SOP1_32 <0x00000011, "S_FF0_I32_B32", []>;
 118 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 119 def S_FF1_I32_B32 : SOP1_32 <0x00000013, "S_FF1_I32_B32",
 120   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 121 >;
 122 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 123
 124 def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32",
 125   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 126 >;
 127
 128 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 129 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 130 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 131 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 132   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 133 >;
 134 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 135   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 136 >;
 137
 138 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 139 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 140 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 141 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 142 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
 143 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 144 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 145 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 146
 147 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 148
 149 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 150 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 151 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 152 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 153 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 154 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 155 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 156 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 157
 158 } // End hasSideEffects = 1
 159
 160 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 161 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 162 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 163 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 164 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 165 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 166 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 167 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 168 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 169 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 170
 171 //===----------------------------------------------------------------------===//
 172 // SOP2 Instructions
 173 //===----------------------------------------------------------------------===//
 174
 175 let Defs = [SCC] in { // Carry out goes to SCC
 176 let isCommutable = 1 in {
 177 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 178 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 179   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 180 >;
 181 } // End isCommutable = 1
 182
 183 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 184 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 185   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 186 >;
 187
 188 let Uses = [SCC] in { // Carry in comes from SCC
 189 let isCommutable = 1 in {
 190 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 191   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 192 } // End isCommutable = 1
 193
 194 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 195   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 196 } // End Uses = [SCC]
 197 } // End Defs = [SCC]
 198
 199 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 200   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 201 >;
 202 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 203   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 204 >;
 205 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 206   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 207 >;
 208 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 209   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 210 >;
 211
 212 def S_CSELECT_B32 : SOP2 <
 213   0x0000000a, (outs SReg_32:$dst),
 214   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 215   []
 216 >;
 217
 218 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 219
 220 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 221   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 222 >;
 223
 224 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 225   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 226 >;
 227
 228 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 229   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 230 >;
 231
 232 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 233   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 234 >;
 235
 236 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 237   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 238 >;
 239
 240 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 241   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 242 >;
 243 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 244 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 245 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 246 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 247 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 248 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 249 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 250 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 251 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 252 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 253
 254 // Use added complexity so these patterns are preferred to the VALU patterns.
 255 let AddedComplexity = 1 in {
 256
 257 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 258   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 259 >;
 260 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 261   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 262 >;
 263 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 264   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 265 >;
 266 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 267   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 268 >;
 269 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 270   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 271 >;
 272 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 273   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 274 >;
 275
 276 } // End AddedComplexity = 1
 277
 278 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 279 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 280 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 281 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 282 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 283 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 284 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 285 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 286 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 287
 288 //===----------------------------------------------------------------------===//
 289 // SOPC Instructions
 290 //===----------------------------------------------------------------------===//
 291
 292 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 293 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 294 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 295 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 296 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 297 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 298 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 299 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 300 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 301 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 302 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 303 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 304 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 305 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 306 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 307 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 308 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 309
 310 //===----------------------------------------------------------------------===//
 311 // SOPK Instructions
 312 //===----------------------------------------------------------------------===//
 313
 314 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 315 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 316
 317 /*
 318 This instruction is disabled for now until we can figure out how to teach
 319 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 320 instructions.
 321
 322 When this instruction is enabled the code generator sometimes produces this
 323 invalid sequence:
 324
 325 SCC = S_CMPK_EQ_I32 SGPR0, imm
 326 VCC = COPY SCC
 327 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 328
 329 def S_CMPK_EQ_I32 : SOPK <
 330   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 331   "S_CMPK_EQ_I32",
 332   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 333 >;
 334 */
 335
 336 let isCompare = 1, Defs = [SCC] in {
 337 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 338 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 339 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 340 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 341 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 342 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 343 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 344 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 345 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 346 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 347 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 348 } // End isCompare = 1, Defs = [SCC]
 349
 350 let Defs = [SCC], isCommutable = 1 in {
 351   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 352   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 353 }
 354
 355 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 356 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 357 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 358 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 359 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 360 //def EXP : EXP_ <0x00000000, "EXP", []>;
 361
 362 } // End let OtherPredicates = [isCFDepth0]
 363
 364 //===----------------------------------------------------------------------===//
 365 // SOPP Instructions
 366 //===----------------------------------------------------------------------===//
 367
 368 def S_NOP : SOPP <0x00000000, (ins i16imm:$SIMM16), "S_NOP $SIMM16", []>;
 369
 370 let isTerminator = 1 in {
 371
 372 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 373   [(IL_retflag)]> {
 374   let SIMM16 = 0;
 375   let isBarrier = 1;
 376   let hasCtrlDep = 1;
 377 }
 378
 379 let isBranch = 1 in {
 380 def S_BRANCH : SOPP <
 381   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 382   [(br bb:$target)]> {
 383   let isBarrier = 1;
 384 }
 385
 386 let DisableEncoding = "$scc" in {
 387 def S_CBRANCH_SCC0 : SOPP <
 388   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 389   "S_CBRANCH_SCC0 $target", []
 390 >;
 391 def S_CBRANCH_SCC1 : SOPP <
 392   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 393   "S_CBRANCH_SCC1 $target",
 394   []
 395 >;
 396 } // End DisableEncoding = "$scc"
 397
 398 def S_CBRANCH_VCCZ : SOPP <
 399   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 400   "S_CBRANCH_VCCZ $target",
 401   []
 402 >;
 403 def S_CBRANCH_VCCNZ : SOPP <
 404   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 405   "S_CBRANCH_VCCNZ $target",
 406   []
 407 >;
 408
 409 let DisableEncoding = "$exec" in {
 410 def S_CBRANCH_EXECZ : SOPP <
 411   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 412   "S_CBRANCH_EXECZ $target",
 413   []
 414 >;
 415 def S_CBRANCH_EXECNZ : SOPP <
 416   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 417   "S_CBRANCH_EXECNZ $target",
 418   []
 419 >;
 420 } // End DisableEncoding = "$exec"
 421
 422
 423 } // End isBranch = 1
 424 } // End isTerminator = 1
 425
 426 let hasSideEffects = 1 in {
 427 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 428   [(int_AMDGPU_barrier_local)]
 429 > {
 430   let SIMM16 = 0;
 431   let isBarrier = 1;
 432   let hasCtrlDep = 1;
 433   let mayLoad = 1;
 434   let mayStore = 1;
 435 }
 436
 437 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 438   []
 439 >;
 440 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 441 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 442 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 443
 444 let Uses = [EXEC] in {
 445   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 446       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 447   > {
 448     let DisableEncoding = "$m0";
 449   }
 450 } // End Uses = [EXEC]
 451
 452 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 453 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 454 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 455 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 456 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 457 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 458 } // End hasSideEffects
 459
 460 //===----------------------------------------------------------------------===//
 461 // VOPC Instructions
 462 //===----------------------------------------------------------------------===//
 463
 464 let isCompare = 1 in {
 465
 466 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 467 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 468 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 469 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 470 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 471 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 472 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 473 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 474 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 475 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 476 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 477 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 478 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 479 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 480 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 481 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 482
 483 let hasSideEffects = 1 in {
 484
 485 defm V_CMPX_F_F32 : VOPCX_32 <0x00000010, "V_CMPX_F_F32">;
 486 defm V_CMPX_LT_F32 : VOPCX_32 <0x00000011, "V_CMPX_LT_F32">;
 487 defm V_CMPX_EQ_F32 : VOPCX_32 <0x00000012, "V_CMPX_EQ_F32">;
 488 defm V_CMPX_LE_F32 : VOPCX_32 <0x00000013, "V_CMPX_LE_F32">;
 489 defm V_CMPX_GT_F32 : VOPCX_32 <0x00000014, "V_CMPX_GT_F32">;
 490 defm V_CMPX_LG_F32 : VOPCX_32 <0x00000015, "V_CMPX_LG_F32">;
 491 defm V_CMPX_GE_F32 : VOPCX_32 <0x00000016, "V_CMPX_GE_F32">;
 492 defm V_CMPX_O_F32 : VOPCX_32 <0x00000017, "V_CMPX_O_F32">;
 493 defm V_CMPX_U_F32 : VOPCX_32 <0x00000018, "V_CMPX_U_F32">;
 494 defm V_CMPX_NGE_F32 : VOPCX_32 <0x00000019, "V_CMPX_NGE_F32">;
 495 defm V_CMPX_NLG_F32 : VOPCX_32 <0x0000001a, "V_CMPX_NLG_F32">;
 496 defm V_CMPX_NGT_F32 : VOPCX_32 <0x0000001b, "V_CMPX_NGT_F32">;
 497 defm V_CMPX_NLE_F32 : VOPCX_32 <0x0000001c, "V_CMPX_NLE_F32">;
 498 defm V_CMPX_NEQ_F32 : VOPCX_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 499 defm V_CMPX_NLT_F32 : VOPCX_32 <0x0000001e, "V_CMPX_NLT_F32">;
 500 defm V_CMPX_TRU_F32 : VOPCX_32 <0x0000001f, "V_CMPX_TRU_F32">;
 501
 502 } // End hasSideEffects = 1
 503
 504 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 505 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 506 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 507 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 508 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 509 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 510 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 511 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 512 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 513 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 514 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 515 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 516 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 517 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 518 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 519 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 520
 521 let hasSideEffects = 1 in {
 522
 523 defm V_CMPX_F_F64 : VOPCX_64 <0x00000030, "V_CMPX_F_F64">;
 524 defm V_CMPX_LT_F64 : VOPCX_64 <0x00000031, "V_CMPX_LT_F64">;
 525 defm V_CMPX_EQ_F64 : VOPCX_64 <0x00000032, "V_CMPX_EQ_F64">;
 526 defm V_CMPX_LE_F64 : VOPCX_64 <0x00000033, "V_CMPX_LE_F64">;
 527 defm V_CMPX_GT_F64 : VOPCX_64 <0x00000034, "V_CMPX_GT_F64">;
 528 defm V_CMPX_LG_F64 : VOPCX_64 <0x00000035, "V_CMPX_LG_F64">;
 529 defm V_CMPX_GE_F64 : VOPCX_64 <0x00000036, "V_CMPX_GE_F64">;
 530 defm V_CMPX_O_F64 : VOPCX_64 <0x00000037, "V_CMPX_O_F64">;
 531 defm V_CMPX_U_F64 : VOPCX_64 <0x00000038, "V_CMPX_U_F64">;
 532 defm V_CMPX_NGE_F64 : VOPCX_64 <0x00000039, "V_CMPX_NGE_F64">;
 533 defm V_CMPX_NLG_F64 : VOPCX_64 <0x0000003a, "V_CMPX_NLG_F64">;
 534 defm V_CMPX_NGT_F64 : VOPCX_64 <0x0000003b, "V_CMPX_NGT_F64">;
 535 defm V_CMPX_NLE_F64 : VOPCX_64 <0x0000003c, "V_CMPX_NLE_F64">;
 536 defm V_CMPX_NEQ_F64 : VOPCX_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 537 defm V_CMPX_NLT_F64 : VOPCX_64 <0x0000003e, "V_CMPX_NLT_F64">;
 538 defm V_CMPX_TRU_F64 : VOPCX_64 <0x0000003f, "V_CMPX_TRU_F64">;
 539
 540 } // End hasSideEffects = 1
 541
 542 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 543 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 544 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 545 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 546 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 547 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 548 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 549 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 550 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 551 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 552 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 553 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 554 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 555 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 556 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 557 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 558
 559 let hasSideEffects = 1 in {
 560
 561 defm V_CMPSX_F_F32 : VOPCX_32 <0x00000050, "V_CMPSX_F_F32">;
 562 defm V_CMPSX_LT_F32 : VOPCX_32 <0x00000051, "V_CMPSX_LT_F32">;
 563 defm V_CMPSX_EQ_F32 : VOPCX_32 <0x00000052, "V_CMPSX_EQ_F32">;
 564 defm V_CMPSX_LE_F32 : VOPCX_32 <0x00000053, "V_CMPSX_LE_F32">;
 565 defm V_CMPSX_GT_F32 : VOPCX_32 <0x00000054, "V_CMPSX_GT_F32">;
 566 defm V_CMPSX_LG_F32 : VOPCX_32 <0x00000055, "V_CMPSX_LG_F32">;
 567 defm V_CMPSX_GE_F32 : VOPCX_32 <0x00000056, "V_CMPSX_GE_F32">;
 568 defm V_CMPSX_O_F32 : VOPCX_32 <0x00000057, "V_CMPSX_O_F32">;
 569 defm V_CMPSX_U_F32 : VOPCX_32 <0x00000058, "V_CMPSX_U_F32">;
 570 defm V_CMPSX_NGE_F32 : VOPCX_32 <0x00000059, "V_CMPSX_NGE_F32">;
 571 defm V_CMPSX_NLG_F32 : VOPCX_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 572 defm V_CMPSX_NGT_F32 : VOPCX_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 573 defm V_CMPSX_NLE_F32 : VOPCX_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 574 defm V_CMPSX_NEQ_F32 : VOPCX_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 575 defm V_CMPSX_NLT_F32 : VOPCX_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 576 defm V_CMPSX_TRU_F32 : VOPCX_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 577
 578 } // End hasSideEffects = 1
 579
 580 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 581 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 582 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 583 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 584 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 585 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 586 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 587 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 588 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 589 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 590 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 591 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 592 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 593 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 594 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 595 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 596
 597 let hasSideEffects = 1, Defs = [EXEC] in {
 598
 599 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 600 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 601 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 602 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 603 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 604 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 605 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 606 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 607 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 608 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 609 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 610 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 611 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 612 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 613 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 614 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 615
 616 } // End hasSideEffects = 1, Defs = [EXEC]
 617
 618 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 619 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 620 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 621 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 622 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 623 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 624 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 625 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 626
 627 let hasSideEffects = 1 in {
 628
 629 defm V_CMPX_F_I32 : VOPCX_32 <0x00000090, "V_CMPX_F_I32">;
 630 defm V_CMPX_LT_I32 : VOPCX_32 <0x00000091, "V_CMPX_LT_I32">;
 631 defm V_CMPX_EQ_I32 : VOPCX_32 <0x00000092, "V_CMPX_EQ_I32">;
 632 defm V_CMPX_LE_I32 : VOPCX_32 <0x00000093, "V_CMPX_LE_I32">;
 633 defm V_CMPX_GT_I32 : VOPCX_32 <0x00000094, "V_CMPX_GT_I32">;
 634 defm V_CMPX_NE_I32 : VOPCX_32 <0x00000095, "V_CMPX_NE_I32">;
 635 defm V_CMPX_GE_I32 : VOPCX_32 <0x00000096, "V_CMPX_GE_I32">;
 636 defm V_CMPX_T_I32 : VOPCX_32 <0x00000097, "V_CMPX_T_I32">;
 637
 638 } // End hasSideEffects = 1
 639
 640 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 641 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 642 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 643 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 644 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 645 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 646 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 647 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 648
 649 let hasSideEffects = 1 in {
 650
 651 defm V_CMPX_F_I64 : VOPCX_64 <0x000000b0, "V_CMPX_F_I64">;
 652 defm V_CMPX_LT_I64 : VOPCX_64 <0x000000b1, "V_CMPX_LT_I64">;
 653 defm V_CMPX_EQ_I64 : VOPCX_64 <0x000000b2, "V_CMPX_EQ_I64">;
 654 defm V_CMPX_LE_I64 : VOPCX_64 <0x000000b3, "V_CMPX_LE_I64">;
 655 defm V_CMPX_GT_I64 : VOPCX_64 <0x000000b4, "V_CMPX_GT_I64">;
 656 defm V_CMPX_NE_I64 : VOPCX_64 <0x000000b5, "V_CMPX_NE_I64">;
 657 defm V_CMPX_GE_I64 : VOPCX_64 <0x000000b6, "V_CMPX_GE_I64">;
 658 defm V_CMPX_T_I64 : VOPCX_64 <0x000000b7, "V_CMPX_T_I64">;
 659
 660 } // End hasSideEffects = 1
 661
 662 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 663 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 664 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 665 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 666 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 667 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 668 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 669 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 670
 671 let hasSideEffects = 1 in {
 672
 673 defm V_CMPX_F_U32 : VOPCX_32 <0x000000d0, "V_CMPX_F_U32">;
 674 defm V_CMPX_LT_U32 : VOPCX_32 <0x000000d1, "V_CMPX_LT_U32">;
 675 defm V_CMPX_EQ_U32 : VOPCX_32 <0x000000d2, "V_CMPX_EQ_U32">;
 676 defm V_CMPX_LE_U32 : VOPCX_32 <0x000000d3, "V_CMPX_LE_U32">;
 677 defm V_CMPX_GT_U32 : VOPCX_32 <0x000000d4, "V_CMPX_GT_U32">;
 678 defm V_CMPX_NE_U32 : VOPCX_32 <0x000000d5, "V_CMPX_NE_U32">;
 679 defm V_CMPX_GE_U32 : VOPCX_32 <0x000000d6, "V_CMPX_GE_U32">;
 680 defm V_CMPX_T_U32 : VOPCX_32 <0x000000d7, "V_CMPX_T_U32">;
 681
 682 } // End hasSideEffects = 1
 683
 684 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 685 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 686 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 687 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 688 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 689 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 690 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 691 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 692
 693 let hasSideEffects = 1 in {
 694
 695 defm V_CMPX_F_U64 : VOPCX_64 <0x000000f0, "V_CMPX_F_U64">;
 696 defm V_CMPX_LT_U64 : VOPCX_64 <0x000000f1, "V_CMPX_LT_U64">;
 697 defm V_CMPX_EQ_U64 : VOPCX_64 <0x000000f2, "V_CMPX_EQ_U64">;
 698 defm V_CMPX_LE_U64 : VOPCX_64 <0x000000f3, "V_CMPX_LE_U64">;
 699 defm V_CMPX_GT_U64 : VOPCX_64 <0x000000f4, "V_CMPX_GT_U64">;
 700 defm V_CMPX_NE_U64 : VOPCX_64 <0x000000f5, "V_CMPX_NE_U64">;
 701 defm V_CMPX_GE_U64 : VOPCX_64 <0x000000f6, "V_CMPX_GE_U64">;
 702 defm V_CMPX_T_U64 : VOPCX_64 <0x000000f7, "V_CMPX_T_U64">;
 703
 704 } // End hasSideEffects = 1
 705
 706 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 707
 708 let hasSideEffects = 1 in {
 709 defm V_CMPX_CLASS_F32 : VOPCX_32 <0x00000098, "V_CMPX_CLASS_F32">;
 710 } // End hasSideEffects = 1
 711
 712 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 713
 714 let hasSideEffects = 1 in {
 715 defm V_CMPX_CLASS_F64 : VOPCX_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 716 } // End hasSideEffects = 1
 717
 718 } // End isCompare = 1
 719
 720 //===----------------------------------------------------------------------===//
 721 // DS Instructions
 722 //===----------------------------------------------------------------------===//
 723
 724
 725 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "DS_ADD_U32", VReg_32>;
 726 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "DS_SUB_U32", VReg_32>;
 727 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "DS_RSUB_U32", VReg_32>;
 728 def DS_INC_U32 : DS_1A1D_NORET <0x3, "DS_INC_U32", VReg_32>;
 729 def DS_DEC_U32 : DS_1A1D_NORET <0x4, "DS_DEC_U32", VReg_32>;
 730 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "DS_MIN_I32", VReg_32>;
 731 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "DS_MAX_I32", VReg_32>;
 732 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "DS_MIN_U32", VReg_32>;
 733 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "DS_MAX_U32", VReg_32>;
 734 def DS_AND_B32 : DS_1A1D_NORET <0x9, "DS_AND_B32", VReg_32>;
 735 def DS_OR_B32 : DS_1A1D_NORET <0xa, "DS_OR_B32", VReg_32>;
 736 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "DS_XOR_B32", VReg_32>;
 737 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "DS_MSKOR_B32", VReg_32>;
 738 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "DS_CMPST_B32", VReg_32>;
 739 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "DS_CMPST_F32", VReg_32>;
 740 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "DS_MIN_F32", VReg_32>;
 741 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "DS_MAX_F32", VReg_32>;
 742
 743 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "DS_ADD_RTN_U32", VReg_32>;
 744 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "DS_SUB_RTN_U32", VReg_32>;
 745 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "DS_RSUB_RTN_U32", VReg_32>;
 746 def DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "DS_INC_RTN_U32", VReg_32>;
 747 def DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "DS_DEC_RTN_U32", VReg_32>;
 748 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "DS_MIN_RTN_I32", VReg_32>;
 749 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "DS_MAX_RTN_I32", VReg_32>;
 750 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "DS_MIN_RTN_U32", VReg_32>;
 751 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "DS_MAX_RTN_U32", VReg_32>;
 752 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "DS_AND_RTN_B32", VReg_32>;
 753 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "DS_OR_RTN_B32", VReg_32>;
 754 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "DS_XOR_RTN_B32", VReg_32>;
 755 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "DS_MSKOR_RTN_B32", VReg_32>;
 756 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "DS_WRXCHG_RTN_B32", VReg_32>;
 757 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "DS_WRXCHG2_RTN_B32", VReg_32>;
 758 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "DS_WRXCHG2_RTN_B32", VReg_32>;
 759 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "DS_CMPST_RTN_B32", VReg_32>;
 760 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "DS_CMPST_RTN_F32", VReg_32>;
 761 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "DS_MIN_RTN_F32", VReg_32>;
 762 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "DS_MAX_RTN_F32", VReg_32>;
 763
 764 let SubtargetPredicate = isCI in {
 765 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "DS_WRAP_RTN_F32", VReg_32>;
 766 } // End isCI
 767
 768
 769 def DS_ADD_U64 : DS_1A1D_NORET <0x40, "DS_ADD_U64", VReg_32>;
 770 def DS_SUB_U64 : DS_1A1D_NORET <0x41, "DS_SUB_U64", VReg_32>;
 771 def DS_RSUB_U64 : DS_1A1D_NORET <0x42, "DS_RSUB_U64", VReg_32>;
 772 def DS_INC_U64 : DS_1A1D_NORET <0x43, "DS_INC_U64", VReg_32>;
 773 def DS_DEC_U64 : DS_1A1D_NORET <0x44, "DS_DEC_U64", VReg_32>;
 774 def DS_MIN_I64 : DS_1A1D_NORET <0x45, "DS_MIN_I64", VReg_64>;
 775 def DS_MAX_I64 : DS_1A1D_NORET <0x46, "DS_MAX_I64", VReg_64>;
 776 def DS_MIN_U64 : DS_1A1D_NORET <0x47, "DS_MIN_U64", VReg_64>;
 777 def DS_MAX_U64 : DS_1A1D_NORET <0x48, "DS_MAX_U64", VReg_64>;
 778 def DS_AND_B64 : DS_1A1D_NORET <0x49, "DS_AND_B64", VReg_64>;
 779 def DS_OR_B64 : DS_1A1D_NORET <0x4a, "DS_OR_B64", VReg_64>;
 780 def DS_XOR_B64 : DS_1A1D_NORET <0x4b, "DS_XOR_B64", VReg_64>;
 781 def DS_MSKOR_B64 : DS_1A1D_NORET <0x4c, "DS_MSKOR_B64", VReg_64>;
 782 def DS_CMPST_B64 : DS_1A2D_NORET <0x50, "DS_CMPST_B64", VReg_64>;
 783 def DS_CMPST_F64 : DS_1A2D_NORET <0x51, "DS_CMPST_F64", VReg_64>;
 784 def DS_MIN_F64 : DS_1A1D_NORET <0x52, "DS_MIN_F64", VReg_64>;
 785 def DS_MAX_F64 : DS_1A1D_NORET <0x53, "DS_MAX_F64", VReg_64>;
 786
 787 def DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "DS_ADD_RTN_U64", VReg_64>;
 788 def DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "DS_SUB_RTN_U64", VReg_64>;
 789 def DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "DS_RSUB_RTN_U64", VReg_64>;
 790 def DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "DS_INC_RTN_U64", VReg_64>;
 791 def DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "DS_DEC_RTN_U64", VReg_64>;
 792 def DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "DS_MIN_RTN_I64", VReg_64>;
 793 def DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "DS_MAX_RTN_I64", VReg_64>;
 794 def DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "DS_MIN_RTN_U64", VReg_64>;
 795 def DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "DS_MAX_RTN_U64", VReg_64>;
 796 def DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "DS_AND_RTN_B64", VReg_64>;
 797 def DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "DS_OR_RTN_B64", VReg_64>;
 798 def DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "DS_XOR_RTN_B64", VReg_64>;
 799 def DS_MSKOR_RTN_B64 : DS_1A1D_RET <0x6c, "DS_MSKOR_RTN_B64", VReg_64>;
 800 def DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "DS_WRXCHG_RTN_B64", VReg_64>;
 801 //def DS_WRXCHG2_RTN_B64 : DS_2A0D_RET <0x6e, "DS_WRXCHG2_RTN_B64", VReg_64>;
 802 //def DS_WRXCHG2ST64_RTN_B64 : DS_2A0D_RET <0x6f, "DS_WRXCHG2_RTN_B64", VReg_64>;
 803 def DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "DS_CMPST_RTN_B64", VReg_64>;
 804 def DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "DS_CMPST_RTN_F64", VReg_64>;
 805 def DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "DS_MIN_F64", VReg_64>;
 806 def DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "DS_MAX_F64", VReg_64>;
 807
 808 //let SubtargetPredicate = isCI in {
 809 // DS_CONDXCHG32_RTN_B64
 810 // DS_CONDXCHG32_RTN_B128
 811 //} // End isCI
 812
 813 // TODO: _SRC2_* forms
 814
 815 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 816 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 817 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 818 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 819
 820 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 821 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 822 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 823 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 824 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 825 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 826
 827 // 2 forms.
 828 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 829 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 830
 831 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 832 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 833
 834 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 835 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 836
 837 //===----------------------------------------------------------------------===//
 838 // MUBUF Instructions
 839 //===----------------------------------------------------------------------===//
 840
 841 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 842 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 843 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 844 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 845 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 846 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 847 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 848 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 849 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 850 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 851 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 852 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 853 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 854 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 855 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 856
 857 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 858   0x00000018, "BUFFER_STORE_BYTE", VReg_32, i32, truncstorei8_global
 859 >;
 860
 861 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 862   0x0000001a, "BUFFER_STORE_SHORT", VReg_32, i32, truncstorei16_global
 863 >;
 864
 865 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 866   0x0000001c, "BUFFER_STORE_DWORD", VReg_32, i32, global_store
 867 >;
 868
 869 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 870   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64, v2i32, global_store
 871 >;
 872
 873 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 874   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128, v4i32, global_store
 875 >;
 876 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 877 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 878 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 879 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 880 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 881 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 882 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 883 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 884 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 885 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 886 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 887 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 888 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 889 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 890 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 891 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 892 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 893 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 894 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 895 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 896 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 897 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 898 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 899 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 900 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 901 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 902 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 903 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 904 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 905 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 906 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 907 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 908 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 909 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 910 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 911 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 912
 913 //===----------------------------------------------------------------------===//
 914 // MTBUF Instructions
 915 //===----------------------------------------------------------------------===//
 916
 917 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 918 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 919 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 920 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 921 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 922 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 923 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 924 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 925
 926 //===----------------------------------------------------------------------===//
 927 // MIMG Instructions
 928 //===----------------------------------------------------------------------===//
 929
 930 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 931 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 932 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 933 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 934 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 935 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 936 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 937 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 938 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 939 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 940 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 941 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 942 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 943 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 944 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 945 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 946 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 947 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 948 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 949 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 950 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 951 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 952 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 953 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 954 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 955 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 956 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 957 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 958 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 959 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 960 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 961 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 962 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 963 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 964 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 965 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 966 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 967 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 968 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 969 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 970 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 971 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 972 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 973 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 974 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 975 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 976 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 977 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 978 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 979 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 980 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 981 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 982 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 983 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 984 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 985 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 986 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 987 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 988 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 989 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 990 defm IMAGE_GATHER4          : MIMG_Gather <0x00000040, "IMAGE_GATHER4">;
 991 defm IMAGE_GATHER4_CL       : MIMG_Gather <0x00000041, "IMAGE_GATHER4_CL">;
 992 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "IMAGE_GATHER4_L">;
 993 defm IMAGE_GATHER4_B        : MIMG_Gather <0x00000045, "IMAGE_GATHER4_B">;
 994 defm IMAGE_GATHER4_B_CL     : MIMG_Gather <0x00000046, "IMAGE_GATHER4_B_CL">;
 995 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "IMAGE_GATHER4_LZ">;
 996 defm IMAGE_GATHER4_C        : MIMG_Gather <0x00000048, "IMAGE_GATHER4_C">;
 997 defm IMAGE_GATHER4_C_CL     : MIMG_Gather <0x00000049, "IMAGE_GATHER4_C_CL">;
 998 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "IMAGE_GATHER4_C_L">;
 999 defm IMAGE_GATHER4_C_B      : MIMG_Gather <0x0000004d, "IMAGE_GATHER4_C_B">;
1000 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather <0x0000004e, "IMAGE_GATHER4_C_B_CL">;
1001 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "IMAGE_GATHER4_C_LZ">;
1002 defm IMAGE_GATHER4_O        : MIMG_Gather <0x00000050, "IMAGE_GATHER4_O">;
1003 defm IMAGE_GATHER4_CL_O     : MIMG_Gather <0x00000051, "IMAGE_GATHER4_CL_O">;
1004 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "IMAGE_GATHER4_L_O">;
1005 defm IMAGE_GATHER4_B_O      : MIMG_Gather <0x00000055, "IMAGE_GATHER4_B_O">;
1006 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "IMAGE_GATHER4_B_CL_O">;
1007 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "IMAGE_GATHER4_LZ_O">;
1008 defm IMAGE_GATHER4_C_O      : MIMG_Gather <0x00000058, "IMAGE_GATHER4_C_O">;
1009 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather <0x00000059, "IMAGE_GATHER4_C_CL_O">;
1010 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "IMAGE_GATHER4_C_L_O">;
1011 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather <0x0000005d, "IMAGE_GATHER4_C_B_O">;
1012 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather <0x0000005e, "IMAGE_GATHER4_C_B_CL_O">;
1013 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "IMAGE_GATHER4_C_LZ_O">;
1014 defm IMAGE_GET_LOD : MIMG_Sampler <0x00000060, "IMAGE_GET_LOD">;
1015 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
1016 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
1017 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
1018 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
1019 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
1020 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
1021 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
1022 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
1023 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
1024 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
1025
1026 //===----------------------------------------------------------------------===//
1027 // VOP1 Instructions
1028 //===----------------------------------------------------------------------===//
1029
1030 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
1031
1032 let neverHasSideEffects = 1, isMoveImm = 1 in {
1033 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
1034 } // End neverHasSideEffects = 1, isMoveImm = 1
1035
1036 let Uses = [EXEC] in {
1037
1038 def V_READFIRSTLANE_B32 : VOP1 <
1039   0x00000002,
1040   (outs SReg_32:$vdst),
1041   (ins VReg_32:$src0),
1042   "V_READFIRSTLANE_B32 $vdst, $src0",
1043   []
1044 >;
1045
1046 }
1047
1048 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
1049   [(set i32:$dst, (fp_to_sint f64:$src0))]
1050 >;
1051 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
1052   [(set f64:$dst, (sint_to_fp i32:$src0))]
1053 >;
1054 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
1055   [(set f32:$dst, (sint_to_fp i32:$src0))]
1056 >;
1057 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
1058   [(set f32:$dst, (uint_to_fp i32:$src0))]
1059 >;
1060 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
1061   [(set i32:$dst, (fp_to_uint f32:$src0))]
1062 >;
1063 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
1064   [(set i32:$dst, (fp_to_sint f32:$src0))]
1065 >;
1066 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
1067 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
1068 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
1069 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
1070 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
1071 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
1072 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
1073   [(set f32:$dst, (fround f64:$src0))]
1074 >;
1075 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
1076   [(set f64:$dst, (fextend f32:$src0))]
1077 >;
1078 defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0",
1079   [(set f32:$dst, (AMDGPUcvt_f32_ubyte0 i32:$src0))]
1080 >;
1081 defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1",
1082   [(set f32:$dst, (AMDGPUcvt_f32_ubyte1 i32:$src0))]
1083 >;
1084 defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2",
1085   [(set f32:$dst, (AMDGPUcvt_f32_ubyte2 i32:$src0))]
1086 >;
1087 defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3",
1088   [(set f32:$dst, (AMDGPUcvt_f32_ubyte3 i32:$src0))]
1089 >;
1090 defm V_CVT_U32_F64 : VOP1_32_64 <0x00000015, "V_CVT_U32_F64",
1091   [(set i32:$dst, (fp_to_uint f64:$src0))]
1092 >;
1093 defm V_CVT_F64_U32 : VOP1_64_32 <0x00000016, "V_CVT_F64_U32",
1094   [(set f64:$dst, (uint_to_fp i32:$src0))]
1095 >;
1096
1097 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
1098   [(set f32:$dst, (AMDGPUfract f32:$src0))]
1099 >;
1100 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
1101   [(set f32:$dst, (ftrunc f32:$src0))]
1102 >;
1103 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
1104   [(set f32:$dst, (fceil f32:$src0))]
1105 >;
1106 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1107   [(set f32:$dst, (frint f32:$src0))]
1108 >;
1109 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1110   [(set f32:$dst, (ffloor f32:$src0))]
1111 >;
1112 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1113   [(set f32:$dst, (fexp2 f32:$src0))]
1114 >;
1115 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1116 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1117   [(set f32:$dst, (flog2 f32:$src0))]
1118 >;
1119
1120 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1121 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1122 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1123   [(set f32:$dst, (AMDGPUrcp f32:$src0))]
1124 >;
1125 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1126 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32",
1127   [(set f32:$dst, (AMDGPUrsq_clamped f32:$src0))]
1128 >;
1129 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1130   0x0000002d, "V_RSQ_LEGACY_F32",
1131   [(set f32:$dst, (AMDGPUrsq_legacy f32:$src0))]
1132 >;
1133 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32",
1134   [(set f32:$dst, (AMDGPUrsq f32:$src0))]
1135 >;
1136 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1137   [(set f64:$dst, (AMDGPUrcp f64:$src0))]
1138 >;
1139 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1140 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64",
1141   [(set f64:$dst, (AMDGPUrsq f64:$src0))]
1142 >;
1143 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64",
1144   [(set f64:$dst, (AMDGPUrsq_clamped f64:$src0))]
1145 >;
1146 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1147   [(set f32:$dst, (fsqrt f32:$src0))]
1148 >;
1149 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1150   [(set f64:$dst, (fsqrt f64:$src0))]
1151 >;
1152 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
1153 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
1154 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1155 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1156 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1157 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1158 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1159 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1160 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1161 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1162 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1163 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1164 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1165 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1166 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1167 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1168
1169
1170 //===----------------------------------------------------------------------===//
1171 // VINTRP Instructions
1172 //===----------------------------------------------------------------------===//
1173
1174 def V_INTERP_P1_F32 : VINTRP <
1175   0x00000000,
1176   (outs VReg_32:$dst),
1177   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1178   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1179   []> {
1180   let DisableEncoding = "$m0";
1181 }
1182
1183 def V_INTERP_P2_F32 : VINTRP <
1184   0x00000001,
1185   (outs VReg_32:$dst),
1186   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1187   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1188   []> {
1189
1190   let Constraints = "$src0 = $dst";
1191   let DisableEncoding = "$src0,$m0";
1192
1193 }
1194
1195 def V_INTERP_MOV_F32 : VINTRP <
1196   0x00000002,
1197   (outs VReg_32:$dst),
1198   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1199   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1200   []> {
1201   let DisableEncoding = "$m0";
1202 }
1203
1204 //===----------------------------------------------------------------------===//
1205 // VOP2 Instructions
1206 //===----------------------------------------------------------------------===//
1207
1208 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1209   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1210   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1211   []
1212 >{
1213   let DisableEncoding = "$vcc";
1214 }
1215
1216 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1217   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1218    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1219   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1220   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1221 > {
1222   let src0_modifiers = 0;
1223   let src1_modifiers = 0;
1224   let src2_modifiers = 0;
1225 }
1226
1227 def V_READLANE_B32 : VOP2 <
1228   0x00000001,
1229   (outs SReg_32:$vdst),
1230   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1231   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1232   []
1233 >;
1234
1235 def V_WRITELANE_B32 : VOP2 <
1236   0x00000002,
1237   (outs VReg_32:$vdst),
1238   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1239   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1240   []
1241 >;
1242
1243 let isCommutable = 1 in {
1244 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1245   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1246 >;
1247
1248 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1249   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1250 >;
1251 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1252 } // End isCommutable = 1
1253
1254 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1255
1256 let isCommutable = 1 in {
1257
1258 defm V_MUL_LEGACY_F32 : VOP2_32 <
1259   0x00000007, "V_MUL_LEGACY_F32",
1260   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1261 >;
1262
1263 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1264   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1265 >;
1266
1267
1268 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1269   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1270 >;
1271 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1272 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1273   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1274 >;
1275 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1276
1277
1278 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1279   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1280 >;
1281
1282 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1283   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1284 >;
1285
1286 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1287 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1288 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1289   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1290 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1291   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1292 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1293   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1294 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1295   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1296
1297 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1298   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1299 >;
1300
1301 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1302
1303 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1304   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1305 >;
1306 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1307
1308 let hasPostISelHook = 1 in {
1309
1310 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1311   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1312 >;
1313
1314 }
1315 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1316
1317 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1318   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1319 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1320   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1321 >;
1322 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1323   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1324 >;
1325
1326 } // End isCommutable = 1
1327
1328 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1329   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1330 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1331 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1332 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1333 defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1334 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1335 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1336
1337 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1338 // No patterns so that the scalar instructions are always selected.
1339 // The scalar versions will be replaced with vector when needed later.
1340 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1341   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1342 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1343   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1344 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1345                               "V_SUB_I32">;
1346
1347 let Uses = [VCC] in { // Carry-in comes from VCC
1348 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1349   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1350 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1351   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1352 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1353                                "V_SUBB_U32">;
1354 } // End Uses = [VCC]
1355 } // End isCommutable = 1, Defs = [VCC]
1356
1357 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1358 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1359 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1360 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1361 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1362  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1363 >;
1364 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1365 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1366
1367 //===----------------------------------------------------------------------===//
1368 // VOP3 Instructions
1369 //===----------------------------------------------------------------------===//
1370
1371 let neverHasSideEffects = 1 in {
1372
1373 defm V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1374 defm V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32",
1375   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
1376 >;
1377 defm V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1378   [(set i32:$dst, (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2))]
1379 >;
1380 defm V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1381   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))]
1382 >;
1383
1384 } // End neverHasSideEffects
1385
1386 defm V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1387 defm V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1388 defm V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1389 defm V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1390
1391 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1392 defm V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1393   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1394 defm V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1395   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1396 }
1397
1398 defm V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1399   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1400 defm V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1401   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1402 >;
1403 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1404   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1405 >;
1406 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1407 defm V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1408
1409 defm V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1410 defm V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1411 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1412 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1413 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1414 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1415 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1416 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1417 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1418 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1419 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1420 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1421 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1422 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1423 defm V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1424 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1425 defm V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32",
1426   [(set f32:$dst, (AMDGPUdiv_fixup f32:$src0, f32:$src1, f32:$src2))]
1427 >;
1428 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64",
1429   [(set f64:$dst, (AMDGPUdiv_fixup f64:$src0, f64:$src1, f64:$src2))]
1430 >;
1431
1432 def V_LSHL_B64 : VOP3_64_32 <0x00000161, "V_LSHL_B64",
1433   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1434 >;
1435 def V_LSHR_B64 : VOP3_64_32 <0x00000162, "V_LSHR_B64",
1436   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1437 >;
1438 def V_ASHR_I64 : VOP3_64_32 <0x00000163, "V_ASHR_I64",
1439   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1440 >;
1441
1442 let isCommutable = 1 in {
1443
1444 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1445 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1446 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1447 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1448
1449 } // isCommutable = 1
1450
1451 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1452
1453 let isCommutable = 1 in {
1454
1455 defm V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1456 defm V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1457 defm V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1458 defm V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1459
1460 } // isCommutable = 1
1461
1462 def V_DIV_SCALE_F32 : VOP3b_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1463
1464 // Double precision division pre-scale.
1465 def V_DIV_SCALE_F64 : VOP3b_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1466
1467 defm V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32",
1468   [(set f32:$dst, (AMDGPUdiv_fmas f32:$src0, f32:$src1, f32:$src2))]
1469 >;
1470 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64",
1471   [(set f64:$dst, (AMDGPUdiv_fmas f64:$src0, f64:$src1, f64:$src2))]
1472 >;
1473 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1474 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1475 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1476 def V_TRIG_PREOP_F64 : VOP3_64_32 <0x00000174, "V_TRIG_PREOP_F64",
1477   [(set f64:$dst, (AMDGPUtrig_preop f64:$src0, i32:$src1))]
1478 >;
1479
1480 //===----------------------------------------------------------------------===//
1481 // Pseudo Instructions
1482 //===----------------------------------------------------------------------===//
1483
1484 let isCodeGenOnly = 1, isPseudo = 1 in {
1485
1486 def V_MOV_I1 : InstSI <
1487   (outs VReg_1:$dst),
1488   (ins i1imm:$src),
1489   "", [(set i1:$dst, (imm:$src))]
1490 >;
1491
1492 def V_AND_I1 : InstSI <
1493    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1494    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1495 >;
1496
1497 def V_OR_I1 : InstSI <
1498    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1499    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1500 >;
1501
1502 // SI pseudo instructions. These are used by the CFG structurizer pass
1503 // and should be lowered to ISA instructions prior to codegen.
1504
1505 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1506     Uses = [EXEC], Defs = [EXEC] in {
1507
1508 let isBranch = 1, isTerminator = 1 in {
1509
1510 def SI_IF: InstSI <
1511   (outs SReg_64:$dst),
1512   (ins SReg_64:$vcc, brtarget:$target),
1513   "",
1514   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1515 >;
1516
1517 def SI_ELSE : InstSI <
1518   (outs SReg_64:$dst),
1519   (ins SReg_64:$src, brtarget:$target),
1520   "",
1521   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1522 > {
1523   let Constraints = "$src = $dst";
1524 }
1525
1526 def SI_LOOP : InstSI <
1527   (outs),
1528   (ins SReg_64:$saved, brtarget:$target),
1529   "SI_LOOP $saved, $target",
1530   [(int_SI_loop i64:$saved, bb:$target)]
1531 >;
1532
1533 } // end isBranch = 1, isTerminator = 1
1534
1535 def SI_BREAK : InstSI <
1536   (outs SReg_64:$dst),
1537   (ins SReg_64:$src),
1538   "SI_ELSE $dst, $src",
1539   [(set i64:$dst, (int_SI_break i64:$src))]
1540 >;
1541
1542 def SI_IF_BREAK : InstSI <
1543   (outs SReg_64:$dst),
1544   (ins SReg_64:$vcc, SReg_64:$src),
1545   "SI_IF_BREAK $dst, $vcc, $src",
1546   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1547 >;
1548
1549 def SI_ELSE_BREAK : InstSI <
1550   (outs SReg_64:$dst),
1551   (ins SReg_64:$src0, SReg_64:$src1),
1552   "SI_ELSE_BREAK $dst, $src0, $src1",
1553   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1554 >;
1555
1556 def SI_END_CF : InstSI <
1557   (outs),
1558   (ins SReg_64:$saved),
1559   "SI_END_CF $saved",
1560   [(int_SI_end_cf i64:$saved)]
1561 >;
1562
1563 def SI_KILL : InstSI <
1564   (outs),
1565   (ins VSrc_32:$src),
1566   "SI_KILL $src",
1567   [(int_AMDGPU_kill f32:$src)]
1568 >;
1569
1570 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1571   // Uses = [EXEC], Defs = [EXEC]
1572
1573 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1574
1575 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1576
1577 let UseNamedOperandTable = 1 in {
1578
1579 def SI_RegisterLoad : InstSI <
1580   (outs VReg_32:$dst, SReg_64:$temp),
1581   (ins FRAMEri32:$addr, i32imm:$chan),
1582   "", []
1583 > {
1584   let isRegisterLoad = 1;
1585   let mayLoad = 1;
1586 }
1587
1588 class SIRegStore<dag outs> : InstSI <
1589   outs,
1590   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1591   "", []
1592 > {
1593   let isRegisterStore = 1;
1594   let mayStore = 1;
1595 }
1596
1597 let usesCustomInserter = 1 in {
1598 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1599 } // End usesCustomInserter = 1
1600 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1601
1602
1603 } // End UseNamedOperandTable = 1
1604
1605 def SI_INDIRECT_SRC : InstSI <
1606   (outs VReg_32:$dst, SReg_64:$temp),
1607   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1608   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1609   []
1610 >;
1611
1612 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1613   (outs rc:$dst, SReg_64:$temp),
1614   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1615   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1616   []
1617 > {
1618   let Constraints = "$src = $dst";
1619 }
1620
1621 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1622 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1623 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1624 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1625 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1626
1627 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1628
1629 let usesCustomInserter = 1 in {
1630
1631 // This pseudo instruction takes a pointer as input and outputs a resource
1632 // constant that can be used with the ADDR64 MUBUF instructions.
1633 def SI_ADDR64_RSRC : InstSI <
1634   (outs SReg_128:$srsrc),
1635   (ins SSrc_64:$ptr),
1636   "", []
1637 >;
1638
1639 def V_SUB_F64 : InstSI <
1640   (outs VReg_64:$dst),
1641   (ins VReg_64:$src0, VReg_64:$src1),
1642   "V_SUB_F64 $dst, $src0, $src1",
1643   [(set f64:$dst, (fsub f64:$src0, f64:$src1))]
1644 >;
1645
1646 } // end usesCustomInserter
1647
1648 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1649
1650   def _SAVE : InstSI <
1651     (outs VReg_32:$dst),
1652     (ins sgpr_class:$src, i32imm:$frame_idx),
1653     "", []
1654   >;
1655
1656   def _RESTORE : InstSI <
1657     (outs sgpr_class:$dst),
1658     (ins VReg_32:$src, i32imm:$frame_idx),
1659     "", []
1660   >;
1661
1662 }
1663
1664 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1665 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1666 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1667 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1668 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1669
1670 } // end IsCodeGenOnly, isPseudo
1671
1672 } // end SubtargetPredicate = SI
1673
1674 let Predicates = [isSI] in {
1675
1676 def : Pat<
1677   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1678   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1679 >;
1680
1681 def : Pat <
1682   (int_AMDGPU_kilp),
1683   (SI_KILL 0xbf800000)
1684 >;
1685
1686 /* int_SI_vs_load_input */
1687 def : Pat<
1688   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
1689   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1690 >;
1691
1692 /* int_SI_export */
1693 def : Pat <
1694   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1695                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1696   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1697        $src0, $src1, $src2, $src3)
1698 >;
1699
1700 //===----------------------------------------------------------------------===//
1701 // SMRD Patterns
1702 //===----------------------------------------------------------------------===//
1703
1704 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1705
1706   // 1. Offset as 8bit DWORD immediate
1707   def : Pat <
1708     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1709     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1710   >;
1711
1712   // 2. Offset loaded in an 32bit SGPR
1713   def : Pat <
1714     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1715     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1716   >;
1717
1718   // 3. No offset at all
1719   def : Pat <
1720     (constant_load i64:$sbase),
1721     (vt (Instr_IMM $sbase, 0))
1722   >;
1723 }
1724
1725 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1726 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1727 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1728 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1729 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1730 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1731 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1732 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1733
1734 // 1. Offset as 8bit DWORD immediate
1735 def : Pat <
1736   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1737   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1738 >;
1739
1740 // 2. Offset loaded in an 32bit SGPR
1741 def : Pat <
1742   (SIload_constant v4i32:$sbase, imm:$offset),
1743   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1744 >;
1745
1746 } // Predicates = [isSI] in {
1747
1748 //===----------------------------------------------------------------------===//
1749 // SOP1 Patterns
1750 //===----------------------------------------------------------------------===//
1751
1752 let Predicates = [isSI, isCFDepth0] in {
1753
1754 def : Pat <
1755   (i64 (ctpop i64:$src)),
1756   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1757     (S_BCNT1_I32_B64 $src), sub0),
1758     (S_MOV_B32 0), sub1)
1759 >;
1760
1761 } // Predicates = [isSI, isCFDepth0]
1762
1763 let  Predicates = [isSI] in {
1764 //===----------------------------------------------------------------------===//
1765 // SOP2 Patterns
1766 //===----------------------------------------------------------------------===//
1767
1768 def : Pat <
1769   (i1 (xor i1:$src0, i1:$src1)),
1770   (S_XOR_B64 $src0, $src1)
1771 >;
1772
1773 //===----------------------------------------------------------------------===//
1774 // SOPP Patterns
1775 //===----------------------------------------------------------------------===//
1776
1777 def : Pat <
1778   (int_AMDGPU_barrier_global),
1779   (S_BARRIER)
1780 >;
1781
1782 //===----------------------------------------------------------------------===//
1783 // VOP1 Patterns
1784 //===----------------------------------------------------------------------===//
1785
1786 def : RcpPat<V_RCP_F32_e32, f32>;
1787 def : RcpPat<V_RCP_F64_e32, f64>;
1788 defm : RsqPat<V_RSQ_F32_e32, f32>;
1789 defm : RsqPat<V_RSQ_F64_e32, f64>;
1790
1791 //===----------------------------------------------------------------------===//
1792 // VOP2 Patterns
1793 //===----------------------------------------------------------------------===//
1794
1795 class BinOp64Pat <SDNode node, Instruction inst> : Pat <
1796   (node i64:$src0, i64:$src1),
1797   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1798     (inst  (EXTRACT_SUBREG i64:$src0, sub0),
1799                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1800     (inst (EXTRACT_SUBREG i64:$src0, sub1),
1801                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1802 >;
1803
1804 def : BinOp64Pat <or, V_OR_B32_e32>;
1805 def : BinOp64Pat <xor, V_XOR_B32_e32>;
1806
1807 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1808   (sext_inreg i32:$src0, vt),
1809   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1810 >;
1811
1812 def : SextInReg <i8, 24>;
1813 def : SextInReg <i16, 16>;
1814
1815 def : Pat <
1816   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
1817   (V_BCNT_U32_B32_e32 $popcnt, $val)
1818 >;
1819
1820 def : Pat <
1821    (i32 (ctpop i32:$popcnt)),
1822    (V_BCNT_U32_B32_e64 $popcnt, 0, 0, 0)
1823 >;
1824
1825 def : Pat <
1826   (i64 (ctpop i64:$src)),
1827   (INSERT_SUBREG
1828     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1829       (V_BCNT_U32_B32_e32 (EXTRACT_SUBREG $src, sub1),
1830         (V_BCNT_U32_B32_e64 (EXTRACT_SUBREG $src, sub0), 0, 0, 0)),
1831       sub0),
1832     (V_MOV_B32_e32 0), sub1)
1833 >;
1834
1835 /********** ======================= **********/
1836 /********** Image sampling patterns **********/
1837 /********** ======================= **********/
1838
1839 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
1840   (name vt:$addr, v32i8:$rsrc, v16i8:$sampler, i32:$dmask, i32:$unorm,
1841         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
1842   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
1843           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
1844           $addr, $rsrc, $sampler)
1845 >;
1846
1847 // Only the variants which make sense are defined.
1848 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
1849 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
1850 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
1851 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
1852 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
1853 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
1854 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
1855 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
1856 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
1857
1858 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
1859 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
1860 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
1861 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
1862 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
1863 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
1864 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
1865 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
1866 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
1867
1868 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
1869 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
1870 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
1871 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
1872 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
1873 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
1874 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
1875 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
1876 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
1877
1878 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
1879 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
1880 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
1881 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
1882 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
1883 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
1884 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
1885 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
1886
1887 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
1888 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
1889 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
1890
1891 /* SIsample for simple 1D texture lookup */
1892 def : Pat <
1893   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1894   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1895 >;
1896
1897 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1898     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1899     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1900 >;
1901
1902 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1903     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
1904     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1905 >;
1906
1907 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1908     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
1909     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1910 >;
1911
1912 class SampleShadowPattern<SDNode name, MIMG opcode,
1913                           ValueType vt> : Pat <
1914     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
1915     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1916 >;
1917
1918 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1919                                ValueType vt> : Pat <
1920     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
1921     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1922 >;
1923
1924 /* SIsample* for texture lookups consuming more address parameters */
1925 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1926                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1927 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1928   def : SamplePattern <SIsample, sample, addr_type>;
1929   def : SampleRectPattern <SIsample, sample, addr_type>;
1930   def : SampleArrayPattern <SIsample, sample, addr_type>;
1931   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1932   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1933
1934   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1935   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1936   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1937   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1938
1939   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1940   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1941   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1942   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1943
1944   def : SamplePattern <SIsampled, sample_d, addr_type>;
1945   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1946   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1947   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1948 }
1949
1950 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1951                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1952                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1953                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1954                       v2i32>;
1955 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1956                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1957                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1958                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1959                       v4i32>;
1960 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1961                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1962                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1963                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1964                       v8i32>;
1965 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1966                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1967                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1968                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1969                       v16i32>;
1970
1971 /* int_SI_imageload for texture fetches consuming varying address parameters */
1972 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1973     (name addr_type:$addr, v32i8:$rsrc, imm),
1974     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1975 >;
1976
1977 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1978     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1979     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1980 >;
1981
1982 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1983     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1984     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1985 >;
1986
1987 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1988     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1989     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1990 >;
1991
1992 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1993   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1994   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1995 }
1996
1997 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1998   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1999   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2000 }
2001
2002 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2003 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2004
2005 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2006 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2007
2008 /* Image resource information */
2009 def : Pat <
2010   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2011   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2012 >;
2013
2014 def : Pat <
2015   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2016   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2017 >;
2018
2019 def : Pat <
2020   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2021   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2022 >;
2023
2024 /********** ============================================ **********/
2025 /********** Extraction, Insertion, Building and Casting  **********/
2026 /********** ============================================ **********/
2027
2028 foreach Index = 0-2 in {
2029   def Extract_Element_v2i32_#Index : Extract_Element <
2030     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2031   >;
2032   def Insert_Element_v2i32_#Index : Insert_Element <
2033     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2034   >;
2035
2036   def Extract_Element_v2f32_#Index : Extract_Element <
2037     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2038   >;
2039   def Insert_Element_v2f32_#Index : Insert_Element <
2040     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2041   >;
2042 }
2043
2044 foreach Index = 0-3 in {
2045   def Extract_Element_v4i32_#Index : Extract_Element <
2046     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2047   >;
2048   def Insert_Element_v4i32_#Index : Insert_Element <
2049     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2050   >;
2051
2052   def Extract_Element_v4f32_#Index : Extract_Element <
2053     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2054   >;
2055   def Insert_Element_v4f32_#Index : Insert_Element <
2056     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2057   >;
2058 }
2059
2060 foreach Index = 0-7 in {
2061   def Extract_Element_v8i32_#Index : Extract_Element <
2062     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2063   >;
2064   def Insert_Element_v8i32_#Index : Insert_Element <
2065     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2066   >;
2067
2068   def Extract_Element_v8f32_#Index : Extract_Element <
2069     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2070   >;
2071   def Insert_Element_v8f32_#Index : Insert_Element <
2072     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2073   >;
2074 }
2075
2076 foreach Index = 0-15 in {
2077   def Extract_Element_v16i32_#Index : Extract_Element <
2078     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2079   >;
2080   def Insert_Element_v16i32_#Index : Insert_Element <
2081     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2082   >;
2083
2084   def Extract_Element_v16f32_#Index : Extract_Element <
2085     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2086   >;
2087   def Insert_Element_v16f32_#Index : Insert_Element <
2088     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2089   >;
2090 }
2091
2092 def : BitConvert <i32, f32, SReg_32>;
2093 def : BitConvert <i32, f32, VReg_32>;
2094
2095 def : BitConvert <f32, i32, SReg_32>;
2096 def : BitConvert <f32, i32, VReg_32>;
2097
2098 def : BitConvert <i64, f64, VReg_64>;
2099
2100 def : BitConvert <f64, i64, VReg_64>;
2101
2102 def : BitConvert <v2f32, v2i32, VReg_64>;
2103 def : BitConvert <v2i32, v2f32, VReg_64>;
2104 def : BitConvert <v2i32, i64, VReg_64>;
2105 def : BitConvert <i64, v2i32, VReg_64>;
2106 def : BitConvert <v2f32, i64, VReg_64>;
2107 def : BitConvert <i64, v2f32, VReg_64>;
2108 def : BitConvert <v2i32, f64, VReg_64>;
2109 def : BitConvert <f64, v2i32, VReg_64>;
2110 def : BitConvert <v4f32, v4i32, VReg_128>;
2111 def : BitConvert <v4i32, v4f32, VReg_128>;
2112
2113 def : BitConvert <v8f32, v8i32, SReg_256>;
2114 def : BitConvert <v8i32, v8f32, SReg_256>;
2115 def : BitConvert <v8i32, v32i8, SReg_256>;
2116 def : BitConvert <v32i8, v8i32, SReg_256>;
2117 def : BitConvert <v8i32, v32i8, VReg_256>;
2118 def : BitConvert <v8i32, v8f32, VReg_256>;
2119 def : BitConvert <v8f32, v8i32, VReg_256>;
2120 def : BitConvert <v32i8, v8i32, VReg_256>;
2121
2122 def : BitConvert <v16i32, v16f32, VReg_512>;
2123 def : BitConvert <v16f32, v16i32, VReg_512>;
2124
2125 /********** =================== **********/
2126 /********** Src & Dst modifiers **********/
2127 /********** =================== **********/
2128
2129 def FCLAMP_SI : AMDGPUShaderInst <
2130   (outs VReg_32:$dst),
2131   (ins VSrc_32:$src0),
2132   "FCLAMP_SI $dst, $src0",
2133   []
2134 > {
2135   let usesCustomInserter = 1;
2136 }
2137
2138 def : Pat <
2139   (AMDGPUclamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
2140   (FCLAMP_SI f32:$src)
2141 >;
2142
2143 /********** ================================ **********/
2144 /********** Floating point absolute/negative **********/
2145 /********** ================================ **********/
2146
2147 // Manipulate the sign bit directly, as e.g. using the source negation modifier
2148 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
2149 // breaking the piglit *s-floatBitsToInt-neg* tests
2150
2151 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
2152 // removing these patterns
2153
2154 def : Pat <
2155   (fneg (fabs f32:$src)),
2156   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2157 >;
2158
2159 def FABS_SI : AMDGPUShaderInst <
2160   (outs VReg_32:$dst),
2161   (ins VSrc_32:$src0),
2162   "FABS_SI $dst, $src0",
2163   []
2164 > {
2165   let usesCustomInserter = 1;
2166 }
2167
2168 def : Pat <
2169   (fabs f32:$src),
2170   (FABS_SI f32:$src)
2171 >;
2172
2173 def FNEG_SI : AMDGPUShaderInst <
2174   (outs VReg_32:$dst),
2175   (ins VSrc_32:$src0),
2176   "FNEG_SI $dst, $src0",
2177   []
2178 > {
2179   let usesCustomInserter = 1;
2180 }
2181
2182 def : Pat <
2183   (fneg f32:$src),
2184   (FNEG_SI f32:$src)
2185 >;
2186
2187 /********** ================== **********/
2188 /********** Immediate Patterns **********/
2189 /********** ================== **********/
2190
2191 def : Pat <
2192   (SGPRImm<(i32 imm)>:$imm),
2193   (S_MOV_B32 imm:$imm)
2194 >;
2195
2196 def : Pat <
2197   (SGPRImm<(f32 fpimm)>:$imm),
2198   (S_MOV_B32 fpimm:$imm)
2199 >;
2200
2201 def : Pat <
2202   (i32 imm:$imm),
2203   (V_MOV_B32_e32 imm:$imm)
2204 >;
2205
2206 def : Pat <
2207   (f32 fpimm:$imm),
2208   (V_MOV_B32_e32 fpimm:$imm)
2209 >;
2210
2211 def : Pat <
2212   (i64 InlineImm<i64>:$imm),
2213   (S_MOV_B64 InlineImm<i64>:$imm)
2214 >;
2215
2216 /********** ===================== **********/
2217 /********** Interpolation Paterns **********/
2218 /********** ===================== **********/
2219
2220 def : Pat <
2221   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2222   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2223 >;
2224
2225 def : Pat <
2226   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2227   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2228                                     imm:$attr_chan, imm:$attr, i32:$params),
2229                    (EXTRACT_SUBREG $ij, sub1),
2230                    imm:$attr_chan, imm:$attr, $params)
2231 >;
2232
2233 /********** ================== **********/
2234 /********** Intrinsic Patterns **********/
2235 /********** ================== **********/
2236
2237 /* llvm.AMDGPU.pow */
2238 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2239
2240 def : Pat <
2241   (int_AMDGPU_div f32:$src0, f32:$src1),
2242   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2243 >;
2244
2245 def : Pat<
2246   (fdiv f32:$src0, f32:$src1),
2247   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
2248 >;
2249
2250 def : Pat<
2251   (fdiv f64:$src0, f64:$src1),
2252   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2253 >;
2254
2255 def : Pat <
2256   (fcos f32:$src0),
2257   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2258 >;
2259
2260 def : Pat <
2261   (fsin f32:$src0),
2262   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2263 >;
2264
2265 def : Pat <
2266   (int_AMDGPU_cube v4f32:$src),
2267   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2268     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2269                   (EXTRACT_SUBREG $src, sub1),
2270                   (EXTRACT_SUBREG $src, sub2)),
2271                    sub0),
2272     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2273                   (EXTRACT_SUBREG $src, sub1),
2274                   (EXTRACT_SUBREG $src, sub2)),
2275                    sub1),
2276     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2277                   (EXTRACT_SUBREG $src, sub1),
2278                   (EXTRACT_SUBREG $src, sub2)),
2279                    sub2),
2280     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2281                   (EXTRACT_SUBREG $src, sub1),
2282                   (EXTRACT_SUBREG $src, sub2)),
2283                    sub3)
2284 >;
2285
2286 def : Pat <
2287   (i32 (sext i1:$src0)),
2288   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2289 >;
2290
2291 class Ext32Pat <SDNode ext> : Pat <
2292   (i32 (ext i1:$src0)),
2293   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2294 >;
2295
2296 def : Ext32Pat <zext>;
2297 def : Ext32Pat <anyext>;
2298
2299 // Offset in an 32Bit VGPR
2300 def : Pat <
2301   (SIload_constant v4i32:$sbase, i32:$voff),
2302   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
2303 >;
2304
2305 // The multiplication scales from [0,1] to the unsigned integer range
2306 def : Pat <
2307   (AMDGPUurecip i32:$src0),
2308   (V_CVT_U32_F32_e32
2309     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2310                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2311 >;
2312
2313 def : Pat <
2314   (int_SI_tid),
2315   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2316                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2317 >;
2318
2319 //===----------------------------------------------------------------------===//
2320 // VOP3 Patterns
2321 //===----------------------------------------------------------------------===//
2322
2323 def : IMad24Pat<V_MAD_I32_I24>;
2324 def : UMad24Pat<V_MAD_U32_U24>;
2325
2326 def : Pat <
2327   (fadd f64:$src0, f64:$src1),
2328   (V_ADD_F64 $src0, $src1, (i64 0))
2329 >;
2330
2331 def : Pat <
2332   (fmul f64:$src0, f64:$src1),
2333   (V_MUL_F64 $src0, $src1, (i64 0))
2334 >;
2335
2336 def : Pat <
2337   (mul i32:$src0, i32:$src1),
2338   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2339 >;
2340
2341 def : Pat <
2342   (mulhu i32:$src0, i32:$src1),
2343   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2344 >;
2345
2346 def : Pat <
2347   (mulhs i32:$src0, i32:$src1),
2348   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2349 >;
2350
2351 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2352 def : ROTRPattern <V_ALIGNBIT_B32>;
2353
2354 /********** ======================= **********/
2355 /**********   Load/Store Patterns   **********/
2356 /********** ======================= **********/
2357
2358 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2359   def : Pat <
2360     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2361     (inst (i1 0), $ptr, (as_i16imm $offset))
2362   >;
2363
2364   def : Pat <
2365     (frag i32:$src0),
2366     (vt (inst 0, $src0, 0))
2367   >;
2368 }
2369
2370 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2371 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2372 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2373 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2374 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2375 defm : DSReadPat <DS_READ_B64, i64, local_load>;
2376
2377 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2378   def : Pat <
2379     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2380     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2381   >;
2382
2383   def : Pat <
2384     (frag vt:$val, i32:$ptr),
2385     (inst 0, $ptr, $val, 0)
2386   >;
2387 }
2388
2389 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2390 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2391 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2392 defm : DSWritePat <DS_WRITE_B64, v2i32, local_store>;
2393
2394 multiclass DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> {
2395   def : Pat <
2396     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$value),
2397     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2398   >;
2399
2400   def : Pat <
2401     (frag i32:$ptr, vt:$val),
2402     (inst 0, $ptr, $val, 0)
2403   >;
2404 }
2405
2406 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2407 //
2408 // We need to use something for the data0, so we set a register to
2409 // -1. For the non-rtn variants, the manual says it does
2410 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2411 // will always do the increment so I'm assuming it's the same.
2412 //
2413 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2414 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2415 // easier since there is no v_mov_b64.
2416 multiclass DSAtomicIncRetPat<DS inst, ValueType vt,
2417                              Instruction LoadImm, PatFrag frag> {
2418   def : Pat <
2419     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), (vt 1)),
2420     (inst (i1 0), $ptr, (LoadImm (vt -1)), (as_i16imm $offset))
2421   >;
2422
2423   def : Pat <
2424     (frag i32:$ptr, (vt 1)),
2425     (inst 0, $ptr, (LoadImm (vt -1)), 0)
2426   >;
2427 }
2428
2429 multiclass DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> {
2430   def : Pat <
2431     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$cmp, vt:$swap),
2432     (inst (i1 0), $ptr, $cmp, $swap, (as_i16imm $offset))
2433   >;
2434
2435   def : Pat <
2436     (frag i32:$ptr, vt:$cmp, vt:$swap),
2437     (inst 0, $ptr, $cmp, $swap, 0)
2438   >;
2439 }
2440
2441
2442 // 32-bit atomics.
2443 defm : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2444                          S_MOV_B32, atomic_load_add_local>;
2445 defm : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2446                          S_MOV_B32, atomic_load_sub_local>;
2447
2448 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2449 defm : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2450 defm : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2451 defm : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2452 defm : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2453 defm : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2454 defm : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2455 defm : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2456 defm : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2457 defm : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2458
2459 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2460
2461 // 64-bit atomics.
2462 defm : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2463                          S_MOV_B64, atomic_load_add_local>;
2464 defm : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2465                          S_MOV_B64, atomic_load_sub_local>;
2466
2467 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2468 defm : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2469 defm : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2470 defm : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2471 defm : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2472 defm : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2473 defm : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2474 defm : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2475 defm : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2476 defm : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2477
2478 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2479
2480
2481 //===----------------------------------------------------------------------===//
2482 // MUBUF Patterns
2483 //===----------------------------------------------------------------------===//
2484
2485 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2486                               PatFrag global_ld, PatFrag constant_ld> {
2487   def : Pat <
2488     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
2489     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2490   >;
2491
2492   def : Pat <
2493     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2494     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2495   >;
2496
2497   def : Pat <
2498     (vt (global_ld i64:$ptr)),
2499     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2500   >;
2501
2502   def : Pat <
2503      (vt (global_ld (add i64:$ptr, i64:$offset))),
2504      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2505   >;
2506
2507   def : Pat <
2508      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2509      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2510   >;
2511 }
2512
2513 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2514                           sextloadi8_global, sextloadi8_constant>;
2515 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2516                           az_extloadi8_global, az_extloadi8_constant>;
2517 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2518                           sextloadi16_global, sextloadi16_constant>;
2519 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2520                           az_extloadi16_global, az_extloadi16_constant>;
2521 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2522                           global_load, constant_load>;
2523 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2524                           global_load, constant_load>;
2525 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2526                           az_extloadi32_global, az_extloadi32_constant>;
2527 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2528                           global_load, constant_load>;
2529 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2530                           global_load, constant_load>;
2531
2532 // BUFFER_LOAD_DWORD*, addr64=0
2533 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2534                              MUBUF bothen> {
2535
2536   def : Pat <
2537     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2538                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2539                                   imm:$tfe)),
2540     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2541             (as_i1imm $slc), (as_i1imm $tfe))
2542   >;
2543
2544   def : Pat <
2545     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2546                                   imm, 1, 0, imm:$glc, imm:$slc,
2547                                   imm:$tfe)),
2548     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2549            (as_i1imm $tfe))
2550   >;
2551
2552   def : Pat <
2553     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2554                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2555                                   imm:$tfe)),
2556     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2557            (as_i1imm $slc), (as_i1imm $tfe))
2558   >;
2559
2560   def : Pat <
2561     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2562                                   imm, 1, 1, imm:$glc, imm:$slc,
2563                                   imm:$tfe)),
2564     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2565             (as_i1imm $tfe))
2566   >;
2567 }
2568
2569 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2570                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2571 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2572                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2573 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2574                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2575
2576 //===----------------------------------------------------------------------===//
2577 // MTBUF Patterns
2578 //===----------------------------------------------------------------------===//
2579
2580 // TBUFFER_STORE_FORMAT_*, addr64=0
2581 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2582   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2583                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2584                    imm:$nfmt, imm:$offen, imm:$idxen,
2585                    imm:$glc, imm:$slc, imm:$tfe),
2586   (opcode
2587     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2588     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2589     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2590 >;
2591
2592 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2593 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2594 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2595 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2596
2597 let SubtargetPredicate = isCI in {
2598
2599 // Sea island new arithmetic instructinos
2600 let neverHasSideEffects = 1 in {
2601 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2602   [(set f64:$dst, (ftrunc f64:$src0))]
2603 >;
2604 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2605   [(set f64:$dst, (fceil f64:$src0))]
2606 >;
2607 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2608   [(set f64:$dst, (ffloor f64:$src0))]
2609 >;
2610 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2611   [(set f64:$dst, (frint f64:$src0))]
2612 >;
2613
2614 defm V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2615 defm V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2616 defm V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2617 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2618
2619 // XXX - Does this set VCC?
2620 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2621 } // End neverHasSideEffects = 1
2622
2623 // Remaining instructions:
2624 // FLAT_*
2625 // S_CBRANCH_CDBGUSER
2626 // S_CBRANCH_CDBGSYS
2627 // S_CBRANCH_CDBGSYS_OR_USER
2628 // S_CBRANCH_CDBGSYS_AND_USER
2629 // S_DCACHE_INV_VOL
2630 // V_EXP_LEGACY_F32
2631 // V_LOG_LEGACY_F32
2632 // DS_NOP
2633 // DS_GWS_SEMA_RELEASE_ALL
2634 // DS_WRAP_RTN_B32
2635 // DS_CNDXCHG32_RTN_B64
2636 // DS_WRITE_B96
2637 // DS_WRITE_B128
2638 // DS_CONDXCHG32_RTN_B128
2639 // DS_READ_B96
2640 // DS_READ_B128
2641 // BUFFER_LOAD_DWORDX3
2642 // BUFFER_STORE_DWORDX3
2643
2644 } // End iSCI
2645
2646
2647 /********** ====================== **********/
2648 /**********   Indirect adressing   **********/
2649 /********** ====================== **********/
2650
2651 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2652
2653   // 1. Extract with offset
2654   def : Pat<
2655     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2656     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2657   >;
2658
2659   // 2. Extract without offset
2660   def : Pat<
2661     (vector_extract vt:$vec, i32:$idx),
2662     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2663   >;
2664
2665   // 3. Insert with offset
2666   def : Pat<
2667     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2668     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2669   >;
2670
2671   // 4. Insert without offset
2672   def : Pat<
2673     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2674     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2675   >;
2676 }
2677
2678 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2679 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2680 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2681 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2682
2683 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2684 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2685 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2686 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2687
2688 //===----------------------------------------------------------------------===//
2689 // Conversion Patterns
2690 //===----------------------------------------------------------------------===//
2691
2692 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2693   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2694
2695 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2696 // might not be worth the effort, and will need to expand to shifts when
2697 // fixing SGPR copies.
2698
2699 // Handle sext_inreg in i64
2700 def : Pat <
2701   (i64 (sext_inreg i64:$src, i1)),
2702   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2703     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2704     (S_MOV_B32 -1), sub1)
2705 >;
2706
2707 def : Pat <
2708   (i64 (sext_inreg i64:$src, i8)),
2709   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2710     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2711     (S_MOV_B32 -1), sub1)
2712 >;
2713
2714 def : Pat <
2715   (i64 (sext_inreg i64:$src, i16)),
2716   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2717     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2718     (S_MOV_B32 -1), sub1)
2719 >;
2720
2721 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2722   (i64 (ext i32:$src)),
2723   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2724     (S_MOV_B32 0), sub1)
2725 >;
2726
2727 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2728   (i64 (ext i1:$src)),
2729   (INSERT_SUBREG
2730     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2731       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2732     (S_MOV_B32 0), sub1)
2733 >;
2734
2735
2736 def : ZExt_i64_i32_Pat<zext>;
2737 def : ZExt_i64_i32_Pat<anyext>;
2738 def : ZExt_i64_i1_Pat<zext>;
2739 def : ZExt_i64_i1_Pat<anyext>;
2740
2741 def : Pat <
2742   (i64 (sext i32:$src)),
2743     (INSERT_SUBREG
2744       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2745       (S_ASHR_I32 $src, 31), sub1)
2746 >;
2747
2748 def : Pat <
2749   (i64 (sext i1:$src)),
2750   (INSERT_SUBREG
2751     (INSERT_SUBREG
2752       (i64 (IMPLICIT_DEF)),
2753       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2754     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2755 >;
2756
2757 def : Pat <
2758   (f32 (sint_to_fp i1:$src)),
2759   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2760 >;
2761
2762 def : Pat <
2763   (f32 (uint_to_fp i1:$src)),
2764   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2765 >;
2766
2767 def : Pat <
2768   (f64 (sint_to_fp i1:$src)),
2769     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2770 >;
2771
2772 def : Pat <
2773   (f64 (uint_to_fp i1:$src)),
2774   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2775 >;
2776
2777 //===----------------------------------------------------------------------===//
2778 // Miscellaneous Patterns
2779 //===----------------------------------------------------------------------===//
2780
2781 def : Pat <
2782   (i32 (trunc i64:$a)),
2783   (EXTRACT_SUBREG $a, sub0)
2784 >;
2785
2786 def : Pat <
2787   (i1 (trunc i32:$a)),
2788   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2789 >;
2790
2791 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2792 // case, the sgpr-copies pass will fix this to use the vector version.
2793 def : Pat <
2794   (i32 (addc i32:$src0, i32:$src1)),
2795   (S_ADD_I32 $src0, $src1)
2796 >;
2797
2798 //============================================================================//
2799 // Miscellaneous Optimization Patterns
2800 //============================================================================//
2801
2802 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2803
2804 } // End isSI predicate