lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isGCN : Predicate<"Subtarget->getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31 def isSICI : Predicate<
  32   "Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS ||"
  33   "Subtarget->getGeneration() == AMDGPUSubtarget::SEA_ISLANDS"
  34 >;
  35 def isCI : Predicate<"Subtarget->getGeneration() "
  36                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  37 def isVI : Predicate <
  38   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS"
  39 >;
  40
  41 def HasFlatAddressSpace : Predicate<"Subtarget.hasFlatAddressSpace()">;
  42
  43 def SWaitMatchClass : AsmOperandClass {
  44   let Name = "SWaitCnt";
  45   let RenderMethod = "addImmOperands";
  46   let ParserMethod = "parseSWaitCntOps";
  47 }
  48
  49 def WAIT_FLAG : InstFlag<"printWaitFlag"> {
  50   let ParserMatchClass = SWaitMatchClass;
  51 }
  52
  53 let SubtargetPredicate = isGCN in {
  54
  55 //===----------------------------------------------------------------------===//
  56 // EXP Instructions
  57 //===----------------------------------------------------------------------===//
  58
  59 defm EXP : EXP_m;
  60
  61 //===----------------------------------------------------------------------===//
  62 // SMRD Instructions
  63 //===----------------------------------------------------------------------===//
  64
  65 let mayLoad = 1 in {
  66
  67 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  68 // SMRD instructions, because the SGPR_32 register class does not include M0
  69 // and writing to M0 from an SMRD instruction will hang the GPU.
  70 defm S_LOAD_DWORD : SMRD_Helper <0x00, "s_load_dword", SReg_64, SGPR_32>;
  71 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "s_load_dwordx2", SReg_64, SReg_64>;
  72 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "s_load_dwordx4", SReg_64, SReg_128>;
  73 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "s_load_dwordx8", SReg_64, SReg_256>;
  74 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "s_load_dwordx16", SReg_64, SReg_512>;
  75
  76 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  77   0x08, "s_buffer_load_dword", SReg_128, SGPR_32
  78 >;
  79
  80 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  81   0x09, "s_buffer_load_dwordx2", SReg_128, SReg_64
  82 >;
  83
  84 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  85   0x0a, "s_buffer_load_dwordx4", SReg_128, SReg_128
  86 >;
  87
  88 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  89   0x0b, "s_buffer_load_dwordx8", SReg_128, SReg_256
  90 >;
  91
  92 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  93   0x0c, "s_buffer_load_dwordx16", SReg_128, SReg_512
  94 >;
  95
  96 } // mayLoad = 1
  97
  98 //def S_MEMTIME : SMRD_ <0x0000001e, "s_memtime", []>;
  99 //def S_DCACHE_INV : SMRD_ <0x0000001f, "s_dcache_inv", []>;
 100
 101 //===----------------------------------------------------------------------===//
 102 // SOP1 Instructions
 103 //===----------------------------------------------------------------------===//
 104
 105 let isMoveImm = 1 in {
 106   let isReMaterializable = 1 in {
 107     defm S_MOV_B32 : SOP1_32 <sop1<0x03, 0x00>, "s_mov_b32", []>;
 108     defm S_MOV_B64 : SOP1_64 <sop1<0x04, 0x01>, "s_mov_b64", []>;
 109   } // let isRematerializeable = 1
 110
 111   let Uses = [SCC] in {
 112     defm S_CMOV_B32 : SOP1_32 <sop1<0x05, 0x02>, "s_cmov_b32", []>;
 113     defm S_CMOV_B64 : SOP1_64 <sop1<0x06, 0x03>, "s_cmov_b64", []>;
 114   } // End Uses = [SCC]
 115 } // End isMoveImm = 1
 116
 117 let Defs = [SCC] in {
 118   defm S_NOT_B32 : SOP1_32 <sop1<0x07, 0x04>, "s_not_b32",
 119     [(set i32:$dst, (not i32:$src0))]
 120   >;
 121
 122   defm S_NOT_B64 : SOP1_64 <sop1<0x08, 0x05>, "s_not_b64",
 123     [(set i64:$dst, (not i64:$src0))]
 124   >;
 125   defm S_WQM_B32 : SOP1_32 <sop1<0x09, 0x06>, "s_wqm_b32", []>;
 126   defm S_WQM_B64 : SOP1_64 <sop1<0x0a, 0x07>, "s_wqm_b64", []>;
 127 } // End Defs = [SCC]
 128
 129
 130 defm S_BREV_B32 : SOP1_32 <sop1<0x0b, 0x08>, "s_brev_b32",
 131   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 132 >;
 133 defm S_BREV_B64 : SOP1_64 <sop1<0x0c, 0x09>, "s_brev_b64", []>;
 134
 135 let Defs = [SCC] in {
 136   defm S_BCNT0_I32_B32 : SOP1_32 <sop1<0x0d, 0x0a>, "s_bcnt0_i32_b32", []>;
 137   defm S_BCNT0_I32_B64 : SOP1_32_64 <sop1<0x0e, 0x0b>, "s_bcnt0_i32_b64", []>;
 138   defm S_BCNT1_I32_B32 : SOP1_32 <sop1<0x0f, 0x0c>, "s_bcnt1_i32_b32",
 139     [(set i32:$dst, (ctpop i32:$src0))]
 140   >;
 141   defm S_BCNT1_I32_B64 : SOP1_32_64 <sop1<0x10, 0x0d>, "s_bcnt1_i32_b64", []>;
 142 } // End Defs = [SCC]
 143
 144 defm S_FF0_I32_B32 : SOP1_32 <sop1<0x11, 0x0e>, "s_ff0_i32_b32", []>;
 145 defm S_FF0_I32_B64 : SOP1_32_64 <sop1<0x12, 0x0f>, "s_ff0_i32_b64", []>;
 146 defm S_FF1_I32_B32 : SOP1_32 <sop1<0x13, 0x10>, "s_ff1_i32_b32",
 147   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 148 >;
 149 defm S_FF1_I32_B64 : SOP1_32_64 <sop1<0x14, 0x11>, "s_ff1_i32_b64", []>;
 150
 151 defm S_FLBIT_I32_B32 : SOP1_32 <sop1<0x15, 0x12>, "s_flbit_i32_b32",
 152   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 153 >;
 154
 155 defm S_FLBIT_I32_B64 : SOP1_32_64 <sop1<0x16, 0x13>, "s_flbit_i32_b64", []>;
 156 defm S_FLBIT_I32 : SOP1_32 <sop1<0x17, 0x14>, "s_flbit_i32",
 157   [(set i32:$dst, (int_AMDGPU_flbit_i32 i32:$src0))]
 158 >;
 159 defm S_FLBIT_I32_I64 : SOP1_32_64 <sop1<0x18, 0x15>, "s_flbit_i32_i64", []>;
 160 defm S_SEXT_I32_I8 : SOP1_32 <sop1<0x19, 0x16>, "s_sext_i32_i8",
 161   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 162 >;
 163 defm S_SEXT_I32_I16 : SOP1_32 <sop1<0x1a, 0x17>, "s_sext_i32_i16",
 164   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 165 >;
 166
 167 defm S_BITSET0_B32 : SOP1_32 <sop1<0x1b, 0x18>, "s_bitset0_b32", []>;
 168 defm S_BITSET0_B64 : SOP1_64 <sop1<0x1c, 0x19>, "s_bitset0_b64", []>;
 169 defm S_BITSET1_B32 : SOP1_32 <sop1<0x1d, 0x1a>, "s_bitset1_b32", []>;
 170 defm S_BITSET1_B64 : SOP1_64 <sop1<0x1e, 0x1b>, "s_bitset1_b64", []>;
 171 defm S_GETPC_B64 : SOP1_64_0 <sop1<0x1f, 0x1c>, "s_getpc_b64", []>;
 172 defm S_SETPC_B64 : SOP1_64 <sop1<0x20, 0x1d>, "s_setpc_b64", []>;
 173 defm S_SWAPPC_B64 : SOP1_64 <sop1<0x21, 0x1e>, "s_swappc_b64", []>;
 174 defm S_RFE_B64 : SOP1_64 <sop1<0x22, 0x1f>, "s_rfe_b64", []>;
 175
 176 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
 177
 178 defm S_AND_SAVEEXEC_B64 : SOP1_64 <sop1<0x24, 0x20>, "s_and_saveexec_b64", []>;
 179 defm S_OR_SAVEEXEC_B64 : SOP1_64 <sop1<0x25, 0x21>, "s_or_saveexec_b64", []>;
 180 defm S_XOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x26, 0x22>, "s_xor_saveexec_b64", []>;
 181 defm S_ANDN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x27, 0x23>, "s_andn2_saveexec_b64", []>;
 182 defm S_ORN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x28, 0x24>, "s_orn2_saveexec_b64", []>;
 183 defm S_NAND_SAVEEXEC_B64 : SOP1_64 <sop1<0x29, 0x25>, "s_nand_saveexec_b64", []>;
 184 defm S_NOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2a, 0x26>, "s_nor_saveexec_b64", []>;
 185 defm S_XNOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2b, 0x27>, "s_xnor_saveexec_b64", []>;
 186
 187 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
 188
 189 defm S_QUADMASK_B32 : SOP1_32 <sop1<0x2c, 0x28>, "s_quadmask_b32", []>;
 190 defm S_QUADMASK_B64 : SOP1_64 <sop1<0x2d, 0x29>, "s_quadmask_b64", []>;
 191 defm S_MOVRELS_B32 : SOP1_32 <sop1<0x2e, 0x2a>, "s_movrels_b32", []>;
 192 defm S_MOVRELS_B64 : SOP1_64 <sop1<0x2f, 0x2b>, "s_movrels_b64", []>;
 193 defm S_MOVRELD_B32 : SOP1_32 <sop1<0x30, 0x2c>, "s_movreld_b32", []>;
 194 defm S_MOVRELD_B64 : SOP1_64 <sop1<0x31, 0x2d>, "s_movreld_b64", []>;
 195 defm S_CBRANCH_JOIN : SOP1_1 <sop1<0x32, 0x2e>, "s_cbranch_join", []>;
 196 defm S_MOV_REGRD_B32 : SOP1_32 <sop1<0x33, 0x2f>, "s_mov_regrd_b32", []>;
 197 let Defs = [SCC] in {
 198   defm S_ABS_I32 : SOP1_32 <sop1<0x34, 0x30>, "s_abs_i32", []>;
 199 } // End Defs = [SCC]
 200 defm S_MOV_FED_B32 : SOP1_32 <sop1<0x35, 0x31>, "s_mov_fed_b32", []>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // SOP2 Instructions
 204 //===----------------------------------------------------------------------===//
 205
 206 let Defs = [SCC] in { // Carry out goes to SCC
 207 let isCommutable = 1 in {
 208 defm S_ADD_U32 : SOP2_32 <sop2<0x00>, "s_add_u32", []>;
 209 defm S_ADD_I32 : SOP2_32 <sop2<0x02>, "s_add_i32",
 210   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 211 >;
 212 } // End isCommutable = 1
 213
 214 defm S_SUB_U32 : SOP2_32 <sop2<0x01>, "s_sub_u32", []>;
 215 defm S_SUB_I32 : SOP2_32 <sop2<0x03>, "s_sub_i32",
 216   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 217 >;
 218
 219 let Uses = [SCC] in { // Carry in comes from SCC
 220 let isCommutable = 1 in {
 221 defm S_ADDC_U32 : SOP2_32 <sop2<0x04>, "s_addc_u32",
 222   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 223 } // End isCommutable = 1
 224
 225 defm S_SUBB_U32 : SOP2_32 <sop2<0x05>, "s_subb_u32",
 226   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 227 } // End Uses = [SCC]
 228
 229 defm S_MIN_I32 : SOP2_32 <sop2<0x06>, "s_min_i32",
 230   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 231 >;
 232 defm S_MIN_U32 : SOP2_32 <sop2<0x07>, "s_min_u32",
 233   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 234 >;
 235 defm S_MAX_I32 : SOP2_32 <sop2<0x08>, "s_max_i32",
 236   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 237 >;
 238 defm S_MAX_U32 : SOP2_32 <sop2<0x09>, "s_max_u32",
 239   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 240 >;
 241 } // End Defs = [SCC]
 242
 243 defm S_CSELECT_B32 : SOP2_SELECT_32 <sop2<0x0a>, "s_cselect_b32", []>;
 244
 245 let Uses = [SCC] in {
 246   defm S_CSELECT_B64 : SOP2_64 <sop2<0x0b>, "s_cselect_b64", []>;
 247 } // End Uses = [SCC]
 248
 249 let Defs = [SCC] in {
 250 defm S_AND_B32 : SOP2_32 <sop2<0x0e, 0x0c>, "s_and_b32",
 251   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 252 >;
 253
 254 defm S_AND_B64 : SOP2_64 <sop2<0x0f, 0x0d>, "s_and_b64",
 255   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 256 >;
 257
 258 defm S_OR_B32 : SOP2_32 <sop2<0x10, 0x0e>, "s_or_b32",
 259   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 260 >;
 261
 262 defm S_OR_B64 : SOP2_64 <sop2<0x11, 0x0f>, "s_or_b64",
 263   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 264 >;
 265
 266 defm S_XOR_B32 : SOP2_32 <sop2<0x12, 0x10>, "s_xor_b32",
 267   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 268 >;
 269
 270 defm S_XOR_B64 : SOP2_64 <sop2<0x13, 0x11>, "s_xor_b64",
 271   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 272 >;
 273 defm S_ANDN2_B32 : SOP2_32 <sop2<0x14, 0x12>, "s_andn2_b32", []>;
 274 defm S_ANDN2_B64 : SOP2_64 <sop2<0x15, 0x13>, "s_andn2_b64", []>;
 275 defm S_ORN2_B32 : SOP2_32 <sop2<0x16, 0x14>, "s_orn2_b32", []>;
 276 defm S_ORN2_B64 : SOP2_64 <sop2<0x17, 0x15>, "s_orn2_b64", []>;
 277 defm S_NAND_B32 : SOP2_32 <sop2<0x18, 0x16>, "s_nand_b32", []>;
 278 defm S_NAND_B64 : SOP2_64 <sop2<0x19, 0x17>, "s_nand_b64", []>;
 279 defm S_NOR_B32 : SOP2_32 <sop2<0x1a, 0x18>, "s_nor_b32", []>;
 280 defm S_NOR_B64 : SOP2_64 <sop2<0x1b, 0x19>, "s_nor_b64", []>;
 281 defm S_XNOR_B32 : SOP2_32 <sop2<0x1c, 0x1a>, "s_xnor_b32", []>;
 282 defm S_XNOR_B64 : SOP2_64 <sop2<0x1d, 0x1b>, "s_xnor_b64", []>;
 283 } // End Defs = [SCC]
 284
 285 // Use added complexity so these patterns are preferred to the VALU patterns.
 286 let AddedComplexity = 1 in {
 287 let Defs = [SCC] in {
 288
 289 defm S_LSHL_B32 : SOP2_32 <sop2<0x1e, 0x1c>, "s_lshl_b32",
 290   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 291 >;
 292 defm S_LSHL_B64 : SOP2_64_32 <sop2<0x1f, 0x1d>, "s_lshl_b64",
 293   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 294 >;
 295 defm S_LSHR_B32 : SOP2_32 <sop2<0x20, 0x1e>, "s_lshr_b32",
 296   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 297 >;
 298 defm S_LSHR_B64 : SOP2_64_32 <sop2<0x21, 0x1f>, "s_lshr_b64",
 299   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 300 >;
 301 defm S_ASHR_I32 : SOP2_32 <sop2<0x22, 0x20>, "s_ashr_i32",
 302   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 303 >;
 304 defm S_ASHR_I64 : SOP2_64_32 <sop2<0x23, 0x21>, "s_ashr_i64",
 305   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 306 >;
 307 } // End Defs = [SCC]
 308
 309 defm S_BFM_B32 : SOP2_32 <sop2<0x24, 0x22>, "s_bfm_b32", []>;
 310 defm S_BFM_B64 : SOP2_64 <sop2<0x25, 0x23>, "s_bfm_b64", []>;
 311 defm S_MUL_I32 : SOP2_32 <sop2<0x26, 0x24>, "s_mul_i32",
 312   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
 313 >;
 314
 315 } // End AddedComplexity = 1
 316
 317 let Defs = [SCC] in {
 318 defm S_BFE_U32 : SOP2_32 <sop2<0x27, 0x25>, "s_bfe_u32", []>;
 319 defm S_BFE_I32 : SOP2_32 <sop2<0x28, 0x26>, "s_bfe_i32", []>;
 320 defm S_BFE_U64 : SOP2_64 <sop2<0x29, 0x27>, "s_bfe_u64", []>;
 321 defm S_BFE_I64 : SOP2_64_32 <sop2<0x2a, 0x28>, "s_bfe_i64", []>;
 322 } // End Defs = [SCC]
 323
 324 let sdst = 0 in {
 325 defm S_CBRANCH_G_FORK : SOP2_m <
 326   sop2<0x2b, 0x29>, "s_cbranch_g_fork", (outs),
 327   (ins SReg_64:$src0, SReg_64:$src1), "s_cbranch_g_fork $src0, $src1", []
 328 >;
 329 }
 330
 331 let Defs = [SCC] in {
 332 defm S_ABSDIFF_I32 : SOP2_32 <sop2<0x2c, 0x2a>, "s_absdiff_i32", []>;
 333 } // End Defs = [SCC]
 334
 335 //===----------------------------------------------------------------------===//
 336 // SOPC Instructions
 337 //===----------------------------------------------------------------------===//
 338
 339 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "s_cmp_eq_i32">;
 340 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "s_cmp_lg_i32">;
 341 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "s_cmp_gt_i32">;
 342 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "s_cmp_ge_i32">;
 343 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "s_cmp_lt_i32">;
 344 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "s_cmp_le_i32">;
 345 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "s_cmp_eq_u32">;
 346 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "s_cmp_lg_u32">;
 347 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "s_cmp_gt_u32">;
 348 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "s_cmp_ge_u32">;
 349 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "s_cmp_lt_u32">;
 350 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "s_cmp_le_u32">;
 351 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "s_bitcmp0_b32", []>;
 352 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "s_bitcmp1_b32", []>;
 353 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "s_bitcmp0_b64", []>;
 354 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "s_bitcmp1_b64", []>;
 355 //def S_SETVSKIP : SOPC_ <0x00000010, "s_setvskip", []>;
 356
 357 //===----------------------------------------------------------------------===//
 358 // SOPK Instructions
 359 //===----------------------------------------------------------------------===//
 360
 361 let isReMaterializable = 1 in {
 362 defm S_MOVK_I32 : SOPK_32 <sopk<0x00>, "s_movk_i32", []>;
 363 } // End isReMaterializable = 1
 364 let Uses = [SCC] in {
 365   defm S_CMOVK_I32 : SOPK_32 <sopk<0x02, 0x01>, "s_cmovk_i32", []>;
 366 }
 367
 368 let isCompare = 1 in {
 369
 370 /*
 371 This instruction is disabled for now until we can figure out how to teach
 372 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 373 instructions.
 374
 375 When this instruction is enabled the code generator sometimes produces this
 376 invalid sequence:
 377
 378 SCC = S_CMPK_EQ_I32 SGPR0, imm
 379 VCC = COPY SCC
 380 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 381
 382 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32",
 383   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 384 >;
 385 */
 386
 387 defm S_CMPK_LG_I32 : SOPK_SCC <sopk<0x04, 0x03>, "s_cmpk_lg_i32", []>;
 388 defm S_CMPK_GT_I32 : SOPK_SCC <sopk<0x05, 0x04>, "s_cmpk_gt_i32", []>;
 389 defm S_CMPK_GE_I32 : SOPK_SCC <sopk<0x06, 0x05>, "s_cmpk_ge_i32", []>;
 390 defm S_CMPK_LT_I32 : SOPK_SCC <sopk<0x07, 0x06>, "s_cmpk_lt_i32", []>;
 391 defm S_CMPK_LE_I32 : SOPK_SCC <sopk<0x08, 0x07>, "s_cmpk_le_i32", []>;
 392 defm S_CMPK_EQ_U32 : SOPK_SCC <sopk<0x09, 0x08>, "s_cmpk_eq_u32", []>;
 393 defm S_CMPK_LG_U32 : SOPK_SCC <sopk<0x0a, 0x09>, "s_cmpk_lg_u32", []>;
 394 defm S_CMPK_GT_U32 : SOPK_SCC <sopk<0x0b, 0x0a>, "s_cmpk_gt_u32", []>;
 395 defm S_CMPK_GE_U32 : SOPK_SCC <sopk<0x0c, 0x0b>, "s_cmpk_ge_u32", []>;
 396 defm S_CMPK_LT_U32 : SOPK_SCC <sopk<0x0d, 0x0c>, "s_cmpk_lt_u32", []>;
 397 defm S_CMPK_LE_U32 : SOPK_SCC <sopk<0x0e, 0x0d>, "s_cmpk_le_u32", []>;
 398 } // End isCompare = 1
 399
 400 let isCommutable = 1 in {
 401   let Defs = [SCC], isCommutable = 1 in {
 402     defm S_ADDK_I32 : SOPK_32 <sopk<0x0f, 0x0e>, "s_addk_i32", []>;
 403   }
 404   defm S_MULK_I32 : SOPK_32 <sopk<0x10, 0x0f>, "s_mulk_i32", []>;
 405 }
 406
 407 //defm S_CBRANCH_I_FORK : SOPK_ <sopk<0x11, 0x10>, "s_cbranch_i_fork", []>;
 408 defm S_GETREG_B32 : SOPK_32 <sopk<0x12, 0x11>, "s_getreg_b32", []>;
 409 defm S_SETREG_B32 : SOPK_32 <sopk<0x13, 0x12>, "s_setreg_b32", []>;
 410 defm S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32", []>;
 411 //defm S_SETREG_IMM32_B32 : SOPK_32 <sopk<0x15, 0x14>, "s_setreg_imm32_b32", []>;
 412
 413 //===----------------------------------------------------------------------===//
 414 // SOPP Instructions
 415 //===----------------------------------------------------------------------===//
 416
 417 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
 418
 419 let isTerminator = 1 in {
 420
 421 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 422   [(IL_retflag)]> {
 423   let simm16 = 0;
 424   let isBarrier = 1;
 425   let hasCtrlDep = 1;
 426 }
 427
 428 let isBranch = 1 in {
 429 def S_BRANCH : SOPP <
 430   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 431   [(br bb:$simm16)]> {
 432   let isBarrier = 1;
 433 }
 434
 435 let DisableEncoding = "$scc" in {
 436 def S_CBRANCH_SCC0 : SOPP <
 437   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 438   "s_cbranch_scc0 $simm16"
 439 >;
 440 def S_CBRANCH_SCC1 : SOPP <
 441   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 442   "s_cbranch_scc1 $simm16"
 443 >;
 444 } // End DisableEncoding = "$scc"
 445
 446 def S_CBRANCH_VCCZ : SOPP <
 447   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 448   "s_cbranch_vccz $simm16"
 449 >;
 450 def S_CBRANCH_VCCNZ : SOPP <
 451   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 452   "s_cbranch_vccnz $simm16"
 453 >;
 454
 455 let DisableEncoding = "$exec" in {
 456 def S_CBRANCH_EXECZ : SOPP <
 457   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 458   "s_cbranch_execz $simm16"
 459 >;
 460 def S_CBRANCH_EXECNZ : SOPP <
 461   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 462   "s_cbranch_execnz $simm16"
 463 >;
 464 } // End DisableEncoding = "$exec"
 465
 466
 467 } // End isBranch = 1
 468 } // End isTerminator = 1
 469
 470 let hasSideEffects = 1 in {
 471 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 472   [(int_AMDGPU_barrier_local)]
 473 > {
 474   let simm16 = 0;
 475   let isBarrier = 1;
 476   let hasCtrlDep = 1;
 477   let mayLoad = 1;
 478   let mayStore = 1;
 479 }
 480
 481 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
 482 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
 483 def S_SLEEP : SOPP <0x0000000e, (ins i16imm:$simm16), "s_sleep $simm16">;
 484 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$sim16), "s_setprio $sim16">;
 485
 486 let Uses = [EXEC] in {
 487   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "s_sendmsg $simm16",
 488       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 489   > {
 490     let DisableEncoding = "$m0";
 491   }
 492 } // End Uses = [EXEC]
 493
 494 def S_SENDMSGHALT : SOPP <0x00000011, (ins i16imm:$simm16), "s_sendmsghalt $simm16">;
 495 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
 496 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
 497         let simm16 = 0;
 498 }
 499 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i16imm:$simm16), "s_incperflevel $simm16">;
 500 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i16imm:$simm16), "s_decperflevel $simm16">;
 501 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
 502   let simm16 = 0;
 503 }
 504 } // End hasSideEffects
 505
 506 //===----------------------------------------------------------------------===//
 507 // VOPC Instructions
 508 //===----------------------------------------------------------------------===//
 509
 510 let isCompare = 1 in {
 511
 512 let isCommutable = 1 in {
 513 defm V_CMP_F_F32 : VOPC_F32 <vopc<0x0, 0x40>, "v_cmp_f_f32">;
 514 defm V_CMP_LT_F32 : VOPC_F32 <vopc<0x1, 0x41>, "v_cmp_lt_f32", COND_OLT, "v_cmp_gt_f32">;
 515 defm V_CMP_EQ_F32 : VOPC_F32 <vopc<0x2, 0x42>, "v_cmp_eq_f32", COND_OEQ>;
 516 defm V_CMP_LE_F32 : VOPC_F32 <vopc<0x3, 0x43>, "v_cmp_le_f32", COND_OLE, "v_cmp_ge_f32">;
 517 defm V_CMP_GT_F32 : VOPC_F32 <vopc<0x4, 0x44>, "v_cmp_gt_f32", COND_OGT>;
 518 defm V_CMP_LG_F32 : VOPC_F32 <vopc<0x5, 0x45>, "v_cmp_lg_f32", COND_ONE>;
 519 defm V_CMP_GE_F32 : VOPC_F32 <vopc<0x6, 0x46>, "v_cmp_ge_f32", COND_OGE>;
 520 defm V_CMP_O_F32 : VOPC_F32 <vopc<0x7, 0x47>, "v_cmp_o_f32", COND_O>;
 521 defm V_CMP_U_F32 : VOPC_F32 <vopc<0x8, 0x48>, "v_cmp_u_f32", COND_UO>;
 522 defm V_CMP_NGE_F32 : VOPC_F32 <vopc<0x9, 0x49>, "v_cmp_nge_f32",  COND_ULT, "v_cmp_nle_f32">;
 523 defm V_CMP_NLG_F32 : VOPC_F32 <vopc<0xa, 0x4a>, "v_cmp_nlg_f32", COND_UEQ>;
 524 defm V_CMP_NGT_F32 : VOPC_F32 <vopc<0xb, 0x4b>, "v_cmp_ngt_f32", COND_ULE, "v_cmp_nlt_f32">;
 525 defm V_CMP_NLE_F32 : VOPC_F32 <vopc<0xc, 0x4c>, "v_cmp_nle_f32", COND_UGT>;
 526 defm V_CMP_NEQ_F32 : VOPC_F32 <vopc<0xd, 0x4d>, "v_cmp_neq_f32", COND_UNE>;
 527 defm V_CMP_NLT_F32 : VOPC_F32 <vopc<0xe, 0x4e>, "v_cmp_nlt_f32", COND_UGE>;
 528 defm V_CMP_TRU_F32 : VOPC_F32 <vopc<0xf, 0x4f>, "v_cmp_tru_f32">;
 529 } // End isCommutable = 1
 530
 531 let isCommutable = 1 in {
 532
 533 defm V_CMPX_F_F32 : VOPCX_F32 <vopc<0x10, 0x50>, "v_cmpx_f_f32">;
 534 defm V_CMPX_LT_F32 : VOPCX_F32 <vopc<0x11, 0x51>, "v_cmpx_lt_f32", "v_cmpx_gt_f32">;
 535 defm V_CMPX_EQ_F32 : VOPCX_F32 <vopc<0x12, 0x52>, "v_cmpx_eq_f32">;
 536 defm V_CMPX_LE_F32 : VOPCX_F32 <vopc<0x13, 0x53>, "v_cmpx_le_f32", "v_cmpx_ge_f32">;
 537 defm V_CMPX_GT_F32 : VOPCX_F32 <vopc<0x14, 0x54>, "v_cmpx_gt_f32">;
 538 defm V_CMPX_LG_F32 : VOPCX_F32 <vopc<0x15, 0x55>, "v_cmpx_lg_f32">;
 539 defm V_CMPX_GE_F32 : VOPCX_F32 <vopc<0x16, 0x56>, "v_cmpx_ge_f32">;
 540 defm V_CMPX_O_F32 : VOPCX_F32 <vopc<0x17, 0x57>, "v_cmpx_o_f32">;
 541 defm V_CMPX_U_F32 : VOPCX_F32 <vopc<0x18, 0x58>, "v_cmpx_u_f32">;
 542 defm V_CMPX_NGE_F32 : VOPCX_F32 <vopc<0x19, 0x59>, "v_cmpx_nge_f32">;
 543 defm V_CMPX_NLG_F32 : VOPCX_F32 <vopc<0x1a, 0x5a>, "v_cmpx_nlg_f32">;
 544 defm V_CMPX_NGT_F32 : VOPCX_F32 <vopc<0x1b, 0x5b>, "v_cmpx_ngt_f32">;
 545 defm V_CMPX_NLE_F32 : VOPCX_F32 <vopc<0x1c, 0x5c>, "v_cmpx_nle_f32">;
 546 defm V_CMPX_NEQ_F32 : VOPCX_F32 <vopc<0x1d, 0x5d>, "v_cmpx_neq_f32">;
 547 defm V_CMPX_NLT_F32 : VOPCX_F32 <vopc<0x1e, 0x5e>, "v_cmpx_nlt_f32">;
 548 defm V_CMPX_TRU_F32 : VOPCX_F32 <vopc<0x1f, 0x5f>, "v_cmpx_tru_f32">;
 549
 550 } // End isCommutable = 1
 551
 552 let isCommutable = 1 in {
 553 defm V_CMP_F_F64 : VOPC_F64 <vopc<0x20, 0x60>, "v_cmp_f_f64">;
 554 defm V_CMP_LT_F64 : VOPC_F64 <vopc<0x21, 0x61>, "v_cmp_lt_f64", COND_OLT, "v_cmp_gt_f64">;
 555 defm V_CMP_EQ_F64 : VOPC_F64 <vopc<0x22, 0x62>, "v_cmp_eq_f64", COND_OEQ>;
 556 defm V_CMP_LE_F64 : VOPC_F64 <vopc<0x23, 0x63>, "v_cmp_le_f64", COND_OLE, "v_cmp_ge_f64">;
 557 defm V_CMP_GT_F64 : VOPC_F64 <vopc<0x24, 0x64>, "v_cmp_gt_f64", COND_OGT>;
 558 defm V_CMP_LG_F64 : VOPC_F64 <vopc<0x25, 0x65>, "v_cmp_lg_f64", COND_ONE>;
 559 defm V_CMP_GE_F64 : VOPC_F64 <vopc<0x26, 0x66>, "v_cmp_ge_f64", COND_OGE>;
 560 defm V_CMP_O_F64 : VOPC_F64 <vopc<0x27, 0x67>, "v_cmp_o_f64", COND_O>;
 561 defm V_CMP_U_F64 : VOPC_F64 <vopc<0x28, 0x68>, "v_cmp_u_f64", COND_UO>;
 562 defm V_CMP_NGE_F64 : VOPC_F64 <vopc<0x29, 0x69>, "v_cmp_nge_f64", COND_ULT, "v_cmp_nle_f64">;
 563 defm V_CMP_NLG_F64 : VOPC_F64 <vopc<0x2a, 0x6a>, "v_cmp_nlg_f64", COND_UEQ>;
 564 defm V_CMP_NGT_F64 : VOPC_F64 <vopc<0x2b, 0x6b>, "v_cmp_ngt_f64", COND_ULE, "v_cmp_nlt_f64">;
 565 defm V_CMP_NLE_F64 : VOPC_F64 <vopc<0x2c, 0x6c>, "v_cmp_nle_f64", COND_UGT>;
 566 defm V_CMP_NEQ_F64 : VOPC_F64 <vopc<0x2d, 0x6d>, "v_cmp_neq_f64", COND_UNE>;
 567 defm V_CMP_NLT_F64 : VOPC_F64 <vopc<0x2e, 0x6e>, "v_cmp_nlt_f64", COND_UGE>;
 568 defm V_CMP_TRU_F64 : VOPC_F64 <vopc<0x2f, 0x6f>, "v_cmp_tru_f64">;
 569 } // End isCommutable = 1
 570
 571 let isCommutable = 1 in {
 572
 573 defm V_CMPX_F_F64 : VOPCX_F64 <vopc<0x30, 0x70>, "v_cmpx_f_f64">;
 574 defm V_CMPX_LT_F64 : VOPCX_F64 <vopc<0x31, 0x71>, "v_cmpx_lt_f64", "v_cmpx_gt_f64">;
 575 defm V_CMPX_EQ_F64 : VOPCX_F64 <vopc<0x32, 0x72>, "v_cmpx_eq_f64">;
 576 defm V_CMPX_LE_F64 : VOPCX_F64 <vopc<0x33, 0x73>, "v_cmpx_le_f64", "v_cmpx_ge_f64">;
 577 defm V_CMPX_GT_F64 : VOPCX_F64 <vopc<0x34, 0x74>, "v_cmpx_gt_f64">;
 578 defm V_CMPX_LG_F64 : VOPCX_F64 <vopc<0x35, 0x75>, "v_cmpx_lg_f64">;
 579 defm V_CMPX_GE_F64 : VOPCX_F64 <vopc<0x36, 0x76>, "v_cmpx_ge_f64">;
 580 defm V_CMPX_O_F64 : VOPCX_F64 <vopc<0x37, 0x77>, "v_cmpx_o_f64">;
 581 defm V_CMPX_U_F64 : VOPCX_F64 <vopc<0x38, 0x78>, "v_cmpx_u_f64">;
 582 defm V_CMPX_NGE_F64 : VOPCX_F64 <vopc<0x39, 0x79>, "v_cmpx_nge_f64", "v_cmpx_nle_f64">;
 583 defm V_CMPX_NLG_F64 : VOPCX_F64 <vopc<0x3a, 0x7a>, "v_cmpx_nlg_f64">;
 584 defm V_CMPX_NGT_F64 : VOPCX_F64 <vopc<0x3b, 0x7b>, "v_cmpx_ngt_f64", "v_cmpx_nlt_f64">;
 585 defm V_CMPX_NLE_F64 : VOPCX_F64 <vopc<0x3c, 0x7c>, "v_cmpx_nle_f64">;
 586 defm V_CMPX_NEQ_F64 : VOPCX_F64 <vopc<0x3d, 0x7d>, "v_cmpx_neq_f64">;
 587 defm V_CMPX_NLT_F64 : VOPCX_F64 <vopc<0x3e, 0x7e>, "v_cmpx_nlt_f64">;
 588 defm V_CMPX_TRU_F64 : VOPCX_F64 <vopc<0x3f, 0x7f>, "v_cmpx_tru_f64">;
 589
 590 } // End isCommutable = 1
 591
 592 let SubtargetPredicate = isSICI in {
 593
 594 let isCommutable = 1 in {
 595 defm V_CMPS_F_F32 : VOPC_F32 <vopc<0x40>, "v_cmps_f_f32">;
 596 defm V_CMPS_LT_F32 : VOPC_F32 <vopc<0x41>, "v_cmps_lt_f32", COND_NULL, "v_cmps_gt_f32">;
 597 defm V_CMPS_EQ_F32 : VOPC_F32 <vopc<0x42>, "v_cmps_eq_f32">;
 598 defm V_CMPS_LE_F32 : VOPC_F32 <vopc<0x43>, "v_cmps_le_f32", COND_NULL, "v_cmps_ge_f32">;
 599 defm V_CMPS_GT_F32 : VOPC_F32 <vopc<0x44>, "v_cmps_gt_f32">;
 600 defm V_CMPS_LG_F32 : VOPC_F32 <vopc<0x45>, "v_cmps_lg_f32">;
 601 defm V_CMPS_GE_F32 : VOPC_F32 <vopc<0x46>, "v_cmps_ge_f32">;
 602 defm V_CMPS_O_F32 : VOPC_F32 <vopc<0x47>, "v_cmps_o_f32">;
 603 defm V_CMPS_U_F32 : VOPC_F32 <vopc<0x48>, "v_cmps_u_f32">;
 604 defm V_CMPS_NGE_F32 : VOPC_F32 <vopc<0x49>, "v_cmps_nge_f32", COND_NULL, "v_cmps_nle_f32">;
 605 defm V_CMPS_NLG_F32 : VOPC_F32 <vopc<0x4a>, "v_cmps_nlg_f32">;
 606 defm V_CMPS_NGT_F32 : VOPC_F32 <vopc<0x4b>, "v_cmps_ngt_f32", COND_NULL, "v_cmps_nlt_f32">;
 607 defm V_CMPS_NLE_F32 : VOPC_F32 <vopc<0x4c>, "v_cmps_nle_f32">;
 608 defm V_CMPS_NEQ_F32 : VOPC_F32 <vopc<0x4d>, "v_cmps_neq_f32">;
 609 defm V_CMPS_NLT_F32 : VOPC_F32 <vopc<0x4e>, "v_cmps_nlt_f32">;
 610 defm V_CMPS_TRU_F32 : VOPC_F32 <vopc<0x4f>, "v_cmps_tru_f32">;
 611 } // End isCommutable = 1
 612
 613 let isCommutable = 1 in {
 614
 615 defm V_CMPSX_F_F32 : VOPCX_F32 <vopc<0x50>, "v_cmpsx_f_f32">;
 616 defm V_CMPSX_LT_F32 : VOPCX_F32 <vopc<0x51>, "v_cmpsx_lt_f32", "v_cmpsx_gt_f32">;
 617 defm V_CMPSX_EQ_F32 : VOPCX_F32 <vopc<0x52>, "v_cmpsx_eq_f32">;
 618 defm V_CMPSX_LE_F32 : VOPCX_F32 <vopc<0x53>, "v_cmpsx_le_f32", "v_cmpsx_ge_f32">;
 619 defm V_CMPSX_GT_F32 : VOPCX_F32 <vopc<0x54>, "v_cmpsx_gt_f32">;
 620 defm V_CMPSX_LG_F32 : VOPCX_F32 <vopc<0x55>, "v_cmpsx_lg_f32">;
 621 defm V_CMPSX_GE_F32 : VOPCX_F32 <vopc<0x56>, "v_cmpsx_ge_f32">;
 622 defm V_CMPSX_O_F32 : VOPCX_F32 <vopc<0x57>, "v_cmpsx_o_f32">;
 623 defm V_CMPSX_U_F32 : VOPCX_F32 <vopc<0x58>, "v_cmpsx_u_f32">;
 624 defm V_CMPSX_NGE_F32 : VOPCX_F32 <vopc<0x59>, "v_cmpsx_nge_f32", "v_cmpsx_nle_f32">;
 625 defm V_CMPSX_NLG_F32 : VOPCX_F32 <vopc<0x5a>, "v_cmpsx_nlg_f32">;
 626 defm V_CMPSX_NGT_F32 : VOPCX_F32 <vopc<0x5b>, "v_cmpsx_ngt_f32", "v_cmpsx_nlt_f32">;
 627 defm V_CMPSX_NLE_F32 : VOPCX_F32 <vopc<0x5c>, "v_cmpsx_nle_f32">;
 628 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <vopc<0x5d>, "v_cmpsx_neq_f32">;
 629 defm V_CMPSX_NLT_F32 : VOPCX_F32 <vopc<0x5e>, "v_cmpsx_nlt_f32">;
 630 defm V_CMPSX_TRU_F32 : VOPCX_F32 <vopc<0x5f>, "v_cmpsx_tru_f32">;
 631
 632 } // End isCommutable = 1
 633
 634 let isCommutable = 1 in {
 635 defm V_CMPS_F_F64 : VOPC_F64 <vopc<0x60>, "v_cmps_f_f64">;
 636 defm V_CMPS_LT_F64 : VOPC_F64 <vopc<0x61>, "v_cmps_lt_f64", COND_NULL, "v_cmps_gt_f64">;
 637 defm V_CMPS_EQ_F64 : VOPC_F64 <vopc<0x62>, "v_cmps_eq_f64">;
 638 defm V_CMPS_LE_F64 : VOPC_F64 <vopc<0x63>, "v_cmps_le_f64", COND_NULL, "v_cmps_ge_f64">;
 639 defm V_CMPS_GT_F64 : VOPC_F64 <vopc<0x64>, "v_cmps_gt_f64">;
 640 defm V_CMPS_LG_F64 : VOPC_F64 <vopc<0x65>, "v_cmps_lg_f64">;
 641 defm V_CMPS_GE_F64 : VOPC_F64 <vopc<0x66>, "v_cmps_ge_f64">;
 642 defm V_CMPS_O_F64 : VOPC_F64 <vopc<0x67>, "v_cmps_o_f64">;
 643 defm V_CMPS_U_F64 : VOPC_F64 <vopc<0x68>, "v_cmps_u_f64">;
 644 defm V_CMPS_NGE_F64 : VOPC_F64 <vopc<0x69>, "v_cmps_nge_f64", COND_NULL, "v_cmps_nle_f64">;
 645 defm V_CMPS_NLG_F64 : VOPC_F64 <vopc<0x6a>, "v_cmps_nlg_f64">;
 646 defm V_CMPS_NGT_F64 : VOPC_F64 <vopc<0x6b>, "v_cmps_ngt_f64", COND_NULL, "v_cmps_nlt_f64">;
 647 defm V_CMPS_NLE_F64 : VOPC_F64 <vopc<0x6c>, "v_cmps_nle_f64">;
 648 defm V_CMPS_NEQ_F64 : VOPC_F64 <vopc<0x6d>, "v_cmps_neq_f64">;
 649 defm V_CMPS_NLT_F64 : VOPC_F64 <vopc<0x6e>, "v_cmps_nlt_f64">;
 650 defm V_CMPS_TRU_F64 : VOPC_F64 <vopc<0x6f>, "v_cmps_tru_f64">;
 651 } // End isCommutable = 1
 652
 653 let isCommutable = 1 in {
 654
 655 defm V_CMPSX_F_F64 : VOPCX_F64 <vopc<0x70>, "v_cmpsx_f_f64">;
 656 defm V_CMPSX_LT_F64 : VOPCX_F64 <vopc<0x71>, "v_cmpsx_lt_f64", "v_cmpsx_gt_f64">;
 657 defm V_CMPSX_EQ_F64 : VOPCX_F64 <vopc<0x72>, "v_cmpsx_eq_f64">;
 658 defm V_CMPSX_LE_F64 : VOPCX_F64 <vopc<0x73>, "v_cmpsx_le_f64", "v_cmpsx_ge_f64">;
 659 defm V_CMPSX_GT_F64 : VOPCX_F64 <vopc<0x74>, "v_cmpsx_gt_f64">;
 660 defm V_CMPSX_LG_F64 : VOPCX_F64 <vopc<0x75>, "v_cmpsx_lg_f64">;
 661 defm V_CMPSX_GE_F64 : VOPCX_F64 <vopc<0x76>, "v_cmpsx_ge_f64">;
 662 defm V_CMPSX_O_F64 : VOPCX_F64 <vopc<0x77>, "v_cmpsx_o_f64">;
 663 defm V_CMPSX_U_F64 : VOPCX_F64 <vopc<0x78>, "v_cmpsx_u_f64">;
 664 defm V_CMPSX_NGE_F64 : VOPCX_F64 <vopc<0x79>, "v_cmpsx_nge_f64", "v_cmpsx_nle_f64">;
 665 defm V_CMPSX_NLG_F64 : VOPCX_F64 <vopc<0x7a>, "v_cmpsx_nlg_f64">;
 666 defm V_CMPSX_NGT_F64 : VOPCX_F64 <vopc<0x7b>, "v_cmpsx_ngt_f64", "v_cmpsx_nlt_f64">;
 667 defm V_CMPSX_NLE_F64 : VOPCX_F64 <vopc<0x7c>, "v_cmpsx_nle_f64">;
 668 defm V_CMPSX_NEQ_F64 : VOPCX_F64 <vopc<0x7d>, "v_cmpsx_neq_f64">;
 669 defm V_CMPSX_NLT_F64 : VOPCX_F64 <vopc<0x7e>, "v_cmpsx_nlt_f64">;
 670 defm V_CMPSX_TRU_F64 : VOPCX_F64 <vopc<0x7f>, "v_cmpsx_tru_f64">;
 671
 672 } // End isCommutable = 1
 673
 674 } // End SubtargetPredicate = isSICI
 675
 676 let isCommutable = 1 in {
 677 defm V_CMP_F_I32 : VOPC_I32 <vopc<0x80, 0xc0>, "v_cmp_f_i32">;
 678 defm V_CMP_LT_I32 : VOPC_I32 <vopc<0x81, 0xc1>, "v_cmp_lt_i32", COND_SLT, "v_cmp_gt_i32">;
 679 defm V_CMP_EQ_I32 : VOPC_I32 <vopc<0x82, 0xc2>, "v_cmp_eq_i32", COND_EQ>;
 680 defm V_CMP_LE_I32 : VOPC_I32 <vopc<0x83, 0xc3>, "v_cmp_le_i32", COND_SLE, "v_cmp_ge_i32">;
 681 defm V_CMP_GT_I32 : VOPC_I32 <vopc<0x84, 0xc4>, "v_cmp_gt_i32", COND_SGT>;
 682 defm V_CMP_NE_I32 : VOPC_I32 <vopc<0x85, 0xc5>, "v_cmp_ne_i32", COND_NE>;
 683 defm V_CMP_GE_I32 : VOPC_I32 <vopc<0x86, 0xc6>, "v_cmp_ge_i32", COND_SGE>;
 684 defm V_CMP_T_I32 : VOPC_I32 <vopc<0x87, 0xc7>, "v_cmp_t_i32">;
 685 } // End isCommutable = 1
 686
 687 let isCommutable = 1 in {
 688
 689 defm V_CMPX_F_I32 : VOPCX_I32 <vopc<0x90, 0xd0>, "v_cmpx_f_i32">;
 690 defm V_CMPX_LT_I32 : VOPCX_I32 <vopc<0x91, 0xd1>, "v_cmpx_lt_i32", "v_cmpx_gt_i32">;
 691 defm V_CMPX_EQ_I32 : VOPCX_I32 <vopc<0x92, 0xd2>, "v_cmpx_eq_i32">;
 692 defm V_CMPX_LE_I32 : VOPCX_I32 <vopc<0x93, 0xd3>, "v_cmpx_le_i32", "v_cmpx_ge_i32">;
 693 defm V_CMPX_GT_I32 : VOPCX_I32 <vopc<0x94, 0xd4>, "v_cmpx_gt_i32">;
 694 defm V_CMPX_NE_I32 : VOPCX_I32 <vopc<0x95, 0xd5>, "v_cmpx_ne_i32">;
 695 defm V_CMPX_GE_I32 : VOPCX_I32 <vopc<0x96, 0xd6>, "v_cmpx_ge_i32">;
 696 defm V_CMPX_T_I32 : VOPCX_I32 <vopc<0x97, 0xd7>, "v_cmpx_t_i32">;
 697
 698 } // End isCommutable = 1
 699
 700 let isCommutable = 1 in {
 701 defm V_CMP_F_I64 : VOPC_I64 <vopc<0xa0, 0xe0>, "v_cmp_f_i64">;
 702 defm V_CMP_LT_I64 : VOPC_I64 <vopc<0xa1, 0xe1>, "v_cmp_lt_i64", COND_SLT, "v_cmp_gt_i64">;
 703 defm V_CMP_EQ_I64 : VOPC_I64 <vopc<0xa2, 0xe2>, "v_cmp_eq_i64", COND_EQ>;
 704 defm V_CMP_LE_I64 : VOPC_I64 <vopc<0xa3, 0xe3>, "v_cmp_le_i64", COND_SLE, "v_cmp_ge_i64">;
 705 defm V_CMP_GT_I64 : VOPC_I64 <vopc<0xa4, 0xe4>, "v_cmp_gt_i64", COND_SGT>;
 706 defm V_CMP_NE_I64 : VOPC_I64 <vopc<0xa5, 0xe5>, "v_cmp_ne_i64", COND_NE>;
 707 defm V_CMP_GE_I64 : VOPC_I64 <vopc<0xa6, 0xe6>, "v_cmp_ge_i64", COND_SGE>;
 708 defm V_CMP_T_I64 : VOPC_I64 <vopc<0xa7, 0xe7>, "v_cmp_t_i64">;
 709 } // End isCommutable = 1
 710
 711 let isCommutable = 1 in {
 712
 713 defm V_CMPX_F_I64 : VOPCX_I64 <vopc<0xb0, 0xf0>, "v_cmpx_f_i64">;
 714 defm V_CMPX_LT_I64 : VOPCX_I64 <vopc<0xb1, 0xf1>, "v_cmpx_lt_i64", "v_cmpx_gt_i64">;
 715 defm V_CMPX_EQ_I64 : VOPCX_I64 <vopc<0xb2, 0xf2>, "v_cmpx_eq_i64">;
 716 defm V_CMPX_LE_I64 : VOPCX_I64 <vopc<0xb3, 0xf3>, "v_cmpx_le_i64", "v_cmpx_ge_i64">;
 717 defm V_CMPX_GT_I64 : VOPCX_I64 <vopc<0xb4, 0xf4>, "v_cmpx_gt_i64">;
 718 defm V_CMPX_NE_I64 : VOPCX_I64 <vopc<0xb5, 0xf5>, "v_cmpx_ne_i64">;
 719 defm V_CMPX_GE_I64 : VOPCX_I64 <vopc<0xb6, 0xf6>, "v_cmpx_ge_i64">;
 720 defm V_CMPX_T_I64 : VOPCX_I64 <vopc<0xb7, 0xf7>, "v_cmpx_t_i64">;
 721
 722 } // End isCommutable = 1
 723
 724 let isCommutable = 1 in {
 725 defm V_CMP_F_U32 : VOPC_I32 <vopc<0xc0, 0xc8>, "v_cmp_f_u32">;
 726 defm V_CMP_LT_U32 : VOPC_I32 <vopc<0xc1, 0xc9>, "v_cmp_lt_u32", COND_ULT, "v_cmp_gt_u32">;
 727 defm V_CMP_EQ_U32 : VOPC_I32 <vopc<0xc2, 0xca>, "v_cmp_eq_u32", COND_EQ>;
 728 defm V_CMP_LE_U32 : VOPC_I32 <vopc<0xc3, 0xcb>, "v_cmp_le_u32", COND_ULE, "v_cmp_ge_u32">;
 729 defm V_CMP_GT_U32 : VOPC_I32 <vopc<0xc4, 0xcc>, "v_cmp_gt_u32", COND_UGT>;
 730 defm V_CMP_NE_U32 : VOPC_I32 <vopc<0xc5, 0xcd>, "v_cmp_ne_u32", COND_NE>;
 731 defm V_CMP_GE_U32 : VOPC_I32 <vopc<0xc6, 0xce>, "v_cmp_ge_u32", COND_UGE>;
 732 defm V_CMP_T_U32 : VOPC_I32 <vopc<0xc7, 0xcf>, "v_cmp_t_u32">;
 733 } // End isCommutable = 1
 734
 735 let isCommutable = 1 in {
 736
 737 defm V_CMPX_F_U32 : VOPCX_I32 <vopc<0xd0, 0xd8>, "v_cmpx_f_u32">;
 738 defm V_CMPX_LT_U32 : VOPCX_I32 <vopc<0xd1, 0xd9>, "v_cmpx_lt_u32", "v_cmpx_gt_u32">;
 739 defm V_CMPX_EQ_U32 : VOPCX_I32 <vopc<0xd2, 0xda>, "v_cmpx_eq_u32">;
 740 defm V_CMPX_LE_U32 : VOPCX_I32 <vopc<0xd3, 0xdb>, "v_cmpx_le_u32", "v_cmpx_le_u32">;
 741 defm V_CMPX_GT_U32 : VOPCX_I32 <vopc<0xd4, 0xdc>, "v_cmpx_gt_u32">;
 742 defm V_CMPX_NE_U32 : VOPCX_I32 <vopc<0xd5, 0xdd>, "v_cmpx_ne_u32">;
 743 defm V_CMPX_GE_U32 : VOPCX_I32 <vopc<0xd6, 0xde>, "v_cmpx_ge_u32">;
 744 defm V_CMPX_T_U32 : VOPCX_I32 <vopc<0xd7, 0xdf>, "v_cmpx_t_u32">;
 745
 746 } // End isCommutable = 1
 747
 748 let isCommutable = 1 in {
 749 defm V_CMP_F_U64 : VOPC_I64 <vopc<0xe0, 0xe8>, "v_cmp_f_u64">;
 750 defm V_CMP_LT_U64 : VOPC_I64 <vopc<0xe1, 0xe9>, "v_cmp_lt_u64", COND_ULT, "v_cmp_gt_u64">;
 751 defm V_CMP_EQ_U64 : VOPC_I64 <vopc<0xe2, 0xea>, "v_cmp_eq_u64", COND_EQ>;
 752 defm V_CMP_LE_U64 : VOPC_I64 <vopc<0xe3, 0xeb>, "v_cmp_le_u64", COND_ULE, "v_cmp_ge_u64">;
 753 defm V_CMP_GT_U64 : VOPC_I64 <vopc<0xe4, 0xec>, "v_cmp_gt_u64", COND_UGT>;
 754 defm V_CMP_NE_U64 : VOPC_I64 <vopc<0xe5, 0xed>, "v_cmp_ne_u64", COND_NE>;
 755 defm V_CMP_GE_U64 : VOPC_I64 <vopc<0xe6, 0xee>, "v_cmp_ge_u64", COND_UGE>;
 756 defm V_CMP_T_U64 : VOPC_I64 <vopc<0xe7, 0xef>, "v_cmp_t_u64">;
 757 } // End isCommutable = 1
 758
 759 let isCommutable = 1 in {
 760
 761 defm V_CMPX_F_U64 : VOPCX_I64 <vopc<0xf0, 0xf8>, "v_cmpx_f_u64">;
 762 defm V_CMPX_LT_U64 : VOPCX_I64 <vopc<0xf1, 0xf9>, "v_cmpx_lt_u64", "v_cmpx_gt_u64">;
 763 defm V_CMPX_EQ_U64 : VOPCX_I64 <vopc<0xf2, 0xfa>, "v_cmpx_eq_u64">;
 764 defm V_CMPX_LE_U64 : VOPCX_I64 <vopc<0xf3, 0xfb>, "v_cmpx_le_u64", "v_cmpx_ge_u64">;
 765 defm V_CMPX_GT_U64 : VOPCX_I64 <vopc<0xf4, 0xfc>, "v_cmpx_gt_u64">;
 766 defm V_CMPX_NE_U64 : VOPCX_I64 <vopc<0xf5, 0xfd>, "v_cmpx_ne_u64">;
 767 defm V_CMPX_GE_U64 : VOPCX_I64 <vopc<0xf6, 0xfe>, "v_cmpx_ge_u64">;
 768 defm V_CMPX_T_U64 : VOPCX_I64 <vopc<0xf7, 0xff>, "v_cmpx_t_u64">;
 769
 770 } // End isCommutable = 1
 771
 772 defm V_CMP_CLASS_F32 : VOPC_CLASS_F32 <vopc<0x88, 0x10>, "v_cmp_class_f32">;
 773 defm V_CMPX_CLASS_F32 : VOPCX_CLASS_F32 <vopc<0x98, 0x11>, "v_cmpx_class_f32">;
 774 defm V_CMP_CLASS_F64 : VOPC_CLASS_F64 <vopc<0xa8, 0x12>, "v_cmp_class_f64">;
 775 defm V_CMPX_CLASS_F64 : VOPCX_CLASS_F64 <vopc<0xb8, 0x13>, "v_cmpx_class_f64">;
 776
 777
 778 } // End isCompare = 1
 779
 780 //===----------------------------------------------------------------------===//
 781 // DS Instructions
 782 //===----------------------------------------------------------------------===//
 783
 784 defm DS_ADD_U32 : DS_1A1D_NORET <0x0, "ds_add_u32", VGPR_32>;
 785 defm DS_SUB_U32 : DS_1A1D_NORET <0x1, "ds_sub_u32", VGPR_32>;
 786 defm DS_RSUB_U32 : DS_1A1D_NORET <0x2, "ds_rsub_u32", VGPR_32>;
 787 defm DS_INC_U32 : DS_1A1D_NORET <0x3, "ds_inc_u32", VGPR_32>;
 788 defm DS_DEC_U32 : DS_1A1D_NORET <0x4, "ds_dec_u32", VGPR_32>;
 789 defm DS_MIN_I32 : DS_1A1D_NORET <0x5, "ds_min_i32", VGPR_32>;
 790 defm DS_MAX_I32 : DS_1A1D_NORET <0x6, "ds_max_i32", VGPR_32>;
 791 defm DS_MIN_U32 : DS_1A1D_NORET <0x7, "ds_min_u32", VGPR_32>;
 792 defm DS_MAX_U32 : DS_1A1D_NORET <0x8, "ds_max_u32", VGPR_32>;
 793 defm DS_AND_B32 : DS_1A1D_NORET <0x9, "ds_and_b32", VGPR_32>;
 794 defm DS_OR_B32 : DS_1A1D_NORET <0xa, "ds_or_b32", VGPR_32>;
 795 defm DS_XOR_B32 : DS_1A1D_NORET <0xb, "ds_xor_b32", VGPR_32>;
 796 defm DS_MSKOR_B32 : DS_1A2D_NORET <0xc, "ds_mskor_b32", VGPR_32>;
 797 let mayLoad = 0 in {
 798 defm DS_WRITE_B32 : DS_1A1D_NORET <0xd, "ds_write_b32", VGPR_32>;
 799 defm DS_WRITE2_B32 : DS_1A1D_Off8_NORET <0xe, "ds_write2_b32", VGPR_32>;
 800 defm DS_WRITE2ST64_B32 : DS_1A1D_Off8_NORET <0xf, "ds_write2st64_b32", VGPR_32>;
 801 }
 802 defm DS_CMPST_B32 : DS_1A2D_NORET <0x10, "ds_cmpst_b32", VGPR_32>;
 803 defm DS_CMPST_F32 : DS_1A2D_NORET <0x11, "ds_cmpst_f32", VGPR_32>;
 804 defm DS_MIN_F32 : DS_1A2D_NORET <0x12, "ds_min_f32", VGPR_32>;
 805 defm DS_MAX_F32 : DS_1A2D_NORET <0x13, "ds_max_f32", VGPR_32>;
 806
 807 defm DS_GWS_INIT : DS_1A_GDS <0x19, "ds_gws_init">;
 808 defm DS_GWS_SEMA_V : DS_1A_GDS <0x1a, "ds_gws_sema_v">;
 809 defm DS_GWS_SEMA_BR : DS_1A_GDS <0x1b, "ds_gws_sema_br">;
 810 defm DS_GWS_SEMA_P : DS_1A_GDS <0x1c, "ds_gws_sema_p">;
 811 defm DS_GWS_BARRIER : DS_1A_GDS <0x1d, "ds_gws_barrier">;
 812 let mayLoad = 0 in {
 813 defm DS_WRITE_B8 : DS_1A1D_NORET <0x1e, "ds_write_b8", VGPR_32>;
 814 defm DS_WRITE_B16 : DS_1A1D_NORET <0x1f, "ds_write_b16", VGPR_32>;
 815 }
 816 defm DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "ds_add_rtn_u32", VGPR_32, "ds_add_u32">;
 817 defm DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "ds_sub_rtn_u32", VGPR_32, "ds_sub_u32">;
 818 defm DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "ds_rsub_rtn_u32", VGPR_32, "ds_rsub_u32">;
 819 defm DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "ds_inc_rtn_u32", VGPR_32, "ds_inc_u32">;
 820 defm DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "ds_dec_rtn_u32", VGPR_32, "ds_dec_u32">;
 821 defm DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "ds_min_rtn_i32", VGPR_32, "ds_min_i32">;
 822 defm DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "ds_max_rtn_i32", VGPR_32, "ds_max_i32">;
 823 defm DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "ds_min_rtn_u32", VGPR_32, "ds_min_u32">;
 824 defm DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "ds_max_rtn_u32", VGPR_32, "ds_max_u32">;
 825 defm DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "ds_and_rtn_b32", VGPR_32, "ds_and_b32">;
 826 defm DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "ds_or_rtn_b32", VGPR_32, "ds_or_b32">;
 827 defm DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "ds_xor_rtn_b32", VGPR_32, "ds_xor_b32">;
 828 defm DS_MSKOR_RTN_B32 : DS_1A2D_RET <0x2c, "ds_mskor_rtn_b32", VGPR_32, "ds_mskor_b32">;
 829 defm DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "ds_wrxchg_rtn_b32", VGPR_32>;
 830 defm DS_WRXCHG2_RTN_B32 : DS_1A2D_RET <
 831   0x2e, "ds_wrxchg2_rtn_b32", VReg_64, "", VGPR_32
 832 >;
 833 defm DS_WRXCHG2ST64_RTN_B32 : DS_1A2D_RET <
 834   0x2f, "ds_wrxchg2st64_rtn_b32", VReg_64, "", VGPR_32
 835 >;
 836 defm DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "ds_cmpst_rtn_b32", VGPR_32, "ds_cmpst_b32">;
 837 defm DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "ds_cmpst_rtn_f32", VGPR_32, "ds_cmpst_f32">;
 838 defm DS_MIN_RTN_F32 : DS_1A2D_RET <0x32, "ds_min_rtn_f32", VGPR_32, "ds_min_f32">;
 839 defm DS_MAX_RTN_F32 : DS_1A2D_RET <0x33, "ds_max_rtn_f32", VGPR_32, "ds_max_f32">;
 840 let SubtargetPredicate = isCI in {
 841 defm DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "ds_wrap_rtn_f32", VGPR_32, "ds_wrap_f32">;
 842 } // End isCI
 843 defm DS_SWIZZLE_B32 : DS_1A_RET <0x35, "ds_swizzle_b32", VGPR_32>;
 844 let mayStore = 0 in {
 845 defm DS_READ_B32 : DS_1A_RET <0x36, "ds_read_b32", VGPR_32>;
 846 defm DS_READ2_B32 : DS_1A_Off8_RET <0x37, "ds_read2_b32", VReg_64>;
 847 defm DS_READ2ST64_B32 : DS_1A_Off8_RET <0x38, "ds_read2st64_b32", VReg_64>;
 848 defm DS_READ_I8 : DS_1A_RET <0x39, "ds_read_i8", VGPR_32>;
 849 defm DS_READ_U8 : DS_1A_RET <0x3a, "ds_read_u8", VGPR_32>;
 850 defm DS_READ_I16 : DS_1A_RET <0x3b, "ds_read_i16", VGPR_32>;
 851 defm DS_READ_U16 : DS_1A_RET <0x3c, "ds_read_u16", VGPR_32>;
 852 }
 853 defm DS_CONSUME : DS_0A_RET <0x3d, "ds_consume">;
 854 defm DS_APPEND : DS_0A_RET <0x3e, "ds_append">;
 855 defm DS_ORDERED_COUNT : DS_1A_RET_GDS <0x3f, "ds_ordered_count">;
 856 defm DS_ADD_U64 : DS_1A1D_NORET <0x40, "ds_add_u64", VReg_64>;
 857 defm DS_SUB_U64 : DS_1A1D_NORET <0x41, "ds_sub_u64", VReg_64>;
 858 defm DS_RSUB_U64 : DS_1A1D_NORET <0x42, "ds_rsub_u64", VReg_64>;
 859 defm DS_INC_U64 : DS_1A1D_NORET <0x43, "ds_inc_u64", VReg_64>;
 860 defm DS_DEC_U64 : DS_1A1D_NORET <0x44, "ds_dec_u64", VReg_64>;
 861 defm DS_MIN_I64 : DS_1A1D_NORET <0x45, "ds_min_i64", VReg_64>;
 862 defm DS_MAX_I64 : DS_1A1D_NORET <0x46, "ds_max_i64", VReg_64>;
 863 defm DS_MIN_U64 : DS_1A1D_NORET <0x47, "ds_min_u64", VReg_64>;
 864 defm DS_MAX_U64 : DS_1A1D_NORET <0x48, "ds_max_u64", VReg_64>;
 865 defm DS_AND_B64 : DS_1A1D_NORET <0x49, "ds_and_b64", VReg_64>;
 866 defm DS_OR_B64 : DS_1A1D_NORET <0x4a, "ds_or_b64", VReg_64>;
 867 defm DS_XOR_B64 : DS_1A1D_NORET <0x4b, "ds_xor_b64", VReg_64>;
 868 defm DS_MSKOR_B64 : DS_1A2D_NORET <0x4c, "ds_mskor_b64", VReg_64>;
 869 let mayLoad = 0 in {
 870 defm DS_WRITE_B64 : DS_1A1D_NORET <0x4d, "ds_write_b64", VReg_64>;
 871 defm DS_WRITE2_B64 : DS_1A1D_Off8_NORET <0x4E, "ds_write2_b64", VReg_64>;
 872 defm DS_WRITE2ST64_B64 : DS_1A1D_Off8_NORET <0x4f, "ds_write2st64_b64", VReg_64>;
 873 }
 874 defm DS_CMPST_B64 : DS_1A2D_NORET <0x50, "ds_cmpst_b64", VReg_64>;
 875 defm DS_CMPST_F64 : DS_1A2D_NORET <0x51, "ds_cmpst_f64", VReg_64>;
 876 defm DS_MIN_F64 : DS_1A1D_NORET <0x52, "ds_min_f64", VReg_64>;
 877 defm DS_MAX_F64 : DS_1A1D_NORET <0x53, "ds_max_f64", VReg_64>;
 878
 879 defm DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "ds_add_rtn_u64", VReg_64, "ds_add_u64">;
 880 defm DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "ds_sub_rtn_u64", VReg_64, "ds_sub_u64">;
 881 defm DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "ds_rsub_rtn_u64", VReg_64, "ds_rsub_u64">;
 882 defm DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "ds_inc_rtn_u64", VReg_64, "ds_inc_u64">;
 883 defm DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "ds_dec_rtn_u64", VReg_64, "ds_dec_u64">;
 884 defm DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "ds_min_rtn_i64", VReg_64, "ds_min_i64">;
 885 defm DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "ds_max_rtn_i64", VReg_64, "ds_max_i64">;
 886 defm DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "ds_min_rtn_u64", VReg_64, "ds_min_u64">;
 887 defm DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "ds_max_rtn_u64", VReg_64, "ds_max_u64">;
 888 defm DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "ds_and_rtn_b64", VReg_64, "ds_and_b64">;
 889 defm DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "ds_or_rtn_b64", VReg_64, "ds_or_b64">;
 890 defm DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "ds_xor_rtn_b64", VReg_64, "ds_xor_b64">;
 891 defm DS_MSKOR_RTN_B64 : DS_1A2D_RET <0x6c, "ds_mskor_rtn_b64", VReg_64, "ds_mskor_b64">;
 892 defm DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "ds_wrxchg_rtn_b64", VReg_64, "ds_wrxchg_b64">;
 893 defm DS_WRXCHG2_RTN_B64 : DS_1A2D_RET <0x6e, "ds_wrxchg2_rtn_b64", VReg_128, "ds_wrxchg2_b64", VReg_64>;
 894 defm DS_WRXCHG2ST64_RTN_B64 : DS_1A2D_RET <0x6f, "ds_wrxchg2st64_rtn_b64", VReg_128, "ds_wrxchg2st64_b64", VReg_64>;
 895 defm DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "ds_cmpst_rtn_b64", VReg_64, "ds_cmpst_b64">;
 896 defm DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "ds_cmpst_rtn_f64", VReg_64, "ds_cmpst_f64">;
 897 defm DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "ds_min_rtn_f64", VReg_64, "ds_min_f64">;
 898 defm DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "ds_max_rtn_f64", VReg_64, "ds_max_f64">;
 899
 900 let mayStore = 0 in {
 901 defm DS_READ_B64 : DS_1A_RET <0x76, "ds_read_b64", VReg_64>;
 902 defm DS_READ2_B64 : DS_1A_Off8_RET <0x77, "ds_read2_b64", VReg_128>;
 903 defm DS_READ2ST64_B64 : DS_1A_Off8_RET <0x78, "ds_read2st64_b64", VReg_128>;
 904 }
 905
 906 defm DS_ADD_SRC2_U32 : DS_1A <0x80, "ds_add_src2_u32">;
 907 defm DS_SUB_SRC2_U32 : DS_1A <0x81, "ds_sub_src2_u32">;
 908 defm DS_RSUB_SRC2_U32 : DS_1A <0x82, "ds_rsub_src2_u32">;
 909 defm DS_INC_SRC2_U32 : DS_1A <0x83, "ds_inc_src2_u32">;
 910 defm DS_DEC_SRC2_U32 : DS_1A <0x84, "ds_dec_src2_u32">;
 911 defm DS_MIN_SRC2_I32 : DS_1A <0x85, "ds_min_src2_i32">;
 912 defm DS_MAX_SRC2_I32 : DS_1A <0x86, "ds_max_src2_i32">;
 913 defm DS_MIN_SRC2_U32 : DS_1A <0x87, "ds_min_src2_u32">;
 914 defm DS_MAX_SRC2_U32 : DS_1A <0x88, "ds_max_src2_u32">;
 915 defm DS_AND_SRC2_B32 : DS_1A <0x89, "ds_and_src_b32">;
 916 defm DS_OR_SRC2_B32 : DS_1A <0x8a, "ds_or_src2_b32">;
 917 defm DS_XOR_SRC2_B32 : DS_1A <0x8b, "ds_xor_src2_b32">;
 918 defm DS_WRITE_SRC2_B32 : DS_1A <0x8c, "ds_write_src2_b32">;
 919
 920 defm DS_MIN_SRC2_F32 : DS_1A <0x92, "ds_min_src2_f32">;
 921 defm DS_MAX_SRC2_F32 : DS_1A <0x93, "ds_max_src2_f32">;
 922
 923 defm DS_ADD_SRC2_U64 : DS_1A <0xc0, "ds_add_src2_u64">;
 924 defm DS_SUB_SRC2_U64 : DS_1A <0xc1, "ds_sub_src2_u64">;
 925 defm DS_RSUB_SRC2_U64 : DS_1A <0xc2, "ds_rsub_src2_u64">;
 926 defm DS_INC_SRC2_U64 : DS_1A <0xc3, "ds_inc_src2_u64">;
 927 defm DS_DEC_SRC2_U64 : DS_1A <0xc4, "ds_dec_src2_u64">;
 928 defm DS_MIN_SRC2_I64 : DS_1A <0xc5, "ds_min_src2_i64">;
 929 defm DS_MAX_SRC2_I64 : DS_1A <0xc6, "ds_max_src2_i64">;
 930 defm DS_MIN_SRC2_U64 : DS_1A <0xc7, "ds_min_src2_u64">;
 931 defm DS_MAX_SRC2_U64 : DS_1A <0xc8, "ds_max_src2_u64">;
 932 defm DS_AND_SRC2_B64 : DS_1A <0xc9, "ds_and_src2_b64">;
 933 defm DS_OR_SRC2_B64 : DS_1A <0xca, "ds_or_src2_b64">;
 934 defm DS_XOR_SRC2_B64 : DS_1A <0xcb, "ds_xor_src2_b64">;
 935 defm DS_WRITE_SRC2_B64 : DS_1A <0xcc, "ds_write_src2_b64">;
 936
 937 defm DS_MIN_SRC2_F64 : DS_1A <0xd2, "ds_min_src2_f64">;
 938 defm DS_MAX_SRC2_F64 : DS_1A <0xd3, "ds_max_src2_f64">;
 939
 940 //let SubtargetPredicate = isCI in {
 941 // DS_CONDXCHG32_RTN_B64
 942 // DS_CONDXCHG32_RTN_B128
 943 //} // End isCI
 944
 945 //===----------------------------------------------------------------------===//
 946 // MUBUF Instructions
 947 //===----------------------------------------------------------------------===//
 948
 949 defm BUFFER_LOAD_FORMAT_X : MUBUF_Load_Helper <
 950   mubuf<0x00>, "buffer_load_format_x", VGPR_32
 951 >;
 952 defm BUFFER_LOAD_FORMAT_XY : MUBUF_Load_Helper <
 953   mubuf<0x01>, "buffer_load_format_xy", VReg_64
 954 >;
 955 defm BUFFER_LOAD_FORMAT_XYZ : MUBUF_Load_Helper <
 956   mubuf<0x02>, "buffer_load_format_xyz", VReg_96
 957 >;
 958 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <
 959   mubuf<0x03>, "buffer_load_format_xyzw", VReg_128
 960 >;
 961 defm BUFFER_STORE_FORMAT_X : MUBUF_Store_Helper <
 962   mubuf<0x04>, "buffer_store_format_x", VGPR_32
 963 >;
 964 defm BUFFER_STORE_FORMAT_XY : MUBUF_Store_Helper <
 965   mubuf<0x05>, "buffer_store_format_xy", VReg_64
 966 >;
 967 defm BUFFER_STORE_FORMAT_XYZ : MUBUF_Store_Helper <
 968   mubuf<0x06>, "buffer_store_format_xyz", VReg_96
 969 >;
 970 defm BUFFER_STORE_FORMAT_XYZW : MUBUF_Store_Helper <
 971   mubuf<0x07>, "buffer_store_format_xyzw", VReg_128
 972 >;
 973 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 974   mubuf<0x08, 0x10>, "buffer_load_ubyte", VGPR_32, i32, az_extloadi8_global
 975 >;
 976 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 977   mubuf<0x09, 0x11>, "buffer_load_sbyte", VGPR_32, i32, sextloadi8_global
 978 >;
 979 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 980   mubuf<0x0a, 0x12>, "buffer_load_ushort", VGPR_32, i32, az_extloadi16_global
 981 >;
 982 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 983   mubuf<0x0b, 0x13>, "buffer_load_sshort", VGPR_32, i32, sextloadi16_global
 984 >;
 985 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 986   mubuf<0x0c, 0x14>, "buffer_load_dword", VGPR_32, i32, global_load
 987 >;
 988 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 989   mubuf<0x0d, 0x15>, "buffer_load_dwordx2", VReg_64, v2i32, global_load
 990 >;
 991 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 992   mubuf<0x0e, 0x17>, "buffer_load_dwordx4", VReg_128, v4i32, global_load
 993 >;
 994
 995 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 996   mubuf<0x18>, "buffer_store_byte", VGPR_32, i32, truncstorei8_global
 997 >;
 998
 999 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
1000   mubuf<0x1a>, "buffer_store_short", VGPR_32, i32, truncstorei16_global
1001 >;
1002
1003 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
1004   mubuf<0x1c>, "buffer_store_dword", VGPR_32, i32, global_store
1005 >;
1006
1007 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
1008   mubuf<0x1d>, "buffer_store_dwordx2", VReg_64, v2i32, global_store
1009 >;
1010
1011 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
1012   mubuf<0x1e, 0x1f>, "buffer_store_dwordx4", VReg_128, v4i32, global_store
1013 >;
1014
1015 defm BUFFER_ATOMIC_SWAP : MUBUF_Atomic <
1016   mubuf<0x30, 0x40>, "buffer_atomic_swap", VGPR_32, i32, atomic_swap_global
1017 >;
1018 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <mubuf<0x31, 0x41>, "buffer_atomic_cmpswap", []>;
1019 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
1020   mubuf<0x32, 0x42>, "buffer_atomic_add", VGPR_32, i32, atomic_add_global
1021 >;
1022 defm BUFFER_ATOMIC_SUB : MUBUF_Atomic <
1023   mubuf<0x33, 0x43>, "buffer_atomic_sub", VGPR_32, i32, atomic_sub_global
1024 >;
1025 //def BUFFER_ATOMIC_RSUB : MUBUF_ <mubuf<0x34>, "buffer_atomic_rsub", []>; // isn't on CI & VI
1026 defm BUFFER_ATOMIC_SMIN : MUBUF_Atomic <
1027   mubuf<0x35, 0x44>, "buffer_atomic_smin", VGPR_32, i32, atomic_min_global
1028 >;
1029 defm BUFFER_ATOMIC_UMIN : MUBUF_Atomic <
1030   mubuf<0x36, 0x45>, "buffer_atomic_umin", VGPR_32, i32, atomic_umin_global
1031 >;
1032 defm BUFFER_ATOMIC_SMAX : MUBUF_Atomic <
1033   mubuf<0x37, 0x46>, "buffer_atomic_smax", VGPR_32, i32, atomic_max_global
1034 >;
1035 defm BUFFER_ATOMIC_UMAX : MUBUF_Atomic <
1036   mubuf<0x38, 0x47>, "buffer_atomic_umax", VGPR_32, i32, atomic_umax_global
1037 >;
1038 defm BUFFER_ATOMIC_AND : MUBUF_Atomic <
1039   mubuf<0x39, 0x48>, "buffer_atomic_and", VGPR_32, i32, atomic_and_global
1040 >;
1041 defm BUFFER_ATOMIC_OR : MUBUF_Atomic <
1042   mubuf<0x3a, 0x49>, "buffer_atomic_or", VGPR_32, i32, atomic_or_global
1043 >;
1044 defm BUFFER_ATOMIC_XOR : MUBUF_Atomic <
1045   mubuf<0x3b, 0x4a>, "buffer_atomic_xor", VGPR_32, i32, atomic_xor_global
1046 >;
1047 //def BUFFER_ATOMIC_INC : MUBUF_ <mubuf<0x3c, 0x4b>, "buffer_atomic_inc", []>;
1048 //def BUFFER_ATOMIC_DEC : MUBUF_ <mubuf<0x3d, 0x4c>, "buffer_atomic_dec", []>;
1049 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <mubuf<0x3e>, "buffer_atomic_fcmpswap", []>; // isn't on VI
1050 //def BUFFER_ATOMIC_FMIN : MUBUF_ <mubuf<0x3f>, "buffer_atomic_fmin", []>; // isn't on VI
1051 //def BUFFER_ATOMIC_FMAX : MUBUF_ <mubuf<0x40>, "buffer_atomic_fmax", []>; // isn't on VI
1052 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <mubuf<0x50, 0x60>, "buffer_atomic_swap_x2", []>;
1053 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <mubuf<0x51, 0x61>, "buffer_atomic_cmpswap_x2", []>;
1054 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <mubuf<0x52, 0x62>, "buffer_atomic_add_x2", []>;
1055 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <mubuf<0x53, 0x63>, "buffer_atomic_sub_x2", []>;
1056 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <mubuf<0x54>, "buffer_atomic_rsub_x2", []>; // isn't on CI & VI
1057 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <mubuf<0x55, 0x64>, "buffer_atomic_smin_x2", []>;
1058 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <mubuf<0x56, 0x65>, "buffer_atomic_umin_x2", []>;
1059 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <mubuf<0x57, 0x66>, "buffer_atomic_smax_x2", []>;
1060 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <mubuf<0x58, 0x67>, "buffer_atomic_umax_x2", []>;
1061 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <mubuf<0x59, 0x68>, "buffer_atomic_and_x2", []>;
1062 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <mubuf<0x5a, 0x69>, "buffer_atomic_or_x2", []>;
1063 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <mubuf<0x5b, 0x6a>, "buffer_atomic_xor_x2", []>;
1064 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <mubuf<0x5c, 0x6b>, "buffer_atomic_inc_x2", []>;
1065 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <mubuf<0x5d, 0x6c>, "buffer_atomic_dec_x2", []>;
1066 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <mubuf<0x5e>, "buffer_atomic_fcmpswap_x2", []>; // isn't on VI
1067 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <mubuf<0x5f>, "buffer_atomic_fmin_x2", []>; // isn't on VI
1068 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <mubuf<0x60>, "buffer_atomic_fmax_x2", []>; // isn't on VI
1069 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <mubuf<0x70>, "buffer_wbinvl1_sc", []>; // isn't on CI & VI
1070 //def BUFFER_WBINVL1_VOL : MUBUF_WBINVL1 <mubuf<0x70, 0x3f>, "buffer_wbinvl1_vol", []>; // isn't on SI
1071 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <mubuf<0x71, 0x3e>, "buffer_wbinvl1", []>;
1072
1073 //===----------------------------------------------------------------------===//
1074 // MTBUF Instructions
1075 //===----------------------------------------------------------------------===//
1076
1077 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "tbuffer_load_format_x", []>;
1078 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "tbuffer_load_format_xy", []>;
1079 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "tbuffer_load_format_xyz", []>;
1080 defm TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "tbuffer_load_format_xyzw", VReg_128>;
1081 defm TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "tbuffer_store_format_x", VGPR_32>;
1082 defm TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "tbuffer_store_format_xy", VReg_64>;
1083 defm TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "tbuffer_store_format_xyz", VReg_128>;
1084 defm TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "tbuffer_store_format_xyzw", VReg_128>;
1085
1086 //===----------------------------------------------------------------------===//
1087 // MIMG Instructions
1088 //===----------------------------------------------------------------------===//
1089
1090 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "image_load">;
1091 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "image_load_mip">;
1092 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"image_load_pck", 0x00000002>;
1093 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"image_load_pck_sgn", 0x00000003>;
1094 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"image_load_mip_pck", 0x00000004>;
1095 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"image_load_mip_pck_sgn", 0x00000005>;
1096 //def IMAGE_STORE : MIMG_NoPattern_ <"image_store", 0x00000008>;
1097 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"image_store_mip", 0x00000009>;
1098 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"image_store_pck", 0x0000000a>;
1099 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"image_store_mip_pck", 0x0000000b>;
1100 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "image_get_resinfo">;
1101 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"image_atomic_swap", 0x0000000f>;
1102 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"image_atomic_cmpswap", 0x00000010>;
1103 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"image_atomic_add", 0x00000011>;
1104 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"image_atomic_sub", 0x00000012>;
1105 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"image_atomic_rsub", 0x00000013>;
1106 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"image_atomic_smin", 0x00000014>;
1107 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"image_atomic_umin", 0x00000015>;
1108 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"image_atomic_smax", 0x00000016>;
1109 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"image_atomic_umax", 0x00000017>;
1110 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"image_atomic_and", 0x00000018>;
1111 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"image_atomic_or", 0x00000019>;
1112 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"image_atomic_xor", 0x0000001a>;
1113 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"image_atomic_inc", 0x0000001b>;
1114 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"image_atomic_dec", 0x0000001c>;
1115 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"image_atomic_fcmpswap", 0x0000001d>;
1116 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"image_atomic_fmin", 0x0000001e>;
1117 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"image_atomic_fmax", 0x0000001f>;
1118 defm IMAGE_SAMPLE           : MIMG_Sampler_WQM <0x00000020, "image_sample">;
1119 defm IMAGE_SAMPLE_CL        : MIMG_Sampler_WQM <0x00000021, "image_sample_cl">;
1120 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "image_sample_d">;
1121 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "image_sample_d_cl">;
1122 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "image_sample_l">;
1123 defm IMAGE_SAMPLE_B         : MIMG_Sampler_WQM <0x00000025, "image_sample_b">;
1124 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler_WQM <0x00000026, "image_sample_b_cl">;
1125 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "image_sample_lz">;
1126 defm IMAGE_SAMPLE_C         : MIMG_Sampler_WQM <0x00000028, "image_sample_c">;
1127 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler_WQM <0x00000029, "image_sample_c_cl">;
1128 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "image_sample_c_d">;
1129 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "image_sample_c_d_cl">;
1130 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "image_sample_c_l">;
1131 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler_WQM <0x0000002d, "image_sample_c_b">;
1132 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler_WQM <0x0000002e, "image_sample_c_b_cl">;
1133 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "image_sample_c_lz">;
1134 defm IMAGE_SAMPLE_O         : MIMG_Sampler_WQM <0x00000030, "image_sample_o">;
1135 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler_WQM <0x00000031, "image_sample_cl_o">;
1136 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "image_sample_d_o">;
1137 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "image_sample_d_cl_o">;
1138 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "image_sample_l_o">;
1139 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler_WQM <0x00000035, "image_sample_b_o">;
1140 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler_WQM <0x00000036, "image_sample_b_cl_o">;
1141 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "image_sample_lz_o">;
1142 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler_WQM <0x00000038, "image_sample_c_o">;
1143 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler_WQM <0x00000039, "image_sample_c_cl_o">;
1144 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "image_sample_c_d_o">;
1145 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "image_sample_c_d_cl_o">;
1146 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "image_sample_c_l_o">;
1147 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler_WQM <0x0000003d, "image_sample_c_b_o">;
1148 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler_WQM <0x0000003e, "image_sample_c_b_cl_o">;
1149 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "image_sample_c_lz_o">;
1150 defm IMAGE_GATHER4          : MIMG_Gather_WQM <0x00000040, "image_gather4">;
1151 defm IMAGE_GATHER4_CL       : MIMG_Gather_WQM <0x00000041, "image_gather4_cl">;
1152 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "image_gather4_l">;
1153 defm IMAGE_GATHER4_B        : MIMG_Gather_WQM <0x00000045, "image_gather4_b">;
1154 defm IMAGE_GATHER4_B_CL     : MIMG_Gather_WQM <0x00000046, "image_gather4_b_cl">;
1155 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "image_gather4_lz">;
1156 defm IMAGE_GATHER4_C        : MIMG_Gather_WQM <0x00000048, "image_gather4_c">;
1157 defm IMAGE_GATHER4_C_CL     : MIMG_Gather_WQM <0x00000049, "image_gather4_c_cl">;
1158 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "image_gather4_c_l">;
1159 defm IMAGE_GATHER4_C_B      : MIMG_Gather_WQM <0x0000004d, "image_gather4_c_b">;
1160 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather_WQM <0x0000004e, "image_gather4_c_b_cl">;
1161 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "image_gather4_c_lz">;
1162 defm IMAGE_GATHER4_O        : MIMG_Gather_WQM <0x00000050, "image_gather4_o">;
1163 defm IMAGE_GATHER4_CL_O     : MIMG_Gather_WQM <0x00000051, "image_gather4_cl_o">;
1164 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "image_gather4_l_o">;
1165 defm IMAGE_GATHER4_B_O      : MIMG_Gather_WQM <0x00000055, "image_gather4_b_o">;
1166 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "image_gather4_b_cl_o">;
1167 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "image_gather4_lz_o">;
1168 defm IMAGE_GATHER4_C_O      : MIMG_Gather_WQM <0x00000058, "image_gather4_c_o">;
1169 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather_WQM <0x00000059, "image_gather4_c_cl_o">;
1170 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "image_gather4_c_l_o">;
1171 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather_WQM <0x0000005d, "image_gather4_c_b_o">;
1172 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather_WQM <0x0000005e, "image_gather4_c_b_cl_o">;
1173 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "image_gather4_c_lz_o">;
1174 defm IMAGE_GET_LOD          : MIMG_Sampler_WQM <0x00000060, "image_get_lod">;
1175 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "image_sample_cd">;
1176 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "image_sample_cd_cl">;
1177 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "image_sample_c_cd">;
1178 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "image_sample_c_cd_cl">;
1179 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "image_sample_cd_o">;
1180 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "image_sample_cd_cl_o">;
1181 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "image_sample_c_cd_o">;
1182 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "image_sample_c_cd_cl_o">;
1183 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"image_rsrc256", 0x0000007e>;
1184 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"image_sampler", 0x0000007f>;
1185
1186 //===----------------------------------------------------------------------===//
1187 // Flat Instructions
1188 //===----------------------------------------------------------------------===//
1189
1190 let Predicates = [HasFlatAddressSpace] in {
1191 def FLAT_LOAD_UBYTE : FLAT_Load_Helper <0x00000008, "flat_load_ubyte", VGPR_32>;
1192 def FLAT_LOAD_SBYTE : FLAT_Load_Helper <0x00000009, "flat_load_sbyte", VGPR_32>;
1193 def FLAT_LOAD_USHORT : FLAT_Load_Helper <0x0000000a, "flat_load_ushort", VGPR_32>;
1194 def FLAT_LOAD_SSHORT : FLAT_Load_Helper <0x0000000b, "flat_load_sshort", VGPR_32>;
1195 def FLAT_LOAD_DWORD : FLAT_Load_Helper <0x0000000c, "flat_load_dword", VGPR_32>;
1196 def FLAT_LOAD_DWORDX2 : FLAT_Load_Helper <0x0000000d, "flat_load_dwordx2", VReg_64>;
1197 def FLAT_LOAD_DWORDX4 : FLAT_Load_Helper <0x0000000e, "flat_load_dwordx4", VReg_128>;
1198 def FLAT_LOAD_DWORDX3 : FLAT_Load_Helper <0x00000010, "flat_load_dwordx3", VReg_96>;
1199
1200 def FLAT_STORE_BYTE : FLAT_Store_Helper <
1201   0x00000018, "flat_store_byte", VGPR_32
1202 >;
1203
1204 def FLAT_STORE_SHORT : FLAT_Store_Helper <
1205   0x0000001a, "flat_store_short", VGPR_32
1206 >;
1207
1208 def FLAT_STORE_DWORD : FLAT_Store_Helper <
1209   0x0000001c, "flat_store_dword", VGPR_32
1210 >;
1211
1212 def FLAT_STORE_DWORDX2 : FLAT_Store_Helper <
1213   0x0000001d, "flat_store_dwordx2", VReg_64
1214 >;
1215
1216 def FLAT_STORE_DWORDX4 : FLAT_Store_Helper <
1217   0x0000001e, "flat_store_dwordx4", VReg_128
1218 >;
1219
1220 def FLAT_STORE_DWORDX3 : FLAT_Store_Helper <
1221   0x0000001e, "flat_store_dwordx3", VReg_96
1222 >;
1223
1224 //def FLAT_ATOMIC_SWAP : FLAT_ <0x00000030, "flat_atomic_swap", []>;
1225 //def FLAT_ATOMIC_CMPSWAP : FLAT_ <0x00000031, "flat_atomic_cmpswap", []>;
1226 //def FLAT_ATOMIC_ADD : FLAT_ <0x00000032, "flat_atomic_add", []>;
1227 //def FLAT_ATOMIC_SUB : FLAT_ <0x00000033, "flat_atomic_sub", []>;
1228 //def FLAT_ATOMIC_RSUB : FLAT_ <0x00000034, "flat_atomic_rsub", []>;
1229 //def FLAT_ATOMIC_SMIN : FLAT_ <0x00000035, "flat_atomic_smin", []>;
1230 //def FLAT_ATOMIC_UMIN : FLAT_ <0x00000036, "flat_atomic_umin", []>;
1231 //def FLAT_ATOMIC_SMAX : FLAT_ <0x00000037, "flat_atomic_smax", []>;
1232 //def FLAT_ATOMIC_UMAX : FLAT_ <0x00000038, "flat_atomic_umax", []>;
1233 //def FLAT_ATOMIC_AND : FLAT_ <0x00000039, "flat_atomic_and", []>;
1234 //def FLAT_ATOMIC_OR : FLAT_ <0x0000003a, "flat_atomic_or", []>;
1235 //def FLAT_ATOMIC_XOR : FLAT_ <0x0000003b, "flat_atomic_xor", []>;
1236 //def FLAT_ATOMIC_INC : FLAT_ <0x0000003c, "flat_atomic_inc", []>;
1237 //def FLAT_ATOMIC_DEC : FLAT_ <0x0000003d, "flat_atomic_dec", []>;
1238 //def FLAT_ATOMIC_FCMPSWAP : FLAT_ <0x0000003e, "flat_atomic_fcmpswap", []>;
1239 //def FLAT_ATOMIC_FMIN : FLAT_ <0x0000003f, "flat_atomic_fmin", []>;
1240 //def FLAT_ATOMIC_FMAX : FLAT_ <0x00000040, "flat_atomic_fmax", []>;
1241 //def FLAT_ATOMIC_SWAP_X2 : FLAT_X2 <0x00000050, "flat_atomic_swap_x2", []>;
1242 //def FLAT_ATOMIC_CMPSWAP_X2 : FLAT_X2 <0x00000051, "flat_atomic_cmpswap_x2", []>;
1243 //def FLAT_ATOMIC_ADD_X2 : FLAT_X2 <0x00000052, "flat_atomic_add_x2", []>;
1244 //def FLAT_ATOMIC_SUB_X2 : FLAT_X2 <0x00000053, "flat_atomic_sub_x2", []>;
1245 //def FLAT_ATOMIC_RSUB_X2 : FLAT_X2 <0x00000054, "flat_atomic_rsub_x2", []>;
1246 //def FLAT_ATOMIC_SMIN_X2 : FLAT_X2 <0x00000055, "flat_atomic_smin_x2", []>;
1247 //def FLAT_ATOMIC_UMIN_X2 : FLAT_X2 <0x00000056, "flat_atomic_umin_x2", []>;
1248 //def FLAT_ATOMIC_SMAX_X2 : FLAT_X2 <0x00000057, "flat_atomic_smax_x2", []>;
1249 //def FLAT_ATOMIC_UMAX_X2 : FLAT_X2 <0x00000058, "flat_atomic_umax_x2", []>;
1250 //def FLAT_ATOMIC_AND_X2 : FLAT_X2 <0x00000059, "flat_atomic_and_x2", []>;
1251 //def FLAT_ATOMIC_OR_X2 : FLAT_X2 <0x0000005a, "flat_atomic_or_x2", []>;
1252 //def FLAT_ATOMIC_XOR_X2 : FLAT_X2 <0x0000005b, "flat_atomic_xor_x2", []>;
1253 //def FLAT_ATOMIC_INC_X2 : FLAT_X2 <0x0000005c, "flat_atomic_inc_x2", []>;
1254 //def FLAT_ATOMIC_DEC_X2 : FLAT_X2 <0x0000005d, "flat_atomic_dec_x2", []>;
1255 //def FLAT_ATOMIC_FCMPSWAP_X2 : FLAT_X2 <0x0000005e, "flat_atomic_fcmpswap_x2", []>;
1256 //def FLAT_ATOMIC_FMIN_X2 : FLAT_X2 <0x0000005f, "flat_atomic_fmin_x2", []>;
1257 //def FLAT_ATOMIC_FMAX_X2 : FLAT_X2 <0x00000060, "flat_atomic_fmax_x2", []>;
1258
1259 } // End HasFlatAddressSpace predicate
1260 //===----------------------------------------------------------------------===//
1261 // VOP1 Instructions
1262 //===----------------------------------------------------------------------===//
1263
1264 let vdst = 0, src0 = 0 in {
1265 defm V_NOP : VOP1_m <vop1<0x0>, (outs), (ins), "v_nop", [], "v_nop">;
1266 }
1267
1268 let isMoveImm = 1 in {
1269 defm V_MOV_B32 : VOP1Inst <vop1<0x1>, "v_mov_b32", VOP_I32_I32>;
1270 } // End isMoveImm = 1
1271
1272 let Uses = [EXEC] in {
1273
1274 // FIXME: Specify SchedRW for READFIRSTLANE_B32
1275
1276 def V_READFIRSTLANE_B32 : VOP1 <
1277   0x00000002,
1278   (outs SReg_32:$vdst),
1279   (ins VGPR_32:$src0),
1280   "v_readfirstlane_b32 $vdst, $src0",
1281   []
1282 >;
1283
1284 }
1285
1286 let SchedRW = [WriteQuarterRate32] in {
1287
1288 defm V_CVT_I32_F64 : VOP1Inst <vop1<0x3>, "v_cvt_i32_f64",
1289   VOP_I32_F64, fp_to_sint
1290 >;
1291 defm V_CVT_F64_I32 : VOP1Inst <vop1<0x4>, "v_cvt_f64_i32",
1292   VOP_F64_I32, sint_to_fp
1293 >;
1294 defm V_CVT_F32_I32 : VOP1Inst <vop1<0x5>, "v_cvt_f32_i32",
1295   VOP_F32_I32, sint_to_fp
1296 >;
1297 defm V_CVT_F32_U32 : VOP1Inst <vop1<0x6>, "v_cvt_f32_u32",
1298   VOP_F32_I32, uint_to_fp
1299 >;
1300 defm V_CVT_U32_F32 : VOP1Inst <vop1<0x7>, "v_cvt_u32_f32",
1301   VOP_I32_F32, fp_to_uint
1302 >;
1303 defm V_CVT_I32_F32 : VOP1Inst <vop1<0x8>, "v_cvt_i32_f32",
1304   VOP_I32_F32, fp_to_sint
1305 >;
1306 defm V_MOV_FED_B32 : VOP1Inst <vop1<0x9>, "v_mov_fed_b32", VOP_I32_I32>;
1307 defm V_CVT_F16_F32 : VOP1Inst <vop1<0xa>, "v_cvt_f16_f32",
1308   VOP_I32_F32, fp_to_f16
1309 >;
1310 defm V_CVT_F32_F16 : VOP1Inst <vop1<0xb>, "v_cvt_f32_f16",
1311   VOP_F32_I32, f16_to_fp
1312 >;
1313 defm V_CVT_RPI_I32_F32 : VOP1Inst <vop1<0xc>, "v_cvt_rpi_i32_f32",
1314   VOP_I32_F32, cvt_rpi_i32_f32>;
1315 defm V_CVT_FLR_I32_F32 : VOP1Inst <vop1<0xd>, "v_cvt_flr_i32_f32",
1316   VOP_I32_F32, cvt_flr_i32_f32>;
1317 defm V_CVT_OFF_F32_I4 : VOP1Inst  <vop1<0x0e>, "v_cvt_off_f32_i4", VOP_F32_I32>;
1318 defm V_CVT_F32_F64 : VOP1Inst <vop1<0xf>, "v_cvt_f32_f64",
1319   VOP_F32_F64, fround
1320 >;
1321 defm V_CVT_F64_F32 : VOP1Inst <vop1<0x10>, "v_cvt_f64_f32",
1322   VOP_F64_F32, fextend
1323 >;
1324 defm V_CVT_F32_UBYTE0 : VOP1Inst <vop1<0x11>, "v_cvt_f32_ubyte0",
1325   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1326 >;
1327 defm V_CVT_F32_UBYTE1 : VOP1Inst <vop1<0x12>, "v_cvt_f32_ubyte1",
1328   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1329 >;
1330 defm V_CVT_F32_UBYTE2 : VOP1Inst <vop1<0x13>, "v_cvt_f32_ubyte2",
1331   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1332 >;
1333 defm V_CVT_F32_UBYTE3 : VOP1Inst <vop1<0x14>, "v_cvt_f32_ubyte3",
1334   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1335 >;
1336 defm V_CVT_U32_F64 : VOP1Inst <vop1<0x15>, "v_cvt_u32_f64",
1337   VOP_I32_F64, fp_to_uint
1338 >;
1339 defm V_CVT_F64_U32 : VOP1Inst <vop1<0x16>, "v_cvt_f64_u32",
1340   VOP_F64_I32, uint_to_fp
1341 >;
1342
1343 } // let SchedRW = [WriteQuarterRate32]
1344
1345 defm V_FRACT_F32 : VOP1Inst <vop1<0x20, 0x1b>, "v_fract_f32",
1346   VOP_F32_F32, AMDGPUfract
1347 >;
1348 defm V_TRUNC_F32 : VOP1Inst <vop1<0x21, 0x1c>, "v_trunc_f32",
1349   VOP_F32_F32, ftrunc
1350 >;
1351 defm V_CEIL_F32 : VOP1Inst <vop1<0x22, 0x1d>, "v_ceil_f32",
1352   VOP_F32_F32, fceil
1353 >;
1354 defm V_RNDNE_F32 : VOP1Inst <vop1<0x23, 0x1e>, "v_rndne_f32",
1355   VOP_F32_F32, frint
1356 >;
1357 defm V_FLOOR_F32 : VOP1Inst <vop1<0x24, 0x1f>, "v_floor_f32",
1358   VOP_F32_F32, ffloor
1359 >;
1360 defm V_EXP_F32 : VOP1Inst <vop1<0x25, 0x20>, "v_exp_f32",
1361   VOP_F32_F32, fexp2
1362 >;
1363
1364 let SchedRW = [WriteQuarterRate32] in {
1365
1366 defm V_LOG_F32 : VOP1Inst <vop1<0x27, 0x21>, "v_log_f32",
1367   VOP_F32_F32, flog2
1368 >;
1369 defm V_RCP_F32 : VOP1Inst <vop1<0x2a, 0x22>, "v_rcp_f32",
1370   VOP_F32_F32, AMDGPUrcp
1371 >;
1372 defm V_RCP_IFLAG_F32 : VOP1Inst <vop1<0x2b, 0x23>, "v_rcp_iflag_f32",
1373   VOP_F32_F32
1374 >;
1375 defm V_RSQ_F32 : VOP1Inst <vop1<0x2e, 0x24>, "v_rsq_f32",
1376   VOP_F32_F32, AMDGPUrsq
1377 >;
1378
1379 } //let SchedRW = [WriteQuarterRate32]
1380
1381 let SchedRW = [WriteDouble] in {
1382
1383 defm V_RCP_F64 : VOP1Inst <vop1<0x2f, 0x25>, "v_rcp_f64",
1384   VOP_F64_F64, AMDGPUrcp
1385 >;
1386 defm V_RSQ_F64 : VOP1Inst <vop1<0x31, 0x26>, "v_rsq_f64",
1387   VOP_F64_F64, AMDGPUrsq
1388 >;
1389
1390 } // let SchedRW = [WriteDouble];
1391
1392 defm V_SQRT_F32 : VOP1Inst <vop1<0x33, 0x27>, "v_sqrt_f32",
1393   VOP_F32_F32, fsqrt
1394 >;
1395
1396 let SchedRW = [WriteDouble] in {
1397
1398 defm V_SQRT_F64 : VOP1Inst <vop1<0x34, 0x28>, "v_sqrt_f64",
1399   VOP_F64_F64, fsqrt
1400 >;
1401
1402 } // let SchedRW = [WriteDouble]
1403
1404 defm V_SIN_F32 : VOP1Inst <vop1<0x35, 0x29>, "v_sin_f32",
1405   VOP_F32_F32, AMDGPUsin
1406 >;
1407 defm V_COS_F32 : VOP1Inst <vop1<0x36, 0x2a>, "v_cos_f32",
1408   VOP_F32_F32, AMDGPUcos
1409 >;
1410 defm V_NOT_B32 : VOP1Inst <vop1<0x37, 0x2b>, "v_not_b32", VOP_I32_I32>;
1411 defm V_BFREV_B32 : VOP1Inst <vop1<0x38, 0x2c>, "v_bfrev_b32", VOP_I32_I32>;
1412 defm V_FFBH_U32 : VOP1Inst <vop1<0x39, 0x2d>, "v_ffbh_u32", VOP_I32_I32>;
1413 defm V_FFBL_B32 : VOP1Inst <vop1<0x3a, 0x2e>, "v_ffbl_b32", VOP_I32_I32>;
1414 defm V_FFBH_I32 : VOP1Inst <vop1<0x3b, 0x2f>, "v_ffbh_i32", VOP_I32_I32>;
1415 defm V_FREXP_EXP_I32_F64 : VOP1Inst <vop1<0x3c,0x30>, "v_frexp_exp_i32_f64",
1416   VOP_I32_F64
1417 >;
1418 defm V_FREXP_MANT_F64 : VOP1Inst <vop1<0x3d, 0x31>, "v_frexp_mant_f64",
1419   VOP_F64_F64
1420 >;
1421 defm V_FRACT_F64 : VOP1Inst <vop1<0x3e, 0x32>, "v_fract_f64", VOP_F64_F64>;
1422 defm V_FREXP_EXP_I32_F32 : VOP1Inst <vop1<0x3f, 0x33>, "v_frexp_exp_i32_f32",
1423   VOP_I32_F32
1424 >;
1425 defm V_FREXP_MANT_F32 : VOP1Inst <vop1<0x40, 0x34>, "v_frexp_mant_f32",
1426   VOP_F32_F32
1427 >;
1428 let vdst = 0, src0 = 0 in {
1429 defm V_CLREXCP : VOP1_m <vop1<0x41,0x35>, (outs), (ins), "v_clrexcp", [],
1430   "v_clrexcp"
1431 >;
1432 }
1433 defm V_MOVRELD_B32 : VOP1Inst <vop1<0x42, 0x36>, "v_movreld_b32", VOP_I32_I32>;
1434 defm V_MOVRELS_B32 : VOP1Inst <vop1<0x43, 0x37>, "v_movrels_b32", VOP_I32_I32>;
1435 defm V_MOVRELSD_B32 : VOP1Inst <vop1<0x44, 0x38>, "v_movrelsd_b32", VOP_I32_I32>;
1436
1437 // These instruction only exist on SI and CI
1438 let SubtargetPredicate = isSICI in {
1439
1440 let SchedRW = [WriteQuarterRate32] in {
1441
1442 defm V_LOG_CLAMP_F32 : VOP1InstSI <vop1<0x26>, "v_log_clamp_f32", VOP_F32_F32>;
1443 defm V_RCP_CLAMP_F32 : VOP1InstSI <vop1<0x28>, "v_rcp_clamp_f32", VOP_F32_F32>;
1444 defm V_RCP_LEGACY_F32 : VOP1InstSI <vop1<0x29>, "v_rcp_legacy_f32", VOP_F32_F32>;
1445 defm V_RSQ_CLAMP_F32 : VOP1InstSI <vop1<0x2c>, "v_rsq_clamp_f32",
1446   VOP_F32_F32, AMDGPUrsq_clamped
1447 >;
1448 defm V_RSQ_LEGACY_F32 : VOP1InstSI <vop1<0x2d>, "v_rsq_legacy_f32",
1449   VOP_F32_F32, AMDGPUrsq_legacy
1450 >;
1451
1452 } // End let SchedRW = [WriteQuarterRate32]
1453
1454 let SchedRW = [WriteDouble] in {
1455
1456 defm V_RCP_CLAMP_F64 : VOP1InstSI <vop1<0x30>, "v_rcp_clamp_f64", VOP_F64_F64>;
1457 defm V_RSQ_CLAMP_F64 : VOP1InstSI <vop1<0x32>, "v_rsq_clamp_f64",
1458   VOP_F64_F64, AMDGPUrsq_clamped
1459 >;
1460
1461 } // End SchedRW = [WriteDouble]
1462
1463 } // End SubtargetPredicate = isSICI
1464
1465 //===----------------------------------------------------------------------===//
1466 // VINTRP Instructions
1467 //===----------------------------------------------------------------------===//
1468
1469 // FIXME: Specify SchedRW for VINTRP insturctions.
1470 defm V_INTERP_P1_F32 : VINTRP_m <
1471   0x00000000, "v_interp_p1_f32",
1472   (outs VGPR_32:$dst),
1473   (ins VGPR_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1474   "v_interp_p1_f32 $dst, $i, $attr_chan, $attr, [$m0]",
1475   "$m0">;
1476
1477 defm V_INTERP_P2_F32 : VINTRP_m <
1478   0x00000001, "v_interp_p2_f32",
1479   (outs VGPR_32:$dst),
1480   (ins VGPR_32:$src0, VGPR_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1481   "v_interp_p2_f32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1482   "$src0,$m0",
1483   "$src0 = $dst">;
1484
1485 defm V_INTERP_MOV_F32 : VINTRP_m <
1486   0x00000002, "v_interp_mov_f32",
1487   (outs VGPR_32:$dst),
1488   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1489   "v_interp_mov_f32 $dst, $src0, $attr_chan, $attr, [$m0]",
1490   "$m0">;
1491
1492 //===----------------------------------------------------------------------===//
1493 // VOP2 Instructions
1494 //===----------------------------------------------------------------------===//
1495
1496 multiclass V_CNDMASK <vop2 op, string name> {
1497   defm _e32 : VOP2_m <
1498       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins32, VOP_CNDMASK.Asm32, [],
1499       name, name>;
1500
1501   defm _e64  : VOP3_m <
1502       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins64,
1503       name#!cast<string>(VOP_CNDMASK.Asm64), [], name, 3>;
1504 }
1505
1506 defm V_CNDMASK_B32 : V_CNDMASK<vop2<0x0>, "v_cndmask_b32">;
1507
1508 let isCommutable = 1 in {
1509 defm V_ADD_F32 : VOP2Inst <vop2<0x3, 0x1>, "v_add_f32",
1510   VOP_F32_F32_F32, fadd
1511 >;
1512
1513 defm V_SUB_F32 : VOP2Inst <vop2<0x4, 0x2>, "v_sub_f32", VOP_F32_F32_F32, fsub>;
1514 defm V_SUBREV_F32 : VOP2Inst <vop2<0x5, 0x3>, "v_subrev_f32",
1515   VOP_F32_F32_F32, null_frag, "v_sub_f32"
1516 >;
1517 } // End isCommutable = 1
1518
1519 let isCommutable = 1 in {
1520
1521 defm V_MUL_LEGACY_F32 : VOP2Inst <vop2<0x7, 0x4>, "v_mul_legacy_f32",
1522   VOP_F32_F32_F32, int_AMDGPU_mul
1523 >;
1524
1525 defm V_MUL_F32 : VOP2Inst <vop2<0x8, 0x5>, "v_mul_f32",
1526   VOP_F32_F32_F32, fmul
1527 >;
1528
1529 defm V_MUL_I32_I24 : VOP2Inst <vop2<0x9, 0x6>, "v_mul_i32_i24",
1530   VOP_I32_I32_I32, AMDGPUmul_i24
1531 >;
1532
1533 defm V_MUL_HI_I32_I24 : VOP2Inst <vop2<0xa,0x7>, "v_mul_hi_i32_i24",
1534   VOP_I32_I32_I32
1535 >;
1536
1537 defm V_MUL_U32_U24 : VOP2Inst <vop2<0xb, 0x8>, "v_mul_u32_u24",
1538   VOP_I32_I32_I32, AMDGPUmul_u24
1539 >;
1540
1541 defm V_MUL_HI_U32_U24 : VOP2Inst <vop2<0xc,0x9>, "v_mul_hi_u32_u24",
1542  VOP_I32_I32_I32
1543 >;
1544
1545 defm V_MIN_F32 : VOP2Inst <vop2<0xf, 0xa>, "v_min_f32", VOP_F32_F32_F32,
1546   fminnum>;
1547 defm V_MAX_F32 : VOP2Inst <vop2<0x10, 0xb>, "v_max_f32", VOP_F32_F32_F32,
1548   fmaxnum>;
1549 defm V_MIN_I32 : VOP2Inst <vop2<0x11, 0xc>, "v_min_i32", VOP_I32_I32_I32>;
1550 defm V_MAX_I32 : VOP2Inst <vop2<0x12, 0xd>, "v_max_i32", VOP_I32_I32_I32>;
1551 defm V_MIN_U32 : VOP2Inst <vop2<0x13, 0xe>, "v_min_u32", VOP_I32_I32_I32>;
1552 defm V_MAX_U32 : VOP2Inst <vop2<0x14, 0xf>, "v_max_u32", VOP_I32_I32_I32>;
1553
1554 defm V_LSHRREV_B32 : VOP2Inst <
1555   vop2<0x16, 0x10>, "v_lshrrev_b32", VOP_I32_I32_I32, null_frag,
1556     "v_lshr_b32"
1557 >;
1558
1559 defm V_ASHRREV_I32 : VOP2Inst <
1560   vop2<0x18, 0x11>, "v_ashrrev_i32", VOP_I32_I32_I32, null_frag,
1561     "v_ashr_i32"
1562 >;
1563
1564 defm V_LSHLREV_B32 : VOP2Inst <
1565   vop2<0x1a, 0x12>, "v_lshlrev_b32", VOP_I32_I32_I32, null_frag,
1566     "v_lshl_b32"
1567 >;
1568
1569 defm V_AND_B32 : VOP2Inst <vop2<0x1b, 0x13>, "v_and_b32", VOP_I32_I32_I32>;
1570 defm V_OR_B32 : VOP2Inst <vop2<0x1c, 0x14>, "v_or_b32", VOP_I32_I32_I32>;
1571 defm V_XOR_B32 : VOP2Inst <vop2<0x1d, 0x15>, "v_xor_b32", VOP_I32_I32_I32>;
1572
1573 defm V_MAC_F32 : VOP2Inst <vop2<0x1f, 0x16>, "v_mac_f32", VOP_F32_F32_F32>;
1574 } // End isCommutable = 1
1575
1576 defm V_MADMK_F32 : VOP2MADK <vop2<0x20, 0x17>, "v_madmk_f32">;
1577
1578 let isCommutable = 1 in {
1579 defm V_MADAK_F32 : VOP2MADK <vop2<0x21, 0x18>, "v_madak_f32">;
1580 } // End isCommutable = 1
1581
1582 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1583 // No patterns so that the scalar instructions are always selected.
1584 // The scalar versions will be replaced with vector when needed later.
1585
1586 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
1587 // but the VI instructions behave the same as the SI versions.
1588 defm V_ADD_I32 : VOP2bInst <vop2<0x25, 0x19>, "v_add_i32",
1589   VOP_I32_I32_I32, add
1590 >;
1591 defm V_SUB_I32 : VOP2bInst <vop2<0x26, 0x1a>, "v_sub_i32", VOP_I32_I32_I32>;
1592
1593 defm V_SUBREV_I32 : VOP2bInst <vop2<0x27, 0x1b>, "v_subrev_i32",
1594   VOP_I32_I32_I32, null_frag, "v_sub_i32"
1595 >;
1596
1597 let Uses = [VCC] in { // Carry-in comes from VCC
1598 defm V_ADDC_U32 : VOP2bInst <vop2<0x28, 0x1c>, "v_addc_u32",
1599   VOP_I32_I32_I32_VCC
1600 >;
1601 defm V_SUBB_U32 : VOP2bInst <vop2<0x29, 0x1d>, "v_subb_u32",
1602   VOP_I32_I32_I32_VCC
1603 >;
1604 defm V_SUBBREV_U32 : VOP2bInst <vop2<0x2a, 0x1e>, "v_subbrev_u32",
1605   VOP_I32_I32_I32_VCC, null_frag, "v_subb_u32"
1606 >;
1607
1608 } // End Uses = [VCC]
1609 } // End isCommutable = 1, Defs = [VCC]
1610
1611 defm V_READLANE_B32 : VOP2SI_3VI_m <
1612   vop3 <0x001, 0x289>,
1613   "v_readlane_b32",
1614   (outs SReg_32:$vdst),
1615   (ins VGPR_32:$src0, SCSrc_32:$src1),
1616   "v_readlane_b32 $vdst, $src0, $src1"
1617 >;
1618
1619 defm V_WRITELANE_B32 : VOP2SI_3VI_m <
1620   vop3 <0x002, 0x28a>,
1621   "v_writelane_b32",
1622   (outs VGPR_32:$vdst),
1623   (ins SReg_32:$src0, SCSrc_32:$src1),
1624   "v_writelane_b32 $vdst, $src0, $src1"
1625 >;
1626
1627 // These instructions only exist on SI and CI
1628 let SubtargetPredicate = isSICI in {
1629
1630 defm V_MIN_LEGACY_F32 : VOP2InstSI <vop2<0xd>, "v_min_legacy_f32",
1631   VOP_F32_F32_F32, AMDGPUfmin_legacy
1632 >;
1633 defm V_MAX_LEGACY_F32 : VOP2InstSI <vop2<0xe>, "v_max_legacy_f32",
1634   VOP_F32_F32_F32, AMDGPUfmax_legacy
1635 >;
1636
1637 let isCommutable = 1 in {
1638 defm V_LSHR_B32 : VOP2InstSI <vop2<0x15>, "v_lshr_b32", VOP_I32_I32_I32>;
1639 defm V_ASHR_I32 : VOP2InstSI <vop2<0x17>, "v_ashr_i32", VOP_I32_I32_I32>;
1640 defm V_LSHL_B32 : VOP2InstSI <vop2<0x19>, "v_lshl_b32", VOP_I32_I32_I32>;
1641 } // End isCommutable = 1
1642 } // End let SubtargetPredicate = SICI
1643
1644 let isCommutable = 1 in {
1645 defm V_MAC_LEGACY_F32 : VOP2_VI3_Inst <vop23<0x6, 0x28e>, "v_mac_legacy_f32",
1646   VOP_F32_F32_F32
1647 >;
1648 } // End isCommutable = 1
1649
1650 defm V_BFM_B32 : VOP2_VI3_Inst <vop23<0x1e, 0x293>, "v_bfm_b32", VOP_I32_I32_I32,
1651   AMDGPUbfm
1652 >;
1653 defm V_BCNT_U32_B32 : VOP2_VI3_Inst <vop23<0x22, 0x28b>, "v_bcnt_u32_b32",
1654   VOP_I32_I32_I32
1655 >;
1656 defm V_MBCNT_LO_U32_B32 : VOP2_VI3_Inst <vop23<0x23, 0x28c>, "v_mbcnt_lo_u32_b32",
1657   VOP_I32_I32_I32
1658 >;
1659 defm V_MBCNT_HI_U32_B32 : VOP2_VI3_Inst <vop23<0x24, 0x28d>, "v_mbcnt_hi_u32_b32",
1660   VOP_I32_I32_I32
1661 >;
1662 defm V_LDEXP_F32 : VOP2_VI3_Inst <vop23<0x2b, 0x288>, "v_ldexp_f32",
1663   VOP_F32_F32_I32, AMDGPUldexp
1664 >;
1665
1666
1667 defm V_CVT_PKACCUM_U8_F32 : VOP2_VI3_Inst <vop23<0x2c, 0x1f0>, "v_cvt_pkaccum_u8_f32",
1668   VOP_I32_F32_I32>; // TODO: set "Uses = dst"
1669
1670 defm V_CVT_PKNORM_I16_F32 : VOP2_VI3_Inst <vop23<0x2d, 0x294>, "v_cvt_pknorm_i16_f32",
1671   VOP_I32_F32_F32
1672 >;
1673 defm V_CVT_PKNORM_U16_F32 : VOP2_VI3_Inst <vop23<0x2e, 0x295>, "v_cvt_pknorm_u16_f32",
1674   VOP_I32_F32_F32
1675 >;
1676 defm V_CVT_PKRTZ_F16_F32 : VOP2_VI3_Inst <vop23<0x2f, 0x296>, "v_cvt_pkrtz_f16_f32",
1677   VOP_I32_F32_F32, int_SI_packf16
1678 >;
1679 defm V_CVT_PK_U16_U32 : VOP2_VI3_Inst <vop23<0x30, 0x297>, "v_cvt_pk_u16_u32",
1680   VOP_I32_I32_I32
1681 >;
1682 defm V_CVT_PK_I16_I32 : VOP2_VI3_Inst <vop23<0x31, 0x298>, "v_cvt_pk_i16_i32",
1683   VOP_I32_I32_I32
1684 >;
1685
1686 //===----------------------------------------------------------------------===//
1687 // VOP3 Instructions
1688 //===----------------------------------------------------------------------===//
1689
1690 let isCommutable = 1 in {
1691 defm V_MAD_LEGACY_F32 : VOP3Inst <vop3<0x140, 0x1c0>, "v_mad_legacy_f32",
1692   VOP_F32_F32_F32_F32
1693 >;
1694
1695 defm V_MAD_F32 : VOP3Inst <vop3<0x141, 0x1c1>, "v_mad_f32",
1696   VOP_F32_F32_F32_F32, fmad
1697 >;
1698
1699 defm V_MAD_I32_I24 : VOP3Inst <vop3<0x142, 0x1c2>, "v_mad_i32_i24",
1700   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1701 >;
1702 defm V_MAD_U32_U24 : VOP3Inst <vop3<0x143, 0x1c3>, "v_mad_u32_u24",
1703   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1704 >;
1705 } // End isCommutable = 1
1706
1707 defm V_CUBEID_F32 : VOP3Inst <vop3<0x144, 0x1c4>, "v_cubeid_f32",
1708   VOP_F32_F32_F32_F32
1709 >;
1710 defm V_CUBESC_F32 : VOP3Inst <vop3<0x145, 0x1c5>, "v_cubesc_f32",
1711   VOP_F32_F32_F32_F32
1712 >;
1713 defm V_CUBETC_F32 : VOP3Inst <vop3<0x146, 0x1c6>, "v_cubetc_f32",
1714   VOP_F32_F32_F32_F32
1715 >;
1716 defm V_CUBEMA_F32 : VOP3Inst <vop3<0x147, 0x1c7>, "v_cubema_f32",
1717   VOP_F32_F32_F32_F32
1718 >;
1719
1720 defm V_BFE_U32 : VOP3Inst <vop3<0x148, 0x1c8>, "v_bfe_u32",
1721   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1722 >;
1723 defm V_BFE_I32 : VOP3Inst <vop3<0x149, 0x1c9>, "v_bfe_i32",
1724   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1725 >;
1726
1727 defm V_BFI_B32 : VOP3Inst <vop3<0x14a, 0x1ca>, "v_bfi_b32",
1728   VOP_I32_I32_I32_I32, AMDGPUbfi
1729 >;
1730
1731 let isCommutable = 1 in {
1732 defm V_FMA_F32 : VOP3Inst <vop3<0x14b, 0x1cb>, "v_fma_f32",
1733   VOP_F32_F32_F32_F32, fma
1734 >;
1735 defm V_FMA_F64 : VOP3Inst <vop3<0x14c, 0x1cc>, "v_fma_f64",
1736   VOP_F64_F64_F64_F64, fma
1737 >;
1738 } // End isCommutable = 1
1739
1740 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "v_lerp_u8", []>;
1741 defm V_ALIGNBIT_B32 : VOP3Inst <vop3<0x14e, 0x1ce>, "v_alignbit_b32",
1742   VOP_I32_I32_I32_I32
1743 >;
1744 defm V_ALIGNBYTE_B32 : VOP3Inst <vop3<0x14f, 0x1cf>, "v_alignbyte_b32",
1745   VOP_I32_I32_I32_I32
1746 >;
1747
1748 defm V_MIN3_F32 : VOP3Inst <vop3<0x151, 0x1d0>, "v_min3_f32",
1749   VOP_F32_F32_F32_F32, AMDGPUfmin3>;
1750
1751 defm V_MIN3_I32 : VOP3Inst <vop3<0x152, 0x1d1>, "v_min3_i32",
1752   VOP_I32_I32_I32_I32, AMDGPUsmin3
1753 >;
1754 defm V_MIN3_U32 : VOP3Inst <vop3<0x153, 0x1d2>, "v_min3_u32",
1755   VOP_I32_I32_I32_I32, AMDGPUumin3
1756 >;
1757 defm V_MAX3_F32 : VOP3Inst <vop3<0x154, 0x1d3>, "v_max3_f32",
1758   VOP_F32_F32_F32_F32, AMDGPUfmax3
1759 >;
1760 defm V_MAX3_I32 : VOP3Inst <vop3<0x155, 0x1d4>, "v_max3_i32",
1761   VOP_I32_I32_I32_I32, AMDGPUsmax3
1762 >;
1763 defm V_MAX3_U32 : VOP3Inst <vop3<0x156, 0x1d5>, "v_max3_u32",
1764   VOP_I32_I32_I32_I32, AMDGPUumax3
1765 >;
1766 defm V_MED3_F32 : VOP3Inst <vop3<0x157, 0x1d6>, "v_med3_f32",
1767   VOP_F32_F32_F32_F32
1768 >;
1769 defm V_MED3_I32 : VOP3Inst <vop3<0x158, 0x1d7>, "v_med3_i32",
1770   VOP_I32_I32_I32_I32
1771 >;
1772 defm V_MED3_U32 : VOP3Inst <vop3<0x159, 0x1d8>, "v_med3_u32",
1773   VOP_I32_I32_I32_I32
1774 >;
1775
1776 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "v_sad_u8", []>;
1777 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "v_sad_hi_u8", []>;
1778 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "v_sad_u16", []>;
1779 defm V_SAD_U32 : VOP3Inst <vop3<0x15d, 0x1dc>, "v_sad_u32",
1780   VOP_I32_I32_I32_I32
1781 >;
1782 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "v_cvt_pk_u8_f32", []>;
1783 defm V_DIV_FIXUP_F32 : VOP3Inst <
1784   vop3<0x15f, 0x1de>, "v_div_fixup_f32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1785 >;
1786
1787 let SchedRW = [WriteDouble] in {
1788
1789 defm V_DIV_FIXUP_F64 : VOP3Inst <
1790   vop3<0x160, 0x1df>, "v_div_fixup_f64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1791 >;
1792
1793 } // let SchedRW = [WriteDouble]
1794
1795 let SchedRW = [WriteDouble] in {
1796 let isCommutable = 1 in {
1797
1798 defm V_ADD_F64 : VOP3Inst <vop3<0x164, 0x280>, "v_add_f64",
1799   VOP_F64_F64_F64, fadd
1800 >;
1801 defm V_MUL_F64 : VOP3Inst <vop3<0x165, 0x281>, "v_mul_f64",
1802   VOP_F64_F64_F64, fmul
1803 >;
1804
1805 defm V_MIN_F64 : VOP3Inst <vop3<0x166, 0x282>, "v_min_f64",
1806   VOP_F64_F64_F64, fminnum
1807 >;
1808 defm V_MAX_F64 : VOP3Inst <vop3<0x167, 0x283>, "v_max_f64",
1809   VOP_F64_F64_F64, fmaxnum
1810 >;
1811
1812 } // isCommutable = 1
1813
1814 defm V_LDEXP_F64 : VOP3Inst <vop3<0x168, 0x284>, "v_ldexp_f64",
1815   VOP_F64_F64_I32, AMDGPUldexp
1816 >;
1817
1818 } // let SchedRW = [WriteDouble]
1819
1820 let isCommutable = 1, SchedRW = [WriteQuarterRate32] in {
1821
1822 defm V_MUL_LO_U32 : VOP3Inst <vop3<0x169, 0x285>, "v_mul_lo_u32",
1823   VOP_I32_I32_I32
1824 >;
1825 defm V_MUL_HI_U32 : VOP3Inst <vop3<0x16a, 0x286>, "v_mul_hi_u32",
1826   VOP_I32_I32_I32
1827 >;
1828
1829 defm V_MUL_LO_I32 : VOP3Inst <vop3<0x16b, 0x285>, "v_mul_lo_i32",
1830   VOP_I32_I32_I32
1831 >;
1832 defm V_MUL_HI_I32 : VOP3Inst <vop3<0x16c, 0x287>, "v_mul_hi_i32",
1833   VOP_I32_I32_I32
1834 >;
1835
1836 } // isCommutable = 1, SchedRW = [WriteQuarterRate32]
1837
1838 let SchedRW = [WriteFloatFMA, WriteSALU] in {
1839 defm V_DIV_SCALE_F32 : VOP3b_32 <vop3<0x16d, 0x1e0>, "v_div_scale_f32", []>;
1840 }
1841
1842 let SchedRW = [WriteDouble, WriteSALU] in {
1843 // Double precision division pre-scale.
1844 defm V_DIV_SCALE_F64 : VOP3b_64 <vop3<0x16e, 0x1e1>, "v_div_scale_f64", []>;
1845 } // let SchedRW = [WriteDouble]
1846
1847 let isCommutable = 1, Uses = [VCC] in {
1848
1849 // v_div_fmas_f32:
1850 //   result = src0 * src1 + src2
1851 //   if (vcc)
1852 //     result *= 2^32
1853 //
1854 defm V_DIV_FMAS_F32 : VOP3_VCC_Inst <vop3<0x16f, 0x1e2>, "v_div_fmas_f32",
1855   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1856 >;
1857
1858 let SchedRW = [WriteDouble] in {
1859 // v_div_fmas_f64:
1860 //   result = src0 * src1 + src2
1861 //   if (vcc)
1862 //     result *= 2^64
1863 //
1864 defm V_DIV_FMAS_F64 : VOP3_VCC_Inst <vop3<0x170, 0x1e3>, "v_div_fmas_f64",
1865   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1866 >;
1867
1868 } // End SchedRW = [WriteDouble]
1869 } // End isCommutable = 1
1870
1871 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "v_msad_u8", []>;
1872 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "v_qsad_u8", []>;
1873 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "v_mqsad_u8", []>;
1874
1875 let SchedRW = [WriteDouble] in {
1876 defm V_TRIG_PREOP_F64 : VOP3Inst <
1877   vop3<0x174, 0x292>, "v_trig_preop_f64", VOP_F64_F64_I32, AMDGPUtrig_preop
1878 >;
1879
1880 } // let SchedRW = [WriteDouble]
1881
1882 // These instructions only exist on SI and CI
1883 let SubtargetPredicate = isSICI in {
1884
1885 defm V_LSHL_B64 : VOP3Inst <vop3<0x161>, "v_lshl_b64", VOP_I64_I64_I32>;
1886 defm V_LSHR_B64 : VOP3Inst <vop3<0x162>, "v_lshr_b64", VOP_I64_I64_I32>;
1887 defm V_ASHR_I64 : VOP3Inst <vop3<0x163>, "v_ashr_i64", VOP_I64_I64_I32>;
1888
1889 defm V_MULLIT_F32 : VOP3Inst <vop3<0x150>, "v_mullit_f32",
1890   VOP_F32_F32_F32_F32>;
1891
1892 } // End SubtargetPredicate = isSICI
1893
1894 let SubtargetPredicate = isVI in {
1895
1896 defm V_LSHLREV_B64 : VOP3Inst <vop3<0, 0x28f>, "v_lshlrev_b64",
1897   VOP_I64_I32_I64
1898 >;
1899 defm V_LSHRREV_B64 : VOP3Inst <vop3<0, 0x290>, "v_lshrrev_b64",
1900   VOP_I64_I32_I64
1901 >;
1902 defm V_ASHRREV_I64 : VOP3Inst <vop3<0, 0x291>, "v_ashrrev_i64",
1903   VOP_I64_I32_I64
1904 >;
1905
1906 } // End SubtargetPredicate = isVI
1907
1908 //===----------------------------------------------------------------------===//
1909 // Pseudo Instructions
1910 //===----------------------------------------------------------------------===//
1911 let isCodeGenOnly = 1, isPseudo = 1 in {
1912
1913 let hasSideEffects = 0, mayLoad = 0, mayStore = 0 in {
1914 // 64-bit vector move instruction.  This is mainly used by the SIFoldOperands
1915 // pass to enable folding of inline immediates.
1916 def V_MOV_B64_PSEUDO : InstSI <(outs VReg_64:$dst), (ins VSrc_64:$src0), "", []>;
1917 } // end let hasSideEffects = 0, mayLoad = 0, mayStore = 0
1918
1919 let hasSideEffects = 1 in {
1920 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1921 }
1922
1923 // SI pseudo instructions. These are used by the CFG structurizer pass
1924 // and should be lowered to ISA instructions prior to codegen.
1925
1926 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1927     Uses = [EXEC], Defs = [EXEC] in {
1928
1929 let isBranch = 1, isTerminator = 1 in {
1930
1931 def SI_IF: InstSI <
1932   (outs SReg_64:$dst),
1933   (ins SReg_64:$vcc, brtarget:$target),
1934   "",
1935   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1936 >;
1937
1938 def SI_ELSE : InstSI <
1939   (outs SReg_64:$dst),
1940   (ins SReg_64:$src, brtarget:$target),
1941   "",
1942   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1943 > {
1944   let Constraints = "$src = $dst";
1945 }
1946
1947 def SI_LOOP : InstSI <
1948   (outs),
1949   (ins SReg_64:$saved, brtarget:$target),
1950   "si_loop $saved, $target",
1951   [(int_SI_loop i64:$saved, bb:$target)]
1952 >;
1953
1954 } // end isBranch = 1, isTerminator = 1
1955
1956 def SI_BREAK : InstSI <
1957   (outs SReg_64:$dst),
1958   (ins SReg_64:$src),
1959   "si_else $dst, $src",
1960   [(set i64:$dst, (int_SI_break i64:$src))]
1961 >;
1962
1963 def SI_IF_BREAK : InstSI <
1964   (outs SReg_64:$dst),
1965   (ins SReg_64:$vcc, SReg_64:$src),
1966   "si_if_break $dst, $vcc, $src",
1967   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1968 >;
1969
1970 def SI_ELSE_BREAK : InstSI <
1971   (outs SReg_64:$dst),
1972   (ins SReg_64:$src0, SReg_64:$src1),
1973   "si_else_break $dst, $src0, $src1",
1974   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1975 >;
1976
1977 def SI_END_CF : InstSI <
1978   (outs),
1979   (ins SReg_64:$saved),
1980   "si_end_cf $saved",
1981   [(int_SI_end_cf i64:$saved)]
1982 >;
1983
1984 def SI_KILL : InstSI <
1985   (outs),
1986   (ins VSrc_32:$src),
1987   "si_kill $src",
1988   [(int_AMDGPU_kill f32:$src)]
1989 >;
1990
1991 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1992   // Uses = [EXEC], Defs = [EXEC]
1993
1994 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1995
1996 //defm SI_ : RegisterLoadStore <VGPR_32, FRAMEri, ADDRIndirect>;
1997
1998 let UseNamedOperandTable = 1 in {
1999
2000 def SI_RegisterLoad : InstSI <
2001   (outs VGPR_32:$dst, SReg_64:$temp),
2002   (ins FRAMEri32:$addr, i32imm:$chan),
2003   "", []
2004 > {
2005   let isRegisterLoad = 1;
2006   let mayLoad = 1;
2007 }
2008
2009 class SIRegStore<dag outs> : InstSI <
2010   outs,
2011   (ins VGPR_32:$val, FRAMEri32:$addr, i32imm:$chan),
2012   "", []
2013 > {
2014   let isRegisterStore = 1;
2015   let mayStore = 1;
2016 }
2017
2018 let usesCustomInserter = 1 in {
2019 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
2020 } // End usesCustomInserter = 1
2021 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
2022
2023
2024 } // End UseNamedOperandTable = 1
2025
2026 def SI_INDIRECT_SRC : InstSI <
2027   (outs VGPR_32:$dst, SReg_64:$temp),
2028   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
2029   "si_indirect_src $dst, $temp, $src, $idx, $off",
2030   []
2031 >;
2032
2033 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
2034   (outs rc:$dst, SReg_64:$temp),
2035   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VGPR_32:$val),
2036   "si_indirect_dst $dst, $temp, $src, $idx, $off, $val",
2037   []
2038 > {
2039   let Constraints = "$src = $dst";
2040 }
2041
2042 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VGPR_32>;
2043 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
2044 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
2045 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
2046 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
2047
2048 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
2049
2050 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
2051
2052   let UseNamedOperandTable = 1 in {
2053     def _SAVE : InstSI <
2054       (outs),
2055       (ins sgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2056            SReg_32:$scratch_offset),
2057       "", []
2058     >;
2059
2060     def _RESTORE : InstSI <
2061       (outs sgpr_class:$dst),
2062       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2063       "", []
2064     >;
2065   } // End UseNamedOperandTable = 1
2066 }
2067
2068 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
2069 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
2070 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
2071 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
2072 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
2073
2074 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
2075   let UseNamedOperandTable = 1 in {
2076     def _SAVE : InstSI <
2077       (outs),
2078       (ins vgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2079            SReg_32:$scratch_offset),
2080       "", []
2081     >;
2082
2083     def _RESTORE : InstSI <
2084       (outs vgpr_class:$dst),
2085       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2086       "", []
2087     >;
2088   } // End UseNamedOperandTable = 1
2089 }
2090
2091 defm SI_SPILL_V32  : SI_SPILL_VGPR <VGPR_32>;
2092 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
2093 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
2094 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
2095 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
2096 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
2097
2098 let Defs = [SCC] in {
2099
2100 def SI_CONSTDATA_PTR : InstSI <
2101   (outs SReg_64:$dst),
2102   (ins),
2103   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
2104 >;
2105
2106 } // End Defs = [SCC]
2107
2108 } // end IsCodeGenOnly, isPseudo
2109
2110 } // end SubtargetPredicate = isGCN
2111
2112 let Predicates = [isGCN] in {
2113
2114 def : Pat<
2115   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
2116   (V_CNDMASK_B32_e64 $src2, $src1,
2117                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
2118                                        DSTCLAMP.NONE, DSTOMOD.NONE))
2119 >;
2120
2121 def : Pat <
2122   (int_AMDGPU_kilp),
2123   (SI_KILL 0xbf800000)
2124 >;
2125
2126 /* int_SI_vs_load_input */
2127 def : Pat<
2128   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
2129   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $buf_idx_vgpr, $tlst, 0, imm:$attr_offset, 0, 0, 0)
2130 >;
2131
2132 /* int_SI_export */
2133 def : Pat <
2134   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
2135                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
2136   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
2137        $src0, $src1, $src2, $src3)
2138 >;
2139
2140 //===----------------------------------------------------------------------===//
2141 // SMRD Patterns
2142 //===----------------------------------------------------------------------===//
2143
2144 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2145
2146   // 1. SI-CI: Offset as 8bit DWORD immediate
2147   def : Pat <
2148     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
2149     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
2150   >;
2151
2152   // 2. Offset loaded in an 32bit SGPR
2153   def : Pat <
2154     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2155     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2156   >;
2157
2158   // 3. No offset at all
2159   def : Pat <
2160     (constant_load i64:$sbase),
2161     (vt (Instr_IMM $sbase, 0))
2162   >;
2163 }
2164
2165 multiclass SMRD_Pattern_vi <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2166
2167   // 1. VI: Offset as 20bit immediate in bytes
2168   def : Pat <
2169     (constant_load (add i64:$sbase, (i64 IMM20bit:$offset))),
2170     (vt (Instr_IMM $sbase, (as_i32imm $offset)))
2171   >;
2172
2173   // 2. Offset loaded in an 32bit SGPR
2174   def : Pat <
2175     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2176     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2177   >;
2178
2179   // 3. No offset at all
2180   def : Pat <
2181     (constant_load i64:$sbase),
2182     (vt (Instr_IMM $sbase, 0))
2183   >;
2184 }
2185
2186 let Predicates = [isSICI] in {
2187 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2188 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2189 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2190 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2191 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2192 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2193 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2194 } // End Predicates = [isSICI]
2195
2196 let Predicates = [isVI] in {
2197 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2198 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2199 defm : SMRD_Pattern_vi <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2200 defm : SMRD_Pattern_vi <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2201 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2202 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2203 defm : SMRD_Pattern_vi <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2204 } // End Predicates = [isVI]
2205
2206 let Predicates = [isSICI] in {
2207
2208 // 1. Offset as 8bit DWORD immediate
2209 def : Pat <
2210   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
2211   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
2212 >;
2213
2214 } // End Predicates = [isSICI]
2215
2216 // 2. Offset loaded in an 32bit SGPR
2217 def : Pat <
2218   (SIload_constant v4i32:$sbase, imm:$offset),
2219   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
2220 >;
2221
2222 //===----------------------------------------------------------------------===//
2223 // SOP1 Patterns
2224 //===----------------------------------------------------------------------===//
2225
2226 def : Pat <
2227   (i64 (ctpop i64:$src)),
2228     (i64 (REG_SEQUENCE SReg_64,
2229      (S_BCNT1_I32_B64 $src), sub0,
2230      (S_MOV_B32 0), sub1))
2231 >;
2232
2233 //===----------------------------------------------------------------------===//
2234 // SOP2 Patterns
2235 //===----------------------------------------------------------------------===//
2236
2237 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
2238 // case, the sgpr-copies pass will fix this to use the vector version.
2239 def : Pat <
2240   (i32 (addc i32:$src0, i32:$src1)),
2241   (S_ADD_U32 $src0, $src1)
2242 >;
2243
2244 //===----------------------------------------------------------------------===//
2245 // SOPP Patterns
2246 //===----------------------------------------------------------------------===//
2247
2248 def : Pat <
2249   (int_AMDGPU_barrier_global),
2250   (S_BARRIER)
2251 >;
2252
2253 //===----------------------------------------------------------------------===//
2254 // VOP1 Patterns
2255 //===----------------------------------------------------------------------===//
2256
2257 let Predicates = [UnsafeFPMath] in {
2258
2259 //def : RcpPat<V_RCP_F64_e32, f64>;
2260 //defm : RsqPat<V_RSQ_F64_e32, f64>;
2261 //defm : RsqPat<V_RSQ_F32_e32, f32>;
2262
2263 def : RsqPat<V_RSQ_F32_e32, f32>;
2264 def : RsqPat<V_RSQ_F64_e32, f64>;
2265 }
2266
2267 //===----------------------------------------------------------------------===//
2268 // VOP2 Patterns
2269 //===----------------------------------------------------------------------===//
2270
2271 def : Pat <
2272   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2273   (V_BCNT_U32_B32_e64 $popcnt, $val)
2274 >;
2275
2276 def : Pat <
2277   (i32 (select i1:$src0, i32:$src1, i32:$src2)),
2278   (V_CNDMASK_B32_e64 $src2, $src1, $src0)
2279 >;
2280
2281 /********** ======================= **********/
2282 /********** Image sampling patterns **********/
2283 /********** ======================= **********/
2284
2285 // Image + sampler
2286 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2287   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2288         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2289   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2290           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2291           $addr, $rsrc, $sampler)
2292 >;
2293
2294 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2295   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2296   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2297   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2298   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2299   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2300 }
2301
2302 // Image only
2303 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2304   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2305         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2306   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2307           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2308           $addr, $rsrc)
2309 >;
2310
2311 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2312   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2313   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2314   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2315 }
2316
2317 // Basic sample
2318 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2319 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2320 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2321 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2322 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2323 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2324 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2325 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2326 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2327 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2328
2329 // Sample with comparison
2330 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2331 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2332 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2333 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2334 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2335 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2336 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2337 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2338 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2339 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2340
2341 // Sample with offsets
2342 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2343 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2344 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2345 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2346 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2347 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2348 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2349 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2350 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2351 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2352
2353 // Sample with comparison and offsets
2354 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2355 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2356 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2357 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2358 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2359 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2360 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2361 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2362 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2363 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2364
2365 // Gather opcodes
2366 // Only the variants which make sense are defined.
2367 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2368 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2369 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2370 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2371 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2372 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2373 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2374 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2375 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2376
2377 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2378 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2379 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2380 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2381 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2382 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2383 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2384 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2385 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2386
2387 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2388 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2389 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2390 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2391 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2392 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2393 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2394 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2395 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2396
2397 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2398 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2399 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2400 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2401 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2402 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2403 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2404 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2405
2406 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2407 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2408 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2409
2410 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2411 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2412 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2413
2414 /* SIsample for simple 1D texture lookup */
2415 def : Pat <
2416   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2417   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2418 >;
2419
2420 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2421     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2422     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2423 >;
2424
2425 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2426     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2427     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2428 >;
2429
2430 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2431     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2432     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2433 >;
2434
2435 class SampleShadowPattern<SDNode name, MIMG opcode,
2436                           ValueType vt> : Pat <
2437     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2438     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2439 >;
2440
2441 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2442                                ValueType vt> : Pat <
2443     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2444     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2445 >;
2446
2447 /* SIsample* for texture lookups consuming more address parameters */
2448 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2449                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2450 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2451   def : SamplePattern <SIsample, sample, addr_type>;
2452   def : SampleRectPattern <SIsample, sample, addr_type>;
2453   def : SampleArrayPattern <SIsample, sample, addr_type>;
2454   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2455   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2456
2457   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2458   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2459   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2460   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2461
2462   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2463   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2464   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2465   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2466
2467   def : SamplePattern <SIsampled, sample_d, addr_type>;
2468   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2469   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2470   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2471 }
2472
2473 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2474                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2475                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2476                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2477                       v2i32>;
2478 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2479                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2480                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2481                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2482                       v4i32>;
2483 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2484                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2485                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2486                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2487                       v8i32>;
2488 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2489                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2490                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2491                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2492                       v16i32>;
2493
2494 /* int_SI_imageload for texture fetches consuming varying address parameters */
2495 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2496     (name addr_type:$addr, v32i8:$rsrc, imm),
2497     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2498 >;
2499
2500 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2501     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2502     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2503 >;
2504
2505 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2506     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2507     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2508 >;
2509
2510 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2511     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2512     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2513 >;
2514
2515 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2516   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2517   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2518 }
2519
2520 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2521   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2522   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2523 }
2524
2525 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2526 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2527
2528 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2529 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2530
2531 /* Image resource information */
2532 def : Pat <
2533   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2534   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2535 >;
2536
2537 def : Pat <
2538   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2539   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2540 >;
2541
2542 def : Pat <
2543   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2544   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2545 >;
2546
2547 /********** ============================================ **********/
2548 /********** Extraction, Insertion, Building and Casting  **********/
2549 /********** ============================================ **********/
2550
2551 foreach Index = 0-2 in {
2552   def Extract_Element_v2i32_#Index : Extract_Element <
2553     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2554   >;
2555   def Insert_Element_v2i32_#Index : Insert_Element <
2556     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2557   >;
2558
2559   def Extract_Element_v2f32_#Index : Extract_Element <
2560     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2561   >;
2562   def Insert_Element_v2f32_#Index : Insert_Element <
2563     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2564   >;
2565 }
2566
2567 foreach Index = 0-3 in {
2568   def Extract_Element_v4i32_#Index : Extract_Element <
2569     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2570   >;
2571   def Insert_Element_v4i32_#Index : Insert_Element <
2572     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2573   >;
2574
2575   def Extract_Element_v4f32_#Index : Extract_Element <
2576     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2577   >;
2578   def Insert_Element_v4f32_#Index : Insert_Element <
2579     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2580   >;
2581 }
2582
2583 foreach Index = 0-7 in {
2584   def Extract_Element_v8i32_#Index : Extract_Element <
2585     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2586   >;
2587   def Insert_Element_v8i32_#Index : Insert_Element <
2588     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2589   >;
2590
2591   def Extract_Element_v8f32_#Index : Extract_Element <
2592     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2593   >;
2594   def Insert_Element_v8f32_#Index : Insert_Element <
2595     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2596   >;
2597 }
2598
2599 foreach Index = 0-15 in {
2600   def Extract_Element_v16i32_#Index : Extract_Element <
2601     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2602   >;
2603   def Insert_Element_v16i32_#Index : Insert_Element <
2604     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2605   >;
2606
2607   def Extract_Element_v16f32_#Index : Extract_Element <
2608     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2609   >;
2610   def Insert_Element_v16f32_#Index : Insert_Element <
2611     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2612   >;
2613 }
2614
2615 def : BitConvert <i32, f32, SReg_32>;
2616 def : BitConvert <i32, f32, VGPR_32>;
2617
2618 def : BitConvert <f32, i32, SReg_32>;
2619 def : BitConvert <f32, i32, VGPR_32>;
2620
2621 def : BitConvert <i64, f64, VReg_64>;
2622
2623 def : BitConvert <f64, i64, VReg_64>;
2624
2625 def : BitConvert <v2f32, v2i32, VReg_64>;
2626 def : BitConvert <v2i32, v2f32, VReg_64>;
2627 def : BitConvert <v2i32, i64, VReg_64>;
2628 def : BitConvert <i64, v2i32, VReg_64>;
2629 def : BitConvert <v2f32, i64, VReg_64>;
2630 def : BitConvert <i64, v2f32, VReg_64>;
2631 def : BitConvert <v2i32, f64, VReg_64>;
2632 def : BitConvert <f64, v2i32, VReg_64>;
2633 def : BitConvert <v4f32, v4i32, VReg_128>;
2634 def : BitConvert <v4i32, v4f32, VReg_128>;
2635
2636 def : BitConvert <v8f32, v8i32, SReg_256>;
2637 def : BitConvert <v8i32, v8f32, SReg_256>;
2638 def : BitConvert <v8i32, v32i8, SReg_256>;
2639 def : BitConvert <v32i8, v8i32, SReg_256>;
2640 def : BitConvert <v8i32, v32i8, VReg_256>;
2641 def : BitConvert <v8i32, v8f32, VReg_256>;
2642 def : BitConvert <v8f32, v8i32, VReg_256>;
2643 def : BitConvert <v32i8, v8i32, VReg_256>;
2644
2645 def : BitConvert <v16i32, v16f32, VReg_512>;
2646 def : BitConvert <v16f32, v16i32, VReg_512>;
2647
2648 /********** =================== **********/
2649 /********** Src & Dst modifiers **********/
2650 /********** =================== **********/
2651
2652 def : Pat <
2653   (AMDGPUclamp (VOP3Mods0Clamp f32:$src0, i32:$src0_modifiers, i32:$omod),
2654                (f32 FP_ZERO), (f32 FP_ONE)),
2655   (V_ADD_F32_e64 $src0_modifiers, $src0, 0, 0, 1, $omod)
2656 >;
2657
2658 /********** ================================ **********/
2659 /********** Floating point absolute/negative **********/
2660 /********** ================================ **********/
2661
2662 // Prevent expanding both fneg and fabs.
2663
2664 // FIXME: Should use S_OR_B32
2665 def : Pat <
2666   (fneg (fabs f32:$src)),
2667   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2668 >;
2669
2670 // FIXME: Should use S_OR_B32
2671 def : Pat <
2672   (fneg (fabs f64:$src)),
2673   (REG_SEQUENCE VReg_64,
2674     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2675     sub0,
2676     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2677                   (V_MOV_B32_e32 0x80000000)), // Set sign bit.
2678     sub1)
2679 >;
2680
2681 def : Pat <
2682   (fabs f32:$src),
2683   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2684 >;
2685
2686 def : Pat <
2687   (fneg f32:$src),
2688   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2689 >;
2690
2691 def : Pat <
2692   (fabs f64:$src),
2693   (REG_SEQUENCE VReg_64,
2694     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2695     sub0,
2696     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2697                    (V_MOV_B32_e32 0x7fffffff)), // Set sign bit.
2698      sub1)
2699 >;
2700
2701 def : Pat <
2702   (fneg f64:$src),
2703   (REG_SEQUENCE VReg_64,
2704     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2705     sub0,
2706     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2707                    (V_MOV_B32_e32 0x80000000)),
2708     sub1)
2709 >;
2710
2711 /********** ================== **********/
2712 /********** Immediate Patterns **********/
2713 /********** ================== **********/
2714
2715 def : Pat <
2716   (SGPRImm<(i32 imm)>:$imm),
2717   (S_MOV_B32 imm:$imm)
2718 >;
2719
2720 def : Pat <
2721   (SGPRImm<(f32 fpimm)>:$imm),
2722   (S_MOV_B32 (f32 (bitcast_fpimm_to_i32 $imm)))
2723 >;
2724
2725 def : Pat <
2726   (i32 imm:$imm),
2727   (V_MOV_B32_e32 imm:$imm)
2728 >;
2729
2730 def : Pat <
2731   (f32 fpimm:$imm),
2732   (V_MOV_B32_e32 (f32 (bitcast_fpimm_to_i32 $imm)))
2733 >;
2734
2735 def : Pat <
2736   (i64 InlineImm<i64>:$imm),
2737   (S_MOV_B64 InlineImm<i64>:$imm)
2738 >;
2739
2740 // XXX - Should this use a s_cmp to set SCC?
2741
2742 // Set to sign-extended 64-bit value (true = -1, false = 0)
2743 def : Pat <
2744   (i1 imm:$imm),
2745   (S_MOV_B64 (i64 (as_i64imm $imm)))
2746 >;
2747
2748 def : Pat <
2749   (f64 InlineFPImm<f64>:$imm),
2750   (S_MOV_B64 (f64 (bitcast_fpimm_to_i64 InlineFPImm<f64>:$imm)))
2751 >;
2752
2753 /********** ===================== **********/
2754 /********** Interpolation Paterns **********/
2755 /********** ===================== **********/
2756
2757 // The value of $params is constant through out the entire kernel.
2758 // We need to use S_MOV_B32 $params, because CSE ignores copies, so
2759 // without it we end up with a lot of redundant moves.
2760
2761 def : Pat <
2762   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2763   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, (S_MOV_B32 $params))
2764 >;
2765
2766 def : Pat <
2767   (int_SI_fs_interp imm:$attr_chan, imm:$attr, i32:$params, v2i32:$ij),
2768   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2769                                     imm:$attr_chan, imm:$attr, (S_MOV_B32 $params)),
2770                    (EXTRACT_SUBREG $ij, sub1),
2771                    imm:$attr_chan, imm:$attr, (S_MOV_B32 $params))
2772 >;
2773
2774 /********** ================== **********/
2775 /********** Intrinsic Patterns **********/
2776 /********** ================== **********/
2777
2778 /* llvm.AMDGPU.pow */
2779 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2780
2781 def : Pat <
2782   (int_AMDGPU_div f32:$src0, f32:$src1),
2783   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2784 >;
2785
2786 def : Pat <
2787   (int_AMDGPU_cube v4f32:$src),
2788   (REG_SEQUENCE VReg_128,
2789     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2790                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2791                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2792                   0 /* clamp */, 0 /* omod */), sub0,
2793     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2794                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2795                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2796                   0 /* clamp */, 0 /* omod */), sub1,
2797     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2798                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2799                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2800                   0 /* clamp */, 0 /* omod */), sub2,
2801     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2802                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2803                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2804                   0 /* clamp */, 0 /* omod */), sub3)
2805 >;
2806
2807 def : Pat <
2808   (i32 (sext i1:$src0)),
2809   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2810 >;
2811
2812 class Ext32Pat <SDNode ext> : Pat <
2813   (i32 (ext i1:$src0)),
2814   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2815 >;
2816
2817 def : Ext32Pat <zext>;
2818 def : Ext32Pat <anyext>;
2819
2820 // Offset in an 32Bit VGPR
2821 def : Pat <
2822   (SIload_constant v4i32:$sbase, i32:$voff),
2823   (BUFFER_LOAD_DWORD_OFFEN $voff, $sbase, 0, 0, 0, 0, 0)
2824 >;
2825
2826 // The multiplication scales from [0,1] to the unsigned integer range
2827 def : Pat <
2828   (AMDGPUurecip i32:$src0),
2829   (V_CVT_U32_F32_e32
2830     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2831                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2832 >;
2833
2834 def : Pat <
2835   (int_SI_tid),
2836   (V_MBCNT_HI_U32_B32_e64 0xffffffff,
2837                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2838 >;
2839
2840 //===----------------------------------------------------------------------===//
2841 // VOP3 Patterns
2842 //===----------------------------------------------------------------------===//
2843
2844 def : IMad24Pat<V_MAD_I32_I24>;
2845 def : UMad24Pat<V_MAD_U32_U24>;
2846
2847 def : Pat <
2848   (mulhu i32:$src0, i32:$src1),
2849   (V_MUL_HI_U32 $src0, $src1)
2850 >;
2851
2852 def : Pat <
2853   (mulhs i32:$src0, i32:$src1),
2854   (V_MUL_HI_I32 $src0, $src1)
2855 >;
2856
2857 defm : BFIPatterns <V_BFI_B32, S_MOV_B32, SReg_64>;
2858 def : ROTRPattern <V_ALIGNBIT_B32>;
2859
2860 /********** ======================= **********/
2861 /**********   Load/Store Patterns   **********/
2862 /********** ======================= **********/
2863
2864 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2865   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2866   (inst $ptr, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2867 >;
2868
2869 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2870 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2871 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2872 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2873 def : DSReadPat <DS_READ_B32, i32, local_load>;
2874
2875 let AddedComplexity = 100 in {
2876
2877 def : DSReadPat <DS_READ_B64, v2i32, local_load_aligned8bytes>;
2878
2879 } // End AddedComplexity = 100
2880
2881 def : Pat <
2882   (v2i32 (local_load (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2883                                                     i8:$offset1))),
2884   (DS_READ2_B32 $ptr, $offset0, $offset1, (i1 0), (S_MOV_B32 -1))
2885 >;
2886
2887 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2888   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2889   (inst $ptr, $value, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2890 >;
2891
2892 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2893 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2894 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
2895
2896 let AddedComplexity = 100 in {
2897
2898 def : DSWritePat <DS_WRITE_B64, v2i32, local_store_aligned8bytes>;
2899 } // End AddedComplexity = 100
2900
2901 def : Pat <
2902   (local_store v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2903                                                             i8:$offset1)),
2904   (DS_WRITE2_B32 $ptr, (EXTRACT_SUBREG $value, sub0),
2905                        (EXTRACT_SUBREG $value, sub1), $offset0, $offset1,
2906                        (i1 0), (S_MOV_B32 -1))
2907 >;
2908
2909 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2910   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2911   (inst $ptr, $value, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2912 >;
2913
2914 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2915 //
2916 // We need to use something for the data0, so we set a register to
2917 // -1. For the non-rtn variants, the manual says it does
2918 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2919 // will always do the increment so I'm assuming it's the same.
2920 //
2921 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2922 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2923 // easier since there is no v_mov_b64.
2924 class DSAtomicIncRetPat<DS inst, ValueType vt,
2925                         Instruction LoadImm, PatFrag frag> : Pat <
2926   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2927   (inst $ptr, (LoadImm (vt -1)), (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2928 >;
2929
2930
2931 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2932   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2933   (inst $ptr, $cmp, $swap, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2934 >;
2935
2936
2937 // 32-bit atomics.
2938 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2939                         S_MOV_B32, atomic_load_add_local>;
2940 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2941                         S_MOV_B32, atomic_load_sub_local>;
2942
2943 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2944 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2945 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2946 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2947 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2948 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2949 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2950 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2951 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2952 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2953
2954 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2955
2956 // 64-bit atomics.
2957 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2958                         S_MOV_B64, atomic_load_add_local>;
2959 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2960                         S_MOV_B64, atomic_load_sub_local>;
2961
2962 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2963 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2964 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2965 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2966 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2967 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2968 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2969 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2970 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2971 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2972
2973 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2974
2975
2976 //===----------------------------------------------------------------------===//
2977 // MUBUF Patterns
2978 //===----------------------------------------------------------------------===//
2979
2980 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2981                               PatFrag constant_ld> {
2982   def : Pat <
2983      (vt (constant_ld (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2984                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))),
2985      (Instr_ADDR64 $vaddr, $srsrc, $soffset, $offset, $glc, $slc, $tfe)
2986   >;
2987 }
2988
2989 let Predicates = [isSICI] in {
2990 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2991 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2992 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2993 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2994 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2995 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2996 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2997 } // End Predicates = [isSICI]
2998
2999 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
3000   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
3001                         i32:$soffset, u16imm:$offset))),
3002   (Instr $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
3003 >;
3004
3005 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
3006 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
3007 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
3008 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
3009 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
3010 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
3011 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
3012
3013 // BUFFER_LOAD_DWORD*, addr64=0
3014 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
3015                              MUBUF bothen> {
3016
3017   def : Pat <
3018     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
3019                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
3020                                   imm:$tfe)),
3021     (offset $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
3022             (as_i1imm $slc), (as_i1imm $tfe))
3023   >;
3024
3025   def : Pat <
3026     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
3027                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
3028                                   imm:$tfe)),
3029     (offen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
3030            (as_i1imm $tfe))
3031   >;
3032
3033   def : Pat <
3034     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
3035                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
3036                                   imm:$tfe)),
3037     (idxen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
3038            (as_i1imm $slc), (as_i1imm $tfe))
3039   >;
3040
3041   def : Pat <
3042     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
3043                                   imm:$offset, 1, 1, imm:$glc, imm:$slc,
3044                                   imm:$tfe)),
3045     (bothen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
3046             (as_i1imm $tfe))
3047   >;
3048 }
3049
3050 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
3051                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
3052 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
3053                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
3054 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
3055                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
3056
3057 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
3058   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
3059                                u16imm:$offset)),
3060   (Instr $value, $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
3061 >;
3062
3063 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
3064 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
3065 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
3066 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
3067 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
3068
3069 /*
3070 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
3071   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
3072   (Instr $value, $srsrc, $vaddr, $offset)
3073 >;
3074
3075 let Predicates = [isSICI] in {
3076 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
3077 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
3078 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
3079 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
3080 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
3081 } // End Predicates = [isSICI]
3082
3083 */
3084
3085 //===----------------------------------------------------------------------===//
3086 // MTBUF Patterns
3087 //===----------------------------------------------------------------------===//
3088
3089 // TBUFFER_STORE_FORMAT_*, addr64=0
3090 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
3091   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
3092                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
3093                    imm:$nfmt, imm:$offen, imm:$idxen,
3094                    imm:$glc, imm:$slc, imm:$tfe),
3095   (opcode
3096     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
3097     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
3098     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
3099 >;
3100
3101 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
3102 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
3103 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
3104 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
3105
3106 let SubtargetPredicate = isCI in {
3107
3108 defm V_QSAD_PK_U16_U8 : VOP3Inst <vop3<0x173>, "v_qsad_pk_u16_u8",
3109   VOP_I32_I32_I32
3110 >;
3111 defm V_MQSAD_U16_U8 : VOP3Inst <vop3<0x172>, "v_mqsad_u16_u8",
3112   VOP_I32_I32_I32
3113 >;
3114 defm V_MQSAD_U32_U8 : VOP3Inst <vop3<0x175>, "v_mqsad_u32_u8",
3115   VOP_I32_I32_I32
3116 >;
3117
3118 let isCommutable = 1 in {
3119 defm V_MAD_U64_U32 : VOP3Inst <vop3<0x176>, "v_mad_u64_u32",
3120   VOP_I64_I32_I32_I64
3121 >;
3122
3123 // XXX - Does this set VCC?
3124 defm V_MAD_I64_I32 : VOP3Inst <vop3<0x177>, "v_mad_i64_i32",
3125   VOP_I64_I32_I32_I64
3126 >;
3127 } // End isCommutable = 1
3128
3129 // Remaining instructions:
3130 // FLAT_*
3131 // S_CBRANCH_CDBGUSER
3132 // S_CBRANCH_CDBGSYS
3133 // S_CBRANCH_CDBGSYS_OR_USER
3134 // S_CBRANCH_CDBGSYS_AND_USER
3135 // S_DCACHE_INV_VOL
3136 // DS_NOP
3137 // DS_GWS_SEMA_RELEASE_ALL
3138 // DS_WRAP_RTN_B32
3139 // DS_CNDXCHG32_RTN_B64
3140 // DS_WRITE_B96
3141 // DS_WRITE_B128
3142 // DS_CONDXCHG32_RTN_B128
3143 // DS_READ_B96
3144 // DS_READ_B128
3145 // BUFFER_LOAD_DWORDX3
3146 // BUFFER_STORE_DWORDX3
3147
3148 } // End isCI
3149
3150 //===----------------------------------------------------------------------===//
3151 // Flat Patterns
3152 //===----------------------------------------------------------------------===//
3153
3154 class FLATLoad_Pattern <FLAT Instr_ADDR64, ValueType vt,
3155                              PatFrag flat_ld> :
3156   Pat <(vt (flat_ld i64:$ptr)),
3157        (Instr_ADDR64 $ptr)
3158 >;
3159
3160 def : FLATLoad_Pattern <FLAT_LOAD_SBYTE, i32, sextloadi8_flat>;
3161 def : FLATLoad_Pattern <FLAT_LOAD_UBYTE, i32, az_extloadi8_flat>;
3162 def : FLATLoad_Pattern <FLAT_LOAD_SSHORT, i32, sextloadi16_flat>;
3163 def : FLATLoad_Pattern <FLAT_LOAD_USHORT, i32, az_extloadi16_flat>;
3164 def : FLATLoad_Pattern <FLAT_LOAD_DWORD, i32, flat_load>;
3165 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, flat_load>;
3166 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, az_extloadi32_flat>;
3167 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, v2i32, flat_load>;
3168 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX4, v4i32, flat_load>;
3169
3170 class FLATStore_Pattern <FLAT Instr, ValueType vt, PatFrag st> :
3171   Pat <(st vt:$value, i64:$ptr),
3172         (Instr $value, $ptr)
3173   >;
3174
3175 def : FLATStore_Pattern <FLAT_STORE_BYTE, i32, truncstorei8_flat>;
3176 def : FLATStore_Pattern <FLAT_STORE_SHORT, i32, truncstorei16_flat>;
3177 def : FLATStore_Pattern <FLAT_STORE_DWORD, i32, flat_store>;
3178 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, i64, flat_store>;
3179 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, v2i32, flat_store>;
3180 def : FLATStore_Pattern <FLAT_STORE_DWORDX4, v4i32, flat_store>;
3181
3182 /********** ====================== **********/
3183 /**********   Indirect adressing   **********/
3184 /********** ====================== **********/
3185
3186 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
3187
3188   // 1. Extract with offset
3189   def : Pat<
3190     (eltvt (vector_extract vt:$vec, (add i32:$idx, imm:$off))),
3191     (SI_INDIRECT_SRC $vec, $idx, imm:$off)
3192   >;
3193
3194   // 2. Extract without offset
3195   def : Pat<
3196     (eltvt (vector_extract vt:$vec, i32:$idx)),
3197     (SI_INDIRECT_SRC $vec, $idx, 0)
3198   >;
3199
3200   // 3. Insert with offset
3201   def : Pat<
3202     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
3203     (IndDst $vec, $idx, imm:$off, $val)
3204   >;
3205
3206   // 4. Insert without offset
3207   def : Pat<
3208     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
3209     (IndDst $vec, $idx, 0, $val)
3210   >;
3211 }
3212
3213 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
3214 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
3215 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
3216 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
3217
3218 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
3219 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
3220 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
3221 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
3222
3223 //===----------------------------------------------------------------------===//
3224 // Conversion Patterns
3225 //===----------------------------------------------------------------------===//
3226
3227 def : Pat<(i32 (sext_inreg i32:$src, i1)),
3228   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
3229
3230 // Handle sext_inreg in i64
3231 def : Pat <
3232   (i64 (sext_inreg i64:$src, i1)),
3233   (S_BFE_I64 i64:$src, 0x10000) // 0 | 1 << 16
3234 >;
3235
3236 def : Pat <
3237   (i64 (sext_inreg i64:$src, i8)),
3238   (S_BFE_I64 i64:$src, 0x80000) // 0 | 8 << 16
3239 >;
3240
3241 def : Pat <
3242   (i64 (sext_inreg i64:$src, i16)),
3243   (S_BFE_I64 i64:$src, 0x100000) // 0 | 16 << 16
3244 >;
3245
3246 def : Pat <
3247   (i64 (sext_inreg i64:$src, i32)),
3248   (S_BFE_I64 i64:$src, 0x200000) // 0 | 32 << 16
3249 >;
3250
3251 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
3252   (i64 (ext i32:$src)),
3253   (REG_SEQUENCE SReg_64, $src, sub0, (S_MOV_B32 0), sub1)
3254 >;
3255
3256 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3257   (i64 (ext i1:$src)),
3258     (REG_SEQUENCE VReg_64,
3259       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0,
3260       (S_MOV_B32 0), sub1)
3261 >;
3262
3263
3264 def : ZExt_i64_i32_Pat<zext>;
3265 def : ZExt_i64_i32_Pat<anyext>;
3266 def : ZExt_i64_i1_Pat<zext>;
3267 def : ZExt_i64_i1_Pat<anyext>;
3268
3269 def : Pat <
3270   (i64 (sext i32:$src)),
3271     (REG_SEQUENCE SReg_64, $src, sub0,
3272     (S_ASHR_I32 $src, 31), sub1)
3273 >;
3274
3275 def : Pat <
3276   (i64 (sext i1:$src)),
3277   (REG_SEQUENCE VReg_64,
3278     (V_CNDMASK_B32_e64 0, -1, $src), sub0,
3279     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3280 >;
3281
3282 // If we need to perform a logical operation on i1 values, we need to
3283 // use vector comparisons since there is only one SCC register. Vector
3284 // comparisions still write to a pair of SGPRs, so treat these as
3285 // 64-bit comparisons. When legalizing SGPR copies, instructions
3286 // resulting in the copies from SCC to these instructions will be
3287 // moved to the VALU.
3288 def : Pat <
3289   (i1 (and i1:$src0, i1:$src1)),
3290   (S_AND_B64 $src0, $src1)
3291 >;
3292
3293 def : Pat <
3294   (i1 (or i1:$src0, i1:$src1)),
3295   (S_OR_B64 $src0, $src1)
3296 >;
3297
3298 def : Pat <
3299   (i1 (xor i1:$src0, i1:$src1)),
3300   (S_XOR_B64 $src0, $src1)
3301 >;
3302
3303 def : Pat <
3304   (f32 (sint_to_fp i1:$src)),
3305   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3306 >;
3307
3308 def : Pat <
3309   (f32 (uint_to_fp i1:$src)),
3310   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3311 >;
3312
3313 def : Pat <
3314   (f64 (sint_to_fp i1:$src)),
3315   (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3316 >;
3317
3318 def : Pat <
3319   (f64 (uint_to_fp i1:$src)),
3320   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3321 >;
3322
3323 //===----------------------------------------------------------------------===//
3324 // Miscellaneous Patterns
3325 //===----------------------------------------------------------------------===//
3326
3327 def : Pat <
3328   (i32 (trunc i64:$a)),
3329   (EXTRACT_SUBREG $a, sub0)
3330 >;
3331
3332 def : Pat <
3333   (i1 (trunc i32:$a)),
3334   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1), $a), 1)
3335 >;
3336
3337 def : Pat <
3338   (i1 (trunc i64:$a)),
3339   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1),
3340                     (EXTRACT_SUBREG $a, sub0)), 1)
3341 >;
3342
3343 def : Pat <
3344   (i32 (bswap i32:$a)),
3345   (V_BFI_B32 (S_MOV_B32 0x00ff00ff),
3346              (V_ALIGNBIT_B32 $a, $a, 24),
3347              (V_ALIGNBIT_B32 $a, $a, 8))
3348 >;
3349
3350 def : Pat <
3351   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
3352   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
3353 >;
3354
3355 //============================================================================//
3356 // Miscellaneous Optimization Patterns
3357 //============================================================================//
3358
3359 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3360
3361 } // End isGCN predicate