lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef SIINSTRINFO_H
  17 #define SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIRegisterInfo.h"
  21
  22 namespace llvm {
  23
  24 class SIInstrInfo : public AMDGPUInstrInfo {
  25 private:
  26   const SIRegisterInfo RI;
  27
  28   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  29                               MachineRegisterInfo &MRI,
  30                               MachineOperand &SuperReg,
  31                               const TargetRegisterClass *SuperRC,
  32                               unsigned SubIdx,
  33                               const TargetRegisterClass *SubRC) const;
  34   MachineOperand buildExtractSubRegOrImm(MachineBasicBlock::iterator MI,
  35                                          MachineRegisterInfo &MRI,
  36                                          MachineOperand &SuperReg,
  37                                          const TargetRegisterClass *SuperRC,
  38                                          unsigned SubIdx,
  39                                          const TargetRegisterClass *SubRC) const;
  40
  41   unsigned split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
  42                          MachineBasicBlock::iterator MI,
  43                          MachineRegisterInfo &MRI,
  44                          const TargetRegisterClass *RC,
  45                          const MachineOperand &Op) const;
  46
  47   void splitScalar64BitUnaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  48                                MachineInstr *Inst, unsigned Opcode) const;
  49
  50   void splitScalar64BitBinaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  51                                 MachineInstr *Inst, unsigned Opcode) const;
  52
  53   void splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
  54                             MachineInstr *Inst) const;
  55
  56   void addDescImplicitUseDef(const MCInstrDesc &Desc, MachineInstr *MI) const;
  57
  58 public:
  59   explicit SIInstrInfo(const AMDGPUSubtarget &st);
  60
  61   const SIRegisterInfo &getRegisterInfo() const override {
  62     return RI;
  63   }
  64
  65   bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
  66                                int64_t &Offset1,
  67                                int64_t &Offset2) const override;
  68
  69   bool getLdStBaseRegImmOfs(MachineInstr *LdSt,
  70                             unsigned &BaseReg, unsigned &Offset,
  71                             const TargetRegisterInfo *TRI) const final;
  72
  73   void copyPhysReg(MachineBasicBlock &MBB,
  74                    MachineBasicBlock::iterator MI, DebugLoc DL,
  75                    unsigned DestReg, unsigned SrcReg,
  76                    bool KillSrc) const override;
  77
  78   void storeRegToStackSlot(MachineBasicBlock &MBB,
  79                            MachineBasicBlock::iterator MI,
  80                            unsigned SrcReg, bool isKill, int FrameIndex,
  81                            const TargetRegisterClass *RC,
  82                            const TargetRegisterInfo *TRI) const override;
  83
  84   void loadRegFromStackSlot(MachineBasicBlock &MBB,
  85                             MachineBasicBlock::iterator MI,
  86                             unsigned DestReg, int FrameIndex,
  87                             const TargetRegisterClass *RC,
  88                             const TargetRegisterInfo *TRI) const override;
  89
  90   virtual bool expandPostRAPseudo(MachineBasicBlock::iterator MI) const;
  91
  92   unsigned commuteOpcode(unsigned Opcode) const;
  93
  94   MachineInstr *commuteInstruction(MachineInstr *MI,
  95                                    bool NewMI=false) const override;
  96
  97   bool isTriviallyReMaterializable(const MachineInstr *MI,
  98                                    AliasAnalysis *AA = nullptr) const;
  99
 100   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
 101                               MachineBasicBlock::iterator I,
 102                               unsigned DstReg, unsigned SrcReg) const override;
 103   bool isMov(unsigned Opcode) const override;
 104
 105   bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const override;
 106   bool isDS(uint16_t Opcode) const;
 107   bool isMIMG(uint16_t Opcode) const;
 108   bool isSMRD(uint16_t Opcode) const;
 109   bool isMUBUF(uint16_t Opcode) const;
 110   bool isMTBUF(uint16_t Opcode) const;
 111   bool isVOP1(uint16_t Opcode) const;
 112   bool isVOP2(uint16_t Opcode) const;
 113   bool isVOP3(uint16_t Opcode) const;
 114   bool isVOPC(uint16_t Opcode) const;
 115   bool isInlineConstant(const APInt &Imm) const;
 116   bool isInlineConstant(const MachineOperand &MO) const;
 117   bool isLiteralConstant(const MachineOperand &MO) const;
 118
 119   bool isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 120                          const MachineOperand &MO) const;
 121
 122   /// \brief Return true if this 64-bit VALU instruction has a 32-bit encoding.
 123   /// This function will return false if you pass it a 32-bit instruction.
 124   bool hasVALU32BitEncoding(unsigned Opcode) const;
 125
 126   /// \brief Return true if this instruction has any modifiers.
 127   ///  e.g. src[012]_mod, omod, clamp.
 128   bool hasModifiers(unsigned Opcode) const;
 129   bool verifyInstruction(const MachineInstr *MI,
 130                          StringRef &ErrInfo) const override;
 131
 132   bool isSALUInstr(const MachineInstr &MI) const;
 133   static unsigned getVALUOp(const MachineInstr &MI);
 134
 135   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
 136
 137   /// \brief Return the correct register class for \p OpNo.  For target-specific
 138   /// instructions, this will return the register class that has been defined
 139   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
 140   /// the register class of its machine operand.
 141   /// to infer the correct register class base on the other operands.
 142   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
 143                                            unsigned OpNo) const;\
 144
 145   /// \returns true if it is legal for the operand at index \p OpNo
 146   /// to read a VGPR.
 147   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 148
 149   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 150   /// a MOV.  For example:
 151   /// ADD_I32_e32 VGPR0, 15
 152   /// to
 153   /// MOV VGPR1, 15
 154   /// ADD_I32_e32 VGPR0, VGPR1
 155   ///
 156   /// If the operand being legalized is a register, then a COPY will be used
 157   /// instead of MOV.
 158   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 159
 160   /// \brief Check if \p MO is a legal operand if it was the \p OpIdx Operand
 161   /// for \p MI.
 162   bool isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
 163                       const MachineOperand *MO = nullptr) const;
 164
 165   /// \brief Legalize all operands in this instruction.  This function may
 166   /// create new instruction and insert them before \p MI.
 167   void legalizeOperands(MachineInstr *MI) const;
 168
 169   void moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const;
 170
 171   /// \brief Replace this instruction's opcode with the equivalent VALU
 172   /// opcode.  This function will also move the users of \p MI to the
 173   /// VALU if necessary.
 174   void moveToVALU(MachineInstr &MI) const;
 175
 176   unsigned calculateIndirectAddress(unsigned RegIndex,
 177                                     unsigned Channel) const override;
 178
 179   const TargetRegisterClass *getIndirectAddrRegClass() const override;
 180
 181   MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 182                                          MachineBasicBlock::iterator I,
 183                                          unsigned ValueReg,
 184                                          unsigned Address,
 185                                          unsigned OffsetReg) const override;
 186
 187   MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 188                                         MachineBasicBlock::iterator I,
 189                                         unsigned ValueReg,
 190                                         unsigned Address,
 191                                         unsigned OffsetReg) const override;
 192   void reserveIndirectRegisters(BitVector &Reserved,
 193                                 const MachineFunction &MF) const;
 194
 195   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 196               unsigned SavReg, unsigned IndexReg) const;
 197
 198   void insertNOPs(MachineBasicBlock::iterator MI, int Count) const;
 199
 200   /// \brief Returns the operand named \p Op.  If \p MI does not have an
 201   /// operand named \c Op, this function returns nullptr.
 202   MachineOperand *getNamedOperand(MachineInstr &MI, unsigned OperandName) const;
 203 };
 204
 205 namespace AMDGPU {
 206
 207   int getVOPe64(uint16_t Opcode);
 208   int getVOPe32(uint16_t Opcode);
 209   int getCommuteRev(uint16_t Opcode);
 210   int getCommuteOrig(uint16_t Opcode);
 211   int getMCOpcode(uint16_t Opcode, unsigned Gen);
 212
 213   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 214   const uint64_t RSRC_TID_ENABLE = 1LL << 55;
 215
 216 } // End namespace AMDGPU
 217
 218 } // End namespace llvm
 219
 220 namespace SIInstrFlags {
 221   enum Flags {
 222     // First 4 bits are the instruction encoding
 223     VM_CNT = 1 << 0,
 224     EXP_CNT = 1 << 1,
 225     LGKM_CNT = 1 << 2
 226   };
 227 }
 228
 229 namespace SISrcMods {
 230   enum {
 231    NEG = 1 << 0,
 232    ABS = 1 << 1
 233   };
 234 }
 235
 236 #endif //SIINSTRINFO_H