lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI(st) {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 329     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 330     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 331             .addReg(SrcReg, getKillRegState(KillSrc));
 332     return;
 333
 334   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 335     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 336     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 337             .addReg(SrcReg, getKillRegState(KillSrc));
 338     return;
 339
 340   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 341     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 342     Opcode = AMDGPU::S_MOV_B32;
 343     SubIndices = Sub0_3;
 344
 345   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 346     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 347     Opcode = AMDGPU::S_MOV_B32;
 348     SubIndices = Sub0_7;
 349
 350   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 351     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 352     Opcode = AMDGPU::S_MOV_B32;
 353     SubIndices = Sub0_15;
 354
 355   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 356     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 357            AMDGPU::SReg_32RegClass.contains(SrcReg));
 358     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 359             .addReg(SrcReg, getKillRegState(KillSrc));
 360     return;
 361
 362   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 363     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 364            AMDGPU::SReg_64RegClass.contains(SrcReg));
 365     Opcode = AMDGPU::V_MOV_B32_e32;
 366     SubIndices = Sub0_1;
 367
 368   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 369     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 370     Opcode = AMDGPU::V_MOV_B32_e32;
 371     SubIndices = Sub0_2;
 372
 373   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 374     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 375            AMDGPU::SReg_128RegClass.contains(SrcReg));
 376     Opcode = AMDGPU::V_MOV_B32_e32;
 377     SubIndices = Sub0_3;
 378
 379   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 380     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 381            AMDGPU::SReg_256RegClass.contains(SrcReg));
 382     Opcode = AMDGPU::V_MOV_B32_e32;
 383     SubIndices = Sub0_7;
 384
 385   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 386     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 387            AMDGPU::SReg_512RegClass.contains(SrcReg));
 388     Opcode = AMDGPU::V_MOV_B32_e32;
 389     SubIndices = Sub0_15;
 390
 391   } else {
 392     llvm_unreachable("Can't copy register!");
 393   }
 394
 395   while (unsigned SubIdx = *SubIndices++) {
 396     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 397       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 398
 399     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 400
 401     if (*SubIndices)
 402       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 403   }
 404 }
 405
 406 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 407   int NewOpc;
 408
 409   // Try to map original to commuted opcode
 410   NewOpc = AMDGPU::getCommuteRev(Opcode);
 411   // Check if the commuted (REV) opcode exists on the target.
 412   if (NewOpc != -1 && pseudoToMCOpcode(NewOpc) != -1)
 413     return NewOpc;
 414
 415   // Try to map commuted to original opcode
 416   NewOpc = AMDGPU::getCommuteOrig(Opcode);
 417   // Check if the original (non-REV) opcode exists on the target.
 418   if (NewOpc != -1 && pseudoToMCOpcode(NewOpc) != -1)
 419     return NewOpc;
 420
 421   return Opcode;
 422 }
 423
 424 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 425
 426   if (DstRC->getSize() == 4) {
 427     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 428   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 429     return AMDGPU::S_MOV_B64;
 430   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 431     return  AMDGPU::V_MOV_B64_PSEUDO;
 432   }
 433   return AMDGPU::COPY;
 434 }
 435
 436 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 437                                       MachineBasicBlock::iterator MI,
 438                                       unsigned SrcReg, bool isKill,
 439                                       int FrameIndex,
 440                                       const TargetRegisterClass *RC,
 441                                       const TargetRegisterInfo *TRI) const {
 442   MachineFunction *MF = MBB.getParent();
 443   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 444   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 445   DebugLoc DL = MBB.findDebugLoc(MI);
 446   int Opcode = -1;
 447
 448   if (RI.isSGPRClass(RC)) {
 449     // We are only allowed to create one new instruction when spilling
 450     // registers, so we need to use pseudo instruction for spilling
 451     // SGPRs.
 452     switch (RC->getSize() * 8) {
 453       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 454       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 455       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 456       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 457       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 458     }
 459   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 460     MFI->setHasSpilledVGPRs();
 461
 462     switch(RC->getSize() * 8) {
 463       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 464       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 465       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 466       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 467       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 468       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 469     }
 470   }
 471
 472   if (Opcode != -1) {
 473     FrameInfo->setObjectAlignment(FrameIndex, 4);
 474     BuildMI(MBB, MI, DL, get(Opcode))
 475             .addReg(SrcReg)
 476             .addFrameIndex(FrameIndex)
 477             // Place-holder registers, these will be filled in by
 478             // SIPrepareScratchRegs.
 479             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 480             .addReg(AMDGPU::SGPR0, RegState::Undef);
 481   } else {
 482     LLVMContext &Ctx = MF->getFunction()->getContext();
 483     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 484                   " spill register");
 485     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 486             .addReg(SrcReg);
 487   }
 488 }
 489
 490 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 491                                        MachineBasicBlock::iterator MI,
 492                                        unsigned DestReg, int FrameIndex,
 493                                        const TargetRegisterClass *RC,
 494                                        const TargetRegisterInfo *TRI) const {
 495   MachineFunction *MF = MBB.getParent();
 496   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 497   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 498   DebugLoc DL = MBB.findDebugLoc(MI);
 499   int Opcode = -1;
 500
 501   if (RI.isSGPRClass(RC)){
 502     switch(RC->getSize() * 8) {
 503       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 504       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 505       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 506       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 507       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 508     }
 509   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 510     switch(RC->getSize() * 8) {
 511       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 512       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 513       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 514       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 515       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 516       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 517     }
 518   }
 519
 520   if (Opcode != -1) {
 521     FrameInfo->setObjectAlignment(FrameIndex, 4);
 522     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 523             .addFrameIndex(FrameIndex)
 524             // Place-holder registers, these will be filled in by
 525             // SIPrepareScratchRegs.
 526             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 527             .addReg(AMDGPU::SGPR0, RegState::Undef);
 528
 529   } else {
 530     LLVMContext &Ctx = MF->getFunction()->getContext();
 531     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 532                   " restore register");
 533     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 534   }
 535 }
 536
 537 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 538 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 539                                                MachineBasicBlock::iterator MI,
 540                                                RegScavenger *RS, unsigned TmpReg,
 541                                                unsigned FrameOffset,
 542                                                unsigned Size) const {
 543   MachineFunction *MF = MBB.getParent();
 544   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 545   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 546   const SIRegisterInfo *TRI =
 547       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 548   DebugLoc DL = MBB.findDebugLoc(MI);
 549   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 550   unsigned WavefrontSize = ST.getWavefrontSize();
 551
 552   unsigned TIDReg = MFI->getTIDReg();
 553   if (!MFI->hasCalculatedTID()) {
 554     MachineBasicBlock &Entry = MBB.getParent()->front();
 555     MachineBasicBlock::iterator Insert = Entry.front();
 556     DebugLoc DL = Insert->getDebugLoc();
 557
 558     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 559     if (TIDReg == AMDGPU::NoRegister)
 560       return TIDReg;
 561
 562
 563     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 564         WorkGroupSize > WavefrontSize) {
 565
 566       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 567       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 568       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 569       unsigned InputPtrReg =
 570           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 571       static const unsigned TIDIGRegs[3] = {
 572         TIDIGXReg, TIDIGYReg, TIDIGZReg
 573       };
 574       for (unsigned Reg : TIDIGRegs) {
 575         if (!Entry.isLiveIn(Reg))
 576           Entry.addLiveIn(Reg);
 577       }
 578
 579       RS->enterBasicBlock(&Entry);
 580       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 581       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 582       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 583               .addReg(InputPtrReg)
 584               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 585       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 586               .addReg(InputPtrReg)
 587               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 588
 589       // NGROUPS.X * NGROUPS.Y
 590       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 591               .addReg(STmp1)
 592               .addReg(STmp0);
 593       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 594       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 595               .addReg(STmp1)
 596               .addReg(TIDIGXReg);
 597       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 598       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 599               .addReg(STmp0)
 600               .addReg(TIDIGYReg)
 601               .addReg(TIDReg);
 602       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 603       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 604               .addReg(TIDReg)
 605               .addReg(TIDIGZReg);
 606     } else {
 607       // Get the wave id
 608       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 609               TIDReg)
 610               .addImm(-1)
 611               .addImm(0);
 612
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 614               TIDReg)
 615               .addImm(-1)
 616               .addReg(TIDReg);
 617     }
 618
 619     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 620             TIDReg)
 621             .addImm(2)
 622             .addReg(TIDReg);
 623     MFI->setTIDReg(TIDReg);
 624   }
 625
 626   // Add FrameIndex to LDS offset
 627   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 628   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 629           .addImm(LDSOffset)
 630           .addReg(TIDReg);
 631
 632   return TmpReg;
 633 }
 634
 635 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 636                              int Count) const {
 637   while (Count > 0) {
 638     int Arg;
 639     if (Count >= 8)
 640       Arg = 7;
 641     else
 642       Arg = Count - 1;
 643     Count -= 8;
 644     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 645             .addImm(Arg);
 646   }
 647 }
 648
 649 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 650   MachineBasicBlock &MBB = *MI->getParent();
 651   DebugLoc DL = MBB.findDebugLoc(MI);
 652   switch (MI->getOpcode()) {
 653   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 654
 655   case AMDGPU::SI_CONSTDATA_PTR: {
 656     unsigned Reg = MI->getOperand(0).getReg();
 657     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 658     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 659
 660     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 661
 662     // Add 32-bit offset from this instruction to the start of the constant data.
 663     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 664             .addReg(RegLo)
 665             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 666             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 667     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 668             .addReg(RegHi)
 669             .addImm(0)
 670             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 671             .addReg(AMDGPU::SCC, RegState::Implicit);
 672     MI->eraseFromParent();
 673     break;
 674   }
 675   case AMDGPU::SGPR_USE:
 676     // This is just a placeholder for register allocation.
 677     MI->eraseFromParent();
 678     break;
 679
 680   case AMDGPU::V_MOV_B64_PSEUDO: {
 681     unsigned Dst = MI->getOperand(0).getReg();
 682     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 683     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 684
 685     const MachineOperand &SrcOp = MI->getOperand(1);
 686     // FIXME: Will this work for 64-bit floating point immediates?
 687     assert(!SrcOp.isFPImm());
 688     if (SrcOp.isImm()) {
 689       APInt Imm(64, SrcOp.getImm());
 690       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 691               .addImm(Imm.getLoBits(32).getZExtValue())
 692               .addReg(Dst, RegState::Implicit);
 693       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 694               .addImm(Imm.getHiBits(32).getZExtValue())
 695               .addReg(Dst, RegState::Implicit);
 696     } else {
 697       assert(SrcOp.isReg());
 698       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 699               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 700               .addReg(Dst, RegState::Implicit);
 701       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 702               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 703               .addReg(Dst, RegState::Implicit);
 704     }
 705     MI->eraseFromParent();
 706     break;
 707   }
 708   }
 709   return true;
 710 }
 711
 712 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 713                                               bool NewMI) const {
 714
 715   if (MI->getNumOperands() < 3)
 716     return nullptr;
 717
 718   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 719                                            AMDGPU::OpName::src0);
 720   assert(Src0Idx != -1 && "Should always have src0 operand");
 721
 722   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 723   if (!Src0.isReg())
 724     return nullptr;
 725
 726   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 727                                            AMDGPU::OpName::src1);
 728   if (Src1Idx == -1)
 729     return nullptr;
 730
 731   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 732
 733   // Make sure it's legal to commute operands for VOP2.
 734   if (isVOP2(MI->getOpcode()) &&
 735       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 736        !isOperandLegal(MI, Src1Idx, &Src0))) {
 737     return nullptr;
 738     }
 739
 740   if (!Src1.isReg()) {
 741     // Allow commuting instructions with Imm operands.
 742     if (NewMI || !Src1.isImm() ||
 743        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 744       return nullptr;
 745     }
 746
 747     // Be sure to copy the source modifiers to the right place.
 748     if (MachineOperand *Src0Mods
 749           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 750       MachineOperand *Src1Mods
 751         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 752
 753       int Src0ModsVal = Src0Mods->getImm();
 754       if (!Src1Mods && Src0ModsVal != 0)
 755         return nullptr;
 756
 757       // XXX - This assert might be a lie. It might be useful to have a neg
 758       // modifier with 0.0.
 759       int Src1ModsVal = Src1Mods->getImm();
 760       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 761
 762       Src1Mods->setImm(Src0ModsVal);
 763       Src0Mods->setImm(Src1ModsVal);
 764     }
 765
 766     unsigned Reg = Src0.getReg();
 767     unsigned SubReg = Src0.getSubReg();
 768     if (Src1.isImm())
 769       Src0.ChangeToImmediate(Src1.getImm());
 770     else
 771       llvm_unreachable("Should only have immediates");
 772
 773     Src1.ChangeToRegister(Reg, false);
 774     Src1.setSubReg(SubReg);
 775   } else {
 776     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 777   }
 778
 779   if (MI)
 780     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 781
 782   return MI;
 783 }
 784
 785 // This needs to be implemented because the source modifiers may be inserted
 786 // between the true commutable operands, and the base
 787 // TargetInstrInfo::commuteInstruction uses it.
 788 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 789                                         unsigned &SrcOpIdx1,
 790                                         unsigned &SrcOpIdx2) const {
 791   const MCInstrDesc &MCID = MI->getDesc();
 792   if (!MCID.isCommutable())
 793     return false;
 794
 795   unsigned Opc = MI->getOpcode();
 796   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 797   if (Src0Idx == -1)
 798     return false;
 799
 800   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 801   // immediate.
 802   if (!MI->getOperand(Src0Idx).isReg())
 803     return false;
 804
 805   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 806   if (Src1Idx == -1)
 807     return false;
 808
 809   if (!MI->getOperand(Src1Idx).isReg())
 810     return false;
 811
 812   // If any source modifiers are set, the generic instruction commuting won't
 813   // understand how to copy the source modifiers.
 814   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 815       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 816     return false;
 817
 818   SrcOpIdx1 = Src0Idx;
 819   SrcOpIdx2 = Src1Idx;
 820   return true;
 821 }
 822
 823 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 824                                          MachineBasicBlock::iterator I,
 825                                          unsigned DstReg,
 826                                          unsigned SrcReg) const {
 827   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 828                  DstReg) .addReg(SrcReg);
 829 }
 830
 831 bool SIInstrInfo::isMov(unsigned Opcode) const {
 832   switch(Opcode) {
 833   default: return false;
 834   case AMDGPU::S_MOV_B32:
 835   case AMDGPU::S_MOV_B64:
 836   case AMDGPU::V_MOV_B32_e32:
 837   case AMDGPU::V_MOV_B32_e64:
 838     return true;
 839   }
 840 }
 841
 842 bool
 843 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 844   return RC != &AMDGPU::EXECRegRegClass;
 845 }
 846
 847 bool
 848 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 849                                          AliasAnalysis *AA) const {
 850   switch(MI->getOpcode()) {
 851   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 852   case AMDGPU::S_MOV_B32:
 853   case AMDGPU::S_MOV_B64:
 854   case AMDGPU::V_MOV_B32_e32:
 855     return MI->getOperand(1).isImm();
 856   }
 857 }
 858
 859 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
 860                                 int WidthB, int OffsetB) {
 861   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
 862   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
 863   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
 864   return LowOffset + LowWidth <= HighOffset;
 865 }
 866
 867 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
 868                                                MachineInstr *MIb) const {
 869   unsigned BaseReg0, Offset0;
 870   unsigned BaseReg1, Offset1;
 871
 872   if (getLdStBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
 873       getLdStBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
 874     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
 875            "read2 / write2 not expected here yet");
 876     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
 877     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
 878     if (BaseReg0 == BaseReg1 &&
 879         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
 880       return true;
 881     }
 882   }
 883
 884   return false;
 885 }
 886
 887 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
 888                                                   MachineInstr *MIb,
 889                                                   AliasAnalysis *AA) const {
 890   unsigned Opc0 = MIa->getOpcode();
 891   unsigned Opc1 = MIb->getOpcode();
 892
 893   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
 894          "MIa must load from or modify a memory location");
 895   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
 896          "MIb must load from or modify a memory location");
 897
 898   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
 899     return false;
 900
 901   // XXX - Can we relax this between address spaces?
 902   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
 903     return false;
 904
 905   // TODO: Should we check the address space from the MachineMemOperand? That
 906   // would allow us to distinguish objects we know don't alias based on the
 907   // underlying addres space, even if it was lowered to a different one,
 908   // e.g. private accesses lowered to use MUBUF instructions on a scratch
 909   // buffer.
 910   if (isDS(Opc0)) {
 911     if (isDS(Opc1))
 912       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 913
 914     return !isFLAT(Opc1);
 915   }
 916
 917   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
 918     if (isMUBUF(Opc1) || isMTBUF(Opc1))
 919       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 920
 921     return !isFLAT(Opc1) && !isSMRD(Opc1);
 922   }
 923
 924   if (isSMRD(Opc0)) {
 925     if (isSMRD(Opc1))
 926       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 927
 928     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
 929   }
 930
 931   if (isFLAT(Opc0)) {
 932     if (isFLAT(Opc1))
 933       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 934
 935     return false;
 936   }
 937
 938   return false;
 939 }
 940
 941 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 942   int64_t SVal = Imm.getSExtValue();
 943   if (SVal >= -16 && SVal <= 64)
 944     return true;
 945
 946   if (Imm.getBitWidth() == 64) {
 947     uint64_t Val = Imm.getZExtValue();
 948     return (DoubleToBits(0.0) == Val) ||
 949            (DoubleToBits(1.0) == Val) ||
 950            (DoubleToBits(-1.0) == Val) ||
 951            (DoubleToBits(0.5) == Val) ||
 952            (DoubleToBits(-0.5) == Val) ||
 953            (DoubleToBits(2.0) == Val) ||
 954            (DoubleToBits(-2.0) == Val) ||
 955            (DoubleToBits(4.0) == Val) ||
 956            (DoubleToBits(-4.0) == Val);
 957   }
 958
 959   // The actual type of the operand does not seem to matter as long
 960   // as the bits match one of the inline immediate values.  For example:
 961   //
 962   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 963   // so it is a legal inline immediate.
 964   //
 965   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 966   // floating-point, so it is a legal inline immediate.
 967   uint32_t Val = Imm.getZExtValue();
 968
 969   return (FloatToBits(0.0f) == Val) ||
 970          (FloatToBits(1.0f) == Val) ||
 971          (FloatToBits(-1.0f) == Val) ||
 972          (FloatToBits(0.5f) == Val) ||
 973          (FloatToBits(-0.5f) == Val) ||
 974          (FloatToBits(2.0f) == Val) ||
 975          (FloatToBits(-2.0f) == Val) ||
 976          (FloatToBits(4.0f) == Val) ||
 977          (FloatToBits(-4.0f) == Val);
 978 }
 979
 980 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO,
 981                                    unsigned OpSize) const {
 982   if (MO.isImm()) {
 983     // MachineOperand provides no way to tell the true operand size, since it
 984     // only records a 64-bit value. We need to know the size to determine if a
 985     // 32-bit floating point immediate bit pattern is legal for an integer
 986     // immediate. It would be for any 32-bit integer operand, but would not be
 987     // for a 64-bit one.
 988
 989     unsigned BitSize = 8 * OpSize;
 990     return isInlineConstant(APInt(BitSize, MO.getImm(), true));
 991   }
 992
 993   return false;
 994 }
 995
 996 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO,
 997                                     unsigned OpSize) const {
 998   return MO.isImm() && !isInlineConstant(MO, OpSize);
 999 }
1000
1001 static bool compareMachineOp(const MachineOperand &Op0,
1002                              const MachineOperand &Op1) {
1003   if (Op0.getType() != Op1.getType())
1004     return false;
1005
1006   switch (Op0.getType()) {
1007   case MachineOperand::MO_Register:
1008     return Op0.getReg() == Op1.getReg();
1009   case MachineOperand::MO_Immediate:
1010     return Op0.getImm() == Op1.getImm();
1011   default:
1012     llvm_unreachable("Didn't expect to be comparing these operand types");
1013   }
1014 }
1015
1016 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1017                                  const MachineOperand &MO) const {
1018   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1019
1020   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1021
1022   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1023     return true;
1024
1025   if (OpInfo.RegClass < 0)
1026     return false;
1027
1028   unsigned OpSize = RI.getRegClass(OpInfo.RegClass)->getSize();
1029   if (isLiteralConstant(MO, OpSize))
1030     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1031
1032   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1033 }
1034
1035 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) const {
1036   switch (AS) {
1037   case AMDGPUAS::GLOBAL_ADDRESS: {
1038     // MUBUF instructions a 12-bit offset in bytes.
1039     return isUInt<12>(OffsetSize);
1040   }
1041   case AMDGPUAS::CONSTANT_ADDRESS: {
1042     // SMRD instructions have an 8-bit offset in dwords on SI and
1043     // a 20-bit offset in bytes on VI.
1044     if (RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1045       return isUInt<20>(OffsetSize);
1046     else
1047       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
1048   }
1049   case AMDGPUAS::LOCAL_ADDRESS:
1050   case AMDGPUAS::REGION_ADDRESS: {
1051     // The single offset versions have a 16-bit offset in bytes.
1052     return isUInt<16>(OffsetSize);
1053   }
1054   case AMDGPUAS::PRIVATE_ADDRESS:
1055     // Indirect register addressing does not use any offsets.
1056   default:
1057     return 0;
1058   }
1059 }
1060
1061 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1062   int Op32 = AMDGPU::getVOPe32(Opcode);
1063   if (Op32 == -1)
1064     return false;
1065
1066   return pseudoToMCOpcode(Op32) != -1;
1067 }
1068
1069 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1070   // The src0_modifier operand is present on all instructions
1071   // that have modifiers.
1072
1073   return AMDGPU::getNamedOperandIdx(Opcode,
1074                                     AMDGPU::OpName::src0_modifiers) != -1;
1075 }
1076
1077 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1078                                   unsigned OpName) const {
1079   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1080   return Mods && Mods->getImm();
1081 }
1082
1083 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1084                                   const MachineOperand &MO,
1085                                   unsigned OpSize) const {
1086   // Literal constants use the constant bus.
1087   if (isLiteralConstant(MO, OpSize))
1088     return true;
1089
1090   if (!MO.isReg() || !MO.isUse())
1091     return false;
1092
1093   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1094     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1095
1096   // FLAT_SCR is just an SGPR pair.
1097   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1098     return true;
1099
1100   // EXEC register uses the constant bus.
1101   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1102     return true;
1103
1104   // SGPRs use the constant bus
1105   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1106       (!MO.isImplicit() &&
1107       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1108        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1109     return true;
1110   }
1111
1112   return false;
1113 }
1114
1115 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1116                                     StringRef &ErrInfo) const {
1117   uint16_t Opcode = MI->getOpcode();
1118   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1119   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1120   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1121   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1122
1123   // Make sure the number of operands is correct.
1124   const MCInstrDesc &Desc = get(Opcode);
1125   if (!Desc.isVariadic() &&
1126       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1127      ErrInfo = "Instruction has wrong number of operands.";
1128      return false;
1129   }
1130
1131   // Make sure the register classes are correct
1132   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1133     if (MI->getOperand(i).isFPImm()) {
1134       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1135                 "all fp values to integers.";
1136       return false;
1137     }
1138
1139     switch (Desc.OpInfo[i].OperandType) {
1140     case MCOI::OPERAND_REGISTER:
1141       if (MI->getOperand(i).isImm()) {
1142         ErrInfo = "Illegal immediate value for operand.";
1143         return false;
1144       }
1145       break;
1146     case AMDGPU::OPERAND_REG_IMM32:
1147       break;
1148     case AMDGPU::OPERAND_REG_INLINE_C:
1149       if (MI->getOperand(i).isImm()) {
1150         int RegClass = Desc.OpInfo[i].RegClass;
1151         const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1152         if (!isInlineConstant(MI->getOperand(i), RC->getSize())) {
1153           ErrInfo = "Illegal immediate value for operand.";
1154           return false;
1155         }
1156       }
1157       break;
1158     case MCOI::OPERAND_IMMEDIATE:
1159       // Check if this operand is an immediate.
1160       // FrameIndex operands will be replaced by immediates, so they are
1161       // allowed.
1162       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1163         ErrInfo = "Expected immediate, but got non-immediate";
1164         return false;
1165       }
1166       // Fall-through
1167     default:
1168       continue;
1169     }
1170
1171     if (!MI->getOperand(i).isReg())
1172       continue;
1173
1174     int RegClass = Desc.OpInfo[i].RegClass;
1175     if (RegClass != -1) {
1176       unsigned Reg = MI->getOperand(i).getReg();
1177       if (TargetRegisterInfo::isVirtualRegister(Reg))
1178         continue;
1179
1180       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1181       if (!RC->contains(Reg)) {
1182         ErrInfo = "Operand has incorrect register class.";
1183         return false;
1184       }
1185     }
1186   }
1187
1188
1189   // Verify VOP*
1190   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1191     // Only look at the true operands. Only a real operand can use the constant
1192     // bus, and we don't want to check pseudo-operands like the source modifier
1193     // flags.
1194     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1195
1196     unsigned ConstantBusCount = 0;
1197     unsigned SGPRUsed = AMDGPU::NoRegister;
1198     for (int OpIdx : OpIndices) {
1199       if (OpIdx == -1)
1200         break;
1201       const MachineOperand &MO = MI->getOperand(OpIdx);
1202       if (usesConstantBus(MRI, MO, getOpSize(Opcode, OpIdx))) {
1203         if (MO.isReg()) {
1204           if (MO.getReg() != SGPRUsed)
1205             ++ConstantBusCount;
1206           SGPRUsed = MO.getReg();
1207         } else {
1208           ++ConstantBusCount;
1209         }
1210       }
1211     }
1212     if (ConstantBusCount > 1) {
1213       ErrInfo = "VOP* instruction uses the constant bus more than once";
1214       return false;
1215     }
1216   }
1217
1218   // Verify SRC1 for VOP2 and VOPC
1219   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1220     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1221     if (Src1.isImm()) {
1222       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1223       return false;
1224     }
1225   }
1226
1227   // Verify VOP3
1228   if (isVOP3(Opcode)) {
1229     if (Src0Idx != -1 &&
1230         isLiteralConstant(MI->getOperand(Src0Idx), getOpSize(Opcode, Src0Idx))) {
1231       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1232       return false;
1233     }
1234     if (Src1Idx != -1 &&
1235         isLiteralConstant(MI->getOperand(Src1Idx), getOpSize(Opcode, Src1Idx))) {
1236       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1237       return false;
1238     }
1239     if (Src2Idx != -1 &&
1240         isLiteralConstant(MI->getOperand(Src2Idx), getOpSize(Opcode, Src2Idx))) {
1241       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1242       return false;
1243     }
1244   }
1245
1246   // Verify misc. restrictions on specific instructions.
1247   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1248       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1249     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1250     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1251     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1252     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1253       if (!compareMachineOp(Src0, Src1) &&
1254           !compareMachineOp(Src0, Src2)) {
1255         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1256         return false;
1257       }
1258     }
1259   }
1260
1261   return true;
1262 }
1263
1264 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1265   switch (MI.getOpcode()) {
1266   default: return AMDGPU::INSTRUCTION_LIST_END;
1267   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1268   case AMDGPU::COPY: return AMDGPU::COPY;
1269   case AMDGPU::PHI: return AMDGPU::PHI;
1270   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1271   case AMDGPU::S_MOV_B32:
1272     return MI.getOperand(1).isReg() ?
1273            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1274   case AMDGPU::S_ADD_I32:
1275   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1276   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1277   case AMDGPU::S_SUB_I32:
1278   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1279   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1280   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1281   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1282   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1283   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1284   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1285   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1286   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1287   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1288   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1289   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1290   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1291   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1292   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1293   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1294   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1295   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1296   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1297   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1298   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1299   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1300   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1301   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1302   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1303   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1304   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1305   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1306   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1307   case AMDGPU::S_LOAD_DWORD_IMM:
1308   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1309   case AMDGPU::S_LOAD_DWORDX2_IMM:
1310   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1311   case AMDGPU::S_LOAD_DWORDX4_IMM:
1312   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1313   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1314   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1315   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1316   }
1317 }
1318
1319 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1320   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1321 }
1322
1323 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1324                                                       unsigned OpNo) const {
1325   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1326   const MCInstrDesc &Desc = get(MI.getOpcode());
1327   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1328       Desc.OpInfo[OpNo].RegClass == -1) {
1329     unsigned Reg = MI.getOperand(OpNo).getReg();
1330
1331     if (TargetRegisterInfo::isVirtualRegister(Reg))
1332       return MRI.getRegClass(Reg);
1333     return RI.getPhysRegClass(Reg);
1334   }
1335
1336   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1337   return RI.getRegClass(RCID);
1338 }
1339
1340 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1341   switch (MI.getOpcode()) {
1342   case AMDGPU::COPY:
1343   case AMDGPU::REG_SEQUENCE:
1344   case AMDGPU::PHI:
1345   case AMDGPU::INSERT_SUBREG:
1346     return RI.hasVGPRs(getOpRegClass(MI, 0));
1347   default:
1348     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1349   }
1350 }
1351
1352 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1353   MachineBasicBlock::iterator I = MI;
1354   MachineBasicBlock *MBB = MI->getParent();
1355   MachineOperand &MO = MI->getOperand(OpIdx);
1356   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1357   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1358   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1359   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1360   if (MO.isReg())
1361     Opcode = AMDGPU::COPY;
1362   else if (RI.isSGPRClass(RC))
1363     Opcode = AMDGPU::S_MOV_B32;
1364
1365
1366   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1367   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1368     VRC = &AMDGPU::VReg_64RegClass;
1369   else
1370     VRC = &AMDGPU::VGPR_32RegClass;
1371
1372   unsigned Reg = MRI.createVirtualRegister(VRC);
1373   DebugLoc DL = MBB->findDebugLoc(I);
1374   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1375     .addOperand(MO);
1376   MO.ChangeToRegister(Reg, false);
1377 }
1378
1379 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1380                                          MachineRegisterInfo &MRI,
1381                                          MachineOperand &SuperReg,
1382                                          const TargetRegisterClass *SuperRC,
1383                                          unsigned SubIdx,
1384                                          const TargetRegisterClass *SubRC)
1385                                          const {
1386   assert(SuperReg.isReg());
1387
1388   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1389   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1390
1391   // Just in case the super register is itself a sub-register, copy it to a new
1392   // value so we don't need to worry about merging its subreg index with the
1393   // SubIdx passed to this function. The register coalescer should be able to
1394   // eliminate this extra copy.
1395   MachineBasicBlock *MBB = MI->getParent();
1396   DebugLoc DL = MI->getDebugLoc();
1397
1398   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1399     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1400
1401   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1402     .addReg(NewSuperReg, 0, SubIdx);
1403
1404   return SubReg;
1405 }
1406
1407 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1408   MachineBasicBlock::iterator MII,
1409   MachineRegisterInfo &MRI,
1410   MachineOperand &Op,
1411   const TargetRegisterClass *SuperRC,
1412   unsigned SubIdx,
1413   const TargetRegisterClass *SubRC) const {
1414   if (Op.isImm()) {
1415     // XXX - Is there a better way to do this?
1416     if (SubIdx == AMDGPU::sub0)
1417       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1418     if (SubIdx == AMDGPU::sub1)
1419       return MachineOperand::CreateImm(Op.getImm() >> 32);
1420
1421     llvm_unreachable("Unhandled register index for immediate");
1422   }
1423
1424   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1425                                        SubIdx, SubRC);
1426   return MachineOperand::CreateReg(SubReg, false);
1427 }
1428
1429 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1430                                     MachineBasicBlock::iterator MI,
1431                                     MachineRegisterInfo &MRI,
1432                                     const TargetRegisterClass *RC,
1433                                     const MachineOperand &Op) const {
1434   MachineBasicBlock *MBB = MI->getParent();
1435   DebugLoc DL = MI->getDebugLoc();
1436   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1437   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1438   unsigned Dst = MRI.createVirtualRegister(RC);
1439
1440   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1441                              LoDst)
1442     .addImm(Op.getImm() & 0xFFFFFFFF);
1443   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1444                              HiDst)
1445     .addImm(Op.getImm() >> 32);
1446
1447   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1448     .addReg(LoDst)
1449     .addImm(AMDGPU::sub0)
1450     .addReg(HiDst)
1451     .addImm(AMDGPU::sub1);
1452
1453   Worklist.push_back(Lo);
1454   Worklist.push_back(Hi);
1455
1456   return Dst;
1457 }
1458
1459 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1460 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1461   assert(Inst->getNumExplicitOperands() == 3);
1462   MachineOperand Op1 = Inst->getOperand(1);
1463   Inst->RemoveOperand(1);
1464   Inst->addOperand(Op1);
1465 }
1466
1467 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1468                                  const MachineOperand *MO) const {
1469   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1470   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1471   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1472   const TargetRegisterClass *DefinedRC =
1473       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1474   if (!MO)
1475     MO = &MI->getOperand(OpIdx);
1476
1477   if (isVALU(InstDesc.Opcode) &&
1478       usesConstantBus(MRI, *MO, DefinedRC->getSize())) {
1479     unsigned SGPRUsed =
1480         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1481     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1482       if (i == OpIdx)
1483         continue;
1484       const MachineOperand &Op = MI->getOperand(i);
1485       if (Op.isReg() && Op.getReg() != SGPRUsed &&
1486           usesConstantBus(MRI, Op, getOpSize(*MI, i))) {
1487         return false;
1488       }
1489     }
1490   }
1491
1492   if (MO->isReg()) {
1493     assert(DefinedRC);
1494     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1495
1496     // In order to be legal, the common sub-class must be equal to the
1497     // class of the current operand.  For example:
1498     //
1499     // v_mov_b32 s0 ; Operand defined as vsrc_32
1500     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1501     //
1502     // s_sendmsg 0, s0 ; Operand defined as m0reg
1503     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1504
1505     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1506   }
1507
1508
1509   // Handle non-register types that are treated like immediates.
1510   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1511
1512   if (!DefinedRC) {
1513     // This operand expects an immediate.
1514     return true;
1515   }
1516
1517   return isImmOperandLegal(MI, OpIdx, *MO);
1518 }
1519
1520 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1521   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1522
1523   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1524                                            AMDGPU::OpName::src0);
1525   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1526                                            AMDGPU::OpName::src1);
1527   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1528                                            AMDGPU::OpName::src2);
1529
1530   // Legalize VOP2
1531   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1532     // Legalize src0
1533     if (!isOperandLegal(MI, Src0Idx))
1534       legalizeOpWithMove(MI, Src0Idx);
1535
1536     // Legalize src1
1537     if (isOperandLegal(MI, Src1Idx))
1538       return;
1539
1540     // Usually src0 of VOP2 instructions allow more types of inputs
1541     // than src1, so try to commute the instruction to decrease our
1542     // chances of having to insert a MOV instruction to legalize src1.
1543     if (MI->isCommutable()) {
1544       if (commuteInstruction(MI))
1545         // If we are successful in commuting, then we know MI is legal, so
1546         // we are done.
1547         return;
1548     }
1549
1550     legalizeOpWithMove(MI, Src1Idx);
1551     return;
1552   }
1553
1554   // XXX - Do any VOP3 instructions read VCC?
1555   // Legalize VOP3
1556   if (isVOP3(MI->getOpcode())) {
1557     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1558
1559     // Find the one SGPR operand we are allowed to use.
1560     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1561
1562     for (unsigned i = 0; i < 3; ++i) {
1563       int Idx = VOP3Idx[i];
1564       if (Idx == -1)
1565         break;
1566       MachineOperand &MO = MI->getOperand(Idx);
1567
1568       if (MO.isReg()) {
1569         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1570           continue; // VGPRs are legal
1571
1572         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1573
1574         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1575           SGPRReg = MO.getReg();
1576           // We can use one SGPR in each VOP3 instruction.
1577           continue;
1578         }
1579       } else if (!isLiteralConstant(MO, getOpSize(MI->getOpcode(), Idx))) {
1580         // If it is not a register and not a literal constant, then it must be
1581         // an inline constant which is always legal.
1582         continue;
1583       }
1584       // If we make it this far, then the operand is not legal and we must
1585       // legalize it.
1586       legalizeOpWithMove(MI, Idx);
1587     }
1588   }
1589
1590   // Legalize REG_SEQUENCE and PHI
1591   // The register class of the operands much be the same type as the register
1592   // class of the output.
1593   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1594       MI->getOpcode() == AMDGPU::PHI) {
1595     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1596     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1597       if (!MI->getOperand(i).isReg() ||
1598           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1599         continue;
1600       const TargetRegisterClass *OpRC =
1601               MRI.getRegClass(MI->getOperand(i).getReg());
1602       if (RI.hasVGPRs(OpRC)) {
1603         VRC = OpRC;
1604       } else {
1605         SRC = OpRC;
1606       }
1607     }
1608
1609     // If any of the operands are VGPR registers, then they all most be
1610     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1611     // them.
1612     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1613       if (!VRC) {
1614         assert(SRC);
1615         VRC = RI.getEquivalentVGPRClass(SRC);
1616       }
1617       RC = VRC;
1618     } else {
1619       RC = SRC;
1620     }
1621
1622     // Update all the operands so they have the same type.
1623     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1624       if (!MI->getOperand(i).isReg() ||
1625           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1626         continue;
1627       unsigned DstReg = MRI.createVirtualRegister(RC);
1628       MachineBasicBlock *InsertBB;
1629       MachineBasicBlock::iterator Insert;
1630       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1631         InsertBB = MI->getParent();
1632         Insert = MI;
1633       } else {
1634         // MI is a PHI instruction.
1635         InsertBB = MI->getOperand(i + 1).getMBB();
1636         Insert = InsertBB->getFirstTerminator();
1637       }
1638       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1639               get(AMDGPU::COPY), DstReg)
1640               .addOperand(MI->getOperand(i));
1641       MI->getOperand(i).setReg(DstReg);
1642     }
1643   }
1644
1645   // Legalize INSERT_SUBREG
1646   // src0 must have the same register class as dst
1647   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1648     unsigned Dst = MI->getOperand(0).getReg();
1649     unsigned Src0 = MI->getOperand(1).getReg();
1650     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1651     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1652     if (DstRC != Src0RC) {
1653       MachineBasicBlock &MBB = *MI->getParent();
1654       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1655       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1656               .addReg(Src0);
1657       MI->getOperand(1).setReg(NewSrc0);
1658     }
1659     return;
1660   }
1661
1662   // Legalize MUBUF* instructions
1663   // FIXME: If we start using the non-addr64 instructions for compute, we
1664   // may need to legalize them here.
1665   int SRsrcIdx =
1666       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1667   if (SRsrcIdx != -1) {
1668     // We have an MUBUF instruction
1669     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1670     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1671     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1672                                              RI.getRegClass(SRsrcRC))) {
1673       // The operands are legal.
1674       // FIXME: We may need to legalize operands besided srsrc.
1675       return;
1676     }
1677
1678     MachineBasicBlock &MBB = *MI->getParent();
1679     // Extract the the ptr from the resource descriptor.
1680
1681     // SRsrcPtrLo = srsrc:sub0
1682     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1683         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VGPR_32RegClass);
1684
1685     // SRsrcPtrHi = srsrc:sub1
1686     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1687         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VGPR_32RegClass);
1688
1689     // Create an empty resource descriptor
1690     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1691     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1692     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1693     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1694     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1695
1696     // Zero64 = 0
1697     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1698             Zero64)
1699             .addImm(0);
1700
1701     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1702     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1703             SRsrcFormatLo)
1704             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1705
1706     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1707     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1708             SRsrcFormatHi)
1709             .addImm(RsrcDataFormat >> 32);
1710
1711     // NewSRsrc = {Zero64, SRsrcFormat}
1712     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1713             NewSRsrc)
1714             .addReg(Zero64)
1715             .addImm(AMDGPU::sub0_sub1)
1716             .addReg(SRsrcFormatLo)
1717             .addImm(AMDGPU::sub2)
1718             .addReg(SRsrcFormatHi)
1719             .addImm(AMDGPU::sub3);
1720
1721     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1722     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1723     unsigned NewVAddrLo;
1724     unsigned NewVAddrHi;
1725     if (VAddr) {
1726       // This is already an ADDR64 instruction so we need to add the pointer
1727       // extracted from the resource descriptor to the current value of VAddr.
1728       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1729       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1730
1731       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1732       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1733               NewVAddrLo)
1734               .addReg(SRsrcPtrLo)
1735               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1736               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1737
1738       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1739       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1740               NewVAddrHi)
1741               .addReg(SRsrcPtrHi)
1742               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1743               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1744               .addReg(AMDGPU::VCC, RegState::Implicit);
1745
1746     } else {
1747       // This instructions is the _OFFSET variant, so we need to convert it to
1748       // ADDR64.
1749       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1750       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1751       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1752
1753       // Create the new instruction.
1754       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1755       MachineInstr *Addr64 =
1756           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1757                   .addOperand(*VData)
1758                   .addOperand(*SRsrc)
1759                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1760                                               // This will be replaced later
1761                                               // with the new value of vaddr.
1762                   .addOperand(*SOffset)
1763                   .addOperand(*Offset);
1764
1765       MI->removeFromParent();
1766       MI = Addr64;
1767
1768       NewVAddrLo = SRsrcPtrLo;
1769       NewVAddrHi = SRsrcPtrHi;
1770       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1771       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1772     }
1773
1774     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1775     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1776             NewVAddr)
1777             .addReg(NewVAddrLo)
1778             .addImm(AMDGPU::sub0)
1779             .addReg(NewVAddrHi)
1780             .addImm(AMDGPU::sub1);
1781
1782
1783     // Update the instruction to use NewVaddr
1784     VAddr->setReg(NewVAddr);
1785     // Update the instruction to use NewSRsrc
1786     SRsrc->setReg(NewSRsrc);
1787   }
1788 }
1789
1790 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1791                             const TargetRegisterClass *HalfRC,
1792                             unsigned HalfImmOp, unsigned HalfSGPROp,
1793                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1794
1795   DebugLoc DL = MI->getDebugLoc();
1796   MachineBasicBlock *MBB = MI->getParent();
1797   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1798   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1799   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1800   unsigned HalfSize = HalfRC->getSize();
1801   const MachineOperand *OffOp =
1802       getNamedOperand(*MI, AMDGPU::OpName::offset);
1803   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1804
1805   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1806   // on VI.
1807   if (OffOp) {
1808     bool isVI = RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS;
1809     unsigned OffScale = isVI ? 1 : 4;
1810     // Handle the _IMM variant
1811     unsigned LoOffset = OffOp->getImm() * OffScale;
1812     unsigned HiOffset = LoOffset + HalfSize;
1813     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1814                   .addOperand(*SBase)
1815                   .addImm(LoOffset / OffScale);
1816
1817     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1818       unsigned OffsetSGPR =
1819           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1820       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1821               .addImm(HiOffset); // The offset in register is in bytes.
1822       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1823                     .addOperand(*SBase)
1824                     .addReg(OffsetSGPR);
1825     } else {
1826       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1827                      .addOperand(*SBase)
1828                      .addImm(HiOffset / OffScale);
1829     }
1830   } else {
1831     // Handle the _SGPR variant
1832     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1833     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1834                   .addOperand(*SBase)
1835                   .addOperand(*SOff);
1836     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1837     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1838             .addOperand(*SOff)
1839             .addImm(HalfSize);
1840     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1841                   .addOperand(*SBase)
1842                   .addReg(OffsetSGPR);
1843   }
1844
1845   unsigned SubLo, SubHi;
1846   switch (HalfSize) {
1847     case 4:
1848       SubLo = AMDGPU::sub0;
1849       SubHi = AMDGPU::sub1;
1850       break;
1851     case 8:
1852       SubLo = AMDGPU::sub0_sub1;
1853       SubHi = AMDGPU::sub2_sub3;
1854       break;
1855     case 16:
1856       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1857       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1858       break;
1859     case 32:
1860       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1861       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1862       break;
1863     default:
1864       llvm_unreachable("Unhandled HalfSize");
1865   }
1866
1867   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1868           .addOperand(MI->getOperand(0))
1869           .addReg(RegLo)
1870           .addImm(SubLo)
1871           .addReg(RegHi)
1872           .addImm(SubHi);
1873 }
1874
1875 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1876   MachineBasicBlock *MBB = MI->getParent();
1877   switch (MI->getOpcode()) {
1878     case AMDGPU::S_LOAD_DWORD_IMM:
1879     case AMDGPU::S_LOAD_DWORD_SGPR:
1880     case AMDGPU::S_LOAD_DWORDX2_IMM:
1881     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1882     case AMDGPU::S_LOAD_DWORDX4_IMM:
1883     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1884       unsigned NewOpcode = getVALUOp(*MI);
1885       unsigned RegOffset;
1886       unsigned ImmOffset;
1887
1888       if (MI->getOperand(2).isReg()) {
1889         RegOffset = MI->getOperand(2).getReg();
1890         ImmOffset = 0;
1891       } else {
1892         assert(MI->getOperand(2).isImm());
1893         // SMRD instructions take a dword offsets on SI and byte offset on VI
1894         // and MUBUF instructions always take a byte offset.
1895         ImmOffset = MI->getOperand(2).getImm();
1896         if (RI.ST.getGeneration() <= AMDGPUSubtarget::SEA_ISLANDS)
1897           ImmOffset <<= 2;
1898         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1899
1900         if (isUInt<12>(ImmOffset)) {
1901           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1902                   RegOffset)
1903                   .addImm(0);
1904         } else {
1905           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1906                   RegOffset)
1907                   .addImm(ImmOffset);
1908           ImmOffset = 0;
1909         }
1910       }
1911
1912       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1913       unsigned DWord0 = RegOffset;
1914       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1915       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1916       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1917       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1918
1919       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1920               .addImm(0);
1921       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1922               .addImm(RsrcDataFormat & 0xFFFFFFFF);
1923       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1924               .addImm(RsrcDataFormat >> 32);
1925       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1926               .addReg(DWord0)
1927               .addImm(AMDGPU::sub0)
1928               .addReg(DWord1)
1929               .addImm(AMDGPU::sub1)
1930               .addReg(DWord2)
1931               .addImm(AMDGPU::sub2)
1932               .addReg(DWord3)
1933               .addImm(AMDGPU::sub3);
1934       MI->setDesc(get(NewOpcode));
1935       if (MI->getOperand(2).isReg()) {
1936         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1937       } else {
1938         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1939       }
1940       MI->getOperand(1).setReg(SRsrc);
1941       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(0));
1942       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1943
1944       const TargetRegisterClass *NewDstRC =
1945           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1946
1947       unsigned DstReg = MI->getOperand(0).getReg();
1948       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1949       MRI.replaceRegWith(DstReg, NewDstReg);
1950       break;
1951     }
1952     case AMDGPU::S_LOAD_DWORDX8_IMM:
1953     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1954       MachineInstr *Lo, *Hi;
1955       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1956                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1957       MI->eraseFromParent();
1958       moveSMRDToVALU(Lo, MRI);
1959       moveSMRDToVALU(Hi, MRI);
1960       break;
1961     }
1962
1963     case AMDGPU::S_LOAD_DWORDX16_IMM:
1964     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1965       MachineInstr *Lo, *Hi;
1966       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1967                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1968       MI->eraseFromParent();
1969       moveSMRDToVALU(Lo, MRI);
1970       moveSMRDToVALU(Hi, MRI);
1971       break;
1972     }
1973   }
1974 }
1975
1976 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1977   SmallVector<MachineInstr *, 128> Worklist;
1978   Worklist.push_back(&TopInst);
1979
1980   while (!Worklist.empty()) {
1981     MachineInstr *Inst = Worklist.pop_back_val();
1982     MachineBasicBlock *MBB = Inst->getParent();
1983     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1984
1985     unsigned Opcode = Inst->getOpcode();
1986     unsigned NewOpcode = getVALUOp(*Inst);
1987
1988     // Handle some special cases
1989     switch (Opcode) {
1990     default:
1991       if (isSMRD(Inst->getOpcode())) {
1992         moveSMRDToVALU(Inst, MRI);
1993       }
1994       break;
1995     case AMDGPU::S_MOV_B64: {
1996       DebugLoc DL = Inst->getDebugLoc();
1997
1998       // If the source operand is a register we can replace this with a
1999       // copy.
2000       if (Inst->getOperand(1).isReg()) {
2001         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
2002           .addOperand(Inst->getOperand(0))
2003           .addOperand(Inst->getOperand(1));
2004         Worklist.push_back(Copy);
2005       } else {
2006         // Otherwise, we need to split this into two movs, because there is
2007         // no 64-bit VALU move instruction.
2008         unsigned Reg = Inst->getOperand(0).getReg();
2009         unsigned Dst = split64BitImm(Worklist,
2010                                      Inst,
2011                                      MRI,
2012                                      MRI.getRegClass(Reg),
2013                                      Inst->getOperand(1));
2014         MRI.replaceRegWith(Reg, Dst);
2015       }
2016       Inst->eraseFromParent();
2017       continue;
2018     }
2019     case AMDGPU::S_AND_B64:
2020       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
2021       Inst->eraseFromParent();
2022       continue;
2023
2024     case AMDGPU::S_OR_B64:
2025       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
2026       Inst->eraseFromParent();
2027       continue;
2028
2029     case AMDGPU::S_XOR_B64:
2030       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
2031       Inst->eraseFromParent();
2032       continue;
2033
2034     case AMDGPU::S_NOT_B64:
2035       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
2036       Inst->eraseFromParent();
2037       continue;
2038
2039     case AMDGPU::S_BCNT1_I32_B64:
2040       splitScalar64BitBCNT(Worklist, Inst);
2041       Inst->eraseFromParent();
2042       continue;
2043
2044     case AMDGPU::S_BFE_I64: {
2045       splitScalar64BitBFE(Worklist, Inst);
2046       Inst->eraseFromParent();
2047       continue;
2048     }
2049
2050     case AMDGPU::S_LSHL_B32:
2051       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2052         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2053         swapOperands(Inst);
2054       }
2055       break;
2056     case AMDGPU::S_ASHR_I32:
2057       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2058         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2059         swapOperands(Inst);
2060       }
2061       break;
2062     case AMDGPU::S_LSHR_B32:
2063       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2064         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2065         swapOperands(Inst);
2066       }
2067       break;
2068     case AMDGPU::S_LSHL_B64:
2069       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2070         NewOpcode = AMDGPU::V_LSHLREV_B64;
2071         swapOperands(Inst);
2072       }
2073       break;
2074     case AMDGPU::S_ASHR_I64:
2075       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2076         NewOpcode = AMDGPU::V_ASHRREV_I64;
2077         swapOperands(Inst);
2078       }
2079       break;
2080     case AMDGPU::S_LSHR_B64:
2081       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2082         NewOpcode = AMDGPU::V_LSHRREV_B64;
2083         swapOperands(Inst);
2084       }
2085       break;
2086
2087     case AMDGPU::S_BFE_U64:
2088     case AMDGPU::S_BFM_B64:
2089       llvm_unreachable("Moving this op to VALU not implemented");
2090     }
2091
2092     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2093       // We cannot move this instruction to the VALU, so we should try to
2094       // legalize its operands instead.
2095       legalizeOperands(Inst);
2096       continue;
2097     }
2098
2099     // Use the new VALU Opcode.
2100     const MCInstrDesc &NewDesc = get(NewOpcode);
2101     Inst->setDesc(NewDesc);
2102
2103     // Remove any references to SCC. Vector instructions can't read from it, and
2104     // We're just about to add the implicit use / defs of VCC, and we don't want
2105     // both.
2106     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2107       MachineOperand &Op = Inst->getOperand(i);
2108       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2109         Inst->RemoveOperand(i);
2110     }
2111
2112     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2113       // We are converting these to a BFE, so we need to add the missing
2114       // operands for the size and offset.
2115       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2116       Inst->addOperand(MachineOperand::CreateImm(0));
2117       Inst->addOperand(MachineOperand::CreateImm(Size));
2118
2119     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2120       // The VALU version adds the second operand to the result, so insert an
2121       // extra 0 operand.
2122       Inst->addOperand(MachineOperand::CreateImm(0));
2123     }
2124
2125     addDescImplicitUseDef(NewDesc, Inst);
2126
2127     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2128       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2129       // If we need to move this to VGPRs, we need to unpack the second operand
2130       // back into the 2 separate ones for bit offset and width.
2131       assert(OffsetWidthOp.isImm() &&
2132              "Scalar BFE is only implemented for constant width and offset");
2133       uint32_t Imm = OffsetWidthOp.getImm();
2134
2135       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2136       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2137       Inst->RemoveOperand(2); // Remove old immediate.
2138       Inst->addOperand(MachineOperand::CreateImm(Offset));
2139       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2140     }
2141
2142     // Update the destination register class.
2143
2144     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2145
2146     switch (Opcode) {
2147       // For target instructions, getOpRegClass just returns the virtual
2148       // register class associated with the operand, so we need to find an
2149       // equivalent VGPR register class in order to move the instruction to the
2150       // VALU.
2151     case AMDGPU::COPY:
2152     case AMDGPU::PHI:
2153     case AMDGPU::REG_SEQUENCE:
2154     case AMDGPU::INSERT_SUBREG:
2155       if (RI.hasVGPRs(NewDstRC))
2156         continue;
2157       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2158       if (!NewDstRC)
2159         continue;
2160       break;
2161     default:
2162       break;
2163     }
2164
2165     unsigned DstReg = Inst->getOperand(0).getReg();
2166     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2167     MRI.replaceRegWith(DstReg, NewDstReg);
2168
2169     // Legalize the operands
2170     legalizeOperands(Inst);
2171
2172     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
2173            E = MRI.use_end(); I != E; ++I) {
2174       MachineInstr &UseMI = *I->getParent();
2175       if (!canReadVGPR(UseMI, I.getOperandNo())) {
2176         Worklist.push_back(&UseMI);
2177       }
2178     }
2179   }
2180 }
2181
2182 //===----------------------------------------------------------------------===//
2183 // Indirect addressing callbacks
2184 //===----------------------------------------------------------------------===//
2185
2186 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2187                                                  unsigned Channel) const {
2188   assert(Channel == 0);
2189   return RegIndex;
2190 }
2191
2192 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2193   return &AMDGPU::VGPR_32RegClass;
2194 }
2195
2196 void SIInstrInfo::splitScalar64BitUnaryOp(
2197   SmallVectorImpl<MachineInstr *> &Worklist,
2198   MachineInstr *Inst,
2199   unsigned Opcode) const {
2200   MachineBasicBlock &MBB = *Inst->getParent();
2201   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2202
2203   MachineOperand &Dest = Inst->getOperand(0);
2204   MachineOperand &Src0 = Inst->getOperand(1);
2205   DebugLoc DL = Inst->getDebugLoc();
2206
2207   MachineBasicBlock::iterator MII = Inst;
2208
2209   const MCInstrDesc &InstDesc = get(Opcode);
2210   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2211     MRI.getRegClass(Src0.getReg()) :
2212     &AMDGPU::SGPR_32RegClass;
2213
2214   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2215
2216   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2217                                                        AMDGPU::sub0, Src0SubRC);
2218
2219   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2220   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2221
2222   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2223   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2224     .addOperand(SrcReg0Sub0);
2225
2226   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2227                                                        AMDGPU::sub1, Src0SubRC);
2228
2229   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2230   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2231     .addOperand(SrcReg0Sub1);
2232
2233   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2234   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2235     .addReg(DestSub0)
2236     .addImm(AMDGPU::sub0)
2237     .addReg(DestSub1)
2238     .addImm(AMDGPU::sub1);
2239
2240   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2241
2242   // Try to legalize the operands in case we need to swap the order to keep it
2243   // valid.
2244   Worklist.push_back(LoHalf);
2245   Worklist.push_back(HiHalf);
2246 }
2247
2248 void SIInstrInfo::splitScalar64BitBinaryOp(
2249   SmallVectorImpl<MachineInstr *> &Worklist,
2250   MachineInstr *Inst,
2251   unsigned Opcode) const {
2252   MachineBasicBlock &MBB = *Inst->getParent();
2253   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2254
2255   MachineOperand &Dest = Inst->getOperand(0);
2256   MachineOperand &Src0 = Inst->getOperand(1);
2257   MachineOperand &Src1 = Inst->getOperand(2);
2258   DebugLoc DL = Inst->getDebugLoc();
2259
2260   MachineBasicBlock::iterator MII = Inst;
2261
2262   const MCInstrDesc &InstDesc = get(Opcode);
2263   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2264     MRI.getRegClass(Src0.getReg()) :
2265     &AMDGPU::SGPR_32RegClass;
2266
2267   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2268   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2269     MRI.getRegClass(Src1.getReg()) :
2270     &AMDGPU::SGPR_32RegClass;
2271
2272   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2273
2274   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2275                                                        AMDGPU::sub0, Src0SubRC);
2276   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2277                                                        AMDGPU::sub0, Src1SubRC);
2278
2279   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2280   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2281
2282   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2283   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2284     .addOperand(SrcReg0Sub0)
2285     .addOperand(SrcReg1Sub0);
2286
2287   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2288                                                        AMDGPU::sub1, Src0SubRC);
2289   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2290                                                        AMDGPU::sub1, Src1SubRC);
2291
2292   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2293   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2294     .addOperand(SrcReg0Sub1)
2295     .addOperand(SrcReg1Sub1);
2296
2297   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2298   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2299     .addReg(DestSub0)
2300     .addImm(AMDGPU::sub0)
2301     .addReg(DestSub1)
2302     .addImm(AMDGPU::sub1);
2303
2304   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2305
2306   // Try to legalize the operands in case we need to swap the order to keep it
2307   // valid.
2308   Worklist.push_back(LoHalf);
2309   Worklist.push_back(HiHalf);
2310 }
2311
2312 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2313                                        MachineInstr *Inst) const {
2314   MachineBasicBlock &MBB = *Inst->getParent();
2315   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2316
2317   MachineBasicBlock::iterator MII = Inst;
2318   DebugLoc DL = Inst->getDebugLoc();
2319
2320   MachineOperand &Dest = Inst->getOperand(0);
2321   MachineOperand &Src = Inst->getOperand(1);
2322
2323   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2324   const TargetRegisterClass *SrcRC = Src.isReg() ?
2325     MRI.getRegClass(Src.getReg()) :
2326     &AMDGPU::SGPR_32RegClass;
2327
2328   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2329   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2330
2331   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2332
2333   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2334                                                       AMDGPU::sub0, SrcSubRC);
2335   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2336                                                       AMDGPU::sub1, SrcSubRC);
2337
2338   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2339     .addOperand(SrcRegSub0)
2340     .addImm(0);
2341
2342   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2343     .addOperand(SrcRegSub1)
2344     .addReg(MidReg);
2345
2346   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2347
2348   Worklist.push_back(First);
2349   Worklist.push_back(Second);
2350 }
2351
2352 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2353                                       MachineInstr *Inst) const {
2354   MachineBasicBlock &MBB = *Inst->getParent();
2355   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2356   MachineBasicBlock::iterator MII = Inst;
2357   DebugLoc DL = Inst->getDebugLoc();
2358
2359   MachineOperand &Dest = Inst->getOperand(0);
2360   uint32_t Imm = Inst->getOperand(2).getImm();
2361   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2362   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2363
2364   (void) Offset;
2365
2366   // Only sext_inreg cases handled.
2367   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2368          BitWidth <= 32 &&
2369          Offset == 0 &&
2370          "Not implemented");
2371
2372   if (BitWidth < 32) {
2373     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2374     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2375     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2376
2377     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2378       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2379       .addImm(0)
2380       .addImm(BitWidth);
2381
2382     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2383       .addImm(31)
2384       .addReg(MidRegLo);
2385
2386     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2387       .addReg(MidRegLo)
2388       .addImm(AMDGPU::sub0)
2389       .addReg(MidRegHi)
2390       .addImm(AMDGPU::sub1);
2391
2392     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2393     return;
2394   }
2395
2396   MachineOperand &Src = Inst->getOperand(1);
2397   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2398   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2399
2400   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2401     .addImm(31)
2402     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2403
2404   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2405     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2406     .addImm(AMDGPU::sub0)
2407     .addReg(TmpReg)
2408     .addImm(AMDGPU::sub1);
2409
2410   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2411 }
2412
2413 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2414                                         MachineInstr *Inst) const {
2415   // Add the implict and explicit register definitions.
2416   if (NewDesc.ImplicitUses) {
2417     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2418       unsigned Reg = NewDesc.ImplicitUses[i];
2419       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2420     }
2421   }
2422
2423   if (NewDesc.ImplicitDefs) {
2424     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2425       unsigned Reg = NewDesc.ImplicitDefs[i];
2426       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2427     }
2428   }
2429 }
2430
2431 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2432                                    int OpIndices[3]) const {
2433   const MCInstrDesc &Desc = get(MI->getOpcode());
2434
2435   // Find the one SGPR operand we are allowed to use.
2436   unsigned SGPRReg = AMDGPU::NoRegister;
2437
2438   // First we need to consider the instruction's operand requirements before
2439   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2440   // of VCC, but we are still bound by the constant bus requirement to only use
2441   // one.
2442   //
2443   // If the operand's class is an SGPR, we can never move it.
2444
2445   for (const MachineOperand &MO : MI->implicit_operands()) {
2446     // We only care about reads.
2447     if (MO.isDef())
2448       continue;
2449
2450     if (MO.getReg() == AMDGPU::VCC)
2451       return AMDGPU::VCC;
2452
2453     if (MO.getReg() == AMDGPU::FLAT_SCR)
2454       return AMDGPU::FLAT_SCR;
2455   }
2456
2457   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2458   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2459
2460   for (unsigned i = 0; i < 3; ++i) {
2461     int Idx = OpIndices[i];
2462     if (Idx == -1)
2463       break;
2464
2465     const MachineOperand &MO = MI->getOperand(Idx);
2466     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2467       SGPRReg = MO.getReg();
2468
2469     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2470       UsedSGPRs[i] = MO.getReg();
2471   }
2472
2473   if (SGPRReg != AMDGPU::NoRegister)
2474     return SGPRReg;
2475
2476   // We don't have a required SGPR operand, so we have a bit more freedom in
2477   // selecting operands to move.
2478
2479   // Try to select the most used SGPR. If an SGPR is equal to one of the
2480   // others, we choose that.
2481   //
2482   // e.g.
2483   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2484   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2485
2486   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2487     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2488       SGPRReg = UsedSGPRs[0];
2489   }
2490
2491   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2492     if (UsedSGPRs[1] == UsedSGPRs[2])
2493       SGPRReg = UsedSGPRs[1];
2494   }
2495
2496   return SGPRReg;
2497 }
2498
2499 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2500                                    MachineBasicBlock *MBB,
2501                                    MachineBasicBlock::iterator I,
2502                                    unsigned ValueReg,
2503                                    unsigned Address, unsigned OffsetReg) const {
2504   const DebugLoc &DL = MBB->findDebugLoc(I);
2505   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2506                                       getIndirectIndexBegin(*MBB->getParent()));
2507
2508   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2509           .addReg(IndirectBaseReg, RegState::Define)
2510           .addOperand(I->getOperand(0))
2511           .addReg(IndirectBaseReg)
2512           .addReg(OffsetReg)
2513           .addImm(0)
2514           .addReg(ValueReg);
2515 }
2516
2517 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2518                                    MachineBasicBlock *MBB,
2519                                    MachineBasicBlock::iterator I,
2520                                    unsigned ValueReg,
2521                                    unsigned Address, unsigned OffsetReg) const {
2522   const DebugLoc &DL = MBB->findDebugLoc(I);
2523   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2524                                       getIndirectIndexBegin(*MBB->getParent()));
2525
2526   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2527           .addOperand(I->getOperand(0))
2528           .addOperand(I->getOperand(1))
2529           .addReg(IndirectBaseReg)
2530           .addReg(OffsetReg)
2531           .addImm(0);
2532
2533 }
2534
2535 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2536                                             const MachineFunction &MF) const {
2537   int End = getIndirectIndexEnd(MF);
2538   int Begin = getIndirectIndexBegin(MF);
2539
2540   if (End == -1)
2541     return;
2542
2543
2544   for (int Index = Begin; Index <= End; ++Index)
2545     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2546
2547   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2548     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2549
2550   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2551     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2552
2553   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2554     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2555
2556   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2557     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2558
2559   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2560     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2561 }
2562
2563 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2564                                              unsigned OperandName) const {
2565   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2566   if (Idx == -1)
2567     return nullptr;
2568
2569   return &MI.getOperand(Idx);
2570 }
2571
2572 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2573   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2574   if (ST.isAmdHsaOS())
2575     RsrcDataFormat |= (1ULL << 56);
2576
2577   return RsrcDataFormat;
2578 }