lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/MC/MCInstrDesc.h"
  25
  26 using namespace llvm;
  27
  28 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  29   : AMDGPUInstrInfo(st),
  30     RI(st) { }
  31
  32 //===----------------------------------------------------------------------===//
  33 // TargetInstrInfo callbacks
  34 //===----------------------------------------------------------------------===//
  35
  36 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  37   unsigned N = Node->getNumOperands();
  38   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  39     --N;
  40   return N;
  41 }
  42
  43 static SDValue findChainOperand(SDNode *Load) {
  44   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  45   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  46   return LastOp;
  47 }
  48
  49 /// \brief Returns true if both nodes have the same value for the given
  50 ///        operand \p Op, or if both nodes do not have this operand.
  51 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  52   unsigned Opc0 = N0->getMachineOpcode();
  53   unsigned Opc1 = N1->getMachineOpcode();
  54
  55   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  56   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  57
  58   if (Op0Idx == -1 && Op1Idx == -1)
  59     return true;
  60
  61
  62   if ((Op0Idx == -1 && Op1Idx != -1) ||
  63       (Op1Idx == -1 && Op0Idx != -1))
  64     return false;
  65
  66   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  67   // which includes the result as the first operand. We are indexing into the
  68   // MachineSDNode's operands, so we need to skip the result operand to get
  69   // the real index.
  70   --Op0Idx;
  71   --Op1Idx;
  72
  73   return N0->getOperand(Op0Idx) == N0->getOperand(Op1Idx);
  74 }
  75
  76 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  77                                           int64_t &Offset0,
  78                                           int64_t &Offset1) const {
  79   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  80     return false;
  81
  82   unsigned Opc0 = Load0->getMachineOpcode();
  83   unsigned Opc1 = Load1->getMachineOpcode();
  84
  85   // Make sure both are actually loads.
  86   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  87     return false;
  88
  89   if (isDS(Opc0) && isDS(Opc1)) {
  90     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  91
  92     // TODO: Also shouldn't see read2st
  93     assert(Opc0 != AMDGPU::DS_READ2_B32 &&
  94            Opc0 != AMDGPU::DS_READ2_B64 &&
  95            Opc1 != AMDGPU::DS_READ2_B32 &&
  96            Opc1 != AMDGPU::DS_READ2_B64);
  97
  98     // Check base reg.
  99     if (Load0->getOperand(1) != Load1->getOperand(1))
 100       return false;
 101
 102     // Check chain.
 103     if (findChainOperand(Load0) != findChainOperand(Load1))
 104       return false;
 105
 106     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 107     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 108     return true;
 109   }
 110
 111   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 112     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 113
 114     // Check base reg.
 115     if (Load0->getOperand(0) != Load1->getOperand(0))
 116       return false;
 117
 118     // Check chain.
 119     if (findChainOperand(Load0) != findChainOperand(Load1))
 120       return false;
 121
 122     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 123     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 124     return true;
 125   }
 126
 127   // MUBUF and MTBUF can access the same addresses.
 128   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 129
 130     // MUBUF and MTBUF have vaddr at different indices.
 131     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 132         findChainOperand(Load0) != findChainOperand(Load1) ||
 133         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 134         !nodesHaveSameOperandValue(Load1, Load1, AMDGPU::OpName::srsrc))
 135       return false;
 136
 137     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 138     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 139
 140     if (OffIdx0 == -1 || OffIdx1 == -1)
 141       return false;
 142
 143     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 144     // inlcude the output in the operand list, but SDNodes don't, we need to
 145     // subtract the index by one.
 146     --OffIdx0;
 147     --OffIdx1;
 148
 149     SDValue Off0 = Load0->getOperand(OffIdx0);
 150     SDValue Off1 = Load1->getOperand(OffIdx1);
 151
 152     // The offset might be a FrameIndexSDNode.
 153     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 154       return false;
 155
 156     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 157     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 158     return true;
 159   }
 160
 161   return false;
 162 }
 163
 164 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 165                                        unsigned &BaseReg, unsigned &Offset,
 166                                        const TargetRegisterInfo *TRI) const {
 167   unsigned Opc = LdSt->getOpcode();
 168   if (isDS(Opc)) {
 169     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 170                                                       AMDGPU::OpName::offset);
 171     if (OffsetImm) {
 172       // Normal, single offset LDS instruction.
 173       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 174                                                       AMDGPU::OpName::addr);
 175
 176       BaseReg = AddrReg->getReg();
 177       Offset = OffsetImm->getImm();
 178       return true;
 179     }
 180
 181     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 182     // these as a load with a single offset if the 2 offsets are consecutive. We
 183     // will use this for some partially aligned loads.
 184     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 185                                                        AMDGPU::OpName::offset0);
 186     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 187                                                        AMDGPU::OpName::offset1);
 188
 189     uint8_t Offset0 = Offset0Imm->getImm();
 190     uint8_t Offset1 = Offset1Imm->getImm();
 191     assert(Offset1 > Offset0);
 192
 193     if (Offset1 - Offset0 == 1) {
 194       // Each of these offsets is in element sized units, so we need to convert
 195       // to bytes of the individual reads.
 196
 197       unsigned EltSize;
 198       if (LdSt->mayLoad())
 199         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 200       else {
 201         assert(LdSt->mayStore());
 202         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 203         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 204       }
 205
 206       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 207                                                       AMDGPU::OpName::addr);
 208       BaseReg = AddrReg->getReg();
 209       Offset = EltSize * Offset0;
 210       return true;
 211     }
 212
 213     return false;
 214   }
 215
 216   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 217     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 218       return false;
 219
 220     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 221                                                     AMDGPU::OpName::vaddr);
 222     if (!AddrReg)
 223       return false;
 224
 225     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 226                                                       AMDGPU::OpName::offset);
 227     BaseReg = AddrReg->getReg();
 228     Offset = OffsetImm->getImm();
 229     return true;
 230   }
 231
 232   if (isSMRD(Opc)) {
 233     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 234                                                       AMDGPU::OpName::offset);
 235     if (!OffsetImm)
 236       return false;
 237
 238     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 239                                                      AMDGPU::OpName::sbase);
 240     BaseReg = SBaseReg->getReg();
 241     Offset = OffsetImm->getImm();
 242     return true;
 243   }
 244
 245   return false;
 246 }
 247
 248 void
 249 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 250                          MachineBasicBlock::iterator MI, DebugLoc DL,
 251                          unsigned DestReg, unsigned SrcReg,
 252                          bool KillSrc) const {
 253
 254   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 255   // the backend.  While it may be theoretically possible to do this, it should
 256   // never be necessary.
 257   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 258
 259   static const int16_t Sub0_15[] = {
 260     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 261     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 262     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 263     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 264   };
 265
 266   static const int16_t Sub0_7[] = {
 267     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 268     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 269   };
 270
 271   static const int16_t Sub0_3[] = {
 272     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 273   };
 274
 275   static const int16_t Sub0_2[] = {
 276     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 277   };
 278
 279   static const int16_t Sub0_1[] = {
 280     AMDGPU::sub0, AMDGPU::sub1, 0
 281   };
 282
 283   unsigned Opcode;
 284   const int16_t *SubIndices;
 285
 286   if (AMDGPU::M0 == DestReg) {
 287     // Check if M0 isn't already set to this value
 288     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 289       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 290
 291       if (!I->definesRegister(AMDGPU::M0))
 292         continue;
 293
 294       unsigned Opc = I->getOpcode();
 295       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 296         break;
 297
 298       if (!I->readsRegister(SrcReg))
 299         break;
 300
 301       // The copy isn't necessary
 302       return;
 303     }
 304   }
 305
 306   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 307     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 308     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 309             .addReg(SrcReg, getKillRegState(KillSrc));
 310     return;
 311
 312   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 313     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 314     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 315             .addReg(SrcReg, getKillRegState(KillSrc));
 316     return;
 317
 318   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 319     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 320     Opcode = AMDGPU::S_MOV_B32;
 321     SubIndices = Sub0_3;
 322
 323   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 324     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 325     Opcode = AMDGPU::S_MOV_B32;
 326     SubIndices = Sub0_7;
 327
 328   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 329     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 330     Opcode = AMDGPU::S_MOV_B32;
 331     SubIndices = Sub0_15;
 332
 333   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 334     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 335            AMDGPU::SReg_32RegClass.contains(SrcReg));
 336     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 337             .addReg(SrcReg, getKillRegState(KillSrc));
 338     return;
 339
 340   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 341     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 342            AMDGPU::SReg_64RegClass.contains(SrcReg));
 343     Opcode = AMDGPU::V_MOV_B32_e32;
 344     SubIndices = Sub0_1;
 345
 346   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 347     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 348     Opcode = AMDGPU::V_MOV_B32_e32;
 349     SubIndices = Sub0_2;
 350
 351   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 352     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 353            AMDGPU::SReg_128RegClass.contains(SrcReg));
 354     Opcode = AMDGPU::V_MOV_B32_e32;
 355     SubIndices = Sub0_3;
 356
 357   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 358     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 359            AMDGPU::SReg_256RegClass.contains(SrcReg));
 360     Opcode = AMDGPU::V_MOV_B32_e32;
 361     SubIndices = Sub0_7;
 362
 363   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 364     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 365            AMDGPU::SReg_512RegClass.contains(SrcReg));
 366     Opcode = AMDGPU::V_MOV_B32_e32;
 367     SubIndices = Sub0_15;
 368
 369   } else {
 370     llvm_unreachable("Can't copy register!");
 371   }
 372
 373   while (unsigned SubIdx = *SubIndices++) {
 374     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 375       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 376
 377     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 378
 379     if (*SubIndices)
 380       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 381   }
 382 }
 383
 384 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 385   int NewOpc;
 386
 387   // Try to map original to commuted opcode
 388   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 389     return NewOpc;
 390
 391   // Try to map commuted to original opcode
 392   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 393     return NewOpc;
 394
 395   return Opcode;
 396 }
 397
 398 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 399                                       MachineBasicBlock::iterator MI,
 400                                       unsigned SrcReg, bool isKill,
 401                                       int FrameIndex,
 402                                       const TargetRegisterClass *RC,
 403                                       const TargetRegisterInfo *TRI) const {
 404   MachineFunction *MF = MBB.getParent();
 405   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 406   DebugLoc DL = MBB.findDebugLoc(MI);
 407
 408   if (RI.hasVGPRs(RC)) {
 409     LLVMContext &Ctx = MF->getFunction()->getContext();
 410     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 411     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 412             .addReg(SrcReg);
 413   } else if (RI.isSGPRClass(RC)) {
 414     // We are only allowed to create one new instruction when spilling
 415     // registers, so we need to use pseudo instruction for spilling
 416     // SGPRs.
 417     unsigned Opcode;
 418     switch (RC->getSize() * 8) {
 419     case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 420     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 421     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 422     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 423     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 424     default: llvm_unreachable("Cannot spill register class");
 425     }
 426
 427     FrameInfo->setObjectAlignment(FrameIndex, 4);
 428     BuildMI(MBB, MI, DL, get(Opcode))
 429             .addReg(SrcReg)
 430             .addFrameIndex(FrameIndex);
 431   } else {
 432     llvm_unreachable("VGPR spilling not supported");
 433   }
 434 }
 435
 436 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 437                                        MachineBasicBlock::iterator MI,
 438                                        unsigned DestReg, int FrameIndex,
 439                                        const TargetRegisterClass *RC,
 440                                        const TargetRegisterInfo *TRI) const {
 441   MachineFunction *MF = MBB.getParent();
 442   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 443   DebugLoc DL = MBB.findDebugLoc(MI);
 444
 445   if (RI.hasVGPRs(RC)) {
 446     LLVMContext &Ctx = MF->getFunction()->getContext();
 447     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 448     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 449             .addImm(0);
 450   } else if (RI.isSGPRClass(RC)){
 451     unsigned Opcode;
 452     switch(RC->getSize() * 8) {
 453     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 454     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 455     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 456     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 457     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 458     default: llvm_unreachable("Cannot spill register class");
 459     }
 460
 461     FrameInfo->setObjectAlignment(FrameIndex, 4);
 462     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 463             .addFrameIndex(FrameIndex);
 464   } else {
 465     llvm_unreachable("VGPR spilling not supported");
 466   }
 467 }
 468
 469 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 470                              int Count) const {
 471   while (Count > 0) {
 472     int Arg;
 473     if (Count >= 8)
 474       Arg = 7;
 475     else
 476       Arg = Count - 1;
 477     Count -= 8;
 478     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 479             .addImm(Arg);
 480   }
 481 }
 482
 483 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 484   MachineBasicBlock &MBB = *MI->getParent();
 485   DebugLoc DL = MBB.findDebugLoc(MI);
 486   switch (MI->getOpcode()) {
 487   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 488
 489   case AMDGPU::SI_CONSTDATA_PTR: {
 490     unsigned Reg = MI->getOperand(0).getReg();
 491     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 492     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 493
 494     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 495
 496     // Add 32-bit offset from this instruction to the start of the constant data.
 497     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_I32), RegLo)
 498             .addReg(RegLo)
 499             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 500             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 501     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 502             .addReg(RegHi)
 503             .addImm(0)
 504             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 505             .addReg(AMDGPU::SCC, RegState::Implicit);
 506     MI->eraseFromParent();
 507     break;
 508   }
 509   }
 510   return true;
 511 }
 512
 513 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 514                                               bool NewMI) const {
 515
 516   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 517     return nullptr;
 518
 519   // Make sure it s legal to commute operands for VOP2.
 520   if (isVOP2(MI->getOpcode()) &&
 521       (!isOperandLegal(MI, 1, &MI->getOperand(2)) ||
 522        !isOperandLegal(MI, 2, &MI->getOperand(1))))
 523     return nullptr;
 524
 525   if (!MI->getOperand(2).isReg()) {
 526     // XXX: Commute instructions with FPImm operands
 527     if (NewMI || MI->getOperand(2).isFPImm() ||
 528        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 529       return nullptr;
 530     }
 531
 532     // XXX: Commute VOP3 instructions with abs and neg set .
 533     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 534     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 535     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 536                                           AMDGPU::OpName::src0_modifiers);
 537     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 538                                           AMDGPU::OpName::src1_modifiers);
 539     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 540                                           AMDGPU::OpName::src2_modifiers);
 541
 542     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 543         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 544         (Src2Mods && Src2Mods->getImm()))
 545       return nullptr;
 546
 547     unsigned Reg = MI->getOperand(1).getReg();
 548     unsigned SubReg = MI->getOperand(1).getSubReg();
 549     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 550     MI->getOperand(2).ChangeToRegister(Reg, false);
 551     MI->getOperand(2).setSubReg(SubReg);
 552   } else {
 553     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 554   }
 555
 556   if (MI)
 557     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 558
 559   return MI;
 560 }
 561
 562 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 563                                          MachineBasicBlock::iterator I,
 564                                          unsigned DstReg,
 565                                          unsigned SrcReg) const {
 566   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 567                  DstReg) .addReg(SrcReg);
 568 }
 569
 570 bool SIInstrInfo::isMov(unsigned Opcode) const {
 571   switch(Opcode) {
 572   default: return false;
 573   case AMDGPU::S_MOV_B32:
 574   case AMDGPU::S_MOV_B64:
 575   case AMDGPU::V_MOV_B32_e32:
 576   case AMDGPU::V_MOV_B32_e64:
 577     return true;
 578   }
 579 }
 580
 581 bool
 582 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 583   return RC != &AMDGPU::EXECRegRegClass;
 584 }
 585
 586 bool
 587 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 588                                          AliasAnalysis *AA) const {
 589   switch(MI->getOpcode()) {
 590   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 591   case AMDGPU::S_MOV_B32:
 592   case AMDGPU::S_MOV_B64:
 593   case AMDGPU::V_MOV_B32_e32:
 594     return MI->getOperand(1).isImm();
 595   }
 596 }
 597
 598 namespace llvm {
 599 namespace AMDGPU {
 600 // Helper function generated by tablegen.  We are wrapping this with
 601 // an SIInstrInfo function that returns bool rather than int.
 602 int isDS(uint16_t Opcode);
 603 }
 604 }
 605
 606 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 607   return ::AMDGPU::isDS(Opcode) != -1;
 608 }
 609
 610 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 611   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 612 }
 613
 614 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 615   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 616 }
 617
 618 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 619   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 620 }
 621
 622 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 623   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 624 }
 625
 626 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 627   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 628 }
 629
 630 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 631   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 632 }
 633
 634 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 635   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 636 }
 637
 638 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 639   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 640 }
 641
 642 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 643   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 644 }
 645
 646 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 647   int32_t Val = Imm.getSExtValue();
 648   if (Val >= -16 && Val <= 64)
 649     return true;
 650
 651   // The actual type of the operand does not seem to matter as long
 652   // as the bits match one of the inline immediate values.  For example:
 653   //
 654   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 655   // so it is a legal inline immediate.
 656   //
 657   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 658   // floating-point, so it is a legal inline immediate.
 659
 660   return (APInt::floatToBits(0.0f) == Imm) ||
 661          (APInt::floatToBits(1.0f) == Imm) ||
 662          (APInt::floatToBits(-1.0f) == Imm) ||
 663          (APInt::floatToBits(0.5f) == Imm) ||
 664          (APInt::floatToBits(-0.5f) == Imm) ||
 665          (APInt::floatToBits(2.0f) == Imm) ||
 666          (APInt::floatToBits(-2.0f) == Imm) ||
 667          (APInt::floatToBits(4.0f) == Imm) ||
 668          (APInt::floatToBits(-4.0f) == Imm);
 669 }
 670
 671 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 672   if (MO.isImm())
 673     return isInlineConstant(APInt(32, MO.getImm(), true));
 674
 675   if (MO.isFPImm()) {
 676     APFloat FpImm = MO.getFPImm()->getValueAPF();
 677     return isInlineConstant(FpImm.bitcastToAPInt());
 678   }
 679
 680   return false;
 681 }
 682
 683 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 684   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 685 }
 686
 687 static bool compareMachineOp(const MachineOperand &Op0,
 688                              const MachineOperand &Op1) {
 689   if (Op0.getType() != Op1.getType())
 690     return false;
 691
 692   switch (Op0.getType()) {
 693   case MachineOperand::MO_Register:
 694     return Op0.getReg() == Op1.getReg();
 695   case MachineOperand::MO_Immediate:
 696     return Op0.getImm() == Op1.getImm();
 697   case MachineOperand::MO_FPImmediate:
 698     return Op0.getFPImm() == Op1.getFPImm();
 699   default:
 700     llvm_unreachable("Didn't expect to be comparing these operand types");
 701   }
 702 }
 703
 704 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 705                                  const MachineOperand &MO) const {
 706   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 707
 708   assert(MO.isImm() || MO.isFPImm());
 709
 710   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 711     return true;
 712
 713   if (OpInfo.RegClass < 0)
 714     return false;
 715
 716   return RI.regClassCanUseImmediate(OpInfo.RegClass);
 717 }
 718
 719 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 720   switch (AS) {
 721   case AMDGPUAS::GLOBAL_ADDRESS: {
 722     // MUBUF instructions a 12-bit offset in bytes.
 723     return isUInt<12>(OffsetSize);
 724   }
 725   case AMDGPUAS::CONSTANT_ADDRESS: {
 726     // SMRD instructions have an 8-bit offset in dwords.
 727     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 728   }
 729   case AMDGPUAS::LOCAL_ADDRESS:
 730   case AMDGPUAS::REGION_ADDRESS: {
 731     // The single offset versions have a 16-bit offset in bytes.
 732     return isUInt<16>(OffsetSize);
 733   }
 734   case AMDGPUAS::PRIVATE_ADDRESS:
 735     // Indirect register addressing does not use any offsets.
 736   default:
 737     return 0;
 738   }
 739 }
 740
 741 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 742   return AMDGPU::getVOPe32(Opcode) != -1;
 743 }
 744
 745 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 746   // The src0_modifier operand is present on all instructions
 747   // that have modifiers.
 748
 749   return AMDGPU::getNamedOperandIdx(Opcode,
 750                                     AMDGPU::OpName::src0_modifiers) != -1;
 751 }
 752
 753 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 754                                     StringRef &ErrInfo) const {
 755   uint16_t Opcode = MI->getOpcode();
 756   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 757   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 758   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 759
 760   // Make sure the number of operands is correct.
 761   const MCInstrDesc &Desc = get(Opcode);
 762   if (!Desc.isVariadic() &&
 763       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 764      ErrInfo = "Instruction has wrong number of operands.";
 765      return false;
 766   }
 767
 768   // Make sure the register classes are correct
 769   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 770     switch (Desc.OpInfo[i].OperandType) {
 771     case MCOI::OPERAND_REGISTER: {
 772       int RegClass = Desc.OpInfo[i].RegClass;
 773       if (!RI.regClassCanUseImmediate(RegClass) &&
 774           (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm())) {
 775         // Handle some special cases:
 776         // Src0 can of VOP1, VOP2, VOPC can be an immediate no matter what
 777         // the register class.
 778         if (i != Src0Idx || (!isVOP1(Opcode) && !isVOP2(Opcode) &&
 779                                   !isVOPC(Opcode))) {
 780           ErrInfo = "Expected register, but got immediate";
 781           return false;
 782         }
 783       }
 784     }
 785       break;
 786     case MCOI::OPERAND_IMMEDIATE:
 787       // Check if this operand is an immediate.
 788       // FrameIndex operands will be replaced by immediates, so they are
 789       // allowed.
 790       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
 791           !MI->getOperand(i).isFI()) {
 792         ErrInfo = "Expected immediate, but got non-immediate";
 793         return false;
 794       }
 795       // Fall-through
 796     default:
 797       continue;
 798     }
 799
 800     if (!MI->getOperand(i).isReg())
 801       continue;
 802
 803     int RegClass = Desc.OpInfo[i].RegClass;
 804     if (RegClass != -1) {
 805       unsigned Reg = MI->getOperand(i).getReg();
 806       if (TargetRegisterInfo::isVirtualRegister(Reg))
 807         continue;
 808
 809       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 810       if (!RC->contains(Reg)) {
 811         ErrInfo = "Operand has incorrect register class.";
 812         return false;
 813       }
 814     }
 815   }
 816
 817
 818   // Verify VOP*
 819   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 820     unsigned ConstantBusCount = 0;
 821     unsigned SGPRUsed = AMDGPU::NoRegister;
 822     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 823       const MachineOperand &MO = MI->getOperand(i);
 824       if (MO.isReg() && MO.isUse() &&
 825           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 826
 827         // EXEC register uses the constant bus.
 828         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 829           ++ConstantBusCount;
 830
 831         // SGPRs use the constant bus
 832         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 833             (!MO.isImplicit() &&
 834             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 835             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 836           if (SGPRUsed != MO.getReg()) {
 837             ++ConstantBusCount;
 838             SGPRUsed = MO.getReg();
 839           }
 840         }
 841       }
 842       // Literal constants use the constant bus.
 843       if (isLiteralConstant(MO))
 844         ++ConstantBusCount;
 845     }
 846     if (ConstantBusCount > 1) {
 847       ErrInfo = "VOP* instruction uses the constant bus more than once";
 848       return false;
 849     }
 850   }
 851
 852   // Verify SRC1 for VOP2 and VOPC
 853   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 854     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 855     if (Src1.isImm() || Src1.isFPImm()) {
 856       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 857       return false;
 858     }
 859   }
 860
 861   // Verify VOP3
 862   if (isVOP3(Opcode)) {
 863     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 864       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 865       return false;
 866     }
 867     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 868       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 869       return false;
 870     }
 871     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 872       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 873       return false;
 874     }
 875   }
 876
 877   // Verify misc. restrictions on specific instructions.
 878   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
 879       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
 880     MI->dump();
 881
 882     const MachineOperand &Src0 = MI->getOperand(2);
 883     const MachineOperand &Src1 = MI->getOperand(3);
 884     const MachineOperand &Src2 = MI->getOperand(4);
 885     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
 886       if (!compareMachineOp(Src0, Src1) &&
 887           !compareMachineOp(Src0, Src2)) {
 888         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
 889         return false;
 890       }
 891     }
 892   }
 893
 894   return true;
 895 }
 896
 897 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 898   switch (MI.getOpcode()) {
 899   default: return AMDGPU::INSTRUCTION_LIST_END;
 900   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 901   case AMDGPU::COPY: return AMDGPU::COPY;
 902   case AMDGPU::PHI: return AMDGPU::PHI;
 903   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 904   case AMDGPU::S_MOV_B32:
 905     return MI.getOperand(1).isReg() ?
 906            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 907   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 908   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 909   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 910   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 911   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 912   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 913   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 914   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 915   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 916   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 917   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 918   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 919   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 920   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 921   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 922   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 923   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 924   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
 925   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
 926   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
 927   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
 928   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
 929   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
 930   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
 931   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
 932   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
 933   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
 934   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
 935   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
 936   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
 937   case AMDGPU::S_LOAD_DWORD_IMM:
 938   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
 939   case AMDGPU::S_LOAD_DWORDX2_IMM:
 940   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
 941   case AMDGPU::S_LOAD_DWORDX4_IMM:
 942   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
 943   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
 944   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
 945   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
 946   }
 947 }
 948
 949 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 950   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 951 }
 952
 953 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 954                                                       unsigned OpNo) const {
 955   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 956   const MCInstrDesc &Desc = get(MI.getOpcode());
 957   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 958       Desc.OpInfo[OpNo].RegClass == -1)
 959     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 960
 961   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 962   return RI.getRegClass(RCID);
 963 }
 964
 965 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 966   switch (MI.getOpcode()) {
 967   case AMDGPU::COPY:
 968   case AMDGPU::REG_SEQUENCE:
 969   case AMDGPU::PHI:
 970   case AMDGPU::INSERT_SUBREG:
 971     return RI.hasVGPRs(getOpRegClass(MI, 0));
 972   default:
 973     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 974   }
 975 }
 976
 977 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 978   MachineBasicBlock::iterator I = MI;
 979   MachineOperand &MO = MI->getOperand(OpIdx);
 980   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 981   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 982   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 983   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 984   if (MO.isReg()) {
 985     Opcode = AMDGPU::COPY;
 986   } else if (RI.isSGPRClass(RC)) {
 987     Opcode = AMDGPU::S_MOV_B32;
 988   }
 989
 990   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 991   unsigned Reg = MRI.createVirtualRegister(VRC);
 992   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 993           Reg).addOperand(MO);
 994   MO.ChangeToRegister(Reg, false);
 995 }
 996
 997 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
 998                                          MachineRegisterInfo &MRI,
 999                                          MachineOperand &SuperReg,
1000                                          const TargetRegisterClass *SuperRC,
1001                                          unsigned SubIdx,
1002                                          const TargetRegisterClass *SubRC)
1003                                          const {
1004   assert(SuperReg.isReg());
1005
1006   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1007   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1008
1009   // Just in case the super register is itself a sub-register, copy it to a new
1010   // value so we don't need to worry about merging its subreg index with the
1011   // SubIdx passed to this function. The register coalescer should be able to
1012   // eliminate this extra copy.
1013   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1014           NewSuperReg)
1015           .addOperand(SuperReg);
1016
1017   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1018           SubReg)
1019           .addReg(NewSuperReg, 0, SubIdx);
1020   return SubReg;
1021 }
1022
1023 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1024   MachineBasicBlock::iterator MII,
1025   MachineRegisterInfo &MRI,
1026   MachineOperand &Op,
1027   const TargetRegisterClass *SuperRC,
1028   unsigned SubIdx,
1029   const TargetRegisterClass *SubRC) const {
1030   if (Op.isImm()) {
1031     // XXX - Is there a better way to do this?
1032     if (SubIdx == AMDGPU::sub0)
1033       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1034     if (SubIdx == AMDGPU::sub1)
1035       return MachineOperand::CreateImm(Op.getImm() >> 32);
1036
1037     llvm_unreachable("Unhandled register index for immediate");
1038   }
1039
1040   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1041                                        SubIdx, SubRC);
1042   return MachineOperand::CreateReg(SubReg, false);
1043 }
1044
1045 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1046                                     MachineBasicBlock::iterator MI,
1047                                     MachineRegisterInfo &MRI,
1048                                     const TargetRegisterClass *RC,
1049                                     const MachineOperand &Op) const {
1050   MachineBasicBlock *MBB = MI->getParent();
1051   DebugLoc DL = MI->getDebugLoc();
1052   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1053   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1054   unsigned Dst = MRI.createVirtualRegister(RC);
1055
1056   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1057                              LoDst)
1058     .addImm(Op.getImm() & 0xFFFFFFFF);
1059   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1060                              HiDst)
1061     .addImm(Op.getImm() >> 32);
1062
1063   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1064     .addReg(LoDst)
1065     .addImm(AMDGPU::sub0)
1066     .addReg(HiDst)
1067     .addImm(AMDGPU::sub1);
1068
1069   Worklist.push_back(Lo);
1070   Worklist.push_back(Hi);
1071
1072   return Dst;
1073 }
1074
1075 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1076                                  const MachineOperand *MO) const {
1077   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1078   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1079   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1080   const TargetRegisterClass *DefinedRC =
1081       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1082   if (!MO)
1083     MO = &MI->getOperand(OpIdx);
1084
1085   if (MO->isReg()) {
1086     assert(DefinedRC);
1087     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1088     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1089   }
1090
1091
1092   // Handle non-register types that are treated like immediates.
1093   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1094
1095   if (!DefinedRC)
1096     // This opperand expects an immediate
1097     return true;
1098
1099   return RI.regClassCanUseImmediate(DefinedRC);
1100 }
1101
1102 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1103   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1104
1105   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1106                                            AMDGPU::OpName::src0);
1107   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1108                                            AMDGPU::OpName::src1);
1109   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1110                                            AMDGPU::OpName::src2);
1111
1112   // Legalize VOP2
1113   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1114     // Legalize src0
1115     if (!isOperandLegal(MI, Src0Idx))
1116       legalizeOpWithMove(MI, Src0Idx);
1117
1118     // Legalize src1
1119     if (isOperandLegal(MI, Src1Idx))
1120       return;
1121
1122     // Usually src0 of VOP2 instructions allow more types of inputs
1123     // than src1, so try to commute the instruction to decrease our
1124     // chances of having to insert a MOV instruction to legalize src1.
1125     if (MI->isCommutable()) {
1126       if (commuteInstruction(MI))
1127         // If we are successful in commuting, then we know MI is legal, so
1128         // we are done.
1129         return;
1130     }
1131
1132     legalizeOpWithMove(MI, Src1Idx);
1133     return;
1134   }
1135
1136   // XXX - Do any VOP3 instructions read VCC?
1137   // Legalize VOP3
1138   if (isVOP3(MI->getOpcode())) {
1139     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1140     unsigned SGPRReg = AMDGPU::NoRegister;
1141     for (unsigned i = 0; i < 3; ++i) {
1142       int Idx = VOP3Idx[i];
1143       if (Idx == -1)
1144         continue;
1145       MachineOperand &MO = MI->getOperand(Idx);
1146
1147       if (MO.isReg()) {
1148         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1149           continue; // VGPRs are legal
1150
1151         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1152
1153         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1154           SGPRReg = MO.getReg();
1155           // We can use one SGPR in each VOP3 instruction.
1156           continue;
1157         }
1158       } else if (!isLiteralConstant(MO)) {
1159         // If it is not a register and not a literal constant, then it must be
1160         // an inline constant which is always legal.
1161         continue;
1162       }
1163       // If we make it this far, then the operand is not legal and we must
1164       // legalize it.
1165       legalizeOpWithMove(MI, Idx);
1166     }
1167   }
1168
1169   // Legalize REG_SEQUENCE and PHI
1170   // The register class of the operands much be the same type as the register
1171   // class of the output.
1172   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1173       MI->getOpcode() == AMDGPU::PHI) {
1174     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1175     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1176       if (!MI->getOperand(i).isReg() ||
1177           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1178         continue;
1179       const TargetRegisterClass *OpRC =
1180               MRI.getRegClass(MI->getOperand(i).getReg());
1181       if (RI.hasVGPRs(OpRC)) {
1182         VRC = OpRC;
1183       } else {
1184         SRC = OpRC;
1185       }
1186     }
1187
1188     // If any of the operands are VGPR registers, then they all most be
1189     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1190     // them.
1191     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1192       if (!VRC) {
1193         assert(SRC);
1194         VRC = RI.getEquivalentVGPRClass(SRC);
1195       }
1196       RC = VRC;
1197     } else {
1198       RC = SRC;
1199     }
1200
1201     // Update all the operands so they have the same type.
1202     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1203       if (!MI->getOperand(i).isReg() ||
1204           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1205         continue;
1206       unsigned DstReg = MRI.createVirtualRegister(RC);
1207       MachineBasicBlock *InsertBB;
1208       MachineBasicBlock::iterator Insert;
1209       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1210         InsertBB = MI->getParent();
1211         Insert = MI;
1212       } else {
1213         // MI is a PHI instruction.
1214         InsertBB = MI->getOperand(i + 1).getMBB();
1215         Insert = InsertBB->getFirstTerminator();
1216       }
1217       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1218               get(AMDGPU::COPY), DstReg)
1219               .addOperand(MI->getOperand(i));
1220       MI->getOperand(i).setReg(DstReg);
1221     }
1222   }
1223
1224   // Legalize INSERT_SUBREG
1225   // src0 must have the same register class as dst
1226   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1227     unsigned Dst = MI->getOperand(0).getReg();
1228     unsigned Src0 = MI->getOperand(1).getReg();
1229     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1230     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1231     if (DstRC != Src0RC) {
1232       MachineBasicBlock &MBB = *MI->getParent();
1233       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1234       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1235               .addReg(Src0);
1236       MI->getOperand(1).setReg(NewSrc0);
1237     }
1238     return;
1239   }
1240
1241   // Legalize MUBUF* instructions
1242   // FIXME: If we start using the non-addr64 instructions for compute, we
1243   // may need to legalize them here.
1244   int SRsrcIdx =
1245       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1246   if (SRsrcIdx != -1) {
1247     // We have an MUBUF instruction
1248     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1249     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1250     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1251                                              RI.getRegClass(SRsrcRC))) {
1252       // The operands are legal.
1253       // FIXME: We may need to legalize operands besided srsrc.
1254       return;
1255     }
1256
1257     MachineBasicBlock &MBB = *MI->getParent();
1258     // Extract the the ptr from the resource descriptor.
1259
1260     // SRsrcPtrLo = srsrc:sub0
1261     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1262         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1263
1264     // SRsrcPtrHi = srsrc:sub1
1265     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1266         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1267
1268     // Create an empty resource descriptor
1269     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1270     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1271     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1272     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1273
1274     // Zero64 = 0
1275     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1276             Zero64)
1277             .addImm(0);
1278
1279     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1280     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1281             SRsrcFormatLo)
1282             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1283
1284     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1285     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1286             SRsrcFormatHi)
1287             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1288
1289     // NewSRsrc = {Zero64, SRsrcFormat}
1290     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1291             NewSRsrc)
1292             .addReg(Zero64)
1293             .addImm(AMDGPU::sub0_sub1)
1294             .addReg(SRsrcFormatLo)
1295             .addImm(AMDGPU::sub2)
1296             .addReg(SRsrcFormatHi)
1297             .addImm(AMDGPU::sub3);
1298
1299     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1300     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1301     unsigned NewVAddrLo;
1302     unsigned NewVAddrHi;
1303     if (VAddr) {
1304       // This is already an ADDR64 instruction so we need to add the pointer
1305       // extracted from the resource descriptor to the current value of VAddr.
1306       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1307       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1308
1309       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1310       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1311               NewVAddrLo)
1312               .addReg(SRsrcPtrLo)
1313               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1314               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1315
1316       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1317       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1318               NewVAddrHi)
1319               .addReg(SRsrcPtrHi)
1320               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1321               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1322               .addReg(AMDGPU::VCC, RegState::Implicit);
1323
1324     } else {
1325       // This instructions is the _OFFSET variant, so we need to convert it to
1326       // ADDR64.
1327       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1328       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1329       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1330       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1331              "with non-zero soffset is not implemented");
1332       (void)SOffset;
1333
1334       // Create the new instruction.
1335       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1336       MachineInstr *Addr64 =
1337           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1338                   .addOperand(*VData)
1339                   .addOperand(*SRsrc)
1340                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1341                                               // This will be replaced later
1342                                               // with the new value of vaddr.
1343                   .addOperand(*Offset);
1344
1345       MI->removeFromParent();
1346       MI = Addr64;
1347
1348       NewVAddrLo = SRsrcPtrLo;
1349       NewVAddrHi = SRsrcPtrHi;
1350       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1351       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1352     }
1353
1354     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1355     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1356             NewVAddr)
1357             .addReg(NewVAddrLo)
1358             .addImm(AMDGPU::sub0)
1359             .addReg(NewVAddrHi)
1360             .addImm(AMDGPU::sub1);
1361
1362
1363     // Update the instruction to use NewVaddr
1364     VAddr->setReg(NewVAddr);
1365     // Update the instruction to use NewSRsrc
1366     SRsrc->setReg(NewSRsrc);
1367   }
1368 }
1369
1370 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1371                             const TargetRegisterClass *HalfRC,
1372                             unsigned HalfImmOp, unsigned HalfSGPROp,
1373                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1374
1375   DebugLoc DL = MI->getDebugLoc();
1376   MachineBasicBlock *MBB = MI->getParent();
1377   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1378   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1379   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1380   unsigned HalfSize = HalfRC->getSize();
1381   const MachineOperand *OffOp =
1382       getNamedOperand(*MI, AMDGPU::OpName::offset);
1383   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1384
1385   if (OffOp) {
1386     // Handle the _IMM variant
1387     unsigned LoOffset = OffOp->getImm();
1388     unsigned HiOffset = LoOffset + (HalfSize / 4);
1389     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1390                   .addOperand(*SBase)
1391                   .addImm(LoOffset);
1392
1393     if (!isUInt<8>(HiOffset)) {
1394       unsigned OffsetSGPR =
1395           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1396       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1397               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1398                                        // but offset in register is in bytes.
1399       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1400                     .addOperand(*SBase)
1401                     .addReg(OffsetSGPR);
1402     } else {
1403       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1404                      .addOperand(*SBase)
1405                      .addImm(HiOffset);
1406     }
1407   } else {
1408     // Handle the _SGPR variant
1409     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1410     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1411                   .addOperand(*SBase)
1412                   .addOperand(*SOff);
1413     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1414     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1415             .addOperand(*SOff)
1416             .addImm(HalfSize);
1417     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1418                   .addOperand(*SBase)
1419                   .addReg(OffsetSGPR);
1420   }
1421
1422   unsigned SubLo, SubHi;
1423   switch (HalfSize) {
1424     case 4:
1425       SubLo = AMDGPU::sub0;
1426       SubHi = AMDGPU::sub1;
1427       break;
1428     case 8:
1429       SubLo = AMDGPU::sub0_sub1;
1430       SubHi = AMDGPU::sub2_sub3;
1431       break;
1432     case 16:
1433       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1434       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1435       break;
1436     case 32:
1437       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1438       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1439       break;
1440     default:
1441       llvm_unreachable("Unhandled HalfSize");
1442   }
1443
1444   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1445           .addOperand(MI->getOperand(0))
1446           .addReg(RegLo)
1447           .addImm(SubLo)
1448           .addReg(RegHi)
1449           .addImm(SubHi);
1450 }
1451
1452 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1453   MachineBasicBlock *MBB = MI->getParent();
1454   switch (MI->getOpcode()) {
1455     case AMDGPU::S_LOAD_DWORD_IMM:
1456     case AMDGPU::S_LOAD_DWORD_SGPR:
1457     case AMDGPU::S_LOAD_DWORDX2_IMM:
1458     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1459     case AMDGPU::S_LOAD_DWORDX4_IMM:
1460     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1461       unsigned NewOpcode = getVALUOp(*MI);
1462       unsigned RegOffset;
1463       unsigned ImmOffset;
1464
1465       if (MI->getOperand(2).isReg()) {
1466         RegOffset = MI->getOperand(2).getReg();
1467         ImmOffset = 0;
1468       } else {
1469         assert(MI->getOperand(2).isImm());
1470         // SMRD instructions take a dword offsets and MUBUF instructions
1471         // take a byte offset.
1472         ImmOffset = MI->getOperand(2).getImm() << 2;
1473         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1474         if (isUInt<12>(ImmOffset)) {
1475           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1476                   RegOffset)
1477                   .addImm(0);
1478         } else {
1479           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1480                   RegOffset)
1481                   .addImm(ImmOffset);
1482           ImmOffset = 0;
1483         }
1484       }
1485
1486       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1487       unsigned DWord0 = RegOffset;
1488       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1489       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1490       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1491
1492       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1493               .addImm(0);
1494       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1495               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1496       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1497               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1498       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1499               .addReg(DWord0)
1500               .addImm(AMDGPU::sub0)
1501               .addReg(DWord1)
1502               .addImm(AMDGPU::sub1)
1503               .addReg(DWord2)
1504               .addImm(AMDGPU::sub2)
1505               .addReg(DWord3)
1506               .addImm(AMDGPU::sub3);
1507       MI->setDesc(get(NewOpcode));
1508       if (MI->getOperand(2).isReg()) {
1509         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1510       } else {
1511         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1512       }
1513       MI->getOperand(1).setReg(SRsrc);
1514       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1515
1516       const TargetRegisterClass *NewDstRC =
1517           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1518
1519       unsigned DstReg = MI->getOperand(0).getReg();
1520       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1521       MRI.replaceRegWith(DstReg, NewDstReg);
1522       break;
1523     }
1524     case AMDGPU::S_LOAD_DWORDX8_IMM:
1525     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1526       MachineInstr *Lo, *Hi;
1527       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1528                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1529       MI->eraseFromParent();
1530       moveSMRDToVALU(Lo, MRI);
1531       moveSMRDToVALU(Hi, MRI);
1532       break;
1533     }
1534
1535     case AMDGPU::S_LOAD_DWORDX16_IMM:
1536     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1537       MachineInstr *Lo, *Hi;
1538       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1539                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1540       MI->eraseFromParent();
1541       moveSMRDToVALU(Lo, MRI);
1542       moveSMRDToVALU(Hi, MRI);
1543       break;
1544     }
1545   }
1546 }
1547
1548 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1549   SmallVector<MachineInstr *, 128> Worklist;
1550   Worklist.push_back(&TopInst);
1551
1552   while (!Worklist.empty()) {
1553     MachineInstr *Inst = Worklist.pop_back_val();
1554     MachineBasicBlock *MBB = Inst->getParent();
1555     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1556
1557     unsigned Opcode = Inst->getOpcode();
1558     unsigned NewOpcode = getVALUOp(*Inst);
1559
1560     // Handle some special cases
1561     switch (Opcode) {
1562     default:
1563       if (isSMRD(Inst->getOpcode())) {
1564         moveSMRDToVALU(Inst, MRI);
1565       }
1566       break;
1567     case AMDGPU::S_MOV_B64: {
1568       DebugLoc DL = Inst->getDebugLoc();
1569
1570       // If the source operand is a register we can replace this with a
1571       // copy.
1572       if (Inst->getOperand(1).isReg()) {
1573         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1574           .addOperand(Inst->getOperand(0))
1575           .addOperand(Inst->getOperand(1));
1576         Worklist.push_back(Copy);
1577       } else {
1578         // Otherwise, we need to split this into two movs, because there is
1579         // no 64-bit VALU move instruction.
1580         unsigned Reg = Inst->getOperand(0).getReg();
1581         unsigned Dst = split64BitImm(Worklist,
1582                                      Inst,
1583                                      MRI,
1584                                      MRI.getRegClass(Reg),
1585                                      Inst->getOperand(1));
1586         MRI.replaceRegWith(Reg, Dst);
1587       }
1588       Inst->eraseFromParent();
1589       continue;
1590     }
1591     case AMDGPU::S_AND_B64:
1592       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1593       Inst->eraseFromParent();
1594       continue;
1595
1596     case AMDGPU::S_OR_B64:
1597       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1598       Inst->eraseFromParent();
1599       continue;
1600
1601     case AMDGPU::S_XOR_B64:
1602       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1603       Inst->eraseFromParent();
1604       continue;
1605
1606     case AMDGPU::S_NOT_B64:
1607       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1608       Inst->eraseFromParent();
1609       continue;
1610
1611     case AMDGPU::S_BCNT1_I32_B64:
1612       splitScalar64BitBCNT(Worklist, Inst);
1613       Inst->eraseFromParent();
1614       continue;
1615
1616     case AMDGPU::S_BFE_U64:
1617     case AMDGPU::S_BFE_I64:
1618     case AMDGPU::S_BFM_B64:
1619       llvm_unreachable("Moving this op to VALU not implemented");
1620     }
1621
1622     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1623       // We cannot move this instruction to the VALU, so we should try to
1624       // legalize its operands instead.
1625       legalizeOperands(Inst);
1626       continue;
1627     }
1628
1629     // Use the new VALU Opcode.
1630     const MCInstrDesc &NewDesc = get(NewOpcode);
1631     Inst->setDesc(NewDesc);
1632
1633     // Remove any references to SCC. Vector instructions can't read from it, and
1634     // We're just about to add the implicit use / defs of VCC, and we don't want
1635     // both.
1636     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1637       MachineOperand &Op = Inst->getOperand(i);
1638       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1639         Inst->RemoveOperand(i);
1640     }
1641
1642     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1643       // We are converting these to a BFE, so we need to add the missing
1644       // operands for the size and offset.
1645       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1646       Inst->addOperand(MachineOperand::CreateImm(0));
1647       Inst->addOperand(MachineOperand::CreateImm(Size));
1648
1649     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1650       // The VALU version adds the second operand to the result, so insert an
1651       // extra 0 operand.
1652       Inst->addOperand(MachineOperand::CreateImm(0));
1653     }
1654
1655     addDescImplicitUseDef(NewDesc, Inst);
1656
1657     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1658       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1659       // If we need to move this to VGPRs, we need to unpack the second operand
1660       // back into the 2 separate ones for bit offset and width.
1661       assert(OffsetWidthOp.isImm() &&
1662              "Scalar BFE is only implemented for constant width and offset");
1663       uint32_t Imm = OffsetWidthOp.getImm();
1664
1665       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1666       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1667       Inst->RemoveOperand(2); // Remove old immediate.
1668       Inst->addOperand(MachineOperand::CreateImm(Offset));
1669       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1670     }
1671
1672     // Update the destination register class.
1673
1674     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1675
1676     switch (Opcode) {
1677       // For target instructions, getOpRegClass just returns the virtual
1678       // register class associated with the operand, so we need to find an
1679       // equivalent VGPR register class in order to move the instruction to the
1680       // VALU.
1681     case AMDGPU::COPY:
1682     case AMDGPU::PHI:
1683     case AMDGPU::REG_SEQUENCE:
1684     case AMDGPU::INSERT_SUBREG:
1685       if (RI.hasVGPRs(NewDstRC))
1686         continue;
1687       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1688       if (!NewDstRC)
1689         continue;
1690       break;
1691     default:
1692       break;
1693     }
1694
1695     unsigned DstReg = Inst->getOperand(0).getReg();
1696     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1697     MRI.replaceRegWith(DstReg, NewDstReg);
1698
1699     // Legalize the operands
1700     legalizeOperands(Inst);
1701
1702     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1703            E = MRI.use_end(); I != E; ++I) {
1704       MachineInstr &UseMI = *I->getParent();
1705       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1706         Worklist.push_back(&UseMI);
1707       }
1708     }
1709   }
1710 }
1711
1712 //===----------------------------------------------------------------------===//
1713 // Indirect addressing callbacks
1714 //===----------------------------------------------------------------------===//
1715
1716 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1717                                                  unsigned Channel) const {
1718   assert(Channel == 0);
1719   return RegIndex;
1720 }
1721
1722 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1723   return &AMDGPU::VReg_32RegClass;
1724 }
1725
1726 void SIInstrInfo::splitScalar64BitUnaryOp(
1727   SmallVectorImpl<MachineInstr *> &Worklist,
1728   MachineInstr *Inst,
1729   unsigned Opcode) const {
1730   MachineBasicBlock &MBB = *Inst->getParent();
1731   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1732
1733   MachineOperand &Dest = Inst->getOperand(0);
1734   MachineOperand &Src0 = Inst->getOperand(1);
1735   DebugLoc DL = Inst->getDebugLoc();
1736
1737   MachineBasicBlock::iterator MII = Inst;
1738
1739   const MCInstrDesc &InstDesc = get(Opcode);
1740   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1741     MRI.getRegClass(Src0.getReg()) :
1742     &AMDGPU::SGPR_32RegClass;
1743
1744   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1745
1746   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1747                                                        AMDGPU::sub0, Src0SubRC);
1748
1749   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1750   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1751
1752   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1753   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1754     .addOperand(SrcReg0Sub0);
1755
1756   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1757                                                        AMDGPU::sub1, Src0SubRC);
1758
1759   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1760   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1761     .addOperand(SrcReg0Sub1);
1762
1763   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1764   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1765     .addReg(DestSub0)
1766     .addImm(AMDGPU::sub0)
1767     .addReg(DestSub1)
1768     .addImm(AMDGPU::sub1);
1769
1770   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1771
1772   // Try to legalize the operands in case we need to swap the order to keep it
1773   // valid.
1774   Worklist.push_back(LoHalf);
1775   Worklist.push_back(HiHalf);
1776 }
1777
1778 void SIInstrInfo::splitScalar64BitBinaryOp(
1779   SmallVectorImpl<MachineInstr *> &Worklist,
1780   MachineInstr *Inst,
1781   unsigned Opcode) const {
1782   MachineBasicBlock &MBB = *Inst->getParent();
1783   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1784
1785   MachineOperand &Dest = Inst->getOperand(0);
1786   MachineOperand &Src0 = Inst->getOperand(1);
1787   MachineOperand &Src1 = Inst->getOperand(2);
1788   DebugLoc DL = Inst->getDebugLoc();
1789
1790   MachineBasicBlock::iterator MII = Inst;
1791
1792   const MCInstrDesc &InstDesc = get(Opcode);
1793   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1794     MRI.getRegClass(Src0.getReg()) :
1795     &AMDGPU::SGPR_32RegClass;
1796
1797   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1798   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1799     MRI.getRegClass(Src1.getReg()) :
1800     &AMDGPU::SGPR_32RegClass;
1801
1802   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1803
1804   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1805                                                        AMDGPU::sub0, Src0SubRC);
1806   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1807                                                        AMDGPU::sub0, Src1SubRC);
1808
1809   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1810   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1811
1812   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1813   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1814     .addOperand(SrcReg0Sub0)
1815     .addOperand(SrcReg1Sub0);
1816
1817   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1818                                                        AMDGPU::sub1, Src0SubRC);
1819   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1820                                                        AMDGPU::sub1, Src1SubRC);
1821
1822   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1823   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1824     .addOperand(SrcReg0Sub1)
1825     .addOperand(SrcReg1Sub1);
1826
1827   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1828   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1829     .addReg(DestSub0)
1830     .addImm(AMDGPU::sub0)
1831     .addReg(DestSub1)
1832     .addImm(AMDGPU::sub1);
1833
1834   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1835
1836   // Try to legalize the operands in case we need to swap the order to keep it
1837   // valid.
1838   Worklist.push_back(LoHalf);
1839   Worklist.push_back(HiHalf);
1840 }
1841
1842 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1843                                        MachineInstr *Inst) const {
1844   MachineBasicBlock &MBB = *Inst->getParent();
1845   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1846
1847   MachineBasicBlock::iterator MII = Inst;
1848   DebugLoc DL = Inst->getDebugLoc();
1849
1850   MachineOperand &Dest = Inst->getOperand(0);
1851   MachineOperand &Src = Inst->getOperand(1);
1852
1853   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1854   const TargetRegisterClass *SrcRC = Src.isReg() ?
1855     MRI.getRegClass(Src.getReg()) :
1856     &AMDGPU::SGPR_32RegClass;
1857
1858   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1859   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1860
1861   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1862
1863   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1864                                                       AMDGPU::sub0, SrcSubRC);
1865   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1866                                                       AMDGPU::sub1, SrcSubRC);
1867
1868   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1869     .addOperand(SrcRegSub0)
1870     .addImm(0);
1871
1872   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1873     .addOperand(SrcRegSub1)
1874     .addReg(MidReg);
1875
1876   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1877
1878   Worklist.push_back(First);
1879   Worklist.push_back(Second);
1880 }
1881
1882 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1883                                         MachineInstr *Inst) const {
1884   // Add the implict and explicit register definitions.
1885   if (NewDesc.ImplicitUses) {
1886     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1887       unsigned Reg = NewDesc.ImplicitUses[i];
1888       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1889     }
1890   }
1891
1892   if (NewDesc.ImplicitDefs) {
1893     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1894       unsigned Reg = NewDesc.ImplicitDefs[i];
1895       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1896     }
1897   }
1898 }
1899
1900 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1901                                    MachineBasicBlock *MBB,
1902                                    MachineBasicBlock::iterator I,
1903                                    unsigned ValueReg,
1904                                    unsigned Address, unsigned OffsetReg) const {
1905   const DebugLoc &DL = MBB->findDebugLoc(I);
1906   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1907                                       getIndirectIndexBegin(*MBB->getParent()));
1908
1909   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1910           .addReg(IndirectBaseReg, RegState::Define)
1911           .addOperand(I->getOperand(0))
1912           .addReg(IndirectBaseReg)
1913           .addReg(OffsetReg)
1914           .addImm(0)
1915           .addReg(ValueReg);
1916 }
1917
1918 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1919                                    MachineBasicBlock *MBB,
1920                                    MachineBasicBlock::iterator I,
1921                                    unsigned ValueReg,
1922                                    unsigned Address, unsigned OffsetReg) const {
1923   const DebugLoc &DL = MBB->findDebugLoc(I);
1924   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1925                                       getIndirectIndexBegin(*MBB->getParent()));
1926
1927   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1928           .addOperand(I->getOperand(0))
1929           .addOperand(I->getOperand(1))
1930           .addReg(IndirectBaseReg)
1931           .addReg(OffsetReg)
1932           .addImm(0);
1933
1934 }
1935
1936 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1937                                             const MachineFunction &MF) const {
1938   int End = getIndirectIndexEnd(MF);
1939   int Begin = getIndirectIndexBegin(MF);
1940
1941   if (End == -1)
1942     return;
1943
1944
1945   for (int Index = Begin; Index <= End; ++Index)
1946     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1947
1948   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1949     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1950
1951   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1952     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1953
1954   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1955     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1956
1957   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1958     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1959
1960   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1961     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1962 }
1963
1964 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
1965                                                    unsigned OperandName) const {
1966   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
1967   if (Idx == -1)
1968     return nullptr;
1969
1970   return &MI.getOperand(Idx);
1971 }