lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20
  21   field bits<1> SALU = 0;
  22   field bits<1> VALU = 0;
  23
  24   field bits<1> SOP1 = 0;
  25   field bits<1> SOP2 = 0;
  26   field bits<1> SOPC = 0;
  27   field bits<1> SOPK = 0;
  28   field bits<1> SOPP = 0;
  29
  30   field bits<1> VOP1 = 0;
  31   field bits<1> VOP2 = 0;
  32   field bits<1> VOP3 = 0;
  33   field bits<1> VOPC = 0;
  34
  35   field bits<1> MUBUF = 0;
  36   field bits<1> MTBUF = 0;
  37   field bits<1> SMRD = 0;
  38   field bits<1> DS = 0;
  39   field bits<1> MIMG = 0;
  40   field bits<1> FLAT = 0;
  41   field bits<1> WQM = 0;
  42
  43   // These need to be kept in sync with the enum in SIInstrFlags.
  44   let TSFlags{0} = VM_CNT;
  45   let TSFlags{1} = EXP_CNT;
  46   let TSFlags{2} = LGKM_CNT;
  47
  48   let TSFlags{3} = SALU;
  49   let TSFlags{4} = VALU;
  50
  51   let TSFlags{5} = SOP1;
  52   let TSFlags{6} = SOP2;
  53   let TSFlags{7} = SOPC;
  54   let TSFlags{8} = SOPK;
  55   let TSFlags{9} = SOPP;
  56
  57   let TSFlags{10} = VOP1;
  58   let TSFlags{11} = VOP2;
  59   let TSFlags{12} = VOP3;
  60   let TSFlags{13} = VOPC;
  61
  62   let TSFlags{14} = MUBUF;
  63   let TSFlags{15} = MTBUF;
  64   let TSFlags{16} = SMRD;
  65   let TSFlags{17} = DS;
  66   let TSFlags{18} = MIMG;
  67   let TSFlags{19} = FLAT;
  68   let TSFlags{20} = WQM;
  69
  70   // Most instructions require adjustments after selection to satisfy
  71   // operand requirements.
  72   let hasPostISelHook = 1;
  73   let SchedRW = [Write32Bit];
  74 }
  75
  76 class Enc32 {
  77   field bits<32> Inst;
  78   int Size = 4;
  79 }
  80
  81 class Enc64 {
  82   field bits<64> Inst;
  83   int Size = 8;
  84 }
  85
  86 class VOPDstOperand <RegisterClass rc> : RegisterOperand <rc, "printVOPDst">;
  87 def VOPDstVCC : VOPDstOperand <VCCReg>;
  88
  89 let Uses = [EXEC] in {
  90
  91 class VOPAnyCommon <dag outs, dag ins, string asm, list<dag> pattern> :
  92     InstSI <outs, ins, asm, pattern> {
  93
  94   let mayLoad = 0;
  95   let mayStore = 0;
  96   let hasSideEffects = 0;
  97   let UseNamedOperandTable = 1;
  98   let VALU = 1;
  99 }
 100
 101 class VOPCCommon <dag ins, string asm, list<dag> pattern> :
 102     VOPAnyCommon <(outs VOPDstVCC:$dst), ins, asm, pattern> {
 103
 104   let DisableEncoding = "$dst";
 105   let VOPC = 1;
 106   let Size = 4;
 107 }
 108
 109 class VOP1Common <dag outs, dag ins, string asm, list<dag> pattern> :
 110     VOPAnyCommon <outs, ins, asm, pattern> {
 111
 112   let VOP1 = 1;
 113   let Size = 4;
 114 }
 115
 116 class VOP2Common <dag outs, dag ins, string asm, list<dag> pattern> :
 117     VOPAnyCommon <outs, ins, asm, pattern> {
 118
 119   let VOP2 = 1;
 120   let Size = 4;
 121 }
 122
 123 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
 124     VOPAnyCommon <outs, ins, asm, pattern> {
 125
 126   // Using complex patterns gives VOP3 patterns a very high complexity rating,
 127   // but standalone patterns are almost always prefered, so we need to adjust the
 128   // priority lower.  The goal is to use a high number to reduce complexity to
 129   // zero (or less than zero).
 130   let AddedComplexity = -1000;
 131
 132   let VOP3 = 1;
 133   int Size = 8;
 134 }
 135
 136 } // End Uses = [EXEC]
 137
 138 //===----------------------------------------------------------------------===//
 139 // Scalar operations
 140 //===----------------------------------------------------------------------===//
 141
 142 class SOP1e <bits<8> op> : Enc32 {
 143   bits<7> sdst;
 144   bits<8> ssrc0;
 145
 146   let Inst{7-0} = ssrc0;
 147   let Inst{15-8} = op;
 148   let Inst{22-16} = sdst;
 149   let Inst{31-23} = 0x17d; //encoding;
 150 }
 151
 152 class SOP2e <bits<7> op> : Enc32 {
 153   bits<7> sdst;
 154   bits<8> ssrc0;
 155   bits<8> ssrc1;
 156
 157   let Inst{7-0} = ssrc0;
 158   let Inst{15-8} = ssrc1;
 159   let Inst{22-16} = sdst;
 160   let Inst{29-23} = op;
 161   let Inst{31-30} = 0x2; // encoding
 162 }
 163
 164 class SOPCe <bits<7> op> : Enc32 {
 165   bits<8> ssrc0;
 166   bits<8> ssrc1;
 167
 168   let Inst{7-0} = ssrc0;
 169   let Inst{15-8} = ssrc1;
 170   let Inst{22-16} = op;
 171   let Inst{31-23} = 0x17e;
 172 }
 173
 174 class SOPKe <bits<5> op> : Enc32 {
 175   bits <7> sdst;
 176   bits <16> simm16;
 177
 178   let Inst{15-0} = simm16;
 179   let Inst{22-16} = sdst;
 180   let Inst{27-23} = op;
 181   let Inst{31-28} = 0xb; //encoding
 182 }
 183
 184 class SOPK64e <bits<5> op> : Enc64 {
 185   bits <7> sdst = 0;
 186   bits <16> simm16;
 187   bits <32> imm;
 188
 189   let Inst{15-0} = simm16;
 190   let Inst{22-16} = sdst;
 191   let Inst{27-23} = op;
 192   let Inst{31-28} = 0xb;
 193
 194   let Inst{63-32} = imm;
 195 }
 196
 197 class SOPPe <bits<7> op> : Enc32 {
 198   bits <16> simm16;
 199
 200   let Inst{15-0} = simm16;
 201   let Inst{22-16} = op;
 202   let Inst{31-23} = 0x17f; // encoding
 203 }
 204
 205 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 206   bits<7> sdst;
 207   bits<7> sbase;
 208   bits<8> offset;
 209
 210   let Inst{7-0} = offset;
 211   let Inst{8} = imm;
 212   let Inst{14-9} = sbase{6-1};
 213   let Inst{21-15} = sdst;
 214   let Inst{26-22} = op;
 215   let Inst{31-27} = 0x18; //encoding
 216 }
 217
 218 let SchedRW = [WriteSALU] in {
 219 class SOP1 <dag outs, dag ins, string asm, list<dag> pattern> :
 220     InstSI<outs, ins, asm, pattern> {
 221   let mayLoad = 0;
 222   let mayStore = 0;
 223   let hasSideEffects = 0;
 224   let SALU = 1;
 225   let SOP1 = 1;
 226 }
 227
 228 class SOP2 <dag outs, dag ins, string asm, list<dag> pattern> :
 229     InstSI <outs, ins, asm, pattern> {
 230
 231   let mayLoad = 0;
 232   let mayStore = 0;
 233   let hasSideEffects = 0;
 234   let SALU = 1;
 235   let SOP2 = 1;
 236
 237   let UseNamedOperandTable = 1;
 238 }
 239
 240 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 241   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 242
 243   let DisableEncoding = "$dst";
 244   let mayLoad = 0;
 245   let mayStore = 0;
 246   let hasSideEffects = 0;
 247   let SALU = 1;
 248   let SOPC = 1;
 249
 250   let UseNamedOperandTable = 1;
 251 }
 252
 253 class SOPK <dag outs, dag ins, string asm, list<dag> pattern> :
 254    InstSI <outs, ins , asm, pattern> {
 255
 256   let mayLoad = 0;
 257   let mayStore = 0;
 258   let hasSideEffects = 0;
 259   let SALU = 1;
 260   let SOPK = 1;
 261
 262   let UseNamedOperandTable = 1;
 263 }
 264
 265 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 266                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 267
 268   let mayLoad = 0;
 269   let mayStore = 0;
 270   let hasSideEffects = 0;
 271   let SALU = 1;
 272   let SOPP = 1;
 273
 274   let UseNamedOperandTable = 1;
 275 }
 276
 277 } // let SchedRW = [WriteSALU]
 278
 279 class SMRD <dag outs, dag ins, string asm, list<dag> pattern> :
 280     InstSI<outs, ins, asm, pattern> {
 281
 282   let LGKM_CNT = 1;
 283   let SMRD = 1;
 284   let mayStore = 0;
 285   let mayLoad = 1;
 286   let hasSideEffects = 0;
 287   let UseNamedOperandTable = 1;
 288   let SchedRW = [WriteSMEM];
 289 }
 290
 291 //===----------------------------------------------------------------------===//
 292 // Vector ALU operations
 293 //===----------------------------------------------------------------------===//
 294
 295 class VOP1e <bits<8> op> : Enc32 {
 296   bits<8> vdst;
 297   bits<9> src0;
 298
 299   let Inst{8-0} = src0;
 300   let Inst{16-9} = op;
 301   let Inst{24-17} = vdst;
 302   let Inst{31-25} = 0x3f; //encoding
 303 }
 304
 305 class VOP2e <bits<6> op> : Enc32 {
 306   bits<8> vdst;
 307   bits<9> src0;
 308   bits<8> src1;
 309
 310   let Inst{8-0} = src0;
 311   let Inst{16-9} = src1;
 312   let Inst{24-17} = vdst;
 313   let Inst{30-25} = op;
 314   let Inst{31} = 0x0; //encoding
 315 }
 316
 317 class VOP2_MADKe <bits<6> op> : Enc64 {
 318
 319   bits<8>  vdst;
 320   bits<9>  src0;
 321   bits<8>  vsrc1;
 322   bits<32> src2;
 323
 324   let Inst{8-0} = src0;
 325   let Inst{16-9} = vsrc1;
 326   let Inst{24-17} = vdst;
 327   let Inst{30-25} = op;
 328   let Inst{31} = 0x0; // encoding
 329   let Inst{63-32} = src2;
 330 }
 331
 332 class VOP3e <bits<9> op> : Enc64 {
 333   bits<8> vdst;
 334   bits<2> src0_modifiers;
 335   bits<9> src0;
 336   bits<2> src1_modifiers;
 337   bits<9> src1;
 338   bits<2> src2_modifiers;
 339   bits<9> src2;
 340   bits<1> clamp;
 341   bits<2> omod;
 342
 343   let Inst{7-0} = vdst;
 344   let Inst{8} = src0_modifiers{1};
 345   let Inst{9} = src1_modifiers{1};
 346   let Inst{10} = src2_modifiers{1};
 347   let Inst{11} = clamp;
 348   let Inst{25-17} = op;
 349   let Inst{31-26} = 0x34; //encoding
 350   let Inst{40-32} = src0;
 351   let Inst{49-41} = src1;
 352   let Inst{58-50} = src2;
 353   let Inst{60-59} = omod;
 354   let Inst{61} = src0_modifiers{0};
 355   let Inst{62} = src1_modifiers{0};
 356   let Inst{63} = src2_modifiers{0};
 357 }
 358
 359 class VOP3be <bits<9> op> : Enc64 {
 360   bits<8> vdst;
 361   bits<2> src0_modifiers;
 362   bits<9> src0;
 363   bits<2> src1_modifiers;
 364   bits<9> src1;
 365   bits<2> src2_modifiers;
 366   bits<9> src2;
 367   bits<7> sdst;
 368   bits<2> omod;
 369
 370   let Inst{7-0} = vdst;
 371   let Inst{14-8} = sdst;
 372   let Inst{25-17} = op;
 373   let Inst{31-26} = 0x34; //encoding
 374   let Inst{40-32} = src0;
 375   let Inst{49-41} = src1;
 376   let Inst{58-50} = src2;
 377   let Inst{60-59} = omod;
 378   let Inst{61} = src0_modifiers{0};
 379   let Inst{62} = src1_modifiers{0};
 380   let Inst{63} = src2_modifiers{0};
 381 }
 382
 383 class VOPCe <bits<8> op> : Enc32 {
 384   bits<9> src0;
 385   bits<8> vsrc1;
 386
 387   let Inst{8-0} = src0;
 388   let Inst{16-9} = vsrc1;
 389   let Inst{24-17} = op;
 390   let Inst{31-25} = 0x3e;
 391 }
 392
 393 class VINTRPe <bits<2> op> : Enc32 {
 394   bits<8> vdst;
 395   bits<8> vsrc;
 396   bits<2> attrchan;
 397   bits<6> attr;
 398
 399   let Inst{7-0} = vsrc;
 400   let Inst{9-8} = attrchan;
 401   let Inst{15-10} = attr;
 402   let Inst{17-16} = op;
 403   let Inst{25-18} = vdst;
 404   let Inst{31-26} = 0x32; // encoding
 405 }
 406
 407 class DSe <bits<8> op> : Enc64 {
 408   bits<8> vdst;
 409   bits<1> gds;
 410   bits<8> addr;
 411   bits<8> data0;
 412   bits<8> data1;
 413   bits<8> offset0;
 414   bits<8> offset1;
 415
 416   let Inst{7-0} = offset0;
 417   let Inst{15-8} = offset1;
 418   let Inst{17} = gds;
 419   let Inst{25-18} = op;
 420   let Inst{31-26} = 0x36; //encoding
 421   let Inst{39-32} = addr;
 422   let Inst{47-40} = data0;
 423   let Inst{55-48} = data1;
 424   let Inst{63-56} = vdst;
 425 }
 426
 427 class MUBUFe <bits<7> op> : Enc64 {
 428   bits<12> offset;
 429   bits<1> offen;
 430   bits<1> idxen;
 431   bits<1> glc;
 432   bits<1> addr64;
 433   bits<1> lds;
 434   bits<8> vaddr;
 435   bits<8> vdata;
 436   bits<7> srsrc;
 437   bits<1> slc;
 438   bits<1> tfe;
 439   bits<8> soffset;
 440
 441   let Inst{11-0} = offset;
 442   let Inst{12} = offen;
 443   let Inst{13} = idxen;
 444   let Inst{14} = glc;
 445   let Inst{15} = addr64;
 446   let Inst{16} = lds;
 447   let Inst{24-18} = op;
 448   let Inst{31-26} = 0x38; //encoding
 449   let Inst{39-32} = vaddr;
 450   let Inst{47-40} = vdata;
 451   let Inst{52-48} = srsrc{6-2};
 452   let Inst{54} = slc;
 453   let Inst{55} = tfe;
 454   let Inst{63-56} = soffset;
 455 }
 456
 457 class MTBUFe <bits<3> op> : Enc64 {
 458   bits<8> vdata;
 459   bits<12> offset;
 460   bits<1> offen;
 461   bits<1> idxen;
 462   bits<1> glc;
 463   bits<1> addr64;
 464   bits<4> dfmt;
 465   bits<3> nfmt;
 466   bits<8> vaddr;
 467   bits<7> srsrc;
 468   bits<1> slc;
 469   bits<1> tfe;
 470   bits<8> soffset;
 471
 472   let Inst{11-0} = offset;
 473   let Inst{12} = offen;
 474   let Inst{13} = idxen;
 475   let Inst{14} = glc;
 476   let Inst{15} = addr64;
 477   let Inst{18-16} = op;
 478   let Inst{22-19} = dfmt;
 479   let Inst{25-23} = nfmt;
 480   let Inst{31-26} = 0x3a; //encoding
 481   let Inst{39-32} = vaddr;
 482   let Inst{47-40} = vdata;
 483   let Inst{52-48} = srsrc{6-2};
 484   let Inst{54} = slc;
 485   let Inst{55} = tfe;
 486   let Inst{63-56} = soffset;
 487 }
 488
 489 class MIMGe <bits<7> op> : Enc64 {
 490   bits<8> vdata;
 491   bits<4> dmask;
 492   bits<1> unorm;
 493   bits<1> glc;
 494   bits<1> da;
 495   bits<1> r128;
 496   bits<1> tfe;
 497   bits<1> lwe;
 498   bits<1> slc;
 499   bits<8> vaddr;
 500   bits<7> srsrc;
 501   bits<7> ssamp;
 502
 503   let Inst{11-8} = dmask;
 504   let Inst{12} = unorm;
 505   let Inst{13} = glc;
 506   let Inst{14} = da;
 507   let Inst{15} = r128;
 508   let Inst{16} = tfe;
 509   let Inst{17} = lwe;
 510   let Inst{24-18} = op;
 511   let Inst{25} = slc;
 512   let Inst{31-26} = 0x3c;
 513   let Inst{39-32} = vaddr;
 514   let Inst{47-40} = vdata;
 515   let Inst{52-48} = srsrc{6-2};
 516   let Inst{57-53} = ssamp{6-2};
 517 }
 518
 519 class FLATe<bits<7> op> : Enc64 {
 520   bits<8> addr;
 521   bits<8> data;
 522   bits<8> vdst;
 523   bits<1> slc;
 524   bits<1> glc;
 525   bits<1> tfe;
 526
 527   // 15-0 is reserved.
 528   let Inst{16} = glc;
 529   let Inst{17} = slc;
 530   let Inst{24-18} = op;
 531   let Inst{31-26} = 0x37; // Encoding.
 532   let Inst{39-32} = addr;
 533   let Inst{47-40} = data;
 534   // 54-48 is reserved.
 535   let Inst{55} = tfe;
 536   let Inst{63-56} = vdst;
 537 }
 538
 539 class EXPe : Enc64 {
 540   bits<4> en;
 541   bits<6> tgt;
 542   bits<1> compr;
 543   bits<1> done;
 544   bits<1> vm;
 545   bits<8> vsrc0;
 546   bits<8> vsrc1;
 547   bits<8> vsrc2;
 548   bits<8> vsrc3;
 549
 550   let Inst{3-0} = en;
 551   let Inst{9-4} = tgt;
 552   let Inst{10} = compr;
 553   let Inst{11} = done;
 554   let Inst{12} = vm;
 555   let Inst{31-26} = 0x3e;
 556   let Inst{39-32} = vsrc0;
 557   let Inst{47-40} = vsrc1;
 558   let Inst{55-48} = vsrc2;
 559   let Inst{63-56} = vsrc3;
 560 }
 561
 562 let Uses = [EXEC] in {
 563
 564 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 565     VOP1Common <outs, ins, asm, pattern>,
 566     VOP1e<op>;
 567
 568 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 569     VOP2Common <outs, ins, asm, pattern>, VOP2e<op>;
 570
 571 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 572     VOPCCommon <ins, asm, pattern>, VOPCe <op>;
 573
 574 class VINTRPCommon <dag outs, dag ins, string asm, list<dag> pattern> :
 575     InstSI <outs, ins, asm, pattern> {
 576   let mayLoad = 1;
 577   let mayStore = 0;
 578   let hasSideEffects = 0;
 579 }
 580
 581 } // End Uses = [EXEC]
 582
 583 //===----------------------------------------------------------------------===//
 584 // Vector I/O operations
 585 //===----------------------------------------------------------------------===//
 586
 587 let Uses = [EXEC] in {
 588
 589 class DS <dag outs, dag ins, string asm, list<dag> pattern> :
 590     InstSI <outs, ins, asm, pattern> {
 591
 592   let LGKM_CNT = 1;
 593   let DS = 1;
 594   let UseNamedOperandTable = 1;
 595   let DisableEncoding = "$m0";
 596
 597   // Most instruction load and store data, so set this as the default.
 598   let mayLoad = 1;
 599   let mayStore = 1;
 600
 601   let hasSideEffects = 0;
 602   let SchedRW = [WriteLDS];
 603 }
 604
 605 class MUBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 606     InstSI<outs, ins, asm, pattern> {
 607
 608   let VM_CNT = 1;
 609   let EXP_CNT = 1;
 610   let MUBUF = 1;
 611
 612   let hasSideEffects = 0;
 613   let UseNamedOperandTable = 1;
 614   let SchedRW = [WriteVMEM];
 615 }
 616
 617 class MTBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 618     InstSI<outs, ins, asm, pattern> {
 619
 620   let VM_CNT = 1;
 621   let EXP_CNT = 1;
 622   let MTBUF = 1;
 623
 624   let hasSideEffects = 0;
 625   let UseNamedOperandTable = 1;
 626   let SchedRW = [WriteVMEM];
 627 }
 628
 629 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 630     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 631   let FLAT = 1;
 632   // Internally, FLAT instruction are executed as both an LDS and a
 633   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 634   // and are not considered done until both have been decremented.
 635   let VM_CNT = 1;
 636   let LGKM_CNT = 1;
 637
 638   let Uses = [EXEC, FLAT_SCR]; // M0
 639
 640   let UseNamedOperandTable = 1;
 641   let hasSideEffects = 0;
 642 }
 643
 644 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 645     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 646
 647   let VM_CNT = 1;
 648   let EXP_CNT = 1;
 649   let MIMG = 1;
 650
 651   let hasSideEffects = 0; // XXX ????
 652 }
 653
 654
 655 } // End Uses = [EXEC]