lib/Target/R600/SIISelLowering.cpp

   1 //===-- SIISelLowering.cpp - SI DAG Lowering Implementation ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Custom DAG lowering for SI
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifdef _MSC_VER
  16 // Provide M_PI.
  17 #define _USE_MATH_DEFINES
  18 #include <cmath>
  19 #endif
  20
  21 #include "SIISelLowering.h"
  22 #include "AMDGPU.h"
  23 #include "AMDGPUIntrinsicInfo.h"
  24 #include "AMDGPUSubtarget.h"
  25 #include "SIInstrInfo.h"
  26 #include "SIMachineFunctionInfo.h"
  27 #include "SIRegisterInfo.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/CodeGen/CallingConvLower.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAG.h"
  33 #include "llvm/IR/Function.h"
  34 #include "llvm/ADT/SmallString.h"
  35
  36 using namespace llvm;
  37
  38 SITargetLowering::SITargetLowering(TargetMachine &TM) :
  39     AMDGPUTargetLowering(TM) {
  40   addRegisterClass(MVT::i1, &AMDGPU::VReg_1RegClass);
  41   addRegisterClass(MVT::i64, &AMDGPU::SReg_64RegClass);
  42
  43   addRegisterClass(MVT::v32i8, &AMDGPU::SReg_256RegClass);
  44   addRegisterClass(MVT::v64i8, &AMDGPU::SReg_512RegClass);
  45
  46   addRegisterClass(MVT::i32, &AMDGPU::SReg_32RegClass);
  47   addRegisterClass(MVT::f32, &AMDGPU::VReg_32RegClass);
  48
  49   addRegisterClass(MVT::f64, &AMDGPU::VReg_64RegClass);
  50   addRegisterClass(MVT::v2i32, &AMDGPU::SReg_64RegClass);
  51   addRegisterClass(MVT::v2f32, &AMDGPU::VReg_64RegClass);
  52
  53   addRegisterClass(MVT::v4i32, &AMDGPU::SReg_128RegClass);
  54   addRegisterClass(MVT::v4f32, &AMDGPU::VReg_128RegClass);
  55
  56   addRegisterClass(MVT::v8i32, &AMDGPU::VReg_256RegClass);
  57   addRegisterClass(MVT::v8f32, &AMDGPU::VReg_256RegClass);
  58
  59   addRegisterClass(MVT::v16i32, &AMDGPU::VReg_512RegClass);
  60   addRegisterClass(MVT::v16f32, &AMDGPU::VReg_512RegClass);
  61
  62   computeRegisterProperties();
  63
  64   // Condition Codes
  65   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
  66   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
  67   setCondCodeAction(ISD::SETUGE, MVT::f32, Expand);
  68   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
  69   setCondCodeAction(ISD::SETULE, MVT::f32, Expand);
  70   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
  71
  72   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
  73   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
  74   setCondCodeAction(ISD::SETUGE, MVT::f64, Expand);
  75   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
  76   setCondCodeAction(ISD::SETULE, MVT::f64, Expand);
  77   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
  78
  79   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i32, Expand);
  80   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8f32, Expand);
  81   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i32, Expand);
  82   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16f32, Expand);
  83
  84   setOperationAction(ISD::ADD, MVT::i32, Legal);
  85   setOperationAction(ISD::ADDC, MVT::i32, Legal);
  86   setOperationAction(ISD::ADDE, MVT::i32, Legal);
  87   setOperationAction(ISD::SUBC, MVT::i32, Legal);
  88   setOperationAction(ISD::SUBE, MVT::i32, Legal);
  89
  90   setOperationAction(ISD::FSIN, MVT::f32, Custom);
  91   setOperationAction(ISD::FCOS, MVT::f32, Custom);
  92
  93   // We need to custom lower vector stores from local memory
  94   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  95   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  96   setOperationAction(ISD::LOAD, MVT::v16i32, Custom);
  97
  98   setOperationAction(ISD::STORE, MVT::v8i32, Custom);
  99   setOperationAction(ISD::STORE, MVT::v16i32, Custom);
 100
 101   setOperationAction(ISD::STORE, MVT::i1, Custom);
 102   setOperationAction(ISD::STORE, MVT::i32, Custom);
 103   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 104   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 105
 106   setOperationAction(ISD::SELECT, MVT::f32, Promote);
 107   AddPromotedToType(ISD::SELECT, MVT::f32, MVT::i32);
 108   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 109   setOperationAction(ISD::SELECT, MVT::f64, Promote);
 110   AddPromotedToType(ISD::SELECT, MVT::f64, MVT::i64);
 111
 112   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 113   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 114   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 115   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 116
 117   setOperationAction(ISD::SETCC, MVT::v2i1, Expand);
 118   setOperationAction(ISD::SETCC, MVT::v4i1, Expand);
 119
 120   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Legal);
 121   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
 123
 124   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Legal);
 125   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
 126   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
 127
 128   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 129   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
 130   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
 131
 132   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Custom);
 133
 134   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
 135
 136   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 137   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::f32, Custom);
 138   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v16i8, Custom);
 139   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v4f32, Custom);
 140
 141   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 142   setOperationAction(ISD::BRCOND, MVT::Other, Custom);
 143
 144   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 145   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Custom);
 146   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Custom);
 147   setLoadExtAction(ISD::SEXTLOAD, MVT::i32, Expand);
 148   setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, Expand);
 149   setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, Expand);
 150
 151   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 152   setLoadExtAction(ISD::ZEXTLOAD, MVT::i8, Custom);
 153   setLoadExtAction(ISD::ZEXTLOAD, MVT::i16, Custom);
 154   setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Expand);
 155
 156   setLoadExtAction(ISD::EXTLOAD, MVT::i1, Promote);
 157   setLoadExtAction(ISD::EXTLOAD, MVT::i8, Custom);
 158   setLoadExtAction(ISD::EXTLOAD, MVT::i16, Custom);
 159   setLoadExtAction(ISD::EXTLOAD, MVT::i32, Expand);
 160   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 161
 162   setTruncStoreAction(MVT::i32, MVT::i8, Custom);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Custom);
 164   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 165   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 166   setTruncStoreAction(MVT::v8i32, MVT::v8i16, Expand);
 167   setTruncStoreAction(MVT::v16i32, MVT::v16i16, Expand);
 168
 169   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 170
 171   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 172   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 173   setOperationAction(ISD::FrameIndex, MVT::i32, Custom);
 174
 175   // These should use UDIVREM, so set them to expand
 176   setOperationAction(ISD::UDIV, MVT::i64, Expand);
 177   setOperationAction(ISD::UREM, MVT::i64, Expand);
 178
 179   // We only support LOAD/STORE and vector manipulation ops for vectors
 180   // with > 4 elements.
 181   MVT VecTypes[] = {
 182     MVT::v8i32, MVT::v8f32, MVT::v16i32, MVT::v16f32
 183   };
 184
 185   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 186   setOperationAction(ISD::SELECT, MVT::i1, Promote);
 187
 188   for (MVT VT : VecTypes) {
 189     for (unsigned Op = 0; Op < ISD::BUILTIN_OP_END; ++Op) {
 190       switch(Op) {
 191       case ISD::LOAD:
 192       case ISD::STORE:
 193       case ISD::BUILD_VECTOR:
 194       case ISD::BITCAST:
 195       case ISD::EXTRACT_VECTOR_ELT:
 196       case ISD::INSERT_VECTOR_ELT:
 197       case ISD::INSERT_SUBVECTOR:
 198       case ISD::EXTRACT_SUBVECTOR:
 199         break;
 200       case ISD::CONCAT_VECTORS:
 201         setOperationAction(Op, VT, Custom);
 202         break;
 203       default:
 204         setOperationAction(Op, VT, Expand);
 205         break;
 206       }
 207     }
 208   }
 209
 210   for (int I = MVT::v1f64; I <= MVT::v8f64; ++I) {
 211     MVT::SimpleValueType VT = static_cast<MVT::SimpleValueType>(I);
 212     setOperationAction(ISD::FTRUNC, VT, Expand);
 213     setOperationAction(ISD::FCEIL, VT, Expand);
 214     setOperationAction(ISD::FFLOOR, VT, Expand);
 215   }
 216
 217   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS) {
 218     setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 219     setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 220     setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 221     setOperationAction(ISD::FRINT, MVT::f64, Legal);
 222   }
 223
 224   setOperationAction(ISD::FDIV, MVT::f32, Custom);
 225
 226   setTargetDAGCombine(ISD::FADD);
 227   setTargetDAGCombine(ISD::FSUB);
 228   setTargetDAGCombine(ISD::SELECT_CC);
 229   setTargetDAGCombine(ISD::SETCC);
 230
 231   setTargetDAGCombine(ISD::UINT_TO_FP);
 232
 233   // All memory operations. Some folding on the pointer operand is done to help
 234   // matching the constant offsets in the addressing modes.
 235   setTargetDAGCombine(ISD::LOAD);
 236   setTargetDAGCombine(ISD::STORE);
 237   setTargetDAGCombine(ISD::ATOMIC_LOAD);
 238   setTargetDAGCombine(ISD::ATOMIC_STORE);
 239   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP);
 240   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS);
 241   setTargetDAGCombine(ISD::ATOMIC_SWAP);
 242   setTargetDAGCombine(ISD::ATOMIC_LOAD_ADD);
 243   setTargetDAGCombine(ISD::ATOMIC_LOAD_SUB);
 244   setTargetDAGCombine(ISD::ATOMIC_LOAD_AND);
 245   setTargetDAGCombine(ISD::ATOMIC_LOAD_OR);
 246   setTargetDAGCombine(ISD::ATOMIC_LOAD_XOR);
 247   setTargetDAGCombine(ISD::ATOMIC_LOAD_NAND);
 248   setTargetDAGCombine(ISD::ATOMIC_LOAD_MIN);
 249   setTargetDAGCombine(ISD::ATOMIC_LOAD_MAX);
 250   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMIN);
 251   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMAX);
 252
 253   setSchedulingPreference(Sched::RegPressure);
 254 }
 255
 256 //===----------------------------------------------------------------------===//
 257 // TargetLowering queries
 258 //===----------------------------------------------------------------------===//
 259
 260 // FIXME: This really needs an address space argument. The immediate offset
 261 // size is different for different sets of memory instruction sets.
 262
 263 // The single offset DS instructions have a 16-bit unsigned byte offset.
 264 //
 265 // MUBUF / MTBUF have a 12-bit unsigned byte offset, and additionally can do r +
 266 // r + i with addr64. 32-bit has more addressing mode options. Depending on the
 267 // resource constant, it can also do (i64 r0) + (i32 r1) * (i14 i).
 268 //
 269 // SMRD instructions have an 8-bit, dword offset.
 270 //
 271 bool SITargetLowering::isLegalAddressingMode(const AddrMode &AM,
 272                                              Type *Ty) const {
 273   // No global is ever allowed as a base.
 274   if (AM.BaseGV)
 275     return false;
 276
 277   // Allow a 16-bit unsigned immediate field, since this is what DS instructions
 278   // use.
 279   if (!isUInt<16>(AM.BaseOffs))
 280     return false;
 281
 282   // Only support r+r,
 283   switch (AM.Scale) {
 284   case 0:  // "r+i" or just "i", depending on HasBaseReg.
 285     break;
 286   case 1:
 287     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
 288       return false;
 289     // Otherwise we have r+r or r+i.
 290     break;
 291   case 2:
 292     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
 293       return false;
 294     // Allow 2*r as r+r.
 295     break;
 296   default: // Don't allow n * r
 297     return false;
 298   }
 299
 300   return true;
 301 }
 302
 303 bool SITargetLowering::allowsMisalignedMemoryAccesses(EVT  VT,
 304                                                       unsigned AddrSpace,
 305                                                       unsigned Align,
 306                                                       bool *IsFast) const {
 307   if (IsFast)
 308     *IsFast = false;
 309
 310   // TODO: I think v3i32 should allow unaligned accesses on CI with DS_READ_B96,
 311   // which isn't a simple VT.
 312   if (!VT.isSimple() || VT == MVT::Other)
 313     return false;
 314
 315   // XXX - CI changes say "Support for unaligned memory accesses" but I don't
 316   // see what for specifically. The wording everywhere else seems to be the
 317   // same.
 318
 319   // XXX - The only mention I see of this in the ISA manual is for LDS direct
 320   // reads the "byte address and must be dword aligned". Is it also true for the
 321   // normal loads and stores?
 322   if (AddrSpace == AMDGPUAS::LOCAL_ADDRESS) {
 323     // ds_read/write_b64 require 8-byte alignment, but we can do a 4 byte
 324     // aligned, 8 byte access in a single operation using ds_read2/write2_b32
 325     // with adjacent offsets.
 326     return Align % 4 == 0;
 327   }
 328
 329   // 8.1.6 - For Dword or larger reads or writes, the two LSBs of the
 330   // byte-address are ignored, thus forcing Dword alignment.
 331   // This applies to private, global, and constant memory.
 332   if (IsFast)
 333     *IsFast = true;
 334   return VT.bitsGT(MVT::i32);
 335 }
 336
 337 EVT SITargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
 338                                           unsigned SrcAlign, bool IsMemset,
 339                                           bool ZeroMemset,
 340                                           bool MemcpyStrSrc,
 341                                           MachineFunction &MF) const {
 342   // FIXME: Should account for address space here.
 343
 344   // The default fallback uses the private pointer size as a guess for a type to
 345   // use. Make sure we switch these to 64-bit accesses.
 346
 347   if (Size >= 16 && DstAlign >= 4) // XXX: Should only do for global
 348     return MVT::v4i32;
 349
 350   if (Size >= 8 && DstAlign >= 4)
 351     return MVT::v2i32;
 352
 353   // Use the default.
 354   return MVT::Other;
 355 }
 356
 357 TargetLoweringBase::LegalizeTypeAction
 358 SITargetLowering::getPreferredVectorAction(EVT VT) const {
 359   if (VT.getVectorNumElements() != 1 && VT.getScalarType().bitsLE(MVT::i16))
 360     return TypeSplitVector;
 361
 362   return TargetLoweringBase::getPreferredVectorAction(VT);
 363 }
 364
 365 bool SITargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
 366                                                          Type *Ty) const {
 367   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
 368       getTargetMachine().getSubtargetImpl()->getInstrInfo());
 369   return TII->isInlineConstant(Imm);
 370 }
 371
 372 SDValue SITargetLowering::LowerParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
 373                                          SDLoc SL, SDValue Chain,
 374                                          unsigned Offset, bool Signed) const {
 375   const DataLayout *DL = getDataLayout();
 376   MachineFunction &MF = DAG.getMachineFunction();
 377   const SIRegisterInfo *TRI =
 378       static_cast<const SIRegisterInfo*>(Subtarget->getRegisterInfo());
 379   unsigned InputPtrReg = TRI->getPreloadedValue(MF, SIRegisterInfo::INPUT_PTR);
 380
 381   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
 382
 383   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
 384   PointerType *PtrTy = PointerType::get(Ty, AMDGPUAS::CONSTANT_ADDRESS);
 385   SDValue BasePtr =  DAG.getCopyFromReg(Chain, SL,
 386                            MRI.getLiveInVirtReg(InputPtrReg), MVT::i64);
 387   SDValue Ptr = DAG.getNode(ISD::ADD, SL, MVT::i64, BasePtr,
 388                                              DAG.getConstant(Offset, MVT::i64));
 389   SDValue PtrOffset = DAG.getUNDEF(getPointerTy(AMDGPUAS::CONSTANT_ADDRESS));
 390   MachinePointerInfo PtrInfo(UndefValue::get(PtrTy));
 391
 392   return DAG.getLoad(ISD::UNINDEXED, Signed ? ISD::SEXTLOAD : ISD::ZEXTLOAD,
 393                      VT, SL, Chain, Ptr, PtrOffset, PtrInfo, MemVT,
 394                      false, // isVolatile
 395                      true, // isNonTemporal
 396                      true, // isInvariant
 397                      DL->getABITypeAlignment(Ty)); // Alignment
 398 }
 399
 400 SDValue SITargetLowering::LowerFormalArguments(
 401                                       SDValue Chain,
 402                                       CallingConv::ID CallConv,
 403                                       bool isVarArg,
 404                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 405                                       SDLoc DL, SelectionDAG &DAG,
 406                                       SmallVectorImpl<SDValue> &InVals) const {
 407
 408   const TargetMachine &TM = getTargetMachine();
 409   const SIRegisterInfo *TRI =
 410       static_cast<const SIRegisterInfo*>(TM.getSubtargetImpl()->getRegisterInfo());
 411
 412   MachineFunction &MF = DAG.getMachineFunction();
 413   FunctionType *FType = MF.getFunction()->getFunctionType();
 414   SIMachineFunctionInfo *Info = MF.getInfo<SIMachineFunctionInfo>();
 415
 416   assert(CallConv == CallingConv::C);
 417
 418   SmallVector<ISD::InputArg, 16> Splits;
 419   BitVector Skipped(Ins.size());
 420
 421   for (unsigned i = 0, e = Ins.size(), PSInputNum = 0; i != e; ++i) {
 422     const ISD::InputArg &Arg = Ins[i];
 423
 424     // First check if it's a PS input addr
 425     if (Info->getShaderType() == ShaderType::PIXEL && !Arg.Flags.isInReg() &&
 426         !Arg.Flags.isByVal()) {
 427
 428       assert((PSInputNum <= 15) && "Too many PS inputs!");
 429
 430       if (!Arg.Used) {
 431         // We can savely skip PS inputs
 432         Skipped.set(i);
 433         ++PSInputNum;
 434         continue;
 435       }
 436
 437       Info->PSInputAddr |= 1 << PSInputNum++;
 438     }
 439
 440     // Second split vertices into their elements
 441     if (Info->getShaderType() != ShaderType::COMPUTE && Arg.VT.isVector()) {
 442       ISD::InputArg NewArg = Arg;
 443       NewArg.Flags.setSplit();
 444       NewArg.VT = Arg.VT.getVectorElementType();
 445
 446       // We REALLY want the ORIGINAL number of vertex elements here, e.g. a
 447       // three or five element vertex only needs three or five registers,
 448       // NOT four or eigth.
 449       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 450       unsigned NumElements = ParamType->getVectorNumElements();
 451
 452       for (unsigned j = 0; j != NumElements; ++j) {
 453         Splits.push_back(NewArg);
 454         NewArg.PartOffset += NewArg.VT.getStoreSize();
 455       }
 456
 457     } else if (Info->getShaderType() != ShaderType::COMPUTE) {
 458       Splits.push_back(Arg);
 459     }
 460   }
 461
 462   SmallVector<CCValAssign, 16> ArgLocs;
 463   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
 464                  *DAG.getContext());
 465
 466   // At least one interpolation mode must be enabled or else the GPU will hang.
 467   if (Info->getShaderType() == ShaderType::PIXEL &&
 468       (Info->PSInputAddr & 0x7F) == 0) {
 469     Info->PSInputAddr |= 1;
 470     CCInfo.AllocateReg(AMDGPU::VGPR0);
 471     CCInfo.AllocateReg(AMDGPU::VGPR1);
 472   }
 473
 474   // The pointer to the list of arguments is stored in SGPR0, SGPR1
 475         // The pointer to the scratch buffer is stored in SGPR2, SGPR3
 476   if (Info->getShaderType() == ShaderType::COMPUTE) {
 477     Info->NumUserSGPRs = 4;
 478
 479     unsigned InputPtrReg =
 480         TRI->getPreloadedValue(MF, SIRegisterInfo::INPUT_PTR);
 481     unsigned InputPtrRegLo =
 482         TRI->getPhysRegSubReg(InputPtrReg, &AMDGPU::SReg_32RegClass, 0);
 483     unsigned InputPtrRegHi =
 484         TRI->getPhysRegSubReg(InputPtrReg, &AMDGPU::SReg_32RegClass, 1);
 485
 486     unsigned ScratchPtrReg =
 487         TRI->getPreloadedValue(MF, SIRegisterInfo::SCRATCH_PTR);
 488     unsigned ScratchPtrRegLo =
 489         TRI->getPhysRegSubReg(ScratchPtrReg, &AMDGPU::SReg_32RegClass, 0);
 490     unsigned ScratchPtrRegHi =
 491         TRI->getPhysRegSubReg(ScratchPtrReg, &AMDGPU::SReg_32RegClass, 1);
 492
 493     CCInfo.AllocateReg(InputPtrRegLo);
 494     CCInfo.AllocateReg(InputPtrRegHi);
 495     CCInfo.AllocateReg(ScratchPtrRegLo);
 496     CCInfo.AllocateReg(ScratchPtrRegHi);
 497     MF.addLiveIn(InputPtrReg, &AMDGPU::SReg_64RegClass);
 498     MF.addLiveIn(ScratchPtrReg, &AMDGPU::SReg_64RegClass);
 499   }
 500
 501   if (Info->getShaderType() == ShaderType::COMPUTE) {
 502     getOriginalFunctionArgs(DAG, DAG.getMachineFunction().getFunction(), Ins,
 503                             Splits);
 504   }
 505
 506   AnalyzeFormalArguments(CCInfo, Splits);
 507
 508   for (unsigned i = 0, e = Ins.size(), ArgIdx = 0; i != e; ++i) {
 509
 510     const ISD::InputArg &Arg = Ins[i];
 511     if (Skipped[i]) {
 512       InVals.push_back(DAG.getUNDEF(Arg.VT));
 513       continue;
 514     }
 515
 516     CCValAssign &VA = ArgLocs[ArgIdx++];
 517     EVT VT = VA.getLocVT();
 518
 519     if (VA.isMemLoc()) {
 520       VT = Ins[i].VT;
 521       EVT MemVT = Splits[i].VT;
 522       const unsigned Offset = 36 + VA.getLocMemOffset();
 523       // The first 36 bytes of the input buffer contains information about
 524       // thread group and global sizes.
 525       SDValue Arg = LowerParameter(DAG, VT, MemVT,  DL, DAG.getRoot(),
 526                                    Offset, Ins[i].Flags.isSExt());
 527
 528       const PointerType *ParamTy =
 529           dyn_cast<PointerType>(FType->getParamType(Ins[i].OrigArgIndex));
 530       if (Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS &&
 531           ParamTy && ParamTy->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS) {
 532         // On SI local pointers are just offsets into LDS, so they are always
 533         // less than 16-bits.  On CI and newer they could potentially be
 534         // real pointers, so we can't guarantee their size.
 535         Arg = DAG.getNode(ISD::AssertZext, DL, Arg.getValueType(), Arg,
 536                           DAG.getValueType(MVT::i16));
 537       }
 538
 539       InVals.push_back(Arg);
 540       Info->ABIArgOffset = Offset + MemVT.getStoreSize();
 541       continue;
 542     }
 543     assert(VA.isRegLoc() && "Parameter must be in a register!");
 544
 545     unsigned Reg = VA.getLocReg();
 546
 547     if (VT == MVT::i64) {
 548       // For now assume it is a pointer
 549       Reg = TRI->getMatchingSuperReg(Reg, AMDGPU::sub0,
 550                                      &AMDGPU::SReg_64RegClass);
 551       Reg = MF.addLiveIn(Reg, &AMDGPU::SReg_64RegClass);
 552       InVals.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 553       continue;
 554     }
 555
 556     const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg, VT);
 557
 558     Reg = MF.addLiveIn(Reg, RC);
 559     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 560
 561     if (Arg.VT.isVector()) {
 562
 563       // Build a vector from the registers
 564       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 565       unsigned NumElements = ParamType->getVectorNumElements();
 566
 567       SmallVector<SDValue, 4> Regs;
 568       Regs.push_back(Val);
 569       for (unsigned j = 1; j != NumElements; ++j) {
 570         Reg = ArgLocs[ArgIdx++].getLocReg();
 571         Reg = MF.addLiveIn(Reg, RC);
 572         Regs.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 573       }
 574
 575       // Fill up the missing vector elements
 576       NumElements = Arg.VT.getVectorNumElements() - NumElements;
 577       for (unsigned j = 0; j != NumElements; ++j)
 578         Regs.push_back(DAG.getUNDEF(VT));
 579
 580       InVals.push_back(DAG.getNode(ISD::BUILD_VECTOR, DL, Arg.VT, Regs));
 581       continue;
 582     }
 583
 584     InVals.push_back(Val);
 585   }
 586   return Chain;
 587 }
 588
 589 MachineBasicBlock * SITargetLowering::EmitInstrWithCustomInserter(
 590     MachineInstr * MI, MachineBasicBlock * BB) const {
 591
 592   MachineBasicBlock::iterator I = *MI;
 593   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
 594       getTargetMachine().getSubtargetImpl()->getInstrInfo());
 595   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 596
 597   switch (MI->getOpcode()) {
 598   default:
 599     return AMDGPUTargetLowering::EmitInstrWithCustomInserter(MI, BB);
 600   case AMDGPU::BRANCH: return BB;
 601   case AMDGPU::SI_ADDR64_RSRC: {
 602     unsigned SuperReg = MI->getOperand(0).getReg();
 603     unsigned SubRegLo = MRI.createVirtualRegister(&AMDGPU::SGPR_64RegClass);
 604     unsigned SubRegHi = MRI.createVirtualRegister(&AMDGPU::SGPR_64RegClass);
 605     unsigned SubRegHiHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 606     unsigned SubRegHiLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 607     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B64), SubRegLo)
 608             .addOperand(MI->getOperand(1));
 609     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B32), SubRegHiLo)
 610             .addImm(0);
 611     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B32), SubRegHiHi)
 612             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
 613     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::REG_SEQUENCE), SubRegHi)
 614             .addReg(SubRegHiLo)
 615             .addImm(AMDGPU::sub0)
 616             .addReg(SubRegHiHi)
 617             .addImm(AMDGPU::sub1);
 618     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::REG_SEQUENCE), SuperReg)
 619             .addReg(SubRegLo)
 620             .addImm(AMDGPU::sub0_sub1)
 621             .addReg(SubRegHi)
 622             .addImm(AMDGPU::sub2_sub3);
 623     MI->eraseFromParent();
 624     break;
 625   }
 626   case AMDGPU::V_SUB_F64: {
 627     unsigned DestReg = MI->getOperand(0).getReg();
 628     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_ADD_F64), DestReg)
 629       .addImm(0)  // SRC0 modifiers
 630       .addReg(MI->getOperand(1).getReg())
 631       .addImm(1)  // SRC1 modifiers
 632       .addReg(MI->getOperand(2).getReg())
 633       .addImm(0)  // CLAMP
 634       .addImm(0); // OMOD
 635     MI->eraseFromParent();
 636     break;
 637   }
 638   case AMDGPU::SI_RegisterStorePseudo: {
 639     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 640     unsigned Reg = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 641     MachineInstrBuilder MIB =
 642         BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::SI_RegisterStore),
 643                 Reg);
 644     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 645       MIB.addOperand(MI->getOperand(i));
 646
 647     MI->eraseFromParent();
 648     break;
 649   }
 650   case AMDGPU::FCLAMP_SI: {
 651     const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
 652         getTargetMachine().getSubtargetImpl()->getInstrInfo());
 653     DebugLoc DL = MI->getDebugLoc();
 654     unsigned DestReg = MI->getOperand(0).getReg();
 655     BuildMI(*BB, I, DL, TII->get(AMDGPU::V_ADD_F32_e64), DestReg)
 656       .addImm(0) // SRC0 modifiers
 657       .addOperand(MI->getOperand(1))
 658       .addImm(0) // SRC1 modifiers
 659       .addImm(0) // SRC1
 660       .addImm(1) // CLAMP
 661       .addImm(0); // OMOD
 662     MI->eraseFromParent();
 663   }
 664   }
 665   return BB;
 666 }
 667
 668 EVT SITargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 669   if (!VT.isVector()) {
 670     return MVT::i1;
 671   }
 672   return MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
 673 }
 674
 675 MVT SITargetLowering::getScalarShiftAmountTy(EVT VT) const {
 676   return MVT::i32;
 677 }
 678
 679 bool SITargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 680   VT = VT.getScalarType();
 681
 682   if (!VT.isSimple())
 683     return false;
 684
 685   switch (VT.getSimpleVT().SimpleTy) {
 686   case MVT::f32:
 687     return false; /* There is V_MAD_F32 for f32 */
 688   case MVT::f64:
 689     return true;
 690   default:
 691     break;
 692   }
 693
 694   return false;
 695 }
 696
 697 //===----------------------------------------------------------------------===//
 698 // Custom DAG Lowering Operations
 699 //===----------------------------------------------------------------------===//
 700
 701 SDValue SITargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
 702   switch (Op.getOpcode()) {
 703   default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 704   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 705   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 706   case ISD::LOAD: {
 707     SDValue Result = LowerLOAD(Op, DAG);
 708     assert((!Result.getNode() ||
 709             Result.getNode()->getNumValues() == 2) &&
 710            "Load should return a value and a chain");
 711     return Result;
 712   }
 713
 714   case ISD::FSIN:
 715   case ISD::FCOS:
 716     return LowerTrig(Op, DAG);
 717   case ISD::SELECT: return LowerSELECT(Op, DAG);
 718   case ISD::FDIV: return LowerFDIV(Op, DAG);
 719   case ISD::STORE: return LowerSTORE(Op, DAG);
 720   case ISD::GlobalAddress: {
 721     MachineFunction &MF = DAG.getMachineFunction();
 722     SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 723     return LowerGlobalAddress(MFI, Op, DAG);
 724   }
 725   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 726   case ISD::INTRINSIC_VOID: return LowerINTRINSIC_VOID(Op, DAG);
 727   }
 728   return SDValue();
 729 }
 730
 731 /// \brief Helper function for LowerBRCOND
 732 static SDNode *findUser(SDValue Value, unsigned Opcode) {
 733
 734   SDNode *Parent = Value.getNode();
 735   for (SDNode::use_iterator I = Parent->use_begin(), E = Parent->use_end();
 736        I != E; ++I) {
 737
 738     if (I.getUse().get() != Value)
 739       continue;
 740
 741     if (I->getOpcode() == Opcode)
 742       return *I;
 743   }
 744   return nullptr;
 745 }
 746
 747 SDValue SITargetLowering::LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const {
 748
 749   FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Op);
 750   unsigned FrameIndex = FINode->getIndex();
 751
 752   return DAG.getTargetFrameIndex(FrameIndex, MVT::i32);
 753 }
 754
 755 /// This transforms the control flow intrinsics to get the branch destination as
 756 /// last parameter, also switches branch target with BR if the need arise
 757 SDValue SITargetLowering::LowerBRCOND(SDValue BRCOND,
 758                                       SelectionDAG &DAG) const {
 759
 760   SDLoc DL(BRCOND);
 761
 762   SDNode *Intr = BRCOND.getOperand(1).getNode();
 763   SDValue Target = BRCOND.getOperand(2);
 764   SDNode *BR = nullptr;
 765
 766   if (Intr->getOpcode() == ISD::SETCC) {
 767     // As long as we negate the condition everything is fine
 768     SDNode *SetCC = Intr;
 769     assert(SetCC->getConstantOperandVal(1) == 1);
 770     assert(cast<CondCodeSDNode>(SetCC->getOperand(2).getNode())->get() ==
 771            ISD::SETNE);
 772     Intr = SetCC->getOperand(0).getNode();
 773
 774   } else {
 775     // Get the target from BR if we don't negate the condition
 776     BR = findUser(BRCOND, ISD::BR);
 777     Target = BR->getOperand(1);
 778   }
 779
 780   assert(Intr->getOpcode() == ISD::INTRINSIC_W_CHAIN);
 781
 782   // Build the result and
 783   SmallVector<EVT, 4> Res;
 784   for (unsigned i = 1, e = Intr->getNumValues(); i != e; ++i)
 785     Res.push_back(Intr->getValueType(i));
 786
 787   // operands of the new intrinsic call
 788   SmallVector<SDValue, 4> Ops;
 789   Ops.push_back(BRCOND.getOperand(0));
 790   for (unsigned i = 1, e = Intr->getNumOperands(); i != e; ++i)
 791     Ops.push_back(Intr->getOperand(i));
 792   Ops.push_back(Target);
 793
 794   // build the new intrinsic call
 795   SDNode *Result = DAG.getNode(
 796     Res.size() > 1 ? ISD::INTRINSIC_W_CHAIN : ISD::INTRINSIC_VOID, DL,
 797     DAG.getVTList(Res), Ops).getNode();
 798
 799   if (BR) {
 800     // Give the branch instruction our target
 801     SDValue Ops[] = {
 802       BR->getOperand(0),
 803       BRCOND.getOperand(2)
 804     };
 805     SDValue NewBR = DAG.getNode(ISD::BR, DL, BR->getVTList(), Ops);
 806     DAG.ReplaceAllUsesWith(BR, NewBR.getNode());
 807     BR = NewBR.getNode();
 808   }
 809
 810   SDValue Chain = SDValue(Result, Result->getNumValues() - 1);
 811
 812   // Copy the intrinsic results to registers
 813   for (unsigned i = 1, e = Intr->getNumValues() - 1; i != e; ++i) {
 814     SDNode *CopyToReg = findUser(SDValue(Intr, i), ISD::CopyToReg);
 815     if (!CopyToReg)
 816       continue;
 817
 818     Chain = DAG.getCopyToReg(
 819       Chain, DL,
 820       CopyToReg->getOperand(1),
 821       SDValue(Result, i - 1),
 822       SDValue());
 823
 824     DAG.ReplaceAllUsesWith(SDValue(CopyToReg, 0), CopyToReg->getOperand(0));
 825   }
 826
 827   // Remove the old intrinsic from the chain
 828   DAG.ReplaceAllUsesOfValueWith(
 829     SDValue(Intr, Intr->getNumValues() - 1),
 830     Intr->getOperand(0));
 831
 832   return Chain;
 833 }
 834
 835 SDValue SITargetLowering::LowerGlobalAddress(AMDGPUMachineFunction *MFI,
 836                                              SDValue Op,
 837                                              SelectionDAG &DAG) const {
 838   GlobalAddressSDNode *GSD = cast<GlobalAddressSDNode>(Op);
 839
 840   if (GSD->getAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS)
 841     return AMDGPUTargetLowering::LowerGlobalAddress(MFI, Op, DAG);
 842
 843   SDLoc DL(GSD);
 844   const GlobalValue *GV = GSD->getGlobal();
 845   MVT PtrVT = getPointerTy(GSD->getAddressSpace());
 846
 847   SDValue Ptr = DAG.getNode(AMDGPUISD::CONST_DATA_PTR, DL, PtrVT);
 848   SDValue GA = DAG.getTargetGlobalAddress(GV, DL, MVT::i32);
 849
 850   SDValue PtrLo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, Ptr,
 851                               DAG.getConstant(0, MVT::i32));
 852   SDValue PtrHi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, Ptr,
 853                               DAG.getConstant(1, MVT::i32));
 854
 855   SDValue Lo = DAG.getNode(ISD::ADDC, DL, DAG.getVTList(MVT::i32, MVT::Glue),
 856                            PtrLo, GA);
 857   SDValue Hi = DAG.getNode(ISD::ADDE, DL, DAG.getVTList(MVT::i32, MVT::Glue),
 858                            PtrHi, DAG.getConstant(0, MVT::i32),
 859                            SDValue(Lo.getNode(), 1));
 860   return DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Lo, Hi);
 861 }
 862
 863 SDValue SITargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 864                                                   SelectionDAG &DAG) const {
 865   MachineFunction &MF = DAG.getMachineFunction();
 866   const SIRegisterInfo *TRI =
 867       static_cast<const SIRegisterInfo*>(MF.getSubtarget().getRegisterInfo());
 868
 869   EVT VT = Op.getValueType();
 870   SDLoc DL(Op);
 871   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 872
 873   switch (IntrinsicID) {
 874   case Intrinsic::r600_read_ngroups_x:
 875     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 876                           SI::KernelInputOffsets::NGROUPS_X, false);
 877   case Intrinsic::r600_read_ngroups_y:
 878     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 879                           SI::KernelInputOffsets::NGROUPS_Y, false);
 880   case Intrinsic::r600_read_ngroups_z:
 881     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 882                           SI::KernelInputOffsets::NGROUPS_Z, false);
 883   case Intrinsic::r600_read_global_size_x:
 884     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 885                           SI::KernelInputOffsets::GLOBAL_SIZE_X, false);
 886   case Intrinsic::r600_read_global_size_y:
 887     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 888                           SI::KernelInputOffsets::GLOBAL_SIZE_Y, false);
 889   case Intrinsic::r600_read_global_size_z:
 890     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 891                           SI::KernelInputOffsets::GLOBAL_SIZE_Z, false);
 892   case Intrinsic::r600_read_local_size_x:
 893     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 894                           SI::KernelInputOffsets::LOCAL_SIZE_X, false);
 895   case Intrinsic::r600_read_local_size_y:
 896     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 897                           SI::KernelInputOffsets::LOCAL_SIZE_Y, false);
 898   case Intrinsic::r600_read_local_size_z:
 899     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 900                           SI::KernelInputOffsets::LOCAL_SIZE_Z, false);
 901
 902   case Intrinsic::AMDGPU_read_workdim:
 903     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 904                           MF.getInfo<SIMachineFunctionInfo>()->ABIArgOffset,
 905                           false);
 906
 907   case Intrinsic::r600_read_tgid_x:
 908     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 909       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_X), VT);
 910   case Intrinsic::r600_read_tgid_y:
 911     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 912       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_Y), VT);
 913   case Intrinsic::r600_read_tgid_z:
 914     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 915       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_Z), VT);
 916   case Intrinsic::r600_read_tidig_x:
 917     return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 918       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_X), VT);
 919   case Intrinsic::r600_read_tidig_y:
 920     return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 921       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_Y), VT);
 922   case Intrinsic::r600_read_tidig_z:
 923     return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 924       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_Z), VT);
 925   case AMDGPUIntrinsic::SI_load_const: {
 926     SDValue Ops[] = {
 927       Op.getOperand(1),
 928       Op.getOperand(2)
 929     };
 930
 931     MachineMemOperand *MMO = MF.getMachineMemOperand(
 932       MachinePointerInfo(),
 933       MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant,
 934       VT.getStoreSize(), 4);
 935     return DAG.getMemIntrinsicNode(AMDGPUISD::LOAD_CONSTANT, DL,
 936                                    Op->getVTList(), Ops, VT, MMO);
 937   }
 938   case AMDGPUIntrinsic::SI_sample:
 939     return LowerSampleIntrinsic(AMDGPUISD::SAMPLE, Op, DAG);
 940   case AMDGPUIntrinsic::SI_sampleb:
 941     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEB, Op, DAG);
 942   case AMDGPUIntrinsic::SI_sampled:
 943     return LowerSampleIntrinsic(AMDGPUISD::SAMPLED, Op, DAG);
 944   case AMDGPUIntrinsic::SI_samplel:
 945     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEL, Op, DAG);
 946   case AMDGPUIntrinsic::SI_vs_load_input:
 947     return DAG.getNode(AMDGPUISD::LOAD_INPUT, DL, VT,
 948                        Op.getOperand(1),
 949                        Op.getOperand(2),
 950                        Op.getOperand(3));
 951   default:
 952     return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 953   }
 954 }
 955
 956 SDValue SITargetLowering::LowerINTRINSIC_VOID(SDValue Op,
 957                                               SelectionDAG &DAG) const {
 958   MachineFunction &MF = DAG.getMachineFunction();
 959   SDValue Chain = Op.getOperand(0);
 960   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 961
 962   switch (IntrinsicID) {
 963   case AMDGPUIntrinsic::SI_tbuffer_store: {
 964     SDLoc DL(Op);
 965     SDValue Ops[] = {
 966       Chain,
 967       Op.getOperand(2),
 968       Op.getOperand(3),
 969       Op.getOperand(4),
 970       Op.getOperand(5),
 971       Op.getOperand(6),
 972       Op.getOperand(7),
 973       Op.getOperand(8),
 974       Op.getOperand(9),
 975       Op.getOperand(10),
 976       Op.getOperand(11),
 977       Op.getOperand(12),
 978       Op.getOperand(13),
 979       Op.getOperand(14)
 980     };
 981
 982     EVT VT = Op.getOperand(3).getValueType();
 983
 984     MachineMemOperand *MMO = MF.getMachineMemOperand(
 985       MachinePointerInfo(),
 986       MachineMemOperand::MOStore,
 987       VT.getStoreSize(), 4);
 988     return DAG.getMemIntrinsicNode(AMDGPUISD::TBUFFER_STORE_FORMAT, DL,
 989                                    Op->getVTList(), Ops, VT, MMO);
 990   }
 991   default:
 992     return SDValue();
 993   }
 994 }
 995
 996 SDValue SITargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
 997   SDLoc DL(Op);
 998   LoadSDNode *Load = cast<LoadSDNode>(Op);
 999
1000   if (Op.getValueType().isVector()) {
1001     assert(Op.getValueType().getVectorElementType() == MVT::i32 &&
1002            "Custom lowering for non-i32 vectors hasn't been implemented.");
1003     unsigned NumElements = Op.getValueType().getVectorNumElements();
1004     assert(NumElements != 2 && "v2 loads are supported for all address spaces.");
1005     switch (Load->getAddressSpace()) {
1006       default: break;
1007       case AMDGPUAS::GLOBAL_ADDRESS:
1008       case AMDGPUAS::PRIVATE_ADDRESS:
1009         // v4 loads are supported for private and global memory.
1010         if (NumElements <= 4)
1011           break;
1012         // fall-through
1013       case AMDGPUAS::LOCAL_ADDRESS:
1014         return ScalarizeVectorLoad(Op, DAG);
1015     }
1016   }
1017
1018   return AMDGPUTargetLowering::LowerLOAD(Op, DAG);
1019 }
1020
1021 SDValue SITargetLowering::LowerSampleIntrinsic(unsigned Opcode,
1022                                                const SDValue &Op,
1023                                                SelectionDAG &DAG) const {
1024   return DAG.getNode(Opcode, SDLoc(Op), Op.getValueType(), Op.getOperand(1),
1025                      Op.getOperand(2),
1026                      Op.getOperand(3),
1027                      Op.getOperand(4));
1028 }
1029
1030 SDValue SITargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
1031   if (Op.getValueType() != MVT::i64)
1032     return SDValue();
1033
1034   SDLoc DL(Op);
1035   SDValue Cond = Op.getOperand(0);
1036
1037   SDValue Zero = DAG.getConstant(0, MVT::i32);
1038   SDValue One = DAG.getConstant(1, MVT::i32);
1039
1040   SDValue LHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(1));
1041   SDValue RHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(2));
1042
1043   SDValue Lo0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, Zero);
1044   SDValue Lo1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, Zero);
1045
1046   SDValue Lo = DAG.getSelect(DL, MVT::i32, Cond, Lo0, Lo1);
1047
1048   SDValue Hi0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, One);
1049   SDValue Hi1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, One);
1050
1051   SDValue Hi = DAG.getSelect(DL, MVT::i32, Cond, Hi0, Hi1);
1052
1053   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v2i32, Lo, Hi);
1054   return DAG.getNode(ISD::BITCAST, DL, MVT::i64, Res);
1055 }
1056
1057 // Catch division cases where we can use shortcuts with rcp and rsq
1058 // instructions.
1059 SDValue SITargetLowering::LowerFastFDIV(SDValue Op, SelectionDAG &DAG) const {
1060   SDLoc SL(Op);
1061   SDValue LHS = Op.getOperand(0);
1062   SDValue RHS = Op.getOperand(1);
1063   EVT VT = Op.getValueType();
1064   bool Unsafe = DAG.getTarget().Options.UnsafeFPMath;
1065
1066   if (const ConstantFPSDNode *CLHS = dyn_cast<ConstantFPSDNode>(LHS)) {
1067     if ((Unsafe || (VT == MVT::f32 && !Subtarget->hasFP32Denormals())) &&
1068         CLHS->isExactlyValue(1.0)) {
1069       // v_rcp_f32 and v_rsq_f32 do not support denormals, and according to
1070       // the CI documentation has a worst case error of 1 ulp.
1071       // OpenCL requires <= 2.5 ulp for 1.0 / x, so it should always be OK to
1072       // use it as long as we aren't trying to use denormals.
1073
1074       // 1.0 / sqrt(x) -> rsq(x)
1075       //
1076       // XXX - Is UnsafeFPMath sufficient to do this for f64? The maximum ULP
1077       // error seems really high at 2^29 ULP.
1078       if (RHS.getOpcode() == ISD::FSQRT)
1079         return DAG.getNode(AMDGPUISD::RSQ, SL, VT, RHS.getOperand(0));
1080
1081       // 1.0 / x -> rcp(x)
1082       return DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1083     }
1084   }
1085
1086   if (Unsafe) {
1087     // Turn into multiply by the reciprocal.
1088     // x / y -> x * (1.0 / y)
1089     SDValue Recip = DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1090     return DAG.getNode(ISD::FMUL, SL, VT, LHS, Recip);
1091   }
1092
1093   return SDValue();
1094 }
1095
1096 SDValue SITargetLowering::LowerFDIV32(SDValue Op, SelectionDAG &DAG) const {
1097   SDValue FastLowered = LowerFastFDIV(Op, DAG);
1098   if (FastLowered.getNode())
1099     return FastLowered;
1100
1101   // This uses v_rcp_f32 which does not handle denormals. Let this hit a
1102   // selection error for now rather than do something incorrect.
1103   if (Subtarget->hasFP32Denormals())
1104     return SDValue();
1105
1106   SDLoc SL(Op);
1107   SDValue LHS = Op.getOperand(0);
1108   SDValue RHS = Op.getOperand(1);
1109
1110   SDValue r1 = DAG.getNode(ISD::FABS, SL, MVT::f32, RHS);
1111
1112   const APFloat K0Val(BitsToFloat(0x6f800000));
1113   const SDValue K0 = DAG.getConstantFP(K0Val, MVT::f32);
1114
1115   const APFloat K1Val(BitsToFloat(0x2f800000));
1116   const SDValue K1 = DAG.getConstantFP(K1Val, MVT::f32);
1117
1118   const SDValue One = DAG.getTargetConstantFP(1.0, MVT::f32);
1119
1120   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f32);
1121
1122   SDValue r2 = DAG.getSetCC(SL, SetCCVT, r1, K0, ISD::SETOGT);
1123
1124   SDValue r3 = DAG.getNode(ISD::SELECT, SL, MVT::f32, r2, K1, One);
1125
1126   r1 = DAG.getNode(ISD::FMUL, SL, MVT::f32, RHS, r3);
1127
1128   SDValue r0 = DAG.getNode(AMDGPUISD::RCP, SL, MVT::f32, r1);
1129
1130   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f32, LHS, r0);
1131
1132   return DAG.getNode(ISD::FMUL, SL, MVT::f32, r3, Mul);
1133 }
1134
1135 SDValue SITargetLowering::LowerFDIV64(SDValue Op, SelectionDAG &DAG) const {
1136   return SDValue();
1137 }
1138
1139 SDValue SITargetLowering::LowerFDIV(SDValue Op, SelectionDAG &DAG) const {
1140   EVT VT = Op.getValueType();
1141
1142   if (VT == MVT::f32)
1143     return LowerFDIV32(Op, DAG);
1144
1145   if (VT == MVT::f64)
1146     return LowerFDIV64(Op, DAG);
1147
1148   llvm_unreachable("Unexpected type for fdiv");
1149 }
1150
1151 SDValue SITargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1152   SDLoc DL(Op);
1153   StoreSDNode *Store = cast<StoreSDNode>(Op);
1154   EVT VT = Store->getMemoryVT();
1155
1156   // These stores are legal.
1157   if (Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS &&
1158       VT.isVector() && VT.getVectorNumElements() == 2 &&
1159       VT.getVectorElementType() == MVT::i32)
1160     return SDValue();
1161
1162   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) {
1163     if (VT.isVector() && VT.getVectorNumElements() > 4)
1164       return ScalarizeVectorStore(Op, DAG);
1165     return SDValue();
1166   }
1167
1168   SDValue Ret = AMDGPUTargetLowering::LowerSTORE(Op, DAG);
1169   if (Ret.getNode())
1170     return Ret;
1171
1172   if (VT.isVector() && VT.getVectorNumElements() >= 8)
1173       return ScalarizeVectorStore(Op, DAG);
1174
1175   if (VT == MVT::i1)
1176     return DAG.getTruncStore(Store->getChain(), DL,
1177                         DAG.getSExtOrTrunc(Store->getValue(), DL, MVT::i32),
1178                         Store->getBasePtr(), MVT::i1, Store->getMemOperand());
1179
1180   return SDValue();
1181 }
1182
1183 SDValue SITargetLowering::LowerTrig(SDValue Op, SelectionDAG &DAG) const {
1184   EVT VT = Op.getValueType();
1185   SDValue Arg = Op.getOperand(0);
1186   SDValue FractPart = DAG.getNode(AMDGPUISD::FRACT, SDLoc(Op), VT,
1187         DAG.getNode(ISD::FMUL, SDLoc(Op), VT, Arg,
1188           DAG.getConstantFP(0.5 / M_PI, VT)));
1189
1190   switch (Op.getOpcode()) {
1191   case ISD::FCOS:
1192     return DAG.getNode(AMDGPUISD::COS_HW, SDLoc(Op), VT, FractPart);
1193   case ISD::FSIN:
1194     return DAG.getNode(AMDGPUISD::SIN_HW, SDLoc(Op), VT, FractPart);
1195   default:
1196     llvm_unreachable("Wrong trig opcode");
1197   }
1198 }
1199
1200 //===----------------------------------------------------------------------===//
1201 // Custom DAG optimizations
1202 //===----------------------------------------------------------------------===//
1203
1204 SDValue SITargetLowering::performUCharToFloatCombine(SDNode *N,
1205                                                      DAGCombinerInfo &DCI) {
1206   EVT VT = N->getValueType(0);
1207   EVT ScalarVT = VT.getScalarType();
1208   if (ScalarVT != MVT::f32)
1209     return SDValue();
1210
1211   SelectionDAG &DAG = DCI.DAG;
1212   SDLoc DL(N);
1213
1214   SDValue Src = N->getOperand(0);
1215   EVT SrcVT = Src.getValueType();
1216
1217   // TODO: We could try to match extracting the higher bytes, which would be
1218   // easier if i8 vectors weren't promoted to i32 vectors, particularly after
1219   // types are legalized. v4i8 -> v4f32 is probably the only case to worry
1220   // about in practice.
1221   if (DCI.isAfterLegalizeVectorOps() && SrcVT == MVT::i32) {
1222     if (DAG.MaskedValueIsZero(Src, APInt::getHighBitsSet(32, 24))) {
1223       SDValue Cvt = DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Src);
1224       DCI.AddToWorklist(Cvt.getNode());
1225       return Cvt;
1226     }
1227   }
1228
1229   // We are primarily trying to catch operations on illegal vector types
1230   // before they are expanded.
1231   // For scalars, we can use the more flexible method of checking masked bits
1232   // after legalization.
1233   if (!DCI.isBeforeLegalize() ||
1234       !SrcVT.isVector() ||
1235       SrcVT.getVectorElementType() != MVT::i8) {
1236     return SDValue();
1237   }
1238
1239   assert(DCI.isBeforeLegalize() && "Unexpected legal type");
1240
1241   // Weird sized vectors are a pain to handle, but we know 3 is really the same
1242   // size as 4.
1243   unsigned NElts = SrcVT.getVectorNumElements();
1244   if (!SrcVT.isSimple() && NElts != 3)
1245     return SDValue();
1246
1247   // Handle v4i8 -> v4f32 extload. Replace the v4i8 with a legal i32 load to
1248   // prevent a mess from expanding to v4i32 and repacking.
1249   if (ISD::isNormalLoad(Src.getNode()) && Src.hasOneUse()) {
1250     EVT LoadVT = getEquivalentMemType(*DAG.getContext(), SrcVT);
1251     EVT RegVT = getEquivalentLoadRegType(*DAG.getContext(), SrcVT);
1252     EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f32, NElts);
1253
1254     LoadSDNode *Load = cast<LoadSDNode>(Src);
1255     SDValue NewLoad = DAG.getExtLoad(ISD::ZEXTLOAD, DL, RegVT,
1256                                      Load->getChain(),
1257                                      Load->getBasePtr(),
1258                                      LoadVT,
1259                                      Load->getMemOperand());
1260
1261     // Make sure successors of the original load stay after it by updating
1262     // them to use the new Chain.
1263     DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), NewLoad.getValue(1));
1264
1265     SmallVector<SDValue, 4> Elts;
1266     if (RegVT.isVector())
1267       DAG.ExtractVectorElements(NewLoad, Elts);
1268     else
1269       Elts.push_back(NewLoad);
1270
1271     SmallVector<SDValue, 4> Ops;
1272
1273     unsigned EltIdx = 0;
1274     for (SDValue Elt : Elts) {
1275       unsigned ComponentsInElt = std::min(4u, NElts - 4 * EltIdx);
1276       for (unsigned I = 0; I < ComponentsInElt; ++I) {
1277         unsigned Opc = AMDGPUISD::CVT_F32_UBYTE0 + I;
1278         SDValue Cvt = DAG.getNode(Opc, DL, MVT::f32, Elt);
1279         DCI.AddToWorklist(Cvt.getNode());
1280         Ops.push_back(Cvt);
1281       }
1282
1283       ++EltIdx;
1284     }
1285
1286     assert(Ops.size() == NElts);
1287
1288     return DAG.getNode(ISD::BUILD_VECTOR, DL, FloatVT, Ops);
1289   }
1290
1291   return SDValue();
1292 }
1293
1294 // (shl (add x, c1), c2) -> add (shl x, c2), (shl c1, c2)
1295
1296 // This is a variant of
1297 // (mul (add x, c1), c2) -> add (mul x, c2), (mul c1, c2),
1298 //
1299 // The normal DAG combiner will do this, but only if the add has one use since
1300 // that would increase the number of instructions.
1301 //
1302 // This prevents us from seeing a constant offset that can be folded into a
1303 // memory instruction's addressing mode. If we know the resulting add offset of
1304 // a pointer can be folded into an addressing offset, we can replace the pointer
1305 // operand with the add of new constant offset. This eliminates one of the uses,
1306 // and may allow the remaining use to also be simplified.
1307 //
1308 SDValue SITargetLowering::performSHLPtrCombine(SDNode *N,
1309                                                unsigned AddrSpace,
1310                                                DAGCombinerInfo &DCI) const {
1311   SDValue N0 = N->getOperand(0);
1312   SDValue N1 = N->getOperand(1);
1313
1314   if (N0.getOpcode() != ISD::ADD)
1315     return SDValue();
1316
1317   const ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(N1);
1318   if (!CN1)
1319     return SDValue();
1320
1321   const ConstantSDNode *CAdd = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1322   if (!CAdd)
1323     return SDValue();
1324
1325   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1326       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1327
1328   // If the resulting offset is too large, we can't fold it into the addressing
1329   // mode offset.
1330   APInt Offset = CAdd->getAPIntValue() << CN1->getAPIntValue();
1331   if (!TII->canFoldOffset(Offset.getZExtValue(), AddrSpace))
1332     return SDValue();
1333
1334   SelectionDAG &DAG = DCI.DAG;
1335   SDLoc SL(N);
1336   EVT VT = N->getValueType(0);
1337
1338   SDValue ShlX = DAG.getNode(ISD::SHL, SL, VT, N0.getOperand(0), N1);
1339   SDValue COffset = DAG.getConstant(Offset, MVT::i32);
1340
1341   return DAG.getNode(ISD::ADD, SL, VT, ShlX, COffset);
1342 }
1343
1344 SDValue SITargetLowering::PerformDAGCombine(SDNode *N,
1345                                             DAGCombinerInfo &DCI) const {
1346   SelectionDAG &DAG = DCI.DAG;
1347   SDLoc DL(N);
1348   EVT VT = N->getValueType(0);
1349
1350   switch (N->getOpcode()) {
1351     default: return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1352     case ISD::SETCC: {
1353       SDValue Arg0 = N->getOperand(0);
1354       SDValue Arg1 = N->getOperand(1);
1355       SDValue CC = N->getOperand(2);
1356       ConstantSDNode * C = nullptr;
1357       ISD::CondCode CCOp = dyn_cast<CondCodeSDNode>(CC)->get();
1358
1359       // i1 setcc (sext(i1), 0, setne) -> i1 setcc(i1, 0, setne)
1360       if (VT == MVT::i1
1361           && Arg0.getOpcode() == ISD::SIGN_EXTEND
1362           && Arg0.getOperand(0).getValueType() == MVT::i1
1363           && (C = dyn_cast<ConstantSDNode>(Arg1))
1364           && C->isNullValue()
1365           && CCOp == ISD::SETNE) {
1366         return SimplifySetCC(VT, Arg0.getOperand(0),
1367                              DAG.getConstant(0, MVT::i1), CCOp, true, DCI, DL);
1368       }
1369       break;
1370     }
1371
1372   case AMDGPUISD::CVT_F32_UBYTE0:
1373   case AMDGPUISD::CVT_F32_UBYTE1:
1374   case AMDGPUISD::CVT_F32_UBYTE2:
1375   case AMDGPUISD::CVT_F32_UBYTE3: {
1376     unsigned Offset = N->getOpcode() - AMDGPUISD::CVT_F32_UBYTE0;
1377
1378     SDValue Src = N->getOperand(0);
1379     APInt Demanded = APInt::getBitsSet(32, 8 * Offset, 8 * Offset + 8);
1380
1381     APInt KnownZero, KnownOne;
1382     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1383                                           !DCI.isBeforeLegalizeOps());
1384     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1385     if (TLO.ShrinkDemandedConstant(Src, Demanded) ||
1386         TLI.SimplifyDemandedBits(Src, Demanded, KnownZero, KnownOne, TLO)) {
1387       DCI.CommitTargetLoweringOpt(TLO);
1388     }
1389
1390     break;
1391   }
1392
1393   case ISD::UINT_TO_FP: {
1394     return performUCharToFloatCombine(N, DCI);
1395
1396   case ISD::FADD: {
1397     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
1398       break;
1399
1400     EVT VT = N->getValueType(0);
1401     if (VT != MVT::f32)
1402       break;
1403
1404     SDValue LHS = N->getOperand(0);
1405     SDValue RHS = N->getOperand(1);
1406
1407     // These should really be instruction patterns, but writing patterns with
1408     // source modiifiers is a pain.
1409
1410     // fadd (fadd (a, a), b) -> mad 2.0, a, b
1411     if (LHS.getOpcode() == ISD::FADD) {
1412       SDValue A = LHS.getOperand(0);
1413       if (A == LHS.getOperand(1)) {
1414         const SDValue Two = DAG.getTargetConstantFP(2.0, MVT::f32);
1415         return DAG.getNode(AMDGPUISD::MAD, DL, VT, Two, A, RHS);
1416       }
1417     }
1418
1419     // fadd (b, fadd (a, a)) -> mad 2.0, a, b
1420     if (RHS.getOpcode() == ISD::FADD) {
1421       SDValue A = RHS.getOperand(0);
1422       if (A == RHS.getOperand(1)) {
1423         const SDValue Two = DAG.getTargetConstantFP(2.0, MVT::f32);
1424         return DAG.getNode(AMDGPUISD::MAD, DL, VT, Two, A, LHS);
1425       }
1426     }
1427
1428     break;
1429   }
1430   case ISD::FSUB: {
1431     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
1432       break;
1433
1434     EVT VT = N->getValueType(0);
1435
1436     // Try to get the fneg to fold into the source modifier. This undoes generic
1437     // DAG combines and folds them into the mad.
1438     if (VT == MVT::f32) {
1439       SDValue LHS = N->getOperand(0);
1440       SDValue RHS = N->getOperand(1);
1441
1442       if (LHS.getOpcode() == ISD::FMUL) {
1443         // (fsub (fmul a, b), c) -> mad a, b, (fneg c)
1444
1445         SDValue A = LHS.getOperand(0);
1446         SDValue B = LHS.getOperand(1);
1447         SDValue C = DAG.getNode(ISD::FNEG, DL, VT, RHS);
1448
1449         return DAG.getNode(AMDGPUISD::MAD, DL, VT, A, B, C);
1450       }
1451
1452       if (RHS.getOpcode() == ISD::FMUL) {
1453         // (fsub c, (fmul a, b)) -> mad (fneg a), b, c
1454
1455         SDValue A = DAG.getNode(ISD::FNEG, DL, VT, RHS.getOperand(0));
1456         SDValue B = RHS.getOperand(1);
1457         SDValue C = LHS;
1458
1459         return DAG.getNode(AMDGPUISD::MAD, DL, VT, A, B, C);
1460       }
1461
1462       if (LHS.getOpcode() == ISD::FADD) {
1463         // (fsub (fadd a, a), c) -> mad 2.0, a, (fneg c)
1464
1465         SDValue A = LHS.getOperand(0);
1466         if (A == LHS.getOperand(1)) {
1467           const SDValue Two = DAG.getTargetConstantFP(2.0, MVT::f32);
1468           SDValue NegRHS = DAG.getNode(ISD::FNEG, DL, VT, RHS);
1469
1470           return DAG.getNode(AMDGPUISD::MAD, DL, VT, Two, A, NegRHS);
1471         }
1472       }
1473
1474       if (RHS.getOpcode() == ISD::FADD) {
1475         // (fsub c, (fadd a, a)) -> mad -2.0, a, c
1476
1477         SDValue A = RHS.getOperand(0);
1478         if (A == RHS.getOperand(1)) {
1479           const SDValue NegTwo = DAG.getTargetConstantFP(-2.0, MVT::f32);
1480           return DAG.getNode(AMDGPUISD::MAD, DL, VT, NegTwo, A, LHS);
1481         }
1482       }
1483     }
1484
1485     break;
1486   }
1487   }
1488   case ISD::LOAD:
1489   case ISD::STORE:
1490   case ISD::ATOMIC_LOAD:
1491   case ISD::ATOMIC_STORE:
1492   case ISD::ATOMIC_CMP_SWAP:
1493   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
1494   case ISD::ATOMIC_SWAP:
1495   case ISD::ATOMIC_LOAD_ADD:
1496   case ISD::ATOMIC_LOAD_SUB:
1497   case ISD::ATOMIC_LOAD_AND:
1498   case ISD::ATOMIC_LOAD_OR:
1499   case ISD::ATOMIC_LOAD_XOR:
1500   case ISD::ATOMIC_LOAD_NAND:
1501   case ISD::ATOMIC_LOAD_MIN:
1502   case ISD::ATOMIC_LOAD_MAX:
1503   case ISD::ATOMIC_LOAD_UMIN:
1504   case ISD::ATOMIC_LOAD_UMAX: { // TODO: Target mem intrinsics.
1505     if (DCI.isBeforeLegalize())
1506       break;
1507
1508     MemSDNode *MemNode = cast<MemSDNode>(N);
1509     SDValue Ptr = MemNode->getBasePtr();
1510
1511     // TODO: We could also do this for multiplies.
1512     unsigned AS = MemNode->getAddressSpace();
1513     if (Ptr.getOpcode() == ISD::SHL && AS != AMDGPUAS::PRIVATE_ADDRESS) {
1514       SDValue NewPtr = performSHLPtrCombine(Ptr.getNode(), AS, DCI);
1515       if (NewPtr) {
1516         SmallVector<SDValue, 8> NewOps;
1517         for (unsigned I = 0, E = MemNode->getNumOperands(); I != E; ++I)
1518           NewOps.push_back(MemNode->getOperand(I));
1519
1520         NewOps[N->getOpcode() == ISD::STORE ? 2 : 1] = NewPtr;
1521         return SDValue(DAG.UpdateNodeOperands(MemNode, NewOps), 0);
1522       }
1523     }
1524     break;
1525   }
1526   }
1527   return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1528 }
1529
1530 /// \brief Test if RegClass is one of the VSrc classes
1531 static bool isVSrc(unsigned RegClass) {
1532   switch(RegClass) {
1533     default: return false;
1534     case AMDGPU::VSrc_32RegClassID:
1535     case AMDGPU::VCSrc_32RegClassID:
1536     case AMDGPU::VSrc_64RegClassID:
1537     case AMDGPU::VCSrc_64RegClassID:
1538       return true;
1539   }
1540 }
1541
1542 /// \brief Test if RegClass is one of the SSrc classes
1543 static bool isSSrc(unsigned RegClass) {
1544   return AMDGPU::SSrc_32RegClassID == RegClass ||
1545          AMDGPU::SSrc_64RegClassID == RegClass;
1546 }
1547
1548 /// \brief Analyze the possible immediate value Op
1549 ///
1550 /// Returns -1 if it isn't an immediate, 0 if it's and inline immediate
1551 /// and the immediate value if it's a literal immediate
1552 int32_t SITargetLowering::analyzeImmediate(const SDNode *N) const {
1553
1554   union {
1555     int32_t I;
1556     float F;
1557   } Imm;
1558
1559   if (const ConstantSDNode *Node = dyn_cast<ConstantSDNode>(N)) {
1560     if (Node->getZExtValue() >> 32) {
1561         return -1;
1562     }
1563     Imm.I = Node->getSExtValue();
1564   } else if (const ConstantFPSDNode *Node = dyn_cast<ConstantFPSDNode>(N)) {
1565     if (N->getValueType(0) != MVT::f32)
1566       return -1;
1567     Imm.F = Node->getValueAPF().convertToFloat();
1568   } else
1569     return -1; // It isn't an immediate
1570
1571   if ((Imm.I >= -16 && Imm.I <= 64) ||
1572       Imm.F == 0.5f || Imm.F == -0.5f ||
1573       Imm.F == 1.0f || Imm.F == -1.0f ||
1574       Imm.F == 2.0f || Imm.F == -2.0f ||
1575       Imm.F == 4.0f || Imm.F == -4.0f)
1576     return 0; // It's an inline immediate
1577
1578   return Imm.I; // It's a literal immediate
1579 }
1580
1581 /// \brief Try to fold an immediate directly into an instruction
1582 bool SITargetLowering::foldImm(SDValue &Operand, int32_t &Immediate,
1583                                bool &ScalarSlotUsed) const {
1584
1585   MachineSDNode *Mov = dyn_cast<MachineSDNode>(Operand);
1586   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1587       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1588   if (!Mov || !TII->isMov(Mov->getMachineOpcode()))
1589     return false;
1590
1591   const SDValue &Op = Mov->getOperand(0);
1592   int32_t Value = analyzeImmediate(Op.getNode());
1593   if (Value == -1) {
1594     // Not an immediate at all
1595     return false;
1596
1597   } else if (Value == 0) {
1598     // Inline immediates can always be fold
1599     Operand = Op;
1600     return true;
1601
1602   } else if (Value == Immediate) {
1603     // Already fold literal immediate
1604     Operand = Op;
1605     return true;
1606
1607   } else if (!ScalarSlotUsed && !Immediate) {
1608     // Fold this literal immediate
1609     ScalarSlotUsed = true;
1610     Immediate = Value;
1611     Operand = Op;
1612     return true;
1613
1614   }
1615
1616   return false;
1617 }
1618
1619 const TargetRegisterClass *SITargetLowering::getRegClassForNode(
1620                                    SelectionDAG &DAG, const SDValue &Op) const {
1621   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1622       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1623   const SIRegisterInfo &TRI = TII->getRegisterInfo();
1624
1625   if (!Op->isMachineOpcode()) {
1626     switch(Op->getOpcode()) {
1627     case ISD::CopyFromReg: {
1628       MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1629       unsigned Reg = cast<RegisterSDNode>(Op->getOperand(1))->getReg();
1630       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1631         return MRI.getRegClass(Reg);
1632       }
1633       return TRI.getPhysRegClass(Reg);
1634     }
1635     default:  return nullptr;
1636     }
1637   }
1638   const MCInstrDesc &Desc = TII->get(Op->getMachineOpcode());
1639   int OpClassID = Desc.OpInfo[Op.getResNo()].RegClass;
1640   if (OpClassID != -1) {
1641     return TRI.getRegClass(OpClassID);
1642   }
1643   switch(Op.getMachineOpcode()) {
1644   case AMDGPU::COPY_TO_REGCLASS:
1645     // Operand 1 is the register class id for COPY_TO_REGCLASS instructions.
1646     OpClassID = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
1647
1648     // If the COPY_TO_REGCLASS instruction is copying to a VSrc register
1649     // class, then the register class for the value could be either a
1650     // VReg or and SReg.  In order to get a more accurate
1651     if (isVSrc(OpClassID))
1652       return getRegClassForNode(DAG, Op.getOperand(0));
1653
1654     return TRI.getRegClass(OpClassID);
1655   case AMDGPU::EXTRACT_SUBREG: {
1656     int SubIdx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1657     const TargetRegisterClass *SuperClass =
1658       getRegClassForNode(DAG, Op.getOperand(0));
1659     return TRI.getSubClassWithSubReg(SuperClass, SubIdx);
1660   }
1661   case AMDGPU::REG_SEQUENCE:
1662     // Operand 0 is the register class id for REG_SEQUENCE instructions.
1663     return TRI.getRegClass(
1664       cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue());
1665   default:
1666     return getRegClassFor(Op.getSimpleValueType());
1667   }
1668 }
1669
1670 /// \brief Does "Op" fit into register class "RegClass" ?
1671 bool SITargetLowering::fitsRegClass(SelectionDAG &DAG, const SDValue &Op,
1672                                     unsigned RegClass) const {
1673   const TargetRegisterInfo *TRI =
1674       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
1675   const TargetRegisterClass *RC = getRegClassForNode(DAG, Op);
1676   if (!RC) {
1677     return false;
1678   }
1679   return TRI->getRegClass(RegClass)->hasSubClassEq(RC);
1680 }
1681
1682 /// \returns true if \p Node's operands are different from the SDValue list
1683 /// \p Ops
1684 static bool isNodeChanged(const SDNode *Node, const std::vector<SDValue> &Ops) {
1685   for (unsigned i = 0, e = Node->getNumOperands(); i < e; ++i) {
1686     if (Ops[i].getNode() != Node->getOperand(i).getNode()) {
1687       return true;
1688     }
1689   }
1690   return false;
1691 }
1692
1693 /// TODO: This needs to be removed. It's current primary purpose is to fold
1694 /// immediates into operands when legal. The legalization parts are redundant
1695 /// with SIInstrInfo::legalizeOperands which is called in a post-isel hook.
1696 SDNode *SITargetLowering::legalizeOperands(MachineSDNode *Node,
1697                                            SelectionDAG &DAG) const {
1698   // Original encoding (either e32 or e64)
1699   int Opcode = Node->getMachineOpcode();
1700   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1701       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1702   const MCInstrDesc *Desc = &TII->get(Opcode);
1703
1704   unsigned NumDefs = Desc->getNumDefs();
1705   unsigned NumOps = Desc->getNumOperands();
1706
1707   // Commuted opcode if available
1708   int OpcodeRev = Desc->isCommutable() ? TII->commuteOpcode(Opcode) : -1;
1709   const MCInstrDesc *DescRev = OpcodeRev == -1 ? nullptr : &TII->get(OpcodeRev);
1710
1711   assert(!DescRev || DescRev->getNumDefs() == NumDefs);
1712   assert(!DescRev || DescRev->getNumOperands() == NumOps);
1713
1714   int32_t Immediate = Desc->getSize() == 4 ? 0 : -1;
1715   bool HaveVSrc = false, HaveSSrc = false;
1716
1717   // First figure out what we already have in this instruction.
1718   for (unsigned i = 0, e = Node->getNumOperands(), Op = NumDefs;
1719        i != e && Op < NumOps; ++i, ++Op) {
1720
1721     unsigned RegClass = Desc->OpInfo[Op].RegClass;
1722     if (isVSrc(RegClass))
1723       HaveVSrc = true;
1724     else if (isSSrc(RegClass))
1725       HaveSSrc = true;
1726     else
1727       continue;
1728
1729     int32_t Imm = analyzeImmediate(Node->getOperand(i).getNode());
1730     if (Imm != -1 && Imm != 0) {
1731       // Literal immediate
1732       Immediate = Imm;
1733     }
1734   }
1735
1736   // If we neither have VSrc nor SSrc, it makes no sense to continue.
1737   if (!HaveVSrc && !HaveSSrc)
1738     return Node;
1739
1740   // No scalar allowed when we have both VSrc and SSrc
1741   bool ScalarSlotUsed = HaveVSrc && HaveSSrc;
1742
1743   // If this instruction has an implicit use of VCC, then it can't use the
1744   // constant bus.
1745   for (unsigned i = 0, e = Desc->getNumImplicitUses(); i != e; ++i) {
1746     if (Desc->ImplicitUses[i] == AMDGPU::VCC) {
1747       ScalarSlotUsed = true;
1748       break;
1749     }
1750   }
1751
1752   // Second go over the operands and try to fold them
1753   std::vector<SDValue> Ops;
1754   for (unsigned i = 0, e = Node->getNumOperands(), Op = NumDefs;
1755        i != e && Op < NumOps; ++i, ++Op) {
1756
1757     const SDValue &Operand = Node->getOperand(i);
1758     Ops.push_back(Operand);
1759
1760     // Already folded immediate?
1761     if (isa<ConstantSDNode>(Operand.getNode()) ||
1762         isa<ConstantFPSDNode>(Operand.getNode()))
1763       continue;
1764
1765     // Is this a VSrc or SSrc operand?
1766     unsigned RegClass = Desc->OpInfo[Op].RegClass;
1767     if (isVSrc(RegClass) || isSSrc(RegClass)) {
1768       // Try to fold the immediates. If this ends up with multiple constant bus
1769       // uses, it will be legalized later.
1770       foldImm(Ops[i], Immediate, ScalarSlotUsed);
1771       continue;
1772     }
1773
1774     if (i == 1 && DescRev && fitsRegClass(DAG, Ops[0], RegClass)) {
1775
1776       unsigned OtherRegClass = Desc->OpInfo[NumDefs].RegClass;
1777       assert(isVSrc(OtherRegClass) || isSSrc(OtherRegClass));
1778
1779       // Test if it makes sense to swap operands
1780       if (foldImm(Ops[1], Immediate, ScalarSlotUsed) ||
1781           (!fitsRegClass(DAG, Ops[1], RegClass) &&
1782            fitsRegClass(DAG, Ops[1], OtherRegClass))) {
1783
1784         // Swap commutable operands
1785         std::swap(Ops[0], Ops[1]);
1786
1787         Desc = DescRev;
1788         DescRev = nullptr;
1789         continue;
1790       }
1791     }
1792   }
1793
1794   // Add optional chain and glue
1795   for (unsigned i = NumOps - NumDefs, e = Node->getNumOperands(); i < e; ++i)
1796     Ops.push_back(Node->getOperand(i));
1797
1798   // Nodes that have a glue result are not CSE'd by getMachineNode(), so in
1799   // this case a brand new node is always be created, even if the operands
1800   // are the same as before.  So, manually check if anything has been changed.
1801   if (Desc->Opcode == Opcode && !isNodeChanged(Node, Ops)) {
1802     return Node;
1803   }
1804
1805   // Create a complete new instruction
1806   return DAG.getMachineNode(Desc->Opcode, SDLoc(Node), Node->getVTList(), Ops);
1807 }
1808
1809 /// \brief Helper function for adjustWritemask
1810 static unsigned SubIdx2Lane(unsigned Idx) {
1811   switch (Idx) {
1812   default: return 0;
1813   case AMDGPU::sub0: return 0;
1814   case AMDGPU::sub1: return 1;
1815   case AMDGPU::sub2: return 2;
1816   case AMDGPU::sub3: return 3;
1817   }
1818 }
1819
1820 /// \brief Adjust the writemask of MIMG instructions
1821 void SITargetLowering::adjustWritemask(MachineSDNode *&Node,
1822                                        SelectionDAG &DAG) const {
1823   SDNode *Users[4] = { };
1824   unsigned Lane = 0;
1825   unsigned OldDmask = Node->getConstantOperandVal(0);
1826   unsigned NewDmask = 0;
1827
1828   // Try to figure out the used register components
1829   for (SDNode::use_iterator I = Node->use_begin(), E = Node->use_end();
1830        I != E; ++I) {
1831
1832     // Abort if we can't understand the usage
1833     if (!I->isMachineOpcode() ||
1834         I->getMachineOpcode() != TargetOpcode::EXTRACT_SUBREG)
1835       return;
1836
1837     // Lane means which subreg of %VGPRa_VGPRb_VGPRc_VGPRd is used.
1838     // Note that subregs are packed, i.e. Lane==0 is the first bit set
1839     // in OldDmask, so it can be any of X,Y,Z,W; Lane==1 is the second bit
1840     // set, etc.
1841     Lane = SubIdx2Lane(I->getConstantOperandVal(1));
1842
1843     // Set which texture component corresponds to the lane.
1844     unsigned Comp;
1845     for (unsigned i = 0, Dmask = OldDmask; i <= Lane; i++) {
1846       assert(Dmask);
1847       Comp = countTrailingZeros(Dmask);
1848       Dmask &= ~(1 << Comp);
1849     }
1850
1851     // Abort if we have more than one user per component
1852     if (Users[Lane])
1853       return;
1854
1855     Users[Lane] = *I;
1856     NewDmask |= 1 << Comp;
1857   }
1858
1859   // Abort if there's no change
1860   if (NewDmask == OldDmask)
1861     return;
1862
1863   // Adjust the writemask in the node
1864   std::vector<SDValue> Ops;
1865   Ops.push_back(DAG.getTargetConstant(NewDmask, MVT::i32));
1866   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i)
1867     Ops.push_back(Node->getOperand(i));
1868   Node = (MachineSDNode*)DAG.UpdateNodeOperands(Node, Ops);
1869
1870   // If we only got one lane, replace it with a copy
1871   // (if NewDmask has only one bit set...)
1872   if (NewDmask && (NewDmask & (NewDmask-1)) == 0) {
1873     SDValue RC = DAG.getTargetConstant(AMDGPU::VReg_32RegClassID, MVT::i32);
1874     SDNode *Copy = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS,
1875                                       SDLoc(), Users[Lane]->getValueType(0),
1876                                       SDValue(Node, 0), RC);
1877     DAG.ReplaceAllUsesWith(Users[Lane], Copy);
1878     return;
1879   }
1880
1881   // Update the users of the node with the new indices
1882   for (unsigned i = 0, Idx = AMDGPU::sub0; i < 4; ++i) {
1883
1884     SDNode *User = Users[i];
1885     if (!User)
1886       continue;
1887
1888     SDValue Op = DAG.getTargetConstant(Idx, MVT::i32);
1889     DAG.UpdateNodeOperands(User, User->getOperand(0), Op);
1890
1891     switch (Idx) {
1892     default: break;
1893     case AMDGPU::sub0: Idx = AMDGPU::sub1; break;
1894     case AMDGPU::sub1: Idx = AMDGPU::sub2; break;
1895     case AMDGPU::sub2: Idx = AMDGPU::sub3; break;
1896     }
1897   }
1898 }
1899
1900 /// \brief Legalize target independent instructions (e.g. INSERT_SUBREG)
1901 /// with frame index operands.
1902 /// LLVM assumes that inputs are to these instructions are registers.
1903 void SITargetLowering::legalizeTargetIndependentNode(SDNode *Node,
1904                                                      SelectionDAG &DAG) const {
1905
1906   SmallVector<SDValue, 8> Ops;
1907   for (unsigned i = 0; i < Node->getNumOperands(); ++i) {
1908     if (!isa<FrameIndexSDNode>(Node->getOperand(i))) {
1909       Ops.push_back(Node->getOperand(i));
1910       continue;
1911     }
1912
1913     SDLoc DL(Node);
1914     Ops.push_back(SDValue(DAG.getMachineNode(AMDGPU::S_MOV_B32, DL,
1915                                      Node->getOperand(i).getValueType(),
1916                                      Node->getOperand(i)), 0));
1917   }
1918
1919   DAG.UpdateNodeOperands(Node, Ops);
1920 }
1921
1922 /// \brief Fold the instructions after selecting them.
1923 SDNode *SITargetLowering::PostISelFolding(MachineSDNode *Node,
1924                                           SelectionDAG &DAG) const {
1925   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1926       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1927   Node = AdjustRegClass(Node, DAG);
1928
1929   if (TII->isMIMG(Node->getMachineOpcode()))
1930     adjustWritemask(Node, DAG);
1931
1932   if (Node->getMachineOpcode() == AMDGPU::INSERT_SUBREG) {
1933     legalizeTargetIndependentNode(Node, DAG);
1934     return Node;
1935   }
1936
1937   return legalizeOperands(Node, DAG);
1938 }
1939
1940 /// \brief Assign the register class depending on the number of
1941 /// bits set in the writemask
1942 void SITargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
1943                                                      SDNode *Node) const {
1944   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1945       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1946
1947   TII->legalizeOperands(MI);
1948
1949   if (TII->isMIMG(MI->getOpcode())) {
1950     unsigned VReg = MI->getOperand(0).getReg();
1951     unsigned Writemask = MI->getOperand(1).getImm();
1952     unsigned BitsSet = 0;
1953     for (unsigned i = 0; i < 4; ++i)
1954       BitsSet += Writemask & (1 << i) ? 1 : 0;
1955
1956     const TargetRegisterClass *RC;
1957     switch (BitsSet) {
1958     default: return;
1959     case 1:  RC = &AMDGPU::VReg_32RegClass; break;
1960     case 2:  RC = &AMDGPU::VReg_64RegClass; break;
1961     case 3:  RC = &AMDGPU::VReg_96RegClass; break;
1962     }
1963
1964     unsigned NewOpcode = TII->getMaskedMIMGOp(MI->getOpcode(), BitsSet);
1965     MI->setDesc(TII->get(NewOpcode));
1966     MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1967     MRI.setRegClass(VReg, RC);
1968     return;
1969   }
1970
1971   // Replace unused atomics with the no return version.
1972   int NoRetAtomicOp = AMDGPU::getAtomicNoRetOp(MI->getOpcode());
1973   if (NoRetAtomicOp != -1) {
1974     if (!Node->hasAnyUseOfValue(0)) {
1975       MI->setDesc(TII->get(NoRetAtomicOp));
1976       MI->RemoveOperand(0);
1977     }
1978
1979     return;
1980   }
1981 }
1982
1983 MachineSDNode *SITargetLowering::AdjustRegClass(MachineSDNode *N,
1984                                                 SelectionDAG &DAG) const {
1985
1986   SDLoc DL(N);
1987   unsigned NewOpcode = N->getMachineOpcode();
1988
1989   switch (N->getMachineOpcode()) {
1990   default: return N;
1991   case AMDGPU::S_LOAD_DWORD_IMM:
1992     NewOpcode = AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1993     // Fall-through
1994   case AMDGPU::S_LOAD_DWORDX2_SGPR:
1995     if (NewOpcode == N->getMachineOpcode()) {
1996       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1997     }
1998     // Fall-through
1999   case AMDGPU::S_LOAD_DWORDX4_IMM:
2000   case AMDGPU::S_LOAD_DWORDX4_SGPR: {
2001     if (NewOpcode == N->getMachineOpcode()) {
2002       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
2003     }
2004     if (fitsRegClass(DAG, N->getOperand(0), AMDGPU::SReg_64RegClassID)) {
2005       return N;
2006     }
2007     ConstantSDNode *Offset = cast<ConstantSDNode>(N->getOperand(1));
2008     MachineSDNode *RSrc = DAG.getMachineNode(AMDGPU::SI_ADDR64_RSRC, DL,
2009                                              MVT::i128,
2010                                              DAG.getConstant(0, MVT::i64));
2011
2012     SmallVector<SDValue, 8> Ops;
2013     Ops.push_back(SDValue(RSrc, 0));
2014     Ops.push_back(N->getOperand(0));
2015     Ops.push_back(DAG.getConstant(Offset->getSExtValue() << 2, MVT::i32));
2016
2017     // Copy remaining operands so we keep any chain and glue nodes that follow
2018     // the normal operands.
2019     for (unsigned I = 2, E = N->getNumOperands(); I != E; ++I)
2020       Ops.push_back(N->getOperand(I));
2021
2022     return DAG.getMachineNode(NewOpcode, DL, N->getVTList(), Ops);
2023   }
2024   }
2025 }
2026
2027 SDValue SITargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2028                                                const TargetRegisterClass *RC,
2029                                                unsigned Reg, EVT VT) const {
2030   SDValue VReg = AMDGPUTargetLowering::CreateLiveInRegister(DAG, RC, Reg, VT);
2031
2032   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(DAG.getEntryNode()),
2033                             cast<RegisterSDNode>(VReg)->getReg(), VT);
2034 }