lib/Target/R600/R600Packetizer.cpp

   1 //===----- R600Packetizer.cpp - VLIW packetizer ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// This pass implements instructions packetization for R600. It unsets isLast
  12 /// bit of instructions inside a bundle and substitutes src register with
  13 /// PreviousVector when applicable.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "llvm/Support/Debug.h"
  18 #include "AMDGPU.h"
  19 #include "AMDGPUSubtarget.h"
  20 #include "R600InstrInfo.h"
  21 #include "llvm/CodeGen/DFAPacketizer.h"
  22 #include "llvm/CodeGen/MachineDominators.h"
  23 #include "llvm/CodeGen/MachineFunctionPass.h"
  24 #include "llvm/CodeGen/MachineLoopInfo.h"
  25 #include "llvm/CodeGen/Passes.h"
  26 #include "llvm/CodeGen/ScheduleDAG.h"
  27 #include "llvm/Support/raw_ostream.h"
  28
  29 using namespace llvm;
  30
  31 #define DEBUG_TYPE "packets"
  32
  33 namespace {
  34
  35 class R600Packetizer : public MachineFunctionPass {
  36
  37 public:
  38   static char ID;
  39   R600Packetizer(const TargetMachine &TM) : MachineFunctionPass(ID) {}
  40
  41   void getAnalysisUsage(AnalysisUsage &AU) const override {
  42     AU.setPreservesCFG();
  43     AU.addRequired<MachineDominatorTree>();
  44     AU.addPreserved<MachineDominatorTree>();
  45     AU.addRequired<MachineLoopInfo>();
  46     AU.addPreserved<MachineLoopInfo>();
  47     MachineFunctionPass::getAnalysisUsage(AU);
  48   }
  49
  50   const char *getPassName() const override {
  51     return "R600 Packetizer";
  52   }
  53
  54   bool runOnMachineFunction(MachineFunction &Fn) override;
  55 };
  56 char R600Packetizer::ID = 0;
  57
  58 class R600PacketizerList : public VLIWPacketizerList {
  59
  60 private:
  61   const R600InstrInfo *TII;
  62   const R600RegisterInfo &TRI;
  63   bool VLIW5;
  64   bool ConsideredInstUsesAlreadyWrittenVectorElement;
  65
  66   unsigned getSlot(const MachineInstr *MI) const {
  67     return TRI.getHWRegChan(MI->getOperand(0).getReg());
  68   }
  69
  70   /// \returns register to PV chan mapping for bundle/single instructions that
  71   /// immediately precedes I.
  72   DenseMap<unsigned, unsigned> getPreviousVector(MachineBasicBlock::iterator I)
  73       const {
  74     DenseMap<unsigned, unsigned> Result;
  75     I--;
  76     if (!TII->isALUInstr(I->getOpcode()) && !I->isBundle())
  77       return Result;
  78     MachineBasicBlock::instr_iterator BI = I.getInstrIterator();
  79     if (I->isBundle())
  80       BI++;
  81     int LastDstChan = -1;
  82     do {
  83       bool isTrans = false;
  84       int BISlot = getSlot(BI);
  85       if (LastDstChan >= BISlot)
  86         isTrans = true;
  87       LastDstChan = BISlot;
  88       if (TII->isPredicated(BI))
  89         continue;
  90       int OperandIdx = TII->getOperandIdx(BI->getOpcode(), AMDGPU::OpName::write);
  91       if (OperandIdx > -1 && BI->getOperand(OperandIdx).getImm() == 0)
  92         continue;
  93       int DstIdx = TII->getOperandIdx(BI->getOpcode(), AMDGPU::OpName::dst);
  94       if (DstIdx == -1) {
  95         continue;
  96       }
  97       unsigned Dst = BI->getOperand(DstIdx).getReg();
  98       if (isTrans || TII->isTransOnly(BI)) {
  99         Result[Dst] = AMDGPU::PS;
 100         continue;
 101       }
 102       if (BI->getOpcode() == AMDGPU::DOT4_r600 ||
 103           BI->getOpcode() == AMDGPU::DOT4_eg) {
 104         Result[Dst] = AMDGPU::PV_X;
 105         continue;
 106       }
 107       if (Dst == AMDGPU::OQAP) {
 108         continue;
 109       }
 110       unsigned PVReg = 0;
 111       switch (TRI.getHWRegChan(Dst)) {
 112       case 0:
 113         PVReg = AMDGPU::PV_X;
 114         break;
 115       case 1:
 116         PVReg = AMDGPU::PV_Y;
 117         break;
 118       case 2:
 119         PVReg = AMDGPU::PV_Z;
 120         break;
 121       case 3:
 122         PVReg = AMDGPU::PV_W;
 123         break;
 124       default:
 125         llvm_unreachable("Invalid Chan");
 126       }
 127       Result[Dst] = PVReg;
 128     } while ((++BI)->isBundledWithPred());
 129     return Result;
 130   }
 131
 132   void substitutePV(MachineInstr *MI, const DenseMap<unsigned, unsigned> &PVs)
 133       const {
 134     unsigned Ops[] = {
 135       AMDGPU::OpName::src0,
 136       AMDGPU::OpName::src1,
 137       AMDGPU::OpName::src2
 138     };
 139     for (unsigned i = 0; i < 3; i++) {
 140       int OperandIdx = TII->getOperandIdx(MI->getOpcode(), Ops[i]);
 141       if (OperandIdx < 0)
 142         continue;
 143       unsigned Src = MI->getOperand(OperandIdx).getReg();
 144       const DenseMap<unsigned, unsigned>::const_iterator It = PVs.find(Src);
 145       if (It != PVs.end())
 146         MI->getOperand(OperandIdx).setReg(It->second);
 147     }
 148   }
 149 public:
 150   // Ctor.
 151   R600PacketizerList(MachineFunction &MF, MachineLoopInfo &MLI,
 152                      MachineDominatorTree &MDT)
 153       : VLIWPacketizerList(MF, MLI, MDT, true),
 154         TII(static_cast<const R600InstrInfo *>(
 155             MF.getTarget().getSubtargetImpl()->getInstrInfo())),
 156         TRI(TII->getRegisterInfo()) {
 157     VLIW5 = !MF.getTarget().getSubtarget<AMDGPUSubtarget>().hasCaymanISA();
 158   }
 159
 160   // initPacketizerState - initialize some internal flags.
 161   void initPacketizerState() override {
 162     ConsideredInstUsesAlreadyWrittenVectorElement = false;
 163   }
 164
 165   // ignorePseudoInstruction - Ignore bundling of pseudo instructions.
 166   bool ignorePseudoInstruction(MachineInstr *MI,
 167                                MachineBasicBlock *MBB) override {
 168     return false;
 169   }
 170
 171   // isSoloInstruction - return true if instruction MI can not be packetized
 172   // with any other instruction, which means that MI itself is a packet.
 173   bool isSoloInstruction(MachineInstr *MI) override {
 174     if (TII->isVector(*MI))
 175       return true;
 176     if (!TII->isALUInstr(MI->getOpcode()))
 177       return true;
 178     if (MI->getOpcode() == AMDGPU::GROUP_BARRIER)
 179       return true;
 180     // XXX: This can be removed once the packetizer properly handles all the
 181     // LDS instruction group restrictions.
 182     if (TII->isLDSInstr(MI->getOpcode()))
 183       return true;
 184     return false;
 185   }
 186
 187   // isLegalToPacketizeTogether - Is it legal to packetize SUI and SUJ
 188   // together.
 189   bool isLegalToPacketizeTogether(SUnit *SUI, SUnit *SUJ) override {
 190     MachineInstr *MII = SUI->getInstr(), *MIJ = SUJ->getInstr();
 191     if (getSlot(MII) == getSlot(MIJ))
 192       ConsideredInstUsesAlreadyWrittenVectorElement = true;
 193     // Does MII and MIJ share the same pred_sel ?
 194     int OpI = TII->getOperandIdx(MII->getOpcode(), AMDGPU::OpName::pred_sel),
 195         OpJ = TII->getOperandIdx(MIJ->getOpcode(), AMDGPU::OpName::pred_sel);
 196     unsigned PredI = (OpI > -1)?MII->getOperand(OpI).getReg():0,
 197         PredJ = (OpJ > -1)?MIJ->getOperand(OpJ).getReg():0;
 198     if (PredI != PredJ)
 199       return false;
 200     if (SUJ->isSucc(SUI)) {
 201       for (unsigned i = 0, e = SUJ->Succs.size(); i < e; ++i) {
 202         const SDep &Dep = SUJ->Succs[i];
 203         if (Dep.getSUnit() != SUI)
 204           continue;
 205         if (Dep.getKind() == SDep::Anti)
 206           continue;
 207         if (Dep.getKind() == SDep::Output)
 208           if (MII->getOperand(0).getReg() != MIJ->getOperand(0).getReg())
 209             continue;
 210         return false;
 211       }
 212     }
 213
 214     bool ARDef = TII->definesAddressRegister(MII) ||
 215                  TII->definesAddressRegister(MIJ);
 216     bool ARUse = TII->usesAddressRegister(MII) ||
 217                  TII->usesAddressRegister(MIJ);
 218     if (ARDef && ARUse)
 219       return false;
 220
 221     return true;
 222   }
 223
 224   // isLegalToPruneDependencies - Is it legal to prune dependece between SUI
 225   // and SUJ.
 226   bool isLegalToPruneDependencies(SUnit *SUI, SUnit *SUJ) override {
 227     return false;
 228   }
 229
 230   void setIsLastBit(MachineInstr *MI, unsigned Bit) const {
 231     unsigned LastOp = TII->getOperandIdx(MI->getOpcode(), AMDGPU::OpName::last);
 232     MI->getOperand(LastOp).setImm(Bit);
 233   }
 234
 235   bool isBundlableWithCurrentPMI(MachineInstr *MI,
 236                                  const DenseMap<unsigned, unsigned> &PV,
 237                                  std::vector<R600InstrInfo::BankSwizzle> &BS,
 238                                  bool &isTransSlot) {
 239     isTransSlot = TII->isTransOnly(MI);
 240     assert (!isTransSlot || VLIW5);
 241
 242     // Is the dst reg sequence legal ?
 243     if (!isTransSlot && !CurrentPacketMIs.empty()) {
 244       if (getSlot(MI) <= getSlot(CurrentPacketMIs.back())) {
 245         if (ConsideredInstUsesAlreadyWrittenVectorElement  &&
 246             !TII->isVectorOnly(MI) && VLIW5) {
 247           isTransSlot = true;
 248           DEBUG(dbgs() << "Considering as Trans Inst :"; MI->dump(););
 249         }
 250         else
 251           return false;
 252       }
 253     }
 254
 255     // Are the Constants limitations met ?
 256     CurrentPacketMIs.push_back(MI);
 257     if (!TII->fitsConstReadLimitations(CurrentPacketMIs)) {
 258       DEBUG(
 259         dbgs() << "Couldn't pack :\n";
 260         MI->dump();
 261         dbgs() << "with the following packets :\n";
 262         for (unsigned i = 0, e = CurrentPacketMIs.size() - 1; i < e; i++) {
 263           CurrentPacketMIs[i]->dump();
 264           dbgs() << "\n";
 265         }
 266         dbgs() << "because of Consts read limitations\n";
 267       );
 268       CurrentPacketMIs.pop_back();
 269       return false;
 270     }
 271
 272     // Is there a BankSwizzle set that meet Read Port limitations ?
 273     if (!TII->fitsReadPortLimitations(CurrentPacketMIs,
 274             PV, BS, isTransSlot)) {
 275       DEBUG(
 276         dbgs() << "Couldn't pack :\n";
 277         MI->dump();
 278         dbgs() << "with the following packets :\n";
 279         for (unsigned i = 0, e = CurrentPacketMIs.size() - 1; i < e; i++) {
 280           CurrentPacketMIs[i]->dump();
 281           dbgs() << "\n";
 282         }
 283         dbgs() << "because of Read port limitations\n";
 284       );
 285       CurrentPacketMIs.pop_back();
 286       return false;
 287     }
 288
 289     // We cannot read LDS source registrs from the Trans slot.
 290     if (isTransSlot && TII->readsLDSSrcReg(MI))
 291       return false;
 292
 293     CurrentPacketMIs.pop_back();
 294     return true;
 295   }
 296
 297   MachineBasicBlock::iterator addToPacket(MachineInstr *MI) override {
 298     MachineBasicBlock::iterator FirstInBundle =
 299         CurrentPacketMIs.empty() ? MI : CurrentPacketMIs.front();
 300     const DenseMap<unsigned, unsigned> &PV =
 301         getPreviousVector(FirstInBundle);
 302     std::vector<R600InstrInfo::BankSwizzle> BS;
 303     bool isTransSlot;
 304
 305     if (isBundlableWithCurrentPMI(MI, PV, BS, isTransSlot)) {
 306       for (unsigned i = 0, e = CurrentPacketMIs.size(); i < e; i++) {
 307         MachineInstr *MI = CurrentPacketMIs[i];
 308         unsigned Op = TII->getOperandIdx(MI->getOpcode(),
 309             AMDGPU::OpName::bank_swizzle);
 310         MI->getOperand(Op).setImm(BS[i]);
 311       }
 312       unsigned Op = TII->getOperandIdx(MI->getOpcode(),
 313           AMDGPU::OpName::bank_swizzle);
 314       MI->getOperand(Op).setImm(BS.back());
 315       if (!CurrentPacketMIs.empty())
 316         setIsLastBit(CurrentPacketMIs.back(), 0);
 317       substitutePV(MI, PV);
 318       MachineBasicBlock::iterator It = VLIWPacketizerList::addToPacket(MI);
 319       if (isTransSlot) {
 320         endPacket(std::next(It)->getParent(), std::next(It));
 321       }
 322       return It;
 323     }
 324     endPacket(MI->getParent(), MI);
 325     if (TII->isTransOnly(MI))
 326       return MI;
 327     return VLIWPacketizerList::addToPacket(MI);
 328   }
 329 };
 330
 331 bool R600Packetizer::runOnMachineFunction(MachineFunction &Fn) {
 332   const TargetInstrInfo *TII =
 333       Fn.getTarget().getSubtargetImpl()->getInstrInfo();
 334   MachineLoopInfo &MLI = getAnalysis<MachineLoopInfo>();
 335   MachineDominatorTree &MDT = getAnalysis<MachineDominatorTree>();
 336
 337   // Instantiate the packetizer.
 338   R600PacketizerList Packetizer(Fn, MLI, MDT);
 339
 340   // DFA state table should not be empty.
 341   assert(Packetizer.getResourceTracker() && "Empty DFA table!");
 342
 343   //
 344   // Loop over all basic blocks and remove KILL pseudo-instructions
 345   // These instructions confuse the dependence analysis. Consider:
 346   // D0 = ...   (Insn 0)
 347   // R0 = KILL R0, D0 (Insn 1)
 348   // R0 = ... (Insn 2)
 349   // Here, Insn 1 will result in the dependence graph not emitting an output
 350   // dependence between Insn 0 and Insn 2. This can lead to incorrect
 351   // packetization
 352   //
 353   for (MachineFunction::iterator MBB = Fn.begin(), MBBe = Fn.end();
 354        MBB != MBBe; ++MBB) {
 355     MachineBasicBlock::iterator End = MBB->end();
 356     MachineBasicBlock::iterator MI = MBB->begin();
 357     while (MI != End) {
 358       if (MI->isKill() || MI->getOpcode() == AMDGPU::IMPLICIT_DEF ||
 359           (MI->getOpcode() == AMDGPU::CF_ALU && !MI->getOperand(8).getImm())) {
 360         MachineBasicBlock::iterator DeleteMI = MI;
 361         ++MI;
 362         MBB->erase(DeleteMI);
 363         End = MBB->end();
 364         continue;
 365       }
 366       ++MI;
 367     }
 368   }
 369
 370   // Loop over all of the basic blocks.
 371   for (MachineFunction::iterator MBB = Fn.begin(), MBBe = Fn.end();
 372        MBB != MBBe; ++MBB) {
 373     // Find scheduling regions and schedule / packetize each region.
 374     unsigned RemainingCount = MBB->size();
 375     for(MachineBasicBlock::iterator RegionEnd = MBB->end();
 376         RegionEnd != MBB->begin();) {
 377       // The next region starts above the previous region. Look backward in the
 378       // instruction stream until we find the nearest boundary.
 379       MachineBasicBlock::iterator I = RegionEnd;
 380       for(;I != MBB->begin(); --I, --RemainingCount) {
 381         if (TII->isSchedulingBoundary(std::prev(I), MBB, Fn))
 382           break;
 383       }
 384       I = MBB->begin();
 385
 386       // Skip empty scheduling regions.
 387       if (I == RegionEnd) {
 388         RegionEnd = std::prev(RegionEnd);
 389         --RemainingCount;
 390         continue;
 391       }
 392       // Skip regions with one instruction.
 393       if (I == std::prev(RegionEnd)) {
 394         RegionEnd = std::prev(RegionEnd);
 395         continue;
 396       }
 397
 398       Packetizer.PacketizeMIs(MBB, I, RegionEnd);
 399       RegionEnd = I;
 400     }
 401   }
 402
 403   return true;
 404
 405 }
 406
 407 } // end anonymous namespace
 408
 409 llvm::FunctionPass *llvm::createR600Packetizer(TargetMachine &tm) {
 410   return new R600Packetizer(tm);
 411 }