lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "R600ISelLowering.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineScheduler.h"
  21 #include "SIISelLowering.h"
  22 #include "SIInstrInfo.h"
  23 #include "llvm/Analysis/Passes.h"
  24 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  25 #include "llvm/CodeGen/MachineModuleInfo.h"
  26 #include "llvm/CodeGen/Passes.h"
  27 #include "llvm/IR/Verifier.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/PassManager.h"
  30 #include "llvm/Support/TargetRegistry.h"
  31 #include "llvm/Support/raw_os_ostream.h"
  32 #include "llvm/Transforms/IPO.h"
  33 #include "llvm/Transforms/Scalar.h"
  34 #include <llvm/CodeGen/Passes.h>
  35
  36 using namespace llvm;
  37
  38 extern "C" void LLVMInitializeR600Target() {
  39   // Register the target
  40   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  41 }
  42
  43 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  44   return new ScheduleDAGMILive(C, make_unique<R600SchedStrategy>());
  45 }
  46
  47 static MachineSchedRegistry
  48 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  49                     createR600MachineScheduler);
  50
  51 static std::string computeDataLayout(const AMDGPUSubtarget &ST) {
  52   std::string Ret = "e-p:32:32";
  53
  54   if (ST.is64bit()) {
  55     // 32-bit local, and region pointers. 64-bit private, global, and constant.
  56     Ret += "-p1:64:64-p2:64:64-p3:32:32-p4:64:64-p5:32:32-p24:64:64";
  57   }
  58
  59   Ret += "-i64:64-v16:16-v24:32-v32:32-v48:64-v96:128-v192:256-v256:256"
  60          "-v512:512-v1024:1024-v2048:2048-n32:64";
  61
  62   return Ret;
  63 }
  64
  65 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  66     StringRef CPU, StringRef FS,
  67   TargetOptions Options,
  68   Reloc::Model RM, CodeModel::Model CM,
  69   CodeGenOpt::Level OptLevel
  70 )
  71 :
  72   LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  73   Subtarget(TT, CPU, FS),
  74   Layout(computeDataLayout(Subtarget)),
  75   FrameLowering(TargetFrameLowering::StackGrowsUp,
  76                 64 * 16 // Maximum stack alignment (long16)
  77                , 0),
  78   IntrinsicInfo(this),
  79   InstrItins(&Subtarget.getInstrItineraryData()) {
  80   // TLInfo uses InstrInfo so it must be initialized after.
  81   if (Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
  82     TLInfo.reset(new R600TargetLowering(*this));
  83   } else {
  84     TLInfo.reset(new SITargetLowering(*this));
  85   }
  86   setRequiresStructuredCFG(true);
  87   initAsmInfo();
  88 }
  89
  90 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
  91 }
  92
  93 namespace {
  94 class AMDGPUPassConfig : public TargetPassConfig {
  95 public:
  96   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
  97     : TargetPassConfig(TM, PM) {}
  98
  99   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
 100     return getTM<AMDGPUTargetMachine>();
 101   }
 102
 103   ScheduleDAGInstrs *
 104   createMachineScheduler(MachineSchedContext *C) const override {
 105     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 106     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 107       return createR600MachineScheduler(C);
 108     return nullptr;
 109   }
 110
 111   virtual void addCodeGenPrepare();
 112   bool addPreISel() override;
 113   bool addInstSelector() override;
 114   bool addPreRegAlloc() override;
 115   bool addPostRegAlloc() override;
 116   bool addPreSched2() override;
 117   bool addPreEmitPass() override;
 118 };
 119 } // End of anonymous namespace
 120
 121 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 122   return new AMDGPUPassConfig(this, PM);
 123 }
 124
 125 //===----------------------------------------------------------------------===//
 126 // AMDGPU Analysis Pass Setup
 127 //===----------------------------------------------------------------------===//
 128
 129 void AMDGPUTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 130   // Add first the target-independent BasicTTI pass, then our AMDGPU pass. This
 131   // allows the AMDGPU pass to delegate to the target independent layer when
 132   // appropriate.
 133   PM.add(createBasicTargetTransformInfoPass(this));
 134   PM.add(createAMDGPUTargetTransformInfoPass(this));
 135 }
 136
 137 void AMDGPUPassConfig::addCodeGenPrepare() {
 138   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 139   if (ST.isPromoteAllocaEnabled()) {
 140     addPass(createAMDGPUPromoteAlloca(ST));
 141     addPass(createSROAPass());
 142   }
 143
 144   TargetPassConfig::addCodeGenPrepare();
 145 }
 146
 147 bool
 148 AMDGPUPassConfig::addPreISel() {
 149   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 150   addPass(createFlattenCFGPass());
 151   if (ST.IsIRStructurizerEnabled())
 152     addPass(createStructurizeCFGPass());
 153   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 154     addPass(createSinkingPass());
 155     addPass(createSITypeRewriter());
 156     addPass(createSIAnnotateControlFlowPass());
 157   } else {
 158     addPass(createR600TextureIntrinsicsReplacer());
 159   }
 160   return false;
 161 }
 162
 163 bool AMDGPUPassConfig::addInstSelector() {
 164   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 165   addPass(createSILowerI1CopiesPass());
 166   return false;
 167 }
 168
 169 bool AMDGPUPassConfig::addPreRegAlloc() {
 170   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 171
 172   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 173     addPass(createR600VectorRegMerger(*TM));
 174   } else {
 175     addPass(createSIFixSGPRCopiesPass(*TM));
 176     // SIFixSGPRCopies can generate a lot of duplicate instructions,
 177     // so we need to run MachineCSE afterwards.
 178     addPass(&MachineCSEID);
 179     addPass(createSIShrinkInstructionsPass());
 180     initializeSIFixSGPRLiveRangesPass(*PassRegistry::getPassRegistry());
 181     insertPass(&RegisterCoalescerID, &SIFixSGPRLiveRangesID);
 182   }
 183   return false;
 184 }
 185
 186 bool AMDGPUPassConfig::addPostRegAlloc() {
 187   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 188
 189   addPass(createSIShrinkInstructionsPass());
 190   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 191     addPass(createSIInsertWaits(*TM));
 192   }
 193   return false;
 194 }
 195
 196 bool AMDGPUPassConfig::addPreSched2() {
 197   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 198
 199   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 200     addPass(createR600EmitClauseMarkers());
 201   if (ST.isIfCvtEnabled())
 202     addPass(&IfConverterID);
 203   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 204     addPass(createR600ClauseMergePass(*TM));
 205   return false;
 206 }
 207
 208 bool AMDGPUPassConfig::addPreEmitPass() {
 209   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 210   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 211     addPass(createAMDGPUCFGStructurizerPass());
 212     addPass(createR600ExpandSpecialInstrsPass(*TM));
 213     addPass(&FinalizeMachineBundlesID);
 214     addPass(createR600Packetizer(*TM));
 215     addPass(createR600ControlFlowFinalizer(*TM));
 216   } else {
 217     addPass(createSILowerControlFlowPass(*TM));
 218   }
 219
 220   return false;
 221 }