lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "R600ISelLowering.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineScheduler.h"
  21 #include "SIISelLowering.h"
  22 #include "SIInstrInfo.h"
  23 #include "llvm/Analysis/Passes.h"
  24 #include "llvm/Analysis/Verifier.h"
  25 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/Passes.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/PassManager.h"
  30 #include "llvm/Support/TargetRegistry.h"
  31 #include "llvm/Support/raw_os_ostream.h"
  32 #include "llvm/Transforms/IPO.h"
  33 #include "llvm/Transforms/Scalar.h"
  34 #include <llvm/CodeGen/Passes.h>
  35
  36
  37 using namespace llvm;
  38
  39 extern "C" void LLVMInitializeR600Target() {
  40   // Register the target
  41   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  42 }
  43
  44 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  45   return new ScheduleDAGMI(C, new R600SchedStrategy());
  46 }
  47
  48 static MachineSchedRegistry
  49 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  50                     createR600MachineScheduler);
  51
  52 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  53     StringRef CPU, StringRef FS,
  54   TargetOptions Options,
  55   Reloc::Model RM, CodeModel::Model CM,
  56   CodeGenOpt::Level OptLevel
  57 )
  58 :
  59   LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  60   Subtarget(TT, CPU, FS),
  61   Layout(Subtarget.getDataLayout()),
  62   FrameLowering(TargetFrameLowering::StackGrowsUp, 16 // Stack Alignment
  63                                                  , 0),
  64   IntrinsicInfo(this),
  65   InstrItins(&Subtarget.getInstrItineraryData()) {
  66   // TLInfo uses InstrInfo so it must be initialized after.
  67   if (Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
  68     InstrInfo.reset(new R600InstrInfo(*this));
  69     TLInfo.reset(new R600TargetLowering(*this));
  70   } else {
  71     InstrInfo.reset(new SIInstrInfo(*this));
  72     TLInfo.reset(new SITargetLowering(*this));
  73   }
  74   initAsmInfo();
  75 }
  76
  77 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
  78 }
  79
  80 namespace {
  81 class AMDGPUPassConfig : public TargetPassConfig {
  82 public:
  83   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
  84     : TargetPassConfig(TM, PM) {}
  85
  86   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
  87     return getTM<AMDGPUTargetMachine>();
  88   }
  89
  90   virtual ScheduleDAGInstrs *
  91   createMachineScheduler(MachineSchedContext *C) const {
  92     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
  93     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
  94       return createR600MachineScheduler(C);
  95     return 0;
  96   }
  97
  98   virtual bool addPreISel();
  99   virtual bool addInstSelector();
 100   virtual bool addPreRegAlloc();
 101   virtual bool addPostRegAlloc();
 102   virtual bool addPreSched2();
 103   virtual bool addPreEmitPass();
 104 };
 105 } // End of anonymous namespace
 106
 107 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 108   return new AMDGPUPassConfig(this, PM);
 109 }
 110
 111 //===----------------------------------------------------------------------===//
 112 // AMDGPU Analysis Pass Setup
 113 //===----------------------------------------------------------------------===//
 114
 115 void AMDGPUTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 116   // Add first the target-independent BasicTTI pass, then our AMDGPU pass. This
 117   // allows the AMDGPU pass to delegate to the target independent layer when
 118   // appropriate.
 119   PM.add(createBasicTargetTransformInfoPass(this));
 120   PM.add(createAMDGPUTargetTransformInfoPass(this));
 121 }
 122
 123 bool
 124 AMDGPUPassConfig::addPreISel() {
 125   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 126   addPass(createFlattenCFGPass());
 127   if (ST.IsIRStructurizerEnabled() ||
 128       ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS)
 129     addPass(createStructurizeCFGPass());
 130   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 131     addPass(createSITypeRewriter());
 132     addPass(createSIAnnotateControlFlowPass());
 133   } else {
 134     addPass(createR600TextureIntrinsicsReplacer());
 135   }
 136   return false;
 137 }
 138
 139 bool AMDGPUPassConfig::addInstSelector() {
 140   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 141
 142   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 143   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 144     // This callbacks this pass uses are not implemented yet on SI.
 145     addPass(createAMDGPUIndirectAddressingPass(*TM));
 146   }
 147   return false;
 148 }
 149
 150 bool AMDGPUPassConfig::addPreRegAlloc() {
 151   addPass(createAMDGPUConvertToISAPass(*TM));
 152   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 153
 154   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 155     addPass(createR600VectorRegMerger(*TM));
 156   } else {
 157     addPass(createSIFixSGPRCopiesPass(*TM));
 158   }
 159   return false;
 160 }
 161
 162 bool AMDGPUPassConfig::addPostRegAlloc() {
 163   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 164
 165   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 166     addPass(createSIInsertWaits(*TM));
 167   }
 168   return false;
 169 }
 170
 171 bool AMDGPUPassConfig::addPreSched2() {
 172   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 173
 174   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 175     addPass(createR600EmitClauseMarkers(*TM));
 176   addPass(&IfConverterID);
 177   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 178     addPass(createR600ClauseMergePass(*TM));
 179   return false;
 180 }
 181
 182 bool AMDGPUPassConfig::addPreEmitPass() {
 183   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 184   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 185     addPass(createAMDGPUCFGStructurizerPass(*TM));
 186     addPass(createR600ExpandSpecialInstrsPass(*TM));
 187     addPass(&FinalizeMachineBundlesID);
 188     addPass(createR600Packetizer(*TM));
 189     addPass(createR600ControlFlowFinalizer(*TM));
 190   } else {
 191     addPass(createSILowerControlFlowPass(*TM));
 192   }
 193
 194   return false;
 195 }