lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   setOperationAction(ISD::FREM, MVT::f32, Custom);
 134   setOperationAction(ISD::FREM, MVT::f64, Custom);
 135
 136   // Lower floating point store/load to integer store/load to reduce the number
 137   // of patterns in tablegen.
 138   setOperationAction(ISD::STORE, MVT::f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 140
 141   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::i64, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 155
 156   setOperationAction(ISD::STORE, MVT::f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 158
 159   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 161
 162   // Custom lowering of vector stores is required for local address space
 163   // stores.
 164   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 165   // XXX: Native v2i32 local address space stores are possible, but not
 166   // currently implemented.
 167   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 168
 169   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 170   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 171   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 172
 173   // XXX: This can be change to Custom, once ExpandVectorStores can
 174   // handle 64-bit stores.
 175   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 176
 177   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 178   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 179   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 180   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 181   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 182
 183
 184   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 229   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 230   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 231
 232   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 233
 234   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 235     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 236     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 237     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 238     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 239   }
 240
 241   if (!Subtarget->hasBFI()) {
 242     // fcopysign can be done in a single instruction with BFI.
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 245   }
 246
 247   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 248
 249   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 250   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 251   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 252
 253   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 254   for (MVT VT : ScalarIntVTs) {
 255     setOperationAction(ISD::SREM, VT, Expand);
 256     setOperationAction(ISD::SDIV, VT, Expand);
 257
 258     // GPU does not have divrem function for signed or unsigned.
 259     setOperationAction(ISD::SDIVREM, VT, Custom);
 260     setOperationAction(ISD::UDIVREM, VT, Custom);
 261
 262     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 263     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 264     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 265
 266     setOperationAction(ISD::BSWAP, VT, Expand);
 267     setOperationAction(ISD::CTTZ, VT, Expand);
 268     setOperationAction(ISD::CTLZ, VT, Expand);
 269   }
 270
 271   if (!Subtarget->hasBCNT(32))
 272     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 273
 274   if (!Subtarget->hasBCNT(64))
 275     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 276
 277   // The hardware supports 32-bit ROTR, but not ROTL.
 278   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 279   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 280   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 281
 282   setOperationAction(ISD::MUL, MVT::i64, Expand);
 283   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 284   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 285   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 286   setOperationAction(ISD::UREM, MVT::i32, Expand);
 287   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 288   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 289   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 290   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 291   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 292
 293   if (!Subtarget->hasFFBH())
 294     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 295
 296   if (!Subtarget->hasFFBL())
 297     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 298
 299   static const MVT::SimpleValueType VectorIntTypes[] = {
 300     MVT::v2i32, MVT::v4i32
 301   };
 302
 303   for (MVT VT : VectorIntTypes) {
 304     // Expand the following operations for the current type by default.
 305     setOperationAction(ISD::ADD,  VT, Expand);
 306     setOperationAction(ISD::AND,  VT, Expand);
 307     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 308     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 309     setOperationAction(ISD::MUL,  VT, Expand);
 310     setOperationAction(ISD::OR,   VT, Expand);
 311     setOperationAction(ISD::SHL,  VT, Expand);
 312     setOperationAction(ISD::SRA,  VT, Expand);
 313     setOperationAction(ISD::SRL,  VT, Expand);
 314     setOperationAction(ISD::ROTL, VT, Expand);
 315     setOperationAction(ISD::ROTR, VT, Expand);
 316     setOperationAction(ISD::SUB,  VT, Expand);
 317     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 318     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 319     setOperationAction(ISD::SDIV, VT, Expand);
 320     setOperationAction(ISD::UDIV, VT, Expand);
 321     setOperationAction(ISD::SREM, VT, Expand);
 322     setOperationAction(ISD::UREM, VT, Expand);
 323     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 324     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325     setOperationAction(ISD::SDIVREM, VT, Custom);
 326     setOperationAction(ISD::UDIVREM, VT, Custom);
 327     setOperationAction(ISD::ADDC, VT, Expand);
 328     setOperationAction(ISD::SUBC, VT, Expand);
 329     setOperationAction(ISD::ADDE, VT, Expand);
 330     setOperationAction(ISD::SUBE, VT, Expand);
 331     setOperationAction(ISD::SELECT, VT, Expand);
 332     setOperationAction(ISD::VSELECT, VT, Expand);
 333     setOperationAction(ISD::SELECT_CC, VT, Expand);
 334     setOperationAction(ISD::XOR,  VT, Expand);
 335     setOperationAction(ISD::BSWAP, VT, Expand);
 336     setOperationAction(ISD::CTPOP, VT, Expand);
 337     setOperationAction(ISD::CTTZ, VT, Expand);
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 339     setOperationAction(ISD::CTLZ, VT, Expand);
 340     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 341     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 342   }
 343
 344   static const MVT::SimpleValueType FloatVectorTypes[] = {
 345     MVT::v2f32, MVT::v4f32
 346   };
 347
 348   for (MVT VT : FloatVectorTypes) {
 349     setOperationAction(ISD::FABS, VT, Expand);
 350     setOperationAction(ISD::FADD, VT, Expand);
 351     setOperationAction(ISD::FCEIL, VT, Expand);
 352     setOperationAction(ISD::FCOS, VT, Expand);
 353     setOperationAction(ISD::FDIV, VT, Expand);
 354     setOperationAction(ISD::FEXP2, VT, Expand);
 355     setOperationAction(ISD::FLOG2, VT, Expand);
 356     setOperationAction(ISD::FREM, VT, Expand);
 357     setOperationAction(ISD::FPOW, VT, Expand);
 358     setOperationAction(ISD::FFLOOR, VT, Expand);
 359     setOperationAction(ISD::FTRUNC, VT, Expand);
 360     setOperationAction(ISD::FMUL, VT, Expand);
 361     setOperationAction(ISD::FMA, VT, Expand);
 362     setOperationAction(ISD::FRINT, VT, Expand);
 363     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 364     setOperationAction(ISD::FSQRT, VT, Expand);
 365     setOperationAction(ISD::FSIN, VT, Expand);
 366     setOperationAction(ISD::FSUB, VT, Expand);
 367     setOperationAction(ISD::FNEG, VT, Expand);
 368     setOperationAction(ISD::SELECT, VT, Expand);
 369     setOperationAction(ISD::VSELECT, VT, Expand);
 370     setOperationAction(ISD::SELECT_CC, VT, Expand);
 371     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 372     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 373   }
 374
 375   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 376   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 377
 378   setTargetDAGCombine(ISD::MUL);
 379   setTargetDAGCombine(ISD::SELECT_CC);
 380   setTargetDAGCombine(ISD::STORE);
 381
 382   setSchedulingPreference(Sched::RegPressure);
 383   setJumpIsExpensive(true);
 384
 385   // SI at least has hardware support for floating point exceptions, but no way
 386   // of using or handling them is implemented. They are also optional in OpenCL
 387   // (Section 7.3)
 388   setHasFloatingPointExceptions(false);
 389
 390   setSelectIsExpensive(false);
 391   PredictableSelectIsExpensive = false;
 392
 393   // There are no integer divide instructions, and these expand to a pretty
 394   // large sequence of instructions.
 395   setIntDivIsCheap(false);
 396   setPow2SDivIsCheap(false);
 397
 398   // FIXME: Need to really handle these.
 399   MaxStoresPerMemcpy  = 4096;
 400   MaxStoresPerMemmove = 4096;
 401   MaxStoresPerMemset  = 4096;
 402 }
 403
 404 //===----------------------------------------------------------------------===//
 405 // Target Information
 406 //===----------------------------------------------------------------------===//
 407
 408 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 409   return MVT::i32;
 410 }
 411
 412 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 413   return true;
 414 }
 415
 416 // The backend supports 32 and 64 bit floating point immediates.
 417 // FIXME: Why are we reporting vectors of FP immediates as legal?
 418 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 419   EVT ScalarVT = VT.getScalarType();
 420   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 421 }
 422
 423 // We don't want to shrink f64 / f32 constants.
 424 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 425   EVT ScalarVT = VT.getScalarType();
 426   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 427 }
 428
 429 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 430                                                    EVT CastTy) const {
 431   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 432     return true;
 433
 434   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 435   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 436
 437   return ((LScalarSize <= CastScalarSize) ||
 438           (CastScalarSize >= 32) ||
 439           (LScalarSize < 32));
 440 }
 441
 442 //===---------------------------------------------------------------------===//
 443 // Target Properties
 444 //===---------------------------------------------------------------------===//
 445
 446 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 447   assert(VT.isFloatingPoint());
 448   return VT == MVT::f32 || VT == MVT::f64;
 449 }
 450
 451 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 452   assert(VT.isFloatingPoint());
 453   return VT == MVT::f32 || VT == MVT::f64;
 454 }
 455
 456 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 457   // Truncate is just accessing a subregister.
 458   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 459 }
 460
 461 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 462   // Truncate is just accessing a subregister.
 463   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 464          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 465 }
 466
 467 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 468   const DataLayout *DL = getDataLayout();
 469   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 470   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 471
 472   return SrcSize == 32 && DestSize == 64;
 473 }
 474
 475 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 476   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 477   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 478   // this will enable reducing 64-bit operations the 32-bit, which is always
 479   // good.
 480   return Src == MVT::i32 && Dest == MVT::i64;
 481 }
 482
 483 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 484   return isZExtFree(Val.getValueType(), VT2);
 485 }
 486
 487 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 488   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 489   // limited number of native 64-bit operations. Shrinking an operation to fit
 490   // in a single 32-bit register should always be helpful. As currently used,
 491   // this is much less general than the name suggests, and is only used in
 492   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 493   // not profitable, and may actually be harmful.
 494   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 495 }
 496
 497 //===---------------------------------------------------------------------===//
 498 // TargetLowering Callbacks
 499 //===---------------------------------------------------------------------===//
 500
 501 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 502                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 503
 504   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 505 }
 506
 507 SDValue AMDGPUTargetLowering::LowerReturn(
 508                                      SDValue Chain,
 509                                      CallingConv::ID CallConv,
 510                                      bool isVarArg,
 511                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 512                                      const SmallVectorImpl<SDValue> &OutVals,
 513                                      SDLoc DL, SelectionDAG &DAG) const {
 514   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 515 }
 516
 517 //===---------------------------------------------------------------------===//
 518 // Target specific lowering
 519 //===---------------------------------------------------------------------===//
 520
 521 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 522                                         SmallVectorImpl<SDValue> &InVals) const {
 523   SDValue Callee = CLI.Callee;
 524   SelectionDAG &DAG = CLI.DAG;
 525
 526   const Function &Fn = *DAG.getMachineFunction().getFunction();
 527
 528   StringRef FuncName("<unknown>");
 529
 530   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 531     FuncName = G->getSymbol();
 532   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 533     FuncName = G->getGlobal()->getName();
 534
 535   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 536   DAG.getContext()->diagnose(NoCalls);
 537   return SDValue();
 538 }
 539
 540 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 541                                              SelectionDAG &DAG) const {
 542   switch (Op.getOpcode()) {
 543   default:
 544     Op.getNode()->dump();
 545     llvm_unreachable("Custom lowering code for this"
 546                      "instruction is not implemented yet!");
 547     break;
 548   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 549   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 550   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 551   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 552   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 553   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 554   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 555   case ISD::FREM: return LowerFREM(Op, DAG);
 556   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 557   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 558   case ISD::FRINT: return LowerFRINT(Op, DAG);
 559   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 560   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 561   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 562   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 563   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 564   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 565   }
 566   return Op;
 567 }
 568
 569 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 570                                               SmallVectorImpl<SDValue> &Results,
 571                                               SelectionDAG &DAG) const {
 572   switch (N->getOpcode()) {
 573   case ISD::SIGN_EXTEND_INREG:
 574     // Different parts of legalization seem to interpret which type of
 575     // sign_extend_inreg is the one to check for custom lowering. The extended
 576     // from type is what really matters, but some places check for custom
 577     // lowering of the result type. This results in trying to use
 578     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 579     // nothing here and let the illegal result integer be handled normally.
 580     return;
 581   case ISD::LOAD: {
 582     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 583     if (!Node)
 584       return;
 585
 586     Results.push_back(SDValue(Node, 0));
 587     Results.push_back(SDValue(Node, 1));
 588     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 589     // function
 590     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 591     return;
 592   }
 593   case ISD::STORE: {
 594     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 595     if (Lowered.getNode())
 596       Results.push_back(Lowered);
 597     return;
 598   }
 599   default:
 600     return;
 601   }
 602 }
 603
 604 // FIXME: This implements accesses to initialized globals in the constant
 605 // address space by copying them to private and accessing that. It does not
 606 // properly handle illegal types or vectors. The private vector loads are not
 607 // scalarized, and the illegal scalars hit an assertion. This technique will not
 608 // work well with large initializers, and this should eventually be
 609 // removed. Initialized globals should be placed into a data section that the
 610 // runtime will load into a buffer before the kernel is executed. Uses of the
 611 // global need to be replaced with a pointer loaded from an implicit kernel
 612 // argument into this buffer holding the copy of the data, which will remove the
 613 // need for any of this.
 614 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 615                                                        const GlobalValue *GV,
 616                                                        const SDValue &InitPtr,
 617                                                        SDValue Chain,
 618                                                        SelectionDAG &DAG) const {
 619   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 620   SDLoc DL(InitPtr);
 621   Type *InitTy = Init->getType();
 622
 623   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 624     EVT VT = EVT::getEVT(InitTy);
 625     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 626     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 627                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 628                         TD->getPrefTypeAlignment(InitTy));
 629   }
 630
 631   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 632     EVT VT = EVT::getEVT(CFP->getType());
 633     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 634     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 635                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 636                  TD->getPrefTypeAlignment(CFP->getType()));
 637   }
 638
 639   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 640     const StructLayout *SL = TD->getStructLayout(ST);
 641
 642     EVT PtrVT = InitPtr.getValueType();
 643     SmallVector<SDValue, 8> Chains;
 644
 645     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 646       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 647       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 648
 649       Constant *Elt = Init->getAggregateElement(I);
 650       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 651     }
 652
 653     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 654   }
 655
 656   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 657     EVT PtrVT = InitPtr.getValueType();
 658
 659     unsigned NumElements;
 660     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 661       NumElements = AT->getNumElements();
 662     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 663       NumElements = VT->getNumElements();
 664     else
 665       llvm_unreachable("Unexpected type");
 666
 667     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 668     SmallVector<SDValue, 8> Chains;
 669     for (unsigned i = 0; i < NumElements; ++i) {
 670       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 671       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 672
 673       Constant *Elt = Init->getAggregateElement(i);
 674       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 675     }
 676
 677     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 678   }
 679
 680   if (isa<UndefValue>(Init)) {
 681     EVT VT = EVT::getEVT(InitTy);
 682     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 683     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 684                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 685                         TD->getPrefTypeAlignment(InitTy));
 686   }
 687
 688   Init->dump();
 689   llvm_unreachable("Unhandled constant initializer");
 690 }
 691
 692 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 693                                                  SDValue Op,
 694                                                  SelectionDAG &DAG) const {
 695
 696   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 697   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 698   const GlobalValue *GV = G->getGlobal();
 699
 700   switch (G->getAddressSpace()) {
 701   default: llvm_unreachable("Global Address lowering not implemented for this "
 702                             "address space");
 703   case AMDGPUAS::LOCAL_ADDRESS: {
 704     // XXX: What does the value of G->getOffset() mean?
 705     assert(G->getOffset() == 0 &&
 706          "Do not know what to do with an non-zero offset");
 707
 708     unsigned Offset;
 709     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 710       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 711       Offset = MFI->LDSSize;
 712       MFI->LocalMemoryObjects[GV] = Offset;
 713       // XXX: Account for alignment?
 714       MFI->LDSSize += Size;
 715     } else {
 716       Offset = MFI->LocalMemoryObjects[GV];
 717     }
 718
 719     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 720   }
 721   case AMDGPUAS::CONSTANT_ADDRESS: {
 722     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 723     Type *EltType = GV->getType()->getElementType();
 724     unsigned Size = TD->getTypeAllocSize(EltType);
 725     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 726
 727     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 728     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 729
 730     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 731     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 732
 733     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 734     if (!Var->hasInitializer()) {
 735       // This has no use, but bugpoint will hit it.
 736       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 737     }
 738
 739     const Constant *Init = Var->getInitializer();
 740     SmallVector<SDNode*, 8> WorkList;
 741
 742     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 743                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 744       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 745         continue;
 746       WorkList.push_back(*I);
 747     }
 748     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 749     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 750                                            E = WorkList.end(); I != E; ++I) {
 751       SmallVector<SDValue, 8> Ops;
 752       Ops.push_back(Chain);
 753       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 754         Ops.push_back((*I)->getOperand(i));
 755       }
 756       DAG.UpdateNodeOperands(*I, Ops);
 757     }
 758     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 759   }
 760   }
 761 }
 762
 763 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 764                                                   SelectionDAG &DAG) const {
 765   SmallVector<SDValue, 8> Args;
 766   SDValue A = Op.getOperand(0);
 767   SDValue B = Op.getOperand(1);
 768
 769   DAG.ExtractVectorElements(A, Args);
 770   DAG.ExtractVectorElements(B, Args);
 771
 772   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 773 }
 774
 775 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 776                                                      SelectionDAG &DAG) const {
 777
 778   SmallVector<SDValue, 8> Args;
 779   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 780   EVT VT = Op.getValueType();
 781   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 782                             VT.getVectorNumElements());
 783
 784   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 785 }
 786
 787 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 788                                               SelectionDAG &DAG) const {
 789
 790   MachineFunction &MF = DAG.getMachineFunction();
 791   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 792       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 793
 794   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 795
 796   unsigned FrameIndex = FIN->getIndex();
 797   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 798   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 799                          Op.getValueType());
 800 }
 801
 802 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 803     SelectionDAG &DAG) const {
 804   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 805   SDLoc DL(Op);
 806   EVT VT = Op.getValueType();
 807
 808   switch (IntrinsicID) {
 809     default: return Op;
 810     case AMDGPUIntrinsic::AMDGPU_abs:
 811     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 812       return LowerIntrinsicIABS(Op, DAG);
 813     case AMDGPUIntrinsic::AMDGPU_lrp:
 814       return LowerIntrinsicLRP(Op, DAG);
 815     case AMDGPUIntrinsic::AMDGPU_fract:
 816     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 817       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 818
 819     case AMDGPUIntrinsic::AMDGPU_clamp:
 820     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 821       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 822                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 823
 824     case Intrinsic::AMDGPU_div_scale: {
 825       // 3rd parameter required to be a constant.
 826       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 827       if (!Param)
 828         return DAG.getUNDEF(VT);
 829
 830       // Translate to the operands expected by the machine instruction. The
 831       // first parameter must be the same as the first instruction.
 832       SDValue Numerator = Op.getOperand(1);
 833       SDValue Denominator = Op.getOperand(2);
 834
 835       // Note this order is opposite of the machine instruction's operations,
 836       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 837       // intrinsic has the numerator as the first operand to match a normal
 838       // division operation.
 839
 840       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 841
 842       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 843                          Denominator, Numerator);
 844     }
 845
 846     case Intrinsic::AMDGPU_div_fmas:
 847       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 848       // read from VCC.
 849       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 850                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 851
 852     case Intrinsic::AMDGPU_div_fixup:
 853       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 854                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 855
 856     case Intrinsic::AMDGPU_trig_preop:
 857       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 858                          Op.getOperand(1), Op.getOperand(2));
 859
 860     case Intrinsic::AMDGPU_rcp:
 861       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 862
 863     case Intrinsic::AMDGPU_rsq:
 864       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 865
 866     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 867       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 868
 869     case Intrinsic::AMDGPU_rsq_clamped:
 870       return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 871
 872     case Intrinsic::AMDGPU_ldexp:
 873       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 874                                                    Op.getOperand(2));
 875
 876     case AMDGPUIntrinsic::AMDGPU_imax:
 877       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 878                                                   Op.getOperand(2));
 879     case AMDGPUIntrinsic::AMDGPU_umax:
 880       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 881                                                   Op.getOperand(2));
 882     case AMDGPUIntrinsic::AMDGPU_imin:
 883       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 884                                                   Op.getOperand(2));
 885     case AMDGPUIntrinsic::AMDGPU_umin:
 886       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 887                                                   Op.getOperand(2));
 888
 889     case AMDGPUIntrinsic::AMDGPU_umul24:
 890       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 891                          Op.getOperand(1), Op.getOperand(2));
 892
 893     case AMDGPUIntrinsic::AMDGPU_imul24:
 894       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 895                          Op.getOperand(1), Op.getOperand(2));
 896
 897     case AMDGPUIntrinsic::AMDGPU_umad24:
 898       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 899                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 900
 901     case AMDGPUIntrinsic::AMDGPU_imad24:
 902       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 903                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 904
 905     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 906       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 907
 908     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 909       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 910
 911     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 912       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 913
 914     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 915       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 916
 917     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 918       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 919                          Op.getOperand(1),
 920                          Op.getOperand(2),
 921                          Op.getOperand(3));
 922
 923     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 924       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 925                          Op.getOperand(1),
 926                          Op.getOperand(2),
 927                          Op.getOperand(3));
 928
 929     case AMDGPUIntrinsic::AMDGPU_bfi:
 930       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 931                          Op.getOperand(1),
 932                          Op.getOperand(2),
 933                          Op.getOperand(3));
 934
 935     case AMDGPUIntrinsic::AMDGPU_bfm:
 936       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 937                          Op.getOperand(1),
 938                          Op.getOperand(2));
 939
 940     case AMDGPUIntrinsic::AMDGPU_brev:
 941       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
 942
 943     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 944       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 945
 946     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 947       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 948     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
 949       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
 950   }
 951 }
 952
 953 ///IABS(a) = SMAX(sub(0, a), a)
 954 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 955                                                  SelectionDAG &DAG) const {
 956   SDLoc DL(Op);
 957   EVT VT = Op.getValueType();
 958   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 959                                               Op.getOperand(1));
 960
 961   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 962 }
 963
 964 /// Linear Interpolation
 965 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 966 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 967                                                 SelectionDAG &DAG) const {
 968   SDLoc DL(Op);
 969   EVT VT = Op.getValueType();
 970   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 971                                 DAG.getConstantFP(1.0f, MVT::f32),
 972                                 Op.getOperand(1));
 973   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 974                                                     Op.getOperand(3));
 975   return DAG.getNode(ISD::FADD, DL, VT,
 976       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 977       OneSubAC);
 978 }
 979
 980 /// \brief Generate Min/Max node
 981 SDValue AMDGPUTargetLowering::CombineMinMax(SDNode *N,
 982                                             SelectionDAG &DAG) const {
 983   SDLoc DL(N);
 984   EVT VT = N->getValueType(0);
 985
 986   SDValue LHS = N->getOperand(0);
 987   SDValue RHS = N->getOperand(1);
 988   SDValue True = N->getOperand(2);
 989   SDValue False = N->getOperand(3);
 990   SDValue CC = N->getOperand(4);
 991
 992   if (VT != MVT::f32 ||
 993       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 994     return SDValue();
 995   }
 996
 997   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 998   switch (CCOpcode) {
 999   case ISD::SETOEQ:
1000   case ISD::SETONE:
1001   case ISD::SETUNE:
1002   case ISD::SETNE:
1003   case ISD::SETUEQ:
1004   case ISD::SETEQ:
1005   case ISD::SETFALSE:
1006   case ISD::SETFALSE2:
1007   case ISD::SETTRUE:
1008   case ISD::SETTRUE2:
1009   case ISD::SETUO:
1010   case ISD::SETO:
1011     llvm_unreachable("Operation should already be optimised!");
1012   case ISD::SETULE:
1013   case ISD::SETULT:
1014   case ISD::SETOLE:
1015   case ISD::SETOLT:
1016   case ISD::SETLE:
1017   case ISD::SETLT: {
1018     unsigned Opc = (LHS == True) ? AMDGPUISD::FMIN : AMDGPUISD::FMAX;
1019     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1020   }
1021   case ISD::SETGT:
1022   case ISD::SETGE:
1023   case ISD::SETUGE:
1024   case ISD::SETOGE:
1025   case ISD::SETUGT:
1026   case ISD::SETOGT: {
1027     unsigned Opc = (LHS == True) ? AMDGPUISD::FMAX : AMDGPUISD::FMIN;
1028     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1029   }
1030   case ISD::SETCC_INVALID:
1031     llvm_unreachable("Invalid setcc condcode!");
1032   }
1033   return SDValue();
1034 }
1035
1036 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1037                                                   SelectionDAG &DAG) const {
1038   LoadSDNode *Load = cast<LoadSDNode>(Op);
1039   EVT MemVT = Load->getMemoryVT();
1040   EVT MemEltVT = MemVT.getVectorElementType();
1041
1042   EVT LoadVT = Op.getValueType();
1043   EVT EltVT = LoadVT.getVectorElementType();
1044   EVT PtrVT = Load->getBasePtr().getValueType();
1045
1046   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1047   SmallVector<SDValue, 8> Loads;
1048   SmallVector<SDValue, 8> Chains;
1049
1050   SDLoc SL(Op);
1051   unsigned MemEltSize = MemEltVT.getStoreSize();
1052   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1053
1054   for (unsigned i = 0; i < NumElts; ++i) {
1055     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1056                               DAG.getConstant(i * MemEltSize, PtrVT));
1057
1058     SDValue NewLoad
1059       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1060                        Load->getChain(), Ptr,
1061                        SrcValue.getWithOffset(i * MemEltSize),
1062                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1063                        Load->isInvariant(), Load->getAlignment());
1064     Loads.push_back(NewLoad.getValue(0));
1065     Chains.push_back(NewLoad.getValue(1));
1066   }
1067
1068   SDValue Ops[] = {
1069     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1070     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1071   };
1072
1073   return DAG.getMergeValues(Ops, SL);
1074 }
1075
1076 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1077                                               SelectionDAG &DAG) const {
1078   EVT VT = Op.getValueType();
1079
1080   // If this is a 2 element vector, we really want to scalarize and not create
1081   // weird 1 element vectors.
1082   if (VT.getVectorNumElements() == 2)
1083     return ScalarizeVectorLoad(Op, DAG);
1084
1085   LoadSDNode *Load = cast<LoadSDNode>(Op);
1086   SDValue BasePtr = Load->getBasePtr();
1087   EVT PtrVT = BasePtr.getValueType();
1088   EVT MemVT = Load->getMemoryVT();
1089   SDLoc SL(Op);
1090   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1091
1092   EVT LoVT, HiVT;
1093   EVT LoMemVT, HiMemVT;
1094   SDValue Lo, Hi;
1095
1096   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1097   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1098   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1099   SDValue LoLoad
1100     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1101                      Load->getChain(), BasePtr,
1102                      SrcValue,
1103                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1104                      Load->isInvariant(), Load->getAlignment());
1105
1106   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1107                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1108
1109   SDValue HiLoad
1110     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1111                      Load->getChain(), HiPtr,
1112                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1113                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1114                      Load->isInvariant(), Load->getAlignment());
1115
1116   SDValue Ops[] = {
1117     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1118     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1119                 LoLoad.getValue(1), HiLoad.getValue(1))
1120   };
1121
1122   return DAG.getMergeValues(Ops, SL);
1123 }
1124
1125 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1126                                                SelectionDAG &DAG) const {
1127   StoreSDNode *Store = cast<StoreSDNode>(Op);
1128   EVT MemVT = Store->getMemoryVT();
1129   unsigned MemBits = MemVT.getSizeInBits();
1130
1131   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1132   // truncating store into an i32 store.
1133   // XXX: We could also handle optimize other vector bitwidths.
1134   if (!MemVT.isVector() || MemBits > 32) {
1135     return SDValue();
1136   }
1137
1138   SDLoc DL(Op);
1139   SDValue Value = Store->getValue();
1140   EVT VT = Value.getValueType();
1141   EVT ElemVT = VT.getVectorElementType();
1142   SDValue Ptr = Store->getBasePtr();
1143   EVT MemEltVT = MemVT.getVectorElementType();
1144   unsigned MemEltBits = MemEltVT.getSizeInBits();
1145   unsigned MemNumElements = MemVT.getVectorNumElements();
1146   unsigned PackedSize = MemVT.getStoreSizeInBits();
1147   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1148
1149   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1150
1151   SDValue PackedValue;
1152   for (unsigned i = 0; i < MemNumElements; ++i) {
1153     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1154                               DAG.getConstant(i, MVT::i32));
1155     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1156     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1157
1158     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1159     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1160
1161     if (i == 0) {
1162       PackedValue = Elt;
1163     } else {
1164       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1165     }
1166   }
1167
1168   if (PackedSize < 32) {
1169     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1170     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1171                              Store->getMemOperand()->getPointerInfo(),
1172                              PackedVT,
1173                              Store->isNonTemporal(), Store->isVolatile(),
1174                              Store->getAlignment());
1175   }
1176
1177   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1178                       Store->getMemOperand()->getPointerInfo(),
1179                       Store->isVolatile(),  Store->isNonTemporal(),
1180                       Store->getAlignment());
1181 }
1182
1183 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1184                                                    SelectionDAG &DAG) const {
1185   StoreSDNode *Store = cast<StoreSDNode>(Op);
1186   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1187   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1188   EVT PtrVT = Store->getBasePtr().getValueType();
1189   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1190   SDLoc SL(Op);
1191
1192   SmallVector<SDValue, 8> Chains;
1193
1194   unsigned EltSize = MemEltVT.getStoreSize();
1195   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1196
1197   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1198     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1199                               Store->getValue(),
1200                               DAG.getConstant(i, MVT::i32));
1201
1202     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1203     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1204     SDValue NewStore =
1205       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1206                         SrcValue.getWithOffset(i * EltSize),
1207                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1208                         Store->getAlignment());
1209     Chains.push_back(NewStore);
1210   }
1211
1212   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1213 }
1214
1215 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1216                                                SelectionDAG &DAG) const {
1217   StoreSDNode *Store = cast<StoreSDNode>(Op);
1218   SDValue Val = Store->getValue();
1219   EVT VT = Val.getValueType();
1220
1221   // If this is a 2 element vector, we really want to scalarize and not create
1222   // weird 1 element vectors.
1223   if (VT.getVectorNumElements() == 2)
1224     return ScalarizeVectorStore(Op, DAG);
1225
1226   EVT MemVT = Store->getMemoryVT();
1227   SDValue Chain = Store->getChain();
1228   SDValue BasePtr = Store->getBasePtr();
1229   SDLoc SL(Op);
1230
1231   EVT LoVT, HiVT;
1232   EVT LoMemVT, HiMemVT;
1233   SDValue Lo, Hi;
1234
1235   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1236   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1237   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1238
1239   EVT PtrVT = BasePtr.getValueType();
1240   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1241                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1242
1243   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1244   SDValue LoStore
1245     = DAG.getTruncStore(Chain, SL, Lo,
1246                         BasePtr,
1247                         SrcValue,
1248                         LoMemVT,
1249                         Store->isNonTemporal(),
1250                         Store->isVolatile(),
1251                         Store->getAlignment());
1252   SDValue HiStore
1253     = DAG.getTruncStore(Chain, SL, Hi,
1254                         HiPtr,
1255                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1256                         HiMemVT,
1257                         Store->isNonTemporal(),
1258                         Store->isVolatile(),
1259                         Store->getAlignment());
1260
1261   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1262 }
1263
1264
1265 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1266   SDLoc DL(Op);
1267   LoadSDNode *Load = cast<LoadSDNode>(Op);
1268   ISD::LoadExtType ExtType = Load->getExtensionType();
1269   EVT VT = Op.getValueType();
1270   EVT MemVT = Load->getMemoryVT();
1271
1272   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1273     // We can do the extload to 32-bits, and then need to separately extend to
1274     // 64-bits.
1275
1276     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1277                                        Load->getChain(),
1278                                        Load->getBasePtr(),
1279                                        MemVT,
1280                                        Load->getMemOperand());
1281
1282     SDValue Ops[] = {
1283       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1284       ExtLoad32.getValue(1)
1285     };
1286
1287     return DAG.getMergeValues(Ops, DL);
1288   }
1289
1290   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1291     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1292     // FIXME: Copied from PPC
1293     // First, load into 32 bits, then truncate to 1 bit.
1294
1295     SDValue Chain = Load->getChain();
1296     SDValue BasePtr = Load->getBasePtr();
1297     MachineMemOperand *MMO = Load->getMemOperand();
1298
1299     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1300                                    BasePtr, MVT::i8, MMO);
1301
1302     SDValue Ops[] = {
1303       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1304       NewLD.getValue(1)
1305     };
1306
1307     return DAG.getMergeValues(Ops, DL);
1308   }
1309
1310   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1311       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1312       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1313     return SDValue();
1314
1315
1316   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1317                             DAG.getConstant(2, MVT::i32));
1318   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1319                             Load->getChain(), Ptr,
1320                             DAG.getTargetConstant(0, MVT::i32),
1321                             Op.getOperand(2));
1322   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1323                                 Load->getBasePtr(),
1324                                 DAG.getConstant(0x3, MVT::i32));
1325   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1326                                  DAG.getConstant(3, MVT::i32));
1327
1328   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1329
1330   EVT MemEltVT = MemVT.getScalarType();
1331   if (ExtType == ISD::SEXTLOAD) {
1332     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1333
1334     SDValue Ops[] = {
1335       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1336       Load->getChain()
1337     };
1338
1339     return DAG.getMergeValues(Ops, DL);
1340   }
1341
1342   SDValue Ops[] = {
1343     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1344     Load->getChain()
1345   };
1346
1347   return DAG.getMergeValues(Ops, DL);
1348 }
1349
1350 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1351   SDLoc DL(Op);
1352   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1353   if (Result.getNode()) {
1354     return Result;
1355   }
1356
1357   StoreSDNode *Store = cast<StoreSDNode>(Op);
1358   SDValue Chain = Store->getChain();
1359   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1360        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1361       Store->getValue().getValueType().isVector()) {
1362     return ScalarizeVectorStore(Op, DAG);
1363   }
1364
1365   EVT MemVT = Store->getMemoryVT();
1366   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1367       MemVT.bitsLT(MVT::i32)) {
1368     unsigned Mask = 0;
1369     if (Store->getMemoryVT() == MVT::i8) {
1370       Mask = 0xff;
1371     } else if (Store->getMemoryVT() == MVT::i16) {
1372       Mask = 0xffff;
1373     }
1374     SDValue BasePtr = Store->getBasePtr();
1375     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1376                               DAG.getConstant(2, MVT::i32));
1377     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1378                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1379
1380     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1381                                   DAG.getConstant(0x3, MVT::i32));
1382
1383     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1384                                    DAG.getConstant(3, MVT::i32));
1385
1386     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1387                                     Store->getValue());
1388
1389     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1390
1391     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1392                                        MaskedValue, ShiftAmt);
1393
1394     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1395                                   ShiftAmt);
1396     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1397                           DAG.getConstant(0xffffffff, MVT::i32));
1398     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1399
1400     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1401     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1402                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1403   }
1404   return SDValue();
1405 }
1406
1407 // This is a shortcut for integer division because we have fast i32<->f32
1408 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1409 // float is enough to accurately represent up to a 24-bit integer.
1410 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1411   SDLoc DL(Op);
1412   EVT VT = Op.getValueType();
1413   SDValue LHS = Op.getOperand(0);
1414   SDValue RHS = Op.getOperand(1);
1415   MVT IntVT = MVT::i32;
1416   MVT FltVT = MVT::f32;
1417
1418   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1419   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1420
1421   if (VT.isVector()) {
1422     unsigned NElts = VT.getVectorNumElements();
1423     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1424     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1425   }
1426
1427   unsigned BitSize = VT.getScalarType().getSizeInBits();
1428
1429   SDValue jq = DAG.getConstant(1, IntVT);
1430
1431   if (sign) {
1432     // char|short jq = ia ^ ib;
1433     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1434
1435     // jq = jq >> (bitsize - 2)
1436     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1437
1438     // jq = jq | 0x1
1439     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1440
1441     // jq = (int)jq
1442     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1443   }
1444
1445   // int ia = (int)LHS;
1446   SDValue ia = sign ?
1447     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1448
1449   // int ib, (int)RHS;
1450   SDValue ib = sign ?
1451     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1452
1453   // float fa = (float)ia;
1454   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1455
1456   // float fb = (float)ib;
1457   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1458
1459   // float fq = native_divide(fa, fb);
1460   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1461                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1462
1463   // fq = trunc(fq);
1464   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1465
1466   // float fqneg = -fq;
1467   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1468
1469   // float fr = mad(fqneg, fb, fa);
1470   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1471                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1472
1473   // int iq = (int)fq;
1474   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1475
1476   // fr = fabs(fr);
1477   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1478
1479   // fb = fabs(fb);
1480   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1481
1482   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1483
1484   // int cv = fr >= fb;
1485   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1486
1487   // jq = (cv ? jq : 0);
1488   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1489
1490   // dst = trunc/extend to legal type
1491   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1492
1493   // dst = iq + jq;
1494   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1495
1496   // Rem needs compensation, it's easier to recompute it
1497   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1498   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1499
1500   SDValue Res[2] = {
1501     Div,
1502     Rem
1503   };
1504   return DAG.getMergeValues(Res, DL);
1505 }
1506
1507 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1508                                            SelectionDAG &DAG) const {
1509   SDLoc DL(Op);
1510   EVT VT = Op.getValueType();
1511
1512   SDValue Num = Op.getOperand(0);
1513   SDValue Den = Op.getOperand(1);
1514
1515   if (VT == MVT::i32) {
1516     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1517         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1518       // TODO: We technically could do this for i64, but shouldn't that just be
1519       // handled by something generally reducing 64-bit division on 32-bit
1520       // values to 32-bit?
1521       return LowerDIVREM24(Op, DAG, false);
1522     }
1523   }
1524
1525   // RCP =  URECIP(Den) = 2^32 / Den + e
1526   // e is rounding error.
1527   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1528
1529   // RCP_LO = mul(RCP, Den) */
1530   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1531
1532   // RCP_HI = mulhu (RCP, Den) */
1533   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1534
1535   // NEG_RCP_LO = -RCP_LO
1536   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1537                                                      RCP_LO);
1538
1539   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1540   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1541                                            NEG_RCP_LO, RCP_LO,
1542                                            ISD::SETEQ);
1543   // Calculate the rounding error from the URECIP instruction
1544   // E = mulhu(ABS_RCP_LO, RCP)
1545   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1546
1547   // RCP_A_E = RCP + E
1548   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1549
1550   // RCP_S_E = RCP - E
1551   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1552
1553   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1554   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1555                                      RCP_A_E, RCP_S_E,
1556                                      ISD::SETEQ);
1557   // Quotient = mulhu(Tmp0, Num)
1558   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1559
1560   // Num_S_Remainder = Quotient * Den
1561   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1562
1563   // Remainder = Num - Num_S_Remainder
1564   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1565
1566   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1567   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1568                                                  DAG.getConstant(-1, VT),
1569                                                  DAG.getConstant(0, VT),
1570                                                  ISD::SETUGE);
1571   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1572   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1573                                                   Num_S_Remainder,
1574                                                   DAG.getConstant(-1, VT),
1575                                                   DAG.getConstant(0, VT),
1576                                                   ISD::SETUGE);
1577   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1578   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1579                                                Remainder_GE_Zero);
1580
1581   // Calculate Division result:
1582
1583   // Quotient_A_One = Quotient + 1
1584   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1585                                                          DAG.getConstant(1, VT));
1586
1587   // Quotient_S_One = Quotient - 1
1588   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1589                                                          DAG.getConstant(1, VT));
1590
1591   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1592   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1593                                      Quotient, Quotient_A_One, ISD::SETEQ);
1594
1595   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1596   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1597                             Quotient_S_One, Div, ISD::SETEQ);
1598
1599   // Calculate Rem result:
1600
1601   // Remainder_S_Den = Remainder - Den
1602   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1603
1604   // Remainder_A_Den = Remainder + Den
1605   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1606
1607   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1608   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1609                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1610
1611   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1612   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1613                             Remainder_A_Den, Rem, ISD::SETEQ);
1614   SDValue Ops[2] = {
1615     Div,
1616     Rem
1617   };
1618   return DAG.getMergeValues(Ops, DL);
1619 }
1620
1621 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1622                                            SelectionDAG &DAG) const {
1623   SDLoc DL(Op);
1624   EVT VT = Op.getValueType();
1625
1626   SDValue LHS = Op.getOperand(0);
1627   SDValue RHS = Op.getOperand(1);
1628
1629   if (VT == MVT::i32) {
1630     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1631         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1632       // TODO: We technically could do this for i64, but shouldn't that just be
1633       // handled by something generally reducing 64-bit division on 32-bit
1634       // values to 32-bit?
1635       return LowerDIVREM24(Op, DAG, true);
1636     }
1637   }
1638
1639   SDValue Zero = DAG.getConstant(0, VT);
1640   SDValue NegOne = DAG.getConstant(-1, VT);
1641
1642   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1643   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1644   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1645   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1646
1647   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1648   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1649
1650   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1651   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1652
1653   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1654   SDValue Rem = Div.getValue(1);
1655
1656   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1657   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1658
1659   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1660   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1661
1662   SDValue Res[2] = {
1663     Div,
1664     Rem
1665   };
1666   return DAG.getMergeValues(Res, DL);
1667 }
1668
1669 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1670 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1671   SDLoc SL(Op);
1672   EVT VT = Op.getValueType();
1673   SDValue X = Op.getOperand(0);
1674   SDValue Y = Op.getOperand(1);
1675
1676   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1677   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1678   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1679
1680   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1681 }
1682
1683 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1684   SDLoc SL(Op);
1685   SDValue Src = Op.getOperand(0);
1686
1687   // result = trunc(src)
1688   // if (src > 0.0 && src != result)
1689   //   result += 1.0
1690
1691   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1692
1693   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1694   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1695
1696   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1697
1698   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1699   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1700   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1701
1702   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1703   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1704 }
1705
1706 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1707   SDLoc SL(Op);
1708   SDValue Src = Op.getOperand(0);
1709
1710   assert(Op.getValueType() == MVT::f64);
1711
1712   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1713   const SDValue One = DAG.getConstant(1, MVT::i32);
1714
1715   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1716
1717   // Extract the upper half, since this is where we will find the sign and
1718   // exponent.
1719   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1720
1721   const unsigned FractBits = 52;
1722   const unsigned ExpBits = 11;
1723
1724   // Extract the exponent.
1725   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1726                                 Hi,
1727                                 DAG.getConstant(FractBits - 32, MVT::i32),
1728                                 DAG.getConstant(ExpBits, MVT::i32));
1729   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1730                             DAG.getConstant(1023, MVT::i32));
1731
1732   // Extract the sign bit.
1733   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1734   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1735
1736   // Extend back to to 64-bits.
1737   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1738                                   Zero, SignBit);
1739   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1740
1741   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1742   const SDValue FractMask
1743     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1744
1745   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1746   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1747   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1748
1749   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1750
1751   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1752
1753   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1754   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1755
1756   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1757   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1758
1759   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1760 }
1761
1762 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1763   SDLoc SL(Op);
1764   SDValue Src = Op.getOperand(0);
1765
1766   assert(Op.getValueType() == MVT::f64);
1767
1768   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1769   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1770   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1771
1772   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1773   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1774
1775   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1776
1777   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1778   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1779
1780   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1781   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1782
1783   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1784 }
1785
1786 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1787   // FNEARBYINT and FRINT are the same, except in their handling of FP
1788   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1789   // rint, so just treat them as equivalent.
1790   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1791 }
1792
1793 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1794   SDLoc SL(Op);
1795   SDValue Src = Op.getOperand(0);
1796
1797   // result = trunc(src);
1798   // if (src < 0.0 && src != result)
1799   //   result += -1.0.
1800
1801   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1802
1803   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1804   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1805
1806   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1807
1808   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1809   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1810   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1811
1812   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1813   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1814 }
1815
1816 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
1817                                                bool Signed) const {
1818   SDLoc SL(Op);
1819   SDValue Src = Op.getOperand(0);
1820
1821   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1822
1823   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1824                            DAG.getConstant(0, MVT::i32));
1825   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1826                            DAG.getConstant(1, MVT::i32));
1827
1828   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
1829                               SL, MVT::f64, Hi);
1830
1831   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
1832
1833   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
1834                               DAG.getConstant(32, MVT::i32));
1835
1836   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
1837 }
1838
1839 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1840                                                SelectionDAG &DAG) const {
1841   SDValue S0 = Op.getOperand(0);
1842   if (S0.getValueType() != MVT::i64)
1843     return SDValue();
1844
1845   EVT DestVT = Op.getValueType();
1846   if (DestVT == MVT::f64)
1847     return LowerINT_TO_FP64(Op, DAG, false);
1848
1849   assert(DestVT == MVT::f32);
1850
1851   SDLoc DL(Op);
1852
1853   // f32 uint_to_fp i64
1854   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1855                            DAG.getConstant(0, MVT::i32));
1856   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1857   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1858                            DAG.getConstant(1, MVT::i32));
1859   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1860   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
1861                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
1862   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
1863 }
1864
1865 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
1866                                               SelectionDAG &DAG) const {
1867   SDValue Src = Op.getOperand(0);
1868   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
1869     return LowerINT_TO_FP64(Op, DAG, true);
1870
1871   return SDValue();
1872 }
1873
1874 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
1875                                                bool Signed) const {
1876   SDLoc SL(Op);
1877
1878   SDValue Src = Op.getOperand(0);
1879
1880   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1881
1882   SDValue K0
1883     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
1884   SDValue K1
1885     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
1886
1887   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
1888
1889   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
1890
1891
1892   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
1893
1894   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
1895                            MVT::i32, FloorMul);
1896   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
1897
1898   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
1899
1900   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
1901 }
1902
1903 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
1904                                               SelectionDAG &DAG) const {
1905   SDValue Src = Op.getOperand(0);
1906
1907   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
1908     return LowerFP64_TO_INT(Op, DAG, true);
1909
1910   return SDValue();
1911 }
1912
1913 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
1914                                               SelectionDAG &DAG) const {
1915   SDValue Src = Op.getOperand(0);
1916
1917   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
1918     return LowerFP64_TO_INT(Op, DAG, false);
1919
1920   return SDValue();
1921 }
1922
1923 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1924                                                      SelectionDAG &DAG) const {
1925   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1926   MVT VT = Op.getSimpleValueType();
1927   MVT ScalarVT = VT.getScalarType();
1928
1929   if (!VT.isVector())
1930     return SDValue();
1931
1932   SDValue Src = Op.getOperand(0);
1933   SDLoc DL(Op);
1934
1935   // TODO: Don't scalarize on Evergreen?
1936   unsigned NElts = VT.getVectorNumElements();
1937   SmallVector<SDValue, 8> Args;
1938   DAG.ExtractVectorElements(Src, Args, 0, NElts);
1939
1940   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1941   for (unsigned I = 0; I < NElts; ++I)
1942     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1943
1944   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
1945 }
1946
1947 //===----------------------------------------------------------------------===//
1948 // Custom DAG optimizations
1949 //===----------------------------------------------------------------------===//
1950
1951 static bool isU24(SDValue Op, SelectionDAG &DAG) {
1952   APInt KnownZero, KnownOne;
1953   EVT VT = Op.getValueType();
1954   DAG.computeKnownBits(Op, KnownZero, KnownOne);
1955
1956   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
1957 }
1958
1959 static bool isI24(SDValue Op, SelectionDAG &DAG) {
1960   EVT VT = Op.getValueType();
1961
1962   // In order for this to be a signed 24-bit value, bit 23, must
1963   // be a sign bit.
1964   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
1965                                      // as unsigned 24-bit values.
1966          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
1967 }
1968
1969 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
1970
1971   SelectionDAG &DAG = DCI.DAG;
1972   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1973   EVT VT = Op.getValueType();
1974
1975   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
1976   APInt KnownZero, KnownOne;
1977   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
1978   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
1979     DCI.CommitTargetLoweringOpt(TLO);
1980 }
1981
1982 template <typename IntTy>
1983 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
1984                                uint32_t Offset, uint32_t Width) {
1985   if (Width + Offset < 32) {
1986     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
1987     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
1988     return DAG.getConstant(Result, MVT::i32);
1989   }
1990
1991   return DAG.getConstant(Src0 >> Offset, MVT::i32);
1992 }
1993
1994 static bool usesAllNormalStores(SDNode *LoadVal) {
1995   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
1996     if (!ISD::isNormalStore(*I))
1997       return false;
1998   }
1999
2000   return true;
2001 }
2002
2003 // If we have a copy of an illegal type, replace it with a load / store of an
2004 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2005 // instructions emitted when handling extloads and truncstores. Ideally we could
2006 // recognize the pack / unpack pattern to eliminate it.
2007 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2008                                                   DAGCombinerInfo &DCI) const {
2009   if (!DCI.isBeforeLegalize())
2010     return SDValue();
2011
2012   StoreSDNode *SN = cast<StoreSDNode>(N);
2013   SDValue Value = SN->getValue();
2014   EVT VT = Value.getValueType();
2015
2016   if (isTypeLegal(VT) || SN->isVolatile() || !ISD::isNormalLoad(Value.getNode()))
2017     return SDValue();
2018
2019   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2020   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2021     return SDValue();
2022
2023   EVT MemVT = LoadVal->getMemoryVT();
2024
2025   SDLoc SL(N);
2026   SelectionDAG &DAG = DCI.DAG;
2027   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2028
2029   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2030                                 LoadVT, SL,
2031                                 LoadVal->getChain(),
2032                                 LoadVal->getBasePtr(),
2033                                 LoadVal->getOffset(),
2034                                 LoadVT,
2035                                 LoadVal->getMemOperand());
2036
2037   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2038   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2039
2040   return DAG.getStore(SN->getChain(), SL, NewLoad,
2041                       SN->getBasePtr(), SN->getMemOperand());
2042 }
2043
2044 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2045                                                 DAGCombinerInfo &DCI) const {
2046   EVT VT = N->getValueType(0);
2047
2048   if (VT.isVector() || VT.getSizeInBits() > 32)
2049     return SDValue();
2050
2051   SelectionDAG &DAG = DCI.DAG;
2052   SDLoc DL(N);
2053
2054   SDValue N0 = N->getOperand(0);
2055   SDValue N1 = N->getOperand(1);
2056   SDValue Mul;
2057
2058   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2059     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2060     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2061     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2062   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2063     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2064     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2065     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2066   } else {
2067     return SDValue();
2068   }
2069
2070   // We need to use sext even for MUL_U24, because MUL_U24 is used
2071   // for signed multiply of 8 and 16-bit types.
2072   return DAG.getSExtOrTrunc(Mul, DL, VT);
2073 }
2074
2075 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2076                                                 DAGCombinerInfo &DCI) const {
2077   SelectionDAG &DAG = DCI.DAG;
2078   SDLoc DL(N);
2079
2080   switch(N->getOpcode()) {
2081     default: break;
2082     case ISD::MUL:
2083       return performMulCombine(N, DCI);
2084     case AMDGPUISD::MUL_I24:
2085     case AMDGPUISD::MUL_U24: {
2086       SDValue N0 = N->getOperand(0);
2087       SDValue N1 = N->getOperand(1);
2088       simplifyI24(N0, DCI);
2089       simplifyI24(N1, DCI);
2090       return SDValue();
2091     }
2092     case ISD::SELECT_CC: {
2093       return CombineMinMax(N, DAG);
2094     }
2095   case AMDGPUISD::BFE_I32:
2096   case AMDGPUISD::BFE_U32: {
2097     assert(!N->getValueType(0).isVector() &&
2098            "Vector handling of BFE not implemented");
2099     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2100     if (!Width)
2101       break;
2102
2103     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2104     if (WidthVal == 0)
2105       return DAG.getConstant(0, MVT::i32);
2106
2107     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2108     if (!Offset)
2109       break;
2110
2111     SDValue BitsFrom = N->getOperand(0);
2112     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2113
2114     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2115
2116     if (OffsetVal == 0) {
2117       // This is already sign / zero extended, so try to fold away extra BFEs.
2118       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2119
2120       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2121       if (OpSignBits >= SignBits)
2122         return BitsFrom;
2123
2124       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2125       if (Signed) {
2126         // This is a sign_extend_inreg. Replace it to take advantage of existing
2127         // DAG Combines. If not eliminated, we will match back to BFE during
2128         // selection.
2129
2130         // TODO: The sext_inreg of extended types ends, although we can could
2131         // handle them in a single BFE.
2132         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2133                            DAG.getValueType(SmallVT));
2134       }
2135
2136       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2137     }
2138
2139     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2140       if (Signed) {
2141         return constantFoldBFE<int32_t>(DAG,
2142                                         CVal->getSExtValue(),
2143                                         OffsetVal,
2144                                         WidthVal);
2145       }
2146
2147       return constantFoldBFE<uint32_t>(DAG,
2148                                        CVal->getZExtValue(),
2149                                        OffsetVal,
2150                                        WidthVal);
2151     }
2152
2153     if ((OffsetVal + WidthVal) >= 32) {
2154       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2155       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2156                          BitsFrom, ShiftVal);
2157     }
2158
2159     if (BitsFrom.hasOneUse()) {
2160       APInt Demanded = APInt::getBitsSet(32,
2161                                          OffsetVal,
2162                                          OffsetVal + WidthVal);
2163
2164       APInt KnownZero, KnownOne;
2165       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2166                                             !DCI.isBeforeLegalizeOps());
2167       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2168       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2169           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2170                                    KnownZero, KnownOne, TLO)) {
2171         DCI.CommitTargetLoweringOpt(TLO);
2172       }
2173     }
2174
2175     break;
2176   }
2177
2178   case ISD::STORE:
2179     return performStoreCombine(N, DCI);
2180   }
2181   return SDValue();
2182 }
2183
2184 //===----------------------------------------------------------------------===//
2185 // Helper functions
2186 //===----------------------------------------------------------------------===//
2187
2188 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2189                                SelectionDAG &DAG,
2190                                const Function *F,
2191                                const SmallVectorImpl<ISD::InputArg> &Ins,
2192                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2193
2194   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2195     if (Ins[i].ArgVT == Ins[i].VT) {
2196       OrigIns.push_back(Ins[i]);
2197       continue;
2198     }
2199
2200     EVT VT;
2201     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2202       // Vector has been split into scalars.
2203       VT = Ins[i].ArgVT.getVectorElementType();
2204     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2205                Ins[i].ArgVT.getVectorElementType() !=
2206                Ins[i].VT.getVectorElementType()) {
2207       // Vector elements have been promoted
2208       VT = Ins[i].ArgVT;
2209     } else {
2210       // Vector has been spilt into smaller vectors.
2211       VT = Ins[i].VT;
2212     }
2213
2214     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2215                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2216     OrigIns.push_back(Arg);
2217   }
2218 }
2219
2220 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2221   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2222     return CFP->isExactlyValue(1.0);
2223   }
2224   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2225     return C->isAllOnesValue();
2226   }
2227   return false;
2228 }
2229
2230 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2231   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2232     return CFP->getValueAPF().isZero();
2233   }
2234   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2235     return C->isNullValue();
2236   }
2237   return false;
2238 }
2239
2240 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2241                                                   const TargetRegisterClass *RC,
2242                                                    unsigned Reg, EVT VT) const {
2243   MachineFunction &MF = DAG.getMachineFunction();
2244   MachineRegisterInfo &MRI = MF.getRegInfo();
2245   unsigned VirtualRegister;
2246   if (!MRI.isLiveIn(Reg)) {
2247     VirtualRegister = MRI.createVirtualRegister(RC);
2248     MRI.addLiveIn(Reg, VirtualRegister);
2249   } else {
2250     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2251   }
2252   return DAG.getRegister(VirtualRegister, VT);
2253 }
2254
2255 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2256
2257 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2258   switch (Opcode) {
2259   default: return nullptr;
2260   // AMDIL DAG nodes
2261   NODE_NAME_CASE(CALL);
2262   NODE_NAME_CASE(UMUL);
2263   NODE_NAME_CASE(RET_FLAG);
2264   NODE_NAME_CASE(BRANCH_COND);
2265
2266   // AMDGPU DAG nodes
2267   NODE_NAME_CASE(DWORDADDR)
2268   NODE_NAME_CASE(FRACT)
2269   NODE_NAME_CASE(CLAMP)
2270   NODE_NAME_CASE(MAD)
2271   NODE_NAME_CASE(FMAX)
2272   NODE_NAME_CASE(SMAX)
2273   NODE_NAME_CASE(UMAX)
2274   NODE_NAME_CASE(FMIN)
2275   NODE_NAME_CASE(SMIN)
2276   NODE_NAME_CASE(UMIN)
2277   NODE_NAME_CASE(URECIP)
2278   NODE_NAME_CASE(DIV_SCALE)
2279   NODE_NAME_CASE(DIV_FMAS)
2280   NODE_NAME_CASE(DIV_FIXUP)
2281   NODE_NAME_CASE(TRIG_PREOP)
2282   NODE_NAME_CASE(RCP)
2283   NODE_NAME_CASE(RSQ)
2284   NODE_NAME_CASE(RSQ_LEGACY)
2285   NODE_NAME_CASE(RSQ_CLAMPED)
2286   NODE_NAME_CASE(LDEXP)
2287   NODE_NAME_CASE(DOT4)
2288   NODE_NAME_CASE(BFE_U32)
2289   NODE_NAME_CASE(BFE_I32)
2290   NODE_NAME_CASE(BFI)
2291   NODE_NAME_CASE(BFM)
2292   NODE_NAME_CASE(BREV)
2293   NODE_NAME_CASE(MUL_U24)
2294   NODE_NAME_CASE(MUL_I24)
2295   NODE_NAME_CASE(MAD_U24)
2296   NODE_NAME_CASE(MAD_I24)
2297   NODE_NAME_CASE(EXPORT)
2298   NODE_NAME_CASE(CONST_ADDRESS)
2299   NODE_NAME_CASE(REGISTER_LOAD)
2300   NODE_NAME_CASE(REGISTER_STORE)
2301   NODE_NAME_CASE(LOAD_CONSTANT)
2302   NODE_NAME_CASE(LOAD_INPUT)
2303   NODE_NAME_CASE(SAMPLE)
2304   NODE_NAME_CASE(SAMPLEB)
2305   NODE_NAME_CASE(SAMPLED)
2306   NODE_NAME_CASE(SAMPLEL)
2307   NODE_NAME_CASE(CVT_F32_UBYTE0)
2308   NODE_NAME_CASE(CVT_F32_UBYTE1)
2309   NODE_NAME_CASE(CVT_F32_UBYTE2)
2310   NODE_NAME_CASE(CVT_F32_UBYTE3)
2311   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2312   NODE_NAME_CASE(CONST_DATA_PTR)
2313   NODE_NAME_CASE(STORE_MSKOR)
2314   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2315   }
2316 }
2317
2318 static void computeKnownBitsForMinMax(const SDValue Op0,
2319                                       const SDValue Op1,
2320                                       APInt &KnownZero,
2321                                       APInt &KnownOne,
2322                                       const SelectionDAG &DAG,
2323                                       unsigned Depth) {
2324   APInt Op0Zero, Op0One;
2325   APInt Op1Zero, Op1One;
2326   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2327   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2328
2329   KnownZero = Op0Zero & Op1Zero;
2330   KnownOne = Op0One & Op1One;
2331 }
2332
2333 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2334   const SDValue Op,
2335   APInt &KnownZero,
2336   APInt &KnownOne,
2337   const SelectionDAG &DAG,
2338   unsigned Depth) const {
2339
2340   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2341
2342   APInt KnownZero2;
2343   APInt KnownOne2;
2344   unsigned Opc = Op.getOpcode();
2345
2346   switch (Opc) {
2347   default:
2348     break;
2349   case ISD::INTRINSIC_WO_CHAIN: {
2350     // FIXME: The intrinsic should just use the node.
2351     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2352     case AMDGPUIntrinsic::AMDGPU_imax:
2353     case AMDGPUIntrinsic::AMDGPU_umax:
2354     case AMDGPUIntrinsic::AMDGPU_imin:
2355     case AMDGPUIntrinsic::AMDGPU_umin:
2356       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2357                                 KnownZero, KnownOne, DAG, Depth);
2358       break;
2359     default:
2360       break;
2361     }
2362
2363     break;
2364   }
2365   case AMDGPUISD::SMAX:
2366   case AMDGPUISD::UMAX:
2367   case AMDGPUISD::SMIN:
2368   case AMDGPUISD::UMIN:
2369     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2370                               KnownZero, KnownOne, DAG, Depth);
2371     break;
2372
2373   case AMDGPUISD::BFE_I32:
2374   case AMDGPUISD::BFE_U32: {
2375     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2376     if (!CWidth)
2377       return;
2378
2379     unsigned BitWidth = 32;
2380     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2381
2382     if (Opc == AMDGPUISD::BFE_U32)
2383       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2384
2385     break;
2386   }
2387   }
2388 }
2389
2390 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2391   SDValue Op,
2392   const SelectionDAG &DAG,
2393   unsigned Depth) const {
2394   switch (Op.getOpcode()) {
2395   case AMDGPUISD::BFE_I32: {
2396     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2397     if (!Width)
2398       return 1;
2399
2400     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2401     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2402     if (!Offset || !Offset->isNullValue())
2403       return SignBits;
2404
2405     // TODO: Could probably figure something out with non-0 offsets.
2406     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2407     return std::max(SignBits, Op0SignBits);
2408   }
2409
2410   case AMDGPUISD::BFE_U32: {
2411     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2412     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2413   }
2414
2415   default:
2416     return 1;
2417   }
2418 }