lib/Target/R600/AMDGPUISelDAGToDAG.cpp

   1 //===-- AMDILISelDAGToDAG.cpp - A dag to dag inst selector for AMDIL ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //==-----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Defines an instruction selector for the AMDGPU target.
  12 //
  13 //===----------------------------------------------------------------------===//
  14 #include "AMDGPUInstrInfo.h"
  15 #include "AMDGPUISelLowering.h" // For AMDGPUISD
  16 #include "AMDGPURegisterInfo.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "R600InstrInfo.h"
  19 #include "SIDefines.h"
  20 #include "SIISelLowering.h"
  21 #include "SIMachineFunctionInfo.h"
  22 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/SelectionDAGISel.h"
  28 #include "llvm/IR/Function.h"
  29
  30 using namespace llvm;
  31
  32 //===----------------------------------------------------------------------===//
  33 // Instruction Selector Implementation
  34 //===----------------------------------------------------------------------===//
  35
  36 namespace {
  37 /// AMDGPU specific code to select AMDGPU machine instructions for
  38 /// SelectionDAG operations.
  39 class AMDGPUDAGToDAGISel : public SelectionDAGISel {
  40   // Subtarget - Keep a pointer to the AMDGPU Subtarget around so that we can
  41   // make the right decision when generating code for different targets.
  42   const AMDGPUSubtarget &Subtarget;
  43 public:
  44   AMDGPUDAGToDAGISel(TargetMachine &TM);
  45   virtual ~AMDGPUDAGToDAGISel();
  46
  47   SDNode *Select(SDNode *N) override;
  48   const char *getPassName() const override;
  49   void PostprocessISelDAG() override;
  50
  51 private:
  52   bool isInlineImmediate(SDNode *N) const;
  53   inline SDValue getSmallIPtrImm(unsigned Imm);
  54   bool FoldOperand(SDValue &Src, SDValue &Sel, SDValue &Neg, SDValue &Abs,
  55                    const R600InstrInfo *TII);
  56   bool FoldOperands(unsigned, const R600InstrInfo *, std::vector<SDValue> &);
  57   bool FoldDotOperands(unsigned, const R600InstrInfo *, std::vector<SDValue> &);
  58
  59   // Complex pattern selectors
  60   bool SelectADDRParam(SDValue Addr, SDValue& R1, SDValue& R2);
  61   bool SelectADDR(SDValue N, SDValue &R1, SDValue &R2);
  62   bool SelectADDR64(SDValue N, SDValue &R1, SDValue &R2);
  63
  64   static bool checkType(const Value *ptr, unsigned int addrspace);
  65   static bool checkPrivateAddress(const MachineMemOperand *Op);
  66
  67   static bool isGlobalStore(const StoreSDNode *N);
  68   static bool isFlatStore(const StoreSDNode *N);
  69   static bool isPrivateStore(const StoreSDNode *N);
  70   static bool isLocalStore(const StoreSDNode *N);
  71   static bool isRegionStore(const StoreSDNode *N);
  72
  73   bool isCPLoad(const LoadSDNode *N) const;
  74   bool isConstantLoad(const LoadSDNode *N, int cbID) const;
  75   bool isGlobalLoad(const LoadSDNode *N) const;
  76   bool isFlatLoad(const LoadSDNode *N) const;
  77   bool isParamLoad(const LoadSDNode *N) const;
  78   bool isPrivateLoad(const LoadSDNode *N) const;
  79   bool isLocalLoad(const LoadSDNode *N) const;
  80   bool isRegionLoad(const LoadSDNode *N) const;
  81
  82   const TargetRegisterClass *getOperandRegClass(SDNode *N, unsigned OpNo) const;
  83   bool SelectGlobalValueConstantOffset(SDValue Addr, SDValue& IntPtr);
  84   bool SelectGlobalValueVariableOffset(SDValue Addr, SDValue &BaseReg,
  85                                        SDValue& Offset);
  86   bool SelectADDRVTX_READ(SDValue Addr, SDValue &Base, SDValue &Offset);
  87   bool SelectADDRIndirect(SDValue Addr, SDValue &Base, SDValue &Offset);
  88   bool isDSOffsetLegal(const SDValue &Base, unsigned Offset,
  89                        unsigned OffsetBits) const;
  90   bool SelectDS1Addr1Offset(SDValue Ptr, SDValue &Base, SDValue &Offset) const;
  91   bool SelectDS64Bit4ByteAligned(SDValue Ptr, SDValue &Base, SDValue &Offset0,
  92                                  SDValue &Offset1) const;
  93   void SelectMUBUF(SDValue Addr, SDValue &SRsrc, SDValue &VAddr,
  94                    SDValue &SOffset, SDValue &Offset, SDValue &Offen,
  95                    SDValue &Idxen, SDValue &Addr64, SDValue &GLC, SDValue &SLC,
  96                    SDValue &TFE) const;
  97   bool SelectMUBUFAddr64(SDValue Addr, SDValue &SRsrc, SDValue &VAddr,
  98                          SDValue &Offset) const;
  99   bool SelectMUBUFAddr64(SDValue Addr, SDValue &SRsrc,
 100                          SDValue &VAddr, SDValue &Offset,
 101                          SDValue &SLC) const;
 102   bool SelectMUBUFScratch(SDValue Addr, SDValue &RSrc, SDValue &VAddr,
 103                           SDValue &SOffset, SDValue &ImmOffset) const;
 104   bool SelectMUBUFOffset(SDValue Addr, SDValue &SRsrc, SDValue &SOffset,
 105                          SDValue &Offset, SDValue &GLC, SDValue &SLC,
 106                          SDValue &TFE) const;
 107   bool SelectMUBUFOffset(SDValue Addr, SDValue &SRsrc, SDValue &Soffset,
 108                          SDValue &Offset, SDValue &GLC) const;
 109   SDNode *SelectAddrSpaceCast(SDNode *N);
 110   bool SelectVOP3Mods(SDValue In, SDValue &Src, SDValue &SrcMods) const;
 111   bool SelectVOP3Mods0(SDValue In, SDValue &Src, SDValue &SrcMods,
 112                        SDValue &Clamp, SDValue &Omod) const;
 113
 114   bool SelectVOP3Mods0Clamp(SDValue In, SDValue &Src, SDValue &SrcMods,
 115                             SDValue &Omod) const;
 116   bool SelectVOP3Mods0Clamp0OMod(SDValue In, SDValue &Src, SDValue &SrcMods,
 117                                  SDValue &Clamp,
 118                                  SDValue &Omod) const;
 119
 120   SDNode *SelectADD_SUB_I64(SDNode *N);
 121   SDNode *SelectDIV_SCALE(SDNode *N);
 122
 123   // Include the pieces autogenerated from the target description.
 124 #include "AMDGPUGenDAGISel.inc"
 125 };
 126 }  // end anonymous namespace
 127
 128 /// \brief This pass converts a legalized DAG into a AMDGPU-specific
 129 // DAG, ready for instruction scheduling.
 130 FunctionPass *llvm::createAMDGPUISelDag(TargetMachine &TM) {
 131   return new AMDGPUDAGToDAGISel(TM);
 132 }
 133
 134 AMDGPUDAGToDAGISel::AMDGPUDAGToDAGISel(TargetMachine &TM)
 135   : SelectionDAGISel(TM), Subtarget(TM.getSubtarget<AMDGPUSubtarget>()) {
 136 }
 137
 138 AMDGPUDAGToDAGISel::~AMDGPUDAGToDAGISel() {
 139 }
 140
 141 bool AMDGPUDAGToDAGISel::isInlineImmediate(SDNode *N) const {
 142   const SITargetLowering *TL
 143       = static_cast<const SITargetLowering *>(getTargetLowering());
 144   return TL->analyzeImmediate(N) == 0;
 145 }
 146
 147 /// \brief Determine the register class for \p OpNo
 148 /// \returns The register class of the virtual register that will be used for
 149 /// the given operand number \OpNo or NULL if the register class cannot be
 150 /// determined.
 151 const TargetRegisterClass *AMDGPUDAGToDAGISel::getOperandRegClass(SDNode *N,
 152                                                           unsigned OpNo) const {
 153   if (!N->isMachineOpcode())
 154     return nullptr;
 155
 156   switch (N->getMachineOpcode()) {
 157   default: {
 158     const MCInstrDesc &Desc =
 159         TM.getSubtargetImpl()->getInstrInfo()->get(N->getMachineOpcode());
 160     unsigned OpIdx = Desc.getNumDefs() + OpNo;
 161     if (OpIdx >= Desc.getNumOperands())
 162       return nullptr;
 163     int RegClass = Desc.OpInfo[OpIdx].RegClass;
 164     if (RegClass == -1)
 165       return nullptr;
 166
 167     return TM.getSubtargetImpl()->getRegisterInfo()->getRegClass(RegClass);
 168   }
 169   case AMDGPU::REG_SEQUENCE: {
 170     unsigned RCID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
 171     const TargetRegisterClass *SuperRC =
 172         TM.getSubtargetImpl()->getRegisterInfo()->getRegClass(RCID);
 173
 174     SDValue SubRegOp = N->getOperand(OpNo + 1);
 175     unsigned SubRegIdx = cast<ConstantSDNode>(SubRegOp)->getZExtValue();
 176     return TM.getSubtargetImpl()->getRegisterInfo()->getSubClassWithSubReg(
 177         SuperRC, SubRegIdx);
 178   }
 179   }
 180 }
 181
 182 SDValue AMDGPUDAGToDAGISel::getSmallIPtrImm(unsigned int Imm) {
 183   return CurDAG->getTargetConstant(Imm, MVT::i32);
 184 }
 185
 186 bool AMDGPUDAGToDAGISel::SelectADDRParam(
 187   SDValue Addr, SDValue& R1, SDValue& R2) {
 188
 189   if (Addr.getOpcode() == ISD::FrameIndex) {
 190     if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Addr)) {
 191       R1 = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
 192       R2 = CurDAG->getTargetConstant(0, MVT::i32);
 193     } else {
 194       R1 = Addr;
 195       R2 = CurDAG->getTargetConstant(0, MVT::i32);
 196     }
 197   } else if (Addr.getOpcode() == ISD::ADD) {
 198     R1 = Addr.getOperand(0);
 199     R2 = Addr.getOperand(1);
 200   } else {
 201     R1 = Addr;
 202     R2 = CurDAG->getTargetConstant(0, MVT::i32);
 203   }
 204   return true;
 205 }
 206
 207 bool AMDGPUDAGToDAGISel::SelectADDR(SDValue Addr, SDValue& R1, SDValue& R2) {
 208   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
 209       Addr.getOpcode() == ISD::TargetGlobalAddress) {
 210     return false;
 211   }
 212   return SelectADDRParam(Addr, R1, R2);
 213 }
 214
 215
 216 bool AMDGPUDAGToDAGISel::SelectADDR64(SDValue Addr, SDValue& R1, SDValue& R2) {
 217   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
 218       Addr.getOpcode() == ISD::TargetGlobalAddress) {
 219     return false;
 220   }
 221
 222   if (Addr.getOpcode() == ISD::FrameIndex) {
 223     if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Addr)) {
 224       R1 = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i64);
 225       R2 = CurDAG->getTargetConstant(0, MVT::i64);
 226     } else {
 227       R1 = Addr;
 228       R2 = CurDAG->getTargetConstant(0, MVT::i64);
 229     }
 230   } else if (Addr.getOpcode() == ISD::ADD) {
 231     R1 = Addr.getOperand(0);
 232     R2 = Addr.getOperand(1);
 233   } else {
 234     R1 = Addr;
 235     R2 = CurDAG->getTargetConstant(0, MVT::i64);
 236   }
 237   return true;
 238 }
 239
 240 SDNode *AMDGPUDAGToDAGISel::Select(SDNode *N) {
 241   unsigned int Opc = N->getOpcode();
 242   if (N->isMachineOpcode()) {
 243     N->setNodeId(-1);
 244     return nullptr;   // Already selected.
 245   }
 246
 247   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 248   switch (Opc) {
 249   default: break;
 250   // We are selecting i64 ADD here instead of custom lower it during
 251   // DAG legalization, so we can fold some i64 ADDs used for address
 252   // calculation into the LOAD and STORE instructions.
 253   case ISD::ADD:
 254   case ISD::SUB: {
 255     if (N->getValueType(0) != MVT::i64 ||
 256         ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS)
 257       break;
 258
 259     return SelectADD_SUB_I64(N);
 260   }
 261   case ISD::SCALAR_TO_VECTOR:
 262   case AMDGPUISD::BUILD_VERTICAL_VECTOR:
 263   case ISD::BUILD_VECTOR: {
 264     unsigned RegClassID;
 265     const AMDGPURegisterInfo *TRI = static_cast<const AMDGPURegisterInfo *>(
 266         TM.getSubtargetImpl()->getRegisterInfo());
 267     const SIRegisterInfo *SIRI = static_cast<const SIRegisterInfo *>(
 268         TM.getSubtargetImpl()->getRegisterInfo());
 269     EVT VT = N->getValueType(0);
 270     unsigned NumVectorElts = VT.getVectorNumElements();
 271     EVT EltVT = VT.getVectorElementType();
 272     assert(EltVT.bitsEq(MVT::i32));
 273     if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 274       bool UseVReg = true;
 275       for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 276                                                     U != E; ++U) {
 277         if (!U->isMachineOpcode()) {
 278           continue;
 279         }
 280         const TargetRegisterClass *RC = getOperandRegClass(*U, U.getOperandNo());
 281         if (!RC) {
 282           continue;
 283         }
 284         if (SIRI->isSGPRClass(RC)) {
 285           UseVReg = false;
 286         }
 287       }
 288       switch(NumVectorElts) {
 289       case 1: RegClassID = UseVReg ? AMDGPU::VReg_32RegClassID :
 290                                      AMDGPU::SReg_32RegClassID;
 291         break;
 292       case 2: RegClassID = UseVReg ? AMDGPU::VReg_64RegClassID :
 293                                      AMDGPU::SReg_64RegClassID;
 294         break;
 295       case 4: RegClassID = UseVReg ? AMDGPU::VReg_128RegClassID :
 296                                      AMDGPU::SReg_128RegClassID;
 297         break;
 298       case 8: RegClassID = UseVReg ? AMDGPU::VReg_256RegClassID :
 299                                      AMDGPU::SReg_256RegClassID;
 300         break;
 301       case 16: RegClassID = UseVReg ? AMDGPU::VReg_512RegClassID :
 302                                       AMDGPU::SReg_512RegClassID;
 303         break;
 304       default: llvm_unreachable("Do not know how to lower this BUILD_VECTOR");
 305       }
 306     } else {
 307       // BUILD_VECTOR was lowered into an IMPLICIT_DEF + 4 INSERT_SUBREG
 308       // that adds a 128 bits reg copy when going through TwoAddressInstructions
 309       // pass. We want to avoid 128 bits copies as much as possible because they
 310       // can't be bundled by our scheduler.
 311       switch(NumVectorElts) {
 312       case 2: RegClassID = AMDGPU::R600_Reg64RegClassID; break;
 313       case 4:
 314         if (Opc == AMDGPUISD::BUILD_VERTICAL_VECTOR)
 315           RegClassID = AMDGPU::R600_Reg128VerticalRegClassID;
 316         else
 317           RegClassID = AMDGPU::R600_Reg128RegClassID;
 318         break;
 319       default: llvm_unreachable("Do not know how to lower this BUILD_VECTOR");
 320       }
 321     }
 322
 323     SDValue RegClass = CurDAG->getTargetConstant(RegClassID, MVT::i32);
 324
 325     if (NumVectorElts == 1) {
 326       return CurDAG->SelectNodeTo(N, AMDGPU::COPY_TO_REGCLASS, EltVT,
 327                                   N->getOperand(0), RegClass);
 328     }
 329
 330     assert(NumVectorElts <= 16 && "Vectors with more than 16 elements not "
 331                                   "supported yet");
 332     // 16 = Max Num Vector Elements
 333     // 2 = 2 REG_SEQUENCE operands per element (value, subreg index)
 334     // 1 = Vector Register Class
 335     SmallVector<SDValue, 16 * 2 + 1> RegSeqArgs(NumVectorElts * 2 + 1);
 336
 337     RegSeqArgs[0] = CurDAG->getTargetConstant(RegClassID, MVT::i32);
 338     bool IsRegSeq = true;
 339     unsigned NOps = N->getNumOperands();
 340     for (unsigned i = 0; i < NOps; i++) {
 341       // XXX: Why is this here?
 342       if (dyn_cast<RegisterSDNode>(N->getOperand(i))) {
 343         IsRegSeq = false;
 344         break;
 345       }
 346       RegSeqArgs[1 + (2 * i)] = N->getOperand(i);
 347       RegSeqArgs[1 + (2 * i) + 1] =
 348               CurDAG->getTargetConstant(TRI->getSubRegFromChannel(i), MVT::i32);
 349     }
 350
 351     if (NOps != NumVectorElts) {
 352       // Fill in the missing undef elements if this was a scalar_to_vector.
 353       assert(Opc == ISD::SCALAR_TO_VECTOR && NOps < NumVectorElts);
 354
 355       MachineSDNode *ImpDef = CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
 356                                                      SDLoc(N), EltVT);
 357       for (unsigned i = NOps; i < NumVectorElts; ++i) {
 358         RegSeqArgs[1 + (2 * i)] = SDValue(ImpDef, 0);
 359         RegSeqArgs[1 + (2 * i) + 1] =
 360           CurDAG->getTargetConstant(TRI->getSubRegFromChannel(i), MVT::i32);
 361       }
 362     }
 363
 364     if (!IsRegSeq)
 365       break;
 366     return CurDAG->SelectNodeTo(N, AMDGPU::REG_SEQUENCE, N->getVTList(),
 367                                 RegSeqArgs);
 368   }
 369   case ISD::BUILD_PAIR: {
 370     SDValue RC, SubReg0, SubReg1;
 371     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 372       break;
 373     }
 374     if (N->getValueType(0) == MVT::i128) {
 375       RC = CurDAG->getTargetConstant(AMDGPU::SReg_128RegClassID, MVT::i32);
 376       SubReg0 = CurDAG->getTargetConstant(AMDGPU::sub0_sub1, MVT::i32);
 377       SubReg1 = CurDAG->getTargetConstant(AMDGPU::sub2_sub3, MVT::i32);
 378     } else if (N->getValueType(0) == MVT::i64) {
 379       RC = CurDAG->getTargetConstant(AMDGPU::SReg_64RegClassID, MVT::i32);
 380       SubReg0 = CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32);
 381       SubReg1 = CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32);
 382     } else {
 383       llvm_unreachable("Unhandled value type for BUILD_PAIR");
 384     }
 385     const SDValue Ops[] = { RC, N->getOperand(0), SubReg0,
 386                             N->getOperand(1), SubReg1 };
 387     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE,
 388                                   SDLoc(N), N->getValueType(0), Ops);
 389   }
 390
 391   case ISD::Constant:
 392   case ISD::ConstantFP: {
 393     const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 394     if (ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS ||
 395         N->getValueType(0).getSizeInBits() != 64 || isInlineImmediate(N))
 396       break;
 397
 398     uint64_t Imm;
 399     if (ConstantFPSDNode *FP = dyn_cast<ConstantFPSDNode>(N))
 400       Imm = FP->getValueAPF().bitcastToAPInt().getZExtValue();
 401     else {
 402       ConstantSDNode *C = cast<ConstantSDNode>(N);
 403       Imm = C->getZExtValue();
 404     }
 405
 406     SDNode *Lo = CurDAG->getMachineNode(AMDGPU::S_MOV_B32, SDLoc(N), MVT::i32,
 407                                 CurDAG->getConstant(Imm & 0xFFFFFFFF, MVT::i32));
 408     SDNode *Hi = CurDAG->getMachineNode(AMDGPU::S_MOV_B32, SDLoc(N), MVT::i32,
 409                                 CurDAG->getConstant(Imm >> 32, MVT::i32));
 410     const SDValue Ops[] = {
 411       CurDAG->getTargetConstant(AMDGPU::SReg_64RegClassID, MVT::i32),
 412       SDValue(Lo, 0), CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32),
 413       SDValue(Hi, 0), CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32)
 414     };
 415
 416     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, SDLoc(N),
 417                                   N->getValueType(0), Ops);
 418   }
 419
 420   case AMDGPUISD::REGISTER_LOAD: {
 421     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 422       break;
 423     SDValue Addr, Offset;
 424
 425     SelectADDRIndirect(N->getOperand(1), Addr, Offset);
 426     const SDValue Ops[] = {
 427       Addr,
 428       Offset,
 429       CurDAG->getTargetConstant(0, MVT::i32),
 430       N->getOperand(0),
 431     };
 432     return CurDAG->getMachineNode(AMDGPU::SI_RegisterLoad, SDLoc(N),
 433                                   CurDAG->getVTList(MVT::i32, MVT::i64, MVT::Other),
 434                                   Ops);
 435   }
 436   case AMDGPUISD::REGISTER_STORE: {
 437     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 438       break;
 439     SDValue Addr, Offset;
 440     SelectADDRIndirect(N->getOperand(2), Addr, Offset);
 441     const SDValue Ops[] = {
 442       N->getOperand(1),
 443       Addr,
 444       Offset,
 445       CurDAG->getTargetConstant(0, MVT::i32),
 446       N->getOperand(0),
 447     };
 448     return CurDAG->getMachineNode(AMDGPU::SI_RegisterStorePseudo, SDLoc(N),
 449                                         CurDAG->getVTList(MVT::Other),
 450                                         Ops);
 451   }
 452
 453   case AMDGPUISD::BFE_I32:
 454   case AMDGPUISD::BFE_U32: {
 455     if (ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS)
 456       break;
 457
 458     // There is a scalar version available, but unlike the vector version which
 459     // has a separate operand for the offset and width, the scalar version packs
 460     // the width and offset into a single operand. Try to move to the scalar
 461     // version if the offsets are constant, so that we can try to keep extended
 462     // loads of kernel arguments in SGPRs.
 463
 464     // TODO: Technically we could try to pattern match scalar bitshifts of
 465     // dynamic values, but it's probably not useful.
 466     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
 467     if (!Offset)
 468       break;
 469
 470     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
 471     if (!Width)
 472       break;
 473
 474     bool Signed = Opc == AMDGPUISD::BFE_I32;
 475
 476     // Transformation function, pack the offset and width of a BFE into
 477     // the format expected by the S_BFE_I32 / S_BFE_U32. In the second
 478     // source, bits [5:0] contain the offset and bits [22:16] the width.
 479
 480     uint32_t OffsetVal = Offset->getZExtValue();
 481     uint32_t WidthVal = Width->getZExtValue();
 482
 483     uint32_t PackedVal = OffsetVal | WidthVal << 16;
 484
 485     SDValue PackedOffsetWidth = CurDAG->getTargetConstant(PackedVal, MVT::i32);
 486     return CurDAG->getMachineNode(Signed ? AMDGPU::S_BFE_I32 : AMDGPU::S_BFE_U32,
 487                                   SDLoc(N),
 488                                   MVT::i32,
 489                                   N->getOperand(0),
 490                                   PackedOffsetWidth);
 491
 492   }
 493   case AMDGPUISD::DIV_SCALE: {
 494     return SelectDIV_SCALE(N);
 495   }
 496   case ISD::CopyToReg: {
 497     const SITargetLowering& Lowering =
 498       *static_cast<const SITargetLowering*>(getTargetLowering());
 499     Lowering.legalizeTargetIndependentNode(N, *CurDAG);
 500     break;
 501   }
 502   case ISD::ADDRSPACECAST:
 503     return SelectAddrSpaceCast(N);
 504   }
 505
 506   return SelectCode(N);
 507 }
 508
 509
 510 bool AMDGPUDAGToDAGISel::checkType(const Value *Ptr, unsigned AS) {
 511   assert(AS != 0 && "Use checkPrivateAddress instead.");
 512   if (!Ptr)
 513     return false;
 514
 515   return Ptr->getType()->getPointerAddressSpace() == AS;
 516 }
 517
 518 bool AMDGPUDAGToDAGISel::checkPrivateAddress(const MachineMemOperand *Op) {
 519   if (Op->getPseudoValue())
 520     return true;
 521
 522   if (PointerType *PT = dyn_cast<PointerType>(Op->getValue()->getType()))
 523     return PT->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS;
 524
 525   return false;
 526 }
 527
 528 bool AMDGPUDAGToDAGISel::isGlobalStore(const StoreSDNode *N) {
 529   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::GLOBAL_ADDRESS);
 530 }
 531
 532 bool AMDGPUDAGToDAGISel::isPrivateStore(const StoreSDNode *N) {
 533   const Value *MemVal = N->getMemOperand()->getValue();
 534   return (!checkType(MemVal, AMDGPUAS::LOCAL_ADDRESS) &&
 535           !checkType(MemVal, AMDGPUAS::GLOBAL_ADDRESS) &&
 536           !checkType(MemVal, AMDGPUAS::REGION_ADDRESS));
 537 }
 538
 539 bool AMDGPUDAGToDAGISel::isLocalStore(const StoreSDNode *N) {
 540   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::LOCAL_ADDRESS);
 541 }
 542
 543 bool AMDGPUDAGToDAGISel::isFlatStore(const StoreSDNode *N) {
 544   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::FLAT_ADDRESS);
 545 }
 546
 547 bool AMDGPUDAGToDAGISel::isRegionStore(const StoreSDNode *N) {
 548   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::REGION_ADDRESS);
 549 }
 550
 551 bool AMDGPUDAGToDAGISel::isConstantLoad(const LoadSDNode *N, int CbId) const {
 552   const Value *MemVal = N->getMemOperand()->getValue();
 553   if (CbId == -1)
 554     return checkType(MemVal, AMDGPUAS::CONSTANT_ADDRESS);
 555
 556   return checkType(MemVal, AMDGPUAS::CONSTANT_BUFFER_0 + CbId);
 557 }
 558
 559 bool AMDGPUDAGToDAGISel::isGlobalLoad(const LoadSDNode *N) const {
 560   if (N->getAddressSpace() == AMDGPUAS::CONSTANT_ADDRESS) {
 561     const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 562     if (ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS ||
 563         N->getMemoryVT().bitsLT(MVT::i32)) {
 564       return true;
 565     }
 566   }
 567   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::GLOBAL_ADDRESS);
 568 }
 569
 570 bool AMDGPUDAGToDAGISel::isParamLoad(const LoadSDNode *N) const {
 571   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::PARAM_I_ADDRESS);
 572 }
 573
 574 bool AMDGPUDAGToDAGISel::isLocalLoad(const  LoadSDNode *N) const {
 575   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::LOCAL_ADDRESS);
 576 }
 577
 578 bool AMDGPUDAGToDAGISel::isFlatLoad(const  LoadSDNode *N) const {
 579   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::FLAT_ADDRESS);
 580 }
 581
 582 bool AMDGPUDAGToDAGISel::isRegionLoad(const  LoadSDNode *N) const {
 583   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::REGION_ADDRESS);
 584 }
 585
 586 bool AMDGPUDAGToDAGISel::isCPLoad(const LoadSDNode *N) const {
 587   MachineMemOperand *MMO = N->getMemOperand();
 588   if (checkPrivateAddress(N->getMemOperand())) {
 589     if (MMO) {
 590       const PseudoSourceValue *PSV = MMO->getPseudoValue();
 591       if (PSV && PSV == PseudoSourceValue::getConstantPool()) {
 592         return true;
 593       }
 594     }
 595   }
 596   return false;
 597 }
 598
 599 bool AMDGPUDAGToDAGISel::isPrivateLoad(const LoadSDNode *N) const {
 600   if (checkPrivateAddress(N->getMemOperand())) {
 601     // Check to make sure we are not a constant pool load or a constant load
 602     // that is marked as a private load
 603     if (isCPLoad(N) || isConstantLoad(N, -1)) {
 604       return false;
 605     }
 606   }
 607
 608   const Value *MemVal = N->getMemOperand()->getValue();
 609   if (!checkType(MemVal, AMDGPUAS::LOCAL_ADDRESS) &&
 610       !checkType(MemVal, AMDGPUAS::GLOBAL_ADDRESS) &&
 611       !checkType(MemVal, AMDGPUAS::FLAT_ADDRESS) &&
 612       !checkType(MemVal, AMDGPUAS::REGION_ADDRESS) &&
 613       !checkType(MemVal, AMDGPUAS::CONSTANT_ADDRESS) &&
 614       !checkType(MemVal, AMDGPUAS::PARAM_D_ADDRESS) &&
 615       !checkType(MemVal, AMDGPUAS::PARAM_I_ADDRESS)) {
 616     return true;
 617   }
 618   return false;
 619 }
 620
 621 const char *AMDGPUDAGToDAGISel::getPassName() const {
 622   return "AMDGPU DAG->DAG Pattern Instruction Selection";
 623 }
 624
 625 #ifdef DEBUGTMP
 626 #undef INT64_C
 627 #endif
 628 #undef DEBUGTMP
 629
 630 //===----------------------------------------------------------------------===//
 631 // Complex Patterns
 632 //===----------------------------------------------------------------------===//
 633
 634 bool AMDGPUDAGToDAGISel::SelectGlobalValueConstantOffset(SDValue Addr,
 635                                                          SDValue& IntPtr) {
 636   if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Addr)) {
 637     IntPtr = CurDAG->getIntPtrConstant(Cst->getZExtValue() / 4, true);
 638     return true;
 639   }
 640   return false;
 641 }
 642
 643 bool AMDGPUDAGToDAGISel::SelectGlobalValueVariableOffset(SDValue Addr,
 644     SDValue& BaseReg, SDValue &Offset) {
 645   if (!isa<ConstantSDNode>(Addr)) {
 646     BaseReg = Addr;
 647     Offset = CurDAG->getIntPtrConstant(0, true);
 648     return true;
 649   }
 650   return false;
 651 }
 652
 653 bool AMDGPUDAGToDAGISel::SelectADDRVTX_READ(SDValue Addr, SDValue &Base,
 654                                            SDValue &Offset) {
 655   ConstantSDNode *IMMOffset;
 656
 657   if (Addr.getOpcode() == ISD::ADD
 658       && (IMMOffset = dyn_cast<ConstantSDNode>(Addr.getOperand(1)))
 659       && isInt<16>(IMMOffset->getZExtValue())) {
 660
 661       Base = Addr.getOperand(0);
 662       Offset = CurDAG->getTargetConstant(IMMOffset->getZExtValue(), MVT::i32);
 663       return true;
 664   // If the pointer address is constant, we can move it to the offset field.
 665   } else if ((IMMOffset = dyn_cast<ConstantSDNode>(Addr))
 666              && isInt<16>(IMMOffset->getZExtValue())) {
 667     Base = CurDAG->getCopyFromReg(CurDAG->getEntryNode(),
 668                                   SDLoc(CurDAG->getEntryNode()),
 669                                   AMDGPU::ZERO, MVT::i32);
 670     Offset = CurDAG->getTargetConstant(IMMOffset->getZExtValue(), MVT::i32);
 671     return true;
 672   }
 673
 674   // Default case, no offset
 675   Base = Addr;
 676   Offset = CurDAG->getTargetConstant(0, MVT::i32);
 677   return true;
 678 }
 679
 680 bool AMDGPUDAGToDAGISel::SelectADDRIndirect(SDValue Addr, SDValue &Base,
 681                                             SDValue &Offset) {
 682   ConstantSDNode *C;
 683
 684   if ((C = dyn_cast<ConstantSDNode>(Addr))) {
 685     Base = CurDAG->getRegister(AMDGPU::INDIRECT_BASE_ADDR, MVT::i32);
 686     Offset = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
 687   } else if ((Addr.getOpcode() == ISD::ADD || Addr.getOpcode() == ISD::OR) &&
 688             (C = dyn_cast<ConstantSDNode>(Addr.getOperand(1)))) {
 689     Base = Addr.getOperand(0);
 690     Offset = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
 691   } else {
 692     Base = Addr;
 693     Offset = CurDAG->getTargetConstant(0, MVT::i32);
 694   }
 695
 696   return true;
 697 }
 698
 699 SDNode *AMDGPUDAGToDAGISel::SelectADD_SUB_I64(SDNode *N) {
 700   SDLoc DL(N);
 701   SDValue LHS = N->getOperand(0);
 702   SDValue RHS = N->getOperand(1);
 703
 704   bool IsAdd = (N->getOpcode() == ISD::ADD);
 705
 706   SDValue Sub0 = CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32);
 707   SDValue Sub1 = CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32);
 708
 709   SDNode *Lo0 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 710                                        DL, MVT::i32, LHS, Sub0);
 711   SDNode *Hi0 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 712                                        DL, MVT::i32, LHS, Sub1);
 713
 714   SDNode *Lo1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 715                                        DL, MVT::i32, RHS, Sub0);
 716   SDNode *Hi1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 717                                        DL, MVT::i32, RHS, Sub1);
 718
 719   SDVTList VTList = CurDAG->getVTList(MVT::i32, MVT::Glue);
 720   SDValue AddLoArgs[] = { SDValue(Lo0, 0), SDValue(Lo1, 0) };
 721
 722
 723   unsigned Opc = IsAdd ? AMDGPU::S_ADD_U32 : AMDGPU::S_SUB_U32;
 724   unsigned CarryOpc = IsAdd ? AMDGPU::S_ADDC_U32 : AMDGPU::S_SUBB_U32;
 725
 726   SDNode *AddLo = CurDAG->getMachineNode( Opc, DL, VTList, AddLoArgs);
 727   SDValue Carry(AddLo, 1);
 728   SDNode *AddHi
 729     = CurDAG->getMachineNode(CarryOpc, DL, MVT::i32,
 730                              SDValue(Hi0, 0), SDValue(Hi1, 0), Carry);
 731
 732   SDValue Args[5] = {
 733     CurDAG->getTargetConstant(AMDGPU::SReg_64RegClassID, MVT::i32),
 734     SDValue(AddLo,0),
 735     Sub0,
 736     SDValue(AddHi,0),
 737     Sub1,
 738   };
 739   return CurDAG->SelectNodeTo(N, AMDGPU::REG_SEQUENCE, MVT::i64, Args);
 740 }
 741
 742 SDNode *AMDGPUDAGToDAGISel::SelectDIV_SCALE(SDNode *N) {
 743   SDLoc SL(N);
 744   EVT VT = N->getValueType(0);
 745
 746   assert(VT == MVT::f32 || VT == MVT::f64);
 747
 748   unsigned Opc
 749     = (VT == MVT::f64) ? AMDGPU::V_DIV_SCALE_F64 : AMDGPU::V_DIV_SCALE_F32;
 750
 751   const SDValue Zero = CurDAG->getTargetConstant(0, MVT::i32);
 752   const SDValue False = CurDAG->getTargetConstant(0, MVT::i1);
 753   SDValue Ops[] = {
 754     Zero,             // src0_modifiers
 755     N->getOperand(0), // src0
 756     Zero,             // src1_modifiers
 757     N->getOperand(1), // src1
 758     Zero,             // src2_modifiers
 759     N->getOperand(2), // src2
 760     False,            // clamp
 761     Zero              // omod
 762   };
 763
 764   return CurDAG->SelectNodeTo(N, Opc, VT, MVT::i1, Ops);
 765 }
 766
 767 bool AMDGPUDAGToDAGISel::isDSOffsetLegal(const SDValue &Base, unsigned Offset,
 768                                          unsigned OffsetBits) const {
 769   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 770   if ((OffsetBits == 16 && !isUInt<16>(Offset)) ||
 771       (OffsetBits == 8 && !isUInt<8>(Offset)))
 772     return false;
 773
 774   if (ST.getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS)
 775     return true;
 776
 777   // On Southern Islands instruction with a negative base value and an offset
 778   // don't seem to work.
 779   return CurDAG->SignBitIsZero(Base);
 780 }
 781
 782 bool AMDGPUDAGToDAGISel::SelectDS1Addr1Offset(SDValue Addr, SDValue &Base,
 783                                               SDValue &Offset) const {
 784   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 785     SDValue N0 = Addr.getOperand(0);
 786     SDValue N1 = Addr.getOperand(1);
 787     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 788     if (isDSOffsetLegal(N0, C1->getSExtValue(), 16)) {
 789       // (add n0, c0)
 790       Base = N0;
 791       Offset = N1;
 792       return true;
 793     }
 794   }
 795
 796   // If we have a constant address, prefer to put the constant into the
 797   // offset. This can save moves to load the constant address since multiple
 798   // operations can share the zero base address register, and enables merging
 799   // into read2 / write2 instructions.
 800   if (const ConstantSDNode *CAddr = dyn_cast<ConstantSDNode>(Addr)) {
 801     if (isUInt<16>(CAddr->getZExtValue())) {
 802       SDValue Zero = CurDAG->getTargetConstant(0, MVT::i32);
 803       MachineSDNode *MovZero = CurDAG->getMachineNode(AMDGPU::V_MOV_B32_e32,
 804                                  SDLoc(Addr), MVT::i32, Zero);
 805       Base = SDValue(MovZero, 0);
 806       Offset = Addr;
 807       return true;
 808     }
 809   }
 810
 811   // default case
 812   Base = Addr;
 813   Offset = CurDAG->getTargetConstant(0, MVT::i16);
 814   return true;
 815 }
 816
 817 bool AMDGPUDAGToDAGISel::SelectDS64Bit4ByteAligned(SDValue Addr, SDValue &Base,
 818                                                    SDValue &Offset0,
 819                                                    SDValue &Offset1) const {
 820   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 821     SDValue N0 = Addr.getOperand(0);
 822     SDValue N1 = Addr.getOperand(1);
 823     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 824     unsigned DWordOffset0 = C1->getZExtValue() / 4;
 825     unsigned DWordOffset1 = DWordOffset0 + 1;
 826     // (add n0, c0)
 827     if (isDSOffsetLegal(N0, DWordOffset1, 8)) {
 828       Base = N0;
 829       Offset0 = CurDAG->getTargetConstant(DWordOffset0, MVT::i8);
 830       Offset1 = CurDAG->getTargetConstant(DWordOffset1, MVT::i8);
 831       return true;
 832     }
 833   }
 834
 835   if (const ConstantSDNode *CAddr = dyn_cast<ConstantSDNode>(Addr)) {
 836     unsigned DWordOffset0 = CAddr->getZExtValue() / 4;
 837     unsigned DWordOffset1 = DWordOffset0 + 1;
 838     assert(4 * DWordOffset0 == CAddr->getZExtValue());
 839
 840     if (isUInt<8>(DWordOffset0) && isUInt<8>(DWordOffset1)) {
 841       SDValue Zero = CurDAG->getTargetConstant(0, MVT::i32);
 842       MachineSDNode *MovZero
 843         = CurDAG->getMachineNode(AMDGPU::V_MOV_B32_e32,
 844                                  SDLoc(Addr), MVT::i32, Zero);
 845       Base = SDValue(MovZero, 0);
 846       Offset0 = CurDAG->getTargetConstant(DWordOffset0, MVT::i8);
 847       Offset1 = CurDAG->getTargetConstant(DWordOffset1, MVT::i8);
 848       return true;
 849     }
 850   }
 851
 852   // default case
 853   Base = Addr;
 854   Offset0 = CurDAG->getTargetConstant(0, MVT::i8);
 855   Offset1 = CurDAG->getTargetConstant(1, MVT::i8);
 856   return true;
 857 }
 858
 859 static bool isLegalMUBUFImmOffset(const ConstantSDNode *Imm) {
 860   return isUInt<12>(Imm->getZExtValue());
 861 }
 862
 863 void AMDGPUDAGToDAGISel::SelectMUBUF(SDValue Addr, SDValue &Ptr,
 864                                      SDValue &VAddr, SDValue &SOffset,
 865                                      SDValue &Offset, SDValue &Offen,
 866                                      SDValue &Idxen, SDValue &Addr64,
 867                                      SDValue &GLC, SDValue &SLC,
 868                                      SDValue &TFE) const {
 869   SDLoc DL(Addr);
 870
 871   GLC = CurDAG->getTargetConstant(0, MVT::i1);
 872   SLC = CurDAG->getTargetConstant(0, MVT::i1);
 873   TFE = CurDAG->getTargetConstant(0, MVT::i1);
 874
 875   Idxen = CurDAG->getTargetConstant(0, MVT::i1);
 876   Offen = CurDAG->getTargetConstant(0, MVT::i1);
 877   Addr64 = CurDAG->getTargetConstant(0, MVT::i1);
 878   SOffset = CurDAG->getTargetConstant(0, MVT::i32);
 879
 880   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 881     SDValue N0 = Addr.getOperand(0);
 882     SDValue N1 = Addr.getOperand(1);
 883     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 884
 885     if (isLegalMUBUFImmOffset(C1)) {
 886
 887       if (N0.getOpcode() == ISD::ADD) {
 888         // (add (add N2, N3), C1) -> addr64
 889         SDValue N2 = N0.getOperand(0);
 890         SDValue N3 = N0.getOperand(1);
 891         Addr64 = CurDAG->getTargetConstant(1, MVT::i1);
 892         Ptr = N2;
 893         VAddr = N3;
 894         Offset = CurDAG->getTargetConstant(C1->getZExtValue(), MVT::i16);
 895         return;
 896       }
 897
 898       // (add N0, C1) -> offset
 899       VAddr = CurDAG->getTargetConstant(0, MVT::i32);
 900       Ptr = N0;
 901       Offset = CurDAG->getTargetConstant(C1->getZExtValue(), MVT::i16);
 902       return;
 903     }
 904   }
 905   if (Addr.getOpcode() == ISD::ADD) {
 906     // (add N0, N1) -> addr64
 907     SDValue N0 = Addr.getOperand(0);
 908     SDValue N1 = Addr.getOperand(1);
 909     Addr64 = CurDAG->getTargetConstant(1, MVT::i1);
 910     Ptr = N0;
 911     VAddr = N1;
 912     Offset = CurDAG->getTargetConstant(0, MVT::i16);
 913     return;
 914   }
 915
 916   // default case -> offset
 917   VAddr = CurDAG->getTargetConstant(0, MVT::i32);
 918   Ptr = Addr;
 919   Offset = CurDAG->getTargetConstant(0, MVT::i16);
 920
 921 }
 922
 923 bool AMDGPUDAGToDAGISel::SelectMUBUFAddr64(SDValue Addr, SDValue &SRsrc,
 924                                            SDValue &VAddr,
 925                                            SDValue &Offset) const {
 926   SDValue Ptr, SOffset, Offen, Idxen, Addr64, GLC, SLC, TFE;
 927
 928   SelectMUBUF(Addr, Ptr, VAddr, SOffset, Offset, Offen, Idxen, Addr64,
 929               GLC, SLC, TFE);
 930
 931   ConstantSDNode *C = cast<ConstantSDNode>(Addr64);
 932   if (C->getSExtValue()) {
 933     SDLoc DL(Addr);
 934
 935     const SITargetLowering& Lowering =
 936       *static_cast<const SITargetLowering*>(getTargetLowering());
 937
 938     SRsrc = SDValue(Lowering.wrapAddr64Rsrc(*CurDAG, DL, Ptr), 0);
 939     return true;
 940   }
 941
 942   return false;
 943 }
 944
 945 bool AMDGPUDAGToDAGISel::SelectMUBUFAddr64(SDValue Addr, SDValue &SRsrc,
 946                                            SDValue &VAddr, SDValue &Offset,
 947                                            SDValue &SLC) const {
 948   SLC = CurDAG->getTargetConstant(0, MVT::i1);
 949
 950   return SelectMUBUFAddr64(Addr, SRsrc, VAddr, Offset);
 951 }
 952
 953 bool AMDGPUDAGToDAGISel::SelectMUBUFScratch(SDValue Addr, SDValue &Rsrc,
 954                                             SDValue &VAddr, SDValue &SOffset,
 955                                             SDValue &ImmOffset) const {
 956
 957   SDLoc DL(Addr);
 958   MachineFunction &MF = CurDAG->getMachineFunction();
 959   const SIRegisterInfo *TRI =
 960       static_cast<const SIRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
 961   MachineRegisterInfo &MRI = MF.getRegInfo();
 962   const SITargetLowering& Lowering =
 963     *static_cast<const SITargetLowering*>(getTargetLowering());
 964
 965   unsigned ScratchPtrReg =
 966       TRI->getPreloadedValue(MF, SIRegisterInfo::SCRATCH_PTR);
 967   unsigned ScratchOffsetReg =
 968       TRI->getPreloadedValue(MF, SIRegisterInfo::SCRATCH_WAVE_OFFSET);
 969   Lowering.CreateLiveInRegister(*CurDAG, &AMDGPU::SReg_32RegClass,
 970                                 ScratchOffsetReg, MVT::i32);
 971
 972   SDValue ScratchPtr =
 973     CurDAG->getCopyFromReg(CurDAG->getEntryNode(), DL,
 974                            MRI.getLiveInVirtReg(ScratchPtrReg), MVT::i64);
 975   Rsrc = SDValue(Lowering.buildScratchRSRC(*CurDAG, DL, ScratchPtr), 0);
 976   SOffset = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), DL,
 977       MRI.getLiveInVirtReg(ScratchOffsetReg), MVT::i32);
 978
 979   // (add n0, c1)
 980   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 981     SDValue N1 = Addr.getOperand(1);
 982     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 983
 984     if (isLegalMUBUFImmOffset(C1)) {
 985       VAddr = Addr.getOperand(0);
 986       ImmOffset = CurDAG->getTargetConstant(C1->getZExtValue(), MVT::i16);
 987       return true;
 988     }
 989   }
 990
 991   // (add FI, n0)
 992   if ((Addr.getOpcode() == ISD::ADD || Addr.getOpcode() == ISD::OR) &&
 993        isa<FrameIndexSDNode>(Addr.getOperand(0))) {
 994     VAddr = Addr.getOperand(1);
 995     ImmOffset = Addr.getOperand(0);
 996     return true;
 997   }
 998
 999   // (FI)
1000   if (isa<FrameIndexSDNode>(Addr)) {
1001     VAddr = SDValue(CurDAG->getMachineNode(AMDGPU::V_MOV_B32_e32, DL, MVT::i32,
1002                                           CurDAG->getConstant(0, MVT::i32)), 0);
1003     ImmOffset = Addr;
1004     return true;
1005   }
1006
1007   // (node)
1008   VAddr = Addr;
1009   ImmOffset = CurDAG->getTargetConstant(0, MVT::i16);
1010   return true;
1011 }
1012
1013 bool AMDGPUDAGToDAGISel::SelectMUBUFOffset(SDValue Addr, SDValue &SRsrc,
1014                                            SDValue &SOffset, SDValue &Offset,
1015                                            SDValue &GLC, SDValue &SLC,
1016                                            SDValue &TFE) const {
1017   SDValue Ptr, VAddr, Offen, Idxen, Addr64;
1018   const SIInstrInfo *TII =
1019     static_cast<const SIInstrInfo *>(Subtarget.getInstrInfo());
1020
1021   SelectMUBUF(Addr, Ptr, VAddr, SOffset, Offset, Offen, Idxen, Addr64,
1022               GLC, SLC, TFE);
1023
1024   if (!cast<ConstantSDNode>(Offen)->getSExtValue() &&
1025       !cast<ConstantSDNode>(Idxen)->getSExtValue() &&
1026       !cast<ConstantSDNode>(Addr64)->getSExtValue()) {
1027     uint64_t Rsrc = TII->getDefaultRsrcDataFormat() |
1028                     APInt::getAllOnesValue(32).getZExtValue(); // Size
1029     SDLoc DL(Addr);
1030
1031     const SITargetLowering& Lowering =
1032       *static_cast<const SITargetLowering*>(getTargetLowering());
1033
1034     SRsrc = SDValue(Lowering.buildRSRC(*CurDAG, DL, Ptr, 0, Rsrc), 0);
1035     return true;
1036   }
1037   return false;
1038 }
1039
1040 bool AMDGPUDAGToDAGISel::SelectMUBUFOffset(SDValue Addr, SDValue &SRsrc,
1041                                            SDValue &Soffset, SDValue &Offset,
1042                                            SDValue &GLC) const {
1043   SDValue SLC, TFE;
1044
1045   return SelectMUBUFOffset(Addr, SRsrc, Soffset, Offset, GLC, SLC, TFE);
1046 }
1047
1048 // FIXME: This is incorrect and only enough to be able to compile.
1049 SDNode *AMDGPUDAGToDAGISel::SelectAddrSpaceCast(SDNode *N) {
1050   AddrSpaceCastSDNode *ASC = cast<AddrSpaceCastSDNode>(N);
1051   SDLoc DL(N);
1052
1053   assert(Subtarget.hasFlatAddressSpace() &&
1054          "addrspacecast only supported with flat address space!");
1055
1056   assert((ASC->getSrcAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS &&
1057           ASC->getDestAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS) &&
1058          "Cannot cast address space to / from constant address!");
1059
1060   assert((ASC->getSrcAddressSpace() == AMDGPUAS::FLAT_ADDRESS ||
1061           ASC->getDestAddressSpace() == AMDGPUAS::FLAT_ADDRESS) &&
1062          "Can only cast to / from flat address space!");
1063
1064   // The flat instructions read the address as the index of the VGPR holding the
1065   // address, so casting should just be reinterpreting the base VGPR, so just
1066   // insert trunc / bitcast / zext.
1067
1068   SDValue Src = ASC->getOperand(0);
1069   EVT DestVT = ASC->getValueType(0);
1070   EVT SrcVT = Src.getValueType();
1071
1072   unsigned SrcSize = SrcVT.getSizeInBits();
1073   unsigned DestSize = DestVT.getSizeInBits();
1074
1075   if (SrcSize > DestSize) {
1076     assert(SrcSize == 64 && DestSize == 32);
1077     return CurDAG->getMachineNode(
1078       TargetOpcode::EXTRACT_SUBREG,
1079       DL,
1080       DestVT,
1081       Src,
1082       CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32));
1083   }
1084
1085
1086   if (DestSize > SrcSize) {
1087     assert(SrcSize == 32 && DestSize == 64);
1088
1089     SDValue RC = CurDAG->getTargetConstant(AMDGPU::VSrc_64RegClassID, MVT::i32);
1090
1091     const SDValue Ops[] = {
1092       RC,
1093       Src,
1094       CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32),
1095       SDValue(CurDAG->getMachineNode(AMDGPU::S_MOV_B32, SDLoc(N), MVT::i32,
1096                                      CurDAG->getConstant(0, MVT::i32)), 0),
1097       CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32)
1098     };
1099
1100     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE,
1101                                   SDLoc(N), N->getValueType(0), Ops);
1102   }
1103
1104   assert(SrcSize == 64 && DestSize == 64);
1105   return CurDAG->getNode(ISD::BITCAST, DL, DestVT, Src).getNode();
1106 }
1107
1108 bool AMDGPUDAGToDAGISel::SelectVOP3Mods(SDValue In, SDValue &Src,
1109                                         SDValue &SrcMods) const {
1110
1111   unsigned Mods = 0;
1112
1113   Src = In;
1114
1115   if (Src.getOpcode() == ISD::FNEG) {
1116     Mods |= SISrcMods::NEG;
1117     Src = Src.getOperand(0);
1118   }
1119
1120   if (Src.getOpcode() == ISD::FABS) {
1121     Mods |= SISrcMods::ABS;
1122     Src = Src.getOperand(0);
1123   }
1124
1125   SrcMods = CurDAG->getTargetConstant(Mods, MVT::i32);
1126
1127   return true;
1128 }
1129
1130 bool AMDGPUDAGToDAGISel::SelectVOP3Mods0(SDValue In, SDValue &Src,
1131                                          SDValue &SrcMods, SDValue &Clamp,
1132                                          SDValue &Omod) const {
1133   // FIXME: Handle Clamp and Omod
1134   Clamp = CurDAG->getTargetConstant(0, MVT::i32);
1135   Omod = CurDAG->getTargetConstant(0, MVT::i32);
1136
1137   return SelectVOP3Mods(In, Src, SrcMods);
1138 }
1139
1140 bool AMDGPUDAGToDAGISel::SelectVOP3Mods0Clamp(SDValue In, SDValue &Src,
1141                                               SDValue &SrcMods,
1142                                               SDValue &Omod) const {
1143   // FIXME: Handle Omod
1144   Omod = CurDAG->getTargetConstant(0, MVT::i32);
1145
1146   return SelectVOP3Mods(In, Src, SrcMods);
1147 }
1148
1149 bool AMDGPUDAGToDAGISel::SelectVOP3Mods0Clamp0OMod(SDValue In, SDValue &Src,
1150                                                    SDValue &SrcMods,
1151                                                    SDValue &Clamp,
1152                                                    SDValue &Omod) const {
1153   Clamp = Omod = CurDAG->getTargetConstant(0, MVT::i32);
1154   return SelectVOP3Mods(In, Src, SrcMods);
1155 }
1156
1157 void AMDGPUDAGToDAGISel::PostprocessISelDAG() {
1158   const AMDGPUTargetLowering& Lowering =
1159     *static_cast<const AMDGPUTargetLowering*>(getTargetLowering());
1160   bool IsModified = false;
1161   do {
1162     IsModified = false;
1163     // Go over all selected nodes and try to fold them a bit more
1164     for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
1165          E = CurDAG->allnodes_end(); I != E; ++I) {
1166
1167       SDNode *Node = I;
1168
1169       MachineSDNode *MachineNode = dyn_cast<MachineSDNode>(I);
1170       if (!MachineNode)
1171         continue;
1172
1173       SDNode *ResNode = Lowering.PostISelFolding(MachineNode, *CurDAG);
1174       if (ResNode != Node) {
1175         ReplaceUses(Node, ResNode);
1176         IsModified = true;
1177       }
1178     }
1179     CurDAG->RemoveDeadNodes();
1180   } while (IsModified);
1181 }