lib/Target/PowerPC/PPCRegisterInfo.td

   1 //===- PowerPCRegisterInfo.td - The PowerPC Register File --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
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  11 //===----------------------------------------------------------------------===//
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  13 class PPCReg : Register {
  14   let Namespace = "PPC";
  15 }
  16
  17 // We identify all our registers with a 5-bit ID, for consistency's sake.
  18
  19 // GPR - One of the 32 32-bit general-purpose registers
  20 class GPR<bits<5> num> : PPCReg {
  21   field bits<5> Num = num;
  22 }
  23
  24 // SPR - One of the 32-bit special-purpose registers
  25 class SPR<bits<5> num> : PPCReg {
  26   field bits<5> Num = num;
  27 }
  28
  29 // FPR - One of the 32 64-bit floating-point registers
  30 class FPR<bits<5> num> : PPCReg {
  31   field bits<5> Num = num;
  32 }
  33
  34 // CR - One of the 8 4-bit condition registers
  35 class CR<bits<5> num> : PPCReg {
  36   field bits<5> Num = num;
  37 }
  38
  39 // General-purpose registers
  40 def R0  : GPR< 0>;  def R1  : GPR< 1>;  def R2  : GPR< 2>;  def R3  : GPR< 3>;
  41 def R4  : GPR< 4>;  def R5  : GPR< 5>;  def R6  : GPR< 6>;  def R7  : GPR< 7>;
  42 def R8  : GPR< 8>;  def R9  : GPR< 9>;  def R10 : GPR<10>;  def R11 : GPR<11>;
  43 def R12 : GPR<12>;  def R13 : GPR<13>;  def R14 : GPR<14>;  def R15 : GPR<15>;
  44 def R16 : GPR<16>;  def R17 : GPR<17>;  def R18 : GPR<18>;  def R19 : GPR<19>;
  45 def R20 : GPR<20>;  def R21 : GPR<21>;  def R22 : GPR<22>;  def R23 : GPR<23>;
  46 def R24 : GPR<24>;  def R25 : GPR<25>;  def R26 : GPR<26>;  def R27 : GPR<27>;
  47 def R28 : GPR<28>;  def R29 : GPR<29>;  def R30 : GPR<30>;  def R31 : GPR<31>;
  48
  49 // Floating-point registers
  50 def F0  : FPR< 0>;  def F1  : FPR< 1>;  def F2  : FPR< 2>;  def F3  : FPR< 3>;
  51 def F4  : FPR< 4>;  def F5  : FPR< 5>;  def F6  : FPR< 6>;  def F7  : FPR< 7>;
  52 def F8  : FPR< 8>;  def F9  : FPR< 9>;  def F10 : FPR<10>;  def F11 : FPR<11>;
  53 def F12 : FPR<12>;  def F13 : FPR<13>;  def F14 : FPR<14>;  def F15 : FPR<15>;
  54 def F16 : FPR<16>;  def F17 : FPR<17>;  def F18 : FPR<18>;  def F19 : FPR<19>;
  55 def F20 : FPR<20>;  def F21 : FPR<21>;  def F22 : FPR<22>;  def F23 : FPR<23>;
  56 def F24 : FPR<24>;  def F25 : FPR<25>;  def F26 : FPR<26>;  def F27 : FPR<27>;
  57 def F28 : FPR<28>;  def F29 : FPR<29>;  def F30 : FPR<30>;  def F31 : FPR<31>;
  58
  59 // Condition registers
  60 def CR0 : CR<0>; def CR1 : CR<1>; def CR2 : CR<2>; def CR3 : CR<3>;
  61 def CR4 : CR<4>; def CR5 : CR<5>; def CR6 : CR<6>; def CR7 : CR<7>;
  62
  63 // Floating-point status and control register
  64 def FPSCR : SPR<0>;
  65 // fiXed-point Exception Register? :-)
  66 def XER : SPR<1>;
  67 // Link register
  68 def LR : SPR<2>;
  69 // Count register
  70 def CTR : SPR<3>;
  71 // These are the "time base" registers which are read-only in user mode.
  72 def TBL : SPR<4>;
  73 def TBU : SPR<5>;
  74
  75 /// Register classes
  76 // Allocate volatiles first
  77 // then nonvolatiles in reverse order since stmw/lmw save from rN to r31
  78 def GPRC :
  79   RegisterClass<i32, 4,
  80     [R2, R3, R4, R5, R6, R7, R8, R9, R10, R11, R12,
  81      R31, R30, R29, R28, R27, R26, R25, R24, R23, R22, R21, R20, R19, R18, R17,
  82      R16, R15, R14, R13, R0, R1, LR]>
  83 {
  84   let Methods = [{
  85     iterator allocation_order_begin(MachineFunction &MF) const {
  86       return begin() + (AIX ? 1 : 0);
  87     }
  88     iterator allocation_order_end(MachineFunction &MF) const {
  89       return end() - 3;
  90     }
  91   }];
  92 }
  93
  94 def FPRC : RegisterClass<f64, 8, [F0, F1, F2, F3, F4, F5, F6, F7,
  95   F8, F9, F10, F11, F12, F13, F14, F15, F16, F17, F18, F19, F20, F21,
  96   F22, F23, F24, F25, F26, F27, F28, F29, F30, F31]>;
  97
  98 def CRRC : RegisterClass<i32, 4, [CR0, CR1, CR2, CR3, CR4, CR5, CR6, CR7]>;
  99