lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27 def SDT_PPCRetFlag : SDTypeProfile<0, 0, []>;
  28
  29 //===----------------------------------------------------------------------===//
  30 // PowerPC specific DAG Nodes.
  31 //
  32
  33 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  34 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  35 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  36 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  37
  38 def PPCfsel   : SDNode<"PPCISD::FSEL",
  39    // Type constraint for fsel.
  40    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  41                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  42
  43 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  44 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  45 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  46 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  47
  48 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  49 // amounts.  These nodes are generated by the multi-precision shift code.
  50 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  51 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  52 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  53
  54 // These are target-independent nodes, but have target-specific formats.
  55 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,[SDNPHasChain]>;
  56 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,[SDNPHasChain]>;
  57
  58 def retflag       : SDNode<"PPCISD::RET_FLAG", SDT_PPCRetFlag,
  59                            [SDNPHasChain, SDNPOptInFlag]>;
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific transformation functions and pattern fragments.
  63 //
  64
  65 def SHL32 : SDNodeXForm<imm, [{
  66   // Transformation function: 31 - imm
  67   return getI32Imm(31 - N->getValue());
  68 }]>;
  69
  70 def SHL64 : SDNodeXForm<imm, [{
  71   // Transformation function: 63 - imm
  72   return getI32Imm(63 - N->getValue());
  73 }]>;
  74
  75 def SRL32 : SDNodeXForm<imm, [{
  76   // Transformation function: 32 - imm
  77   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
  78 }]>;
  79
  80 def SRL64 : SDNodeXForm<imm, [{
  81   // Transformation function: 64 - imm
  82   return N->getValue() ? getI32Imm(64 - N->getValue()) : getI32Imm(0);
  83 }]>;
  84
  85 def LO16 : SDNodeXForm<imm, [{
  86   // Transformation function: get the low 16 bits.
  87   return getI32Imm((unsigned short)N->getValue());
  88 }]>;
  89
  90 def HI16 : SDNodeXForm<imm, [{
  91   // Transformation function: shift the immediate value down into the low bits.
  92   return getI32Imm((unsigned)N->getValue() >> 16);
  93 }]>;
  94
  95 def HA16 : SDNodeXForm<imm, [{
  96   // Transformation function: shift the immediate value down into the low bits.
  97   signed int Val = N->getValue();
  98   return getI32Imm((Val - (signed short)Val) >> 16);
  99 }]>;
 100
 101
 102 def immSExt16  : PatLeaf<(imm), [{
 103   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 104   // field.  Used by instructions like 'addi'.
 105   return (int)N->getValue() == (short)N->getValue();
 106 }]>;
 107 def immZExt16  : PatLeaf<(imm), [{
 108   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 109   // field.  Used by instructions like 'ori'.
 110   return (unsigned)N->getValue() == (unsigned short)N->getValue();
 111 }], LO16>;
 112
 113 def imm16Shifted : PatLeaf<(imm), [{
 114   // imm16Shifted predicate - True if only bits in the top 16-bits of the
 115   // immediate are set.  Used by instructions like 'addis'.
 116   return ((unsigned)N->getValue() & 0xFFFF0000U) == (unsigned)N->getValue();
 117 }], HI16>;
 118
 119 /*
 120 // Example of a legalize expander: Only for PPC64.
 121 def : Expander<(set i64:$dst, (fp_to_sint f64:$src)),
 122                [(set f64:$tmp , (FCTIDZ f64:$src)),
 123                 (set i32:$tmpFI, (CreateNewFrameIndex 8, 8)),
 124                 (store f64:$tmp, i32:$tmpFI),
 125                 (set i64:$dst, (load i32:$tmpFI))],
 126                 Subtarget_PPC64>;
 127 */
 128
 129 //===----------------------------------------------------------------------===//
 130 // PowerPC Flag Definitions.
 131
 132 class isPPC64 { bit PPC64 = 1; }
 133 class isVMX   { bit VMX = 1; }
 134 class isDOT   {
 135   list<Register> Defs = [CR0];
 136   bit RC  = 1;
 137 }
 138
 139
 140
 141 //===----------------------------------------------------------------------===//
 142 // PowerPC Operand Definitions.
 143
 144 def u5imm   : Operand<i32> {
 145   let PrintMethod = "printU5ImmOperand";
 146 }
 147 def u6imm   : Operand<i32> {
 148   let PrintMethod = "printU6ImmOperand";
 149 }
 150 def s16imm  : Operand<i32> {
 151   let PrintMethod = "printS16ImmOperand";
 152 }
 153 def u16imm  : Operand<i32> {
 154   let PrintMethod = "printU16ImmOperand";
 155 }
 156 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 157   let PrintMethod = "printS16X4ImmOperand";
 158 }
 159 def target : Operand<OtherVT> {
 160   let PrintMethod = "printBranchOperand";
 161 }
 162 def calltarget : Operand<i32> {
 163   let PrintMethod = "printCallOperand";
 164 }
 165 def aaddr : Operand<i32> {
 166   let PrintMethod = "printAbsAddrOperand";
 167 }
 168 def piclabel: Operand<i32> {
 169   let PrintMethod = "printPICLabel";
 170 }
 171 def symbolHi: Operand<i32> {
 172   let PrintMethod = "printSymbolHi";
 173 }
 174 def symbolLo: Operand<i32> {
 175   let PrintMethod = "printSymbolLo";
 176 }
 177 def crbitm: Operand<i8> {
 178   let PrintMethod = "printcrbitm";
 179 }
 180 // Address operands
 181 def memri : Operand<i32> {
 182   let PrintMethod = "printMemRegImm";
 183   let NumMIOperands = 2;
 184   let MIOperandInfo = (ops i32imm, GPRC);
 185 }
 186 def memrr : Operand<i32> {
 187   let PrintMethod = "printMemRegReg";
 188   let NumMIOperands = 2;
 189   let MIOperandInfo = (ops GPRC, GPRC);
 190 }
 191
 192 // Define PowerPC specific addressing mode.
 193 def iaddr  : ComplexPattern<i32, 2, "SelectAddrImm",    []>;
 194 def xaddr  : ComplexPattern<i32, 2, "SelectAddrIdx",    []>;
 195 def xoaddr : ComplexPattern<i32, 2, "SelectAddrIdxOnly",[]>;
 196
 197 //===----------------------------------------------------------------------===//
 198 // PowerPC Instruction Predicate Definitions.
 199 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 200
 201 //===----------------------------------------------------------------------===//
 202 // PowerPC Instruction Definitions.
 203
 204 // Pseudo-instructions:
 205
 206 let isLoad = 1, hasCtrlDep = 1 in {
 207 def ADJCALLSTACKDOWN : Pseudo<(ops u16imm:$amt),
 208                               "; ADJCALLSTACKDOWN",
 209                               [(callseq_start imm:$amt)]>;
 210 def ADJCALLSTACKUP   : Pseudo<(ops u16imm:$amt),
 211                               "; ADJCALLSTACKUP",
 212                               [(callseq_end imm:$amt)]>;
 213 }
 214 def IMPLICIT_DEF_GPR : Pseudo<(ops GPRC:$rD), "; $rD = IMPLICIT_DEF_GPRC",
 215                               [(set GPRC:$rD, (undef))]>;
 216 def IMPLICIT_DEF_F8  : Pseudo<(ops F8RC:$rD), "; %rD = IMPLICIT_DEF_F8",
 217                               [(set F8RC:$rD, (undef))]>;
 218 def IMPLICIT_DEF_F4  : Pseudo<(ops F4RC:$rD), "; %rD = IMPLICIT_DEF_F4",
 219                               [(set F4RC:$rD, (undef))]>;
 220
 221 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 222 // scheduler into a branch sequence.
 223 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 224   def SELECT_CC_Int : Pseudo<(ops GPRC:$dst, CRRC:$cond, GPRC:$T, GPRC:$F,
 225                               i32imm:$BROPC), "; SELECT_CC PSEUDO!", []>;
 226   def SELECT_CC_F4  : Pseudo<(ops F4RC:$dst, CRRC:$cond, F4RC:$T, F4RC:$F,
 227                               i32imm:$BROPC), "; SELECT_CC PSEUDO!", []>;
 228   def SELECT_CC_F8  : Pseudo<(ops F8RC:$dst, CRRC:$cond, F8RC:$T, F8RC:$F,
 229                               i32imm:$BROPC), "; SELECT_CC PSEUDO!", []>;
 230 }
 231
 232 let isTerminator = 1, noResults = 1 in {
 233   let isReturn = 1 in
 234     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (ops), "blr", BrB, [(retflag)]>;
 235   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (ops), "bctr", BrB, []>;
 236 }
 237
 238 let Defs = [LR] in
 239   def MovePCtoLR : Pseudo<(ops piclabel:$label), "bl $label", []>;
 240
 241 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, noResults = 1 in {
 242   def COND_BRANCH : Pseudo<(ops CRRC:$crS, u16imm:$opc,
 243                                 target:$true, target:$false),
 244                            "; COND_BRANCH", []>;
 245   def B   : IForm<18, 0, 0, (ops target:$dst),
 246                   "b $dst", BrB,
 247                   [(br bb:$dst)]>;
 248
 249   // FIXME: 4*CR# needs to be added to the BI field!
 250   // This will only work for CR0 as it stands now
 251   def BLT : BForm<16, 0, 0, 12, 0, (ops CRRC:$crS, target:$block),
 252                   "blt $crS, $block", BrB>;
 253   def BLE : BForm<16, 0, 0, 4,  1, (ops CRRC:$crS, target:$block),
 254                   "ble $crS, $block", BrB>;
 255   def BEQ : BForm<16, 0, 0, 12, 2, (ops CRRC:$crS, target:$block),
 256                   "beq $crS, $block", BrB>;
 257   def BGE : BForm<16, 0, 0, 4,  0, (ops CRRC:$crS, target:$block),
 258                   "bge $crS, $block", BrB>;
 259   def BGT : BForm<16, 0, 0, 12, 1, (ops CRRC:$crS, target:$block),
 260                   "bgt $crS, $block", BrB>;
 261   def BNE : BForm<16, 0, 0, 4,  2, (ops CRRC:$crS, target:$block),
 262                   "bne $crS, $block", BrB>;
 263   def BUN : BForm<16, 0, 0, 12, 3, (ops CRRC:$crS, target:$block),
 264                   "bun $crS, $block", BrB>;
 265   def BNU : BForm<16, 0, 0, 4,  3, (ops CRRC:$crS, target:$block),
 266                   "bnu $crS, $block", BrB>;
 267 }
 268
 269 let isCall = 1, noResults = 1,
 270   // All calls clobber the non-callee saved registers...
 271   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 272           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 273           LR,CTR,
 274           CR0,CR1,CR5,CR6,CR7] in {
 275   // Convenient aliases for call instructions
 276   def BL  : IForm<18, 0, 1, (ops calltarget:$func, variable_ops),
 277                             "bl $func", BrB, []>;
 278   def BLA : IForm<18, 1, 1, (ops aaddr:$func, variable_ops),
 279                             "bla $func", BrB, []>;
 280   def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (ops variable_ops), "bctrl", BrB,
 281                            []>;
 282 }
 283
 284 // D-Form instructions.  Most instructions that perform an operation on a
 285 // register and an immediate are of this type.
 286 //
 287 let isLoad = 1 in {
 288 def LBZ : DForm_1<34, (ops GPRC:$rD, memri:$src),
 289                   "lbz $rD, $src", LdStGeneral,
 290                   [(set GPRC:$rD, (zextload iaddr:$src, i8))]>;
 291 def LHA : DForm_1<42, (ops GPRC:$rD, memri:$src),
 292                   "lha $rD, $src", LdStLHA,
 293                   [(set GPRC:$rD, (sextload iaddr:$src, i16))]>;
 294 def LHZ : DForm_1<40, (ops GPRC:$rD, memri:$src),
 295                   "lhz $rD, $src", LdStGeneral,
 296                   [(set GPRC:$rD, (zextload iaddr:$src, i16))]>;
 297 def LMW : DForm_1<46, (ops GPRC:$rD, s16imm:$disp, GPRC:$rA),
 298                   "lmw $rD, $disp($rA)", LdStLMW,
 299                   []>;
 300 def LWZ : DForm_1<32, (ops GPRC:$rD, memri:$src),
 301                   "lwz $rD, $src", LdStGeneral,
 302                   [(set GPRC:$rD, (load iaddr:$src))]>;
 303 def LWZU : DForm_1<35, (ops GPRC:$rD, s16imm:$disp, GPRC:$rA),
 304                    "lwzu $rD, $disp($rA)", LdStGeneral,
 305                    []>;
 306 }
 307 def ADDI   : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 308                      "addi $rD, $rA, $imm", IntGeneral,
 309                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 310 def ADDIC  : DForm_2<12, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 311                      "addic $rD, $rA, $imm", IntGeneral,
 312                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>;
 313 def ADDICo : DForm_2<13, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 314                      "addic. $rD, $rA, $imm", IntGeneral,
 315                      []>;
 316 def ADDIS  : DForm_2<15, (ops GPRC:$rD, GPRC:$rA, symbolHi:$imm),
 317                      "addis $rD, $rA, $imm", IntGeneral,
 318                      [(set GPRC:$rD, (add GPRC:$rA, imm16Shifted:$imm))]>;
 319 def LA     : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, symbolLo:$sym),
 320                      "la $rD, $sym($rA)", IntGeneral,
 321                      [(set GPRC:$rD, (add GPRC:$rA,
 322                                           (PPClo tglobaladdr:$sym, 0)))]>;
 323 def MULLI  : DForm_2< 7, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 324                      "mulli $rD, $rA, $imm", IntMulLI,
 325                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 326 def SUBFIC : DForm_2< 8, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 327                      "subfic $rD, $rA, $imm", IntGeneral,
 328                      [(set GPRC:$rD, (sub immSExt16:$imm, GPRC:$rA))]>;
 329 def LI  : DForm_2_r0<14, (ops GPRC:$rD, symbolLo:$imm),
 330                      "li $rD, $imm", IntGeneral,
 331                      [(set GPRC:$rD, immSExt16:$imm)]>;
 332 def LIS : DForm_2_r0<15, (ops GPRC:$rD, symbolHi:$imm),
 333                      "lis $rD, $imm", IntGeneral,
 334                      [(set GPRC:$rD, imm16Shifted:$imm)]>;
 335 let isStore = 1, noResults = 1 in {
 336 def STMW : DForm_3<47, (ops GPRC:$rS, s16imm:$disp, GPRC:$rA),
 337                    "stmw $rS, $disp($rA)", LdStLMW,
 338                    []>;
 339 def STB  : DForm_3<38, (ops GPRC:$rS, memri:$src),
 340                    "stb $rS, $src", LdStGeneral,
 341                    [(truncstore GPRC:$rS, iaddr:$src, i8)]>;
 342 def STH  : DForm_3<44, (ops GPRC:$rS, memri:$src),
 343                    "sth $rS, $src", LdStGeneral,
 344                    [(truncstore GPRC:$rS, iaddr:$src, i16)]>;
 345 def STW  : DForm_3<36, (ops GPRC:$rS, memri:$src),
 346                    "stw $rS, $src", LdStGeneral,
 347                    [(store GPRC:$rS, iaddr:$src)]>;
 348 def STWU : DForm_3<37, (ops GPRC:$rS, s16imm:$disp, GPRC:$rA),
 349                    "stwu $rS, $disp($rA)", LdStGeneral,
 350                    []>;
 351 }
 352 def ANDIo : DForm_4<28, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 353                     "andi. $dst, $src1, $src2", IntGeneral,
 354                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 355                     isDOT;
 356 def ANDISo : DForm_4<29, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 357                     "andis. $dst, $src1, $src2", IntGeneral,
 358                     [(set GPRC:$dst, (and GPRC:$src1, imm16Shifted:$src2))]>,
 359                     isDOT;
 360 def ORI   : DForm_4<24, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 361                     "ori $dst, $src1, $src2", IntGeneral,
 362                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 363 def ORIS  : DForm_4<25, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 364                     "oris $dst, $src1, $src2", IntGeneral,
 365                     [(set GPRC:$dst, (or GPRC:$src1, imm16Shifted:$src2))]>;
 366 def XORI  : DForm_4<26, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 367                     "xori $dst, $src1, $src2", IntGeneral,
 368                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 369 def XORIS : DForm_4<27, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 370                     "xoris $dst, $src1, $src2", IntGeneral,
 371                     [(set GPRC:$dst, (xor GPRC:$src1, imm16Shifted:$src2))]>;
 372 def NOP   : DForm_4_zero<24, (ops), "nop", IntGeneral,
 373                          []>;
 374 def CMPI  : DForm_5<11, (ops CRRC:$crD, i1imm:$L, GPRC:$rA, s16imm:$imm),
 375                     "cmpi $crD, $L, $rA, $imm", IntCompare>;
 376 def CMPWI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 377                         "cmpwi $crD, $rA, $imm", IntCompare>;
 378 def CMPDI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 379                         "cmpdi $crD, $rA, $imm", IntCompare>, isPPC64;
 380 def CMPLI  : DForm_6<10, (ops CRRC:$dst, i1imm:$size, GPRC:$src1, u16imm:$src2),
 381                      "cmpli $dst, $size, $src1, $src2", IntCompare>;
 382 def CMPLWI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 383                          "cmplwi $dst, $src1, $src2", IntCompare>;
 384 def CMPLDI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 385                          "cmpldi $dst, $src1, $src2", IntCompare>, isPPC64;
 386 let isLoad = 1 in {
 387 def LFS : DForm_8<48, (ops F4RC:$rD, memri:$src),
 388                   "lfs $rD, $src", LdStLFDU,
 389                   [(set F4RC:$rD, (load iaddr:$src))]>;
 390 def LFD : DForm_8<50, (ops F8RC:$rD, memri:$src),
 391                   "lfd $rD, $src", LdStLFD,
 392                   [(set F8RC:$rD, (load iaddr:$src))]>;
 393 }
 394 let isStore = 1, noResults = 1 in {
 395 def STFS : DForm_9<52, (ops F4RC:$rS, memri:$dst),
 396                    "stfs $rS, $dst", LdStUX,
 397                    [(store F4RC:$rS, iaddr:$dst)]>;
 398 def STFD : DForm_9<54, (ops F8RC:$rS, memri:$dst),
 399                    "stfd $rS, $dst", LdStUX,
 400                    [(store F8RC:$rS, iaddr:$dst)]>;
 401 }
 402
 403 // DS-Form instructions.  Load/Store instructions available in PPC-64
 404 //
 405 let isLoad = 1 in {
 406 def LWA  : DSForm_1<58, 2, (ops GPRC:$rT, s16immX4:$DS, GPRC:$rA),
 407                     "lwa $rT, $DS($rA)", LdStLWA,
 408                     []>, isPPC64;
 409 def LD   : DSForm_2<58, 0, (ops GPRC:$rT, s16immX4:$DS, GPRC:$rA),
 410                     "ld $rT, $DS($rA)", LdStLD,
 411                     []>, isPPC64;
 412 }
 413 let isStore = 1, noResults = 1 in {
 414 def STD  : DSForm_2<62, 0, (ops GPRC:$rT, s16immX4:$DS, GPRC:$rA),
 415                     "std $rT, $DS($rA)", LdStSTD,
 416                     []>, isPPC64;
 417 def STDU : DSForm_2<62, 1, (ops GPRC:$rT, s16immX4:$DS, GPRC:$rA),
 418                     "stdu $rT, $DS($rA)", LdStSTD,
 419                     []>, isPPC64;
 420 }
 421
 422 // X-Form instructions.  Most instructions that perform an operation on a
 423 // register and another register are of this type.
 424 //
 425 let isLoad = 1 in {
 426 def LBZX : XForm_1<31,  87, (ops GPRC:$rD, memrr:$src),
 427                    "lbzx $rD, $src", LdStGeneral,
 428                    [(set GPRC:$rD, (zextload xaddr:$src, i8))]>;
 429 def LHAX : XForm_1<31, 343, (ops GPRC:$rD, memrr:$src),
 430                    "lhax $rD, $src", LdStLHA,
 431                    [(set GPRC:$rD, (sextload xaddr:$src, i16))]>;
 432 def LHZX : XForm_1<31, 279, (ops GPRC:$rD, memrr:$src),
 433                    "lhzx $rD, $src", LdStGeneral,
 434                    [(set GPRC:$rD, (zextload xaddr:$src, i16))]>;
 435 def LWAX : XForm_1<31, 341, (ops G8RC:$rD, memrr:$src),
 436                    "lwax $rD, $src", LdStLHA,
 437                    [(set G8RC:$rD, (sextload xaddr:$src, i32))]>, isPPC64;
 438 def LWZX : XForm_1<31,  23, (ops GPRC:$rD, memrr:$src),
 439                    "lwzx $rD, $src", LdStGeneral,
 440                    [(set GPRC:$rD, (load xaddr:$src))]>;
 441 def LDX  : XForm_1<31,  21, (ops G8RC:$rD, memrr:$src),
 442                    "ldx $rD, $src", LdStLD,
 443                    [(set G8RC:$rD, (load xaddr:$src))]>, isPPC64;
 444 def LVEBX: XForm_1<31,   7, (ops VRRC:$vD,  GPRC:$base, GPRC:$rA),
 445                    "lvebx $vD, $base, $rA", LdStGeneral,
 446                    []>;
 447 def LVEHX: XForm_1<31,  39, (ops VRRC:$vD,  GPRC:$base, GPRC:$rA),
 448                    "lvehx $vD, $base, $rA", LdStGeneral,
 449                    []>;
 450 def LVEWX: XForm_1<31,  71, (ops VRRC:$vD,  GPRC:$base, GPRC:$rA),
 451                    "lvewx $vD, $base, $rA", LdStGeneral,
 452                    []>;
 453 def LVX  : XForm_1<31, 103, (ops VRRC:$vD,  memrr:$src),
 454                    "lvx $vD, $src", LdStGeneral,
 455                    [(set VRRC:$vD, (v4f32 (load xoaddr:$src)))]>;
 456 }
 457 def LVSL : XForm_1<31,   6, (ops VRRC:$vD,  GPRC:$base, GPRC:$rA),
 458                    "lvsl $vD, $base, $rA", LdStGeneral,
 459                    []>;
 460 def LVSR : XForm_1<31,  38, (ops VRRC:$vD,  GPRC:$base, GPRC:$rA),
 461                    "lvsl $vD, $base, $rA", LdStGeneral,
 462                    []>;
 463 def NAND : XForm_6<31, 476, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 464                    "nand $rA, $rS, $rB", IntGeneral,
 465                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 466 def AND  : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 467                    "and $rA, $rS, $rB", IntGeneral,
 468                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 469 def ANDo : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 470                    "and. $rA, $rS, $rB", IntGeneral,
 471                    []>, isDOT;
 472 def ANDC : XForm_6<31,  60, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 473                    "andc $rA, $rS, $rB", IntGeneral,
 474                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 475 def OR4  : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 476                    "or $rA, $rS, $rB", IntGeneral,
 477                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 478 def OR8  : XForm_6<31, 444, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 479                    "or $rA, $rS, $rB", IntGeneral,
 480                    [(set G8RC:$rA, (or G8RC:$rS, G8RC:$rB))]>;
 481 def OR4To8  : XForm_6<31, 444, (ops G8RC:$rA, GPRC:$rS, GPRC:$rB),
 482                    "or $rA, $rS, $rB", IntGeneral,
 483                    []>;
 484 def OR8To4  : XForm_6<31, 444, (ops GPRC:$rA, G8RC:$rS, G8RC:$rB),
 485                    "or $rA, $rS, $rB", IntGeneral,
 486                    []>;
 487 def NOR  : XForm_6<31, 124, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 488                    "nor $rA, $rS, $rB", IntGeneral,
 489                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 490 def ORo  : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 491                    "or. $rA, $rS, $rB", IntGeneral,
 492                    []>, isDOT;
 493 def ORC  : XForm_6<31, 412, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 494                    "orc $rA, $rS, $rB", IntGeneral,
 495                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 496 def EQV  : XForm_6<31, 284, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 497                    "eqv $rA, $rS, $rB", IntGeneral,
 498                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 499 def XOR  : XForm_6<31, 316, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 500                    "xor $rA, $rS, $rB", IntGeneral,
 501                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 502 def SLD  : XForm_6<31,  27, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 503                    "sld $rA, $rS, $rB", IntRotateD,
 504                    [(set G8RC:$rA, (shl G8RC:$rS, G8RC:$rB))]>, isPPC64;
 505 def SLW  : XForm_6<31,  24, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 506                    "slw $rA, $rS, $rB", IntGeneral,
 507                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 508 def SRD  : XForm_6<31, 539, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 509                    "srd $rA, $rS, $rB", IntRotateD,
 510                    [(set G8RC:$rA, (srl G8RC:$rS, G8RC:$rB))]>, isPPC64;
 511 def SRW  : XForm_6<31, 536, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 512                    "srw $rA, $rS, $rB", IntGeneral,
 513                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 514 def SRAD : XForm_6<31, 794, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 515                    "srad $rA, $rS, $rB", IntRotateD,
 516                    [(set G8RC:$rA, (sra G8RC:$rS, G8RC:$rB))]>, isPPC64;
 517 def SRAW : XForm_6<31, 792, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 518                    "sraw $rA, $rS, $rB", IntShift,
 519                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 520 let isStore = 1, noResults = 1 in {
 521 def STBX  : XForm_8<31, 215, (ops GPRC:$rS, memrr:$dst),
 522                    "stbx $rS, $dst", LdStGeneral,
 523                    [(truncstore GPRC:$rS, xaddr:$dst, i8)]>;
 524 def STHX  : XForm_8<31, 407, (ops GPRC:$rS, memrr:$dst),
 525                    "sthx $rS, $dst", LdStGeneral,
 526                    [(truncstore GPRC:$rS, xaddr:$dst, i16)]>;
 527 def STWX  : XForm_8<31, 151, (ops GPRC:$rS, memrr:$dst),
 528                    "stwx $rS, $dst", LdStGeneral,
 529                    [(store GPRC:$rS, xaddr:$dst)]>;
 530 def STWUX : XForm_8<31, 183, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 531                    "stwux $rS, $rA, $rB", LdStGeneral,
 532                    []>;
 533 def STDX  : XForm_8<31, 149, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 534                    "stdx $rS, $rA, $rB", LdStSTD,
 535                    []>, isPPC64;
 536 def STDUX : XForm_8<31, 181, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 537                    "stdux $rS, $rA, $rB", LdStSTD,
 538                    []>, isPPC64;
 539 def STVEBX: XForm_8<31, 135, (ops VRRC:$rS, GPRC:$rA, GPRC:$rB),
 540                    "stvebx $rS, $rA, $rB", LdStGeneral,
 541                    []>;
 542 def STVEHX: XForm_8<31, 167, (ops VRRC:$rS, GPRC:$rA, GPRC:$rB),
 543                    "stvehx $rS, $rA, $rB", LdStGeneral,
 544                    []>;
 545 def STVEWX: XForm_8<31, 199, (ops VRRC:$rS, GPRC:$rA, GPRC:$rB),
 546                    "stvewx $rS, $rA, $rB", LdStGeneral,
 547                    []>;
 548 def STVX  : XForm_8<31, 231, (ops VRRC:$rS, memrr:$dst),
 549                    "stvx $rS, $dst", LdStGeneral,
 550                    [(store (v4f32 VRRC:$rS), xoaddr:$dst)]>;
 551 }
 552 def SRAWI : XForm_10<31, 824, (ops GPRC:$rA, GPRC:$rS, u5imm:$SH),
 553                      "srawi $rA, $rS, $SH", IntShift,
 554                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 555 def CNTLZW : XForm_11<31,  26, (ops GPRC:$rA, GPRC:$rS),
 556                       "cntlzw $rA, $rS", IntGeneral,
 557                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 558 def EXTSB  : XForm_11<31, 954, (ops GPRC:$rA, GPRC:$rS),
 559                       "extsb $rA, $rS", IntGeneral,
 560                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 561 def EXTSH  : XForm_11<31, 922, (ops GPRC:$rA, GPRC:$rS),
 562                       "extsh $rA, $rS", IntGeneral,
 563                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 564 def EXTSW  : XForm_11<31, 986, (ops G8RC:$rA, G8RC:$rS),
 565                       "extsw $rA, $rS", IntGeneral,
 566                       [(set G8RC:$rA, (sext_inreg G8RC:$rS, i32))]>, isPPC64;
 567 def CMP    : XForm_16<31, 0, (ops CRRC:$crD, i1imm:$long, GPRC:$rA, GPRC:$rB),
 568                       "cmp $crD, $long, $rA, $rB", IntCompare>;
 569 def CMPL   : XForm_16<31, 32, (ops CRRC:$crD, i1imm:$long, GPRC:$rA, GPRC:$rB),
 570                       "cmpl $crD, $long, $rA, $rB", IntCompare>;
 571 def CMPW   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 572                           "cmpw $crD, $rA, $rB", IntCompare>;
 573 def CMPD   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 574                           "cmpd $crD, $rA, $rB", IntCompare>, isPPC64;
 575 def CMPLW  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 576                           "cmplw $crD, $rA, $rB", IntCompare>;
 577 def CMPLD  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 578                           "cmpld $crD, $rA, $rB", IntCompare>, isPPC64;
 579 //def FCMPO  : XForm_17<63, 32, (ops CRRC:$crD, FPRC:$fA, FPRC:$fB),
 580 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 581 def FCMPUS : XForm_17<63, 0, (ops CRRC:$crD, F4RC:$fA, F4RC:$fB),
 582                       "fcmpu $crD, $fA, $fB", FPCompare>;
 583 def FCMPUD : XForm_17<63, 0, (ops CRRC:$crD, F8RC:$fA, F8RC:$fB),
 584                       "fcmpu $crD, $fA, $fB", FPCompare>;
 585
 586 let isLoad = 1 in {
 587 def LFSX   : XForm_25<31, 535, (ops F4RC:$frD, memrr:$src),
 588                       "lfsx $frD, $src", LdStLFDU,
 589                       [(set F4RC:$frD, (load xaddr:$src))]>;
 590 def LFDX   : XForm_25<31, 599, (ops F8RC:$frD, memrr:$src),
 591                       "lfdx $frD, $src", LdStLFDU,
 592                       [(set F8RC:$frD, (load xaddr:$src))]>;
 593 }
 594 def FCFID  : XForm_26<63, 846, (ops F8RC:$frD, F8RC:$frB),
 595                       "fcfid $frD, $frB", FPGeneral,
 596                       [(set F8RC:$frD, (PPCfcfid F8RC:$frB))]>, isPPC64;
 597 def FCTIDZ : XForm_26<63, 815, (ops F8RC:$frD, F8RC:$frB),
 598                       "fctidz $frD, $frB", FPGeneral,
 599                       [(set F8RC:$frD, (PPCfctidz F8RC:$frB))]>, isPPC64;
 600 def FCTIWZ : XForm_26<63, 15, (ops F8RC:$frD, F8RC:$frB),
 601                       "fctiwz $frD, $frB", FPGeneral,
 602                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 603 def FRSP   : XForm_26<63, 12, (ops F4RC:$frD, F8RC:$frB),
 604                       "frsp $frD, $frB", FPGeneral,
 605                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 606 def FSQRT  : XForm_26<63, 22, (ops F8RC:$frD, F8RC:$frB),
 607                       "fsqrt $frD, $frB", FPSqrt,
 608                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 609 def FSQRTS : XForm_26<59, 22, (ops F4RC:$frD, F4RC:$frB),
 610                       "fsqrts $frD, $frB", FPSqrt,
 611                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 612
 613 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 614 def FMRS   : XForm_26<63, 72, (ops F4RC:$frD, F4RC:$frB),
 615                       "fmr $frD, $frB", FPGeneral,
 616                       []>;  // (set F4RC:$frD, F4RC:$frB)
 617 def FMRD   : XForm_26<63, 72, (ops F8RC:$frD, F8RC:$frB),
 618                       "fmr $frD, $frB", FPGeneral,
 619                       []>;  // (set F8RC:$frD, F8RC:$frB)
 620 def FMRSD  : XForm_26<63, 72, (ops F8RC:$frD, F4RC:$frB),
 621                       "fmr $frD, $frB", FPGeneral,
 622                       [(set F8RC:$frD, (fextend F4RC:$frB))]>;
 623
 624 // These are artificially split into two different forms, for 4/8 byte FP.
 625 def FABSS  : XForm_26<63, 264, (ops F4RC:$frD, F4RC:$frB),
 626                       "fabs $frD, $frB", FPGeneral,
 627                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 628 def FABSD  : XForm_26<63, 264, (ops F8RC:$frD, F8RC:$frB),
 629                       "fabs $frD, $frB", FPGeneral,
 630                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 631 def FNABSS : XForm_26<63, 136, (ops F4RC:$frD, F4RC:$frB),
 632                       "fnabs $frD, $frB", FPGeneral,
 633                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 634 def FNABSD : XForm_26<63, 136, (ops F8RC:$frD, F8RC:$frB),
 635                       "fnabs $frD, $frB", FPGeneral,
 636                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 637 def FNEGS  : XForm_26<63, 40, (ops F4RC:$frD, F4RC:$frB),
 638                       "fneg $frD, $frB", FPGeneral,
 639                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 640 def FNEGD  : XForm_26<63, 40, (ops F8RC:$frD, F8RC:$frB),
 641                       "fneg $frD, $frB", FPGeneral,
 642                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 643
 644
 645 let isStore = 1, noResults = 1 in {
 646 def STFIWX: XForm_28<31, 983, (ops F8RC:$frS, memrr:$dst),
 647                      "stfiwx $frS, $dst", LdStUX,
 648                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 649 def STFSX : XForm_28<31, 663, (ops F4RC:$frS, memrr:$dst),
 650                      "stfsx $frS, $dst", LdStUX,
 651                      [(store F4RC:$frS, xaddr:$dst)]>;
 652 def STFDX : XForm_28<31, 727, (ops F8RC:$frS, memrr:$dst),
 653                      "stfdx $frS, $dst", LdStUX,
 654                      [(store F8RC:$frS, xaddr:$dst)]>;
 655 }
 656
 657 // XL-Form instructions.  condition register logical ops.
 658 //
 659 def MCRF   : XLForm_3<19, 0, (ops CRRC:$BF, CRRC:$BFA),
 660                       "mcrf $BF, $BFA", BrMCR>;
 661
 662 // XFX-Form instructions.  Instructions that deal with SPRs
 663 //
 664 // Note that although LR should be listed as `8' and CTR as `9' in the SPR
 665 // field, the manual lists the groups of bits as [5-9] = 0, [0-4] = 8 or 9
 666 // which means the SPR value needs to be multiplied by a factor of 32.
 667 def MFCTR : XFXForm_1_ext<31, 339, 9, (ops GPRC:$rT), "mfctr $rT", SprMFSPR>;
 668 def MFLR  : XFXForm_1_ext<31, 339, 8, (ops GPRC:$rT), "mflr $rT",  SprMFSPR>;
 669 def MFCR  : XFXForm_3<31, 19, (ops GPRC:$rT), "mfcr $rT", SprMFCR>;
 670 def MTCRF : XFXForm_5<31, 144, (ops crbitm:$FXM, GPRC:$rS),
 671                       "mtcrf $FXM, $rS", BrMCRX>;
 672 def MFOCRF: XFXForm_5a<31, 19, (ops GPRC:$rT, crbitm:$FXM),
 673                        "mfcr $rT, $FXM", SprMFCR>;
 674 def MTCTR : XFXForm_7_ext<31, 467, 9, (ops GPRC:$rS), "mtctr $rS", SprMTSPR>;
 675 def MTLR  : XFXForm_7_ext<31, 467, 8, (ops GPRC:$rS), "mtlr $rS", SprMTSPR>;
 676 def MTSPR : XFXForm_7<31, 467, (ops GPRC:$rS, u16imm:$UIMM), "mtspr $UIMM, $rS",
 677                       SprMTSPR>;
 678
 679 // XS-Form instructions.  Just 'sradi'
 680 //
 681 def SRADI  : XSForm_1<31, 413, (ops GPRC:$rA, GPRC:$rS, u6imm:$SH),
 682                       "sradi $rA, $rS, $SH", IntRotateD>, isPPC64;
 683
 684 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 685 //
 686 def ADD4  : XOForm_1<31, 266, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 687                      "add $rT, $rA, $rB", IntGeneral,
 688                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 689 def ADD8  : XOForm_1<31, 266, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 690                      "add $rT, $rA, $rB", IntGeneral,
 691                      [(set G8RC:$rT, (add G8RC:$rA, G8RC:$rB))]>;
 692 def ADDC  : XOForm_1<31, 10, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 693                      "addc $rT, $rA, $rB", IntGeneral,
 694                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>;
 695 def ADDE  : XOForm_1<31, 138, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 696                      "adde $rT, $rA, $rB", IntGeneral,
 697                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 698 def DIVD  : XOForm_1<31, 489, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 699                      "divd $rT, $rA, $rB", IntDivD,
 700                      [(set G8RC:$rT, (sdiv G8RC:$rA, G8RC:$rB))]>, isPPC64;
 701 def DIVDU : XOForm_1<31, 457, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 702                      "divdu $rT, $rA, $rB", IntDivD,
 703                      [(set G8RC:$rT, (udiv G8RC:$rA, G8RC:$rB))]>, isPPC64;
 704 def DIVW  : XOForm_1<31, 491, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 705                      "divw $rT, $rA, $rB", IntDivW,
 706                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>;
 707 def DIVWU : XOForm_1<31, 459, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 708                      "divwu $rT, $rA, $rB", IntDivW,
 709                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>;
 710 def MULHD : XOForm_1<31, 73, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 711                      "mulhd $rT, $rA, $rB", IntMulHW,
 712                      [(set G8RC:$rT, (mulhs G8RC:$rA, G8RC:$rB))]>;
 713 def MULHDU : XOForm_1<31, 9, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 714                      "mulhdu $rT, $rA, $rB", IntMulHWU,
 715                      [(set G8RC:$rT, (mulhu G8RC:$rA, G8RC:$rB))]>;
 716 def MULHW : XOForm_1<31, 75, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 717                      "mulhw $rT, $rA, $rB", IntMulHW,
 718                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 719 def MULHWU : XOForm_1<31, 11, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 720                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 721                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 722 def MULLD : XOForm_1<31, 233, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 723                      "mulld $rT, $rA, $rB", IntMulHD,
 724                      [(set G8RC:$rT, (mul G8RC:$rA, G8RC:$rB))]>, isPPC64;
 725 def MULLW : XOForm_1<31, 235, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 726                      "mullw $rT, $rA, $rB", IntMulHW,
 727                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 728 def SUBF  : XOForm_1<31, 40, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 729                      "subf $rT, $rA, $rB", IntGeneral,
 730                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 731 def SUBFC : XOForm_1<31, 8, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 732                      "subfc $rT, $rA, $rB", IntGeneral,
 733                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>;
 734 def SUBFE : XOForm_1<31, 136, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 735                      "subfe $rT, $rA, $rB", IntGeneral,
 736                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 737 def ADDME  : XOForm_3<31, 234, 0, (ops GPRC:$rT, GPRC:$rA),
 738                       "addme $rT, $rA", IntGeneral,
 739                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 740 def ADDZE  : XOForm_3<31, 202, 0, (ops GPRC:$rT, GPRC:$rA),
 741                       "addze $rT, $rA", IntGeneral,
 742                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 743 def NEG    : XOForm_3<31, 104, 0, (ops GPRC:$rT, GPRC:$rA),
 744                       "neg $rT, $rA", IntGeneral,
 745                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 746 def SUBFME : XOForm_3<31, 232, 0, (ops GPRC:$rT, GPRC:$rA),
 747                       "subfme $rT, $rA", IntGeneral,
 748                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 749 def SUBFZE : XOForm_3<31, 200, 0, (ops GPRC:$rT, GPRC:$rA),
 750                       "subfze $rT, $rA", IntGeneral,
 751                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 752
 753 // A-Form instructions.  Most of the instructions executed in the FPU are of
 754 // this type.
 755 //
 756 def FMADD : AForm_1<63, 29,
 757                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 758                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 759                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 760                                            F8RC:$FRB))]>,
 761                     Requires<[FPContractions]>;
 762 def FMADDS : AForm_1<59, 29,
 763                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 764                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 765                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 766                                            F4RC:$FRB))]>,
 767                     Requires<[FPContractions]>;
 768 def FMSUB : AForm_1<63, 28,
 769                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 770                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 771                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 772                                            F8RC:$FRB))]>,
 773                     Requires<[FPContractions]>;
 774 def FMSUBS : AForm_1<59, 28,
 775                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 776                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 777                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 778                                            F4RC:$FRB))]>,
 779                     Requires<[FPContractions]>;
 780 def FNMADD : AForm_1<63, 31,
 781                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 782                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 783                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 784                                                  F8RC:$FRB)))]>,
 785                     Requires<[FPContractions]>;
 786 def FNMADDS : AForm_1<59, 31,
 787                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 788                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 789                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 790                                                  F4RC:$FRB)))]>,
 791                     Requires<[FPContractions]>;
 792 def FNMSUB : AForm_1<63, 30,
 793                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 794                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 795                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 796                                                  F8RC:$FRB)))]>,
 797                     Requires<[FPContractions]>;
 798 def FNMSUBS : AForm_1<59, 30,
 799                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 800                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 801                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 802                                                  F4RC:$FRB)))]>,
 803                     Requires<[FPContractions]>;
 804 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
 805 // having 4 of these, force the comparison to always be an 8-byte double (code
 806 // should use an FMRSD if the input comparison value really wants to be a float)
 807 // and 4/8 byte forms for the result and operand type..
 808 def FSELD : AForm_1<63, 23,
 809                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 810                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 811                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
 812 def FSELS : AForm_1<63, 23,
 813                      (ops F4RC:$FRT, F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 814                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 815                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
 816 def FADD  : AForm_2<63, 21,
 817                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 818                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 819                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
 820 def FADDS : AForm_2<59, 21,
 821                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 822                     "fadds $FRT, $FRA, $FRB", FPGeneral,
 823                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
 824 def FDIV  : AForm_2<63, 18,
 825                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 826                     "fdiv $FRT, $FRA, $FRB", FPDivD,
 827                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
 828 def FDIVS : AForm_2<59, 18,
 829                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 830                     "fdivs $FRT, $FRA, $FRB", FPDivS,
 831                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
 832 def FMUL  : AForm_3<63, 25,
 833                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 834                     "fmul $FRT, $FRA, $FRB", FPFused,
 835                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
 836 def FMULS : AForm_3<59, 25,
 837                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 838                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
 839                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
 840 def FSUB  : AForm_2<63, 20,
 841                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 842                     "fsub $FRT, $FRA, $FRB", FPGeneral,
 843                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
 844 def FSUBS : AForm_2<59, 20,
 845                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 846                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
 847                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
 848
 849 // M-Form instructions.  rotate and mask instructions.
 850 //
 851 let isTwoAddress = 1, isCommutable = 1 in {
 852 // RLWIMI can be commuted if the rotate amount is zero.
 853 def RLWIMI : MForm_2<20,
 854                      (ops GPRC:$rA, GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
 855                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
 856                       []>;
 857 def RLDIMI : MDForm_1<30, 3,
 858                       (ops G8RC:$rA, G8RC:$rSi, G8RC:$rS, u6imm:$SH, u6imm:$MB),
 859                       "rldimi $rA, $rS, $SH, $MB", IntRotateD,
 860                       []>, isPPC64;
 861 }
 862 def RLWINM : MForm_2<21,
 863                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 864                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
 865                      []>;
 866 def RLWINMo : MForm_2<21,
 867                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 868                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
 869                      []>, isDOT;
 870 def RLWNM  : MForm_2<23,
 871                      (ops GPRC:$rA, GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
 872                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
 873                      []>;
 874
 875 // MD-Form instructions.  64 bit rotate instructions.
 876 //
 877 def RLDICL : MDForm_1<30, 0,
 878                       (ops G8RC:$rA, G8RC:$rS, u6imm:$SH, u6imm:$MB),
 879                       "rldicl $rA, $rS, $SH, $MB", IntRotateD,
 880                       []>, isPPC64;
 881 def RLDICR : MDForm_1<30, 1,
 882                       (ops G8RC:$rA, G8RC:$rS, u6imm:$SH, u6imm:$ME),
 883                       "rldicr $rA, $rS, $SH, $ME", IntRotateD,
 884                       []>, isPPC64;
 885
 886 // VA-Form instructions.  3-input AltiVec ops.
 887 def VMADDFP : VAForm_1<46, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB, VRRC:$vC),
 888                        "vmaddfp $vD, $vA, $vC, $vB", VecFP,
 889                        [(set VRRC:$vD, (fadd (fmul VRRC:$vA, VRRC:$vC),
 890                                              VRRC:$vB))]>,
 891                        Requires<[FPContractions]>;
 892 def VNMSUBFP: VAForm_1<47, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB, VRRC:$vC),
 893                        "vnmsubfp $vD, $vA, $vC, $vB", VecFP,
 894                        [(set VRRC:$vD, (fneg (fsub (fmul VRRC:$vA,
 895                                                          VRRC:$vC),
 896                                                   VRRC:$vB)))]>,
 897                        Requires<[FPContractions]>;
 898
 899 // VX-Form instructions.  AltiVec arithmetic ops.
 900 def VADDFP : VXForm_1<10, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 901                       "vaddfp $vD, $vA, $vB", VecFP,
 902                       [(set VRRC:$vD, (fadd VRRC:$vA, VRRC:$vB))]>;
 903 def VADDUWM : VXForm_1<128, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 904                       "vadduwm $vD, $vA, $vB", VecGeneral,
 905                       [(set VRRC:$vD, (add VRRC:$vA, VRRC:$vB))]>;
 906 def VCFSX  : VXForm_1<842, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 907                       "vcfsx $vD, $vB, $UIMM", VecFP,
 908                       []>;
 909 def VCFUX  : VXForm_1<778, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 910                       "vcfux $vD, $vB, $UIMM", VecFP,
 911                       []>;
 912 def VCTSXS : VXForm_1<970, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 913                       "vctsxs $vD, $vB, $UIMM", VecFP,
 914                       []>;
 915 def VCTUXS : VXForm_1<906, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 916                       "vctuxs $vD, $vB, $UIMM", VecFP,
 917                       []>;
 918 def VEXPTEFP : VXForm_2<394, (ops VRRC:$vD, VRRC:$vB),
 919                         "vexptefp $vD, $vB", VecFP,
 920                         []>;
 921 def VLOGEFP  : VXForm_2<458, (ops VRRC:$vD, VRRC:$vB),
 922                         "vlogefp $vD, $vB", VecFP,
 923                         []>;
 924 def VMAXFP : VXForm_1<1034, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 925                       "vmaxfp $vD, $vA, $vB", VecFP,
 926                       []>;
 927 def VMINFP : VXForm_1<1098, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 928                       "vminfp $vD, $vA, $vB", VecFP,
 929                       []>;
 930 def VREFP  : VXForm_2<266, (ops VRRC:$vD, VRRC:$vB),
 931                       "vrefp $vD, $vB", VecFP,
 932                       []>;
 933 def VRFIM  : VXForm_2<714, (ops VRRC:$vD, VRRC:$vB),
 934                       "vrfim $vD, $vB", VecFP,
 935                       []>;
 936 def VRFIN  : VXForm_2<522, (ops VRRC:$vD, VRRC:$vB),
 937                       "vrfin $vD, $vB", VecFP,
 938                       []>;
 939 def VRFIP  : VXForm_2<650, (ops VRRC:$vD, VRRC:$vB),
 940                       "vrfip $vD, $vB", VecFP,
 941                       []>;
 942 def VRFIZ  : VXForm_2<586, (ops VRRC:$vD, VRRC:$vB),
 943                       "vrfiz $vD, $vB", VecFP,
 944                       []>;
 945 def VRSQRTEFP : VXForm_2<330, (ops VRRC:$vD, VRRC:$vB),
 946                          "vrsqrtefp $vD, $vB", VecFP,
 947                          []>;
 948 def VSUBFP : VXForm_1<74, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 949                       "vsubfp $vD, $vA, $vB", VecFP,
 950                       [(set VRRC:$vD, (fsub VRRC:$vA, VRRC:$vB))]>;
 951 def VXOR : VXForm_1<1220, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 952                       "vxor $vD, $vA, $vB", VecFP,
 953                       []>;
 954
 955 // VX-Form Pseudo Instructions
 956
 957 def V_SET0 : VXForm_setzero<1220, (ops VRRC:$vD),
 958                       "vxor $vD, $vD, $vD", VecFP,
 959                       []>;
 960
 961
 962 //===----------------------------------------------------------------------===//
 963 // DWARF Pseudo Instructions
 964 //
 965
 966 def DWARF_LOC        : Pseudo<(ops i32imm:$line, i32imm:$col, i32imm:$file),
 967                               "; .loc $file, $line, $col",
 968                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
 969                                   (i32 imm:$file))]>;
 970
 971 def DWARF_LABEL      : Pseudo<(ops i32imm:$id),
 972                               "\nLdebug_loc$id:",
 973                       [(dwarf_label (i32 imm:$id))]>;
 974
 975 //===----------------------------------------------------------------------===//
 976 // PowerPC Instruction Patterns
 977 //
 978
 979 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
 980 def : Pat<(i32 imm:$imm),
 981           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
 982
 983 // Implement the 'not' operation with the NOR instruction.
 984 def NOT : Pat<(not GPRC:$in),
 985               (NOR GPRC:$in, GPRC:$in)>;
 986
 987 // ADD an arbitrary immediate.
 988 def : Pat<(add GPRC:$in, imm:$imm),
 989           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
 990 // OR an arbitrary immediate.
 991 def : Pat<(or GPRC:$in, imm:$imm),
 992           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 993 // XOR an arbitrary immediate.
 994 def : Pat<(xor GPRC:$in, imm:$imm),
 995           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 996 // SUBFIC
 997 def : Pat<(subc immSExt16:$imm, GPRC:$in),
 998           (SUBFIC GPRC:$in, imm:$imm)>;
 999
1000 // Return void support.
1001 def : Pat<(ret), (BLR)>;
1002
1003 // 64-bit support
1004 def : Pat<(i64 (zext GPRC:$in)),
1005           (RLDICL (OR4To8 GPRC:$in, GPRC:$in), 0, 32)>;
1006 def : Pat<(i64 (anyext GPRC:$in)),
1007           (OR4To8 GPRC:$in, GPRC:$in)>;
1008 def : Pat<(i32 (trunc G8RC:$in)),
1009           (OR8To4 G8RC:$in, G8RC:$in)>;
1010
1011 // SHL
1012 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1013           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1014 def : Pat<(shl G8RC:$in, (i64 imm:$imm)),
1015           (RLDICR G8RC:$in, imm:$imm, (SHL64 imm:$imm))>;
1016 // SRL
1017 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1018           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1019 def : Pat<(srl G8RC:$in, (i64 imm:$imm)),
1020           (RLDICL G8RC:$in, (SRL64 imm:$imm), imm:$imm)>;
1021
1022 // ROTL
1023 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1024           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1025 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1026           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1027
1028 // Hi and Lo for Darwin Global Addresses.
1029 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1030 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1031 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1032 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1033 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1034           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1035 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1036           (ADDIS GPRC:$in, tconstpool:$g)>;
1037
1038 def : Pat<(fmul VRRC:$vA, VRRC:$vB),
1039           (VMADDFP VRRC:$vA, (V_SET0), VRRC:$vB)>;
1040
1041 // Fused negative multiply subtract, alternate pattern
1042 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1043           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1044           Requires<[FPContractions]>;
1045 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1046           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1047           Requires<[FPContractions]>;
1048
1049 // Fused multiply add and multiply sub for packed float.  These are represented
1050 // separately from the real instructions above, for operations that must have
1051 // the additional precision, such as Newton-Rhapson (used by divide, sqrt)
1052 def : Pat<(PPCvmaddfp VRRC:$A, VRRC:$B, VRRC:$C),
1053           (VMADDFP VRRC:$A, VRRC:$B, VRRC:$C)>;
1054 def : Pat<(PPCvnmsubfp VRRC:$A, VRRC:$B, VRRC:$C),
1055           (VNMSUBFP VRRC:$A, VRRC:$B, VRRC:$C)>;
1056
1057 // Standard shifts.  These are represented separately from the real shifts above
1058 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1059 // amounts.
1060 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1061           (SRAW GPRC:$rS, GPRC:$rB)>;
1062 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1063           (SRW GPRC:$rS, GPRC:$rB)>;
1064 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1065           (SLW GPRC:$rS, GPRC:$rB)>;
1066
1067 def : Pat<(i32 (zextload iaddr:$src, i1)),
1068           (LBZ iaddr:$src)>;
1069 def : Pat<(i32 (zextload xaddr:$src, i1)),
1070           (LBZX xaddr:$src)>;
1071 def : Pat<(i32 (extload iaddr:$src, i1)),
1072           (LBZ iaddr:$src)>;
1073 def : Pat<(i32 (extload xaddr:$src, i1)),
1074           (LBZX xaddr:$src)>;
1075 def : Pat<(i32 (extload iaddr:$src, i8)),
1076           (LBZ iaddr:$src)>;
1077 def : Pat<(i32 (extload xaddr:$src, i8)),
1078           (LBZX xaddr:$src)>;
1079 def : Pat<(i32 (extload iaddr:$src, i16)),
1080           (LHZ iaddr:$src)>;
1081 def : Pat<(i32 (extload xaddr:$src, i16)),
1082           (LHZX xaddr:$src)>;
1083 def : Pat<(f64 (extload iaddr:$src, f32)),
1084           (FMRSD (LFS iaddr:$src))>;
1085 def : Pat<(f64 (extload xaddr:$src, f32)),
1086           (FMRSD (LFSX xaddr:$src))>;
1087
1088 def : Pat<(v4i32 (load xoaddr:$src)),
1089           (v4i32 (LVX xoaddr:$src))>;
1090 def : Pat<(store (v4i32 VRRC:$rS), xoaddr:$dst),
1091           (STVX (v4i32 VRRC:$rS), xoaddr:$dst)>;
1092
1093 // Same as above, but using a temporary. FIXME: implement temporaries :)
1094 /*
1095 def : Pattern<(xor GPRC:$in, imm:$imm),
1096               [(set GPRC:$tmp, (XORI GPRC:$in, (LO16 imm:$imm))),
1097                (XORIS GPRC:$tmp, (HI16 imm:$imm))]>;
1098 */
1099
1100 //===----------------------------------------------------------------------===//
1101 // PowerPCInstrInfo Definition
1102 //
1103 def PowerPCInstrInfo : InstrInfo {
1104   let TSFlagsFields = [ "VMX", "PPC64" ];
1105   let TSFlagsShifts = [ 0, 1 ];
1106
1107   let isLittleEndianEncoding = 1;
1108 }
1109