lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56
  57 //===----------------------------------------------------------------------===//
  58 // PowerPC specific DAG Nodes.
  59 //
  60
  61 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  62 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  63 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  64 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  65                        [SDNPHasChain, SDNPMayStore]>;
  66
  67 // Extract FPSCR (not modeled at the DAG level).
  68 def PPCmffs   : SDNode<"PPCISD::MFFS",
  69                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  70
  71 // Perform FADD in round-to-zero mode.
  72 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  73
  74
  75 def PPCfsel   : SDNode<"PPCISD::FSEL",
  76    // Type constraint for fsel.
  77    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  78                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  79
  80 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  81 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  82 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  83 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  84 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  85
  86 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
  87 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
  88                             [SDNPMayLoad]>;
  89 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
  90 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
  91 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
  92 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
  93 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
  94 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
  95 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
  96 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
  97                               [SDNPHasChain]>;
  98 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
  99
 100 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 101
 102 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 103 // amounts.  These nodes are generated by the multi-precision shift code.
 104 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 105 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 106 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 107
 108 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 109 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 110                            [SDNPHasChain, SDNPMayStore]>;
 111
 112 // These are target-independent nodes, but have target-specific formats.
 113 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 114                            [SDNPHasChain, SDNPOutGlue]>;
 115 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 116                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 117
 118 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 119 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 120                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 121                        SDNPVariadic]>;
 122 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 123                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 124                            SDNPVariadic]>;
 125 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 126                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 127 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 128                           [SDNPHasChain, SDNPSideEffect,
 129                            SDNPInGlue, SDNPOutGlue]>;
 130 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 131                             [SDNPHasChain, SDNPSideEffect,
 132                              SDNPInGlue, SDNPOutGlue]>;
 133 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 134                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 135 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 136                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 137                        SDNPVariadic]>;
 138
 139 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 140                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 141
 142 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 143                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 144
 145 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 146                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 147                                                      SDTCisPtrTy<1>]>,
 148                                 [SDNPHasChain, SDNPSideEffect]>;
 149 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 150                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 151                                 [SDNPHasChain, SDNPSideEffect]>;
 152
 153 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 154 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 155
 156 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 157                            [SDNPHasChain, SDNPOptInGlue]>;
 158
 159 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 160                            [SDNPHasChain, SDNPMayLoad]>;
 161 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 162                            [SDNPHasChain, SDNPMayStore]>;
 163
 164 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 165 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 166                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 167 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 168                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 169
 170 // Instructions to support atomic operations
 171 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 172                           [SDNPHasChain, SDNPMayLoad]>;
 173 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 174                           [SDNPHasChain, SDNPMayStore]>;
 175
 176 // Instructions to support medium and large code model
 177 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 178 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 179 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 180
 181
 182 // Instructions to support dynamic alloca.
 183 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 184 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 185
 186 //===----------------------------------------------------------------------===//
 187 // PowerPC specific transformation functions and pattern fragments.
 188 //
 189
 190 def SHL32 : SDNodeXForm<imm, [{
 191   // Transformation function: 31 - imm
 192   return getI32Imm(31 - N->getZExtValue());
 193 }]>;
 194
 195 def SRL32 : SDNodeXForm<imm, [{
 196   // Transformation function: 32 - imm
 197   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 198 }]>;
 199
 200 def LO16 : SDNodeXForm<imm, [{
 201   // Transformation function: get the low 16 bits.
 202   return getI32Imm((unsigned short)N->getZExtValue());
 203 }]>;
 204
 205 def HI16 : SDNodeXForm<imm, [{
 206   // Transformation function: shift the immediate value down into the low bits.
 207   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 208 }]>;
 209
 210 def HA16 : SDNodeXForm<imm, [{
 211   // Transformation function: shift the immediate value down into the low bits.
 212   signed int Val = N->getZExtValue();
 213   return getI32Imm((Val - (signed short)Val) >> 16);
 214 }]>;
 215 def MB : SDNodeXForm<imm, [{
 216   // Transformation function: get the start bit of a mask
 217   unsigned mb = 0, me;
 218   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 219   return getI32Imm(mb);
 220 }]>;
 221
 222 def ME : SDNodeXForm<imm, [{
 223   // Transformation function: get the end bit of a mask
 224   unsigned mb, me = 0;
 225   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 226   return getI32Imm(me);
 227 }]>;
 228 def maskimm32 : PatLeaf<(imm), [{
 229   // maskImm predicate - True if immediate is a run of ones.
 230   unsigned mb, me;
 231   if (N->getValueType(0) == MVT::i32)
 232     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 233   else
 234     return false;
 235 }]>;
 236
 237 def immSExt16  : PatLeaf<(imm), [{
 238   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 239   // field.  Used by instructions like 'addi'.
 240   if (N->getValueType(0) == MVT::i32)
 241     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 242   else
 243     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 244 }]>;
 245 def immZExt16  : PatLeaf<(imm), [{
 246   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 247   // field.  Used by instructions like 'ori'.
 248   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 249 }], LO16>;
 250
 251 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 252 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 253 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 254 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 255 // clear).
 256 def imm16ShiftedZExt : PatLeaf<(imm), [{
 257   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 258   // immediate are set.  Used by instructions like 'xoris'.
 259   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 260 }], HI16>;
 261
 262 def imm16ShiftedSExt : PatLeaf<(imm), [{
 263   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 264   // immediate are set.  Used by instructions like 'addis'.  Identical to
 265   // imm16ShiftedZExt in 32-bit mode.
 266   if (N->getZExtValue() & 0xFFFF) return false;
 267   if (N->getValueType(0) == MVT::i32)
 268     return true;
 269   // For 64-bit, make sure it is sext right.
 270   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 271 }], HI16>;
 272
 273 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 274 // restricted memrix (offset/4) constants are alignment sensitive. If these
 275 // offsets are hidden behind TOC entries than the values of the lower-order
 276 // bits cannot be checked directly. As a result, we need to also incorporate
 277 // an alignment check into the relevant patterns.
 278
 279 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 280   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 281 }]>;
 282 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 283                             (store node:$val, node:$ptr), [{
 284   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 285 }]>;
 286 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 287   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 288 }]>;
 289 def aligned4pre_store : PatFrag<
 290                           (ops node:$val, node:$base, node:$offset),
 291                           (pre_store node:$val, node:$base, node:$offset), [{
 292   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 293 }]>;
 294
 295 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 296   return cast<LoadSDNode>(N)->getAlignment() < 4;
 297 }]>;
 298 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 299                               (store node:$val, node:$ptr), [{
 300   return cast<StoreSDNode>(N)->getAlignment() < 4;
 301 }]>;
 302 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 303   return cast<LoadSDNode>(N)->getAlignment() < 4;
 304 }]>;
 305
 306 //===----------------------------------------------------------------------===//
 307 // PowerPC Flag Definitions.
 308
 309 class isPPC64 { bit PPC64 = 1; }
 310 class isDOT   {
 311   list<Register> Defs = [CR0];
 312   bit RC  = 1;
 313 }
 314
 315 class RegConstraint<string C> {
 316   string Constraints = C;
 317 }
 318 class NoEncode<string E> {
 319   string DisableEncoding = E;
 320 }
 321
 322
 323 //===----------------------------------------------------------------------===//
 324 // PowerPC Operand Definitions.
 325
 326 def s5imm   : Operand<i32> {
 327   let PrintMethod = "printS5ImmOperand";
 328 }
 329 def u5imm   : Operand<i32> {
 330   let PrintMethod = "printU5ImmOperand";
 331 }
 332 def u6imm   : Operand<i32> {
 333   let PrintMethod = "printU6ImmOperand";
 334 }
 335 def s16imm  : Operand<i32> {
 336   let PrintMethod = "printS16ImmOperand";
 337 }
 338 def u16imm  : Operand<i32> {
 339   let PrintMethod = "printU16ImmOperand";
 340 }
 341 def directbrtarget : Operand<OtherVT> {
 342   let PrintMethod = "printBranchOperand";
 343   let EncoderMethod = "getDirectBrEncoding";
 344 }
 345 def condbrtarget : Operand<OtherVT> {
 346   let PrintMethod = "printBranchOperand";
 347   let EncoderMethod = "getCondBrEncoding";
 348 }
 349 def calltarget : Operand<iPTR> {
 350   let EncoderMethod = "getDirectBrEncoding";
 351 }
 352 def aaddr : Operand<iPTR> {
 353   let PrintMethod = "printAbsAddrOperand";
 354 }
 355 def symbolHi: Operand<i32> {
 356   let PrintMethod = "printSymbolHi";
 357   let EncoderMethod = "getHA16Encoding";
 358 }
 359 def symbolLo: Operand<i32> {
 360   let PrintMethod = "printSymbolLo";
 361   let EncoderMethod = "getLO16Encoding";
 362 }
 363 def crbitm: Operand<i8> {
 364   let PrintMethod = "printcrbitm";
 365   let EncoderMethod = "get_crbitm_encoding";
 366 }
 367 // Address operands
 368 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 369 def ptr_rc_nor0 : PointerLikeRegClass<1>;
 370
 371 def dispRI : Operand<iPTR>;
 372 def dispRIX : Operand<iPTR>;
 373
 374 def memri : Operand<iPTR> {
 375   let PrintMethod = "printMemRegImm";
 376   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 377   let EncoderMethod = "getMemRIEncoding";
 378 }
 379 def memrr : Operand<iPTR> {
 380   let PrintMethod = "printMemRegReg";
 381   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc:$offreg);
 382 }
 383 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 384   let PrintMethod = "printMemRegImmShifted";
 385   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 386   let EncoderMethod = "getMemRIXEncoding";
 387 }
 388
 389 // A single-register address. This is used with the SjLj
 390 // pseudo-instructions.
 391 def memr : Operand<iPTR> {
 392   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 393 }
 394
 395 // PowerPC Predicate operand.
 396 def pred : Operand<OtherVT> {
 397   let PrintMethod = "printPredicateOperand";
 398   let MIOperandInfo = (ops i32imm:$bibo, CRRC:$reg);
 399 }
 400
 401 // Define PowerPC specific addressing mode.
 402 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 403 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 404 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 405 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 406
 407 // The address in a single register. This is used with the SjLj
 408 // pseudo-instructions.
 409 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 410
 411 /// This is just the offset part of iaddr, used for preinc.
 412 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 413
 414 //===----------------------------------------------------------------------===//
 415 // PowerPC Instruction Predicate Definitions.
 416 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 417 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 418 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 419
 420 //===----------------------------------------------------------------------===//
 421 // PowerPC Instruction Definitions.
 422
 423 // Pseudo-instructions:
 424
 425 let hasCtrlDep = 1 in {
 426 let Defs = [R1], Uses = [R1] in {
 427 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 428                               [(callseq_start timm:$amt)]>;
 429 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 430                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 431 }
 432
 433 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 434                               "UPDATE_VRSAVE $rD, $rS", []>;
 435 }
 436
 437 let Defs = [R1], Uses = [R1] in
 438 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "#DYNALLOC",
 439                        [(set i32:$result,
 440                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 441
 442 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 443 // instruction selection into a branch sequence.
 444 let usesCustomInserter = 1,    // Expanded after instruction selection.
 445     PPC970_Single = 1 in {
 446   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 447                               i32imm:$BROPC), "#SELECT_CC_I4",
 448                               []>;
 449   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 450                               i32imm:$BROPC), "#SELECT_CC_I8",
 451                               []>;
 452   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 453                               i32imm:$BROPC), "#SELECT_CC_F4",
 454                               []>;
 455   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 456                               i32imm:$BROPC), "#SELECT_CC_F8",
 457                               []>;
 458   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 459                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 460                               []>;
 461 }
 462
 463 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 464 // scavenge a register for it.
 465 let mayStore = 1 in
 466 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 467                      "#SPILL_CR", []>;
 468
 469 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 470 // spilled), so we'll need to scavenge a register for it.
 471 let mayLoad = 1 in
 472 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 473                      "#RESTORE_CR", []>;
 474
 475 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 476   let isReturn = 1, Uses = [LR, RM] in
 477     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 478                            [(retflag)]>;
 479   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 480     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 481 }
 482
 483 let Defs = [LR] in
 484   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 485                    PPC970_Unit_BRU;
 486
 487 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 488   let isBarrier = 1 in {
 489   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 490                   "b $dst", BrB,
 491                   [(br bb:$dst)]>;
 492   }
 493
 494   // BCC represents an arbitrary conditional branch on a predicate.
 495   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 496   // a two-value operand where a dag node expects two operands. :(
 497   let isCodeGenOnly = 1 in
 498     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 499                     "b${cond:cc} ${cond:reg}, $dst"
 500                     /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 501
 502   let Defs = [CTR], Uses = [CTR] in {
 503     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 504                        "bdz $dst">;
 505     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 506                        "bdnz $dst">;
 507   }
 508 }
 509
 510 // The direct BCL used by the SjLj setjmp code.
 511 let isCall = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 512   let Defs = [LR], Uses = [RM] in {
 513     def BCL  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 514                        "bcl 20, 31, $dst">;
 515   }
 516 }
 517
 518 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 519   // Convenient aliases for call instructions
 520   let Uses = [RM] in {
 521     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 522                     "bl $func", BrB, []>;  // See Pat patterns below.
 523     def BLA : IForm<18, 1, 1, (outs), (ins aaddr:$func),
 524                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 525   }
 526   let Uses = [CTR, RM] in {
 527     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 528                              "bctrl", BrB, [(PPCbctrl)]>,
 529                 Requires<[In32BitMode]>;
 530   }
 531 }
 532
 533 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 534 def TCRETURNdi :Pseudo< (outs),
 535                         (ins calltarget:$dst, i32imm:$offset),
 536                  "#TC_RETURNd $dst $offset",
 537                  []>;
 538
 539
 540 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 541 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 542                  "#TC_RETURNa $func $offset",
 543                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 544
 545 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 546 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 547                  "#TC_RETURNr $dst $offset",
 548                  []>;
 549
 550
 551 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 552     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 553 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 554      Requires<[In32BitMode]>;
 555
 556
 557
 558 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 559     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 560 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 561                   "b $dst", BrB,
 562                   []>;
 563
 564
 565 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 566     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 567 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 568                   "ba $dst", BrB,
 569                   []>;
 570
 571 let hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
 572     usesCustomInserter = 1 in {
 573   def EH_SjLj_SetJmp32  : Pseudo<(outs GPRC:$dst), (ins memr:$buf),
 574                             "#EH_SJLJ_SETJMP32",
 575                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 576                           Requires<[In32BitMode]>;
 577   let isTerminator = 1 in
 578   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
 579                             "#EH_SJLJ_LONGJMP32",
 580                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 581                           Requires<[In32BitMode]>;
 582 }
 583
 584 let isBranch = 1, isTerminator = 1, isCodeGenOnly = 1 in {
 585   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
 586                         "#EH_SjLj_Setup\t$dst", []>;
 587 }
 588
 589 // DCB* instructions.
 590 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 591                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 592                       PPC970_DGroup_Single;
 593 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 594                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 595                       PPC970_DGroup_Single;
 596 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 597                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 598                       PPC970_DGroup_Single;
 599 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 600                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 601                       PPC970_DGroup_Single;
 602 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 603                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 604                       PPC970_DGroup_Single;
 605 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 606                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 607                       PPC970_DGroup_Single;
 608 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 609                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 610                       PPC970_DGroup_Single;
 611 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 612                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 613                       PPC970_DGroup_Single;
 614
 615 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 616           (DCBT xoaddr:$dst)>;
 617
 618 // Atomic operations
 619 let usesCustomInserter = 1 in {
 620   let Defs = [CR0] in {
 621     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 622       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I8",
 623       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
 624     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 625       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I8",
 626       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
 627     def ATOMIC_LOAD_AND_I8 : Pseudo<
 628       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I8",
 629       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
 630     def ATOMIC_LOAD_OR_I8 : Pseudo<
 631       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I8",
 632       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
 633     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 634       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "ATOMIC_LOAD_XOR_I8",
 635       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
 636     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 637       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I8",
 638       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
 639     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 640       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I16",
 641       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
 642     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 643       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I16",
 644       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
 645     def ATOMIC_LOAD_AND_I16 : Pseudo<
 646       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I16",
 647       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
 648     def ATOMIC_LOAD_OR_I16 : Pseudo<
 649       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I16",
 650       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
 651     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 652       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I16",
 653       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
 654     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 655       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I16",
 656       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
 657     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 658       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I32",
 659       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
 660     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 661       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I32",
 662       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
 663     def ATOMIC_LOAD_AND_I32 : Pseudo<
 664       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I32",
 665       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
 666     def ATOMIC_LOAD_OR_I32 : Pseudo<
 667       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I32",
 668       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
 669     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 670       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I32",
 671       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
 672     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 673       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I32",
 674       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
 675
 676     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 677       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I8",
 678       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
 679     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 680       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
 681       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
 682     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 683       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
 684       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
 685
 686     def ATOMIC_SWAP_I8 : Pseudo<
 687       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_i8",
 688       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
 689     def ATOMIC_SWAP_I16 : Pseudo<
 690       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I16",
 691       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
 692     def ATOMIC_SWAP_I32 : Pseudo<
 693       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I32",
 694       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
 695   }
 696 }
 697
 698 // Instructions to support atomic operations
 699 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 700                    "lwarx $rD, $src", LdStLWARX,
 701                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
 702
 703 let Defs = [CR0] in
 704 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 705                    "stwcx. $rS, $dst", LdStSTWCX,
 706                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
 707                    isDOT;
 708
 709 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 710 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 711
 712 //===----------------------------------------------------------------------===//
 713 // PPC32 Load Instructions.
 714 //
 715
 716 // Unindexed (r+i) Loads.
 717 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 718 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 719                   "lbz $rD, $src", LdStLoad,
 720                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
 721 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 722                   "lha $rD, $src", LdStLHA,
 723                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
 724                   PPC970_DGroup_Cracked;
 725 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 726                   "lhz $rD, $src", LdStLoad,
 727                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
 728 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 729                   "lwz $rD, $src", LdStLoad,
 730                   [(set i32:$rD, (load iaddr:$src))]>;
 731
 732 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 733                   "lfs $rD, $src", LdStLFD,
 734                   [(set f32:$rD, (load iaddr:$src))]>;
 735 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 736                   "lfd $rD, $src", LdStLFD,
 737                   [(set f64:$rD, (load iaddr:$src))]>;
 738
 739
 740 // Unindexed (r+i) Loads with Update (preinc).
 741 let mayLoad = 1 in {
 742 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 743                    "lbzu $rD, $addr", LdStLoadUpd,
 744                    []>, RegConstraint<"$addr.reg = $ea_result">,
 745                    NoEncode<"$ea_result">;
 746
 747 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 748                    "lhau $rD, $addr", LdStLHAU,
 749                    []>, RegConstraint<"$addr.reg = $ea_result">,
 750                    NoEncode<"$ea_result">;
 751
 752 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 753                    "lhzu $rD, $addr", LdStLoadUpd,
 754                    []>, RegConstraint<"$addr.reg = $ea_result">,
 755                    NoEncode<"$ea_result">;
 756
 757 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 758                    "lwzu $rD, $addr", LdStLoadUpd,
 759                    []>, RegConstraint<"$addr.reg = $ea_result">,
 760                    NoEncode<"$ea_result">;
 761
 762 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 763                   "lfsu $rD, $addr", LdStLFDU,
 764                   []>, RegConstraint<"$addr.reg = $ea_result">,
 765                    NoEncode<"$ea_result">;
 766
 767 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 768                   "lfdu $rD, $addr", LdStLFDU,
 769                   []>, RegConstraint<"$addr.reg = $ea_result">,
 770                    NoEncode<"$ea_result">;
 771
 772
 773 // Indexed (r+r) Loads with Update (preinc).
 774 def LBZUX : XForm_1<31, 119, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 775                    (ins memrr:$addr),
 776                    "lbzux $rD, $addr", LdStLoadUpd,
 777                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 778                    NoEncode<"$ea_result">;
 779
 780 def LHAUX : XForm_1<31, 375, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 781                    (ins memrr:$addr),
 782                    "lhaux $rD, $addr", LdStLHAU,
 783                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 784                    NoEncode<"$ea_result">;
 785
 786 def LHZUX : XForm_1<31, 311, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 787                    (ins memrr:$addr),
 788                    "lhzux $rD, $addr", LdStLoadUpd,
 789                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 790                    NoEncode<"$ea_result">;
 791
 792 def LWZUX : XForm_1<31, 55, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 793                    (ins memrr:$addr),
 794                    "lwzux $rD, $addr", LdStLoadUpd,
 795                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 796                    NoEncode<"$ea_result">;
 797
 798 def LFSUX : XForm_1<31, 567, (outs F4RC:$rD, ptr_rc_nor0:$ea_result),
 799                    (ins memrr:$addr),
 800                    "lfsux $rD, $addr", LdStLFDU,
 801                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 802                    NoEncode<"$ea_result">;
 803
 804 def LFDUX : XForm_1<31, 631, (outs F8RC:$rD, ptr_rc_nor0:$ea_result),
 805                    (ins memrr:$addr),
 806                    "lfdux $rD, $addr", LdStLFDU,
 807                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 808                    NoEncode<"$ea_result">;
 809 }
 810 }
 811
 812 // Indexed (r+r) Loads.
 813 //
 814 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 815 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 816                    "lbzx $rD, $src", LdStLoad,
 817                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
 818 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 819                    "lhax $rD, $src", LdStLHA,
 820                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
 821                    PPC970_DGroup_Cracked;
 822 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 823                    "lhzx $rD, $src", LdStLoad,
 824                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
 825 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 826                    "lwzx $rD, $src", LdStLoad,
 827                    [(set i32:$rD, (load xaddr:$src))]>;
 828
 829
 830 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 831                    "lhbrx $rD, $src", LdStLoad,
 832                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
 833 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 834                    "lwbrx $rD, $src", LdStLoad,
 835                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
 836
 837 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 838                       "lfsx $frD, $src", LdStLFD,
 839                       [(set f32:$frD, (load xaddr:$src))]>;
 840 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 841                       "lfdx $frD, $src", LdStLFD,
 842                       [(set f64:$frD, (load xaddr:$src))]>;
 843 }
 844
 845 //===----------------------------------------------------------------------===//
 846 // PPC32 Store Instructions.
 847 //
 848
 849 // Unindexed (r+i) Stores.
 850 let PPC970_Unit = 2 in {
 851 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 852                    "stb $rS, $src", LdStStore,
 853                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
 854 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 855                    "sth $rS, $src", LdStStore,
 856                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
 857 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 858                    "stw $rS, $src", LdStStore,
 859                    [(store i32:$rS, iaddr:$src)]>;
 860 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 861                    "stfs $rS, $dst", LdStSTFD,
 862                    [(store f32:$rS, iaddr:$dst)]>;
 863 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 864                    "stfd $rS, $dst", LdStSTFD,
 865                    [(store f64:$rS, iaddr:$dst)]>;
 866 }
 867
 868 // Unindexed (r+i) Stores with Update (preinc).
 869 let PPC970_Unit = 2, mayStore = 1 in {
 870 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 871                     "stbu $rS, $dst", LdStStoreUpd, []>,
 872                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 873 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 874                     "sthu $rS, $dst", LdStStoreUpd, []>,
 875                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 876 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 877                     "stwu $rS, $dst", LdStStoreUpd, []>,
 878                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 879 def STFSU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memri:$dst),
 880                     "stfsu $rS, $dst", LdStSTFDU, []>,
 881                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 882 def STFDU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memri:$dst),
 883                     "stfdu $rS, $dst", LdStSTFDU, []>,
 884                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 885 }
 886
 887 // Patterns to match the pre-inc stores.  We can't put the patterns on
 888 // the instruction definitions directly as ISel wants the address base
 889 // and offset to be separate operands, not a single complex operand.
 890 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 891           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
 892 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 893           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
 894 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 895           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
 896 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 897           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
 898 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 899           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
 900
 901 // Indexed (r+r) Stores.
 902 let PPC970_Unit = 2 in {
 903 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 904                    "stbx $rS, $dst", LdStStore,
 905                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
 906                    PPC970_DGroup_Cracked;
 907 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 908                    "sthx $rS, $dst", LdStStore,
 909                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
 910                    PPC970_DGroup_Cracked;
 911 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 912                    "stwx $rS, $dst", LdStStore,
 913                    [(store i32:$rS, xaddr:$dst)]>,
 914                    PPC970_DGroup_Cracked;
 915
 916 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 917                    "sthbrx $rS, $dst", LdStStore,
 918                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
 919                    PPC970_DGroup_Cracked;
 920 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 921                    "stwbrx $rS, $dst", LdStStore,
 922                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
 923                    PPC970_DGroup_Cracked;
 924
 925 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 926                      "stfiwx $frS, $dst", LdStSTFD,
 927                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
 928
 929 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 930                      "stfsx $frS, $dst", LdStSTFD,
 931                      [(store f32:$frS, xaddr:$dst)]>;
 932 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 933                      "stfdx $frS, $dst", LdStSTFD,
 934                      [(store f64:$frS, xaddr:$dst)]>;
 935 }
 936
 937 // Indexed (r+r) Stores with Update (preinc).
 938 let PPC970_Unit = 2, mayStore = 1 in {
 939 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 940                     "stbux $rS, $dst", LdStStoreUpd, []>,
 941                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 942                     PPC970_DGroup_Cracked;
 943 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 944                     "sthux $rS, $dst", LdStStoreUpd, []>,
 945                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 946                     PPC970_DGroup_Cracked;
 947 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 948                     "stwux $rS, $dst", LdStStoreUpd, []>,
 949                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 950                     PPC970_DGroup_Cracked;
 951 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memrr:$dst),
 952                     "stfsux $rS, $dst", LdStSTFDU, []>,
 953                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 954                     PPC970_DGroup_Cracked;
 955 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memrr:$dst),
 956                     "stfdux $rS, $dst", LdStSTFDU, []>,
 957                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 958                     PPC970_DGroup_Cracked;
 959 }
 960
 961 // Patterns to match the pre-inc stores.  We can't put the patterns on
 962 // the instruction definitions directly as ISel wants the address base
 963 // and offset to be separate operands, not a single complex operand.
 964 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 965           (STBUX $rS, $ptrreg, $ptroff)>;
 966 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 967           (STHUX $rS, $ptrreg, $ptroff)>;
 968 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 969           (STWUX $rS, $ptrreg, $ptroff)>;
 970 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 971           (STFSUX $rS, $ptrreg, $ptroff)>;
 972 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 973           (STFDUX $rS, $ptrreg, $ptroff)>;
 974
 975 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 976                         "sync", LdStSync,
 977                         [(int_ppc_sync)]>;
 978
 979 //===----------------------------------------------------------------------===//
 980 // PPC32 Arithmetic Instructions.
 981 //
 982
 983 let PPC970_Unit = 1 in {  // FXU Operations.
 984 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$imm),
 985                      "addi $rD, $rA, $imm", IntSimple,
 986                      [(set i32:$rD, (add i32:$rA, immSExt16:$imm))]>;
 987 let Defs = [CARRY] in {
 988 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 989                      "addic $rD, $rA, $imm", IntGeneral,
 990                      [(set i32:$rD, (addc i32:$rA, immSExt16:$imm))]>,
 991                      PPC970_DGroup_Cracked;
 992 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 993                      "addic. $rD, $rA, $imm", IntGeneral,
 994                      []>;
 995 }
 996 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolHi:$imm),
 997                      "addis $rD, $rA, $imm", IntSimple,
 998                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
 999 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$sym),
1000                      "la $rD, $sym($rA)", IntGeneral,
1001                      [(set i32:$rD, (add i32:$rA,
1002                                           (PPClo tglobaladdr:$sym, 0)))]>;
1003 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1004                      "mulli $rD, $rA, $imm", IntMulLI,
1005                      [(set i32:$rD, (mul i32:$rA, immSExt16:$imm))]>;
1006 let Defs = [CARRY] in {
1007 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1008                      "subfic $rD, $rA, $imm", IntGeneral,
1009                      [(set i32:$rD, (subc immSExt16:$imm, i32:$rA))]>;
1010 }
1011
1012 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1013   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
1014                        "li $rD, $imm", IntSimple,
1015                        [(set i32:$rD, immSExt16:$imm)]>;
1016   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
1017                        "lis $rD, $imm", IntSimple,
1018                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1019 }
1020 }
1021
1022 let PPC970_Unit = 1 in {  // FXU Operations.
1023 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1024                     "andi. $dst, $src1, $src2", IntGeneral,
1025                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1026                     isDOT;
1027 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1028                     "andis. $dst, $src1, $src2", IntGeneral,
1029                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1030                     isDOT;
1031 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1032                     "ori $dst, $src1, $src2", IntSimple,
1033                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1034 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1035                     "oris $dst, $src1, $src2", IntSimple,
1036                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1037 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1038                     "xori $dst, $src1, $src2", IntSimple,
1039                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1040 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1041                     "xoris $dst, $src1, $src2", IntSimple,
1042                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1043 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1044                          []>;
1045 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
1046                         "cmpwi $crD, $rA, $imm", IntCompare>;
1047 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1048                          "cmplwi $dst, $src1, $src2", IntCompare>;
1049 }
1050
1051
1052 let PPC970_Unit = 1 in {  // FXU Operations.
1053 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1054                    "nand $rA, $rS, $rB", IntSimple,
1055                    [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1056 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1057                    "and $rA, $rS, $rB", IntSimple,
1058                    [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1059 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1060                    "andc $rA, $rS, $rB", IntSimple,
1061                    [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1062 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1063                    "or $rA, $rS, $rB", IntSimple,
1064                    [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1065 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1066                    "nor $rA, $rS, $rB", IntSimple,
1067                    [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1068 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1069                    "orc $rA, $rS, $rB", IntSimple,
1070                    [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1071 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1072                    "eqv $rA, $rS, $rB", IntSimple,
1073                    [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1074 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1075                    "xor $rA, $rS, $rB", IntSimple,
1076                    [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1077 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1078                    "slw $rA, $rS, $rB", IntGeneral,
1079                    [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1080 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1081                    "srw $rA, $rS, $rB", IntGeneral,
1082                    [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1083 let Defs = [CARRY] in {
1084 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1085                    "sraw $rA, $rS, $rB", IntShift,
1086                    [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1087 }
1088 }
1089
1090 let PPC970_Unit = 1 in {  // FXU Operations.
1091 let Defs = [CARRY] in {
1092 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1093                      "srawi $rA, $rS, $SH", IntShift,
1094                      [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1095 }
1096 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1097                       "cntlzw $rA, $rS", IntGeneral,
1098                       [(set i32:$rA, (ctlz i32:$rS))]>;
1099 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1100                       "extsb $rA, $rS", IntSimple,
1101                       [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1102 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1103                       "extsh $rA, $rS", IntSimple,
1104                       [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1105
1106 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1107                           "cmpw $crD, $rA, $rB", IntCompare>;
1108 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1109                           "cmplw $crD, $rA, $rB", IntCompare>;
1110 }
1111 let PPC970_Unit = 3 in {  // FPU Operations.
1112 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1113 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1114 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1115                       "fcmpu $crD, $fA, $fB", FPCompare>;
1116 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1117                       "fcmpu $crD, $fA, $fB", FPCompare>;
1118
1119 let Uses = [RM] in {
1120   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1121                         "fctiwz $frD, $frB", FPGeneral,
1122                         [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1123   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1124                         "frsp $frD, $frB", FPGeneral,
1125                         [(set f32:$frD, (fround f64:$frB))]>;
1126   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1127                         "fsqrt $frD, $frB", FPSqrt,
1128                         [(set f64:$frD, (fsqrt f64:$frB))]>;
1129   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1130                         "fsqrts $frD, $frB", FPSqrt,
1131                         [(set f32:$frD, (fsqrt f32:$frB))]>;
1132   }
1133 }
1134
1135 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1136 /// often coalesced away and we don't want the dispatch group builder to think
1137 /// that they will fill slots (which could cause the load of a LSU reject to
1138 /// sneak into a d-group with a store).
1139 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1140                      "fmr $frD, $frB", FPGeneral,
1141                      []>,  // (set f32:$frD, f32:$frB)
1142                      PPC970_Unit_Pseudo;
1143
1144 let PPC970_Unit = 3 in {  // FPU Operations.
1145 // These are artificially split into two different forms, for 4/8 byte FP.
1146 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1147                       "fabs $frD, $frB", FPGeneral,
1148                       [(set f32:$frD, (fabs f32:$frB))]>;
1149 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1150                       "fabs $frD, $frB", FPGeneral,
1151                       [(set f64:$frD, (fabs f64:$frB))]>;
1152 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1153                       "fnabs $frD, $frB", FPGeneral,
1154                       [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1155 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1156                       "fnabs $frD, $frB", FPGeneral,
1157                       [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1158 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1159                       "fneg $frD, $frB", FPGeneral,
1160                       [(set f32:$frD, (fneg f32:$frB))]>;
1161 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1162                       "fneg $frD, $frB", FPGeneral,
1163                       [(set f64:$frD, (fneg f64:$frB))]>;
1164 }
1165
1166
1167 // XL-Form instructions.  condition register logical ops.
1168 //
1169 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1170                       "mcrf $BF, $BFA", BrMCR>,
1171              PPC970_DGroup_First, PPC970_Unit_CRU;
1172
1173 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1174                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1175                       "creqv $CRD, $CRA, $CRB", BrCR,
1176                       []>;
1177
1178 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1179                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1180                       "cror $CRD, $CRA, $CRB", BrCR,
1181                       []>;
1182
1183 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1184               "creqv $dst, $dst, $dst", BrCR,
1185               []>;
1186
1187 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1188               "crxor $dst, $dst, $dst", BrCR,
1189               []>;
1190
1191 let Defs = [CR1EQ], CRD = 6 in {
1192 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1193               "creqv 6, 6, 6", BrCR,
1194               [(PPCcr6set)]>;
1195
1196 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1197               "crxor 6, 6, 6", BrCR,
1198               [(PPCcr6unset)]>;
1199 }
1200
1201 // XFX-Form instructions.  Instructions that deal with SPRs.
1202 //
1203 let Uses = [CTR] in {
1204 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1205                           "mfctr $rT", SprMFSPR>,
1206             PPC970_DGroup_First, PPC970_Unit_FXU;
1207 }
1208 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1209 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1210                           "mtctr $rS", SprMTSPR>,
1211             PPC970_DGroup_First, PPC970_Unit_FXU;
1212 }
1213
1214 let Defs = [LR] in {
1215 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1216                           "mtlr $rS", SprMTSPR>,
1217             PPC970_DGroup_First, PPC970_Unit_FXU;
1218 }
1219 let Uses = [LR] in {
1220 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1221                           "mflr $rT", SprMFSPR>,
1222             PPC970_DGroup_First, PPC970_Unit_FXU;
1223 }
1224
1225 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1226 // a GPR on the PPC970.  As such, copies in and out have the same performance
1227 // characteristics as an OR instruction.
1228 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1229                              "mtspr 256, $rS", IntGeneral>,
1230                PPC970_DGroup_Single, PPC970_Unit_FXU;
1231 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1232                              "mfspr $rT, 256", IntGeneral>,
1233                PPC970_DGroup_First, PPC970_Unit_FXU;
1234
1235 let isCodeGenOnly = 1 in {
1236   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1237                                 (outs VRSAVERC:$reg), (ins GPRC:$rS),
1238                                 "mtspr 256, $rS", IntGeneral>,
1239                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1240   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT),
1241                                 (ins VRSAVERC:$reg),
1242                                 "mfspr $rT, 256", IntGeneral>,
1243                   PPC970_DGroup_First, PPC970_Unit_FXU;
1244 }
1245
1246 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1247 // so we'll need to scavenge a register for it.
1248 let mayStore = 1 in
1249 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1250                      "#SPILL_VRSAVE", []>;
1251
1252 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1253 // spilled), so we'll need to scavenge a register for it.
1254 let mayLoad = 1 in
1255 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1256                      "#RESTORE_VRSAVE", []>;
1257
1258 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1259                       "mtcrf $FXM, $rS", BrMCRX>,
1260             PPC970_MicroCode, PPC970_Unit_CRU;
1261
1262 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1263 // declaring that here gives the local register allocator problems with this:
1264 //  vreg = MCRF  CR0
1265 //  MFCR  <kill of whatever preg got assigned to vreg>
1266 // while not declaring it breaks DeadMachineInstructionElimination.
1267 // As it turns out, in all cases where we currently use this,
1268 // we're only interested in one subregister of it.  Represent this in the
1269 // instruction to keep the register allocator from becoming confused.
1270 //
1271 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1272 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1273                        "#MFCRpseud", SprMFCR>,
1274             PPC970_MicroCode, PPC970_Unit_CRU;
1275
1276 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1277                      "mfcr $rT", SprMFCR>,
1278                      PPC970_MicroCode, PPC970_Unit_CRU;
1279
1280 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1281                        "mfocrf $rT, $FXM", SprMFCR>,
1282             PPC970_DGroup_First, PPC970_Unit_CRU;
1283
1284 // Pseudo instruction to perform FADD in round-to-zero mode.
1285 let usesCustomInserter = 1, Uses = [RM] in {
1286   def FADDrtz: Pseudo<(outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB), "",
1287                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1288 }
1289
1290 // The above pseudo gets expanded to make use of the following instructions
1291 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1292 let Uses = [RM], Defs = [RM] in {
1293   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1294                         "mtfsb0 $FM", IntMTFSB0, []>,
1295                PPC970_DGroup_Single, PPC970_Unit_FPU;
1296   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1297                         "mtfsb1 $FM", IntMTFSB0, []>,
1298                PPC970_DGroup_Single, PPC970_Unit_FPU;
1299   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, F8RC:$rT),
1300                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1301                PPC970_DGroup_Single, PPC970_Unit_FPU;
1302 }
1303 let Uses = [RM] in {
1304   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1305                          "mffs $rT", IntMFFS,
1306                          [(set f64:$rT, (PPCmffs))]>,
1307                PPC970_DGroup_Single, PPC970_Unit_FPU;
1308 }
1309
1310
1311 let PPC970_Unit = 1 in {  // FXU Operations.
1312
1313 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1314 //
1315 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1316                      "add $rT, $rA, $rB", IntSimple,
1317                      [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1318 let Defs = [CARRY] in {
1319 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1320                      "addc $rT, $rA, $rB", IntGeneral,
1321                      [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1322                      PPC970_DGroup_Cracked;
1323 }
1324 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1325                      "divw $rT, $rA, $rB", IntDivW,
1326                      [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1327                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1328 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1329                      "divwu $rT, $rA, $rB", IntDivW,
1330                      [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1331                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1332 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1333                      "mulhw $rT, $rA, $rB", IntMulHW,
1334                      [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1335 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1336                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1337                      [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1338 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1339                      "mullw $rT, $rA, $rB", IntMulHW,
1340                      [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1341 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1342                      "subf $rT, $rA, $rB", IntGeneral,
1343                      [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1344 let Defs = [CARRY] in {
1345 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1346                      "subfc $rT, $rA, $rB", IntGeneral,
1347                      [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1348                      PPC970_DGroup_Cracked;
1349 }
1350 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1351                       "neg $rT, $rA", IntSimple,
1352                       [(set i32:$rT, (ineg i32:$rA))]>;
1353 let Uses = [CARRY], Defs = [CARRY] in {
1354 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1355                       "adde $rT, $rA, $rB", IntGeneral,
1356                       [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1357 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1358                       "addme $rT, $rA", IntGeneral,
1359                       [(set i32:$rT, (adde i32:$rA, -1))]>;
1360 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1361                       "addze $rT, $rA", IntGeneral,
1362                       [(set i32:$rT, (adde i32:$rA, 0))]>;
1363 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1364                       "subfe $rT, $rA, $rB", IntGeneral,
1365                       [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1366 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1367                       "subfme $rT, $rA", IntGeneral,
1368                       [(set i32:$rT, (sube -1, i32:$rA))]>;
1369 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1370                       "subfze $rT, $rA", IntGeneral,
1371                       [(set i32:$rT, (sube 0, i32:$rA))]>;
1372 }
1373 }
1374
1375 // A-Form instructions.  Most of the instructions executed in the FPU are of
1376 // this type.
1377 //
1378 let PPC970_Unit = 3 in {  // FPU Operations.
1379 let Uses = [RM] in {
1380   def FMADD : AForm_1<63, 29,
1381                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1382                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1383                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1384   def FMADDS : AForm_1<59, 29,
1385                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1386                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1387                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1388   def FMSUB : AForm_1<63, 28,
1389                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1390                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1391                       [(set f64:$FRT,
1392                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1393   def FMSUBS : AForm_1<59, 28,
1394                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1395                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1396                       [(set f32:$FRT,
1397                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1398   def FNMADD : AForm_1<63, 31,
1399                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1400                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1401                       [(set f64:$FRT,
1402                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
1403   def FNMADDS : AForm_1<59, 31,
1404                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1405                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1406                       [(set f32:$FRT,
1407                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
1408   def FNMSUB : AForm_1<63, 30,
1409                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1410                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1411                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
1412                                                  (fneg f64:$FRB))))]>;
1413   def FNMSUBS : AForm_1<59, 30,
1414                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1415                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1416                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
1417                                                  (fneg f32:$FRB))))]>;
1418 }
1419 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1420 // having 4 of these, force the comparison to always be an 8-byte double (code
1421 // should use an FMRSD if the input comparison value really wants to be a float)
1422 // and 4/8 byte forms for the result and operand type..
1423 def FSELD : AForm_1<63, 23,
1424                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1425                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1426                     [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
1427 def FSELS : AForm_1<63, 23,
1428                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1429                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1430                     [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
1431 let Uses = [RM] in {
1432   def FADD  : AForm_2<63, 21,
1433                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1434                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1435                       [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
1436   def FADDS : AForm_2<59, 21,
1437                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1438                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1439                       [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
1440   def FDIV  : AForm_2<63, 18,
1441                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1442                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1443                       [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
1444   def FDIVS : AForm_2<59, 18,
1445                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1446                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1447                       [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
1448   def FMUL  : AForm_3<63, 25,
1449                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC),
1450                       "fmul $FRT, $FRA, $FRC", FPFused,
1451                       [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
1452   def FMULS : AForm_3<59, 25,
1453                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC),
1454                       "fmuls $FRT, $FRA, $FRC", FPGeneral,
1455                       [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
1456   def FSUB  : AForm_2<63, 20,
1457                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1458                       "fsub $FRT, $FRA, $FRB", FPAddSub,
1459                       [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
1460   def FSUBS : AForm_2<59, 20,
1461                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1462                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1463                       [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
1464   }
1465 }
1466
1467 let PPC970_Unit = 1 in {  // FXU Operations.
1468   def ISEL  : AForm_4<31, 15,
1469                      (outs GPRC:$rT), (ins GPRC_NOR0:$rA, GPRC:$rB, CRBITRC:$cond),
1470                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1471                      []>;
1472 }
1473
1474 let PPC970_Unit = 1 in {  // FXU Operations.
1475 // M-Form instructions.  rotate and mask instructions.
1476 //
1477 let isCommutable = 1 in {
1478 // RLWIMI can be commuted if the rotate amount is zero.
1479 def RLWIMI : MForm_2<20,
1480                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1481                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1482                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1483                       NoEncode<"$rSi">;
1484 }
1485 def RLWINM : MForm_2<21,
1486                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1487                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1488                      []>;
1489 def RLWINMo : MForm_2<21,
1490                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1491                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1492                      []>, isDOT, PPC970_DGroup_Cracked;
1493 def RLWNM  : MForm_2<23,
1494                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1495                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1496                      []>;
1497 }
1498
1499
1500 //===----------------------------------------------------------------------===//
1501 // PowerPC Instruction Patterns
1502 //
1503
1504 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1505 def : Pat<(i32 imm:$imm),
1506           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1507
1508 // Implement the 'not' operation with the NOR instruction.
1509 def NOT : Pat<(not i32:$in),
1510               (NOR $in, $in)>;
1511
1512 // ADD an arbitrary immediate.
1513 def : Pat<(add i32:$in, imm:$imm),
1514           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1515 // OR an arbitrary immediate.
1516 def : Pat<(or i32:$in, imm:$imm),
1517           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1518 // XOR an arbitrary immediate.
1519 def : Pat<(xor i32:$in, imm:$imm),
1520           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1521 // SUBFIC
1522 def : Pat<(sub immSExt16:$imm, i32:$in),
1523           (SUBFIC $in, imm:$imm)>;
1524
1525 // SHL/SRL
1526 def : Pat<(shl i32:$in, (i32 imm:$imm)),
1527           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
1528 def : Pat<(srl i32:$in, (i32 imm:$imm)),
1529           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
1530
1531 // ROTL
1532 def : Pat<(rotl i32:$in, i32:$sh),
1533           (RLWNM $in, $sh, 0, 31)>;
1534 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
1535           (RLWINM $in, imm:$imm, 0, 31)>;
1536
1537 // RLWNM
1538 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
1539           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1540
1541 // Calls
1542 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1543           (BL tglobaladdr:$dst)>;
1544 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1545           (BL texternalsym:$dst)>;
1546
1547
1548 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1549           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1550
1551 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1552           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1553
1554 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1555           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1556
1557
1558
1559 // Hi and Lo for Darwin Global Addresses.
1560 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1561 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1562 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1563 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1564 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1565 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1566 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1567 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1568 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
1569           (ADDIS $in, tglobaltlsaddr:$g)>;
1570 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
1571           (ADDI $in, tglobaltlsaddr:$g)>;
1572 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
1573           (ADDIS $in, tglobaladdr:$g)>;
1574 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
1575           (ADDIS $in, tconstpool:$g)>;
1576 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
1577           (ADDIS $in, tjumptable:$g)>;
1578 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
1579           (ADDIS $in, tblockaddress:$g)>;
1580
1581 // Standard shifts.  These are represented separately from the real shifts above
1582 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1583 // amounts.
1584 def : Pat<(sra i32:$rS, i32:$rB),
1585           (SRAW $rS, $rB)>;
1586 def : Pat<(srl i32:$rS, i32:$rB),
1587           (SRW $rS, $rB)>;
1588 def : Pat<(shl i32:$rS, i32:$rB),
1589           (SLW $rS, $rB)>;
1590
1591 def : Pat<(zextloadi1 iaddr:$src),
1592           (LBZ iaddr:$src)>;
1593 def : Pat<(zextloadi1 xaddr:$src),
1594           (LBZX xaddr:$src)>;
1595 def : Pat<(extloadi1 iaddr:$src),
1596           (LBZ iaddr:$src)>;
1597 def : Pat<(extloadi1 xaddr:$src),
1598           (LBZX xaddr:$src)>;
1599 def : Pat<(extloadi8 iaddr:$src),
1600           (LBZ iaddr:$src)>;
1601 def : Pat<(extloadi8 xaddr:$src),
1602           (LBZX xaddr:$src)>;
1603 def : Pat<(extloadi16 iaddr:$src),
1604           (LHZ iaddr:$src)>;
1605 def : Pat<(extloadi16 xaddr:$src),
1606           (LHZX xaddr:$src)>;
1607 def : Pat<(f64 (extloadf32 iaddr:$src)),
1608           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1609 def : Pat<(f64 (extloadf32 xaddr:$src)),
1610           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1611
1612 def : Pat<(f64 (fextend f32:$src)),
1613           (COPY_TO_REGCLASS $src, F8RC)>;
1614
1615 // Memory barriers
1616 def : Pat<(membarrier (i32 imm /*ll*/),
1617                       (i32 imm /*ls*/),
1618                       (i32 imm /*sl*/),
1619                       (i32 imm /*ss*/),
1620                       (i32 imm /*device*/)),
1621            (SYNC)>;
1622
1623 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1624
1625 include "PPCInstrAltivec.td"
1626 include "PPCInstr64Bit.td"