lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 166 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 167
 168 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 169                            [SDNPHasChain, SDNPOptInGlue]>;
 170
 171 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 172                            [SDNPHasChain, SDNPMayLoad]>;
 173 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 174                            [SDNPHasChain, SDNPMayStore]>;
 175
 176 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 177 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 178                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 179 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 180                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 181
 182 // Instructions to support atomic operations
 183 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 184                           [SDNPHasChain, SDNPMayLoad]>;
 185 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 186                           [SDNPHasChain, SDNPMayStore]>;
 187
 188 // Instructions to support medium and large code model
 189 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 190 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 191 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 192
 193
 194 // Instructions to support dynamic alloca.
 195 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 196 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 197
 198 //===----------------------------------------------------------------------===//
 199 // PowerPC specific transformation functions and pattern fragments.
 200 //
 201
 202 def SHL32 : SDNodeXForm<imm, [{
 203   // Transformation function: 31 - imm
 204   return getI32Imm(31 - N->getZExtValue());
 205 }]>;
 206
 207 def SRL32 : SDNodeXForm<imm, [{
 208   // Transformation function: 32 - imm
 209   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 210 }]>;
 211
 212 def LO16 : SDNodeXForm<imm, [{
 213   // Transformation function: get the low 16 bits.
 214   return getI32Imm((unsigned short)N->getZExtValue());
 215 }]>;
 216
 217 def HI16 : SDNodeXForm<imm, [{
 218   // Transformation function: shift the immediate value down into the low bits.
 219   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 220 }]>;
 221
 222 def HA16 : SDNodeXForm<imm, [{
 223   // Transformation function: shift the immediate value down into the low bits.
 224   signed int Val = N->getZExtValue();
 225   return getI32Imm((Val - (signed short)Val) >> 16);
 226 }]>;
 227 def MB : SDNodeXForm<imm, [{
 228   // Transformation function: get the start bit of a mask
 229   unsigned mb = 0, me;
 230   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 231   return getI32Imm(mb);
 232 }]>;
 233
 234 def ME : SDNodeXForm<imm, [{
 235   // Transformation function: get the end bit of a mask
 236   unsigned mb, me = 0;
 237   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 238   return getI32Imm(me);
 239 }]>;
 240 def maskimm32 : PatLeaf<(imm), [{
 241   // maskImm predicate - True if immediate is a run of ones.
 242   unsigned mb, me;
 243   if (N->getValueType(0) == MVT::i32)
 244     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 245   else
 246     return false;
 247 }]>;
 248
 249 def immSExt16  : PatLeaf<(imm), [{
 250   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 251   // field.  Used by instructions like 'addi'.
 252   if (N->getValueType(0) == MVT::i32)
 253     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 254   else
 255     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 256 }]>;
 257 def immZExt16  : PatLeaf<(imm), [{
 258   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 259   // field.  Used by instructions like 'ori'.
 260   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 261 }], LO16>;
 262
 263 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 264 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 265 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 266 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 267 // clear).
 268 def imm16ShiftedZExt : PatLeaf<(imm), [{
 269   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 270   // immediate are set.  Used by instructions like 'xoris'.
 271   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 272 }], HI16>;
 273
 274 def imm16ShiftedSExt : PatLeaf<(imm), [{
 275   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'addis'.  Identical to
 277   // imm16ShiftedZExt in 32-bit mode.
 278   if (N->getZExtValue() & 0xFFFF) return false;
 279   if (N->getValueType(0) == MVT::i32)
 280     return true;
 281   // For 64-bit, make sure it is sext right.
 282   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 283 }], HI16>;
 284
 285 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 286 // restricted memrix (offset/4) constants are alignment sensitive. If these
 287 // offsets are hidden behind TOC entries than the values of the lower-order
 288 // bits cannot be checked directly. As a result, we need to also incorporate
 289 // an alignment check into the relevant patterns.
 290
 291 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 292   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 293 }]>;
 294 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 295                             (store node:$val, node:$ptr), [{
 296   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 297 }]>;
 298 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 299   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 300 }]>;
 301 def aligned4pre_store : PatFrag<
 302                           (ops node:$val, node:$base, node:$offset),
 303                           (pre_store node:$val, node:$base, node:$offset), [{
 304   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 305 }]>;
 306
 307 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 308   return cast<LoadSDNode>(N)->getAlignment() < 4;
 309 }]>;
 310 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 311                               (store node:$val, node:$ptr), [{
 312   return cast<StoreSDNode>(N)->getAlignment() < 4;
 313 }]>;
 314 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 315   return cast<LoadSDNode>(N)->getAlignment() < 4;
 316 }]>;
 317
 318 //===----------------------------------------------------------------------===//
 319 // PowerPC Flag Definitions.
 320
 321 class isPPC64 { bit PPC64 = 1; }
 322 class isDOT   { bit RC = 1; }
 323
 324 class RegConstraint<string C> {
 325   string Constraints = C;
 326 }
 327 class NoEncode<string E> {
 328   string DisableEncoding = E;
 329 }
 330
 331
 332 //===----------------------------------------------------------------------===//
 333 // PowerPC Operand Definitions.
 334
 335 def s5imm   : Operand<i32> {
 336   let PrintMethod = "printS5ImmOperand";
 337 }
 338 def u5imm   : Operand<i32> {
 339   let PrintMethod = "printU5ImmOperand";
 340 }
 341 def u6imm   : Operand<i32> {
 342   let PrintMethod = "printU6ImmOperand";
 343 }
 344 def s16imm  : Operand<i32> {
 345   let PrintMethod = "printS16ImmOperand";
 346 }
 347 def u16imm  : Operand<i32> {
 348   let PrintMethod = "printU16ImmOperand";
 349 }
 350 def directbrtarget : Operand<OtherVT> {
 351   let PrintMethod = "printBranchOperand";
 352   let EncoderMethod = "getDirectBrEncoding";
 353 }
 354 def condbrtarget : Operand<OtherVT> {
 355   let PrintMethod = "printBranchOperand";
 356   let EncoderMethod = "getCondBrEncoding";
 357 }
 358 def calltarget : Operand<iPTR> {
 359   let EncoderMethod = "getDirectBrEncoding";
 360 }
 361 def aaddr : Operand<iPTR> {
 362   let PrintMethod = "printAbsAddrOperand";
 363 }
 364 def symbolHi: Operand<i32> {
 365   let PrintMethod = "printSymbolHi";
 366   let EncoderMethod = "getHA16Encoding";
 367 }
 368 def symbolLo: Operand<i32> {
 369   let PrintMethod = "printSymbolLo";
 370   let EncoderMethod = "getLO16Encoding";
 371 }
 372 def crbitm: Operand<i8> {
 373   let PrintMethod = "printcrbitm";
 374   let EncoderMethod = "get_crbitm_encoding";
 375 }
 376 // Address operands
 377 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 378 def ptr_rc_nor0 : PointerLikeRegClass<1>;
 379
 380 def dispRI : Operand<iPTR>;
 381 def dispRIX : Operand<iPTR>;
 382
 383 def memri : Operand<iPTR> {
 384   let PrintMethod = "printMemRegImm";
 385   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 386   let EncoderMethod = "getMemRIEncoding";
 387 }
 388 def memrr : Operand<iPTR> {
 389   let PrintMethod = "printMemRegReg";
 390   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc:$offreg);
 391 }
 392 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 393   let PrintMethod = "printMemRegImmShifted";
 394   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 395   let EncoderMethod = "getMemRIXEncoding";
 396 }
 397
 398 // A single-register address. This is used with the SjLj
 399 // pseudo-instructions.
 400 def memr : Operand<iPTR> {
 401   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 402 }
 403
 404 // PowerPC Predicate operand.
 405 def pred : Operand<OtherVT> {
 406   let PrintMethod = "printPredicateOperand";
 407   let MIOperandInfo = (ops i32imm:$bibo, CRRC:$reg);
 408 }
 409
 410 // Define PowerPC specific addressing mode.
 411 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 412 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 413 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 414 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 415
 416 // The address in a single register. This is used with the SjLj
 417 // pseudo-instructions.
 418 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 419
 420 /// This is just the offset part of iaddr, used for preinc.
 421 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 422
 423 //===----------------------------------------------------------------------===//
 424 // PowerPC Instruction Predicate Definitions.
 425 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 426 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 427 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 428
 429 //===----------------------------------------------------------------------===//
 430 // PowerPC Multiclass Definitions.
 431
 432 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 433                     string asmbase, string asmstr, InstrItinClass itin,
 434                     list<dag> pattern> {
 435   let BaseName = asmbase in {
 436     def NAME : XForm_6<opcode, xo, OOL, IOL,
 437                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 438                        pattern>, RecFormRel;
 439     let Defs = [CR0] in
 440     def o    : XForm_6<opcode, xo, OOL, IOL,
 441                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 442                        []>, isDOT, RecFormRel;
 443   }
 444 }
 445
 446 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 447                      string asmbase, string asmstr, InstrItinClass itin,
 448                      list<dag> pattern> {
 449   let BaseName = asmbase in {
 450     let Defs = [CARRY] in
 451     def NAME : XForm_6<opcode, xo, OOL, IOL,
 452                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 453                        pattern>, RecFormRel;
 454     let Defs = [CARRY, CR0] in
 455     def o    : XForm_6<opcode, xo, OOL, IOL,
 456                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 457                        []>, isDOT, RecFormRel;
 458   }
 459 }
 460
 461 multiclass XForm_10r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 462                     string asmbase, string asmstr, InstrItinClass itin,
 463                     list<dag> pattern> {
 464   let BaseName = asmbase in {
 465     def NAME : XForm_10<opcode, xo, OOL, IOL,
 466                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 467                        pattern>, RecFormRel;
 468     let Defs = [CR0] in
 469     def o    : XForm_10<opcode, xo, OOL, IOL,
 470                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 471                        []>, isDOT, RecFormRel;
 472   }
 473 }
 474
 475 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 476                       string asmbase, string asmstr, InstrItinClass itin,
 477                       list<dag> pattern> {
 478   let BaseName = asmbase in {
 479     let Defs = [CARRY] in
 480     def NAME : XForm_10<opcode, xo, OOL, IOL,
 481                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 482                        pattern>, RecFormRel;
 483     let Defs = [CARRY, CR0] in
 484     def o    : XForm_10<opcode, xo, OOL, IOL,
 485                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 486                        []>, isDOT, RecFormRel;
 487   }
 488 }
 489
 490 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 491                     string asmbase, string asmstr, InstrItinClass itin,
 492                     list<dag> pattern> {
 493   let BaseName = asmbase in {
 494     def NAME : XForm_11<opcode, xo, OOL, IOL,
 495                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 496                        pattern>, RecFormRel;
 497     let Defs = [CR0] in
 498     def o    : XForm_11<opcode, xo, OOL, IOL,
 499                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 500                        []>, isDOT, RecFormRel;
 501   }
 502 }
 503
 504 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 505                     string asmbase, string asmstr, InstrItinClass itin,
 506                     list<dag> pattern> {
 507   let BaseName = asmbase in {
 508     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 509                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 510                        pattern>, RecFormRel;
 511     let Defs = [CR0] in
 512     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 513                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 514                        []>, isDOT, RecFormRel;
 515   }
 516 }
 517
 518 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 519                       string asmbase, string asmstr, InstrItinClass itin,
 520                       list<dag> pattern> {
 521   let BaseName = asmbase in {
 522     let Defs = [CARRY] in
 523     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 524                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 525                        pattern>, RecFormRel;
 526     let Defs = [CARRY, CR0] in
 527     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 528                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 529                        []>, isDOT, RecFormRel;
 530   }
 531 }
 532
 533 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 534                     string asmbase, string asmstr, InstrItinClass itin,
 535                     list<dag> pattern> {
 536   let BaseName = asmbase in {
 537     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 538                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 539                        pattern>, RecFormRel;
 540     let Defs = [CR0] in
 541     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 542                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 543                        []>, isDOT, RecFormRel;
 544   }
 545 }
 546
 547 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 548                       string asmbase, string asmstr, InstrItinClass itin,
 549                       list<dag> pattern> {
 550   let BaseName = asmbase in {
 551     let Defs = [CARRY] in
 552     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 553                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 554                        pattern>, RecFormRel;
 555     let Defs = [CARRY, CR0] in
 556     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 557                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 558                        []>, isDOT, RecFormRel;
 559   }
 560 }
 561
 562 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 563                     string asmbase, string asmstr, InstrItinClass itin,
 564                     list<dag> pattern> {
 565   let BaseName = asmbase in {
 566     def NAME : MForm_2<opcode, OOL, IOL,
 567                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 568                        pattern>, RecFormRel;
 569     let Defs = [CR0] in
 570     def o    : MForm_2<opcode, OOL, IOL,
 571                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 572                        []>, isDOT, RecFormRel;
 573   }
 574 }
 575
 576 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 577                     string asmbase, string asmstr, InstrItinClass itin,
 578                     list<dag> pattern> {
 579   let BaseName = asmbase in {
 580     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 581                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 582                        pattern>, RecFormRel;
 583     let Defs = [CR0] in
 584     def o    : MDForm_1<opcode, xo, OOL, IOL,
 585                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 586                        []>, isDOT, RecFormRel;
 587   }
 588 }
 589
 590 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 591                      string asmbase, string asmstr, InstrItinClass itin,
 592                      list<dag> pattern> {
 593   let BaseName = asmbase in {
 594     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 595                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 596                         pattern>, RecFormRel;
 597     let Defs = [CR0] in
 598     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 599                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 600                         []>, isDOT, RecFormRel;
 601   }
 602 }
 603
 604 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 605                       string asmbase, string asmstr, InstrItinClass itin,
 606                       list<dag> pattern> {
 607   let BaseName = asmbase in {
 608     let Defs = [CARRY] in
 609     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 610                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 611                        pattern>, RecFormRel;
 612     let Defs = [CARRY, CR0] in
 613     def o    : XSForm_1<opcode, xo, OOL, IOL,
 614                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 615                        []>, isDOT, RecFormRel;
 616   }
 617 }
 618
 619 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 620                     string asmbase, string asmstr, InstrItinClass itin,
 621                     list<dag> pattern> {
 622   let BaseName = asmbase in {
 623     def NAME : XForm_26<opcode, xo, OOL, IOL,
 624                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 625                        pattern>, RecFormRel;
 626     let Defs = [CR1] in
 627     def o    : XForm_26<opcode, xo, OOL, IOL,
 628                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 629                        []>, isDOT, RecFormRel;
 630   }
 631 }
 632
 633 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 634                     string asmbase, string asmstr, InstrItinClass itin,
 635                     list<dag> pattern> {
 636   let BaseName = asmbase in {
 637     def NAME : AForm_1<opcode, xo, OOL, IOL,
 638                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 639                        pattern>, RecFormRel;
 640     let Defs = [CR1] in
 641     def o    : AForm_1<opcode, xo, OOL, IOL,
 642                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 643                        []>, isDOT, RecFormRel;
 644   }
 645 }
 646
 647 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 648                     string asmbase, string asmstr, InstrItinClass itin,
 649                     list<dag> pattern> {
 650   let BaseName = asmbase in {
 651     def NAME : AForm_2<opcode, xo, OOL, IOL,
 652                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 653                        pattern>, RecFormRel;
 654     let Defs = [CR1] in
 655     def o    : AForm_2<opcode, xo, OOL, IOL,
 656                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 657                        []>, isDOT, RecFormRel;
 658   }
 659 }
 660
 661 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 662                     string asmbase, string asmstr, InstrItinClass itin,
 663                     list<dag> pattern> {
 664   let BaseName = asmbase in {
 665     def NAME : AForm_3<opcode, xo, OOL, IOL,
 666                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 667                        pattern>, RecFormRel;
 668     let Defs = [CR1] in
 669     def o    : AForm_3<opcode, xo, OOL, IOL,
 670                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 671                        []>, isDOT, RecFormRel;
 672   }
 673 }
 674
 675 //===----------------------------------------------------------------------===//
 676 // PowerPC Instruction Definitions.
 677
 678 // Pseudo-instructions:
 679
 680 let hasCtrlDep = 1 in {
 681 let Defs = [R1], Uses = [R1] in {
 682 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 683                               [(callseq_start timm:$amt)]>;
 684 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 685                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 686 }
 687
 688 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 689                               "UPDATE_VRSAVE $rD, $rS", []>;
 690 }
 691
 692 let Defs = [R1], Uses = [R1] in
 693 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "#DYNALLOC",
 694                        [(set i32:$result,
 695                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 696
 697 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 698 // instruction selection into a branch sequence.
 699 let usesCustomInserter = 1,    // Expanded after instruction selection.
 700     PPC970_Single = 1 in {
 701   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 702   // because either operand might become the first operand in an isel, and
 703   // that operand cannot be r0.
 704   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond,
 705                               GPRC_NOR0:$T, GPRC_NOR0:$F,
 706                               i32imm:$BROPC), "#SELECT_CC_I4",
 707                               []>;
 708   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond,
 709                               G8RC_NOX0:$T, G8RC_NOX0:$F,
 710                               i32imm:$BROPC), "#SELECT_CC_I8",
 711                               []>;
 712   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 713                               i32imm:$BROPC), "#SELECT_CC_F4",
 714                               []>;
 715   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 716                               i32imm:$BROPC), "#SELECT_CC_F8",
 717                               []>;
 718   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 719                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 720                               []>;
 721 }
 722
 723 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 724 // scavenge a register for it.
 725 let mayStore = 1 in
 726 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 727                      "#SPILL_CR", []>;
 728
 729 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 730 // spilled), so we'll need to scavenge a register for it.
 731 let mayLoad = 1 in
 732 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 733                      "#RESTORE_CR", []>;
 734
 735 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 736   let isReturn = 1, Uses = [LR, RM] in
 737     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 738                            [(retflag)]>;
 739   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 740     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 741
 742     let isCodeGenOnly = 1 in
 743     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 744                             "b${cond:cc}ctr ${cond:reg}", BrB, []>;
 745   }
 746 }
 747
 748 let Defs = [LR] in
 749   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 750                    PPC970_Unit_BRU;
 751
 752 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 753   let isBarrier = 1 in {
 754   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 755                   "b $dst", BrB,
 756                   [(br bb:$dst)]>;
 757   }
 758
 759   // BCC represents an arbitrary conditional branch on a predicate.
 760   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 761   // a two-value operand where a dag node expects two operands. :(
 762   let isCodeGenOnly = 1 in {
 763     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 764                     "b${cond:cc} ${cond:reg}, $dst"
 765                     /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 766     let isReturn = 1, Uses = [LR, RM] in
 767     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 768                            "b${cond:cc}lr ${cond:reg}", BrB, []>;
 769
 770     let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 771       def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 772                              "bdzlr", BrB, []>;
 773       def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 774                              "bdnzlr", BrB, []>;
 775     }
 776   }
 777
 778   let Defs = [CTR], Uses = [CTR] in {
 779     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 780                        "bdz $dst">;
 781     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 782                        "bdnz $dst">;
 783   }
 784 }
 785
 786 // The unconditional BCL used by the SjLj setjmp code.
 787 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 788   let Defs = [LR], Uses = [RM] in {
 789     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 790                             "bcl 20, 31, $dst">;
 791   }
 792 }
 793
 794 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 795   // Convenient aliases for call instructions
 796   let Uses = [RM] in {
 797     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 798                     "bl $func", BrB, []>;  // See Pat patterns below.
 799     def BLA : IForm<18, 1, 1, (outs), (ins aaddr:$func),
 800                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 801   }
 802   let Uses = [CTR, RM] in {
 803     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 804                              "bctrl", BrB, [(PPCbctrl)]>,
 805                 Requires<[In32BitMode]>;
 806
 807     let isCodeGenOnly = 1 in
 808     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
 809                              "b${cond:cc}ctrl ${cond:reg}", BrB, []>;
 810   }
 811 }
 812
 813 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 814 def TCRETURNdi :Pseudo< (outs),
 815                         (ins calltarget:$dst, i32imm:$offset),
 816                  "#TC_RETURNd $dst $offset",
 817                  []>;
 818
 819
 820 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 821 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 822                  "#TC_RETURNa $func $offset",
 823                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 824
 825 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 826 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 827                  "#TC_RETURNr $dst $offset",
 828                  []>;
 829
 830
 831 let isCodeGenOnly = 1 in {
 832
 833 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 834     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 835 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 836      Requires<[In32BitMode]>;
 837
 838
 839
 840 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 841     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 842 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 843                   "b $dst", BrB,
 844                   []>;
 845
 846 }
 847
 848 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 849     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 850 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 851                   "ba $dst", BrB,
 852                   []>;
 853
 854 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
 855   def EH_SjLj_SetJmp32  : Pseudo<(outs GPRC:$dst), (ins memr:$buf),
 856                             "#EH_SJLJ_SETJMP32",
 857                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 858                           Requires<[In32BitMode]>;
 859   let isTerminator = 1 in
 860   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
 861                             "#EH_SJLJ_LONGJMP32",
 862                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 863                           Requires<[In32BitMode]>;
 864 }
 865
 866 let isBranch = 1, isTerminator = 1 in {
 867   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
 868                         "#EH_SjLj_Setup\t$dst", []>;
 869 }
 870
 871 // DCB* instructions.
 872 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 873                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 874                       PPC970_DGroup_Single;
 875 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 876                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 877                       PPC970_DGroup_Single;
 878 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 879                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 880                       PPC970_DGroup_Single;
 881 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 882                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 883                       PPC970_DGroup_Single;
 884 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 885                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 886                       PPC970_DGroup_Single;
 887 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 888                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 889                       PPC970_DGroup_Single;
 890 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 891                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 892                       PPC970_DGroup_Single;
 893 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 894                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 895                       PPC970_DGroup_Single;
 896
 897 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 898           (DCBT xoaddr:$dst)>;
 899
 900 // Atomic operations
 901 let usesCustomInserter = 1 in {
 902   let Defs = [CR0] in {
 903     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 904       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I8",
 905       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
 906     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 907       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I8",
 908       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
 909     def ATOMIC_LOAD_AND_I8 : Pseudo<
 910       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I8",
 911       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
 912     def ATOMIC_LOAD_OR_I8 : Pseudo<
 913       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I8",
 914       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
 915     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 916       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "ATOMIC_LOAD_XOR_I8",
 917       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
 918     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 919       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I8",
 920       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
 921     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 922       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I16",
 923       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
 924     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 925       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I16",
 926       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
 927     def ATOMIC_LOAD_AND_I16 : Pseudo<
 928       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I16",
 929       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
 930     def ATOMIC_LOAD_OR_I16 : Pseudo<
 931       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I16",
 932       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
 933     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 934       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I16",
 935       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
 936     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 937       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I16",
 938       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
 939     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 940       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I32",
 941       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
 942     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 943       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I32",
 944       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
 945     def ATOMIC_LOAD_AND_I32 : Pseudo<
 946       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I32",
 947       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
 948     def ATOMIC_LOAD_OR_I32 : Pseudo<
 949       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I32",
 950       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
 951     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 952       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I32",
 953       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
 954     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 955       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I32",
 956       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
 957
 958     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 959       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I8",
 960       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
 961     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 962       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
 963       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
 964     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 965       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
 966       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
 967
 968     def ATOMIC_SWAP_I8 : Pseudo<
 969       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_i8",
 970       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
 971     def ATOMIC_SWAP_I16 : Pseudo<
 972       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I16",
 973       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
 974     def ATOMIC_SWAP_I32 : Pseudo<
 975       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I32",
 976       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
 977   }
 978 }
 979
 980 // Instructions to support atomic operations
 981 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 982                    "lwarx $rD, $src", LdStLWARX,
 983                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
 984
 985 let Defs = [CR0] in
 986 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 987                    "stwcx. $rS, $dst", LdStSTWCX,
 988                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
 989                    isDOT;
 990
 991 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 992 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 993
 994 //===----------------------------------------------------------------------===//
 995 // PPC32 Load Instructions.
 996 //
 997
 998 // Unindexed (r+i) Loads.
 999 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1000 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
1001                   "lbz $rD, $src", LdStLoad,
1002                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1003 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
1004                   "lha $rD, $src", LdStLHA,
1005                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1006                   PPC970_DGroup_Cracked;
1007 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
1008                   "lhz $rD, $src", LdStLoad,
1009                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1010 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
1011                   "lwz $rD, $src", LdStLoad,
1012                   [(set i32:$rD, (load iaddr:$src))]>;
1013
1014 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
1015                   "lfs $rD, $src", LdStLFD,
1016                   [(set f32:$rD, (load iaddr:$src))]>;
1017 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
1018                   "lfd $rD, $src", LdStLFD,
1019                   [(set f64:$rD, (load iaddr:$src))]>;
1020
1021
1022 // Unindexed (r+i) Loads with Update (preinc).
1023 let mayLoad = 1, neverHasSideEffects = 1 in {
1024 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1025                    "lbzu $rD, $addr", LdStLoadUpd,
1026                    []>, RegConstraint<"$addr.reg = $ea_result">,
1027                    NoEncode<"$ea_result">;
1028
1029 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1030                    "lhau $rD, $addr", LdStLHAU,
1031                    []>, RegConstraint<"$addr.reg = $ea_result">,
1032                    NoEncode<"$ea_result">;
1033
1034 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1035                    "lhzu $rD, $addr", LdStLoadUpd,
1036                    []>, RegConstraint<"$addr.reg = $ea_result">,
1037                    NoEncode<"$ea_result">;
1038
1039 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1040                    "lwzu $rD, $addr", LdStLoadUpd,
1041                    []>, RegConstraint<"$addr.reg = $ea_result">,
1042                    NoEncode<"$ea_result">;
1043
1044 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1045                   "lfsu $rD, $addr", LdStLFDU,
1046                   []>, RegConstraint<"$addr.reg = $ea_result">,
1047                    NoEncode<"$ea_result">;
1048
1049 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1050                   "lfdu $rD, $addr", LdStLFDU,
1051                   []>, RegConstraint<"$addr.reg = $ea_result">,
1052                    NoEncode<"$ea_result">;
1053
1054
1055 // Indexed (r+r) Loads with Update (preinc).
1056 def LBZUX : XForm_1<31, 119, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
1057                    (ins memrr:$addr),
1058                    "lbzux $rD, $addr", LdStLoadUpd,
1059                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1060                    NoEncode<"$ea_result">;
1061
1062 def LHAUX : XForm_1<31, 375, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
1063                    (ins memrr:$addr),
1064                    "lhaux $rD, $addr", LdStLHAU,
1065                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1066                    NoEncode<"$ea_result">;
1067
1068 def LHZUX : XForm_1<31, 311, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
1069                    (ins memrr:$addr),
1070                    "lhzux $rD, $addr", LdStLoadUpd,
1071                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1072                    NoEncode<"$ea_result">;
1073
1074 def LWZUX : XForm_1<31, 55, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
1075                    (ins memrr:$addr),
1076                    "lwzux $rD, $addr", LdStLoadUpd,
1077                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1078                    NoEncode<"$ea_result">;
1079
1080 def LFSUX : XForm_1<31, 567, (outs F4RC:$rD, ptr_rc_nor0:$ea_result),
1081                    (ins memrr:$addr),
1082                    "lfsux $rD, $addr", LdStLFDU,
1083                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1084                    NoEncode<"$ea_result">;
1085
1086 def LFDUX : XForm_1<31, 631, (outs F8RC:$rD, ptr_rc_nor0:$ea_result),
1087                    (ins memrr:$addr),
1088                    "lfdux $rD, $addr", LdStLFDU,
1089                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1090                    NoEncode<"$ea_result">;
1091 }
1092 }
1093
1094 // Indexed (r+r) Loads.
1095 //
1096 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1097 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
1098                    "lbzx $rD, $src", LdStLoad,
1099                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1100 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
1101                    "lhax $rD, $src", LdStLHA,
1102                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1103                    PPC970_DGroup_Cracked;
1104 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
1105                    "lhzx $rD, $src", LdStLoad,
1106                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1107 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
1108                    "lwzx $rD, $src", LdStLoad,
1109                    [(set i32:$rD, (load xaddr:$src))]>;
1110
1111
1112 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
1113                    "lhbrx $rD, $src", LdStLoad,
1114                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1115 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
1116                    "lwbrx $rD, $src", LdStLoad,
1117                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1118
1119 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
1120                       "lfsx $frD, $src", LdStLFD,
1121                       [(set f32:$frD, (load xaddr:$src))]>;
1122 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
1123                       "lfdx $frD, $src", LdStLFD,
1124                       [(set f64:$frD, (load xaddr:$src))]>;
1125
1126 def LFIWAX : XForm_25<31, 855, (outs F8RC:$frD), (ins memrr:$src),
1127                       "lfiwax $frD, $src", LdStLFD,
1128                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1129 def LFIWZX : XForm_25<31, 887, (outs F8RC:$frD), (ins memrr:$src),
1130                       "lfiwzx $frD, $src", LdStLFD,
1131                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1132 }
1133
1134 //===----------------------------------------------------------------------===//
1135 // PPC32 Store Instructions.
1136 //
1137
1138 // Unindexed (r+i) Stores.
1139 let PPC970_Unit = 2 in {
1140 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
1141                    "stb $rS, $src", LdStStore,
1142                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1143 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
1144                    "sth $rS, $src", LdStStore,
1145                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1146 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
1147                    "stw $rS, $src", LdStStore,
1148                    [(store i32:$rS, iaddr:$src)]>;
1149 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
1150                    "stfs $rS, $dst", LdStSTFD,
1151                    [(store f32:$rS, iaddr:$dst)]>;
1152 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
1153                    "stfd $rS, $dst", LdStSTFD,
1154                    [(store f64:$rS, iaddr:$dst)]>;
1155 }
1156
1157 // Unindexed (r+i) Stores with Update (preinc).
1158 let PPC970_Unit = 2, mayStore = 1 in {
1159 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
1160                     "stbu $rS, $dst", LdStStoreUpd, []>,
1161                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1162 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
1163                     "sthu $rS, $dst", LdStStoreUpd, []>,
1164                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1165 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
1166                     "stwu $rS, $dst", LdStStoreUpd, []>,
1167                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1168 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memri:$dst),
1169                     "stfsu $rS, $dst", LdStSTFDU, []>,
1170                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1171 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memri:$dst),
1172                     "stfdu $rS, $dst", LdStSTFDU, []>,
1173                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1174 }
1175
1176 // Patterns to match the pre-inc stores.  We can't put the patterns on
1177 // the instruction definitions directly as ISel wants the address base
1178 // and offset to be separate operands, not a single complex operand.
1179 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1180           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1181 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1182           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1183 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1184           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1185 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1186           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1187 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1188           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1189
1190 // Indexed (r+r) Stores.
1191 let PPC970_Unit = 2 in {
1192 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
1193                    "stbx $rS, $dst", LdStStore,
1194                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1195                    PPC970_DGroup_Cracked;
1196 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
1197                    "sthx $rS, $dst", LdStStore,
1198                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1199                    PPC970_DGroup_Cracked;
1200 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
1201                    "stwx $rS, $dst", LdStStore,
1202                    [(store i32:$rS, xaddr:$dst)]>,
1203                    PPC970_DGroup_Cracked;
1204
1205 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
1206                    "sthbrx $rS, $dst", LdStStore,
1207                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1208                    PPC970_DGroup_Cracked;
1209 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
1210                    "stwbrx $rS, $dst", LdStStore,
1211                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1212                    PPC970_DGroup_Cracked;
1213
1214 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
1215                      "stfiwx $frS, $dst", LdStSTFD,
1216                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1217
1218 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
1219                      "stfsx $frS, $dst", LdStSTFD,
1220                      [(store f32:$frS, xaddr:$dst)]>;
1221 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
1222                      "stfdx $frS, $dst", LdStSTFD,
1223                      [(store f64:$frS, xaddr:$dst)]>;
1224 }
1225
1226 // Indexed (r+r) Stores with Update (preinc).
1227 let PPC970_Unit = 2, mayStore = 1 in {
1228 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
1229                     "stbux $rS, $dst", LdStStoreUpd, []>,
1230                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1231                     PPC970_DGroup_Cracked;
1232 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
1233                     "sthux $rS, $dst", LdStStoreUpd, []>,
1234                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1235                     PPC970_DGroup_Cracked;
1236 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
1237                     "stwux $rS, $dst", LdStStoreUpd, []>,
1238                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1239                     PPC970_DGroup_Cracked;
1240 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memrr:$dst),
1241                     "stfsux $rS, $dst", LdStSTFDU, []>,
1242                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1243                     PPC970_DGroup_Cracked;
1244 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memrr:$dst),
1245                     "stfdux $rS, $dst", LdStSTFDU, []>,
1246                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1247                     PPC970_DGroup_Cracked;
1248 }
1249
1250 // Patterns to match the pre-inc stores.  We can't put the patterns on
1251 // the instruction definitions directly as ISel wants the address base
1252 // and offset to be separate operands, not a single complex operand.
1253 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1254           (STBUX $rS, $ptrreg, $ptroff)>;
1255 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1256           (STHUX $rS, $ptrreg, $ptroff)>;
1257 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1258           (STWUX $rS, $ptrreg, $ptroff)>;
1259 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1260           (STFSUX $rS, $ptrreg, $ptroff)>;
1261 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1262           (STFDUX $rS, $ptrreg, $ptroff)>;
1263
1264 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
1265                         "sync", LdStSync,
1266                         [(int_ppc_sync)]>;
1267
1268 //===----------------------------------------------------------------------===//
1269 // PPC32 Arithmetic Instructions.
1270 //
1271
1272 let PPC970_Unit = 1 in {  // FXU Operations.
1273 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$imm),
1274                      "addi $rD, $rA, $imm", IntSimple,
1275                      [(set i32:$rD, (add i32:$rA, immSExt16:$imm))]>;
1276 let BaseName = "addic" in {
1277 let Defs = [CARRY] in
1278 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1279                      "addic $rD, $rA, $imm", IntGeneral,
1280                      [(set i32:$rD, (addc i32:$rA, immSExt16:$imm))]>,
1281                      RecFormRel, PPC970_DGroup_Cracked;
1282 let Defs = [CARRY, CR0] in
1283 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1284                      "addic. $rD, $rA, $imm", IntGeneral,
1285                      []>, isDOT, RecFormRel;
1286 }
1287 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolHi:$imm),
1288                      "addis $rD, $rA, $imm", IntSimple,
1289                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1290 let isCodeGenOnly = 1 in
1291 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$sym),
1292                      "la $rD, $sym($rA)", IntGeneral,
1293                      [(set i32:$rD, (add i32:$rA,
1294                                           (PPClo tglobaladdr:$sym, 0)))]>;
1295 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1296                      "mulli $rD, $rA, $imm", IntMulLI,
1297                      [(set i32:$rD, (mul i32:$rA, immSExt16:$imm))]>;
1298 let Defs = [CARRY] in
1299 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1300                      "subfic $rD, $rA, $imm", IntGeneral,
1301                      [(set i32:$rD, (subc immSExt16:$imm, i32:$rA))]>;
1302
1303 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1304   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
1305                        "li $rD, $imm", IntSimple,
1306                        [(set i32:$rD, immSExt16:$imm)]>;
1307   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
1308                        "lis $rD, $imm", IntSimple,
1309                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1310 }
1311 }
1312
1313 let PPC970_Unit = 1 in {  // FXU Operations.
1314 let Defs = [CR0] in {
1315 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1316                     "andi. $dst, $src1, $src2", IntGeneral,
1317                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1318                     isDOT;
1319 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1320                     "andis. $dst, $src1, $src2", IntGeneral,
1321                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1322                     isDOT;
1323 }
1324 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1325                     "ori $dst, $src1, $src2", IntSimple,
1326                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1327 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1328                     "oris $dst, $src1, $src2", IntSimple,
1329                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1330 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1331                     "xori $dst, $src1, $src2", IntSimple,
1332                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1333 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1334                     "xoris $dst, $src1, $src2", IntSimple,
1335                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1336 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1337                          []>;
1338 let isCompare = 1, neverHasSideEffects = 1 in {
1339   def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
1340                           "cmpwi $crD, $rA, $imm", IntCompare>;
1341   def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1342                            "cmplwi $dst, $src1, $src2", IntCompare>;
1343 }
1344 }
1345
1346 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1347 defm NAND : XForm_6r<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1348                      "nand", "$rA, $rS, $rB", IntSimple,
1349                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1350 defm AND  : XForm_6r<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1351                      "and", "$rA, $rS, $rB", IntSimple,
1352                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1353 defm ANDC : XForm_6r<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1354                      "andc", "$rA, $rS, $rB", IntSimple,
1355                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1356 defm OR   : XForm_6r<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1357                      "or", "$rA, $rS, $rB", IntSimple,
1358                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1359 defm NOR  : XForm_6r<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1360                      "nor", "$rA, $rS, $rB", IntSimple,
1361                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1362 defm ORC  : XForm_6r<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1363                      "orc", "$rA, $rS, $rB", IntSimple,
1364                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1365 defm EQV  : XForm_6r<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1366                      "eqv", "$rA, $rS, $rB", IntSimple,
1367                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1368 defm XOR  : XForm_6r<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1369                      "xor", "$rA, $rS, $rB", IntSimple,
1370                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1371 defm SLW  : XForm_6r<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1372                      "slw", "$rA, $rS, $rB", IntGeneral,
1373                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1374 defm SRW  : XForm_6r<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1375                      "srw", "$rA, $rS, $rB", IntGeneral,
1376                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1377 defm SRAW : XForm_6rc<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1378                       "sraw", "$rA, $rS, $rB", IntShift,
1379                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1380 }
1381
1382 let PPC970_Unit = 1 in {  // FXU Operations.
1383 let neverHasSideEffects = 1 in {
1384 defm SRAWI : XForm_10rc<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1385                         "srawi", "$rA, $rS, $SH", IntShift,
1386                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1387 defm CNTLZW : XForm_11r<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1388                         "cntlzw", "$rA, $rS", IntGeneral,
1389                         [(set i32:$rA, (ctlz i32:$rS))]>;
1390 defm EXTSB  : XForm_11r<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1391                         "extsb", "$rA, $rS", IntSimple,
1392                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1393 defm EXTSH  : XForm_11r<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1394                         "extsh", "$rA, $rS", IntSimple,
1395                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1396 }
1397 let isCompare = 1, neverHasSideEffects = 1 in {
1398   def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1399                             "cmpw $crD, $rA, $rB", IntCompare>;
1400   def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1401                             "cmplw $crD, $rA, $rB", IntCompare>;
1402 }
1403 }
1404 let PPC970_Unit = 3 in {  // FPU Operations.
1405 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1406 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1407 let isCompare = 1, neverHasSideEffects = 1 in {
1408   def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1409                         "fcmpu $crD, $fA, $fB", FPCompare>;
1410   def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1411                         "fcmpu $crD, $fA, $fB", FPCompare>;
1412 }
1413
1414 let Uses = [RM] in {
1415   let neverHasSideEffects = 1 in {
1416   defm FCTIWZ : XForm_26r<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1417                           "fctiwz", "$frD, $frB", FPGeneral,
1418                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1419
1420   defm FRSP   : XForm_26r<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1421                           "frsp", "$frD, $frB", FPGeneral,
1422                           [(set f32:$frD, (fround f64:$frB))]>;
1423
1424   // The frin -> nearbyint mapping is valid only in fast-math mode.
1425   let Interpretation64Bit = 1 in
1426   defm FRIND  : XForm_26r<63, 392, (outs F8RC:$frD), (ins F8RC:$frB),
1427                           "frin", "$frD, $frB", FPGeneral,
1428                           [(set f64:$frD, (fnearbyint f64:$frB))]>;
1429   defm FRINS  : XForm_26r<63, 392, (outs F4RC:$frD), (ins F4RC:$frB),
1430                           "frin", "$frD, $frB", FPGeneral,
1431                           [(set f32:$frD, (fnearbyint f32:$frB))]>;
1432   }
1433
1434   // These pseudos expand to rint but also set FE_INEXACT when the result does
1435   // not equal the argument.
1436   let usesCustomInserter = 1, Defs = [RM] in { // FIXME: Model FPSCR!
1437     def FRINDrint : Pseudo<(outs F8RC:$frD), (ins F8RC:$frB),
1438                             "#FRINDrint", [(set f64:$frD, (frint f64:$frB))]>;
1439     def FRINSrint : Pseudo<(outs F4RC:$frD), (ins F4RC:$frB),
1440                             "#FRINSrint", [(set f32:$frD, (frint f32:$frB))]>;
1441   }
1442
1443   let neverHasSideEffects = 1 in {
1444   let Interpretation64Bit = 1 in
1445   defm FRIPD  : XForm_26r<63, 456, (outs F8RC:$frD), (ins F8RC:$frB),
1446                           "frip", "$frD, $frB", FPGeneral,
1447                           [(set f64:$frD, (fceil f64:$frB))]>;
1448   defm FRIPS  : XForm_26r<63, 456, (outs F4RC:$frD), (ins F4RC:$frB),
1449                           "frip", "$frD, $frB", FPGeneral,
1450                           [(set f32:$frD, (fceil f32:$frB))]>;
1451   let Interpretation64Bit = 1 in
1452   defm FRIZD  : XForm_26r<63, 424, (outs F8RC:$frD), (ins F8RC:$frB),
1453                           "friz", "$frD, $frB", FPGeneral,
1454                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1455   defm FRIZS  : XForm_26r<63, 424, (outs F4RC:$frD), (ins F4RC:$frB),
1456                           "friz", "$frD, $frB", FPGeneral,
1457                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1458   let Interpretation64Bit = 1 in
1459   defm FRIMD  : XForm_26r<63, 488, (outs F8RC:$frD), (ins F8RC:$frB),
1460                           "frim", "$frD, $frB", FPGeneral,
1461                           [(set f64:$frD, (ffloor f64:$frB))]>;
1462   defm FRIMS  : XForm_26r<63, 488, (outs F4RC:$frD), (ins F4RC:$frB),
1463                           "frim", "$frD, $frB", FPGeneral,
1464                           [(set f32:$frD, (ffloor f32:$frB))]>;
1465
1466   defm FSQRT  : XForm_26r<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1467                           "fsqrt", "$frD, $frB", FPSqrt,
1468                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1469   defm FSQRTS : XForm_26r<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1470                           "fsqrts", "$frD, $frB", FPSqrt,
1471                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1472   }
1473   }
1474 }
1475
1476 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1477 /// often coalesced away and we don't want the dispatch group builder to think
1478 /// that they will fill slots (which could cause the load of a LSU reject to
1479 /// sneak into a d-group with a store).
1480 let neverHasSideEffects = 1 in
1481 defm FMR   : XForm_26r<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1482                        "fmr", "$frD, $frB", FPGeneral,
1483                        []>,  // (set f32:$frD, f32:$frB)
1484                        PPC970_Unit_Pseudo;
1485
1486 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1487 // These are artificially split into two different forms, for 4/8 byte FP.
1488 defm FABSS  : XForm_26r<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1489                         "fabs", "$frD, $frB", FPGeneral,
1490                         [(set f32:$frD, (fabs f32:$frB))]>;
1491 let Interpretation64Bit = 1 in
1492 defm FABSD  : XForm_26r<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1493                         "fabs", "$frD, $frB", FPGeneral,
1494                         [(set f64:$frD, (fabs f64:$frB))]>;
1495 defm FNABSS : XForm_26r<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1496                         "fnabs", "$frD, $frB", FPGeneral,
1497                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1498 let Interpretation64Bit = 1 in
1499 defm FNABSD : XForm_26r<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1500                         "fnabs", "$frD, $frB", FPGeneral,
1501                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1502 defm FNEGS  : XForm_26r<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1503                         "fneg", "$frD, $frB", FPGeneral,
1504                         [(set f32:$frD, (fneg f32:$frB))]>;
1505 let Interpretation64Bit = 1 in
1506 defm FNEGD  : XForm_26r<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1507                         "fneg", "$frD, $frB", FPGeneral,
1508                         [(set f64:$frD, (fneg f64:$frB))]>;
1509
1510 // Reciprocal estimates.
1511 defm FRE      : XForm_26r<63, 24, (outs F8RC:$frD), (ins F8RC:$frB),
1512                           "fre", "$frD, $frB", FPGeneral,
1513                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1514 defm FRES     : XForm_26r<59, 24, (outs F4RC:$frD), (ins F4RC:$frB),
1515                           "fres", "$frD, $frB", FPGeneral,
1516                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1517 defm FRSQRTE  : XForm_26r<63, 26, (outs F8RC:$frD), (ins F8RC:$frB),
1518                           "frsqrte", "$frD, $frB", FPGeneral,
1519                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1520 defm FRSQRTES : XForm_26r<59, 26, (outs F4RC:$frD), (ins F4RC:$frB),
1521                           "frsqrtes", "$frD, $frB", FPGeneral,
1522                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1523 }
1524
1525 // XL-Form instructions.  condition register logical ops.
1526 //
1527 let neverHasSideEffects = 1 in
1528 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1529                       "mcrf $BF, $BFA", BrMCR>,
1530              PPC970_DGroup_First, PPC970_Unit_CRU;
1531
1532 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1533                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1534                       "creqv $CRD, $CRA, $CRB", BrCR,
1535                       []>;
1536
1537 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1538                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1539                       "cror $CRD, $CRA, $CRB", BrCR,
1540                       []>;
1541
1542 let isCodeGenOnly = 1 in {
1543 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1544               "creqv $dst, $dst, $dst", BrCR,
1545               []>;
1546
1547 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1548               "crxor $dst, $dst, $dst", BrCR,
1549               []>;
1550
1551 let Defs = [CR1EQ], CRD = 6 in {
1552 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1553               "creqv 6, 6, 6", BrCR,
1554               [(PPCcr6set)]>;
1555
1556 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1557               "crxor 6, 6, 6", BrCR,
1558               [(PPCcr6unset)]>;
1559 }
1560 }
1561
1562 // XFX-Form instructions.  Instructions that deal with SPRs.
1563 //
1564 let Uses = [CTR] in {
1565 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1566                           "mfctr $rT", SprMFSPR>,
1567             PPC970_DGroup_First, PPC970_Unit_FXU;
1568 }
1569 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1570 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1571                           "mtctr $rS", SprMTSPR>,
1572             PPC970_DGroup_First, PPC970_Unit_FXU;
1573 }
1574
1575 let Defs = [LR] in {
1576 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1577                           "mtlr $rS", SprMTSPR>,
1578             PPC970_DGroup_First, PPC970_Unit_FXU;
1579 }
1580 let Uses = [LR] in {
1581 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1582                           "mflr $rT", SprMFSPR>,
1583             PPC970_DGroup_First, PPC970_Unit_FXU;
1584 }
1585
1586 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1587 // a GPR on the PPC970.  As such, copies in and out have the same performance
1588 // characteristics as an OR instruction.
1589 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1590                              "mtspr 256, $rS", IntGeneral>,
1591                PPC970_DGroup_Single, PPC970_Unit_FXU;
1592 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1593                              "mfspr $rT, 256", IntGeneral>,
1594                PPC970_DGroup_First, PPC970_Unit_FXU;
1595
1596 let isCodeGenOnly = 1 in {
1597   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1598                                 (outs VRSAVERC:$reg), (ins GPRC:$rS),
1599                                 "mtspr 256, $rS", IntGeneral>,
1600                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1601   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT),
1602                                 (ins VRSAVERC:$reg),
1603                                 "mfspr $rT, 256", IntGeneral>,
1604                   PPC970_DGroup_First, PPC970_Unit_FXU;
1605 }
1606
1607 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1608 // so we'll need to scavenge a register for it.
1609 let mayStore = 1 in
1610 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1611                      "#SPILL_VRSAVE", []>;
1612
1613 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1614 // spilled), so we'll need to scavenge a register for it.
1615 let mayLoad = 1 in
1616 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1617                      "#RESTORE_VRSAVE", []>;
1618
1619 let neverHasSideEffects = 1 in {
1620 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1621                       "mtcrf $FXM, $rS", BrMCRX>,
1622             PPC970_MicroCode, PPC970_Unit_CRU;
1623
1624 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1625 // declaring that here gives the local register allocator problems with this:
1626 //  vreg = MCRF  CR0
1627 //  MFCR  <kill of whatever preg got assigned to vreg>
1628 // while not declaring it breaks DeadMachineInstructionElimination.
1629 // As it turns out, in all cases where we currently use this,
1630 // we're only interested in one subregister of it.  Represent this in the
1631 // instruction to keep the register allocator from becoming confused.
1632 //
1633 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1634 let isCodeGenOnly = 1 in
1635 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1636                        "#MFCRpseud", SprMFCR>,
1637             PPC970_MicroCode, PPC970_Unit_CRU;
1638
1639 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1640                        "mfocrf $rT, $FXM", SprMFCR>,
1641             PPC970_DGroup_First, PPC970_Unit_CRU;
1642 } // neverHasSideEffects = 1
1643
1644 let neverHasSideEffects = 1 in
1645 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1646                      "mfcr $rT", SprMFCR>,
1647                      PPC970_MicroCode, PPC970_Unit_CRU;
1648
1649 // Pseudo instruction to perform FADD in round-to-zero mode.
1650 let usesCustomInserter = 1, Uses = [RM] in {
1651   def FADDrtz: Pseudo<(outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB), "",
1652                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1653 }
1654
1655 // The above pseudo gets expanded to make use of the following instructions
1656 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1657 let Uses = [RM], Defs = [RM] in {
1658   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1659                         "mtfsb0 $FM", IntMTFSB0, []>,
1660                PPC970_DGroup_Single, PPC970_Unit_FPU;
1661   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1662                         "mtfsb1 $FM", IntMTFSB0, []>,
1663                PPC970_DGroup_Single, PPC970_Unit_FPU;
1664   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, F8RC:$rT),
1665                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1666                PPC970_DGroup_Single, PPC970_Unit_FPU;
1667 }
1668 let Uses = [RM] in {
1669   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1670                          "mffs $rT", IntMFFS,
1671                          [(set f64:$rT, (PPCmffs))]>,
1672                PPC970_DGroup_Single, PPC970_Unit_FPU;
1673 }
1674
1675
1676 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1677 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1678 //
1679 defm ADD4  : XOForm_1r<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1680                        "add", "$rT, $rA, $rB", IntSimple,
1681                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1682 defm ADDC  : XOForm_1rc<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1683                         "addc", "$rT, $rA, $rB", IntGeneral,
1684                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1685                         PPC970_DGroup_Cracked;
1686 defm DIVW  : XOForm_1r<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1687                        "divw", "$rT, $rA, $rB", IntDivW,
1688                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1689                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1690 defm DIVWU : XOForm_1r<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1691                        "divwu", "$rT, $rA, $rB", IntDivW,
1692                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1693                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1694 defm MULHW : XOForm_1r<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1695                        "mulhw", "$rT, $rA, $rB", IntMulHW,
1696                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1697 defm MULHWU : XOForm_1r<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1698                        "mulhwu", "$rT, $rA, $rB", IntMulHWU,
1699                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1700 defm MULLW : XOForm_1r<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1701                        "mullw", "$rT, $rA, $rB", IntMulHW,
1702                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1703 defm SUBF  : XOForm_1r<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1704                        "subf", "$rT, $rA, $rB", IntGeneral,
1705                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1706 defm SUBFC : XOForm_1rc<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1707                         "subfc", "$rT, $rA, $rB", IntGeneral,
1708                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1709                         PPC970_DGroup_Cracked;
1710 defm NEG    : XOForm_3r<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1711                         "neg", "$rT, $rA", IntSimple,
1712                         [(set i32:$rT, (ineg i32:$rA))]>;
1713 let Uses = [CARRY] in {
1714 defm ADDE  : XOForm_1rc<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1715                         "adde", "$rT, $rA, $rB", IntGeneral,
1716                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1717 defm ADDME  : XOForm_3rc<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1718                          "addme", "$rT, $rA", IntGeneral,
1719                          [(set i32:$rT, (adde i32:$rA, -1))]>;
1720 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1721                          "addze", "$rT, $rA", IntGeneral,
1722                          [(set i32:$rT, (adde i32:$rA, 0))]>;
1723 defm SUBFE : XOForm_1rc<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1724                         "subfe", "$rT, $rA, $rB", IntGeneral,
1725                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1726 defm SUBFME : XOForm_3rc<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1727                          "subfme", "$rT, $rA", IntGeneral,
1728                          [(set i32:$rT, (sube -1, i32:$rA))]>;
1729 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1730                          "subfze", "$rT, $rA", IntGeneral,
1731                          [(set i32:$rT, (sube 0, i32:$rA))]>;
1732 }
1733 }
1734
1735 // A-Form instructions.  Most of the instructions executed in the FPU are of
1736 // this type.
1737 //
1738 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1739 let Uses = [RM] in {
1740   defm FMADD : AForm_1r<63, 29,
1741                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1742                       "fmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
1743                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1744   defm FMADDS : AForm_1r<59, 29,
1745                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1746                       "fmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1747                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1748   defm FMSUB : AForm_1r<63, 28,
1749                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1750                       "fmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
1751                       [(set f64:$FRT,
1752                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1753   defm FMSUBS : AForm_1r<59, 28,
1754                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1755                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1756                       [(set f32:$FRT,
1757                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1758   defm FNMADD : AForm_1r<63, 31,
1759                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1760                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
1761                       [(set f64:$FRT,
1762                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
1763   defm FNMADDS : AForm_1r<59, 31,
1764                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1765                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1766                       [(set f32:$FRT,
1767                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
1768   defm FNMSUB : AForm_1r<63, 30,
1769                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1770                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
1771                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
1772                                                  (fneg f64:$FRB))))]>;
1773   defm FNMSUBS : AForm_1r<59, 30,
1774                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1775                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1776                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
1777                                                  (fneg f32:$FRB))))]>;
1778 }
1779 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1780 // having 4 of these, force the comparison to always be an 8-byte double (code
1781 // should use an FMRSD if the input comparison value really wants to be a float)
1782 // and 4/8 byte forms for the result and operand type..
1783 let Interpretation64Bit = 1 in
1784 defm FSELD : AForm_1r<63, 23,
1785                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1786                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1787                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
1788 defm FSELS : AForm_1r<63, 23,
1789                       (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1790                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1791                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
1792 let Uses = [RM] in {
1793   defm FADD  : AForm_2r<63, 21,
1794                         (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1795                         "fadd", "$FRT, $FRA, $FRB", FPAddSub,
1796                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
1797   defm FADDS : AForm_2r<59, 21,
1798                         (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1799                         "fadds", "$FRT, $FRA, $FRB", FPGeneral,
1800                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
1801   defm FDIV  : AForm_2r<63, 18,
1802                         (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1803                         "fdiv", "$FRT, $FRA, $FRB", FPDivD,
1804                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
1805   defm FDIVS : AForm_2r<59, 18,
1806                         (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1807                         "fdivs", "$FRT, $FRA, $FRB", FPDivS,
1808                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
1809   defm FMUL  : AForm_3r<63, 25,
1810                         (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC),
1811                         "fmul", "$FRT, $FRA, $FRC", FPFused,
1812                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
1813   defm FMULS : AForm_3r<59, 25,
1814                         (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC),
1815                         "fmuls", "$FRT, $FRA, $FRC", FPGeneral,
1816                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
1817   defm FSUB  : AForm_2r<63, 20,
1818                         (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1819                         "fsub", "$FRT, $FRA, $FRB", FPAddSub,
1820                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
1821   defm FSUBS : AForm_2r<59, 20,
1822                         (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1823                         "fsubs", "$FRT, $FRA, $FRB", FPGeneral,
1824                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
1825   }
1826 }
1827
1828 let neverHasSideEffects = 1 in {
1829 let PPC970_Unit = 1 in {  // FXU Operations.
1830   let isSelect = 1 in
1831   def ISEL  : AForm_4<31, 15,
1832                      (outs GPRC:$rT), (ins GPRC_NOR0:$rA, GPRC:$rB, CRBITRC:$cond),
1833                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1834                      []>;
1835 }
1836
1837 let PPC970_Unit = 1 in {  // FXU Operations.
1838 // M-Form instructions.  rotate and mask instructions.
1839 //
1840 let isCommutable = 1 in {
1841 // RLWIMI can be commuted if the rotate amount is zero.
1842 defm RLWIMI : MForm_2r<20, (outs GPRC:$rA),
1843                        (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1844                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME", IntRotate,
1845                        []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1846                        NoEncode<"$rSi">;
1847 }
1848 let BaseName = "rlwinm" in {
1849 def RLWINM : MForm_2<21,
1850                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1851                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1852                      []>, RecFormRel;
1853 let Defs = [CR0] in
1854 def RLWINMo : MForm_2<21,
1855                       (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1856                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1857                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
1858 }
1859 defm RLWNM  : MForm_2r<23, (outs GPRC:$rA),
1860                        (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1861                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IntGeneral,
1862                        []>;
1863 }
1864 } // neverHasSideEffects = 1
1865
1866 //===----------------------------------------------------------------------===//
1867 // PowerPC Instruction Patterns
1868 //
1869
1870 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1871 def : Pat<(i32 imm:$imm),
1872           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1873
1874 // Implement the 'not' operation with the NOR instruction.
1875 def NOT : Pat<(not i32:$in),
1876               (NOR $in, $in)>;
1877
1878 // ADD an arbitrary immediate.
1879 def : Pat<(add i32:$in, imm:$imm),
1880           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1881 // OR an arbitrary immediate.
1882 def : Pat<(or i32:$in, imm:$imm),
1883           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1884 // XOR an arbitrary immediate.
1885 def : Pat<(xor i32:$in, imm:$imm),
1886           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1887 // SUBFIC
1888 def : Pat<(sub immSExt16:$imm, i32:$in),
1889           (SUBFIC $in, imm:$imm)>;
1890
1891 // SHL/SRL
1892 def : Pat<(shl i32:$in, (i32 imm:$imm)),
1893           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
1894 def : Pat<(srl i32:$in, (i32 imm:$imm)),
1895           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
1896
1897 // ROTL
1898 def : Pat<(rotl i32:$in, i32:$sh),
1899           (RLWNM $in, $sh, 0, 31)>;
1900 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
1901           (RLWINM $in, imm:$imm, 0, 31)>;
1902
1903 // RLWNM
1904 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
1905           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1906
1907 // Calls
1908 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1909           (BL tglobaladdr:$dst)>;
1910 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1911           (BL texternalsym:$dst)>;
1912
1913
1914 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1915           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1916
1917 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1918           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1919
1920 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1921           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1922
1923
1924
1925 // Hi and Lo for Darwin Global Addresses.
1926 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1927 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1928 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1929 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1930 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1931 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1932 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1933 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1934 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
1935           (ADDIS $in, tglobaltlsaddr:$g)>;
1936 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
1937           (ADDI $in, tglobaltlsaddr:$g)>;
1938 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
1939           (ADDIS $in, tglobaladdr:$g)>;
1940 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
1941           (ADDIS $in, tconstpool:$g)>;
1942 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
1943           (ADDIS $in, tjumptable:$g)>;
1944 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
1945           (ADDIS $in, tblockaddress:$g)>;
1946
1947 // Standard shifts.  These are represented separately from the real shifts above
1948 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1949 // amounts.
1950 def : Pat<(sra i32:$rS, i32:$rB),
1951           (SRAW $rS, $rB)>;
1952 def : Pat<(srl i32:$rS, i32:$rB),
1953           (SRW $rS, $rB)>;
1954 def : Pat<(shl i32:$rS, i32:$rB),
1955           (SLW $rS, $rB)>;
1956
1957 def : Pat<(zextloadi1 iaddr:$src),
1958           (LBZ iaddr:$src)>;
1959 def : Pat<(zextloadi1 xaddr:$src),
1960           (LBZX xaddr:$src)>;
1961 def : Pat<(extloadi1 iaddr:$src),
1962           (LBZ iaddr:$src)>;
1963 def : Pat<(extloadi1 xaddr:$src),
1964           (LBZX xaddr:$src)>;
1965 def : Pat<(extloadi8 iaddr:$src),
1966           (LBZ iaddr:$src)>;
1967 def : Pat<(extloadi8 xaddr:$src),
1968           (LBZX xaddr:$src)>;
1969 def : Pat<(extloadi16 iaddr:$src),
1970           (LHZ iaddr:$src)>;
1971 def : Pat<(extloadi16 xaddr:$src),
1972           (LHZX xaddr:$src)>;
1973 def : Pat<(f64 (extloadf32 iaddr:$src)),
1974           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1975 def : Pat<(f64 (extloadf32 xaddr:$src)),
1976           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1977
1978 def : Pat<(f64 (fextend f32:$src)),
1979           (COPY_TO_REGCLASS $src, F8RC)>;
1980
1981 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1982
1983 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
1984 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
1985           (FNMSUB $A, $C, $B)>;
1986 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
1987           (FNMSUB $A, $C, $B)>;
1988 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
1989           (FNMSUBS $A, $C, $B)>;
1990 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
1991           (FNMSUBS $A, $C, $B)>;
1992
1993 include "PPCInstrAltivec.td"
1994 include "PPCInstr64Bit.td"