lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  16 #define LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "PPCRegisterInfo.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/Target/TargetLowering.h"
  24
  25 namespace llvm {
  26   namespace PPCISD {
  27     enum NodeType : unsigned {
  28       // Start the numbering where the builtin ops and target ops leave off.
  29       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  30
  31       /// FSEL - Traditional three-operand fsel node.
  32       ///
  33       FSEL,
  34
  35       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  36       /// and f64 value containing the FP representation of the integer that
  37       /// was temporarily in the f64 operand.
  38       FCFID,
  39
  40       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  41       /// unsigned integers and single-precision outputs.
  42       FCFIDU, FCFIDS, FCFIDUS,
  43
  44       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  45       /// operand, producing an f64 value containing the integer representation
  46       /// of that FP value.
  47       FCTIDZ, FCTIWZ,
  48
  49       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  50       /// unsigned integers.
  51       FCTIDUZ, FCTIWUZ,
  52
  53       /// Reciprocal estimate instructions (unary FP ops).
  54       FRE, FRSQRTE,
  55
  56       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  57       // three v4f32 operands and producing a v4f32 result.
  58       VMADDFP, VNMSUBFP,
  59
  60       /// VPERM - The PPC VPERM Instruction.
  61       ///
  62       VPERM,
  63
  64       /// The CMPB instruction (takes two operands of i32 or i64).
  65       CMPB,
  66
  67       /// Hi/Lo - These represent the high and low 16-bit parts of a global
  68       /// address respectively.  These nodes have two operands, the first of
  69       /// which must be a TargetGlobalAddress, and the second of which must be a
  70       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
  71       /// though these are usually folded into other nodes.
  72       Hi, Lo,
  73
  74       /// The following two target-specific nodes are used for calls through
  75       /// function pointers in the 64-bit SVR4 ABI.
  76
  77       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
  78       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
  79       /// compute an allocation on the stack.
  80       DYNALLOC,
  81
  82       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
  83       /// at function entry, used for PIC code.
  84       GlobalBaseReg,
  85
  86       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
  87       /// shift amounts.  These nodes are generated by the multi-precision shift
  88       /// code.
  89       SRL, SRA, SHL,
  90
  91       /// The combination of sra[wd]i and addze used to implemented signed
  92       /// integer division by a power of 2. The first operand is the dividend,
  93       /// and the second is the constant shift amount (representing the
  94       /// divisor).
  95       SRA_ADDZE,
  96
  97       /// CALL - A direct function call.
  98       /// CALL_NOP is a call with the special NOP which follows 64-bit
  99       /// SVR4 calls.
 100       CALL, CALL_NOP,
 101
 102       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 103       /// MTCTR instruction.
 104       MTCTR,
 105
 106       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 107       /// BCTRL instruction.
 108       BCTRL,
 109
 110       /// CHAIN,FLAG = BCTRL(CHAIN, ADDR, INFLAG) - The combination of a bctrl
 111       /// instruction and the TOC reload required on SVR4 PPC64.
 112       BCTRL_LOAD_TOC,
 113
 114       /// Return with a flag operand, matched by 'blr'
 115       RET_FLAG,
 116
 117       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 118       /// This copies the bits corresponding to the specified CRREG into the
 119       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 120       MFOCRF,
 121
 122       /// Direct move from a VSX register to a GPR
 123       MFVSR,
 124
 125       /// Direct move from a GPR to a VSX register (algebraic)
 126       MTVSRA,
 127
 128       /// Direct move from a GPR to a VSX register (zero)
 129       MTVSRZ,
 130
 131       // FIXME: Remove these once the ANDI glue bug is fixed:
 132       /// i1 = ANDIo_1_[EQ|GT]_BIT(i32 or i64 x) - Represents the result of the
 133       /// eq or gt bit of CR0 after executing andi. x, 1. This is used to
 134       /// implement truncation of i32 or i64 to i1.
 135       ANDIo_1_EQ_BIT, ANDIo_1_GT_BIT,
 136
 137       // READ_TIME_BASE - A read of the 64-bit time-base register on a 32-bit
 138       // target (returns (Lo, Hi)). It takes a chain operand.
 139       READ_TIME_BASE,
 140
 141       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 142       EH_SJLJ_SETJMP,
 143
 144       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 145       EH_SJLJ_LONGJMP,
 146
 147       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 148       /// instructions.  For lack of better number, we use the opcode number
 149       /// encoding for the OPC field to identify the compare.  For example, 838
 150       /// is VCMPGTSH.
 151       VCMP,
 152
 153       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 154       /// altivec VCMP*o instructions.  For lack of better number, we use the
 155       /// opcode number encoding for the OPC field to identify the compare.  For
 156       /// example, 838 is VCMPGTSH.
 157       VCMPo,
 158
 159       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 160       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 161       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 162       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 163       /// an optional input flag argument.
 164       COND_BRANCH,
 165
 166       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 167       /// loops.
 168       BDNZ, BDZ,
 169
 170       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 171       /// towards zero.  Used only as part of the long double-to-int
 172       /// conversion sequence.
 173       FADDRTZ,
 174
 175       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 176       MFFS,
 177
 178       /// TC_RETURN - A tail call return.
 179       ///   operand #0 chain
 180       ///   operand #1 callee (register or absolute)
 181       ///   operand #2 stack adjustment
 182       ///   operand #3 optional in flag
 183       TC_RETURN,
 184
 185       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 186       CR6SET,
 187       CR6UNSET,
 188
 189       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by initial-exec TLS
 190       /// on PPC32.
 191       PPC32_GOT,
 192
 193       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by general dynamic and
 194       /// local dynamic TLS on PPC32.
 195       PPC32_PICGOT,
 196
 197       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 198       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 199       /// base to sym\@got\@tprel\@ha.
 200       ADDIS_GOT_TPREL_HA,
 201
 202       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 203       /// TLS model, produces a LD instruction with base register G8RReg
 204       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 205       /// finds the offset of "sym" relative to the thread pointer.
 206       LD_GOT_TPREL_L,
 207
 208       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 209       /// model, produces an ADD instruction that adds the contents of
 210       /// G8RReg to the thread pointer.  Symbol contains a relocation
 211       /// sym\@tls which is to be replaced by the thread pointer and
 212       /// identifies to the linker that the instruction is part of a
 213       /// TLS sequence.
 214       ADD_TLS,
 215
 216       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 217       /// model, produces an ADDIS8 instruction that adds the GOT base
 218       /// register to sym\@got\@tlsgd\@ha.
 219       ADDIS_TLSGD_HA,
 220
 221       /// %X3 = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 222       /// model, produces an ADDI8 instruction that adds G8RReg to
 223       /// sym\@got\@tlsgd\@l and stores the result in X3.  Hidden by
 224       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 225       ADDI_TLSGD_L,
 226
 227       /// %X3 = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 228       /// model, produces a call to __tls_get_addr(sym\@tlsgd).  Hidden by
 229       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 230       GET_TLS_ADDR,
 231
 232       /// G8RC = ADDI_TLSGD_L_ADDR G8RReg, Symbol, Symbol - Op that
 233       /// combines ADDI_TLSGD_L and GET_TLS_ADDR until expansion following
 234       /// register assignment.
 235       ADDI_TLSGD_L_ADDR,
 236
 237       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 238       /// model, produces an ADDIS8 instruction that adds the GOT base
 239       /// register to sym\@got\@tlsld\@ha.
 240       ADDIS_TLSLD_HA,
 241
 242       /// %X3 = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 243       /// model, produces an ADDI8 instruction that adds G8RReg to
 244       /// sym\@got\@tlsld\@l and stores the result in X3.  Hidden by
 245       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 246       ADDI_TLSLD_L,
 247
 248       /// %X3 = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 249       /// model, produces a call to __tls_get_addr(sym\@tlsld).  Hidden by
 250       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 251       GET_TLSLD_ADDR,
 252
 253       /// G8RC = ADDI_TLSLD_L_ADDR G8RReg, Symbol, Symbol - Op that
 254       /// combines ADDI_TLSLD_L and GET_TLSLD_ADDR until expansion
 255       /// following register assignment.
 256       ADDI_TLSLD_L_ADDR,
 257
 258       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol - For the local-dynamic TLS
 259       /// model, produces an ADDIS8 instruction that adds X3 to
 260       /// sym\@dtprel\@ha.
 261       ADDIS_DTPREL_HA,
 262
 263       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 264       /// model, produces an ADDI8 instruction that adds G8RReg to
 265       /// sym\@got\@dtprel\@l.
 266       ADDI_DTPREL_L,
 267
 268       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 269       /// during instruction selection to optimize a BUILD_VECTOR into
 270       /// operations on splats.  This is necessary to avoid losing these
 271       /// optimizations due to constant folding.
 272       VADD_SPLAT,
 273
 274       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 275       /// operand identifies the operating system entry point.
 276       SC,
 277
 278       /// CHAIN = CLRBHRB CHAIN - Clear branch history rolling buffer.
 279       CLRBHRB,
 280
 281       /// GPRC, CHAIN = MFBHRBE CHAIN, Entry, Dummy - Move from branch
 282       /// history rolling buffer entry.
 283       MFBHRBE,
 284
 285       /// CHAIN = RFEBB CHAIN, State - Return from event-based branch.
 286       RFEBB,
 287
 288       /// VSRC, CHAIN = XXSWAPD CHAIN, VSRC - Occurs only for little
 289       /// endian.  Maps to an xxswapd instruction that corrects an lxvd2x
 290       /// or stxvd2x instruction.  The chain is necessary because the
 291       /// sequence replaces a load and needs to provide the same number
 292       /// of outputs.
 293       XXSWAPD,
 294
 295       /// QVFPERM = This corresponds to the QPX qvfperm instruction.
 296       QVFPERM,
 297
 298       /// QVGPCI = This corresponds to the QPX qvgpci instruction.
 299       QVGPCI,
 300
 301       /// QVALIGNI = This corresponds to the QPX qvaligni instruction.
 302       QVALIGNI,
 303
 304       /// QVESPLATI = This corresponds to the QPX qvesplati instruction.
 305       QVESPLATI,
 306
 307       /// QBFLT = Access the underlying QPX floating-point boolean
 308       /// representation.
 309       QBFLT,
 310
 311       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 312       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 313       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 314       /// i32.
 315       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 316
 317       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 318       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 319       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 320       /// or i32.
 321       LBRX,
 322
 323       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 324       /// chain, then an f64 value to store, then an address to store it to.
 325       STFIWX,
 326
 327       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 328       /// load which sign-extends from a 32-bit integer value into the
 329       /// destination 64-bit register.
 330       LFIWAX,
 331
 332       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 333       /// load which zero-extends from a 32-bit integer value into the
 334       /// destination 64-bit register.
 335       LFIWZX,
 336
 337       /// VSRC, CHAIN = LXVD2X_LE CHAIN, Ptr - Occurs only for little endian.
 338       /// Maps directly to an lxvd2x instruction that will be followed by
 339       /// an xxswapd.
 340       LXVD2X,
 341
 342       /// CHAIN = STXVD2X CHAIN, VSRC, Ptr - Occurs only for little endian.
 343       /// Maps directly to an stxvd2x instruction that will be preceded by
 344       /// an xxswapd.
 345       STXVD2X,
 346
 347       /// QBRC, CHAIN = QVLFSb CHAIN, Ptr
 348       /// The 4xf32 load used for v4i1 constants.
 349       QVLFSb,
 350
 351       /// GPRC = TOC_ENTRY GA, TOC
 352       /// Loads the entry for GA from the TOC, where the TOC base is given by
 353       /// the last operand.
 354       TOC_ENTRY
 355     };
 356   }
 357
 358   /// Define some predicates that are used for node matching.
 359   namespace PPC {
 360     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 361     /// VPKUHUM instruction.
 362     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 363                               SelectionDAG &DAG);
 364
 365     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 366     /// VPKUWUM instruction.
 367     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 368                               SelectionDAG &DAG);
 369
 370     /// isVPKUDUMShuffleMask - Return true if this is the shuffle mask for a
 371     /// VPKUDUM instruction.
 372     bool isVPKUDUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 373                               SelectionDAG &DAG);
 374
 375     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 376     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 377     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 378                             unsigned ShuffleKind, SelectionDAG &DAG);
 379
 380     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 381     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 382     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 383                             unsigned ShuffleKind, SelectionDAG &DAG);
 384
 385     /// isVMRGEOShuffleMask - Return true if this is a shuffle mask suitable for
 386     /// a VMRGEW or VMRGOW instruction
 387     bool isVMRGEOShuffleMask(ShuffleVectorSDNode *N, bool CheckEven,
 388                              unsigned ShuffleKind, SelectionDAG &DAG);
 389
 390     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the
 391     /// shift amount, otherwise return -1.
 392     int isVSLDOIShuffleMask(SDNode *N, unsigned ShuffleKind,
 393                             SelectionDAG &DAG);
 394
 395     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 396     /// specifies a splat of a single element that is suitable for input to
 397     /// VSPLTB/VSPLTH/VSPLTW.
 398     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 399
 400     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 401     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 402     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize, SelectionDAG &DAG);
 403
 404     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 405     /// formed by using a vspltis[bhw] instruction of the specified element
 406     /// size, return the constant being splatted.  The ByteSize field indicates
 407     /// the number of bytes of each element [124] -> [bhw].
 408     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 409
 410     /// If this is a qvaligni shuffle mask, return the shift
 411     /// amount, otherwise return -1.
 412     int isQVALIGNIShuffleMask(SDNode *N);
 413   }
 414
 415   class PPCTargetLowering : public TargetLowering {
 416     const PPCSubtarget &Subtarget;
 417
 418   public:
 419     explicit PPCTargetLowering(const PPCTargetMachine &TM,
 420                                const PPCSubtarget &STI);
 421
 422     /// getTargetNodeName() - This method returns the name of a target specific
 423     /// DAG node.
 424     const char *getTargetNodeName(unsigned Opcode) const override;
 425
 426     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i32; }
 427
 428     bool isCheapToSpeculateCttz() const override {
 429       return true;
 430     }
 431
 432     bool isCheapToSpeculateCtlz() const override {
 433       return true;
 434     }
 435
 436     /// getSetCCResultType - Return the ISD::SETCC ValueType
 437     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 438                            EVT VT) const override;
 439
 440     /// Return true if target always beneficiates from combining into FMA for a
 441     /// given value type. This must typically return false on targets where FMA
 442     /// takes more cycles to execute than FADD.
 443     bool enableAggressiveFMAFusion(EVT VT) const override;
 444
 445     /// getPreIndexedAddressParts - returns true by value, base pointer and
 446     /// offset pointer and addressing mode by reference if the node's address
 447     /// can be legally represented as pre-indexed load / store address.
 448     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 449                                    SDValue &Offset,
 450                                    ISD::MemIndexedMode &AM,
 451                                    SelectionDAG &DAG) const override;
 452
 453     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 454     /// can be represented as an indexed [r+r] operation.  Returns false if it
 455     /// can be more efficiently represented with [r+imm].
 456     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 457                              SelectionDAG &DAG) const;
 458
 459     /// SelectAddressRegImm - Returns true if the address N can be represented
 460     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 461     /// is not better represented as reg+reg.  If Aligned is true, only accept
 462     /// displacements suitable for STD and friends, i.e. multiples of 4.
 463     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 464                              SelectionDAG &DAG, bool Aligned) const;
 465
 466     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 467     /// represented as an indexed [r+r] operation.
 468     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 469                                  SelectionDAG &DAG) const;
 470
 471     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 472
 473     /// LowerOperation - Provide custom lowering hooks for some operations.
 474     ///
 475     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 476
 477     /// ReplaceNodeResults - Replace the results of node with an illegal result
 478     /// type with new values built out of custom code.
 479     ///
 480     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 481                             SelectionDAG &DAG) const override;
 482
 483     SDValue expandVSXLoadForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 484     SDValue expandVSXStoreForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 485
 486     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 487
 488     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 489                           std::vector<SDNode *> *Created) const override;
 490
 491     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 492
 493     void computeKnownBitsForTargetNode(const SDValue Op,
 494                                        APInt &KnownZero,
 495                                        APInt &KnownOne,
 496                                        const SelectionDAG &DAG,
 497                                        unsigned Depth = 0) const override;
 498
 499     unsigned getPrefLoopAlignment(MachineLoop *ML) const override;
 500
 501     Instruction* emitLeadingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 502                                   bool IsStore, bool IsLoad) const override;
 503     Instruction* emitTrailingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 504                                    bool IsStore, bool IsLoad) const override;
 505
 506     MachineBasicBlock *
 507       EmitInstrWithCustomInserter(MachineInstr *MI,
 508                                   MachineBasicBlock *MBB) const override;
 509     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 510                                         MachineBasicBlock *MBB,
 511                                         unsigned AtomicSize,
 512                                         unsigned BinOpcode) const;
 513     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr *MI,
 514                                                 MachineBasicBlock *MBB,
 515                                             bool is8bit, unsigned Opcode) const;
 516
 517     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 518                                         MachineBasicBlock *MBB) const;
 519
 520     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 521                                          MachineBasicBlock *MBB) const;
 522
 523     ConstraintType getConstraintType(StringRef Constraint) const override;
 524
 525     /// Examine constraint string and operand type and determine a weight value.
 526     /// The operand object must already have been set up with the operand type.
 527     ConstraintWeight getSingleConstraintMatchWeight(
 528       AsmOperandInfo &info, const char *constraint) const override;
 529
 530     std::pair<unsigned, const TargetRegisterClass *>
 531     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 532                                  StringRef Constraint, MVT VT) const override;
 533
 534     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 535     /// function arguments in the caller parameter area.  This is the actual
 536     /// alignment, not its logarithm.
 537     unsigned getByValTypeAlignment(Type *Ty) const override;
 538
 539     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 540     /// vector.  If it is invalid, don't add anything to Ops.
 541     void LowerAsmOperandForConstraint(SDValue Op,
 542                                       std::string &Constraint,
 543                                       std::vector<SDValue> &Ops,
 544                                       SelectionDAG &DAG) const override;
 545
 546     unsigned
 547     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 548       if (ConstraintCode == "es")
 549         return InlineAsm::Constraint_es;
 550       else if (ConstraintCode == "o")
 551         return InlineAsm::Constraint_o;
 552       else if (ConstraintCode == "Q")
 553         return InlineAsm::Constraint_Q;
 554       else if (ConstraintCode == "Z")
 555         return InlineAsm::Constraint_Z;
 556       else if (ConstraintCode == "Zy")
 557         return InlineAsm::Constraint_Zy;
 558       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 559     }
 560
 561     /// isLegalAddressingMode - Return true if the addressing mode represented
 562     /// by AM is legal for this target, for a load/store of the specified type.
 563     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 564                                unsigned AS) const override;
 565
 566     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 567     /// icmp immediate, that is the target has icmp instructions which can
 568     /// compare a register against the immediate without having to materialize
 569     /// the immediate into a register.
 570     bool isLegalICmpImmediate(int64_t Imm) const override;
 571
 572     /// isLegalAddImmediate - Return true if the specified immediate is legal
 573     /// add immediate, that is the target has add instructions which can
 574     /// add a register and the immediate without having to materialize
 575     /// the immediate into a register.
 576     bool isLegalAddImmediate(int64_t Imm) const override;
 577
 578     /// isTruncateFree - Return true if it's free to truncate a value of
 579     /// type Ty1 to type Ty2. e.g. On PPC it's free to truncate a i64 value in
 580     /// register X1 to i32 by referencing its sub-register R1.
 581     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 582     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 583
 584     bool isZExtFree(SDValue Val, EVT VT2) const override;
 585
 586     bool isFPExtFree(EVT VT) const override;
 587
 588     /// \brief Returns true if it is beneficial to convert a load of a constant
 589     /// to just the constant itself.
 590     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 591                                            Type *Ty) const override;
 592
 593     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 594
 595     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 596                             const CallInst &I,
 597                             unsigned Intrinsic) const override;
 598
 599     /// getOptimalMemOpType - Returns the target specific optimal type for load
 600     /// and store operations as a result of memset, memcpy, and memmove
 601     /// lowering. If DstAlign is zero that means it's safe to destination
 602     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 603     /// means there isn't a need to check it against alignment requirement,
 604     /// probably because the source does not need to be loaded. If 'IsMemset' is
 605     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 606     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 607     /// source is constant so it does not need to be loaded.
 608     /// It returns EVT::Other if the type should be determined using generic
 609     /// target-independent logic.
 610     EVT
 611     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 612                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 613                         MachineFunction &MF) const override;
 614
 615     /// Is unaligned memory access allowed for the given type, and is it fast
 616     /// relative to software emulation.
 617     bool allowsMisalignedMemoryAccesses(EVT VT,
 618                                         unsigned AddrSpace,
 619                                         unsigned Align = 1,
 620                                         bool *Fast = nullptr) const override;
 621
 622     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 623     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 624     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 625     /// expanded to fmul + fadd.
 626     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 627
 628     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 629
 630     // Should we expand the build vector with shuffles?
 631     bool
 632     shouldExpandBuildVectorWithShuffles(EVT VT,
 633                                         unsigned DefinedValues) const override;
 634
 635     /// createFastISel - This method returns a target-specific FastISel object,
 636     /// or null if the target does not support "fast" instruction selection.
 637     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 638                              const TargetLibraryInfo *LibInfo) const override;
 639
 640     /// \brief Returns true if an argument of type Ty needs to be passed in a
 641     /// contiguous block of registers in calling convention CallConv.
 642     bool functionArgumentNeedsConsecutiveRegisters(
 643       Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override {
 644       // We support any array type as "consecutive" block in the parameter
 645       // save area.  The element type defines the alignment requirement and
 646       // whether the argument should go in GPRs, FPRs, or VRs if available.
 647       //
 648       // Note that clang uses this capability both to implement the ELFv2
 649       // homogeneous float/vector aggregate ABI, and to avoid having to use
 650       // "byval" when passing aggregates that might fully fit in registers.
 651       return Ty->isArrayTy();
 652     }
 653
 654   private:
 655
 656     struct ReuseLoadInfo {
 657       SDValue Ptr;
 658       SDValue Chain;
 659       SDValue ResChain;
 660       MachinePointerInfo MPI;
 661       bool IsInvariant;
 662       unsigned Alignment;
 663       AAMDNodes AAInfo;
 664       const MDNode *Ranges;
 665
 666       ReuseLoadInfo() : IsInvariant(false), Alignment(0), Ranges(nullptr) {}
 667     };
 668
 669     bool canReuseLoadAddress(SDValue Op, EVT MemVT, ReuseLoadInfo &RLI,
 670                              SelectionDAG &DAG,
 671                              ISD::LoadExtType ET = ISD::NON_EXTLOAD) const;
 672     void spliceIntoChain(SDValue ResChain, SDValue NewResChain,
 673                          SelectionDAG &DAG) const;
 674
 675     void LowerFP_TO_INTForReuse(SDValue Op, ReuseLoadInfo &RLI,
 676                                 SelectionDAG &DAG, SDLoc dl) const;
 677     SDValue LowerFP_TO_INTDirectMove(SDValue Op, SelectionDAG &DAG,
 678                                      SDLoc dl) const;
 679     SDValue LowerINT_TO_FPDirectMove(SDValue Op, SelectionDAG &DAG,
 680                                      SDLoc dl) const;
 681
 682     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 683     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 684
 685     bool
 686     IsEligibleForTailCallOptimization(SDValue Callee,
 687                                       CallingConv::ID CalleeCC,
 688                                       bool isVarArg,
 689                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 690                                       SelectionDAG& DAG) const;
 691
 692     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
 693                                          int SPDiff,
 694                                          SDValue Chain,
 695                                          SDValue &LROpOut,
 696                                          SDValue &FPOpOut,
 697                                          bool isDarwinABI,
 698                                          SDLoc dl) const;
 699
 700     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 701     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 702     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 703     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 704     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 705     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 706     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 707     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 708     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 709     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 710     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 711                          const PPCSubtarget &Subtarget) const;
 712     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG,
 713                        const PPCSubtarget &Subtarget) const;
 714     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG,
 715                         const PPCSubtarget &Subtarget) const;
 716     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
 717                                 const PPCSubtarget &Subtarget) const;
 718     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
 719                                       const PPCSubtarget &Subtarget) const;
 720     SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 721     SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 722     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 723     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 724     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG, SDLoc dl) const;
 725     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 726     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 728     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 737
 738     SDValue LowerVectorLoad(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerVectorStore(SDValue Op, SelectionDAG &DAG) const;
 740
 741     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 742                             CallingConv::ID CallConv, bool isVarArg,
 743                             const SmallVectorImpl<ISD::InputArg> &Ins,
 744                             SDLoc dl, SelectionDAG &DAG,
 745                             SmallVectorImpl<SDValue> &InVals) const;
 746     SDValue FinishCall(CallingConv::ID CallConv, SDLoc dl, bool isTailCall,
 747                        bool isVarArg, bool IsPatchPoint,
 748                        SelectionDAG &DAG,
 749                        SmallVector<std::pair<unsigned, SDValue>, 8>
 750                          &RegsToPass,
 751                        SDValue InFlag, SDValue Chain, SDValue CallSeqStart,
 752                        SDValue &Callee,
 753                        int SPDiff, unsigned NumBytes,
 754                        const SmallVectorImpl<ISD::InputArg> &Ins,
 755                        SmallVectorImpl<SDValue> &InVals,
 756                        ImmutableCallSite *CS) const;
 757
 758     SDValue
 759       LowerFormalArguments(SDValue Chain,
 760                            CallingConv::ID CallConv, bool isVarArg,
 761                            const SmallVectorImpl<ISD::InputArg> &Ins,
 762                            SDLoc dl, SelectionDAG &DAG,
 763                            SmallVectorImpl<SDValue> &InVals) const override;
 764
 765     SDValue
 766       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 767                 SmallVectorImpl<SDValue> &InVals) const override;
 768
 769     bool
 770       CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 771                    bool isVarArg,
 772                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 773                    LLVMContext &Context) const override;
 774
 775     SDValue
 776       LowerReturn(SDValue Chain,
 777                   CallingConv::ID CallConv, bool isVarArg,
 778                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 779                   const SmallVectorImpl<SDValue> &OutVals,
 780                   SDLoc dl, SelectionDAG &DAG) const override;
 781
 782     SDValue
 783       extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT, SelectionDAG &DAG,
 784                         SDValue ArgVal, SDLoc dl) const;
 785
 786     SDValue
 787       LowerFormalArguments_Darwin(SDValue Chain,
 788                                   CallingConv::ID CallConv, bool isVarArg,
 789                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 790                                   SDLoc dl, SelectionDAG &DAG,
 791                                   SmallVectorImpl<SDValue> &InVals) const;
 792     SDValue
 793       LowerFormalArguments_64SVR4(SDValue Chain,
 794                                   CallingConv::ID CallConv, bool isVarArg,
 795                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 796                                   SDLoc dl, SelectionDAG &DAG,
 797                                   SmallVectorImpl<SDValue> &InVals) const;
 798     SDValue
 799       LowerFormalArguments_32SVR4(SDValue Chain,
 800                                   CallingConv::ID CallConv, bool isVarArg,
 801                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 802                                   SDLoc dl, SelectionDAG &DAG,
 803                                   SmallVectorImpl<SDValue> &InVals) const;
 804
 805     SDValue
 806       createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 807                                  SDValue CallSeqStart, ISD::ArgFlagsTy Flags,
 808                                  SelectionDAG &DAG, SDLoc dl) const;
 809
 810     SDValue
 811       LowerCall_Darwin(SDValue Chain, SDValue Callee,
 812                        CallingConv::ID CallConv,
 813                        bool isVarArg, bool isTailCall, bool IsPatchPoint,
 814                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 815                        const SmallVectorImpl<SDValue> &OutVals,
 816                        const SmallVectorImpl<ISD::InputArg> &Ins,
 817                        SDLoc dl, SelectionDAG &DAG,
 818                        SmallVectorImpl<SDValue> &InVals,
 819                        ImmutableCallSite *CS) const;
 820     SDValue
 821       LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 822                        CallingConv::ID CallConv,
 823                        bool isVarArg, bool isTailCall, bool IsPatchPoint,
 824                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 825                        const SmallVectorImpl<SDValue> &OutVals,
 826                        const SmallVectorImpl<ISD::InputArg> &Ins,
 827                        SDLoc dl, SelectionDAG &DAG,
 828                        SmallVectorImpl<SDValue> &InVals,
 829                        ImmutableCallSite *CS) const;
 830     SDValue
 831     LowerCall_32SVR4(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 832                      bool isVarArg, bool isTailCall, bool IsPatchPoint,
 833                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 834                      const SmallVectorImpl<SDValue> &OutVals,
 835                      const SmallVectorImpl<ISD::InputArg> &Ins,
 836                      SDLoc dl, SelectionDAG &DAG,
 837                      SmallVectorImpl<SDValue> &InVals,
 838                      ImmutableCallSite *CS) const;
 839
 840     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 841     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 842
 843     SDValue DAGCombineExtBoolTrunc(SDNode *N, DAGCombinerInfo &DCI) const;
 844     SDValue DAGCombineTruncBoolExt(SDNode *N, DAGCombinerInfo &DCI) const;
 845     SDValue combineFPToIntToFP(SDNode *N, DAGCombinerInfo &DCI) const;
 846
 847     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
 848                              unsigned &RefinementSteps,
 849                              bool &UseOneConstNR) const override;
 850     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
 851                              unsigned &RefinementSteps) const override;
 852     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
 853
 854     CCAssignFn *useFastISelCCs(unsigned Flag) const;
 855   };
 856
 857   namespace PPC {
 858     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 859                              const TargetLibraryInfo *LibInfo);
 860   }
 861
 862   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
 863                                   CCValAssign::LocInfo &LocInfo,
 864                                   ISD::ArgFlagsTy &ArgFlags,
 865                                   CCState &State);
 866
 867   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
 868                                          MVT &LocVT,
 869                                          CCValAssign::LocInfo &LocInfo,
 870                                          ISD::ArgFlagsTy &ArgFlags,
 871                                          CCState &State);
 872
 873   bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
 874                                            MVT &LocVT,
 875                                            CCValAssign::LocInfo &LocInfo,
 876                                            ISD::ArgFlagsTy &ArgFlags,
 877                                            CCState &State);
 878 }
 879
 880 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H