lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/CallingConv.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  46                                             MVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  51                                               MVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  82   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  83   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // PowerPC has no SREM/UREM instructions
 108   setOperationAction(ISD::SREM, MVT::i32, Expand);
 109   setOperationAction(ISD::UREM, MVT::i32, Expand);
 110   setOperationAction(ISD::SREM, MVT::i64, Expand);
 111   setOperationAction(ISD::UREM, MVT::i64, Expand);
 112
 113   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 114   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 116   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 118   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 120   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 121   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 122
 123   // We don't support sin/cos/sqrt/fmod/pow
 124   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 126   setOperationAction(ISD::FREM , MVT::f64, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 128   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 130   setOperationAction(ISD::FREM , MVT::f32, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 132
 133   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 134
 135   // If we're enabling GP optimizations, use hardware square root
 136   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 137     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 138     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 139   }
 140
 141   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 142   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 143
 144   // PowerPC does not have BSWAP, CTPOP or CTTZ
 145   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 146   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 147   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 148   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 149   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 150   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 151
 152   // PowerPC does not have ROTR
 153   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 154   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 155
 156   // PowerPC does not have Select
 157   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 158   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 159   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 160   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 161
 162   // PowerPC wants to turn select_cc of FP into fsel when possible.
 163   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 164   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 165
 166   // PowerPC wants to optimize integer setcc a bit
 167   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 168
 169   // PowerPC does not have BRCOND which requires SetCC
 170   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 173
 174   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 175   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 176
 177   // PowerPC does not have [U|S]INT_TO_FP
 178   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 179   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 180
 181   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 182   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 183   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 184   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 185
 186   // We cannot sextinreg(i1).  Expand to shifts.
 187   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 188
 189   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 190   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 191   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 192   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 193
 194
 195   // We want to legalize GlobalAddress and ConstantPool nodes into the
 196   // appropriate instructions to materialize the address.
 197   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 200   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 201   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 202   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 203   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 204   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 205   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 206   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 207
 208   // TRAP is legal.
 209   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 210
 211   // TRAMPOLINE is custom lowered.
 212   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 213
 214   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 215   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 216
 217   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 218   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 219       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 220     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 221   else
 222     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 223
 224   // Use the default implementation.
 225   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 226   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 227   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 228   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 229   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 230   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 231
 232   // We want to custom lower some of our intrinsics.
 233   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 234
 235   // Comparisons that require checking two conditions.
 236   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 237   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 238   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 239   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 240   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 241   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 242   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 243   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 244   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 247   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 248
 249   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 250     // They also have instructions for converting between i64 and fp.
 251     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 252     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 253     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 254     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 255     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 256     // We cannot do this with Promote because i64 is not a legal type.
 257     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 258
 259     // FIXME: disable this lowered code.  This generates 64-bit register values,
 260     // and we don't model the fact that the top part is clobbered by calls.  We
 261     // need to flag these together so that the value isn't live across a call.
 262     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 263   } else {
 264     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 265     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 266   }
 267
 268   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 269     // 64-bit PowerPC implementations can support i64 types directly
 270     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 271     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 272     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 273     // 64-bit PowerPC wants to expand i128 shifts itself.
 274     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 275     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 276     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 277   } else {
 278     // 32-bit PowerPC wants to expand i64 shifts itself.
 279     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 280     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 281     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 282   }
 283
 284   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 285     // First set operation action for all vector types to expand. Then we
 286     // will selectively turn on ones that can be effectively codegen'd.
 287     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 288          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 289       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 290
 291       // add/sub are legal for all supported vector VT's.
 292       setOperationAction(ISD::ADD , VT, Legal);
 293       setOperationAction(ISD::SUB , VT, Legal);
 294
 295       // We promote all shuffles to v16i8.
 296       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 297       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 298
 299       // We promote all non-typed operations to v4i32.
 300       setOperationAction(ISD::AND   , VT, Promote);
 301       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 302       setOperationAction(ISD::OR    , VT, Promote);
 303       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 304       setOperationAction(ISD::XOR   , VT, Promote);
 305       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 306       setOperationAction(ISD::LOAD  , VT, Promote);
 307       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 308       setOperationAction(ISD::SELECT, VT, Promote);
 309       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 310       setOperationAction(ISD::STORE, VT, Promote);
 311       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 312
 313       // No other operations are legal.
 314       setOperationAction(ISD::MUL , VT, Expand);
 315       setOperationAction(ISD::SDIV, VT, Expand);
 316       setOperationAction(ISD::SREM, VT, Expand);
 317       setOperationAction(ISD::UDIV, VT, Expand);
 318       setOperationAction(ISD::UREM, VT, Expand);
 319       setOperationAction(ISD::FDIV, VT, Expand);
 320       setOperationAction(ISD::FNEG, VT, Expand);
 321       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 322       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 323       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 324       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 326       setOperationAction(ISD::UDIVREM, VT, Expand);
 327       setOperationAction(ISD::SDIVREM, VT, Expand);
 328       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 329       setOperationAction(ISD::FPOW, VT, Expand);
 330       setOperationAction(ISD::CTPOP, VT, Expand);
 331       setOperationAction(ISD::CTLZ, VT, Expand);
 332       setOperationAction(ISD::CTTZ, VT, Expand);
 333     }
 334
 335     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 336     // with merges, splats, etc.
 337     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 338
 339     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 340     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 341     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 342     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 343     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 344     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 345
 346     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 347     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 348     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 349     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 350
 351     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 352     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 353     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 354     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 355
 356     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 357     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 358
 359     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 360     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 361     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 363   }
 364
 365   setShiftAmountType(MVT::i32);
 366   setBooleanContents(ZeroOrOneBooleanContent);
 367
 368   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 369     setStackPointerRegisterToSaveRestore(PPC::X1);
 370     setExceptionPointerRegister(PPC::X3);
 371     setExceptionSelectorRegister(PPC::X4);
 372   } else {
 373     setStackPointerRegisterToSaveRestore(PPC::R1);
 374     setExceptionPointerRegister(PPC::R3);
 375     setExceptionSelectorRegister(PPC::R4);
 376   }
 377
 378   // We have target-specific dag combine patterns for the following nodes:
 379   setTargetDAGCombine(ISD::SINT_TO_FP);
 380   setTargetDAGCombine(ISD::STORE);
 381   setTargetDAGCombine(ISD::BR_CC);
 382   setTargetDAGCombine(ISD::BSWAP);
 383
 384   // Darwin long double math library functions have $LDBL128 appended.
 385   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 386     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 387     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 388     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 389     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 390     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 391     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 392     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 393     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 394     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 395     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 396   }
 397
 398   computeRegisterProperties();
 399 }
 400
 401 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 402 /// function arguments in the caller parameter area.
 403 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 404   const TargetMachine &TM = getTargetMachine();
 405   // Darwin passes everything on 4 byte boundary.
 406   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 407     return 4;
 408   // FIXME SVR4 TBD
 409   return 4;
 410 }
 411
 412 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 413   switch (Opcode) {
 414   default: return 0;
 415   case PPCISD::FSEL:            return "PPCISD::FSEL";
 416   case PPCISD::FCFID:           return "PPCISD::FCFID";
 417   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 418   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 419   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 420   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 421   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 422   case PPCISD::VPERM:           return "PPCISD::VPERM";
 423   case PPCISD::Hi:              return "PPCISD::Hi";
 424   case PPCISD::Lo:              return "PPCISD::Lo";
 425   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 426   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 427   case PPCISD::LOAD:            return "PPCISD::LOAD";
 428   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 429   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 430   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 431   case PPCISD::SRL:             return "PPCISD::SRL";
 432   case PPCISD::SRA:             return "PPCISD::SRA";
 433   case PPCISD::SHL:             return "PPCISD::SHL";
 434   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 435   case PPCISD::STD_32:          return "PPCISD::STD_32";
 436   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 437   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 438   case PPCISD::NOP:             return "PPCISD::NOP";
 439   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 440   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 441   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 442   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 443   case PPCISD::MFCR:            return "PPCISD::MFCR";
 444   case PPCISD::VCMP:            return "PPCISD::VCMP";
 445   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 446   case PPCISD::LBRX:            return "PPCISD::LBRX";
 447   case PPCISD::STBRX:           return "PPCISD::STBRX";
 448   case PPCISD::LARX:            return "PPCISD::LARX";
 449   case PPCISD::STCX:            return "PPCISD::STCX";
 450   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 451   case PPCISD::MFFS:            return "PPCISD::MFFS";
 452   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 453   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 454   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 455   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 456   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 457   }
 458 }
 459
 460 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 461   return MVT::i32;
 462 }
 463
 464 /// getFunctionAlignment - Return the Log2 alignment of this function.
 465 unsigned PPCTargetLowering::getFunctionAlignment(const Function *F) const {
 466   if (getTargetMachine().getSubtarget<PPCSubtarget>().isDarwin())
 467     return F->hasFnAttr(Attribute::OptimizeForSize) ? 2 : 4;
 468   else
 469     return 2;
 470 }
 471
 472 //===----------------------------------------------------------------------===//
 473 // Node matching predicates, for use by the tblgen matching code.
 474 //===----------------------------------------------------------------------===//
 475
 476 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 477 static bool isFloatingPointZero(SDValue Op) {
 478   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 479     return CFP->getValueAPF().isZero();
 480   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 481     // Maybe this has already been legalized into the constant pool?
 482     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 483       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 484         return CFP->getValueAPF().isZero();
 485   }
 486   return false;
 487 }
 488
 489 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 490 /// true if Op is undef or if it matches the specified value.
 491 static bool isConstantOrUndef(int Op, int Val) {
 492   return Op < 0 || Op == Val;
 493 }
 494
 495 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 496 /// VPKUHUM instruction.
 497 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 498   if (!isUnary) {
 499     for (unsigned i = 0; i != 16; ++i)
 500       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 501         return false;
 502   } else {
 503     for (unsigned i = 0; i != 8; ++i)
 504       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 505           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 506         return false;
 507   }
 508   return true;
 509 }
 510
 511 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 512 /// VPKUWUM instruction.
 513 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 514   if (!isUnary) {
 515     for (unsigned i = 0; i != 16; i += 2)
 516       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 517           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 518         return false;
 519   } else {
 520     for (unsigned i = 0; i != 8; i += 2)
 521       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 522           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 523           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 524           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 525         return false;
 526   }
 527   return true;
 528 }
 529
 530 /// isVMerge - Common function, used to match vmrg* shuffles.
 531 ///
 532 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 533                      unsigned LHSStart, unsigned RHSStart) {
 534   assert(N->getValueType(0) == MVT::v16i8 &&
 535          "PPC only supports shuffles by bytes!");
 536   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 537          "Unsupported merge size!");
 538
 539   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 540     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 541       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 542                              LHSStart+j+i*UnitSize) ||
 543           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 544                              RHSStart+j+i*UnitSize))
 545         return false;
 546     }
 547   return true;
 548 }
 549
 550 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 551 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 552 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 553                              bool isUnary) {
 554   if (!isUnary)
 555     return isVMerge(N, UnitSize, 8, 24);
 556   return isVMerge(N, UnitSize, 8, 8);
 557 }
 558
 559 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 560 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 561 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 562                              bool isUnary) {
 563   if (!isUnary)
 564     return isVMerge(N, UnitSize, 0, 16);
 565   return isVMerge(N, UnitSize, 0, 0);
 566 }
 567
 568
 569 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 570 /// amount, otherwise return -1.
 571 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 572   assert(N->getValueType(0) == MVT::v16i8 &&
 573          "PPC only supports shuffles by bytes!");
 574
 575   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 576
 577   // Find the first non-undef value in the shuffle mask.
 578   unsigned i;
 579   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 580     /*search*/;
 581
 582   if (i == 16) return -1;  // all undef.
 583
 584   // Otherwise, check to see if the rest of the elements are consecutively
 585   // numbered from this value.
 586   unsigned ShiftAmt = SVOp->getMaskElt(i);
 587   if (ShiftAmt < i) return -1;
 588   ShiftAmt -= i;
 589
 590   if (!isUnary) {
 591     // Check the rest of the elements to see if they are consecutive.
 592     for (++i; i != 16; ++i)
 593       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 594         return -1;
 595   } else {
 596     // Check the rest of the elements to see if they are consecutive.
 597     for (++i; i != 16; ++i)
 598       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 599         return -1;
 600   }
 601   return ShiftAmt;
 602 }
 603
 604 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 605 /// specifies a splat of a single element that is suitable for input to
 606 /// VSPLTB/VSPLTH/VSPLTW.
 607 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 608   assert(N->getValueType(0) == MVT::v16i8 &&
 609          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 610
 611   // This is a splat operation if each element of the permute is the same, and
 612   // if the value doesn't reference the second vector.
 613   unsigned ElementBase = N->getMaskElt(0);
 614
 615   // FIXME: Handle UNDEF elements too!
 616   if (ElementBase >= 16)
 617     return false;
 618
 619   // Check that the indices are consecutive, in the case of a multi-byte element
 620   // splatted with a v16i8 mask.
 621   for (unsigned i = 1; i != EltSize; ++i)
 622     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 623       return false;
 624
 625   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 626     if (N->getMaskElt(i) < 0) continue;
 627     for (unsigned j = 0; j != EltSize; ++j)
 628       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 629         return false;
 630   }
 631   return true;
 632 }
 633
 634 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 635 /// are -0.0.
 636 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 637   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 638
 639   APInt APVal, APUndef;
 640   unsigned BitSize;
 641   bool HasAnyUndefs;
 642
 643   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 644     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 645       return CFP->getValueAPF().isNegZero();
 646
 647   return false;
 648 }
 649
 650 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 651 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 652 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654   assert(isSplatShuffleMask(SVOp, EltSize));
 655   return SVOp->getMaskElt(0) / EltSize;
 656 }
 657
 658 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 659 /// by using a vspltis[bhw] instruction of the specified element size, return
 660 /// the constant being splatted.  The ByteSize field indicates the number of
 661 /// bytes of each element [124] -> [bhw].
 662 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 663   SDValue OpVal(0, 0);
 664
 665   // If ByteSize of the splat is bigger than the element size of the
 666   // build_vector, then we have a case where we are checking for a splat where
 667   // multiple elements of the buildvector are folded together into a single
 668   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 669   unsigned EltSize = 16/N->getNumOperands();
 670   if (EltSize < ByteSize) {
 671     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 672     SDValue UniquedVals[4];
 673     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 674
 675     // See if all of the elements in the buildvector agree across.
 676     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 677       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 678       // If the element isn't a constant, bail fully out.
 679       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 680
 681
 682       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 683         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 684       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 685         return SDValue();  // no match.
 686     }
 687
 688     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 689     // either constant or undef values that are identical for each chunk.  See
 690     // if these chunks can form into a larger vspltis*.
 691
 692     // Check to see if all of the leading entries are either 0 or -1.  If
 693     // neither, then this won't fit into the immediate field.
 694     bool LeadingZero = true;
 695     bool LeadingOnes = true;
 696     for (unsigned i = 0; i != Multiple-1; ++i) {
 697       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 698
 699       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 700       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 701     }
 702     // Finally, check the least significant entry.
 703     if (LeadingZero) {
 704       if (UniquedVals[Multiple-1].getNode() == 0)
 705         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 706       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 707       if (Val < 16)
 708         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 709     }
 710     if (LeadingOnes) {
 711       if (UniquedVals[Multiple-1].getNode() == 0)
 712         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 713       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 714       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 715         return DAG.getTargetConstant(Val, MVT::i32);
 716     }
 717
 718     return SDValue();
 719   }
 720
 721   // Check to see if this buildvec has a single non-undef value in its elements.
 722   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 723     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 724     if (OpVal.getNode() == 0)
 725       OpVal = N->getOperand(i);
 726     else if (OpVal != N->getOperand(i))
 727       return SDValue();
 728   }
 729
 730   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 731
 732   unsigned ValSizeInBytes = EltSize;
 733   uint64_t Value = 0;
 734   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 735     Value = CN->getZExtValue();
 736   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 737     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 738     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 739   }
 740
 741   // If the splat value is larger than the element value, then we can never do
 742   // this splat.  The only case that we could fit the replicated bits into our
 743   // immediate field for would be zero, and we prefer to use vxor for it.
 744   if (ValSizeInBytes < ByteSize) return SDValue();
 745
 746   // If the element value is larger than the splat value, cut it in half and
 747   // check to see if the two halves are equal.  Continue doing this until we
 748   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 749   while (ValSizeInBytes > ByteSize) {
 750     ValSizeInBytes >>= 1;
 751
 752     // If the top half equals the bottom half, we're still ok.
 753     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 754          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 755       return SDValue();
 756   }
 757
 758   // Properly sign extend the value.
 759   int ShAmt = (4-ByteSize)*8;
 760   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 761
 762   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 763   if (MaskVal == 0) return SDValue();
 764
 765   // Finally, if this value fits in a 5 bit sext field, return it
 766   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 767     return DAG.getTargetConstant(MaskVal, MVT::i32);
 768   return SDValue();
 769 }
 770
 771 //===----------------------------------------------------------------------===//
 772 //  Addressing Mode Selection
 773 //===----------------------------------------------------------------------===//
 774
 775 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 776 /// or 64-bit immediate, and if the value can be accurately represented as a
 777 /// sign extension from a 16-bit value.  If so, this returns true and the
 778 /// immediate.
 779 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 780   if (N->getOpcode() != ISD::Constant)
 781     return false;
 782
 783   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 784   if (N->getValueType(0) == MVT::i32)
 785     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 786   else
 787     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 788 }
 789 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 790   return isIntS16Immediate(Op.getNode(), Imm);
 791 }
 792
 793
 794 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 795 /// can be represented as an indexed [r+r] operation.  Returns false if it
 796 /// can be more efficiently represented with [r+imm].
 797 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 798                                             SDValue &Index,
 799                                             SelectionDAG &DAG) const {
 800   short imm = 0;
 801   if (N.getOpcode() == ISD::ADD) {
 802     if (isIntS16Immediate(N.getOperand(1), imm))
 803       return false;    // r+i
 804     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 805       return false;    // r+i
 806
 807     Base = N.getOperand(0);
 808     Index = N.getOperand(1);
 809     return true;
 810   } else if (N.getOpcode() == ISD::OR) {
 811     if (isIntS16Immediate(N.getOperand(1), imm))
 812       return false;    // r+i can fold it if we can.
 813
 814     // If this is an or of disjoint bitfields, we can codegen this as an add
 815     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 816     // disjoint.
 817     APInt LHSKnownZero, LHSKnownOne;
 818     APInt RHSKnownZero, RHSKnownOne;
 819     DAG.ComputeMaskedBits(N.getOperand(0),
 820                           APInt::getAllOnesValue(N.getOperand(0)
 821                             .getValueSizeInBits()),
 822                           LHSKnownZero, LHSKnownOne);
 823
 824     if (LHSKnownZero.getBoolValue()) {
 825       DAG.ComputeMaskedBits(N.getOperand(1),
 826                             APInt::getAllOnesValue(N.getOperand(1)
 827                               .getValueSizeInBits()),
 828                             RHSKnownZero, RHSKnownOne);
 829       // If all of the bits are known zero on the LHS or RHS, the add won't
 830       // carry.
 831       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 832         Base = N.getOperand(0);
 833         Index = N.getOperand(1);
 834         return true;
 835       }
 836     }
 837   }
 838
 839   return false;
 840 }
 841
 842 /// Returns true if the address N can be represented by a base register plus
 843 /// a signed 16-bit displacement [r+imm], and if it is not better
 844 /// represented as reg+reg.
 845 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 846                                             SDValue &Base,
 847                                             SelectionDAG &DAG) const {
 848   // FIXME dl should come from parent load or store, not from address
 849   DebugLoc dl = N.getDebugLoc();
 850   // If this can be more profitably realized as r+r, fail.
 851   if (SelectAddressRegReg(N, Disp, Base, DAG))
 852     return false;
 853
 854   if (N.getOpcode() == ISD::ADD) {
 855     short imm = 0;
 856     if (isIntS16Immediate(N.getOperand(1), imm)) {
 857       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 858       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 859         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 860       } else {
 861         Base = N.getOperand(0);
 862       }
 863       return true; // [r+i]
 864     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 865       // Match LOAD (ADD (X, Lo(G))).
 866      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 867              && "Cannot handle constant offsets yet!");
 868       Disp = N.getOperand(1).getOperand(0);  // The global address.
 869       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 870              Disp.getOpcode() == ISD::TargetConstantPool ||
 871              Disp.getOpcode() == ISD::TargetJumpTable);
 872       Base = N.getOperand(0);
 873       return true;  // [&g+r]
 874     }
 875   } else if (N.getOpcode() == ISD::OR) {
 876     short imm = 0;
 877     if (isIntS16Immediate(N.getOperand(1), imm)) {
 878       // If this is an or of disjoint bitfields, we can codegen this as an add
 879       // (for better address arithmetic) if the LHS and RHS of the OR are
 880       // provably disjoint.
 881       APInt LHSKnownZero, LHSKnownOne;
 882       DAG.ComputeMaskedBits(N.getOperand(0),
 883                             APInt::getAllOnesValue(N.getOperand(0)
 884                                                    .getValueSizeInBits()),
 885                             LHSKnownZero, LHSKnownOne);
 886
 887       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 888         // If all of the bits are known zero on the LHS or RHS, the add won't
 889         // carry.
 890         Base = N.getOperand(0);
 891         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 892         return true;
 893       }
 894     }
 895   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 896     // Loading from a constant address.
 897
 898     // If this address fits entirely in a 16-bit sext immediate field, codegen
 899     // this as "d, 0"
 900     short Imm;
 901     if (isIntS16Immediate(CN, Imm)) {
 902       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 903       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 904       return true;
 905     }
 906
 907     // Handle 32-bit sext immediates with LIS + addr mode.
 908     if (CN->getValueType(0) == MVT::i32 ||
 909         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 910       int Addr = (int)CN->getZExtValue();
 911
 912       // Otherwise, break this down into an LIS + disp.
 913       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 914
 915       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 916       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 917       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 918       return true;
 919     }
 920   }
 921
 922   Disp = DAG.getTargetConstant(0, getPointerTy());
 923   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 924     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 925   else
 926     Base = N;
 927   return true;      // [r+0]
 928 }
 929
 930 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 931 /// represented as an indexed [r+r] operation.
 932 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 933                                                 SDValue &Index,
 934                                                 SelectionDAG &DAG) const {
 935   // Check to see if we can easily represent this as an [r+r] address.  This
 936   // will fail if it thinks that the address is more profitably represented as
 937   // reg+imm, e.g. where imm = 0.
 938   if (SelectAddressRegReg(N, Base, Index, DAG))
 939     return true;
 940
 941   // If the operand is an addition, always emit this as [r+r], since this is
 942   // better (for code size, and execution, as the memop does the add for free)
 943   // than emitting an explicit add.
 944   if (N.getOpcode() == ISD::ADD) {
 945     Base = N.getOperand(0);
 946     Index = N.getOperand(1);
 947     return true;
 948   }
 949
 950   // Otherwise, do it the hard way, using R0 as the base register.
 951   Base = DAG.getRegister(PPC::R0, N.getValueType());
 952   Index = N;
 953   return true;
 954 }
 955
 956 /// SelectAddressRegImmShift - Returns true if the address N can be
 957 /// represented by a base register plus a signed 14-bit displacement
 958 /// [r+imm*4].  Suitable for use by STD and friends.
 959 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 960                                                  SDValue &Base,
 961                                                  SelectionDAG &DAG) const {
 962   // FIXME dl should come from the parent load or store, not the address
 963   DebugLoc dl = N.getDebugLoc();
 964   // If this can be more profitably realized as r+r, fail.
 965   if (SelectAddressRegReg(N, Disp, Base, DAG))
 966     return false;
 967
 968   if (N.getOpcode() == ISD::ADD) {
 969     short imm = 0;
 970     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 971       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 972       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 973         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 974       } else {
 975         Base = N.getOperand(0);
 976       }
 977       return true; // [r+i]
 978     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 979       // Match LOAD (ADD (X, Lo(G))).
 980      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 981              && "Cannot handle constant offsets yet!");
 982       Disp = N.getOperand(1).getOperand(0);  // The global address.
 983       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 984              Disp.getOpcode() == ISD::TargetConstantPool ||
 985              Disp.getOpcode() == ISD::TargetJumpTable);
 986       Base = N.getOperand(0);
 987       return true;  // [&g+r]
 988     }
 989   } else if (N.getOpcode() == ISD::OR) {
 990     short imm = 0;
 991     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 992       // If this is an or of disjoint bitfields, we can codegen this as an add
 993       // (for better address arithmetic) if the LHS and RHS of the OR are
 994       // provably disjoint.
 995       APInt LHSKnownZero, LHSKnownOne;
 996       DAG.ComputeMaskedBits(N.getOperand(0),
 997                             APInt::getAllOnesValue(N.getOperand(0)
 998                                                    .getValueSizeInBits()),
 999                             LHSKnownZero, LHSKnownOne);
1000       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1001         // If all of the bits are known zero on the LHS or RHS, the add won't
1002         // carry.
1003         Base = N.getOperand(0);
1004         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1005         return true;
1006       }
1007     }
1008   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1009     // Loading from a constant address.  Verify low two bits are clear.
1010     if ((CN->getZExtValue() & 3) == 0) {
1011       // If this address fits entirely in a 14-bit sext immediate field, codegen
1012       // this as "d, 0"
1013       short Imm;
1014       if (isIntS16Immediate(CN, Imm)) {
1015         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1016         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
1017         return true;
1018       }
1019
1020       // Fold the low-part of 32-bit absolute addresses into addr mode.
1021       if (CN->getValueType(0) == MVT::i32 ||
1022           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1023         int Addr = (int)CN->getZExtValue();
1024
1025         // Otherwise, break this down into an LIS + disp.
1026         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1027         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1028         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1029         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1030         return true;
1031       }
1032     }
1033   }
1034
1035   Disp = DAG.getTargetConstant(0, getPointerTy());
1036   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1037     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1038   else
1039     Base = N;
1040   return true;      // [r+0]
1041 }
1042
1043
1044 /// getPreIndexedAddressParts - returns true by value, base pointer and
1045 /// offset pointer and addressing mode by reference if the node's address
1046 /// can be legally represented as pre-indexed load / store address.
1047 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1048                                                   SDValue &Offset,
1049                                                   ISD::MemIndexedMode &AM,
1050                                                   SelectionDAG &DAG) const {
1051   // Disabled by default for now.
1052   if (!EnablePPCPreinc) return false;
1053
1054   SDValue Ptr;
1055   EVT VT;
1056   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1057     Ptr = LD->getBasePtr();
1058     VT = LD->getMemoryVT();
1059
1060   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1061     Ptr = ST->getBasePtr();
1062     VT  = ST->getMemoryVT();
1063   } else
1064     return false;
1065
1066   // PowerPC doesn't have preinc load/store instructions for vectors.
1067   if (VT.isVector())
1068     return false;
1069
1070   // TODO: Check reg+reg first.
1071
1072   // LDU/STU use reg+imm*4, others use reg+imm.
1073   if (VT != MVT::i64) {
1074     // reg + imm
1075     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1076       return false;
1077   } else {
1078     // reg + imm * 4.
1079     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1080       return false;
1081   }
1082
1083   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1084     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1085     // sext i32 to i64 when addr mode is r+i.
1086     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1087         LD->getExtensionType() == ISD::SEXTLOAD &&
1088         isa<ConstantSDNode>(Offset))
1089       return false;
1090   }
1091
1092   AM = ISD::PRE_INC;
1093   return true;
1094 }
1095
1096 //===----------------------------------------------------------------------===//
1097 //  LowerOperation implementation
1098 //===----------------------------------------------------------------------===//
1099
1100 /// GetLabelAccessInfo - Return true if we should reference labels using a
1101 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1102 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1103                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1104   HiOpFlags = PPCII::MO_HA16;
1105   LoOpFlags = PPCII::MO_LO16;
1106
1107   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1108   // non-darwin platform.  We don't support PIC on other platforms yet.
1109   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1110                TM.getSubtarget<PPCSubtarget>().isDarwin();
1111   if (isPIC) {
1112     HiOpFlags |= PPCII::MO_PIC_FLAG;
1113     LoOpFlags |= PPCII::MO_PIC_FLAG;
1114   }
1115
1116   // If this is a reference to a global value that requires a non-lazy-ptr, make
1117   // sure that instruction lowering adds it.
1118   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1119     HiOpFlags |= PPCII::MO_NLP_FLAG;
1120     LoOpFlags |= PPCII::MO_NLP_FLAG;
1121
1122     if (GV->hasHiddenVisibility()) {
1123       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1124       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1125     }
1126   }
1127
1128   return isPIC;
1129 }
1130
1131 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1132                              SelectionDAG &DAG) {
1133   EVT PtrVT = HiPart.getValueType();
1134   SDValue Zero = DAG.getConstant(0, PtrVT);
1135   DebugLoc DL = HiPart.getDebugLoc();
1136
1137   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1138   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1139
1140   // With PIC, the first instruction is actually "GR+hi(&G)".
1141   if (isPIC)
1142     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1143                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1144
1145   // Generate non-pic code that has direct accesses to the constant pool.
1146   // The address of the global is just (hi(&g)+lo(&g)).
1147   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1148 }
1149
1150 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1151                                              SelectionDAG &DAG) const {
1152   EVT PtrVT = Op.getValueType();
1153   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1154   const Constant *C = CP->getConstVal();
1155
1156   unsigned MOHiFlag, MOLoFlag;
1157   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1158   SDValue CPIHi =
1159     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1160   SDValue CPILo =
1161     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1162   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1163 }
1164
1165 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1166   EVT PtrVT = Op.getValueType();
1167   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1168
1169   unsigned MOHiFlag, MOLoFlag;
1170   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1171   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1172   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1173   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1174 }
1175
1176 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1177                                              SelectionDAG &DAG) const {
1178   EVT PtrVT = Op.getValueType();
1179   DebugLoc DL = Op.getDebugLoc();
1180
1181   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1182
1183   unsigned MOHiFlag, MOLoFlag;
1184   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1185   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1186   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1187   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1188 }
1189
1190 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1191                                               SelectionDAG &DAG) const {
1192   EVT PtrVT = Op.getValueType();
1193   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1194   DebugLoc DL = GSDN->getDebugLoc();
1195   const GlobalValue *GV = GSDN->getGlobal();
1196
1197   // 64-bit SVR4 ABI code is always position-independent.
1198   // The actual address of the GlobalValue is stored in the TOC.
1199   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1200     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1201     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1202                        DAG.getRegister(PPC::X2, MVT::i64));
1203   }
1204
1205   unsigned MOHiFlag, MOLoFlag;
1206   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1207
1208   SDValue GAHi =
1209     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1210   SDValue GALo =
1211     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1212
1213   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1214
1215   // If the global reference is actually to a non-lazy-pointer, we have to do an
1216   // extra load to get the address of the global.
1217   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1218     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1219                       false, false, 0);
1220   return Ptr;
1221 }
1222
1223 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1224   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1225   DebugLoc dl = Op.getDebugLoc();
1226
1227   // If we're comparing for equality to zero, expose the fact that this is
1228   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1229   // fold the new nodes.
1230   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1231     if (C->isNullValue() && CC == ISD::SETEQ) {
1232       EVT VT = Op.getOperand(0).getValueType();
1233       SDValue Zext = Op.getOperand(0);
1234       if (VT.bitsLT(MVT::i32)) {
1235         VT = MVT::i32;
1236         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1237       }
1238       unsigned Log2b = Log2_32(VT.getSizeInBits());
1239       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1240       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1241                                 DAG.getConstant(Log2b, MVT::i32));
1242       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1243     }
1244     // Leave comparisons against 0 and -1 alone for now, since they're usually
1245     // optimized.  FIXME: revisit this when we can custom lower all setcc
1246     // optimizations.
1247     if (C->isAllOnesValue() || C->isNullValue())
1248       return SDValue();
1249   }
1250
1251   // If we have an integer seteq/setne, turn it into a compare against zero
1252   // by xor'ing the rhs with the lhs, which is faster than setting a
1253   // condition register, reading it back out, and masking the correct bit.  The
1254   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1255   // the result to other bit-twiddling opportunities.
1256   EVT LHSVT = Op.getOperand(0).getValueType();
1257   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1258     EVT VT = Op.getValueType();
1259     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1260                                 Op.getOperand(1));
1261     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1262   }
1263   return SDValue();
1264 }
1265
1266 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1267                                       const PPCSubtarget &Subtarget) const {
1268
1269   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1270   return SDValue(); // Not reached
1271 }
1272
1273 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op,
1274                                            SelectionDAG &DAG) const {
1275   SDValue Chain = Op.getOperand(0);
1276   SDValue Trmp = Op.getOperand(1); // trampoline
1277   SDValue FPtr = Op.getOperand(2); // nested function
1278   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1279   DebugLoc dl = Op.getDebugLoc();
1280
1281   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1282   bool isPPC64 = (PtrVT == MVT::i64);
1283   const Type *IntPtrTy =
1284     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1285                                                              *DAG.getContext());
1286
1287   TargetLowering::ArgListTy Args;
1288   TargetLowering::ArgListEntry Entry;
1289
1290   Entry.Ty = IntPtrTy;
1291   Entry.Node = Trmp; Args.push_back(Entry);
1292
1293   // TrampSize == (isPPC64 ? 48 : 40);
1294   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1295                                isPPC64 ? MVT::i64 : MVT::i32);
1296   Args.push_back(Entry);
1297
1298   Entry.Node = FPtr; Args.push_back(Entry);
1299   Entry.Node = Nest; Args.push_back(Entry);
1300
1301   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1302   std::pair<SDValue, SDValue> CallResult =
1303     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1304                 false, false, false, false, 0, CallingConv::C, false,
1305                 /*isReturnValueUsed=*/true,
1306                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1307                 Args, DAG, dl);
1308
1309   SDValue Ops[] =
1310     { CallResult.first, CallResult.second };
1311
1312   return DAG.getMergeValues(Ops, 2, dl);
1313 }
1314
1315 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1316                                         const PPCSubtarget &Subtarget) const {
1317   MachineFunction &MF = DAG.getMachineFunction();
1318   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1319
1320   DebugLoc dl = Op.getDebugLoc();
1321
1322   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1323     // vastart just stores the address of the VarArgsFrameIndex slot into the
1324     // memory location argument.
1325     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1326     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1327     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1328     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1329                         MachinePointerInfo(SV),
1330                         false, false, 0);
1331   }
1332
1333   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1334   // We suppose the given va_list is already allocated.
1335   //
1336   // typedef struct {
1337   //  char gpr;     /* index into the array of 8 GPRs
1338   //                 * stored in the register save area
1339   //                 * gpr=0 corresponds to r3,
1340   //                 * gpr=1 to r4, etc.
1341   //                 */
1342   //  char fpr;     /* index into the array of 8 FPRs
1343   //                 * stored in the register save area
1344   //                 * fpr=0 corresponds to f1,
1345   //                 * fpr=1 to f2, etc.
1346   //                 */
1347   //  char *overflow_arg_area;
1348   //                /* location on stack that holds
1349   //                 * the next overflow argument
1350   //                 */
1351   //  char *reg_save_area;
1352   //               /* where r3:r10 and f1:f8 (if saved)
1353   //                * are stored
1354   //                */
1355   // } va_list[1];
1356
1357
1358   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1359   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1360
1361
1362   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1363
1364   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1365                                             PtrVT);
1366   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1367                                  PtrVT);
1368
1369   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1370   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1371
1372   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1373   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1374
1375   uint64_t FPROffset = 1;
1376   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1377
1378   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1379
1380   // Store first byte : number of int regs
1381   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1382                                          Op.getOperand(1),
1383                                          MachinePointerInfo(SV),
1384                                          MVT::i8, false, false, 0);
1385   uint64_t nextOffset = FPROffset;
1386   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1387                                   ConstFPROffset);
1388
1389   // Store second byte : number of float regs
1390   SDValue secondStore =
1391     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1392                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1393                       false, false, 0);
1394   nextOffset += StackOffset;
1395   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1396
1397   // Store second word : arguments given on stack
1398   SDValue thirdStore =
1399     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1400                  MachinePointerInfo(SV, nextOffset),
1401                  false, false, 0);
1402   nextOffset += FrameOffset;
1403   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1404
1405   // Store third word : arguments given in registers
1406   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1407                       MachinePointerInfo(SV, nextOffset),
1408                       false, false, 0);
1409
1410 }
1411
1412 #include "PPCGenCallingConv.inc"
1413
1414 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1415                                      CCValAssign::LocInfo &LocInfo,
1416                                      ISD::ArgFlagsTy &ArgFlags,
1417                                      CCState &State) {
1418   return true;
1419 }
1420
1421 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1422                                             MVT &LocVT,
1423                                             CCValAssign::LocInfo &LocInfo,
1424                                             ISD::ArgFlagsTy &ArgFlags,
1425                                             CCState &State) {
1426   static const unsigned ArgRegs[] = {
1427     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1428     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1429   };
1430   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1431
1432   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1433
1434   // Skip one register if the first unallocated register has an even register
1435   // number and there are still argument registers available which have not been
1436   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1437   // need to skip a register if RegNum is odd.
1438   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1439     State.AllocateReg(ArgRegs[RegNum]);
1440   }
1441
1442   // Always return false here, as this function only makes sure that the first
1443   // unallocated register has an odd register number and does not actually
1444   // allocate a register for the current argument.
1445   return false;
1446 }
1447
1448 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1449                                               MVT &LocVT,
1450                                               CCValAssign::LocInfo &LocInfo,
1451                                               ISD::ArgFlagsTy &ArgFlags,
1452                                               CCState &State) {
1453   static const unsigned ArgRegs[] = {
1454     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1455     PPC::F8
1456   };
1457
1458   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1459
1460   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1461
1462   // If there is only one Floating-point register left we need to put both f64
1463   // values of a split ppc_fp128 value on the stack.
1464   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1465     State.AllocateReg(ArgRegs[RegNum]);
1466   }
1467
1468   // Always return false here, as this function only makes sure that the two f64
1469   // values a ppc_fp128 value is split into are both passed in registers or both
1470   // passed on the stack and does not actually allocate a register for the
1471   // current argument.
1472   return false;
1473 }
1474
1475 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1476 /// on Darwin.
1477 static const unsigned *GetFPR() {
1478   static const unsigned FPR[] = {
1479     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1480     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1481   };
1482
1483   return FPR;
1484 }
1485
1486 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1487 /// the stack.
1488 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1489                                        unsigned PtrByteSize) {
1490   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1491   if (Flags.isByVal())
1492     ArgSize = Flags.getByValSize();
1493   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1494
1495   return ArgSize;
1496 }
1497
1498 SDValue
1499 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1500                                         CallingConv::ID CallConv, bool isVarArg,
1501                                         const SmallVectorImpl<ISD::InputArg>
1502                                           &Ins,
1503                                         DebugLoc dl, SelectionDAG &DAG,
1504                                         SmallVectorImpl<SDValue> &InVals)
1505                                           const {
1506   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1507     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1508                                      dl, DAG, InVals);
1509   } else {
1510     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1511                                        dl, DAG, InVals);
1512   }
1513 }
1514
1515 SDValue
1516 PPCTargetLowering::LowerFormalArguments_SVR4(
1517                                       SDValue Chain,
1518                                       CallingConv::ID CallConv, bool isVarArg,
1519                                       const SmallVectorImpl<ISD::InputArg>
1520                                         &Ins,
1521                                       DebugLoc dl, SelectionDAG &DAG,
1522                                       SmallVectorImpl<SDValue> &InVals) const {
1523
1524   // 32-bit SVR4 ABI Stack Frame Layout:
1525   //              +-----------------------------------+
1526   //        +-->  |            Back chain             |
1527   //        |     +-----------------------------------+
1528   //        |     | Floating-point register save area |
1529   //        |     +-----------------------------------+
1530   //        |     |    General register save area     |
1531   //        |     +-----------------------------------+
1532   //        |     |          CR save word             |
1533   //        |     +-----------------------------------+
1534   //        |     |         VRSAVE save word          |
1535   //        |     +-----------------------------------+
1536   //        |     |         Alignment padding         |
1537   //        |     +-----------------------------------+
1538   //        |     |     Vector register save area     |
1539   //        |     +-----------------------------------+
1540   //        |     |       Local variable space        |
1541   //        |     +-----------------------------------+
1542   //        |     |        Parameter list area        |
1543   //        |     +-----------------------------------+
1544   //        |     |           LR save word            |
1545   //        |     +-----------------------------------+
1546   // SP-->  +---  |            Back chain             |
1547   //              +-----------------------------------+
1548   //
1549   // Specifications:
1550   //   System V Application Binary Interface PowerPC Processor Supplement
1551   //   AltiVec Technology Programming Interface Manual
1552
1553   MachineFunction &MF = DAG.getMachineFunction();
1554   MachineFrameInfo *MFI = MF.getFrameInfo();
1555   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1556
1557   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1558   // Potential tail calls could cause overwriting of argument stack slots.
1559   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1560   unsigned PtrByteSize = 4;
1561
1562   // Assign locations to all of the incoming arguments.
1563   SmallVector<CCValAssign, 16> ArgLocs;
1564   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1565                  *DAG.getContext());
1566
1567   // Reserve space for the linkage area on the stack.
1568   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1569
1570   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1571
1572   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1573     CCValAssign &VA = ArgLocs[i];
1574
1575     // Arguments stored in registers.
1576     if (VA.isRegLoc()) {
1577       TargetRegisterClass *RC;
1578       EVT ValVT = VA.getValVT();
1579
1580       switch (ValVT.getSimpleVT().SimpleTy) {
1581         default:
1582           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1583         case MVT::i32:
1584           RC = PPC::GPRCRegisterClass;
1585           break;
1586         case MVT::f32:
1587           RC = PPC::F4RCRegisterClass;
1588           break;
1589         case MVT::f64:
1590           RC = PPC::F8RCRegisterClass;
1591           break;
1592         case MVT::v16i8:
1593         case MVT::v8i16:
1594         case MVT::v4i32:
1595         case MVT::v4f32:
1596           RC = PPC::VRRCRegisterClass;
1597           break;
1598       }
1599
1600       // Transform the arguments stored in physical registers into virtual ones.
1601       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1602       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1603
1604       InVals.push_back(ArgValue);
1605     } else {
1606       // Argument stored in memory.
1607       assert(VA.isMemLoc());
1608
1609       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1610       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1611                                       isImmutable);
1612
1613       // Create load nodes to retrieve arguments from the stack.
1614       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1615       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1616                                    MachinePointerInfo(),
1617                                    false, false, 0));
1618     }
1619   }
1620
1621   // Assign locations to all of the incoming aggregate by value arguments.
1622   // Aggregates passed by value are stored in the local variable space of the
1623   // caller's stack frame, right above the parameter list area.
1624   SmallVector<CCValAssign, 16> ByValArgLocs;
1625   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(),
1626                       ByValArgLocs, *DAG.getContext());
1627
1628   // Reserve stack space for the allocations in CCInfo.
1629   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1630
1631   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1632
1633   // Area that is at least reserved in the caller of this function.
1634   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1635
1636   // Set the size that is at least reserved in caller of this function.  Tail
1637   // call optimized function's reserved stack space needs to be aligned so that
1638   // taking the difference between two stack areas will result in an aligned
1639   // stack.
1640   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1641
1642   MinReservedArea =
1643     std::max(MinReservedArea,
1644              PPCFrameLowering::getMinCallFrameSize(false, false));
1645
1646   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1647     getStackAlignment();
1648   unsigned AlignMask = TargetAlign-1;
1649   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1650
1651   FI->setMinReservedArea(MinReservedArea);
1652
1653   SmallVector<SDValue, 8> MemOps;
1654
1655   // If the function takes variable number of arguments, make a frame index for
1656   // the start of the first vararg value... for expansion of llvm.va_start.
1657   if (isVarArg) {
1658     static const unsigned GPArgRegs[] = {
1659       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1660       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1661     };
1662     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1663
1664     static const unsigned FPArgRegs[] = {
1665       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1666       PPC::F8
1667     };
1668     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1669
1670     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1671                                                           NumGPArgRegs));
1672     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1673                                                           NumFPArgRegs));
1674
1675     // Make room for NumGPArgRegs and NumFPArgRegs.
1676     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1677                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1678
1679     FuncInfo->setVarArgsStackOffset(
1680       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1681                              CCInfo.getNextStackOffset(), true));
1682
1683     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1684     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1685
1686     // The fixed integer arguments of a variadic function are stored to the
1687     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1688     // the result of va_next.
1689     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1690       // Get an existing live-in vreg, or add a new one.
1691       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1692       if (!VReg)
1693         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1694
1695       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1696       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1697                                    MachinePointerInfo(), false, false, 0);
1698       MemOps.push_back(Store);
1699       // Increment the address by four for the next argument to store
1700       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1701       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1702     }
1703
1704     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1705     // is set.
1706     // The double arguments are stored to the VarArgsFrameIndex
1707     // on the stack.
1708     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1709       // Get an existing live-in vreg, or add a new one.
1710       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1711       if (!VReg)
1712         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1713
1714       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1715       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1716                                    MachinePointerInfo(), false, false, 0);
1717       MemOps.push_back(Store);
1718       // Increment the address by eight for the next argument to store
1719       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1720                                          PtrVT);
1721       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1722     }
1723   }
1724
1725   if (!MemOps.empty())
1726     Chain = DAG.getNode(ISD::TokenFactor, dl,
1727                         MVT::Other, &MemOps[0], MemOps.size());
1728
1729   return Chain;
1730 }
1731
1732 SDValue
1733 PPCTargetLowering::LowerFormalArguments_Darwin(
1734                                       SDValue Chain,
1735                                       CallingConv::ID CallConv, bool isVarArg,
1736                                       const SmallVectorImpl<ISD::InputArg>
1737                                         &Ins,
1738                                       DebugLoc dl, SelectionDAG &DAG,
1739                                       SmallVectorImpl<SDValue> &InVals) const {
1740   // TODO: add description of PPC stack frame format, or at least some docs.
1741   //
1742   MachineFunction &MF = DAG.getMachineFunction();
1743   MachineFrameInfo *MFI = MF.getFrameInfo();
1744   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1745
1746   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1747   bool isPPC64 = PtrVT == MVT::i64;
1748   // Potential tail calls could cause overwriting of argument stack slots.
1749   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1750   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1751
1752   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1753   // Area that is at least reserved in caller of this function.
1754   unsigned MinReservedArea = ArgOffset;
1755
1756   static const unsigned GPR_32[] = {           // 32-bit registers.
1757     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1758     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1759   };
1760   static const unsigned GPR_64[] = {           // 64-bit registers.
1761     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1762     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1763   };
1764
1765   static const unsigned *FPR = GetFPR();
1766
1767   static const unsigned VR[] = {
1768     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1769     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1770   };
1771
1772   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1773   const unsigned Num_FPR_Regs = 13;
1774   const unsigned Num_VR_Regs  = array_lengthof( VR);
1775
1776   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1777
1778   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1779
1780   // In 32-bit non-varargs functions, the stack space for vectors is after the
1781   // stack space for non-vectors.  We do not use this space unless we have
1782   // too many vectors to fit in registers, something that only occurs in
1783   // constructed examples:), but we have to walk the arglist to figure
1784   // that out...for the pathological case, compute VecArgOffset as the
1785   // start of the vector parameter area.  Computing VecArgOffset is the
1786   // entire point of the following loop.
1787   unsigned VecArgOffset = ArgOffset;
1788   if (!isVarArg && !isPPC64) {
1789     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1790          ++ArgNo) {
1791       EVT ObjectVT = Ins[ArgNo].VT;
1792       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1793       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1794
1795       if (Flags.isByVal()) {
1796         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1797         ObjSize = Flags.getByValSize();
1798         unsigned ArgSize =
1799                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1800         VecArgOffset += ArgSize;
1801         continue;
1802       }
1803
1804       switch(ObjectVT.getSimpleVT().SimpleTy) {
1805       default: llvm_unreachable("Unhandled argument type!");
1806       case MVT::i32:
1807       case MVT::f32:
1808         VecArgOffset += isPPC64 ? 8 : 4;
1809         break;
1810       case MVT::i64:  // PPC64
1811       case MVT::f64:
1812         VecArgOffset += 8;
1813         break;
1814       case MVT::v4f32:
1815       case MVT::v4i32:
1816       case MVT::v8i16:
1817       case MVT::v16i8:
1818         // Nothing to do, we're only looking at Nonvector args here.
1819         break;
1820       }
1821     }
1822   }
1823   // We've found where the vector parameter area in memory is.  Skip the
1824   // first 12 parameters; these don't use that memory.
1825   VecArgOffset = ((VecArgOffset+15)/16)*16;
1826   VecArgOffset += 12*16;
1827
1828   // Add DAG nodes to load the arguments or copy them out of registers.  On
1829   // entry to a function on PPC, the arguments start after the linkage area,
1830   // although the first ones are often in registers.
1831
1832   SmallVector<SDValue, 8> MemOps;
1833   unsigned nAltivecParamsAtEnd = 0;
1834   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1835     SDValue ArgVal;
1836     bool needsLoad = false;
1837     EVT ObjectVT = Ins[ArgNo].VT;
1838     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1839     unsigned ArgSize = ObjSize;
1840     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1841
1842     unsigned CurArgOffset = ArgOffset;
1843
1844     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1845     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1846         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1847       if (isVarArg || isPPC64) {
1848         MinReservedArea = ((MinReservedArea+15)/16)*16;
1849         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1850                                                   Flags,
1851                                                   PtrByteSize);
1852       } else  nAltivecParamsAtEnd++;
1853     } else
1854       // Calculate min reserved area.
1855       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1856                                                 Flags,
1857                                                 PtrByteSize);
1858
1859     // FIXME the codegen can be much improved in some cases.
1860     // We do not have to keep everything in memory.
1861     if (Flags.isByVal()) {
1862       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1863       ObjSize = Flags.getByValSize();
1864       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1865       // Objects of size 1 and 2 are right justified, everything else is
1866       // left justified.  This means the memory address is adjusted forwards.
1867       if (ObjSize==1 || ObjSize==2) {
1868         CurArgOffset = CurArgOffset + (4 - ObjSize);
1869       }
1870       // The value of the object is its address.
1871       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1872       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1873       InVals.push_back(FIN);
1874       if (ObjSize==1 || ObjSize==2) {
1875         if (GPR_idx != Num_GPR_Regs) {
1876           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1877           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1878           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1879                                             MachinePointerInfo(),
1880                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1881                                             false, false, 0);
1882           MemOps.push_back(Store);
1883           ++GPR_idx;
1884         }
1885
1886         ArgOffset += PtrByteSize;
1887
1888         continue;
1889       }
1890       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1891         // Store whatever pieces of the object are in registers
1892         // to memory.  ArgVal will be address of the beginning of
1893         // the object.
1894         if (GPR_idx != Num_GPR_Regs) {
1895           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1896           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
1897           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1898           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1899           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1900                                        MachinePointerInfo(),
1901                                        false, false, 0);
1902           MemOps.push_back(Store);
1903           ++GPR_idx;
1904           ArgOffset += PtrByteSize;
1905         } else {
1906           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1907           break;
1908         }
1909       }
1910       continue;
1911     }
1912
1913     switch (ObjectVT.getSimpleVT().SimpleTy) {
1914     default: llvm_unreachable("Unhandled argument type!");
1915     case MVT::i32:
1916       if (!isPPC64) {
1917         if (GPR_idx != Num_GPR_Regs) {
1918           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1919           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1920           ++GPR_idx;
1921         } else {
1922           needsLoad = true;
1923           ArgSize = PtrByteSize;
1924         }
1925         // All int arguments reserve stack space in the Darwin ABI.
1926         ArgOffset += PtrByteSize;
1927         break;
1928       }
1929       // FALLTHROUGH
1930     case MVT::i64:  // PPC64
1931       if (GPR_idx != Num_GPR_Regs) {
1932         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1933         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1934
1935         if (ObjectVT == MVT::i32) {
1936           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1937           // value to MVT::i64 and then truncate to the correct register size.
1938           if (Flags.isSExt())
1939             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1940                                  DAG.getValueType(ObjectVT));
1941           else if (Flags.isZExt())
1942             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1943                                  DAG.getValueType(ObjectVT));
1944
1945           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1946         }
1947
1948         ++GPR_idx;
1949       } else {
1950         needsLoad = true;
1951         ArgSize = PtrByteSize;
1952       }
1953       // All int arguments reserve stack space in the Darwin ABI.
1954       ArgOffset += 8;
1955       break;
1956
1957     case MVT::f32:
1958     case MVT::f64:
1959       // Every 4 bytes of argument space consumes one of the GPRs available for
1960       // argument passing.
1961       if (GPR_idx != Num_GPR_Regs) {
1962         ++GPR_idx;
1963         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1964           ++GPR_idx;
1965       }
1966       if (FPR_idx != Num_FPR_Regs) {
1967         unsigned VReg;
1968
1969         if (ObjectVT == MVT::f32)
1970           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
1971         else
1972           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
1973
1974         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
1975         ++FPR_idx;
1976       } else {
1977         needsLoad = true;
1978       }
1979
1980       // All FP arguments reserve stack space in the Darwin ABI.
1981       ArgOffset += isPPC64 ? 8 : ObjSize;
1982       break;
1983     case MVT::v4f32:
1984     case MVT::v4i32:
1985     case MVT::v8i16:
1986     case MVT::v16i8:
1987       // Note that vector arguments in registers don't reserve stack space,
1988       // except in varargs functions.
1989       if (VR_idx != Num_VR_Regs) {
1990         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
1991         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
1992         if (isVarArg) {
1993           while ((ArgOffset % 16) != 0) {
1994             ArgOffset += PtrByteSize;
1995             if (GPR_idx != Num_GPR_Regs)
1996               GPR_idx++;
1997           }
1998           ArgOffset += 16;
1999           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2000         }
2001         ++VR_idx;
2002       } else {
2003         if (!isVarArg && !isPPC64) {
2004           // Vectors go after all the nonvectors.
2005           CurArgOffset = VecArgOffset;
2006           VecArgOffset += 16;
2007         } else {
2008           // Vectors are aligned.
2009           ArgOffset = ((ArgOffset+15)/16)*16;
2010           CurArgOffset = ArgOffset;
2011           ArgOffset += 16;
2012         }
2013         needsLoad = true;
2014       }
2015       break;
2016     }
2017
2018     // We need to load the argument to a virtual register if we determined above
2019     // that we ran out of physical registers of the appropriate type.
2020     if (needsLoad) {
2021       int FI = MFI->CreateFixedObject(ObjSize,
2022                                       CurArgOffset + (ArgSize - ObjSize),
2023                                       isImmutable);
2024       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2025       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2026                            false, false, 0);
2027     }
2028
2029     InVals.push_back(ArgVal);
2030   }
2031
2032   // Set the size that is at least reserved in caller of this function.  Tail
2033   // call optimized function's reserved stack space needs to be aligned so that
2034   // taking the difference between two stack areas will result in an aligned
2035   // stack.
2036   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2037   // Add the Altivec parameters at the end, if needed.
2038   if (nAltivecParamsAtEnd) {
2039     MinReservedArea = ((MinReservedArea+15)/16)*16;
2040     MinReservedArea += 16*nAltivecParamsAtEnd;
2041   }
2042   MinReservedArea =
2043     std::max(MinReservedArea,
2044              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2045   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2046     getStackAlignment();
2047   unsigned AlignMask = TargetAlign-1;
2048   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2049   FI->setMinReservedArea(MinReservedArea);
2050
2051   // If the function takes variable number of arguments, make a frame index for
2052   // the start of the first vararg value... for expansion of llvm.va_start.
2053   if (isVarArg) {
2054     int Depth = ArgOffset;
2055
2056     FuncInfo->setVarArgsFrameIndex(
2057       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2058                              Depth, true));
2059     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2060
2061     // If this function is vararg, store any remaining integer argument regs
2062     // to their spots on the stack so that they may be loaded by deferencing the
2063     // result of va_next.
2064     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2065       unsigned VReg;
2066
2067       if (isPPC64)
2068         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2069       else
2070         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2071
2072       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2073       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2074                                    MachinePointerInfo(), false, false, 0);
2075       MemOps.push_back(Store);
2076       // Increment the address by four for the next argument to store
2077       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2078       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2079     }
2080   }
2081
2082   if (!MemOps.empty())
2083     Chain = DAG.getNode(ISD::TokenFactor, dl,
2084                         MVT::Other, &MemOps[0], MemOps.size());
2085
2086   return Chain;
2087 }
2088
2089 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2090 /// linkage area for the Darwin ABI.
2091 static unsigned
2092 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2093                                      bool isPPC64,
2094                                      bool isVarArg,
2095                                      unsigned CC,
2096                                      const SmallVectorImpl<ISD::OutputArg>
2097                                        &Outs,
2098                                      const SmallVectorImpl<SDValue> &OutVals,
2099                                      unsigned &nAltivecParamsAtEnd) {
2100   // Count how many bytes are to be pushed on the stack, including the linkage
2101   // area, and parameter passing area.  We start with 24/48 bytes, which is
2102   // prereserved space for [SP][CR][LR][3 x unused].
2103   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2104   unsigned NumOps = Outs.size();
2105   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2106
2107   // Add up all the space actually used.
2108   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2109   // they all go in registers, but we must reserve stack space for them for
2110   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2111   // assigned stack space in order, with padding so Altivec parameters are
2112   // 16-byte aligned.
2113   nAltivecParamsAtEnd = 0;
2114   for (unsigned i = 0; i != NumOps; ++i) {
2115     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2116     EVT ArgVT = Outs[i].VT;
2117     // Varargs Altivec parameters are padded to a 16 byte boundary.
2118     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2119         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2120       if (!isVarArg && !isPPC64) {
2121         // Non-varargs Altivec parameters go after all the non-Altivec
2122         // parameters; handle those later so we know how much padding we need.
2123         nAltivecParamsAtEnd++;
2124         continue;
2125       }
2126       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2127       NumBytes = ((NumBytes+15)/16)*16;
2128     }
2129     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2130   }
2131
2132    // Allow for Altivec parameters at the end, if needed.
2133   if (nAltivecParamsAtEnd) {
2134     NumBytes = ((NumBytes+15)/16)*16;
2135     NumBytes += 16*nAltivecParamsAtEnd;
2136   }
2137
2138   // The prolog code of the callee may store up to 8 GPR argument registers to
2139   // the stack, allowing va_start to index over them in memory if its varargs.
2140   // Because we cannot tell if this is needed on the caller side, we have to
2141   // conservatively assume that it is needed.  As such, make sure we have at
2142   // least enough stack space for the caller to store the 8 GPRs.
2143   NumBytes = std::max(NumBytes,
2144                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2145
2146   // Tail call needs the stack to be aligned.
2147   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2148     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2149       getStackAlignment();
2150     unsigned AlignMask = TargetAlign-1;
2151     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2152   }
2153
2154   return NumBytes;
2155 }
2156
2157 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2158 /// adjusted to accomodate the arguments for the tailcall.
2159 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2160                                    unsigned ParamSize) {
2161
2162   if (!isTailCall) return 0;
2163
2164   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2165   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2166   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2167   // Remember only if the new adjustement is bigger.
2168   if (SPDiff < FI->getTailCallSPDelta())
2169     FI->setTailCallSPDelta(SPDiff);
2170
2171   return SPDiff;
2172 }
2173
2174 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2175 /// for tail call optimization. Targets which want to do tail call
2176 /// optimization should implement this function.
2177 bool
2178 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2179                                                      CallingConv::ID CalleeCC,
2180                                                      bool isVarArg,
2181                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2182                                                      SelectionDAG& DAG) const {
2183   if (!GuaranteedTailCallOpt)
2184     return false;
2185
2186   // Variable argument functions are not supported.
2187   if (isVarArg)
2188     return false;
2189
2190   MachineFunction &MF = DAG.getMachineFunction();
2191   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2192   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2193     // Functions containing by val parameters are not supported.
2194     for (unsigned i = 0; i != Ins.size(); i++) {
2195        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2196        if (Flags.isByVal()) return false;
2197     }
2198
2199     // Non PIC/GOT  tail calls are supported.
2200     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2201       return true;
2202
2203     // At the moment we can only do local tail calls (in same module, hidden
2204     // or protected) if we are generating PIC.
2205     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2206       return G->getGlobal()->hasHiddenVisibility()
2207           || G->getGlobal()->hasProtectedVisibility();
2208   }
2209
2210   return false;
2211 }
2212
2213 /// isCallCompatibleAddress - Return the immediate to use if the specified
2214 /// 32-bit value is representable in the immediate field of a BxA instruction.
2215 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2216   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2217   if (!C) return 0;
2218
2219   int Addr = C->getZExtValue();
2220   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2221       (Addr << 6 >> 6) != Addr)
2222     return 0;  // Top 6 bits have to be sext of immediate.
2223
2224   return DAG.getConstant((int)C->getZExtValue() >> 2,
2225                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2226 }
2227
2228 namespace {
2229
2230 struct TailCallArgumentInfo {
2231   SDValue Arg;
2232   SDValue FrameIdxOp;
2233   int       FrameIdx;
2234
2235   TailCallArgumentInfo() : FrameIdx(0) {}
2236 };
2237
2238 }
2239
2240 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2241 static void
2242 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2243                                            SDValue Chain,
2244                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2245                    SmallVector<SDValue, 8> &MemOpChains,
2246                    DebugLoc dl) {
2247   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2248     SDValue Arg = TailCallArgs[i].Arg;
2249     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2250     int FI = TailCallArgs[i].FrameIdx;
2251     // Store relative to framepointer.
2252     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2253                                        MachinePointerInfo::getFixedStack(FI),
2254                                        false, false, 0));
2255   }
2256 }
2257
2258 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2259 /// the appropriate stack slot for the tail call optimized function call.
2260 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2261                                                MachineFunction &MF,
2262                                                SDValue Chain,
2263                                                SDValue OldRetAddr,
2264                                                SDValue OldFP,
2265                                                int SPDiff,
2266                                                bool isPPC64,
2267                                                bool isDarwinABI,
2268                                                DebugLoc dl) {
2269   if (SPDiff) {
2270     // Calculate the new stack slot for the return address.
2271     int SlotSize = isPPC64 ? 8 : 4;
2272     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2273                                                                    isDarwinABI);
2274     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2275                                                           NewRetAddrLoc, true);
2276     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2277     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2278     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2279                          MachinePointerInfo::getFixedStack(NewRetAddr),
2280                          false, false, 0);
2281
2282     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2283     // slot as the FP is never overwritten.
2284     if (isDarwinABI) {
2285       int NewFPLoc =
2286         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2287       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2288                                                           true);
2289       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2290       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2291                            MachinePointerInfo::getFixedStack(NewFPIdx),
2292                            false, false, 0);
2293     }
2294   }
2295   return Chain;
2296 }
2297
2298 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2299 /// the position of the argument.
2300 static void
2301 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2302                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2303                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2304   int Offset = ArgOffset + SPDiff;
2305   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2306   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2307   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2308   SDValue FIN = DAG.getFrameIndex(FI, VT);
2309   TailCallArgumentInfo Info;
2310   Info.Arg = Arg;
2311   Info.FrameIdxOp = FIN;
2312   Info.FrameIdx = FI;
2313   TailCallArguments.push_back(Info);
2314 }
2315
2316 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2317 /// stack slot. Returns the chain as result and the loaded frame pointers in
2318 /// LROpOut/FPOpout. Used when tail calling.
2319 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2320                                                         int SPDiff,
2321                                                         SDValue Chain,
2322                                                         SDValue &LROpOut,
2323                                                         SDValue &FPOpOut,
2324                                                         bool isDarwinABI,
2325                                                         DebugLoc dl) const {
2326   if (SPDiff) {
2327     // Load the LR and FP stack slot for later adjusting.
2328     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2329     LROpOut = getReturnAddrFrameIndex(DAG);
2330     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2331                           false, false, 0);
2332     Chain = SDValue(LROpOut.getNode(), 1);
2333
2334     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2335     // slot as the FP is never overwritten.
2336     if (isDarwinABI) {
2337       FPOpOut = getFramePointerFrameIndex(DAG);
2338       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2339                             false, false, 0);
2340       Chain = SDValue(FPOpOut.getNode(), 1);
2341     }
2342   }
2343   return Chain;
2344 }
2345
2346 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2347 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2348 /// specified by the specific parameter attribute. The copy will be passed as
2349 /// a byval function parameter.
2350 /// Sometimes what we are copying is the end of a larger object, the part that
2351 /// does not fit in registers.
2352 static SDValue
2353 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2354                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2355                           DebugLoc dl) {
2356   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2357   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2358                        false, false, MachinePointerInfo(0),
2359                        MachinePointerInfo(0));
2360 }
2361
2362 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2363 /// tail calls.
2364 static void
2365 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2366                  SDValue Arg, SDValue PtrOff, int SPDiff,
2367                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2368                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2369                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2370                  DebugLoc dl) {
2371   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2372   if (!isTailCall) {
2373     if (isVector) {
2374       SDValue StackPtr;
2375       if (isPPC64)
2376         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2377       else
2378         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2379       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2380                            DAG.getConstant(ArgOffset, PtrVT));
2381     }
2382     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2383                                        MachinePointerInfo(), false, false, 0));
2384   // Calculate and remember argument location.
2385   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2386                                   TailCallArguments);
2387 }
2388
2389 static
2390 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2391                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2392                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2393                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2394   MachineFunction &MF = DAG.getMachineFunction();
2395
2396   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2397   // might overwrite each other in case of tail call optimization.
2398   SmallVector<SDValue, 8> MemOpChains2;
2399   // Do not flag preceeding copytoreg stuff together with the following stuff.
2400   InFlag = SDValue();
2401   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2402                                     MemOpChains2, dl);
2403   if (!MemOpChains2.empty())
2404     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2405                         &MemOpChains2[0], MemOpChains2.size());
2406
2407   // Store the return address to the appropriate stack slot.
2408   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2409                                         isPPC64, isDarwinABI, dl);
2410
2411   // Emit callseq_end just before tailcall node.
2412   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2413                              DAG.getIntPtrConstant(0, true), InFlag);
2414   InFlag = Chain.getValue(1);
2415 }
2416
2417 static
2418 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2419                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2420                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2421                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2422                      const PPCSubtarget &PPCSubTarget) {
2423
2424   bool isPPC64 = PPCSubTarget.isPPC64();
2425   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2426
2427   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2428   NodeTys.push_back(MVT::Other);   // Returns a chain
2429   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2430
2431   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2432
2433   bool needIndirectCall = true;
2434   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2435     // If this is an absolute destination address, use the munged value.
2436     Callee = SDValue(Dest, 0);
2437     needIndirectCall = false;
2438   }
2439
2440   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2441     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2442     // Use indirect calls for ALL functions calls in JIT mode, since the
2443     // far-call stubs may be outside relocation limits for a BL instruction.
2444     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2445       unsigned OpFlags = 0;
2446       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2447           PPCSubTarget.getDarwinVers() < 9 &&
2448           (G->getGlobal()->isDeclaration() ||
2449            G->getGlobal()->isWeakForLinker())) {
2450         // PC-relative references to external symbols should go through $stub,
2451         // unless we're building with the leopard linker or later, which
2452         // automatically synthesizes these stubs.
2453         OpFlags = PPCII::MO_DARWIN_STUB;
2454       }
2455
2456       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2457       // every direct call is) turn it into a TargetGlobalAddress /
2458       // TargetExternalSymbol node so that legalize doesn't hack it.
2459       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2460                                           Callee.getValueType(),
2461                                           0, OpFlags);
2462       needIndirectCall = false;
2463     }
2464   }
2465
2466   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2467     unsigned char OpFlags = 0;
2468
2469     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2470         PPCSubTarget.getDarwinVers() < 9) {
2471       // PC-relative references to external symbols should go through $stub,
2472       // unless we're building with the leopard linker or later, which
2473       // automatically synthesizes these stubs.
2474       OpFlags = PPCII::MO_DARWIN_STUB;
2475     }
2476
2477     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2478                                          OpFlags);
2479     needIndirectCall = false;
2480   }
2481
2482   if (needIndirectCall) {
2483     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2484     // to do the call, we can't use PPCISD::CALL.
2485     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2486
2487     if (isSVR4ABI && isPPC64) {
2488       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2489       // entry point, but to the function descriptor (the function entry point
2490       // address is part of the function descriptor though).
2491       // The function descriptor is a three doubleword structure with the
2492       // following fields: function entry point, TOC base address and
2493       // environment pointer.
2494       // Thus for a call through a function pointer, the following actions need
2495       // to be performed:
2496       //   1. Save the TOC of the caller in the TOC save area of its stack
2497       //      frame (this is done in LowerCall_Darwin()).
2498       //   2. Load the address of the function entry point from the function
2499       //      descriptor.
2500       //   3. Load the TOC of the callee from the function descriptor into r2.
2501       //   4. Load the environment pointer from the function descriptor into
2502       //      r11.
2503       //   5. Branch to the function entry point address.
2504       //   6. On return of the callee, the TOC of the caller needs to be
2505       //      restored (this is done in FinishCall()).
2506       //
2507       // All those operations are flagged together to ensure that no other
2508       // operations can be scheduled in between. E.g. without flagging the
2509       // operations together, a TOC access in the caller could be scheduled
2510       // between the load of the callee TOC and the branch to the callee, which
2511       // results in the TOC access going through the TOC of the callee instead
2512       // of going through the TOC of the caller, which leads to incorrect code.
2513
2514       // Load the address of the function entry point from the function
2515       // descriptor.
2516       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2517       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2518                                         InFlag.getNode() ? 3 : 2);
2519       Chain = LoadFuncPtr.getValue(1);
2520       InFlag = LoadFuncPtr.getValue(2);
2521
2522       // Load environment pointer into r11.
2523       // Offset of the environment pointer within the function descriptor.
2524       SDValue PtrOff = DAG.getIntPtrConstant(16);
2525
2526       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2527       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2528                                        InFlag);
2529       Chain = LoadEnvPtr.getValue(1);
2530       InFlag = LoadEnvPtr.getValue(2);
2531
2532       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2533                                         InFlag);
2534       Chain = EnvVal.getValue(0);
2535       InFlag = EnvVal.getValue(1);
2536
2537       // Load TOC of the callee into r2. We are using a target-specific load
2538       // with r2 hard coded, because the result of a target-independent load
2539       // would never go directly into r2, since r2 is a reserved register (which
2540       // prevents the register allocator from allocating it), resulting in an
2541       // additional register being allocated and an unnecessary move instruction
2542       // being generated.
2543       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2544       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2545                                        Callee, InFlag);
2546       Chain = LoadTOCPtr.getValue(0);
2547       InFlag = LoadTOCPtr.getValue(1);
2548
2549       MTCTROps[0] = Chain;
2550       MTCTROps[1] = LoadFuncPtr;
2551       MTCTROps[2] = InFlag;
2552     }
2553
2554     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2555                         2 + (InFlag.getNode() != 0));
2556     InFlag = Chain.getValue(1);
2557
2558     NodeTys.clear();
2559     NodeTys.push_back(MVT::Other);
2560     NodeTys.push_back(MVT::Glue);
2561     Ops.push_back(Chain);
2562     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2563     Callee.setNode(0);
2564     // Add CTR register as callee so a bctr can be emitted later.
2565     if (isTailCall)
2566       Ops.push_back(DAG.getRegister(PPC::CTR, PtrVT));
2567   }
2568
2569   // If this is a direct call, pass the chain and the callee.
2570   if (Callee.getNode()) {
2571     Ops.push_back(Chain);
2572     Ops.push_back(Callee);
2573   }
2574   // If this is a tail call add stack pointer delta.
2575   if (isTailCall)
2576     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2577
2578   // Add argument registers to the end of the list so that they are known live
2579   // into the call.
2580   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2581     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2582                                   RegsToPass[i].second.getValueType()));
2583
2584   return CallOpc;
2585 }
2586
2587 SDValue
2588 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2589                                    CallingConv::ID CallConv, bool isVarArg,
2590                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2591                                    DebugLoc dl, SelectionDAG &DAG,
2592                                    SmallVectorImpl<SDValue> &InVals) const {
2593
2594   SmallVector<CCValAssign, 16> RVLocs;
2595   CCState CCRetInfo(CallConv, isVarArg, getTargetMachine(),
2596                     RVLocs, *DAG.getContext());
2597   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2598
2599   // Copy all of the result registers out of their specified physreg.
2600   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2601     CCValAssign &VA = RVLocs[i];
2602     EVT VT = VA.getValVT();
2603     assert(VA.isRegLoc() && "Can only return in registers!");
2604     Chain = DAG.getCopyFromReg(Chain, dl,
2605                                VA.getLocReg(), VT, InFlag).getValue(1);
2606     InVals.push_back(Chain.getValue(0));
2607     InFlag = Chain.getValue(2);
2608   }
2609
2610   return Chain;
2611 }
2612
2613 SDValue
2614 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2615                               bool isTailCall, bool isVarArg,
2616                               SelectionDAG &DAG,
2617                               SmallVector<std::pair<unsigned, SDValue>, 8>
2618                                 &RegsToPass,
2619                               SDValue InFlag, SDValue Chain,
2620                               SDValue &Callee,
2621                               int SPDiff, unsigned NumBytes,
2622                               const SmallVectorImpl<ISD::InputArg> &Ins,
2623                               SmallVectorImpl<SDValue> &InVals) const {
2624   std::vector<EVT> NodeTys;
2625   SmallVector<SDValue, 8> Ops;
2626   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2627                                  isTailCall, RegsToPass, Ops, NodeTys,
2628                                  PPCSubTarget);
2629
2630   // When performing tail call optimization the callee pops its arguments off
2631   // the stack. Account for this here so these bytes can be pushed back on in
2632   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2633   int BytesCalleePops =
2634     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2635
2636   if (InFlag.getNode())
2637     Ops.push_back(InFlag);
2638
2639   // Emit tail call.
2640   if (isTailCall) {
2641     // If this is the first return lowered for this function, add the regs
2642     // to the liveout set for the function.
2643     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2644       SmallVector<CCValAssign, 16> RVLocs;
2645       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2646                      *DAG.getContext());
2647       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2648       for (unsigned i = 0; i != RVLocs.size(); ++i)
2649         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2650     }
2651
2652     assert(((Callee.getOpcode() == ISD::Register &&
2653              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2654             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2655             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2656             isa<ConstantSDNode>(Callee)) &&
2657     "Expecting an global address, external symbol, absolute value or register");
2658
2659     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2660   }
2661
2662   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2663   InFlag = Chain.getValue(1);
2664
2665   // Add a NOP immediately after the branch instruction when using the 64-bit
2666   // SVR4 ABI. At link time, if caller and callee are in a different module and
2667   // thus have a different TOC, the call will be replaced with a call to a stub
2668   // function which saves the current TOC, loads the TOC of the callee and
2669   // branches to the callee. The NOP will be replaced with a load instruction
2670   // which restores the TOC of the caller from the TOC save slot of the current
2671   // stack frame. If caller and callee belong to the same module (and have the
2672   // same TOC), the NOP will remain unchanged.
2673   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2674     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2675     if (CallOpc == PPCISD::BCTRL_SVR4) {
2676       // This is a call through a function pointer.
2677       // Restore the caller TOC from the save area into R2.
2678       // See PrepareCall() for more information about calls through function
2679       // pointers in the 64-bit SVR4 ABI.
2680       // We are using a target-specific load with r2 hard coded, because the
2681       // result of a target-independent load would never go directly into r2,
2682       // since r2 is a reserved register (which prevents the register allocator
2683       // from allocating it), resulting in an additional register being
2684       // allocated and an unnecessary move instruction being generated.
2685       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2686       InFlag = Chain.getValue(1);
2687     } else {
2688       // Otherwise insert NOP.
2689       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Glue, InFlag);
2690     }
2691   }
2692
2693   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2694                              DAG.getIntPtrConstant(BytesCalleePops, true),
2695                              InFlag);
2696   if (!Ins.empty())
2697     InFlag = Chain.getValue(1);
2698
2699   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2700                          Ins, dl, DAG, InVals);
2701 }
2702
2703 SDValue
2704 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2705                              CallingConv::ID CallConv, bool isVarArg,
2706                              bool &isTailCall,
2707                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2708                              const SmallVectorImpl<SDValue> &OutVals,
2709                              const SmallVectorImpl<ISD::InputArg> &Ins,
2710                              DebugLoc dl, SelectionDAG &DAG,
2711                              SmallVectorImpl<SDValue> &InVals) const {
2712   if (isTailCall)
2713     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2714                                                    Ins, DAG);
2715
2716   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2717     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2718                           isTailCall, Outs, OutVals, Ins,
2719                           dl, DAG, InVals);
2720
2721   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2722                           isTailCall, Outs, OutVals, Ins,
2723                           dl, DAG, InVals);
2724 }
2725
2726 SDValue
2727 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2728                                   CallingConv::ID CallConv, bool isVarArg,
2729                                   bool isTailCall,
2730                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2731                                   const SmallVectorImpl<SDValue> &OutVals,
2732                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2733                                   DebugLoc dl, SelectionDAG &DAG,
2734                                   SmallVectorImpl<SDValue> &InVals) const {
2735   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2736   // of the 32-bit SVR4 ABI stack frame layout.
2737
2738   assert((CallConv == CallingConv::C ||
2739           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2740
2741   unsigned PtrByteSize = 4;
2742
2743   MachineFunction &MF = DAG.getMachineFunction();
2744
2745   // Mark this function as potentially containing a function that contains a
2746   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2747   // and restoring the callers stack pointer in this functions epilog. This is
2748   // done because by tail calling the called function might overwrite the value
2749   // in this function's (MF) stack pointer stack slot 0(SP).
2750   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2751     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2752
2753   // Count how many bytes are to be pushed on the stack, including the linkage
2754   // area, parameter list area and the part of the local variable space which
2755   // contains copies of aggregates which are passed by value.
2756
2757   // Assign locations to all of the outgoing arguments.
2758   SmallVector<CCValAssign, 16> ArgLocs;
2759   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2760                  ArgLocs, *DAG.getContext());
2761
2762   // Reserve space for the linkage area on the stack.
2763   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2764
2765   if (isVarArg) {
2766     // Handle fixed and variable vector arguments differently.
2767     // Fixed vector arguments go into registers as long as registers are
2768     // available. Variable vector arguments always go into memory.
2769     unsigned NumArgs = Outs.size();
2770
2771     for (unsigned i = 0; i != NumArgs; ++i) {
2772       MVT ArgVT = Outs[i].VT;
2773       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2774       bool Result;
2775
2776       if (Outs[i].IsFixed) {
2777         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2778                              CCInfo);
2779       } else {
2780         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2781                                     ArgFlags, CCInfo);
2782       }
2783
2784       if (Result) {
2785 #ifndef NDEBUG
2786         errs() << "Call operand #" << i << " has unhandled type "
2787              << EVT(ArgVT).getEVTString() << "\n";
2788 #endif
2789         llvm_unreachable(0);
2790       }
2791     }
2792   } else {
2793     // All arguments are treated the same.
2794     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2795   }
2796
2797   // Assign locations to all of the outgoing aggregate by value arguments.
2798   SmallVector<CCValAssign, 16> ByValArgLocs;
2799   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(), ByValArgLocs,
2800                       *DAG.getContext());
2801
2802   // Reserve stack space for the allocations in CCInfo.
2803   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2804
2805   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2806
2807   // Size of the linkage area, parameter list area and the part of the local
2808   // space variable where copies of aggregates which are passed by value are
2809   // stored.
2810   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2811
2812   // Calculate by how many bytes the stack has to be adjusted in case of tail
2813   // call optimization.
2814   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2815
2816   // Adjust the stack pointer for the new arguments...
2817   // These operations are automatically eliminated by the prolog/epilog pass
2818   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2819   SDValue CallSeqStart = Chain;
2820
2821   // Load the return address and frame pointer so it can be moved somewhere else
2822   // later.
2823   SDValue LROp, FPOp;
2824   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2825                                        dl);
2826
2827   // Set up a copy of the stack pointer for use loading and storing any
2828   // arguments that may not fit in the registers available for argument
2829   // passing.
2830   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2831
2832   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2833   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2834   SmallVector<SDValue, 8> MemOpChains;
2835
2836   // Walk the register/memloc assignments, inserting copies/loads.
2837   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2838        i != e;
2839        ++i) {
2840     CCValAssign &VA = ArgLocs[i];
2841     SDValue Arg = OutVals[i];
2842     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2843
2844     if (Flags.isByVal()) {
2845       // Argument is an aggregate which is passed by value, thus we need to
2846       // create a copy of it in the local variable space of the current stack
2847       // frame (which is the stack frame of the caller) and pass the address of
2848       // this copy to the callee.
2849       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2850       CCValAssign &ByValVA = ByValArgLocs[j++];
2851       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2852
2853       // Memory reserved in the local variable space of the callers stack frame.
2854       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2855
2856       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2857       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2858
2859       // Create a copy of the argument in the local area of the current
2860       // stack frame.
2861       SDValue MemcpyCall =
2862         CreateCopyOfByValArgument(Arg, PtrOff,
2863                                   CallSeqStart.getNode()->getOperand(0),
2864                                   Flags, DAG, dl);
2865
2866       // This must go outside the CALLSEQ_START..END.
2867       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2868                            CallSeqStart.getNode()->getOperand(1));
2869       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2870                              NewCallSeqStart.getNode());
2871       Chain = CallSeqStart = NewCallSeqStart;
2872
2873       // Pass the address of the aggregate copy on the stack either in a
2874       // physical register or in the parameter list area of the current stack
2875       // frame to the callee.
2876       Arg = PtrOff;
2877     }
2878
2879     if (VA.isRegLoc()) {
2880       // Put argument in a physical register.
2881       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2882     } else {
2883       // Put argument in the parameter list area of the current stack frame.
2884       assert(VA.isMemLoc());
2885       unsigned LocMemOffset = VA.getLocMemOffset();
2886
2887       if (!isTailCall) {
2888         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2889         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2890
2891         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2892                                            MachinePointerInfo(),
2893                                            false, false, 0));
2894       } else {
2895         // Calculate and remember argument location.
2896         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2897                                  TailCallArguments);
2898       }
2899     }
2900   }
2901
2902   if (!MemOpChains.empty())
2903     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2904                         &MemOpChains[0], MemOpChains.size());
2905
2906   // Build a sequence of copy-to-reg nodes chained together with token chain
2907   // and flag operands which copy the outgoing args into the appropriate regs.
2908   SDValue InFlag;
2909   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2910     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2911                              RegsToPass[i].second, InFlag);
2912     InFlag = Chain.getValue(1);
2913   }
2914
2915   // Set CR6 to true if this is a vararg call.
2916   if (isVarArg) {
2917     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2918     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2919     InFlag = Chain.getValue(1);
2920   }
2921
2922   if (isTailCall)
2923     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2924                     false, TailCallArguments);
2925
2926   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2927                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2928                     Ins, InVals);
2929 }
2930
2931 SDValue
2932 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2933                                     CallingConv::ID CallConv, bool isVarArg,
2934                                     bool isTailCall,
2935                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2936                                     const SmallVectorImpl<SDValue> &OutVals,
2937                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2938                                     DebugLoc dl, SelectionDAG &DAG,
2939                                     SmallVectorImpl<SDValue> &InVals) const {
2940
2941   unsigned NumOps  = Outs.size();
2942
2943   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2944   bool isPPC64 = PtrVT == MVT::i64;
2945   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2946
2947   MachineFunction &MF = DAG.getMachineFunction();
2948
2949   // Mark this function as potentially containing a function that contains a
2950   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2951   // and restoring the callers stack pointer in this functions epilog. This is
2952   // done because by tail calling the called function might overwrite the value
2953   // in this function's (MF) stack pointer stack slot 0(SP).
2954   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2955     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2956
2957   unsigned nAltivecParamsAtEnd = 0;
2958
2959   // Count how many bytes are to be pushed on the stack, including the linkage
2960   // area, and parameter passing area.  We start with 24/48 bytes, which is
2961   // prereserved space for [SP][CR][LR][3 x unused].
2962   unsigned NumBytes =
2963     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2964                                          Outs, OutVals,
2965                                          nAltivecParamsAtEnd);
2966
2967   // Calculate by how many bytes the stack has to be adjusted in case of tail
2968   // call optimization.
2969   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2970
2971   // To protect arguments on the stack from being clobbered in a tail call,
2972   // force all the loads to happen before doing any other lowering.
2973   if (isTailCall)
2974     Chain = DAG.getStackArgumentTokenFactor(Chain);
2975
2976   // Adjust the stack pointer for the new arguments...
2977   // These operations are automatically eliminated by the prolog/epilog pass
2978   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2979   SDValue CallSeqStart = Chain;
2980
2981   // Load the return address and frame pointer so it can be move somewhere else
2982   // later.
2983   SDValue LROp, FPOp;
2984   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
2985                                        dl);
2986
2987   // Set up a copy of the stack pointer for use loading and storing any
2988   // arguments that may not fit in the registers available for argument
2989   // passing.
2990   SDValue StackPtr;
2991   if (isPPC64)
2992     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2993   else
2994     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2995
2996   // Figure out which arguments are going to go in registers, and which in
2997   // memory.  Also, if this is a vararg function, floating point operations
2998   // must be stored to our stack, and loaded into integer regs as well, if
2999   // any integer regs are available for argument passing.
3000   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3001   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3002
3003   static const unsigned GPR_32[] = {           // 32-bit registers.
3004     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3005     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3006   };
3007   static const unsigned GPR_64[] = {           // 64-bit registers.
3008     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3009     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3010   };
3011   static const unsigned *FPR = GetFPR();
3012
3013   static const unsigned VR[] = {
3014     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3015     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3016   };
3017   const unsigned NumGPRs = array_lengthof(GPR_32);
3018   const unsigned NumFPRs = 13;
3019   const unsigned NumVRs  = array_lengthof(VR);
3020
3021   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3022
3023   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3024   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3025
3026   SmallVector<SDValue, 8> MemOpChains;
3027   for (unsigned i = 0; i != NumOps; ++i) {
3028     SDValue Arg = OutVals[i];
3029     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3030
3031     // PtrOff will be used to store the current argument to the stack if a
3032     // register cannot be found for it.
3033     SDValue PtrOff;
3034
3035     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3036
3037     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3038
3039     // On PPC64, promote integers to 64-bit values.
3040     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3041       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3042       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3043       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3044     }
3045
3046     // FIXME memcpy is used way more than necessary.  Correctness first.
3047     if (Flags.isByVal()) {
3048       unsigned Size = Flags.getByValSize();
3049       if (Size==1 || Size==2) {
3050         // Very small objects are passed right-justified.
3051         // Everything else is passed left-justified.
3052         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3053         if (GPR_idx != NumGPRs) {
3054           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, dl, Chain, Arg,
3055                                         MachinePointerInfo(), VT,
3056                                         false, false, 0);
3057           MemOpChains.push_back(Load.getValue(1));
3058           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3059
3060           ArgOffset += PtrByteSize;
3061         } else {
3062           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3063           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3064           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3065                                 CallSeqStart.getNode()->getOperand(0),
3066                                 Flags, DAG, dl);
3067           // This must go outside the CALLSEQ_START..END.
3068           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3069                                CallSeqStart.getNode()->getOperand(1));
3070           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3071                                  NewCallSeqStart.getNode());
3072           Chain = CallSeqStart = NewCallSeqStart;
3073           ArgOffset += PtrByteSize;
3074         }
3075         continue;
3076       }
3077       // Copy entire object into memory.  There are cases where gcc-generated
3078       // code assumes it is there, even if it could be put entirely into
3079       // registers.  (This is not what the doc says.)
3080       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3081                             CallSeqStart.getNode()->getOperand(0),
3082                             Flags, DAG, dl);
3083       // This must go outside the CALLSEQ_START..END.
3084       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3085                            CallSeqStart.getNode()->getOperand(1));
3086       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3087       Chain = CallSeqStart = NewCallSeqStart;
3088       // And copy the pieces of it that fit into registers.
3089       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3090         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3091         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3092         if (GPR_idx != NumGPRs) {
3093           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3094                                      MachinePointerInfo(),
3095                                      false, false, 0);
3096           MemOpChains.push_back(Load.getValue(1));
3097           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3098           ArgOffset += PtrByteSize;
3099         } else {
3100           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3101           break;
3102         }
3103       }
3104       continue;
3105     }
3106
3107     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3108     default: llvm_unreachable("Unexpected ValueType for argument!");
3109     case MVT::i32:
3110     case MVT::i64:
3111       if (GPR_idx != NumGPRs) {
3112         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3113       } else {
3114         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3115                          isPPC64, isTailCall, false, MemOpChains,
3116                          TailCallArguments, dl);
3117       }
3118       ArgOffset += PtrByteSize;
3119       break;
3120     case MVT::f32:
3121     case MVT::f64:
3122       if (FPR_idx != NumFPRs) {
3123         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3124
3125         if (isVarArg) {
3126           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3127                                        MachinePointerInfo(), false, false, 0);
3128           MemOpChains.push_back(Store);
3129
3130           // Float varargs are always shadowed in available integer registers
3131           if (GPR_idx != NumGPRs) {
3132             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3133                                        MachinePointerInfo(), false, false, 0);
3134             MemOpChains.push_back(Load.getValue(1));
3135             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3136           }
3137           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3138             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3139             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3140             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3141                                        MachinePointerInfo(),
3142                                        false, false, 0);
3143             MemOpChains.push_back(Load.getValue(1));
3144             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3145           }
3146         } else {
3147           // If we have any FPRs remaining, we may also have GPRs remaining.
3148           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3149           // GPRs.
3150           if (GPR_idx != NumGPRs)
3151             ++GPR_idx;
3152           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3153               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3154             ++GPR_idx;
3155         }
3156       } else {
3157         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3158                          isPPC64, isTailCall, false, MemOpChains,
3159                          TailCallArguments, dl);
3160       }
3161       if (isPPC64)
3162         ArgOffset += 8;
3163       else
3164         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3165       break;
3166     case MVT::v4f32:
3167     case MVT::v4i32:
3168     case MVT::v8i16:
3169     case MVT::v16i8:
3170       if (isVarArg) {
3171         // These go aligned on the stack, or in the corresponding R registers
3172         // when within range.  The Darwin PPC ABI doc claims they also go in
3173         // V registers; in fact gcc does this only for arguments that are
3174         // prototyped, not for those that match the ...  We do it for all
3175         // arguments, seems to work.
3176         while (ArgOffset % 16 !=0) {
3177           ArgOffset += PtrByteSize;
3178           if (GPR_idx != NumGPRs)
3179             GPR_idx++;
3180         }
3181         // We could elide this store in the case where the object fits
3182         // entirely in R registers.  Maybe later.
3183         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3184                             DAG.getConstant(ArgOffset, PtrVT));
3185         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3186                                      MachinePointerInfo(), false, false, 0);
3187         MemOpChains.push_back(Store);
3188         if (VR_idx != NumVRs) {
3189           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3190                                      MachinePointerInfo(),
3191                                      false, false, 0);
3192           MemOpChains.push_back(Load.getValue(1));
3193           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3194         }
3195         ArgOffset += 16;
3196         for (unsigned i=0; i<16; i+=PtrByteSize) {
3197           if (GPR_idx == NumGPRs)
3198             break;
3199           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3200                                   DAG.getConstant(i, PtrVT));
3201           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3202                                      false, false, 0);
3203           MemOpChains.push_back(Load.getValue(1));
3204           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3205         }
3206         break;
3207       }
3208
3209       // Non-varargs Altivec params generally go in registers, but have
3210       // stack space allocated at the end.
3211       if (VR_idx != NumVRs) {
3212         // Doesn't have GPR space allocated.
3213         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3214       } else if (nAltivecParamsAtEnd==0) {
3215         // We are emitting Altivec params in order.
3216         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3217                          isPPC64, isTailCall, true, MemOpChains,
3218                          TailCallArguments, dl);
3219         ArgOffset += 16;
3220       }
3221       break;
3222     }
3223   }
3224   // If all Altivec parameters fit in registers, as they usually do,
3225   // they get stack space following the non-Altivec parameters.  We
3226   // don't track this here because nobody below needs it.
3227   // If there are more Altivec parameters than fit in registers emit
3228   // the stores here.
3229   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3230     unsigned j = 0;
3231     // Offset is aligned; skip 1st 12 params which go in V registers.
3232     ArgOffset = ((ArgOffset+15)/16)*16;
3233     ArgOffset += 12*16;
3234     for (unsigned i = 0; i != NumOps; ++i) {
3235       SDValue Arg = OutVals[i];
3236       EVT ArgType = Outs[i].VT;
3237       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3238           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3239         if (++j > NumVRs) {
3240           SDValue PtrOff;
3241           // We are emitting Altivec params in order.
3242           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3243                            isPPC64, isTailCall, true, MemOpChains,
3244                            TailCallArguments, dl);
3245           ArgOffset += 16;
3246         }
3247       }
3248     }
3249   }
3250
3251   if (!MemOpChains.empty())
3252     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3253                         &MemOpChains[0], MemOpChains.size());
3254
3255   // Check if this is an indirect call (MTCTR/BCTRL).
3256   // See PrepareCall() for more information about calls through function
3257   // pointers in the 64-bit SVR4 ABI.
3258   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3259       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3260       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3261       !isBLACompatibleAddress(Callee, DAG)) {
3262     // Load r2 into a virtual register and store it to the TOC save area.
3263     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3264     // TOC save area offset.
3265     SDValue PtrOff = DAG.getIntPtrConstant(40);
3266     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3267     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3268                          false, false, 0);
3269   }
3270
3271   // On Darwin, R12 must contain the address of an indirect callee.  This does
3272   // not mean the MTCTR instruction must use R12; it's easier to model this as
3273   // an extra parameter, so do that.
3274   if (!isTailCall &&
3275       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3276       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3277       !isBLACompatibleAddress(Callee, DAG))
3278     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3279                                                    PPC::R12), Callee));
3280
3281   // Build a sequence of copy-to-reg nodes chained together with token chain
3282   // and flag operands which copy the outgoing args into the appropriate regs.
3283   SDValue InFlag;
3284   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3285     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3286                              RegsToPass[i].second, InFlag);
3287     InFlag = Chain.getValue(1);
3288   }
3289
3290   if (isTailCall)
3291     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3292                     FPOp, true, TailCallArguments);
3293
3294   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3295                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3296                     Ins, InVals);
3297 }
3298
3299 SDValue
3300 PPCTargetLowering::LowerReturn(SDValue Chain,
3301                                CallingConv::ID CallConv, bool isVarArg,
3302                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3303                                const SmallVectorImpl<SDValue> &OutVals,
3304                                DebugLoc dl, SelectionDAG &DAG) const {
3305
3306   SmallVector<CCValAssign, 16> RVLocs;
3307   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
3308                  RVLocs, *DAG.getContext());
3309   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3310
3311   // If this is the first return lowered for this function, add the regs to the
3312   // liveout set for the function.
3313   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3314     for (unsigned i = 0; i != RVLocs.size(); ++i)
3315       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3316   }
3317
3318   SDValue Flag;
3319
3320   // Copy the result values into the output registers.
3321   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3322     CCValAssign &VA = RVLocs[i];
3323     assert(VA.isRegLoc() && "Can only return in registers!");
3324     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3325                              OutVals[i], Flag);
3326     Flag = Chain.getValue(1);
3327   }
3328
3329   if (Flag.getNode())
3330     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3331   else
3332     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3333 }
3334
3335 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3336                                    const PPCSubtarget &Subtarget) const {
3337   // When we pop the dynamic allocation we need to restore the SP link.
3338   DebugLoc dl = Op.getDebugLoc();
3339
3340   // Get the corect type for pointers.
3341   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3342
3343   // Construct the stack pointer operand.
3344   bool isPPC64 = Subtarget.isPPC64();
3345   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3346   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3347
3348   // Get the operands for the STACKRESTORE.
3349   SDValue Chain = Op.getOperand(0);
3350   SDValue SaveSP = Op.getOperand(1);
3351
3352   // Load the old link SP.
3353   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3354                                    MachinePointerInfo(),
3355                                    false, false, 0);
3356
3357   // Restore the stack pointer.
3358   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3359
3360   // Store the old link SP.
3361   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3362                       false, false, 0);
3363 }
3364
3365
3366
3367 SDValue
3368 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3369   MachineFunction &MF = DAG.getMachineFunction();
3370   bool isPPC64 = PPCSubTarget.isPPC64();
3371   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3372   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3373
3374   // Get current frame pointer save index.  The users of this index will be
3375   // primarily DYNALLOC instructions.
3376   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3377   int RASI = FI->getReturnAddrSaveIndex();
3378
3379   // If the frame pointer save index hasn't been defined yet.
3380   if (!RASI) {
3381     // Find out what the fix offset of the frame pointer save area.
3382     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3383     // Allocate the frame index for frame pointer save area.
3384     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3385     // Save the result.
3386     FI->setReturnAddrSaveIndex(RASI);
3387   }
3388   return DAG.getFrameIndex(RASI, PtrVT);
3389 }
3390
3391 SDValue
3392 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3393   MachineFunction &MF = DAG.getMachineFunction();
3394   bool isPPC64 = PPCSubTarget.isPPC64();
3395   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3396   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3397
3398   // Get current frame pointer save index.  The users of this index will be
3399   // primarily DYNALLOC instructions.
3400   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3401   int FPSI = FI->getFramePointerSaveIndex();
3402
3403   // If the frame pointer save index hasn't been defined yet.
3404   if (!FPSI) {
3405     // Find out what the fix offset of the frame pointer save area.
3406     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3407                                                            isDarwinABI);
3408
3409     // Allocate the frame index for frame pointer save area.
3410     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3411     // Save the result.
3412     FI->setFramePointerSaveIndex(FPSI);
3413   }
3414   return DAG.getFrameIndex(FPSI, PtrVT);
3415 }
3416
3417 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3418                                          SelectionDAG &DAG,
3419                                          const PPCSubtarget &Subtarget) const {
3420   // Get the inputs.
3421   SDValue Chain = Op.getOperand(0);
3422   SDValue Size  = Op.getOperand(1);
3423   DebugLoc dl = Op.getDebugLoc();
3424
3425   // Get the corect type for pointers.
3426   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3427   // Negate the size.
3428   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3429                                   DAG.getConstant(0, PtrVT), Size);
3430   // Construct a node for the frame pointer save index.
3431   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3432   // Build a DYNALLOC node.
3433   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3434   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3435   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3436 }
3437
3438 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3439 /// possible.
3440 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3441   // Not FP? Not a fsel.
3442   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3443       !Op.getOperand(2).getValueType().isFloatingPoint())
3444     return Op;
3445
3446   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3447
3448   // Cannot handle SETEQ/SETNE.
3449   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3450
3451   EVT ResVT = Op.getValueType();
3452   EVT CmpVT = Op.getOperand(0).getValueType();
3453   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3454   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3455   DebugLoc dl = Op.getDebugLoc();
3456
3457   // If the RHS of the comparison is a 0.0, we don't need to do the
3458   // subtraction at all.
3459   if (isFloatingPointZero(RHS))
3460     switch (CC) {
3461     default: break;       // SETUO etc aren't handled by fsel.
3462     case ISD::SETULT:
3463     case ISD::SETLT:
3464       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3465     case ISD::SETOGE:
3466     case ISD::SETGE:
3467       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3468         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3469       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3470     case ISD::SETUGT:
3471     case ISD::SETGT:
3472       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3473     case ISD::SETOLE:
3474     case ISD::SETLE:
3475       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3476         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3477       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3478                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3479     }
3480
3481   SDValue Cmp;
3482   switch (CC) {
3483   default: break;       // SETUO etc aren't handled by fsel.
3484   case ISD::SETULT:
3485   case ISD::SETLT:
3486     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3487     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3488       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3489       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3490   case ISD::SETOGE:
3491   case ISD::SETGE:
3492     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3493     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3494       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3495       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3496   case ISD::SETUGT:
3497   case ISD::SETGT:
3498     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3499     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3500       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3501       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3502   case ISD::SETOLE:
3503   case ISD::SETLE:
3504     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3505     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3506       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3507       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3508   }
3509   return Op;
3510 }
3511
3512 // FIXME: Split this code up when LegalizeDAGTypes lands.
3513 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3514                                            DebugLoc dl) const {
3515   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3516   SDValue Src = Op.getOperand(0);
3517   if (Src.getValueType() == MVT::f32)
3518     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3519
3520   SDValue Tmp;
3521   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3522   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3523   case MVT::i32:
3524     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3525                                                          PPCISD::FCTIDZ,
3526                       dl, MVT::f64, Src);
3527     break;
3528   case MVT::i64:
3529     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3530     break;
3531   }
3532
3533   // Convert the FP value to an int value through memory.
3534   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3535
3536   // Emit a store to the stack slot.
3537   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3538                                MachinePointerInfo(), false, false, 0);
3539
3540   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3541   // add in a bias.
3542   if (Op.getValueType() == MVT::i32)
3543     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3544                         DAG.getConstant(4, FIPtr.getValueType()));
3545   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3546                      false, false, 0);
3547 }
3548
3549 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3550                                            SelectionDAG &DAG) const {
3551   DebugLoc dl = Op.getDebugLoc();
3552   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3553   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3554     return SDValue();
3555
3556   if (Op.getOperand(0).getValueType() == MVT::i64) {
3557     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3558     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3559     if (Op.getValueType() == MVT::f32)
3560       FP = DAG.getNode(ISD::FP_ROUND, dl,
3561                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3562     return FP;
3563   }
3564
3565   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3566          "Unhandled SINT_TO_FP type in custom expander!");
3567   // Since we only generate this in 64-bit mode, we can take advantage of
3568   // 64-bit registers.  In particular, sign extend the input value into the
3569   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3570   // then lfd it and fcfid it.
3571   MachineFunction &MF = DAG.getMachineFunction();
3572   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3573   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3574   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3575   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3576
3577   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3578                                 Op.getOperand(0));
3579
3580   // STD the extended value into the stack slot.
3581   MachineMemOperand *MMO =
3582     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3583                             MachineMemOperand::MOStore, 8, 8);
3584   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3585   SDValue Store =
3586     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3587                             Ops, 4, MVT::i64, MMO);
3588   // Load the value as a double.
3589   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3590                            false, false, 0);
3591
3592   // FCFID it and return it.
3593   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3594   if (Op.getValueType() == MVT::f32)
3595     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3596   return FP;
3597 }
3598
3599 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3600                                             SelectionDAG &DAG) const {
3601   DebugLoc dl = Op.getDebugLoc();
3602   /*
3603    The rounding mode is in bits 30:31 of FPSR, and has the following
3604    settings:
3605      00 Round to nearest
3606      01 Round to 0
3607      10 Round to +inf
3608      11 Round to -inf
3609
3610   FLT_ROUNDS, on the other hand, expects the following:
3611     -1 Undefined
3612      0 Round to 0
3613      1 Round to nearest
3614      2 Round to +inf
3615      3 Round to -inf
3616
3617   To perform the conversion, we do:
3618     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3619   */
3620
3621   MachineFunction &MF = DAG.getMachineFunction();
3622   EVT VT = Op.getValueType();
3623   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3624   std::vector<EVT> NodeTys;
3625   SDValue MFFSreg, InFlag;
3626
3627   // Save FP Control Word to register
3628   NodeTys.push_back(MVT::f64);    // return register
3629   NodeTys.push_back(MVT::Glue);   // unused in this context
3630   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3631
3632   // Save FP register to stack slot
3633   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3634   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3635   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3636                                StackSlot, MachinePointerInfo(), false, false,0);
3637
3638   // Load FP Control Word from low 32 bits of stack slot.
3639   SDValue Four = DAG.getConstant(4, PtrVT);
3640   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3641   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3642                             false, false, 0);
3643
3644   // Transform as necessary
3645   SDValue CWD1 =
3646     DAG.getNode(ISD::AND, dl, MVT::i32,
3647                 CWD, DAG.getConstant(3, MVT::i32));
3648   SDValue CWD2 =
3649     DAG.getNode(ISD::SRL, dl, MVT::i32,
3650                 DAG.getNode(ISD::AND, dl, MVT::i32,
3651                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3652                                         CWD, DAG.getConstant(3, MVT::i32)),
3653                             DAG.getConstant(3, MVT::i32)),
3654                 DAG.getConstant(1, MVT::i32));
3655
3656   SDValue RetVal =
3657     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3658
3659   return DAG.getNode((VT.getSizeInBits() < 16 ?
3660                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3661 }
3662
3663 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3664   EVT VT = Op.getValueType();
3665   unsigned BitWidth = VT.getSizeInBits();
3666   DebugLoc dl = Op.getDebugLoc();
3667   assert(Op.getNumOperands() == 3 &&
3668          VT == Op.getOperand(1).getValueType() &&
3669          "Unexpected SHL!");
3670
3671   // Expand into a bunch of logical ops.  Note that these ops
3672   // depend on the PPC behavior for oversized shift amounts.
3673   SDValue Lo = Op.getOperand(0);
3674   SDValue Hi = Op.getOperand(1);
3675   SDValue Amt = Op.getOperand(2);
3676   EVT AmtVT = Amt.getValueType();
3677
3678   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3679                              DAG.getConstant(BitWidth, AmtVT), Amt);
3680   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3681   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3682   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3683   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3684                              DAG.getConstant(-BitWidth, AmtVT));
3685   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3686   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3687   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3688   SDValue OutOps[] = { OutLo, OutHi };
3689   return DAG.getMergeValues(OutOps, 2, dl);
3690 }
3691
3692 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3693   EVT VT = Op.getValueType();
3694   DebugLoc dl = Op.getDebugLoc();
3695   unsigned BitWidth = VT.getSizeInBits();
3696   assert(Op.getNumOperands() == 3 &&
3697          VT == Op.getOperand(1).getValueType() &&
3698          "Unexpected SRL!");
3699
3700   // Expand into a bunch of logical ops.  Note that these ops
3701   // depend on the PPC behavior for oversized shift amounts.
3702   SDValue Lo = Op.getOperand(0);
3703   SDValue Hi = Op.getOperand(1);
3704   SDValue Amt = Op.getOperand(2);
3705   EVT AmtVT = Amt.getValueType();
3706
3707   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3708                              DAG.getConstant(BitWidth, AmtVT), Amt);
3709   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3710   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3711   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3712   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3713                              DAG.getConstant(-BitWidth, AmtVT));
3714   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3715   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3716   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3717   SDValue OutOps[] = { OutLo, OutHi };
3718   return DAG.getMergeValues(OutOps, 2, dl);
3719 }
3720
3721 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3722   DebugLoc dl = Op.getDebugLoc();
3723   EVT VT = Op.getValueType();
3724   unsigned BitWidth = VT.getSizeInBits();
3725   assert(Op.getNumOperands() == 3 &&
3726          VT == Op.getOperand(1).getValueType() &&
3727          "Unexpected SRA!");
3728
3729   // Expand into a bunch of logical ops, followed by a select_cc.
3730   SDValue Lo = Op.getOperand(0);
3731   SDValue Hi = Op.getOperand(1);
3732   SDValue Amt = Op.getOperand(2);
3733   EVT AmtVT = Amt.getValueType();
3734
3735   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3736                              DAG.getConstant(BitWidth, AmtVT), Amt);
3737   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3738   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3739   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3740   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3741                              DAG.getConstant(-BitWidth, AmtVT));
3742   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3743   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3744   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3745                                   Tmp4, Tmp6, ISD::SETLE);
3746   SDValue OutOps[] = { OutLo, OutHi };
3747   return DAG.getMergeValues(OutOps, 2, dl);
3748 }
3749
3750 //===----------------------------------------------------------------------===//
3751 // Vector related lowering.
3752 //
3753
3754 /// BuildSplatI - Build a canonical splati of Val with an element size of
3755 /// SplatSize.  Cast the result to VT.
3756 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3757                              SelectionDAG &DAG, DebugLoc dl) {
3758   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3759
3760   static const EVT VTys[] = { // canonical VT to use for each size.
3761     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3762   };
3763
3764   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3765
3766   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3767   if (Val == -1)
3768     SplatSize = 1;
3769
3770   EVT CanonicalVT = VTys[SplatSize-1];
3771
3772   // Build a canonical splat for this value.
3773   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3774   SmallVector<SDValue, 8> Ops;
3775   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3776   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3777                               &Ops[0], Ops.size());
3778   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3779 }
3780
3781 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3782 /// specified intrinsic ID.
3783 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3784                                 SelectionDAG &DAG, DebugLoc dl,
3785                                 EVT DestVT = MVT::Other) {
3786   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3787   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3788                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3789 }
3790
3791 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3792 /// specified intrinsic ID.
3793 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3794                                 SDValue Op2, SelectionDAG &DAG,
3795                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3796   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3797   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3798                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3799 }
3800
3801
3802 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3803 /// amount.  The result has the specified value type.
3804 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3805                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3806   // Force LHS/RHS to be the right type.
3807   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
3808   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
3809
3810   int Ops[16];
3811   for (unsigned i = 0; i != 16; ++i)
3812     Ops[i] = i + Amt;
3813   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3814   return DAG.getNode(ISD::BITCAST, dl, VT, T);
3815 }
3816
3817 // If this is a case we can't handle, return null and let the default
3818 // expansion code take care of it.  If we CAN select this case, and if it
3819 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3820 // this case more efficiently than a constant pool load, lower it to the
3821 // sequence of ops that should be used.
3822 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3823                                              SelectionDAG &DAG) const {
3824   DebugLoc dl = Op.getDebugLoc();
3825   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3826   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3827
3828   // Check if this is a splat of a constant value.
3829   APInt APSplatBits, APSplatUndef;
3830   unsigned SplatBitSize;
3831   bool HasAnyUndefs;
3832   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3833                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3834     return SDValue();
3835
3836   unsigned SplatBits = APSplatBits.getZExtValue();
3837   unsigned SplatUndef = APSplatUndef.getZExtValue();
3838   unsigned SplatSize = SplatBitSize / 8;
3839
3840   // First, handle single instruction cases.
3841
3842   // All zeros?
3843   if (SplatBits == 0) {
3844     // Canonicalize all zero vectors to be v4i32.
3845     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3846       SDValue Z = DAG.getConstant(0, MVT::i32);
3847       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3848       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
3849     }
3850     return Op;
3851   }
3852
3853   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3854   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3855                     (32-SplatBitSize));
3856   if (SextVal >= -16 && SextVal <= 15)
3857     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3858
3859
3860   // Two instruction sequences.
3861
3862   // If this value is in the range [-32,30] and is even, use:
3863   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3864   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3865     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3866     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3867     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3868   }
3869
3870   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3871   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3872   // for fneg/fabs.
3873   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3874     // Make -1 and vspltisw -1:
3875     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3876
3877     // Make the VSLW intrinsic, computing 0x8000_0000.
3878     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3879                                    OnesV, DAG, dl);
3880
3881     // xor by OnesV to invert it.
3882     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3883     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3884   }
3885
3886   // Check to see if this is a wide variety of vsplti*, binop self cases.
3887   static const signed char SplatCsts[] = {
3888     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3889     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3890   };
3891
3892   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3893     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3894     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3895     int i = SplatCsts[idx];
3896
3897     // Figure out what shift amount will be used by altivec if shifted by i in
3898     // this splat size.
3899     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3900
3901     // vsplti + shl self.
3902     if (SextVal == (i << (int)TypeShiftAmt)) {
3903       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3904       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3905         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3906         Intrinsic::ppc_altivec_vslw
3907       };
3908       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3909       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3910     }
3911
3912     // vsplti + srl self.
3913     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3914       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3915       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3916         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3917         Intrinsic::ppc_altivec_vsrw
3918       };
3919       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3920       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3921     }
3922
3923     // vsplti + sra self.
3924     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3925       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3926       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3927         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3928         Intrinsic::ppc_altivec_vsraw
3929       };
3930       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3931       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3932     }
3933
3934     // vsplti + rol self.
3935     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3936                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3937       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3938       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3939         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3940         Intrinsic::ppc_altivec_vrlw
3941       };
3942       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3943       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3944     }
3945
3946     // t = vsplti c, result = vsldoi t, t, 1
3947     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
3948       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3949       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3950     }
3951     // t = vsplti c, result = vsldoi t, t, 2
3952     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
3953       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3954       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3955     }
3956     // t = vsplti c, result = vsldoi t, t, 3
3957     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
3958       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3959       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3960     }
3961   }
3962
3963   // Three instruction sequences.
3964
3965   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3966   if (SextVal >= 0 && SextVal <= 31) {
3967     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3968     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3969     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3970     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
3971   }
3972   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3973   if (SextVal >= -31 && SextVal <= 0) {
3974     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3975     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3976     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3977     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
3978   }
3979
3980   return SDValue();
3981 }
3982
3983 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3984 /// the specified operations to build the shuffle.
3985 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3986                                       SDValue RHS, SelectionDAG &DAG,
3987                                       DebugLoc dl) {
3988   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3989   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3990   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3991
3992   enum {
3993     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3994     OP_VMRGHW,
3995     OP_VMRGLW,
3996     OP_VSPLTISW0,
3997     OP_VSPLTISW1,
3998     OP_VSPLTISW2,
3999     OP_VSPLTISW3,
4000     OP_VSLDOI4,
4001     OP_VSLDOI8,
4002     OP_VSLDOI12
4003   };
4004
4005   if (OpNum == OP_COPY) {
4006     if (LHSID == (1*9+2)*9+3) return LHS;
4007     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4008     return RHS;
4009   }
4010
4011   SDValue OpLHS, OpRHS;
4012   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4013   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4014
4015   int ShufIdxs[16];
4016   switch (OpNum) {
4017   default: llvm_unreachable("Unknown i32 permute!");
4018   case OP_VMRGHW:
4019     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4020     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4021     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4022     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4023     break;
4024   case OP_VMRGLW:
4025     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4026     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4027     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4028     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4029     break;
4030   case OP_VSPLTISW0:
4031     for (unsigned i = 0; i != 16; ++i)
4032       ShufIdxs[i] = (i&3)+0;
4033     break;
4034   case OP_VSPLTISW1:
4035     for (unsigned i = 0; i != 16; ++i)
4036       ShufIdxs[i] = (i&3)+4;
4037     break;
4038   case OP_VSPLTISW2:
4039     for (unsigned i = 0; i != 16; ++i)
4040       ShufIdxs[i] = (i&3)+8;
4041     break;
4042   case OP_VSPLTISW3:
4043     for (unsigned i = 0; i != 16; ++i)
4044       ShufIdxs[i] = (i&3)+12;
4045     break;
4046   case OP_VSLDOI4:
4047     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4048   case OP_VSLDOI8:
4049     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4050   case OP_VSLDOI12:
4051     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4052   }
4053   EVT VT = OpLHS.getValueType();
4054   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4055   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4056   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4057   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4058 }
4059
4060 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4061 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4062 /// return the code it can be lowered into.  Worst case, it can always be
4063 /// lowered into a vperm.
4064 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4065                                                SelectionDAG &DAG) const {
4066   DebugLoc dl = Op.getDebugLoc();
4067   SDValue V1 = Op.getOperand(0);
4068   SDValue V2 = Op.getOperand(1);
4069   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4070   EVT VT = Op.getValueType();
4071
4072   // Cases that are handled by instructions that take permute immediates
4073   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4074   // selected by the instruction selector.
4075   if (V2.getOpcode() == ISD::UNDEF) {
4076     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4077         PPC::isSplatShuffleMask(SVOp, 2) ||
4078         PPC::isSplatShuffleMask(SVOp, 4) ||
4079         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4080         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4081         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4082         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4083         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4084         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4085         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4086         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4087         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4088       return Op;
4089     }
4090   }
4091
4092   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4093   // and produce a fixed permutation.  If any of these match, do not lower to
4094   // VPERM.
4095   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4096       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4097       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4098       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4099       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4100       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4101       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4102       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4103       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4104     return Op;
4105
4106   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4107   // perfect shuffle table to emit an optimal matching sequence.
4108   SmallVector<int, 16> PermMask;
4109   SVOp->getMask(PermMask);
4110
4111   unsigned PFIndexes[4];
4112   bool isFourElementShuffle = true;
4113   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4114     unsigned EltNo = 8;   // Start out undef.
4115     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4116       if (PermMask[i*4+j] < 0)
4117         continue;   // Undef, ignore it.
4118
4119       unsigned ByteSource = PermMask[i*4+j];
4120       if ((ByteSource & 3) != j) {
4121         isFourElementShuffle = false;
4122         break;
4123       }
4124
4125       if (EltNo == 8) {
4126         EltNo = ByteSource/4;
4127       } else if (EltNo != ByteSource/4) {
4128         isFourElementShuffle = false;
4129         break;
4130       }
4131     }
4132     PFIndexes[i] = EltNo;
4133   }
4134
4135   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4136   // perfect shuffle vector to determine if it is cost effective to do this as
4137   // discrete instructions, or whether we should use a vperm.
4138   if (isFourElementShuffle) {
4139     // Compute the index in the perfect shuffle table.
4140     unsigned PFTableIndex =
4141       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4142
4143     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4144     unsigned Cost  = (PFEntry >> 30);
4145
4146     // Determining when to avoid vperm is tricky.  Many things affect the cost
4147     // of vperm, particularly how many times the perm mask needs to be computed.
4148     // For example, if the perm mask can be hoisted out of a loop or is already
4149     // used (perhaps because there are multiple permutes with the same shuffle
4150     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4151     // the loop requires an extra register.
4152     //
4153     // As a compromise, we only emit discrete instructions if the shuffle can be
4154     // generated in 3 or fewer operations.  When we have loop information
4155     // available, if this block is within a loop, we should avoid using vperm
4156     // for 3-operation perms and use a constant pool load instead.
4157     if (Cost < 3)
4158       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4159   }
4160
4161   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4162   // vector that will get spilled to the constant pool.
4163   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4164
4165   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4166   // that it is in input element units, not in bytes.  Convert now.
4167   EVT EltVT = V1.getValueType().getVectorElementType();
4168   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4169
4170   SmallVector<SDValue, 16> ResultMask;
4171   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4172     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4173
4174     for (unsigned j = 0; j != BytesPerElement; ++j)
4175       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4176                                            MVT::i32));
4177   }
4178
4179   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4180                                     &ResultMask[0], ResultMask.size());
4181   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4182 }
4183
4184 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4185 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4186 /// information about the intrinsic.
4187 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4188                                   bool &isDot) {
4189   unsigned IntrinsicID =
4190     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4191   CompareOpc = -1;
4192   isDot = false;
4193   switch (IntrinsicID) {
4194   default: return false;
4195     // Comparison predicates.
4196   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4197   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4198   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4199   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4200   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4201   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4202   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4203   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4204   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4205   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4206   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4207   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4208   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4209
4210     // Normal Comparisons.
4211   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4212   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4213   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4214   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4215   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4216   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4217   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4218   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4219   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4220   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4221   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4222   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4223   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4224   }
4225   return true;
4226 }
4227
4228 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4229 /// lower, do it, otherwise return null.
4230 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4231                                                    SelectionDAG &DAG) const {
4232   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4233   // opcode number of the comparison.
4234   DebugLoc dl = Op.getDebugLoc();
4235   int CompareOpc;
4236   bool isDot;
4237   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4238     return SDValue();    // Don't custom lower most intrinsics.
4239
4240   // If this is a non-dot comparison, make the VCMP node and we are done.
4241   if (!isDot) {
4242     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4243                               Op.getOperand(1), Op.getOperand(2),
4244                               DAG.getConstant(CompareOpc, MVT::i32));
4245     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4246   }
4247
4248   // Create the PPCISD altivec 'dot' comparison node.
4249   SDValue Ops[] = {
4250     Op.getOperand(2),  // LHS
4251     Op.getOperand(3),  // RHS
4252     DAG.getConstant(CompareOpc, MVT::i32)
4253   };
4254   std::vector<EVT> VTs;
4255   VTs.push_back(Op.getOperand(2).getValueType());
4256   VTs.push_back(MVT::Glue);
4257   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4258
4259   // Now that we have the comparison, emit a copy from the CR to a GPR.
4260   // This is flagged to the above dot comparison.
4261   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4262                                 DAG.getRegister(PPC::CR6, MVT::i32),
4263                                 CompNode.getValue(1));
4264
4265   // Unpack the result based on how the target uses it.
4266   unsigned BitNo;   // Bit # of CR6.
4267   bool InvertBit;   // Invert result?
4268   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4269   default:  // Can't happen, don't crash on invalid number though.
4270   case 0:   // Return the value of the EQ bit of CR6.
4271     BitNo = 0; InvertBit = false;
4272     break;
4273   case 1:   // Return the inverted value of the EQ bit of CR6.
4274     BitNo = 0; InvertBit = true;
4275     break;
4276   case 2:   // Return the value of the LT bit of CR6.
4277     BitNo = 2; InvertBit = false;
4278     break;
4279   case 3:   // Return the inverted value of the LT bit of CR6.
4280     BitNo = 2; InvertBit = true;
4281     break;
4282   }
4283
4284   // Shift the bit into the low position.
4285   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4286                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4287   // Isolate the bit.
4288   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4289                       DAG.getConstant(1, MVT::i32));
4290
4291   // If we are supposed to, toggle the bit.
4292   if (InvertBit)
4293     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4294                         DAG.getConstant(1, MVT::i32));
4295   return Flags;
4296 }
4297
4298 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4299                                                    SelectionDAG &DAG) const {
4300   DebugLoc dl = Op.getDebugLoc();
4301   // Create a stack slot that is 16-byte aligned.
4302   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4303   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4304   EVT PtrVT = getPointerTy();
4305   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4306
4307   // Store the input value into Value#0 of the stack slot.
4308   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4309                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4310                                false, false, 0);
4311   // Load it out.
4312   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4313                      false, false, 0);
4314 }
4315
4316 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4317   DebugLoc dl = Op.getDebugLoc();
4318   if (Op.getValueType() == MVT::v4i32) {
4319     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4320
4321     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4322     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4323
4324     SDValue RHSSwap =   // = vrlw RHS, 16
4325       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4326
4327     // Shrinkify inputs to v8i16.
4328     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4329     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4330     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4331
4332     // Low parts multiplied together, generating 32-bit results (we ignore the
4333     // top parts).
4334     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4335                                         LHS, RHS, DAG, dl, MVT::v4i32);
4336
4337     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4338                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4339     // Shift the high parts up 16 bits.
4340     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4341                               Neg16, DAG, dl);
4342     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4343   } else if (Op.getValueType() == MVT::v8i16) {
4344     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4345
4346     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4347
4348     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4349                             LHS, RHS, Zero, DAG, dl);
4350   } else if (Op.getValueType() == MVT::v16i8) {
4351     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4352
4353     // Multiply the even 8-bit parts, producing 16-bit sums.
4354     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4355                                            LHS, RHS, DAG, dl, MVT::v8i16);
4356     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4357
4358     // Multiply the odd 8-bit parts, producing 16-bit sums.
4359     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4360                                           LHS, RHS, DAG, dl, MVT::v8i16);
4361     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4362
4363     // Merge the results together.
4364     int Ops[16];
4365     for (unsigned i = 0; i != 8; ++i) {
4366       Ops[i*2  ] = 2*i+1;
4367       Ops[i*2+1] = 2*i+1+16;
4368     }
4369     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4370   } else {
4371     llvm_unreachable("Unknown mul to lower!");
4372   }
4373 }
4374
4375 /// LowerOperation - Provide custom lowering hooks for some operations.
4376 ///
4377 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4378   switch (Op.getOpcode()) {
4379   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4380   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4381   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4382   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4383   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4384   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4385   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4386   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4387   case ISD::VASTART:
4388     return LowerVASTART(Op, DAG, PPCSubTarget);
4389
4390   case ISD::VAARG:
4391     return LowerVAARG(Op, DAG, PPCSubTarget);
4392
4393   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4394   case ISD::DYNAMIC_STACKALLOC:
4395     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4396
4397   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4398   case ISD::FP_TO_UINT:
4399   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4400                                                        Op.getDebugLoc());
4401   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4402   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4403
4404   // Lower 64-bit shifts.
4405   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4406   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4407   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4408
4409   // Vector-related lowering.
4410   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4411   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4412   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4413   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4414   case ISD::MUL:                return LowerMUL(Op, DAG);
4415
4416   // Frame & Return address.
4417   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4418   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4419   }
4420   return SDValue();
4421 }
4422
4423 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4424                                            SmallVectorImpl<SDValue>&Results,
4425                                            SelectionDAG &DAG) const {
4426   DebugLoc dl = N->getDebugLoc();
4427   switch (N->getOpcode()) {
4428   default:
4429     assert(false && "Do not know how to custom type legalize this operation!");
4430     return;
4431   case ISD::FP_ROUND_INREG: {
4432     assert(N->getValueType(0) == MVT::ppcf128);
4433     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4434     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4435                              MVT::f64, N->getOperand(0),
4436                              DAG.getIntPtrConstant(0));
4437     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4438                              MVT::f64, N->getOperand(0),
4439                              DAG.getIntPtrConstant(1));
4440
4441     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4442     // of the long double, and puts FPSCR back the way it was.  We do not
4443     // actually model FPSCR.
4444     std::vector<EVT> NodeTys;
4445     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4446
4447     NodeTys.push_back(MVT::f64);   // Return register
4448     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4449     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4450     MFFSreg = Result.getValue(0);
4451     InFlag = Result.getValue(1);
4452
4453     NodeTys.clear();
4454     NodeTys.push_back(MVT::Glue);   // Returns a flag
4455     Ops[0] = DAG.getConstant(31, MVT::i32);
4456     Ops[1] = InFlag;
4457     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4458     InFlag = Result.getValue(0);
4459
4460     NodeTys.clear();
4461     NodeTys.push_back(MVT::Glue);   // Returns a flag
4462     Ops[0] = DAG.getConstant(30, MVT::i32);
4463     Ops[1] = InFlag;
4464     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4465     InFlag = Result.getValue(0);
4466
4467     NodeTys.clear();
4468     NodeTys.push_back(MVT::f64);    // result of add
4469     NodeTys.push_back(MVT::Glue);   // Returns a flag
4470     Ops[0] = Lo;
4471     Ops[1] = Hi;
4472     Ops[2] = InFlag;
4473     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4474     FPreg = Result.getValue(0);
4475     InFlag = Result.getValue(1);
4476
4477     NodeTys.clear();
4478     NodeTys.push_back(MVT::f64);
4479     Ops[0] = DAG.getConstant(1, MVT::i32);
4480     Ops[1] = MFFSreg;
4481     Ops[2] = FPreg;
4482     Ops[3] = InFlag;
4483     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4484     FPreg = Result.getValue(0);
4485
4486     // We know the low half is about to be thrown away, so just use something
4487     // convenient.
4488     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4489                                 FPreg, FPreg));
4490     return;
4491   }
4492   case ISD::FP_TO_SINT:
4493     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4494     return;
4495   }
4496 }
4497
4498
4499 //===----------------------------------------------------------------------===//
4500 //  Other Lowering Code
4501 //===----------------------------------------------------------------------===//
4502
4503 MachineBasicBlock *
4504 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4505                                     bool is64bit, unsigned BinOpcode) const {
4506   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4507   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4508
4509   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4510   MachineFunction *F = BB->getParent();
4511   MachineFunction::iterator It = BB;
4512   ++It;
4513
4514   unsigned dest = MI->getOperand(0).getReg();
4515   unsigned ptrA = MI->getOperand(1).getReg();
4516   unsigned ptrB = MI->getOperand(2).getReg();
4517   unsigned incr = MI->getOperand(3).getReg();
4518   DebugLoc dl = MI->getDebugLoc();
4519
4520   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4521   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4522   F->insert(It, loopMBB);
4523   F->insert(It, exitMBB);
4524   exitMBB->splice(exitMBB->begin(), BB,
4525                   llvm::next(MachineBasicBlock::iterator(MI)),
4526                   BB->end());
4527   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4528
4529   MachineRegisterInfo &RegInfo = F->getRegInfo();
4530   unsigned TmpReg = (!BinOpcode) ? incr :
4531     RegInfo.createVirtualRegister(
4532        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4533                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4534
4535   //  thisMBB:
4536   //   ...
4537   //   fallthrough --> loopMBB
4538   BB->addSuccessor(loopMBB);
4539
4540   //  loopMBB:
4541   //   l[wd]arx dest, ptr
4542   //   add r0, dest, incr
4543   //   st[wd]cx. r0, ptr
4544   //   bne- loopMBB
4545   //   fallthrough --> exitMBB
4546   BB = loopMBB;
4547   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4548     .addReg(ptrA).addReg(ptrB);
4549   if (BinOpcode)
4550     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4551   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4552     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4553   BuildMI(BB, dl, TII->get(PPC::BCC))
4554     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4555   BB->addSuccessor(loopMBB);
4556   BB->addSuccessor(exitMBB);
4557
4558   //  exitMBB:
4559   //   ...
4560   BB = exitMBB;
4561   return BB;
4562 }
4563
4564 MachineBasicBlock *
4565 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4566                                             MachineBasicBlock *BB,
4567                                             bool is8bit,    // operation
4568                                             unsigned BinOpcode) const {
4569   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4570   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4571   // In 64 bit mode we have to use 64 bits for addresses, even though the
4572   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4573   // registers without caring whether they're 32 or 64, but here we're
4574   // doing actual arithmetic on the addresses.
4575   bool is64bit = PPCSubTarget.isPPC64();
4576
4577   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4578   MachineFunction *F = BB->getParent();
4579   MachineFunction::iterator It = BB;
4580   ++It;
4581
4582   unsigned dest = MI->getOperand(0).getReg();
4583   unsigned ptrA = MI->getOperand(1).getReg();
4584   unsigned ptrB = MI->getOperand(2).getReg();
4585   unsigned incr = MI->getOperand(3).getReg();
4586   DebugLoc dl = MI->getDebugLoc();
4587
4588   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4589   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4590   F->insert(It, loopMBB);
4591   F->insert(It, exitMBB);
4592   exitMBB->splice(exitMBB->begin(), BB,
4593                   llvm::next(MachineBasicBlock::iterator(MI)),
4594                   BB->end());
4595   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4596
4597   MachineRegisterInfo &RegInfo = F->getRegInfo();
4598   const TargetRegisterClass *RC =
4599     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4600               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4601   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4602   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4603   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4604   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4605   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4606   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4607   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4608   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4609   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4610   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4611   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4612   unsigned Ptr1Reg;
4613   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4614
4615   //  thisMBB:
4616   //   ...
4617   //   fallthrough --> loopMBB
4618   BB->addSuccessor(loopMBB);
4619
4620   // The 4-byte load must be aligned, while a char or short may be
4621   // anywhere in the word.  Hence all this nasty bookkeeping code.
4622   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4623   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4624   //   xori shift, shift1, 24 [16]
4625   //   rlwinm ptr, ptr1, 0, 0, 29
4626   //   slw incr2, incr, shift
4627   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4628   //   slw mask, mask2, shift
4629   //  loopMBB:
4630   //   lwarx tmpDest, ptr
4631   //   add tmp, tmpDest, incr2
4632   //   andc tmp2, tmpDest, mask
4633   //   and tmp3, tmp, mask
4634   //   or tmp4, tmp3, tmp2
4635   //   stwcx. tmp4, ptr
4636   //   bne- loopMBB
4637   //   fallthrough --> exitMBB
4638   //   srw dest, tmpDest, shift
4639
4640   if (ptrA!=PPC::R0) {
4641     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4642     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4643       .addReg(ptrA).addReg(ptrB);
4644   } else {
4645     Ptr1Reg = ptrB;
4646   }
4647   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4648       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4649   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4650       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4651   if (is64bit)
4652     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4653       .addReg(Ptr1Reg).addImm(0).addImm(61);
4654   else
4655     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4656       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4657   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4658       .addReg(incr).addReg(ShiftReg);
4659   if (is8bit)
4660     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4661   else {
4662     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4663     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4664   }
4665   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4666       .addReg(Mask2Reg).addReg(ShiftReg);
4667
4668   BB = loopMBB;
4669   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4670     .addReg(PPC::R0).addReg(PtrReg);
4671   if (BinOpcode)
4672     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4673       .addReg(Incr2Reg).addReg(TmpDestReg);
4674   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4675     .addReg(TmpDestReg).addReg(MaskReg);
4676   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4677     .addReg(TmpReg).addReg(MaskReg);
4678   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4679     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4680   BuildMI(BB, dl, TII->get(PPC::STWCX))
4681     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4682   BuildMI(BB, dl, TII->get(PPC::BCC))
4683     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4684   BB->addSuccessor(loopMBB);
4685   BB->addSuccessor(exitMBB);
4686
4687   //  exitMBB:
4688   //   ...
4689   BB = exitMBB;
4690   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4691   return BB;
4692 }
4693
4694 MachineBasicBlock *
4695 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4696                                                MachineBasicBlock *BB) const {
4697   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4698
4699   // To "insert" these instructions we actually have to insert their
4700   // control-flow patterns.
4701   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4702   MachineFunction::iterator It = BB;
4703   ++It;
4704
4705   MachineFunction *F = BB->getParent();
4706
4707   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4708       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4709       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4710       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4711       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4712
4713     // The incoming instruction knows the destination vreg to set, the
4714     // condition code register to branch on, the true/false values to
4715     // select between, and a branch opcode to use.
4716
4717     //  thisMBB:
4718     //  ...
4719     //   TrueVal = ...
4720     //   cmpTY ccX, r1, r2
4721     //   bCC copy1MBB
4722     //   fallthrough --> copy0MBB
4723     MachineBasicBlock *thisMBB = BB;
4724     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4725     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4726     unsigned SelectPred = MI->getOperand(4).getImm();
4727     DebugLoc dl = MI->getDebugLoc();
4728     F->insert(It, copy0MBB);
4729     F->insert(It, sinkMBB);
4730
4731     // Transfer the remainder of BB and its successor edges to sinkMBB.
4732     sinkMBB->splice(sinkMBB->begin(), BB,
4733                     llvm::next(MachineBasicBlock::iterator(MI)),
4734                     BB->end());
4735     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4736
4737     // Next, add the true and fallthrough blocks as its successors.
4738     BB->addSuccessor(copy0MBB);
4739     BB->addSuccessor(sinkMBB);
4740
4741     BuildMI(BB, dl, TII->get(PPC::BCC))
4742       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4743
4744     //  copy0MBB:
4745     //   %FalseValue = ...
4746     //   # fallthrough to sinkMBB
4747     BB = copy0MBB;
4748
4749     // Update machine-CFG edges
4750     BB->addSuccessor(sinkMBB);
4751
4752     //  sinkMBB:
4753     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4754     //  ...
4755     BB = sinkMBB;
4756     BuildMI(*BB, BB->begin(), dl,
4757             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4758       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4759       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4760   }
4761   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4762     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4763   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4764     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4765   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4766     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4767   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4768     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4769
4770   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4771     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4772   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4773     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4774   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4775     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4776   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4777     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4778
4779   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4780     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4781   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4782     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4783   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4784     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4785   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4786     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4787
4788   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4789     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4791     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4793     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4794   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4795     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4796
4797   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4798     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4800     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4802     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4803   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4804     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4805
4806   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4807     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4808   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4809     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4810   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4811     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4812   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4813     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4814
4815   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4816     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4817   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4818     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4819   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4820     BB = EmitAtomicBinary(MI, BB, false, 0);
4821   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4822     BB = EmitAtomicBinary(MI, BB, true, 0);
4823
4824   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4825            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4826     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4827
4828     unsigned dest   = MI->getOperand(0).getReg();
4829     unsigned ptrA   = MI->getOperand(1).getReg();
4830     unsigned ptrB   = MI->getOperand(2).getReg();
4831     unsigned oldval = MI->getOperand(3).getReg();
4832     unsigned newval = MI->getOperand(4).getReg();
4833     DebugLoc dl     = MI->getDebugLoc();
4834
4835     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4836     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4837     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4838     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4839     F->insert(It, loop1MBB);
4840     F->insert(It, loop2MBB);
4841     F->insert(It, midMBB);
4842     F->insert(It, exitMBB);
4843     exitMBB->splice(exitMBB->begin(), BB,
4844                     llvm::next(MachineBasicBlock::iterator(MI)),
4845                     BB->end());
4846     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4847
4848     //  thisMBB:
4849     //   ...
4850     //   fallthrough --> loopMBB
4851     BB->addSuccessor(loop1MBB);
4852
4853     // loop1MBB:
4854     //   l[wd]arx dest, ptr
4855     //   cmp[wd] dest, oldval
4856     //   bne- midMBB
4857     // loop2MBB:
4858     //   st[wd]cx. newval, ptr
4859     //   bne- loopMBB
4860     //   b exitBB
4861     // midMBB:
4862     //   st[wd]cx. dest, ptr
4863     // exitBB:
4864     BB = loop1MBB;
4865     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4866       .addReg(ptrA).addReg(ptrB);
4867     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4868       .addReg(oldval).addReg(dest);
4869     BuildMI(BB, dl, TII->get(PPC::BCC))
4870       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4871     BB->addSuccessor(loop2MBB);
4872     BB->addSuccessor(midMBB);
4873
4874     BB = loop2MBB;
4875     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4876       .addReg(newval).addReg(ptrA).addReg(ptrB);
4877     BuildMI(BB, dl, TII->get(PPC::BCC))
4878       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4879     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4880     BB->addSuccessor(loop1MBB);
4881     BB->addSuccessor(exitMBB);
4882
4883     BB = midMBB;
4884     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4885       .addReg(dest).addReg(ptrA).addReg(ptrB);
4886     BB->addSuccessor(exitMBB);
4887
4888     //  exitMBB:
4889     //   ...
4890     BB = exitMBB;
4891   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4892              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4893     // We must use 64-bit registers for addresses when targeting 64-bit,
4894     // since we're actually doing arithmetic on them.  Other registers
4895     // can be 32-bit.
4896     bool is64bit = PPCSubTarget.isPPC64();
4897     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4898
4899     unsigned dest   = MI->getOperand(0).getReg();
4900     unsigned ptrA   = MI->getOperand(1).getReg();
4901     unsigned ptrB   = MI->getOperand(2).getReg();
4902     unsigned oldval = MI->getOperand(3).getReg();
4903     unsigned newval = MI->getOperand(4).getReg();
4904     DebugLoc dl     = MI->getDebugLoc();
4905
4906     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4907     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4908     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4909     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4910     F->insert(It, loop1MBB);
4911     F->insert(It, loop2MBB);
4912     F->insert(It, midMBB);
4913     F->insert(It, exitMBB);
4914     exitMBB->splice(exitMBB->begin(), BB,
4915                     llvm::next(MachineBasicBlock::iterator(MI)),
4916                     BB->end());
4917     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4918
4919     MachineRegisterInfo &RegInfo = F->getRegInfo();
4920     const TargetRegisterClass *RC =
4921       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4922                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4923     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4924     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4925     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4926     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4927     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4928     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4929     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4930     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4931     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4932     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4933     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4934     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4935     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4936     unsigned Ptr1Reg;
4937     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4938     //  thisMBB:
4939     //   ...
4940     //   fallthrough --> loopMBB
4941     BB->addSuccessor(loop1MBB);
4942
4943     // The 4-byte load must be aligned, while a char or short may be
4944     // anywhere in the word.  Hence all this nasty bookkeeping code.
4945     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4946     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4947     //   xori shift, shift1, 24 [16]
4948     //   rlwinm ptr, ptr1, 0, 0, 29
4949     //   slw newval2, newval, shift
4950     //   slw oldval2, oldval,shift
4951     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4952     //   slw mask, mask2, shift
4953     //   and newval3, newval2, mask
4954     //   and oldval3, oldval2, mask
4955     // loop1MBB:
4956     //   lwarx tmpDest, ptr
4957     //   and tmp, tmpDest, mask
4958     //   cmpw tmp, oldval3
4959     //   bne- midMBB
4960     // loop2MBB:
4961     //   andc tmp2, tmpDest, mask
4962     //   or tmp4, tmp2, newval3
4963     //   stwcx. tmp4, ptr
4964     //   bne- loop1MBB
4965     //   b exitBB
4966     // midMBB:
4967     //   stwcx. tmpDest, ptr
4968     // exitBB:
4969     //   srw dest, tmpDest, shift
4970     if (ptrA!=PPC::R0) {
4971       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4972       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4973         .addReg(ptrA).addReg(ptrB);
4974     } else {
4975       Ptr1Reg = ptrB;
4976     }
4977     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4978         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4979     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4980         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4981     if (is64bit)
4982       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4983         .addReg(Ptr1Reg).addImm(0).addImm(61);
4984     else
4985       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4986         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4987     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4988         .addReg(newval).addReg(ShiftReg);
4989     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4990         .addReg(oldval).addReg(ShiftReg);
4991     if (is8bit)
4992       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4993     else {
4994       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4995       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4996         .addReg(Mask3Reg).addImm(65535);
4997     }
4998     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4999         .addReg(Mask2Reg).addReg(ShiftReg);
5000     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5001         .addReg(NewVal2Reg).addReg(MaskReg);
5002     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5003         .addReg(OldVal2Reg).addReg(MaskReg);
5004
5005     BB = loop1MBB;
5006     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5007         .addReg(PPC::R0).addReg(PtrReg);
5008     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5009         .addReg(TmpDestReg).addReg(MaskReg);
5010     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5011         .addReg(TmpReg).addReg(OldVal3Reg);
5012     BuildMI(BB, dl, TII->get(PPC::BCC))
5013         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5014     BB->addSuccessor(loop2MBB);
5015     BB->addSuccessor(midMBB);
5016
5017     BB = loop2MBB;
5018     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5019         .addReg(TmpDestReg).addReg(MaskReg);
5020     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5021         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5022     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5023         .addReg(PPC::R0).addReg(PtrReg);
5024     BuildMI(BB, dl, TII->get(PPC::BCC))
5025       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5026     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5027     BB->addSuccessor(loop1MBB);
5028     BB->addSuccessor(exitMBB);
5029
5030     BB = midMBB;
5031     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5032       .addReg(PPC::R0).addReg(PtrReg);
5033     BB->addSuccessor(exitMBB);
5034
5035     //  exitMBB:
5036     //   ...
5037     BB = exitMBB;
5038     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
5039   } else {
5040     llvm_unreachable("Unexpected instr type to insert");
5041   }
5042
5043   MI->eraseFromParent();   // The pseudo instruction is gone now.
5044   return BB;
5045 }
5046
5047 //===----------------------------------------------------------------------===//
5048 // Target Optimization Hooks
5049 //===----------------------------------------------------------------------===//
5050
5051 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5052                                              DAGCombinerInfo &DCI) const {
5053   const TargetMachine &TM = getTargetMachine();
5054   SelectionDAG &DAG = DCI.DAG;
5055   DebugLoc dl = N->getDebugLoc();
5056   switch (N->getOpcode()) {
5057   default: break;
5058   case PPCISD::SHL:
5059     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5060       if (C->isNullValue())   // 0 << V -> 0.
5061         return N->getOperand(0);
5062     }
5063     break;
5064   case PPCISD::SRL:
5065     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5066       if (C->isNullValue())   // 0 >>u V -> 0.
5067         return N->getOperand(0);
5068     }
5069     break;
5070   case PPCISD::SRA:
5071     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5072       if (C->isNullValue() ||   //  0 >>s V -> 0.
5073           C->isAllOnesValue())    // -1 >>s V -> -1.
5074         return N->getOperand(0);
5075     }
5076     break;
5077
5078   case ISD::SINT_TO_FP:
5079     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5080       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5081         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5082         // We allow the src/dst to be either f32/f64, but the intermediate
5083         // type must be i64.
5084         if (N->getOperand(0).getValueType() == MVT::i64 &&
5085             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5086           SDValue Val = N->getOperand(0).getOperand(0);
5087           if (Val.getValueType() == MVT::f32) {
5088             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5089             DCI.AddToWorklist(Val.getNode());
5090           }
5091
5092           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5093           DCI.AddToWorklist(Val.getNode());
5094           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5095           DCI.AddToWorklist(Val.getNode());
5096           if (N->getValueType(0) == MVT::f32) {
5097             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5098                               DAG.getIntPtrConstant(0));
5099             DCI.AddToWorklist(Val.getNode());
5100           }
5101           return Val;
5102         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5103           // If the intermediate type is i32, we can avoid the load/store here
5104           // too.
5105         }
5106       }
5107     }
5108     break;
5109   case ISD::STORE:
5110     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5111     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5112         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5113         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5114         N->getOperand(1).getValueType() == MVT::i32 &&
5115         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5116       SDValue Val = N->getOperand(1).getOperand(0);
5117       if (Val.getValueType() == MVT::f32) {
5118         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5119         DCI.AddToWorklist(Val.getNode());
5120       }
5121       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5122       DCI.AddToWorklist(Val.getNode());
5123
5124       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5125                         N->getOperand(2), N->getOperand(3));
5126       DCI.AddToWorklist(Val.getNode());
5127       return Val;
5128     }
5129
5130     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5131     if (cast<StoreSDNode>(N)->isUnindexed() &&
5132         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5133         N->getOperand(1).getNode()->hasOneUse() &&
5134         (N->getOperand(1).getValueType() == MVT::i32 ||
5135          N->getOperand(1).getValueType() == MVT::i16)) {
5136       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5137       // Do an any-extend to 32-bits if this is a half-word input.
5138       if (BSwapOp.getValueType() == MVT::i16)
5139         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5140
5141       SDValue Ops[] = {
5142         N->getOperand(0), BSwapOp, N->getOperand(2),
5143         DAG.getValueType(N->getOperand(1).getValueType())
5144       };
5145       return
5146         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5147                                 Ops, array_lengthof(Ops),
5148                                 cast<StoreSDNode>(N)->getMemoryVT(),
5149                                 cast<StoreSDNode>(N)->getMemOperand());
5150     }
5151     break;
5152   case ISD::BSWAP:
5153     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5154     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5155         N->getOperand(0).hasOneUse() &&
5156         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5157       SDValue Load = N->getOperand(0);
5158       LoadSDNode *LD = cast<LoadSDNode>(Load);
5159       // Create the byte-swapping load.
5160       SDValue Ops[] = {
5161         LD->getChain(),    // Chain
5162         LD->getBasePtr(),  // Ptr
5163         DAG.getValueType(N->getValueType(0)) // VT
5164       };
5165       SDValue BSLoad =
5166         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5167                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5168                                 LD->getMemoryVT(), LD->getMemOperand());
5169
5170       // If this is an i16 load, insert the truncate.
5171       SDValue ResVal = BSLoad;
5172       if (N->getValueType(0) == MVT::i16)
5173         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5174
5175       // First, combine the bswap away.  This makes the value produced by the
5176       // load dead.
5177       DCI.CombineTo(N, ResVal);
5178
5179       // Next, combine the load away, we give it a bogus result value but a real
5180       // chain result.  The result value is dead because the bswap is dead.
5181       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5182
5183       // Return N so it doesn't get rechecked!
5184       return SDValue(N, 0);
5185     }
5186
5187     break;
5188   case PPCISD::VCMP: {
5189     // If a VCMPo node already exists with exactly the same operands as this
5190     // node, use its result instead of this node (VCMPo computes both a CR6 and
5191     // a normal output).
5192     //
5193     if (!N->getOperand(0).hasOneUse() &&
5194         !N->getOperand(1).hasOneUse() &&
5195         !N->getOperand(2).hasOneUse()) {
5196
5197       // Scan all of the users of the LHS, looking for VCMPo's that match.
5198       SDNode *VCMPoNode = 0;
5199
5200       SDNode *LHSN = N->getOperand(0).getNode();
5201       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5202            UI != E; ++UI)
5203         if (UI->getOpcode() == PPCISD::VCMPo &&
5204             UI->getOperand(1) == N->getOperand(1) &&
5205             UI->getOperand(2) == N->getOperand(2) &&
5206             UI->getOperand(0) == N->getOperand(0)) {
5207           VCMPoNode = *UI;
5208           break;
5209         }
5210
5211       // If there is no VCMPo node, or if the flag value has a single use, don't
5212       // transform this.
5213       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5214         break;
5215
5216       // Look at the (necessarily single) use of the flag value.  If it has a
5217       // chain, this transformation is more complex.  Note that multiple things
5218       // could use the value result, which we should ignore.
5219       SDNode *FlagUser = 0;
5220       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5221            FlagUser == 0; ++UI) {
5222         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5223         SDNode *User = *UI;
5224         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5225           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5226             FlagUser = User;
5227             break;
5228           }
5229         }
5230       }
5231
5232       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5233       // give up for right now.
5234       if (FlagUser->getOpcode() == PPCISD::MFCR)
5235         return SDValue(VCMPoNode, 0);
5236     }
5237     break;
5238   }
5239   case ISD::BR_CC: {
5240     // If this is a branch on an altivec predicate comparison, lower this so
5241     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5242     // lowering is done pre-legalize, because the legalizer lowers the predicate
5243     // compare down to code that is difficult to reassemble.
5244     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5245     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5246     int CompareOpc;
5247     bool isDot;
5248
5249     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5250         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5251         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5252       assert(isDot && "Can't compare against a vector result!");
5253
5254       // If this is a comparison against something other than 0/1, then we know
5255       // that the condition is never/always true.
5256       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5257       if (Val != 0 && Val != 1) {
5258         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5259           return N->getOperand(0);
5260         // Always !=, turn it into an unconditional branch.
5261         return DAG.getNode(ISD::BR, dl, MVT::Other,
5262                            N->getOperand(0), N->getOperand(4));
5263       }
5264
5265       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5266
5267       // Create the PPCISD altivec 'dot' comparison node.
5268       std::vector<EVT> VTs;
5269       SDValue Ops[] = {
5270         LHS.getOperand(2),  // LHS of compare
5271         LHS.getOperand(3),  // RHS of compare
5272         DAG.getConstant(CompareOpc, MVT::i32)
5273       };
5274       VTs.push_back(LHS.getOperand(2).getValueType());
5275       VTs.push_back(MVT::Glue);
5276       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5277
5278       // Unpack the result based on how the target uses it.
5279       PPC::Predicate CompOpc;
5280       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5281       default:  // Can't happen, don't crash on invalid number though.
5282       case 0:   // Branch on the value of the EQ bit of CR6.
5283         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5284         break;
5285       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5286         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5287         break;
5288       case 2:   // Branch on the value of the LT bit of CR6.
5289         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5290         break;
5291       case 3:   // Branch on the inverted value of the LT bit of CR6.
5292         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5293         break;
5294       }
5295
5296       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5297                          DAG.getConstant(CompOpc, MVT::i32),
5298                          DAG.getRegister(PPC::CR6, MVT::i32),
5299                          N->getOperand(4), CompNode.getValue(1));
5300     }
5301     break;
5302   }
5303   }
5304
5305   return SDValue();
5306 }
5307
5308 //===----------------------------------------------------------------------===//
5309 // Inline Assembly Support
5310 //===----------------------------------------------------------------------===//
5311
5312 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5313                                                        const APInt &Mask,
5314                                                        APInt &KnownZero,
5315                                                        APInt &KnownOne,
5316                                                        const SelectionDAG &DAG,
5317                                                        unsigned Depth) const {
5318   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5319   switch (Op.getOpcode()) {
5320   default: break;
5321   case PPCISD::LBRX: {
5322     // lhbrx is known to have the top bits cleared out.
5323     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5324       KnownZero = 0xFFFF0000;
5325     break;
5326   }
5327   case ISD::INTRINSIC_WO_CHAIN: {
5328     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5329     default: break;
5330     case Intrinsic::ppc_altivec_vcmpbfp_p:
5331     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5332     case Intrinsic::ppc_altivec_vcmpequb_p:
5333     case Intrinsic::ppc_altivec_vcmpequh_p:
5334     case Intrinsic::ppc_altivec_vcmpequw_p:
5335     case Intrinsic::ppc_altivec_vcmpgefp_p:
5336     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5337     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5338     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5339     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5340     case Intrinsic::ppc_altivec_vcmpgtub_p:
5341     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5342     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5343       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5344       break;
5345     }
5346   }
5347   }
5348 }
5349
5350
5351 /// getConstraintType - Given a constraint, return the type of
5352 /// constraint it is for this target.
5353 PPCTargetLowering::ConstraintType
5354 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5355   if (Constraint.size() == 1) {
5356     switch (Constraint[0]) {
5357     default: break;
5358     case 'b':
5359     case 'r':
5360     case 'f':
5361     case 'v':
5362     case 'y':
5363       return C_RegisterClass;
5364     }
5365   }
5366   return TargetLowering::getConstraintType(Constraint);
5367 }
5368
5369 /// Examine constraint type and operand type and determine a weight value.
5370 /// This object must already have been set up with the operand type
5371 /// and the current alternative constraint selected.
5372 TargetLowering::ConstraintWeight
5373 PPCTargetLowering::getSingleConstraintMatchWeight(
5374     AsmOperandInfo &info, const char *constraint) const {
5375   ConstraintWeight weight = CW_Invalid;
5376   Value *CallOperandVal = info.CallOperandVal;
5377     // If we don't have a value, we can't do a match,
5378     // but allow it at the lowest weight.
5379   if (CallOperandVal == NULL)
5380     return CW_Default;
5381   const Type *type = CallOperandVal->getType();
5382   // Look at the constraint type.
5383   switch (*constraint) {
5384   default:
5385     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5386     break;
5387   case 'b':
5388     if (type->isIntegerTy())
5389       weight = CW_Register;
5390     break;
5391   case 'f':
5392     if (type->isFloatTy())
5393       weight = CW_Register;
5394     break;
5395   case 'd':
5396     if (type->isDoubleTy())
5397       weight = CW_Register;
5398     break;
5399   case 'v':
5400     if (type->isVectorTy())
5401       weight = CW_Register;
5402     break;
5403   case 'y':
5404     weight = CW_Register;
5405     break;
5406   }
5407   return weight;
5408 }
5409
5410 std::pair<unsigned, const TargetRegisterClass*>
5411 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5412                                                 EVT VT) const {
5413   if (Constraint.size() == 1) {
5414     // GCC RS6000 Constraint Letters
5415     switch (Constraint[0]) {
5416     case 'b':   // R1-R31
5417     case 'r':   // R0-R31
5418       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5419         return std::make_pair(0U, PPC::G8RCRegisterClass);
5420       return std::make_pair(0U, PPC::GPRCRegisterClass);
5421     case 'f':
5422       if (VT == MVT::f32)
5423         return std::make_pair(0U, PPC::F4RCRegisterClass);
5424       else if (VT == MVT::f64)
5425         return std::make_pair(0U, PPC::F8RCRegisterClass);
5426       break;
5427     case 'v':
5428       return std::make_pair(0U, PPC::VRRCRegisterClass);
5429     case 'y':   // crrc
5430       return std::make_pair(0U, PPC::CRRCRegisterClass);
5431     }
5432   }
5433
5434   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5435 }
5436
5437
5438 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5439 /// vector.  If it is invalid, don't add anything to Ops.
5440 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
5441                                                      std::vector<SDValue>&Ops,
5442                                                      SelectionDAG &DAG) const {
5443   SDValue Result(0,0);
5444   switch (Letter) {
5445   default: break;
5446   case 'I':
5447   case 'J':
5448   case 'K':
5449   case 'L':
5450   case 'M':
5451   case 'N':
5452   case 'O':
5453   case 'P': {
5454     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5455     if (!CST) return; // Must be an immediate to match.
5456     unsigned Value = CST->getZExtValue();
5457     switch (Letter) {
5458     default: llvm_unreachable("Unknown constraint letter!");
5459     case 'I':  // "I" is a signed 16-bit constant.
5460       if ((short)Value == (int)Value)
5461         Result = DAG.getTargetConstant(Value, Op.getValueType());
5462       break;
5463     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5464     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5465       if ((short)Value == 0)
5466         Result = DAG.getTargetConstant(Value, Op.getValueType());
5467       break;
5468     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5469       if ((Value >> 16) == 0)
5470         Result = DAG.getTargetConstant(Value, Op.getValueType());
5471       break;
5472     case 'M':  // "M" is a constant that is greater than 31.
5473       if (Value > 31)
5474         Result = DAG.getTargetConstant(Value, Op.getValueType());
5475       break;
5476     case 'N':  // "N" is a positive constant that is an exact power of two.
5477       if ((int)Value > 0 && isPowerOf2_32(Value))
5478         Result = DAG.getTargetConstant(Value, Op.getValueType());
5479       break;
5480     case 'O':  // "O" is the constant zero.
5481       if (Value == 0)
5482         Result = DAG.getTargetConstant(Value, Op.getValueType());
5483       break;
5484     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5485       if ((short)-Value == (int)-Value)
5486         Result = DAG.getTargetConstant(Value, Op.getValueType());
5487       break;
5488     }
5489     break;
5490   }
5491   }
5492
5493   if (Result.getNode()) {
5494     Ops.push_back(Result);
5495     return;
5496   }
5497
5498   // Handle standard constraint letters.
5499   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
5500 }
5501
5502 // isLegalAddressingMode - Return true if the addressing mode represented
5503 // by AM is legal for this target, for a load/store of the specified type.
5504 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5505                                               const Type *Ty) const {
5506   // FIXME: PPC does not allow r+i addressing modes for vectors!
5507
5508   // PPC allows a sign-extended 16-bit immediate field.
5509   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5510     return false;
5511
5512   // No global is ever allowed as a base.
5513   if (AM.BaseGV)
5514     return false;
5515
5516   // PPC only support r+r,
5517   switch (AM.Scale) {
5518   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5519     break;
5520   case 1:
5521     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5522       return false;
5523     // Otherwise we have r+r or r+i.
5524     break;
5525   case 2:
5526     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5527       return false;
5528     // Allow 2*r as r+r.
5529     break;
5530   default:
5531     // No other scales are supported.
5532     return false;
5533   }
5534
5535   return true;
5536 }
5537
5538 /// isLegalAddressImmediate - Return true if the integer value can be used
5539 /// as the offset of the target addressing mode for load / store of the
5540 /// given type.
5541 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5542   // PPC allows a sign-extended 16-bit immediate field.
5543   return (V > -(1 << 16) && V < (1 << 16)-1);
5544 }
5545
5546 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5547   return false;
5548 }
5549
5550 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5551                                            SelectionDAG &DAG) const {
5552   MachineFunction &MF = DAG.getMachineFunction();
5553   MachineFrameInfo *MFI = MF.getFrameInfo();
5554   MFI->setReturnAddressIsTaken(true);
5555
5556   DebugLoc dl = Op.getDebugLoc();
5557   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5558
5559   // Make sure the function does not optimize away the store of the RA to
5560   // the stack.
5561   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5562   FuncInfo->setLRStoreRequired();
5563   bool isPPC64 = PPCSubTarget.isPPC64();
5564   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5565
5566   if (Depth > 0) {
5567     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5568     SDValue Offset =
5569
5570       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5571                       isPPC64? MVT::i64 : MVT::i32);
5572     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5573                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5574                                    FrameAddr, Offset),
5575                        MachinePointerInfo(), false, false, 0);
5576   }
5577
5578   // Just load the return address off the stack.
5579   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5580   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5581                      RetAddrFI, MachinePointerInfo(), false, false, 0);
5582 }
5583
5584 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5585                                           SelectionDAG &DAG) const {
5586   DebugLoc dl = Op.getDebugLoc();
5587   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5588
5589   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5590   bool isPPC64 = PtrVT == MVT::i64;
5591
5592   MachineFunction &MF = DAG.getMachineFunction();
5593   MachineFrameInfo *MFI = MF.getFrameInfo();
5594   MFI->setFrameAddressIsTaken(true);
5595   bool is31 = (DisableFramePointerElim(MF) || MFI->hasVarSizedObjects()) &&
5596                   MFI->getStackSize() &&
5597                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5598   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5599                                 (is31 ? PPC::R31 : PPC::R1);
5600   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5601                                          PtrVT);
5602   while (Depth--)
5603     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5604                             FrameAddr, MachinePointerInfo(), false, false, 0);
5605   return FrameAddr;
5606 }
5607
5608 bool
5609 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5610   // The PowerPC target isn't yet aware of offsets.
5611   return false;
5612 }
5613
5614 /// getOptimalMemOpType - Returns the target specific optimal type for load
5615 /// and store operations as a result of memset, memcpy, and memmove
5616 /// lowering. If DstAlign is zero that means it's safe to destination
5617 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5618 /// means there isn't a need to check it against alignment requirement,
5619 /// probably because the source does not need to be loaded. If
5620 /// 'NonScalarIntSafe' is true, that means it's safe to return a
5621 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5622 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5623 /// constant so it does not need to be loaded.
5624 /// It returns EVT::Other if the type should be determined using generic
5625 /// target-independent logic.
5626 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5627                                            unsigned DstAlign, unsigned SrcAlign,
5628                                            bool NonScalarIntSafe,
5629                                            bool MemcpyStrSrc,
5630                                            MachineFunction &MF) const {
5631   if (this->PPCSubTarget.isPPC64()) {
5632     return MVT::i64;
5633   } else {
5634     return MVT::i32;
5635   }
5636 }