lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "PPCTargetMachine.h"
  17 #include "PPCISelLowering.h"
  18 #include "PPCHazardRecognizers.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include <iostream>
  31 #include <set>
  32 using namespace llvm;
  33
  34 namespace {
  35   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  36
  37   //===--------------------------------------------------------------------===//
  38   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  39   /// instructions for SelectionDAG operations.
  40   ///
  41   class PPCDAGToDAGISel : public SelectionDAGISel {
  42     PPCTargetLowering PPCLowering;
  43     unsigned GlobalBaseReg;
  44   public:
  45     PPCDAGToDAGISel(TargetMachine &TM)
  46       : SelectionDAGISel(PPCLowering), PPCLowering(TM) {}
  47
  48     virtual bool runOnFunction(Function &Fn) {
  49       // Make sure we re-emit a set of the global base reg if necessary
  50       GlobalBaseReg = 0;
  51       return SelectionDAGISel::runOnFunction(Fn);
  52     }
  53
  54     /// getI32Imm - Return a target constant with the specified value, of type
  55     /// i32.
  56     inline SDOperand getI32Imm(unsigned Imm) {
  57       return CurDAG->getTargetConstant(Imm, MVT::i32);
  58     }
  59
  60     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  61     /// base register.  Return the virtual register that holds this value.
  62     SDOperand getGlobalBaseReg();
  63
  64     // Select - Convert the specified operand from a target-independent to a
  65     // target-specific node if it hasn't already been changed.
  66     void Select(SDOperand &Result, SDOperand Op);
  67
  68     SDNode *SelectBitfieldInsert(SDNode *N);
  69
  70     /// SelectCC - Select a comparison of the specified values with the
  71     /// specified condition code, returning the CR# of the expression.
  72     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  73
  74     /// SelectAddrImm - Returns true if the address N can be represented by
  75     /// a base register plus a signed 16-bit displacement [r+imm].
  76     bool SelectAddrImm(SDOperand N, SDOperand &Disp, SDOperand &Base);
  77
  78     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
  79     /// represented as an indexed [r+r] operation.  Returns false if it can
  80     /// be represented by [r+imm], which are preferred.
  81     bool SelectAddrIdx(SDOperand N, SDOperand &Base, SDOperand &Index);
  82
  83     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
  84     /// represented as an indexed [r+r] operation.
  85     bool SelectAddrIdxOnly(SDOperand N, SDOperand &Base, SDOperand &Index);
  86
  87     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
  88     /// inline asm expressions.
  89     virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
  90                                               char ConstraintCode,
  91                                               std::vector<SDOperand> &OutOps,
  92                                               SelectionDAG &DAG) {
  93       SDOperand Op0, Op1;
  94       switch (ConstraintCode) {
  95       default: return true;
  96       case 'm':   // memory
  97         if (!SelectAddrIdx(Op, Op0, Op1))
  98           SelectAddrImm(Op, Op0, Op1);
  99         break;
 100       case 'o':   // offsetable
 101         if (!SelectAddrImm(Op, Op0, Op1)) {
 102           Select(Op0, Op);     // r+0.
 103           Op1 = getI32Imm(0);
 104         }
 105         break;
 106       case 'v':   // not offsetable
 107         SelectAddrIdxOnly(Op, Op0, Op1);
 108         break;
 109       }
 110
 111       OutOps.push_back(Op0);
 112       OutOps.push_back(Op1);
 113       return false;
 114     }
 115
 116     SDOperand BuildSDIVSequence(SDNode *N);
 117     SDOperand BuildUDIVSequence(SDNode *N);
 118
 119     /// InstructionSelectBasicBlock - This callback is invoked by
 120     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 121     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 122
 123     virtual const char *getPassName() const {
 124       return "PowerPC DAG->DAG Pattern Instruction Selection";
 125     }
 126
 127     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for this
 128     /// target when scheduling the DAG.
 129     virtual HazardRecognizer *CreateTargetHazardRecognizer() {
 130       // Should use subtarget info to pick the right hazard recognizer.  For
 131       // now, always return a PPC970 recognizer.
 132       return new PPCHazardRecognizer970();
 133     }
 134
 135 // Include the pieces autogenerated from the target description.
 136 #include "PPCGenDAGISel.inc"
 137
 138 private:
 139     SDOperand SelectSETCC(SDOperand Op);
 140     SDOperand SelectCALL(SDOperand Op);
 141   };
 142 }
 143
 144 /// InstructionSelectBasicBlock - This callback is invoked by
 145 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 146 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 147   DEBUG(BB->dump());
 148
 149   // The selection process is inherently a bottom-up recursive process (users
 150   // select their uses before themselves).  Given infinite stack space, we
 151   // could just start selecting on the root and traverse the whole graph.  In
 152   // practice however, this causes us to run out of stack space on large basic
 153   // blocks.  To avoid this problem, select the entry node, then all its uses,
 154   // iteratively instead of recursively.
 155   std::vector<SDOperand> Worklist;
 156   Worklist.push_back(DAG.getEntryNode());
 157
 158   // Note that we can do this in the PPC target (scanning forward across token
 159   // chain edges) because no nodes ever get folded across these edges.  On a
 160   // target like X86 which supports load/modify/store operations, this would
 161   // have to be more careful.
 162   while (!Worklist.empty()) {
 163     SDOperand Node = Worklist.back();
 164     Worklist.pop_back();
 165
 166     // Chose from the least deep of the top two nodes.
 167     if (!Worklist.empty() &&
 168         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 169       std::swap(Worklist.back(), Node);
 170
 171     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 172          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 173         CodeGenMap.count(Node)) continue;
 174
 175     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 176          E = Node.Val->use_end(); UI != E; ++UI) {
 177       // Scan the values.  If this use has a value that is a token chain, add it
 178       // to the worklist.
 179       SDNode *User = *UI;
 180       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 181         if (User->getValueType(i) == MVT::Other) {
 182           Worklist.push_back(SDOperand(User, i));
 183           break;
 184         }
 185     }
 186
 187     // Finally, legalize this node.
 188     SDOperand Dummy;
 189     Select(Dummy, Node);
 190   }
 191
 192   // Select target instructions for the DAG.
 193   DAG.setRoot(SelectRoot(DAG.getRoot()));
 194   CodeGenMap.clear();
 195   DAG.RemoveDeadNodes();
 196
 197   // Emit machine code to BB.
 198   ScheduleAndEmitDAG(DAG);
 199 }
 200
 201 /// getGlobalBaseReg - Output the instructions required to put the
 202 /// base address to use for accessing globals into a register.
 203 ///
 204 SDOperand PPCDAGToDAGISel::getGlobalBaseReg() {
 205   if (!GlobalBaseReg) {
 206     // Insert the set of GlobalBaseReg into the first MBB of the function
 207     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 208     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 209     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 210     // FIXME: when we get to LP64, we will need to create the appropriate
 211     // type of register here.
 212     GlobalBaseReg = RegMap->createVirtualRegister(PPC::GPRCRegisterClass);
 213     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 214     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 215   }
 216   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 217 }
 218
 219
 220 // isIntImmediate - This method tests to see if a constant operand.
 221 // If so Imm will receive the 32 bit value.
 222 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 223   if (N->getOpcode() == ISD::Constant) {
 224     Imm = cast<ConstantSDNode>(N)->getValue();
 225     return true;
 226   }
 227   return false;
 228 }
 229
 230 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 231 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 232 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 233 // not, since all 1s are not contiguous.
 234 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 235   if (isShiftedMask_32(Val)) {
 236     // look for the first non-zero bit
 237     MB = CountLeadingZeros_32(Val);
 238     // look for the first zero bit after the run of ones
 239     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 240     return true;
 241   } else {
 242     Val = ~Val; // invert mask
 243     if (isShiftedMask_32(Val)) {
 244       // effectively look for the first zero bit
 245       ME = CountLeadingZeros_32(Val) - 1;
 246       // effectively look for the first one bit after the run of zeros
 247       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 248       return true;
 249     }
 250   }
 251   // no run present
 252   return false;
 253 }
 254
 255 // isRotateAndMask - Returns true if Mask and Shift can be folded into a rotate
 256 // and mask opcode and mask operation.
 257 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 258                             unsigned &SH, unsigned &MB, unsigned &ME) {
 259   // Don't even go down this path for i64, since different logic will be
 260   // necessary for rldicl/rldicr/rldimi.
 261   if (N->getValueType(0) != MVT::i32)
 262     return false;
 263
 264   unsigned Shift  = 32;
 265   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 266   unsigned Opcode = N->getOpcode();
 267   if (N->getNumOperands() != 2 ||
 268       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 269     return false;
 270
 271   if (Opcode == ISD::SHL) {
 272     // apply shift left to mask if it comes first
 273     if (IsShiftMask) Mask = Mask << Shift;
 274     // determine which bits are made indeterminant by shift
 275     Indeterminant = ~(0xFFFFFFFFu << Shift);
 276   } else if (Opcode == ISD::SRL) {
 277     // apply shift right to mask if it comes first
 278     if (IsShiftMask) Mask = Mask >> Shift;
 279     // determine which bits are made indeterminant by shift
 280     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 281     // adjust for the left rotate
 282     Shift = 32 - Shift;
 283   } else {
 284     return false;
 285   }
 286
 287   // if the mask doesn't intersect any Indeterminant bits
 288   if (Mask && !(Mask & Indeterminant)) {
 289     SH = Shift;
 290     // make sure the mask is still a mask (wrap arounds may not be)
 291     return isRunOfOnes(Mask, MB, ME);
 292   }
 293   return false;
 294 }
 295
 296 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 297 // opcode and that it has a immediate integer right operand.
 298 // If so Imm will receive the 32 bit value.
 299 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 300   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 301 }
 302
 303 // isIntImmediate - This method tests to see if a constant operand.
 304 // If so Imm will receive the 32 bit value.
 305 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 306   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 307     Imm = (unsigned)CN->getSignExtended();
 308     return true;
 309   }
 310   return false;
 311 }
 312
 313 /// SelectBitfieldInsert - turn an or of two masked values into
 314 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 315 /// Returns true on success, false if the caller still needs to select OR.
 316 ///
 317 /// Patterns matched:
 318 /// 1. or shl, and   5. or and, and
 319 /// 2. or and, shl   6. or shl, shr
 320 /// 3. or shr, and   7. or shr, shl
 321 /// 4. or and, shr
 322 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 323   bool IsRotate = false;
 324   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 325   unsigned Value;
 326
 327   SDOperand Op0 = N->getOperand(0);
 328   SDOperand Op1 = N->getOperand(1);
 329
 330   unsigned Op0Opc = Op0.getOpcode();
 331   unsigned Op1Opc = Op1.getOpcode();
 332
 333   // Verify that we have the correct opcodes
 334   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 335     return false;
 336   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 337     return false;
 338
 339   // Generate Mask value for Target
 340   if (isIntImmediate(Op0.getOperand(1), Value)) {
 341     switch(Op0Opc) {
 342     case ISD::SHL: TgtMask <<= Value; break;
 343     case ISD::SRL: TgtMask >>= Value; break;
 344     case ISD::AND: TgtMask &= Value; break;
 345     }
 346   } else {
 347     return 0;
 348   }
 349
 350   // Generate Mask value for Insert
 351   if (!isIntImmediate(Op1.getOperand(1), Value))
 352     return 0;
 353
 354   switch(Op1Opc) {
 355   case ISD::SHL:
 356     SH = Value;
 357     InsMask <<= SH;
 358     if (Op0Opc == ISD::SRL) IsRotate = true;
 359     break;
 360   case ISD::SRL:
 361     SH = Value;
 362     InsMask >>= SH;
 363     SH = 32-SH;
 364     if (Op0Opc == ISD::SHL) IsRotate = true;
 365     break;
 366   case ISD::AND:
 367     InsMask &= Value;
 368     break;
 369   }
 370
 371   // If both of the inputs are ANDs and one of them has a logical shift by
 372   // constant as its input, make that AND the inserted value so that we can
 373   // combine the shift into the rotate part of the rlwimi instruction
 374   bool IsAndWithShiftOp = false;
 375   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 376     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 377         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 378       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 379         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 380         IsAndWithShiftOp = true;
 381       }
 382     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 383                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 384       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 385         std::swap(Op0, Op1);
 386         std::swap(TgtMask, InsMask);
 387         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 388         IsAndWithShiftOp = true;
 389       }
 390     }
 391   }
 392
 393   // Verify that the Target mask and Insert mask together form a full word mask
 394   // and that the Insert mask is a run of set bits (which implies both are runs
 395   // of set bits).  Given that, Select the arguments and generate the rlwimi
 396   // instruction.
 397   unsigned MB, ME;
 398   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 399     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 400     bool Op0IsAND = Op0Opc == ISD::AND;
 401     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 402     // where both bitfield halves are sourced from the same value.
 403     if (IsRotate && fullMask &&
 404         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 405       SDOperand Tmp;
 406       Select(Tmp, N->getOperand(0).getOperand(0));
 407       return CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Tmp,
 408                                    getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 409     }
 410     SDOperand Tmp1, Tmp2;
 411     Select(Tmp1, ((Op0IsAND && fullMask) ? Op0.getOperand(0) : Op0));
 412     Select(Tmp2, (IsAndWithShiftOp ? Op1.getOperand(0).getOperand(0)
 413                                    : Op1.getOperand(0)));
 414     return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 415                                  getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 416   }
 417   return 0;
 418 }
 419
 420 /// SelectAddrImm - Returns true if the address N can be represented by
 421 /// a base register plus a signed 16-bit displacement [r+imm].
 422 bool PPCDAGToDAGISel::SelectAddrImm(SDOperand N, SDOperand &Disp,
 423                                     SDOperand &Base) {
 424   // If this can be more profitably realized as r+r, fail.
 425   if (SelectAddrIdx(N, Disp, Base))
 426     return false;
 427
 428   if (N.getOpcode() == ISD::ADD) {
 429     unsigned imm = 0;
 430     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 431       Disp = getI32Imm(imm & 0xFFFF);
 432       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 433         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 434       } else {
 435         Base = N.getOperand(0);
 436       }
 437       return true; // [r+i]
 438     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 439       // Match LOAD (ADD (X, Lo(G))).
 440       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 441              && "Cannot handle constant offsets yet!");
 442       Disp = N.getOperand(1).getOperand(0);  // The global address.
 443       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 444              Disp.getOpcode() == ISD::TargetConstantPool);
 445       Base = N.getOperand(0);
 446       return true;  // [&g+r]
 447     }
 448   } else if (N.getOpcode() == ISD::OR) {
 449     unsigned imm = 0;
 450     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 451       // If this is an or of disjoint bitfields, we can codegen this as an add
 452       // (for better address arithmetic) if the LHS and RHS of the OR are
 453       // provably disjoint.
 454       uint64_t LHSKnownZero, LHSKnownOne;
 455       PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 456                                     LHSKnownZero, LHSKnownOne);
 457       if ((LHSKnownZero|~imm) == ~0U) {
 458         // If all of the bits are known zero on the LHS or RHS, the add won't
 459         // carry.
 460         Base = N.getOperand(0);
 461         Disp = getI32Imm(imm & 0xFFFF);
 462         return true;
 463       }
 464     }
 465   }
 466   Disp = getI32Imm(0);
 467   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 468     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 469   else
 470     Base = N;
 471   return true;      // [r+0]
 472 }
 473
 474 /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 475 /// represented as an indexed [r+r] operation.  Returns false if it can
 476 /// be represented by [r+imm], which are preferred.
 477 bool PPCDAGToDAGISel::SelectAddrIdx(SDOperand N, SDOperand &Base,
 478                                     SDOperand &Index) {
 479   unsigned imm = 0;
 480   if (N.getOpcode() == ISD::ADD) {
 481     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 482       return false;    // r+i
 483     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 484       return false;    // r+i
 485
 486     Base = N.getOperand(0);
 487     Index = N.getOperand(1);
 488     return true;
 489   } else if (N.getOpcode() == ISD::OR) {
 490     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 491       return false;    // r+i can fold it if we can.
 492
 493     // If this is an or of disjoint bitfields, we can codegen this as an add
 494     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 495     // disjoint.
 496     uint64_t LHSKnownZero, LHSKnownOne;
 497     uint64_t RHSKnownZero, RHSKnownOne;
 498     PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 499                                   LHSKnownZero, LHSKnownOne);
 500
 501     if (LHSKnownZero) {
 502       PPCLowering.ComputeMaskedBits(N.getOperand(1), ~0U,
 503                                     RHSKnownZero, RHSKnownOne);
 504       // If all of the bits are known zero on the LHS or RHS, the add won't
 505       // carry.
 506       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 507         Base = N.getOperand(0);
 508         Index = N.getOperand(1);
 509         return true;
 510       }
 511     }
 512   }
 513
 514   return false;
 515 }
 516
 517 /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 518 /// represented as an indexed [r+r] operation.
 519 bool PPCDAGToDAGISel::SelectAddrIdxOnly(SDOperand N, SDOperand &Base,
 520                                         SDOperand &Index) {
 521   // Check to see if we can easily represent this as an [r+r] address.  This
 522   // will fail if it thinks that the address is more profitably represented as
 523   // reg+imm, e.g. where imm = 0.
 524   if (!SelectAddrIdx(N, Base, Index)) {
 525     // Nope, do it the hard way.
 526     Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 527     Index = N;
 528   }
 529   return true;
 530 }
 531
 532 /// SelectCC - Select a comparison of the specified values with the specified
 533 /// condition code, returning the CR# of the expression.
 534 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 535                                     ISD::CondCode CC) {
 536   // Always select the LHS.
 537   Select(LHS, LHS);
 538
 539   // Use U to determine whether the SETCC immediate range is signed or not.
 540   if (MVT::isInteger(LHS.getValueType())) {
 541     bool U = ISD::isUnsignedIntSetCC(CC);
 542     unsigned Imm;
 543     if (isIntImmediate(RHS, Imm) &&
 544         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 545       return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI,
 546                                     MVT::i32, LHS, getI32Imm(Imm & 0xFFFF)), 0);
 547     Select(RHS, RHS);
 548     return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 549                                            LHS, RHS), 0);
 550   } else if (LHS.getValueType() == MVT::f32) {
 551     Select(RHS, RHS);
 552     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, RHS), 0);
 553   } else {
 554     Select(RHS, RHS);
 555     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, RHS), 0);
 556   }
 557 }
 558
 559 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 560 /// to Condition.
 561 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 562   switch (CC) {
 563   default: assert(0 && "Unknown condition!"); abort();
 564   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 565   case ISD::SETEQ:  return PPC::BEQ;
 566   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 567   case ISD::SETNE:  return PPC::BNE;
 568   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 569   case ISD::SETULT:
 570   case ISD::SETLT:  return PPC::BLT;
 571   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 572   case ISD::SETULE:
 573   case ISD::SETLE:  return PPC::BLE;
 574   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 575   case ISD::SETUGT:
 576   case ISD::SETGT:  return PPC::BGT;
 577   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 578   case ISD::SETUGE:
 579   case ISD::SETGE:  return PPC::BGE;
 580
 581   case ISD::SETO:   return PPC::BUN;
 582   case ISD::SETUO:  return PPC::BNU;
 583   }
 584   return 0;
 585 }
 586
 587 /// getCRIdxForSetCC - Return the index of the condition register field
 588 /// associated with the SetCC condition, and whether or not the field is
 589 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 590 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 591   switch (CC) {
 592   default: assert(0 && "Unknown condition!"); abort();
 593   case ISD::SETOLT:  // FIXME: This is incorrect see PR642.
 594   case ISD::SETULT:
 595   case ISD::SETLT:  Inv = false;  return 0;
 596   case ISD::SETOGE:  // FIXME: This is incorrect see PR642.
 597   case ISD::SETUGE:
 598   case ISD::SETGE:  Inv = true;   return 0;
 599   case ISD::SETOGT:  // FIXME: This is incorrect see PR642.
 600   case ISD::SETUGT:
 601   case ISD::SETGT:  Inv = false;  return 1;
 602   case ISD::SETOLE:  // FIXME: This is incorrect see PR642.
 603   case ISD::SETULE:
 604   case ISD::SETLE:  Inv = true;   return 1;
 605   case ISD::SETOEQ:  // FIXME: This is incorrect see PR642.
 606   case ISD::SETEQ:  Inv = false;  return 2;
 607   case ISD::SETONE:  // FIXME: This is incorrect see PR642.
 608   case ISD::SETNE:  Inv = true;   return 2;
 609   case ISD::SETO:   Inv = true;   return 3;
 610   case ISD::SETUO:  Inv = false;  return 3;
 611   }
 612   return 0;
 613 }
 614
 615 SDOperand PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 616   SDNode *N = Op.Val;
 617   unsigned Imm;
 618   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 619   if (isIntImmediate(N->getOperand(1), Imm)) {
 620     // We can codegen setcc op, imm very efficiently compared to a brcond.
 621     // Check for those cases here.
 622     // setcc op, 0
 623     if (Imm == 0) {
 624       SDOperand Op;
 625       Select(Op, N->getOperand(0));
 626       switch (CC) {
 627       default: break;
 628       case ISD::SETEQ:
 629         Op = SDOperand(CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op), 0);
 630         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 631                                     getI32Imm(5), getI32Imm(31));
 632       case ISD::SETNE: {
 633         SDOperand AD =
 634           SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 635                                           Op, getI32Imm(~0U)), 0);
 636         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 637                                     AD.getValue(1));
 638       }
 639       case ISD::SETLT:
 640         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 641                                     getI32Imm(31), getI32Imm(31));
 642       case ISD::SETGT: {
 643         SDOperand T =
 644           SDOperand(CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op), 0);
 645         T = SDOperand(CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op), 0);
 646         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 647                                     getI32Imm(31), getI32Imm(31));
 648       }
 649       }
 650     } else if (Imm == ~0U) {        // setcc op, -1
 651       SDOperand Op;
 652       Select(Op, N->getOperand(0));
 653       switch (CC) {
 654       default: break;
 655       case ISD::SETEQ:
 656         Op = SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 657                                              Op, getI32Imm(1)), 0);
 658         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 659                               SDOperand(CurDAG->getTargetNode(PPC::LI, MVT::i32,
 660                                                               getI32Imm(0)), 0),
 661                                     Op.getValue(1));
 662       case ISD::SETNE: {
 663         Op = SDOperand(CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op), 0);
 664         SDNode *AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 665                                            Op, getI32Imm(~0U));
 666         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDOperand(AD, 0), Op,
 667                                     SDOperand(AD, 1));
 668       }
 669       case ISD::SETLT: {
 670         SDOperand AD = SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 671                                                        getI32Imm(1)), 0);
 672         SDOperand AN = SDOperand(CurDAG->getTargetNode(PPC::AND, MVT::i32, AD,
 673                                                        Op), 0);
 674         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 675                                     getI32Imm(31), getI32Imm(31));
 676       }
 677       case ISD::SETGT:
 678         Op = SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op,
 679                                              getI32Imm(1), getI32Imm(31),
 680                                              getI32Imm(31)), 0);
 681         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 682       }
 683     }
 684   }
 685
 686   bool Inv;
 687   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 688   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 689   SDOperand IntCR;
 690
 691   // Force the ccreg into CR7.
 692   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 693
 694   SDOperand InFlag(0, 0);  // Null incoming flag value.
 695   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 696                                InFlag).getValue(1);
 697
 698   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 699     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg,
 700                                             CCReg), 0);
 701   else
 702     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg), 0);
 703
 704   if (!Inv) {
 705     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 706                                 getI32Imm((32-(3-Idx)) & 31),
 707                                 getI32Imm(31), getI32Imm(31));
 708   } else {
 709     SDOperand Tmp =
 710       SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 711                                       getI32Imm((32-(3-Idx)) & 31),
 712                                       getI32Imm(31),getI32Imm(31)), 0);
 713     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 714   }
 715 }
 716
 717 /// isCallCompatibleAddress - Return true if the specified 32-bit value is
 718 /// representable in the immediate field of a Bx instruction.
 719 static bool isCallCompatibleAddress(ConstantSDNode *C) {
 720   int Addr = C->getValue();
 721   if (Addr & 3) return false;  // Low 2 bits are implicitly zero.
 722   return (Addr << 6 >> 6) == Addr;  // Top 6 bits have to be sext of immediate.
 723 }
 724
 725 SDOperand PPCDAGToDAGISel::SelectCALL(SDOperand Op) {
 726   SDNode *N = Op.Val;
 727   SDOperand Chain;
 728   Select(Chain, N->getOperand(0));
 729
 730   unsigned CallOpcode;
 731   std::vector<SDOperand> CallOperands;
 732
 733   if (GlobalAddressSDNode *GASD =
 734       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 735     CallOpcode = PPC::BL;
 736     CallOperands.push_back(N->getOperand(1));
 737   } else if (ExternalSymbolSDNode *ESSDN =
 738              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 739     CallOpcode = PPC::BL;
 740     CallOperands.push_back(N->getOperand(1));
 741   } else if (isa<ConstantSDNode>(N->getOperand(1)) &&
 742              isCallCompatibleAddress(cast<ConstantSDNode>(N->getOperand(1)))) {
 743     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
 744     CallOpcode = PPC::BLA;
 745     CallOperands.push_back(getI32Imm((int)C->getValue() >> 2));
 746   } else {
 747     // Copy the callee address into the CTR register.
 748     SDOperand Callee;
 749     Select(Callee, N->getOperand(1));
 750     Chain = SDOperand(CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee,
 751                                             Chain), 0);
 752
 753     // Copy the callee address into R12 on darwin.
 754     SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
 755     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
 756
 757     CallOperands.push_back(R12);
 758     CallOpcode = PPC::BCTRL;
 759   }
 760
 761   unsigned GPR_idx = 0, FPR_idx = 0;
 762   static const unsigned GPR[] = {
 763     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
 764     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
 765   };
 766   static const unsigned FPR[] = {
 767     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
 768     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
 769   };
 770
 771   SDOperand InFlag;  // Null incoming flag value.
 772
 773   for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
 774     unsigned DestReg = 0;
 775     MVT::ValueType RegTy = N->getOperand(i).getValueType();
 776     if (RegTy == MVT::i32) {
 777       assert(GPR_idx < 8 && "Too many int args");
 778       DestReg = GPR[GPR_idx++];
 779     } else {
 780       assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
 781              "Unpromoted integer arg?");
 782       assert(FPR_idx < 13 && "Too many fp args");
 783       DestReg = FPR[FPR_idx++];
 784     }
 785
 786     if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
 787       SDOperand Val;
 788       Select(Val, N->getOperand(i));
 789       Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
 790       InFlag = Chain.getValue(1);
 791       CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
 792     }
 793   }
 794
 795   // Finally, once everything is in registers to pass to the call, emit the
 796   // call itself.
 797   if (InFlag.Val)
 798     CallOperands.push_back(InFlag);   // Strong dep on register copies.
 799   else
 800     CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
 801   Chain = SDOperand(CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 802                                           CallOperands), 0);
 803
 804   std::vector<SDOperand> CallResults;
 805
 806   // If the call has results, copy the values out of the ret val registers.
 807   switch (N->getValueType(0)) {
 808     default: assert(0 && "Unexpected ret value!");
 809     case MVT::Other: break;
 810     case MVT::i32:
 811       if (N->getValueType(1) == MVT::i32) {
 812         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
 813                                        Chain.getValue(1)).getValue(1);
 814         CallResults.push_back(Chain.getValue(0));
 815         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 816                                        Chain.getValue(2)).getValue(1);
 817         CallResults.push_back(Chain.getValue(0));
 818       } else {
 819         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 820                                        Chain.getValue(1)).getValue(1);
 821         CallResults.push_back(Chain.getValue(0));
 822       }
 823       break;
 824     case MVT::f32:
 825     case MVT::f64:
 826       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
 827                                      Chain.getValue(1)).getValue(1);
 828       CallResults.push_back(Chain.getValue(0));
 829       break;
 830   }
 831
 832   CallResults.push_back(Chain);
 833   for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 834     CodeGenMap[Op.getValue(i)] = CallResults[i];
 835   return CallResults[Op.ResNo];
 836 }
 837
 838 // Select - Convert the specified operand from a target-independent to a
 839 // target-specific node if it hasn't already been changed.
 840 void PPCDAGToDAGISel::Select(SDOperand &Result, SDOperand Op) {
 841   SDNode *N = Op.Val;
 842   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 843       N->getOpcode() < PPCISD::FIRST_NUMBER) {
 844     Result = Op;
 845     return;   // Already selected.
 846   }
 847
 848   // If this has already been converted, use it.
 849   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 850   if (CGMI != CodeGenMap.end()) {
 851     Result = CGMI->second;
 852     return;
 853   }
 854
 855   switch (N->getOpcode()) {
 856   default: break;
 857   case ISD::SETCC:
 858     Result = SelectSETCC(Op);
 859     return;
 860   case PPCISD::CALL:
 861     Result = SelectCALL(Op);
 862     return;
 863   case PPCISD::GlobalBaseReg:
 864     Result = getGlobalBaseReg();
 865     return;
 866
 867   case ISD::FrameIndex: {
 868     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 869     if (N->hasOneUse()) {
 870       Result = CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 871                                     CurDAG->getTargetFrameIndex(FI, MVT::i32),
 872                                     getI32Imm(0));
 873       return;
 874     }
 875     Result = CodeGenMap[Op] =
 876       SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32,
 877                                       CurDAG->getTargetFrameIndex(FI, MVT::i32),
 878                                       getI32Imm(0)), 0);
 879     return;
 880   }
 881   case ISD::SDIV: {
 882     // FIXME: since this depends on the setting of the carry flag from the srawi
 883     //        we should really be making notes about that for the scheduler.
 884     // FIXME: It sure would be nice if we could cheaply recognize the
 885     //        srl/add/sra pattern the dag combiner will generate for this as
 886     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 887     unsigned Imm;
 888     if (isIntImmediate(N->getOperand(1), Imm)) {
 889       SDOperand N0;
 890       Select(N0, N->getOperand(0));
 891       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 892         SDNode *Op =
 893           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 894                                 N0, getI32Imm(Log2_32(Imm)));
 895         Result = CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 896                                       SDOperand(Op, 0), SDOperand(Op, 1));
 897       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 898         SDNode *Op =
 899           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 900                                 N0, getI32Imm(Log2_32(-Imm)));
 901         SDOperand PT =
 902           SDOperand(CurDAG->getTargetNode(PPC::ADDZE, MVT::i32,
 903                                           SDOperand(Op, 0), SDOperand(Op, 1)),
 904                     0);
 905         Result = CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 906       }
 907       return;
 908     }
 909
 910     // Other cases are autogenerated.
 911     break;
 912   }
 913   case ISD::AND: {
 914     unsigned Imm, Imm2;
 915     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 916     // with a mask, emit rlwinm
 917     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
 918                                                   isShiftedMask_32(~Imm))) {
 919       SDOperand Val;
 920       unsigned SH, MB, ME;
 921       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 922         Select(Val, N->getOperand(0).getOperand(0));
 923       } else if (Imm == 0) {
 924         // AND X, 0 -> 0, not "rlwinm 32".
 925         Select(Result, N->getOperand(1));
 926         return ;
 927       } else {
 928         Select(Val, N->getOperand(0));
 929         isRunOfOnes(Imm, MB, ME);
 930         SH = 0;
 931       }
 932       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val,
 933                                     getI32Imm(SH), getI32Imm(MB),
 934                                     getI32Imm(ME));
 935       return;
 936     }
 937     // ISD::OR doesn't get all the bitfield insertion fun.
 938     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 939     if (isIntImmediate(N->getOperand(1), Imm) &&
 940         N->getOperand(0).getOpcode() == ISD::OR &&
 941         isIntImmediate(N->getOperand(0).getOperand(1), Imm2)) {
 942       unsigned MB, ME;
 943       Imm = ~(Imm^Imm2);
 944       if (isRunOfOnes(Imm, MB, ME)) {
 945         SDOperand Tmp1, Tmp2;
 946         Select(Tmp1, N->getOperand(0).getOperand(0));
 947         Select(Tmp2, N->getOperand(0).getOperand(1));
 948         Result = SDOperand(CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32,
 949                                                  Tmp1, Tmp2,
 950                                                  getI32Imm(0), getI32Imm(MB),
 951                                                  getI32Imm(ME)), 0);
 952         return;
 953       }
 954     }
 955
 956     // Other cases are autogenerated.
 957     break;
 958   }
 959   case ISD::OR:
 960     if (SDNode *I = SelectBitfieldInsert(N)) {
 961       Result = CodeGenMap[Op] = SDOperand(I, 0);
 962       return;
 963     }
 964
 965     // Other cases are autogenerated.
 966     break;
 967   case ISD::SHL: {
 968     unsigned Imm, SH, MB, ME;
 969     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 970         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 971       SDOperand Val;
 972       Select(Val, N->getOperand(0).getOperand(0));
 973       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 974                                     Val, getI32Imm(SH), getI32Imm(MB),
 975                                     getI32Imm(ME));
 976       return;
 977     }
 978
 979     // Other cases are autogenerated.
 980     break;
 981   }
 982   case ISD::SRL: {
 983     unsigned Imm, SH, MB, ME;
 984     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 985         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 986       SDOperand Val;
 987       Select(Val, N->getOperand(0).getOperand(0));
 988       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 989                                     Val, getI32Imm(SH & 0x1F), getI32Imm(MB),
 990                                     getI32Imm(ME));
 991       return;
 992     }
 993
 994     // Other cases are autogenerated.
 995     break;
 996   }
 997   case ISD::SELECT_CC: {
 998     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
 999
1000     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1001     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1002       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1003         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1004           if (N1C->isNullValue() && N3C->isNullValue() &&
1005               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1006             SDOperand LHS;
1007             Select(LHS, N->getOperand(0));
1008             SDNode *Tmp =
1009               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1010                                     LHS, getI32Imm(~0U));
1011             Result = CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1012                                           SDOperand(Tmp, 0), LHS,
1013                                           SDOperand(Tmp, 1));
1014             return;
1015           }
1016
1017     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1018     unsigned BROpc = getBCCForSetCC(CC);
1019
1020     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1021     unsigned SelectCCOp;
1022     if (MVT::isInteger(N->getValueType(0)))
1023       SelectCCOp = PPC::SELECT_CC_Int;
1024     else if (N->getValueType(0) == MVT::f32)
1025       SelectCCOp = PPC::SELECT_CC_F4;
1026     else
1027       SelectCCOp = PPC::SELECT_CC_F8;
1028     SDOperand N2, N3;
1029     Select(N2, N->getOperand(2));
1030     Select(N3, N->getOperand(3));
1031     Result = CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1032                                   N2, N3, getI32Imm(BROpc));
1033     return;
1034   }
1035   case ISD::BR_CC:
1036   case ISD::BRTWOWAY_CC: {
1037     SDOperand Chain;
1038     Select(Chain, N->getOperand(0));
1039     MachineBasicBlock *Dest =
1040       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
1041     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1042     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1043
1044     // If this is a two way branch, then grab the fallthrough basic block
1045     // argument and build a PowerPC branch pseudo-op, suitable for long branch
1046     // conversion if necessary by the branch selection pass.  Otherwise, emit a
1047     // standard conditional branch.
1048     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
1049       SDOperand CondTrueBlock = N->getOperand(4);
1050       SDOperand CondFalseBlock = N->getOperand(5);
1051       unsigned Opc = getBCCForSetCC(CC);
1052       SDOperand CB =
1053         SDOperand(CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1054                                         CondCode, getI32Imm(Opc),
1055                                         CondTrueBlock, CondFalseBlock,
1056                                         Chain), 0);
1057       Result = CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, CondFalseBlock, CB);
1058     } else {
1059       // Iterate to the next basic block
1060       ilist<MachineBasicBlock>::iterator It = BB;
1061       ++It;
1062
1063       // If the fallthrough path is off the end of the function, which would be
1064       // undefined behavior, set it to be the same as the current block because
1065       // we have nothing better to set it to, and leaving it alone will cause
1066       // the PowerPC Branch Selection pass to crash.
1067       if (It == BB->getParent()->end()) It = Dest;
1068       Result = CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1069                                     getI32Imm(getBCCForSetCC(CC)),
1070                                     N->getOperand(4), CurDAG->getBasicBlock(It),
1071                                     Chain);
1072     }
1073     return;
1074   }
1075   }
1076
1077   SelectCode(Result, Op);
1078 }
1079
1080
1081 /// createPPCISelDag - This pass converts a legalized DAG into a
1082 /// PowerPC-specific DAG, ready for instruction scheduling.
1083 ///
1084 FunctionPass *llvm::createPPCISelDag(TargetMachine &TM) {
1085   return new PPCDAGToDAGISel(TM);
1086 }
1087