lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 def MipsERet : SDNode<"MipsISD::ERet", SDTNone,
  81                       [SDNPHasChain, SDNPOptInGlue, SDNPSideEffect]>;
  82
  83 // These are target-independent nodes, but have target-specific formats.
  84 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  85                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  86 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  87                            [SDNPHasChain, SDNPSideEffect,
  88                             SDNPOptInGlue, SDNPOutGlue]>;
  89
  90 // Nodes used to extract LO/HI registers.
  91 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  92 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  93
  94 // Node used to insert 32-bit integers to LOHI register pair.
  95 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  96
  97 // Mult nodes.
  98 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  99 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
 100
 101 // MAdd*/MSub* nodes
 102 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 103 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 104 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 105 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 106
 107 // DivRem(u) nodes
 108 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 109 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 110 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 111                            [SDNPOutGlue]>;
 112 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 113                            [SDNPOutGlue]>;
 114
 115 // Target constant nodes that are not part of any isel patterns and remain
 116 // unchanged can cause instructions with illegal operands to be emitted.
 117 // Wrapper node patterns give the instruction selector a chance to replace
 118 // target constant nodes that would otherwise remain unchanged with ADDiu
 119 // nodes. Without these wrapper node patterns, the following conditional move
 120 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 121 // compiled:
 122 //  movn  %got(d)($gp), %got(c)($gp), $4
 123 // This instruction is illegal since movn can take only register operands.
 124
 125 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 126
 127 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 128
 129 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 130 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 131
 132 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 133                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 134 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 135                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 136 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 137                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 138 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 139                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 140 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 141                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 142 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 143                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 144 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 145                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 146 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 147                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 148
 149 //===----------------------------------------------------------------------===//
 150 // Mips Instruction Predicate Definitions.
 151 //===----------------------------------------------------------------------===//
 152 def HasMips2     :    Predicate<"Subtarget->hasMips2()">,
 153                       AssemblerPredicate<"FeatureMips2">;
 154 def HasMips3_32  :    Predicate<"Subtarget->hasMips3_32()">,
 155                       AssemblerPredicate<"FeatureMips3_32">;
 156 def HasMips3_32r2 :   Predicate<"Subtarget->hasMips3_32r2()">,
 157                       AssemblerPredicate<"FeatureMips3_32r2">;
 158 def HasMips3     :    Predicate<"Subtarget->hasMips3()">,
 159                       AssemblerPredicate<"FeatureMips3">;
 160 def HasMips4_32  :    Predicate<"Subtarget->hasMips4_32()">,
 161                       AssemblerPredicate<"FeatureMips4_32">;
 162 def NotMips4_32  :    Predicate<"!Subtarget->hasMips4_32()">,
 163                       AssemblerPredicate<"!FeatureMips4_32">;
 164 def HasMips4_32r2 :   Predicate<"Subtarget->hasMips4_32r2()">,
 165                       AssemblerPredicate<"FeatureMips4_32r2">;
 166 def HasMips5_32r2 :   Predicate<"Subtarget->hasMips5_32r2()">,
 167                       AssemblerPredicate<"FeatureMips5_32r2">;
 168 def HasMips32    :    Predicate<"Subtarget->hasMips32()">,
 169                       AssemblerPredicate<"FeatureMips32">;
 170 def HasMips32r2  :    Predicate<"Subtarget->hasMips32r2()">,
 171                       AssemblerPredicate<"FeatureMips32r2">;
 172 def HasMips32r5  :    Predicate<"Subtarget->hasMips32r5()">,
 173                       AssemblerPredicate<"FeatureMips32r5">;
 174 def HasMips32r6  :    Predicate<"Subtarget->hasMips32r6()">,
 175                       AssemblerPredicate<"FeatureMips32r6">;
 176 def NotMips32r6  :    Predicate<"!Subtarget->hasMips32r6()">,
 177                       AssemblerPredicate<"!FeatureMips32r6">;
 178 def IsGP64bit    :    Predicate<"Subtarget->isGP64bit()">,
 179                       AssemblerPredicate<"FeatureGP64Bit">;
 180 def IsGP32bit    :    Predicate<"!Subtarget->isGP64bit()">,
 181                       AssemblerPredicate<"!FeatureGP64Bit">;
 182 def HasMips64    :    Predicate<"Subtarget->hasMips64()">,
 183                       AssemblerPredicate<"FeatureMips64">;
 184 def NotMips64    :    Predicate<"!Subtarget->hasMips64()">,
 185                       AssemblerPredicate<"!FeatureMips64">;
 186 def HasMips64r2  :    Predicate<"Subtarget->hasMips64r2()">,
 187                       AssemblerPredicate<"FeatureMips64r2">;
 188 def HasMips64r6  :    Predicate<"Subtarget->hasMips64r6()">,
 189                       AssemblerPredicate<"FeatureMips64r6">;
 190 def NotMips64r6  :    Predicate<"!Subtarget->hasMips64r6()">,
 191                       AssemblerPredicate<"!FeatureMips64r6">;
 192 def HasMicroMips32r6 : Predicate<"Subtarget->inMicroMips32r6Mode()">,
 193                        AssemblerPredicate<"FeatureMicroMips,FeatureMips32r6">;
 194 def HasMicroMips64r6 : Predicate<"Subtarget->inMicroMips64r6Mode()">,
 195                        AssemblerPredicate<"FeatureMicroMips,FeatureMips64r6">;
 196 def InMips16Mode :    Predicate<"Subtarget->inMips16Mode()">,
 197                       AssemblerPredicate<"FeatureMips16">;
 198 def HasCnMips    :    Predicate<"Subtarget->hasCnMips()">,
 199                       AssemblerPredicate<"FeatureCnMips">;
 200 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">;
 201 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 202 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 203 def HasStdEnc :       Predicate<"Subtarget->hasStandardEncoding()">,
 204                       AssemblerPredicate<"!FeatureMips16">;
 205 def NotDSP :          Predicate<"!Subtarget->hasDSP()">;
 206 def InMicroMips    :  Predicate<"Subtarget->inMicroMipsMode()">,
 207                       AssemblerPredicate<"FeatureMicroMips">;
 208 def NotInMicroMips :  Predicate<"!Subtarget->inMicroMipsMode()">,
 209                       AssemblerPredicate<"!FeatureMicroMips">;
 210 def IsLE           :  Predicate<"Subtarget->isLittle()">;
 211 def IsBE           :  Predicate<"!Subtarget->isLittle()">;
 212 def IsNotNaCl    :    Predicate<"!Subtarget->isTargetNaCl()">;
 213 def UseTCCInDIV    :  AssemblerPredicate<"FeatureUseTCCInDIV">;
 214 def HasEVA       :    Predicate<"Subtarget->hasEVA()">,
 215                       AssemblerPredicate<"FeatureEVA,FeatureMips32r2">;
 216 def HasMSA : Predicate<"Subtarget->hasMSA()">,
 217              AssemblerPredicate<"FeatureMSA">;
 218
 219
 220 //===----------------------------------------------------------------------===//
 221 // Mips GPR size adjectives.
 222 // They are mutually exclusive.
 223 //===----------------------------------------------------------------------===//
 224
 225 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 226 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 227
 228 //===----------------------------------------------------------------------===//
 229 // Mips ISA/ASE membership and instruction group membership adjectives.
 230 // They are mutually exclusive.
 231 //===----------------------------------------------------------------------===//
 232
 233 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 234 //        but we are short on assembler feature bits at the moment. Using a
 235 //        subtractive predicate will hopefully keep us under the 32 predicate
 236 //        limit long enough to develop an alternative way to handle P1||P2
 237 //        predicates.
 238 class ISA_MIPS1_NOT_4_32 {
 239   list<Predicate> InsnPredicates = [NotMips4_32];
 240 }
 241 class ISA_MIPS1_NOT_32R6_64R6 {
 242   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 243 }
 244 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 245 class ISA_MIPS2_NOT_32R6_64R6 {
 246   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 247 }
 248 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 249 class ISA_MIPS3_NOT_32R6_64R6 {
 250   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 251 }
 252 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 253 class ISA_MIPS32_NOT_32R6_64R6 {
 254   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 255 }
 256 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 257 class ISA_MIPS32R2_NOT_32R6_64R6 {
 258   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 259 }
 260 class ISA_MIPS32R5 { list<Predicate> InsnPredicates = [HasMips32r5]; }
 261 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 262 class ISA_MIPS64_NOT_64R6 {
 263   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 264 }
 265 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 266 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 267 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 268 class ISA_MICROMIPS { list<Predicate> InsnPredicates = [InMicroMips]; }
 269 class ISA_MICROMIPS32R6 {
 270   list<Predicate> InsnPredicates = [HasMicroMips32r6];
 271 }
 272 class ISA_MICROMIPS64R6 {
 273   list<Predicate> InsnPredicates = [HasMicroMips64r6];
 274 }
 275 class ISA_MICROMIPS32_NOT_MIPS32R6 {
 276   list<Predicate> InsnPredicates = [InMicroMips, NotMips32r6];
 277 }
 278
 279 class INSN_EVA { list<Predicate> InsnPredicates = [HasEVA]; }
 280 class INSN_EVA_NOT_32R6_64R6 {
 281   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6, HasEVA];
 282 }
 283
 284 // The portions of MIPS-III that were also added to MIPS32
 285 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 286
 287 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 288 // MIPS32r6 and MIPS64r6.
 289 class INSN_MIPS3_32_NOT_32R6_64R6 {
 290   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 291 }
 292
 293 // The portions of MIPS-III that were also added to MIPS32
 294 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 295
 296 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 297 // MIPS32r6 and MIPS64r6.
 298 class INSN_MIPS4_32_NOT_32R6_64R6 {
 299   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 300 }
 301
 302 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 303 // MIPS32r6 and MIPS64r6.
 304 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 305   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 306 }
 307
 308 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 309 // MIPS32r6 and MIPS64r6.
 310 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 311   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 312 }
 313
 314 class ASE_MSA {
 315   list<Predicate> InsnPredicates = [HasMSA];
 316 }
 317
 318 class ASE_MSA_NOT_MSA64 {
 319   list<Predicate> InsnPredicates = [HasMSA, NotMips64];
 320 }
 321
 322 class ASE_MSA64 {
 323   list<Predicate> InsnPredicates = [HasMSA, HasMips64];
 324 }
 325
 326 // Class used for separating microMIPSr6 and microMIPS (r3) instruction.
 327 // It can be used only on instructions that doesn't inherit PredicateControl.
 328 class ISA_MICROMIPS_NOT_32R6_64R6 : PredicateControl {
 329   let InsnPredicates = [InMicroMips, NotMips32r6, NotMips64r6];
 330 }
 331
 332 //===----------------------------------------------------------------------===//
 333
 334 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 335   let EncodingPredicates = [HasStdEnc];
 336 }
 337
 338 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 339   InstAlias<Asm, Result, Emit>, PredicateControl;
 340
 341 class IsCommutable {
 342   bit isCommutable = 1;
 343 }
 344
 345 class IsBranch {
 346   bit isBranch = 1;
 347 }
 348
 349 class IsReturn {
 350   bit isReturn = 1;
 351 }
 352
 353 class IsCall {
 354   bit isCall = 1;
 355 }
 356
 357 class IsTailCall {
 358   bit isCall = 1;
 359   bit isTerminator = 1;
 360   bit isReturn = 1;
 361   bit isBarrier = 1;
 362   bit hasExtraSrcRegAllocReq = 1;
 363   bit isCodeGenOnly = 1;
 364 }
 365
 366 class IsAsCheapAsAMove {
 367   bit isAsCheapAsAMove = 1;
 368 }
 369
 370 class NeverHasSideEffects {
 371   bit hasSideEffects = 0;
 372 }
 373
 374 //===----------------------------------------------------------------------===//
 375 // Instruction format superclass
 376 //===----------------------------------------------------------------------===//
 377
 378 include "MipsInstrFormats.td"
 379
 380 //===----------------------------------------------------------------------===//
 381 // Mips Operand, Complex Patterns and Transformations Definitions.
 382 //===----------------------------------------------------------------------===//
 383
 384 class ConstantUImmAsmOperandClass<int Bits, list<AsmOperandClass> Supers = [],
 385                                   int Offset = 0> : AsmOperandClass {
 386   let Name = "ConstantUImm" # Bits # "_" # Offset;
 387   let RenderMethod = "addConstantUImmOperands<" # Bits # ", " # Offset # ">";
 388   let PredicateMethod = "isConstantUImm<" # Bits # ", " # Offset # ">";
 389   let SuperClasses = Supers;
 390   let DiagnosticType = "UImm" # Bits # "_" # Offset;
 391 }
 392
 393 def ConstantUImm2Plus1AsmOperandClass
 394     : ConstantUImmAsmOperandClass<2, [], 1>;
 395 def ConstantUImm2AsmOperandClass
 396     : ConstantUImmAsmOperandClass<2>;
 397 def ConstantImmzAsmOperandClass : AsmOperandClass {
 398   let Name = "ConstantImmz";
 399   let RenderMethod = "addConstantUImmOperands<1>";
 400   let PredicateMethod = "isConstantImmz";
 401   let SuperClasses = [ConstantUImm2AsmOperandClass];
 402   let DiagnosticType = "Immz";
 403 }
 404
 405 def MipsJumpTargetAsmOperand : AsmOperandClass {
 406   let Name = "JumpTarget";
 407   let ParserMethod = "parseJumpTarget";
 408   let PredicateMethod = "isImm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411
 412 // Instruction operand types
 413 def jmptarget   : Operand<OtherVT> {
 414   let EncoderMethod = "getJumpTargetOpValue";
 415   let ParserMatchClass = MipsJumpTargetAsmOperand;
 416 }
 417 def brtarget    : Operand<OtherVT> {
 418   let EncoderMethod = "getBranchTargetOpValue";
 419   let OperandType = "OPERAND_PCREL";
 420   let DecoderMethod = "DecodeBranchTarget";
 421   let ParserMatchClass = MipsJumpTargetAsmOperand;
 422 }
 423 def calltarget  : Operand<iPTR> {
 424   let EncoderMethod = "getJumpTargetOpValue";
 425   let ParserMatchClass = MipsJumpTargetAsmOperand;
 426 }
 427
 428 def imm64: Operand<i64>;
 429
 430 def simm9 : Operand<i32>;
 431 def simm10 : Operand<i32>;
 432 def simm11 : Operand<i32>;
 433
 434 def simm16      : Operand<i32> {
 435   let DecoderMethod= "DecodeSimm16";
 436 }
 437
 438 def simm19_lsl2 : Operand<i32> {
 439   let EncoderMethod = "getSimm19Lsl2Encoding";
 440   let DecoderMethod = "DecodeSimm19Lsl2";
 441   let ParserMatchClass = MipsJumpTargetAsmOperand;
 442 }
 443
 444 def simm18_lsl3 : Operand<i32> {
 445   let EncoderMethod = "getSimm18Lsl3Encoding";
 446   let DecoderMethod = "DecodeSimm18Lsl3";
 447   let ParserMatchClass = MipsJumpTargetAsmOperand;
 448 }
 449
 450 def simm20      : Operand<i32> {
 451 }
 452
 453 def uimm20      : Operand<i32> {
 454 }
 455
 456 def MipsUImm10AsmOperand : AsmOperandClass {
 457   let Name = "UImm10";
 458   let RenderMethod = "addImmOperands";
 459   let ParserMethod = "parseImm";
 460   let PredicateMethod = "isUImm<10>";
 461 }
 462
 463 def uimm10      : Operand<i32> {
 464   let ParserMatchClass = MipsUImm10AsmOperand;
 465 }
 466
 467 def simm16_64   : Operand<i64> {
 468   let DecoderMethod = "DecodeSimm16";
 469 }
 470
 471 // Zero
 472 def uimmz       : Operand<i32> {
 473   let PrintMethod = "printUnsignedImm";
 474   let ParserMatchClass = ConstantImmzAsmOperandClass;
 475 }
 476
 477 // Unsigned Operands
 478 foreach I = {2} in
 479   def uimm # I : Operand<i32> {
 480     let PrintMethod = "printUnsignedImm";
 481     let ParserMatchClass =
 482         !cast<AsmOperandClass>("ConstantUImm" # I # "AsmOperandClass");
 483   }
 484
 485 def uimm2_plus1 : Operand<i32> {
 486   let PrintMethod = "printUnsignedImm";
 487   let EncoderMethod = "getUImmWithOffsetEncoding<2, 1>";
 488   let DecoderMethod = "DecodeUImmWithOffset<2, 1>";
 489   let ParserMatchClass = ConstantUImm2Plus1AsmOperandClass;
 490 }
 491
 492 def uimm3 : Operand<i32> {
 493   let PrintMethod = "printUnsignedImm";
 494 }
 495
 496 def uimm5       : Operand<i32> {
 497   let PrintMethod = "printUnsignedImm";
 498 }
 499
 500 def uimm6 : Operand<i32> {
 501   let PrintMethod = "printUnsignedImm";
 502 }
 503
 504 def uimm16      : Operand<i32> {
 505   let PrintMethod = "printUnsignedImm";
 506 }
 507
 508 def pcrel16      : Operand<i32> {
 509 }
 510
 511 def MipsMemAsmOperand : AsmOperandClass {
 512   let Name = "Mem";
 513   let ParserMethod = "parseMemOperand";
 514 }
 515
 516 def MipsMemSimm9AsmOperand : AsmOperandClass {
 517   let Name = "MemOffsetSimm9";
 518   let SuperClasses = [MipsMemAsmOperand];
 519   let RenderMethod = "addMemOperands";
 520   let ParserMethod = "parseMemOperand";
 521   let PredicateMethod = "isMemWithSimmOffset<9>";
 522 }
 523
 524 def MipsMemSimm9GPRAsmOperand : AsmOperandClass {
 525   let Name = "MemOffsetSimm9GPR";
 526   let SuperClasses = [MipsMemAsmOperand];
 527   let RenderMethod = "addMemOperands";
 528   let ParserMethod = "parseMemOperand";
 529   let PredicateMethod = "isMemWithSimmOffsetGPR<9>";
 530 }
 531
 532 def MipsMemSimm11AsmOperand : AsmOperandClass {
 533   let Name = "MemOffsetSimm11";
 534   let SuperClasses = [MipsMemAsmOperand];
 535   let RenderMethod = "addMemOperands";
 536   let ParserMethod = "parseMemOperand";
 537   let PredicateMethod = "isMemWithSimmOffset<11>";
 538 }
 539
 540 def MipsMemSimm16AsmOperand : AsmOperandClass {
 541   let Name = "MemOffsetSimm16";
 542   let SuperClasses = [MipsMemAsmOperand];
 543   let RenderMethod = "addMemOperands";
 544   let ParserMethod = "parseMemOperand";
 545   let PredicateMethod = "isMemWithSimmOffset<16>";
 546 }
 547
 548 def MipsInvertedImmoperand : AsmOperandClass {
 549   let Name = "InvNum";
 550   let RenderMethod = "addImmOperands";
 551   let ParserMethod = "parseInvNum";
 552 }
 553
 554 def InvertedImOperand : Operand<i32> {
 555   let ParserMatchClass = MipsInvertedImmoperand;
 556 }
 557
 558 def InvertedImOperand64 : Operand<i64> {
 559   let ParserMatchClass = MipsInvertedImmoperand;
 560 }
 561
 562 class mem_generic : Operand<iPTR> {
 563   let PrintMethod = "printMemOperand";
 564   let MIOperandInfo = (ops ptr_rc, simm16);
 565   let EncoderMethod = "getMemEncoding";
 566   let ParserMatchClass = MipsMemAsmOperand;
 567   let OperandType = "OPERAND_MEMORY";
 568 }
 569
 570 // Address operand
 571 def mem : mem_generic;
 572
 573 // MSA specific address operand
 574 def mem_msa : mem_generic {
 575   let MIOperandInfo = (ops ptr_rc, simm10);
 576   let EncoderMethod = "getMSAMemEncoding";
 577 }
 578
 579 def mem_simm9 : mem_generic {
 580   let MIOperandInfo = (ops ptr_rc, simm9);
 581   let EncoderMethod = "getMemEncoding";
 582   let ParserMatchClass = MipsMemSimm9AsmOperand;
 583 }
 584
 585 def mem_simm9gpr : mem_generic {
 586   let MIOperandInfo = (ops ptr_rc, simm9);
 587   let EncoderMethod = "getMemEncoding";
 588   let ParserMatchClass = MipsMemSimm9GPRAsmOperand;
 589 }
 590
 591 def mem_simm11 : mem_generic {
 592   let MIOperandInfo = (ops ptr_rc, simm11);
 593   let EncoderMethod = "getMemEncoding";
 594   let ParserMatchClass = MipsMemSimm11AsmOperand;
 595 }
 596
 597 def mem_simm16 : mem_generic {
 598   let MIOperandInfo = (ops ptr_rc, simm16);
 599   let EncoderMethod = "getMemEncoding";
 600   let ParserMatchClass = MipsMemSimm16AsmOperand;
 601 }
 602
 603 def mem_ea : Operand<iPTR> {
 604   let PrintMethod = "printMemOperandEA";
 605   let MIOperandInfo = (ops ptr_rc, simm16);
 606   let EncoderMethod = "getMemEncoding";
 607   let OperandType = "OPERAND_MEMORY";
 608 }
 609
 610 def PtrRC : Operand<iPTR> {
 611   let MIOperandInfo = (ops ptr_rc);
 612   let DecoderMethod = "DecodePtrRegisterClass";
 613   let ParserMatchClass = GPR32AsmOperand;
 614 }
 615
 616 // size operand of ext instruction
 617 def size_ext : Operand<i32> {
 618   let EncoderMethod = "getSizeExtEncoding";
 619   let DecoderMethod = "DecodeExtSize";
 620 }
 621
 622 // size operand of ins instruction
 623 def size_ins : Operand<i32> {
 624   let EncoderMethod = "getSizeInsEncoding";
 625   let DecoderMethod = "DecodeInsSize";
 626 }
 627
 628 // Transformation Function - get the lower 16 bits.
 629 def LO16 : SDNodeXForm<imm, [{
 630   return getImm(N, N->getZExtValue() & 0xFFFF);
 631 }]>;
 632
 633 // Transformation Function - get the higher 16 bits.
 634 def HI16 : SDNodeXForm<imm, [{
 635   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 636 }]>;
 637
 638 // Plus 1.
 639 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 640
 641 // Node immediate is zero (e.g. insve.d)
 642 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 643
 644 // Node immediate fits as 16-bit sign extended on target immediate.
 645 // e.g. addi, andi
 646 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 647
 648 // Node immediate fits as 16-bit sign extended on target immediate.
 649 // e.g. addi, andi
 650 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 651
 652 // Node immediate fits as 15-bit sign extended on target immediate.
 653 // e.g. addi, andi
 654 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 655
 656 // Node immediate fits as 16-bit zero extended on target immediate.
 657 // The LO16 param means that only the lower 16 bits of the node
 658 // immediate are caught.
 659 // e.g. addiu, sltiu
 660 def immZExt16  : PatLeaf<(imm), [{
 661   if (N->getValueType(0) == MVT::i32)
 662     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 663   else
 664     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 665 }], LO16>;
 666
 667 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 668 def immLow16Zero : PatLeaf<(imm), [{
 669   int64_t Val = N->getSExtValue();
 670   return isInt<32>(Val) && !(Val & 0xffff);
 671 }]>;
 672
 673 // shamt field must fit in 5 bits.
 674 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 675
 676 // True if (N + 1) fits in 16-bit field.
 677 def immSExt16Plus1 : PatLeaf<(imm), [{
 678   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 679 }]>;
 680
 681 // Mips Address Mode! SDNode frameindex could possibily be a match
 682 // since load and store instructions from stack used it.
 683 def addr :
 684   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 685
 686 def addrRegImm :
 687   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 688
 689 def addrRegReg :
 690   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 691
 692 def addrDefault :
 693   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 694
 695 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 696
 697 //===----------------------------------------------------------------------===//
 698 // Instructions specific format
 699 //===----------------------------------------------------------------------===//
 700
 701 // Arithmetic and logical instructions with 3 register operands.
 702 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 703                   InstrItinClass Itin = NoItinerary,
 704                   SDPatternOperator OpNode = null_frag>:
 705   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 706          !strconcat(opstr, "\t$rd, $rs, $rt"),
 707          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 708   let isCommutable = isComm;
 709   let isReMaterializable = 1;
 710   let TwoOperandAliasConstraint = "$rd = $rs";
 711 }
 712
 713 // Arithmetic and logical instructions with 2 register operands.
 714 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 715                   InstrItinClass Itin = NoItinerary,
 716                   SDPatternOperator imm_type = null_frag,
 717                   SDPatternOperator OpNode = null_frag> :
 718   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 719          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 720          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 721          Itin, FrmI, opstr> {
 722   let isReMaterializable = 1;
 723   let TwoOperandAliasConstraint = "$rs = $rt";
 724 }
 725
 726 // Arithmetic Multiply ADD/SUB
 727 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 728   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 729          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 730   let Defs = [HI0, LO0];
 731   let Uses = [HI0, LO0];
 732   let isCommutable = isComm;
 733 }
 734
 735 //  Logical
 736 class LogicNOR<string opstr, RegisterOperand RO>:
 737   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 738          !strconcat(opstr, "\t$rd, $rs, $rt"),
 739          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 740   let isCommutable = 1;
 741 }
 742
 743 // Shifts
 744 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 745                        RegisterOperand RO, InstrItinClass itin,
 746                        SDPatternOperator OpNode = null_frag,
 747                        SDPatternOperator PF = null_frag> :
 748   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 749          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 750          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 751   let TwoOperandAliasConstraint = "$rt = $rd";
 752 }
 753
 754 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 755                        SDPatternOperator OpNode = null_frag>:
 756   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 757          !strconcat(opstr, "\t$rd, $rt, $rs"),
 758          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 759          opstr>;
 760
 761 // Load Upper Immediate
 762 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 763   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 764          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 765   let hasSideEffects = 0;
 766   let isReMaterializable = 1;
 767 }
 768
 769 // Memory Load/Store
 770 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 771            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 772   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 773          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 774   let DecoderMethod = "DecodeMem";
 775   let canFoldAsLoad = 1;
 776   let mayLoad = 1;
 777 }
 778
 779 class StoreMemory<string opstr, DAGOperand RO, DAGOperand MO,
 780             SDPatternOperator OpNode = null_frag,
 781             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 782   InstSE<(outs), (ins RO:$rt, MO:$addr), !strconcat(opstr, "\t$rt, $addr"),
 783          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 784   let DecoderMethod = "DecodeMem";
 785   let mayStore = 1;
 786 }
 787
 788 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 789             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 790   StoreMemory<opstr, RO, mem, OpNode, Itin, Addr>;
 791
 792 // Load/Store Left/Right
 793 let canFoldAsLoad = 1 in
 794 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 795                     InstrItinClass Itin> :
 796   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 797          !strconcat(opstr, "\t$rt, $addr"),
 798          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 799   let DecoderMethod = "DecodeMem";
 800   string Constraints = "$src = $rt";
 801 }
 802
 803 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 804                      InstrItinClass Itin> :
 805   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 806          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 807   let DecoderMethod = "DecodeMem";
 808 }
 809
 810 // COP2 Load/Store
 811 class LW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 812              SDPatternOperator OpNode= null_frag> :
 813   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 814          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 815   let DecoderMethod = "DecodeFMem2";
 816   let mayLoad = 1;
 817 }
 818
 819 class SW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 820              SDPatternOperator OpNode= null_frag> :
 821   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 822          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 823   let DecoderMethod = "DecodeFMem2";
 824   let mayStore = 1;
 825 }
 826
 827 // COP3 Load/Store
 828 class LW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 829              SDPatternOperator OpNode= null_frag> :
 830   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 831          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 832   let DecoderMethod = "DecodeFMem3";
 833   let mayLoad = 1;
 834 }
 835
 836 class SW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 837              SDPatternOperator OpNode= null_frag> :
 838   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 839          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 840   let DecoderMethod = "DecodeFMem3";
 841   let mayStore = 1;
 842 }
 843
 844 // Conditional Branch
 845 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 846               RegisterOperand RO, bit DelaySlot = 1> :
 847   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 848          !strconcat(opstr, "\t$rs, $rt, $offset"),
 849          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], II_BCC,
 850          FrmI, opstr> {
 851   let isBranch = 1;
 852   let isTerminator = 1;
 853   let hasDelaySlot = DelaySlot;
 854   let Defs = [AT];
 855 }
 856
 857 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 858                   RegisterOperand RO, bit DelaySlot = 1> :
 859   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 860          !strconcat(opstr, "\t$rs, $offset"),
 861          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], II_BCCZ,
 862          FrmI, opstr> {
 863   let isBranch = 1;
 864   let isTerminator = 1;
 865   let hasDelaySlot = DelaySlot;
 866   let Defs = [AT];
 867 }
 868
 869 // SetCC
 870 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 871   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 872          !strconcat(opstr, "\t$rd, $rs, $rt"),
 873          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 874          II_SLT_SLTU, FrmR, opstr>;
 875
 876 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 877               RegisterOperand RO>:
 878   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 879          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 880          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 881          II_SLTI_SLTIU, FrmI, opstr>;
 882
 883 // Jump
 884 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 885              SDPatternOperator targetoperator, string bopstr> :
 886   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 887          [(operator targetoperator:$target)], II_J, FrmJ, bopstr> {
 888   let isTerminator=1;
 889   let isBarrier=1;
 890   let hasDelaySlot = 1;
 891   let DecoderMethod = "DecodeJumpTarget";
 892   let Defs = [AT];
 893 }
 894
 895 // Unconditional branch
 896 class UncondBranch<Instruction BEQInst> :
 897   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], II_B>,
 898   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 899   let isBranch = 1;
 900   let isTerminator = 1;
 901   let isBarrier = 1;
 902   let hasDelaySlot = 1;
 903   let AdditionalPredicates = [RelocPIC];
 904   let Defs = [AT];
 905 }
 906
 907 // Base class for indirect branch and return instruction classes.
 908 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 909 class JumpFR<string opstr, RegisterOperand RO,
 910              SDPatternOperator operator = null_frag>:
 911   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], II_JR,
 912          FrmR, opstr>;
 913
 914 // Indirect branch
 915 class IndirectBranch<string opstr, RegisterOperand RO> : JumpFR<opstr, RO> {
 916   let isBranch = 1;
 917   let isIndirectBranch = 1;
 918 }
 919
 920 // Jump and Link (Call)
 921 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 922   class JumpLink<string opstr, DAGOperand opnd> :
 923     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 924            [(MipsJmpLink imm:$target)], II_JAL, FrmJ, opstr> {
 925     let DecoderMethod = "DecodeJumpTarget";
 926   }
 927
 928   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 929                           Register RetReg, RegisterOperand ResRO = RO>:
 930     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], II_JALR>,
 931     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 932
 933   class JumpLinkReg<string opstr, RegisterOperand RO>:
 934     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 935            [], II_JALR, FrmR, opstr>;
 936
 937   class BGEZAL_FT<string opstr, DAGOperand opnd,
 938                   RegisterOperand RO, bit DelaySlot = 1> :
 939     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 940            !strconcat(opstr, "\t$rs, $offset"), [], II_BCCZAL, FrmI, opstr> {
 941     let hasDelaySlot = DelaySlot;
 942   }
 943
 944 }
 945
 946 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 947     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 948   class TailCall<Instruction JumpInst> :
 949     PseudoSE<(outs), (ins calltarget:$target), [], II_J>,
 950     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 951
 952   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 953                     RegisterOperand ResRO = RO> :
 954     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], II_JR>,
 955     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 956 }
 957
 958 class BAL_BR_Pseudo<Instruction RealInst> :
 959   PseudoSE<(outs), (ins brtarget:$offset), [], II_BCCZAL>,
 960   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 961   let isBranch = 1;
 962   let isTerminator = 1;
 963   let isBarrier = 1;
 964   let hasDelaySlot = 1;
 965   let Defs = [RA];
 966 }
 967
 968 // Syscall
 969 class SYS_FT<string opstr> :
 970   InstSE<(outs), (ins uimm20:$code_),
 971          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 972 // Break
 973 class BRK_FT<string opstr> :
 974   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 975          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 976          FrmOther, opstr>;
 977
 978 // (D)Eret
 979 class ER_FT<string opstr> :
 980   InstSE<(outs), (ins),
 981          opstr, [], NoItinerary, FrmOther, opstr>;
 982
 983 // Interrupts
 984 class DEI_FT<string opstr, RegisterOperand RO> :
 985   InstSE<(outs RO:$rt), (ins),
 986          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 987
 988 // Wait
 989 class WAIT_FT<string opstr> :
 990   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 991
 992 // Sync
 993 let hasSideEffects = 1 in
 994 class SYNC_FT<string opstr> :
 995   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 996          NoItinerary, FrmOther, opstr>;
 997
 998 class SYNCI_FT<string opstr> :
 999   InstSE<(outs), (ins mem_simm16:$addr), !strconcat(opstr, "\t$addr"), [],
1000          NoItinerary, FrmOther, opstr> {
1001   let hasSideEffects = 1;
1002   let DecoderMethod = "DecodeSyncI";
1003 }
1004
1005 let hasSideEffects = 1 in
1006 class TEQ_FT<string opstr, RegisterOperand RO> :
1007   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
1008          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
1009          FrmI, opstr>;
1010
1011 class TEQI_FT<string opstr, RegisterOperand RO> :
1012   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
1013          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
1014 // Mul, Div
1015 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
1016            list<Register> DefRegs> :
1017   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
1018          itin, FrmR, opstr> {
1019   let isCommutable = 1;
1020   let Defs = DefRegs;
1021   let hasSideEffects = 0;
1022 }
1023
1024 // Pseudo multiply/divide instruction with explicit accumulator register
1025 // operands.
1026 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
1027                     SDPatternOperator OpNode, InstrItinClass Itin,
1028                     bit IsComm = 1, bit HasSideEffects = 0,
1029                     bit UsesCustomInserter = 0> :
1030   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
1031            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
1032   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
1033   let isCommutable = IsComm;
1034   let hasSideEffects = HasSideEffects;
1035   let usesCustomInserter = UsesCustomInserter;
1036 }
1037
1038 // Pseudo multiply add/sub instruction with explicit accumulator register
1039 // operands.
1040 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
1041                     InstrItinClass itin>
1042   : PseudoSE<(outs ACC64:$ac),
1043              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
1044              [(set ACC64:$ac,
1045               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
1046              itin>,
1047     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
1048   string Constraints = "$acin = $ac";
1049 }
1050
1051 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
1052           list<Register> DefRegs> :
1053   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
1054          [], itin, FrmR, opstr> {
1055   let Defs = DefRegs;
1056 }
1057
1058 // Move from Hi/Lo
1059 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
1060   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
1061              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
1062
1063 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
1064   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
1065          FrmR, opstr> {
1066   let Uses = [UseReg];
1067   let hasSideEffects = 0;
1068 }
1069
1070 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
1071   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
1072              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
1073              II_MTHI_MTLO>;
1074
1075 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
1076   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
1077   FrmR, opstr> {
1078   let Defs = DefRegs;
1079   let hasSideEffects = 0;
1080 }
1081
1082 class EffectiveAddress<string opstr, RegisterOperand RO> :
1083   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
1084          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
1085          !strconcat(opstr, "_lea")> {
1086   let isCodeGenOnly = 1;
1087   let DecoderMethod = "DecodeMem";
1088 }
1089
1090 // Count Leading Ones/Zeros in Word
1091 class CountLeading0<string opstr, RegisterOperand RO>:
1092   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
1093          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
1094
1095 class CountLeading1<string opstr, RegisterOperand RO>:
1096   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
1097          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
1098
1099 // Sign Extend in Register.
1100 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
1101                    InstrItinClass itin> :
1102   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
1103          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
1104
1105 // Subword Swap
1106 class SubwordSwap<string opstr, RegisterOperand RO,
1107                   InstrItinClass itin = NoItinerary>:
1108   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [], itin,
1109          FrmR, opstr> {
1110   let hasSideEffects = 0;
1111 }
1112
1113 // Read Hardware
1114 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
1115   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
1116          II_RDHWR, FrmR, "rdhwr">;
1117
1118 // Ext and Ins
1119 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1120               SDPatternOperator Op = null_frag>:
1121   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
1122          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1123          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], II_EXT,
1124          FrmR, opstr>, ISA_MIPS32R2;
1125
1126 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1127               SDPatternOperator Op = null_frag>:
1128   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
1129          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1130          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
1131          II_INS, FrmR, opstr>, ISA_MIPS32R2 {
1132   let Constraints = "$src = $rt";
1133 }
1134
1135 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
1136 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
1137   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
1138            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
1139
1140 // Atomic Compare & Swap.
1141 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
1142   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
1143            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
1144
1145 class LLBase<string opstr, RegisterOperand RO> :
1146   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
1147          [], NoItinerary, FrmI> {
1148   let DecoderMethod = "DecodeMem";
1149   let mayLoad = 1;
1150 }
1151
1152 class SCBase<string opstr, RegisterOperand RO> :
1153   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
1154          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
1155   let DecoderMethod = "DecodeMem";
1156   let mayStore = 1;
1157   let Constraints = "$rt = $dst";
1158 }
1159
1160 class MFC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1161   InstSE<(outs RO:$rt), (ins RD:$rd, uimm16:$sel),
1162          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1163
1164 class MTC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1165   InstSE<(outs RO:$rd), (ins RD:$rt, uimm16:$sel),
1166          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1167
1168 class TrapBase<Instruction RealInst>
1169   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
1170     PseudoInstExpansion<(RealInst 0, 0)> {
1171   let isBarrier = 1;
1172   let isTerminator = 1;
1173   let isCodeGenOnly = 1;
1174 }
1175
1176 //===----------------------------------------------------------------------===//
1177 // Pseudo instructions
1178 //===----------------------------------------------------------------------===//
1179
1180 // Return RA.
1181 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
1182 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1183
1184 let isReturn=1, isTerminator=1, isBarrier=1, hasCtrlDep=1, hasSideEffects=1 in
1185 def ERet : PseudoSE<(outs), (ins), [(MipsERet)]>;
1186
1187 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1188 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1189                                   [(callseq_start timm:$amt)]>;
1190 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1191                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1192 }
1193
1194 let usesCustomInserter = 1 in {
1195   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1196   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1197   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1198   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1199   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1200   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1201   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1202   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1203   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1204   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1205   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1206   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1207   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1208   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1209   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1210   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1211   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1212   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1213
1214   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1215   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1216   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1217
1218   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1219   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1220   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1221 }
1222
1223 /// Pseudo instructions for loading and storing accumulator registers.
1224 let isPseudo = 1, isCodeGenOnly = 1 in {
1225   def LOAD_ACC64  : Load<"", ACC64>;
1226   def STORE_ACC64 : Store<"", ACC64>;
1227 }
1228
1229 // We need these two pseudo instructions to avoid offset calculation for long
1230 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1231 // explanation.
1232
1233 // Expands to: lui $dst, %hi($tgt - $baltgt)
1234 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1235   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1236
1237 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1238 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1239   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1240
1241 //===----------------------------------------------------------------------===//
1242 // Instruction definition
1243 //===----------------------------------------------------------------------===//
1244 //===----------------------------------------------------------------------===//
1245 // MipsI Instructions
1246 //===----------------------------------------------------------------------===//
1247
1248 /// Arithmetic Instructions (ALU Immediate)
1249 let AdditionalPredicates = [NotInMicroMips] in {
1250 def ADDiu : MMRel, StdMMR6Rel, ArithLogicI<"addiu", simm16, GPR32Opnd,
1251                                            II_ADDIU, immSExt16, add>,
1252             ADDI_FM<0x9>, IsAsCheapAsAMove;
1253 }
1254 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1255             ISA_MIPS1_NOT_32R6_64R6;
1256 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1257             SLTI_FM<0xa>;
1258 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1259             SLTI_FM<0xb>;
1260 let AdditionalPredicates = [NotInMicroMips] in {
1261 def ANDi  : MMRel, StdMMR6Rel,
1262             ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16, and>,
1263             ADDI_FM<0xc>;
1264 }
1265 def ORi   : MMRel, StdMMR6Rel,
1266             ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16, or>,
1267             ADDI_FM<0xd>;
1268 def XORi  : MMRel, StdMMR6Rel,
1269             ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16, xor>,
1270             ADDI_FM<0xe>;
1271 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1272 let AdditionalPredicates = [NotInMicroMips] in {
1273 /// Arithmetic Instructions (3-Operand, R-Type)
1274 def ADDu  : MMRel, StdMMR6Rel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1275             ADD_FM<0, 0x21>;
1276 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1277             ADD_FM<0, 0x23>;
1278 }
1279 let Defs = [HI0, LO0] in
1280 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1281             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1282 def ADD   : MMRel, StdMMR6Rel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1283 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1284 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1285 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1286 let AdditionalPredicates = [NotInMicroMips] in {
1287 def AND   : MMRel, StdMMR6Rel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1288             ADD_FM<0, 0x24>;
1289 def OR    : MMRel, StdMMR6Rel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1290             ADD_FM<0, 0x25>;
1291 def XOR   : MMRel, StdMMR6Rel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1292             ADD_FM<0, 0x26>;
1293 }
1294 def NOR   : MMRel, StdMMR6Rel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1295
1296 /// Shift Instructions
1297 let AdditionalPredicates = [NotInMicroMips] in {
1298 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1299                                    immZExt5>, SRA_FM<0, 0>;
1300 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1301                                    immZExt5>, SRA_FM<2, 0>;
1302 }
1303 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1304                                    immZExt5>, SRA_FM<3, 0>;
1305 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1306            SRLV_FM<4, 0>;
1307 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1308            SRLV_FM<6, 0>;
1309 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1310            SRLV_FM<7, 0>;
1311
1312 // Rotate Instructions
1313 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1314                                     immZExt5>,
1315             SRA_FM<2, 1>, ISA_MIPS32R2;
1316 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1317             SRLV_FM<6, 1>, ISA_MIPS32R2;
1318
1319 /// Load and Store Instructions
1320 ///  aligned
1321 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1322 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1323           LW_FM<0x24>;
1324 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1325           LW_FM<0x21>;
1326 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1327 let AdditionalPredicates = [NotInMicroMips] in {
1328 def LW  : StdMMR6Rel, Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1329           LW_FM<0x23>;
1330 }
1331 def SB  : StdMMR6Rel, Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel,
1332           LW_FM<0x28>;
1333 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1334 let AdditionalPredicates = [NotInMicroMips] in {
1335 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1336 }
1337
1338 /// load/store left/right
1339 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1340     AdditionalPredicates = [NotInMicroMips] in {
1341 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1342           ISA_MIPS1_NOT_32R6_64R6;
1343 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1344           ISA_MIPS1_NOT_32R6_64R6;
1345 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1346           ISA_MIPS1_NOT_32R6_64R6;
1347 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1348           ISA_MIPS1_NOT_32R6_64R6;
1349 }
1350
1351 let AdditionalPredicates = [NotInMicroMips] in {
1352 // COP2 Memory Instructions
1353 def LWC2 : LW_FT2<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>,
1354            ISA_MIPS1_NOT_32R6_64R6;
1355 def SWC2 : SW_FT2<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>,
1356            ISA_MIPS1_NOT_32R6_64R6;
1357 def LDC2 : LW_FT2<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>,
1358            ISA_MIPS2_NOT_32R6_64R6;
1359 def SDC2 : SW_FT2<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>,
1360            ISA_MIPS2_NOT_32R6_64R6;
1361
1362 // COP3 Memory Instructions
1363 let DecoderNamespace = "COP3_" in {
1364   def LWC3 : LW_FT3<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
1365   def SWC3 : SW_FT3<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
1366   def LDC3 : LW_FT3<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>,
1367              ISA_MIPS2;
1368   def SDC3 : SW_FT3<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>,
1369              ISA_MIPS2;
1370 }
1371 }
1372
1373 def SYNC : MMRel, StdMMR6Rel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1374 def SYNCI : MMRel, StdMMR6Rel, SYNCI_FT<"synci">, SYNCI_FM, ISA_MIPS32R2;
1375
1376 let AdditionalPredicates = [NotInMicroMips] in {
1377   def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>, ISA_MIPS2;
1378   def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>, ISA_MIPS2;
1379   def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>, ISA_MIPS2;
1380   def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>, ISA_MIPS2;
1381   def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>, ISA_MIPS2;
1382   def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>, ISA_MIPS2;
1383 }
1384
1385 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1386            ISA_MIPS2_NOT_32R6_64R6;
1387 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1388            ISA_MIPS2_NOT_32R6_64R6;
1389 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1390            ISA_MIPS2_NOT_32R6_64R6;
1391 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1392            ISA_MIPS2_NOT_32R6_64R6;
1393 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1394            ISA_MIPS2_NOT_32R6_64R6;
1395 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1396            ISA_MIPS2_NOT_32R6_64R6;
1397
1398 let AdditionalPredicates = [NotInMicroMips] in {
1399 def BREAK : MMRel, StdMMR6Rel, BRK_FT<"break">, BRK_FM<0xd>;
1400 }
1401 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1402 def TRAP : TrapBase<BREAK>;
1403 def SDBBP : MMRel, SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1404
1405 let AdditionalPredicates = [NotInMicroMips] in {
1406 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18, 0x0>, INSN_MIPS3_32;
1407 def ERETNC : MMRel, ER_FT<"eretnc">, ER_FM<0x18, 0x1>, ISA_MIPS32R5;
1408 }
1409 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f, 0x0>, ISA_MIPS32;
1410
1411 let AdditionalPredicates = [NotInMicroMips] in {
1412 def EI : MMRel, StdMMR6Rel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1413 }
1414 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1415
1416 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1417     AdditionalPredicates = [NotInMicroMips] in {
1418 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1419
1420 /// Load-linked, Store-conditional
1421 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1422 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1423 }
1424
1425 /// Jump and Branch Instructions
1426 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1427               AdditionalRequires<[RelocStatic]>, IsBranch;
1428 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1429 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1430 def BEQL    : MMRel, CBranch<"beql", brtarget, seteq, GPR32Opnd, 0>,
1431               BEQ_FM<20>, ISA_MIPS2_NOT_32R6_64R6;
1432 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1433 def BNEL    : MMRel, CBranch<"bnel", brtarget, setne, GPR32Opnd, 0>,
1434               BEQ_FM<21>, ISA_MIPS2_NOT_32R6_64R6;
1435 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1436               BGEZ_FM<1, 1>;
1437 def BGEZL   : MMRel, CBranchZero<"bgezl", brtarget, setge, GPR32Opnd, 0>,
1438               BGEZ_FM<1, 3>, ISA_MIPS2_NOT_32R6_64R6;
1439 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1440               BGEZ_FM<7, 0>;
1441 def BGTZL   : MMRel, CBranchZero<"bgtzl", brtarget, setgt, GPR32Opnd, 0>,
1442               BGEZ_FM<23, 0>, ISA_MIPS2_NOT_32R6_64R6;
1443 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1444               BGEZ_FM<6, 0>;
1445 def BLEZL   : MMRel, CBranchZero<"blezl", brtarget, setle, GPR32Opnd, 0>,
1446               BGEZ_FM<22, 0>, ISA_MIPS2_NOT_32R6_64R6;
1447 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1448               BGEZ_FM<1, 0>;
1449 def BLTZL   : MMRel, CBranchZero<"bltzl", brtarget, setlt, GPR32Opnd, 0>,
1450               BGEZ_FM<1, 2>, ISA_MIPS2_NOT_32R6_64R6;
1451 def B       : UncondBranch<BEQ>;
1452
1453 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1454 let AdditionalPredicates = [NotInMicroMips] in {
1455   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1456   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1457 }
1458
1459 def JALX : MMRel, JumpLink<"jalx", calltarget>, FJ<0x1D>,
1460            ISA_MIPS32_NOT_32R6_64R6;
1461 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1462              ISA_MIPS1_NOT_32R6_64R6;
1463 def BGEZALL : MMRel, BGEZAL_FT<"bgezall", brtarget, GPR32Opnd, 0>,
1464               BGEZAL_FM<0x13>, ISA_MIPS2_NOT_32R6_64R6;
1465 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1466              ISA_MIPS1_NOT_32R6_64R6;
1467 def BLTZALL : MMRel, BGEZAL_FT<"bltzall", brtarget, GPR32Opnd, 0>,
1468               BGEZAL_FM<0x12>, ISA_MIPS2_NOT_32R6_64R6;
1469 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1470 def TAILCALL : TailCall<J>;
1471 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1472
1473 // Indirect branches are matched as PseudoIndirectBranch/PseudoIndirectBranch64
1474 // then are expanded to JR, JR64, JALR, or JALR64 depending on the ISA.
1475 class PseudoIndirectBranchBase<RegisterOperand RO> :
1476     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)],
1477                II_IndirectBranchPseudo> {
1478   let isTerminator=1;
1479   let isBarrier=1;
1480   let hasDelaySlot = 1;
1481   let isBranch = 1;
1482   let isIndirectBranch = 1;
1483 }
1484
1485 def PseudoIndirectBranch : PseudoIndirectBranchBase<GPR32Opnd>;
1486
1487 // Return instructions are matched as a RetRA instruction, then are expanded
1488 // into PseudoReturn/PseudoReturn64 after register allocation. Finally,
1489 // MipsAsmPrinter expands this into JR, JR64, JALR, or JALR64 depending on the
1490 // ISA.
1491 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1492                                                         [], II_ReturnPseudo> {
1493   let isTerminator = 1;
1494   let isBarrier = 1;
1495   let hasDelaySlot = 1;
1496   let isReturn = 1;
1497   let isCodeGenOnly = 1;
1498   let hasCtrlDep = 1;
1499   let hasExtraSrcRegAllocReq = 1;
1500 }
1501
1502 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1503
1504 // Exception handling related node and instructions.
1505 // The conversion sequence is:
1506 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1507 // MIPSeh_return -> (stack change + indirect branch)
1508 //
1509 // MIPSeh_return takes the place of regular return instruction
1510 // but takes two arguments (V1, V0) which are used for storing
1511 // the offset and return address respectively.
1512 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1513
1514 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1515                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1516
1517 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1518   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1519                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1520   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1521                                                 GPR64:$dst),
1522                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1523 }
1524
1525 /// Multiply and Divide Instructions.
1526 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1527             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1528 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1529             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1530 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1531             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1532 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1533             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1534
1535 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1536            ISA_MIPS1_NOT_32R6_64R6;
1537 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1538            ISA_MIPS1_NOT_32R6_64R6;
1539 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1540     AdditionalPredicates = [NotInMicroMips] in {
1541 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1542            ISA_MIPS1_NOT_32R6_64R6;
1543 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1544            ISA_MIPS1_NOT_32R6_64R6;
1545 }
1546
1547 /// Sign Ext In Register Instructions.
1548 def SEB : MMRel, StdMMR6Rel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1549           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1550 def SEH : MMRel, StdMMR6Rel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1551           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1552
1553 /// Count Leading
1554 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1555           ISA_MIPS32_NOT_32R6_64R6;
1556 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1557           ISA_MIPS32_NOT_32R6_64R6;
1558
1559 let AdditionalPredicates = [NotInMicroMips] in {
1560   /// Word Swap Bytes Within Halfwords
1561   def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd, II_WSBH>, SEB_FM<2, 0x20>,
1562              ISA_MIPS32R2;
1563 }
1564
1565 /// No operation.
1566 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1567
1568 // FrameIndexes are legalized when they are operands from load/store
1569 // instructions. The same not happens for stack address copies, so an
1570 // add op with mem ComplexPattern is used and the stack address copy
1571 // can be matched. It's similar to Sparc LEA_ADDRi
1572 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1573
1574 // MADD*/MSUB*
1575 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1576             ISA_MIPS32_NOT_32R6_64R6;
1577 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1578             ISA_MIPS32_NOT_32R6_64R6;
1579 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1580             ISA_MIPS32_NOT_32R6_64R6;
1581 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1582             ISA_MIPS32_NOT_32R6_64R6;
1583
1584 let AdditionalPredicates = [NotDSP] in {
1585 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1586                   ISA_MIPS1_NOT_32R6_64R6;
1587 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1588                   ISA_MIPS1_NOT_32R6_64R6;
1589 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1590 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1591 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1592 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1593                   ISA_MIPS32_NOT_32R6_64R6;
1594 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1595                   ISA_MIPS32_NOT_32R6_64R6;
1596 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1597                   ISA_MIPS32_NOT_32R6_64R6;
1598 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1599                   ISA_MIPS32_NOT_32R6_64R6;
1600 }
1601
1602 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1603                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1604 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1605                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1606 let AdditionalPredicates = [NotInMicroMips] in {
1607 def RDHWR : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1608 }
1609 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1610 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1611
1612 /// Move Control Registers From/To CPU Registers
1613 def MFC0 : MFC3OP<"mfc0", GPR32Opnd, COP0Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1614 def MTC0 : MTC3OP<"mtc0", COP0Opnd, GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1615 def MFC2 : MFC3OP<"mfc2", GPR32Opnd, COP2Opnd>, MFC3OP_FM<0x12, 0>;
1616 def MTC2 : MTC3OP<"mtc2", COP2Opnd, GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1617
1618 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1619                                       FrmOther, asmstr>;
1620 def SSNOP : MMRel, StdMMR6Rel, Barrier<"ssnop">, BARRIER_FM<1>;
1621 def EHB : MMRel, Barrier<"ehb">, BARRIER_FM<3>;
1622 def PAUSE : MMRel, StdMMR6Rel, Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1623
1624 // JR_HB and JALR_HB are defined here using the new style naming
1625 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1626 // and because of that it doesn't follow the naming convention of the
1627 // rest of the file. To avoid a mixture of old vs new style, the new
1628 // style was chosen.
1629 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1630   dag OutOperandList = (outs);
1631   dag InOperandList = (ins GPROpnd:$rs);
1632   string AsmString = !strconcat(instr_asm, "\t$rs");
1633   list<dag> Pattern = [];
1634 }
1635
1636 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1637   dag OutOperandList = (outs GPROpnd:$rd);
1638   dag InOperandList = (ins GPROpnd:$rs);
1639   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1640   list<dag> Pattern = [];
1641 }
1642
1643 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1644                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1645   let isBranch=1;
1646   let isIndirectBranch=1;
1647   let hasDelaySlot=1;
1648   let isTerminator=1;
1649   let isBarrier=1;
1650 }
1651
1652 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1653                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1654   let isIndirectBranch=1;
1655   let hasDelaySlot=1;
1656 }
1657
1658 class JR_HB_ENC : JR_HB_FM<8>;
1659 class JALR_HB_ENC : JALR_HB_FM<9>;
1660
1661 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1662 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1663
1664 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1665                                       FrmOther, asmstr>;
1666 def TLBP : MMRel, TLB<"tlbp">, COP0_TLB_FM<0x08>;
1667 def TLBR : MMRel, TLB<"tlbr">, COP0_TLB_FM<0x01>;
1668 def TLBWI : MMRel, TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1669 def TLBWR : MMRel, TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1670
1671 class CacheOp<string instr_asm, Operand MemOpnd> :
1672     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1673            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther,
1674            instr_asm> {
1675   let DecoderMethod = "DecodeCacheOp";
1676 }
1677
1678 def CACHE : MMRel, CacheOp<"cache", mem>, CACHEOP_FM<0b101111>,
1679             INSN_MIPS3_32_NOT_32R6_64R6;
1680 def PREF :  MMRel, CacheOp<"pref", mem>, CACHEOP_FM<0b110011>,
1681             INSN_MIPS3_32_NOT_32R6_64R6;
1682
1683 //===----------------------------------------------------------------------===//
1684 // Instruction aliases
1685 //===----------------------------------------------------------------------===//
1686 def : MipsInstAlias<"move $dst, $src",
1687                     (OR GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1688       GPR_32 {
1689   let AdditionalPredicates = [NotInMicroMips];
1690 }
1691 def : MipsInstAlias<"move $dst, $src",
1692                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1693       GPR_32 {
1694   let AdditionalPredicates = [NotInMicroMips];
1695 }
1696 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1697       ISA_MIPS1_NOT_32R6_64R6;
1698 def : MipsInstAlias<"addu $rs, $rt, $imm",
1699                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1700 def : MipsInstAlias<"addu $rs, $imm",
1701                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1702 def : MipsInstAlias<"add $rs, $rt, $imm",
1703                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>,
1704                     ISA_MIPS1_NOT_32R6_64R6;
1705 def : MipsInstAlias<"add $rs, $imm",
1706                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>,
1707                     ISA_MIPS1_NOT_32R6_64R6;
1708 def : MipsInstAlias<"and $rs, $rt, $imm",
1709                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1710 def : MipsInstAlias<"and $rs, $imm",
1711                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1712 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1713 let Predicates = [NotInMicroMips] in {
1714 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1715 }
1716 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1717 def : MipsInstAlias<"not $rt, $rs",
1718                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1719 def : MipsInstAlias<"neg $rt, $rs",
1720                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1721 def : MipsInstAlias<"negu $rt",
1722                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1723 def : MipsInstAlias<"negu $rt, $rs",
1724                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1725 def : MipsInstAlias<"slt $rs, $rt, $imm",
1726                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1727 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1728                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1729 def : MipsInstAlias<"xor $rs, $rt, $imm",
1730                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1731 def : MipsInstAlias<"xor $rs, $imm",
1732                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1733 def : MipsInstAlias<"or $rs, $rt, $imm",
1734                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1735 def : MipsInstAlias<"or $rs, $imm",
1736                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1737 let AdditionalPredicates = [NotInMicroMips] in {
1738 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1739 }
1740 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, COP0Opnd:$rd, 0), 0>;
1741 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 COP0Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1742 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, COP2Opnd:$rd, 0), 0>;
1743 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 COP2Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1744 let AdditionalPredicates = [NotInMicroMips] in {
1745 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1746 }
1747 def : MipsInstAlias<"bnez $rs,$offset",
1748                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1749 def : MipsInstAlias<"bnezl $rs,$offset",
1750                     (BNEL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1751 def : MipsInstAlias<"beqz $rs,$offset",
1752                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1753 def : MipsInstAlias<"beqzl $rs,$offset",
1754                     (BEQL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1755 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1756
1757 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1758 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1759 let AdditionalPredicates = [NotInMicroMips] in {
1760 def : MipsInstAlias<"ei", (EI ZERO), 1>, ISA_MIPS32R2;
1761 }
1762 def : MipsInstAlias<"di", (DI ZERO), 1>, ISA_MIPS32R2;
1763 let AdditionalPredicates = [NotInMicroMips] in {
1764   def : MipsInstAlias<"teq $rs, $rt",
1765                       (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1766   def : MipsInstAlias<"tge $rs, $rt",
1767                       (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1768   def : MipsInstAlias<"tgeu $rs, $rt",
1769                       (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1770   def : MipsInstAlias<"tlt $rs, $rt",
1771                       (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1772   def : MipsInstAlias<"tltu $rs, $rt",
1773                       (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1774   def : MipsInstAlias<"tne $rs, $rt",
1775                       (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1776 }
1777 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1778                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1779 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1780                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1781                           InvertedImOperand:$imm), 0>, ISA_MIPS1_NOT_32R6_64R6;
1782 def : MipsInstAlias<"sub $rs, $imm",
1783                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1784                     0>, ISA_MIPS1_NOT_32R6_64R6;
1785 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1786                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1787                            InvertedImOperand:$imm), 0>;
1788 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1789                                              InvertedImOperand:$imm), 0>;
1790 def : MipsInstAlias<"sra $rd, $rt, $rs",
1791                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1792 def : MipsInstAlias<"srl $rd, $rt, $rs",
1793                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1794 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1795 def : MipsInstAlias<"sync",
1796                     (SYNC 0), 1>, ISA_MIPS2;
1797 //===----------------------------------------------------------------------===//
1798 // Assembler Pseudo Instructions
1799 //===----------------------------------------------------------------------===//
1800
1801 class LoadImmediate32<string instr_asm, Operand Od, RegisterOperand RO> :
1802   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1803                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1804 def LoadImm32 : LoadImmediate32<"li", uimm5, GPR32Opnd>;
1805
1806 class LoadAddressFromReg32<string instr_asm, Operand MemOpnd,
1807                            RegisterOperand RO> :
1808   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1809                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1810 def LoadAddrReg32 : LoadAddressFromReg32<"la", mem, GPR32Opnd>;
1811
1812 class LoadAddressFromImm32<string instr_asm, Operand Od, RegisterOperand RO> :
1813   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1814                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1815 def LoadAddrImm32 : LoadAddressFromImm32<"la", uimm5, GPR32Opnd>;
1816
1817 def JalTwoReg : MipsAsmPseudoInst<(outs GPR32Opnd:$rd), (ins GPR32Opnd:$rs),
1818                       "jal\t$rd, $rs"> ;
1819 def JalOneReg : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs),
1820                       "jal\t$rs"> ;
1821
1822 def NORImm : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm),
1823                                "nor\t$rs, $rt, $imm"> ;
1824
1825 let hasDelaySlot = 1 in {
1826 def BneImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1827                                (ins imm64:$imm64, brtarget:$offset),
1828                                "bne\t$rt, $imm64, $offset">;
1829 def BeqImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1830                                (ins imm64:$imm64, brtarget:$offset),
1831                                "beq\t$rt, $imm64, $offset">;
1832
1833 class CondBranchPseudo<string instr_asm> :
1834   MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt,
1835                                  brtarget:$offset),
1836                     !strconcat(instr_asm, "\t$rs, $rt, $offset")>;
1837 }
1838
1839 def BLT : CondBranchPseudo<"blt">;
1840 def BLE : CondBranchPseudo<"ble">;
1841 def BGE : CondBranchPseudo<"bge">;
1842 def BGT : CondBranchPseudo<"bgt">;
1843 def BLTU : CondBranchPseudo<"bltu">;
1844 def BLEU : CondBranchPseudo<"bleu">;
1845 def BGEU : CondBranchPseudo<"bgeu">;
1846 def BGTU : CondBranchPseudo<"bgtu">;
1847 def BLTL : CondBranchPseudo<"bltl">, ISA_MIPS2_NOT_32R6_64R6;
1848 def BLEL : CondBranchPseudo<"blel">, ISA_MIPS2_NOT_32R6_64R6;
1849 def BGEL : CondBranchPseudo<"bgel">, ISA_MIPS2_NOT_32R6_64R6;
1850 def BGTL : CondBranchPseudo<"bgtl">, ISA_MIPS2_NOT_32R6_64R6;
1851 def BLTUL: CondBranchPseudo<"bltul">, ISA_MIPS2_NOT_32R6_64R6;
1852 def BLEUL: CondBranchPseudo<"bleul">, ISA_MIPS2_NOT_32R6_64R6;
1853 def BGEUL: CondBranchPseudo<"bgeul">, ISA_MIPS2_NOT_32R6_64R6;
1854 def BGTUL: CondBranchPseudo<"bgtul">, ISA_MIPS2_NOT_32R6_64R6;
1855
1856 class CondBranchImmPseudo<string instr_asm> :
1857   MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, imm64:$imm, brtarget:$offset),
1858                     !strconcat(instr_asm, "\t$rs, $imm, $offset")>;
1859
1860 def BLTImmMacro  : CondBranchImmPseudo<"blt">;
1861 def BLEImmMacro  : CondBranchImmPseudo<"ble">;
1862 def BGEImmMacro  : CondBranchImmPseudo<"bge">;
1863 def BGTImmMacro  : CondBranchImmPseudo<"bgt">;
1864 def BLTUImmMacro : CondBranchImmPseudo<"bltu">;
1865 def BLEUImmMacro : CondBranchImmPseudo<"bleu">;
1866 def BGEUImmMacro : CondBranchImmPseudo<"bgeu">;
1867 def BGTUImmMacro : CondBranchImmPseudo<"bgtu">;
1868 def BLTLImmMacro : CondBranchImmPseudo<"bltl">, ISA_MIPS2_NOT_32R6_64R6;
1869 def BLELImmMacro : CondBranchImmPseudo<"blel">, ISA_MIPS2_NOT_32R6_64R6;
1870 def BGELImmMacro : CondBranchImmPseudo<"bgel">, ISA_MIPS2_NOT_32R6_64R6;
1871 def BGTLImmMacro : CondBranchImmPseudo<"bgtl">, ISA_MIPS2_NOT_32R6_64R6;
1872 def BLTULImmMacro : CondBranchImmPseudo<"bltul">, ISA_MIPS2_NOT_32R6_64R6;
1873 def BLEULImmMacro : CondBranchImmPseudo<"bleul">, ISA_MIPS2_NOT_32R6_64R6;
1874 def BGEULImmMacro : CondBranchImmPseudo<"bgeul">, ISA_MIPS2_NOT_32R6_64R6;
1875 def BGTULImmMacro : CondBranchImmPseudo<"bgtul">, ISA_MIPS2_NOT_32R6_64R6;
1876
1877 // FIXME: Predicates are removed because instructions are matched regardless of
1878 // predicates, because PredicateControl was not in the hierarchy. This was
1879 // done to emit more precise error message from expansion function.
1880 // Once the tablegen-erated errors are made better, this needs to be fixed and
1881 // predicates needs to be restored.
1882
1883 def SDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1884                                   "div\t$rs, $rt">; //, ISA_MIPS1_NOT_32R6_64R6;
1885
1886 def UDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1887                                   "divu\t$rs, $rt">; //, ISA_MIPS1_NOT_32R6_64R6;
1888
1889 def DSDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1890                                    "ddiv\t$rs, $rt">; //, ISA_MIPS64_NOT_64R6;
1891
1892 def DUDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1893                                    "ddivu\t$rs, $rt">; //, ISA_MIPS64_NOT_64R6;
1894
1895 def Ulh : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1896                             "ulh\t$rt, $addr">; //, ISA_MIPS1_NOT_32R6_64R6;
1897
1898 def Ulhu : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1899                              "ulhu\t$rt, $addr">; //, ISA_MIPS1_NOT_32R6_64R6;
1900
1901 def Ulw : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1902                             "ulw\t$rt, $addr">; //, ISA_MIPS1_NOT_32R6_64R6;
1903
1904 //===----------------------------------------------------------------------===//
1905 //  Arbitrary patterns that map to one or more instructions
1906 //===----------------------------------------------------------------------===//
1907
1908 // Load/store pattern templates.
1909 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1910   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1911
1912 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1913   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1914
1915 // Small immediates
1916 let AdditionalPredicates = [NotInMicroMips] in {
1917 def : MipsPat<(i32 immSExt16:$in),
1918               (ADDiu ZERO, imm:$in)>;
1919 def : MipsPat<(i32 immZExt16:$in),
1920               (ORi ZERO, imm:$in)>;
1921 }
1922 def : MipsPat<(i32 immLow16Zero:$in),
1923               (LUi (HI16 imm:$in))>;
1924
1925 // Arbitrary immediates
1926 def : MipsPat<(i32 imm:$imm),
1927           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1928
1929 // Carry MipsPatterns
1930 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1931               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1932 let AdditionalPredicates = [NotDSP] in {
1933   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1934                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1935   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1936                 (ADDiu GPR32:$src, imm:$imm)>;
1937 }
1938
1939 // Support multiplication for pre-Mips32 targets that don't have
1940 // the MUL instruction.
1941 def : MipsPat<(mul GPR32:$lhs, GPR32:$rhs),
1942               (PseudoMFLO (PseudoMULT GPR32:$lhs, GPR32:$rhs))>,
1943       ISA_MIPS1_NOT_32R6_64R6;
1944
1945 // SYNC
1946 def : MipsPat<(MipsSync (i32 immz)),
1947               (SYNC 0)>, ISA_MIPS2;
1948
1949 // Call
1950 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1951               (JAL tglobaladdr:$dst)>;
1952 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1953               (JAL texternalsym:$dst)>;
1954 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1955 //              (JALR GPR32:$dst)>;
1956
1957 // Tail call
1958 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1959               (TAILCALL tglobaladdr:$dst)>;
1960 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1961               (TAILCALL texternalsym:$dst)>;
1962 // hi/lo relocs
1963 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1964 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1965 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1966 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1967 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1968 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1969
1970 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1971 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1972 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1973 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1974 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1975 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1976
1977 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1978               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1979 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1980               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1981 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1982               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1983 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1984               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1985 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1986               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1987
1988 // gp_rel relocs
1989 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1990               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1991 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1992               (ADDiu GPR32:$gp, tconstpool:$in)>;
1993
1994 // wrapper_pic
1995 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1996       MipsPat<(MipsWrapper RC:$gp, node:$in),
1997               (ADDiuOp RC:$gp, node:$in)>;
1998
1999 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
2000 def : WrapperPat<tconstpool, ADDiu, GPR32>;
2001 def : WrapperPat<texternalsym, ADDiu, GPR32>;
2002 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
2003 def : WrapperPat<tjumptable, ADDiu, GPR32>;
2004 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
2005
2006 let AdditionalPredicates = [NotInMicroMips] in {
2007 // Mips does not have "not", so we expand our way
2008 def : MipsPat<(not GPR32:$in),
2009               (NOR GPR32Opnd:$in, ZERO)>;
2010 }
2011
2012 // extended loads
2013 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
2014 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
2015 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
2016
2017 // peepholes
2018 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
2019
2020 // brcond patterns
2021 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
2022                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
2023                       Instruction SLTiuOp, Register ZEROReg> {
2024 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
2025               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
2026 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
2027               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
2028
2029 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
2030               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
2031 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
2032               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
2033 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
2034               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
2035 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
2036               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
2037 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
2038               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
2039 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
2040               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
2041
2042 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
2043               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
2044 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
2045               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
2046
2047 def : MipsPat<(brcond RC:$cond, bb:$dst),
2048               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
2049 }
2050
2051 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
2052
2053 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
2054               (BLEZ i32:$lhs, bb:$dst)>;
2055 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
2056               (BGEZ i32:$lhs, bb:$dst)>;
2057
2058 // setcc patterns
2059 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
2060                      Instruction SLTuOp, Register ZEROReg> {
2061   def : MipsPat<(seteq RC:$lhs, 0),
2062                 (SLTiuOp RC:$lhs, 1)>;
2063   def : MipsPat<(setne RC:$lhs, 0),
2064                 (SLTuOp ZEROReg, RC:$lhs)>;
2065   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
2066                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
2067   def : MipsPat<(setne RC:$lhs, RC:$rhs),
2068                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
2069 }
2070
2071 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
2072   def : MipsPat<(setle RC:$lhs, RC:$rhs),
2073                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
2074   def : MipsPat<(setule RC:$lhs, RC:$rhs),
2075                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
2076 }
2077
2078 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
2079   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
2080                 (SLTOp RC:$rhs, RC:$lhs)>;
2081   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
2082                 (SLTuOp RC:$rhs, RC:$lhs)>;
2083 }
2084
2085 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
2086   def : MipsPat<(setge RC:$lhs, RC:$rhs),
2087                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
2088   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
2089                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
2090 }
2091
2092 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
2093                         Instruction SLTiuOp> {
2094   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
2095                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
2096   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
2097                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
2098 }
2099
2100 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
2101 defm : SetlePats<GPR32, SLT, SLTu>;
2102 defm : SetgtPats<GPR32, SLT, SLTu>;
2103 defm : SetgePats<GPR32, SLT, SLTu>;
2104 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
2105
2106 // bswap pattern
2107 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
2108
2109 // Load halfword/word patterns.
2110 let AddedComplexity = 40 in {
2111   def : LoadRegImmPat<LBu, i32, zextloadi8>;
2112   def : LoadRegImmPat<LH, i32, sextloadi16>;
2113   let AdditionalPredicates = [NotInMicroMips] in {
2114   def : LoadRegImmPat<LW, i32, load>;
2115   }
2116 }
2117
2118 // Atomic load patterns.
2119 def : MipsPat<(atomic_load_8 addr:$a), (LB addr:$a)>;
2120 def : MipsPat<(atomic_load_16 addr:$a), (LH addr:$a)>;
2121 def : MipsPat<(atomic_load_32 addr:$a), (LW addr:$a)>;
2122
2123 // Atomic store patterns.
2124 def : MipsPat<(atomic_store_8 addr:$a, GPR32:$v), (SB GPR32:$v, addr:$a)>;
2125 def : MipsPat<(atomic_store_16 addr:$a, GPR32:$v), (SH GPR32:$v, addr:$a)>;
2126 def : MipsPat<(atomic_store_32 addr:$a, GPR32:$v), (SW GPR32:$v, addr:$a)>;
2127
2128 //===----------------------------------------------------------------------===//
2129 // Floating Point Support
2130 //===----------------------------------------------------------------------===//
2131
2132 include "MipsInstrFPU.td"
2133 include "Mips64InstrInfo.td"
2134 include "MipsCondMov.td"
2135
2136 include "Mips32r6InstrInfo.td"
2137 include "Mips64r6InstrInfo.td"
2138
2139 //
2140 // Mips16
2141
2142 include "Mips16InstrFormats.td"
2143 include "Mips16InstrInfo.td"
2144
2145 // DSP
2146 include "MipsDSPInstrFormats.td"
2147 include "MipsDSPInstrInfo.td"
2148
2149 // MSA
2150 include "MipsMSAInstrFormats.td"
2151 include "MipsMSAInstrInfo.td"
2152
2153 // EVA
2154 include "MipsEVAInstrFormats.td"
2155 include "MipsEVAInstrInfo.td"
2156
2157 // Micromips
2158 include "MicroMipsInstrFormats.td"
2159 include "MicroMipsInstrInfo.td"
2160 include "MicroMipsInstrFPU.td"
2161
2162 // Micromips r6
2163 include "MicroMips32r6InstrFormats.td"
2164 include "MicroMips32r6InstrInfo.td"
2165
2166 // Micromips64 r6
2167 include "MicroMips64r6InstrFormats.td"
2168 include "MicroMips64r6InstrInfo.td"
2169
2170 // Micromips DSP
2171 include "MicroMipsDSPInstrFormats.td"
2172 include "MicroMipsDSPInstrInfo.td"