lib/Target/Mips/MipsInstrFPU.td

   1 //===-- MipsInstrFPU.td - Mips FPU Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Mips FPU instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 3, [SDTCisInt<0>,
  28                                             SDTCisVT<1, i32>,
  29                                             SDTCisVT<2, OtherVT>]>;
  30 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDT_MipsCMovFP : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisVT<2, i32>,
  33                                           SDTCisSameAs<1, 3>]>;
  34 def SDT_MipsTruncIntFP : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>;
  35 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  36                                                 SDTCisVT<1, i32>,
  37                                                 SDTCisSameAs<1, 2>]>;
  38 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  39                                                      SDTCisVT<1, f64>,
  40                                                      SDTCisVT<2, i32>]>;
  41
  42 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  43 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  44 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  45 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  46                           [SDNPHasChain, SDNPOptInGlue]>;
  47 def MipsTruncIntFP : SDNode<"MipsISD::TruncIntFP", SDT_MipsTruncIntFP>;
  48 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  49 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  50                                    SDT_MipsExtractElementF64>;
  51
  52 // Operand for printing out a condition code.
  53 let PrintMethod = "printFCCOperand", DecoderMethod = "DecodeCondCode" in
  54   def condcode : Operand<i32>;
  55
  56 //===----------------------------------------------------------------------===//
  57 // Feature predicates.
  58 //===----------------------------------------------------------------------===//
  59
  60 def IsFP64bit        : Predicate<"Subtarget.isFP64bit()">,
  61                        AssemblerPredicate<"FeatureFP64Bit">;
  62 def NotFP64bit       : Predicate<"!Subtarget.isFP64bit()">,
  63                        AssemblerPredicate<"!FeatureFP64Bit">;
  64 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">,
  65                        AssemblerPredicate<"FeatureSingleFloat">;
  66 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">,
  67                        AssemblerPredicate<"!FeatureSingleFloat">;
  68
  69 // FP immediate patterns.
  70 def fpimm0 : PatLeaf<(fpimm), [{
  71   return N->isExactlyValue(+0.0);
  72 }]>;
  73
  74 def fpimm0neg : PatLeaf<(fpimm), [{
  75   return N->isExactlyValue(-0.0);
  76 }]>;
  77
  78 //===----------------------------------------------------------------------===//
  79 // Instruction Class Templates
  80 //
  81 // A set of multiclasses is used to address the register usage.
  82 //
  83 // S32 - single precision in 16 32bit even fp registers
  84 //       single precision in 32 32bit fp registers in SingleOnly mode
  85 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  86 // D32 - double precision in 16 32bit even fp registers
  87 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  88 //
  89 // Only S32 and D32 are supported right now.
  90 //===----------------------------------------------------------------------===//
  91
  92 class ADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin, bit IsComm,
  93               SDPatternOperator OpNode= null_frag> :
  94   InstSE<(outs RC:$fd), (ins RC:$fs, RC:$ft),
  95          !strconcat(opstr, "\t$fd, $fs, $ft"),
  96          [(set RC:$fd, (OpNode RC:$fs, RC:$ft))], Itin, FrmFR, opstr> {
  97   let isCommutable = IsComm;
  98 }
  99
 100 multiclass ADDS_M<string opstr, InstrItinClass Itin, bit IsComm,
 101                   SDPatternOperator OpNode = null_frag> {
 102   def _D32 : MMRel, ADDS_FT<opstr, AFGR64Opnd, Itin, IsComm, OpNode>,
 103              Requires<[HasStdEnc, NotFP64bit]>;
 104   def _D64 : ADDS_FT<opstr, FGR64Opnd, Itin,
 105                      IsComm, OpNode>,
 106              Requires<[HasStdEnc, IsFP64bit]> {
 107     string DecoderNamespace = "Mips64";
 108   }
 109 }
 110
 111 class ABSS_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 112               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 113   InstSE<(outs DstRC:$fd), (ins SrcRC:$fs), !strconcat(opstr, "\t$fd, $fs"),
 114          [(set DstRC:$fd, (OpNode SrcRC:$fs))], Itin, FrmFR, opstr>,
 115   NeverHasSideEffects;
 116
 117 multiclass ABSS_M<string opstr, InstrItinClass Itin,
 118                   SDPatternOperator OpNode= null_frag> {
 119   def _D32 : MMRel, ABSS_FT<opstr, AFGR64Opnd, AFGR64Opnd, Itin, OpNode>,
 120              Requires<[HasStdEnc, NotFP64bit]>;
 121   def _D64 : ABSS_FT<opstr, FGR64Opnd, FGR64Opnd, Itin, OpNode>,
 122              Requires<[HasStdEnc, IsFP64bit]> {
 123     string DecoderNamespace = "Mips64";
 124   }
 125 }
 126
 127 multiclass ROUND_M<string opstr, InstrItinClass Itin> {
 128   def _D32 : MMRel, ABSS_FT<opstr, FGR32Opnd, AFGR64Opnd, Itin>,
 129              Requires<[HasStdEnc, NotFP64bit]>;
 130   def _D64 : ABSS_FT<opstr, FGR32Opnd, FGR64Opnd, Itin>,
 131              Requires<[HasStdEnc, IsFP64bit]> {
 132     let DecoderNamespace = "Mips64";
 133   }
 134 }
 135
 136 class MFC1_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 137               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 138   InstSE<(outs DstRC:$rt), (ins SrcRC:$fs), !strconcat(opstr, "\t$rt, $fs"),
 139          [(set DstRC:$rt, (OpNode SrcRC:$fs))], Itin, FrmFR, opstr>;
 140
 141 class MTC1_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 142               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 143   InstSE<(outs DstRC:$fs), (ins SrcRC:$rt), !strconcat(opstr, "\t$rt, $fs"),
 144          [(set DstRC:$fs, (OpNode SrcRC:$rt))], Itin, FrmFR, opstr>;
 145
 146 class LW_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 147             SDPatternOperator OpNode= null_frag> :
 148   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 149          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 150   let DecoderMethod = "DecodeFMem";
 151   let mayLoad = 1;
 152 }
 153
 154 class SW_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 155             SDPatternOperator OpNode= null_frag> :
 156   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 157          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 158   let DecoderMethod = "DecodeFMem";
 159   let mayStore = 1;
 160 }
 161
 162 class MADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 163                SDPatternOperator OpNode = null_frag> :
 164   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 165          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 166          [(set RC:$fd, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr))], Itin,
 167          FrmFR, opstr>;
 168
 169 class NMADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 170                 SDPatternOperator OpNode = null_frag> :
 171   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 172          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 173          [(set RC:$fd, (fsub fpimm0, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr)))],
 174          Itin, FrmFR, opstr>;
 175
 176 class LWXC1_FT<string opstr, RegisterOperand DRC,
 177                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 178   InstSE<(outs DRC:$fd), (ins PtrRC:$base, PtrRC:$index),
 179          !strconcat(opstr, "\t$fd, ${index}(${base})"),
 180          [(set DRC:$fd, (OpNode (add iPTR:$base, iPTR:$index)))], Itin,
 181          FrmFI, opstr> {
 182   let AddedComplexity = 20;
 183 }
 184
 185 class SWXC1_FT<string opstr, RegisterOperand DRC,
 186                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 187   InstSE<(outs), (ins DRC:$fs, PtrRC:$base, PtrRC:$index),
 188          !strconcat(opstr, "\t$fs, ${index}(${base})"),
 189          [(OpNode DRC:$fs, (add iPTR:$base, iPTR:$index))], Itin,
 190          FrmFI, opstr> {
 191   let AddedComplexity = 20;
 192 }
 193
 194 class BC1F_FT<string opstr, DAGOperand opnd, InstrItinClass Itin,
 195               SDPatternOperator Op = null_frag>  :
 196   InstSE<(outs), (ins FCCRegsOpnd:$fcc, opnd:$offset),
 197          !strconcat(opstr, "\t$fcc, $offset"),
 198          [(MipsFPBrcond Op, FCCRegsOpnd:$fcc, bb:$offset)], Itin,
 199          FrmFI, opstr> {
 200   let isBranch = 1;
 201   let isTerminator = 1;
 202   let hasDelaySlot = 1;
 203   let Defs = [AT];
 204 }
 205
 206 class CEQS_FT<string typestr, RegisterClass RC, InstrItinClass Itin,
 207               SDPatternOperator OpNode = null_frag>  :
 208   InstSE<(outs), (ins RC:$fs, RC:$ft, condcode:$cond),
 209          !strconcat("c.$cond.", typestr, "\t$fs, $ft"),
 210          [(OpNode RC:$fs, RC:$ft, imm:$cond)], Itin, FrmFR,
 211          !strconcat("c.$cond.", typestr)> {
 212   let Defs = [FCC0];
 213   let isCodeGenOnly = 1;
 214 }
 215
 216 class C_COND_FT<string CondStr, string Typestr, RegisterOperand RC,
 217                 InstrItinClass itin>  :
 218    InstSE<(outs), (ins RC:$fs, RC:$ft),
 219           !strconcat("c.", CondStr, ".", Typestr, "\t$fs, $ft"), [], itin,
 220           FrmFR>;
 221
 222 multiclass C_COND_M<string TypeStr, RegisterOperand RC, bits<5> fmt,
 223                     InstrItinClass itin> {
 224   def C_F_#NAME : C_COND_FT<"f", TypeStr, RC, itin>, C_COND_FM<fmt, 0>;
 225   def C_UN_#NAME : C_COND_FT<"un", TypeStr, RC, itin>, C_COND_FM<fmt, 1>;
 226   def C_EQ_#NAME : C_COND_FT<"eq", TypeStr, RC, itin>, C_COND_FM<fmt, 2>;
 227   def C_UEQ_#NAME : C_COND_FT<"ueq", TypeStr, RC, itin>, C_COND_FM<fmt, 3>;
 228   def C_OLT_#NAME : C_COND_FT<"olt", TypeStr, RC, itin>, C_COND_FM<fmt, 4>;
 229   def C_ULT_#NAME : C_COND_FT<"ult", TypeStr, RC, itin>, C_COND_FM<fmt, 5>;
 230   def C_OLE_#NAME : C_COND_FT<"ole", TypeStr, RC, itin>, C_COND_FM<fmt, 6>;
 231   def C_ULE_#NAME : C_COND_FT<"ule", TypeStr, RC, itin>, C_COND_FM<fmt, 7>;
 232   def C_SF_#NAME : C_COND_FT<"sf", TypeStr, RC, itin>, C_COND_FM<fmt, 8>;
 233   def C_NGLE_#NAME : C_COND_FT<"ngle", TypeStr, RC, itin>, C_COND_FM<fmt, 9>;
 234   def C_SEQ_#NAME : C_COND_FT<"seq", TypeStr, RC, itin>, C_COND_FM<fmt, 10>;
 235   def C_NGL_#NAME : C_COND_FT<"ngl", TypeStr, RC, itin>, C_COND_FM<fmt, 11>;
 236   def C_LT_#NAME : C_COND_FT<"lt", TypeStr, RC, itin>, C_COND_FM<fmt, 12>;
 237   def C_NGE_#NAME : C_COND_FT<"nge", TypeStr, RC, itin>, C_COND_FM<fmt, 13>;
 238   def C_LE_#NAME : C_COND_FT<"le", TypeStr, RC, itin>, C_COND_FM<fmt, 14>;
 239   def C_NGT_#NAME : C_COND_FT<"ngt", TypeStr, RC, itin>, C_COND_FM<fmt, 15>;
 240 }
 241
 242 defm S : C_COND_M<"s", FGR32Opnd, 16, II_C_CC_S>;
 243 defm D32 : C_COND_M<"d", AFGR64Opnd, 17, II_C_CC_D>,
 244            Requires<[HasStdEnc, NotFP64bit]>;
 245 let DecoderNamespace = "Mips64" in
 246 defm D64 : C_COND_M<"d", FGR64Opnd, 17, II_C_CC_D>,
 247            Requires<[HasStdEnc, IsFP64bit]>;
 248
 249 //===----------------------------------------------------------------------===//
 250 // Floating Point Instructions
 251 //===----------------------------------------------------------------------===//
 252 def ROUND_W_S  : MMRel, ABSS_FT<"round.w.s", FGR32Opnd, FGR32Opnd, II_ROUND>,
 253                  ABSS_FM<0xc, 16>;
 254 def TRUNC_W_S  : MMRel, ABSS_FT<"trunc.w.s", FGR32Opnd, FGR32Opnd, II_TRUNC>,
 255                  ABSS_FM<0xd, 16>;
 256 def CEIL_W_S   : MMRel, ABSS_FT<"ceil.w.s", FGR32Opnd, FGR32Opnd, II_CEIL>,
 257                  ABSS_FM<0xe, 16>;
 258 def FLOOR_W_S  : MMRel, ABSS_FT<"floor.w.s", FGR32Opnd, FGR32Opnd, II_FLOOR>,
 259                  ABSS_FM<0xf, 16>;
 260 def CVT_W_S    : MMRel, ABSS_FT<"cvt.w.s", FGR32Opnd, FGR32Opnd, II_CVT>,
 261                  ABSS_FM<0x24, 16>;
 262
 263 defm ROUND_W : ROUND_M<"round.w.d", II_ROUND>, ABSS_FM<0xc, 17>;
 264 defm TRUNC_W : ROUND_M<"trunc.w.d", II_TRUNC>, ABSS_FM<0xd, 17>;
 265 defm CEIL_W  : ROUND_M<"ceil.w.d", II_CEIL>, ABSS_FM<0xe, 17>;
 266 defm FLOOR_W : ROUND_M<"floor.w.d", II_FLOOR>, ABSS_FM<0xf, 17>;
 267 defm CVT_W   : ROUND_M<"cvt.w.d", II_CVT>, ABSS_FM<0x24, 17>;
 268
 269 let Predicates = [HasStdEnc, IsFP64bit], DecoderNamespace = "Mips64" in {
 270   def ROUND_L_S : ABSS_FT<"round.l.s", FGR64Opnd, FGR32Opnd, II_ROUND>,
 271                   ABSS_FM<0x8, 16>;
 272   def ROUND_L_D64 : ABSS_FT<"round.l.d", FGR64Opnd, FGR64Opnd, II_ROUND>,
 273                     ABSS_FM<0x8, 17>;
 274   def TRUNC_L_S : ABSS_FT<"trunc.l.s", FGR64Opnd, FGR32Opnd, II_TRUNC>,
 275                   ABSS_FM<0x9, 16>;
 276   def TRUNC_L_D64 : ABSS_FT<"trunc.l.d", FGR64Opnd, FGR64Opnd, II_TRUNC>,
 277                     ABSS_FM<0x9, 17>;
 278   def CEIL_L_S  : ABSS_FT<"ceil.l.s", FGR64Opnd, FGR32Opnd, II_CEIL>,
 279                   ABSS_FM<0xa, 16>;
 280   def CEIL_L_D64 : ABSS_FT<"ceil.l.d", FGR64Opnd, FGR64Opnd, II_CEIL>,
 281                    ABSS_FM<0xa, 17>;
 282   def FLOOR_L_S : ABSS_FT<"floor.l.s", FGR64Opnd, FGR32Opnd, II_FLOOR>,
 283                   ABSS_FM<0xb, 16>;
 284   def FLOOR_L_D64 : ABSS_FT<"floor.l.d", FGR64Opnd, FGR64Opnd, II_FLOOR>,
 285                     ABSS_FM<0xb, 17>;
 286 }
 287
 288 def CVT_S_W : MMRel, ABSS_FT<"cvt.s.w", FGR32Opnd, FGR32Opnd, II_CVT>,
 289               ABSS_FM<0x20, 20>;
 290 def CVT_L_S : MMRel, ABSS_FT<"cvt.l.s", FGR64Opnd, FGR32Opnd, II_CVT>,
 291               ABSS_FM<0x25, 16>;
 292 def CVT_L_D64: MMRel, ABSS_FT<"cvt.l.d", FGR64Opnd, FGR64Opnd, II_CVT>,
 293                ABSS_FM<0x25, 17>;
 294
 295 let Predicates = [HasStdEnc, NotFP64bit] in {
 296   def CVT_S_D32 : MMRel, ABSS_FT<"cvt.s.d", FGR32Opnd, AFGR64Opnd, II_CVT>,
 297                   ABSS_FM<0x20, 17>;
 298   def CVT_D32_W : MMRel, ABSS_FT<"cvt.d.w", AFGR64Opnd, FGR32Opnd, II_CVT>,
 299                   ABSS_FM<0x21, 20>;
 300   def CVT_D32_S : MMRel, ABSS_FT<"cvt.d.s", AFGR64Opnd, FGR32Opnd, II_CVT>,
 301                   ABSS_FM<0x21, 16>;
 302 }
 303
 304 let Predicates = [HasStdEnc, IsFP64bit], DecoderNamespace = "Mips64" in {
 305   def CVT_S_D64 : ABSS_FT<"cvt.s.d", FGR32Opnd, FGR64Opnd, II_CVT>,
 306                   ABSS_FM<0x20, 17>;
 307   def CVT_S_L   : ABSS_FT<"cvt.s.l", FGR32Opnd, FGR64Opnd, II_CVT>,
 308                   ABSS_FM<0x20, 21>;
 309   def CVT_D64_W : ABSS_FT<"cvt.d.w", FGR64Opnd, FGR32Opnd, II_CVT>,
 310                   ABSS_FM<0x21, 20>;
 311   def CVT_D64_S : ABSS_FT<"cvt.d.s", FGR64Opnd, FGR32Opnd, II_CVT>,
 312                   ABSS_FM<0x21, 16>;
 313   def CVT_D64_L : ABSS_FT<"cvt.d.l", FGR64Opnd, FGR64Opnd, II_CVT>,
 314                   ABSS_FM<0x21, 21>;
 315 }
 316
 317 let isPseudo = 1, isCodeGenOnly = 1 in {
 318   def PseudoCVT_S_W : ABSS_FT<"", FGR32Opnd, GPR32Opnd, II_CVT>;
 319   def PseudoCVT_D32_W : ABSS_FT<"", AFGR64Opnd, GPR32Opnd, II_CVT>;
 320   def PseudoCVT_S_L : ABSS_FT<"", FGR64Opnd, GPR64Opnd, II_CVT>;
 321   def PseudoCVT_D64_W : ABSS_FT<"", FGR64Opnd, GPR32Opnd, II_CVT>;
 322   def PseudoCVT_D64_L : ABSS_FT<"", FGR64Opnd, GPR64Opnd, II_CVT>;
 323 }
 324
 325 def FABS_S : MMRel, ABSS_FT<"abs.s", FGR32Opnd, FGR32Opnd, II_ABS, fabs>,
 326              ABSS_FM<0x5, 16>;
 327 def FNEG_S : MMRel, ABSS_FT<"neg.s", FGR32Opnd, FGR32Opnd, II_NEG, fneg>,
 328              ABSS_FM<0x7, 16>;
 329 defm FABS : ABSS_M<"abs.d", II_ABS, fabs>, ABSS_FM<0x5, 17>;
 330 defm FNEG : ABSS_M<"neg.d", II_NEG, fneg>, ABSS_FM<0x7, 17>;
 331
 332 def FSQRT_S : MMRel, ABSS_FT<"sqrt.s", FGR32Opnd, FGR32Opnd, II_SQRT_S, fsqrt>,
 333               ABSS_FM<0x4, 16>;
 334 defm FSQRT : ABSS_M<"sqrt.d", II_SQRT_D, fsqrt>, ABSS_FM<0x4, 17>;
 335
 336 // The odd-numbered registers are only referenced when doing loads,
 337 // stores, and moves between floating-point and integer registers.
 338 // When defining instructions, we reference all 32-bit registers,
 339 // regardless of register aliasing.
 340
 341 /// Move Control Registers From/To CPU Registers
 342 def CFC1 : MMRel, MFC1_FT<"cfc1", GPR32Opnd, CCROpnd, II_CFC1>, MFC1_FM<2>;
 343 def CTC1 : MMRel, MTC1_FT<"ctc1", CCROpnd, GPR32Opnd, II_CTC1>, MFC1_FM<6>;
 344 def MFC1 : MMRel, MFC1_FT<"mfc1", GPR32Opnd, FGR32Opnd, II_MFC1,
 345                           bitconvert>, MFC1_FM<0>;
 346 def MTC1 : MMRel, MTC1_FT<"mtc1", FGR32Opnd, GPR32Opnd, II_MTC1,
 347                           bitconvert>, MFC1_FM<4>;
 348 def MFHC1 : MMRel, MFC1_FT<"mfhc1", GPR32Opnd, FGRH32Opnd, II_MFHC1>,
 349             MFC1_FM<3>;
 350 def MTHC1 : MMRel, MTC1_FT<"mthc1", FGRH32Opnd, GPR32Opnd, II_MTHC1>,
 351             MFC1_FM<7>;
 352 def DMFC1 : MFC1_FT<"dmfc1", GPR64Opnd, FGR64Opnd, II_DMFC1,
 353             bitconvert>, MFC1_FM<1>;
 354 def DMTC1 : MTC1_FT<"dmtc1", FGR64Opnd, GPR64Opnd, II_DMTC1,
 355             bitconvert>, MFC1_FM<5>;
 356
 357 def FMOV_S   : MMRel, ABSS_FT<"mov.s", FGR32Opnd, FGR32Opnd, II_MOV_S>,
 358                ABSS_FM<0x6, 16>;
 359 def FMOV_D32 : MMRel, ABSS_FT<"mov.d", AFGR64Opnd, AFGR64Opnd, II_MOV_D>,
 360                ABSS_FM<0x6, 17>, Requires<[HasStdEnc, NotFP64bit]>;
 361 def FMOV_D64 : ABSS_FT<"mov.d", FGR64Opnd, FGR64Opnd, II_MOV_D>,
 362                ABSS_FM<0x6, 17>, Requires<[HasStdEnc, IsFP64bit]> {
 363                  let DecoderNamespace = "Mips64";
 364 }
 365
 366 /// Floating Point Memory Instructions
 367 def LWC1 : MMRel, LW_FT<"lwc1", FGR32Opnd, II_LWC1, load>, LW_FM<0x31>;
 368 def SWC1 : MMRel, SW_FT<"swc1", FGR32Opnd, II_SWC1, store>, LW_FM<0x39>;
 369
 370 let Predicates = [HasStdEnc, IsFP64bit], DecoderNamespace = "Mips64" in {
 371   def LDC164 : LW_FT<"ldc1", FGR64Opnd, II_LDC1, load>, LW_FM<0x35>;
 372   def SDC164 : SW_FT<"sdc1", FGR64Opnd, II_SDC1, store>, LW_FM<0x3d>;
 373 }
 374
 375 let Predicates = [HasStdEnc, NotFP64bit] in {
 376   def LDC1 : MMRel, LW_FT<"ldc1", AFGR64Opnd, II_LDC1, load>, LW_FM<0x35>;
 377   def SDC1 : MMRel, SW_FT<"sdc1", AFGR64Opnd, II_SDC1, store>, LW_FM<0x3d>;
 378 }
 379
 380 /// Cop2 Memory Instructions
 381 def LWC2 : LW_FT<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>;
 382 def SWC2 : SW_FT<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>;
 383 def LDC2 : LW_FT<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>;
 384 def SDC2 : SW_FT<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>;
 385
 386 // Indexed loads and stores.
 387 // Base register + offset register addressing mode (indicated by "x" in the
 388 // instruction mnemonic) is disallowed under NaCl.
 389 let Predicates = [HasStdEnc, IsNotNaCl, HasFPIdx] in {
 390   def LWXC1 : MMRel, LWXC1_FT<"lwxc1", FGR32Opnd, II_LWXC1, load>, LWXC1_FM<0>;
 391   def SWXC1 : MMRel, SWXC1_FT<"swxc1", FGR32Opnd, II_SWXC1, store>, SWXC1_FM<8>;
 392 }
 393
 394 let Predicates = [HasStdEnc, HasFPIdx, NotFP64bit, NotInMicroMips,
 395                   IsNotNaCl] in {
 396   def LDXC1 : LWXC1_FT<"ldxc1", AFGR64Opnd, II_LDXC1, load>, LWXC1_FM<1>;
 397   def SDXC1 : SWXC1_FT<"sdxc1", AFGR64Opnd, II_SDXC1, store>, SWXC1_FM<9>;
 398 }
 399
 400 let Predicates = [HasStdEnc, HasFPIdx, IsFP64bit],
 401     DecoderNamespace="Mips64" in {
 402   def LDXC164 : LWXC1_FT<"ldxc1", FGR64Opnd, II_LDXC1, load>, LWXC1_FM<1>;
 403   def SDXC164 : SWXC1_FT<"sdxc1", FGR64Opnd, II_SDXC1, store>, SWXC1_FM<9>;
 404 }
 405
 406 // Load/store doubleword indexed unaligned.
 407 let Predicates = [HasStdEnc, NotFP64bit, IsNotNaCl] in {
 408   def LUXC1 : MMRel, LWXC1_FT<"luxc1", AFGR64Opnd, II_LUXC1>, LWXC1_FM<0x5>;
 409   def SUXC1 : MMRel, SWXC1_FT<"suxc1", AFGR64Opnd, II_SUXC1>, SWXC1_FM<0xd>;
 410 }
 411
 412 let Predicates = [HasStdEnc, IsFP64bit], DecoderNamespace="Mips64" in {
 413   def LUXC164 : LWXC1_FT<"luxc1", FGR64Opnd, II_LUXC1>, LWXC1_FM<0x5>;
 414   def SUXC164 : SWXC1_FT<"suxc1", FGR64Opnd, II_SUXC1>, SWXC1_FM<0xd>;
 415 }
 416
 417 /// Floating-point Aritmetic
 418 def FADD_S : MMRel, ADDS_FT<"add.s", FGR32Opnd, II_ADD_S, 1, fadd>,
 419              ADDS_FM<0x00, 16>;
 420 defm FADD :  ADDS_M<"add.d", II_ADD_D, 1, fadd>, ADDS_FM<0x00, 17>;
 421 def FDIV_S : MMRel, ADDS_FT<"div.s", FGR32Opnd, II_DIV_S, 0, fdiv>,
 422              ADDS_FM<0x03, 16>;
 423 defm FDIV :  ADDS_M<"div.d", II_DIV_D, 0, fdiv>, ADDS_FM<0x03, 17>;
 424 def FMUL_S : MMRel, ADDS_FT<"mul.s", FGR32Opnd, II_MUL_S, 1, fmul>,
 425              ADDS_FM<0x02, 16>;
 426 defm FMUL :  ADDS_M<"mul.d", II_MUL_D, 1, fmul>, ADDS_FM<0x02, 17>;
 427 def FSUB_S : MMRel, ADDS_FT<"sub.s", FGR32Opnd, II_SUB_S, 0, fsub>,
 428              ADDS_FM<0x01, 16>;
 429 defm FSUB :  ADDS_M<"sub.d", II_SUB_D, 0, fsub>, ADDS_FM<0x01, 17>;
 430
 431 let Predicates = [HasStdEnc, HasMips32r2] in {
 432   def MADD_S : MMRel, MADDS_FT<"madd.s", FGR32Opnd, II_MADD_S, fadd>,
 433                MADDS_FM<4, 0>;
 434   def MSUB_S : MMRel, MADDS_FT<"msub.s", FGR32Opnd, II_MSUB_S, fsub>,
 435                MADDS_FM<5, 0>;
 436 }
 437
 438 let Predicates = [HasStdEnc, HasMips32r2, NoNaNsFPMath] in {
 439   def NMADD_S : MMRel, NMADDS_FT<"nmadd.s", FGR32Opnd, II_NMADD_S, fadd>,
 440                 MADDS_FM<6, 0>;
 441   def NMSUB_S : MMRel, NMADDS_FT<"nmsub.s", FGR32Opnd, II_NMSUB_S, fsub>,
 442                 MADDS_FM<7, 0>;
 443 }
 444
 445 let Predicates = [HasStdEnc, HasMips32r2, NotFP64bit] in {
 446   def MADD_D32 : MMRel, MADDS_FT<"madd.d", AFGR64Opnd, II_MADD_D, fadd>,
 447                  MADDS_FM<4, 1>;
 448   def MSUB_D32 : MMRel, MADDS_FT<"msub.d", AFGR64Opnd, II_MSUB_D, fsub>,
 449                  MADDS_FM<5, 1>;
 450 }
 451
 452 let Predicates = [HasStdEnc, HasMips32r2, NotFP64bit, NoNaNsFPMath] in {
 453   def NMADD_D32 : MMRel, NMADDS_FT<"nmadd.d", AFGR64Opnd, II_NMADD_D, fadd>,
 454                   MADDS_FM<6, 1>;
 455   def NMSUB_D32 : MMRel, NMADDS_FT<"nmsub.d", AFGR64Opnd, II_NMSUB_D, fsub>,
 456                   MADDS_FM<7, 1>;
 457 }
 458
 459 let Predicates = [HasStdEnc, HasMips32r2, IsFP64bit], isCodeGenOnly=1 in {
 460   def MADD_D64 : MADDS_FT<"madd.d", FGR64Opnd, II_MADD_D, fadd>,
 461                  MADDS_FM<4, 1>;
 462   def MSUB_D64 : MADDS_FT<"msub.d", FGR64Opnd, II_MSUB_D, fsub>,
 463                  MADDS_FM<5, 1>;
 464 }
 465
 466 let Predicates = [HasStdEnc, HasMips32r2, IsFP64bit, NoNaNsFPMath],
 467     isCodeGenOnly=1 in {
 468   def NMADD_D64 : NMADDS_FT<"nmadd.d", FGR64Opnd, II_NMADD_D, fadd>,
 469                   MADDS_FM<6, 1>;
 470   def NMSUB_D64 : NMADDS_FT<"nmsub.d", FGR64Opnd, II_NMSUB_D, fsub>,
 471                   MADDS_FM<7, 1>;
 472 }
 473
 474 //===----------------------------------------------------------------------===//
 475 // Floating Point Branch Codes
 476 //===----------------------------------------------------------------------===//
 477 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 478 // They must be kept in synch.
 479 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 480 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 481
 482 def BC1F : MMRel, BC1F_FT<"bc1f", brtarget, IIBranch, MIPS_BRANCH_F>,
 483            BC1F_FM<0, 0>;
 484 def BC1T : MMRel, BC1F_FT<"bc1t", brtarget, IIBranch, MIPS_BRANCH_T>,
 485            BC1F_FM<0, 1>;
 486
 487 //===----------------------------------------------------------------------===//
 488 // Floating Point Flag Conditions
 489 //===----------------------------------------------------------------------===//
 490 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 491 // They must be kept in synch.
 492 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 493 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 494 def MIPS_FCOND_OEQ  : PatLeaf<(i32 2)>;
 495 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 496 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 497 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 498 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 499 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 500 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 501 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 502 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 503 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 504 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 505 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 506 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 507 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 508
 509 /// Floating Point Compare
 510 def FCMP_S32 : MMRel, CEQS_FT<"s", FGR32, II_C_CC_S, MipsFPCmp>, CEQS_FM<16>;
 511 def FCMP_D32 : MMRel, CEQS_FT<"d", AFGR64, II_C_CC_D, MipsFPCmp>, CEQS_FM<17>,
 512                Requires<[HasStdEnc, NotFP64bit]>;
 513 let DecoderNamespace = "Mips64" in
 514 def FCMP_D64 : CEQS_FT<"d", FGR64, II_C_CC_D, MipsFPCmp>, CEQS_FM<17>,
 515                Requires<[HasStdEnc, IsFP64bit]>;
 516
 517 //===----------------------------------------------------------------------===//
 518 // Floating Point Pseudo-Instructions
 519 //===----------------------------------------------------------------------===//
 520
 521 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 522 // allocation.
 523 class BuildPairF64Base<RegisterOperand RO> :
 524   PseudoSE<(outs RO:$dst), (ins GPR32Opnd:$lo, GPR32Opnd:$hi),
 525            [(set RO:$dst, (MipsBuildPairF64 GPR32Opnd:$lo, GPR32Opnd:$hi))]>;
 526
 527 def BuildPairF64 : BuildPairF64Base<AFGR64Opnd>,
 528                    Requires<[HasStdEnc, NotFP64bit]>;
 529 def BuildPairF64_64 : BuildPairF64Base<FGR64Opnd>,
 530                       Requires<[HasStdEnc, IsFP64bit]>;
 531
 532 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 533 // allocation.
 534 // if n is 0, lower part of src is extracted.
 535 // if n is 1, higher part of src is extracted.
 536 class ExtractElementF64Base<RegisterOperand RO> :
 537   PseudoSE<(outs GPR32Opnd:$dst), (ins RO:$src, i32imm:$n),
 538            [(set GPR32Opnd:$dst, (MipsExtractElementF64 RO:$src, imm:$n))]>;
 539
 540 def ExtractElementF64 : ExtractElementF64Base<AFGR64Opnd>,
 541                         Requires<[HasStdEnc, NotFP64bit]>;
 542 def ExtractElementF64_64 : ExtractElementF64Base<FGR64Opnd>,
 543                            Requires<[HasStdEnc, IsFP64bit]>;
 544
 545 //===----------------------------------------------------------------------===//
 546 // InstAliases.
 547 //===----------------------------------------------------------------------===//
 548 def : InstAlias<"bc1t $offset", (BC1T FCC0, brtarget:$offset)>;
 549 def : InstAlias<"bc1f $offset", (BC1F FCC0, brtarget:$offset)>;
 550
 551 //===----------------------------------------------------------------------===//
 552 // Floating Point Patterns
 553 //===----------------------------------------------------------------------===//
 554 def : MipsPat<(f32 fpimm0), (MTC1 ZERO)>;
 555 def : MipsPat<(f32 fpimm0neg), (FNEG_S (MTC1 ZERO))>;
 556
 557 def : MipsPat<(f32 (sint_to_fp GPR32Opnd:$src)),
 558               (PseudoCVT_S_W GPR32Opnd:$src)>;
 559 def : MipsPat<(MipsTruncIntFP FGR32Opnd:$src),
 560               (TRUNC_W_S FGR32Opnd:$src)>;
 561
 562 let Predicates = [HasStdEnc, NotFP64bit] in {
 563   def : MipsPat<(f64 (sint_to_fp GPR32Opnd:$src)),
 564                 (PseudoCVT_D32_W GPR32Opnd:$src)>;
 565   def : MipsPat<(MipsTruncIntFP AFGR64Opnd:$src),
 566                 (TRUNC_W_D32 AFGR64Opnd:$src)>;
 567   def : MipsPat<(f32 (fround AFGR64Opnd:$src)),
 568                 (CVT_S_D32 AFGR64Opnd:$src)>;
 569   def : MipsPat<(f64 (fextend FGR32Opnd:$src)),
 570                 (CVT_D32_S FGR32Opnd:$src)>;
 571 }
 572
 573 let Predicates = [HasStdEnc, IsFP64bit] in {
 574   def : MipsPat<(f64 fpimm0), (DMTC1 ZERO_64)>;
 575   def : MipsPat<(f64 fpimm0neg), (FNEG_D64 (DMTC1 ZERO_64))>;
 576
 577   def : MipsPat<(f64 (sint_to_fp GPR32Opnd:$src)),
 578                 (PseudoCVT_D64_W GPR32Opnd:$src)>;
 579   def : MipsPat<(f32 (sint_to_fp GPR64Opnd:$src)),
 580                 (EXTRACT_SUBREG (PseudoCVT_S_L GPR64Opnd:$src), sub_lo)>;
 581   def : MipsPat<(f64 (sint_to_fp GPR64Opnd:$src)),
 582                 (PseudoCVT_D64_L GPR64Opnd:$src)>;
 583
 584   def : MipsPat<(MipsTruncIntFP FGR64Opnd:$src),
 585                 (TRUNC_W_D64 FGR64Opnd:$src)>;
 586   def : MipsPat<(MipsTruncIntFP FGR32Opnd:$src),
 587                 (TRUNC_L_S FGR32Opnd:$src)>;
 588   def : MipsPat<(MipsTruncIntFP FGR64Opnd:$src),
 589                 (TRUNC_L_D64 FGR64Opnd:$src)>;
 590
 591   def : MipsPat<(f32 (fround FGR64Opnd:$src)),
 592                 (CVT_S_D64 FGR64Opnd:$src)>;
 593   def : MipsPat<(f64 (fextend FGR32Opnd:$src)),
 594                 (CVT_D64_S FGR32Opnd:$src)>;
 595 }
 596
 597 // Patterns for loads/stores with a reg+imm operand.
 598 let AddedComplexity = 40 in {
 599   def : LoadRegImmPat<LWC1, f32, load>;
 600   def : StoreRegImmPat<SWC1, f32>;
 601
 602   let Predicates = [HasStdEnc, IsFP64bit] in {
 603     def : LoadRegImmPat<LDC164, f64, load>;
 604     def : StoreRegImmPat<SDC164, f64>;
 605   }
 606
 607   let Predicates = [HasStdEnc, NotFP64bit] in {
 608     def : LoadRegImmPat<LDC1, f64, load>;
 609     def : StoreRegImmPat<SDC1, f64>;
 610   }
 611 }