lib/Target/Mips/MipsISelLowering.h

   1 //===-- MipsISelLowering.h - Mips DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that Mips uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_MIPS_MIPSISELLOWERING_H
  16 #define LLVM_LIB_TARGET_MIPS_MIPSISELLOWERING_H
  17
  18 #include "MCTargetDesc/MipsABIInfo.h"
  19 #include "MCTargetDesc/MipsBaseInfo.h"
  20 #include "Mips.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include <deque>
  26 #include <string>
  27
  28 namespace llvm {
  29   namespace MipsISD {
  30     enum NodeType : unsigned {
  31       // Start the numbering from where ISD NodeType finishes.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       // Jump and link (call)
  35       JmpLink,
  36
  37       // Tail call
  38       TailCall,
  39
  40       // Get the Higher 16 bits from a 32-bit immediate
  41       // No relation with Mips Hi register
  42       Hi,
  43
  44       // Get the Lower 16 bits from a 32-bit immediate
  45       // No relation with Mips Lo register
  46       Lo,
  47
  48       // Handle gp_rel (small data/bss sections) relocation.
  49       GPRel,
  50
  51       // Thread Pointer
  52       ThreadPointer,
  53
  54       // Floating Point Branch Conditional
  55       FPBrcond,
  56
  57       // Floating Point Compare
  58       FPCmp,
  59
  60       // Floating Point Conditional Moves
  61       CMovFP_T,
  62       CMovFP_F,
  63
  64       // FP-to-int truncation node.
  65       TruncIntFP,
  66
  67       // Return
  68       Ret,
  69
  70       EH_RETURN,
  71
  72       // Node used to extract integer from accumulator.
  73       MFHI,
  74       MFLO,
  75
  76       // Node used to insert integers to accumulator.
  77       MTLOHI,
  78
  79       // Mult nodes.
  80       Mult,
  81       Multu,
  82
  83       // MAdd/Sub nodes
  84       MAdd,
  85       MAddu,
  86       MSub,
  87       MSubu,
  88
  89       // DivRem(u)
  90       DivRem,
  91       DivRemU,
  92       DivRem16,
  93       DivRemU16,
  94
  95       BuildPairF64,
  96       ExtractElementF64,
  97
  98       Wrapper,
  99
 100       DynAlloc,
 101
 102       Sync,
 103
 104       Ext,
 105       Ins,
 106
 107       // EXTR.W instrinsic nodes.
 108       EXTP,
 109       EXTPDP,
 110       EXTR_S_H,
 111       EXTR_W,
 112       EXTR_R_W,
 113       EXTR_RS_W,
 114       SHILO,
 115       MTHLIP,
 116
 117       // DPA.W intrinsic nodes.
 118       MULSAQ_S_W_PH,
 119       MAQ_S_W_PHL,
 120       MAQ_S_W_PHR,
 121       MAQ_SA_W_PHL,
 122       MAQ_SA_W_PHR,
 123       DPAU_H_QBL,
 124       DPAU_H_QBR,
 125       DPSU_H_QBL,
 126       DPSU_H_QBR,
 127       DPAQ_S_W_PH,
 128       DPSQ_S_W_PH,
 129       DPAQ_SA_L_W,
 130       DPSQ_SA_L_W,
 131       DPA_W_PH,
 132       DPS_W_PH,
 133       DPAQX_S_W_PH,
 134       DPAQX_SA_W_PH,
 135       DPAX_W_PH,
 136       DPSX_W_PH,
 137       DPSQX_S_W_PH,
 138       DPSQX_SA_W_PH,
 139       MULSA_W_PH,
 140
 141       MULT,
 142       MULTU,
 143       MADD_DSP,
 144       MADDU_DSP,
 145       MSUB_DSP,
 146       MSUBU_DSP,
 147
 148       // DSP shift nodes.
 149       SHLL_DSP,
 150       SHRA_DSP,
 151       SHRL_DSP,
 152
 153       // DSP setcc and select_cc nodes.
 154       SETCC_DSP,
 155       SELECT_CC_DSP,
 156
 157       // Vector comparisons.
 158       // These take a vector and return a boolean.
 159       VALL_ZERO,
 160       VANY_ZERO,
 161       VALL_NONZERO,
 162       VANY_NONZERO,
 163
 164       // These take a vector and return a vector bitmask.
 165       VCEQ,
 166       VCLE_S,
 167       VCLE_U,
 168       VCLT_S,
 169       VCLT_U,
 170
 171       // Element-wise vector max/min.
 172       VSMAX,
 173       VSMIN,
 174       VUMAX,
 175       VUMIN,
 176
 177       // Vector Shuffle with mask as an operand
 178       VSHF,  // Generic shuffle
 179       SHF,   // 4-element set shuffle.
 180       ILVEV, // Interleave even elements
 181       ILVOD, // Interleave odd elements
 182       ILVL,  // Interleave left elements
 183       ILVR,  // Interleave right elements
 184       PCKEV, // Pack even elements
 185       PCKOD, // Pack odd elements
 186
 187       // Vector Lane Copy
 188       INSVE, // Copy element from one vector to another
 189
 190       // Combined (XOR (OR $a, $b), -1)
 191       VNOR,
 192
 193       // Extended vector element extraction
 194       VEXTRACT_SEXT_ELT,
 195       VEXTRACT_ZEXT_ELT,
 196
 197       // Load/Store Left/Right nodes.
 198       LWL = ISD::FIRST_TARGET_MEMORY_OPCODE,
 199       LWR,
 200       SWL,
 201       SWR,
 202       LDL,
 203       LDR,
 204       SDL,
 205       SDR
 206     };
 207   }
 208
 209   //===--------------------------------------------------------------------===//
 210   // TargetLowering Implementation
 211   //===--------------------------------------------------------------------===//
 212   class MipsFunctionInfo;
 213   class MipsSubtarget;
 214   class MipsCCState;
 215
 216   class MipsTargetLowering : public TargetLowering  {
 217     bool isMicroMips;
 218   public:
 219     explicit MipsTargetLowering(const MipsTargetMachine &TM,
 220                                 const MipsSubtarget &STI);
 221
 222     static const MipsTargetLowering *create(const MipsTargetMachine &TM,
 223                                             const MipsSubtarget &STI);
 224
 225     /// createFastISel - This method returns a target specific FastISel object,
 226     /// or null if the target does not support "fast" ISel.
 227     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 228                              const TargetLibraryInfo *libInfo) const override;
 229
 230     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i32; }
 231
 232     void LowerOperationWrapper(SDNode *N,
 233                                SmallVectorImpl<SDValue> &Results,
 234                                SelectionDAG &DAG) const override;
 235
 236     /// LowerOperation - Provide custom lowering hooks for some operations.
 237     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 238
 239     /// ReplaceNodeResults - Replace the results of node with an illegal result
 240     /// type with new values built out of custom code.
 241     ///
 242     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 243                             SelectionDAG &DAG) const override;
 244
 245     /// getTargetNodeName - This method returns the name of a target specific
 246     //  DAG node.
 247     const char *getTargetNodeName(unsigned Opcode) const override;
 248
 249     /// getSetCCResultType - get the ISD::SETCC result ValueType
 250     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 251                            EVT VT) const override;
 252
 253     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 254
 255     MachineBasicBlock *
 256     EmitInstrWithCustomInserter(MachineInstr *MI,
 257                                 MachineBasicBlock *MBB) const override;
 258
 259     struct LTStr {
 260       bool operator()(const char *S1, const char *S2) const {
 261         return strcmp(S1, S2) < 0;
 262       }
 263     };
 264
 265     void HandleByVal(CCState *, unsigned &, unsigned) const override;
 266
 267     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 268
 269   protected:
 270     SDValue getGlobalReg(SelectionDAG &DAG, EVT Ty) const;
 271
 272     // This method creates the following nodes, which are necessary for
 273     // computing a local symbol's address:
 274     //
 275     // (add (load (wrapper $gp, %got(sym)), %lo(sym))
 276     template <class NodeTy>
 277     SDValue getAddrLocal(NodeTy *N, SDLoc DL, EVT Ty, SelectionDAG &DAG,
 278                          bool IsN32OrN64) const {
 279       unsigned GOTFlag = IsN32OrN64 ? MipsII::MO_GOT_PAGE : MipsII::MO_GOT;
 280       SDValue GOT = DAG.getNode(MipsISD::Wrapper, DL, Ty, getGlobalReg(DAG, Ty),
 281                                 getTargetNode(N, Ty, DAG, GOTFlag));
 282       SDValue Load = DAG.getLoad(Ty, DL, DAG.getEntryNode(), GOT,
 283                                  MachinePointerInfo::getGOT(), false, false,
 284                                  false, 0);
 285       unsigned LoFlag = IsN32OrN64 ? MipsII::MO_GOT_OFST : MipsII::MO_ABS_LO;
 286       SDValue Lo = DAG.getNode(MipsISD::Lo, DL, Ty,
 287                                getTargetNode(N, Ty, DAG, LoFlag));
 288       return DAG.getNode(ISD::ADD, DL, Ty, Load, Lo);
 289     }
 290
 291     // This method creates the following nodes, which are necessary for
 292     // computing a global symbol's address:
 293     //
 294     // (load (wrapper $gp, %got(sym)))
 295     template <class NodeTy>
 296     SDValue getAddrGlobal(NodeTy *N, SDLoc DL, EVT Ty, SelectionDAG &DAG,
 297                           unsigned Flag, SDValue Chain,
 298                           const MachinePointerInfo &PtrInfo) const {
 299       SDValue Tgt = DAG.getNode(MipsISD::Wrapper, DL, Ty, getGlobalReg(DAG, Ty),
 300                                 getTargetNode(N, Ty, DAG, Flag));
 301       return DAG.getLoad(Ty, DL, Chain, Tgt, PtrInfo, false, false, false, 0);
 302     }
 303
 304     // This method creates the following nodes, which are necessary for
 305     // computing a global symbol's address in large-GOT mode:
 306     //
 307     // (load (wrapper (add %hi(sym), $gp), %lo(sym)))
 308     template <class NodeTy>
 309     SDValue getAddrGlobalLargeGOT(NodeTy *N, SDLoc DL, EVT Ty,
 310                                   SelectionDAG &DAG, unsigned HiFlag,
 311                                   unsigned LoFlag, SDValue Chain,
 312                                   const MachinePointerInfo &PtrInfo) const {
 313       SDValue Hi =
 314           DAG.getNode(MipsISD::Hi, DL, Ty, getTargetNode(N, Ty, DAG, HiFlag));
 315       Hi = DAG.getNode(ISD::ADD, DL, Ty, Hi, getGlobalReg(DAG, Ty));
 316       SDValue Wrapper = DAG.getNode(MipsISD::Wrapper, DL, Ty, Hi,
 317                                     getTargetNode(N, Ty, DAG, LoFlag));
 318       return DAG.getLoad(Ty, DL, Chain, Wrapper, PtrInfo, false, false, false,
 319                          0);
 320     }
 321
 322     // This method creates the following nodes, which are necessary for
 323     // computing a symbol's address in non-PIC mode:
 324     //
 325     // (add %hi(sym), %lo(sym))
 326     template <class NodeTy>
 327     SDValue getAddrNonPIC(NodeTy *N, SDLoc DL, EVT Ty,
 328                           SelectionDAG &DAG) const {
 329       SDValue Hi = getTargetNode(N, Ty, DAG, MipsII::MO_ABS_HI);
 330       SDValue Lo = getTargetNode(N, Ty, DAG, MipsII::MO_ABS_LO);
 331       return DAG.getNode(ISD::ADD, DL, Ty,
 332                          DAG.getNode(MipsISD::Hi, DL, Ty, Hi),
 333                          DAG.getNode(MipsISD::Lo, DL, Ty, Lo));
 334     }
 335
 336     // This method creates the following nodes, which are necessary for
 337     // computing a symbol's address using gp-relative addressing:
 338     //
 339     // (add $gp, %gp_rel(sym))
 340     template <class NodeTy>
 341     SDValue getAddrGPRel(NodeTy *N, SDLoc DL, EVT Ty, SelectionDAG &DAG) const {
 342       assert(Ty == MVT::i32);
 343       SDValue GPRel = getTargetNode(N, Ty, DAG, MipsII::MO_GPREL);
 344       return DAG.getNode(ISD::ADD, DL, Ty,
 345                          DAG.getRegister(Mips::GP, Ty),
 346                          DAG.getNode(MipsISD::GPRel, DL, DAG.getVTList(Ty),
 347                                      GPRel));
 348     }
 349
 350     /// This function fills Ops, which is the list of operands that will later
 351     /// be used when a function call node is created. It also generates
 352     /// copyToReg nodes to set up argument registers.
 353     virtual void
 354     getOpndList(SmallVectorImpl<SDValue> &Ops,
 355                 std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
 356                 bool IsPICCall, bool GlobalOrExternal, bool InternalLinkage,
 357                 bool IsCallReloc, CallLoweringInfo &CLI, SDValue Callee,
 358                 SDValue Chain) const;
 359
 360   protected:
 361     SDValue lowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 362     SDValue lowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 363
 364     // Subtarget Info
 365     const MipsSubtarget &Subtarget;
 366     // Cache the ABI from the TargetMachine, we use it everywhere.
 367     const MipsABIInfo &ABI;
 368
 369   private:
 370     // Create a TargetGlobalAddress node.
 371     SDValue getTargetNode(GlobalAddressSDNode *N, EVT Ty, SelectionDAG &DAG,
 372                           unsigned Flag) const;
 373
 374     // Create a TargetExternalSymbol node.
 375     SDValue getTargetNode(ExternalSymbolSDNode *N, EVT Ty, SelectionDAG &DAG,
 376                           unsigned Flag) const;
 377
 378     // Create a TargetBlockAddress node.
 379     SDValue getTargetNode(BlockAddressSDNode *N, EVT Ty, SelectionDAG &DAG,
 380                           unsigned Flag) const;
 381
 382     // Create a TargetJumpTable node.
 383     SDValue getTargetNode(JumpTableSDNode *N, EVT Ty, SelectionDAG &DAG,
 384                           unsigned Flag) const;
 385
 386     // Create a TargetConstantPool node.
 387     SDValue getTargetNode(ConstantPoolSDNode *N, EVT Ty, SelectionDAG &DAG,
 388                           unsigned Flag) const;
 389
 390     // Lower Operand helpers
 391     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 392                             CallingConv::ID CallConv, bool isVarArg,
 393                             const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl,
 394                             SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals,
 395                             TargetLowering::CallLoweringInfo &CLI) const;
 396
 397     // Lower Operand specifics
 398     SDValue lowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 399     SDValue lowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 400     SDValue lowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 401     SDValue lowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 402     SDValue lowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 403     SDValue lowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 404     SDValue lowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 405     SDValue lowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 406     SDValue lowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 407     SDValue lowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 408     SDValue lowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 409     SDValue lowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 410     SDValue lowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 411     SDValue lowerFABS(SDValue Op, SelectionDAG &DAG) const;
 412     SDValue lowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 413     SDValue lowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 414     SDValue lowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 415     SDValue lowerATOMIC_FENCE(SDValue Op, SelectionDAG& DAG) const;
 416     SDValue lowerShiftLeftParts(SDValue Op, SelectionDAG& DAG) const;
 417     SDValue lowerShiftRightParts(SDValue Op, SelectionDAG& DAG,
 418                                  bool IsSRA) const;
 419     SDValue lowerADD(SDValue Op, SelectionDAG &DAG) const;
 420     SDValue lowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 421
 422     /// isEligibleForTailCallOptimization - Check whether the call is eligible
 423     /// for tail call optimization.
 424     virtual bool
 425     isEligibleForTailCallOptimization(const CCState &CCInfo,
 426                                       unsigned NextStackOffset,
 427                                       const MipsFunctionInfo &FI) const = 0;
 428
 429     /// copyByValArg - Copy argument registers which were used to pass a byval
 430     /// argument to the stack. Create a stack frame object for the byval
 431     /// argument.
 432     void copyByValRegs(SDValue Chain, SDLoc DL, std::vector<SDValue> &OutChains,
 433                        SelectionDAG &DAG, const ISD::ArgFlagsTy &Flags,
 434                        SmallVectorImpl<SDValue> &InVals,
 435                        const Argument *FuncArg, unsigned FirstReg,
 436                        unsigned LastReg, const CCValAssign &VA,
 437                        MipsCCState &State) const;
 438
 439     /// passByValArg - Pass a byval argument in registers or on stack.
 440     void passByValArg(SDValue Chain, SDLoc DL,
 441                       std::deque<std::pair<unsigned, SDValue>> &RegsToPass,
 442                       SmallVectorImpl<SDValue> &MemOpChains, SDValue StackPtr,
 443                       MachineFrameInfo *MFI, SelectionDAG &DAG, SDValue Arg,
 444                       unsigned FirstReg, unsigned LastReg,
 445                       const ISD::ArgFlagsTy &Flags, bool isLittle,
 446                       const CCValAssign &VA) const;
 447
 448     /// writeVarArgRegs - Write variable function arguments passed in registers
 449     /// to the stack. Also create a stack frame object for the first variable
 450     /// argument.
 451     void writeVarArgRegs(std::vector<SDValue> &OutChains, SDValue Chain,
 452                          SDLoc DL, SelectionDAG &DAG, CCState &State) const;
 453
 454     SDValue
 455       LowerFormalArguments(SDValue Chain,
 456                            CallingConv::ID CallConv, bool isVarArg,
 457                            const SmallVectorImpl<ISD::InputArg> &Ins,
 458                            SDLoc dl, SelectionDAG &DAG,
 459                            SmallVectorImpl<SDValue> &InVals) const override;
 460
 461     SDValue passArgOnStack(SDValue StackPtr, unsigned Offset, SDValue Chain,
 462                            SDValue Arg, SDLoc DL, bool IsTailCall,
 463                            SelectionDAG &DAG) const;
 464
 465     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 466                       SmallVectorImpl<SDValue> &InVals) const override;
 467
 468     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 469                         bool isVarArg,
 470                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 471                         LLVMContext &Context) const override;
 472
 473     SDValue LowerReturn(SDValue Chain,
 474                         CallingConv::ID CallConv, bool isVarArg,
 475                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 476                         const SmallVectorImpl<SDValue> &OutVals,
 477                         SDLoc dl, SelectionDAG &DAG) const override;
 478
 479     bool shouldSignExtendTypeInLibCall(EVT Type, bool IsSigned) const override;
 480
 481     // Inline asm support
 482     ConstraintType getConstraintType(StringRef Constraint) const override;
 483
 484     /// Examine constraint string and operand type and determine a weight value.
 485     /// The operand object must already have been set up with the operand type.
 486     ConstraintWeight getSingleConstraintMatchWeight(
 487       AsmOperandInfo &info, const char *constraint) const override;
 488
 489     /// This function parses registers that appear in inline-asm constraints.
 490     /// It returns pair (0, 0) on failure.
 491     std::pair<unsigned, const TargetRegisterClass *>
 492     parseRegForInlineAsmConstraint(StringRef C, MVT VT) const;
 493
 494     std::pair<unsigned, const TargetRegisterClass *>
 495     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 496                                  StringRef Constraint, MVT VT) const override;
 497
 498     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 499     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 500     /// true it means one of the asm constraint of the inline asm instruction
 501     /// being processed is 'm'.
 502     void LowerAsmOperandForConstraint(SDValue Op,
 503                                       std::string &Constraint,
 504                                       std::vector<SDValue> &Ops,
 505                                       SelectionDAG &DAG) const override;
 506
 507     unsigned
 508     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 509       if (ConstraintCode == "R")
 510         return InlineAsm::Constraint_R;
 511       else if (ConstraintCode == "ZC")
 512         return InlineAsm::Constraint_ZC;
 513       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 514     }
 515
 516     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 517                                unsigned AS) const override;
 518
 519     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 520
 521     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
 522                             unsigned SrcAlign,
 523                             bool IsMemset, bool ZeroMemset,
 524                             bool MemcpyStrSrc,
 525                             MachineFunction &MF) const override;
 526
 527     /// isFPImmLegal - Returns true if the target can instruction select the
 528     /// specified FP immediate natively. If false, the legalizer will
 529     /// materialize the FP immediate as a load from a constant pool.
 530     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 531
 532     unsigned getJumpTableEncoding() const override;
 533     bool useSoftFloat() const override;
 534
 535     /// Emit a sign-extension using sll/sra, seb, or seh appropriately.
 536     MachineBasicBlock *emitSignExtendToI32InReg(MachineInstr *MI,
 537                                                 MachineBasicBlock *BB,
 538                                                 unsigned Size, unsigned DstReg,
 539                                                 unsigned SrcRec) const;
 540
 541     MachineBasicBlock *emitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
 542                     unsigned Size, unsigned BinOpcode, bool Nand = false) const;
 543     MachineBasicBlock *emitAtomicBinaryPartword(MachineInstr *MI,
 544                     MachineBasicBlock *BB, unsigned Size, unsigned BinOpcode,
 545                     bool Nand = false) const;
 546     MachineBasicBlock *emitAtomicCmpSwap(MachineInstr *MI,
 547                                   MachineBasicBlock *BB, unsigned Size) const;
 548     MachineBasicBlock *emitAtomicCmpSwapPartword(MachineInstr *MI,
 549                                   MachineBasicBlock *BB, unsigned Size) const;
 550     MachineBasicBlock *emitSEL_D(MachineInstr *MI, MachineBasicBlock *BB) const;
 551     MachineBasicBlock *emitPseudoSELECT(MachineInstr *MI,
 552                                         MachineBasicBlock *BB, bool isFPCmp,
 553                                         unsigned Opc) const;
 554   };
 555
 556   /// Create MipsTargetLowering objects.
 557   const MipsTargetLowering *
 558   createMips16TargetLowering(const MipsTargetMachine &TM,
 559                              const MipsSubtarget &STI);
 560   const MipsTargetLowering *
 561   createMipsSETargetLowering(const MipsTargetMachine &TM,
 562                              const MipsSubtarget &STI);
 563
 564   namespace Mips {
 565     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 566                              const TargetLibraryInfo *libInfo);
 567   }
 568 }
 569
 570 #endif