lib/Target/Mips/MipsISelLowering.h

   1 //===-- MipsISelLowering.h - Mips DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that Mips uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef MipsISELLOWERING_H
  16 #define MipsISELLOWERING_H
  17
  18 #include "Mips.h"
  19 #include "MipsSubtarget.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/Function.h"
  23 #include "llvm/Target/TargetLowering.h"
  24 #include <deque>
  25 #include <string>
  26
  27 namespace llvm {
  28   namespace MipsISD {
  29     enum NodeType {
  30       // Start the numbering from where ISD NodeType finishes.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       // Jump and link (call)
  34       JmpLink,
  35
  36       // Tail call
  37       TailCall,
  38
  39       // Get the Higher 16 bits from a 32-bit immediate
  40       // No relation with Mips Hi register
  41       Hi,
  42
  43       // Get the Lower 16 bits from a 32-bit immediate
  44       // No relation with Mips Lo register
  45       Lo,
  46
  47       // Handle gp_rel (small data/bss sections) relocation.
  48       GPRel,
  49
  50       // Thread Pointer
  51       ThreadPointer,
  52
  53       // Floating Point Branch Conditional
  54       FPBrcond,
  55
  56       // Floating Point Compare
  57       FPCmp,
  58
  59       // Floating Point Conditional Moves
  60       CMovFP_T,
  61       CMovFP_F,
  62
  63       // FP-to-int truncation node.
  64       TruncIntFP,
  65
  66       // Return
  67       Ret,
  68
  69       EH_RETURN,
  70
  71       // Node used to extract integer from accumulator.
  72       ExtractLOHI,
  73
  74       // Node used to insert integers to accumulator.
  75       InsertLOHI,
  76
  77       // Mult nodes.
  78       Mult,
  79       Multu,
  80
  81       // MAdd/Sub nodes
  82       MAdd,
  83       MAddu,
  84       MSub,
  85       MSubu,
  86
  87       // DivRem(u)
  88       DivRem,
  89       DivRemU,
  90       DivRem16,
  91       DivRemU16,
  92
  93       BuildPairF64,
  94       ExtractElementF64,
  95
  96       Wrapper,
  97
  98       DynAlloc,
  99
 100       Sync,
 101
 102       Ext,
 103       Ins,
 104
 105       // EXTR.W instrinsic nodes.
 106       EXTP,
 107       EXTPDP,
 108       EXTR_S_H,
 109       EXTR_W,
 110       EXTR_R_W,
 111       EXTR_RS_W,
 112       SHILO,
 113       MTHLIP,
 114
 115       // DPA.W intrinsic nodes.
 116       MULSAQ_S_W_PH,
 117       MAQ_S_W_PHL,
 118       MAQ_S_W_PHR,
 119       MAQ_SA_W_PHL,
 120       MAQ_SA_W_PHR,
 121       DPAU_H_QBL,
 122       DPAU_H_QBR,
 123       DPSU_H_QBL,
 124       DPSU_H_QBR,
 125       DPAQ_S_W_PH,
 126       DPSQ_S_W_PH,
 127       DPAQ_SA_L_W,
 128       DPSQ_SA_L_W,
 129       DPA_W_PH,
 130       DPS_W_PH,
 131       DPAQX_S_W_PH,
 132       DPAQX_SA_W_PH,
 133       DPAX_W_PH,
 134       DPSX_W_PH,
 135       DPSQX_S_W_PH,
 136       DPSQX_SA_W_PH,
 137       MULSA_W_PH,
 138
 139       MULT,
 140       MULTU,
 141       MADD_DSP,
 142       MADDU_DSP,
 143       MSUB_DSP,
 144       MSUBU_DSP,
 145
 146       // DSP shift nodes.
 147       SHLL_DSP,
 148       SHRA_DSP,
 149       SHRL_DSP,
 150
 151       // DSP setcc and select_cc nodes.
 152       SETCC_DSP,
 153       SELECT_CC_DSP,
 154
 155       // Vector comparisons.
 156       // These take a vector and return a boolean.
 157       VALL_ZERO,
 158       VANY_ZERO,
 159       VALL_NONZERO,
 160       VANY_NONZERO,
 161
 162       // These take a vector and return a vector bitmask.
 163       VCEQ,
 164       VCLE_S,
 165       VCLE_U,
 166       VCLT_S,
 167       VCLT_U,
 168
 169       // Element-wise vector max/min.
 170       VSMAX,
 171       VSMIN,
 172       VUMAX,
 173       VUMIN,
 174
 175       // Vector Shuffle with mask as an operand
 176       VSHF,  // Generic shuffle
 177
 178       // Combined (XOR (OR $a, $b), -1)
 179       VNOR,
 180
 181       // Extended vector element extraction
 182       VEXTRACT_SEXT_ELT,
 183       VEXTRACT_ZEXT_ELT,
 184
 185       // Load/Store Left/Right nodes.
 186       LWL = ISD::FIRST_TARGET_MEMORY_OPCODE,
 187       LWR,
 188       SWL,
 189       SWR,
 190       LDL,
 191       LDR,
 192       SDL,
 193       SDR
 194     };
 195   }
 196
 197   //===--------------------------------------------------------------------===//
 198   // TargetLowering Implementation
 199   //===--------------------------------------------------------------------===//
 200   class MipsFunctionInfo;
 201
 202   class MipsTargetLowering : public TargetLowering  {
 203   public:
 204     explicit MipsTargetLowering(MipsTargetMachine &TM);
 205
 206     static const MipsTargetLowering *create(MipsTargetMachine &TM);
 207
 208     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i32; }
 209
 210     virtual void LowerOperationWrapper(SDNode *N,
 211                                        SmallVectorImpl<SDValue> &Results,
 212                                        SelectionDAG &DAG) const;
 213
 214     /// LowerOperation - Provide custom lowering hooks for some operations.
 215     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 216
 217     /// ReplaceNodeResults - Replace the results of node with an illegal result
 218     /// type with new values built out of custom code.
 219     ///
 220     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 221                                     SelectionDAG &DAG) const;
 222
 223     /// getTargetNodeName - This method returns the name of a target specific
 224     //  DAG node.
 225     virtual const char *getTargetNodeName(unsigned Opcode) const;
 226
 227     /// getSetCCResultType - get the ISD::SETCC result ValueType
 228     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 229
 230     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 231
 232     virtual MachineBasicBlock *
 233     EmitInstrWithCustomInserter(MachineInstr *MI, MachineBasicBlock *MBB) const;
 234
 235     struct LTStr {
 236       bool operator()(const char *S1, const char *S2) const {
 237         return strcmp(S1, S2) < 0;
 238       }
 239     };
 240
 241   protected:
 242     SDValue getGlobalReg(SelectionDAG &DAG, EVT Ty) const;
 243
 244     SDValue getAddrLocal(SDValue Op, SelectionDAG &DAG, bool HasMips64) const;
 245
 246     SDValue getAddrGlobal(SDValue Op, SelectionDAG &DAG, unsigned Flag) const;
 247
 248     SDValue getAddrGlobalLargeGOT(SDValue Op, SelectionDAG &DAG,
 249                                   unsigned HiFlag, unsigned LoFlag) const;
 250
 251     /// This function fills Ops, which is the list of operands that will later
 252     /// be used when a function call node is created. It also generates
 253     /// copyToReg nodes to set up argument registers.
 254     virtual void
 255     getOpndList(SmallVectorImpl<SDValue> &Ops,
 256                 std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
 257                 bool IsPICCall, bool GlobalOrExternal, bool InternalLinkage,
 258                 CallLoweringInfo &CLI, SDValue Callee, SDValue Chain) const;
 259
 260     /// ByValArgInfo - Byval argument information.
 261     struct ByValArgInfo {
 262       unsigned FirstIdx; // Index of the first register used.
 263       unsigned NumRegs;  // Number of registers used for this argument.
 264       unsigned Address;  // Offset of the stack area used to pass this argument.
 265
 266       ByValArgInfo() : FirstIdx(0), NumRegs(0), Address(0) {}
 267     };
 268
 269     /// MipsCC - This class provides methods used to analyze formal and call
 270     /// arguments and inquire about calling convention information.
 271     class MipsCC {
 272     public:
 273       enum SpecialCallingConvType {
 274         Mips16RetHelperConv, NoSpecialCallingConv
 275       };
 276
 277       MipsCC(CallingConv::ID CallConv, bool IsO32, bool IsFP64, CCState &Info,
 278              SpecialCallingConvType SpecialCallingConv = NoSpecialCallingConv);
 279
 280
 281       void analyzeCallOperands(const SmallVectorImpl<ISD::OutputArg> &Outs,
 282                                bool IsVarArg, bool IsSoftFloat,
 283                                const SDNode *CallNode,
 284                                std::vector<ArgListEntry> &FuncArgs);
 285       void analyzeFormalArguments(const SmallVectorImpl<ISD::InputArg> &Ins,
 286                                   bool IsSoftFloat,
 287                                   Function::const_arg_iterator FuncArg);
 288
 289       void analyzeCallResult(const SmallVectorImpl<ISD::InputArg> &Ins,
 290                              bool IsSoftFloat, const SDNode *CallNode,
 291                              const Type *RetTy) const;
 292
 293       void analyzeReturn(const SmallVectorImpl<ISD::OutputArg> &Outs,
 294                          bool IsSoftFloat, const Type *RetTy) const;
 295
 296       const CCState &getCCInfo() const { return CCInfo; }
 297
 298       /// hasByValArg - Returns true if function has byval arguments.
 299       bool hasByValArg() const { return !ByValArgs.empty(); }
 300
 301       /// regSize - Size (in number of bits) of integer registers.
 302       unsigned regSize() const { return IsO32 ? 4 : 8; }
 303
 304       /// numIntArgRegs - Number of integer registers available for calls.
 305       unsigned numIntArgRegs() const;
 306
 307       /// reservedArgArea - The size of the area the caller reserves for
 308       /// register arguments. This is 16-byte if ABI is O32.
 309       unsigned reservedArgArea() const;
 310
 311       /// Return pointer to array of integer argument registers.
 312       const uint16_t *intArgRegs() const;
 313
 314       typedef SmallVectorImpl<ByValArgInfo>::const_iterator byval_iterator;
 315       byval_iterator byval_begin() const { return ByValArgs.begin(); }
 316       byval_iterator byval_end() const { return ByValArgs.end(); }
 317
 318     private:
 319       void handleByValArg(unsigned ValNo, MVT ValVT, MVT LocVT,
 320                           CCValAssign::LocInfo LocInfo,
 321                           ISD::ArgFlagsTy ArgFlags);
 322
 323       /// useRegsForByval - Returns true if the calling convention allows the
 324       /// use of registers to pass byval arguments.
 325       bool useRegsForByval() const { return CallConv != CallingConv::Fast; }
 326
 327       /// Return the function that analyzes fixed argument list functions.
 328       llvm::CCAssignFn *fixedArgFn() const;
 329
 330       /// Return the function that analyzes variable argument list functions.
 331       llvm::CCAssignFn *varArgFn() const;
 332
 333       const uint16_t *shadowRegs() const;
 334
 335       void allocateRegs(ByValArgInfo &ByVal, unsigned ByValSize,
 336                         unsigned Align);
 337
 338       /// Return the type of the register which is used to pass an argument or
 339       /// return a value. This function returns f64 if the argument is an i64
 340       /// value which has been generated as a result of softening an f128 value.
 341       /// Otherwise, it just returns VT.
 342       MVT getRegVT(MVT VT, const Type *OrigTy, const SDNode *CallNode,
 343                    bool IsSoftFloat) const;
 344
 345       template<typename Ty>
 346       void analyzeReturn(const SmallVectorImpl<Ty> &RetVals, bool IsSoftFloat,
 347                          const SDNode *CallNode, const Type *RetTy) const;
 348
 349       CCState &CCInfo;
 350       CallingConv::ID CallConv;
 351       bool IsO32, IsFP64;
 352       SpecialCallingConvType SpecialCallingConv;
 353       SmallVector<ByValArgInfo, 2> ByValArgs;
 354     };
 355   protected:
 356     SDValue lowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 357     SDValue lowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 358
 359     // Subtarget Info
 360     const MipsSubtarget *Subtarget;
 361
 362     bool HasMips64, IsN64, IsO32;
 363
 364   private:
 365
 366     MipsCC::SpecialCallingConvType getSpecialCallingConv(SDValue Callee) const;
 367     // Lower Operand helpers
 368     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 369                             CallingConv::ID CallConv, bool isVarArg,
 370                             const SmallVectorImpl<ISD::InputArg> &Ins,
 371                             SDLoc dl, SelectionDAG &DAG,
 372                             SmallVectorImpl<SDValue> &InVals,
 373                             const SDNode *CallNode, const Type *RetTy) const;
 374
 375     // Lower Operand specifics
 376     SDValue lowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 377     SDValue lowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 378     SDValue lowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 379     SDValue lowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 380     SDValue lowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 381     SDValue lowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 382     SDValue lowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 383     SDValue lowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 384     SDValue lowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 385     SDValue lowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 386     SDValue lowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 387     SDValue lowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 388     SDValue lowerFABS(SDValue Op, SelectionDAG &DAG) const;
 389     SDValue lowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 390     SDValue lowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 391     SDValue lowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 392     SDValue lowerATOMIC_FENCE(SDValue Op, SelectionDAG& DAG) const;
 393     SDValue lowerShiftLeftParts(SDValue Op, SelectionDAG& DAG) const;
 394     SDValue lowerShiftRightParts(SDValue Op, SelectionDAG& DAG,
 395                                  bool IsSRA) const;
 396     SDValue lowerADD(SDValue Op, SelectionDAG &DAG) const;
 397     SDValue lowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 398
 399     /// isEligibleForTailCallOptimization - Check whether the call is eligible
 400     /// for tail call optimization.
 401     virtual bool
 402     isEligibleForTailCallOptimization(const MipsCC &MipsCCInfo,
 403                                       unsigned NextStackOffset,
 404                                       const MipsFunctionInfo& FI) const = 0;
 405
 406     /// copyByValArg - Copy argument registers which were used to pass a byval
 407     /// argument to the stack. Create a stack frame object for the byval
 408     /// argument.
 409     void copyByValRegs(SDValue Chain, SDLoc DL,
 410                        std::vector<SDValue> &OutChains, SelectionDAG &DAG,
 411                        const ISD::ArgFlagsTy &Flags,
 412                        SmallVectorImpl<SDValue> &InVals,
 413                        const Argument *FuncArg,
 414                        const MipsCC &CC, const ByValArgInfo &ByVal) const;
 415
 416     /// passByValArg - Pass a byval argument in registers or on stack.
 417     void passByValArg(SDValue Chain, SDLoc DL,
 418                       std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
 419                       SmallVectorImpl<SDValue> &MemOpChains, SDValue StackPtr,
 420                       MachineFrameInfo *MFI, SelectionDAG &DAG, SDValue Arg,
 421                       const MipsCC &CC, const ByValArgInfo &ByVal,
 422                       const ISD::ArgFlagsTy &Flags, bool isLittle) const;
 423
 424     /// writeVarArgRegs - Write variable function arguments passed in registers
 425     /// to the stack. Also create a stack frame object for the first variable
 426     /// argument.
 427     void writeVarArgRegs(std::vector<SDValue> &OutChains, const MipsCC &CC,
 428                          SDValue Chain, SDLoc DL, SelectionDAG &DAG) const;
 429
 430     virtual SDValue
 431       LowerFormalArguments(SDValue Chain,
 432                            CallingConv::ID CallConv, bool isVarArg,
 433                            const SmallVectorImpl<ISD::InputArg> &Ins,
 434                            SDLoc dl, SelectionDAG &DAG,
 435                            SmallVectorImpl<SDValue> &InVals) const;
 436
 437     SDValue passArgOnStack(SDValue StackPtr, unsigned Offset, SDValue Chain,
 438                            SDValue Arg, SDLoc DL, bool IsTailCall,
 439                            SelectionDAG &DAG) const;
 440
 441     virtual SDValue
 442       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 443                 SmallVectorImpl<SDValue> &InVals) const;
 444
 445     virtual bool
 446       CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 447                      bool isVarArg,
 448                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 449                      LLVMContext &Context) const;
 450
 451     virtual SDValue
 452       LowerReturn(SDValue Chain,
 453                   CallingConv::ID CallConv, bool isVarArg,
 454                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 455                   const SmallVectorImpl<SDValue> &OutVals,
 456                   SDLoc dl, SelectionDAG &DAG) const;
 457
 458     // Inline asm support
 459     ConstraintType getConstraintType(const std::string &Constraint) const;
 460
 461     /// Examine constraint string and operand type and determine a weight value.
 462     /// The operand object must already have been set up with the operand type.
 463     ConstraintWeight getSingleConstraintMatchWeight(
 464       AsmOperandInfo &info, const char *constraint) const;
 465
 466     /// This function parses registers that appear in inline-asm constraints.
 467     /// It returns pair (0, 0) on failure.
 468     std::pair<unsigned, const TargetRegisterClass *>
 469     parseRegForInlineAsmConstraint(const StringRef &C, MVT VT) const;
 470
 471     std::pair<unsigned, const TargetRegisterClass*>
 472               getRegForInlineAsmConstraint(const std::string &Constraint,
 473                                            MVT VT) const;
 474
 475     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 476     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 477     /// true it means one of the asm constraint of the inline asm instruction
 478     /// being processed is 'm'.
 479     virtual void LowerAsmOperandForConstraint(SDValue Op,
 480                                               std::string &Constraint,
 481                                               std::vector<SDValue> &Ops,
 482                                               SelectionDAG &DAG) const;
 483
 484     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const;
 485
 486     virtual bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 487
 488     virtual EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
 489                                     unsigned SrcAlign,
 490                                     bool IsMemset, bool ZeroMemset,
 491                                     bool MemcpyStrSrc,
 492                                     MachineFunction &MF) const;
 493
 494     /// isFPImmLegal - Returns true if the target can instruction select the
 495     /// specified FP immediate natively. If false, the legalizer will
 496     /// materialize the FP immediate as a load from a constant pool.
 497     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 498
 499     virtual unsigned getJumpTableEncoding() const;
 500
 501     MachineBasicBlock *emitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
 502                     unsigned Size, unsigned BinOpcode, bool Nand = false) const;
 503     MachineBasicBlock *emitAtomicBinaryPartword(MachineInstr *MI,
 504                     MachineBasicBlock *BB, unsigned Size, unsigned BinOpcode,
 505                     bool Nand = false) const;
 506     MachineBasicBlock *emitAtomicCmpSwap(MachineInstr *MI,
 507                                   MachineBasicBlock *BB, unsigned Size) const;
 508     MachineBasicBlock *emitAtomicCmpSwapPartword(MachineInstr *MI,
 509                                   MachineBasicBlock *BB, unsigned Size) const;
 510   };
 511
 512   /// Create MipsTargetLowering objects.
 513   const MipsTargetLowering *createMips16TargetLowering(MipsTargetMachine &TM);
 514   const MipsTargetLowering *createMipsSETargetLowering(MipsTargetMachine &TM);
 515 }
 516
 517 #endif // MipsISELLOWERING_H