lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // Instruction operand types
  19 def shamt_64       : Operand<i64>;
  20
  21 // Unsigned Operand
  22 def uimm16_64      : Operand<i64> {
  23   let PrintMethod = "printUnsignedImm";
  24 }
  25
  26 // Transformation Function - get Imm - 32.
  27 def Subtract32 : SDNodeXForm<imm, [{
  28   return getImm(N, (unsigned)N->getZExtValue() - 32);
  29 }]>;
  30
  31 // shamt must fit in 6 bits.
  32 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  33
  34 //===----------------------------------------------------------------------===//
  35 // Instructions specific format
  36 //===----------------------------------------------------------------------===//
  37 let usesCustomInserter = 1 in {
  38   def ATOMIC_LOAD_ADD_I64  : Atomic2Ops<atomic_load_add_64, GPR64>;
  39   def ATOMIC_LOAD_SUB_I64  : Atomic2Ops<atomic_load_sub_64, GPR64>;
  40   def ATOMIC_LOAD_AND_I64  : Atomic2Ops<atomic_load_and_64, GPR64>;
  41   def ATOMIC_LOAD_OR_I64   : Atomic2Ops<atomic_load_or_64, GPR64>;
  42   def ATOMIC_LOAD_XOR_I64  : Atomic2Ops<atomic_load_xor_64, GPR64>;
  43   def ATOMIC_LOAD_NAND_I64 : Atomic2Ops<atomic_load_nand_64, GPR64>;
  44   def ATOMIC_SWAP_I64      : Atomic2Ops<atomic_swap_64, GPR64>;
  45   def ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap<atomic_cmp_swap_64, GPR64>;
  46 }
  47
  48 /// Pseudo instructions for loading and storing accumulator registers.
  49 let isPseudo = 1, isCodeGenOnly = 1 in {
  50   def LOAD_ACC128  : Load<"", ACC128>;
  51   def STORE_ACC128 : Store<"", ACC128>;
  52 }
  53
  54 //===----------------------------------------------------------------------===//
  55 // Instruction definition
  56 //===----------------------------------------------------------------------===//
  57 let DecoderNamespace = "Mips64" in {
  58 /// Arithmetic Instructions (ALU Immediate)
  59 def DADDi   : ArithLogicI<"daddi", simm16_64, GPR64Opnd>, ADDI_FM<0x18>;
  60 def DADDiu  : ArithLogicI<"daddiu", simm16_64, GPR64Opnd, IIArith,
  61                           immSExt16, add>,
  62               ADDI_FM<0x19>, IsAsCheapAsAMove;
  63
  64 let isCodeGenOnly = 1 in {
  65 def SLTi64  : SetCC_I<"slti", setlt, simm16_64, immSExt16, GPR64Opnd>,
  66               SLTI_FM<0xa>;
  67 def SLTiu64 : SetCC_I<"sltiu", setult, simm16_64, immSExt16, GPR64Opnd>,
  68               SLTI_FM<0xb>;
  69 def ANDi64 : ArithLogicI<"andi", uimm16_64, GPR64Opnd, IILogic, immZExt16,
  70                          and>,
  71              ADDI_FM<0xc>;
  72 def ORi64   : ArithLogicI<"ori", uimm16_64, GPR64Opnd, IILogic, immZExt16,
  73                           or>,
  74               ADDI_FM<0xd>;
  75 def XORi64  : ArithLogicI<"xori", uimm16_64, GPR64Opnd, IILogic, immZExt16,
  76                           xor>,
  77               ADDI_FM<0xe>;
  78 def LUi64   : LoadUpper<"lui", GPR64Opnd, uimm16_64>, LUI_FM;
  79 }
  80
  81 /// Arithmetic Instructions (3-Operand, R-Type)
  82 def DADD   : ArithLogicR<"dadd", GPR64Opnd>, ADD_FM<0, 0x2c>;
  83 def DADDu  : ArithLogicR<"daddu", GPR64Opnd, 1, IIArith, add>,
  84                               ADD_FM<0, 0x2d>;
  85 def DSUBu  : ArithLogicR<"dsubu", GPR64Opnd, 0, IIArith, sub>,
  86                               ADD_FM<0, 0x2f>;
  87
  88 let isCodeGenOnly = 1 in {
  89 def SLT64  : SetCC_R<"slt", setlt, GPR64Opnd>, ADD_FM<0, 0x2a>;
  90 def SLTu64 : SetCC_R<"sltu", setult, GPR64Opnd>, ADD_FM<0, 0x2b>;
  91 def AND64  : ArithLogicR<"and", GPR64Opnd, 1, IIArith, and>, ADD_FM<0, 0x24>;
  92 def OR64   : ArithLogicR<"or", GPR64Opnd, 1, IIArith, or>, ADD_FM<0, 0x25>;
  93 def XOR64  : ArithLogicR<"xor", GPR64Opnd, 1, IIArith, xor>, ADD_FM<0, 0x26>;
  94 def NOR64  : LogicNOR<"nor", GPR64Opnd>, ADD_FM<0, 0x27>;
  95 }
  96
  97 /// Shift Instructions
  98 def DSLL   : shift_rotate_imm<"dsll", shamt, GPR64Opnd, shl, immZExt6>,
  99              SRA_FM<0x38, 0>;
 100 def DSRL   : shift_rotate_imm<"dsrl", shamt, GPR64Opnd, srl, immZExt6>,
 101              SRA_FM<0x3a, 0>;
 102 def DSRA   : shift_rotate_imm<"dsra", shamt, GPR64Opnd, sra, immZExt6>,
 103              SRA_FM<0x3b, 0>;
 104 def DSLLV  : shift_rotate_reg<"dsllv", GPR64Opnd, shl>, SRLV_FM<0x14, 0>;
 105 def DSRLV  : shift_rotate_reg<"dsrlv", GPR64Opnd, srl>, SRLV_FM<0x16, 0>;
 106 def DSRAV  : shift_rotate_reg<"dsrav", GPR64Opnd, sra>, SRLV_FM<0x17, 0>;
 107 def DSLL32 : shift_rotate_imm<"dsll32", shamt, GPR64Opnd>, SRA_FM<0x3c, 0>;
 108 def DSRL32 : shift_rotate_imm<"dsrl32", shamt, GPR64Opnd>, SRA_FM<0x3e, 0>;
 109 def DSRA32 : shift_rotate_imm<"dsra32", shamt, GPR64Opnd>, SRA_FM<0x3f, 0>;
 110
 111 // Rotate Instructions
 112 let Predicates = [HasMips64r2, HasStdEnc] in {
 113   def DROTR  : shift_rotate_imm<"drotr", shamt, GPR64Opnd, rotr, immZExt6>,
 114                SRA_FM<0x3a, 1>;
 115   def DROTRV : shift_rotate_reg<"drotrv", GPR64Opnd, rotr>,
 116                SRLV_FM<0x16, 1>;
 117 }
 118
 119 /// Load and Store Instructions
 120 ///  aligned
 121 let isCodeGenOnly = 1 in {
 122 def LB64  : Load<"lb", GPR64Opnd, sextloadi8, IILoad>, LW_FM<0x20>;
 123 def LBu64 : Load<"lbu", GPR64Opnd, zextloadi8, IILoad>, LW_FM<0x24>;
 124 def LH64  : Load<"lh", GPR64Opnd, sextloadi16, IILoad>, LW_FM<0x21>;
 125 def LHu64 : Load<"lhu", GPR64Opnd, zextloadi16, IILoad>, LW_FM<0x25>;
 126 def LW64  : Load<"lw", GPR64Opnd, sextloadi32, IILoad>, LW_FM<0x23>;
 127 def SB64  : Store<"sb", GPR64Opnd, truncstorei8, IIStore>, LW_FM<0x28>;
 128 def SH64  : Store<"sh", GPR64Opnd, truncstorei16, IIStore>, LW_FM<0x29>;
 129 def SW64  : Store<"sw", GPR64Opnd, truncstorei32, IIStore>, LW_FM<0x2b>;
 130 }
 131
 132 def LWu   : Load<"lwu", GPR64Opnd, zextloadi32, IILoad>, LW_FM<0x27>;
 133 def LD    : Load<"ld", GPR64Opnd, load, IILoad>, LW_FM<0x37>;
 134 def SD    : Store<"sd", GPR64Opnd, store, IIStore>, LW_FM<0x3f>;
 135
 136 /// load/store left/right
 137 let isCodeGenOnly = 1 in {
 138 def LWL64 : LoadLeftRight<"lwl", MipsLWL, GPR64Opnd>, LW_FM<0x22>;
 139 def LWR64 : LoadLeftRight<"lwr", MipsLWR, GPR64Opnd>, LW_FM<0x26>;
 140 def SWL64 : StoreLeftRight<"swl", MipsSWL, GPR64Opnd>, LW_FM<0x2a>;
 141 def SWR64 : StoreLeftRight<"swr", MipsSWR, GPR64Opnd>, LW_FM<0x2e>;
 142 }
 143
 144 def LDL   : LoadLeftRight<"ldl", MipsLDL, GPR64Opnd>, LW_FM<0x1a>;
 145 def LDR   : LoadLeftRight<"ldr", MipsLDR, GPR64Opnd>, LW_FM<0x1b>;
 146 def SDL   : StoreLeftRight<"sdl", MipsSDL, GPR64Opnd>, LW_FM<0x2c>;
 147 def SDR   : StoreLeftRight<"sdr", MipsSDR, GPR64Opnd>, LW_FM<0x2d>;
 148
 149 /// Load-linked, Store-conditional
 150 def LLD : LLBase<"lld", GPR64Opnd>, LW_FM<0x34>;
 151 def SCD : SCBase<"scd", GPR64Opnd>, LW_FM<0x3c>;
 152
 153 /// Jump and Branch Instructions
 154 let isCodeGenOnly = 1 in {
 155 def JR64   : IndirectBranch<GPR64Opnd>, MTLO_FM<8>;
 156 def BEQ64  : CBranch<"beq", seteq, GPR64Opnd>, BEQ_FM<4>;
 157 def BNE64  : CBranch<"bne", setne, GPR64Opnd>, BEQ_FM<5>;
 158 def BGEZ64 : CBranchZero<"bgez", setge, GPR64Opnd>, BGEZ_FM<1, 1>;
 159 def BGTZ64 : CBranchZero<"bgtz", setgt, GPR64Opnd>, BGEZ_FM<7, 0>;
 160 def BLEZ64 : CBranchZero<"blez", setle, GPR64Opnd>, BGEZ_FM<6, 0>;
 161 def BLTZ64 : CBranchZero<"bltz", setlt, GPR64Opnd>, BGEZ_FM<1, 0>;
 162 def JALR64 : JumpLinkReg<"jalr", GPR64Opnd>, JALR_FM;
 163 def JALR64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR, RA, GPR32Opnd>;
 164 def TAILCALL64_R : JumpFR<GPR64Opnd, MipsTailCall>, MTLO_FM<8>, IsTailCall;
 165 }
 166
 167 /// Multiply and Divide Instructions.
 168 def DMULT  : Mult<"dmult", IIImult, GPR64Opnd, [HI0_64, LO0_64]>,
 169              MULT_FM<0, 0x1c>;
 170 def DMULTu : Mult<"dmultu", IIImult, GPR64Opnd, [HI0_64, LO0_64]>,
 171              MULT_FM<0, 0x1d>;
 172 def PseudoDMULT  : MultDivPseudo<DMULT, ACC128, GPR64Opnd, MipsMult,
 173                                  IIImult>;
 174 def PseudoDMULTu : MultDivPseudo<DMULTu, ACC128, GPR64Opnd, MipsMultu,
 175                                  IIImult>;
 176 def DSDIV : Div<"ddiv", IIIdiv, GPR64Opnd, [HI0_64, LO0_64]>, MULT_FM<0, 0x1e>;
 177 def DUDIV : Div<"ddivu", IIIdiv, GPR64Opnd, [HI0_64, LO0_64]>, MULT_FM<0, 0x1f>;
 178 def PseudoDSDIV : MultDivPseudo<DSDIV, ACC128, GPR64Opnd, MipsDivRem,
 179                                 IIIdiv, 0, 1, 1>;
 180 def PseudoDUDIV : MultDivPseudo<DUDIV, ACC128, GPR64Opnd, MipsDivRemU,
 181                                 IIIdiv, 0, 1, 1>;
 182
 183 let isCodeGenOnly = 1 in {
 184 def MTHI64 : MoveToLOHI<"mthi", GPR64Opnd, [HI0_64]>, MTLO_FM<0x11>;
 185 def MTLO64 : MoveToLOHI<"mtlo", GPR64Opnd, [LO0_64]>, MTLO_FM<0x13>;
 186 def MFHI64 : MoveFromLOHI<"mfhi", GPR64Opnd, [HI0_64]>, MFLO_FM<0x10>;
 187 def MFLO64 : MoveFromLOHI<"mflo", GPR64Opnd, [LO0_64]>, MFLO_FM<0x12>;
 188
 189 /// Sign Ext In Register Instructions.
 190 def SEB64 : SignExtInReg<"seb", i8, GPR64Opnd>, SEB_FM<0x10, 0x20>;
 191 def SEH64 : SignExtInReg<"seh", i16, GPR64Opnd>, SEB_FM<0x18, 0x20>;
 192 }
 193
 194 /// Count Leading
 195 def DCLZ : CountLeading0<"dclz", GPR64Opnd>, CLO_FM<0x24>;
 196 def DCLO : CountLeading1<"dclo", GPR64Opnd>, CLO_FM<0x25>;
 197
 198 /// Double Word Swap Bytes/HalfWords
 199 def DSBH : SubwordSwap<"dsbh", GPR64Opnd>, SEB_FM<2, 0x24>;
 200 def DSHD : SubwordSwap<"dshd", GPR64Opnd>, SEB_FM<5, 0x24>;
 201
 202 def LEA_ADDiu64 : EffectiveAddress<"daddiu", GPR64Opnd>, LW_FM<0x19>;
 203
 204 let isCodeGenOnly = 1 in
 205 def RDHWR64 : ReadHardware<GPR64Opnd, HWRegsOpnd>, RDHWR_FM;
 206
 207 def DEXT : ExtBase<"dext", GPR64Opnd>, EXT_FM<3>;
 208 let Pattern = []<dag> in {
 209   def DEXTU : ExtBase<"dextu", GPR64Opnd>, EXT_FM<2>;
 210   def DEXTM : ExtBase<"dextm", GPR64Opnd>, EXT_FM<1>;
 211 }
 212 def DINS : InsBase<"dins", GPR64Opnd>, EXT_FM<7>;
 213 let Pattern = []<dag> in {
 214   def DINSU : InsBase<"dinsu", GPR64Opnd>, EXT_FM<6>;
 215   def DINSM : InsBase<"dinsm", GPR64Opnd>, EXT_FM<5>;
 216 }
 217
 218 let isCodeGenOnly = 1, rs = 0, shamt = 0 in {
 219   def DSLL64_32 : FR<0x00, 0x3c, (outs GPR64:$rd), (ins GPR32:$rt),
 220                      "dsll\t$rd, $rt, 32", [], IIArith>;
 221   def SLL64_32 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR32:$rt),
 222                     "sll\t$rd, $rt, 0", [], IIArith>;
 223   def SLL64_64 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR64:$rt),
 224                     "sll\t$rd, $rt, 0", [], IIArith>;
 225 }
 226 }
 227 //===----------------------------------------------------------------------===//
 228 //  Arbitrary patterns that map to one or more instructions
 229 //===----------------------------------------------------------------------===//
 230
 231 // extended loads
 232 let Predicates = [HasStdEnc] in {
 233   def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>;
 234   def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>;
 235   def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64 addr:$src)>;
 236   def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64 addr:$src)>;
 237 }
 238
 239 // hi/lo relocs
 240 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>;
 241 def : MipsPat<(MipsHi tblockaddress:$in), (LUi64 tblockaddress:$in)>;
 242 def : MipsPat<(MipsHi tjumptable:$in), (LUi64 tjumptable:$in)>;
 243 def : MipsPat<(MipsHi tconstpool:$in), (LUi64 tconstpool:$in)>;
 244 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi64 tglobaltlsaddr:$in)>;
 245 def : MipsPat<(MipsHi texternalsym:$in), (LUi64 texternalsym:$in)>;
 246
 247 def : MipsPat<(MipsLo tglobaladdr:$in), (DADDiu ZERO_64, tglobaladdr:$in)>;
 248 def : MipsPat<(MipsLo tblockaddress:$in), (DADDiu ZERO_64, tblockaddress:$in)>;
 249 def : MipsPat<(MipsLo tjumptable:$in), (DADDiu ZERO_64, tjumptable:$in)>;
 250 def : MipsPat<(MipsLo tconstpool:$in), (DADDiu ZERO_64, tconstpool:$in)>;
 251 def : MipsPat<(MipsLo tglobaltlsaddr:$in),
 252               (DADDiu ZERO_64, tglobaltlsaddr:$in)>;
 253 def : MipsPat<(MipsLo texternalsym:$in), (DADDiu ZERO_64, texternalsym:$in)>;
 254
 255 def : MipsPat<(add GPR64:$hi, (MipsLo tglobaladdr:$lo)),
 256               (DADDiu GPR64:$hi, tglobaladdr:$lo)>;
 257 def : MipsPat<(add GPR64:$hi, (MipsLo tblockaddress:$lo)),
 258               (DADDiu GPR64:$hi, tblockaddress:$lo)>;
 259 def : MipsPat<(add GPR64:$hi, (MipsLo tjumptable:$lo)),
 260               (DADDiu GPR64:$hi, tjumptable:$lo)>;
 261 def : MipsPat<(add GPR64:$hi, (MipsLo tconstpool:$lo)),
 262               (DADDiu GPR64:$hi, tconstpool:$lo)>;
 263 def : MipsPat<(add GPR64:$hi, (MipsLo tglobaltlsaddr:$lo)),
 264               (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>;
 265
 266 def : WrapperPat<tglobaladdr, DADDiu, GPR64>;
 267 def : WrapperPat<tconstpool, DADDiu, GPR64>;
 268 def : WrapperPat<texternalsym, DADDiu, GPR64>;
 269 def : WrapperPat<tblockaddress, DADDiu, GPR64>;
 270 def : WrapperPat<tjumptable, DADDiu, GPR64>;
 271 def : WrapperPat<tglobaltlsaddr, DADDiu, GPR64>;
 272
 273 defm : BrcondPats<GPR64, BEQ64, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 274                   ZERO_64>;
 275
 276 def : MipsPat<(brcond (i32 (setlt i64:$lhs, 1)), bb:$dst),
 277               (BLEZ64 i64:$lhs, bb:$dst)>;
 278 def : MipsPat<(brcond (i32 (setgt i64:$lhs, -1)), bb:$dst),
 279               (BGEZ64 i64:$lhs, bb:$dst)>;
 280
 281 // setcc patterns
 282 defm : SeteqPats<GPR64, SLTiu64, XOR64, SLTu64, ZERO_64>;
 283 defm : SetlePats<GPR64, SLT64, SLTu64>;
 284 defm : SetgtPats<GPR64, SLT64, SLTu64>;
 285 defm : SetgePats<GPR64, SLT64, SLTu64>;
 286 defm : SetgeImmPats<GPR64, SLTi64, SLTiu64>;
 287
 288 // truncate
 289 def : MipsPat<(i32 (trunc GPR64:$src)),
 290               (SLL (EXTRACT_SUBREG GPR64:$src, sub_32), 0)>,
 291       Requires<[HasStdEnc]>;
 292
 293 // 32-to-64-bit extension
 294 def : MipsPat<(i64 (anyext GPR32:$src)), (SLL64_32 GPR32:$src)>;
 295 def : MipsPat<(i64 (zext GPR32:$src)), (DSRL (DSLL64_32 GPR32:$src), 32)>;
 296 def : MipsPat<(i64 (sext GPR32:$src)), (SLL64_32 GPR32:$src)>;
 297
 298 // Sign extend in register
 299 def : MipsPat<(i64 (sext_inreg GPR64:$src, i32)),
 300               (SLL64_64 GPR64:$src)>;
 301
 302 // bswap MipsPattern
 303 def : MipsPat<(bswap GPR64:$rt), (DSHD (DSBH GPR64:$rt))>;
 304
 305 // mflo/hi patterns.
 306 def : MipsPat<(i64 (ExtractLOHI ACC128:$ac, imm:$lohi_idx)),
 307               (EXTRACT_SUBREG ACC128:$ac, imm:$lohi_idx)>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Instruction aliases
 311 //===----------------------------------------------------------------------===//
 312 def : InstAlias<"move $dst, $src",
 313                 (DADDu GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 314       Requires<[HasMips64]>;
 315 def : InstAlias<"daddu $rs, $rt, $imm",
 316                 (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 317                 0>;
 318 def : InstAlias<"dadd $rs, $rt, $imm",
 319                 (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 320                 0>;
 321
 322 /// Move between CPU and coprocessor registers
 323 let DecoderNamespace = "Mips64", Predicates = [HasMips64] in {
 324 def DMFC0 : MFC3OP<"dmfc0", GPR64Opnd>, MFC3OP_FM<0x10, 1>;
 325 def DMTC0 : MFC3OP<"dmtc0", GPR64Opnd>, MFC3OP_FM<0x10, 5>;
 326 def DMFC2 : MFC3OP<"dmfc2", GPR64Opnd>, MFC3OP_FM<0x12, 1>;
 327 def DMTC2 : MFC3OP<"dmtc2", GPR64Opnd>, MFC3OP_FM<0x12, 5>;
 328 }
 329
 330 // Two operand (implicit 0 selector) versions:
 331 def : InstAlias<"dmfc0 $rt, $rd", (DMFC0 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 332 def : InstAlias<"dmtc0 $rt, $rd", (DMTC0 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 333 def : InstAlias<"dmfc2 $rt, $rd", (DMFC2 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 334 def : InstAlias<"dmtc2 $rt, $rd", (DMTC2 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 335