lib/Target/MSP430/MSP430ISelLowering.cpp

   1 //===-- MSP430ISelLowering.cpp - MSP430 DAG Lowering Implementation  ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the MSP430TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "msp430-lower"
  15
  16 #include "MSP430ISelLowering.h"
  17 #include "MSP430.h"
  18 #include "MSP430MachineFunctionInfo.h"
  19 #include "MSP430TargetMachine.h"
  20 #include "MSP430Subtarget.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/GlobalAlias.h"
  27 #include "llvm/CodeGen/CallingConvLower.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/PseudoSourceValue.h"
  33 #include "llvm/CodeGen/SelectionDAGISel.h"
  34 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  35 #include "llvm/CodeGen/ValueTypes.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Support/raw_ostream.h"
  40 #include "llvm/ADT/VectorExtras.h"
  41 using namespace llvm;
  42
  43 typedef enum {
  44   NoHWMult,
  45   HWMultIntr,
  46   HWMultNoIntr
  47 } HWMultUseMode;
  48
  49 static cl::opt<HWMultUseMode>
  50 HWMultMode("msp430-hwmult-mode",
  51            cl::desc("Hardware multiplier use mode"),
  52            cl::init(HWMultNoIntr),
  53            cl::values(
  54              clEnumValN(NoHWMult, "no",
  55                 "Do not use hardware multiplier"),
  56              clEnumValN(HWMultIntr, "interrupts",
  57                 "Assume hardware multiplier can be used inside interrupts"),
  58              clEnumValN(HWMultNoIntr, "use",
  59                 "Assume hardware multiplier cannot be used inside interrupts"),
  60              clEnumValEnd));
  61
  62 MSP430TargetLowering::MSP430TargetLowering(MSP430TargetMachine &tm) :
  63   TargetLowering(tm, new TargetLoweringObjectFileELF()),
  64   Subtarget(*tm.getSubtargetImpl()), TM(tm) {
  65
  66   TD = getTargetData();
  67
  68   // Set up the register classes.
  69   addRegisterClass(MVT::i8,  MSP430::GR8RegisterClass);
  70   addRegisterClass(MVT::i16, MSP430::GR16RegisterClass);
  71
  72   // Compute derived properties from the register classes
  73   computeRegisterProperties();
  74
  75   // Provide all sorts of operation actions
  76
  77   // Division is expensive
  78   setIntDivIsCheap(false);
  79
  80   // Even if we have only 1 bit shift here, we can perform
  81   // shifts of the whole bitwidth 1 bit per step.
  82   setShiftAmountType(MVT::i8);
  83
  84   setStackPointerRegisterToSaveRestore(MSP430::SPW);
  85   setBooleanContents(ZeroOrOneBooleanContent);
  86   setSchedulingPreference(Sched::Latency);
  87
  88   // We have post-incremented loads / stores.
  89   setIndexedLoadAction(ISD::POST_INC, MVT::i8, Legal);
  90   setIndexedLoadAction(ISD::POST_INC, MVT::i16, Legal);
  91
  92   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
  93   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  94   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  95   setLoadExtAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  96   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Expand);
  97
  98   // We don't have any truncstores
  99   setTruncStoreAction(MVT::i16, MVT::i8, Expand);
 100
 101   setOperationAction(ISD::SRA,              MVT::i8,    Custom);
 102   setOperationAction(ISD::SHL,              MVT::i8,    Custom);
 103   setOperationAction(ISD::SRL,              MVT::i8,    Custom);
 104   setOperationAction(ISD::SRA,              MVT::i16,   Custom);
 105   setOperationAction(ISD::SHL,              MVT::i16,   Custom);
 106   setOperationAction(ISD::SRL,              MVT::i16,   Custom);
 107   setOperationAction(ISD::ROTL,             MVT::i8,    Expand);
 108   setOperationAction(ISD::ROTR,             MVT::i8,    Expand);
 109   setOperationAction(ISD::ROTL,             MVT::i16,   Expand);
 110   setOperationAction(ISD::ROTR,             MVT::i16,   Expand);
 111   setOperationAction(ISD::GlobalAddress,    MVT::i16,   Custom);
 112   setOperationAction(ISD::ExternalSymbol,   MVT::i16,   Custom);
 113   setOperationAction(ISD::BlockAddress,     MVT::i16,   Custom);
 114   setOperationAction(ISD::BR_JT,            MVT::Other, Expand);
 115   setOperationAction(ISD::BR_CC,            MVT::i8,    Custom);
 116   setOperationAction(ISD::BR_CC,            MVT::i16,   Custom);
 117   setOperationAction(ISD::BRCOND,           MVT::Other, Expand);
 118   setOperationAction(ISD::SETCC,            MVT::i8,    Custom);
 119   setOperationAction(ISD::SETCC,            MVT::i16,   Custom);
 120   setOperationAction(ISD::SELECT,           MVT::i8,    Expand);
 121   setOperationAction(ISD::SELECT,           MVT::i16,   Expand);
 122   setOperationAction(ISD::SELECT_CC,        MVT::i8,    Custom);
 123   setOperationAction(ISD::SELECT_CC,        MVT::i16,   Custom);
 124   setOperationAction(ISD::SIGN_EXTEND,      MVT::i16,   Custom);
 125   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i8, Expand);
 126   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i16, Expand);
 127
 128   setOperationAction(ISD::CTTZ,             MVT::i8,    Expand);
 129   setOperationAction(ISD::CTTZ,             MVT::i16,   Expand);
 130   setOperationAction(ISD::CTLZ,             MVT::i8,    Expand);
 131   setOperationAction(ISD::CTLZ,             MVT::i16,   Expand);
 132   setOperationAction(ISD::CTPOP,            MVT::i8,    Expand);
 133   setOperationAction(ISD::CTPOP,            MVT::i16,   Expand);
 134
 135   setOperationAction(ISD::SHL_PARTS,        MVT::i8,    Expand);
 136   setOperationAction(ISD::SHL_PARTS,        MVT::i16,   Expand);
 137   setOperationAction(ISD::SRL_PARTS,        MVT::i8,    Expand);
 138   setOperationAction(ISD::SRL_PARTS,        MVT::i16,   Expand);
 139   setOperationAction(ISD::SRA_PARTS,        MVT::i8,    Expand);
 140   setOperationAction(ISD::SRA_PARTS,        MVT::i16,   Expand);
 141
 142   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1,   Expand);
 143
 144   // FIXME: Implement efficiently multiplication by a constant
 145   setOperationAction(ISD::MUL,              MVT::i8,    Expand);
 146   setOperationAction(ISD::MULHS,            MVT::i8,    Expand);
 147   setOperationAction(ISD::MULHU,            MVT::i8,    Expand);
 148   setOperationAction(ISD::SMUL_LOHI,        MVT::i8,    Expand);
 149   setOperationAction(ISD::UMUL_LOHI,        MVT::i8,    Expand);
 150   setOperationAction(ISD::MUL,              MVT::i16,   Expand);
 151   setOperationAction(ISD::MULHS,            MVT::i16,   Expand);
 152   setOperationAction(ISD::MULHU,            MVT::i16,   Expand);
 153   setOperationAction(ISD::SMUL_LOHI,        MVT::i16,   Expand);
 154   setOperationAction(ISD::UMUL_LOHI,        MVT::i16,   Expand);
 155
 156   setOperationAction(ISD::UDIV,             MVT::i8,    Expand);
 157   setOperationAction(ISD::UDIVREM,          MVT::i8,    Expand);
 158   setOperationAction(ISD::UREM,             MVT::i8,    Expand);
 159   setOperationAction(ISD::SDIV,             MVT::i8,    Expand);
 160   setOperationAction(ISD::SDIVREM,          MVT::i8,    Expand);
 161   setOperationAction(ISD::SREM,             MVT::i8,    Expand);
 162   setOperationAction(ISD::UDIV,             MVT::i16,   Expand);
 163   setOperationAction(ISD::UDIVREM,          MVT::i16,   Expand);
 164   setOperationAction(ISD::UREM,             MVT::i16,   Expand);
 165   setOperationAction(ISD::SDIV,             MVT::i16,   Expand);
 166   setOperationAction(ISD::SDIVREM,          MVT::i16,   Expand);
 167   setOperationAction(ISD::SREM,             MVT::i16,   Expand);
 168
 169   // Libcalls names.
 170   if (HWMultMode == HWMultIntr) {
 171     setLibcallName(RTLIB::MUL_I8,  "__mulqi3hw");
 172     setLibcallName(RTLIB::MUL_I16, "__mulhi3hw");
 173   } else if (HWMultMode == HWMultNoIntr) {
 174     setLibcallName(RTLIB::MUL_I8,  "__mulqi3hw_noint");
 175     setLibcallName(RTLIB::MUL_I16, "__mulhi3hw_noint");
 176   }
 177 }
 178
 179 SDValue MSP430TargetLowering::LowerOperation(SDValue Op,
 180                                              SelectionDAG &DAG) const {
 181   switch (Op.getOpcode()) {
 182   case ISD::SHL: // FALLTHROUGH
 183   case ISD::SRL:
 184   case ISD::SRA:              return LowerShifts(Op, DAG);
 185   case ISD::GlobalAddress:    return LowerGlobalAddress(Op, DAG);
 186   case ISD::BlockAddress:     return LowerBlockAddress(Op, DAG);
 187   case ISD::ExternalSymbol:   return LowerExternalSymbol(Op, DAG);
 188   case ISD::SETCC:            return LowerSETCC(Op, DAG);
 189   case ISD::BR_CC:            return LowerBR_CC(Op, DAG);
 190   case ISD::SELECT_CC:        return LowerSELECT_CC(Op, DAG);
 191   case ISD::SIGN_EXTEND:      return LowerSIGN_EXTEND(Op, DAG);
 192   case ISD::RETURNADDR:       return LowerRETURNADDR(Op, DAG);
 193   case ISD::FRAMEADDR:        return LowerFRAMEADDR(Op, DAG);
 194   default:
 195     llvm_unreachable("unimplemented operand");
 196     return SDValue();
 197   }
 198 }
 199
 200 /// getFunctionAlignment - Return the Log2 alignment of this function.
 201 unsigned MSP430TargetLowering::getFunctionAlignment(const Function *F) const {
 202   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 2;
 203 }
 204
 205 //===----------------------------------------------------------------------===//
 206 //                       MSP430 Inline Assembly Support
 207 //===----------------------------------------------------------------------===//
 208
 209 /// getConstraintType - Given a constraint letter, return the type of
 210 /// constraint it is for this target.
 211 TargetLowering::ConstraintType
 212 MSP430TargetLowering::getConstraintType(const std::string &Constraint) const {
 213   if (Constraint.size() == 1) {
 214     switch (Constraint[0]) {
 215     case 'r':
 216       return C_RegisterClass;
 217     default:
 218       break;
 219     }
 220   }
 221   return TargetLowering::getConstraintType(Constraint);
 222 }
 223
 224 std::pair<unsigned, const TargetRegisterClass*>
 225 MSP430TargetLowering::
 226 getRegForInlineAsmConstraint(const std::string &Constraint,
 227                              EVT VT) const {
 228   if (Constraint.size() == 1) {
 229     // GCC Constraint Letters
 230     switch (Constraint[0]) {
 231     default: break;
 232     case 'r':   // GENERAL_REGS
 233       if (VT == MVT::i8)
 234         return std::make_pair(0U, MSP430::GR8RegisterClass);
 235
 236       return std::make_pair(0U, MSP430::GR16RegisterClass);
 237     }
 238   }
 239
 240   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 241 }
 242
 243 //===----------------------------------------------------------------------===//
 244 //                      Calling Convention Implementation
 245 //===----------------------------------------------------------------------===//
 246
 247 #include "MSP430GenCallingConv.inc"
 248
 249 SDValue
 250 MSP430TargetLowering::LowerFormalArguments(SDValue Chain,
 251                                            CallingConv::ID CallConv,
 252                                            bool isVarArg,
 253                                            const SmallVectorImpl<ISD::InputArg>
 254                                              &Ins,
 255                                            DebugLoc dl,
 256                                            SelectionDAG &DAG,
 257                                            SmallVectorImpl<SDValue> &InVals)
 258                                              const {
 259
 260   switch (CallConv) {
 261   default:
 262     llvm_unreachable("Unsupported calling convention");
 263   case CallingConv::C:
 264   case CallingConv::Fast:
 265     return LowerCCCArguments(Chain, CallConv, isVarArg, Ins, dl, DAG, InVals);
 266   case CallingConv::MSP430_INTR:
 267    if (Ins.empty())
 268      return Chain;
 269    else {
 270     report_fatal_error("ISRs cannot have arguments");
 271     return SDValue();
 272    }
 273   }
 274 }
 275
 276 SDValue
 277 MSP430TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 278                                 CallingConv::ID CallConv, bool isVarArg,
 279                                 bool &isTailCall,
 280                                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 281                                 const SmallVectorImpl<ISD::InputArg> &Ins,
 282                                 DebugLoc dl, SelectionDAG &DAG,
 283                                 SmallVectorImpl<SDValue> &InVals) const {
 284   // MSP430 target does not yet support tail call optimization.
 285   isTailCall = false;
 286
 287   switch (CallConv) {
 288   default:
 289     llvm_unreachable("Unsupported calling convention");
 290   case CallingConv::Fast:
 291   case CallingConv::C:
 292     return LowerCCCCallTo(Chain, Callee, CallConv, isVarArg, isTailCall,
 293                           Outs, Ins, dl, DAG, InVals);
 294   case CallingConv::MSP430_INTR:
 295     report_fatal_error("ISRs cannot be called directly");
 296     return SDValue();
 297   }
 298 }
 299
 300 /// LowerCCCArguments - transform physical registers into virtual registers and
 301 /// generate load operations for arguments places on the stack.
 302 // FIXME: struct return stuff
 303 // FIXME: varargs
 304 SDValue
 305 MSP430TargetLowering::LowerCCCArguments(SDValue Chain,
 306                                         CallingConv::ID CallConv,
 307                                         bool isVarArg,
 308                                         const SmallVectorImpl<ISD::InputArg>
 309                                           &Ins,
 310                                         DebugLoc dl,
 311                                         SelectionDAG &DAG,
 312                                         SmallVectorImpl<SDValue> &InVals)
 313                                           const {
 314   MachineFunction &MF = DAG.getMachineFunction();
 315   MachineFrameInfo *MFI = MF.getFrameInfo();
 316   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 317
 318   // Assign locations to all of the incoming arguments.
 319   SmallVector<CCValAssign, 16> ArgLocs;
 320   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 321                  ArgLocs, *DAG.getContext());
 322   CCInfo.AnalyzeFormalArguments(Ins, CC_MSP430);
 323
 324   assert(!isVarArg && "Varargs not supported yet");
 325
 326   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 327     CCValAssign &VA = ArgLocs[i];
 328     if (VA.isRegLoc()) {
 329       // Arguments passed in registers
 330       EVT RegVT = VA.getLocVT();
 331       switch (RegVT.getSimpleVT().SimpleTy) {
 332       default:
 333         {
 334 #ifndef NDEBUG
 335           errs() << "LowerFormalArguments Unhandled argument type: "
 336                << RegVT.getSimpleVT().SimpleTy << "\n";
 337 #endif
 338           llvm_unreachable(0);
 339         }
 340       case MVT::i16:
 341         unsigned VReg =
 342           RegInfo.createVirtualRegister(MSP430::GR16RegisterClass);
 343         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 344         SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, VReg, RegVT);
 345
 346         // If this is an 8-bit value, it is really passed promoted to 16
 347         // bits. Insert an assert[sz]ext to capture this, then truncate to the
 348         // right size.
 349         if (VA.getLocInfo() == CCValAssign::SExt)
 350           ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
 351                                  DAG.getValueType(VA.getValVT()));
 352         else if (VA.getLocInfo() == CCValAssign::ZExt)
 353           ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
 354                                  DAG.getValueType(VA.getValVT()));
 355
 356         if (VA.getLocInfo() != CCValAssign::Full)
 357           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
 358
 359         InVals.push_back(ArgValue);
 360       }
 361     } else {
 362       // Sanity check
 363       assert(VA.isMemLoc());
 364       // Load the argument to a virtual register
 365       unsigned ObjSize = VA.getLocVT().getSizeInBits()/8;
 366       if (ObjSize > 2) {
 367         errs() << "LowerFormalArguments Unhandled argument type: "
 368              << VA.getLocVT().getSimpleVT().SimpleTy
 369              << "\n";
 370       }
 371       // Create the frame index object for this incoming parameter...
 372       int FI = MFI->CreateFixedObject(ObjSize, VA.getLocMemOffset(), true);
 373
 374       // Create the SelectionDAG nodes corresponding to a load
 375       //from this parameter
 376       SDValue FIN = DAG.getFrameIndex(FI, MVT::i16);
 377       InVals.push_back(DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
 378                                    PseudoSourceValue::getFixedStack(FI), 0,
 379                                    false, false, 0));
 380     }
 381   }
 382
 383   return Chain;
 384 }
 385
 386 SDValue
 387 MSP430TargetLowering::LowerReturn(SDValue Chain,
 388                                   CallingConv::ID CallConv, bool isVarArg,
 389                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 390                                   DebugLoc dl, SelectionDAG &DAG) const {
 391
 392   // CCValAssign - represent the assignment of the return value to a location
 393   SmallVector<CCValAssign, 16> RVLocs;
 394
 395   // ISRs cannot return any value.
 396   if (CallConv == CallingConv::MSP430_INTR && !Outs.empty()) {
 397     report_fatal_error("ISRs cannot return any value");
 398     return SDValue();
 399   }
 400
 401   // CCState - Info about the registers and stack slot.
 402   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 403                  RVLocs, *DAG.getContext());
 404
 405   // Analize return values.
 406   CCInfo.AnalyzeReturn(Outs, RetCC_MSP430);
 407
 408   // If this is the first return lowered for this function, add the regs to the
 409   // liveout set for the function.
 410   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 411     for (unsigned i = 0; i != RVLocs.size(); ++i)
 412       if (RVLocs[i].isRegLoc())
 413         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 414   }
 415
 416   SDValue Flag;
 417
 418   // Copy the result values into the output registers.
 419   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 420     CCValAssign &VA = RVLocs[i];
 421     assert(VA.isRegLoc() && "Can only return in registers!");
 422
 423     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
 424                              Outs[i].Val, Flag);
 425
 426     // Guarantee that all emitted copies are stuck together,
 427     // avoiding something bad.
 428     Flag = Chain.getValue(1);
 429   }
 430
 431   unsigned Opc = (CallConv == CallingConv::MSP430_INTR ?
 432                   MSP430ISD::RETI_FLAG : MSP430ISD::RET_FLAG);
 433
 434   if (Flag.getNode())
 435     return DAG.getNode(Opc, dl, MVT::Other, Chain, Flag);
 436
 437   // Return Void
 438   return DAG.getNode(Opc, dl, MVT::Other, Chain);
 439 }
 440
 441 /// LowerCCCCallTo - functions arguments are copied from virtual regs to
 442 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 443 /// TODO: sret.
 444 SDValue
 445 MSP430TargetLowering::LowerCCCCallTo(SDValue Chain, SDValue Callee,
 446                                      CallingConv::ID CallConv, bool isVarArg,
 447                                      bool isTailCall,
 448                                      const SmallVectorImpl<ISD::OutputArg>
 449                                        &Outs,
 450                                      const SmallVectorImpl<ISD::InputArg> &Ins,
 451                                      DebugLoc dl, SelectionDAG &DAG,
 452                                      SmallVectorImpl<SDValue> &InVals) const {
 453   // Analyze operands of the call, assigning locations to each operand.
 454   SmallVector<CCValAssign, 16> ArgLocs;
 455   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 456                  ArgLocs, *DAG.getContext());
 457
 458   CCInfo.AnalyzeCallOperands(Outs, CC_MSP430);
 459
 460   // Get a count of how many bytes are to be pushed on the stack.
 461   unsigned NumBytes = CCInfo.getNextStackOffset();
 462
 463   Chain = DAG.getCALLSEQ_START(Chain ,DAG.getConstant(NumBytes,
 464                                                       getPointerTy(), true));
 465
 466   SmallVector<std::pair<unsigned, SDValue>, 4> RegsToPass;
 467   SmallVector<SDValue, 12> MemOpChains;
 468   SDValue StackPtr;
 469
 470   // Walk the register/memloc assignments, inserting copies/loads.
 471   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 472     CCValAssign &VA = ArgLocs[i];
 473
 474     SDValue Arg = Outs[i].Val;
 475
 476     // Promote the value if needed.
 477     switch (VA.getLocInfo()) {
 478       default: llvm_unreachable("Unknown loc info!");
 479       case CCValAssign::Full: break;
 480       case CCValAssign::SExt:
 481         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 482         break;
 483       case CCValAssign::ZExt:
 484         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 485         break;
 486       case CCValAssign::AExt:
 487         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 488         break;
 489     }
 490
 491     // Arguments that can be passed on register must be kept at RegsToPass
 492     // vector
 493     if (VA.isRegLoc()) {
 494       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 495     } else {
 496       assert(VA.isMemLoc());
 497
 498       if (StackPtr.getNode() == 0)
 499         StackPtr = DAG.getCopyFromReg(Chain, dl, MSP430::SPW, getPointerTy());
 500
 501       SDValue PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(),
 502                                    StackPtr,
 503                                    DAG.getIntPtrConstant(VA.getLocMemOffset()));
 504
 505
 506       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 507                                          PseudoSourceValue::getStack(),
 508                                          VA.getLocMemOffset(), false, false, 0));
 509     }
 510   }
 511
 512   // Transform all store nodes into one single node because all store nodes are
 513   // independent of each other.
 514   if (!MemOpChains.empty())
 515     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 516                         &MemOpChains[0], MemOpChains.size());
 517
 518   // Build a sequence of copy-to-reg nodes chained together with token chain and
 519   // flag operands which copy the outgoing args into registers.  The InFlag in
 520   // necessary since all emited instructions must be stuck together.
 521   SDValue InFlag;
 522   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 523     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 524                              RegsToPass[i].second, InFlag);
 525     InFlag = Chain.getValue(1);
 526   }
 527
 528   // If the callee is a GlobalAddress node (quite common, every direct call is)
 529   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 530   // Likewise ExternalSymbol -> TargetExternalSymbol.
 531   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 532     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, MVT::i16);
 533   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 534     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i16);
 535
 536   // Returns a chain & a flag for retval copy to use.
 537   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 538   SmallVector<SDValue, 8> Ops;
 539   Ops.push_back(Chain);
 540   Ops.push_back(Callee);
 541
 542   // Add argument registers to the end of the list so that they are
 543   // known live into the call.
 544   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 545     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 546                                   RegsToPass[i].second.getValueType()));
 547
 548   if (InFlag.getNode())
 549     Ops.push_back(InFlag);
 550
 551   Chain = DAG.getNode(MSP430ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 552   InFlag = Chain.getValue(1);
 553
 554   // Create the CALLSEQ_END node.
 555   Chain = DAG.getCALLSEQ_END(Chain,
 556                              DAG.getConstant(NumBytes, getPointerTy(), true),
 557                              DAG.getConstant(0, getPointerTy(), true),
 558                              InFlag);
 559   InFlag = Chain.getValue(1);
 560
 561   // Handle result values, copying them out of physregs into vregs that we
 562   // return.
 563   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl,
 564                          DAG, InVals);
 565 }
 566
 567 /// LowerCallResult - Lower the result values of a call into the
 568 /// appropriate copies out of appropriate physical registers.
 569 ///
 570 SDValue
 571 MSP430TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 572                                       CallingConv::ID CallConv, bool isVarArg,
 573                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 574                                       DebugLoc dl, SelectionDAG &DAG,
 575                                       SmallVectorImpl<SDValue> &InVals) const {
 576
 577   // Assign locations to each value returned by this call.
 578   SmallVector<CCValAssign, 16> RVLocs;
 579   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 580                  RVLocs, *DAG.getContext());
 581
 582   CCInfo.AnalyzeCallResult(Ins, RetCC_MSP430);
 583
 584   // Copy all of the result registers out of their specified physreg.
 585   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 586     Chain = DAG.getCopyFromReg(Chain, dl, RVLocs[i].getLocReg(),
 587                                RVLocs[i].getValVT(), InFlag).getValue(1);
 588     InFlag = Chain.getValue(2);
 589     InVals.push_back(Chain.getValue(0));
 590   }
 591
 592   return Chain;
 593 }
 594
 595 SDValue MSP430TargetLowering::LowerShifts(SDValue Op,
 596                                           SelectionDAG &DAG) const {
 597   unsigned Opc = Op.getOpcode();
 598   SDNode* N = Op.getNode();
 599   EVT VT = Op.getValueType();
 600   DebugLoc dl = N->getDebugLoc();
 601
 602   // Expand non-constant shifts to loops:
 603   if (!isa<ConstantSDNode>(N->getOperand(1)))
 604     switch (Opc) {
 605     default:
 606       assert(0 && "Invalid shift opcode!");
 607     case ISD::SHL:
 608       return DAG.getNode(MSP430ISD::SHL, dl,
 609                          VT, N->getOperand(0), N->getOperand(1));
 610     case ISD::SRA:
 611       return DAG.getNode(MSP430ISD::SRA, dl,
 612                          VT, N->getOperand(0), N->getOperand(1));
 613     case ISD::SRL:
 614       return DAG.getNode(MSP430ISD::SRL, dl,
 615                          VT, N->getOperand(0), N->getOperand(1));
 616     }
 617
 618   uint64_t ShiftAmount = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
 619
 620   // Expand the stuff into sequence of shifts.
 621   // FIXME: for some shift amounts this might be done better!
 622   // E.g.: foo >> (8 + N) => sxt(swpb(foo)) >> N
 623   SDValue Victim = N->getOperand(0);
 624
 625   if (Opc == ISD::SRL && ShiftAmount) {
 626     // Emit a special goodness here:
 627     // srl A, 1 => clrc; rrc A
 628     Victim = DAG.getNode(MSP430ISD::RRC, dl, VT, Victim);
 629     ShiftAmount -= 1;
 630   }
 631
 632   while (ShiftAmount--)
 633     Victim = DAG.getNode((Opc == ISD::SHL ? MSP430ISD::RLA : MSP430ISD::RRA),
 634                          dl, VT, Victim);
 635
 636   return Victim;
 637 }
 638
 639 SDValue MSP430TargetLowering::LowerGlobalAddress(SDValue Op,
 640                                                  SelectionDAG &DAG) const {
 641   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 642   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
 643
 644   // Create the TargetGlobalAddress node, folding in the constant offset.
 645   SDValue Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
 646                                               getPointerTy(), Offset);
 647   return DAG.getNode(MSP430ISD::Wrapper, Op.getDebugLoc(),
 648                      getPointerTy(), Result);
 649 }
 650
 651 SDValue MSP430TargetLowering::LowerExternalSymbol(SDValue Op,
 652                                                   SelectionDAG &DAG) const {
 653   DebugLoc dl = Op.getDebugLoc();
 654   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
 655   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 656
 657   return DAG.getNode(MSP430ISD::Wrapper, dl, getPointerTy(), Result);;
 658 }
 659
 660 SDValue MSP430TargetLowering::LowerBlockAddress(SDValue Op,
 661                                                 SelectionDAG &DAG) const {
 662   DebugLoc dl = Op.getDebugLoc();
 663   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
 664   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(), /*isTarget=*/true);
 665
 666   return DAG.getNode(MSP430ISD::Wrapper, dl, getPointerTy(), Result);;
 667 }
 668
 669 static SDValue EmitCMP(SDValue &LHS, SDValue &RHS, SDValue &TargetCC,
 670                        ISD::CondCode CC,
 671                        DebugLoc dl, SelectionDAG &DAG) {
 672   // FIXME: Handle bittests someday
 673   assert(!LHS.getValueType().isFloatingPoint() && "We don't handle FP yet");
 674
 675   // FIXME: Handle jump negative someday
 676   MSP430CC::CondCodes TCC = MSP430CC::COND_INVALID;
 677   switch (CC) {
 678   default: llvm_unreachable("Invalid integer condition!");
 679   case ISD::SETEQ:
 680     TCC = MSP430CC::COND_E;     // aka COND_Z
 681     // Minor optimization: if LHS is a constant, swap operands, then the
 682     // constant can be folded into comparison.
 683     if (LHS.getOpcode() == ISD::Constant)
 684       std::swap(LHS, RHS);
 685     break;
 686   case ISD::SETNE:
 687     TCC = MSP430CC::COND_NE;    // aka COND_NZ
 688     // Minor optimization: if LHS is a constant, swap operands, then the
 689     // constant can be folded into comparison.
 690     if (LHS.getOpcode() == ISD::Constant)
 691       std::swap(LHS, RHS);
 692     break;
 693   case ISD::SETULE:
 694     std::swap(LHS, RHS);        // FALLTHROUGH
 695   case ISD::SETUGE:
 696     // Turn lhs u>= rhs with lhs constant into rhs u< lhs+1, this allows us to
 697     // fold constant into instruction.
 698     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 699       LHS = RHS;
 700       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 701       TCC = MSP430CC::COND_LO;
 702       break;
 703     }
 704     TCC = MSP430CC::COND_HS;    // aka COND_C
 705     break;
 706   case ISD::SETUGT:
 707     std::swap(LHS, RHS);        // FALLTHROUGH
 708   case ISD::SETULT:
 709     // Turn lhs u< rhs with lhs constant into rhs u>= lhs+1, this allows us to
 710     // fold constant into instruction.
 711     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 712       LHS = RHS;
 713       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 714       TCC = MSP430CC::COND_HS;
 715       break;
 716     }
 717     TCC = MSP430CC::COND_LO;    // aka COND_NC
 718     break;
 719   case ISD::SETLE:
 720     std::swap(LHS, RHS);        // FALLTHROUGH
 721   case ISD::SETGE:
 722     // Turn lhs >= rhs with lhs constant into rhs < lhs+1, this allows us to
 723     // fold constant into instruction.
 724     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 725       LHS = RHS;
 726       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 727       TCC = MSP430CC::COND_L;
 728       break;
 729     }
 730     TCC = MSP430CC::COND_GE;
 731     break;
 732   case ISD::SETGT:
 733     std::swap(LHS, RHS);        // FALLTHROUGH
 734   case ISD::SETLT:
 735     // Turn lhs < rhs with lhs constant into rhs >= lhs+1, this allows us to
 736     // fold constant into instruction.
 737     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 738       LHS = RHS;
 739       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 740       TCC = MSP430CC::COND_GE;
 741       break;
 742     }
 743     TCC = MSP430CC::COND_L;
 744     break;
 745   }
 746
 747   TargetCC = DAG.getConstant(TCC, MVT::i8);
 748   return DAG.getNode(MSP430ISD::CMP, dl, MVT::Flag, LHS, RHS);
 749 }
 750
 751
 752 SDValue MSP430TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
 753   SDValue Chain = Op.getOperand(0);
 754   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 755   SDValue LHS   = Op.getOperand(2);
 756   SDValue RHS   = Op.getOperand(3);
 757   SDValue Dest  = Op.getOperand(4);
 758   DebugLoc dl   = Op.getDebugLoc();
 759
 760   SDValue TargetCC;
 761   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 762
 763   return DAG.getNode(MSP430ISD::BR_CC, dl, Op.getValueType(),
 764                      Chain, Dest, TargetCC, Flag);
 765 }
 766
 767 SDValue MSP430TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
 768   SDValue LHS   = Op.getOperand(0);
 769   SDValue RHS   = Op.getOperand(1);
 770   DebugLoc dl   = Op.getDebugLoc();
 771
 772   // If we are doing an AND and testing against zero, then the CMP
 773   // will not be generated.  The AND (or BIT) will generate the condition codes,
 774   // but they are different from CMP.
 775   // FIXME: since we're doing a post-processing, use a pseudoinstr here, so
 776   // lowering & isel wouldn't diverge.
 777   bool andCC = false;
 778   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
 779     if (RHSC->isNullValue() && LHS.hasOneUse() &&
 780         (LHS.getOpcode() == ISD::AND ||
 781          (LHS.getOpcode() == ISD::TRUNCATE &&
 782           LHS.getOperand(0).getOpcode() == ISD::AND))) {
 783       andCC = true;
 784     }
 785   }
 786   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
 787   SDValue TargetCC;
 788   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 789
 790   // Get the condition codes directly from the status register, if its easy.
 791   // Otherwise a branch will be generated.  Note that the AND and BIT
 792   // instructions generate different flags than CMP, the carry bit can be used
 793   // for NE/EQ.
 794   bool Invert = false;
 795   bool Shift = false;
 796   bool Convert = true;
 797   switch (cast<ConstantSDNode>(TargetCC)->getZExtValue()) {
 798    default:
 799     Convert = false;
 800     break;
 801    case MSP430CC::COND_HS:
 802      // Res = SRW & 1, no processing is required
 803      break;
 804    case MSP430CC::COND_LO:
 805      // Res = ~(SRW & 1)
 806      Invert = true;
 807      break;
 808    case MSP430CC::COND_NE:
 809      if (andCC) {
 810        // C = ~Z, thus Res = SRW & 1, no processing is required
 811      } else {
 812        // Res = ~((SRW >> 1) & 1)
 813        Shift = true;
 814        Invert = true;
 815      }
 816      break;
 817    case MSP430CC::COND_E:
 818      Shift = true;
 819      // C = ~Z for AND instruction, thus we can put Res = ~(SRW & 1), however,
 820      // Res = (SRW >> 1) & 1 is 1 word shorter.
 821      break;
 822   }
 823   EVT VT = Op.getValueType();
 824   SDValue One  = DAG.getConstant(1, VT);
 825   if (Convert) {
 826     SDValue SR = DAG.getCopyFromReg(DAG.getEntryNode(), dl, MSP430::SRW,
 827                                     MVT::i16, Flag);
 828     if (Shift)
 829       // FIXME: somewhere this is turned into a SRL, lower it MSP specific?
 830       SR = DAG.getNode(ISD::SRA, dl, MVT::i16, SR, One);
 831     SR = DAG.getNode(ISD::AND, dl, MVT::i16, SR, One);
 832     if (Invert)
 833       SR = DAG.getNode(ISD::XOR, dl, MVT::i16, SR, One);
 834     return SR;
 835   } else {
 836     SDValue Zero = DAG.getConstant(0, VT);
 837     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
 838     SmallVector<SDValue, 4> Ops;
 839     Ops.push_back(One);
 840     Ops.push_back(Zero);
 841     Ops.push_back(TargetCC);
 842     Ops.push_back(Flag);
 843     return DAG.getNode(MSP430ISD::SELECT_CC, dl, VTs, &Ops[0], Ops.size());
 844   }
 845 }
 846
 847 SDValue MSP430TargetLowering::LowerSELECT_CC(SDValue Op,
 848                                              SelectionDAG &DAG) const {
 849   SDValue LHS    = Op.getOperand(0);
 850   SDValue RHS    = Op.getOperand(1);
 851   SDValue TrueV  = Op.getOperand(2);
 852   SDValue FalseV = Op.getOperand(3);
 853   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 854   DebugLoc dl    = Op.getDebugLoc();
 855
 856   SDValue TargetCC;
 857   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 858
 859   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
 860   SmallVector<SDValue, 4> Ops;
 861   Ops.push_back(TrueV);
 862   Ops.push_back(FalseV);
 863   Ops.push_back(TargetCC);
 864   Ops.push_back(Flag);
 865
 866   return DAG.getNode(MSP430ISD::SELECT_CC, dl, VTs, &Ops[0], Ops.size());
 867 }
 868
 869 SDValue MSP430TargetLowering::LowerSIGN_EXTEND(SDValue Op,
 870                                                SelectionDAG &DAG) const {
 871   SDValue Val = Op.getOperand(0);
 872   EVT VT      = Op.getValueType();
 873   DebugLoc dl = Op.getDebugLoc();
 874
 875   assert(VT == MVT::i16 && "Only support i16 for now!");
 876
 877   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, VT,
 878                      DAG.getNode(ISD::ANY_EXTEND, dl, VT, Val),
 879                      DAG.getValueType(Val.getValueType()));
 880 }
 881
 882 SDValue
 883 MSP430TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
 884   MachineFunction &MF = DAG.getMachineFunction();
 885   MSP430MachineFunctionInfo *FuncInfo = MF.getInfo<MSP430MachineFunctionInfo>();
 886   int ReturnAddrIndex = FuncInfo->getRAIndex();
 887
 888   if (ReturnAddrIndex == 0) {
 889     // Set up a frame object for the return address.
 890     uint64_t SlotSize = TD->getPointerSize();
 891     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
 892                                                            true);
 893     FuncInfo->setRAIndex(ReturnAddrIndex);
 894   }
 895
 896   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
 897 }
 898
 899 SDValue MSP430TargetLowering::LowerRETURNADDR(SDValue Op,
 900                                               SelectionDAG &DAG) const {
 901   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 902   MFI->setReturnAddressIsTaken(true);
 903
 904   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 905   DebugLoc dl = Op.getDebugLoc();
 906
 907   if (Depth > 0) {
 908     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
 909     SDValue Offset =
 910       DAG.getConstant(TD->getPointerSize(), MVT::i16);
 911     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
 912                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
 913                                    FrameAddr, Offset),
 914                        NULL, 0, false, false, 0);
 915   }
 916
 917   // Just load the return address.
 918   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
 919   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
 920                      RetAddrFI, NULL, 0, false, false, 0);
 921 }
 922
 923 SDValue MSP430TargetLowering::LowerFRAMEADDR(SDValue Op,
 924                                              SelectionDAG &DAG) const {
 925   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 926   MFI->setFrameAddressIsTaken(true);
 927
 928   EVT VT = Op.getValueType();
 929   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
 930   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 931   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
 932                                          MSP430::FPW, VT);
 933   while (Depth--)
 934     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
 935                             false, false, 0);
 936   return FrameAddr;
 937 }
 938
 939 /// getPostIndexedAddressParts - returns true by value, base pointer and
 940 /// offset pointer and addressing mode by reference if this node can be
 941 /// combined with a load / store to form a post-indexed load / store.
 942 bool MSP430TargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 943                                                       SDValue &Base,
 944                                                       SDValue &Offset,
 945                                                       ISD::MemIndexedMode &AM,
 946                                                       SelectionDAG &DAG) const {
 947
 948   LoadSDNode *LD = cast<LoadSDNode>(N);
 949   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
 950     return false;
 951
 952   EVT VT = LD->getMemoryVT();
 953   if (VT != MVT::i8 && VT != MVT::i16)
 954     return false;
 955
 956   if (Op->getOpcode() != ISD::ADD)
 957     return false;
 958
 959   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
 960     uint64_t RHSC = RHS->getZExtValue();
 961     if ((VT == MVT::i16 && RHSC != 2) ||
 962         (VT == MVT::i8 && RHSC != 1))
 963       return false;
 964
 965     Base = Op->getOperand(0);
 966     Offset = DAG.getConstant(RHSC, VT);
 967     AM = ISD::POST_INC;
 968     return true;
 969   }
 970
 971   return false;
 972 }
 973
 974
 975 const char *MSP430TargetLowering::getTargetNodeName(unsigned Opcode) const {
 976   switch (Opcode) {
 977   default: return NULL;
 978   case MSP430ISD::RET_FLAG:           return "MSP430ISD::RET_FLAG";
 979   case MSP430ISD::RETI_FLAG:          return "MSP430ISD::RETI_FLAG";
 980   case MSP430ISD::RRA:                return "MSP430ISD::RRA";
 981   case MSP430ISD::RLA:                return "MSP430ISD::RLA";
 982   case MSP430ISD::RRC:                return "MSP430ISD::RRC";
 983   case MSP430ISD::CALL:               return "MSP430ISD::CALL";
 984   case MSP430ISD::Wrapper:            return "MSP430ISD::Wrapper";
 985   case MSP430ISD::BR_CC:              return "MSP430ISD::BR_CC";
 986   case MSP430ISD::CMP:                return "MSP430ISD::CMP";
 987   case MSP430ISD::SELECT_CC:          return "MSP430ISD::SELECT_CC";
 988   case MSP430ISD::SHL:                return "MSP430ISD::SHL";
 989   case MSP430ISD::SRA:                return "MSP430ISD::SRA";
 990   }
 991 }
 992
 993 bool MSP430TargetLowering::isTruncateFree(const Type *Ty1,
 994                                           const Type *Ty2) const {
 995   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
 996     return false;
 997
 998   return (Ty1->getPrimitiveSizeInBits() > Ty2->getPrimitiveSizeInBits());
 999 }
1000
1001 bool MSP430TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
1002   if (!VT1.isInteger() || !VT2.isInteger())
1003     return false;
1004
1005   return (VT1.getSizeInBits() > VT2.getSizeInBits());
1006 }
1007
1008 bool MSP430TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
1009   // MSP430 implicitly zero-extends 8-bit results in 16-bit registers.
1010   return 0 && Ty1->isIntegerTy(8) && Ty2->isIntegerTy(16);
1011 }
1012
1013 bool MSP430TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
1014   // MSP430 implicitly zero-extends 8-bit results in 16-bit registers.
1015   return 0 && VT1 == MVT::i8 && VT2 == MVT::i16;
1016 }
1017
1018 //===----------------------------------------------------------------------===//
1019 //  Other Lowering Code
1020 //===----------------------------------------------------------------------===//
1021
1022 MachineBasicBlock*
1023 MSP430TargetLowering::EmitShiftInstr(MachineInstr *MI,
1024                                      MachineBasicBlock *BB) const {
1025   MachineFunction *F = BB->getParent();
1026   MachineRegisterInfo &RI = F->getRegInfo();
1027   DebugLoc dl = MI->getDebugLoc();
1028   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
1029
1030   unsigned Opc;
1031   const TargetRegisterClass * RC;
1032   switch (MI->getOpcode()) {
1033   default:
1034     assert(0 && "Invalid shift opcode!");
1035   case MSP430::Shl8:
1036    Opc = MSP430::SHL8r1;
1037    RC = MSP430::GR8RegisterClass;
1038    break;
1039   case MSP430::Shl16:
1040    Opc = MSP430::SHL16r1;
1041    RC = MSP430::GR16RegisterClass;
1042    break;
1043   case MSP430::Sra8:
1044    Opc = MSP430::SAR8r1;
1045    RC = MSP430::GR8RegisterClass;
1046    break;
1047   case MSP430::Sra16:
1048    Opc = MSP430::SAR16r1;
1049    RC = MSP430::GR16RegisterClass;
1050    break;
1051   case MSP430::Srl8:
1052    Opc = MSP430::SAR8r1c;
1053    RC = MSP430::GR8RegisterClass;
1054    break;
1055   case MSP430::Srl16:
1056    Opc = MSP430::SAR16r1c;
1057    RC = MSP430::GR16RegisterClass;
1058    break;
1059   }
1060
1061   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1062   MachineFunction::iterator I = BB;
1063   ++I;
1064
1065   // Create loop block
1066   MachineBasicBlock *LoopBB = F->CreateMachineBasicBlock(LLVM_BB);
1067   MachineBasicBlock *RemBB  = F->CreateMachineBasicBlock(LLVM_BB);
1068
1069   F->insert(I, LoopBB);
1070   F->insert(I, RemBB);
1071
1072   // Update machine-CFG edges by transferring all successors of the current
1073   // block to the block containing instructions after shift.
1074   RemBB->splice(RemBB->begin(), BB,
1075                 llvm::next(MachineBasicBlock::iterator(MI)),
1076                 BB->end());
1077   RemBB->transferSuccessorsAndUpdatePHIs(BB);
1078
1079   // Add adges BB => LoopBB => RemBB, BB => RemBB, LoopBB => LoopBB
1080   BB->addSuccessor(LoopBB);
1081   BB->addSuccessor(RemBB);
1082   LoopBB->addSuccessor(RemBB);
1083   LoopBB->addSuccessor(LoopBB);
1084
1085   unsigned ShiftAmtReg = RI.createVirtualRegister(MSP430::GR8RegisterClass);
1086   unsigned ShiftAmtReg2 = RI.createVirtualRegister(MSP430::GR8RegisterClass);
1087   unsigned ShiftReg = RI.createVirtualRegister(RC);
1088   unsigned ShiftReg2 = RI.createVirtualRegister(RC);
1089   unsigned ShiftAmtSrcReg = MI->getOperand(2).getReg();
1090   unsigned SrcReg = MI->getOperand(1).getReg();
1091   unsigned DstReg = MI->getOperand(0).getReg();
1092
1093   // BB:
1094   // cmp 0, N
1095   // je RemBB
1096   BuildMI(BB, dl, TII.get(MSP430::CMP8ri))
1097     .addReg(ShiftAmtSrcReg).addImm(0);
1098   BuildMI(BB, dl, TII.get(MSP430::JCC))
1099     .addMBB(RemBB)
1100     .addImm(MSP430CC::COND_E);
1101
1102   // LoopBB:
1103   // ShiftReg = phi [%SrcReg, BB], [%ShiftReg2, LoopBB]
1104   // ShiftAmt = phi [%N, BB],      [%ShiftAmt2, LoopBB]
1105   // ShiftReg2 = shift ShiftReg
1106   // ShiftAmt2 = ShiftAmt - 1;
1107   BuildMI(LoopBB, dl, TII.get(MSP430::PHI), ShiftReg)
1108     .addReg(SrcReg).addMBB(BB)
1109     .addReg(ShiftReg2).addMBB(LoopBB);
1110   BuildMI(LoopBB, dl, TII.get(MSP430::PHI), ShiftAmtReg)
1111     .addReg(ShiftAmtSrcReg).addMBB(BB)
1112     .addReg(ShiftAmtReg2).addMBB(LoopBB);
1113   BuildMI(LoopBB, dl, TII.get(Opc), ShiftReg2)
1114     .addReg(ShiftReg);
1115   BuildMI(LoopBB, dl, TII.get(MSP430::SUB8ri), ShiftAmtReg2)
1116     .addReg(ShiftAmtReg).addImm(1);
1117   BuildMI(LoopBB, dl, TII.get(MSP430::JCC))
1118     .addMBB(LoopBB)
1119     .addImm(MSP430CC::COND_NE);
1120
1121   // RemBB:
1122   // DestReg = phi [%SrcReg, BB], [%ShiftReg, LoopBB]
1123   BuildMI(*RemBB, RemBB->begin(), dl, TII.get(MSP430::PHI), DstReg)
1124     .addReg(SrcReg).addMBB(BB)
1125     .addReg(ShiftReg2).addMBB(LoopBB);
1126
1127   MI->eraseFromParent();   // The pseudo instruction is gone now.
1128   return RemBB;
1129 }
1130
1131 MachineBasicBlock*
1132 MSP430TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1133                                                   MachineBasicBlock *BB) const {
1134   unsigned Opc = MI->getOpcode();
1135
1136   if (Opc == MSP430::Shl8 || Opc == MSP430::Shl16 ||
1137       Opc == MSP430::Sra8 || Opc == MSP430::Sra16 ||
1138       Opc == MSP430::Srl8 || Opc == MSP430::Srl16)
1139     return EmitShiftInstr(MI, BB);
1140
1141   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
1142   DebugLoc dl = MI->getDebugLoc();
1143
1144   assert((Opc == MSP430::Select16 || Opc == MSP430::Select8) &&
1145          "Unexpected instr type to insert");
1146
1147   // To "insert" a SELECT instruction, we actually have to insert the diamond
1148   // control-flow pattern.  The incoming instruction knows the destination vreg
1149   // to set, the condition code register to branch on, the true/false values to
1150   // select between, and a branch opcode to use.
1151   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1152   MachineFunction::iterator I = BB;
1153   ++I;
1154
1155   //  thisMBB:
1156   //  ...
1157   //   TrueVal = ...
1158   //   cmpTY ccX, r1, r2
1159   //   jCC copy1MBB
1160   //   fallthrough --> copy0MBB
1161   MachineBasicBlock *thisMBB = BB;
1162   MachineFunction *F = BB->getParent();
1163   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1164   MachineBasicBlock *copy1MBB = F->CreateMachineBasicBlock(LLVM_BB);
1165   F->insert(I, copy0MBB);
1166   F->insert(I, copy1MBB);
1167   // Update machine-CFG edges by transferring all successors of the current
1168   // block to the new block which will contain the Phi node for the select.
1169   copy1MBB->splice(copy1MBB->begin(), BB,
1170                    llvm::next(MachineBasicBlock::iterator(MI)),
1171                    BB->end());
1172   copy1MBB->transferSuccessorsAndUpdatePHIs(BB);
1173   // Next, add the true and fallthrough blocks as its successors.
1174   BB->addSuccessor(copy0MBB);
1175   BB->addSuccessor(copy1MBB);
1176
1177   BuildMI(BB, dl, TII.get(MSP430::JCC))
1178     .addMBB(copy1MBB)
1179     .addImm(MI->getOperand(3).getImm());
1180
1181   //  copy0MBB:
1182   //   %FalseValue = ...
1183   //   # fallthrough to copy1MBB
1184   BB = copy0MBB;
1185
1186   // Update machine-CFG edges
1187   BB->addSuccessor(copy1MBB);
1188
1189   //  copy1MBB:
1190   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1191   //  ...
1192   BB = copy1MBB;
1193   BuildMI(*BB, BB->begin(), dl, TII.get(MSP430::PHI),
1194           MI->getOperand(0).getReg())
1195     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
1196     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
1197
1198   MI->eraseFromParent();   // The pseudo instruction is gone now.
1199   return BB;
1200 }