lib/Target/MBlaze/MBlazeISelLowering.cpp

   1 //===-- MBlazeISelLowering.cpp - MBlaze DAG Lowering Implementation -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that MBlaze uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "mblaze-lower"
  16 #include "MBlazeISelLowering.h"
  17 #include "MBlazeMachineFunction.h"
  18 #include "MBlazeTargetMachine.h"
  19 #include "MBlazeTargetObjectFile.h"
  20 #include "MBlazeSubtarget.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/CallingConv.h"
  26 #include "llvm/CodeGen/CallingConvLower.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGISel.h"
  32 #include "llvm/CodeGen/ValueTypes.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 using namespace llvm;
  37
  38 const char *MBlazeTargetLowering::getTargetNodeName(unsigned Opcode) const {
  39   switch (Opcode) {
  40     case MBlazeISD::JmpLink    : return "MBlazeISD::JmpLink";
  41     case MBlazeISD::GPRel      : return "MBlazeISD::GPRel";
  42     case MBlazeISD::Wrap       : return "MBlazeISD::Wrap";
  43     case MBlazeISD::ICmp       : return "MBlazeISD::ICmp";
  44     case MBlazeISD::Ret        : return "MBlazeISD::Ret";
  45     case MBlazeISD::Select_CC  : return "MBlazeISD::Select_CC";
  46     default                    : return NULL;
  47   }
  48 }
  49
  50 MBlazeTargetLowering::MBlazeTargetLowering(MBlazeTargetMachine &TM)
  51   : TargetLowering(TM, new MBlazeTargetObjectFile()) {
  52   Subtarget = &TM.getSubtarget<MBlazeSubtarget>();
  53
  54   // MBlaze does not have i1 type, so use i32 for
  55   // setcc operations results (slt, sgt, ...).
  56   setBooleanContents(ZeroOrOneBooleanContent);
  57
  58   // Set up the register classes
  59   addRegisterClass(MVT::i32, MBlaze::CPURegsRegisterClass);
  60   if (Subtarget->hasFPU()) {
  61     addRegisterClass(MVT::f32, MBlaze::FGR32RegisterClass);
  62     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
  63   }
  64
  65   // Floating point operations which are not supported
  66   setOperationAction(ISD::FREM,       MVT::f32, Expand);
  67   setOperationAction(ISD::UINT_TO_FP, MVT::i8,  Expand);
  68   setOperationAction(ISD::UINT_TO_FP, MVT::i16, Expand);
  69   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
  70   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
  71   setOperationAction(ISD::FP_ROUND,   MVT::f32, Expand);
  72   setOperationAction(ISD::FP_ROUND,   MVT::f64, Expand);
  73   setOperationAction(ISD::FCOPYSIGN,  MVT::f32, Expand);
  74   setOperationAction(ISD::FCOPYSIGN,  MVT::f64, Expand);
  75   setOperationAction(ISD::FSIN,       MVT::f32, Expand);
  76   setOperationAction(ISD::FCOS,       MVT::f32, Expand);
  77   setOperationAction(ISD::FPOWI,      MVT::f32, Expand);
  78   setOperationAction(ISD::FPOW,       MVT::f32, Expand);
  79   setOperationAction(ISD::FLOG,       MVT::f32, Expand);
  80   setOperationAction(ISD::FLOG2,      MVT::f32, Expand);
  81   setOperationAction(ISD::FLOG10,     MVT::f32, Expand);
  82   setOperationAction(ISD::FEXP,       MVT::f32, Expand);
  83
  84   // Load extented operations for i1 types must be promoted
  85   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
  86   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  88
  89   // MBlaze has no REM or DIVREM operations.
  90   setOperationAction(ISD::UREM,    MVT::i32, Expand);
  91   setOperationAction(ISD::SREM,    MVT::i32, Expand);
  92   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  94
  95   // If the processor doesn't support multiply then expand it
  96   if (!Subtarget->hasMul()) {
  97     setOperationAction(ISD::MUL, MVT::i32, Expand);
  98   }
  99
 100   // If the processor doesn't support 64-bit multiply then expand
 101   if (!Subtarget->hasMul() || !Subtarget->hasMul64()) {
 102     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 103     setOperationAction(ISD::MULHS, MVT::i64, Expand);
 104     setOperationAction(ISD::MULHU, MVT::i32, Expand);
 105     setOperationAction(ISD::MULHU, MVT::i64, Expand);
 106   }
 107
 108   // If the processor doesn't support division then expand
 109   if (!Subtarget->hasDiv()) {
 110     setOperationAction(ISD::UDIV, MVT::i32, Expand);
 111     setOperationAction(ISD::SDIV, MVT::i32, Expand);
 112   }
 113
 114   // Expand unsupported conversions
 115   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 116   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 117
 118   // Expand SELECT_CC
 119   setOperationAction(ISD::SELECT_CC, MVT::Other, Expand);
 120
 121   // MBlaze doesn't have MUL_LOHI
 122   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 125   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 126
 127   // Used by legalize types to correctly generate the setcc result.
 128   // Without this, every float setcc comes with a AND/OR with the result,
 129   // we don't want this, since the fpcmp result goes to a flag register,
 130   // which is used implicitly by brcond and select operations.
 131   AddPromotedToType(ISD::SETCC, MVT::i1, MVT::i32);
 132   AddPromotedToType(ISD::SELECT, MVT::i1, MVT::i32);
 133   AddPromotedToType(ISD::SELECT_CC, MVT::i1, MVT::i32);
 134
 135   // MBlaze Custom Operations
 136   setOperationAction(ISD::GlobalAddress,      MVT::i32,   Custom);
 137   setOperationAction(ISD::GlobalTLSAddress,   MVT::i32,   Custom);
 138   setOperationAction(ISD::JumpTable,          MVT::i32,   Custom);
 139   setOperationAction(ISD::ConstantPool,       MVT::i32,   Custom);
 140
 141   // Variable Argument support
 142   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 143   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 144   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 145   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 146
 147
 148   // Operations not directly supported by MBlaze.
 149   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32,   Expand);
 150   setOperationAction(ISD::BR_JT,              MVT::Other, Expand);
 151   setOperationAction(ISD::BR_CC,              MVT::Other, Expand);
 152   setOperationAction(ISD::SIGN_EXTEND_INREG,  MVT::i1,    Expand);
 153   setOperationAction(ISD::ROTL,               MVT::i32,   Expand);
 154   setOperationAction(ISD::ROTR,               MVT::i32,   Expand);
 155   setOperationAction(ISD::SHL_PARTS,          MVT::i32,   Expand);
 156   setOperationAction(ISD::SRA_PARTS,          MVT::i32,   Expand);
 157   setOperationAction(ISD::SRL_PARTS,          MVT::i32,   Expand);
 158   setOperationAction(ISD::CTLZ,               MVT::i32,   Expand);
 159   setOperationAction(ISD::CTTZ,               MVT::i32,   Expand);
 160   setOperationAction(ISD::CTPOP,              MVT::i32,   Expand);
 161   setOperationAction(ISD::BSWAP,              MVT::i32,   Expand);
 162
 163   // We don't have line number support yet.
 164   setOperationAction(ISD::EH_LABEL,          MVT::Other, Expand);
 165
 166   // Use the default for now
 167   setOperationAction(ISD::STACKSAVE,         MVT::Other, Expand);
 168   setOperationAction(ISD::STACKRESTORE,      MVT::Other, Expand);
 169   setOperationAction(ISD::MEMBARRIER,        MVT::Other, Expand);
 170
 171   // MBlaze doesn't have extending float->double load/store
 172   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 173   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 174
 175   setStackPointerRegisterToSaveRestore(MBlaze::R1);
 176   computeRegisterProperties();
 177 }
 178
 179 MVT::SimpleValueType MBlazeTargetLowering::getSetCCResultType(EVT VT) const {
 180   return MVT::i32;
 181 }
 182
 183 /// getFunctionAlignment - Return the Log2 alignment of this function.
 184 unsigned MBlazeTargetLowering::getFunctionAlignment(const Function *) const {
 185   return 2;
 186 }
 187
 188 SDValue MBlazeTargetLowering::LowerOperation(SDValue Op,
 189                                              SelectionDAG &DAG) const {
 190   switch (Op.getOpcode())
 191   {
 192     case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
 193     case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
 194     case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
 195     case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
 196     case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
 197     case ISD::VASTART:            return LowerVASTART(Op, DAG);
 198   }
 199   return SDValue();
 200 }
 201
 202 //===----------------------------------------------------------------------===//
 203 //  Lower helper functions
 204 //===----------------------------------------------------------------------===//
 205 MachineBasicBlock*
 206 MBlazeTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 207                                                   MachineBasicBlock *BB) const {
 208   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 209   DebugLoc dl = MI->getDebugLoc();
 210
 211   switch (MI->getOpcode()) {
 212   default: assert(false && "Unexpected instr type to insert");
 213   case MBlaze::ShiftRL:
 214   case MBlaze::ShiftRA:
 215   case MBlaze::ShiftL: {
 216     // To "insert" a shift left instruction, we actually have to insert a
 217     // simple loop.  The incoming instruction knows the destination vreg to
 218     // set, the source vreg to operate over and the shift amount.
 219     const BasicBlock *LLVM_BB = BB->getBasicBlock();
 220     MachineFunction::iterator It = BB;
 221     ++It;
 222
 223     // start:
 224     //   andi     samt, samt, 31
 225     //   beqid    samt, finish
 226     //   add      dst, src, r0
 227     // loop:
 228     //   addik    samt, samt, -1
 229     //   sra      dst, dst
 230     //   bneid    samt, loop
 231     //   nop
 232     // finish:
 233     MachineFunction *F = BB->getParent();
 234     MachineRegisterInfo &R = F->getRegInfo();
 235     MachineBasicBlock *loop = F->CreateMachineBasicBlock(LLVM_BB);
 236     MachineBasicBlock *finish = F->CreateMachineBasicBlock(LLVM_BB);
 237
 238     unsigned IAMT = R.createVirtualRegister(MBlaze::CPURegsRegisterClass);
 239     BuildMI(BB, dl, TII->get(MBlaze::ANDI), IAMT)
 240       .addReg(MI->getOperand(2).getReg())
 241       .addImm(31);
 242
 243     unsigned IVAL = R.createVirtualRegister(MBlaze::CPURegsRegisterClass);
 244     BuildMI(BB, dl, TII->get(MBlaze::ADDI), IVAL)
 245       .addReg(MI->getOperand(1).getReg())
 246       .addImm(0);
 247
 248     BuildMI(BB, dl, TII->get(MBlaze::BEQID))
 249       .addReg(IAMT)
 250       .addMBB(finish);
 251
 252     F->insert(It, loop);
 253     F->insert(It, finish);
 254
 255     // Update machine-CFG edges by first adding all successors of the current
 256     // block to the new block which will contain the Phi node for the select.
 257     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
 258           e = BB->succ_end(); i != e; ++i)
 259       finish->addSuccessor(*i);
 260
 261     // Next, remove all successors of the current block, and add the true
 262     // and fallthrough blocks as its successors.
 263     while(!BB->succ_empty())
 264       BB->removeSuccessor(BB->succ_begin());
 265     BB->addSuccessor(loop);
 266     BB->addSuccessor(finish);
 267
 268     // Next, add the finish block as a successor of the loop block
 269     loop->addSuccessor(finish);
 270     loop->addSuccessor(loop);
 271
 272     unsigned DST = R.createVirtualRegister(MBlaze::CPURegsRegisterClass);
 273     unsigned NDST = R.createVirtualRegister(MBlaze::CPURegsRegisterClass);
 274     BuildMI(loop, dl, TII->get(MBlaze::PHI), DST)
 275       .addReg(IVAL).addMBB(BB)
 276       .addReg(NDST).addMBB(loop);
 277
 278     unsigned SAMT = R.createVirtualRegister(MBlaze::CPURegsRegisterClass);
 279     unsigned NAMT = R.createVirtualRegister(MBlaze::CPURegsRegisterClass);
 280     BuildMI(loop, dl, TII->get(MBlaze::PHI), SAMT)
 281       .addReg(IAMT).addMBB(BB)
 282       .addReg(NAMT).addMBB(loop);
 283
 284     if (MI->getOpcode() == MBlaze::ShiftL)
 285       BuildMI(loop, dl, TII->get(MBlaze::ADD), NDST).addReg(DST).addReg(DST);
 286     else if (MI->getOpcode() == MBlaze::ShiftRA)
 287       BuildMI(loop, dl, TII->get(MBlaze::SRA), NDST).addReg(DST);
 288     else if (MI->getOpcode() == MBlaze::ShiftRL)
 289       BuildMI(loop, dl, TII->get(MBlaze::SRL), NDST).addReg(DST);
 290     else
 291         llvm_unreachable( "Cannot lower unknown shift instruction" );
 292
 293     BuildMI(loop, dl, TII->get(MBlaze::ADDI), NAMT)
 294       .addReg(SAMT)
 295       .addImm(-1);
 296
 297     BuildMI(loop, dl, TII->get(MBlaze::BNEID))
 298       .addReg(NAMT)
 299       .addMBB(loop);
 300
 301     BuildMI(finish, dl, TII->get(MBlaze::PHI), MI->getOperand(0).getReg())
 302       .addReg(IVAL).addMBB(BB)
 303       .addReg(NDST).addMBB(loop);
 304
 305     // The pseudo instruction is no longer needed so remove it
 306     F->DeleteMachineInstr(MI);
 307     return finish;
 308     }
 309
 310   case MBlaze::Select_FCC:
 311   case MBlaze::Select_CC: {
 312     // To "insert" a SELECT_CC instruction, we actually have to insert the
 313     // diamond control-flow pattern.  The incoming instruction knows the
 314     // destination vreg to set, the condition code register to branch on, the
 315     // true/false values to select between, and a branch opcode to use.
 316     const BasicBlock *LLVM_BB = BB->getBasicBlock();
 317     MachineFunction::iterator It = BB;
 318     ++It;
 319
 320     //  thisMBB:
 321     //  ...
 322     //   TrueVal = ...
 323     //   setcc r1, r2, r3
 324     //   bNE   r1, r0, copy1MBB
 325     //   fallthrough --> copy0MBB
 326     MachineFunction *F = BB->getParent();
 327     MachineBasicBlock *flsBB = F->CreateMachineBasicBlock(LLVM_BB);
 328     MachineBasicBlock *dneBB = F->CreateMachineBasicBlock(LLVM_BB);
 329
 330     unsigned Opc;
 331     switch (MI->getOperand(4).getImm()) {
 332     default: llvm_unreachable( "Unknown branch condition" );
 333     case MBlazeCC::EQ: Opc = MBlaze::BNEID; break;
 334     case MBlazeCC::NE: Opc = MBlaze::BEQID; break;
 335     case MBlazeCC::GT: Opc = MBlaze::BLEID; break;
 336     case MBlazeCC::LT: Opc = MBlaze::BGEID; break;
 337     case MBlazeCC::GE: Opc = MBlaze::BLTID; break;
 338     case MBlazeCC::LE: Opc = MBlaze::BGTID; break;
 339     }
 340
 341     BuildMI(BB, dl, TII->get(Opc))
 342       .addReg(MI->getOperand(3).getReg())
 343       .addMBB(dneBB);
 344
 345     F->insert(It, flsBB);
 346     F->insert(It, dneBB);
 347
 348     // Update machine-CFG edges by first adding all successors of the current
 349     // block to the new block which will contain the Phi node for the select.
 350     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
 351           e = BB->succ_end(); i != e; ++i)
 352       dneBB->addSuccessor(*i);
 353
 354     // Next, remove all successors of the current block, and add the true
 355     // and fallthrough blocks as its successors.
 356     while(!BB->succ_empty())
 357       BB->removeSuccessor(BB->succ_begin());
 358     BB->addSuccessor(flsBB);
 359     BB->addSuccessor(dneBB);
 360     flsBB->addSuccessor(dneBB);
 361
 362     //  sinkMBB:
 363     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
 364     //  ...
 365     //BuildMI(dneBB, dl, TII->get(MBlaze::PHI), MI->getOperand(0).getReg())
 366     //  .addReg(MI->getOperand(1).getReg()).addMBB(flsBB)
 367     //  .addReg(MI->getOperand(2).getReg()).addMBB(BB);
 368
 369     BuildMI(dneBB, dl, TII->get(MBlaze::PHI), MI->getOperand(0).getReg())
 370       .addReg(MI->getOperand(2).getReg()).addMBB(flsBB)
 371       .addReg(MI->getOperand(1).getReg()).addMBB(BB);
 372
 373     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 374     return dneBB;
 375   }
 376   }
 377 }
 378
 379 //===----------------------------------------------------------------------===//
 380 //  Misc Lower Operation implementation
 381 //===----------------------------------------------------------------------===//
 382 //
 383
 384 SDValue MBlazeTargetLowering::LowerSELECT_CC(SDValue Op,
 385                                              SelectionDAG &DAG) const {
 386   SDValue LHS = Op.getOperand(0);
 387   SDValue RHS = Op.getOperand(1);
 388   SDValue TrueVal = Op.getOperand(2);
 389   SDValue FalseVal = Op.getOperand(3);
 390   DebugLoc dl = Op.getDebugLoc();
 391   unsigned Opc;
 392
 393   SDValue CompareFlag;
 394   if (LHS.getValueType() == MVT::i32) {
 395     Opc = MBlazeISD::Select_CC;
 396     CompareFlag = DAG.getNode(MBlazeISD::ICmp, dl, MVT::i32, LHS, RHS)
 397                     .getValue(1);
 398   } else {
 399     llvm_unreachable( "Cannot lower select_cc with unknown type" );
 400   }
 401
 402   return DAG.getNode(Opc, dl, TrueVal.getValueType(), TrueVal, FalseVal,
 403                      CompareFlag);
 404 }
 405
 406 SDValue MBlazeTargetLowering::
 407 LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
 408   // FIXME there isn't actually debug info here
 409   DebugLoc dl = Op.getDebugLoc();
 410   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 411   SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 412
 413   return DAG.getNode(MBlazeISD::Wrap, dl, MVT::i32, GA);
 414 }
 415
 416 SDValue MBlazeTargetLowering::
 417 LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
 418   llvm_unreachable("TLS not implemented for MicroBlaze.");
 419   return SDValue(); // Not reached
 420 }
 421
 422 SDValue MBlazeTargetLowering::
 423 LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
 424   SDValue ResNode;
 425   SDValue HiPart;
 426   // FIXME there isn't actually debug info here
 427   DebugLoc dl = Op.getDebugLoc();
 428   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
 429   unsigned char OpFlag = IsPIC ? MBlazeII::MO_GOT : MBlazeII::MO_ABS_HILO;
 430
 431   EVT PtrVT = Op.getValueType();
 432   JumpTableSDNode *JT  = cast<JumpTableSDNode>(Op);
 433
 434   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
 435   return DAG.getNode(MBlazeISD::Wrap, dl, MVT::i32, JTI);
 436   //return JTI;
 437 }
 438
 439 SDValue MBlazeTargetLowering::
 440 LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
 441   SDValue ResNode;
 442   EVT PtrVT = Op.getValueType();
 443   ConstantPoolSDNode *N = cast<ConstantPoolSDNode>(Op);
 444   const Constant *C = N->getConstVal();
 445   SDValue Zero = DAG.getConstant(0, PtrVT);
 446   DebugLoc dl = Op.getDebugLoc();
 447
 448   SDValue CP = DAG.getTargetConstantPool(C, MVT::i32, N->getAlignment(),
 449                                          N->getOffset(), MBlazeII::MO_ABS_HILO);
 450   return DAG.getNode(MBlazeISD::Wrap, dl, MVT::i32, CP);
 451 }
 452
 453 SDValue MBlazeTargetLowering::LowerVASTART(SDValue Op,
 454                                            SelectionDAG &DAG) const {
 455   MachineFunction &MF = DAG.getMachineFunction();
 456   MBlazeFunctionInfo *FuncInfo = MF.getInfo<MBlazeFunctionInfo>();
 457
 458   DebugLoc dl = Op.getDebugLoc();
 459   SDValue FI = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
 460                                  getPointerTy());
 461
 462   // vastart just stores the address of the VarArgsFrameIndex slot into the
 463   // memory location argument.
 464   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 465   return DAG.getStore(Op.getOperand(0), dl, FI, Op.getOperand(1), SV, 0,
 466                       false, false, 0);
 467 }
 468
 469 //===----------------------------------------------------------------------===//
 470 //                      Calling Convention Implementation
 471 //===----------------------------------------------------------------------===//
 472
 473 #include "MBlazeGenCallingConv.inc"
 474
 475 static bool CC_MBlaze2(unsigned ValNo, EVT ValVT,
 476                        EVT LocVT, CCValAssign::LocInfo LocInfo,
 477                        ISD::ArgFlagsTy ArgFlags, CCState &State) {
 478   static const unsigned RegsSize=6;
 479   static const unsigned IntRegs[] = {
 480     MBlaze::R5, MBlaze::R6, MBlaze::R7,
 481     MBlaze::R8, MBlaze::R9, MBlaze::R10
 482   };
 483
 484   static const unsigned FltRegs[] = {
 485     MBlaze::F5, MBlaze::F6, MBlaze::F7,
 486     MBlaze::F8, MBlaze::F9, MBlaze::F10
 487   };
 488
 489   unsigned Reg=0;
 490
 491   // Promote i8 and i16
 492   if (LocVT == MVT::i8 || LocVT == MVT::i16) {
 493     LocVT = MVT::i32;
 494     if (ArgFlags.isSExt())
 495       LocInfo = CCValAssign::SExt;
 496     else if (ArgFlags.isZExt())
 497       LocInfo = CCValAssign::ZExt;
 498     else
 499       LocInfo = CCValAssign::AExt;
 500   }
 501
 502   if (ValVT == MVT::i32) {
 503     Reg = State.AllocateReg(IntRegs, RegsSize);
 504     LocVT = MVT::i32;
 505   } else if (ValVT == MVT::f32) {
 506     Reg = State.AllocateReg(FltRegs, RegsSize);
 507     LocVT = MVT::f32;
 508   }
 509
 510   if (!Reg) {
 511     unsigned SizeInBytes = ValVT.getSizeInBits() >> 3;
 512     unsigned Offset = State.AllocateStack(SizeInBytes, SizeInBytes);
 513     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 514   } else {
 515     unsigned SizeInBytes = ValVT.getSizeInBits() >> 3;
 516     State.AllocateStack(SizeInBytes, SizeInBytes);
 517     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 518   }
 519
 520   return false; // CC must always match
 521 }
 522
 523 //===----------------------------------------------------------------------===//
 524 //                  Call Calling Convention Implementation
 525 //===----------------------------------------------------------------------===//
 526
 527 /// LowerCall - functions arguments are copied from virtual regs to
 528 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 529 /// TODO: isVarArg, isTailCall.
 530 SDValue MBlazeTargetLowering::
 531 LowerCall(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 532           bool isVarArg, bool &isTailCall,
 533           const SmallVectorImpl<ISD::OutputArg> &Outs,
 534           const SmallVectorImpl<ISD::InputArg> &Ins,
 535           DebugLoc dl, SelectionDAG &DAG,
 536           SmallVectorImpl<SDValue> &InVals) const {
 537   // MBlaze does not yet support tail call optimization
 538   isTailCall = false;
 539
 540   MachineFunction &MF = DAG.getMachineFunction();
 541   MachineFrameInfo *MFI = MF.getFrameInfo();
 542
 543   // Analyze operands of the call, assigning locations to each operand.
 544   SmallVector<CCValAssign, 16> ArgLocs;
 545   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 546                  *DAG.getContext());
 547   CCInfo.AnalyzeCallOperands(Outs, CC_MBlaze2);
 548
 549   // Get a count of how many bytes are to be pushed on the stack.
 550   unsigned NumBytes = CCInfo.getNextStackOffset();
 551   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 552
 553   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
 554   SmallVector<SDValue, 8> MemOpChains;
 555
 556   // First/LastArgStackLoc contains the first/last
 557   // "at stack" argument location.
 558   int LastArgStackLoc = 0;
 559   unsigned FirstStackArgLoc = 0;
 560
 561   // Walk the register/memloc assignments, inserting copies/loads.
 562   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 563     CCValAssign &VA = ArgLocs[i];
 564     EVT RegVT = VA.getLocVT();
 565     SDValue Arg = Outs[i].Val;
 566
 567     // Promote the value if needed.
 568     switch (VA.getLocInfo()) {
 569     default: llvm_unreachable("Unknown loc info!");
 570     case CCValAssign::Full: break;
 571     case CCValAssign::SExt:
 572       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
 573       break;
 574     case CCValAssign::ZExt:
 575       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
 576       break;
 577     case CCValAssign::AExt:
 578       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
 579       break;
 580     }
 581
 582     // Arguments that can be passed on register must be kept at
 583     // RegsToPass vector
 584     if (VA.isRegLoc()) {
 585       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 586     } else {
 587       // Register can't get to this point...
 588       assert(VA.isMemLoc());
 589
 590       // Create the frame index object for this incoming parameter
 591       LastArgStackLoc = (FirstStackArgLoc + VA.getLocMemOffset());
 592       int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
 593                                       LastArgStackLoc, true, false);
 594
 595       SDValue PtrOff = DAG.getFrameIndex(FI,getPointerTy());
 596
 597       // emit ISD::STORE whichs stores the
 598       // parameter value to a stack Location
 599       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0,
 600                                          false, false, 0));
 601     }
 602   }
 603
 604   // Transform all store nodes into one single node because all store
 605   // nodes are independent of each other.
 606   if (!MemOpChains.empty())
 607     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 608                         &MemOpChains[0], MemOpChains.size());
 609
 610   // Build a sequence of copy-to-reg nodes chained together with token
 611   // chain and flag operands which copy the outgoing args into registers.
 612   // The InFlag in necessary since all emited instructions must be
 613   // stuck together.
 614   SDValue InFlag;
 615   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 616     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 617                              RegsToPass[i].second, InFlag);
 618     InFlag = Chain.getValue(1);
 619   }
 620
 621   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 622   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 623   // node so that legalize doesn't hack it.
 624   unsigned char OpFlag = MBlazeII::MO_NO_FLAG;
 625   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 626     Callee = DAG.getTargetGlobalAddress(G->getGlobal(),
 627                                 getPointerTy(), 0, OpFlag);
 628   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
 629     Callee = DAG.getTargetExternalSymbol(S->getSymbol(),
 630                                 getPointerTy(), OpFlag);
 631
 632   // MBlazeJmpLink = #chain, #target_address, #opt_in_flags...
 633   //             = Chain, Callee, Reg#1, Reg#2, ...
 634   //
 635   // Returns a chain & a flag for retval copy to use.
 636   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 637   SmallVector<SDValue, 8> Ops;
 638   Ops.push_back(Chain);
 639   Ops.push_back(Callee);
 640
 641   // Add argument registers to the end of the list so that they are
 642   // known live into the call.
 643   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 644     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 645                                   RegsToPass[i].second.getValueType()));
 646   }
 647
 648   if (InFlag.getNode())
 649     Ops.push_back(InFlag);
 650
 651   Chain  = DAG.getNode(MBlazeISD::JmpLink, dl, NodeTys, &Ops[0], Ops.size());
 652   InFlag = Chain.getValue(1);
 653
 654   // Create the CALLSEQ_END node.
 655   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 656                              DAG.getIntPtrConstant(0, true), InFlag);
 657   if (!Ins.empty())
 658     InFlag = Chain.getValue(1);
 659
 660   // Handle result values, copying them out of physregs into vregs that we
 661   // return.
 662   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
 663                          Ins, dl, DAG, InVals);
 664 }
 665
 666 /// LowerCallResult - Lower the result values of a call into the
 667 /// appropriate copies out of appropriate physical registers.
 668 SDValue MBlazeTargetLowering::
 669 LowerCallResult(SDValue Chain, SDValue InFlag, CallingConv::ID CallConv,
 670                 bool isVarArg, const SmallVectorImpl<ISD::InputArg> &Ins,
 671                 DebugLoc dl, SelectionDAG &DAG,
 672                 SmallVectorImpl<SDValue> &InVals) const {
 673   // Assign locations to each value returned by this call.
 674   SmallVector<CCValAssign, 16> RVLocs;
 675   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 676                  RVLocs, *DAG.getContext());
 677
 678   CCInfo.AnalyzeCallResult(Ins, RetCC_MBlaze);
 679
 680   // Copy all of the result registers out of their specified physreg.
 681   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 682     Chain = DAG.getCopyFromReg(Chain, dl, RVLocs[i].getLocReg(),
 683                                RVLocs[i].getValVT(), InFlag).getValue(1);
 684     InFlag = Chain.getValue(2);
 685     InVals.push_back(Chain.getValue(0));
 686   }
 687
 688   return Chain;
 689 }
 690
 691 //===----------------------------------------------------------------------===//
 692 //             Formal Arguments Calling Convention Implementation
 693 //===----------------------------------------------------------------------===//
 694
 695 /// LowerFormalArguments - transform physical registers into
 696 /// virtual registers and generate load operations for
 697 /// arguments places on the stack.
 698 SDValue MBlazeTargetLowering::
 699 LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 700                      const SmallVectorImpl<ISD::InputArg> &Ins,
 701                      DebugLoc dl, SelectionDAG &DAG,
 702                      SmallVectorImpl<SDValue> &InVals) const {
 703   MachineFunction &MF = DAG.getMachineFunction();
 704   MachineFrameInfo *MFI = MF.getFrameInfo();
 705   MBlazeFunctionInfo *MBlazeFI = MF.getInfo<MBlazeFunctionInfo>();
 706
 707   unsigned StackReg = MF.getTarget().getRegisterInfo()->getFrameRegister(MF);
 708   MBlazeFI->setVarArgsFrameIndex(0);
 709
 710   // Used with vargs to acumulate store chains.
 711   std::vector<SDValue> OutChains;
 712
 713   // Keep track of the last register used for arguments
 714   unsigned ArgRegEnd = 0;
 715
 716   // Assign locations to all of the incoming arguments.
 717   SmallVector<CCValAssign, 16> ArgLocs;
 718   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 719                  ArgLocs, *DAG.getContext());
 720
 721   CCInfo.AnalyzeFormalArguments(Ins, CC_MBlaze2);
 722   SDValue StackPtr;
 723
 724   unsigned FirstStackArgLoc = 0;
 725
 726   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 727     CCValAssign &VA = ArgLocs[i];
 728
 729     // Arguments stored on registers
 730     if (VA.isRegLoc()) {
 731       EVT RegVT = VA.getLocVT();
 732       ArgRegEnd = VA.getLocReg();
 733       TargetRegisterClass *RC = 0;
 734
 735       if (RegVT == MVT::i32)
 736         RC = MBlaze::CPURegsRegisterClass;
 737       else if (RegVT == MVT::f32)
 738         RC = MBlaze::FGR32RegisterClass;
 739       else
 740         llvm_unreachable("RegVT not supported by LowerFormalArguments");
 741
 742       // Transform the arguments stored on
 743       // physical registers into virtual ones
 744       unsigned Reg = MF.addLiveIn(ArgRegEnd, RC);
 745       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
 746
 747       // If this is an 8 or 16-bit value, it has been passed promoted
 748       // to 32 bits.  Insert an assert[sz]ext to capture this, then
 749       // truncate to the right size. If if is a floating point value
 750       // then convert to the correct type.
 751       if (VA.getLocInfo() != CCValAssign::Full) {
 752         unsigned Opcode = 0;
 753         if (VA.getLocInfo() == CCValAssign::SExt)
 754           Opcode = ISD::AssertSext;
 755         else if (VA.getLocInfo() == CCValAssign::ZExt)
 756           Opcode = ISD::AssertZext;
 757         if (Opcode)
 758           ArgValue = DAG.getNode(Opcode, dl, RegVT, ArgValue,
 759                                  DAG.getValueType(VA.getValVT()));
 760         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
 761       }
 762
 763       InVals.push_back(ArgValue);
 764
 765     } else { // VA.isRegLoc()
 766
 767       // sanity check
 768       assert(VA.isMemLoc());
 769
 770       // The last argument is not a register
 771       ArgRegEnd = 0;
 772
 773       // The stack pointer offset is relative to the caller stack frame.
 774       // Since the real stack size is unknown here, a negative SPOffset
 775       // is used so there's a way to adjust these offsets when the stack
 776       // size get known (on EliminateFrameIndex). A dummy SPOffset is
 777       // used instead of a direct negative address (which is recorded to
 778       // be used on emitPrologue) to avoid mis-calc of the first stack
 779       // offset on PEI::calculateFrameObjectOffsets.
 780       // Arguments are always 32-bit.
 781       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
 782       int FI = MFI->CreateFixedObject(ArgSize, 0, true, false);
 783       MBlazeFI->recordLoadArgsFI(FI, -(ArgSize+
 784         (FirstStackArgLoc + VA.getLocMemOffset())));
 785
 786       // Create load nodes to retrieve arguments from the stack
 787       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
 788       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0,
 789                                    false, false, 0));
 790     }
 791   }
 792
 793   // To meet ABI, when VARARGS are passed on registers, the registers
 794   // must have their values written to the caller stack frame. If the last
 795   // argument was placed in the stack, there's no need to save any register.
 796   if ((isVarArg) && ArgRegEnd) {
 797     if (StackPtr.getNode() == 0)
 798       StackPtr = DAG.getRegister(StackReg, getPointerTy());
 799
 800     // The last register argument that must be saved is MBlaze::R10
 801     TargetRegisterClass *RC = MBlaze::CPURegsRegisterClass;
 802
 803     unsigned Begin = MBlazeRegisterInfo::getRegisterNumbering(MBlaze::R5);
 804     unsigned Start = MBlazeRegisterInfo::getRegisterNumbering(ArgRegEnd+1);
 805     unsigned End   = MBlazeRegisterInfo::getRegisterNumbering(MBlaze::R10);
 806     unsigned StackLoc = ArgLocs.size()-1 + (Start - Begin);
 807
 808     for (; Start <= End; ++Start, ++StackLoc) {
 809       unsigned Reg = MBlazeRegisterInfo::getRegisterFromNumbering(Start);
 810       unsigned LiveReg = MF.addLiveIn(Reg, RC);
 811       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, LiveReg, MVT::i32);
 812
 813       int FI = MFI->CreateFixedObject(4, 0, true, false);
 814       MBlazeFI->recordStoreVarArgsFI(FI, -(4+(StackLoc*4)));
 815       SDValue PtrOff = DAG.getFrameIndex(FI, getPointerTy());
 816       OutChains.push_back(DAG.getStore(Chain, dl, ArgValue, PtrOff, NULL, 0,
 817                                        false, false, 0));
 818
 819       // Record the frame index of the first variable argument
 820       // which is a value necessary to VASTART.
 821       if (!MBlazeFI->getVarArgsFrameIndex())
 822         MBlazeFI->setVarArgsFrameIndex(FI);
 823     }
 824   }
 825
 826   // All stores are grouped in one node to allow the matching between
 827   // the size of Ins and InVals. This only happens when on varg functions
 828   if (!OutChains.empty()) {
 829     OutChains.push_back(Chain);
 830     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 831                         &OutChains[0], OutChains.size());
 832   }
 833
 834   return Chain;
 835 }
 836
 837 //===----------------------------------------------------------------------===//
 838 //               Return Value Calling Convention Implementation
 839 //===----------------------------------------------------------------------===//
 840
 841 SDValue MBlazeTargetLowering::
 842 LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 843             const SmallVectorImpl<ISD::OutputArg> &Outs,
 844             DebugLoc dl, SelectionDAG &DAG) const {
 845   // CCValAssign - represent the assignment of
 846   // the return value to a location
 847   SmallVector<CCValAssign, 16> RVLocs;
 848
 849   // CCState - Info about the registers and stack slot.
 850   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 851                  RVLocs, *DAG.getContext());
 852
 853   // Analize return values.
 854   CCInfo.AnalyzeReturn(Outs, RetCC_MBlaze);
 855
 856   // If this is the first return lowered for this function, add
 857   // the regs to the liveout set for the function.
 858   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 859     for (unsigned i = 0; i != RVLocs.size(); ++i)
 860       if (RVLocs[i].isRegLoc())
 861         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 862   }
 863
 864   SDValue Flag;
 865
 866   // Copy the result values into the output registers.
 867   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 868     CCValAssign &VA = RVLocs[i];
 869     assert(VA.isRegLoc() && "Can only return in registers!");
 870
 871     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
 872                              Outs[i].Val, Flag);
 873
 874     // guarantee that all emitted copies are
 875     // stuck together, avoiding something bad
 876     Flag = Chain.getValue(1);
 877   }
 878
 879   // Return on MBlaze is always a "rtsd R15, 8"
 880   if (Flag.getNode())
 881     return DAG.getNode(MBlazeISD::Ret, dl, MVT::Other,
 882                        Chain, DAG.getRegister(MBlaze::R15, MVT::i32), Flag);
 883   else // Return Void
 884     return DAG.getNode(MBlazeISD::Ret, dl, MVT::Other,
 885                        Chain, DAG.getRegister(MBlaze::R15, MVT::i32));
 886 }
 887
 888 //===----------------------------------------------------------------------===//
 889 //                           MBlaze Inline Assembly Support
 890 //===----------------------------------------------------------------------===//
 891
 892 /// getConstraintType - Given a constraint letter, return the type of
 893 /// constraint it is for this target.
 894 MBlazeTargetLowering::ConstraintType MBlazeTargetLowering::
 895 getConstraintType(const std::string &Constraint) const
 896 {
 897   // MBlaze specific constrainy
 898   //
 899   // 'd' : An address register. Equivalent to r.
 900   // 'y' : Equivalent to r; retained for
 901   //       backwards compatibility.
 902   // 'f' : Floating Point registers.
 903   if (Constraint.size() == 1) {
 904     switch (Constraint[0]) {
 905       default : break;
 906       case 'd':
 907       case 'y':
 908       case 'f':
 909         return C_RegisterClass;
 910         break;
 911     }
 912   }
 913   return TargetLowering::getConstraintType(Constraint);
 914 }
 915
 916 /// getRegClassForInlineAsmConstraint - Given a constraint letter (e.g. "r"),
 917 /// return a list of registers that can be used to satisfy the constraint.
 918 /// This should only be used for C_RegisterClass constraints.
 919 std::pair<unsigned, const TargetRegisterClass*> MBlazeTargetLowering::
 920 getRegForInlineAsmConstraint(const std::string &Constraint, EVT VT) const {
 921   if (Constraint.size() == 1) {
 922     switch (Constraint[0]) {
 923     case 'r':
 924       return std::make_pair(0U, MBlaze::CPURegsRegisterClass);
 925     case 'f':
 926       if (VT == MVT::f32)
 927         return std::make_pair(0U, MBlaze::FGR32RegisterClass);
 928     }
 929   }
 930   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 931 }
 932
 933 /// Given a register class constraint, like 'r', if this corresponds directly
 934 /// to an LLVM register class, return a register of 0 and the register class
 935 /// pointer.
 936 std::vector<unsigned> MBlazeTargetLowering::
 937 getRegClassForInlineAsmConstraint(const std::string &Constraint, EVT VT) const {
 938   if (Constraint.size() != 1)
 939     return std::vector<unsigned>();
 940
 941   switch (Constraint[0]) {
 942     default : break;
 943     case 'r':
 944     // GCC MBlaze Constraint Letters
 945     case 'd':
 946     case 'y':
 947       return make_vector<unsigned>(
 948         MBlaze::R3,  MBlaze::R4,  MBlaze::R5,  MBlaze::R6,
 949         MBlaze::R7,  MBlaze::R9,  MBlaze::R10, MBlaze::R11,
 950         MBlaze::R12, MBlaze::R19, MBlaze::R20, MBlaze::R21,
 951         MBlaze::R22, MBlaze::R23, MBlaze::R24, MBlaze::R25,
 952         MBlaze::R26, MBlaze::R27, MBlaze::R28, MBlaze::R29,
 953         MBlaze::R30, MBlaze::R31, 0);
 954
 955     case 'f':
 956       return make_vector<unsigned>(
 957         MBlaze::F3,  MBlaze::F4,  MBlaze::F5,  MBlaze::F6,
 958         MBlaze::F7,  MBlaze::F9,  MBlaze::F10, MBlaze::F11,
 959         MBlaze::F12, MBlaze::F19, MBlaze::F20, MBlaze::F21,
 960         MBlaze::F22, MBlaze::F23, MBlaze::F24, MBlaze::F25,
 961         MBlaze::F26, MBlaze::F27, MBlaze::F28, MBlaze::F29,
 962         MBlaze::F30, MBlaze::F31, 0);
 963   }
 964   return std::vector<unsigned>();
 965 }
 966
 967 bool MBlazeTargetLowering::
 968 isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 969   // The MBlaze target isn't yet aware of offsets.
 970   return false;
 971 }
 972
 973 bool MBlazeTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 974   return VT != MVT::f32;
 975 }