lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18
  19 // Multi-class for logical operators.
  20 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  21   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  22                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  23                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  24                                                    (i32 IntRegs:$c)))]>;
  25   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  26                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  27                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  28                                                    (i32 IntRegs:$c)))]>;
  29 }
  30
  31 // Multi-class for compare ops.
  32 let isCompare = 1 in {
  33 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  34   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  35                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  36                  [(set (i1 PredRegs:$dst),
  37                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  38 }
  39
  40 multiclass CMP32_rr_ri_s10<string OpcStr, string CextOp, PatFrag OpNode> {
  41   let CextOpcode = CextOp in {
  42     let InputType = "reg" in
  43     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  44                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  45                    [(set (i1 PredRegs:$dst),
  46                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  47
  48     let isExtendable = 1, opExtendable = 2, isExtentSigned = 1,
  49     opExtentBits = 10, InputType = "imm" in
  50     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Ext:$c),
  51                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  52                    [(set (i1 PredRegs:$dst),
  53                          (OpNode (i32 IntRegs:$b), s10ExtPred:$c))]>;
  54   }
  55 }
  56
  57 multiclass CMP32_rr_ri_u9<string OpcStr, string CextOp, PatFrag OpNode> {
  58   let CextOpcode = CextOp in {
  59     let InputType = "reg" in
  60     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  61                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  62                    [(set (i1 PredRegs:$dst),
  63                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  64
  65     let isExtendable = 1, opExtendable = 2, isExtentSigned = 0,
  66     opExtentBits = 9, InputType = "imm" in
  67     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Ext:$c),
  68                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  69                    [(set (i1 PredRegs:$dst),
  70                          (OpNode (i32 IntRegs:$b), u9ExtPred:$c))]>;
  71   }
  72 }
  73
  74 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
  75 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
  76   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Ext:$c),
  77                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  78                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
  79                                                    s8ExtPred:$c))]>;
  80 }
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ALU32/ALU (Instructions with register-register form)
  85 //===----------------------------------------------------------------------===//
  86 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  87   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  88
  89 def HexagonWrapperCombineII :
  90   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  91
  92 def HexagonWrapperCombineRR :
  93   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  94
  95 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  96 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  97                   bit IsComm>
  98   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  99              "$Rd = "#mnemonic#"($Rs, $Rt)",
 100              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 101   let isCommutable = IsComm;
 102   let BaseOpcode = mnemonic#_rr;
 103   let CextOpcode = mnemonic;
 104
 105   bits<5> Rs;
 106   bits<5> Rt;
 107   bits<5> Rd;
 108
 109   let IClass = 0b1111;
 110   let Inst{27} = 0b0;
 111   let Inst{26-24} = MajOp;
 112   let Inst{23-21} = MinOp;
 113   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 114   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 115   let Inst{4-0} = Rd;
 116 }
 117
 118 let hasSideEffects = 0, hasNewValue = 1 in
 119 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 120                        bit OpsRev, bit PredNot, bit PredNew>
 121   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 122              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 123              "$Rd = "#mnemonic#"($Rs, $Rt)",
 124              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 125   let isPredicated = 1;
 126   let isPredicatedFalse = PredNot;
 127   let isPredicatedNew = PredNew;
 128   let BaseOpcode = mnemonic#_rr;
 129   let CextOpcode = mnemonic;
 130
 131   bits<2> Pu;
 132   bits<5> Rs;
 133   bits<5> Rt;
 134   bits<5> Rd;
 135
 136   let IClass = 0b1111;
 137   let Inst{27} = 0b1;
 138   let Inst{26-24} = MajOp;
 139   let Inst{23-21} = MinOp;
 140   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 141   let Inst{13} = PredNew;
 142   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 143   let Inst{7} = PredNot;
 144   let Inst{6-5} = Pu;
 145   let Inst{4-0} = Rd;
 146 }
 147
 148 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 149                          bit OpsRev> {
 150   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 151   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 152   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 153   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 154 }
 155
 156 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 157                           bit OpsRev, bit IsComm> {
 158   let isPredicable = 1 in
 159   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 160   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 161 }
 162
 163 let isCodeGenOnly = 0 in
 164 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 165 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 166 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 167 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 168 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 169
 170 // Pats for instruction selection.
 171 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 172   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 173         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 174
 175 def: BinOp32_pat<add, A2_add, i32>;
 176 def: BinOp32_pat<and, A2_and, i32>;
 177 def: BinOp32_pat<or,  A2_or,  i32>;
 178 def: BinOp32_pat<sub, A2_sub, i32>;
 179 def: BinOp32_pat<xor, A2_xor, i32>;
 180
 181 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 182                        bit isPredNew> {
 183   let isPredicatedNew = isPredNew in
 184   def NAME : ALU32_rr<(outs RC:$dst),
 185             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 186             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 187             ") $dst = ")#mnemonic#"($src2, $src3)",
 188             []>;
 189 }
 190
 191 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 192   let isPredicatedFalse = PredNot in {
 193     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 194     // Predicate new
 195     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 196   }
 197 }
 198
 199 //===----------------------------------------------------------------------===//
 200 // template class for non-predicated alu32_2op instructions
 201 // - aslh, asrh, sxtb, sxth, zxth
 202 //===----------------------------------------------------------------------===//
 203 let hasNewValue = 1, opNewValue = 0 in
 204 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 205     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 206     "$Rd = "#mnemonic#"($Rs)", [] > {
 207   bits<5> Rd;
 208   bits<5> Rs;
 209
 210   let IClass = 0b0111;
 211
 212   let Inst{27-24} = 0b0000;
 213   let Inst{23-21} = minOp;
 214   let Inst{13} = 0b0;
 215   let Inst{4-0} = Rd;
 216   let Inst{20-16} = Rs;
 217 }
 218
 219 //===----------------------------------------------------------------------===//
 220 // template class for predicated alu32_2op instructions
 221 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 222 //===----------------------------------------------------------------------===//
 223 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 224     hasNewValue = 1, opNewValue = 0 in
 225 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 226     bit isPredNew > :
 227     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 228     !if(isPredNot, "if (!$Pu", "if ($Pu")
 229     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 230   bits<5> Rd;
 231   bits<2> Pu;
 232   bits<5> Rs;
 233
 234   let IClass = 0b0111;
 235
 236   let Inst{27-24} = 0b0000;
 237   let Inst{23-21} = minOp;
 238   let Inst{13} = 0b1;
 239   let Inst{11} = isPredNot;
 240   let Inst{10} = isPredNew;
 241   let Inst{4-0} = Rd;
 242   let Inst{9-8} = Pu;
 243   let Inst{20-16} = Rs;
 244 }
 245
 246 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 247   let isPredicatedFalse = PredNot in {
 248     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 249
 250     // Predicate new
 251     let isPredicatedNew = 1 in
 252     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 253   }
 254 }
 255
 256 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 257   let BaseOpcode = mnemonic in {
 258     let isPredicable = 1, hasSideEffects = 0 in
 259     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 260
 261     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 262       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 263       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 264     }
 265   }
 266 }
 267
 268 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 269 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 270 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 271 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 272 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 273
 274 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 275 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 276 // predicated forms while 'and' doesn't. Since integrated assembler can't
 277 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 278 // immediate operand is set to '255'.
 279
 280 let hasNewValue = 1, opNewValue = 0 in
 281 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 282   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 283     bits<5> Rd;
 284     bits<5> Rs;
 285     bits<10> s10 = 255;
 286
 287     let IClass = 0b0111;
 288
 289     let Inst{27-22} = 0b011000;
 290     let Inst{4-0} = Rd;
 291     let Inst{20-16} = Rs;
 292     let Inst{21} = s10{9};
 293     let Inst{13-5} = s10{8-0};
 294 }
 295
 296 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 297 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 298   let BaseOpcode = mnemonic in {
 299     let isPredicable = 1, hasSideEffects = 0 in
 300     def A2_#NAME : T_ZXTB;
 301
 302     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 303       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 304       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 305     }
 306   }
 307 }
 308
 309 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 310
 311 // Combines the two integer registers SRC1 and SRC2 into a double register.
 312 let isPredicable = 1 in
 313 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 314                            (ins IntRegs:$src1, IntRegs:$src2),
 315             "$dst = combine($src1, $src2)",
 316             [(set (i64 DoubleRegs:$dst),
 317               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 318                                             (i32 IntRegs:$src2))))]>;
 319
 320 multiclass Combine_base {
 321   let BaseOpcode = "combine" in {
 322     def NAME : T_Combine;
 323     let neverHasSideEffects = 1, isPredicated = 1 in {
 324       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 325       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 326     }
 327   }
 328 }
 329
 330 defm COMBINE_rr : Combine_base, PredNewRel;
 331
 332 // Combines the two immediates SRC1 and SRC2 into a double register.
 333 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 334   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 335   "$dst = combine(#$src1, #$src2)",
 336   [(set (i64 DoubleRegs:$dst),
 337         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 338
 339 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 340 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // ALU32/ALU (ADD with register-immediate form)
 344 //===----------------------------------------------------------------------===//
 345 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 346   let isPredicatedNew = isPredNew in
 347   def NAME : ALU32_ri<(outs IntRegs:$dst),
 348             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 349             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 350             ") $dst = ")#mnemonic#"($src2, #$src3)",
 351             []>;
 352 }
 353
 354 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 357     // Predicate new
 358     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 364   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : ALU32_ri<(outs IntRegs:$dst),
 368             (ins IntRegs:$src1, s16Ext:$src2),
 369             "$dst = "#mnemonic#"($src1, #$src2)",
 370             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 371                                               (s16ExtPred:$src2)))]>;
 372
 373     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 374     neverHasSideEffects = 1, isPredicated = 1 in {
 375       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 376       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 377     }
 378   }
 379 }
 380
 381 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 382
 383 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 384 CextOpcode = "OR", InputType = "imm" in
 385 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 386             (ins IntRegs:$src1, s10Ext:$src2),
 387             "$dst = or($src1, #$src2)",
 388             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 389                                           s10ExtPred:$src2))]>, ImmRegRel;
 390
 391 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 392 InputType = "imm", CextOpcode = "AND" in
 393 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 394             (ins IntRegs:$src1, s10Ext:$src2),
 395             "$dst = and($src1, #$src2)",
 396             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 397                                            s10ExtPred:$src2))]>, ImmRegRel;
 398
 399 // Nop.
 400 let neverHasSideEffects = 1, isCodeGenOnly = 0 in
 401 def NOP : ALU32_rr<(outs), (ins),
 402           "nop",
 403           []>;
 404
 405 // Rd32=sub(#s10,Rs32)
 406 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 407 CextOpcode = "SUB", InputType = "imm" in
 408 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 409             (ins s10Ext:$src1, IntRegs:$src2),
 410             "$dst = sub(#$src1, $src2)",
 411             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 412             ImmRegRel;
 413
 414 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 415 def : Pat<(not (i32 IntRegs:$src1)),
 416           (SUB_ri -1, (i32 IntRegs:$src1))>;
 417
 418 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 419 // Pattern definition for 'neg' was not necessary.
 420
 421 multiclass TFR_Pred<bit PredNot> {
 422   let isPredicatedFalse = PredNot in {
 423     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 424                            (ins PredRegs:$src1, IntRegs:$src2),
 425             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 426             []>;
 427     // Predicate new
 428     let isPredicatedNew = 1 in
 429     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 430                              (ins PredRegs:$src1, IntRegs:$src2),
 431             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 432             []>;
 433   }
 434 }
 435
 436 let InputType = "reg", neverHasSideEffects = 1 in
 437 multiclass TFR_base<string CextOp> {
 438   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 439     let isPredicable = 1 in
 440     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 441             "$dst = $src1",
 442             []>;
 443
 444     let  isPredicated = 1 in {
 445       defm Pt : TFR_Pred<0>;
 446       defm NotPt : TFR_Pred<1>;
 447     }
 448   }
 449 }
 450
 451 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 452             : ALU32_rr<(outs DoubleRegs:$dst),
 453                        (ins PredRegs:$src1, DoubleRegs:$src2),
 454             !if(PredNot, "if (!$src1", "if ($src1")#
 455             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 456 {
 457     bits<5> dst;
 458     bits<2> src1;
 459     bits<5> src2;
 460
 461     let IClass = 0b1111;
 462     let Inst{27-24} = 0b1101;
 463     let Inst{13} = isPredNew;
 464     let Inst{7} = PredNot;
 465     let Inst{4-0} = dst;
 466     let Inst{6-5} = src1;
 467     let Inst{20-17} = src2{4-1};
 468     let Inst{16} = 0b1;
 469     let Inst{12-9} = src2{4-1};
 470     let Inst{8} = 0b0;
 471 }
 472
 473 multiclass TFR64_Pred<bit PredNot> {
 474   let isPredicatedFalse = PredNot in {
 475     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 476
 477     let isPredicatedNew = 1 in
 478     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 479   }
 480 }
 481
 482 let neverHasSideEffects = 1 in
 483 multiclass TFR64_base<string BaseName> {
 484   let BaseOpcode = BaseName in {
 485     let isPredicable = 1 in
 486     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 487                           (ins DoubleRegs:$src1),
 488                           "$dst = $src1" > {
 489         bits<5> dst;
 490         bits<5> src1;
 491
 492         let IClass = 0b1111;
 493         let Inst{27-23} = 0b01010;
 494         let Inst{4-0} = dst;
 495         let Inst{20-17} = src1{4-1};
 496         let Inst{16} = 0b1;
 497         let Inst{12-9} = src1{4-1};
 498         let Inst{8} = 0b0;
 499     }
 500
 501     let  isPredicated = 1 in {
 502       defm Pt : TFR64_Pred<0>;
 503       defm NotPt : TFR64_Pred<1>;
 504     }
 505   }
 506 }
 507
 508 multiclass TFRI_Pred<bit PredNot> {
 509   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 510     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 511                            (ins PredRegs:$src1, s12Ext:$src2),
 512             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 513             []>;
 514
 515     // Predicate new
 516     let isPredicatedNew = 1 in
 517     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 518                              (ins PredRegs:$src1, s12Ext:$src2),
 519             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 520             []>;
 521   }
 522 }
 523
 524 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 525 multiclass TFRI_base<string CextOp> {
 526   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 527     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 528     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 529     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 530             "$dst = #$src1",
 531             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 532
 533     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 534     isPredicated = 1 in {
 535       defm Pt    : TFRI_Pred<0>;
 536       defm NotPt : TFRI_Pred<1>;
 537     }
 538   }
 539 }
 540
 541 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 542 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 543 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 544
 545 // Transfer control register.
 546 let neverHasSideEffects = 1 in
 547 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 548            "$dst = $src1",
 549            []>;
 550 //===----------------------------------------------------------------------===//
 551 // ALU32/ALU -
 552 //===----------------------------------------------------------------------===//
 553
 554
 555 //===----------------------------------------------------------------------===//
 556 // ALU32/PERM +
 557 //===----------------------------------------------------------------------===//
 558
 559 let neverHasSideEffects = 1 in
 560 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 561             (ins s8Imm:$src1, s8Imm:$src2),
 562             "$dst = combine(#$src1, #$src2)",
 563             []>;
 564
 565 // Mux.
 566 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 567                                                    DoubleRegs:$src2,
 568                                                    DoubleRegs:$src3),
 569             "$dst = vmux($src1, $src2, $src3)",
 570             []>;
 571
 572 let CextOpcode = "MUX", InputType = "reg" in
 573 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 574                                             IntRegs:$src2, IntRegs:$src3),
 575              "$dst = mux($src1, $src2, $src3)",
 576              [(set (i32 IntRegs:$dst),
 577                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 578                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 579
 580 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 581 CextOpcode = "MUX", InputType = "imm" in
 582 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 583                                                 IntRegs:$src3),
 584              "$dst = mux($src1, #$src2, $src3)",
 585              [(set (i32 IntRegs:$dst),
 586                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 587                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 588
 589 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 590 CextOpcode = "MUX", InputType = "imm" in
 591 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 592                                                 s8Ext:$src3),
 593              "$dst = mux($src1, $src2, #$src3)",
 594              [(set (i32 IntRegs:$dst),
 595                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 596                                  s8ExtPred:$src3)))]>, ImmRegRel;
 597
 598 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 599 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 600                                                 s8Imm:$src3),
 601              "$dst = mux($src1, #$src2, #$src3)",
 602              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 603                                                     s8ExtPred:$src2,
 604                                                     s8ImmPred:$src3)))]>;
 605
 606 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 607            (A2_aslh IntRegs:$src1)>;
 608
 609 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 610            (A2_asrh IntRegs:$src1)>;
 611
 612 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 613            (A2_sxtb IntRegs:$src1)>;
 614
 615 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 616            (A2_sxth IntRegs:$src1)>;
 617
 618 //===----------------------------------------------------------------------===//
 619 // ALU32/PERM -
 620 //===----------------------------------------------------------------------===//
 621
 622
 623 //===----------------------------------------------------------------------===//
 624 // ALU32/PRED +
 625 //===----------------------------------------------------------------------===//
 626
 627 // Compare.
 628 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", "CMPGTU", setugt>, ImmRegRel;
 629 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", "CMPGT", setgt>, ImmRegRel;
 630 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", "CMPEQ", seteq>, ImmRegRel;
 631
 632 // SDNode for converting immediate C to C-1.
 633 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 634    // Return the byte immediate const-1 as an SDNode.
 635    int32_t imm = N->getSExtValue();
 636    return XformSToSM1Imm(imm);
 637 }]>;
 638
 639 // SDNode for converting immediate C to C-1.
 640 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 641    // Return the byte immediate const-1 as an SDNode.
 642    uint32_t imm = N->getZExtValue();
 643    return XformUToUM1Imm(imm);
 644 }]>;
 645
 646 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 647     "$dst = cl0($src1)",
 648     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 649
 650 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 651     "$dst = ct0($src1)",
 652     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 653
 654 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 655     "$dst = cl0($src1)",
 656     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 657
 658 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 659     "$dst = ct0($src1)",
 660     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 661
 662 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 663     "$dst = tstbit($src1, $src2)",
 664     [(set (i1 PredRegs:$dst),
 665           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 666
 667 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 668     "$dst = tstbit($src1, $src2)",
 669     [(set (i1 PredRegs:$dst),
 670           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 671
 672 //===----------------------------------------------------------------------===//
 673 // ALU32/PRED -
 674 //===----------------------------------------------------------------------===//
 675
 676
 677 //===----------------------------------------------------------------------===//
 678 // ALU64/ALU +
 679 //===----------------------------------------------------------------------===//
 680 // Add.
 681 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 682                                                      DoubleRegs:$src2),
 683                "$dst = add($src1, $src2)",
 684                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 685                                                  (i64 DoubleRegs:$src2)))]>;
 686
 687 // Add halfword.
 688
 689 // Compare.
 690 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 691 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 692 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 693
 694 // Logical operations.
 695 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 696                                                      DoubleRegs:$src2),
 697                "$dst = and($src1, $src2)",
 698                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 699                                                  (i64 DoubleRegs:$src2)))]>;
 700
 701 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 702                                                     DoubleRegs:$src2),
 703               "$dst = or($src1, $src2)",
 704               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 705                                                (i64 DoubleRegs:$src2)))]>;
 706
 707 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 708                                                      DoubleRegs:$src2),
 709                "$dst = xor($src1, $src2)",
 710                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 711                                                  (i64 DoubleRegs:$src2)))]>;
 712
 713 // Maximum.
 714 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 715               "$dst = max($src2, $src1)",
 716               [(set (i32 IntRegs:$dst),
 717                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 718                                             (i32 IntRegs:$src1))),
 719                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 720
 721 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 722               "$dst = maxu($src2, $src1)",
 723               [(set (i32 IntRegs:$dst),
 724                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 725                                              (i32 IntRegs:$src1))),
 726                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 727
 728 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 729                                                     DoubleRegs:$src2),
 730               "$dst = max($src2, $src1)",
 731               [(set (i64 DoubleRegs:$dst),
 732                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 733                                             (i64 DoubleRegs:$src1))),
 734                                  (i64 DoubleRegs:$src1),
 735                                  (i64 DoubleRegs:$src2))))]>;
 736
 737 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 738                                                      DoubleRegs:$src2),
 739               "$dst = maxu($src2, $src1)",
 740               [(set (i64 DoubleRegs:$dst),
 741                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 742                                              (i64 DoubleRegs:$src1))),
 743                                  (i64 DoubleRegs:$src1),
 744                                  (i64 DoubleRegs:$src2))))]>;
 745
 746 // Minimum.
 747 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 748               "$dst = min($src2, $src1)",
 749               [(set (i32 IntRegs:$dst),
 750                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 751                                             (i32 IntRegs:$src1))),
 752                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 753
 754 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 755               "$dst = minu($src2, $src1)",
 756               [(set (i32 IntRegs:$dst),
 757                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 758                                              (i32 IntRegs:$src1))),
 759                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 760
 761 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 762                                                     DoubleRegs:$src2),
 763               "$dst = min($src2, $src1)",
 764               [(set (i64 DoubleRegs:$dst),
 765                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 766                                             (i64 DoubleRegs:$src1))),
 767                                  (i64 DoubleRegs:$src1),
 768                                  (i64 DoubleRegs:$src2))))]>;
 769
 770 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 771                                                      DoubleRegs:$src2),
 772               "$dst = minu($src2, $src1)",
 773               [(set (i64 DoubleRegs:$dst),
 774                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 775                                              (i64 DoubleRegs:$src1))),
 776                                  (i64 DoubleRegs:$src1),
 777                                  (i64 DoubleRegs:$src2))))]>;
 778
 779 // Subtract.
 780 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 781                                                      DoubleRegs:$src2),
 782                "$dst = sub($src1, $src2)",
 783                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 784                                                  (i64 DoubleRegs:$src2)))]>;
 785
 786 // Subtract halfword.
 787
 788 //===----------------------------------------------------------------------===//
 789 // ALU64/ALU -
 790 //===----------------------------------------------------------------------===//
 791
 792 //===----------------------------------------------------------------------===//
 793 // ALU64/BIT +
 794 //===----------------------------------------------------------------------===//
 795 //
 796 //===----------------------------------------------------------------------===//
 797 // ALU64/BIT -
 798 //===----------------------------------------------------------------------===//
 799
 800 //===----------------------------------------------------------------------===//
 801 // ALU64/PERM +
 802 //===----------------------------------------------------------------------===//
 803 //
 804 //===----------------------------------------------------------------------===//
 805 // ALU64/PERM -
 806 //===----------------------------------------------------------------------===//
 807
 808 //===----------------------------------------------------------------------===//
 809 // CR +
 810 //===----------------------------------------------------------------------===//
 811 // Logical reductions on predicates.
 812
 813 // Looping instructions.
 814
 815 // Pipelined looping instructions.
 816
 817 // Logical operations on predicates.
 818 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 819              "$dst = and($src1, $src2)",
 820              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 821                                             (i1 PredRegs:$src2)))]>;
 822
 823 let neverHasSideEffects = 1 in
 824 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 825                                                  PredRegs:$src2),
 826                 "$dst = and($src1, !$src2)",
 827                 []>;
 828
 829 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 830              "$dst = any8($src1)",
 831              []>;
 832
 833 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 834              "$dst = all8($src1)",
 835              []>;
 836
 837 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 838                                                  PredRegs:$src2),
 839              "$dst = vitpack($src1, $src2)",
 840              []>;
 841
 842 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 843                                                     DoubleRegs:$src2,
 844                                                     PredRegs:$src3),
 845              "$dst = valignb($src1, $src2, $src3)",
 846              []>;
 847
 848 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 849                                                      DoubleRegs:$src2,
 850                                                      PredRegs:$src3),
 851              "$dst = vspliceb($src1, $src2, $src3)",
 852              []>;
 853
 854 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 855              "$dst = mask($src1)",
 856              []>;
 857
 858 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 859              "$dst = not($src1)",
 860              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 861
 862 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 863             "$dst = or($src1, $src2)",
 864             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 865                                           (i1 PredRegs:$src2)))]>;
 866
 867 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 868              "$dst = xor($src1, $src2)",
 869              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 870                                             (i1 PredRegs:$src2)))]>;
 871
 872
 873 // User control register transfer.
 874 //===----------------------------------------------------------------------===//
 875 // CR -
 876 //===----------------------------------------------------------------------===//
 877
 878 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 879                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 880 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 881                       [SDNPHasChain]>;
 882
 883 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 884 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
 885
 886 let InputType = "imm", isBarrier = 1, isPredicable = 1,
 887 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
 888 opExtentBits = 24, isCodeGenOnly = 0 in
 889 class T_JMP <dag InsDag, list<dag> JumpList = []>
 890             : JInst<(outs), InsDag,
 891             "jump $dst" , JumpList> {
 892     bits<24> dst;
 893
 894     let IClass = 0b0101;
 895
 896     let Inst{27-25} = 0b100;
 897     let Inst{24-16} = dst{23-15};
 898     let Inst{13-1} = dst{14-2};
 899 }
 900
 901 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
 902 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
 903 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
 904             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
 905             !if(PredNot, "if (!$src", "if ($src")#
 906             !if(isPredNew, ".new) ", ") ")#"jump"#
 907             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 908
 909     let isTaken = isTak;
 910     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 911     let isPredicatedFalse = PredNot;
 912     let isPredicatedNew = isPredNew;
 913     bits<2> src;
 914     bits<17> dst;
 915
 916     let IClass = 0b0101;
 917
 918     let Inst{27-24} = 0b1100;
 919     let Inst{21} = PredNot;
 920     let Inst{12} = !if(isPredNew, isTak, zero);
 921     let Inst{11} = isPredNew;
 922     let Inst{9-8} = src;
 923     let Inst{23-22} = dst{16-15};
 924     let Inst{20-16} = dst{14-10};
 925     let Inst{13} = dst{9};
 926     let Inst{7-1} = dst{8-2};
 927   }
 928
 929 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
 930 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
 931             : JRInst<(outs ), InsDag,
 932             "jumpr $dst" ,
 933             []> {
 934     bits<5> dst;
 935
 936     let IClass = 0b0101;
 937     let Inst{27-21} = 0b0010100;
 938     let Inst{20-16} = dst;
 939 }
 940
 941 let Defs = [PC], isPredicated = 1, InputType = "reg" in
 942 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
 943             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
 944             !if(PredNot, "if (!$src", "if ($src")#
 945             !if(isPredNew, ".new) ", ") ")#"jumpr"#
 946             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 947
 948     let isTaken = isTak;
 949     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 950     let isPredicatedFalse = PredNot;
 951     let isPredicatedNew = isPredNew;
 952     bits<2> src;
 953     bits<5> dst;
 954
 955     let IClass = 0b0101;
 956
 957     let Inst{27-22} = 0b001101;
 958     let Inst{21} = PredNot;
 959     let Inst{20-16} = dst;
 960     let Inst{12} = !if(isPredNew, isTak, zero);
 961     let Inst{11} = isPredNew;
 962     let Inst{9-8} = src;
 963     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
 964     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
 965 }
 966
 967 multiclass JMP_Pred<bit PredNot> {
 968   def _#NAME : T_JMP_c<PredNot, 0, 0>;
 969   // Predicate new
 970   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
 971   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
 972 }
 973
 974 multiclass JMP_base<string BaseOp> {
 975   let BaseOpcode = BaseOp in {
 976     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
 977     defm t : JMP_Pred<0>;
 978     defm f : JMP_Pred<1>;
 979   }
 980 }
 981
 982 multiclass JMPR_Pred<bit PredNot> {
 983   def NAME: T_JMPr_c<PredNot, 0, 0>;
 984   // Predicate new
 985   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
 986   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
 987 }
 988
 989 multiclass JMPR_base<string BaseOp> {
 990   let BaseOpcode = BaseOp in {
 991     def NAME : T_JMPr;
 992     defm _t : JMPR_Pred<0>;
 993     defm _f : JMPR_Pred<1>;
 994   }
 995 }
 996
 997 let isTerminator = 1, neverHasSideEffects = 1 in {
 998 let isBranch = 1 in
 999 defm JMP : JMP_base<"JMP">, PredNewRel;
1000
1001 let isBranch = 1, isIndirectBranch = 1 in
1002 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1003
1004 let isReturn = 1, isCodeGenOnly = 1 in
1005 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1006 }
1007
1008 def : Pat<(retflag),
1009           (JMPret (i32 R31))>;
1010
1011 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1012       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1013
1014 // A return through builtin_eh_return.
1015 let isReturn = 1, isTerminator = 1, isBarrier = 1, neverHasSideEffects = 1,
1016 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1017 def EH_RETURN_JMPR : T_JMPr;
1018
1019 def : Pat<(eh_return),
1020           (EH_RETURN_JMPR (i32 R31))>;
1021
1022 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1023           (JMPR (i32 IntRegs:$dst))>;
1024
1025 def : Pat<(brind (i32 IntRegs:$dst)),
1026           (JMPR (i32 IntRegs:$dst))>;
1027
1028 //===----------------------------------------------------------------------===//
1029 // JR -
1030 //===----------------------------------------------------------------------===//
1031
1032 //===----------------------------------------------------------------------===//
1033 // LD +
1034 //===----------------------------------------------------------------------===//
1035 ///
1036 // Load -- MEMri operand
1037 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1038                           bit isNot, bit isPredNew> {
1039   let isPredicatedNew = isPredNew in
1040   def NAME : LDInst2<(outs RC:$dst),
1041                        (ins PredRegs:$src1, MEMri:$addr),
1042             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1043             ") ")#"$dst = "#mnemonic#"($addr)",
1044             []>;
1045 }
1046
1047 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1048   let isPredicatedFalse = PredNot in {
1049     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1050     // Predicate new
1051     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1052   }
1053 }
1054
1055 let isExtendable = 1, neverHasSideEffects = 1 in
1056 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1057                     bits<5> ImmBits, bits<5> PredImmBits> {
1058
1059   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1060     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1061         isPredicable = 1 in
1062       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1063                    "$dst = "#mnemonic#"($addr)",
1064                    []>;
1065
1066     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1067         isPredicated = 1 in {
1068       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1069       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1070     }
1071   }
1072 }
1073
1074 let addrMode = BaseImmOffset, isMEMri = "true" in {
1075   let accessSize = ByteAccess in {
1076     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1077     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1078  }
1079
1080   let accessSize = HalfWordAccess in {
1081     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1082     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1083  }
1084
1085   let accessSize = WordAccess in
1086     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1087
1088   let accessSize = DoubleWordAccess in
1089     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1090 }
1091
1092 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1093             (LDrib ADDRriS11_0:$addr) >;
1094
1095 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1096             (LDriub ADDRriS11_0:$addr) >;
1097
1098 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1099             (LDrih ADDRriS11_1:$addr) >;
1100
1101 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1102             (LDriuh ADDRriS11_1:$addr) >;
1103
1104 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1105             (LDriw ADDRriS11_2:$addr) >;
1106
1107 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1108             (LDrid ADDRriS11_3:$addr) >;
1109
1110
1111 // Load - Base with Immediate offset addressing mode
1112 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1113                         bit isNot, bit isPredNew> {
1114   let isPredicatedNew = isPredNew in
1115   def NAME : LDInst2<(outs RC:$dst),
1116                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1117             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1118             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1119             []>;
1120 }
1121
1122 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1123                         bit PredNot> {
1124   let isPredicatedFalse = PredNot in {
1125     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1126     // Predicate new
1127     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1128   }
1129 }
1130
1131 let isExtendable = 1, neverHasSideEffects = 1 in
1132 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1133                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1134                    bits<5> PredImmBits> {
1135
1136   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1137     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1138         isPredicable = 1, AddedComplexity = 20 in
1139       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1140                    "$dst = "#mnemonic#"($src1+#$offset)",
1141                    []>;
1142
1143     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1144         isPredicated = 1 in {
1145       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1146       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1147     }
1148   }
1149 }
1150
1151 let addrMode = BaseImmOffset in {
1152   let accessSize = ByteAccess in {
1153     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1154                                   11, 6>, AddrModeRel;
1155     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1156                                    11, 6>, AddrModeRel;
1157   }
1158   let accessSize = HalfWordAccess in {
1159     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1160                                  12, 7>, AddrModeRel;
1161     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1162                                   12, 7>, AddrModeRel;
1163   }
1164   let accessSize = WordAccess in
1165     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1166                                  13, 8>, AddrModeRel;
1167
1168   let accessSize = DoubleWordAccess in
1169     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1170                                  14, 9>, AddrModeRel;
1171 }
1172
1173 let AddedComplexity = 20 in {
1174 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1175             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1176
1177 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1178             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1179
1180 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1181             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1182
1183 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1184             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1185
1186 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1187             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1188
1189 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1190             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1191 }
1192
1193 //===----------------------------------------------------------------------===//
1194 // Post increment load
1195 //===----------------------------------------------------------------------===//
1196
1197 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1198                             bit isNot, bit isPredNew> {
1199   let isPredicatedNew = isPredNew in
1200   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1201                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1202             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1203             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1204             [],
1205             "$src2 = $dst2">;
1206 }
1207
1208 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1209                            Operand ImmOp, bit PredNot> {
1210   let isPredicatedFalse = PredNot in {
1211     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1212     // Predicate new
1213     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1214     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1215   }
1216 }
1217
1218 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1219                       Operand ImmOp> {
1220
1221   let BaseOpcode = "POST_"#BaseOp in {
1222     let isPredicable = 1 in
1223     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1224                          (ins IntRegs:$src1, ImmOp:$offset),
1225                  "$dst = "#mnemonic#"($src1++#$offset)",
1226                  [],
1227                  "$src1 = $dst2">;
1228
1229     let isPredicated = 1 in {
1230       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1231       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1232     }
1233   }
1234 }
1235
1236 let hasCtrlDep = 1, neverHasSideEffects = 1, addrMode = PostInc in {
1237   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1238                     PredNewRel;
1239   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1240                     PredNewRel;
1241   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1242                     PredNewRel;
1243   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1244                     PredNewRel;
1245   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1246                     PredNewRel;
1247   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1248                     PredNewRel;
1249 }
1250
1251 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1252            (i32 (LDrib ADDRriS11_0:$addr)) >;
1253
1254 // Load byte any-extend.
1255 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1256             (i32 (LDrib ADDRriS11_0:$addr)) >;
1257
1258 // Indexed load byte any-extend.
1259 let AddedComplexity = 20 in
1260 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1261             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1262
1263 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1264             (i32 (LDrih ADDRriS11_1:$addr))>;
1265
1266 let AddedComplexity = 20 in
1267 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1268             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1269
1270 let AddedComplexity = 10 in
1271 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1272             (i32 (LDriub ADDRriS11_0:$addr))>;
1273
1274 let AddedComplexity = 20 in
1275 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1276             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1277
1278 // Load predicate.
1279 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1280 isPseudo = 1, Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1281 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1282             (ins MEMri:$addr),
1283             "Error; should not emit",
1284             []>;
1285
1286 // Deallocate stack frame.
1287 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1288   def DEALLOCFRAME : LDInst2<(outs), (ins),
1289                      "deallocframe",
1290                      []>;
1291 }
1292
1293 // Load and unpack bytes to halfwords.
1294 //===----------------------------------------------------------------------===//
1295 // LD -
1296 //===----------------------------------------------------------------------===//
1297
1298 //===----------------------------------------------------------------------===//
1299 // MTYPE/ALU +
1300 //===----------------------------------------------------------------------===//
1301 //===----------------------------------------------------------------------===//
1302 // MTYPE/ALU -
1303 //===----------------------------------------------------------------------===//
1304
1305 //===----------------------------------------------------------------------===//
1306 // MTYPE/COMPLEX +
1307 //===----------------------------------------------------------------------===//
1308 //===----------------------------------------------------------------------===//
1309 // MTYPE/COMPLEX -
1310 //===----------------------------------------------------------------------===//
1311
1312 //===----------------------------------------------------------------------===//
1313 // MTYPE/MPYH +
1314 //===----------------------------------------------------------------------===//
1315 // Multiply and use lower result.
1316 // Rd=+mpyi(Rs,#u8)
1317 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1318 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1319               "$dst =+ mpyi($src1, #$src2)",
1320               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1321                                              u8ExtPred:$src2))]>;
1322
1323 // Rd=-mpyi(Rs,#u8)
1324 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1325               "$dst =- mpyi($src1, #$src2)",
1326               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1327                                                    u8ImmPred:$src2)))]>;
1328
1329 // Rd=mpyi(Rs,#m9)
1330 // s9 is NOT the same as m9 - but it works.. so far.
1331 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1332 // depending on the value of m9. See Arch Spec.
1333 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1334 CextOpcode = "MPYI", InputType = "imm" in
1335 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1336               "$dst = mpyi($src1, #$src2)",
1337               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1338                                              s9ExtPred:$src2))]>, ImmRegRel;
1339
1340 // Rd=mpyi(Rs,Rt)
1341 let CextOpcode = "MPYI", InputType = "reg" in
1342 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1343            "$dst = mpyi($src1, $src2)",
1344            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1345                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1346
1347 // Rx+=mpyi(Rs,#u8)
1348 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1349 CextOpcode = "MPYI_acc", InputType = "imm" in
1350 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1351             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1352             "$dst += mpyi($src2, #$src3)",
1353             [(set (i32 IntRegs:$dst),
1354                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1355                        (i32 IntRegs:$src1)))],
1356             "$src1 = $dst">, ImmRegRel;
1357
1358 // Rx+=mpyi(Rs,Rt)
1359 let CextOpcode = "MPYI_acc", InputType = "reg" in
1360 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1361             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1362             "$dst += mpyi($src2, $src3)",
1363             [(set (i32 IntRegs:$dst),
1364                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1365                        (i32 IntRegs:$src1)))],
1366             "$src1 = $dst">, ImmRegRel;
1367
1368 // Rx-=mpyi(Rs,#u8)
1369 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1370 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1371             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1372             "$dst -= mpyi($src2, #$src3)",
1373             [(set (i32 IntRegs:$dst),
1374                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1375                                                  u8ExtPred:$src3)))],
1376             "$src1 = $dst">;
1377
1378 // Multiply and use upper result.
1379 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1380 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1381 // Rd=mpy(Rs,Rt)
1382 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1383           "$dst = mpy($src1, $src2)",
1384           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1385                                            (i32 IntRegs:$src2)))]>;
1386
1387 // Rd=mpy(Rs,Rt):rnd
1388 // Rd=mpyu(Rs,Rt)
1389 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1390            "$dst = mpyu($src1, $src2)",
1391            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1392                                             (i32 IntRegs:$src2)))]>;
1393
1394 // Multiply and use full result.
1395 // Rdd=mpyu(Rs,Rt)
1396 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1397              "$dst = mpyu($src1, $src2)",
1398              [(set (i64 DoubleRegs:$dst),
1399                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1400                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1401
1402 // Rdd=mpy(Rs,Rt)
1403 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1404              "$dst = mpy($src1, $src2)",
1405              [(set (i64 DoubleRegs:$dst),
1406                    (mul (i64 (sext (i32 IntRegs:$src1))),
1407                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1408
1409 // Multiply and accumulate, use full result.
1410 // Rxx[+-]=mpy(Rs,Rt)
1411 // Rxx+=mpy(Rs,Rt)
1412 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1413             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1414             "$dst += mpy($src2, $src3)",
1415             [(set (i64 DoubleRegs:$dst),
1416             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1417                       (i64 (sext (i32 IntRegs:$src3)))),
1418                  (i64 DoubleRegs:$src1)))],
1419             "$src1 = $dst">;
1420
1421 // Rxx-=mpy(Rs,Rt)
1422 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1423             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1424             "$dst -= mpy($src2, $src3)",
1425             [(set (i64 DoubleRegs:$dst),
1426                   (sub (i64 DoubleRegs:$src1),
1427                        (mul (i64 (sext (i32 IntRegs:$src2))),
1428                             (i64 (sext (i32 IntRegs:$src3))))))],
1429             "$src1 = $dst">;
1430
1431 // Rxx[+-]=mpyu(Rs,Rt)
1432 // Rxx+=mpyu(Rs,Rt)
1433 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1434                             IntRegs:$src2, IntRegs:$src3),
1435              "$dst += mpyu($src2, $src3)",
1436              [(set (i64 DoubleRegs:$dst),
1437                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1438                              (i64 (anyext (i32 IntRegs:$src3)))),
1439                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1440
1441 // Rxx-=mpyu(Rs,Rt)
1442 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1443             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1444             "$dst -= mpyu($src2, $src3)",
1445             [(set (i64 DoubleRegs:$dst),
1446                   (sub (i64 DoubleRegs:$src1),
1447                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1448                             (i64 (anyext (i32 IntRegs:$src3))))))],
1449             "$src1 = $dst">;
1450
1451
1452 let InputType = "reg", CextOpcode = "ADD_acc" in
1453 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1454                             IntRegs:$src2, IntRegs:$src3),
1455              "$dst += add($src2, $src3)",
1456              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1457                                                  (i32 IntRegs:$src3)),
1458                                             (i32 IntRegs:$src1)))],
1459              "$src1 = $dst">, ImmRegRel;
1460
1461 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1462 InputType = "imm", CextOpcode = "ADD_acc" in
1463 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1464                             IntRegs:$src2, s8Ext:$src3),
1465              "$dst += add($src2, #$src3)",
1466              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1467                                                  s8_16ExtPred:$src3),
1468                                             (i32 IntRegs:$src1)))],
1469              "$src1 = $dst">, ImmRegRel;
1470
1471 let CextOpcode = "SUB_acc", InputType = "reg" in
1472 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1473                             IntRegs:$src2, IntRegs:$src3),
1474              "$dst -= add($src2, $src3)",
1475              [(set (i32 IntRegs:$dst),
1476                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1477                                                   (i32 IntRegs:$src3))))],
1478              "$src1 = $dst">, ImmRegRel;
1479
1480 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1481 CextOpcode = "SUB_acc", InputType = "imm" in
1482 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1483                             IntRegs:$src2, s8Ext:$src3),
1484              "$dst -= add($src2, #$src3)",
1485              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1486                                             (add (i32 IntRegs:$src2),
1487                                                  s8_16ExtPred:$src3)))],
1488              "$src1 = $dst">, ImmRegRel;
1489
1490 //===----------------------------------------------------------------------===//
1491 // MTYPE/MPYH -
1492 //===----------------------------------------------------------------------===//
1493
1494 //===----------------------------------------------------------------------===//
1495 // MTYPE/MPYS +
1496 //===----------------------------------------------------------------------===//
1497 //===----------------------------------------------------------------------===//
1498 // MTYPE/MPYS -
1499 //===----------------------------------------------------------------------===//
1500
1501 //===----------------------------------------------------------------------===//
1502 // MTYPE/VB +
1503 //===----------------------------------------------------------------------===//
1504 //===----------------------------------------------------------------------===//
1505 // MTYPE/VB -
1506 //===----------------------------------------------------------------------===//
1507
1508 //===----------------------------------------------------------------------===//
1509 // MTYPE/VH  +
1510 //===----------------------------------------------------------------------===//
1511 //===----------------------------------------------------------------------===//
1512 // MTYPE/VH  -
1513 //===----------------------------------------------------------------------===//
1514
1515 //===----------------------------------------------------------------------===//
1516 // ST +
1517 //===----------------------------------------------------------------------===//
1518 ///
1519 // Store doubleword.
1520
1521 //===----------------------------------------------------------------------===//
1522 // Post increment store
1523 //===----------------------------------------------------------------------===//
1524
1525 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1526                             bit isNot, bit isPredNew> {
1527   let isPredicatedNew = isPredNew in
1528   def NAME : STInst2PI<(outs IntRegs:$dst),
1529             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1530             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1531             ") ")#mnemonic#"($src2++#$offset) = $src3",
1532             [],
1533             "$src2 = $dst">;
1534 }
1535
1536 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1537                            Operand ImmOp, bit PredNot> {
1538   let isPredicatedFalse = PredNot in {
1539     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1540     // Predicate new
1541     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1542     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1543   }
1544 }
1545
1546 let hasCtrlDep = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1547 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1548                       Operand ImmOp> {
1549
1550   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1551     let isPredicable = 1 in
1552     def NAME : STInst2PI<(outs IntRegs:$dst),
1553                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1554                 mnemonic#"($src1++#$offset) = $src2",
1555                 [],
1556                 "$src1 = $dst">;
1557
1558     let isPredicated = 1 in {
1559       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1560       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1561     }
1562   }
1563 }
1564
1565 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1566 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1567 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1568
1569 let isNVStorable = 0 in
1570 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1571
1572 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1573                            s4_3ImmPred:$offset),
1574           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1575
1576 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1577                             s4_3ImmPred:$offset),
1578           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1579
1580 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1581           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1582
1583 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1584                        s4_3ImmPred:$offset),
1585           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1586
1587 //===----------------------------------------------------------------------===//
1588 // multiclass for the store instructions with MEMri operand.
1589 //===----------------------------------------------------------------------===//
1590 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1591                           bit isPredNew> {
1592   let isPredicatedNew = isPredNew in
1593   def NAME : STInst2<(outs),
1594             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1595             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1596             ") ")#mnemonic#"($addr) = $src2",
1597             []>;
1598 }
1599
1600 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1601   let isPredicatedFalse = PredNot in {
1602     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1603
1604     // Predicate new
1605     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1606     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1607   }
1608 }
1609
1610 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1611 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1612                     bits<5> ImmBits, bits<5> PredImmBits> {
1613
1614   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1615     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1616          isPredicable = 1 in
1617     def NAME : STInst2<(outs),
1618             (ins MEMri:$addr, RC:$src),
1619             mnemonic#"($addr) = $src",
1620             []>;
1621
1622     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1623         isPredicated = 1 in {
1624       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1625       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1626     }
1627   }
1628 }
1629
1630 let addrMode = BaseImmOffset, isMEMri = "true" in {
1631   let accessSize = ByteAccess in
1632     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1633
1634   let accessSize = HalfWordAccess in
1635     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1636
1637   let accessSize = WordAccess in
1638     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1639
1640   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1641     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1642 }
1643
1644 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1645           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1646
1647 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1648           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1649
1650 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1651           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1652
1653 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1654           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1655
1656
1657 //===----------------------------------------------------------------------===//
1658 // multiclass for the store instructions with base+immediate offset
1659 // addressing mode
1660 //===----------------------------------------------------------------------===//
1661 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1662                         bit isNot, bit isPredNew> {
1663   let isPredicatedNew = isPredNew in
1664   def NAME : STInst2<(outs),
1665             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1666             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1667             ") ")#mnemonic#"($src2+#$src3) = $src4",
1668             []>;
1669 }
1670
1671 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1672                         bit PredNot> {
1673   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1674     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1675
1676     // Predicate new
1677     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1678     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1679   }
1680 }
1681
1682 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1683 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1684                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1685                    bits<5> PredImmBits> {
1686
1687   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1688     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1689          isPredicable = 1 in
1690     def NAME : STInst2<(outs),
1691             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1692             mnemonic#"($src1+#$src2) = $src3",
1693             []>;
1694
1695     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1696       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1697       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1698     }
1699   }
1700 }
1701
1702 let addrMode = BaseImmOffset, InputType = "reg" in {
1703   let accessSize = ByteAccess in
1704     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1705                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1706
1707   let accessSize = HalfWordAccess in
1708     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1709                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1710
1711   let accessSize = WordAccess in
1712     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1713                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1714
1715   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1716     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1717                                   u6_3Ext, 14, 9>, AddrModeRel;
1718 }
1719
1720 let AddedComplexity = 10 in {
1721 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1722                                                   s11_0ExtPred:$offset)),
1723           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1724                          (i32 IntRegs:$src1))>;
1725
1726 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1727                                                    s11_1ExtPred:$offset)),
1728           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1729                          (i32 IntRegs:$src1))>;
1730
1731 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1732                                            s11_2ExtPred:$offset)),
1733           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1734                          (i32 IntRegs:$src1))>;
1735
1736 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1737                                               s11_3ExtPred:$offset)),
1738           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1739                          (i64 DoubleRegs:$src1))>;
1740 }
1741
1742 // memh(Rx++#s4:1)=Rt.H
1743
1744 // Store word.
1745 // Store predicate.
1746 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1747 def STriw_pred : STInst2<(outs),
1748             (ins MEMri:$addr, PredRegs:$src1),
1749             "Error; should not emit",
1750             []>;
1751
1752 // Allocate stack frame.
1753 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1754   def ALLOCFRAME : STInst2<(outs),
1755              (ins i32imm:$amt),
1756              "allocframe(#$amt)",
1757              []>;
1758 }
1759 //===----------------------------------------------------------------------===//
1760 // ST -
1761 //===----------------------------------------------------------------------===//
1762
1763 //===----------------------------------------------------------------------===//
1764 // STYPE/ALU +
1765 //===----------------------------------------------------------------------===//
1766 // Logical NOT.
1767 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1768                "$dst = not($src1)",
1769                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1770
1771
1772 // Sign extend word to doubleword.
1773 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1774            "$dst = sxtw($src1)",
1775            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1776 //===----------------------------------------------------------------------===//
1777 // STYPE/ALU -
1778 //===----------------------------------------------------------------------===//
1779
1780 //===----------------------------------------------------------------------===//
1781 // STYPE/BIT +
1782 //===----------------------------------------------------------------------===//
1783 // clrbit.
1784 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1785             "$dst = clrbit($src1, #$src2)",
1786             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1787                                            (not
1788                                               (shl 1, u5ImmPred:$src2))))]>;
1789
1790 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1791             "$dst = clrbit($src1, #$src2)",
1792             []>;
1793
1794 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1795 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1796       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1797
1798 // setbit.
1799 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1800             "$dst = setbit($src1, #$src2)",
1801             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1802                                           (shl 1, u5ImmPred:$src2)))]>;
1803
1804 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1805 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1806             "$dst = setbit($src1, #$src2)",
1807             []>;
1808
1809 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1810       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1811
1812 // togglebit.
1813 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1814             "$dst = setbit($src1, #$src2)",
1815             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1816                                           (shl 1, u5ImmPred:$src2)))]>;
1817
1818 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1819 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1820             "$dst = togglebit($src1, #$src2)",
1821             []>;
1822
1823 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1824       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1825
1826 // Predicate transfer.
1827 let neverHasSideEffects = 1 in
1828 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1829                "$dst = $src1  /* Should almost never emit this. */",
1830                []>;
1831
1832 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1833                "$dst = $src1  /* Should almost never emit this. */",
1834                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1835 //===----------------------------------------------------------------------===//
1836 // STYPE/PRED -
1837 //===----------------------------------------------------------------------===//
1838
1839 //===----------------------------------------------------------------------===//
1840 // STYPE/SHIFT +
1841 //===----------------------------------------------------------------------===//
1842 // Shift by immediate.
1843 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1844              "$dst = asr($src1, #$src2)",
1845              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1846                                             u5ImmPred:$src2))]>;
1847
1848 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1849               "$dst = asr($src1, #$src2)",
1850               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1851                                                 u6ImmPred:$src2))]>;
1852
1853 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1854           "$dst = asl($src1, #$src2)",
1855           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1856                                          u5ImmPred:$src2))]>;
1857
1858 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1859               "$dst = asl($src1, #$src2)",
1860               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1861                                                 u6ImmPred:$src2))]>;
1862
1863 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1864              "$dst = lsr($src1, #$src2)",
1865              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1866                                             u5ImmPred:$src2))]>;
1867
1868 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1869               "$dst = lsr($src1, #$src2)",
1870               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1871                                                 u6ImmPred:$src2))]>;
1872
1873 // Shift by immediate and add.
1874 let AddedComplexity = 100 in
1875 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1876                                              u3Imm:$src3),
1877              "$dst = addasl($src1, $src2, #$src3)",
1878              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1879                                        (shl (i32 IntRegs:$src2),
1880                                             u3ImmPred:$src3)))]>;
1881
1882 // Shift by register.
1883 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1884              "$dst = asl($src1, $src2)",
1885              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1886                                             (i32 IntRegs:$src2)))]>;
1887
1888 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1889              "$dst = asr($src1, $src2)",
1890              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1891                                             (i32 IntRegs:$src2)))]>;
1892
1893 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1894              "$dst = lsl($src1, $src2)",
1895              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1896                                             (i32 IntRegs:$src2)))]>;
1897
1898 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1899              "$dst = lsr($src1, $src2)",
1900              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1901                                             (i32 IntRegs:$src2)))]>;
1902
1903 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1904            "$dst = asl($src1, $src2)",
1905            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1906                                              (i32 IntRegs:$src2)))]>;
1907
1908 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1909            "$dst = lsl($src1, $src2)",
1910            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1911                                              (i32 IntRegs:$src2)))]>;
1912
1913 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1914                                                  IntRegs:$src2),
1915               "$dst = asr($src1, $src2)",
1916               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1917                                                 (i32 IntRegs:$src2)))]>;
1918
1919 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1920                                                  IntRegs:$src2),
1921               "$dst = lsr($src1, $src2)",
1922               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1923                                                 (i32 IntRegs:$src2)))]>;
1924
1925 //===----------------------------------------------------------------------===//
1926 // STYPE/SHIFT -
1927 //===----------------------------------------------------------------------===//
1928
1929 //===----------------------------------------------------------------------===//
1930 // STYPE/VH +
1931 //===----------------------------------------------------------------------===//
1932 //===----------------------------------------------------------------------===//
1933 // STYPE/VH -
1934 //===----------------------------------------------------------------------===//
1935
1936 //===----------------------------------------------------------------------===//
1937 // STYPE/VW +
1938 //===----------------------------------------------------------------------===//
1939 //===----------------------------------------------------------------------===//
1940 // STYPE/VW -
1941 //===----------------------------------------------------------------------===//
1942
1943 //===----------------------------------------------------------------------===//
1944 // SYSTEM/SUPER +
1945 //===----------------------------------------------------------------------===//
1946
1947 //===----------------------------------------------------------------------===//
1948 // SYSTEM/USER +
1949 //===----------------------------------------------------------------------===//
1950 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
1951 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
1952                            [SDNPHasChain]>;
1953
1954 let hasSideEffects = 1, isSolo = 1 in
1955 def BARRIER : SYSInst<(outs), (ins),
1956                      "barrier",
1957                      [(HexagonBARRIER)]>;
1958
1959 //===----------------------------------------------------------------------===//
1960 // SYSTEM/SUPER -
1961 //===----------------------------------------------------------------------===//
1962
1963 // TFRI64 - assembly mapped.
1964 let isReMaterializable = 1 in
1965 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
1966              "$dst = #$src1",
1967              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
1968
1969 // Pseudo instruction to encode a set of conditional transfers.
1970 // This instruction is used instead of a mux and trades-off codesize
1971 // for performance. We conduct this transformation optimistically in
1972 // the hope that these instructions get promoted to dot-new transfers.
1973 let AddedComplexity = 100, isPredicated = 1 in
1974 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
1975                                                         IntRegs:$src2,
1976                                                         IntRegs:$src3),
1977                      "Error; should not emit",
1978                      [(set (i32 IntRegs:$dst),
1979                            (i32 (select (i1 PredRegs:$src1),
1980                                         (i32 IntRegs:$src2),
1981                                         (i32 IntRegs:$src3))))]>;
1982 let AddedComplexity = 100, isPredicated = 1 in
1983 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
1984             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
1985             "Error; should not emit",
1986             [(set (i32 IntRegs:$dst),
1987              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
1988                           s12ImmPred:$src3)))]>;
1989
1990 let AddedComplexity = 100, isPredicated = 1 in
1991 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
1992             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
1993             "Error; should not emit",
1994             [(set (i32 IntRegs:$dst),
1995              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1996                           (i32 IntRegs:$src3))))]>;
1997
1998 let AddedComplexity = 100, isPredicated = 1 in
1999 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2000                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2001                      "Error; should not emit",
2002                      [(set (i32 IntRegs:$dst),
2003                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2004                                         s12ImmPred:$src3)))]>;
2005
2006 // Generate frameindex addresses.
2007 let isReMaterializable = 1 in
2008 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2009              "$dst = add($src1)",
2010              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2011
2012 //
2013 // CR - Type.
2014 //
2015 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2016 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2017                       "loop0($offset, #$src2)",
2018                       []>;
2019 }
2020
2021 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2022 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2023                       "loop0($offset, $src2)",
2024                       []>;
2025 }
2026
2027 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2028     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2029 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2030                        ":endloop0",
2031                        []>;
2032 }
2033
2034 // Support for generating global address.
2035 // Taken from X86InstrInfo.td.
2036 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2037                                             SDTCisVT<0, i32>,
2038                                             SDTCisVT<1, i32>,
2039                                             SDTCisPtrTy<0>]>;
2040 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2041 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2042
2043 // HI/LO Instructions
2044 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2045 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2046                   "$dst.l = #LO($global)",
2047                   []>;
2048
2049 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2050 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2051                   "$dst.h = #HI($global)",
2052                   []>;
2053
2054 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2055 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2056                   "$dst.l = #LO($imm_value)",
2057                   []>;
2058
2059
2060 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2061 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2062                   "$dst.h = #HI($imm_value)",
2063                   []>;
2064
2065 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2066 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2067                   "$dst.l = #LO($jt)",
2068                   []>;
2069
2070 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2071 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2072                   "$dst.h = #HI($jt)",
2073                   []>;
2074
2075
2076 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2077 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2078                   "$dst.l = #LO($label)",
2079                   []>;
2080
2081 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2082 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2083                   "$dst.h = #HI($label)",
2084                   []>;
2085
2086 // This pattern is incorrect. When we add small data, we should change
2087 // this pattern to use memw(#foo).
2088 // This is for sdata.
2089 let isMoveImm = 1 in
2090 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2091               "$dst = CONST32(#$global)",
2092               [(set (i32 IntRegs:$dst),
2093                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2094
2095 // This is for non-sdata.
2096 let isReMaterializable = 1, isMoveImm = 1 in
2097 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2098                   "$dst = CONST32(#$global)",
2099                   [(set (i32 IntRegs:$dst),
2100                         (HexagonCONST32 tglobaladdr:$global))]>;
2101
2102 let isReMaterializable = 1, isMoveImm = 1 in
2103 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2104                      "$dst = CONST32(#$jt)",
2105                      [(set (i32 IntRegs:$dst),
2106                            (HexagonCONST32 tjumptable:$jt))]>;
2107
2108 let isReMaterializable = 1, isMoveImm = 1 in
2109 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2110                     "$dst = CONST32(#$global)",
2111                     [(set (i32 IntRegs:$dst),
2112                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2113
2114 let isReMaterializable = 1, isMoveImm = 1 in
2115 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2116                        "$dst = CONST32(#$global)",
2117                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2118
2119 // Map BlockAddress lowering to CONST32_Int_Real
2120 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2121           (CONST32_Int_Real tblockaddress:$addr)>;
2122
2123 let isReMaterializable = 1, isMoveImm = 1 in
2124 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2125                     "$dst = CONST32($label)",
2126                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2127
2128 let isReMaterializable = 1, isMoveImm = 1 in
2129 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2130                        "$dst = CONST64(#$global)",
2131                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2132
2133 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2134                   "$dst = xor($dst, $dst)",
2135                   [(set (i1 PredRegs:$dst), 0)]>;
2136
2137 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2138        "$dst = mpy($src1, $src2)",
2139        [(set (i32 IntRegs:$dst),
2140              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2141                                         (i64 (sext (i32 IntRegs:$src2))))),
2142                               (i32 32)))))]>;
2143
2144 // Pseudo instructions.
2145 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2146
2147 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2148                                         SDTCisVT<1, i32> ]>;
2149
2150 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2151                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2152
2153 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2154                     [SDNPHasChain, SDNPOutGlue]>;
2155
2156 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2157
2158 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2159            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2160
2161 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2162 // Optional Flag and Variable Arguments.
2163 // Its 1 Operand has pointer type.
2164 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2165                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2166
2167 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2168  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2169                         "Should never be emitted",
2170                         [(callseq_start timm:$amt)]>;
2171 }
2172
2173 let Defs = [R29, R30, R31], Uses = [R29] in {
2174  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2175                       "Should never be emitted",
2176                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2177 }
2178 // Call subroutine.
2179 let isCall = 1, neverHasSideEffects = 1,
2180   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2181           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2182   def CALL : JInst<(outs), (ins calltarget:$dst),
2183              "call $dst", []>;
2184 }
2185
2186 // Call subroutine from register.
2187 let isCall = 1, neverHasSideEffects = 1,
2188   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2189           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2190   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2191               "callr $dst",
2192               []>;
2193  }
2194
2195
2196 // Indirect tail-call.
2197 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2198 def TCRETURNR : T_JMPr;
2199
2200 // Direct tail-calls.
2201 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2202 isTerminator = 1, isCodeGenOnly = 1 in {
2203   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2204   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2205 }
2206
2207 // Map call instruction.
2208 def : Pat<(call (i32 IntRegs:$dst)),
2209       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2210 def : Pat<(call tglobaladdr:$dst),
2211       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2212 def : Pat<(call texternalsym:$dst),
2213       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2214 //Tail calls.
2215 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2216       (TCRETURNtg tglobaladdr:$dst)>;
2217 def : Pat<(HexagonTCRet texternalsym:$dst),
2218       (TCRETURNtext texternalsym:$dst)>;
2219 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2220       (TCRETURNR (i32 IntRegs:$dst))>;
2221
2222 // Atomic load and store support
2223 // 8 bit atomic load
2224 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2225           (i32 (LDriub ADDRriS11_0:$src1))>;
2226
2227 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2228           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2229
2230 // 16 bit atomic load
2231 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2232           (i32 (LDriuh ADDRriS11_1:$src1))>;
2233
2234 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2235           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2236
2237 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2238           (i32 (LDriw ADDRriS11_2:$src1))>;
2239
2240 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2241           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2242
2243 // 64 bit atomic load
2244 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2245           (i64 (LDrid ADDRriS11_3:$src1))>;
2246
2247 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2248           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2249
2250
2251 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2252           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2253
2254 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2255                           (i32 IntRegs:$src1)),
2256           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2257                          (i32 IntRegs:$src1))>;
2258
2259
2260 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2261           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2262
2263 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2264                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2265           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2266                          (i32 IntRegs:$src1))>;
2267
2268 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2269           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2270
2271 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2272                            (i32 IntRegs:$src1)),
2273           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2274                          (i32 IntRegs:$src1))>;
2275
2276
2277
2278
2279 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2280           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2281
2282 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2283                            (i64 DoubleRegs:$src1)),
2284           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2285                          (i64 DoubleRegs:$src1))>;
2286
2287 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2288 def : Pat <(and (i32 IntRegs:$src1), 65535),
2289       (A2_zxth (i32 IntRegs:$src1))>;
2290
2291 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2292 def : Pat <(and (i32 IntRegs:$src1), 255),
2293       (A2_zxtb (i32 IntRegs:$src1))>;
2294
2295 // Map Add(p1, true) to p1 = not(p1).
2296 //     Add(p1, false) should never be produced,
2297 //     if it does, it got to be mapped to NOOP.
2298 def : Pat <(add (i1 PredRegs:$src1), -1),
2299       (NOT_p (i1 PredRegs:$src1))>;
2300
2301 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2302 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2303 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2304 def : Pat <(select (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2305                    (i32 IntRegs:$src3),
2306                    (i32 IntRegs:$src4)),
2307       (i32 (TFR_condset_rr (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)),
2308                            (i32 IntRegs:$src4), (i32 IntRegs:$src3)))>,
2309       Requires<[HasV2TOnly]>;
2310
2311 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2312 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2313       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2314                            s8ImmPred:$src2))>;
2315
2316 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2317 // => r0 = TFR_condset_ri(p0, r1, #i)
2318 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2319                    (i32 IntRegs:$src3)),
2320       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2321                            s12ImmPred:$src2))>;
2322
2323 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2324 // => r0 = TFR_condset_ir(p0, #i, r1)
2325 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2326       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2327                            (i32 IntRegs:$src2)))>;
2328
2329 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2330 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2331       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2332
2333 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2334 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2335       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2336
2337
2338 let AddedComplexity = 100 in
2339 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2340       (i64 (COMBINE_rr (TFRI 0),
2341                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2342       Requires<[NoV4T]>;
2343
2344 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2345 let AddedComplexity = 10 in
2346 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2347       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2348
2349 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2350 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2351       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2352
2353 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2354 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2355       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2356                                                  subreg_loreg))))))>;
2357
2358 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2359 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2360       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2361                                                  subreg_loreg))))))>;
2362
2363 // We want to prevent emitting pnot's as much as possible.
2364 // Map brcond with an unsupported setcc to a JMP_f.
2365 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2366                         bb:$offset),
2367       (JMP_f (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2368                 bb:$offset)>;
2369
2370 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2371                         bb:$offset),
2372       (JMP_f (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2373
2374 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2375       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2376
2377 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2378       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2379
2380 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2381 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2382                         bb:$offset),
2383       (JMP_f (CMPGTri (i32 IntRegs:$src1),
2384                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2385
2386 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2387 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2388                         bb:$offset),
2389       (JMP_t (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2390
2391 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2392                    bb:$offset),
2393       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2394                    bb:$offset)>;
2395
2396 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2397                         bb:$offset),
2398       (JMP_f (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2399                 bb:$offset)>;
2400
2401 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2402                    bb:$offset),
2403       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2404                 bb:$offset)>;
2405
2406 // Map from a 64-bit select to an emulated 64-bit mux.
2407 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2408 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2409                    (i64 DoubleRegs:$src3)),
2410       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2411                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2412                                                          subreg_hireg)),
2413                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2414                                                          subreg_hireg)))),
2415                        (i32 (MUX_rr (i1 PredRegs:$src1),
2416                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2417                                                          subreg_loreg)),
2418                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2419                                                          subreg_loreg))))))>;
2420
2421 // Map from a 1-bit select to logical ops.
2422 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2423 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2424                    (i1 PredRegs:$src3)),
2425       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2426              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2427
2428 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2429 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2430       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2431
2432 // Map for truncating from 64 immediates to 32 bit immediates.
2433 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2434       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2435
2436 // Map for truncating from i64 immediates to i1 bit immediates.
2437 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2438        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2439                                           subreg_loreg))))>;
2440
2441 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2442 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2443       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2444                                                      subreg_loreg)))>;
2445
2446 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2447 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2448       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2449                                                      subreg_loreg)))>;
2450 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2451 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2452       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2453                                                      subreg_loreg)))>;
2454
2455 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2456 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2457       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2458                                                      subreg_loreg)))>;
2459
2460 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2461 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2462       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2463
2464
2465 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2466 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2467       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2468
2469 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2470 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2471       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2472
2473 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2474 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2475 // Better way to do this?
2476 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2477       (i64 (SXTW (i32 IntRegs:$src1)))>;
2478
2479 // Map cmple -> cmpgt.
2480 // rs <= rt -> !(rs > rt).
2481 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2482       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2483
2484 // rs <= rt -> !(rs > rt).
2485 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2486       (i1 (NOT_p (CMPGTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2487
2488 // Rss <= Rtt -> !(Rss > Rtt).
2489 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2490       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2491
2492 // Map cmpne -> cmpeq.
2493 // Hexagon_TODO: We should improve on this.
2494 // rs != rt -> !(rs == rt).
2495 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2496       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2497
2498 // Map cmpne(Rs) -> !cmpeqe(Rs).
2499 // rs != rt -> !(rs == rt).
2500 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2501       (i1 (NOT_p (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2502
2503 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2504 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2505       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2506
2507 // Map cmpne(Rss) -> !cmpew(Rss).
2508 // rs != rt -> !(rs == rt).
2509 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2510       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2511                                      (i64 DoubleRegs:$src2)))))>;
2512
2513 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2514 // rs >= rt -> !(rt > rs).
2515 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2516       (i1 (NOT_p (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2517
2518 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2519 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2520       (i1 (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2521
2522 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2523 // rss >= rtt -> !(rtt > rss).
2524 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2525       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2526                                 (i64 DoubleRegs:$src1)))))>;
2527
2528 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2529 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2530 // rs < rt -> !(rs >= rt).
2531 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2532       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2533
2534 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2535 // rs < rt -> rt > rs.
2536 // We can let assembler map it, or we can do in the compiler itself.
2537 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2538       (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2539
2540 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2541 // rss < rtt -> (rtt > rss).
2542 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2543       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2544
2545 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2546 // rs < rt -> rt > rs.
2547 // We can let assembler map it, or we can do in the compiler itself.
2548 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2549       (i1 (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2550
2551 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2552 // rs < rt -> rt > rs.
2553 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2554       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2555
2556 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2557 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2558       (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2559
2560 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2561 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2562       (i1 (CMPGTUri (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2563
2564 // Generate cmpgtu(Rs, #u9)
2565 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2566       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2567
2568 // Map from Rs >= Rt -> !(Rt > Rs).
2569 // rs >= rt -> !(rt > rs).
2570 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2571       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2572
2573 // Map from Rs >= Rt -> !(Rt > Rs).
2574 // rs >= rt -> !(rt > rs).
2575 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2576       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2577
2578 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2579 // Map from (Rs <= Rt) -> !(Rs > Rt).
2580 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2581       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2582
2583 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2584 // Map from (Rs <= Rt) -> !(Rs > Rt).
2585 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2586       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2587
2588 // Sign extends.
2589 // i1 -> i32
2590 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2591       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2592
2593 // i1 -> i64
2594 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2595       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2596
2597 // Convert sign-extended load back to load and sign extend.
2598 // i8 -> i64
2599 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2600       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2601
2602 // Convert any-extended load back to load and sign extend.
2603 // i8 -> i64
2604 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2605       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2606
2607 // Convert sign-extended load back to load and sign extend.
2608 // i16 -> i64
2609 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2610       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2611
2612 // Convert sign-extended load back to load and sign extend.
2613 // i32 -> i64
2614 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2615       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2616
2617
2618 // Zero extends.
2619 // i1 -> i32
2620 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2621       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2622
2623 // i1 -> i64
2624 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2625       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2626       Requires<[NoV4T]>;
2627
2628 // i32 -> i64
2629 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2630       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2631       Requires<[NoV4T]>;
2632
2633 // i8 -> i64
2634 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2635       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2636       Requires<[NoV4T]>;
2637
2638 let AddedComplexity = 20 in
2639 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2640                                 s11_0ExtPred:$offset))),
2641       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2642                                   s11_0ExtPred:$offset)))>,
2643       Requires<[NoV4T]>;
2644
2645 // i1 -> i64
2646 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2647       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2648       Requires<[NoV4T]>;
2649
2650 let AddedComplexity = 20 in
2651 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2652                                 s11_0ExtPred:$offset))),
2653       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2654                                   s11_0ExtPred:$offset)))>,
2655       Requires<[NoV4T]>;
2656
2657 // i16 -> i64
2658 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2659       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2660       Requires<[NoV4T]>;
2661
2662 let AddedComplexity = 20 in
2663 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2664                                   s11_1ExtPred:$offset))),
2665       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2666                                   s11_1ExtPred:$offset)))>,
2667       Requires<[NoV4T]>;
2668
2669 // i32 -> i64
2670 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2671       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2672       Requires<[NoV4T]>;
2673
2674 let AddedComplexity = 100 in
2675 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2676       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2677                                   s11_2ExtPred:$offset)))>,
2678       Requires<[NoV4T]>;
2679
2680 let AddedComplexity = 10 in
2681 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2682       (i32 (LDriw ADDRriS11_0:$src1))>;
2683
2684 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2685 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2686       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2687
2688 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2689 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2690       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2691
2692 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2693 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2694       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2695
2696
2697 let AddedComplexity = 100 in
2698 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2699                            (i32 32))),
2700                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2701                                          s11_2ExtPred:$offset2)))))),
2702         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2703                         (LDriw_indexed IntRegs:$src2,
2704                                        s11_2ExtPred:$offset2)))>;
2705
2706 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2707                            (i32 32))),
2708                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2709         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2710                         (LDriw ADDRriS11_2:$srcLow)))>;
2711
2712 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2713                            (i32 32))),
2714                (i64 (zext (i32 IntRegs:$srcLow))))),
2715         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2716                         IntRegs:$srcLow))>;
2717
2718 let AddedComplexity = 100 in
2719 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2720                            (i32 32))),
2721                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2722                                          s11_2ExtPred:$offset2)))))),
2723         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2724                         (LDriw_indexed IntRegs:$src2,
2725                                        s11_2ExtPred:$offset2)))>;
2726
2727 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2728                            (i32 32))),
2729                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2730         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2731                         (LDriw ADDRriS11_2:$srcLow)))>;
2732
2733 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2734                            (i32 32))),
2735                (i64 (zext (i32 IntRegs:$srcLow))))),
2736         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2737                         IntRegs:$srcLow))>;
2738
2739 // Any extended 64-bit load.
2740 // anyext i32 -> i64
2741 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2742       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2743       Requires<[NoV4T]>;
2744
2745 // When there is an offset we should prefer the pattern below over the pattern above.
2746 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2747 // So this complexity below is comfortably higher to allow for choosing the below.
2748 // If this is not done then we generate addresses such as
2749 // ********************************************
2750 //        r1 = add (r0, #4)
2751 //        r1 = memw(r1 + #0)
2752 //  instead of
2753 //        r1 = memw(r0 + #4)
2754 // ********************************************
2755 let AddedComplexity = 100 in
2756 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2757       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2758                                   s11_2ExtPred:$offset)))>,
2759       Requires<[NoV4T]>;
2760
2761 // anyext i16 -> i64.
2762 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2763       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2764       Requires<[NoV4T]>;
2765
2766 let AddedComplexity = 20 in
2767 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2768                                   s11_1ExtPred:$offset))),
2769       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2770                                   s11_1ExtPred:$offset)))>,
2771       Requires<[NoV4T]>;
2772
2773 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2774 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2775       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2776       Requires<[NoV4T]>;
2777
2778 // Multiply 64-bit unsigned and use upper result.
2779 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2780       (i64
2781        (MPYU64_acc
2782         (i64
2783          (COMBINE_rr
2784           (TFRI 0),
2785            (i32
2786             (EXTRACT_SUBREG
2787              (i64
2788               (LSRd_ri
2789                (i64
2790                 (MPYU64_acc
2791                  (i64
2792                   (MPYU64_acc
2793                    (i64
2794                     (COMBINE_rr (TFRI 0),
2795                      (i32
2796                       (EXTRACT_SUBREG
2797                        (i64
2798                         (LSRd_ri
2799                          (i64
2800                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2801                                                        subreg_loreg)),
2802                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2803                                                        subreg_loreg)))), 32)),
2804                        subreg_loreg)))),
2805                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2806                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2807                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2808                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2809                32)), subreg_loreg)))),
2810         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2811         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2812
2813 // Multiply 64-bit signed and use upper result.
2814 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2815       (i64
2816        (MPY64_acc
2817         (i64
2818          (COMBINE_rr (TFRI 0),
2819           (i32
2820            (EXTRACT_SUBREG
2821             (i64
2822              (LSRd_ri
2823               (i64
2824                (MPY64_acc
2825                 (i64
2826                  (MPY64_acc
2827                   (i64
2828                    (COMBINE_rr (TFRI 0),
2829                     (i32
2830                      (EXTRACT_SUBREG
2831                       (i64
2832                        (LSRd_ri
2833                         (i64
2834                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2835                                                       subreg_loreg)),
2836                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2837                                                       subreg_loreg)))), 32)),
2838                       subreg_loreg)))),
2839                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2840                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2841                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2842                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2843               32)), subreg_loreg)))),
2844         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2845         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2846
2847 // Hexagon specific ISD nodes.
2848 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2849 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2850                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2851 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2852                                   SDTHexagonADJDYNALLOC>;
2853 // Needed to tag these instructions for stack layout.
2854 let usesCustomInserter = 1 in
2855 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2856                                                      s16Imm:$src2),
2857                   "$dst = add($src1, #$src2)",
2858                   [(set (i32 IntRegs:$dst),
2859                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2860                                              s16ImmPred:$src2))]>;
2861
2862 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2863 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2864 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2865                 "$dst = $src1",
2866                 [(set (i32 IntRegs:$dst),
2867                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2868
2869 let AddedComplexity = 100 in
2870 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2871       (COPY (i32 IntRegs:$src1))>;
2872
2873 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2874
2875 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2876           (i32 (CONST32_set_jt tjumptable:$dst))>;
2877
2878 // XTYPE/SHIFT
2879
2880 // Multi-class for logical operators :
2881 // Shift by immediate/register and accumulate/logical
2882 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2883   def _ri : SInst_acc<(outs IntRegs:$dst),
2884             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2885             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2886             [(set (i32 IntRegs:$dst),
2887                   (OpNode2 (i32 IntRegs:$src1),
2888                            (OpNode1 (i32 IntRegs:$src2),
2889                                     u5ImmPred:$src3)))],
2890             "$src1 = $dst">;
2891
2892   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2893             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2894             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2895             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2896                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2897             "$src1 = $dst">;
2898 }
2899
2900 // Multi-class for logical operators :
2901 // Shift by register and accumulate/logical (32/64 bits)
2902 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2903   def _rr : SInst_acc<(outs IntRegs:$dst),
2904             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2905             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2906             [(set (i32 IntRegs:$dst),
2907                   (OpNode2 (i32 IntRegs:$src1),
2908                            (OpNode1 (i32 IntRegs:$src2),
2909                                     (i32 IntRegs:$src3))))],
2910             "$src1 = $dst">;
2911
2912   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
2913             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2914             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2915             [(set (i64 DoubleRegs:$dst),
2916                   (OpNode2 (i64 DoubleRegs:$src1),
2917                            (OpNode1 (i64 DoubleRegs:$src2),
2918                                     (i32 IntRegs:$src3))))],
2919             "$src1 = $dst">;
2920
2921 }
2922
2923 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
2924 let AddedComplexity = 100 in
2925   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
2926   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
2927   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
2928   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
2929 }
2930
2931 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
2932 let AddedComplexity = 100 in
2933   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
2934   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
2935   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
2936   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
2937 }
2938
2939 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
2940 let AddedComplexity = 100 in
2941   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
2942 }
2943
2944 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
2945            xtype_xor_imm<"asl", shl>;
2946
2947 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
2948            xtype_xor_imm<"lsr", srl>;
2949
2950 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
2951 defm LSL : basic_xtype_reg<"lsl", shl>;
2952
2953 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
2954 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
2955       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2956
2957 //===----------------------------------------------------------------------===//
2958 // V3 Instructions +
2959 //===----------------------------------------------------------------------===//
2960
2961 include "HexagonInstrInfoV3.td"
2962
2963 //===----------------------------------------------------------------------===//
2964 // V3 Instructions -
2965 //===----------------------------------------------------------------------===//
2966
2967 //===----------------------------------------------------------------------===//
2968 // V4 Instructions +
2969 //===----------------------------------------------------------------------===//
2970
2971 include "HexagonInstrInfoV4.td"
2972
2973 //===----------------------------------------------------------------------===//
2974 // V4 Instructions -
2975 //===----------------------------------------------------------------------===//
2976
2977 //===----------------------------------------------------------------------===//
2978 // V5 Instructions +
2979 //===----------------------------------------------------------------------===//
2980
2981 include "HexagonInstrInfoV5.td"
2982
2983 //===----------------------------------------------------------------------===//
2984 // V5 Instructions -
2985 //===----------------------------------------------------------------------===//