lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Module.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/Support/CommandLine.h"
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  36   MF.getRegInfo().addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n i8 1
  43   setShiftAmountType(MVT::i64);
  44   setBooleanContents(ZeroOrOneBooleanContent);
  45
  46   setUsesGlobalOffsetTable(true);
  47
  48   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  49   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  50   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  51
  52   // We want to custom lower some of our intrinsics.
  53   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  54
  55   setLoadExtAction(ISD::EXTLOAD, MVT::i1,  Promote);
  56   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
  57
  58   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  59   setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  60
  61   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  62   setLoadExtAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  63   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Expand);
  64
  65   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  66   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  67   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  68   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  71
  72   setOperationAction(ISD::FREM, MVT::f32, Expand);
  73   setOperationAction(ISD::FREM, MVT::f64, Expand);
  74
  75   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  76   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  77   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  78   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  79
  80   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  81     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  82     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  83     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  84   }
  85   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  86   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  87   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  88
  89   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  90   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  91   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  92   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  93
  94   setOperationAction(ISD::ADDC     , MVT::i64, Expand);
  95   setOperationAction(ISD::ADDE     , MVT::i64, Expand);
  96   setOperationAction(ISD::SUBC     , MVT::i64, Expand);
  97   setOperationAction(ISD::SUBE     , MVT::i64, Expand);
  98
  99   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 100   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 101
 102
 103   // We don't support sin/cos/sqrt/pow
 104   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 105   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 106   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 107   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 108
 109   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 110   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 111
 112   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 113   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 114
 115   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 116
 117   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 118
 119   // We don't have line number support yet.
 120   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 121   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 122   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 123   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 124
 125   // Not implemented yet.
 126   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 127   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 128   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 129
 130   // We want to legalize GlobalAddress and ConstantPool and
 131   // ExternalSymbols nodes into the appropriate instructions to
 132   // materialize the address.
 133   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 134   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 135   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 136   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 137
 138   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 139   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 140   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 141   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 142   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 143
 144   setOperationAction(ISD::RET,     MVT::Other, Custom);
 145
 146   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 147   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 148
 149   setStackPointerRegisterToSaveRestore(Alpha::R30);
 150
 151   addLegalFPImmediate(APFloat(+0.0)); //F31
 152   addLegalFPImmediate(APFloat(+0.0f)); //F31
 153   addLegalFPImmediate(APFloat(-0.0)); //-F31
 154   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 155
 156   setJumpBufSize(272);
 157   setJumpBufAlignment(16);
 158
 159   computeRegisterProperties();
 160 }
 161
 162 MVT AlphaTargetLowering::getSetCCResultType(MVT VT) const {
 163   return MVT::i64;
 164 }
 165
 166 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 167   switch (Opcode) {
 168   default: return 0;
 169   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 170   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 171   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 172   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 173   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 174   case AlphaISD::RelLit: return "Alpha::RelLit";
 175   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 176   case AlphaISD::CALL:   return "Alpha::CALL";
 177   case AlphaISD::DivCall: return "Alpha::DivCall";
 178   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 179   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 180   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 181   }
 182 }
 183
 184 /// getFunctionAlignment - Return the Log2 alignment of this function.
 185 unsigned AlphaTargetLowering::getFunctionAlignment(const Function *F) const {
 186   return 4;
 187 }
 188
 189 static SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
 190   MVT PtrVT = Op.getValueType();
 191   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 192   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 193   SDValue Zero = DAG.getConstant(0, PtrVT);
 194   // FIXME there isn't really any debug info here
 195   DebugLoc dl = Op.getDebugLoc();
 196
 197   SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  dl, MVT::i64, JTI,
 198                              DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 199   SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, dl, MVT::i64, JTI, Hi);
 200   return Lo;
 201 }
 202
 203 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 204 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 205
 206 //For now, just use variable size stack frame format
 207
 208 //In a standard call, the first six items are passed in registers $16
 209 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 210 //of argument-to-register correspondence.) The remaining items are
 211 //collected in a memory argument list that is a naturally aligned
 212 //array of quadwords. In a standard call, this list, if present, must
 213 //be passed at 0(SP).
 214 //7 ... n         0(SP) ... (n-7)*8(SP)
 215
 216 // //#define FP    $15
 217 // //#define RA    $26
 218 // //#define PV    $27
 219 // //#define GP    $29
 220 // //#define SP    $30
 221
 222 static SDValue LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG,
 223                                        int &VarArgsBase,
 224                                        int &VarArgsOffset) {
 225   MachineFunction &MF = DAG.getMachineFunction();
 226   MachineFrameInfo *MFI = MF.getFrameInfo();
 227   std::vector<SDValue> ArgValues;
 228   SDValue Root = Op.getOperand(0);
 229   DebugLoc dl = Op.getDebugLoc();
 230
 231   unsigned args_int[] = {
 232     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 233   unsigned args_float[] = {
 234     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 235
 236   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e; ++ArgNo) {
 237     SDValue argt;
 238     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 239     SDValue ArgVal;
 240
 241     if (ArgNo  < 6) {
 242       switch (ObjectVT.getSimpleVT()) {
 243       default:
 244         assert(false && "Invalid value type!");
 245       case MVT::f64:
 246         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 247                                       &Alpha::F8RCRegClass);
 248         ArgVal = DAG.getCopyFromReg(Root, dl, args_float[ArgNo], ObjectVT);
 249         break;
 250       case MVT::f32:
 251         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 252                                       &Alpha::F4RCRegClass);
 253         ArgVal = DAG.getCopyFromReg(Root, dl, args_float[ArgNo], ObjectVT);
 254         break;
 255       case MVT::i64:
 256         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 257                                     &Alpha::GPRCRegClass);
 258         ArgVal = DAG.getCopyFromReg(Root, dl, args_int[ArgNo], MVT::i64);
 259         break;
 260       }
 261     } else { //more args
 262       // Create the frame index object for this incoming parameter...
 263       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 264
 265       // Create the SelectionDAG nodes corresponding to a load
 266       //from this parameter
 267       SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 268       ArgVal = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
 269     }
 270     ArgValues.push_back(ArgVal);
 271   }
 272
 273   // If the functions takes variable number of arguments, copy all regs to stack
 274   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
 275   if (isVarArg) {
 276     VarArgsOffset = (Op.getNode()->getNumValues()-1) * 8;
 277     std::vector<SDValue> LS;
 278     for (int i = 0; i < 6; ++i) {
 279       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 280         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 281       SDValue argt = DAG.getCopyFromReg(Root, dl, args_int[i], MVT::i64);
 282       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 283       if (i == 0) VarArgsBase = FI;
 284       SDValue SDFI = DAG.getFrameIndex(FI, MVT::i64);
 285       LS.push_back(DAG.getStore(Root, dl, argt, SDFI, NULL, 0));
 286
 287       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 288         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 289       argt = DAG.getCopyFromReg(Root, dl, args_float[i], MVT::f64);
 290       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 291       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 292       LS.push_back(DAG.getStore(Root, dl, argt, SDFI, NULL, 0));
 293     }
 294
 295     //Set up a token factor with all the stack traffic
 296     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &LS[0], LS.size());
 297   }
 298
 299   ArgValues.push_back(Root);
 300
 301   // Return the new list of results.
 302   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
 303                      &ArgValues[0], ArgValues.size());
 304 }
 305
 306 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 307   DebugLoc dl = Op.getDebugLoc();
 308   SDValue Copy = DAG.getCopyToReg(Op.getOperand(0), dl, Alpha::R26,
 309                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 310                                                 DebugLoc::getUnknownLoc(),
 311                                                 MVT::i64),
 312                                     SDValue());
 313   switch (Op.getNumOperands()) {
 314   default:
 315     assert(0 && "Do not know how to return this many arguments!");
 316     abort();
 317   case 1:
 318     break;
 319     //return SDValue(); // ret void is legal
 320   case 3: {
 321     MVT ArgVT = Op.getOperand(1).getValueType();
 322     unsigned ArgReg;
 323     if (ArgVT.isInteger())
 324       ArgReg = Alpha::R0;
 325     else {
 326       assert(ArgVT.isFloatingPoint());
 327       ArgReg = Alpha::F0;
 328     }
 329     Copy = DAG.getCopyToReg(Copy, dl, ArgReg,
 330                             Op.getOperand(1), Copy.getValue(1));
 331     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 332       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 333     break;
 334   }
 335   case 5: {
 336     MVT ArgVT = Op.getOperand(1).getValueType();
 337     unsigned ArgReg1, ArgReg2;
 338     if (ArgVT.isInteger()) {
 339       ArgReg1 = Alpha::R0;
 340       ArgReg2 = Alpha::R1;
 341     } else {
 342       assert(ArgVT.isFloatingPoint());
 343       ArgReg1 = Alpha::F0;
 344       ArgReg2 = Alpha::F1;
 345     }
 346     Copy = DAG.getCopyToReg(Copy, dl, ArgReg1,
 347                             Op.getOperand(1), Copy.getValue(1));
 348     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 349                   DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg1)
 350         == DAG.getMachineFunction().getRegInfo().liveout_end())
 351       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg1);
 352     Copy = DAG.getCopyToReg(Copy, dl, ArgReg2,
 353                             Op.getOperand(3), Copy.getValue(1));
 354     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 355                    DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg2)
 356         == DAG.getMachineFunction().getRegInfo().liveout_end())
 357       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg2);
 358     break;
 359   }
 360   }
 361   return DAG.getNode(AlphaISD::RET_FLAG, dl,
 362                      MVT::Other, Copy, Copy.getValue(1));
 363 }
 364
 365 std::pair<SDValue, SDValue>
 366 AlphaTargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 367                                  bool RetSExt, bool RetZExt, bool isVarArg,
 368                                  bool isInreg, unsigned NumFixedArgs,
 369                                  unsigned CallingConv,
 370                                  bool isTailCall, SDValue Callee,
 371                                  ArgListTy &Args, SelectionDAG &DAG,
 372                                  DebugLoc dl) {
 373   int NumBytes = 0;
 374   if (Args.size() > 6)
 375     NumBytes = (Args.size() - 6) * 8;
 376
 377   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 378   std::vector<SDValue> args_to_use;
 379   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 380   {
 381     switch (getValueType(Args[i].Ty).getSimpleVT()) {
 382     default: assert(0 && "Unexpected ValueType for argument!");
 383     case MVT::i1:
 384     case MVT::i8:
 385     case MVT::i16:
 386     case MVT::i32:
 387       // Promote the integer to 64 bits.  If the input type is signed use a
 388       // sign extend, otherwise use a zero extend.
 389       if (Args[i].isSExt)
 390         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, dl,
 391                                    MVT::i64, Args[i].Node);
 392       else if (Args[i].isZExt)
 393         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, dl,
 394                                    MVT::i64, Args[i].Node);
 395       else
 396         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i64, Args[i].Node);
 397       break;
 398     case MVT::i64:
 399     case MVT::f64:
 400     case MVT::f32:
 401       break;
 402     }
 403     args_to_use.push_back(Args[i].Node);
 404   }
 405
 406   std::vector<MVT> RetVals;
 407   MVT RetTyVT = getValueType(RetTy);
 408   MVT ActualRetTyVT = RetTyVT;
 409   if (RetTyVT.getSimpleVT() >= MVT::i1 && RetTyVT.getSimpleVT() <= MVT::i32)
 410     ActualRetTyVT = MVT::i64;
 411
 412   if (RetTyVT != MVT::isVoid)
 413     RetVals.push_back(ActualRetTyVT);
 414   RetVals.push_back(MVT::Other);
 415
 416   std::vector<SDValue> Ops;
 417   Ops.push_back(Chain);
 418   Ops.push_back(Callee);
 419   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 420   SDValue TheCall = DAG.getNode(AlphaISD::CALL, dl,
 421                                 RetVals, &Ops[0], Ops.size());
 422   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 423   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 424                              DAG.getIntPtrConstant(0, true), SDValue());
 425   SDValue RetVal = TheCall;
 426
 427   if (RetTyVT != ActualRetTyVT) {
 428     ISD::NodeType AssertKind = ISD::DELETED_NODE;
 429     if (RetSExt)
 430       AssertKind = ISD::AssertSext;
 431     else if (RetZExt)
 432       AssertKind = ISD::AssertZext;
 433
 434     if (AssertKind != ISD::DELETED_NODE)
 435       RetVal = DAG.getNode(AssertKind, dl, MVT::i64, RetVal,
 436                            DAG.getValueType(RetTyVT));
 437
 438     RetVal = DAG.getNode(ISD::TRUNCATE, dl, RetTyVT, RetVal);
 439   }
 440
 441   return std::make_pair(RetVal, Chain);
 442 }
 443
 444 void AlphaTargetLowering::LowerVAARG(SDNode *N, SDValue &Chain,
 445                                      SDValue &DataPtr, SelectionDAG &DAG) {
 446   Chain = N->getOperand(0);
 447   SDValue VAListP = N->getOperand(1);
 448   const Value *VAListS = cast<SrcValueSDNode>(N->getOperand(2))->getValue();
 449   DebugLoc dl = N->getDebugLoc();
 450
 451   SDValue Base = DAG.getLoad(MVT::i64, dl, Chain, VAListP, VAListS, 0);
 452   SDValue Tmp = DAG.getNode(ISD::ADD, dl, MVT::i64, VAListP,
 453                               DAG.getConstant(8, MVT::i64));
 454   SDValue Offset = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Base.getValue(1),
 455                                     Tmp, NULL, 0, MVT::i32);
 456   DataPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Base, Offset);
 457   if (N->getValueType(0).isFloatingPoint())
 458   {
 459     //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 460     SDValue FPDataPtr = DAG.getNode(ISD::SUB, dl, MVT::i64, DataPtr,
 461                                       DAG.getConstant(8*6, MVT::i64));
 462     SDValue CC = DAG.getSetCC(dl, MVT::i64, Offset,
 463                                 DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 464     DataPtr = DAG.getNode(ISD::SELECT, dl, MVT::i64, CC, FPDataPtr, DataPtr);
 465   }
 466
 467   SDValue NewOffset = DAG.getNode(ISD::ADD, dl, MVT::i64, Offset,
 468                                     DAG.getConstant(8, MVT::i64));
 469   Chain = DAG.getTruncStore(Offset.getValue(1), dl, NewOffset, Tmp, NULL, 0,
 470                             MVT::i32);
 471 }
 472
 473 /// LowerOperation - Provide custom lowering hooks for some operations.
 474 ///
 475 SDValue AlphaTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
 476   DebugLoc dl = Op.getDebugLoc();
 477   switch (Op.getOpcode()) {
 478   default: assert(0 && "Wasn't expecting to be able to lower this!");
 479   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 480                                                            VarArgsBase,
 481                                                            VarArgsOffset);
 482
 483   case ISD::RET: return LowerRET(Op,DAG);
 484   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 485
 486   case ISD::INTRINSIC_WO_CHAIN: {
 487     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 488     switch (IntNo) {
 489     default: break;    // Don't custom lower most intrinsics.
 490     case Intrinsic::alpha_umulh:
 491       return DAG.getNode(ISD::MULHU, dl, MVT::i64,
 492                          Op.getOperand(1), Op.getOperand(2));
 493     }
 494   }
 495
 496   case ISD::SINT_TO_FP: {
 497     assert(Op.getOperand(0).getValueType() == MVT::i64 &&
 498            "Unhandled SINT_TO_FP type in custom expander!");
 499     SDValue LD;
 500     bool isDouble = Op.getValueType() == MVT::f64;
 501     LD = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op.getOperand(0));
 502     SDValue FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_, dl,
 503                                isDouble?MVT::f64:MVT::f32, LD);
 504     return FP;
 505   }
 506   case ISD::FP_TO_SINT: {
 507     bool isDouble = Op.getOperand(0).getValueType() == MVT::f64;
 508     SDValue src = Op.getOperand(0);
 509
 510     if (!isDouble) //Promote
 511       src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, src);
 512
 513     src = DAG.getNode(AlphaISD::CVTTQ_, dl, MVT::f64, src);
 514
 515     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, src);
 516   }
 517   case ISD::ConstantPool: {
 518     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 519     Constant *C = CP->getConstVal();
 520     SDValue CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 521     // FIXME there isn't really any debug info here
 522
 523     SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  dl, MVT::i64, CPI,
 524                                DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 525     SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, dl, MVT::i64, CPI, Hi);
 526     return Lo;
 527   }
 528   case ISD::GlobalTLSAddress:
 529     assert(0 && "TLS not implemented for Alpha.");
 530   case ISD::GlobalAddress: {
 531     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 532     GlobalValue *GV = GSDN->getGlobal();
 533     SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 534     // FIXME there isn't really any debug info here
 535
 536     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 537     if (GV->hasLocalLinkage()) {
 538       SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  dl, MVT::i64, GA,
 539                                 DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 540       SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, dl, MVT::i64, GA, Hi);
 541       return Lo;
 542     } else
 543       return DAG.getNode(AlphaISD::RelLit, dl, MVT::i64, GA,
 544                          DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 545   }
 546   case ISD::ExternalSymbol: {
 547     return DAG.getNode(AlphaISD::RelLit, dl, MVT::i64,
 548                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 549                                                    ->getSymbol(), MVT::i64),
 550                        DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 551   }
 552
 553   case ISD::UREM:
 554   case ISD::SREM:
 555     //Expand only on constant case
 556     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 557       MVT VT = Op.getNode()->getValueType(0);
 558       SDValue Tmp1 = Op.getNode()->getOpcode() == ISD::UREM ?
 559         BuildUDIV(Op.getNode(), DAG, NULL) :
 560         BuildSDIV(Op.getNode(), DAG, NULL);
 561       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Op.getOperand(1));
 562       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Op.getOperand(0), Tmp1);
 563       return Tmp1;
 564     }
 565     //fall through
 566   case ISD::SDIV:
 567   case ISD::UDIV:
 568     if (Op.getValueType().isInteger()) {
 569       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 570         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.getNode(), DAG, NULL)
 571           : BuildUDIV(Op.getNode(), DAG, NULL);
 572       const char* opstr = 0;
 573       switch (Op.getOpcode()) {
 574       case ISD::UREM: opstr = "__remqu"; break;
 575       case ISD::SREM: opstr = "__remq";  break;
 576       case ISD::UDIV: opstr = "__divqu"; break;
 577       case ISD::SDIV: opstr = "__divq";  break;
 578       }
 579       SDValue Tmp1 = Op.getOperand(0),
 580         Tmp2 = Op.getOperand(1),
 581         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 582       return DAG.getNode(AlphaISD::DivCall, dl, MVT::i64, Addr, Tmp1, Tmp2);
 583     }
 584     break;
 585
 586   case ISD::VAARG: {
 587     SDValue Chain, DataPtr;
 588     LowerVAARG(Op.getNode(), Chain, DataPtr, DAG);
 589
 590     SDValue Result;
 591     if (Op.getValueType() == MVT::i32)
 592       Result = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Chain, DataPtr,
 593                               NULL, 0, MVT::i32);
 594     else
 595       Result = DAG.getLoad(Op.getValueType(), dl, Chain, DataPtr, NULL, 0);
 596     return Result;
 597   }
 598   case ISD::VACOPY: {
 599     SDValue Chain = Op.getOperand(0);
 600     SDValue DestP = Op.getOperand(1);
 601     SDValue SrcP = Op.getOperand(2);
 602     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 603     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 604
 605     SDValue Val = DAG.getLoad(getPointerTy(), dl, Chain, SrcP, SrcS, 0);
 606     SDValue Result = DAG.getStore(Val.getValue(1), dl, Val, DestP, DestS, 0);
 607     SDValue NP = DAG.getNode(ISD::ADD, dl, MVT::i64, SrcP,
 608                                DAG.getConstant(8, MVT::i64));
 609     Val = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Result,
 610                          NP, NULL,0, MVT::i32);
 611     SDValue NPD = DAG.getNode(ISD::ADD, dl, MVT::i64, DestP,
 612                                 DAG.getConstant(8, MVT::i64));
 613     return DAG.getTruncStore(Val.getValue(1), dl, Val, NPD, NULL, 0, MVT::i32);
 614   }
 615   case ISD::VASTART: {
 616     SDValue Chain = Op.getOperand(0);
 617     SDValue VAListP = Op.getOperand(1);
 618     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 619
 620     // vastart stores the address of the VarArgsBase and VarArgsOffset
 621     SDValue FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 622     SDValue S1  = DAG.getStore(Chain, dl, FR, VAListP, VAListS, 0);
 623     SDValue SA2 = DAG.getNode(ISD::ADD, dl, MVT::i64, VAListP,
 624                                 DAG.getConstant(8, MVT::i64));
 625     return DAG.getTruncStore(S1, dl, DAG.getConstant(VarArgsOffset, MVT::i64),
 626                              SA2, NULL, 0, MVT::i32);
 627   }
 628   case ISD::RETURNADDR:
 629     return DAG.getNode(AlphaISD::GlobalRetAddr, DebugLoc::getUnknownLoc(),
 630                        MVT::i64);
 631       //FIXME: implement
 632   case ISD::FRAMEADDR:          break;
 633   }
 634
 635   return SDValue();
 636 }
 637
 638 void AlphaTargetLowering::ReplaceNodeResults(SDNode *N,
 639                                              SmallVectorImpl<SDValue>&Results,
 640                                              SelectionDAG &DAG) {
 641   DebugLoc dl = N->getDebugLoc();
 642   assert(N->getValueType(0) == MVT::i32 &&
 643          N->getOpcode() == ISD::VAARG &&
 644          "Unknown node to custom promote!");
 645
 646   SDValue Chain, DataPtr;
 647   LowerVAARG(N, Chain, DataPtr, DAG);
 648   SDValue Res = DAG.getLoad(N->getValueType(0), dl, Chain, DataPtr, NULL, 0);
 649   Results.push_back(Res);
 650   Results.push_back(SDValue(Res.getNode(), 1));
 651 }
 652
 653
 654 //Inline Asm
 655
 656 /// getConstraintType - Given a constraint letter, return the type of
 657 /// constraint it is for this target.
 658 AlphaTargetLowering::ConstraintType
 659 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 660   if (Constraint.size() == 1) {
 661     switch (Constraint[0]) {
 662     default: break;
 663     case 'f':
 664     case 'r':
 665       return C_RegisterClass;
 666     }
 667   }
 668   return TargetLowering::getConstraintType(Constraint);
 669 }
 670
 671 std::vector<unsigned> AlphaTargetLowering::
 672 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 673                                   MVT VT) const {
 674   if (Constraint.size() == 1) {
 675     switch (Constraint[0]) {
 676     default: break;  // Unknown constriant letter
 677     case 'f':
 678       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 679                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 680                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 681                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 682                                    Alpha::F12, Alpha::F13, Alpha::F14,
 683                                    Alpha::F15, Alpha::F16, Alpha::F17,
 684                                    Alpha::F18, Alpha::F19, Alpha::F20,
 685                                    Alpha::F21, Alpha::F22, Alpha::F23,
 686                                    Alpha::F24, Alpha::F25, Alpha::F26,
 687                                    Alpha::F27, Alpha::F28, Alpha::F29,
 688                                    Alpha::F30, Alpha::F31, 0);
 689     case 'r':
 690       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 691                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 692                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 693                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 694                                    Alpha::R12, Alpha::R13, Alpha::R14,
 695                                    Alpha::R15, Alpha::R16, Alpha::R17,
 696                                    Alpha::R18, Alpha::R19, Alpha::R20,
 697                                    Alpha::R21, Alpha::R22, Alpha::R23,
 698                                    Alpha::R24, Alpha::R25, Alpha::R26,
 699                                    Alpha::R27, Alpha::R28, Alpha::R29,
 700                                    Alpha::R30, Alpha::R31, 0);
 701     }
 702   }
 703
 704   return std::vector<unsigned>();
 705 }
 706 //===----------------------------------------------------------------------===//
 707 //  Other Lowering Code
 708 //===----------------------------------------------------------------------===//
 709
 710 MachineBasicBlock *
 711 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 712                                                  MachineBasicBlock *BB) const {
 713   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 714   assert((MI->getOpcode() == Alpha::CAS32 ||
 715           MI->getOpcode() == Alpha::CAS64 ||
 716           MI->getOpcode() == Alpha::LAS32 ||
 717           MI->getOpcode() == Alpha::LAS64 ||
 718           MI->getOpcode() == Alpha::SWAP32 ||
 719           MI->getOpcode() == Alpha::SWAP64) &&
 720          "Unexpected instr type to insert");
 721
 722   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 723     MI->getOpcode() == Alpha::LAS32 ||
 724     MI->getOpcode() == Alpha::SWAP32;
 725
 726   //Load locked store conditional for atomic ops take on the same form
 727   //start:
 728   //ll
 729   //do stuff (maybe branch to exit)
 730   //sc
 731   //test sc and maybe branck to start
 732   //exit:
 733   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 734   DebugLoc dl = MI->getDebugLoc();
 735   MachineFunction::iterator It = BB;
 736   ++It;
 737
 738   MachineBasicBlock *thisMBB = BB;
 739   MachineFunction *F = BB->getParent();
 740   MachineBasicBlock *llscMBB = F->CreateMachineBasicBlock(LLVM_BB);
 741   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 742
 743   sinkMBB->transferSuccessors(thisMBB);
 744
 745   F->insert(It, llscMBB);
 746   F->insert(It, sinkMBB);
 747
 748   BuildMI(thisMBB, dl, TII->get(Alpha::BR)).addMBB(llscMBB);
 749
 750   unsigned reg_res = MI->getOperand(0).getReg(),
 751     reg_ptr = MI->getOperand(1).getReg(),
 752     reg_v2 = MI->getOperand(2).getReg(),
 753     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 754
 755   BuildMI(llscMBB, dl, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 756           reg_res).addImm(0).addReg(reg_ptr);
 757   switch (MI->getOpcode()) {
 758   case Alpha::CAS32:
 759   case Alpha::CAS64: {
 760     unsigned reg_cmp
 761       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 762     BuildMI(llscMBB, dl, TII->get(Alpha::CMPEQ), reg_cmp)
 763       .addReg(reg_v2).addReg(reg_res);
 764     BuildMI(llscMBB, dl, TII->get(Alpha::BEQ))
 765       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 766     BuildMI(llscMBB, dl, TII->get(Alpha::BISr), reg_store)
 767       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 768     break;
 769   }
 770   case Alpha::LAS32:
 771   case Alpha::LAS64: {
 772     BuildMI(llscMBB, dl,TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 773       .addReg(reg_res).addReg(reg_v2);
 774     break;
 775   }
 776   case Alpha::SWAP32:
 777   case Alpha::SWAP64: {
 778     BuildMI(llscMBB, dl, TII->get(Alpha::BISr), reg_store)
 779       .addReg(reg_v2).addReg(reg_v2);
 780     break;
 781   }
 782   }
 783   BuildMI(llscMBB, dl, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 784     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 785   BuildMI(llscMBB, dl, TII->get(Alpha::BEQ))
 786     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 787   BuildMI(llscMBB, dl, TII->get(Alpha::BR)).addMBB(sinkMBB);
 788
 789   thisMBB->addSuccessor(llscMBB);
 790   llscMBB->addSuccessor(llscMBB);
 791   llscMBB->addSuccessor(sinkMBB);
 792   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 793
 794   return sinkMBB;
 795 }
 796
 797 bool
 798 AlphaTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 799   // The Alpha target isn't yet aware of offsets.
 800   return false;
 801 }