lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "Thumb1InstrInfo.h"
  20 #include "Thumb1RegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/ADT/BitVector.h"
  32 #include "llvm/ADT/SmallVector.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 ThumbRegScavenging("enable-thumb-reg-scavenging",
  40                    cl::Hidden,
  41                    cl::desc("Enable register scavenging on Thumb"));
  42
  43 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  44                                        const ARMSubtarget &sti)
  45   : ARMBaseRegisterInfo(tii, sti) {
  46 }
  47
  48 static inline
  49 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
  50   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
  51 }
  52
  53 static inline
  54 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
  55   return MIB.addReg(ARM::CPSR);
  56 }
  57
  58 /// emitLoadConstPool - Emits a load from constpool to materialize the
  59 /// specified immediate.
  60 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  61                                            MachineBasicBlock::iterator &MBBI,
  62                                            DebugLoc dl,
  63                                            unsigned DestReg, int Val,
  64                                            ARMCC::CondCodes Pred,
  65                                            unsigned PredReg) const {
  66   MachineFunction &MF = *MBB.getParent();
  67   MachineConstantPool *ConstantPool = MF.getConstantPool();
  68   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
  69   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  70
  71   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp), DestReg)
  72     .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg);
  73 }
  74
  75 const TargetRegisterClass*
  76 Thumb1RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
  77   if (isARMLowRegister(Reg))
  78     return ARM::tGPRRegisterClass;
  79   switch (Reg) {
  80    default:
  81     break;
  82    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  83    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  84     return ARM::GPRRegisterClass;
  85   }
  86
  87   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  88 }
  89
  90 bool
  91 Thumb1RegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
  92   return ThumbRegScavenging;
  93 }
  94
  95 bool Thumb1RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
  96   const MachineFrameInfo *FFI = MF.getFrameInfo();
  97   unsigned CFSize = FFI->getMaxCallFrameSize();
  98   // It's not always a good idea to include the call frame as part of the
  99   // stack frame. ARM (especially Thumb) has small immediate offset to
 100   // address the stack frame. So a large call frame can cause poor codegen
 101   // and may even makes it impossible to scavenge a register.
 102   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
 103     return false;
 104
 105   return !MF.getFrameInfo()->hasVarSizedObjects();
 106 }
 107
 108
 109 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 110 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 111 /// in a register using mov / mvn sequences or load the immediate from a
 112 /// constpool entry.
 113 static
 114 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 115                               MachineBasicBlock::iterator &MBBI,
 116                               unsigned DestReg, unsigned BaseReg,
 117                               int NumBytes, bool CanChangeCC,
 118                               const TargetInstrInfo &TII,
 119                               const Thumb1RegisterInfo& MRI,
 120                               DebugLoc dl) {
 121     bool isHigh = !isARMLowRegister(DestReg) ||
 122                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 123     bool isSub = false;
 124     // Subtract doesn't have high register version. Load the negative value
 125     // if either base or dest register is a high register. Also, if do not
 126     // issue sub as part of the sequence if condition register is to be
 127     // preserved.
 128     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 129       isSub = true;
 130       NumBytes = -NumBytes;
 131     }
 132     unsigned LdReg = DestReg;
 133     if (DestReg == ARM::SP) {
 134       assert(BaseReg == ARM::SP && "Unexpected!");
 135       LdReg = ARM::R3;
 136       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 137         .addReg(ARM::R3, RegState::Kill);
 138     }
 139
 140     if (NumBytes <= 255 && NumBytes >= 0)
 141       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 142         .addImm(NumBytes);
 143     else if (NumBytes < 0 && NumBytes >= -255) {
 144       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 145         .addImm(NumBytes);
 146       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 147         .addReg(LdReg, RegState::Kill);
 148     } else
 149       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, NumBytes);
 150
 151     // Emit add / sub.
 152     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 153     MachineInstrBuilder MIB =
 154       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 155     if (Opc != ARM::tADDhirr)
 156       MIB = AddDefaultCC(MIB);
 157     if (DestReg == ARM::SP || isSub)
 158       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 159     else
 160       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 161     AddDefaultPred(MIB);
 162
 163     if (DestReg == ARM::SP)
 164       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 165         .addReg(ARM::R12, RegState::Kill);
 166 }
 167
 168 /// calcNumMI - Returns the number of instructions required to materialize
 169 /// the specific add / sub r, c instruction.
 170 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 171                           unsigned NumBits, unsigned Scale) {
 172   unsigned NumMIs = 0;
 173   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 174
 175   if (Opc == ARM::tADDrSPi) {
 176     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 177     Bytes -= ThisVal;
 178     NumMIs++;
 179     NumBits = 8;
 180     Scale = 1;  // Followed by a number of tADDi8.
 181     Chunk = ((1 << NumBits) - 1) * Scale;
 182   }
 183
 184   NumMIs += Bytes / Chunk;
 185   if ((Bytes % Chunk) != 0)
 186     NumMIs++;
 187   if (ExtraOpc)
 188     NumMIs++;
 189   return NumMIs;
 190 }
 191
 192 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 193 /// a destreg = basereg + immediate in Thumb code.
 194 static
 195 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 196                                MachineBasicBlock::iterator &MBBI,
 197                                unsigned DestReg, unsigned BaseReg,
 198                                int NumBytes, const TargetInstrInfo &TII,
 199                                const Thumb1RegisterInfo& MRI,
 200                                DebugLoc dl) {
 201   bool isSub = NumBytes < 0;
 202   unsigned Bytes = (unsigned)NumBytes;
 203   if (isSub) Bytes = -NumBytes;
 204   bool isMul4 = (Bytes & 3) == 0;
 205   bool isTwoAddr = false;
 206   bool DstNotEqBase = false;
 207   unsigned NumBits = 1;
 208   unsigned Scale = 1;
 209   int Opc = 0;
 210   int ExtraOpc = 0;
 211   bool NeedCC = false;
 212   bool NeedPred = false;
 213
 214   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 215     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 216     NumBits = 7;
 217     Scale = 4;
 218     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 219     isTwoAddr = true;
 220   } else if (!isSub && BaseReg == ARM::SP) {
 221     // r1 = add sp, 403
 222     // =>
 223     // r1 = add sp, 100 * 4
 224     // r1 = add r1, 3
 225     if (!isMul4) {
 226       Bytes &= ~3;
 227       ExtraOpc = ARM::tADDi3;
 228     }
 229     NumBits = 8;
 230     Scale = 4;
 231     Opc = ARM::tADDrSPi;
 232   } else {
 233     // sp = sub sp, c
 234     // r1 = sub sp, c
 235     // r8 = sub sp, c
 236     if (DestReg != BaseReg)
 237       DstNotEqBase = true;
 238     NumBits = 8;
 239     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 240     NeedPred = NeedCC = true;
 241     isTwoAddr = true;
 242   }
 243
 244   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 245   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 246   if (NumMIs > Threshold) {
 247     // This will expand into too many instructions. Load the immediate from a
 248     // constpool entry.
 249     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 250                              MRI, dl);
 251     return;
 252   }
 253
 254   if (DstNotEqBase) {
 255     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 256       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 257       unsigned Chunk = (1 << 3) - 1;
 258       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 259       Bytes -= ThisVal;
 260       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 261       const MachineInstrBuilder MIB =
 262         AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg));
 263       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 264     } else {
 265       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 266         .addReg(BaseReg, RegState::Kill);
 267     }
 268     BaseReg = DestReg;
 269   }
 270
 271   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 272   while (Bytes) {
 273     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 274     Bytes -= ThisVal;
 275     ThisVal /= Scale;
 276     // Build the new tADD / tSUB.
 277     if (isTwoAddr) {
 278       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 279       if (NeedCC)
 280         MIB = AddDefaultCC(MIB);
 281       MIB .addReg(DestReg).addImm(ThisVal);
 282       if (NeedPred)
 283         MIB = AddDefaultPred(MIB);
 284     }
 285     else {
 286       bool isKill = BaseReg != ARM::SP;
 287       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 288       if (NeedCC)
 289         MIB = AddDefaultCC(MIB);
 290       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 291       if (NeedPred)
 292         MIB = AddDefaultPred(MIB);
 293       BaseReg = DestReg;
 294
 295       if (Opc == ARM::tADDrSPi) {
 296         // r4 = add sp, imm
 297         // r4 = add r4, imm
 298         // ...
 299         NumBits = 8;
 300         Scale = 1;
 301         Chunk = ((1 << NumBits) - 1) * Scale;
 302         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 303         NeedPred = NeedCC = isTwoAddr = true;
 304       }
 305     }
 306   }
 307
 308   if (ExtraOpc) {
 309     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 310     AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 311                    .addReg(DestReg, RegState::Kill)
 312                    .addImm(((unsigned)NumBytes) & 3));
 313   }
 314 }
 315
 316 static void emitSPUpdate(MachineBasicBlock &MBB,
 317                          MachineBasicBlock::iterator &MBBI,
 318                          const TargetInstrInfo &TII, DebugLoc dl,
 319                          const Thumb1RegisterInfo &MRI,
 320                          int NumBytes) {
 321   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 322                             MRI, dl);
 323 }
 324
 325 void Thumb1RegisterInfo::
 326 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 327                               MachineBasicBlock::iterator I) const {
 328   if (!hasReservedCallFrame(MF)) {
 329     // If we have alloca, convert as follows:
 330     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 331     // ADJCALLSTACKUP   -> add, sp, sp, amount
 332     MachineInstr *Old = I;
 333     DebugLoc dl = Old->getDebugLoc();
 334     unsigned Amount = Old->getOperand(0).getImm();
 335     if (Amount != 0) {
 336       // We need to keep the stack aligned properly.  To do this, we round the
 337       // amount of space needed for the outgoing arguments up to the next
 338       // alignment boundary.
 339       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 340       Amount = (Amount+Align-1)/Align*Align;
 341
 342       // Replace the pseudo instruction with a new instruction...
 343       unsigned Opc = Old->getOpcode();
 344       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 345         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 346       } else {
 347         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 348         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 349       }
 350     }
 351   }
 352   MBB.erase(I);
 353 }
 354
 355 /// emitThumbConstant - Emit a series of instructions to materialize a
 356 /// constant.
 357 static void emitThumbConstant(MachineBasicBlock &MBB,
 358                               MachineBasicBlock::iterator &MBBI,
 359                               unsigned DestReg, int Imm,
 360                               const TargetInstrInfo &TII,
 361                               const Thumb1RegisterInfo& MRI,
 362                               DebugLoc dl) {
 363   bool isSub = Imm < 0;
 364   if (isSub) Imm = -Imm;
 365
 366   int Chunk = (1 << 8) - 1;
 367   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 368   Imm -= ThisVal;
 369   AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 370                                       DestReg))
 371                  .addImm(ThisVal));
 372   if (Imm > 0)
 373     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 374   if (isSub) {
 375     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 376     AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 377                    .addReg(DestReg, RegState::Kill));
 378   }
 379 }
 380
 381 static void removeOperands(MachineInstr &MI, unsigned i) {
 382   unsigned Op = i;
 383   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 384     MI.RemoveOperand(Op);
 385 }
 386
 387 void Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 388                                              int SPAdj, RegScavenger *RS) const{
 389   unsigned i = 0;
 390   MachineInstr &MI = *II;
 391   MachineBasicBlock &MBB = *MI.getParent();
 392   MachineFunction &MF = *MBB.getParent();
 393   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 394   DebugLoc dl = MI.getDebugLoc();
 395
 396   while (!MI.getOperand(i).isFI()) {
 397     ++i;
 398     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 399   }
 400
 401   unsigned FrameReg = ARM::SP;
 402   int FrameIndex = MI.getOperand(i).getIndex();
 403   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 404                MF.getFrameInfo()->getStackSize() + SPAdj;
 405
 406   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 407     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 408   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 409     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 410   else if (hasFP(MF)) {
 411     assert(SPAdj == 0 && "Unexpected");
 412     // There is alloca()'s in this function, must reference off the frame
 413     // pointer instead.
 414     FrameReg = getFrameRegister(MF);
 415     Offset -= AFI->getFramePtrSpillOffset();
 416   }
 417
 418   unsigned Opcode = MI.getOpcode();
 419   const TargetInstrDesc &Desc = MI.getDesc();
 420   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 421
 422   if (Opcode == ARM::tADDrSPi) {
 423     Offset += MI.getOperand(i+1).getImm();
 424
 425     // Can't use tADDrSPi if it's based off the frame pointer.
 426     unsigned NumBits = 0;
 427     unsigned Scale = 1;
 428     if (FrameReg != ARM::SP) {
 429       Opcode = ARM::tADDi3;
 430       MI.setDesc(TII.get(Opcode));
 431       NumBits = 3;
 432     } else {
 433       NumBits = 8;
 434       Scale = 4;
 435       assert((Offset & 3) == 0 &&
 436              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 437     }
 438
 439     if (Offset == 0) {
 440       // Turn it into a move.
 441       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 442       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 443       MI.RemoveOperand(i+1);
 444       return;
 445     }
 446
 447     // Common case: small offset, fits into instruction.
 448     unsigned Mask = (1 << NumBits) - 1;
 449     if (((Offset / Scale) & ~Mask) == 0) {
 450       // Replace the FrameIndex with sp / fp
 451       if (Opcode == ARM::tADDi3) {
 452         removeOperands(MI, i);
 453         MachineInstrBuilder MIB(&MI);
 454         AddDefaultPred(AddDefaultCC(MIB).addReg(FrameReg).addImm(Offset/Scale));
 455       } else {
 456         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 457         MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 458       }
 459       return;
 460     }
 461
 462     unsigned DestReg = MI.getOperand(0).getReg();
 463     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 464     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 465     // MI would expand into a large number of instructions. Don't try to
 466     // simplify the immediate.
 467     if (NumMIs > 2) {
 468       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 469                                 *this, dl);
 470       MBB.erase(II);
 471       return;
 472     }
 473
 474     if (Offset > 0) {
 475       // Translate r0 = add sp, imm to
 476       // r0 = add sp, 255*4
 477       // r0 = add r0, (imm - 255*4)
 478       if (Opcode == ARM::tADDi3) {
 479         removeOperands(MI, i);
 480         MachineInstrBuilder MIB(&MI);
 481         AddDefaultPred(AddDefaultCC(MIB).addReg(FrameReg).addImm(Mask));
 482       } else {
 483         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 484         MI.getOperand(i+1).ChangeToImmediate(Mask);
 485       }
 486       Offset = (Offset - Mask * Scale);
 487       MachineBasicBlock::iterator NII = next(II);
 488       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 489                                 *this, dl);
 490     } else {
 491       // Translate r0 = add sp, -imm to
 492       // r0 = -imm (this is then translated into a series of instructons)
 493       // r0 = add r0, sp
 494       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 495       MI.setDesc(TII.get(ARM::tADDhirr));
 496       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 497       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 498     }
 499     return;
 500   } else {
 501     unsigned ImmIdx = 0;
 502     int InstrOffs = 0;
 503     unsigned NumBits = 0;
 504     unsigned Scale = 1;
 505     switch (AddrMode) {
 506     case ARMII::AddrModeT1_s: {
 507       ImmIdx = i+1;
 508       InstrOffs = MI.getOperand(ImmIdx).getImm();
 509       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 510       Scale = 4;
 511       break;
 512     }
 513     default:
 514       LLVM_UNREACHABLE("Unsupported addressing mode!");
 515       break;
 516     }
 517
 518     Offset += InstrOffs * Scale;
 519     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 520
 521     // Common case: small offset, fits into instruction.
 522     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 523     int ImmedOffset = Offset / Scale;
 524     unsigned Mask = (1 << NumBits) - 1;
 525     if ((unsigned)Offset <= Mask * Scale) {
 526       // Replace the FrameIndex with sp
 527       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 528       ImmOp.ChangeToImmediate(ImmedOffset);
 529       return;
 530     }
 531
 532     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 533     if (AddrMode == ARMII::AddrModeT1_s) {
 534       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 535       // a different base register.
 536       NumBits = 5;
 537       Mask = (1 << NumBits) - 1;
 538     }
 539     // If this is a thumb spill / restore, we will be using a constpool load to
 540     // materialize the offset.
 541     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 542       ImmOp.ChangeToImmediate(0);
 543     else {
 544       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 545       ImmedOffset = ImmedOffset & Mask;
 546       ImmOp.ChangeToImmediate(ImmedOffset);
 547       Offset &= ~(Mask*Scale);
 548     }
 549   }
 550
 551   // If we get here, the immediate doesn't fit into the instruction.  We folded
 552   // as much as possible above, handle the rest, providing a register that is
 553   // SP+LargeImm.
 554   assert(Offset && "This code isn't needed if offset already handled!");
 555
 556   // Remove predicate first.
 557   int PIdx = MI.findFirstPredOperandIdx();
 558   if (PIdx != -1)
 559     removeOperands(MI, PIdx);
 560
 561   if (Desc.mayLoad()) {
 562     // Use the destination register to materialize sp + offset.
 563     unsigned TmpReg = MI.getOperand(0).getReg();
 564     bool UseRR = false;
 565     if (Opcode == ARM::tRestore) {
 566       if (FrameReg == ARM::SP)
 567         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 568                                  Offset, false, TII, *this, dl);
 569       else {
 570         emitLoadConstPool(MBB, II, dl, TmpReg, Offset);
 571         UseRR = true;
 572       }
 573     } else {
 574       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 575                                 *this, dl);
 576     }
 577
 578     MI.setDesc(TII.get(ARM::tLDR));
 579     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 580     if (UseRR)
 581       // Use [reg, reg] addrmode.
 582       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 583     else  // tLDR has an extra register operand.
 584       MI.addOperand(MachineOperand::CreateReg(0, false));
 585   } else if (Desc.mayStore()) {
 586     // FIXME! This is horrific!!! We need register scavenging.
 587     // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 588     // also a ABI register so it's possible that is is the register that is
 589     // being storing here. If that's the case, we do the following:
 590     // r12 = r2
 591     // Use r2 to materialize sp + offset
 592     // str r3, r2
 593     // r2 = r12
 594     unsigned ValReg = MI.getOperand(0).getReg();
 595     unsigned TmpReg = ARM::R3;
 596     bool UseRR = false;
 597     if (ValReg == ARM::R3) {
 598       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 599         .addReg(ARM::R2, RegState::Kill);
 600       TmpReg = ARM::R2;
 601     }
 602     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 603       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 604         .addReg(ARM::R3, RegState::Kill);
 605     if (Opcode == ARM::tSpill) {
 606       if (FrameReg == ARM::SP)
 607         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 608                                  Offset, false, TII, *this, dl);
 609       else {
 610         emitLoadConstPool(MBB, II, dl, TmpReg, Offset);
 611         UseRR = true;
 612       }
 613     } else
 614       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 615                                 *this, dl);
 616     MI.setDesc(TII.get(ARM::tSTR));
 617     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 618     if (UseRR)  // Use [reg, reg] addrmode.
 619       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 620     else // tSTR has an extra register operand.
 621       MI.addOperand(MachineOperand::CreateReg(0, false));
 622
 623     MachineBasicBlock::iterator NII = next(II);
 624     if (ValReg == ARM::R3)
 625       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
 626         .addReg(ARM::R12, RegState::Kill);
 627     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 628       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 629         .addReg(ARM::R12, RegState::Kill);
 630   } else
 631     assert(false && "Unexpected opcode!");
 632
 633   // Add predicate back if it's needed.
 634   if (MI.getDesc().isPredicable()) {
 635     MachineInstrBuilder MIB(&MI);
 636     AddDefaultPred(MIB);
 637   }
 638 }
 639
 640 void Thumb1RegisterInfo::emitPrologue(MachineFunction &MF) const {
 641   MachineBasicBlock &MBB = MF.front();
 642   MachineBasicBlock::iterator MBBI = MBB.begin();
 643   MachineFrameInfo  *MFI = MF.getFrameInfo();
 644   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 645   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 646   unsigned NumBytes = MFI->getStackSize();
 647   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 648   DebugLoc dl = (MBBI != MBB.end() ?
 649                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 650
 651   // Check if R3 is live in. It might have to be used as a scratch register.
 652   for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
 653          E = MF.getRegInfo().livein_end(); I != E; ++I) {
 654     if (I->first == ARM::R3) {
 655       AFI->setR3IsLiveIn(true);
 656       break;
 657     }
 658   }
 659
 660   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 661   NumBytes = (NumBytes + 3) & ~3;
 662   MFI->setStackSize(NumBytes);
 663
 664   // Determine the sizes of each callee-save spill areas and record which frame
 665   // belongs to which callee-save spill areas.
 666   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 667   int FramePtrSpillFI = 0;
 668
 669   if (VARegSaveSize)
 670     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 671
 672   if (!AFI->hasStackFrame()) {
 673     if (NumBytes != 0)
 674       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 675     return;
 676   }
 677
 678   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 679     unsigned Reg = CSI[i].getReg();
 680     int FI = CSI[i].getFrameIdx();
 681     switch (Reg) {
 682     case ARM::R4:
 683     case ARM::R5:
 684     case ARM::R6:
 685     case ARM::R7:
 686     case ARM::LR:
 687       if (Reg == FramePtr)
 688         FramePtrSpillFI = FI;
 689       AFI->addGPRCalleeSavedArea1Frame(FI);
 690       GPRCS1Size += 4;
 691       break;
 692     case ARM::R8:
 693     case ARM::R9:
 694     case ARM::R10:
 695     case ARM::R11:
 696       if (Reg == FramePtr)
 697         FramePtrSpillFI = FI;
 698       if (STI.isTargetDarwin()) {
 699         AFI->addGPRCalleeSavedArea2Frame(FI);
 700         GPRCS2Size += 4;
 701       } else {
 702         AFI->addGPRCalleeSavedArea1Frame(FI);
 703         GPRCS1Size += 4;
 704       }
 705       break;
 706     default:
 707       AFI->addDPRCalleeSavedAreaFrame(FI);
 708       DPRCSSize += 8;
 709     }
 710   }
 711
 712   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 713     ++MBBI;
 714     if (MBBI != MBB.end())
 715       dl = MBBI->getDebugLoc();
 716   }
 717
 718   // Darwin ABI requires FP to point to the stack slot that contains the
 719   // previous FP.
 720   if (STI.isTargetDarwin() || hasFP(MF)) {
 721     MachineInstrBuilder MIB =
 722       BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 723       .addFrameIndex(FramePtrSpillFI).addImm(0);
 724   }
 725
 726   // Determine starting offsets of spill areas.
 727   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 728   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 729   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 730   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 731   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 732   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 733   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 734
 735   NumBytes = DPRCSOffset;
 736   if (NumBytes) {
 737     // Insert it after all the callee-save spills.
 738     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 739   }
 740
 741   if (STI.isTargetELF() && hasFP(MF)) {
 742     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 743                              AFI->getFramePtrSpillOffset());
 744   }
 745
 746   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 747   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 748   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 749 }
 750
 751 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 752   for (unsigned i = 0; CSRegs[i]; ++i)
 753     if (Reg == CSRegs[i])
 754       return true;
 755   return false;
 756 }
 757
 758 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 759   return (MI->getOpcode() == ARM::tRestore &&
 760           MI->getOperand(1).isFI() &&
 761           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 762 }
 763
 764 void Thumb1RegisterInfo::emitEpilogue(MachineFunction &MF,
 765                                       MachineBasicBlock &MBB) const {
 766   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 767   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 768           MBBI->getOpcode() == ARM::tPOP_RET) &&
 769          "Can only insert epilog into returning blocks");
 770   DebugLoc dl = MBBI->getDebugLoc();
 771   MachineFrameInfo *MFI = MF.getFrameInfo();
 772   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 773   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 774   int NumBytes = (int)MFI->getStackSize();
 775
 776   if (!AFI->hasStackFrame()) {
 777     if (NumBytes != 0)
 778       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 779   } else {
 780     // Unwind MBBI to point to first LDR / FLDD.
 781     const unsigned *CSRegs = getCalleeSavedRegs();
 782     if (MBBI != MBB.begin()) {
 783       do
 784         --MBBI;
 785       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 786       if (!isCSRestore(MBBI, CSRegs))
 787         ++MBBI;
 788     }
 789
 790     // Move SP to start of FP callee save spill area.
 791     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 792                  AFI->getGPRCalleeSavedArea2Size() +
 793                  AFI->getDPRCalleeSavedAreaSize());
 794
 795     if (hasFP(MF)) {
 796       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 797       // Reset SP based on frame pointer only if the stack frame extends beyond
 798       // frame pointer stack slot or target is ELF and the function has FP.
 799       if (NumBytes)
 800         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 801                                   TII, *this, dl);
 802       else
 803         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
 804           .addReg(FramePtr);
 805     } else {
 806       if (MBBI->getOpcode() == ARM::tBX_RET &&
 807           &MBB.front() != MBBI &&
 808           prior(MBBI)->getOpcode() == ARM::tPOP) {
 809         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 810         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 811       } else
 812         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 813     }
 814   }
 815
 816   if (VARegSaveSize) {
 817     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 818     // FIXME: Verify this is still ok when R3 is no longer being reserved.
 819     BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
 820
 821     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 822
 823     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
 824     MBB.erase(MBBI);
 825   }
 826 }