lib/Target/ARM/InstPrinter/ARMInstPrinter.cpp

   1 //===-- ARMInstPrinter.cpp - Convert ARM MCInst to assembly syntax --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an ARM MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "asm-printer"
  15 #include "ARMInstPrinter.h"
  16 #include "MCTargetDesc/ARMAddressingModes.h"
  17 #include "MCTargetDesc/ARMBaseInfo.h"
  18 #include "llvm/MC/MCAsmInfo.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCInstrInfo.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/Support/raw_ostream.h"
  24 using namespace llvm;
  25
  26 #include "ARMGenAsmWriter.inc"
  27
  28 /// translateShiftImm - Convert shift immediate from 0-31 to 1-32 for printing.
  29 ///
  30 /// getSORegOffset returns an integer from 0-31, representing '32' as 0.
  31 static unsigned translateShiftImm(unsigned imm) {
  32   // lsr #32 and asr #32 exist, but should be encoded as a 0.
  33   assert((imm & ~0x1f) == 0 && "Invalid shift encoding");
  34
  35   if (imm == 0)
  36     return 32;
  37   return imm;
  38 }
  39
  40 /// Prints the shift value with an immediate value.
  41 static void printRegImmShift(raw_ostream &O, ARM_AM::ShiftOpc ShOpc,
  42                           unsigned ShImm, bool UseMarkup) {
  43   if (ShOpc == ARM_AM::no_shift || (ShOpc == ARM_AM::lsl && !ShImm))
  44     return;
  45   O << ", ";
  46
  47   assert (!(ShOpc == ARM_AM::ror && !ShImm) && "Cannot have ror #0");
  48   O << getShiftOpcStr(ShOpc);
  49
  50   if (ShOpc != ARM_AM::rrx) {
  51     O << " ";
  52     if (UseMarkup)
  53       O << "<imm:";
  54     O << "#" << translateShiftImm(ShImm);
  55     if (UseMarkup)
  56       O << ">";
  57   }
  58 }
  59
  60 ARMInstPrinter::ARMInstPrinter(const MCAsmInfo &MAI,
  61                                const MCInstrInfo &MII,
  62                                const MCRegisterInfo &MRI,
  63                                const MCSubtargetInfo &STI) :
  64   MCInstPrinter(MAI, MII, MRI) {
  65   // Initialize the set of available features.
  66   setAvailableFeatures(STI.getFeatureBits());
  67 }
  68
  69 void ARMInstPrinter::printRegName(raw_ostream &OS, unsigned RegNo) const {
  70   OS << markup("<reg:")
  71      << getRegisterName(RegNo)
  72      << markup(">");
  73 }
  74
  75 void ARMInstPrinter::printInst(const MCInst *MI, raw_ostream &O,
  76                                StringRef Annot) {
  77   unsigned Opcode = MI->getOpcode();
  78
  79   // Check for HINT instructions w/ canonical names.
  80   if (Opcode == ARM::HINT || Opcode == ARM::t2HINT) {
  81     switch (MI->getOperand(0).getImm()) {
  82     case 0: O << "\tnop"; break;
  83     case 1: O << "\tyield"; break;
  84     case 2: O << "\twfe"; break;
  85     case 3: O << "\twfi"; break;
  86     case 4: O << "\tsev"; break;
  87     default:
  88       // Anything else should just print normally.
  89       printInstruction(MI, O);
  90       printAnnotation(O, Annot);
  91       return;
  92     }
  93     printPredicateOperand(MI, 1, O);
  94     if (Opcode == ARM::t2HINT)
  95       O << ".w";
  96     printAnnotation(O, Annot);
  97     return;
  98   }
  99
 100   // Check for MOVs and print canonical forms, instead.
 101   if (Opcode == ARM::MOVsr) {
 102     // FIXME: Thumb variants?
 103     const MCOperand &Dst = MI->getOperand(0);
 104     const MCOperand &MO1 = MI->getOperand(1);
 105     const MCOperand &MO2 = MI->getOperand(2);
 106     const MCOperand &MO3 = MI->getOperand(3);
 107
 108     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()));
 109     printSBitModifierOperand(MI, 6, O);
 110     printPredicateOperand(MI, 4, O);
 111
 112     O << '\t';
 113     printRegName(O, Dst.getReg());
 114     O << ", ";
 115     printRegName(O, MO1.getReg());
 116
 117     O << ", ";
 118     printRegName(O, MO2.getReg());
 119     assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 120     printAnnotation(O, Annot);
 121     return;
 122   }
 123
 124   if (Opcode == ARM::MOVsi) {
 125     // FIXME: Thumb variants?
 126     const MCOperand &Dst = MI->getOperand(0);
 127     const MCOperand &MO1 = MI->getOperand(1);
 128     const MCOperand &MO2 = MI->getOperand(2);
 129
 130     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO2.getImm()));
 131     printSBitModifierOperand(MI, 5, O);
 132     printPredicateOperand(MI, 3, O);
 133
 134     O << '\t';
 135     printRegName(O, Dst.getReg());
 136     O << ", ";
 137     printRegName(O, MO1.getReg());
 138
 139     if (ARM_AM::getSORegShOp(MO2.getImm()) == ARM_AM::rrx) {
 140       printAnnotation(O, Annot);
 141       return;
 142     }
 143
 144     O << ", "
 145       << markup("<imm:")
 146       << "#" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()))
 147       << markup(">");
 148     printAnnotation(O, Annot);
 149     return;
 150   }
 151
 152
 153   // A8.6.123 PUSH
 154   if ((Opcode == ARM::STMDB_UPD || Opcode == ARM::t2STMDB_UPD) &&
 155       MI->getOperand(0).getReg() == ARM::SP &&
 156       MI->getNumOperands() > 5) {
 157     // Should only print PUSH if there are at least two registers in the list.
 158     O << '\t' << "push";
 159     printPredicateOperand(MI, 2, O);
 160     if (Opcode == ARM::t2STMDB_UPD)
 161       O << ".w";
 162     O << '\t';
 163     printRegisterList(MI, 4, O);
 164     printAnnotation(O, Annot);
 165     return;
 166   }
 167   if (Opcode == ARM::STR_PRE_IMM && MI->getOperand(2).getReg() == ARM::SP &&
 168       MI->getOperand(3).getImm() == -4) {
 169     O << '\t' << "push";
 170     printPredicateOperand(MI, 4, O);
 171     O << "\t{";
 172     printRegName(O, MI->getOperand(1).getReg());
 173     O << "}";
 174     printAnnotation(O, Annot);
 175     return;
 176   }
 177
 178   // A8.6.122 POP
 179   if ((Opcode == ARM::LDMIA_UPD || Opcode == ARM::t2LDMIA_UPD) &&
 180       MI->getOperand(0).getReg() == ARM::SP &&
 181       MI->getNumOperands() > 5) {
 182     // Should only print POP if there are at least two registers in the list.
 183     O << '\t' << "pop";
 184     printPredicateOperand(MI, 2, O);
 185     if (Opcode == ARM::t2LDMIA_UPD)
 186       O << ".w";
 187     O << '\t';
 188     printRegisterList(MI, 4, O);
 189     printAnnotation(O, Annot);
 190     return;
 191   }
 192   if (Opcode == ARM::LDR_POST_IMM && MI->getOperand(2).getReg() == ARM::SP &&
 193       MI->getOperand(4).getImm() == 4) {
 194     O << '\t' << "pop";
 195     printPredicateOperand(MI, 5, O);
 196     O << "\t{";
 197     printRegName(O, MI->getOperand(0).getReg());
 198     O << "}";
 199     printAnnotation(O, Annot);
 200     return;
 201   }
 202
 203
 204   // A8.6.355 VPUSH
 205   if ((Opcode == ARM::VSTMSDB_UPD || Opcode == ARM::VSTMDDB_UPD) &&
 206       MI->getOperand(0).getReg() == ARM::SP) {
 207     O << '\t' << "vpush";
 208     printPredicateOperand(MI, 2, O);
 209     O << '\t';
 210     printRegisterList(MI, 4, O);
 211     printAnnotation(O, Annot);
 212     return;
 213   }
 214
 215   // A8.6.354 VPOP
 216   if ((Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMDIA_UPD) &&
 217       MI->getOperand(0).getReg() == ARM::SP) {
 218     O << '\t' << "vpop";
 219     printPredicateOperand(MI, 2, O);
 220     O << '\t';
 221     printRegisterList(MI, 4, O);
 222     printAnnotation(O, Annot);
 223     return;
 224   }
 225
 226   if (Opcode == ARM::tLDMIA) {
 227     bool Writeback = true;
 228     unsigned BaseReg = MI->getOperand(0).getReg();
 229     for (unsigned i = 3; i < MI->getNumOperands(); ++i) {
 230       if (MI->getOperand(i).getReg() == BaseReg)
 231         Writeback = false;
 232     }
 233
 234     O << "\tldm";
 235
 236     printPredicateOperand(MI, 1, O);
 237     O << '\t';
 238     printRegName(O, BaseReg);
 239     if (Writeback) O << "!";
 240     O << ", ";
 241     printRegisterList(MI, 3, O);
 242     printAnnotation(O, Annot);
 243     return;
 244   }
 245
 246   // Thumb1 NOP
 247   if (Opcode == ARM::tMOVr && MI->getOperand(0).getReg() == ARM::R8 &&
 248       MI->getOperand(1).getReg() == ARM::R8) {
 249     O << "\tnop";
 250     printPredicateOperand(MI, 2, O);
 251     printAnnotation(O, Annot);
 252     return;
 253   }
 254
 255   // Combine 2 GPRs from disassember into a GPRPair to match with instr def.
 256   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
 257   // a single GPRPair reg operand is used in the .td file to replace the two
 258   // GPRs. However, when decoding them, the two GRPs cannot be automatically
 259   // expressed as a GPRPair, so we have to manually merge them.
 260   // FIXME: We would really like to be able to tablegen'erate this.
 261   if (Opcode == ARM::LDREXD || Opcode == ARM::STREXD) {
 262     const MCRegisterClass& MRC = MRI.getRegClass(ARM::GPRRegClassID);
 263     bool isStore = Opcode == ARM::STREXD;
 264     unsigned Reg = MI->getOperand(isStore ? 1 : 0).getReg();
 265     if (MRC.contains(Reg)) {
 266       MCInst NewMI;
 267       MCOperand NewReg;
 268       NewMI.setOpcode(Opcode);
 269
 270       if (isStore)
 271         NewMI.addOperand(MI->getOperand(0));
 272       NewReg = MCOperand::CreateReg(MRI.getMatchingSuperReg(Reg, ARM::gsub_0,
 273         &MRI.getRegClass(ARM::GPRPairRegClassID)));
 274       NewMI.addOperand(NewReg);
 275
 276       // Copy the rest operands into NewMI.
 277       for(unsigned i= isStore ? 3 : 2; i < MI->getNumOperands(); ++i)
 278         NewMI.addOperand(MI->getOperand(i));
 279       printInstruction(&NewMI, O);
 280       return;
 281     }
 282   }
 283
 284   printInstruction(MI, O);
 285   printAnnotation(O, Annot);
 286 }
 287
 288 void ARMInstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 289                                   raw_ostream &O) {
 290   const MCOperand &Op = MI->getOperand(OpNo);
 291   if (Op.isReg()) {
 292     unsigned Reg = Op.getReg();
 293     printRegName(O, Reg);
 294   } else if (Op.isImm()) {
 295     O << markup("<imm:")
 296       << '#' << Op.getImm()
 297       << markup(">");
 298   } else {
 299     assert(Op.isExpr() && "unknown operand kind in printOperand");
 300     // If a symbolic branch target was added as a constant expression then print
 301     // that address in hex. And only print 32 unsigned bits for the address.
 302     const MCConstantExpr *BranchTarget = dyn_cast<MCConstantExpr>(Op.getExpr());
 303     int64_t Address;
 304     if (BranchTarget && BranchTarget->EvaluateAsAbsolute(Address)) {
 305       O << "0x";
 306       O.write_hex((uint32_t)Address);
 307     }
 308     else {
 309       // Otherwise, just print the expression.
 310       O << *Op.getExpr();
 311     }
 312   }
 313 }
 314
 315 void ARMInstPrinter::printThumbLdrLabelOperand(const MCInst *MI, unsigned OpNum,
 316                                                raw_ostream &O) {
 317   const MCOperand &MO1 = MI->getOperand(OpNum);
 318   if (MO1.isExpr())
 319     O << *MO1.getExpr();
 320   else if (MO1.isImm()) {
 321     O << markup("<mem:") << "[pc, "
 322       << markup("<imm:") << "#" << MO1.getImm()
 323       << markup(">]>", "]");
 324   }
 325   else
 326     llvm_unreachable("Unknown LDR label operand?");
 327 }
 328
 329 // so_reg is a 4-operand unit corresponding to register forms of the A5.1
 330 // "Addressing Mode 1 - Data-processing operands" forms.  This includes:
 331 //    REG 0   0           - e.g. R5
 332 //    REG REG 0,SH_OPC    - e.g. R5, ROR R3
 333 //    REG 0   IMM,SH_OPC  - e.g. R5, LSL #3
 334 void ARMInstPrinter::printSORegRegOperand(const MCInst *MI, unsigned OpNum,
 335                                        raw_ostream &O) {
 336   const MCOperand &MO1 = MI->getOperand(OpNum);
 337   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 338   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 339
 340   printRegName(O, MO1.getReg());
 341
 342   // Print the shift opc.
 343   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO3.getImm());
 344   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 345   if (ShOpc == ARM_AM::rrx)
 346     return;
 347
 348   O << ' ';
 349   printRegName(O, MO2.getReg());
 350   assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 351 }
 352
 353 void ARMInstPrinter::printSORegImmOperand(const MCInst *MI, unsigned OpNum,
 354                                        raw_ostream &O) {
 355   const MCOperand &MO1 = MI->getOperand(OpNum);
 356   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 357
 358   printRegName(O, MO1.getReg());
 359
 360   // Print the shift opc.
 361   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
 362                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
 363 }
 364
 365
 366 //===--------------------------------------------------------------------===//
 367 // Addressing Mode #2
 368 //===--------------------------------------------------------------------===//
 369
 370 void ARMInstPrinter::printAM2PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 371                                                 raw_ostream &O) {
 372   const MCOperand &MO1 = MI->getOperand(Op);
 373   const MCOperand &MO2 = MI->getOperand(Op+1);
 374   const MCOperand &MO3 = MI->getOperand(Op+2);
 375
 376   O << markup("<mem:") << "[";
 377   printRegName(O, MO1.getReg());
 378
 379   if (!MO2.getReg()) {
 380     if (ARM_AM::getAM2Offset(MO3.getImm())) { // Don't print +0.
 381       O << ", "
 382         << markup("<imm:")
 383         << "#"
 384         << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 385         << ARM_AM::getAM2Offset(MO3.getImm())
 386         << markup(">");
 387     }
 388     O << "]" << markup(">");
 389     return;
 390   }
 391
 392   O << ", ";
 393   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()));
 394   printRegName(O, MO2.getReg());
 395
 396   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO3.getImm()),
 397                    ARM_AM::getAM2Offset(MO3.getImm()), UseMarkup);
 398   O << "]" << markup(">");
 399 }
 400
 401 void ARMInstPrinter::printAddrModeTBB(const MCInst *MI, unsigned Op,
 402                                            raw_ostream &O) {
 403   const MCOperand &MO1 = MI->getOperand(Op);
 404   const MCOperand &MO2 = MI->getOperand(Op+1);
 405   O << markup("<mem:") << "[";
 406   printRegName(O, MO1.getReg());
 407   O << ", ";
 408   printRegName(O, MO2.getReg());
 409   O << "]" << markup(">");
 410 }
 411
 412 void ARMInstPrinter::printAddrModeTBH(const MCInst *MI, unsigned Op,
 413                                            raw_ostream &O) {
 414   const MCOperand &MO1 = MI->getOperand(Op);
 415   const MCOperand &MO2 = MI->getOperand(Op+1);
 416   O << markup("<mem:") << "[";
 417   printRegName(O, MO1.getReg());
 418   O << ", ";
 419   printRegName(O, MO2.getReg());
 420   O << ", lsl " << markup("<imm:") << "#1" << markup(">") << "]" << markup(">");
 421 }
 422
 423 void ARMInstPrinter::printAddrMode2Operand(const MCInst *MI, unsigned Op,
 424                                            raw_ostream &O) {
 425   const MCOperand &MO1 = MI->getOperand(Op);
 426
 427   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 428     printOperand(MI, Op, O);
 429     return;
 430   }
 431
 432 #ifndef NDEBUG
 433   const MCOperand &MO3 = MI->getOperand(Op+2);
 434   unsigned IdxMode = ARM_AM::getAM2IdxMode(MO3.getImm());
 435   assert(IdxMode != ARMII::IndexModePost &&
 436          "Should be pre or offset index op");
 437 #endif
 438
 439   printAM2PreOrOffsetIndexOp(MI, Op, O);
 440 }
 441
 442 void ARMInstPrinter::printAddrMode2OffsetOperand(const MCInst *MI,
 443                                                  unsigned OpNum,
 444                                                  raw_ostream &O) {
 445   const MCOperand &MO1 = MI->getOperand(OpNum);
 446   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 447
 448   if (!MO1.getReg()) {
 449     unsigned ImmOffs = ARM_AM::getAM2Offset(MO2.getImm());
 450     O << markup("<imm:")
 451       << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 452       << ImmOffs
 453       << markup(">");
 454     return;
 455   }
 456
 457   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()));
 458   printRegName(O, MO1.getReg());
 459
 460   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO2.getImm()),
 461                    ARM_AM::getAM2Offset(MO2.getImm()), UseMarkup);
 462 }
 463
 464 //===--------------------------------------------------------------------===//
 465 // Addressing Mode #3
 466 //===--------------------------------------------------------------------===//
 467
 468 void ARMInstPrinter::printAM3PostIndexOp(const MCInst *MI, unsigned Op,
 469                                          raw_ostream &O) {
 470   const MCOperand &MO1 = MI->getOperand(Op);
 471   const MCOperand &MO2 = MI->getOperand(Op+1);
 472   const MCOperand &MO3 = MI->getOperand(Op+2);
 473
 474   O << markup("<mem:") << "[";
 475   printRegName(O, MO1.getReg());
 476   O << "], " << markup(">");
 477
 478   if (MO2.getReg()) {
 479     O << (char)ARM_AM::getAM3Op(MO3.getImm());
 480     printRegName(O, MO2.getReg());
 481     return;
 482   }
 483
 484   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 485   O << markup("<imm:")
 486     << '#'
 487     << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()))
 488     << ImmOffs
 489     << markup(">");
 490 }
 491
 492 void ARMInstPrinter::printAM3PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 493                                                 raw_ostream &O) {
 494   const MCOperand &MO1 = MI->getOperand(Op);
 495   const MCOperand &MO2 = MI->getOperand(Op+1);
 496   const MCOperand &MO3 = MI->getOperand(Op+2);
 497
 498   O << markup("<mem:") << '[';
 499   printRegName(O, MO1.getReg());
 500
 501   if (MO2.getReg()) {
 502     O << ", " << getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()));
 503     printRegName(O, MO2.getReg());
 504     O << ']' << markup(">");
 505     return;
 506   }
 507
 508   //If the op is sub we have to print the immediate even if it is 0
 509   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 510   ARM_AM::AddrOpc op = ARM_AM::getAM3Op(MO3.getImm());
 511
 512   if (ImmOffs || (op == ARM_AM::sub)) {
 513     O << ", "
 514       << markup("<imm:")
 515       << "#"
 516       << ARM_AM::getAddrOpcStr(op)
 517       << ImmOffs
 518       << markup(">");
 519   }
 520   O << ']' << markup(">");
 521 }
 522
 523 void ARMInstPrinter::printAddrMode3Operand(const MCInst *MI, unsigned Op,
 524                                            raw_ostream &O) {
 525   const MCOperand &MO1 = MI->getOperand(Op);
 526   if (!MO1.isReg()) {   //  For label symbolic references.
 527     printOperand(MI, Op, O);
 528     return;
 529   }
 530
 531   const MCOperand &MO3 = MI->getOperand(Op+2);
 532   unsigned IdxMode = ARM_AM::getAM3IdxMode(MO3.getImm());
 533
 534   if (IdxMode == ARMII::IndexModePost) {
 535     printAM3PostIndexOp(MI, Op, O);
 536     return;
 537   }
 538   printAM3PreOrOffsetIndexOp(MI, Op, O);
 539 }
 540
 541 void ARMInstPrinter::printAddrMode3OffsetOperand(const MCInst *MI,
 542                                                  unsigned OpNum,
 543                                                  raw_ostream &O) {
 544   const MCOperand &MO1 = MI->getOperand(OpNum);
 545   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 546
 547   if (MO1.getReg()) {
 548     O << getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()));
 549     printRegName(O, MO1.getReg());
 550     return;
 551   }
 552
 553   unsigned ImmOffs = ARM_AM::getAM3Offset(MO2.getImm());
 554   O << markup("<imm:")
 555     << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm())) << ImmOffs
 556     << markup(">");
 557 }
 558
 559 void ARMInstPrinter::printPostIdxImm8Operand(const MCInst *MI,
 560                                              unsigned OpNum,
 561                                              raw_ostream &O) {
 562   const MCOperand &MO = MI->getOperand(OpNum);
 563   unsigned Imm = MO.getImm();
 564   O << markup("<imm:")
 565     << '#' << ((Imm & 256) ? "" : "-") << (Imm & 0xff)
 566     << markup(">");
 567 }
 568
 569 void ARMInstPrinter::printPostIdxRegOperand(const MCInst *MI, unsigned OpNum,
 570                                             raw_ostream &O) {
 571   const MCOperand &MO1 = MI->getOperand(OpNum);
 572   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 573
 574   O << (MO2.getImm() ? "" : "-");
 575   printRegName(O, MO1.getReg());
 576 }
 577
 578 void ARMInstPrinter::printPostIdxImm8s4Operand(const MCInst *MI,
 579                                              unsigned OpNum,
 580                                              raw_ostream &O) {
 581   const MCOperand &MO = MI->getOperand(OpNum);
 582   unsigned Imm = MO.getImm();
 583   O << markup("<imm:")
 584     << '#' << ((Imm & 256) ? "" : "-") << ((Imm & 0xff) << 2)
 585     << markup(">");
 586 }
 587
 588
 589 void ARMInstPrinter::printLdStmModeOperand(const MCInst *MI, unsigned OpNum,
 590                                            raw_ostream &O) {
 591   ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(OpNum)
 592                                                  .getImm());
 593   O << ARM_AM::getAMSubModeStr(Mode);
 594 }
 595
 596 void ARMInstPrinter::printAddrMode5Operand(const MCInst *MI, unsigned OpNum,
 597                                            raw_ostream &O) {
 598   const MCOperand &MO1 = MI->getOperand(OpNum);
 599   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 600
 601   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 602     printOperand(MI, OpNum, O);
 603     return;
 604   }
 605
 606   O << markup("<mem:") << "[";
 607   printRegName(O, MO1.getReg());
 608
 609   unsigned ImmOffs = ARM_AM::getAM5Offset(MO2.getImm());
 610   unsigned Op = ARM_AM::getAM5Op(MO2.getImm());
 611   if (ImmOffs || Op == ARM_AM::sub) {
 612     O << ", "
 613       << markup("<imm:")
 614       << "#"
 615       << ARM_AM::getAddrOpcStr(ARM_AM::getAM5Op(MO2.getImm()))
 616       << ImmOffs * 4
 617       << markup(">");
 618   }
 619   O << "]" << markup(">");
 620 }
 621
 622 void ARMInstPrinter::printAddrMode6Operand(const MCInst *MI, unsigned OpNum,
 623                                            raw_ostream &O) {
 624   const MCOperand &MO1 = MI->getOperand(OpNum);
 625   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 626
 627   O << markup("<mem:") << "[";
 628   printRegName(O, MO1.getReg());
 629   if (MO2.getImm()) {
 630     // FIXME: Both darwin as and GNU as violate ARM docs here.
 631     O << ", :" << (MO2.getImm() << 3);
 632   }
 633   O << "]" << markup(">");
 634 }
 635
 636 void ARMInstPrinter::printAddrMode7Operand(const MCInst *MI, unsigned OpNum,
 637                                            raw_ostream &O) {
 638   const MCOperand &MO1 = MI->getOperand(OpNum);
 639   O << markup("<mem:") << "[";
 640   printRegName(O, MO1.getReg());
 641   O << "]" << markup(">");
 642 }
 643
 644 void ARMInstPrinter::printAddrMode6OffsetOperand(const MCInst *MI,
 645                                                  unsigned OpNum,
 646                                                  raw_ostream &O) {
 647   const MCOperand &MO = MI->getOperand(OpNum);
 648   if (MO.getReg() == 0)
 649     O << "!";
 650   else {
 651     O << ", ";
 652     printRegName(O, MO.getReg());
 653   }
 654 }
 655
 656 void ARMInstPrinter::printBitfieldInvMaskImmOperand(const MCInst *MI,
 657                                                     unsigned OpNum,
 658                                                     raw_ostream &O) {
 659   const MCOperand &MO = MI->getOperand(OpNum);
 660   uint32_t v = ~MO.getImm();
 661   int32_t lsb = CountTrailingZeros_32(v);
 662   int32_t width = (32 - CountLeadingZeros_32 (v)) - lsb;
 663   assert(MO.isImm() && "Not a valid bf_inv_mask_imm value!");
 664   O << markup("<imm:") << '#' << lsb << markup(">")
 665     << ", "
 666     << markup("<imm:") << '#' << width << markup(">");
 667 }
 668
 669 void ARMInstPrinter::printMemBOption(const MCInst *MI, unsigned OpNum,
 670                                      raw_ostream &O) {
 671   unsigned val = MI->getOperand(OpNum).getImm();
 672   O << ARM_MB::MemBOptToString(val);
 673 }
 674
 675 void ARMInstPrinter::printShiftImmOperand(const MCInst *MI, unsigned OpNum,
 676                                           raw_ostream &O) {
 677   unsigned ShiftOp = MI->getOperand(OpNum).getImm();
 678   bool isASR = (ShiftOp & (1 << 5)) != 0;
 679   unsigned Amt = ShiftOp & 0x1f;
 680   if (isASR) {
 681     O << ", asr "
 682       << markup("<imm:")
 683       << "#" << (Amt == 0 ? 32 : Amt)
 684       << markup(">");
 685   }
 686   else if (Amt) {
 687     O << ", lsl "
 688       << markup("<imm:")
 689       << "#" << Amt
 690       << markup(">");
 691   }
 692 }
 693
 694 void ARMInstPrinter::printPKHLSLShiftImm(const MCInst *MI, unsigned OpNum,
 695                                          raw_ostream &O) {
 696   unsigned Imm = MI->getOperand(OpNum).getImm();
 697   if (Imm == 0)
 698     return;
 699   assert(Imm > 0 && Imm < 32 && "Invalid PKH shift immediate value!");
 700   O << ", lsl " << markup("<imm:") << "#" << Imm << markup(">");
 701 }
 702
 703 void ARMInstPrinter::printPKHASRShiftImm(const MCInst *MI, unsigned OpNum,
 704                                          raw_ostream &O) {
 705   unsigned Imm = MI->getOperand(OpNum).getImm();
 706   // A shift amount of 32 is encoded as 0.
 707   if (Imm == 0)
 708     Imm = 32;
 709   assert(Imm > 0 && Imm <= 32 && "Invalid PKH shift immediate value!");
 710   O << ", asr " << markup("<imm:") << "#" << Imm << markup(">");
 711 }
 712
 713 void ARMInstPrinter::printRegisterList(const MCInst *MI, unsigned OpNum,
 714                                        raw_ostream &O) {
 715   O << "{";
 716   for (unsigned i = OpNum, e = MI->getNumOperands(); i != e; ++i) {
 717     if (i != OpNum) O << ", ";
 718     printRegName(O, MI->getOperand(i).getReg());
 719   }
 720   O << "}";
 721 }
 722
 723 void ARMInstPrinter::printGPRPairOperand(const MCInst *MI, unsigned OpNum,
 724                                          raw_ostream &O) {
 725   unsigned Reg = MI->getOperand(OpNum).getReg();
 726   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_0));
 727   O << ", ";
 728   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_1));
 729 }
 730
 731
 732 void ARMInstPrinter::printSetendOperand(const MCInst *MI, unsigned OpNum,
 733                                         raw_ostream &O) {
 734   const MCOperand &Op = MI->getOperand(OpNum);
 735   if (Op.getImm())
 736     O << "be";
 737   else
 738     O << "le";
 739 }
 740
 741 void ARMInstPrinter::printCPSIMod(const MCInst *MI, unsigned OpNum,
 742                                   raw_ostream &O) {
 743   const MCOperand &Op = MI->getOperand(OpNum);
 744   O << ARM_PROC::IModToString(Op.getImm());
 745 }
 746
 747 void ARMInstPrinter::printCPSIFlag(const MCInst *MI, unsigned OpNum,
 748                                    raw_ostream &O) {
 749   const MCOperand &Op = MI->getOperand(OpNum);
 750   unsigned IFlags = Op.getImm();
 751   for (int i=2; i >= 0; --i)
 752     if (IFlags & (1 << i))
 753       O << ARM_PROC::IFlagsToString(1 << i);
 754
 755   if (IFlags == 0)
 756     O << "none";
 757 }
 758
 759 void ARMInstPrinter::printMSRMaskOperand(const MCInst *MI, unsigned OpNum,
 760                                          raw_ostream &O) {
 761   const MCOperand &Op = MI->getOperand(OpNum);
 762   unsigned SpecRegRBit = Op.getImm() >> 4;
 763   unsigned Mask = Op.getImm() & 0xf;
 764
 765   if (getAvailableFeatures() & ARM::FeatureMClass) {
 766     unsigned SYSm = Op.getImm();
 767     unsigned Opcode = MI->getOpcode();
 768     // For reads of the special registers ignore the "mask encoding" bits
 769     // which are only for writes.
 770     if (Opcode == ARM::t2MRS_M)
 771       SYSm &= 0xff;
 772     switch (SYSm) {
 773     default: llvm_unreachable("Unexpected mask value!");
 774     case     0:
 775     case 0x800: O << "apsr"; return; // with _nzcvq bits is an alias for aspr
 776     case 0x400: O << "apsr_g"; return;
 777     case 0xc00: O << "apsr_nzcvqg"; return;
 778     case     1:
 779     case 0x801: O << "iapsr"; return; // with _nzcvq bits is an alias for iapsr
 780     case 0x401: O << "iapsr_g"; return;
 781     case 0xc01: O << "iapsr_nzcvqg"; return;
 782     case     2:
 783     case 0x802: O << "eapsr"; return; // with _nzcvq bits is an alias for eapsr
 784     case 0x402: O << "eapsr_g"; return;
 785     case 0xc02: O << "eapsr_nzcvqg"; return;
 786     case     3:
 787     case 0x803: O << "xpsr"; return; // with _nzcvq bits is an alias for xpsr
 788     case 0x403: O << "xpsr_g"; return;
 789     case 0xc03: O << "xpsr_nzcvqg"; return;
 790     case     5:
 791     case 0x805: O << "ipsr"; return;
 792     case     6:
 793     case 0x806: O << "epsr"; return;
 794     case     7:
 795     case 0x807: O << "iepsr"; return;
 796     case     8:
 797     case 0x808: O << "msp"; return;
 798     case     9:
 799     case 0x809: O << "psp"; return;
 800     case  0x10:
 801     case 0x810: O << "primask"; return;
 802     case  0x11:
 803     case 0x811: O << "basepri"; return;
 804     case  0x12:
 805     case 0x812: O << "basepri_max"; return;
 806     case  0x13:
 807     case 0x813: O << "faultmask"; return;
 808     case  0x14:
 809     case 0x814: O << "control"; return;
 810     }
 811   }
 812
 813   // As special cases, CPSR_f, CPSR_s and CPSR_fs prefer printing as
 814   // APSR_nzcvq, APSR_g and APSRnzcvqg, respectively.
 815   if (!SpecRegRBit && (Mask == 8 || Mask == 4 || Mask == 12)) {
 816     O << "APSR_";
 817     switch (Mask) {
 818     default: llvm_unreachable("Unexpected mask value!");
 819     case 4:  O << "g"; return;
 820     case 8:  O << "nzcvq"; return;
 821     case 12: O << "nzcvqg"; return;
 822     }
 823   }
 824
 825   if (SpecRegRBit)
 826     O << "SPSR";
 827   else
 828     O << "CPSR";
 829
 830   if (Mask) {
 831     O << '_';
 832     if (Mask & 8) O << 'f';
 833     if (Mask & 4) O << 's';
 834     if (Mask & 2) O << 'x';
 835     if (Mask & 1) O << 'c';
 836   }
 837 }
 838
 839 void ARMInstPrinter::printPredicateOperand(const MCInst *MI, unsigned OpNum,
 840                                            raw_ostream &O) {
 841   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 842   // Handle the undefined 15 CC value here for printing so we don't abort().
 843   if ((unsigned)CC == 15)
 844     O << "<und>";
 845   else if (CC != ARMCC::AL)
 846     O << ARMCondCodeToString(CC);
 847 }
 848
 849 void ARMInstPrinter::printMandatoryPredicateOperand(const MCInst *MI,
 850                                                     unsigned OpNum,
 851                                                     raw_ostream &O) {
 852   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 853   O << ARMCondCodeToString(CC);
 854 }
 855
 856 void ARMInstPrinter::printSBitModifierOperand(const MCInst *MI, unsigned OpNum,
 857                                               raw_ostream &O) {
 858   if (MI->getOperand(OpNum).getReg()) {
 859     assert(MI->getOperand(OpNum).getReg() == ARM::CPSR &&
 860            "Expect ARM CPSR register!");
 861     O << 's';
 862   }
 863 }
 864
 865 void ARMInstPrinter::printNoHashImmediate(const MCInst *MI, unsigned OpNum,
 866                                           raw_ostream &O) {
 867   O << MI->getOperand(OpNum).getImm();
 868 }
 869
 870 void ARMInstPrinter::printPImmediate(const MCInst *MI, unsigned OpNum,
 871                                      raw_ostream &O) {
 872   O << "p" << MI->getOperand(OpNum).getImm();
 873 }
 874
 875 void ARMInstPrinter::printCImmediate(const MCInst *MI, unsigned OpNum,
 876                                      raw_ostream &O) {
 877   O << "c" << MI->getOperand(OpNum).getImm();
 878 }
 879
 880 void ARMInstPrinter::printCoprocOptionImm(const MCInst *MI, unsigned OpNum,
 881                                           raw_ostream &O) {
 882   O << "{" << MI->getOperand(OpNum).getImm() << "}";
 883 }
 884
 885 void ARMInstPrinter::printPCLabel(const MCInst *MI, unsigned OpNum,
 886                                   raw_ostream &O) {
 887   llvm_unreachable("Unhandled PC-relative pseudo-instruction!");
 888 }
 889
 890 void ARMInstPrinter::printAdrLabelOperand(const MCInst *MI, unsigned OpNum,
 891                                   raw_ostream &O) {
 892   const MCOperand &MO = MI->getOperand(OpNum);
 893
 894   if (MO.isExpr()) {
 895     O << *MO.getExpr();
 896     return;
 897   }
 898
 899   int32_t OffImm = (int32_t)MO.getImm();
 900
 901   O << markup("<imm:");
 902   if (OffImm == INT32_MIN)
 903     O << "#-0";
 904   else if (OffImm < 0)
 905     O << "#-" << -OffImm;
 906   else
 907     O << "#" << OffImm;
 908   O << markup(">");
 909 }
 910
 911 void ARMInstPrinter::printThumbS4ImmOperand(const MCInst *MI, unsigned OpNum,
 912                                             raw_ostream &O) {
 913   O << markup("<imm:")
 914     << "#" << MI->getOperand(OpNum).getImm() * 4
 915     << markup(">");
 916 }
 917
 918 void ARMInstPrinter::printThumbSRImm(const MCInst *MI, unsigned OpNum,
 919                                      raw_ostream &O) {
 920   unsigned Imm = MI->getOperand(OpNum).getImm();
 921   O << markup("<imm:")
 922     << "#" << (Imm == 0 ? 32 : Imm)
 923     << markup(">");
 924 }
 925
 926 void ARMInstPrinter::printThumbITMask(const MCInst *MI, unsigned OpNum,
 927                                       raw_ostream &O) {
 928   // (3 - the number of trailing zeros) is the number of then / else.
 929   unsigned Mask = MI->getOperand(OpNum).getImm();
 930   unsigned Firstcond = MI->getOperand(OpNum-1).getImm();
 931   unsigned CondBit0 = Firstcond & 1;
 932   unsigned NumTZ = CountTrailingZeros_32(Mask);
 933   assert(NumTZ <= 3 && "Invalid IT mask!");
 934   for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 935     bool T = ((Mask >> Pos) & 1) == CondBit0;
 936     if (T)
 937       O << 't';
 938     else
 939       O << 'e';
 940   }
 941 }
 942
 943 void ARMInstPrinter::printThumbAddrModeRROperand(const MCInst *MI, unsigned Op,
 944                                                  raw_ostream &O) {
 945   const MCOperand &MO1 = MI->getOperand(Op);
 946   const MCOperand &MO2 = MI->getOperand(Op + 1);
 947
 948   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 949     printOperand(MI, Op, O);
 950     return;
 951   }
 952
 953   O << markup("<mem:") << "[";
 954   printRegName(O, MO1.getReg());
 955   if (unsigned RegNum = MO2.getReg()) {
 956     O << ", ";
 957     printRegName(O, RegNum);
 958   }
 959   O << "]" << markup(">");
 960 }
 961
 962 void ARMInstPrinter::printThumbAddrModeImm5SOperand(const MCInst *MI,
 963                                                     unsigned Op,
 964                                                     raw_ostream &O,
 965                                                     unsigned Scale) {
 966   const MCOperand &MO1 = MI->getOperand(Op);
 967   const MCOperand &MO2 = MI->getOperand(Op + 1);
 968
 969   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 970     printOperand(MI, Op, O);
 971     return;
 972   }
 973
 974   O << markup("<mem:") << "[";
 975   printRegName(O, MO1.getReg());
 976   if (unsigned ImmOffs = MO2.getImm()) {
 977     O << ", "
 978       << markup("<imm:")
 979       << "#" << ImmOffs * Scale
 980       << markup(">");
 981   }
 982   O << "]" << markup(">");
 983 }
 984
 985 void ARMInstPrinter::printThumbAddrModeImm5S1Operand(const MCInst *MI,
 986                                                      unsigned Op,
 987                                                      raw_ostream &O) {
 988   printThumbAddrModeImm5SOperand(MI, Op, O, 1);
 989 }
 990
 991 void ARMInstPrinter::printThumbAddrModeImm5S2Operand(const MCInst *MI,
 992                                                      unsigned Op,
 993                                                      raw_ostream &O) {
 994   printThumbAddrModeImm5SOperand(MI, Op, O, 2);
 995 }
 996
 997 void ARMInstPrinter::printThumbAddrModeImm5S4Operand(const MCInst *MI,
 998                                                      unsigned Op,
 999                                                      raw_ostream &O) {
1000   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1001 }
1002
1003 void ARMInstPrinter::printThumbAddrModeSPOperand(const MCInst *MI, unsigned Op,
1004                                                  raw_ostream &O) {
1005   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1006 }
1007
1008 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1009 // register with shift forms.
1010 // REG 0   0           - e.g. R5
1011 // REG IMM, SH_OPC     - e.g. R5, LSL #3
1012 void ARMInstPrinter::printT2SOOperand(const MCInst *MI, unsigned OpNum,
1013                                       raw_ostream &O) {
1014   const MCOperand &MO1 = MI->getOperand(OpNum);
1015   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1016
1017   unsigned Reg = MO1.getReg();
1018   printRegName(O, Reg);
1019
1020   // Print the shift opc.
1021   assert(MO2.isImm() && "Not a valid t2_so_reg value!");
1022   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
1023                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
1024 }
1025
1026 void ARMInstPrinter::printAddrModeImm12Operand(const MCInst *MI, unsigned OpNum,
1027                                                raw_ostream &O) {
1028   const MCOperand &MO1 = MI->getOperand(OpNum);
1029   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1030
1031   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1032     printOperand(MI, OpNum, O);
1033     return;
1034   }
1035
1036   O << markup("<mem:") << "[";
1037   printRegName(O, MO1.getReg());
1038
1039   int32_t OffImm = (int32_t)MO2.getImm();
1040   bool isSub = OffImm < 0;
1041   // Special value for #-0. All others are normal.
1042   if (OffImm == INT32_MIN)
1043     OffImm = 0;
1044   if (isSub) {
1045     O << ", "
1046       << markup("<imm:")
1047       << "#-" << -OffImm
1048       << markup(">");
1049   }
1050   else if (OffImm > 0) {
1051     O << ", "
1052       << markup("<imm:")
1053       << "#" << OffImm
1054       << markup(">");
1055   }
1056   O << "]" << markup(">");
1057 }
1058
1059 void ARMInstPrinter::printT2AddrModeImm8Operand(const MCInst *MI,
1060                                                 unsigned OpNum,
1061                                                 raw_ostream &O) {
1062   const MCOperand &MO1 = MI->getOperand(OpNum);
1063   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1064
1065   O << markup("<mem:") << "[";
1066   printRegName(O, MO1.getReg());
1067
1068   int32_t OffImm = (int32_t)MO2.getImm();
1069   // Don't print +0.
1070   if (OffImm != 0)
1071     O << ", ";
1072   if (OffImm != 0 && UseMarkup)
1073     O << "<imm:";
1074   if (OffImm == INT32_MIN)
1075     O << "#-0";
1076   else if (OffImm < 0)
1077     O << "#-" << -OffImm;
1078   else if (OffImm > 0)
1079     O << "#" << OffImm;
1080   if (OffImm != 0 && UseMarkup)
1081     O << ">";
1082   O << "]" << markup(">");
1083 }
1084
1085 void ARMInstPrinter::printT2AddrModeImm8s4Operand(const MCInst *MI,
1086                                                   unsigned OpNum,
1087                                                   raw_ostream &O) {
1088   const MCOperand &MO1 = MI->getOperand(OpNum);
1089   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1090
1091   if (!MO1.isReg()) {   //  For label symbolic references.
1092     printOperand(MI, OpNum, O);
1093     return;
1094   }
1095
1096   O << markup("<mem:") << "[";
1097   printRegName(O, MO1.getReg());
1098
1099   int32_t OffImm = (int32_t)MO2.getImm();
1100
1101   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1102
1103   // Don't print +0.
1104   if (OffImm != 0)
1105     O << ", ";
1106   if (OffImm != 0 && UseMarkup)
1107     O << "<imm:";
1108   if (OffImm == INT32_MIN)
1109     O << "#-0";
1110   else if (OffImm < 0)
1111     O << "#-" << -OffImm;
1112   else if (OffImm > 0)
1113     O << "#" << OffImm;
1114   if (OffImm != 0 && UseMarkup)
1115     O << ">";
1116   O << "]" << markup(">");
1117 }
1118
1119 void ARMInstPrinter::printT2AddrModeImm0_1020s4Operand(const MCInst *MI,
1120                                                        unsigned OpNum,
1121                                                        raw_ostream &O) {
1122   const MCOperand &MO1 = MI->getOperand(OpNum);
1123   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1124
1125   O << markup("<mem:") << "[";
1126   printRegName(O, MO1.getReg());
1127   if (MO2.getImm()) {
1128     O << ", "
1129       << markup("<imm:")
1130       << "#" << MO2.getImm() * 4
1131       << markup(">");
1132   }
1133   O << "]" << markup(">");
1134 }
1135
1136 void ARMInstPrinter::printT2AddrModeImm8OffsetOperand(const MCInst *MI,
1137                                                       unsigned OpNum,
1138                                                       raw_ostream &O) {
1139   const MCOperand &MO1 = MI->getOperand(OpNum);
1140   int32_t OffImm = (int32_t)MO1.getImm();
1141   O << ", " << markup("<imm:");
1142   if (OffImm < 0)
1143     O << "#-" << -OffImm;
1144   else
1145     O << "#" << OffImm;
1146   O << markup(">");
1147 }
1148
1149 void ARMInstPrinter::printT2AddrModeImm8s4OffsetOperand(const MCInst *MI,
1150                                                         unsigned OpNum,
1151                                                         raw_ostream &O) {
1152   const MCOperand &MO1 = MI->getOperand(OpNum);
1153   int32_t OffImm = (int32_t)MO1.getImm();
1154
1155   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1156
1157   // Don't print +0.
1158   if (OffImm != 0)
1159     O << ", ";
1160   if (OffImm != 0 && UseMarkup)
1161     O << "<imm:";
1162   if (OffImm == INT32_MIN)
1163     O << "#-0";
1164   else if (OffImm < 0)
1165     O << "#-" << -OffImm;
1166   else if (OffImm > 0)
1167     O << "#" << OffImm;
1168   if (OffImm != 0 && UseMarkup)
1169     O << ">";
1170 }
1171
1172 void ARMInstPrinter::printT2AddrModeSoRegOperand(const MCInst *MI,
1173                                                  unsigned OpNum,
1174                                                  raw_ostream &O) {
1175   const MCOperand &MO1 = MI->getOperand(OpNum);
1176   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1177   const MCOperand &MO3 = MI->getOperand(OpNum+2);
1178
1179   O << markup("<mem:") << "[";
1180   printRegName(O, MO1.getReg());
1181
1182   assert(MO2.getReg() && "Invalid so_reg load / store address!");
1183   O << ", ";
1184   printRegName(O, MO2.getReg());
1185
1186   unsigned ShAmt = MO3.getImm();
1187   if (ShAmt) {
1188     assert(ShAmt <= 3 && "Not a valid Thumb2 addressing mode!");
1189     O << ", lsl "
1190       << markup("<imm:")
1191       << "#" << ShAmt
1192       << markup(">");
1193   }
1194   O << "]" << markup(">");
1195 }
1196
1197 void ARMInstPrinter::printFPImmOperand(const MCInst *MI, unsigned OpNum,
1198                                        raw_ostream &O) {
1199   const MCOperand &MO = MI->getOperand(OpNum);
1200   O << markup("<imm:")
1201     << '#' << ARM_AM::getFPImmFloat(MO.getImm())
1202     << markup(">");
1203 }
1204
1205 void ARMInstPrinter::printNEONModImmOperand(const MCInst *MI, unsigned OpNum,
1206                                             raw_ostream &O) {
1207   unsigned EncodedImm = MI->getOperand(OpNum).getImm();
1208   unsigned EltBits;
1209   uint64_t Val = ARM_AM::decodeNEONModImm(EncodedImm, EltBits);
1210   O << markup("<imm:")
1211     << "#0x";
1212   O.write_hex(Val);
1213   O << markup(">");
1214 }
1215
1216 void ARMInstPrinter::printImmPlusOneOperand(const MCInst *MI, unsigned OpNum,
1217                                             raw_ostream &O) {
1218   unsigned Imm = MI->getOperand(OpNum).getImm();
1219   O << markup("<imm:")
1220     << "#" << Imm + 1
1221     << markup(">");
1222 }
1223
1224 void ARMInstPrinter::printRotImmOperand(const MCInst *MI, unsigned OpNum,
1225                                         raw_ostream &O) {
1226   unsigned Imm = MI->getOperand(OpNum).getImm();
1227   if (Imm == 0)
1228     return;
1229   O << ", ror "
1230     << markup("<imm:")
1231     << "#";
1232   switch (Imm) {
1233   default: assert (0 && "illegal ror immediate!");
1234   case 1: O << "8"; break;
1235   case 2: O << "16"; break;
1236   case 3: O << "24"; break;
1237   }
1238   O << markup(">");
1239 }
1240
1241 void ARMInstPrinter::printFBits16(const MCInst *MI, unsigned OpNum,
1242                                   raw_ostream &O) {
1243   O << markup("<imm:")
1244     << "#" << 16 - MI->getOperand(OpNum).getImm()
1245     << markup(">");
1246 }
1247
1248 void ARMInstPrinter::printFBits32(const MCInst *MI, unsigned OpNum,
1249                                   raw_ostream &O) {
1250   O << markup("<imm:")
1251     << "#" << 32 - MI->getOperand(OpNum).getImm()
1252     << markup(">");
1253 }
1254
1255 void ARMInstPrinter::printVectorIndex(const MCInst *MI, unsigned OpNum,
1256                                       raw_ostream &O) {
1257   O << "[" << MI->getOperand(OpNum).getImm() << "]";
1258 }
1259
1260 void ARMInstPrinter::printVectorListOne(const MCInst *MI, unsigned OpNum,
1261                                         raw_ostream &O) {
1262   O << "{";
1263   printRegName(O, MI->getOperand(OpNum).getReg());
1264   O << "}";
1265 }
1266
1267 void ARMInstPrinter::printVectorListTwo(const MCInst *MI, unsigned OpNum,
1268                                           raw_ostream &O) {
1269   unsigned Reg = MI->getOperand(OpNum).getReg();
1270   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1271   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1272   O << "{";
1273   printRegName(O, Reg0);
1274   O << ", ";
1275   printRegName(O, Reg1);
1276   O << "}";
1277 }
1278
1279 void ARMInstPrinter::printVectorListTwoSpaced(const MCInst *MI,
1280                                               unsigned OpNum,
1281                                               raw_ostream &O) {
1282   unsigned Reg = MI->getOperand(OpNum).getReg();
1283   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1284   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1285   O << "{";
1286   printRegName(O, Reg0);
1287   O << ", ";
1288   printRegName(O, Reg1);
1289   O << "}";
1290 }
1291
1292 void ARMInstPrinter::printVectorListThree(const MCInst *MI, unsigned OpNum,
1293                                           raw_ostream &O) {
1294   // Normally, it's not safe to use register enum values directly with
1295   // addition to get the next register, but for VFP registers, the
1296   // sort order is guaranteed because they're all of the form D<n>.
1297   O << "{";
1298   printRegName(O, MI->getOperand(OpNum).getReg());
1299   O << ", ";
1300   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1301   O << ", ";
1302   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1303   O << "}";
1304 }
1305
1306 void ARMInstPrinter::printVectorListFour(const MCInst *MI, unsigned OpNum,
1307                                          raw_ostream &O) {
1308   // Normally, it's not safe to use register enum values directly with
1309   // addition to get the next register, but for VFP registers, the
1310   // sort order is guaranteed because they're all of the form D<n>.
1311   O << "{";
1312   printRegName(O, MI->getOperand(OpNum).getReg());
1313   O << ", ";
1314   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1315   O << ", ";
1316   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1317   O << ", ";
1318   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1319   O << "}";
1320 }
1321
1322 void ARMInstPrinter::printVectorListOneAllLanes(const MCInst *MI,
1323                                                 unsigned OpNum,
1324                                                 raw_ostream &O) {
1325   O << "{";
1326   printRegName(O, MI->getOperand(OpNum).getReg());
1327   O << "[]}";
1328 }
1329
1330 void ARMInstPrinter::printVectorListTwoAllLanes(const MCInst *MI,
1331                                                 unsigned OpNum,
1332                                                 raw_ostream &O) {
1333   unsigned Reg = MI->getOperand(OpNum).getReg();
1334   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1335   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1336   O << "{";
1337   printRegName(O, Reg0);
1338   O << "[], ";
1339   printRegName(O, Reg1);
1340   O << "[]}";
1341 }
1342
1343 void ARMInstPrinter::printVectorListThreeAllLanes(const MCInst *MI,
1344                                                   unsigned OpNum,
1345                                                   raw_ostream &O) {
1346   // Normally, it's not safe to use register enum values directly with
1347   // addition to get the next register, but for VFP registers, the
1348   // sort order is guaranteed because they're all of the form D<n>.
1349   O << "{";
1350   printRegName(O, MI->getOperand(OpNum).getReg());
1351   O << "[], ";
1352   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1353   O << "[], ";
1354   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1355   O << "[]}";
1356 }
1357
1358 void ARMInstPrinter::printVectorListFourAllLanes(const MCInst *MI,
1359                                                   unsigned OpNum,
1360                                                   raw_ostream &O) {
1361   // Normally, it's not safe to use register enum values directly with
1362   // addition to get the next register, but for VFP registers, the
1363   // sort order is guaranteed because they're all of the form D<n>.
1364   O << "{";
1365   printRegName(O, MI->getOperand(OpNum).getReg());
1366   O << "[], ";
1367   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1368   O << "[], ";
1369   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1370   O << "[], ";
1371   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1372   O << "[]}";
1373 }
1374
1375 void ARMInstPrinter::printVectorListTwoSpacedAllLanes(const MCInst *MI,
1376                                                       unsigned OpNum,
1377                                                       raw_ostream &O) {
1378   unsigned Reg = MI->getOperand(OpNum).getReg();
1379   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1380   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1381   O << "{";
1382   printRegName(O, Reg0);
1383   O << "[], ";
1384   printRegName(O, Reg1);
1385   O << "[]}";
1386 }
1387
1388 void ARMInstPrinter::printVectorListThreeSpacedAllLanes(const MCInst *MI,
1389                                                         unsigned OpNum,
1390                                                         raw_ostream &O) {
1391   // Normally, it's not safe to use register enum values directly with
1392   // addition to get the next register, but for VFP registers, the
1393   // sort order is guaranteed because they're all of the form D<n>.
1394   O << "{";
1395   printRegName(O, MI->getOperand(OpNum).getReg());
1396   O  << "[], ";
1397   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1398   O << "[], ";
1399   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1400   O << "[]}";
1401 }
1402
1403 void ARMInstPrinter::printVectorListFourSpacedAllLanes(const MCInst *MI,
1404                                                        unsigned OpNum,
1405                                                        raw_ostream &O) {
1406   // Normally, it's not safe to use register enum values directly with
1407   // addition to get the next register, but for VFP registers, the
1408   // sort order is guaranteed because they're all of the form D<n>.
1409   O << "{";
1410   printRegName(O, MI->getOperand(OpNum).getReg());
1411   O << "[], ";
1412   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1413   O << "[], ";
1414   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1415   O << "[], ";
1416   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1417   O << "[]}";
1418 }
1419
1420 void ARMInstPrinter::printVectorListThreeSpaced(const MCInst *MI,
1421                                                 unsigned OpNum,
1422                                                 raw_ostream &O) {
1423   // Normally, it's not safe to use register enum values directly with
1424   // addition to get the next register, but for VFP registers, the
1425   // sort order is guaranteed because they're all of the form D<n>.
1426   O << "{";
1427   printRegName(O, MI->getOperand(OpNum).getReg());
1428   O << ", ";
1429   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1430   O << ", ";
1431   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1432   O << "}";
1433 }
1434
1435 void ARMInstPrinter::printVectorListFourSpaced(const MCInst *MI,
1436                                                 unsigned OpNum,
1437                                                 raw_ostream &O) {
1438   // Normally, it's not safe to use register enum values directly with
1439   // addition to get the next register, but for VFP registers, the
1440   // sort order is guaranteed because they're all of the form D<n>.
1441   O << "{";
1442   printRegName(O, MI->getOperand(OpNum).getReg());
1443   O << ", ";
1444   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1445   O << ", ";
1446   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1447   O << ", ";
1448   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1449   O << "}";
1450 }