lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // FIXME: Auto-gened?
  83 static unsigned
  84 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  85   // For this purpose, we can treat rGPR as if it were GPR.
  86   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  87
  88   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  89   unsigned RegNum =
  90     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  91
  92   switch (RegNum) {
  93   default:
  94     break;
  95   case 0:
  96     switch (RegClassID) {
  97     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
  98     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
  99     case ARM::DPR_VFP2RegClassID:
 100       return ARM::D0;
 101     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 102     case ARM::QPR_VFP2RegClassID:
 103       return ARM::Q0;
 104     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 105     }
 106     break;
 107   case 1:
 108     switch (RegClassID) {
 109     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 110     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 111     case ARM::DPR_VFP2RegClassID:
 112       return ARM::D1;
 113     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 114     case ARM::QPR_VFP2RegClassID:
 115       return ARM::Q1;
 116     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 117     }
 118     break;
 119   case 2:
 120     switch (RegClassID) {
 121     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 122     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 123     case ARM::DPR_VFP2RegClassID:
 124       return ARM::D2;
 125     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 126     case ARM::QPR_VFP2RegClassID:
 127       return ARM::Q2;
 128     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 129     }
 130     break;
 131   case 3:
 132     switch (RegClassID) {
 133     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 134     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 135     case ARM::DPR_VFP2RegClassID:
 136       return ARM::D3;
 137     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 138     case ARM::QPR_VFP2RegClassID:
 139       return ARM::Q3;
 140     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 141     }
 142     break;
 143   case 4:
 144     switch (RegClassID) {
 145     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 146     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 147     case ARM::DPR_VFP2RegClassID:
 148       return ARM::D4;
 149     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 150     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 151     }
 152     break;
 153   case 5:
 154     switch (RegClassID) {
 155     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 156     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 157     case ARM::DPR_VFP2RegClassID:
 158       return ARM::D5;
 159     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 160     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 161     }
 162     break;
 163   case 6:
 164     switch (RegClassID) {
 165     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 166     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 167     case ARM::DPR_VFP2RegClassID:
 168       return ARM::D6;
 169     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 170     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 171     }
 172     break;
 173   case 7:
 174     switch (RegClassID) {
 175     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 176     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 177     case ARM::DPR_VFP2RegClassID:
 178       return ARM::D7;
 179     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 180     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 181     }
 182     break;
 183   case 8:
 184     switch (RegClassID) {
 185     case ARM::GPRRegClassID: return ARM::R8;
 186     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 187     case ARM::QPRRegClassID: return ARM::Q8;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 189     }
 190     break;
 191   case 9:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R9;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 195     case ARM::QPRRegClassID: return ARM::Q9;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 197     }
 198     break;
 199   case 10:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R10;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 203     case ARM::QPRRegClassID: return ARM::Q10;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 205     }
 206     break;
 207   case 11:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R11;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 211     case ARM::QPRRegClassID: return ARM::Q11;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 213     }
 214     break;
 215   case 12:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R12;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 219     case ARM::QPRRegClassID: return ARM::Q12;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 221     }
 222     break;
 223   case 13:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::SP;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 227     case ARM::QPRRegClassID: return ARM::Q13;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 229     }
 230     break;
 231   case 14:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::LR;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 235     case ARM::QPRRegClassID: return ARM::Q14;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 237     }
 238     break;
 239   case 15:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::PC;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 243     case ARM::QPRRegClassID: return ARM::Q15;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 245     }
 246     break;
 247   case 16:
 248     switch (RegClassID) {
 249     case ARM::DPRRegClassID: return ARM::D16;
 250     case ARM::SPRRegClassID: return ARM::S16;
 251     }
 252     break;
 253   case 17:
 254     switch (RegClassID) {
 255     case ARM::DPRRegClassID: return ARM::D17;
 256     case ARM::SPRRegClassID: return ARM::S17;
 257     }
 258     break;
 259   case 18:
 260     switch (RegClassID) {
 261     case ARM::DPRRegClassID: return ARM::D18;
 262     case ARM::SPRRegClassID: return ARM::S18;
 263     }
 264     break;
 265   case 19:
 266     switch (RegClassID) {
 267     case ARM::DPRRegClassID: return ARM::D19;
 268     case ARM::SPRRegClassID: return ARM::S19;
 269     }
 270     break;
 271   case 20:
 272     switch (RegClassID) {
 273     case ARM::DPRRegClassID: return ARM::D20;
 274     case ARM::SPRRegClassID: return ARM::S20;
 275     }
 276     break;
 277   case 21:
 278     switch (RegClassID) {
 279     case ARM::DPRRegClassID: return ARM::D21;
 280     case ARM::SPRRegClassID: return ARM::S21;
 281     }
 282     break;
 283   case 22:
 284     switch (RegClassID) {
 285     case ARM::DPRRegClassID: return ARM::D22;
 286     case ARM::SPRRegClassID: return ARM::S22;
 287     }
 288     break;
 289   case 23:
 290     switch (RegClassID) {
 291     case ARM::DPRRegClassID: return ARM::D23;
 292     case ARM::SPRRegClassID: return ARM::S23;
 293     }
 294     break;
 295   case 24:
 296     switch (RegClassID) {
 297     case ARM::DPRRegClassID: return ARM::D24;
 298     case ARM::SPRRegClassID: return ARM::S24;
 299     }
 300     break;
 301   case 25:
 302     switch (RegClassID) {
 303     case ARM::DPRRegClassID: return ARM::D25;
 304     case ARM::SPRRegClassID: return ARM::S25;
 305     }
 306     break;
 307   case 26:
 308     switch (RegClassID) {
 309     case ARM::DPRRegClassID: return ARM::D26;
 310     case ARM::SPRRegClassID: return ARM::S26;
 311     }
 312     break;
 313   case 27:
 314     switch (RegClassID) {
 315     case ARM::DPRRegClassID: return ARM::D27;
 316     case ARM::SPRRegClassID: return ARM::S27;
 317     }
 318     break;
 319   case 28:
 320     switch (RegClassID) {
 321     case ARM::DPRRegClassID: return ARM::D28;
 322     case ARM::SPRRegClassID: return ARM::S28;
 323     }
 324     break;
 325   case 29:
 326     switch (RegClassID) {
 327     case ARM::DPRRegClassID: return ARM::D29;
 328     case ARM::SPRRegClassID: return ARM::S29;
 329     }
 330     break;
 331   case 30:
 332     switch (RegClassID) {
 333     case ARM::DPRRegClassID: return ARM::D30;
 334     case ARM::SPRRegClassID: return ARM::S30;
 335     }
 336     break;
 337   case 31:
 338     switch (RegClassID) {
 339     case ARM::DPRRegClassID: return ARM::D31;
 340     case ARM::SPRRegClassID: return ARM::S31;
 341     }
 342     break;
 343   }
 344   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 345   // Encoding error.  Mark the builder with error code != 0.
 346   B->SetErr(-1);
 347   return 0;
 348 }
 349
 350 ///////////////////////////////
 351 //                           //
 352 //     Utility Functions     //
 353 //                           //
 354 ///////////////////////////////
 355
 356 // Extract/Decode Rd: Inst{15-12}.
 357 static inline unsigned decodeRd(uint32_t insn) {
 358   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 359 }
 360
 361 // Extract/Decode Rn: Inst{19-16}.
 362 static inline unsigned decodeRn(uint32_t insn) {
 363   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rm: Inst{3-0}.
 367 static inline unsigned decodeRm(uint32_t insn) {
 368   return (insn & ARMII::GPRRegMask);
 369 }
 370
 371 // Extract/Decode Rs: Inst{11-8}.
 372 static inline unsigned decodeRs(uint32_t insn) {
 373   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 374 }
 375
 376 static inline unsigned getCondField(uint32_t insn) {
 377   return (insn >> ARMII::CondShift);
 378 }
 379
 380 static inline unsigned getIBit(uint32_t insn) {
 381   return (insn >> ARMII::I_BitShift) & 1;
 382 }
 383
 384 static inline unsigned getAM3IBit(uint32_t insn) {
 385   return (insn >> ARMII::AM3_I_BitShift) & 1;
 386 }
 387
 388 static inline unsigned getPBit(uint32_t insn) {
 389   return (insn >> ARMII::P_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getUBit(uint32_t insn) {
 393   return (insn >> ARMII::U_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPUBits(uint32_t insn) {
 397   return (insn >> ARMII::U_BitShift) & 3;
 398 }
 399
 400 static inline unsigned getSBit(uint32_t insn) {
 401   return (insn >> ARMII::S_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getWBit(uint32_t insn) {
 405   return (insn >> ARMII::W_BitShift) & 1;
 406 }
 407
 408 static inline unsigned getDBit(uint32_t insn) {
 409   return (insn >> ARMII::D_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getNBit(uint32_t insn) {
 413   return (insn >> ARMII::N_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getMBit(uint32_t insn) {
 417   return (insn >> ARMII::M_BitShift) & 1;
 418 }
 419
 420 // See A8.4 Shifts applied to a register.
 421 //     A8.4.2 Register controlled shifts.
 422 //
 423 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 424 // into llvm enums for shift opcode.  The API clients should pass in the value
 425 // encoded with two bits, so the assert stays to signal a wrong API usage.
 426 //
 427 // A8-12: DecodeRegShift()
 428 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 429   switch (bits) {
 430   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 431   case 0:  return ARM_AM::lsl;
 432   case 1:  return ARM_AM::lsr;
 433   case 2:  return ARM_AM::asr;
 434   case 3:  return ARM_AM::ror;
 435   }
 436 }
 437
 438 // See A8.4 Shifts applied to a register.
 439 //     A8.4.1 Constant shifts.
 440 //
 441 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 442 // encodings into the intended ShiftOpc and shift amount.
 443 //
 444 // A8-11: DecodeImmShift()
 445 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 446   if (ShImm != 0)
 447     return;
 448   switch (ShOp) {
 449   case ARM_AM::no_shift:
 450   case ARM_AM::rrx:
 451     break;
 452   case ARM_AM::lsl:
 453     ShOp = ARM_AM::no_shift;
 454     break;
 455   case ARM_AM::lsr:
 456   case ARM_AM::asr:
 457     ShImm = 32;
 458     break;
 459   case ARM_AM::ror:
 460     ShOp = ARM_AM::rrx;
 461     break;
 462   }
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BLr9: SignExtend(Imm24:'00', 32)
 683 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: addrmode4:$addr mode_imm
 695 // RFEW/RFE: addrmode4:$addr Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR and MSRsys take one GPR reg Rm, followed by the mask.
 724   if (Opcode == ARM::MSR || Opcode == ARM::MSRsys) {
 725     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 726            "Reg operand expected");
 727     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 728                                                        decodeRm(insn))));
 729     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 730     NumOpsAdded = 2;
 731     return true;
 732   }
 733   // MSRi and MSRsysi take one so_imm operand, followed by the mask.
 734   if (Opcode == ARM::MSRi || Opcode == ARM::MSRsysi) {
 735     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 736     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 737     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 738     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 739     unsigned Imm = insn & 0xFF;
 740     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 741     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 742     NumOpsAdded = 2;
 743     return true;
 744   }
 745   // SRSW and SRS requires addrmode4:$addr for ${addr:submode}, followed by the
 746   // mode immediate (Inst{4-0}).
 747   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 748       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 749     // ARMInstPrinter::printAddrMode4Operand() prints special mode string
 750     // if the base register is SP; so don't set ARM::SP.
 751     MI.addOperand(MCOperand::CreateReg(0));
 752     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 753     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 754
 755     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 756       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 757     else
 758       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 759                                                          decodeRn(insn))));
 760     NumOpsAdded = 3;
 761     return true;
 762   }
 763
 764   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 765           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 766          "Unexpected Opcode");
 767
 768   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 769
 770   int Imm32 = 0;
 771   if (Opcode == ARM::SMC) {
 772     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 773     Imm32 = slice(insn, 3, 0);
 774   } else if (Opcode == ARM::SVC) {
 775     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 776     Imm32 = slice(insn, 23, 0);
 777   } else {
 778     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 779     unsigned Imm26 = slice(insn, 23, 0) << 2;
 780     //Imm32 = signextend<signed int, 26>(Imm26);
 781     Imm32 = SignExtend32<26>(Imm26);
 782
 783     // When executing an ARM instruction, PC reads as the address of the current
 784     // instruction plus 8.  The assembler subtracts 8 from the difference
 785     // between the branch instruction and the target address, disassembler has
 786     // to add 8 to compensate.
 787     Imm32 += 8;
 788   }
 789
 790   MI.addOperand(MCOperand::CreateImm(Imm32));
 791   NumOpsAdded = 1;
 792
 793   return true;
 794 }
 795
 796 // Misc. Branch Instructions.
 797 // BR_JTadd, BR_JTr, BR_JTm
 798 // BLXr9, BXr9
 799 // BRIND, BX_RET
 800 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 801     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 802
 803   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 804   if (!OpInfo) return false;
 805
 806   unsigned &OpIdx = NumOpsAdded;
 807
 808   OpIdx = 0;
 809
 810   // BX_RET has only two predicate operands, do an early return.
 811   if (Opcode == ARM::BX_RET)
 812     return true;
 813
 814   // BLXr9 and BRIND take one GPR reg.
 815   if (Opcode == ARM::BLXr9 || Opcode == ARM::BRIND) {
 816     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 817            "Reg operand expected");
 818     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 819                                                        decodeRm(insn))));
 820     OpIdx = 1;
 821     return true;
 822   }
 823
 824   // BR_JTadd is an ADD with Rd = PC, (Rn, Rm) as the target and index regs.
 825   if (Opcode == ARM::BR_JTadd) {
 826     // InOperandList with GPR:$target and GPR:$idx regs.
 827
 828     assert(NumOps == 4 && "Expect 4 operands");
 829     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 830                                                        decodeRn(insn))));
 831     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 832                                                        decodeRm(insn))));
 833
 834     // Fill in the two remaining imm operands to signify build completion.
 835     MI.addOperand(MCOperand::CreateImm(0));
 836     MI.addOperand(MCOperand::CreateImm(0));
 837
 838     OpIdx = 4;
 839     return true;
 840   }
 841
 842   // BR_JTr is a MOV with Rd = PC, and Rm as the source register.
 843   if (Opcode == ARM::BR_JTr) {
 844     // InOperandList with GPR::$target reg.
 845
 846     assert(NumOps == 3 && "Expect 3 operands");
 847     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 848                                                        decodeRm(insn))));
 849
 850     // Fill in the two remaining imm operands to signify build completion.
 851     MI.addOperand(MCOperand::CreateImm(0));
 852     MI.addOperand(MCOperand::CreateImm(0));
 853
 854     OpIdx = 3;
 855     return true;
 856   }
 857
 858   // BR_JTm is an LDR with Rt = PC.
 859   if (Opcode == ARM::BR_JTm) {
 860     // This is the reg/reg form, with base reg followed by +/- reg shop imm.
 861     // See also ARMAddressingModes.h (Addressing Mode #2).
 862
 863     assert(NumOps == 5 && getIBit(insn) == 1 && "Expect 5 operands && I-bit=1");
 864     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 865                                                        decodeRn(insn))));
 866
 867     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 868
 869     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
 870     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 871                                                        decodeRm(insn))));
 872     // Inst{6-5} encodes the shift opcode.
 873     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 874     // Inst{11-7} encodes the imm5 shift amount.
 875     unsigned ShImm = slice(insn, 11, 7);
 876
 877     // A8.4.1.  Possible rrx or shift amount of 32...
 878     getImmShiftSE(ShOp, ShImm);
 879     MI.addOperand(MCOperand::CreateImm(
 880                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
 881
 882     // Fill in the two remaining imm operands to signify build completion.
 883     MI.addOperand(MCOperand::CreateImm(0));
 884     MI.addOperand(MCOperand::CreateImm(0));
 885
 886     OpIdx = 5;
 887     return true;
 888   }
 889
 890   return false;
 891 }
 892
 893 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 894   uint32_t lsb = slice(insn, 11, 7);
 895   uint32_t msb = slice(insn, 20, 16);
 896   uint32_t Val = 0;
 897   if (msb < lsb) {
 898     DEBUG(errs() << "Encoding error: msb < lsb\n");
 899     return false;
 900   }
 901
 902   for (uint32_t i = lsb; i <= msb; ++i)
 903     Val |= (1 << i);
 904   mask = ~Val;
 905   return true;
 906 }
 907
 908 // A major complication is the fact that some of the saturating add/subtract
 909 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 910 // They are QADD, QDADD, QDSUB, and QSUB.
 911 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 912     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 913
 914   const TargetInstrDesc &TID = ARMInsts[Opcode];
 915   unsigned short NumDefs = TID.getNumDefs();
 916   bool isUnary = isUnaryDP(TID.TSFlags);
 917   const TargetOperandInfo *OpInfo = TID.OpInfo;
 918   unsigned &OpIdx = NumOpsAdded;
 919
 920   OpIdx = 0;
 921
 922   // Disassemble register def if there is one.
 923   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 924     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 925                                                        decodeRd(insn))));
 926     ++OpIdx;
 927   }
 928
 929   // Now disassemble the src operands.
 930   if (OpIdx >= NumOps)
 931     return false;
 932
 933   // Special-case handling of BFC/BFI/SBFX/UBFX.
 934   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 935     MI.addOperand(MCOperand::CreateReg(0));
 936     if (Opcode == ARM::BFI) {
 937       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 938                                                          decodeRm(insn))));
 939       ++OpIdx;
 940     }
 941     uint32_t mask = 0;
 942     if (!getBFCInvMask(insn, mask))
 943       return false;
 944
 945     MI.addOperand(MCOperand::CreateImm(mask));
 946     OpIdx += 2;
 947     return true;
 948   }
 949   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 950     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 951                                                        decodeRm(insn))));
 952     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 953     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 954     OpIdx += 3;
 955     return true;
 956   }
 957
 958   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 959                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 960
 961   // BinaryDP has an Rn operand.
 962   if (!isUnary) {
 963     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 964            "Reg operand expected");
 965     MI.addOperand(MCOperand::CreateReg(
 966                     getRegisterEnum(B, ARM::GPRRegClassID,
 967                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 968     ++OpIdx;
 969   }
 970
 971   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 972   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 973     MI.addOperand(MCOperand::CreateReg(0));
 974     ++OpIdx;
 975   }
 976
 977   // Now disassemble operand 2.
 978   if (OpIdx >= NumOps)
 979     return false;
 980
 981   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 982     // We have a reg/reg form.
 983     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 984     // routed here as well.
 985     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 986     MI.addOperand(MCOperand::CreateReg(
 987                     getRegisterEnum(B, ARM::GPRRegClassID,
 988                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 989     ++OpIdx;
 990   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 991     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 992     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 993     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 994     MI.addOperand(MCOperand::CreateImm(Imm16));
 995     ++OpIdx;
 996   } else {
 997     // We have a reg/imm form.
 998     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 999     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1000     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1001     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1002     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1003     unsigned Imm = insn & 0xFF;
1004     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1005     ++OpIdx;
1006   }
1007
1008   return true;
1009 }
1010
1011 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1012     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1013
1014   const TargetInstrDesc &TID = ARMInsts[Opcode];
1015   unsigned short NumDefs = TID.getNumDefs();
1016   bool isUnary = isUnaryDP(TID.TSFlags);
1017   const TargetOperandInfo *OpInfo = TID.OpInfo;
1018   unsigned &OpIdx = NumOpsAdded;
1019
1020   OpIdx = 0;
1021
1022   // Disassemble register def if there is one.
1023   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1024     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1025                                                        decodeRd(insn))));
1026     ++OpIdx;
1027   }
1028
1029   // Disassemble the src operands.
1030   if (OpIdx >= NumOps)
1031     return false;
1032
1033   // BinaryDP has an Rn operand.
1034   if (!isUnary) {
1035     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1036            "Reg operand expected");
1037     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1038                                                        decodeRn(insn))));
1039     ++OpIdx;
1040   }
1041
1042   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1043   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1044     MI.addOperand(MCOperand::CreateReg(0));
1045     ++OpIdx;
1046   }
1047
1048   // Disassemble operand 2, which consists of three components.
1049   if (OpIdx + 2 >= NumOps)
1050     return false;
1051
1052   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1053          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1054          (OpInfo[OpIdx+2].RegClass < 0) &&
1055          "Expect 3 reg operands");
1056
1057   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1058   unsigned Rs = slice(insn, 4, 4);
1059
1060   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1061                                                      decodeRm(insn))));
1062   if (Rs) {
1063     // Register-controlled shifts: [Rm, Rs, shift].
1064     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1065                                                        decodeRs(insn))));
1066     // Inst{6-5} encodes the shift opcode.
1067     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1068     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1069   } else {
1070     // Constant shifts: [Rm, reg0, shift_imm].
1071     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1072     // Inst{6-5} encodes the shift opcode.
1073     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1074     // Inst{11-7} encodes the imm5 shift amount.
1075     unsigned ShImm = slice(insn, 11, 7);
1076
1077     // A8.4.1.  Possible rrx or shift amount of 32...
1078     getImmShiftSE(ShOp, ShImm);
1079     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1080   }
1081   OpIdx += 3;
1082
1083   return true;
1084 }
1085
1086 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1087     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1088
1089   const TargetInstrDesc &TID = ARMInsts[Opcode];
1090   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1091   const TargetOperandInfo *OpInfo = TID.OpInfo;
1092   if (!OpInfo) return false;
1093
1094   unsigned &OpIdx = NumOpsAdded;
1095
1096   OpIdx = 0;
1097
1098   assert(((!isStore && TID.getNumDefs() > 0) ||
1099           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1100          && "Invalid arguments");
1101
1102   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1103   if (isPrePost && isStore) {
1104     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1105            "Reg operand expected");
1106     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1107                                                        decodeRn(insn))));
1108     ++OpIdx;
1109   }
1110
1111   // Disassemble the dst/src operand.
1112   if (OpIdx >= NumOps)
1113     return false;
1114
1115   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1116          "Reg operand expected");
1117   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1118                                                      decodeRd(insn))));
1119   ++OpIdx;
1120
1121   // After dst of a pre- and post-indexed load is the address base writeback.
1122   if (isPrePost && !isStore) {
1123     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1124            "Reg operand expected");
1125     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1126                                                        decodeRn(insn))));
1127     ++OpIdx;
1128   }
1129
1130   // Disassemble the base operand.
1131   if (OpIdx >= NumOps)
1132     return false;
1133
1134   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1135          "Reg operand expected");
1136   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1137          && "Index mode or tied_to operand expected");
1138   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1139                                                      decodeRn(insn))));
1140   ++OpIdx;
1141
1142   // For reg/reg form, base reg is followed by +/- reg shop imm.
1143   // For immediate form, it is followed by +/- imm12.
1144   // See also ARMAddressingModes.h (Addressing Mode #2).
1145   if (OpIdx + 1 >= NumOps)
1146     return false;
1147
1148   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1149          (OpInfo[OpIdx+1].RegClass < 0) &&
1150          "Expect 1 reg operand followed by 1 imm operand");
1151
1152   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1153   if (getIBit(insn) == 0) {
1154     MI.addOperand(MCOperand::CreateReg(0));
1155
1156     // Disassemble the 12-bit immediate offset.
1157     unsigned Imm12 = slice(insn, 11, 0);
1158     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1159     MI.addOperand(MCOperand::CreateImm(Offset));
1160   } else {
1161     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1162     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1163                                                        decodeRm(insn))));
1164     // Inst{6-5} encodes the shift opcode.
1165     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1166     // Inst{11-7} encodes the imm5 shift amount.
1167     unsigned ShImm = slice(insn, 11, 7);
1168
1169     // A8.4.1.  Possible rrx or shift amount of 32...
1170     getImmShiftSE(ShOp, ShImm);
1171     MI.addOperand(MCOperand::CreateImm(
1172                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1173   }
1174   OpIdx += 2;
1175
1176   return true;
1177 }
1178
1179 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1180     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1181   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1182 }
1183
1184 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1185     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1186   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1187 }
1188
1189 static bool HasDualReg(unsigned Opcode) {
1190   switch (Opcode) {
1191   default:
1192     return false;
1193   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1194   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1195     return true;
1196   }
1197 }
1198
1199 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1200     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1201
1202   const TargetInstrDesc &TID = ARMInsts[Opcode];
1203   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1204   const TargetOperandInfo *OpInfo = TID.OpInfo;
1205   if (!OpInfo) return false;
1206
1207   unsigned &OpIdx = NumOpsAdded;
1208
1209   OpIdx = 0;
1210
1211   assert(((!isStore && TID.getNumDefs() > 0) ||
1212           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1213          && "Invalid arguments");
1214
1215   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1216   if (isPrePost && isStore) {
1217     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1218            "Reg operand expected");
1219     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1220                                                        decodeRn(insn))));
1221     ++OpIdx;
1222   }
1223
1224   bool DualReg = HasDualReg(Opcode);
1225
1226   // Disassemble the dst/src operand.
1227   if (OpIdx >= NumOps)
1228     return false;
1229
1230   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1231          "Reg operand expected");
1232   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1233                                                      decodeRd(insn))));
1234   ++OpIdx;
1235
1236   // Fill in LDRD and STRD's second operand.
1237   if (DualReg) {
1238     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1239                                                        decodeRd(insn) + 1)));
1240     ++OpIdx;
1241   }
1242
1243   // After dst of a pre- and post-indexed load is the address base writeback.
1244   if (isPrePost && !isStore) {
1245     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1246            "Reg operand expected");
1247     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1248                                                        decodeRn(insn))));
1249     ++OpIdx;
1250   }
1251
1252   // Disassemble the base operand.
1253   if (OpIdx >= NumOps)
1254     return false;
1255
1256   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1257          "Reg operand expected");
1258   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1259          && "Index mode or tied_to operand expected");
1260   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1261                                                      decodeRn(insn))));
1262   ++OpIdx;
1263
1264   // For reg/reg form, base reg is followed by +/- reg.
1265   // For immediate form, it is followed by +/- imm8.
1266   // See also ARMAddressingModes.h (Addressing Mode #3).
1267   if (OpIdx + 1 >= NumOps)
1268     return false;
1269
1270   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1271          (OpInfo[OpIdx+1].RegClass < 0) &&
1272          "Expect 1 reg operand followed by 1 imm operand");
1273
1274   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1275   if (getAM3IBit(insn) == 1) {
1276     MI.addOperand(MCOperand::CreateReg(0));
1277
1278     // Disassemble the 8-bit immediate offset.
1279     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1280     unsigned Imm4L = insn & 0xF;
1281     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1282     MI.addOperand(MCOperand::CreateImm(Offset));
1283   } else {
1284     // Disassemble the offset reg (Rm).
1285     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1286                                                        decodeRm(insn))));
1287     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1288     MI.addOperand(MCOperand::CreateImm(Offset));
1289   }
1290   OpIdx += 2;
1291
1292   return true;
1293 }
1294
1295 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1296     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1297   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1298                                 B);
1299 }
1300
1301 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1302     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1303   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1304 }
1305
1306 // The algorithm for disassembly of LdStMulFrm is different from others because
1307 // it explicitly populates the two predicate operands after operand 0 (the base)
1308 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1309 // reglist with each affected register encoded as an MCOperand.
1310 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1311     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1312
1313   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1314
1315   unsigned &OpIdx = NumOpsAdded;
1316
1317   OpIdx = 0;
1318
1319   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1320
1321   // Writeback to base, if necessary.
1322   if (Opcode == ARM::LDM_UPD || Opcode == ARM::STM_UPD) {
1323     MI.addOperand(MCOperand::CreateReg(Base));
1324     ++OpIdx;
1325   }
1326
1327   MI.addOperand(MCOperand::CreateReg(Base));
1328
1329   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1330   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1331
1332   // Handling the two predicate operands before the reglist.
1333   int64_t CondVal = insn >> ARMII::CondShift;
1334   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1335   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1336
1337   OpIdx += 4;
1338
1339   // Fill the variadic part of reglist.
1340   unsigned RegListBits = insn & ((1 << 16) - 1);
1341   for (unsigned i = 0; i < 16; ++i) {
1342     if ((RegListBits >> i) & 1) {
1343       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1344                                                          i)));
1345       ++OpIdx;
1346     }
1347   }
1348
1349   return true;
1350 }
1351
1352 // LDREX, LDREXB, LDREXH: Rd Rn
1353 // LDREXD:                Rd Rd+1 Rn
1354 // STREX, STREXB, STREXH: Rd Rm Rn
1355 // STREXD:                Rd Rm Rm+1 Rn
1356 //
1357 // SWP, SWPB:             Rd Rm Rn
1358 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1359     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1360
1361   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1362   if (!OpInfo) return false;
1363
1364   unsigned &OpIdx = NumOpsAdded;
1365
1366   OpIdx = 0;
1367
1368   assert(NumOps >= 2
1369          && OpInfo[0].RegClass == ARM::GPRRegClassID
1370          && OpInfo[1].RegClass == ARM::GPRRegClassID
1371          && "Expect 2 reg operands");
1372
1373   bool isStore = slice(insn, 20, 20) == 0;
1374   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1375
1376   // Add the destination operand.
1377   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1378                                                      decodeRd(insn))));
1379   ++OpIdx;
1380
1381   // Store register Exclusive needs a source operand.
1382   if (isStore) {
1383     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1384                                                        decodeRm(insn))));
1385     ++OpIdx;
1386
1387     if (isDW) {
1388       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1389                                                          decodeRm(insn)+1)));
1390       ++OpIdx;
1391     }
1392   } else if (isDW) {
1393     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1394                                                        decodeRd(insn)+1)));
1395     ++OpIdx;
1396   }
1397
1398   // Finally add the pointer operand.
1399   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1400                                                      decodeRn(insn))));
1401   ++OpIdx;
1402
1403   return true;
1404 }
1405
1406 // Misc. Arithmetic Instructions.
1407 // CLZ: Rd Rm
1408 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1409 // RBIT, REV, REV16, REVSH: Rd Rm
1410 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1411     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1412
1413   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1414   unsigned &OpIdx = NumOpsAdded;
1415
1416   OpIdx = 0;
1417
1418   assert(NumOps >= 2
1419          && OpInfo[0].RegClass == ARM::GPRRegClassID
1420          && OpInfo[1].RegClass == ARM::GPRRegClassID
1421          && "Expect 2 reg operands");
1422
1423   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1424
1425   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1426                                                      decodeRd(insn))));
1427   ++OpIdx;
1428
1429   if (ThreeReg) {
1430     assert(NumOps >= 4 && "Expect >= 4 operands");
1431     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1432                                                        decodeRn(insn))));
1433     ++OpIdx;
1434   }
1435
1436   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1437                                                      decodeRm(insn))));
1438   ++OpIdx;
1439
1440   // If there is still an operand info left which is an immediate operand, add
1441   // an additional imm5 LSL/ASR operand.
1442   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1443       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1444     // Extract the 5-bit immediate field Inst{11-7}.
1445     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1446     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1447     if (Opcode == ARM::PKHBT)
1448       Opc = ARM_AM::lsl;
1449     else if (Opcode == ARM::PKHBT)
1450       Opc = ARM_AM::asr;
1451     getImmShiftSE(Opc, ShiftAmt);
1452     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1453     ++OpIdx;
1454   }
1455
1456   return true;
1457 }
1458
1459 /// DisassembleSatFrm - Disassemble saturate instructions:
1460 /// SSAT, SSAT16, USAT, and USAT16.
1461 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1462     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1463
1464   const TargetInstrDesc &TID = ARMInsts[Opcode];
1465   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1466
1467   // Disassemble register def.
1468   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1469                                                      decodeRd(insn))));
1470
1471   unsigned Pos = slice(insn, 20, 16);
1472   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1473     Pos += 1;
1474   MI.addOperand(MCOperand::CreateImm(Pos));
1475
1476   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1477                                                      decodeRm(insn))));
1478
1479   if (NumOpsAdded == 4) {
1480     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1481     // Inst{11-7} encodes the imm5 shift amount.
1482     unsigned ShAmt = slice(insn, 11, 7);
1483     if (ShAmt == 0) {
1484       // A8.6.183.  Possible ASR shift amount of 32...
1485       if (Opc == ARM_AM::asr)
1486         ShAmt = 32;
1487       else
1488         Opc = ARM_AM::no_shift;
1489     }
1490     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1491   }
1492   return true;
1493 }
1494
1495 // Extend instructions.
1496 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1497 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1498 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1499 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1500     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1501
1502   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1503   unsigned &OpIdx = NumOpsAdded;
1504
1505   OpIdx = 0;
1506
1507   assert(NumOps >= 2
1508          && OpInfo[0].RegClass == ARM::GPRRegClassID
1509          && OpInfo[1].RegClass == ARM::GPRRegClassID
1510          && "Expect 2 reg operands");
1511
1512   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1513
1514   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1515                                                      decodeRd(insn))));
1516   ++OpIdx;
1517
1518   if (ThreeReg) {
1519     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1520                                                        decodeRn(insn))));
1521     ++OpIdx;
1522   }
1523
1524   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1525                                                      decodeRm(insn))));
1526   ++OpIdx;
1527
1528   // If there is still an operand info left which is an immediate operand, add
1529   // an additional rotate immediate operand.
1530   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1531       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1532     // Extract the 2-bit rotate field Inst{11-10}.
1533     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1534     // Rotation by 8, 16, or 24 bits.
1535     MI.addOperand(MCOperand::CreateImm(rot << 3));
1536     ++OpIdx;
1537   }
1538
1539   return true;
1540 }
1541
1542 /////////////////////////////////////
1543 //                                 //
1544 //    Utility Functions For VFP    //
1545 //                                 //
1546 /////////////////////////////////////
1547
1548 // Extract/Decode Dd/Sd:
1549 //
1550 // SP => d = UInt(Vd:D)
1551 // DP => d = UInt(D:Vd)
1552 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1553   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1554                  : (decodeRd(insn) | getDBit(insn) << 4);
1555 }
1556
1557 // Extract/Decode Dn/Sn:
1558 //
1559 // SP => n = UInt(Vn:N)
1560 // DP => n = UInt(N:Vn)
1561 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1562   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1563                  : (decodeRn(insn) | getNBit(insn) << 4);
1564 }
1565
1566 // Extract/Decode Dm/Sm:
1567 //
1568 // SP => m = UInt(Vm:M)
1569 // DP => m = UInt(M:Vm)
1570 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1571   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1572                  : (decodeRm(insn) | getMBit(insn) << 4);
1573 }
1574
1575 // A7.5.1
1576 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1577   assert(N == 32 || N == 64);
1578
1579   uint64_t Result;
1580   unsigned bit6 = slice(byte, 6, 6);
1581   if (N == 32) {
1582     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1583     if (bit6)
1584       Result |= 0x1f << 25;
1585     else
1586       Result |= 0x1 << 30;
1587   } else {
1588     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1589              (uint64_t)slice(byte, 5, 0) << 48;
1590     if (bit6)
1591       Result |= 0xffL << 54;
1592     else
1593       Result |= 0x1L << 62;
1594   }
1595   return APInt(N, Result);
1596 }
1597
1598 // VFP Unary Format Instructions:
1599 //
1600 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1601 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1602 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1603 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1604     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1605
1606   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1607
1608   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1609   unsigned &OpIdx = NumOpsAdded;
1610
1611   OpIdx = 0;
1612
1613   unsigned RegClass = OpInfo[OpIdx].RegClass;
1614   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1615          "Reg operand expected");
1616   bool isSP = (RegClass == ARM::SPRRegClassID);
1617
1618   MI.addOperand(MCOperand::CreateReg(
1619                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1620   ++OpIdx;
1621
1622   // Early return for compare with zero instructions.
1623   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1624       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1625     return true;
1626
1627   RegClass = OpInfo[OpIdx].RegClass;
1628   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1629          "Reg operand expected");
1630   isSP = (RegClass == ARM::SPRRegClassID);
1631
1632   MI.addOperand(MCOperand::CreateReg(
1633                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1634   ++OpIdx;
1635
1636   return true;
1637 }
1638
1639 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1640 // Some of them have operand constraints which tie the first operand in the
1641 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1642 // tied_to operand is simply skipped.
1643 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1644     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1645
1646   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1647
1648   const TargetInstrDesc &TID = ARMInsts[Opcode];
1649   const TargetOperandInfo *OpInfo = TID.OpInfo;
1650   unsigned &OpIdx = NumOpsAdded;
1651
1652   OpIdx = 0;
1653
1654   unsigned RegClass = OpInfo[OpIdx].RegClass;
1655   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1656          "Reg operand expected");
1657   bool isSP = (RegClass == ARM::SPRRegClassID);
1658
1659   MI.addOperand(MCOperand::CreateReg(
1660                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1661   ++OpIdx;
1662
1663   // Skip tied_to operand constraint.
1664   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1665     assert(NumOps >= 4 && "Expect >=4 operands");
1666     MI.addOperand(MCOperand::CreateReg(0));
1667     ++OpIdx;
1668   }
1669
1670   MI.addOperand(MCOperand::CreateReg(
1671                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1672   ++OpIdx;
1673
1674   MI.addOperand(MCOperand::CreateReg(
1675                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1676   ++OpIdx;
1677
1678   return true;
1679 }
1680
1681 // A8.6.295 vcvt (floating-point <-> integer)
1682 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1683 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1684 //
1685 // A8.6.297 vcvt (floating-point and fixed-point)
1686 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1687 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1688     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1689
1690   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1691
1692   const TargetInstrDesc &TID = ARMInsts[Opcode];
1693   const TargetOperandInfo *OpInfo = TID.OpInfo;
1694   if (!OpInfo) return false;
1695
1696   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1697   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1698   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1699
1700   if (fixed_point) {
1701     // A8.6.297
1702     assert(NumOps >= 3 && "Expect >= 3 operands");
1703     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1704     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1705     MI.addOperand(MCOperand::CreateReg(
1706                     getRegisterEnum(B, RegClassID,
1707                                     decodeVFPRd(insn, SP))));
1708
1709     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1710            "Tied to operand expected");
1711     MI.addOperand(MI.getOperand(0));
1712
1713     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1714            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1715     MI.addOperand(MCOperand::CreateImm(fbits));
1716
1717     NumOpsAdded = 3;
1718   } else {
1719     // A8.6.295
1720     // The Rd (destination) and Rm (source) bits have different interpretations
1721     // depending on their single-precisonness.
1722     unsigned d, m;
1723     if (slice(insn, 18, 18) == 1) { // to_integer operation
1724       d = decodeVFPRd(insn, true /* Is Single Precision */);
1725       MI.addOperand(MCOperand::CreateReg(
1726                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1727       m = decodeVFPRm(insn, SP);
1728       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1729     } else {
1730       d = decodeVFPRd(insn, SP);
1731       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1732       m = decodeVFPRm(insn, true /* Is Single Precision */);
1733       MI.addOperand(MCOperand::CreateReg(
1734                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1735     }
1736     NumOpsAdded = 2;
1737   }
1738
1739   return true;
1740 }
1741
1742 // VMOVRS - A8.6.330
1743 // Rt => Rd; Sn => UInt(Vn:N)
1744 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1745     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1746
1747   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1748
1749   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1750                                                      decodeRd(insn))));
1751   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1752                                                      decodeVFPRn(insn, true))));
1753   NumOpsAdded = 2;
1754   return true;
1755 }
1756
1757 // VMOVRRD - A8.6.332
1758 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1759 //
1760 // VMOVRRS - A8.6.331
1761 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1762 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1763     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1764
1765   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1766
1767   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1768   unsigned &OpIdx = NumOpsAdded;
1769
1770   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1771                                                      decodeRd(insn))));
1772   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1773                                                      decodeRn(insn))));
1774   OpIdx = 2;
1775
1776   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1777     unsigned Sm = decodeVFPRm(insn, true);
1778     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1779                                                        Sm)));
1780     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1781                                                        Sm+1)));
1782     OpIdx += 2;
1783   } else {
1784     MI.addOperand(MCOperand::CreateReg(
1785                     getRegisterEnum(B, ARM::DPRRegClassID,
1786                                     decodeVFPRm(insn, false))));
1787     ++OpIdx;
1788   }
1789   return true;
1790 }
1791
1792 // VMOVSR - A8.6.330
1793 // Rt => Rd; Sn => UInt(Vn:N)
1794 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1795     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1796
1797   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1798
1799   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1800                                                      decodeVFPRn(insn, true))));
1801   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1802                                                      decodeRd(insn))));
1803   NumOpsAdded = 2;
1804   return true;
1805 }
1806
1807 // VMOVDRR - A8.6.332
1808 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1809 //
1810 // VMOVRRS - A8.6.331
1811 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1812 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1813     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1814
1815   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1816
1817   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1818   unsigned &OpIdx = NumOpsAdded;
1819
1820   OpIdx = 0;
1821
1822   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1823     unsigned Sm = decodeVFPRm(insn, true);
1824     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1825                                                        Sm)));
1826     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1827                                                        Sm+1)));
1828     OpIdx += 2;
1829   } else {
1830     MI.addOperand(MCOperand::CreateReg(
1831                     getRegisterEnum(B, ARM::DPRRegClassID,
1832                                     decodeVFPRm(insn, false))));
1833     ++OpIdx;
1834   }
1835
1836   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1837                                                      decodeRd(insn))));
1838   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1839                                                      decodeRn(insn))));
1840   OpIdx += 2;
1841   return true;
1842 }
1843
1844 // VFP Load/Store Instructions.
1845 // VLDRD, VLDRS, VSTRD, VSTRS
1846 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1847     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1848
1849   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1850
1851   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1852   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1853
1854   // Extract Dd/Sd for operand 0.
1855   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1856
1857   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1858
1859   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1860   MI.addOperand(MCOperand::CreateReg(Base));
1861
1862   // Next comes the AM5 Opcode.
1863   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1864   unsigned char Imm8 = insn & 0xFF;
1865   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1866
1867   NumOpsAdded = 3;
1868
1869   return true;
1870 }
1871
1872 // VFP Load/Store Multiple Instructions.
1873 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1874 // operand 1 (the AM4 mode imm) is followed by two predicate operands.  It is
1875 // followed by a reglist of either DPR(s) or SPR(s).
1876 //
1877 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1878 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1879     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1880
1881   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1882
1883   unsigned &OpIdx = NumOpsAdded;
1884
1885   OpIdx = 0;
1886
1887   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1888
1889   // Writeback to base, if necessary.
1890   if (Opcode == ARM::VLDMD_UPD || Opcode == ARM::VLDMS_UPD ||
1891       Opcode == ARM::VSTMD_UPD || Opcode == ARM::VSTMS_UPD) {
1892     MI.addOperand(MCOperand::CreateReg(Base));
1893     ++OpIdx;
1894   }
1895
1896   MI.addOperand(MCOperand::CreateReg(Base));
1897
1898   // Next comes the AM4 Opcode.
1899   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1900   // Must be either "ia" or "db" submode.
1901   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1902     DEBUG(errs() << "Illegal addressing mode 4 sub-mode!\n");
1903     return false;
1904   }
1905   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1906
1907   // Handling the two predicate operands before the reglist.
1908   int64_t CondVal = insn >> ARMII::CondShift;
1909   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1910   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1911
1912   OpIdx += 4;
1913
1914   bool isSPVFP = (Opcode == ARM::VLDMS || Opcode == ARM::VLDMS_UPD ||
1915                   Opcode == ARM::VSTMS || Opcode == ARM::VSTMS_UPD);
1916   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1917
1918   // Extract Dd/Sd.
1919   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1920
1921   // Fill the variadic part of reglist.
1922   unsigned char Imm8 = insn & 0xFF;
1923   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1924   for (unsigned i = 0; i < Regs; ++i) {
1925     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1926                                                        RegD + i)));
1927     ++OpIdx;
1928   }
1929
1930   return true;
1931 }
1932
1933 // Misc. VFP Instructions.
1934 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1935 // FCONSTD (DPR and a VFPf64Imm operand)
1936 // FCONSTS (SPR and a VFPf32Imm operand)
1937 // VMRS/VMSR (GPR operand)
1938 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1939     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1940
1941   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1942   unsigned &OpIdx = NumOpsAdded;
1943
1944   OpIdx = 0;
1945
1946   if (Opcode == ARM::FMSTAT)
1947     return true;
1948
1949   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1950
1951   unsigned RegEnum = 0;
1952   switch (OpInfo[0].RegClass) {
1953   case ARM::DPRRegClassID:
1954     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1955     break;
1956   case ARM::SPRRegClassID:
1957     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1958     break;
1959   case ARM::GPRRegClassID:
1960     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1961     break;
1962   default:
1963     assert(0 && "Invalid reg class id");
1964     return false;
1965   }
1966
1967   MI.addOperand(MCOperand::CreateReg(RegEnum));
1968   ++OpIdx;
1969
1970   // Extract/decode the f64/f32 immediate.
1971   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1972         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1973     // The asm syntax specifies the floating point value, not the 8-bit literal.
1974     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1975                              Opcode == ARM::FCONSTD ? 64 : 32);
1976     MI.addOperand(MCOperand::CreateFPImm(APFloat(immRaw, true)));
1977
1978     ++OpIdx;
1979   }
1980
1981   return true;
1982 }
1983
1984 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1985 #include "ThumbDisassemblerCore.h"
1986
1987 /////////////////////////////////////////////////////
1988 //                                                 //
1989 //     Utility Functions For ARM Advanced SIMD     //
1990 //                                                 //
1991 /////////////////////////////////////////////////////
1992
1993 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1994 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1995
1996 // A7.3 Register encoding
1997
1998 // Extract/Decode NEON D/Vd:
1999 //
2000 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2001 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2002 // handling it in the getRegisterEnum() utility function.
2003 // D = Inst{22}, Vd = Inst{15-12}
2004 static unsigned decodeNEONRd(uint32_t insn) {
2005   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2006     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2007 }
2008
2009 // Extract/Decode NEON N/Vn:
2010 //
2011 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2012 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2013 // handling it in the getRegisterEnum() utility function.
2014 // N = Inst{7}, Vn = Inst{19-16}
2015 static unsigned decodeNEONRn(uint32_t insn) {
2016   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2017     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2018 }
2019
2020 // Extract/Decode NEON M/Vm:
2021 //
2022 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2023 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2024 // handling it in the getRegisterEnum() utility function.
2025 // M = Inst{5}, Vm = Inst{3-0}
2026 static unsigned decodeNEONRm(uint32_t insn) {
2027   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2028     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2029 }
2030
2031 namespace {
2032 enum ElemSize {
2033   ESizeNA = 0,
2034   ESize8 = 8,
2035   ESize16 = 16,
2036   ESize32 = 32,
2037   ESize64 = 64
2038 };
2039 } // End of unnamed namespace
2040
2041 // size        field -> Inst{11-10}
2042 // index_align field -> Inst{7-4}
2043 //
2044 // The Lane Index interpretation depends on the Data Size:
2045 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2046 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2047 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2048 //
2049 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2050 static unsigned decodeLaneIndex(uint32_t insn) {
2051   unsigned size = insn >> 10 & 3;
2052   assert((size == 0 || size == 1 || size == 2) &&
2053          "Encoding error: size should be either 0, 1, or 2");
2054
2055   unsigned index_align = insn >> 4 & 0xF;
2056   return (index_align >> 1) >> size;
2057 }
2058
2059 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2060 // op = Inst{5}, cmode = Inst{11-8}
2061 // i = Inst{24} (ARM architecture)
2062 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2063 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2064 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2065   unsigned char op = (insn >> 5) & 1;
2066   unsigned char cmode = (insn >> 8) & 0xF;
2067   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2068                        ((insn >> 16) & 7) << 4 |
2069                        (insn & 0xF);
2070   return (op << 12) | (cmode << 8) | Imm8;
2071 }
2072
2073 // A8.6.339 VMUL, VMULL (by scalar)
2074 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2075 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2076 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2077   switch (esize) {
2078   case ESize16:
2079     return insn & 7;
2080   case ESize32:
2081     return insn & 0xF;
2082   default:
2083     assert(0 && "Unreachable code!");
2084     return 0;
2085   }
2086 }
2087
2088 // A8.6.339 VMUL, VMULL (by scalar)
2089 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2090 // ESize32 => index = Inst{5}   (M)       D0-D15
2091 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2092   switch (esize) {
2093   case ESize16:
2094     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2095   case ESize32:
2096     return (insn >> 5) & 1;
2097   default:
2098     assert(0 && "Unreachable code!");
2099     return 0;
2100   }
2101 }
2102
2103 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2104 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2105 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2106   return 64 - ((insn >> 16) & 0x3F);
2107 }
2108
2109 // A8.6.302 VDUP (scalar)
2110 // ESize8  => index = Inst{19-17}
2111 // ESize16 => index = Inst{19-18}
2112 // ESize32 => index = Inst{19}
2113 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2114   switch (esize) {
2115   case ESize8:
2116     return (insn >> 17) & 7;
2117   case ESize16:
2118     return (insn >> 18) & 3;
2119   case ESize32:
2120     return (insn >> 19) & 1;
2121   default:
2122     assert(0 && "Unspecified element size!");
2123     return 0;
2124   }
2125 }
2126
2127 // A8.6.328 VMOV (ARM core register to scalar)
2128 // A8.6.329 VMOV (scalar to ARM core register)
2129 // ESize8  => index = Inst{21:6-5}
2130 // ESize16 => index = Inst{21:6}
2131 // ESize32 => index = Inst{21}
2132 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2133   switch (esize) {
2134   case ESize8:
2135     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2136   case ESize16:
2137     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2138   case ESize32:
2139     return ((insn >> 21) & 1);
2140   default:
2141     assert(0 && "Unspecified element size!");
2142     return 0;
2143   }
2144 }
2145
2146 // Imm6 = Inst{21-16}, L = Inst{7}
2147 //
2148 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2149 // case L:imm6 of
2150 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2151 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2152 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2153 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2154 //
2155 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2156 // case L:imm6 of
2157 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2158 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2159 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2160 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2161 //
2162 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2163   ElemSize esize = ESizeNA;
2164   unsigned L = (insn >> 7) & 1;
2165   unsigned imm6 = (insn >> 16) & 0x3F;
2166   if (L == 0) {
2167     if (imm6 >> 3 == 1)
2168       esize = ESize8;
2169     else if (imm6 >> 4 == 1)
2170       esize = ESize16;
2171     else if (imm6 >> 5 == 1)
2172       esize = ESize32;
2173     else
2174       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2175   } else
2176     esize = ESize64;
2177
2178   if (LeftShift)
2179     return esize == ESize64 ? imm6 : (imm6 - esize);
2180   else
2181     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2182 }
2183
2184 // A8.6.305 VEXT
2185 // Imm4 = Inst{11-8}
2186 static unsigned decodeN3VImm(uint32_t insn) {
2187   return (insn >> 8) & 0xF;
2188 }
2189
2190 // VLD*
2191 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2192 // VLD*LN*
2193 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2194 // VST*
2195 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2196 // VST*LN*
2197 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2198 //
2199 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2200 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2201     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2202     BO B) {
2203
2204   const TargetInstrDesc &TID = ARMInsts[Opcode];
2205   const TargetOperandInfo *OpInfo = TID.OpInfo;
2206
2207   // At least one DPR register plus addressing mode #6.
2208   assert(NumOps >= 3 && "Expect >= 3 operands");
2209
2210   unsigned &OpIdx = NumOpsAdded;
2211
2212   OpIdx = 0;
2213
2214   // We have homogeneous NEON registers for Load/Store.
2215   unsigned RegClass = 0;
2216
2217   // Double-spaced registers have increments of 2.
2218   unsigned Inc = DblSpaced ? 2 : 1;
2219
2220   unsigned Rn = decodeRn(insn);
2221   unsigned Rm = decodeRm(insn);
2222   unsigned Rd = decodeNEONRd(insn);
2223
2224   // A7.7.1 Advanced SIMD addressing mode.
2225   bool WB = Rm != 15;
2226
2227   // LLVM Addressing Mode #6.
2228   unsigned RmEnum = 0;
2229   if (WB && Rm != 13)
2230     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2231
2232   if (Store) {
2233     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2234     // then possible lane index.
2235     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2236            "Reg operand expected");
2237
2238     if (WB) {
2239       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2240                                                          Rn)));
2241       ++OpIdx;
2242     }
2243
2244     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2245            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2246     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2247                                                        Rn)));
2248     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2249     OpIdx += 2;
2250
2251     if (WB) {
2252       MI.addOperand(MCOperand::CreateReg(RmEnum));
2253       ++OpIdx;
2254     }
2255
2256     assert(OpIdx < NumOps &&
2257            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2258             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2259            "Reg operand expected");
2260
2261     RegClass = OpInfo[OpIdx].RegClass;
2262     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2263       MI.addOperand(MCOperand::CreateReg(
2264                       getRegisterEnum(B, RegClass, Rd)));
2265       Rd += Inc;
2266       ++OpIdx;
2267     }
2268
2269     // Handle possible lane index.
2270     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2271         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2272       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2273       ++OpIdx;
2274     }
2275
2276   } else {
2277     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2278     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2279     RegClass = OpInfo[0].RegClass;
2280
2281     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2282       MI.addOperand(MCOperand::CreateReg(
2283                       getRegisterEnum(B, RegClass, Rd)));
2284       Rd += Inc;
2285       ++OpIdx;
2286     }
2287
2288     if (WB) {
2289       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2290                                                          Rn)));
2291       ++OpIdx;
2292     }
2293
2294     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2295            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2296     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2297                                                        Rn)));
2298     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2299     OpIdx += 2;
2300
2301     if (WB) {
2302       MI.addOperand(MCOperand::CreateReg(RmEnum));
2303       ++OpIdx;
2304     }
2305
2306     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2307       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2308              "Tied to operand expected");
2309       MI.addOperand(MCOperand::CreateReg(0));
2310       ++OpIdx;
2311     }
2312
2313     // Handle possible lane index.
2314     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2315         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2316       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2317       ++OpIdx;
2318     }
2319   }
2320
2321   // Accessing registers past the end of the NEON register file is not
2322   // defined.
2323   if (Rd > 32)
2324     return false;
2325
2326   return true;
2327 }
2328
2329 // A7.7
2330 // If L (Inst{21}) == 0, store instructions.
2331 // Find out about double-spaced-ness of the Opcode and pass it on to
2332 // DisassembleNLdSt0().
2333 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2334     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2335
2336   const StringRef Name = ARMInsts[Opcode].Name;
2337   bool DblSpaced = false;
2338
2339   if (Name.find("LN") != std::string::npos) {
2340     // To one lane instructions.
2341     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2342
2343     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2344     if (Name.endswith("16") || Name.endswith("16_UPD"))
2345       DblSpaced = slice(insn, 5, 5) == 1;
2346
2347     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2348     if (Name.endswith("32") || Name.endswith("32_UPD"))
2349       DblSpaced = slice(insn, 6, 6) == 1;
2350
2351   } else {
2352     // Multiple n-element structures with type encoded as Inst{11-8}.
2353     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2354
2355     // n == 2 && type == 0b1001 -> DblSpaced = true
2356     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2357       DblSpaced = slice(insn, 11, 8) == 9;
2358
2359     // n == 3 && type == 0b0101 -> DblSpaced = true
2360     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2361       DblSpaced = slice(insn, 11, 8) == 5;
2362
2363     // n == 4 && type == 0b0001 -> DblSpaced = true
2364     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2365       DblSpaced = slice(insn, 11, 8) == 1;
2366
2367   }
2368   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2369                            slice(insn, 21, 21) == 0, DblSpaced, B);
2370 }
2371
2372 // VMOV (immediate)
2373 //   Qd/Dd imm
2374 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2375     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2376
2377   const TargetInstrDesc &TID = ARMInsts[Opcode];
2378   const TargetOperandInfo *OpInfo = TID.OpInfo;
2379
2380   assert(NumOps >= 2 &&
2381          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2382           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2383          (OpInfo[1].RegClass < 0) &&
2384          "Expect 1 reg operand followed by 1 imm operand");
2385
2386   // Qd/Dd = Inst{22:15-12} => NEON Rd
2387   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2388                                                      decodeNEONRd(insn))));
2389
2390   ElemSize esize = ESizeNA;
2391   switch (Opcode) {
2392   case ARM::VMOVv8i8:
2393   case ARM::VMOVv16i8:
2394     esize = ESize8;
2395     break;
2396   case ARM::VMOVv4i16:
2397   case ARM::VMOVv8i16:
2398   case ARM::VMVNv4i16:
2399   case ARM::VMVNv8i16:
2400     esize = ESize16;
2401     break;
2402   case ARM::VMOVv2i32:
2403   case ARM::VMOVv4i32:
2404   case ARM::VMVNv2i32:
2405   case ARM::VMVNv4i32:
2406     esize = ESize32;
2407     break;
2408   case ARM::VMOVv1i64:
2409   case ARM::VMOVv2i64:
2410     esize = ESize64;
2411     break;
2412   default:
2413     assert(0 && "Unreachable code!");
2414     return false;
2415   }
2416
2417   // One register and a modified immediate value.
2418   // Add the imm operand.
2419   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2420
2421   NumOpsAdded = 2;
2422   return true;
2423 }
2424
2425 namespace {
2426 enum N2VFlag {
2427   N2V_None,
2428   N2V_VectorDupLane,
2429   N2V_VectorConvert_Between_Float_Fixed
2430 };
2431 } // End of unnamed namespace
2432
2433 // Vector Convert [between floating-point and fixed-point]
2434 //   Qd/Dd Qm/Dm [fbits]
2435 //
2436 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2437 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2438 //   Qd/Dd Dm index
2439 //
2440 // Vector Move Long:
2441 //   Qd Dm
2442 //
2443 // Vector Move Narrow:
2444 //   Dd Qm
2445 //
2446 // Others
2447 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2448     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2449
2450   const TargetInstrDesc &TID = ARMInsts[Opc];
2451   const TargetOperandInfo *OpInfo = TID.OpInfo;
2452
2453   assert(NumOps >= 2 &&
2454          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2455           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2456          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2457           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2458          "Expect >= 2 operands and first 2 as reg operands");
2459
2460   unsigned &OpIdx = NumOpsAdded;
2461
2462   OpIdx = 0;
2463
2464   ElemSize esize = ESizeNA;
2465   if (Flag == N2V_VectorDupLane) {
2466     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2467     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2468            "Unexpected Opcode");
2469     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2470        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2471                                                            : ESize32);
2472   }
2473
2474   // Qd/Dd = Inst{22:15-12} => NEON Rd
2475   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2476                                                      decodeNEONRd(insn))));
2477   ++OpIdx;
2478
2479   // VPADAL...
2480   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2481     // TIED_TO operand.
2482     MI.addOperand(MCOperand::CreateReg(0));
2483     ++OpIdx;
2484   }
2485
2486   // Dm = Inst{5:3-0} => NEON Rm
2487   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2488                                                      decodeNEONRm(insn))));
2489   ++OpIdx;
2490
2491   // VZIP and others have two TIED_TO reg operands.
2492   int Idx;
2493   while (OpIdx < NumOps &&
2494          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2495     // Add TIED_TO operand.
2496     MI.addOperand(MI.getOperand(Idx));
2497     ++OpIdx;
2498   }
2499
2500   // Add the imm operand, if required.
2501   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2502       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2503
2504     unsigned imm = 0xFFFFFFFF;
2505
2506     if (Flag == N2V_VectorDupLane)
2507       imm = decodeNVLaneDupIndex(insn, esize);
2508     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2509       imm = decodeVCVTFractionBits(insn);
2510
2511     assert(imm != 0xFFFFFFFF && "Internal error");
2512     MI.addOperand(MCOperand::CreateImm(imm));
2513     ++OpIdx;
2514   }
2515
2516   return true;
2517 }
2518
2519 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2520     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2521
2522   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2523                                 N2V_None, B);
2524 }
2525 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2526     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2527
2528   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2529                                 N2V_VectorConvert_Between_Float_Fixed, B);
2530 }
2531 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2532     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2533
2534   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2535                                 N2V_VectorDupLane, B);
2536 }
2537
2538 // Vector Shift [Accumulate] Instructions.
2539 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2540 //
2541 // Vector Shift Left Long (with maximum shift count) Instructions.
2542 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2543 //
2544 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2545     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2546
2547   const TargetInstrDesc &TID = ARMInsts[Opcode];
2548   const TargetOperandInfo *OpInfo = TID.OpInfo;
2549
2550   assert(NumOps >= 3 &&
2551          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2552           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2553          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2554           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2555          "Expect >= 3 operands and first 2 as reg operands");
2556
2557   unsigned &OpIdx = NumOpsAdded;
2558
2559   OpIdx = 0;
2560
2561   // Qd/Dd = Inst{22:15-12} => NEON Rd
2562   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2563                                                      decodeNEONRd(insn))));
2564   ++OpIdx;
2565
2566   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2567     // TIED_TO operand.
2568     MI.addOperand(MCOperand::CreateReg(0));
2569     ++OpIdx;
2570   }
2571
2572   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2573           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2574          "Reg operand expected");
2575
2576   // Qm/Dm = Inst{5:3-0} => NEON Rm
2577   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2578                                                      decodeNEONRm(insn))));
2579   ++OpIdx;
2580
2581   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2582
2583   // Add the imm operand.
2584
2585   // VSHLL has maximum shift count as the imm, inferred from its size.
2586   unsigned Imm;
2587   switch (Opcode) {
2588   default:
2589     Imm = decodeNVSAmt(insn, LeftShift);
2590     break;
2591   case ARM::VSHLLi8:
2592     Imm = 8;
2593     break;
2594   case ARM::VSHLLi16:
2595     Imm = 16;
2596     break;
2597   case ARM::VSHLLi32:
2598     Imm = 32;
2599     break;
2600   }
2601   MI.addOperand(MCOperand::CreateImm(Imm));
2602   ++OpIdx;
2603
2604   return true;
2605 }
2606
2607 // Left shift instructions.
2608 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2609     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2610
2611   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2612                                  B);
2613 }
2614 // Right shift instructions have different shift amount interpretation.
2615 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2616     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2617
2618   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2619                                  B);
2620 }
2621
2622 namespace {
2623 enum N3VFlag {
2624   N3V_None,
2625   N3V_VectorExtract,
2626   N3V_VectorShift,
2627   N3V_Multiply_By_Scalar
2628 };
2629 } // End of unnamed namespace
2630
2631 // NEON Three Register Instructions with Optional Immediate Operand
2632 //
2633 // Vector Extract Instructions.
2634 // Qd/Dd Qn/Dn Qm/Dm imm4
2635 //
2636 // Vector Shift (Register) Instructions.
2637 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2638 //
2639 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2640 // Qd/Dd Qn/Dn RestrictedDm index
2641 //
2642 // Others
2643 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2644     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2645
2646   const TargetInstrDesc &TID = ARMInsts[Opcode];
2647   const TargetOperandInfo *OpInfo = TID.OpInfo;
2648
2649   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2650   assert(NumOps >= 3 &&
2651          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2652           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2653          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2654           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2655          "Expect >= 3 operands and first 2 as reg operands");
2656
2657   unsigned &OpIdx = NumOpsAdded;
2658
2659   OpIdx = 0;
2660
2661   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2662   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2663   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2664   ElemSize esize = ESizeNA;
2665   if (Flag == N3V_Multiply_By_Scalar) {
2666     unsigned size = (insn >> 20) & 3;
2667     if (size == 1) esize = ESize16;
2668     if (size == 2) esize = ESize32;
2669     assert (esize == ESize16 || esize == ESize32);
2670   }
2671
2672   // Qd/Dd = Inst{22:15-12} => NEON Rd
2673   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2674                                                      decodeNEONRd(insn))));
2675   ++OpIdx;
2676
2677   // VABA, VABAL, VBSLd, VBSLq, ...
2678   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2679     // TIED_TO operand.
2680     MI.addOperand(MCOperand::CreateReg(0));
2681     ++OpIdx;
2682   }
2683
2684   // Dn = Inst{7:19-16} => NEON Rn
2685   // or
2686   // Dm = Inst{5:3-0} => NEON Rm
2687   MI.addOperand(MCOperand::CreateReg(
2688                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2689                                   VdVnVm ? decodeNEONRn(insn)
2690                                          : decodeNEONRm(insn))));
2691   ++OpIdx;
2692
2693   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2694   // N3RegFrm.
2695   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2696     return true;
2697
2698   // Dm = Inst{5:3-0} => NEON Rm
2699   // or
2700   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2701   // or
2702   // Dn = Inst{7:19-16} => NEON Rn
2703   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2704                                         : decodeNEONRm(insn))
2705                       : decodeNEONRn(insn);
2706
2707   MI.addOperand(MCOperand::CreateReg(
2708                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2709   ++OpIdx;
2710
2711   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2712       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2713     // Add the imm operand.
2714     unsigned Imm = 0;
2715     if (IsImm4)
2716       Imm = decodeN3VImm(insn);
2717     else if (IsDmRestricted)
2718       Imm = decodeRestrictedDmIndex(insn, esize);
2719     else {
2720       assert(0 && "Internal error: unreachable code!");
2721       return false;
2722     }
2723
2724     MI.addOperand(MCOperand::CreateImm(Imm));
2725     ++OpIdx;
2726   }
2727
2728   return true;
2729 }
2730
2731 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2732     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2733
2734   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2735                                   N3V_None, B);
2736 }
2737 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2738     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2739
2740   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2741                                   N3V_VectorShift, B);
2742 }
2743 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2744     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2745
2746   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2747                                   N3V_VectorExtract, B);
2748 }
2749 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2750     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2751
2752   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2753                                   N3V_Multiply_By_Scalar, B);
2754 }
2755
2756 // Vector Table Lookup
2757 //
2758 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2759 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2760 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2761 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2762 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2763     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2764
2765   const TargetInstrDesc &TID = ARMInsts[Opcode];
2766   const TargetOperandInfo *OpInfo = TID.OpInfo;
2767   if (!OpInfo) return false;
2768
2769   assert(NumOps >= 3 &&
2770          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2771          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2772          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2773          "Expect >= 3 operands and first 3 as reg operands");
2774
2775   unsigned &OpIdx = NumOpsAdded;
2776
2777   OpIdx = 0;
2778
2779   unsigned Rn = decodeNEONRn(insn);
2780
2781   // {Dn} encoded as len = 0b00
2782   // {Dn Dn+1} encoded as len = 0b01
2783   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2784   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2785   unsigned Len = slice(insn, 9, 8) + 1;
2786
2787   // Dd (the destination vector)
2788   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2789                                                      decodeNEONRd(insn))));
2790   ++OpIdx;
2791
2792   // Process tied_to operand constraint.
2793   int Idx;
2794   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2795     MI.addOperand(MI.getOperand(Idx));
2796     ++OpIdx;
2797   }
2798
2799   // Do the <list> now.
2800   for (unsigned i = 0; i < Len; ++i) {
2801     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2802            "Reg operand expected");
2803     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2804                                                        Rn + i)));
2805     ++OpIdx;
2806   }
2807
2808   // Dm (the index vector)
2809   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2810          "Reg operand (index vector) expected");
2811   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2812                                                      decodeNEONRm(insn))));
2813   ++OpIdx;
2814
2815   return true;
2816 }
2817
2818 // Vector Get Lane (move scalar to ARM core register) Instructions.
2819 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2820 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2821     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2822
2823   const TargetInstrDesc &TID = ARMInsts[Opcode];
2824   const TargetOperandInfo *OpInfo = TID.OpInfo;
2825   if (!OpInfo) return false;
2826
2827   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2828          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2829          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2830          OpInfo[2].RegClass < 0 &&
2831          "Expect >= 3 operands with one dst operand");
2832
2833   ElemSize esize =
2834     Opcode == ARM::VGETLNi32 ? ESize32
2835       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2836                                                                 : ESize32);
2837
2838   // Rt = Inst{15-12} => ARM Rd
2839   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2840                                                      decodeRd(insn))));
2841
2842   // Dn = Inst{7:19-16} => NEON Rn
2843   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2844                                                      decodeNEONRn(insn))));
2845
2846   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2847
2848   NumOpsAdded = 3;
2849   return true;
2850 }
2851
2852 // Vector Set Lane (move ARM core register to scalar) Instructions.
2853 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2854 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2855     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2856
2857   const TargetInstrDesc &TID = ARMInsts[Opcode];
2858   const TargetOperandInfo *OpInfo = TID.OpInfo;
2859   if (!OpInfo) return false;
2860
2861   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2862          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2863          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2864          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2865          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2866          OpInfo[3].RegClass < 0 &&
2867          "Expect >= 3 operands with one dst operand");
2868
2869   ElemSize esize =
2870     Opcode == ARM::VSETLNi8 ? ESize8
2871                             : (Opcode == ARM::VSETLNi16 ? ESize16
2872                                                         : ESize32);
2873
2874   // Dd = Inst{7:19-16} => NEON Rn
2875   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2876                                                      decodeNEONRn(insn))));
2877
2878   // TIED_TO operand.
2879   MI.addOperand(MCOperand::CreateReg(0));
2880
2881   // Rt = Inst{15-12} => ARM Rd
2882   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2883                                                      decodeRd(insn))));
2884
2885   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2886
2887   NumOpsAdded = 4;
2888   return true;
2889 }
2890
2891 // Vector Duplicate Instructions (from ARM core register to all elements).
2892 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2893 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2894     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2895
2896   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2897
2898   assert(NumOps >= 2 &&
2899          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2900           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2901          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2902          "Expect >= 2 operands and first 2 as reg operand");
2903
2904   unsigned RegClass = OpInfo[0].RegClass;
2905
2906   // Qd/Dd = Inst{7:19-16} => NEON Rn
2907   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2908                                                      decodeNEONRn(insn))));
2909
2910   // Rt = Inst{15-12} => ARM Rd
2911   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2912                                                      decodeRd(insn))));
2913
2914   NumOpsAdded = 2;
2915   return true;
2916 }
2917
2918 // A8.6.41 DMB
2919 // A8.6.42 DSB
2920 // A8.6.49 ISB
2921 static inline bool MemBarrierInstr(uint32_t insn) {
2922   unsigned op7_4 = slice(insn, 7, 4);
2923   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2924     return true;
2925
2926   return false;
2927 }
2928
2929 static inline bool PreLoadOpcode(unsigned Opcode) {
2930   switch(Opcode) {
2931   case ARM::PLDi:  case ARM::PLDr:
2932   case ARM::PLDWi: case ARM::PLDWr:
2933   case ARM::PLIi:  case ARM::PLIr:
2934     return true;
2935   default:
2936     return false;
2937   }
2938 }
2939
2940 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2941     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2942
2943   // Preload Data/Instruction requires either 2 or 4 operands.
2944   // PLDi, PLDWi, PLIi:                Rn [+/-]imm12 add = (U == '1')
2945   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: Rn Rm addrmode2_opc
2946
2947   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2948                                                      decodeRn(insn))));
2949
2950   if (Opcode == ARM::PLDi || Opcode == ARM::PLDWi || Opcode == ARM::PLIi) {
2951     unsigned Imm12 = slice(insn, 11, 0);
2952     bool Negative = getUBit(insn) == 0;
2953     int Offset = Negative ? -1 - Imm12 : 1 * Imm12;
2954     MI.addOperand(MCOperand::CreateImm(Offset));
2955     NumOpsAdded = 2;
2956   } else {
2957     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2958                                                        decodeRm(insn))));
2959
2960     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2961
2962     // Inst{6-5} encodes the shift opcode.
2963     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2964     // Inst{11-7} encodes the imm5 shift amount.
2965     unsigned ShImm = slice(insn, 11, 7);
2966
2967     // A8.4.1.  Possible rrx or shift amount of 32...
2968     getImmShiftSE(ShOp, ShImm);
2969     MI.addOperand(MCOperand::CreateImm(
2970                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2971     NumOpsAdded = 3;
2972   }
2973
2974   return true;
2975 }
2976
2977 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2978     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2979
2980   if (MemBarrierInstr(insn)) {
2981     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
2982     // of within the generic ARMBasicMCBuilder::BuildIt() method.
2983     //
2984     // Inst{3-0} encodes the memory barrier option for the variants.
2985     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2986     NumOpsAdded = 1;
2987     return true;
2988   }
2989
2990   switch (Opcode) {
2991   case ARM::CLREX:
2992   case ARM::NOP:
2993   case ARM::TRAP:
2994   case ARM::YIELD:
2995   case ARM::WFE:
2996   case ARM::WFI:
2997   case ARM::SEV:
2998   case ARM::SETENDBE:
2999   case ARM::SETENDLE:
3000     return true;
3001   default:
3002     break;
3003   }
3004
3005   // CPS has a singleton $opt operand that contains the following information:
3006   // opt{4-0} = mode from Inst{4-0}
3007   // opt{5} = changemode from Inst{17}
3008   // opt{8-6} = AIF from Inst{8-6}
3009   // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
3010   if (Opcode == ARM::CPS) {
3011     unsigned Option = slice(insn, 4, 0) | slice(insn, 17, 17) << 5 |
3012       slice(insn, 8, 6) << 6 | slice(insn, 19, 18) << 9;
3013     MI.addOperand(MCOperand::CreateImm(Option));
3014     NumOpsAdded = 1;
3015     return true;
3016   }
3017
3018   // DBG has its option specified in Inst{3-0}.
3019   if (Opcode == ARM::DBG) {
3020     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3021     NumOpsAdded = 1;
3022     return true;
3023   }
3024
3025   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3026   if (Opcode == ARM::BKPT) {
3027     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3028                                        slice(insn, 3, 0)));
3029     NumOpsAdded = 1;
3030     return true;
3031   }
3032
3033   if (PreLoadOpcode(Opcode))
3034     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3035
3036   assert(0 && "Unexpected misc instruction!");
3037   return false;
3038 }
3039
3040 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3041 /// We divide the disassembly task into different categories, with each one
3042 /// corresponding to a specific instruction encoding format.  There could be
3043 /// exceptions when handling a specific format, and that is why the Opcode is
3044 /// also present in the function prototype.
3045 static const DisassembleFP FuncPtrs[] = {
3046   &DisassemblePseudo,
3047   &DisassembleMulFrm,
3048   &DisassembleBrFrm,
3049   &DisassembleBrMiscFrm,
3050   &DisassembleDPFrm,
3051   &DisassembleDPSoRegFrm,
3052   &DisassembleLdFrm,
3053   &DisassembleStFrm,
3054   &DisassembleLdMiscFrm,
3055   &DisassembleStMiscFrm,
3056   &DisassembleLdStMulFrm,
3057   &DisassembleLdStExFrm,
3058   &DisassembleArithMiscFrm,
3059   &DisassembleSatFrm,
3060   &DisassembleExtFrm,
3061   &DisassembleVFPUnaryFrm,
3062   &DisassembleVFPBinaryFrm,
3063   &DisassembleVFPConv1Frm,
3064   &DisassembleVFPConv2Frm,
3065   &DisassembleVFPConv3Frm,
3066   &DisassembleVFPConv4Frm,
3067   &DisassembleVFPConv5Frm,
3068   &DisassembleVFPLdStFrm,
3069   &DisassembleVFPLdStMulFrm,
3070   &DisassembleVFPMiscFrm,
3071   &DisassembleThumbFrm,
3072   &DisassembleMiscFrm,
3073   &DisassembleNGetLnFrm,
3074   &DisassembleNSetLnFrm,
3075   &DisassembleNDupFrm,
3076
3077   // VLD and VST (including one lane) Instructions.
3078   &DisassembleNLdSt,
3079
3080   // A7.4.6 One register and a modified immediate value
3081   // 1-Register Instructions with imm.
3082   // LLVM only defines VMOVv instructions.
3083   &DisassembleN1RegModImmFrm,
3084
3085   // 2-Register Instructions with no imm.
3086   &DisassembleN2RegFrm,
3087
3088   // 2-Register Instructions with imm (vector convert float/fixed point).
3089   &DisassembleNVCVTFrm,
3090
3091   // 2-Register Instructions with imm (vector dup lane).
3092   &DisassembleNVecDupLnFrm,
3093
3094   // Vector Shift Left Instructions.
3095   &DisassembleN2RegVecShLFrm,
3096
3097   // Vector Shift Righ Instructions, which has different interpretation of the
3098   // shift amount from the imm6 field.
3099   &DisassembleN2RegVecShRFrm,
3100
3101   // 3-Register Data-Processing Instructions.
3102   &DisassembleN3RegFrm,
3103
3104   // Vector Shift (Register) Instructions.
3105   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3106   &DisassembleN3RegVecShFrm,
3107
3108   // Vector Extract Instructions.
3109   &DisassembleNVecExtractFrm,
3110
3111   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3112   // By Scalar Instructions.
3113   &DisassembleNVecMulScalarFrm,
3114
3115   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3116   // values in a table and generate a new vector.
3117   &DisassembleNVTBLFrm,
3118
3119   NULL
3120 };
3121
3122 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3123 /// The general idea is to set the Opcode for the MCInst, followed by adding
3124 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3125 /// to the Format-specific disassemble function for disassembly, followed by
3126 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3127 /// which follow the Dst/Src Operands.
3128 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3129   // Stage 1 sets the Opcode.
3130   MI.setOpcode(Opcode);
3131   // If the number of operands is zero, we're done!
3132   if (NumOps == 0)
3133     return true;
3134
3135   // Stage 2 calls the format-specific disassemble function to build the operand
3136   // list.
3137   if (Disasm == NULL)
3138     return false;
3139   unsigned NumOpsAdded = 0;
3140   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3141
3142   if (!OK || this->Err != 0) return false;
3143   if (NumOpsAdded >= NumOps)
3144     return true;
3145
3146   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3147   // FIXME: Should this be done selectively?
3148   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3149 }
3150
3151 // A8.3 Conditional execution
3152 // A8.3.1 Pseudocode details of conditional execution
3153 // Condition bits '111x' indicate the instruction is always executed.
3154 static uint32_t CondCode(uint32_t CondField) {
3155   if (CondField == 0xF)
3156     return ARMCC::AL;
3157   return CondField;
3158 }
3159
3160 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3161 /// of some Thumb instructions which come before the reglist operands.  It
3162 /// returns true if the two predicate operands have been processed.
3163 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3164     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3165
3166   assert(NumOpsRemaining > 0 && "Invalid argument");
3167
3168   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3169   unsigned Idx = MI.getNumOperands();
3170
3171   // First, we check whether this instr specifies the PredicateOperand through
3172   // a pair of TargetOperandInfos with isPredicate() property.
3173   if (NumOpsRemaining >= 2 &&
3174       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3175       OpInfo[Idx].RegClass < 0 &&
3176       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3177   {
3178     // If we are inside an IT block, get the IT condition bits maintained via
3179     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3180     // See also A2.5.2.
3181     if (InITBlock())
3182       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3183     else
3184       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3185     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3186     return true;
3187   }
3188
3189   return false;
3190 }
3191
3192 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3193 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3194 /// constituents.
3195 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3196     uint32_t insn, unsigned short NumOpsRemaining) {
3197
3198   assert(NumOpsRemaining > 0 && "Invalid argument");
3199
3200   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3201   const std::string &Name = ARMInsts[Opcode].Name;
3202   unsigned Idx = MI.getNumOperands();
3203
3204   // First, we check whether this instr specifies the PredicateOperand through
3205   // a pair of TargetOperandInfos with isPredicate() property.
3206   if (NumOpsRemaining >= 2 &&
3207       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3208       OpInfo[Idx].RegClass < 0 &&
3209       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3210   {
3211     // If we are inside an IT block, get the IT condition bits maintained via
3212     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3213     // See also A2.5.2.
3214     if (InITBlock())
3215       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3216     else {
3217       if (Name.length() > 1 && Name[0] == 't') {
3218         // Thumb conditional branch instructions have their cond field embedded,
3219         // like ARM.
3220         //
3221         // A8.6.16 B
3222         if (Name == "t2Bcc")
3223           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3224         else if (Name == "tBcc")
3225           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3226         else
3227           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3228       } else {
3229         // ARM instructions get their condition field from Inst{31-28}.
3230         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3231       }
3232     }
3233     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3234     Idx += 2;
3235     NumOpsRemaining -= 2;
3236   }
3237
3238   if (NumOpsRemaining == 0)
3239     return true;
3240
3241   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3242   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3243     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3244     --NumOpsRemaining;
3245   }
3246
3247   if (NumOpsRemaining == 0)
3248     return true;
3249   else
3250     return false;
3251 }
3252
3253 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3254 /// after BuildIt is finished.
3255 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3256     uint32_t insn) {
3257
3258   if (!SP) return Status;
3259
3260   if (Opcode == ARM::t2IT)
3261     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3262   else if (InITBlock())
3263     SP->UpdateIT();
3264
3265   return Status;
3266 }
3267
3268 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3269 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3270                                      unsigned short num)
3271   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3272   unsigned Idx = (unsigned)format;
3273   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3274   Disasm = FuncPtrs[Idx];
3275 }
3276
3277 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3278 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3279 /// Return NULL if it fails to create/return a proper builder.  API clients
3280 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3281 /// performed by the API clients to improve performance.
3282 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3283   // For "Unknown format", fail by returning a NULL pointer.
3284   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3285     DEBUG(errs() << "Unknown format\n");
3286     return 0;
3287   }
3288
3289   return new ARMBasicMCBuilder(Opcode, Format,
3290                                ARMInsts[Opcode].getNumOperands());
3291 }