lib/Target/ARM/ARMTargetMachine.cpp

   1 //===-- ARMTargetMachine.cpp - Define TargetMachine for ARM ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
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  11 //===----------------------------------------------------------------------===//
  12
  13 #include "ARM.h"
  14 #include "ARMTargetMachine.h"
  15 #include "ARMFrameLowering.h"
  16 #include "llvm/CodeGen/Passes.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/PassManager.h"
  19 #include "llvm/Support/CommandLine.h"
  20 #include "llvm/Support/FormattedStream.h"
  21 #include "llvm/Support/TargetRegistry.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/Transforms/Scalar.h"
  24 using namespace llvm;
  25
  26 static cl::opt<bool>
  27 DisableA15SDOptimization("disable-a15-sd-optimization", cl::Hidden,
  28                    cl::desc("Inhibit optimization of S->D register accesses on A15"),
  29                    cl::init(false));
  30
  31 static cl::opt<bool>
  32 EnableAtomicTidy("arm-atomic-cfg-tidy", cl::Hidden,
  33                  cl::desc("Run SimplifyCFG after expanding atomic operations"
  34                           " to make use of cmpxchg flow-based information"),
  35                  cl::init(true));
  36
  37 extern "C" void LLVMInitializeARMTarget() {
  38   // Register the target.
  39   RegisterTargetMachine<ARMLETargetMachine> X(TheARMLETarget);
  40   RegisterTargetMachine<ARMBETargetMachine> Y(TheARMBETarget);
  41   RegisterTargetMachine<ThumbLETargetMachine> A(TheThumbLETarget);
  42   RegisterTargetMachine<ThumbBETargetMachine> B(TheThumbBETarget);
  43 }
  44
  45
  46 /// TargetMachine ctor - Create an ARM architecture model.
  47 ///
  48 ARMBaseTargetMachine::ARMBaseTargetMachine(const Target &T, StringRef TT,
  49                                            StringRef CPU, StringRef FS,
  50                                            const TargetOptions &Options,
  51                                            Reloc::Model RM, CodeModel::Model CM,
  52                                            CodeGenOpt::Level OL,
  53                                            bool isLittle)
  54   : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  55     Subtarget(TT, CPU, FS, isLittle, Options),
  56     JITInfo(),
  57     InstrItins(Subtarget.getInstrItineraryData()) {
  58
  59   // Default to triple-appropriate float ABI
  60   if (Options.FloatABIType == FloatABI::Default)
  61     this->Options.FloatABIType =
  62         Subtarget.isTargetHardFloat() ? FloatABI::Hard : FloatABI::Soft;
  63 }
  64
  65 void ARMBaseTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
  66   // Add first the target-independent BasicTTI pass, then our ARM pass. This
  67   // allows the ARM pass to delegate to the target independent layer when
  68   // appropriate.
  69   PM.add(createBasicTargetTransformInfoPass(this));
  70   PM.add(createARMTargetTransformInfoPass(this));
  71 }
  72
  73
  74 void ARMTargetMachine::anchor() { }
  75
  76 ARMTargetMachine::ARMTargetMachine(const Target &T, StringRef TT,
  77                                    StringRef CPU, StringRef FS,
  78                                    const TargetOptions &Options,
  79                                    Reloc::Model RM, CodeModel::Model CM,
  80                                    CodeGenOpt::Level OL,
  81                                    bool isLittle)
  82   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, isLittle),
  83     InstrInfo(Subtarget),
  84     TLInfo(*this),
  85     TSInfo(*getDataLayout()),
  86     FrameLowering(Subtarget) {
  87   initAsmInfo();
  88   if (!Subtarget.hasARMOps())
  89     report_fatal_error("CPU: '" + Subtarget.getCPUString() + "' does not "
  90                        "support ARM mode execution!");
  91 }
  92
  93 void ARMLETargetMachine::anchor() { }
  94
  95 ARMLETargetMachine::
  96 ARMLETargetMachine(const Target &T, StringRef TT,
  97                        StringRef CPU, StringRef FS, const TargetOptions &Options,
  98                        Reloc::Model RM, CodeModel::Model CM,
  99                        CodeGenOpt::Level OL)
 100   : ARMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 101
 102 void ARMBETargetMachine::anchor() { }
 103
 104 ARMBETargetMachine::
 105 ARMBETargetMachine(const Target &T, StringRef TT,
 106                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 107                        Reloc::Model RM, CodeModel::Model CM,
 108                        CodeGenOpt::Level OL)
 109   : ARMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 110
 111 void ThumbTargetMachine::anchor() { }
 112
 113 ThumbTargetMachine::ThumbTargetMachine(const Target &T, StringRef TT,
 114                                        StringRef CPU, StringRef FS,
 115                                        const TargetOptions &Options,
 116                                        Reloc::Model RM, CodeModel::Model CM,
 117                                        CodeGenOpt::Level OL,
 118                                        bool isLittle)
 119   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, isLittle),
 120     InstrInfo(Subtarget.hasThumb2()
 121               ? ((ARMBaseInstrInfo*)new Thumb2InstrInfo(Subtarget))
 122               : ((ARMBaseInstrInfo*)new Thumb1InstrInfo(Subtarget))),
 123     TLInfo(*this),
 124     TSInfo(*getDataLayout()),
 125     FrameLowering(Subtarget.hasThumb2()
 126               ? new ARMFrameLowering(Subtarget)
 127               : (ARMFrameLowering*)new Thumb1FrameLowering(Subtarget)) {
 128   initAsmInfo();
 129 }
 130
 131 void ThumbLETargetMachine::anchor() { }
 132
 133 ThumbLETargetMachine::
 134 ThumbLETargetMachine(const Target &T, StringRef TT,
 135                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 136                        Reloc::Model RM, CodeModel::Model CM,
 137                        CodeGenOpt::Level OL)
 138   : ThumbTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 139
 140 void ThumbBETargetMachine::anchor() { }
 141
 142 ThumbBETargetMachine::
 143 ThumbBETargetMachine(const Target &T, StringRef TT,
 144                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 145                        Reloc::Model RM, CodeModel::Model CM,
 146                        CodeGenOpt::Level OL)
 147   : ThumbTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 148
 149 namespace {
 150 /// ARM Code Generator Pass Configuration Options.
 151 class ARMPassConfig : public TargetPassConfig {
 152 public:
 153   ARMPassConfig(ARMBaseTargetMachine *TM, PassManagerBase &PM)
 154     : TargetPassConfig(TM, PM) {}
 155
 156   ARMBaseTargetMachine &getARMTargetMachine() const {
 157     return getTM<ARMBaseTargetMachine>();
 158   }
 159
 160   const ARMSubtarget &getARMSubtarget() const {
 161     return *getARMTargetMachine().getSubtargetImpl();
 162   }
 163
 164   void addIRPasses() override;
 165   bool addPreISel() override;
 166   bool addInstSelector() override;
 167   bool addPreRegAlloc() override;
 168   bool addPreSched2() override;
 169   bool addPreEmitPass() override;
 170 };
 171 } // namespace
 172
 173 TargetPassConfig *ARMBaseTargetMachine::createPassConfig(PassManagerBase &PM) {
 174   return new ARMPassConfig(this, PM);
 175 }
 176
 177 void ARMPassConfig::addIRPasses() {
 178   const ARMSubtarget *Subtarget = &getARMSubtarget();
 179   if (Subtarget->hasAnyDataBarrier() && !Subtarget->isThumb1Only()) {
 180     addPass(createAtomicExpandLoadLinkedPass(TM));
 181
 182     // Cmpxchg instructions are often used with a subsequent comparison to
 183     // determine whether it succeeded. We can exploit existing control-flow in
 184     // ldrex/strex loops to simplify this, but it needs tidying up.
 185     if (TM->getOptLevel() != CodeGenOpt::None && EnableAtomicTidy)
 186       addPass(createCFGSimplificationPass());
 187   }
 188
 189   TargetPassConfig::addIRPasses();
 190 }
 191
 192 bool ARMPassConfig::addPreISel() {
 193   if (TM->getOptLevel() != CodeGenOpt::None)
 194     addPass(createGlobalMergePass(TM));
 195
 196   return false;
 197 }
 198
 199 bool ARMPassConfig::addInstSelector() {
 200   addPass(createARMISelDag(getARMTargetMachine(), getOptLevel()));
 201
 202   const ARMSubtarget *Subtarget = &getARMSubtarget();
 203   if (Subtarget->isTargetELF() && !Subtarget->isThumb1Only() &&
 204       TM->Options.EnableFastISel)
 205     addPass(createARMGlobalBaseRegPass());
 206   return false;
 207 }
 208
 209 bool ARMPassConfig::addPreRegAlloc() {
 210   // FIXME: Temporarily disabling Thumb-1 pre-RA Load/Store optimization pass
 211   if (getOptLevel() != CodeGenOpt::None && !getARMSubtarget().isThumb1Only())
 212     addPass(createARMLoadStoreOptimizationPass(true));
 213   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA9())
 214     addPass(createMLxExpansionPass());
 215   // Since the A15SDOptimizer pass can insert VDUP instructions, it can only be
 216   // enabled when NEON is available.
 217   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA15() &&
 218     getARMSubtarget().hasNEON() && !DisableA15SDOptimization) {
 219     addPass(createA15SDOptimizerPass());
 220   }
 221   return true;
 222 }
 223
 224 bool ARMPassConfig::addPreSched2() {
 225   if (getOptLevel() != CodeGenOpt::None) {
 226     // FIXME: Temporarily disabling Thumb-1 post-RA Load/Store optimization pass
 227     if (!getARMSubtarget().isThumb1Only()) {
 228       addPass(createARMLoadStoreOptimizationPass());
 229       printAndVerify("After ARM load / store optimizer");
 230     }
 231
 232     if (getARMSubtarget().hasNEON())
 233       addPass(createExecutionDependencyFixPass(&ARM::DPRRegClass));
 234   }
 235
 236   // Expand some pseudo instructions into multiple instructions to allow
 237   // proper scheduling.
 238   addPass(createARMExpandPseudoPass());
 239
 240   if (getOptLevel() != CodeGenOpt::None) {
 241     if (!getARMSubtarget().isThumb1Only()) {
 242       // in v8, IfConversion depends on Thumb instruction widths
 243       if (getARMSubtarget().restrictIT() &&
 244           !getARMSubtarget().prefers32BitThumb())
 245         addPass(createThumb2SizeReductionPass());
 246       addPass(&IfConverterID);
 247     }
 248   }
 249   if (getARMSubtarget().isThumb2())
 250     addPass(createThumb2ITBlockPass());
 251
 252   return true;
 253 }
 254
 255 bool ARMPassConfig::addPreEmitPass() {
 256   if (getARMSubtarget().isThumb2()) {
 257     if (!getARMSubtarget().prefers32BitThumb())
 258       addPass(createThumb2SizeReductionPass());
 259
 260     // Constant island pass work on unbundled instructions.
 261     addPass(&UnpackMachineBundlesID);
 262   }
 263
 264   addPass(createARMOptimizeBarriersPass());
 265   addPass(createARMConstantIslandPass());
 266
 267   return true;
 268 }
 269
 270 bool ARMBaseTargetMachine::addCodeEmitter(PassManagerBase &PM,
 271                                           JITCodeEmitter &JCE) {
 272   // Machine code emitter pass for ARM.
 273   PM.add(createARMJITCodeEmitterPass(*this, JCE));
 274   return false;
 275 }