lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  84
  85 // VDUPLANE can produce a quad-register result from a double-register source,
  86 // so the result is not constrained to match the source.
  87 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  88                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  89                                                 SDTCisVT<2, i32>]>>;
  90
  91 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  92                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  93 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  94
  95 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  96 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  97 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  98 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  99
 100 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 101                                          SDTCisSameAs<0, 2>,
 102                                          SDTCisSameAs<0, 3>]>;
 103 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 104 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 105 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 106
 107 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 108                                          SDTCisSameAs<1, 2>]>;
 109 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 110 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 111
 112 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 113                                          SDTCisSameAs<0, 2>]>;
 114 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 115 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 116
 117 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 32 && EltVal == 0);
 122 }]>;
 123
 124 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 125   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 126   unsigned EltBits = 0;
 127   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 128   return (EltBits == 8 && EltVal == 0xff);
 129 }]>;
 130
 131 //===----------------------------------------------------------------------===//
 132 // NEON operand definitions
 133 //===----------------------------------------------------------------------===//
 134
 135 def nModImm : Operand<i32> {
 136   let PrintMethod = "printNEONModImmOperand";
 137 }
 138
 139 //===----------------------------------------------------------------------===//
 140 // NEON load / store instructions
 141 //===----------------------------------------------------------------------===//
 142
 143 // Use VLDM to load a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 145 def VLDMQ
 146   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn, ldstm_mode:$mode),
 147                     IIC_fpLoad_m, "",
 148                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 149
 150 // Use VSTM to store a Q register as a D register pair.
 151 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 152 def VSTMQ
 153   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn, ldstm_mode:$mode),
 154                     IIC_fpStore_m, "",
 155                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 156
 157 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 158
 159 // Classes for VLD* pseudo-instructions with multi-register operands.
 160 // These are expanded to real instructions after register allocation.
 161 class VLDQPseudo<InstrItinClass itin>
 162   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 163 class VLDQWBPseudo<InstrItinClass itin>
 164   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 165                 (ins addrmode6:$addr, am6offset:$offset), itin,
 166                 "$addr.addr = $wb">;
 167 class VLDQQPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 169 class VLDQQWBPseudo<InstrItinClass itin>
 170   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 171                 (ins addrmode6:$addr, am6offset:$offset), itin,
 172                 "$addr.addr = $wb">;
 173 class VLDQQQQWBPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 175                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 176                 "$addr.addr = $wb, $src = $dst">;
 177
 178 //   VLD1     : Vector Load (multiple single elements)
 179 class VLD1D<bits<4> op7_4, string Dt>
 180   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 181           (ins addrmode6:$Rn), IIC_VLD1,
 182           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 183   let Rm = 0b1111;
 184   let Inst{4} = Rn{4};
 185 }
 186 class VLD1Q<bits<4> op7_4, string Dt>
 187   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 188           (ins addrmode6:$Rn), IIC_VLD1x2,
 189           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 190   let Rm = 0b1111;
 191   let Inst{5-4} = Rn{5-4};
 192 }
 193
 194 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 195 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 196 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 197 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 198
 199 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 200 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 201 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 202 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 203
 204 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 205 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 206 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 207 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 208
 209 // ...with address register writeback:
 210 class VLD1DWB<bits<4> op7_4, string Dt>
 211   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 212           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 213           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 214           "$Rn.addr = $wb", []> {
 215   let Inst{4} = Rn{4};
 216 }
 217 class VLD1QWB<bits<4> op7_4, string Dt>
 218   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 219           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 220           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 221           "$Rn.addr = $wb", []> {
 222   let Inst{5-4} = Rn{5-4};
 223 }
 224
 225 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 226 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 227 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 228 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 229
 230 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 231 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 232 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 233 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 234
 235 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 236 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 237 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 238 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 239
 240 // ...with 3 registers (some of these are only for the disassembler):
 241 class VLD1D3<bits<4> op7_4, string Dt>
 242   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 243           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 244           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 245   let Rm = 0b1111;
 246   let Inst{4} = Rn{4};
 247 }
 248 class VLD1D3WB<bits<4> op7_4, string Dt>
 249   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 250           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 251           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 252   let Inst{4} = Rn{4};
 253 }
 254
 255 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 256 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 257 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 258 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 259
 260 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 261 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 262 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 263 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 264
 265 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 266 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 267
 268 // ...with 4 registers (some of these are only for the disassembler):
 269 class VLD1D4<bits<4> op7_4, string Dt>
 270   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 271           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 272           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 273   let Rm = 0b1111;
 274   let Inst{5-4} = Rn{5-4};
 275 }
 276 class VLD1D4WB<bits<4> op7_4, string Dt>
 277   : NLdSt<0,0b10,0b0010,op7_4,
 278           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 279           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 280           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 281           []> {
 282   let Inst{5-4} = Rn{5-4};
 283 }
 284
 285 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 286 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 287 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 288 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 289
 290 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 291 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 292 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 293 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 294
 295 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 296 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 297
 298 //   VLD2     : Vector Load (multiple 2-element structures)
 299 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 300   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 301           (ins addrmode6:$Rn), IIC_VLD2,
 302           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 303   let Rm = 0b1111;
 304   let Inst{5-4} = Rn{5-4};
 305 }
 306 class VLD2Q<bits<4> op7_4, string Dt>
 307   : NLdSt<0, 0b10, 0b0011, op7_4,
 308           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 309           (ins addrmode6:$Rn), IIC_VLD2x2,
 310           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 311   let Rm = 0b1111;
 312   let Inst{5-4} = Rn{5-4};
 313 }
 314
 315 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 316 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 317 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 318
 319 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 320 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 321 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 322
 323 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 324 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 325 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 326
 327 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 328 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 329 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 330
 331 // ...with address register writeback:
 332 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 333   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 334           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 335           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 336           "$Rn.addr = $wb", []> {
 337   let Inst{5-4} = Rn{5-4};
 338 }
 339 class VLD2QWB<bits<4> op7_4, string Dt>
 340   : NLdSt<0, 0b10, 0b0011, op7_4,
 341           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 342           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 343           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 344           "$Rn.addr = $wb", []> {
 345   let Inst{5-4} = Rn{5-4};
 346 }
 347
 348 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 349 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 350 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 351
 352 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 353 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 354 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 355
 356 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 357 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 358 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 359
 360 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 361 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 362 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 363
 364 // ...with double-spaced registers (for disassembly only):
 365 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 366 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 367 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 368 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 369 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 370 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 371
 372 //   VLD3     : Vector Load (multiple 3-element structures)
 373 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 374   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 375           (ins addrmode6:$Rn), IIC_VLD3,
 376           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 377   let Rm = 0b1111;
 378   let Inst{4} = Rn{4};
 379 }
 380
 381 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 382 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 383 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 384
 385 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 386 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 387 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 388
 389 // ...with address register writeback:
 390 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 391   : NLdSt<0, 0b10, op11_8, op7_4,
 392           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 393           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 394           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 395           "$Rn.addr = $wb", []> {
 396   let Inst{4} = Rn{4};
 397 }
 398
 399 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 400 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 401 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 402
 403 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 404 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 405 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 406
 407 // ...with double-spaced registers (non-updating versions for disassembly only):
 408 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 409 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 410 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 411 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 412 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 413 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 414
 415 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 416 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 417 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 418
 419 // ...alternate versions to be allocated odd register numbers:
 420 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 421 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 422 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 423
 424 //   VLD4     : Vector Load (multiple 4-element structures)
 425 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 426   : NLdSt<0, 0b10, op11_8, op7_4,
 427           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 428           (ins addrmode6:$Rn), IIC_VLD4,
 429           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 430   let Rm = 0b1111;
 431   let Inst{5-4} = Rn{5-4};
 432 }
 433
 434 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 435 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 436 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 437
 438 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 439 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 440 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 441
 442 // ...with address register writeback:
 443 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 444   : NLdSt<0, 0b10, op11_8, op7_4,
 445           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 446           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 447           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 448           "$Rn.addr = $wb", []> {
 449   let Inst{5-4} = Rn{5-4};
 450 }
 451
 452 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 453 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 454 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 455
 456 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 457 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 458 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 459
 460 // ...with double-spaced registers (non-updating versions for disassembly only):
 461 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 462 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 463 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 464 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 465 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 466 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 467
 468 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 469 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 470 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 471
 472 // ...alternate versions to be allocated odd register numbers:
 473 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 474 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 475 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 476
 477 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 478
 479 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 480 // These are expanded to real instructions after register allocation.
 481 class VLDQLNPseudo<InstrItinClass itin>
 482   : PseudoNLdSt<(outs QPR:$dst),
 483                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 484                 itin, "$src = $dst">;
 485 class VLDQLNWBPseudo<InstrItinClass itin>
 486   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 487                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 488                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 489 class VLDQQLNPseudo<InstrItinClass itin>
 490   : PseudoNLdSt<(outs QQPR:$dst),
 491                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 492                 itin, "$src = $dst">;
 493 class VLDQQLNWBPseudo<InstrItinClass itin>
 494   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 495                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 496                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 497 class VLDQQQQLNPseudo<InstrItinClass itin>
 498   : PseudoNLdSt<(outs QQQQPR:$dst),
 499                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 500                 itin, "$src = $dst">;
 501 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 502   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 504                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 505
 506 //   VLD1LN   : Vector Load (single element to one lane)
 507 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 508              PatFrag LoadOp>
 509   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 510           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 511           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 512           "$src = $Vd",
 513           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 514                                          (i32 (LoadOp addrmode6:$Rn)),
 515                                          imm:$lane))]> {
 516   let Rm = 0b1111;
 517 }
 518 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 519   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 520                                                (i32 (LoadOp addrmode6:$addr)),
 521                                                imm:$lane))];
 522 }
 523
 524 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 525   let Inst{7-5} = lane{2-0};
 526 }
 527 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 528   let Inst{7-6} = lane{1-0};
 529   let Inst{4}   = Rn{4};
 530 }
 531 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 532   let Inst{7} = lane{0};
 533   let Inst{5} = Rn{4};
 534   let Inst{4} = Rn{4};
 535 }
 536
 537 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 538 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 539 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 540
 541 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 542
 543 // ...with address register writeback:
 544 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 545   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 546           (ins addrmode6:$Rn, am6offset:$Rm,
 547            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 548           "\\{$Vd[$lane]\\}, $Rn$Rm",
 549           "$src = $Vd, $Rn.addr = $wb", []>;
 550
 551 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 552   let Inst{7-5} = lane{2-0};
 553 }
 554 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 555   let Inst{7-6} = lane{1-0};
 556   let Inst{4}   = Rn{4};
 557 }
 558 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 559   let Inst{7} = lane{0};
 560   let Inst{5} = Rn{4};
 561   let Inst{4} = Rn{4};
 562 }
 563
 564 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 565 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 566 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 567
 568 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 569 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 570   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 571           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 572           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 573           "$src1 = $Vd, $src2 = $dst2", []> {
 574   let Rm = 0b1111;
 575   let Inst{4}   = Rn{4};
 576 }
 577
 578 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 579   let Inst{7-5} = lane{2-0};
 580 }
 581 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 582   let Inst{7-6} = lane{1-0};
 583 }
 584 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 585   let Inst{7} = lane{0};
 586 }
 587
 588 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 589 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 590 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 591
 592 // ...with double-spaced registers:
 593 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 594   let Inst{7-6} = lane{1-0};
 595 }
 596 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 597   let Inst{7} = lane{0};
 598 }
 599
 600 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 601 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 602
 603 // ...with address register writeback:
 604 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 605   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 606           (ins addrmode6:$Rn, am6offset:$Rm,
 607            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 608           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 609           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 610   let Inst{4}   = Rn{4};
 611 }
 612
 613 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 614   let Inst{7-5} = lane{2-0};
 615 }
 616 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 617   let Inst{7-6} = lane{1-0};
 618 }
 619 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 620   let Inst{7} = lane{0};
 621 }
 622
 623 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 624 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 625 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 626
 627 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 628   let Inst{7-6} = lane{1-0};
 629 }
 630 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 631   let Inst{7} = lane{0};
 632 }
 633
 634 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 635 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 636
 637 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 638 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 639   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 640           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 641           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 642           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 643           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 644   let Rm = 0b1111;
 645 }
 646
 647 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 648   let Inst{7-5} = lane{2-0};
 649 }
 650 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 651   let Inst{7-6} = lane{1-0};
 652 }
 653 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 654   let Inst{7}   = lane{0};
 655 }
 656
 657 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 658 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 659 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 660
 661 // ...with double-spaced registers:
 662 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 663   let Inst{7-6} = lane{1-0};
 664 }
 665 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 666   let Inst{7}   = lane{0};
 667 }
 668
 669 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 670 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 671
 672 // ...with address register writeback:
 673 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 674   : NLdStLn<1, 0b10, op11_8, op7_4,
 675           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 676           (ins addrmode6:$Rn, am6offset:$Rm,
 677            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 678           IIC_VLD3lnu, "vld3", Dt,
 679           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 680           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 681           []>;
 682
 683 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 684   let Inst{7-5} = lane{2-0};
 685 }
 686 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 687   let Inst{7-6} = lane{1-0};
 688 }
 689 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 690   let Inst{7}   = lane{0};
 691 }
 692
 693 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 694 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 695 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 696
 697 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 698   let Inst{7-6} = lane{1-0};
 699 }
 700 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 701   let Inst{7}   = lane{0};
 702 }
 703
 704 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 705 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 706
 707 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 708 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 709   : NLdStLn<1, 0b10, op11_8, op7_4,
 710           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 711           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 712           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 713           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 714           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 715   let Rm = 0b1111;
 716   let Inst{4}   = Rn{4};
 717 }
 718
 719 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 720   let Inst{7-5} = lane{2-0};
 721 }
 722 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 723   let Inst{7-6} = lane{1-0};
 724 }
 725 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 726   let Inst{7}   = lane{0};
 727   let Inst{5} = Rn{5};
 728 }
 729
 730 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 731 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 732 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 733
 734 // ...with double-spaced registers:
 735 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 736   let Inst{7-6} = lane{1-0};
 737 }
 738 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 739   let Inst{7}   = lane{0};
 740   let Inst{5} = Rn{5};
 741 }
 742
 743 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 744 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 745
 746 // ...with address register writeback:
 747 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 748   : NLdStLn<1, 0b10, op11_8, op7_4,
 749           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 750           (ins addrmode6:$Rn, am6offset:$Rm,
 751            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 752           IIC_VLD4ln, "vld4", Dt,
 753 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 754 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 755           []> {
 756   let Inst{4}   = Rn{4};
 757 }
 758
 759 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 760   let Inst{7-5} = lane{2-0};
 761 }
 762 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 763   let Inst{7-6} = lane{1-0};
 764 }
 765 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 766   let Inst{7}   = lane{0};
 767   let Inst{5} = Rn{5};
 768 }
 769
 770 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 771 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 772 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 773
 774 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 775   let Inst{7-6} = lane{1-0};
 776 }
 777 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 778   let Inst{7}   = lane{0};
 779   let Inst{5} = Rn{5};
 780 }
 781
 782 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 783 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 784
 785 //   VLD1DUP  : Vector Load (single element to all lanes)
 786 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 787 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 788 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 789 //   FIXME: Not yet implemented.
 790 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 791
 792 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 793
 794 // Classes for VST* pseudo-instructions with multi-register operands.
 795 // These are expanded to real instructions after register allocation.
 796 class VSTQPseudo<InstrItinClass itin>
 797   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 798 class VSTQWBPseudo<InstrItinClass itin>
 799   : PseudoNLdSt<(outs GPR:$wb),
 800                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 801                 "$addr.addr = $wb">;
 802 class VSTQQPseudo<InstrItinClass itin>
 803   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 804 class VSTQQWBPseudo<InstrItinClass itin>
 805   : PseudoNLdSt<(outs GPR:$wb),
 806                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 807                 "$addr.addr = $wb">;
 808 class VSTQQQQWBPseudo<InstrItinClass itin>
 809   : PseudoNLdSt<(outs GPR:$wb),
 810                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 811                 "$addr.addr = $wb">;
 812
 813 //   VST1     : Vector Store (multiple single elements)
 814 class VST1D<bits<4> op7_4, string Dt>
 815   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 816           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 817   let Rm = 0b1111;
 818   let Inst{4} = Rn{4};
 819 }
 820 class VST1Q<bits<4> op7_4, string Dt>
 821   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 822           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 823           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 824   let Rm = 0b1111;
 825   let Inst{5-4} = Rn{5-4};
 826 }
 827
 828 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 829 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 830 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 831 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 832
 833 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 834 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 835 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 836 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 837
 838 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 839 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 840 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 841 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 842
 843 // ...with address register writeback:
 844 class VST1DWB<bits<4> op7_4, string Dt>
 845   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 846           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
 847           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 848   let Inst{4} = Rn{4};
 849 }
 850 class VST1QWB<bits<4> op7_4, string Dt>
 851   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 852           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 853           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 854           "$Rn.addr = $wb", []> {
 855   let Inst{5-4} = Rn{5-4};
 856 }
 857
 858 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
 859 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
 860 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
 861 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
 862
 863 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
 864 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
 865 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
 866 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
 867
 868 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 869 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 870 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 871 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 872
 873 // ...with 3 registers (some of these are only for the disassembler):
 874 class VST1D3<bits<4> op7_4, string Dt>
 875   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 876           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
 877           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
 878   let Rm = 0b1111;
 879   let Inst{4} = Rn{4};
 880 }
 881 class VST1D3WB<bits<4> op7_4, string Dt>
 882   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 883           (ins addrmode6:$Rn, am6offset:$Rm,
 884            DPR:$Vd, DPR:$src2, DPR:$src3),
 885           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
 886           "$Rn.addr = $wb", []> {
 887   let Inst{4} = Rn{4};
 888 }
 889
 890 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
 891 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
 892 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
 893 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
 894
 895 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
 896 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
 897 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
 898 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
 899
 900 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 901 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 902
 903 // ...with 4 registers (some of these are only for the disassembler):
 904 class VST1D4<bits<4> op7_4, string Dt>
 905   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 906           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 907           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
 908           []> {
 909   let Rm = 0b1111;
 910   let Inst{5-4} = Rn{5-4};
 911 }
 912 class VST1D4WB<bits<4> op7_4, string Dt>
 913   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 914           (ins addrmode6:$Rn, am6offset:$Rm,
 915            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 916           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 917           "$Rn.addr = $wb", []> {
 918   let Inst{5-4} = Rn{5-4};
 919 }
 920
 921 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
 922 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
 923 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
 924 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
 925
 926 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
 927 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
 928 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
 929 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
 930
 931 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
 932 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
 933
 934 //   VST2     : Vector Store (multiple 2-element structures)
 935 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 936   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 937           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
 938           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 939   let Rm = 0b1111;
 940   let Inst{5-4} = Rn{5-4};
 941 }
 942 class VST2Q<bits<4> op7_4, string Dt>
 943   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 944           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 945           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
 946           "", []> {
 947   let Rm = 0b1111;
 948   let Inst{5-4} = Rn{5-4};
 949 }
 950
 951 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
 952 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
 953 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
 954
 955 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
 956 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
 957 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
 958
 959 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
 960 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
 961 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
 962
 963 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
 964 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
 965 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
 966
 967 // ...with address register writeback:
 968 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 969   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 970           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 971           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 972           "$Rn.addr = $wb", []> {
 973   let Inst{5-4} = Rn{5-4};
 974 }
 975 class VST2QWB<bits<4> op7_4, string Dt>
 976   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 977           (ins addrmode6:$Rn, am6offset:$Rm,
 978            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
 979           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 980           "$Rn.addr = $wb", []> {
 981   let Inst{5-4} = Rn{5-4};
 982 }
 983
 984 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
 985 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
 986 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
 987
 988 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
 989 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
 990 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
 991
 992 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
 993 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 994 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 995
 996 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
 997 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 998 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 999
1000 // ...with double-spaced registers (for disassembly only):
1001 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1002 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1003 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1004 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1005 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1006 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1007
1008 //   VST3     : Vector Store (multiple 3-element structures)
1009 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1010   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1011           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1012           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1013   let Rm = 0b1111;
1014   let Inst{4} = Rn{4};
1015 }
1016
1017 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1018 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1019 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1020
1021 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1022 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1023 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1024
1025 // ...with address register writeback:
1026 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1027   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1028           (ins addrmode6:$Rn, am6offset:$Rm,
1029            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1030           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1031           "$Rn.addr = $wb", []> {
1032   let Inst{4} = Rn{4};
1033 }
1034
1035 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1036 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1037 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1038
1039 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1040 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1041 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1042
1043 // ...with double-spaced registers (non-updating versions for disassembly only):
1044 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1045 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1046 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1047 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1048 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1049 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1050
1051 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1052 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1053 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1054
1055 // ...alternate versions to be allocated odd register numbers:
1056 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1057 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1058 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1059
1060 //   VST4     : Vector Store (multiple 4-element structures)
1061 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1062   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1063           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1064           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1065           "", []> {
1066   let Rm = 0b1111;
1067   let Inst{5-4} = Rn{5-4};
1068 }
1069
1070 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1071 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1072 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1073
1074 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1075 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1076 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1077
1078 // ...with address register writeback:
1079 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1080   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1081           (ins addrmode6:$Rn, am6offset:$Rm,
1082            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1083            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1084           "$Rn.addr = $wb", []> {
1085   let Inst{5-4} = Rn{5-4};
1086 }
1087
1088 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1089 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1090 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1091
1092 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1093 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1094 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1095
1096 // ...with double-spaced registers (non-updating versions for disassembly only):
1097 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1098 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1099 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1100 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1101 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1102 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1103
1104 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1105 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1106 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1107
1108 // ...alternate versions to be allocated odd register numbers:
1109 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1110 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1111 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1112
1113 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1114
1115 // Classes for VST*LN pseudo-instructions with multi-register operands.
1116 // These are expanded to real instructions after register allocation.
1117 class VSTQLNPseudo<InstrItinClass itin>
1118   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1119                 itin, "">;
1120 class VSTQLNWBPseudo<InstrItinClass itin>
1121   : PseudoNLdSt<(outs GPR:$wb),
1122                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1123                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1124 class VSTQQLNPseudo<InstrItinClass itin>
1125   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1126                 itin, "">;
1127 class VSTQQLNWBPseudo<InstrItinClass itin>
1128   : PseudoNLdSt<(outs GPR:$wb),
1129                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1130                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1131 class VSTQQQQLNPseudo<InstrItinClass itin>
1132   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1133                 itin, "">;
1134 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1135   : PseudoNLdSt<(outs GPR:$wb),
1136                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1137                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1138
1139 //   VST1LN   : Vector Store (single element from one lane)
1140 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1141              PatFrag StoreOp, SDNode ExtractOp>
1142   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1143           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1144           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1145           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1146   let Rm = 0b1111;
1147 }
1148 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1149   : VSTQLNPseudo<IIC_VST1ln> {
1150   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1151                           addrmode6:$addr)];
1152 }
1153
1154 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1155                        NEONvgetlaneu> {
1156   let Inst{7-5} = lane{2-0};
1157 }
1158 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1159                        NEONvgetlaneu> {
1160   let Inst{7-6} = lane{1-0};
1161   let Inst{4}   = Rn{5};
1162 }
1163 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1164   let Inst{7}   = lane{0};
1165   let Inst{5-4} = Rn{5-4};
1166 }
1167
1168 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1169 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1170 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1171
1172 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1173
1174 // ...with address register writeback:
1175 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1176   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1177           (ins addrmode6:$Rn, am6offset:$Rm,
1178            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1179           "\\{$Vd[$lane]\\}, $Rn$Rm",
1180           "$Rn.addr = $wb", []>;
1181
1182 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1183   let Inst{7-5} = lane{2-0};
1184 }
1185 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1186   let Inst{7-6} = lane{1-0};
1187   let Inst{4}   = Rn{5};
1188 }
1189 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1190   let Inst{7}   = lane{0};
1191   let Inst{5-4} = Rn{5-4};
1192 }
1193
1194 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1195 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1196 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1197
1198 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1199 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1200   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1201           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1202           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1203           "", []> {
1204   let Rm = 0b1111;
1205   let Inst{4}   = Rn{4};
1206 }
1207
1208 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1209   let Inst{7-5} = lane{2-0};
1210 }
1211 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1212   let Inst{7-6} = lane{1-0};
1213 }
1214 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1215   let Inst{7}   = lane{0};
1216 }
1217
1218 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1219 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1220 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1221
1222 // ...with double-spaced registers:
1223 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1224   let Inst{7-6} = lane{1-0};
1225   let Inst{4}   = Rn{4};
1226 }
1227 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1228   let Inst{7}   = lane{0};
1229   let Inst{4}   = Rn{4};
1230 }
1231
1232 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1233 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1234
1235 // ...with address register writeback:
1236 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1237   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1238           (ins addrmode6:$addr, am6offset:$offset,
1239            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1240           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1241           "$addr.addr = $wb", []> {
1242   let Inst{4}   = Rn{4};
1243 }
1244
1245 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1246   let Inst{7-5} = lane{2-0};
1247 }
1248 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1249   let Inst{7-6} = lane{1-0};
1250 }
1251 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1252   let Inst{7}   = lane{0};
1253 }
1254
1255 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1256 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1257 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1258
1259 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1260   let Inst{7-6} = lane{1-0};
1261 }
1262 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1263   let Inst{7}   = lane{0};
1264 }
1265
1266 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1267 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1268
1269 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1270 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1271   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1272           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1273            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1274           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1275   let Rm = 0b1111;
1276 }
1277
1278 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1279   let Inst{7-5} = lane{2-0};
1280 }
1281 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1282   let Inst{7-6} = lane{1-0};
1283 }
1284 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1285   let Inst{7}   = lane{0};
1286 }
1287
1288 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1289 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1290 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1291
1292 // ...with double-spaced registers:
1293 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1294   let Inst{7-6} = lane{1-0};
1295 }
1296 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1297   let Inst{7}   = lane{0};
1298 }
1299
1300 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1301 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1302
1303 // ...with address register writeback:
1304 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1305   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1306           (ins addrmode6:$Rn, am6offset:$Rm,
1307            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1308           IIC_VST3lnu, "vst3", Dt,
1309           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1310           "$Rn.addr = $wb", []>;
1311
1312 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1313   let Inst{7-5} = lane{2-0};
1314 }
1315 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1316   let Inst{7-6} = lane{1-0};
1317 }
1318 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1319   let Inst{7}   = lane{0};
1320 }
1321
1322 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1323 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1324 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1325
1326 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1327   let Inst{7-6} = lane{1-0};
1328 }
1329 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1330   let Inst{7}   = lane{0};
1331 }
1332
1333 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1334 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1335
1336 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1337 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1338   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1339           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1340            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1341           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1342           "", []> {
1343   let Rm = 0b1111;
1344   let Inst{4} = Rn{4};
1345 }
1346
1347 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1348   let Inst{7-5} = lane{2-0};
1349 }
1350 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1351   let Inst{7-6} = lane{1-0};
1352 }
1353 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1354   let Inst{7}   = lane{0};
1355   let Inst{5} = Rn{5};
1356 }
1357
1358 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1359 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1360 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1361
1362 // ...with double-spaced registers:
1363 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1364   let Inst{7-6} = lane{1-0};
1365 }
1366 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1367   let Inst{7}   = lane{0};
1368   let Inst{5} = Rn{5};
1369 }
1370
1371 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1372 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1373
1374 // ...with address register writeback:
1375 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1376   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1377           (ins addrmode6:$Rn, am6offset:$Rm,
1378            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1379           IIC_VST4lnu, "vst4", Dt,
1380   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1381           "$Rn.addr = $wb", []> {
1382   let Inst{4} = Rn{4};
1383 }
1384
1385 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1386   let Inst{7-5} = lane{2-0};
1387 }
1388 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1389   let Inst{7-6} = lane{1-0};
1390 }
1391 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1392   let Inst{7}   = lane{0};
1393   let Inst{5} = Rn{5};
1394 }
1395
1396 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1397 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1398 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1399
1400 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1401   let Inst{7-6} = lane{1-0};
1402 }
1403 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1404   let Inst{7}   = lane{0};
1405   let Inst{5} = Rn{5};
1406 }
1407
1408 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1409 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1410
1411 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1412
1413
1414 //===----------------------------------------------------------------------===//
1415 // NEON pattern fragments
1416 //===----------------------------------------------------------------------===//
1417
1418 // Extract D sub-registers of Q registers.
1419 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1420   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1421   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1422 }]>;
1423 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1424   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1425   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1426 }]>;
1427 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1428   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1429   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1430 }]>;
1431 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1432   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1433   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1434 }]>;
1435
1436 // Extract S sub-registers of Q/D registers.
1437 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1438   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1439   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1440 }]>;
1441
1442 // Translate lane numbers from Q registers to D subregs.
1443 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1444   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1445 }]>;
1446 def SubReg_i16_lane : SDNodeXForm<imm, [{
1447   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1448 }]>;
1449 def SubReg_i32_lane : SDNodeXForm<imm, [{
1450   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1451 }]>;
1452
1453 //===----------------------------------------------------------------------===//
1454 // Instruction Classes
1455 //===----------------------------------------------------------------------===//
1456
1457 // Basic 2-register operations: single-, double- and quad-register.
1458 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1459            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1460            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1461   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1462         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1463         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1464 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1465            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1466            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1467   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1468         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1469         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1470 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1471            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1472            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1473   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1474         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1475         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1476
1477 // Basic 2-register intrinsics, both double- and quad-register.
1478 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1479               bits<2> op17_16, bits<5> op11_7, bit op4,
1480               InstrItinClass itin, string OpcodeStr, string Dt,
1481               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1482   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1483         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1484         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1485 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1486               bits<2> op17_16, bits<5> op11_7, bit op4,
1487               InstrItinClass itin, string OpcodeStr, string Dt,
1488               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1489   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1490         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1491         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1492
1493 // Narrow 2-register operations.
1494 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1495            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1496            InstrItinClass itin, string OpcodeStr, string Dt,
1497            ValueType TyD, ValueType TyQ, SDNode OpNode>
1498   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1499         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1500         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1501
1502 // Narrow 2-register intrinsics.
1503 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1504               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1505               InstrItinClass itin, string OpcodeStr, string Dt,
1506               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1507   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1508         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1509         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1510
1511 // Long 2-register operations (currently only used for VMOVL).
1512 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1513            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1514            InstrItinClass itin, string OpcodeStr, string Dt,
1515            ValueType TyQ, ValueType TyD, SDNode OpNode>
1516   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1517         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1518         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1519
1520 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1521 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1522   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1523         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1524         OpcodeStr, Dt, "$dst1, $dst2",
1525         "$src1 = $dst1, $src2 = $dst2", []>;
1526 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1527                   InstrItinClass itin, string OpcodeStr, string Dt>
1528   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1529         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1530         "$src1 = $dst1, $src2 = $dst2", []>;
1531
1532 // Basic 3-register operations: single-, double- and quad-register.
1533 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1534            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1535            SDNode OpNode, bit Commutable>
1536   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1537         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1538         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1539   let isCommutable = Commutable;
1540 }
1541
1542 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1543            InstrItinClass itin, string OpcodeStr, string Dt,
1544            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1545   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1546         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1547         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1548         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1549   let isCommutable = Commutable;
1550 }
1551 // Same as N3VD but no data type.
1552 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1553            InstrItinClass itin, string OpcodeStr,
1554            ValueType ResTy, ValueType OpTy,
1555            SDNode OpNode, bit Commutable>
1556   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1557          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1558          OpcodeStr, "$dst, $src1, $src2", "",
1559          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1560   let isCommutable = Commutable;
1561 }
1562
1563 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1564              InstrItinClass itin, string OpcodeStr, string Dt,
1565              ValueType Ty, SDNode ShOp>
1566   : N3V<0, 1, op21_20, op11_8, 1, 0,
1567         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1568         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1569         [(set (Ty DPR:$dst),
1570               (Ty (ShOp (Ty DPR:$src1),
1571                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1572   let isCommutable = 0;
1573 }
1574 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1575                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1576   : N3V<0, 1, op21_20, op11_8, 1, 0,
1577         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1578         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1579         [(set (Ty DPR:$dst),
1580               (Ty (ShOp (Ty DPR:$src1),
1581                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1582   let isCommutable = 0;
1583 }
1584
1585 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1586            InstrItinClass itin, string OpcodeStr, string Dt,
1587            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1588   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1589         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1590         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1591         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1592   let isCommutable = Commutable;
1593 }
1594 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1595            InstrItinClass itin, string OpcodeStr,
1596            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1597   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1598          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1599          OpcodeStr, "$dst, $src1, $src2", "",
1600          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1601   let isCommutable = Commutable;
1602 }
1603 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1604              InstrItinClass itin, string OpcodeStr, string Dt,
1605              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1606   : N3V<1, 1, op21_20, op11_8, 1, 0,
1607         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1608         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1609         [(set (ResTy QPR:$dst),
1610               (ResTy (ShOp (ResTy QPR:$src1),
1611                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1612                                                 imm:$lane)))))]> {
1613   let isCommutable = 0;
1614 }
1615 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1616                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1617   : N3V<1, 1, op21_20, op11_8, 1, 0,
1618         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1619         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1620         [(set (ResTy QPR:$dst),
1621               (ResTy (ShOp (ResTy QPR:$src1),
1622                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1623                                                 imm:$lane)))))]> {
1624   let isCommutable = 0;
1625 }
1626
1627 // Basic 3-register intrinsics, both double- and quad-register.
1628 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1629               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1630               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1631   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1632         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1633         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1634         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1635   let isCommutable = Commutable;
1636 }
1637 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1638                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1639   : N3V<0, 1, op21_20, op11_8, 1, 0,
1640         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1641         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1642         [(set (Ty DPR:$dst),
1643               (Ty (IntOp (Ty DPR:$src1),
1644                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1645                                            imm:$lane)))))]> {
1646   let isCommutable = 0;
1647 }
1648 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1649                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1650   : N3V<0, 1, op21_20, op11_8, 1, 0,
1651         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1652         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1653         [(set (Ty DPR:$dst),
1654               (Ty (IntOp (Ty DPR:$src1),
1655                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1656   let isCommutable = 0;
1657 }
1658 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1659               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1660               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1661   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1662         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1663         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1664         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1665   let isCommutable = 0;
1666 }
1667
1668 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1669               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1670               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1671   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1672         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1673         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1674         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1675   let isCommutable = Commutable;
1676 }
1677 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1678                 string OpcodeStr, string Dt,
1679                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1680   : N3V<1, 1, op21_20, op11_8, 1, 0,
1681         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1682         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1683         [(set (ResTy QPR:$dst),
1684               (ResTy (IntOp (ResTy QPR:$src1),
1685                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1686                                                  imm:$lane)))))]> {
1687   let isCommutable = 0;
1688 }
1689 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1690                   string OpcodeStr, string Dt,
1691                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1692   : N3V<1, 1, op21_20, op11_8, 1, 0,
1693         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1694         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1695         [(set (ResTy QPR:$dst),
1696               (ResTy (IntOp (ResTy QPR:$src1),
1697                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1698                                                  imm:$lane)))))]> {
1699   let isCommutable = 0;
1700 }
1701 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1702               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1703               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1704   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1705         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1706         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1707         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1708   let isCommutable = 0;
1709 }
1710
1711 // Multiply-Add/Sub operations: single-, double- and quad-register.
1712 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1713                 InstrItinClass itin, string OpcodeStr, string Dt,
1714                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1715   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1716         (outs DPR_VFP2:$dst),
1717         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1718         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1719
1720 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1721                 InstrItinClass itin, string OpcodeStr, string Dt,
1722                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1723   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1724         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1725         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1726         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1727                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1728
1729 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1730                   string OpcodeStr, string Dt,
1731                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1732   : N3V<0, 1, op21_20, op11_8, 1, 0,
1733         (outs DPR:$dst),
1734         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1735         NVMulSLFrm, itin,
1736         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1737         [(set (Ty DPR:$dst),
1738               (Ty (ShOp (Ty DPR:$src1),
1739                         (Ty (MulOp DPR:$src2,
1740                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1741                                                      imm:$lane)))))))]>;
1742 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1743                     string OpcodeStr, string Dt,
1744                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1745   : N3V<0, 1, op21_20, op11_8, 1, 0,
1746         (outs DPR:$Vd),
1747         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1748         NVMulSLFrm, itin,
1749         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1750         [(set (Ty DPR:$Vd),
1751               (Ty (ShOp (Ty DPR:$src1),
1752                         (Ty (MulOp DPR:$Vn,
1753                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1754                                                      imm:$lane)))))))]>;
1755
1756 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1757                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1758                 SDNode MulOp, SDNode OpNode>
1759   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1760         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1761         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1762         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1763                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1764 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1765                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1766                   SDNode MulOp, SDNode ShOp>
1767   : N3V<1, 1, op21_20, op11_8, 1, 0,
1768         (outs QPR:$dst),
1769         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1770         NVMulSLFrm, itin,
1771         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1772         [(set (ResTy QPR:$dst),
1773               (ResTy (ShOp (ResTy QPR:$src1),
1774                            (ResTy (MulOp QPR:$src2,
1775                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1776                                                         imm:$lane)))))))]>;
1777 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1778                     string OpcodeStr, string Dt,
1779                     ValueType ResTy, ValueType OpTy,
1780                     SDNode MulOp, SDNode ShOp>
1781   : N3V<1, 1, op21_20, op11_8, 1, 0,
1782         (outs QPR:$dst),
1783         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1784         NVMulSLFrm, itin,
1785         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1786         [(set (ResTy QPR:$dst),
1787               (ResTy (ShOp (ResTy QPR:$src1),
1788                            (ResTy (MulOp QPR:$src2,
1789                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1790                                                         imm:$lane)))))))]>;
1791
1792 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1793 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1794                 InstrItinClass itin, string OpcodeStr, string Dt,
1795                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1796   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1797         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1798         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1799         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1800                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1801 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1802                 InstrItinClass itin, string OpcodeStr, string Dt,
1803                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1804   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1805         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1806         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1807         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1808                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1809
1810 // Neon 3-argument intrinsics, both double- and quad-register.
1811 // The destination register is also used as the first source operand register.
1812 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1813                InstrItinClass itin, string OpcodeStr, string Dt,
1814                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1815   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1816         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1817         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1818         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1819                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1820 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1821                InstrItinClass itin, string OpcodeStr, string Dt,
1822                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1823   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1824         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1825         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1826         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1827                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1828
1829 // Long Multiply-Add/Sub operations.
1830 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1831                 InstrItinClass itin, string OpcodeStr, string Dt,
1832                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1833   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1834         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1835         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1836         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1837                                 (TyQ (MulOp (TyD DPR:$Vn),
1838                                             (TyD DPR:$Vm)))))]>;
1839 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1840                   InstrItinClass itin, string OpcodeStr, string Dt,
1841                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1842   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1843         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1844         NVMulSLFrm, itin,
1845         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1846         [(set QPR:$dst,
1847           (OpNode (TyQ QPR:$src1),
1848                   (TyQ (MulOp (TyD DPR:$src2),
1849                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1850                                                  imm:$lane))))))]>;
1851 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1852                     InstrItinClass itin, string OpcodeStr, string Dt,
1853                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1854   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1855         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1856         NVMulSLFrm, itin,
1857         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1858         [(set QPR:$dst,
1859           (OpNode (TyQ QPR:$src1),
1860                   (TyQ (MulOp (TyD DPR:$src2),
1861                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1862                                                  imm:$lane))))))]>;
1863
1864 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1865 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1866                    InstrItinClass itin, string OpcodeStr, string Dt,
1867                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1868                    SDNode OpNode>
1869   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1870         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1871         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1872         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1873                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1874                                                         (TyD DPR:$Vm)))))))]>;
1875
1876 // Neon Long 3-argument intrinsic.  The destination register is
1877 // a quad-register and is also used as the first source operand register.
1878 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1879                InstrItinClass itin, string OpcodeStr, string Dt,
1880                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1881   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1882         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1883         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1884         [(set QPR:$Vd,
1885           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1886 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1887                  string OpcodeStr, string Dt,
1888                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1889   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1890         (outs QPR:$dst),
1891         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1892         NVMulSLFrm, itin,
1893         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1894         [(set (ResTy QPR:$dst),
1895               (ResTy (IntOp (ResTy QPR:$src1),
1896                             (OpTy DPR:$src2),
1897                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1898                                                 imm:$lane)))))]>;
1899 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1900                    InstrItinClass itin, string OpcodeStr, string Dt,
1901                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1902   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1903         (outs QPR:$dst),
1904         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1905         NVMulSLFrm, itin,
1906         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1907         [(set (ResTy QPR:$dst),
1908               (ResTy (IntOp (ResTy QPR:$src1),
1909                             (OpTy DPR:$src2),
1910                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1911                                                 imm:$lane)))))]>;
1912
1913 // Narrowing 3-register intrinsics.
1914 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1915               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1916               Intrinsic IntOp, bit Commutable>
1917   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1918         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1919         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1920         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1921   let isCommutable = Commutable;
1922 }
1923
1924 // Long 3-register operations.
1925 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1926            InstrItinClass itin, string OpcodeStr, string Dt,
1927            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1928   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1929         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1930         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1931         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1932   let isCommutable = Commutable;
1933 }
1934 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1935              InstrItinClass itin, string OpcodeStr, string Dt,
1936              ValueType TyQ, ValueType TyD, SDNode OpNode>
1937   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1938         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1939         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1940         [(set QPR:$dst,
1941           (TyQ (OpNode (TyD DPR:$src1),
1942                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1943 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1944                InstrItinClass itin, string OpcodeStr, string Dt,
1945                ValueType TyQ, ValueType TyD, SDNode OpNode>
1946   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1947         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1948         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1949         [(set QPR:$dst,
1950           (TyQ (OpNode (TyD DPR:$src1),
1951                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1952
1953 // Long 3-register operations with explicitly extended operands.
1954 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1955               InstrItinClass itin, string OpcodeStr, string Dt,
1956               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1957               bit Commutable>
1958   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1959         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
1960         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
1961         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
1962                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1963   let isCommutable = Commutable;
1964 }
1965
1966 // Long 3-register intrinsics with explicit extend (VABDL).
1967 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1968                  InstrItinClass itin, string OpcodeStr, string Dt,
1969                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1970                  bit Commutable>
1971   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1972         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1973         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1974         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1975                                                 (TyD DPR:$src2))))))]> {
1976   let isCommutable = Commutable;
1977 }
1978
1979 // Long 3-register intrinsics.
1980 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1981               InstrItinClass itin, string OpcodeStr, string Dt,
1982               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1983   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1984         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1985         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1986         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1987   let isCommutable = Commutable;
1988 }
1989 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1990                 string OpcodeStr, string Dt,
1991                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1992   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1993         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1994         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1995         [(set (ResTy QPR:$dst),
1996               (ResTy (IntOp (OpTy DPR:$src1),
1997                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1998                                                 imm:$lane)))))]>;
1999 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2000                   InstrItinClass itin, string OpcodeStr, string Dt,
2001                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2002   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2003         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
2004         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2005         [(set (ResTy QPR:$dst),
2006               (ResTy (IntOp (OpTy DPR:$src1),
2007                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
2008                                                 imm:$lane)))))]>;
2009
2010 // Wide 3-register operations.
2011 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2012            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2013            SDNode OpNode, SDNode ExtOp, bit Commutable>
2014   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2015         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
2016         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
2017         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
2018                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2019   let isCommutable = Commutable;
2020 }
2021
2022 // Pairwise long 2-register intrinsics, both double- and quad-register.
2023 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2024                 bits<2> op17_16, bits<5> op11_7, bit op4,
2025                 string OpcodeStr, string Dt,
2026                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2027   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
2028         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2029         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
2030 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2031                 bits<2> op17_16, bits<5> op11_7, bit op4,
2032                 string OpcodeStr, string Dt,
2033                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2034   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
2035         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2036         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
2037
2038 // Pairwise long 2-register accumulate intrinsics,
2039 // both double- and quad-register.
2040 // The destination register is also used as the first source operand register.
2041 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2042                  bits<2> op17_16, bits<5> op11_7, bit op4,
2043                  string OpcodeStr, string Dt,
2044                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2045   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2046         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2047         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2048         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2049 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2050                  bits<2> op17_16, bits<5> op11_7, bit op4,
2051                  string OpcodeStr, string Dt,
2052                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2053   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2054         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2055         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2056         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2057
2058 // Shift by immediate,
2059 // both double- and quad-register.
2060 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2061              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2062              ValueType Ty, SDNode OpNode>
2063   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2064            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
2065            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2066            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
2067 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2068              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2069              ValueType Ty, SDNode OpNode>
2070   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2071            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
2072            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2073            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
2074
2075 // Long shift by immediate.
2076 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2077              string OpcodeStr, string Dt,
2078              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2079   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2080            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
2081            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2082            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
2083                                           (i32 imm:$SIMM))))]>;
2084
2085 // Narrow shift by immediate.
2086 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2087              InstrItinClass itin, string OpcodeStr, string Dt,
2088              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2089   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2090            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
2091            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2092            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
2093                                           (i32 imm:$SIMM))))]>;
2094
2095 // Shift right by immediate and accumulate,
2096 // both double- and quad-register.
2097 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2098                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2099   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2100            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2101            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2102            [(set DPR:$Vd, (Ty (add DPR:$src1,
2103                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2104 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2105                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2106   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2107            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2108            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2109            [(set QPR:$Vd, (Ty (add QPR:$src1,
2110                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2111
2112 // Shift by immediate and insert,
2113 // both double- and quad-register.
2114 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2115                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2116   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2117            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2118            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2119            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2120 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2121                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2122   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2123            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2124            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2125            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2126
2127 // Convert, with fractional bits immediate,
2128 // both double- and quad-register.
2129 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2130               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2131               Intrinsic IntOp>
2132   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2133            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2134            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2135            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2136 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2137               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2138               Intrinsic IntOp>
2139   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2140            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2141            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2142            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2143
2144 //===----------------------------------------------------------------------===//
2145 // Multiclasses
2146 //===----------------------------------------------------------------------===//
2147
2148 // Abbreviations used in multiclass suffixes:
2149 //   Q = quarter int (8 bit) elements
2150 //   H = half int (16 bit) elements
2151 //   S = single int (32 bit) elements
2152 //   D = double int (64 bit) elements
2153
2154 // Neon 2-register vector operations -- for disassembly only.
2155
2156 // First with only element sizes of 8, 16 and 32 bits:
2157 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2158                        bits<5> op11_7, bit op4, string opc, string Dt,
2159                        string asm, SDNode OpNode> {
2160   // 64-bit vector types.
2161   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2162                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2163                   opc, !strconcat(Dt, "8"), asm, "",
2164                   [(set DPR:$dst, (v8i8 (OpNode (v8i8 DPR:$src))))]>;
2165   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2166                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2167                   opc, !strconcat(Dt, "16"), asm, "",
2168                   [(set DPR:$dst, (v4i16 (OpNode (v4i16 DPR:$src))))]>;
2169   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2170                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2171                   opc, !strconcat(Dt, "32"), asm, "",
2172                   [(set DPR:$dst, (v2i32 (OpNode (v2i32 DPR:$src))))]>;
2173   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2174                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2175                   opc, "f32", asm, "",
2176                   [(set DPR:$dst, (v2f32 (OpNode (v2f32 DPR:$src))))]> {
2177     let Inst{10} = 1; // overwrite F = 1
2178   }
2179
2180   // 128-bit vector types.
2181   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2182                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2183                   opc, !strconcat(Dt, "8"), asm, "",
2184                   [(set QPR:$dst, (v16i8 (OpNode (v16i8 QPR:$src))))]>;
2185   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2186                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2187                   opc, !strconcat(Dt, "16"), asm, "",
2188                   [(set QPR:$dst, (v8i16 (OpNode (v8i16 QPR:$src))))]>;
2189   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2190                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2191                   opc, !strconcat(Dt, "32"), asm, "",
2192                   [(set QPR:$dst, (v4i32 (OpNode (v4i32 QPR:$src))))]>;
2193   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2194                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2195                   opc, "f32", asm, "",
2196                   [(set QPR:$dst, (v4f32 (OpNode (v4f32 QPR:$src))))]> {
2197     let Inst{10} = 1; // overwrite F = 1
2198   }
2199 }
2200
2201 // Neon 3-register vector operations.
2202
2203 // First with only element sizes of 8, 16 and 32 bits:
2204 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2205                    InstrItinClass itinD16, InstrItinClass itinD32,
2206                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2207                    string OpcodeStr, string Dt,
2208                    SDNode OpNode, bit Commutable = 0> {
2209   // 64-bit vector types.
2210   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2211                    OpcodeStr, !strconcat(Dt, "8"),
2212                    v8i8, v8i8, OpNode, Commutable>;
2213   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2214                    OpcodeStr, !strconcat(Dt, "16"),
2215                    v4i16, v4i16, OpNode, Commutable>;
2216   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2217                    OpcodeStr, !strconcat(Dt, "32"),
2218                    v2i32, v2i32, OpNode, Commutable>;
2219
2220   // 128-bit vector types.
2221   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2222                    OpcodeStr, !strconcat(Dt, "8"),
2223                    v16i8, v16i8, OpNode, Commutable>;
2224   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2225                    OpcodeStr, !strconcat(Dt, "16"),
2226                    v8i16, v8i16, OpNode, Commutable>;
2227   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2228                    OpcodeStr, !strconcat(Dt, "32"),
2229                    v4i32, v4i32, OpNode, Commutable>;
2230 }
2231
2232 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2233   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2234                        v4i16, ShOp>;
2235   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2236                      v2i32, ShOp>;
2237   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2238                        v8i16, v4i16, ShOp>;
2239   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2240                      v4i32, v2i32, ShOp>;
2241 }
2242
2243 // ....then also with element size 64 bits:
2244 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2245                     InstrItinClass itinD, InstrItinClass itinQ,
2246                     string OpcodeStr, string Dt,
2247                     SDNode OpNode, bit Commutable = 0>
2248   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2249             OpcodeStr, Dt, OpNode, Commutable> {
2250   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2251                    OpcodeStr, !strconcat(Dt, "64"),
2252                    v1i64, v1i64, OpNode, Commutable>;
2253   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2254                    OpcodeStr, !strconcat(Dt, "64"),
2255                    v2i64, v2i64, OpNode, Commutable>;
2256 }
2257
2258
2259 // Neon Narrowing 2-register vector operations,
2260 //   source operand element sizes of 16, 32 and 64 bits:
2261 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2262                     bits<5> op11_7, bit op6, bit op4,
2263                     InstrItinClass itin, string OpcodeStr, string Dt,
2264                     SDNode OpNode> {
2265   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2266                    itin, OpcodeStr, !strconcat(Dt, "16"),
2267                    v8i8, v8i16, OpNode>;
2268   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2269                    itin, OpcodeStr, !strconcat(Dt, "32"),
2270                    v4i16, v4i32, OpNode>;
2271   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2272                    itin, OpcodeStr, !strconcat(Dt, "64"),
2273                    v2i32, v2i64, OpNode>;
2274 }
2275
2276 // Neon Narrowing 2-register vector intrinsics,
2277 //   source operand element sizes of 16, 32 and 64 bits:
2278 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2279                        bits<5> op11_7, bit op6, bit op4,
2280                        InstrItinClass itin, string OpcodeStr, string Dt,
2281                        Intrinsic IntOp> {
2282   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2283                       itin, OpcodeStr, !strconcat(Dt, "16"),
2284                       v8i8, v8i16, IntOp>;
2285   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2286                       itin, OpcodeStr, !strconcat(Dt, "32"),
2287                       v4i16, v4i32, IntOp>;
2288   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2289                       itin, OpcodeStr, !strconcat(Dt, "64"),
2290                       v2i32, v2i64, IntOp>;
2291 }
2292
2293
2294 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2295 //   source operand element sizes of 16, 32 and 64 bits:
2296 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2297                     string OpcodeStr, string Dt, SDNode OpNode> {
2298   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2299                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2300   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2301                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2302   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2303                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2304 }
2305
2306
2307 // Neon 3-register vector intrinsics.
2308
2309 // First with only element sizes of 16 and 32 bits:
2310 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2311                      InstrItinClass itinD16, InstrItinClass itinD32,
2312                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2313                      string OpcodeStr, string Dt,
2314                      Intrinsic IntOp, bit Commutable = 0> {
2315   // 64-bit vector types.
2316   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2317                       OpcodeStr, !strconcat(Dt, "16"),
2318                       v4i16, v4i16, IntOp, Commutable>;
2319   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2320                       OpcodeStr, !strconcat(Dt, "32"),
2321                       v2i32, v2i32, IntOp, Commutable>;
2322
2323   // 128-bit vector types.
2324   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2325                       OpcodeStr, !strconcat(Dt, "16"),
2326                       v8i16, v8i16, IntOp, Commutable>;
2327   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2328                       OpcodeStr, !strconcat(Dt, "32"),
2329                       v4i32, v4i32, IntOp, Commutable>;
2330 }
2331 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2332                      InstrItinClass itinD16, InstrItinClass itinD32,
2333                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2334                      string OpcodeStr, string Dt,
2335                      Intrinsic IntOp> {
2336   // 64-bit vector types.
2337   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2338                       OpcodeStr, !strconcat(Dt, "16"),
2339                       v4i16, v4i16, IntOp>;
2340   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2341                       OpcodeStr, !strconcat(Dt, "32"),
2342                       v2i32, v2i32, IntOp>;
2343
2344   // 128-bit vector types.
2345   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2346                       OpcodeStr, !strconcat(Dt, "16"),
2347                       v8i16, v8i16, IntOp>;
2348   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2349                       OpcodeStr, !strconcat(Dt, "32"),
2350                       v4i32, v4i32, IntOp>;
2351 }
2352
2353 multiclass N3VIntSL_HS<bits<4> op11_8,
2354                        InstrItinClass itinD16, InstrItinClass itinD32,
2355                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2356                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2357   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2358                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2359   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2360                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2361   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2362                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2363   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2364                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2365 }
2366
2367 // ....then also with element size of 8 bits:
2368 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2369                       InstrItinClass itinD16, InstrItinClass itinD32,
2370                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2371                       string OpcodeStr, string Dt,
2372                       Intrinsic IntOp, bit Commutable = 0>
2373   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2374               OpcodeStr, Dt, IntOp, Commutable> {
2375   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2376                       OpcodeStr, !strconcat(Dt, "8"),
2377                       v8i8, v8i8, IntOp, Commutable>;
2378   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2379                       OpcodeStr, !strconcat(Dt, "8"),
2380                       v16i8, v16i8, IntOp, Commutable>;
2381 }
2382 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2383                       InstrItinClass itinD16, InstrItinClass itinD32,
2384                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2385                       string OpcodeStr, string Dt,
2386                       Intrinsic IntOp>
2387   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2388               OpcodeStr, Dt, IntOp> {
2389   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2390                       OpcodeStr, !strconcat(Dt, "8"),
2391                       v8i8, v8i8, IntOp>;
2392   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2393                       OpcodeStr, !strconcat(Dt, "8"),
2394                       v16i8, v16i8, IntOp>;
2395 }
2396
2397
2398 // ....then also with element size of 64 bits:
2399 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2400                        InstrItinClass itinD16, InstrItinClass itinD32,
2401                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2402                        string OpcodeStr, string Dt,
2403                        Intrinsic IntOp, bit Commutable = 0>
2404   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2405                OpcodeStr, Dt, IntOp, Commutable> {
2406   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2407                       OpcodeStr, !strconcat(Dt, "64"),
2408                       v1i64, v1i64, IntOp, Commutable>;
2409   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2410                       OpcodeStr, !strconcat(Dt, "64"),
2411                       v2i64, v2i64, IntOp, Commutable>;
2412 }
2413 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2414                        InstrItinClass itinD16, InstrItinClass itinD32,
2415                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2416                        string OpcodeStr, string Dt,
2417                        Intrinsic IntOp>
2418   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2419                OpcodeStr, Dt, IntOp> {
2420   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2421                       OpcodeStr, !strconcat(Dt, "64"),
2422                       v1i64, v1i64, IntOp>;
2423   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2424                       OpcodeStr, !strconcat(Dt, "64"),
2425                       v2i64, v2i64, IntOp>;
2426 }
2427
2428 // Neon Narrowing 3-register vector intrinsics,
2429 //   source operand element sizes of 16, 32 and 64 bits:
2430 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2431                        string OpcodeStr, string Dt,
2432                        Intrinsic IntOp, bit Commutable = 0> {
2433   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2434                       OpcodeStr, !strconcat(Dt, "16"),
2435                       v8i8, v8i16, IntOp, Commutable>;
2436   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2437                       OpcodeStr, !strconcat(Dt, "32"),
2438                       v4i16, v4i32, IntOp, Commutable>;
2439   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2440                       OpcodeStr, !strconcat(Dt, "64"),
2441                       v2i32, v2i64, IntOp, Commutable>;
2442 }
2443
2444
2445 // Neon Long 3-register vector operations.
2446
2447 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2448                     InstrItinClass itin16, InstrItinClass itin32,
2449                     string OpcodeStr, string Dt,
2450                     SDNode OpNode, bit Commutable = 0> {
2451   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2452                    OpcodeStr, !strconcat(Dt, "8"),
2453                    v8i16, v8i8, OpNode, Commutable>;
2454   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2455                    OpcodeStr, !strconcat(Dt, "16"),
2456                    v4i32, v4i16, OpNode, Commutable>;
2457   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2458                    OpcodeStr, !strconcat(Dt, "32"),
2459                    v2i64, v2i32, OpNode, Commutable>;
2460 }
2461
2462 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2463                      InstrItinClass itin, string OpcodeStr, string Dt,
2464                      SDNode OpNode> {
2465   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2466                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2467   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2468                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2469 }
2470
2471 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2472                        InstrItinClass itin16, InstrItinClass itin32,
2473                        string OpcodeStr, string Dt,
2474                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2475   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2476                       OpcodeStr, !strconcat(Dt, "8"),
2477                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2478   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2479                       OpcodeStr, !strconcat(Dt, "16"),
2480                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2481   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2482                       OpcodeStr, !strconcat(Dt, "32"),
2483                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2484 }
2485
2486 // Neon Long 3-register vector intrinsics.
2487
2488 // First with only element sizes of 16 and 32 bits:
2489 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2490                       InstrItinClass itin16, InstrItinClass itin32,
2491                       string OpcodeStr, string Dt,
2492                       Intrinsic IntOp, bit Commutable = 0> {
2493   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2494                       OpcodeStr, !strconcat(Dt, "16"),
2495                       v4i32, v4i16, IntOp, Commutable>;
2496   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2497                       OpcodeStr, !strconcat(Dt, "32"),
2498                       v2i64, v2i32, IntOp, Commutable>;
2499 }
2500
2501 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2502                         InstrItinClass itin, string OpcodeStr, string Dt,
2503                         Intrinsic IntOp> {
2504   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2505                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2506   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2507                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2508 }
2509
2510 // ....then also with element size of 8 bits:
2511 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2512                        InstrItinClass itin16, InstrItinClass itin32,
2513                        string OpcodeStr, string Dt,
2514                        Intrinsic IntOp, bit Commutable = 0>
2515   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2516                IntOp, Commutable> {
2517   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2518                       OpcodeStr, !strconcat(Dt, "8"),
2519                       v8i16, v8i8, IntOp, Commutable>;
2520 }
2521
2522 // ....with explicit extend (VABDL).
2523 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2524                        InstrItinClass itin, string OpcodeStr, string Dt,
2525                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2526   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2527                          OpcodeStr, !strconcat(Dt, "8"),
2528                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2529   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2530                          OpcodeStr, !strconcat(Dt, "16"),
2531                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2532   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2533                          OpcodeStr, !strconcat(Dt, "32"),
2534                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2535 }
2536
2537
2538 // Neon Wide 3-register vector intrinsics,
2539 //   source operand element sizes of 8, 16 and 32 bits:
2540 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2541                     string OpcodeStr, string Dt,
2542                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2543   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2544                    OpcodeStr, !strconcat(Dt, "8"),
2545                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2546   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2547                    OpcodeStr, !strconcat(Dt, "16"),
2548                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2549   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2550                    OpcodeStr, !strconcat(Dt, "32"),
2551                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2552 }
2553
2554
2555 // Neon Multiply-Op vector operations,
2556 //   element sizes of 8, 16 and 32 bits:
2557 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2558                         InstrItinClass itinD16, InstrItinClass itinD32,
2559                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2560                         string OpcodeStr, string Dt, SDNode OpNode> {
2561   // 64-bit vector types.
2562   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2563                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2564   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2565                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2566   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2567                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2568
2569   // 128-bit vector types.
2570   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2571                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2572   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2573                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2574   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2575                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2576 }
2577
2578 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2579                          InstrItinClass itinD16, InstrItinClass itinD32,
2580                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2581                          string OpcodeStr, string Dt, SDNode ShOp> {
2582   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2583                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2584   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2585                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2586   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2587                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2588                             mul, ShOp>;
2589   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2590                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2591                           mul, ShOp>;
2592 }
2593
2594 // Neon Intrinsic-Op vector operations,
2595 //   element sizes of 8, 16 and 32 bits:
2596 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2597                         InstrItinClass itinD, InstrItinClass itinQ,
2598                         string OpcodeStr, string Dt, Intrinsic IntOp,
2599                         SDNode OpNode> {
2600   // 64-bit vector types.
2601   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2602                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2603   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2604                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2605   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2606                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2607
2608   // 128-bit vector types.
2609   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2610                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2611   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2612                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2613   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2614                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2615 }
2616
2617 // Neon 3-argument intrinsics,
2618 //   element sizes of 8, 16 and 32 bits:
2619 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2620                        InstrItinClass itinD, InstrItinClass itinQ,
2621                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2622   // 64-bit vector types.
2623   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2624                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2625   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2626                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2627   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2628                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2629
2630   // 128-bit vector types.
2631   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2632                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2633   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2634                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2635   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2636                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2637 }
2638
2639
2640 // Neon Long Multiply-Op vector operations,
2641 //   element sizes of 8, 16 and 32 bits:
2642 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2643                          InstrItinClass itin16, InstrItinClass itin32,
2644                          string OpcodeStr, string Dt, SDNode MulOp,
2645                          SDNode OpNode> {
2646   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2647                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2648   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2649                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2650   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2651                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2652 }
2653
2654 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2655                           string Dt, SDNode MulOp, SDNode OpNode> {
2656   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2657                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2658   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2659                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2660 }
2661
2662
2663 // Neon Long 3-argument intrinsics.
2664
2665 // First with only element sizes of 16 and 32 bits:
2666 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2667                        InstrItinClass itin16, InstrItinClass itin32,
2668                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2669   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2670                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2671   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2672                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2673 }
2674
2675 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2676                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2677   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2678                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2679   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2680                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2681 }
2682
2683 // ....then also with element size of 8 bits:
2684 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2685                         InstrItinClass itin16, InstrItinClass itin32,
2686                         string OpcodeStr, string Dt, Intrinsic IntOp>
2687   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2688   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2689                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2690 }
2691
2692 // ....with explicit extend (VABAL).
2693 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2694                             InstrItinClass itin, string OpcodeStr, string Dt,
2695                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2696   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2697                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2698                            IntOp, ExtOp, OpNode>;
2699   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2700                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2701                            IntOp, ExtOp, OpNode>;
2702   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2703                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2704                            IntOp, ExtOp, OpNode>;
2705 }
2706
2707
2708 // Neon 2-register vector intrinsics,
2709 //   element sizes of 8, 16 and 32 bits:
2710 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2711                       bits<5> op11_7, bit op4,
2712                       InstrItinClass itinD, InstrItinClass itinQ,
2713                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2714   // 64-bit vector types.
2715   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2716                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2717   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2718                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2719   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2720                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2721
2722   // 128-bit vector types.
2723   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2724                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2725   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2726                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2727   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2728                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2729 }
2730
2731
2732 // Neon Pairwise long 2-register intrinsics,
2733 //   element sizes of 8, 16 and 32 bits:
2734 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2735                         bits<5> op11_7, bit op4,
2736                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2737   // 64-bit vector types.
2738   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2739                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2740   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2741                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2742   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2743                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2744
2745   // 128-bit vector types.
2746   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2747                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2748   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2749                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2750   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2751                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2752 }
2753
2754
2755 // Neon Pairwise long 2-register accumulate intrinsics,
2756 //   element sizes of 8, 16 and 32 bits:
2757 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2758                          bits<5> op11_7, bit op4,
2759                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2760   // 64-bit vector types.
2761   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2762                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2763   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2764                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2765   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2766                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2767
2768   // 128-bit vector types.
2769   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2770                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2771   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2772                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2773   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2774                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2775 }
2776
2777
2778 // Neon 2-register vector shift by immediate,
2779 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2780 //   element sizes of 8, 16, 32 and 64 bits:
2781 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2782                      InstrItinClass itin, string OpcodeStr, string Dt,
2783                      SDNode OpNode, Format f> {
2784   // 64-bit vector types.
2785   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2786                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2787     let Inst{21-19} = 0b001; // imm6 = 001xxx
2788   }
2789   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2790                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2791     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2792   }
2793   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2794                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2795     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2796   }
2797   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2798                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2799                              // imm6 = xxxxxx
2800
2801   // 128-bit vector types.
2802   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2803                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2804     let Inst{21-19} = 0b001; // imm6 = 001xxx
2805   }
2806   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2807                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2808     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2809   }
2810   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2811                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2812     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2813   }
2814   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2815                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2816                              // imm6 = xxxxxx
2817 }
2818
2819 // Neon Shift-Accumulate vector operations,
2820 //   element sizes of 8, 16, 32 and 64 bits:
2821 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2822                          string OpcodeStr, string Dt, SDNode ShOp> {
2823   // 64-bit vector types.
2824   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2825                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2826     let Inst{21-19} = 0b001; // imm6 = 001xxx
2827   }
2828   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2829                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2830     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2831   }
2832   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2833                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2834     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2835   }
2836   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2837                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2838                              // imm6 = xxxxxx
2839
2840   // 128-bit vector types.
2841   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2842                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2843     let Inst{21-19} = 0b001; // imm6 = 001xxx
2844   }
2845   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2846                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2847     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2848   }
2849   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2850                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2851     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2852   }
2853   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2854                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2855                              // imm6 = xxxxxx
2856 }
2857
2858
2859 // Neon Shift-Insert vector operations,
2860 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2861 //   element sizes of 8, 16, 32 and 64 bits:
2862 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2863                          string OpcodeStr, SDNode ShOp,
2864                          Format f> {
2865   // 64-bit vector types.
2866   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2867                         f, OpcodeStr, "8", v8i8, ShOp> {
2868     let Inst{21-19} = 0b001; // imm6 = 001xxx
2869   }
2870   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2871                         f, OpcodeStr, "16", v4i16, ShOp> {
2872     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2873   }
2874   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2875                         f, OpcodeStr, "32", v2i32, ShOp> {
2876     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2877   }
2878   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2879                         f, OpcodeStr, "64", v1i64, ShOp>;
2880                              // imm6 = xxxxxx
2881
2882   // 128-bit vector types.
2883   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2884                         f, OpcodeStr, "8", v16i8, ShOp> {
2885     let Inst{21-19} = 0b001; // imm6 = 001xxx
2886   }
2887   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2888                         f, OpcodeStr, "16", v8i16, ShOp> {
2889     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2890   }
2891   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2892                         f, OpcodeStr, "32", v4i32, ShOp> {
2893     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2894   }
2895   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2896                         f, OpcodeStr, "64", v2i64, ShOp>;
2897                              // imm6 = xxxxxx
2898 }
2899
2900 // Neon Shift Long operations,
2901 //   element sizes of 8, 16, 32 bits:
2902 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2903                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2904   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2905                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2906     let Inst{21-19} = 0b001; // imm6 = 001xxx
2907   }
2908   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2909                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2910     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2911   }
2912   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2913                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2914     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2915   }
2916 }
2917
2918 // Neon Shift Narrow operations,
2919 //   element sizes of 16, 32, 64 bits:
2920 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2921                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2922                       SDNode OpNode> {
2923   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2924                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2925     let Inst{21-19} = 0b001; // imm6 = 001xxx
2926   }
2927   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2928                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2929     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2930   }
2931   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2932                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2933     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2934   }
2935 }
2936
2937 //===----------------------------------------------------------------------===//
2938 // Instruction Definitions.
2939 //===----------------------------------------------------------------------===//
2940
2941 // Vector Add Operations.
2942
2943 //   VADD     : Vector Add (integer and floating-point)
2944 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2945                          add, 1>;
2946 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2947                      v2f32, v2f32, fadd, 1>;
2948 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2949                      v4f32, v4f32, fadd, 1>;
2950 //   VADDL    : Vector Add Long (Q = D + D)
2951 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2952                             "vaddl", "s", add, sext, 1>;
2953 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2954                             "vaddl", "u", add, zext, 1>;
2955 //   VADDW    : Vector Add Wide (Q = Q + D)
2956 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2957 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2958 //   VHADD    : Vector Halving Add
2959 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2960                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2961                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2962 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2963                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2964                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2965 //   VRHADD   : Vector Rounding Halving Add
2966 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2967                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2968                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2969 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2970                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2971                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2972 //   VQADD    : Vector Saturating Add
2973 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2974                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2975                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2976 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2977                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2978                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2979 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2980 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2981                             int_arm_neon_vaddhn, 1>;
2982 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2983 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2984                             int_arm_neon_vraddhn, 1>;
2985
2986 // Vector Multiply Operations.
2987
2988 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2989 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2990                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2991 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2992                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2993 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2994                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2995 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
2996                      v2f32, v2f32, fmul, 1>;
2997 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
2998                      v4f32, v4f32, fmul, 1>;
2999 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3000 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3001 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3002                        v2f32, fmul>;
3003
3004 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3005                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3006           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3007                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3008                                       (DSubReg_i16_reg imm:$lane))),
3009                               (SubReg_i16_lane imm:$lane)))>;
3010 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3011                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3012           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3013                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3014                                       (DSubReg_i32_reg imm:$lane))),
3015                               (SubReg_i32_lane imm:$lane)))>;
3016 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3017                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3018           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3019                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3020                                    (DSubReg_i32_reg imm:$lane))),
3021                            (SubReg_i32_lane imm:$lane)))>;
3022
3023 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3024 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3025                           IIC_VMULi16Q, IIC_VMULi32Q,
3026                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3027 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3028                             IIC_VMULi16Q, IIC_VMULi32Q,
3029                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3030 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3031                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3032                                                             imm:$lane)))),
3033           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3034                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3035                                          (DSubReg_i16_reg imm:$lane))),
3036                                  (SubReg_i16_lane imm:$lane)))>;
3037 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3038                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3039                                                             imm:$lane)))),
3040           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3041                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3042                                          (DSubReg_i32_reg imm:$lane))),
3043                                  (SubReg_i32_lane imm:$lane)))>;
3044
3045 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3046 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3047                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3048                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3049 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3050                               IIC_VMULi16Q, IIC_VMULi32Q,
3051                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3052 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3053                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3054                                                              imm:$lane)))),
3055           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3056                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3057                                           (DSubReg_i16_reg imm:$lane))),
3058                                   (SubReg_i16_lane imm:$lane)))>;
3059 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3060                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3061                                                              imm:$lane)))),
3062           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3063                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3064                                           (DSubReg_i32_reg imm:$lane))),
3065                                   (SubReg_i32_lane imm:$lane)))>;
3066
3067 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3068 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3069                          "vmull", "s", NEONvmulls, 1>;
3070 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3071                          "vmull", "u", NEONvmullu, 1>;
3072 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3073                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3074 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3075 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3076
3077 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3078 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3079                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3080 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3081                              "vqdmull", "s", int_arm_neon_vqdmull>;
3082
3083 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3084
3085 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3086 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3087                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3088 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3089                           v2f32, fmul, fadd>;
3090 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3091                           v4f32, fmul, fadd>;
3092 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3093                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3094 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3095                             v2f32, fmul, fadd>;
3096 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3097                             v4f32, v2f32, fmul, fadd>;
3098
3099 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3100                   (mul (v8i16 QPR:$src2),
3101                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3102           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3103                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3104                                       (DSubReg_i16_reg imm:$lane))),
3105                               (SubReg_i16_lane imm:$lane)))>;
3106
3107 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3108                   (mul (v4i32 QPR:$src2),
3109                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3110           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3111                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3112                                       (DSubReg_i32_reg imm:$lane))),
3113                               (SubReg_i32_lane imm:$lane)))>;
3114
3115 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
3116                   (fmul (v4f32 QPR:$src2),
3117                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3118           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3119                            (v4f32 QPR:$src2),
3120                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3121                                    (DSubReg_i32_reg imm:$lane))),
3122                            (SubReg_i32_lane imm:$lane)))>;
3123
3124 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3125 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3126                               "vmlal", "s", NEONvmulls, add>;
3127 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3128                               "vmlal", "u", NEONvmullu, add>;
3129
3130 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3131 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3132
3133 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3134 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3135                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3136 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3137
3138 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3139 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3140                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3141 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3142                           v2f32, fmul, fsub>;
3143 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3144                           v4f32, fmul, fsub>;
3145 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3146                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3147 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3148                             v2f32, fmul, fsub>;
3149 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3150                             v4f32, v2f32, fmul, fsub>;
3151
3152 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3153                   (mul (v8i16 QPR:$src2),
3154                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3155           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3156                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3157                                       (DSubReg_i16_reg imm:$lane))),
3158                               (SubReg_i16_lane imm:$lane)))>;
3159
3160 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3161                   (mul (v4i32 QPR:$src2),
3162                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3163           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3164                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3165                                       (DSubReg_i32_reg imm:$lane))),
3166                               (SubReg_i32_lane imm:$lane)))>;
3167
3168 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3169                   (fmul (v4f32 QPR:$src2),
3170                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3171           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3172                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3173                                    (DSubReg_i32_reg imm:$lane))),
3174                            (SubReg_i32_lane imm:$lane)))>;
3175
3176 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3177 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3178                               "vmlsl", "s", NEONvmulls, sub>;
3179 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3180                               "vmlsl", "u", NEONvmullu, sub>;
3181
3182 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3183 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3184
3185 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3186 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3187                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3188 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3189
3190 // Vector Subtract Operations.
3191
3192 //   VSUB     : Vector Subtract (integer and floating-point)
3193 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3194                          "vsub", "i", sub, 0>;
3195 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3196                      v2f32, v2f32, fsub, 0>;
3197 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3198                      v4f32, v4f32, fsub, 0>;
3199 //   VSUBL    : Vector Subtract Long (Q = D - D)
3200 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3201                             "vsubl", "s", sub, sext, 0>;
3202 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3203                             "vsubl", "u", sub, zext, 0>;
3204 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3205 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3206 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3207 //   VHSUB    : Vector Halving Subtract
3208 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3209                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3210                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3211 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3212                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3213                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3214 //   VQSUB    : Vector Saturing Subtract
3215 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3216                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3217                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3218 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3219                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3220                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3221 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3222 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3223                             int_arm_neon_vsubhn, 0>;
3224 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3225 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3226                             int_arm_neon_vrsubhn, 0>;
3227
3228 // Vector Comparisons.
3229
3230 //   VCEQ     : Vector Compare Equal
3231 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3232                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3233 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3234                      NEONvceq, 1>;
3235 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3236                      NEONvceq, 1>;
3237
3238 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3239                             "$dst, $src, #0", NEONvceqz>;
3240
3241 //   VCGE     : Vector Compare Greater Than or Equal
3242 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3243                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3244 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3245                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3246 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3247                      NEONvcge, 0>;
3248 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3249                      NEONvcge, 0>;
3250
3251 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3252                             "$dst, $src, #0", NEONvcgez>;
3253 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3254                             "$dst, $src, #0", NEONvclez>;
3255
3256 //   VCGT     : Vector Compare Greater Than
3257 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3258                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3259 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3260                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3261 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3262                      NEONvcgt, 0>;
3263 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3264                      NEONvcgt, 0>;
3265
3266 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3267                             "$dst, $src, #0", NEONvcgtz>;
3268 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3269                             "$dst, $src, #0", NEONvcltz>;
3270
3271 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3272 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3273                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3274 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3275                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3276 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3277 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3278                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3279 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3280                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3281 //   VTST     : Vector Test Bits
3282 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3283                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3284
3285 // Vector Bitwise Operations.
3286
3287 def vnotd : PatFrag<(ops node:$in),
3288                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3289 def vnotq : PatFrag<(ops node:$in),
3290                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3291
3292
3293 //   VAND     : Vector Bitwise AND
3294 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3295                       v2i32, v2i32, and, 1>;
3296 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3297                       v4i32, v4i32, and, 1>;
3298
3299 //   VEOR     : Vector Bitwise Exclusive OR
3300 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3301                       v2i32, v2i32, xor, 1>;
3302 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3303                       v4i32, v4i32, xor, 1>;
3304
3305 //   VORR     : Vector Bitwise OR
3306 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3307                       v2i32, v2i32, or, 1>;
3308 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3309                       v4i32, v4i32, or, 1>;
3310
3311 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3312                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3313                           IIC_VMOVImm,
3314                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3315                           [(set DPR:$Vd,
3316                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3317   let Inst{9} = SIMM{9};
3318 }
3319
3320 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3321                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3322                           IIC_VMOVImm,
3323                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3324                           [(set DPR:$Vd,
3325                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3326   let Inst{10-9} = SIMM{10-9};
3327 }
3328
3329 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3330                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3331                           IIC_VMOVImm,
3332                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3333                           [(set QPR:$Vd,
3334                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3335   let Inst{9} = SIMM{9};
3336 }
3337
3338 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3339                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3340                           IIC_VMOVImm,
3341                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3342                           [(set QPR:$Vd,
3343                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3344   let Inst{10-9} = SIMM{10-9};
3345 }
3346
3347
3348 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3349 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3350                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3351                      "vbic", "$dst, $src1, $src2", "",
3352                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3353                                                  (vnotd DPR:$src2))))]>;
3354 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3355                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3356                      "vbic", "$dst, $src1, $src2", "",
3357                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3358                                                  (vnotq QPR:$src2))))]>;
3359
3360 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3361                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3362                           IIC_VMOVImm,
3363                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3364                           [(set DPR:$Vd,
3365                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3366   let Inst{9} = SIMM{9};
3367 }
3368
3369 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3370                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3371                           IIC_VMOVImm,
3372                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3373                           [(set DPR:$Vd,
3374                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3375   let Inst{10-9} = SIMM{10-9};
3376 }
3377
3378 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3379                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3380                           IIC_VMOVImm,
3381                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3382                           [(set QPR:$Vd,
3383                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3384   let Inst{9} = SIMM{9};
3385 }
3386
3387 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3388                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3389                           IIC_VMOVImm,
3390                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3391                           [(set QPR:$Vd,
3392                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3393   let Inst{10-9} = SIMM{10-9};
3394 }
3395
3396 //   VORN     : Vector Bitwise OR NOT
3397 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3398                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3399                      "vorn", "$dst, $src1, $src2", "",
3400                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3401                                                 (vnotd DPR:$src2))))]>;
3402 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3403                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3404                      "vorn", "$dst, $src1, $src2", "",
3405                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3406                                                 (vnotq QPR:$src2))))]>;
3407
3408 //   VMVN     : Vector Bitwise NOT (Immediate)
3409
3410 let isReMaterializable = 1 in {
3411
3412 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3413                          (ins nModImm:$SIMM), IIC_VMOVImm,
3414                          "vmvn", "i16", "$dst, $SIMM", "",
3415                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3416   let Inst{9} = SIMM{9};
3417 }
3418
3419 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3420                          (ins nModImm:$SIMM), IIC_VMOVImm,
3421                          "vmvn", "i16", "$dst, $SIMM", "",
3422                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3423   let Inst{9} = SIMM{9};
3424 }
3425
3426 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3427                          (ins nModImm:$SIMM), IIC_VMOVImm,
3428                          "vmvn", "i32", "$dst, $SIMM", "",
3429                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3430   let Inst{11-8} = SIMM{11-8};
3431 }
3432
3433 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3434                          (ins nModImm:$SIMM), IIC_VMOVImm,
3435                          "vmvn", "i32", "$dst, $SIMM", "",
3436                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3437   let Inst{11-8} = SIMM{11-8};
3438 }
3439 }
3440
3441 //   VMVN     : Vector Bitwise NOT
3442 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3443                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3444                      "vmvn", "$dst, $src", "",
3445                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3446 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3447                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3448                      "vmvn", "$dst, $src", "",
3449                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3450 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3451 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3452
3453 //   VBSL     : Vector Bitwise Select
3454 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3455                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3456                      N3RegFrm, IIC_VCNTiD,
3457                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3458                      [(set DPR:$Vd,
3459                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3460                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3461 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3462                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3463                      N3RegFrm, IIC_VCNTiQ,
3464                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3465                      [(set QPR:$Vd,
3466                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3467                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3468
3469 //   VBIF     : Vector Bitwise Insert if False
3470 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3471 // FIXME: This instruction's encoding MAY NOT BE correct.
3472 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3473                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3474                      N3RegFrm, IIC_VBINiD,
3475                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3476                      [/* For disassembly only; pattern left blank */]>;
3477 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3478                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3479                      N3RegFrm, IIC_VBINiQ,
3480                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3481                      [/* For disassembly only; pattern left blank */]>;
3482
3483 //   VBIT     : Vector Bitwise Insert if True
3484 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3485 // FIXME: This instruction's encoding MAY NOT BE correct.
3486 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3487                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3488                      N3RegFrm, IIC_VBINiD,
3489                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3490                      [/* For disassembly only; pattern left blank */]>;
3491 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3492                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3493                      N3RegFrm, IIC_VBINiQ,
3494                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3495                      [/* For disassembly only; pattern left blank */]>;
3496
3497 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3498 // for equivalent operations with different register constraints; it just
3499 // inserts copies.
3500
3501 // Vector Absolute Differences.
3502
3503 //   VABD     : Vector Absolute Difference
3504 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3505                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3506                            "vabd", "s", int_arm_neon_vabds, 1>;
3507 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3508                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3509                            "vabd", "u", int_arm_neon_vabdu, 1>;
3510 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3511                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3512 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3513                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3514
3515 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3516 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3517                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3518 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3519                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3520
3521 //   VABA     : Vector Absolute Difference and Accumulate
3522 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3523                              "vaba", "s", int_arm_neon_vabds, add>;
3524 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3525                              "vaba", "u", int_arm_neon_vabdu, add>;
3526
3527 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3528 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3529                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3530 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3531                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3532
3533 // Vector Maximum and Minimum.
3534
3535 //   VMAX     : Vector Maximum
3536 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3537                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3538                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3539 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3540                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3541                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3542 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3543                         "vmax", "f32",
3544                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3545 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3546                         "vmax", "f32",
3547                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3548
3549 //   VMIN     : Vector Minimum
3550 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3551                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3552                            "vmin", "s", int_arm_neon_vmins, 1>;
3553 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3554                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3555                            "vmin", "u", int_arm_neon_vminu, 1>;
3556 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3557                         "vmin", "f32",
3558                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3559 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3560                         "vmin", "f32",
3561                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3562
3563 // Vector Pairwise Operations.
3564
3565 //   VPADD    : Vector Pairwise Add
3566 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3567                         "vpadd", "i8",
3568                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3569 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3570                         "vpadd", "i16",
3571                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3572 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3573                         "vpadd", "i32",
3574                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3575 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3576                         IIC_VPBIND, "vpadd", "f32",
3577                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3578
3579 //   VPADDL   : Vector Pairwise Add Long
3580 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3581                              int_arm_neon_vpaddls>;
3582 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3583                              int_arm_neon_vpaddlu>;
3584
3585 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3586 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3587                               int_arm_neon_vpadals>;
3588 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3589                               int_arm_neon_vpadalu>;
3590
3591 //   VPMAX    : Vector Pairwise Maximum
3592 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3593                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3594 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3595                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3596 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3597                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3598 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3599                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3600 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3601                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3602 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3603                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3604 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3605                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3606
3607 //   VPMIN    : Vector Pairwise Minimum
3608 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3609                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3610 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3611                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3612 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3613                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3614 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3615                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3616 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3617                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3618 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3619                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3620 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3621                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3622
3623 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3624
3625 //   VRECPE   : Vector Reciprocal Estimate
3626 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3627                         IIC_VUNAD, "vrecpe", "u32",
3628                         v2i32, v2i32, int_arm_neon_vrecpe>;
3629 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3630                         IIC_VUNAQ, "vrecpe", "u32",
3631                         v4i32, v4i32, int_arm_neon_vrecpe>;
3632 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3633                         IIC_VUNAD, "vrecpe", "f32",
3634                         v2f32, v2f32, int_arm_neon_vrecpe>;
3635 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3636                         IIC_VUNAQ, "vrecpe", "f32",
3637                         v4f32, v4f32, int_arm_neon_vrecpe>;
3638
3639 //   VRECPS   : Vector Reciprocal Step
3640 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3641                         IIC_VRECSD, "vrecps", "f32",
3642                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3643 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3644                         IIC_VRECSQ, "vrecps", "f32",
3645                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3646
3647 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3648 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3649                          IIC_VUNAD, "vrsqrte", "u32",
3650                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3651 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3652                          IIC_VUNAQ, "vrsqrte", "u32",
3653                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3654 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3655                          IIC_VUNAD, "vrsqrte", "f32",
3656                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3657 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3658                          IIC_VUNAQ, "vrsqrte", "f32",
3659                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3660
3661 //   VRSQRTS  : Vector Reciprocal Square Root Step
3662 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3663                         IIC_VRECSD, "vrsqrts", "f32",
3664                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3665 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3666                         IIC_VRECSQ, "vrsqrts", "f32",
3667                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3668
3669 // Vector Shifts.
3670
3671 //   VSHL     : Vector Shift
3672 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3673                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3674                             "vshl", "s", int_arm_neon_vshifts>;
3675 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3676                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3677                             "vshl", "u", int_arm_neon_vshiftu>;
3678 //   VSHL     : Vector Shift Left (Immediate)
3679 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3680                            N2RegVShLFrm>;
3681 //   VSHR     : Vector Shift Right (Immediate)
3682 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3683                            N2RegVShRFrm>;
3684 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3685                            N2RegVShRFrm>;
3686
3687 //   VSHLL    : Vector Shift Left Long
3688 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3689 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3690
3691 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3692 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3693                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3694                 ValueType OpTy, SDNode OpNode>
3695   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3696            ResTy, OpTy, OpNode> {
3697   let Inst{21-16} = op21_16;
3698 }
3699 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3700                           v8i16, v8i8, NEONvshlli>;
3701 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3702                           v4i32, v4i16, NEONvshlli>;
3703 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3704                           v2i64, v2i32, NEONvshlli>;
3705
3706 //   VSHRN    : Vector Shift Right and Narrow
3707 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3708                            NEONvshrn>;
3709
3710 //   VRSHL    : Vector Rounding Shift
3711 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3712                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3713                             "vrshl", "s", int_arm_neon_vrshifts>;
3714 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3715                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3716                             "vrshl", "u", int_arm_neon_vrshiftu>;
3717 //   VRSHR    : Vector Rounding Shift Right
3718 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3719                            N2RegVShRFrm>;
3720 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3721                            N2RegVShRFrm>;
3722
3723 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3724 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3725                            NEONvrshrn>;
3726
3727 //   VQSHL    : Vector Saturating Shift
3728 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3729                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3730                             "vqshl", "s", int_arm_neon_vqshifts>;
3731 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3732                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3733                             "vqshl", "u", int_arm_neon_vqshiftu>;
3734 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3735 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3736                            N2RegVShLFrm>;
3737 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3738                            N2RegVShLFrm>;
3739 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3740 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3741                            N2RegVShLFrm>;
3742
3743 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3744 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3745                            NEONvqshrns>;
3746 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3747                            NEONvqshrnu>;
3748
3749 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3750 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3751                            NEONvqshrnsu>;
3752
3753 //   VQRSHL   : Vector Saturating Rounding Shift
3754 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3755                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3756                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3757 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3758                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3759                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3760
3761 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3762 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3763                            NEONvqrshrns>;
3764 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3765                            NEONvqrshrnu>;
3766
3767 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3768 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3769                            NEONvqrshrnsu>;
3770
3771 //   VSRA     : Vector Shift Right and Accumulate
3772 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3773 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3774 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3775 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3776 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3777
3778 //   VSLI     : Vector Shift Left and Insert
3779 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3780 //   VSRI     : Vector Shift Right and Insert
3781 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3782
3783 // Vector Absolute and Saturating Absolute.
3784
3785 //   VABS     : Vector Absolute Value
3786 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3787                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3788                            int_arm_neon_vabs>;
3789 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3790                         IIC_VUNAD, "vabs", "f32",
3791                         v2f32, v2f32, int_arm_neon_vabs>;
3792 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3793                         IIC_VUNAQ, "vabs", "f32",
3794                         v4f32, v4f32, int_arm_neon_vabs>;
3795
3796 //   VQABS    : Vector Saturating Absolute Value
3797 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3798                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3799                            int_arm_neon_vqabs>;
3800
3801 // Vector Negate.
3802
3803 def vnegd  : PatFrag<(ops node:$in),
3804                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3805 def vnegq  : PatFrag<(ops node:$in),
3806                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3807
3808 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3809   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3810         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3811         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3812 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3813   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3814         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3815         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3816
3817 //   VNEG     : Vector Negate (integer)
3818 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3819 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3820 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3821 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3822 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3823 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3824
3825 //   VNEG     : Vector Negate (floating-point)
3826 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3827                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3828                     "vneg", "f32", "$dst, $src", "",
3829                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3830 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3831                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3832                     "vneg", "f32", "$dst, $src", "",
3833                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3834
3835 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3836 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3837 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3838 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3839 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3840 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3841
3842 //   VQNEG    : Vector Saturating Negate
3843 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3844                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3845                            int_arm_neon_vqneg>;
3846
3847 // Vector Bit Counting Operations.
3848
3849 //   VCLS     : Vector Count Leading Sign Bits
3850 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3851                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3852                            int_arm_neon_vcls>;
3853 //   VCLZ     : Vector Count Leading Zeros
3854 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3855                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3856                            int_arm_neon_vclz>;
3857 //   VCNT     : Vector Count One Bits
3858 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3859                         IIC_VCNTiD, "vcnt", "8",
3860                         v8i8, v8i8, int_arm_neon_vcnt>;
3861 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3862                         IIC_VCNTiQ, "vcnt", "8",
3863                         v16i8, v16i8, int_arm_neon_vcnt>;
3864
3865 // Vector Swap -- for disassembly only.
3866 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3867                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3868                      "vswp", "$dst, $src", "", []>;
3869 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3870                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3871                      "vswp", "$dst, $src", "", []>;
3872
3873 // Vector Move Operations.
3874
3875 //   VMOV     : Vector Move (Register)
3876
3877 let neverHasSideEffects = 1 in {
3878 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3879                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3880 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3881                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3882
3883 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3884 // be expanded after register allocation is completed.
3885 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3886                 NoItinerary, "", []>;
3887
3888 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3889                 NoItinerary, "", []>;
3890 } // neverHasSideEffects
3891
3892 //   VMOV     : Vector Move (Immediate)
3893
3894 let isReMaterializable = 1 in {
3895 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3896                          (ins nModImm:$SIMM), IIC_VMOVImm,
3897                          "vmov", "i8", "$dst, $SIMM", "",
3898                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3899 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3900                          (ins nModImm:$SIMM), IIC_VMOVImm,
3901                          "vmov", "i8", "$dst, $SIMM", "",
3902                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3903
3904 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3905                          (ins nModImm:$SIMM), IIC_VMOVImm,
3906                          "vmov", "i16", "$dst, $SIMM", "",
3907                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3908   let Inst{9} = SIMM{9};
3909 }
3910
3911 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3912                          (ins nModImm:$SIMM), IIC_VMOVImm,
3913                          "vmov", "i16", "$dst, $SIMM", "",
3914                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3915  let Inst{9} = SIMM{9};
3916 }
3917
3918 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3919                          (ins nModImm:$SIMM), IIC_VMOVImm,
3920                          "vmov", "i32", "$dst, $SIMM", "",
3921                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3922   let Inst{11-8} = SIMM{11-8};
3923 }
3924
3925 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3926                          (ins nModImm:$SIMM), IIC_VMOVImm,
3927                          "vmov", "i32", "$dst, $SIMM", "",
3928                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
3929   let Inst{11-8} = SIMM{11-8};
3930 }
3931
3932 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3933                          (ins nModImm:$SIMM), IIC_VMOVImm,
3934                          "vmov", "i64", "$dst, $SIMM", "",
3935                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3936 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3937                          (ins nModImm:$SIMM), IIC_VMOVImm,
3938                          "vmov", "i64", "$dst, $SIMM", "",
3939                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3940 } // isReMaterializable
3941
3942 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3943
3944 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3945                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3946                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
3947                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
3948                                            imm:$lane))]> {
3949   let Inst{21}  = lane{2};
3950   let Inst{6-5} = lane{1-0};
3951 }
3952 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3953                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3954                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
3955                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
3956                                            imm:$lane))]> {
3957   let Inst{21} = lane{1};
3958   let Inst{6}  = lane{0};
3959 }
3960 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3961                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3962                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
3963                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
3964                                            imm:$lane))]> {
3965   let Inst{21}  = lane{2};
3966   let Inst{6-5} = lane{1-0};
3967 }
3968 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3969                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3970                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
3971                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
3972                                            imm:$lane))]> {
3973   let Inst{21} = lane{1};
3974   let Inst{6}  = lane{0};
3975 }
3976 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3977                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3978                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
3979                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
3980                                            imm:$lane))]> {
3981   let Inst{21} = lane{0};
3982 }
3983 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3984 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3985           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3986                            (DSubReg_i8_reg imm:$lane))),
3987                      (SubReg_i8_lane imm:$lane))>;
3988 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3989           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3990                              (DSubReg_i16_reg imm:$lane))),
3991                      (SubReg_i16_lane imm:$lane))>;
3992 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3993           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3994                            (DSubReg_i8_reg imm:$lane))),
3995                      (SubReg_i8_lane imm:$lane))>;
3996 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3997           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3998                              (DSubReg_i16_reg imm:$lane))),
3999                      (SubReg_i16_lane imm:$lane))>;
4000 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4001           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4002                              (DSubReg_i32_reg imm:$lane))),
4003                      (SubReg_i32_lane imm:$lane))>;
4004 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4005           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4006                           (SSubReg_f32_reg imm:$src2))>;
4007 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4008           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4009                           (SSubReg_f32_reg imm:$src2))>;
4010 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4011 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4012 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4013           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4014
4015
4016 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4017
4018 let Constraints = "$src1 = $V" in {
4019 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4020                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4021                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4022                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4023                                            GPR:$R, imm:$lane))]> {
4024   let Inst{21}  = lane{2};
4025   let Inst{6-5} = lane{1-0};
4026 }
4027 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4028                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4029                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4030                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4031                                            GPR:$R, imm:$lane))]> {
4032   let Inst{21} = lane{1};
4033   let Inst{6}  = lane{0};
4034 }
4035 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4036                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4037                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4038                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4039                                            GPR:$R, imm:$lane))]> {
4040   let Inst{21} = lane{0};
4041 }
4042 }
4043 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4044           (v16i8 (INSERT_SUBREG QPR:$src1,
4045                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4046                                    (DSubReg_i8_reg imm:$lane))),
4047                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4048                   (DSubReg_i8_reg imm:$lane)))>;
4049 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4050           (v8i16 (INSERT_SUBREG QPR:$src1,
4051                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4052                                      (DSubReg_i16_reg imm:$lane))),
4053                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4054                   (DSubReg_i16_reg imm:$lane)))>;
4055 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4056           (v4i32 (INSERT_SUBREG QPR:$src1,
4057                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4058                                      (DSubReg_i32_reg imm:$lane))),
4059                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4060                   (DSubReg_i32_reg imm:$lane)))>;
4061
4062 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4063           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4064                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4065 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4066           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4067                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4068
4069 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4070 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4071 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4072           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4073
4074 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4075           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4076 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4077           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4078 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4079           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4080
4081 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4082           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4083 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4084           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4085 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4086           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4087
4088 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4089           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4090                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4091                          dsub_0)>;
4092 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4093           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4094                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4095                          dsub_0)>;
4096 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4097           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4098                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4099                          dsub_0)>;
4100
4101 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4102
4103 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4104   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
4105           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4106           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4107 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4108   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
4109           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4110           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4111
4112 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4113 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4114 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4115 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4116 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4117 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4118
4119 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
4120                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4121                       [(set DPR:$dst, (v2f32 (NEONvdup
4122                                               (f32 (bitconvert GPR:$src)))))]>;
4123 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
4124                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4125                       [(set QPR:$dst, (v4f32 (NEONvdup
4126                                               (f32 (bitconvert GPR:$src)))))]>;
4127
4128 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4129
4130 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4131               ValueType Ty>
4132   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4133               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
4134               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
4135
4136 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4137               ValueType ResTy, ValueType OpTy>
4138   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4139               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
4140               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
4141                                       imm:$lane)))]>;
4142
4143 // Inst{19-16} is partially specified depending on the element size.
4144
4145 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4146   let Inst{19-17} = lane{2-0};
4147 }
4148 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4149   let Inst{19-18} = lane{1-0};
4150 }
4151 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4152   let Inst{19} = lane{0};
4153 }
4154 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4155   let Inst{19} = lane{0};
4156 }
4157 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4158   let Inst{19-17} = lane{2-0};
4159 }
4160 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4161   let Inst{19-18} = lane{1-0};
4162 }
4163 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4164   let Inst{19} = lane{0};
4165 }
4166 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4167   let Inst{19} = lane{0};
4168 }
4169
4170 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4171           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4172                                   (DSubReg_i8_reg imm:$lane))),
4173                            (SubReg_i8_lane imm:$lane)))>;
4174 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4175           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4176                                     (DSubReg_i16_reg imm:$lane))),
4177                             (SubReg_i16_lane imm:$lane)))>;
4178 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4179           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4180                                     (DSubReg_i32_reg imm:$lane))),
4181                             (SubReg_i32_lane imm:$lane)))>;
4182 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4183           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4184                                    (DSubReg_i32_reg imm:$lane))),
4185                            (SubReg_i32_lane imm:$lane)))>;
4186
4187 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4188                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4189 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4190                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4191
4192 //   VMOVN    : Vector Narrowing Move
4193 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4194                          "vmovn", "i", trunc>;
4195 //   VQMOVN   : Vector Saturating Narrowing Move
4196 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4197                             "vqmovn", "s", int_arm_neon_vqmovns>;
4198 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4199                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4200 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4201                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4202 //   VMOVL    : Vector Lengthening Move
4203 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4204 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4205
4206 // Vector Conversions.
4207
4208 //   VCVT     : Vector Convert Between Floating-Point and Integers
4209 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4210                      v2i32, v2f32, fp_to_sint>;
4211 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4212                      v2i32, v2f32, fp_to_uint>;
4213 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4214                      v2f32, v2i32, sint_to_fp>;
4215 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4216                      v2f32, v2i32, uint_to_fp>;
4217
4218 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4219                      v4i32, v4f32, fp_to_sint>;
4220 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4221                      v4i32, v4f32, fp_to_uint>;
4222 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4223                      v4f32, v4i32, sint_to_fp>;
4224 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4225                      v4f32, v4i32, uint_to_fp>;
4226
4227 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4228 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4229                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4230 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4231                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4232 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4233                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4234 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4235                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4236
4237 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4238                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4239 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4240                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4241 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4242                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4243 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4244                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4245
4246 // Vector Reverse.
4247
4248 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4249
4250 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4251   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
4252         (ins DPR:$src), IIC_VMOVD,
4253         OpcodeStr, Dt, "$dst, $src", "",
4254         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
4255 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4256   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
4257         (ins QPR:$src), IIC_VMOVQ,
4258         OpcodeStr, Dt, "$dst, $src", "",
4259         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
4260
4261 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4262 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4263 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4264 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4265
4266 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4267 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4268 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4269 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4270
4271 //   VREV32   : Vector Reverse elements within 32-bit words
4272
4273 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4274   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
4275         (ins DPR:$src), IIC_VMOVD,
4276         OpcodeStr, Dt, "$dst, $src", "",
4277         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
4278 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4279   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
4280         (ins QPR:$src), IIC_VMOVQ,
4281         OpcodeStr, Dt, "$dst, $src", "",
4282         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
4283
4284 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4285 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4286
4287 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4288 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4289
4290 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4291
4292 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4293   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
4294         (ins DPR:$src), IIC_VMOVD,
4295         OpcodeStr, Dt, "$dst, $src", "",
4296         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
4297 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4298   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
4299         (ins QPR:$src), IIC_VMOVQ,
4300         OpcodeStr, Dt, "$dst, $src", "",
4301         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
4302
4303 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4304 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4305
4306 // Other Vector Shuffles.
4307
4308 //   VEXT     : Vector Extract
4309
4310 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4311   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
4312         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
4313         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4314         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
4315                                       (Ty DPR:$rhs), imm:$index)))]> {
4316   bits<4> index;
4317   let Inst{11-8} = index{3-0};
4318 }
4319
4320 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4321   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
4322         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
4323         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4324         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
4325                                       (Ty QPR:$rhs), imm:$index)))]> {
4326   bits<4> index;
4327   let Inst{11-8} = index{3-0};
4328 }
4329
4330 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4331   let Inst{11-8} = index{3-0};
4332 }
4333 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4334   let Inst{11-9} = index{2-0};
4335   let Inst{8}    = 0b0;
4336 }
4337 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4338   let Inst{11-10} = index{1-0};
4339   let Inst{9-8}    = 0b00;
4340 }
4341 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4342   let Inst{11}    = index{0};
4343   let Inst{10-8}  = 0b000;
4344 }
4345
4346 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4347   let Inst{11-8} = index{3-0};
4348 }
4349 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4350   let Inst{11-9} = index{2-0};
4351   let Inst{8}    = 0b0;
4352 }
4353 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4354   let Inst{11-10} = index{1-0};
4355   let Inst{9-8}    = 0b00;
4356 }
4357 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4358   let Inst{11}    = index{0};
4359   let Inst{10-8}  = 0b000;
4360 }
4361
4362 //   VTRN     : Vector Transpose
4363
4364 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4365 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4366 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4367
4368 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4369 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4370 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4371
4372 //   VUZP     : Vector Unzip (Deinterleave)
4373
4374 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4375 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4376 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4377
4378 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4379 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4380 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4381
4382 //   VZIP     : Vector Zip (Interleave)
4383
4384 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4385 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4386 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4387
4388 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4389 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4390 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4391
4392 // Vector Table Lookup and Table Extension.
4393
4394 //   VTBL     : Vector Table Lookup
4395 def  VTBL1
4396   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4397         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4398         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4399         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4400 let hasExtraSrcRegAllocReq = 1 in {
4401 def  VTBL2
4402   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4403         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4404         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4405 def  VTBL3
4406   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4407         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4408         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4409 def  VTBL4
4410   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4411         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4412         NVTBLFrm, IIC_VTB4,
4413         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4414 } // hasExtraSrcRegAllocReq = 1
4415
4416 def  VTBL2Pseudo
4417   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4418 def  VTBL3Pseudo
4419   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4420 def  VTBL4Pseudo
4421   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4422
4423 //   VTBX     : Vector Table Extension
4424 def  VTBX1
4425   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4426         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4427         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4428         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4429                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4430 let hasExtraSrcRegAllocReq = 1 in {
4431 def  VTBX2
4432   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4433         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4434         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4435 def  VTBX3
4436   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4437         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4438         NVTBLFrm, IIC_VTBX3,
4439         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4440         "$orig = $Vd", []>;
4441 def  VTBX4
4442   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4443         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4444         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4445         "$orig = $Vd", []>;
4446 } // hasExtraSrcRegAllocReq = 1
4447
4448 def  VTBX2Pseudo
4449   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4450                 IIC_VTBX2, "$orig = $dst", []>;
4451 def  VTBX3Pseudo
4452   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4453                 IIC_VTBX3, "$orig = $dst", []>;
4454 def  VTBX4Pseudo
4455   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4456                 IIC_VTBX4, "$orig = $dst", []>;
4457
4458 //===----------------------------------------------------------------------===//
4459 // NEON instructions for single-precision FP math
4460 //===----------------------------------------------------------------------===//
4461
4462 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4463   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4464               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4465                                                        SPR:$a, ssub_0))),
4466                               ssub_0)>;
4467
4468 class N3VSPat<SDNode OpNode, NeonI Inst>
4469   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4470               (EXTRACT_SUBREG (v2f32
4471                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4472                                                       SPR:$a, ssub_0),
4473                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4474                                                       SPR:$b, ssub_0))),
4475                               ssub_0)>;
4476
4477 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4478   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4479               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4480                                                    SPR:$acc, ssub_0),
4481                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4482                                                    SPR:$a, ssub_0),
4483                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4484                                                    SPR:$b, ssub_0)),
4485                               ssub_0)>;
4486
4487 // These need separate instructions because they must use DPR_VFP2 register
4488 // class which have SPR sub-registers.
4489
4490 // Vector Add Operations used for single-precision FP
4491 let neverHasSideEffects = 1 in
4492 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4493 def : N3VSPat<fadd, VADDfd_sfp>;
4494
4495 // Vector Sub Operations used for single-precision FP
4496 let neverHasSideEffects = 1 in
4497 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4498 def : N3VSPat<fsub, VSUBfd_sfp>;
4499
4500 // Vector Multiply Operations used for single-precision FP
4501 let neverHasSideEffects = 1 in
4502 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4503 def : N3VSPat<fmul, VMULfd_sfp>;
4504
4505 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4506 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4507 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4508
4509 //let neverHasSideEffects = 1 in
4510 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4511 //                           v2f32, fmul, fadd>;
4512 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4513
4514 //let neverHasSideEffects = 1 in
4515 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4516 //                           v2f32, fmul, fsub>;
4517 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4518
4519 // Vector Absolute used for single-precision FP
4520 let neverHasSideEffects = 1 in
4521 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4522                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4523                       "vabs", "f32", "$dst, $src", "", []>;
4524 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4525
4526 // Vector Negate used for single-precision FP
4527 let neverHasSideEffects = 1 in
4528 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4529                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4530                       "vneg", "f32", "$dst, $src", "", []>;
4531 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4532
4533 // Vector Maximum used for single-precision FP
4534 let neverHasSideEffects = 1 in
4535 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4536                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4537                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4538 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4539
4540 // Vector Minimum used for single-precision FP
4541 let neverHasSideEffects = 1 in
4542 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4543                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4544                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4545 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4546
4547 // Vector Convert between single-precision FP and integer
4548 let neverHasSideEffects = 1 in
4549 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4550                          v2i32, v2f32, fp_to_sint>;
4551 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4552
4553 let neverHasSideEffects = 1 in
4554 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4555                          v2i32, v2f32, fp_to_uint>;
4556 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4557
4558 let neverHasSideEffects = 1 in
4559 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4560                          v2f32, v2i32, sint_to_fp>;
4561 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4562
4563 let neverHasSideEffects = 1 in
4564 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4565                          v2f32, v2i32, uint_to_fp>;
4566 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4567
4568 //===----------------------------------------------------------------------===//
4569 // Non-Instruction Patterns
4570 //===----------------------------------------------------------------------===//
4571
4572 // bit_convert
4573 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4574 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4575 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4576 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4577 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4578 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4579 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4580 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4581 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4582 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4583 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4584 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4585 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4586 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4587 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4588 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4589 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4590 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4591 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4592 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4593 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4594 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4595 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4596 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4597 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4598 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4599 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4600 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4601 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4602 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4603
4604 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4605 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4606 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4607 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4608 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4609 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4610 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4611 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4612 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4613 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4614 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4615 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4616 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4617 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4618 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4619 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4620 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4621 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4622 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4623 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4624 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4625 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4626 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4627 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4628 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4629 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4630 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4631 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4632 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4633 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;