lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  84
  85 // VDUPLANE can produce a quad-register result from a double-register source,
  86 // so the result is not constrained to match the source.
  87 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  88                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  89                                                 SDTCisVT<2, i32>]>>;
  90
  91 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  92                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  93 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  94
  95 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  96 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  97 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  98 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  99
 100 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 101                                          SDTCisSameAs<0, 2>,
 102                                          SDTCisSameAs<0, 3>]>;
 103 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 104 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 105 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 106
 107 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 108                                          SDTCisSameAs<1, 2>]>;
 109 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 110 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 111
 112 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 113                                          SDTCisSameAs<0, 2>]>;
 114 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 115 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 116
 117 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 32 && EltVal == 0);
 122 }]>;
 123
 124 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 125   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 126   unsigned EltBits = 0;
 127   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 128   return (EltBits == 8 && EltVal == 0xff);
 129 }]>;
 130
 131 //===----------------------------------------------------------------------===//
 132 // NEON operand definitions
 133 //===----------------------------------------------------------------------===//
 134
 135 def nModImm : Operand<i32> {
 136   let PrintMethod = "printNEONModImmOperand";
 137 }
 138
 139 //===----------------------------------------------------------------------===//
 140 // NEON load / store instructions
 141 //===----------------------------------------------------------------------===//
 142
 143 // Use VLDM to load a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 145 def VLDMQIA
 146   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 147                     IIC_fpLoad_m, "",
 148                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 149 def VLDMQDB
 150   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 151                     IIC_fpLoad_m, "",
 152                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 153
 154 // Use VSTM to store a Q register as a D register pair.
 155 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 156 def VSTMQIA
 157   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 158                     IIC_fpStore_m, "",
 159                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 160 def VSTMQDB
 161   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 162                     IIC_fpStore_m, "",
 163                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 164
 165 // Classes for VLD* pseudo-instructions with multi-register operands.
 166 // These are expanded to real instructions after register allocation.
 167 class VLDQPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 169 class VLDQWBPseudo<InstrItinClass itin>
 170   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 171                 (ins addrmode6:$addr, am6offset:$offset), itin,
 172                 "$addr.addr = $wb">;
 173 class VLDQQPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 175 class VLDQQWBPseudo<InstrItinClass itin>
 176   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 177                 (ins addrmode6:$addr, am6offset:$offset), itin,
 178                 "$addr.addr = $wb">;
 179 class VLDQQQQWBPseudo<InstrItinClass itin>
 180   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 181                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 182                 "$addr.addr = $wb, $src = $dst">;
 183
 184 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 185
 186 //   VLD1     : Vector Load (multiple single elements)
 187 class VLD1D<bits<4> op7_4, string Dt>
 188   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 189           (ins addrmode6:$Rn), IIC_VLD1,
 190           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 191   let Rm = 0b1111;
 192   let Inst{4} = Rn{4};
 193 }
 194 class VLD1Q<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 196           (ins addrmode6:$Rn), IIC_VLD1x2,
 197           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 198   let Rm = 0b1111;
 199   let Inst{5-4} = Rn{5-4};
 200 }
 201
 202 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 203 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 204 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 205 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 206
 207 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 208 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 209 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 210 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 211
 212 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 213 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 214 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 215 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 216
 217 // ...with address register writeback:
 218 class VLD1DWB<bits<4> op7_4, string Dt>
 219   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 220           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 221           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 222           "$Rn.addr = $wb", []> {
 223   let Inst{4} = Rn{4};
 224 }
 225 class VLD1QWB<bits<4> op7_4, string Dt>
 226   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 227           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 228           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 229           "$Rn.addr = $wb", []> {
 230   let Inst{5-4} = Rn{5-4};
 231 }
 232
 233 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 234 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 235 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 236 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 237
 238 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 239 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 240 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 241 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 242
 243 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 244 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 245 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 246 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 247
 248 // ...with 3 registers (some of these are only for the disassembler):
 249 class VLD1D3<bits<4> op7_4, string Dt>
 250   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 251           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 252           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 253   let Rm = 0b1111;
 254   let Inst{4} = Rn{4};
 255 }
 256 class VLD1D3WB<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 258           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 260   let Inst{4} = Rn{4};
 261 }
 262
 263 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 264 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 265 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 266 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 267
 268 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 269 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 270 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 271 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 272
 273 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 274 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 275
 276 // ...with 4 registers (some of these are only for the disassembler):
 277 class VLD1D4<bits<4> op7_4, string Dt>
 278   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 279           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 280           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 281   let Rm = 0b1111;
 282   let Inst{5-4} = Rn{5-4};
 283 }
 284 class VLD1D4WB<bits<4> op7_4, string Dt>
 285   : NLdSt<0,0b10,0b0010,op7_4,
 286           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 287           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 288           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 289           []> {
 290   let Inst{5-4} = Rn{5-4};
 291 }
 292
 293 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 294 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 295 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 296 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 297
 298 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 299 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 300 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 301 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 302
 303 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 304 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 305
 306 //   VLD2     : Vector Load (multiple 2-element structures)
 307 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 308   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 309           (ins addrmode6:$Rn), IIC_VLD2,
 310           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 311   let Rm = 0b1111;
 312   let Inst{5-4} = Rn{5-4};
 313 }
 314 class VLD2Q<bits<4> op7_4, string Dt>
 315   : NLdSt<0, 0b10, 0b0011, op7_4,
 316           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 317           (ins addrmode6:$Rn), IIC_VLD2x2,
 318           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 319   let Rm = 0b1111;
 320   let Inst{5-4} = Rn{5-4};
 321 }
 322
 323 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 324 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 325 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 326
 327 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 328 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 329 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 330
 331 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 332 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 333 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 334
 335 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 336 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 337 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 338
 339 // ...with address register writeback:
 340 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 341   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 342           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 343           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 344           "$Rn.addr = $wb", []> {
 345   let Inst{5-4} = Rn{5-4};
 346 }
 347 class VLD2QWB<bits<4> op7_4, string Dt>
 348   : NLdSt<0, 0b10, 0b0011, op7_4,
 349           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 350           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 351           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 352           "$Rn.addr = $wb", []> {
 353   let Inst{5-4} = Rn{5-4};
 354 }
 355
 356 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 357 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 358 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 359
 360 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 361 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 362 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 363
 364 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 365 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 366 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 367
 368 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 369 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 370 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 371
 372 // ...with double-spaced registers (for disassembly only):
 373 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 374 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 375 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 376 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 377 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 378 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 379
 380 //   VLD3     : Vector Load (multiple 3-element structures)
 381 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 382   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 383           (ins addrmode6:$Rn), IIC_VLD3,
 384           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 385   let Rm = 0b1111;
 386   let Inst{4} = Rn{4};
 387 }
 388
 389 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 390 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 391 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 392
 393 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 394 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 395 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 396
 397 // ...with address register writeback:
 398 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 399   : NLdSt<0, 0b10, op11_8, op7_4,
 400           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 401           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 402           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 403           "$Rn.addr = $wb", []> {
 404   let Inst{4} = Rn{4};
 405 }
 406
 407 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 408 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 409 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 410
 411 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 412 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 413 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 414
 415 // ...with double-spaced registers (non-updating versions for disassembly only):
 416 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 417 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 418 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 419 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 420 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 421 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 422
 423 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 424 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 425 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 426
 427 // ...alternate versions to be allocated odd register numbers:
 428 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 429 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 430 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 431
 432 //   VLD4     : Vector Load (multiple 4-element structures)
 433 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 434   : NLdSt<0, 0b10, op11_8, op7_4,
 435           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 436           (ins addrmode6:$Rn), IIC_VLD4,
 437           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 438   let Rm = 0b1111;
 439   let Inst{5-4} = Rn{5-4};
 440 }
 441
 442 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 443 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 444 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 445
 446 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 447 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 448 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 449
 450 // ...with address register writeback:
 451 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 452   : NLdSt<0, 0b10, op11_8, op7_4,
 453           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 454           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 455           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 456           "$Rn.addr = $wb", []> {
 457   let Inst{5-4} = Rn{5-4};
 458 }
 459
 460 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 461 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 462 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 463
 464 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 465 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 466 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 467
 468 // ...with double-spaced registers (non-updating versions for disassembly only):
 469 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 470 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 471 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 472 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 473 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 474 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 475
 476 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 477 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 478 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 479
 480 // ...alternate versions to be allocated odd register numbers:
 481 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 482 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 483 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 484
 485 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 486
 487 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 488 // These are expanded to real instructions after register allocation.
 489 class VLDQLNPseudo<InstrItinClass itin>
 490   : PseudoNLdSt<(outs QPR:$dst),
 491                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 492                 itin, "$src = $dst">;
 493 class VLDQLNWBPseudo<InstrItinClass itin>
 494   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 495                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 496                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 497 class VLDQQLNPseudo<InstrItinClass itin>
 498   : PseudoNLdSt<(outs QQPR:$dst),
 499                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 500                 itin, "$src = $dst">;
 501 class VLDQQLNWBPseudo<InstrItinClass itin>
 502   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 504                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 505 class VLDQQQQLNPseudo<InstrItinClass itin>
 506   : PseudoNLdSt<(outs QQQQPR:$dst),
 507                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 508                 itin, "$src = $dst">;
 509 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 510   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 511                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 512                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 513
 514 //   VLD1LN   : Vector Load (single element to one lane)
 515 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 516              PatFrag LoadOp>
 517   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 518           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 519           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 520           "$src = $Vd",
 521           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 522                                          (i32 (LoadOp addrmode6:$Rn)),
 523                                          imm:$lane))]> {
 524   let Rm = 0b1111;
 525 }
 526 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 527   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 528                                                (i32 (LoadOp addrmode6:$addr)),
 529                                                imm:$lane))];
 530 }
 531
 532 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 533   let Inst{7-5} = lane{2-0};
 534 }
 535 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 536   let Inst{7-6} = lane{1-0};
 537   let Inst{4}   = Rn{4};
 538 }
 539 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 540   let Inst{7} = lane{0};
 541   let Inst{5} = Rn{4};
 542   let Inst{4} = Rn{4};
 543 }
 544
 545 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 546 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 547 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 548
 549 def : Pat<(vector_insert (v2f32 DPR:$src),
 550                          (f32 (load addrmode6:$addr)), imm:$lane),
 551           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 552 def : Pat<(vector_insert (v4f32 QPR:$src),
 553                          (f32 (load addrmode6:$addr)), imm:$lane),
 554           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 555
 556 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 557
 558 // ...with address register writeback:
 559 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 560   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 561           (ins addrmode6:$Rn, am6offset:$Rm,
 562            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 563           "\\{$Vd[$lane]\\}, $Rn$Rm",
 564           "$src = $Vd, $Rn.addr = $wb", []>;
 565
 566 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 567   let Inst{7-5} = lane{2-0};
 568 }
 569 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 570   let Inst{7-6} = lane{1-0};
 571   let Inst{4}   = Rn{4};
 572 }
 573 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 574   let Inst{7} = lane{0};
 575   let Inst{5} = Rn{4};
 576   let Inst{4} = Rn{4};
 577 }
 578
 579 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 580 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 581 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 582
 583 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 584 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 585   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 586           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 587           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 588           "$src1 = $Vd, $src2 = $dst2", []> {
 589   let Rm = 0b1111;
 590   let Inst{4}   = Rn{4};
 591 }
 592
 593 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 594   let Inst{7-5} = lane{2-0};
 595 }
 596 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 597   let Inst{7-6} = lane{1-0};
 598 }
 599 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 600   let Inst{7} = lane{0};
 601 }
 602
 603 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 604 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 605 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 606
 607 // ...with double-spaced registers:
 608 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 609   let Inst{7-6} = lane{1-0};
 610 }
 611 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 612   let Inst{7} = lane{0};
 613 }
 614
 615 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 616 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 617
 618 // ...with address register writeback:
 619 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 620   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 621           (ins addrmode6:$Rn, am6offset:$Rm,
 622            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 623           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 624           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 625   let Inst{4}   = Rn{4};
 626 }
 627
 628 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 629   let Inst{7-5} = lane{2-0};
 630 }
 631 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 632   let Inst{7-6} = lane{1-0};
 633 }
 634 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 635   let Inst{7} = lane{0};
 636 }
 637
 638 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 639 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 640 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 641
 642 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 643   let Inst{7-6} = lane{1-0};
 644 }
 645 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 646   let Inst{7} = lane{0};
 647 }
 648
 649 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 650 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 651
 652 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 653 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 654   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 655           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 656           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 657           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 658           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 659   let Rm = 0b1111;
 660 }
 661
 662 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 663   let Inst{7-5} = lane{2-0};
 664 }
 665 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 666   let Inst{7-6} = lane{1-0};
 667 }
 668 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 669   let Inst{7}   = lane{0};
 670 }
 671
 672 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 673 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 674 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 675
 676 // ...with double-spaced registers:
 677 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 678   let Inst{7-6} = lane{1-0};
 679 }
 680 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 681   let Inst{7}   = lane{0};
 682 }
 683
 684 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 685 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 686
 687 // ...with address register writeback:
 688 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 689   : NLdStLn<1, 0b10, op11_8, op7_4,
 690           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 691           (ins addrmode6:$Rn, am6offset:$Rm,
 692            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 693           IIC_VLD3lnu, "vld3", Dt,
 694           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 695           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 696           []>;
 697
 698 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 699   let Inst{7-5} = lane{2-0};
 700 }
 701 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 702   let Inst{7-6} = lane{1-0};
 703 }
 704 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 705   let Inst{7}   = lane{0};
 706 }
 707
 708 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 709 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 710 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 711
 712 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 713   let Inst{7-6} = lane{1-0};
 714 }
 715 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 716   let Inst{7}   = lane{0};
 717 }
 718
 719 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 720 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 721
 722 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 723 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 724   : NLdStLn<1, 0b10, op11_8, op7_4,
 725           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 726           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 727           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 728           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 729           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 730   let Rm = 0b1111;
 731   let Inst{4}   = Rn{4};
 732 }
 733
 734 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 735   let Inst{7-5} = lane{2-0};
 736 }
 737 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 738   let Inst{7-6} = lane{1-0};
 739 }
 740 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 741   let Inst{7}   = lane{0};
 742   let Inst{5} = Rn{5};
 743 }
 744
 745 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 746 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 747 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 748
 749 // ...with double-spaced registers:
 750 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 751   let Inst{7-6} = lane{1-0};
 752 }
 753 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 754   let Inst{7}   = lane{0};
 755   let Inst{5} = Rn{5};
 756 }
 757
 758 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 759 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 760
 761 // ...with address register writeback:
 762 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 763   : NLdStLn<1, 0b10, op11_8, op7_4,
 764           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 765           (ins addrmode6:$Rn, am6offset:$Rm,
 766            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 767           IIC_VLD4ln, "vld4", Dt,
 768 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 769 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 770           []> {
 771   let Inst{4}   = Rn{4};
 772 }
 773
 774 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 775   let Inst{7-5} = lane{2-0};
 776 }
 777 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 778   let Inst{7-6} = lane{1-0};
 779 }
 780 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 781   let Inst{7}   = lane{0};
 782   let Inst{5} = Rn{5};
 783 }
 784
 785 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 786 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 787 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 788
 789 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 790   let Inst{7-6} = lane{1-0};
 791 }
 792 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 793   let Inst{7}   = lane{0};
 794   let Inst{5} = Rn{5};
 795 }
 796
 797 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 798 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 799
 800 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 801
 802 //   VLD1DUP  : Vector Load (single element to all lanes)
 803 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 804   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
 805           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 806           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
 807   let Rm = 0b1111;
 808   let Inst{4} = Rn{4};
 809 }
 810 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 811   let Pattern = [(set QPR:$dst,
 812                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
 813 }
 814
 815 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 816 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 817 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 818
 819 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 820 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 821 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 822
 823 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 824           (VLD1DUPd32 addrmode6:$addr)>;
 825 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 826           (VLD1DUPq32Pseudo addrmode6:$addr)>;
 827
 828 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 829
 830 class VLD1QDUP<bits<4> op7_4, string Dt>
 831   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 832           (ins addrmode6dup:$Rn), IIC_VLD1dup,
 833           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 834   let Rm = 0b1111;
 835   let Inst{4} = Rn{4};
 836 }
 837
 838 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
 839 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
 840 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
 841
 842 // ...with address register writeback:
 843 class VLD1DUPWB<bits<4> op7_4, string Dt>
 844   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 845           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 846           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 847   let Inst{4} = Rn{4};
 848 }
 849 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 850   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 851           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 852           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 853   let Inst{4} = Rn{4};
 854 }
 855
 856 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 857 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 858 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 859
 860 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 861 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 862 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 863
 864 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 865 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 866 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 867
 868 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 869 class VLD2DUP<bits<4> op7_4, string Dt>
 870   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
 871           (ins addrmode6dup:$Rn), IIC_VLD2dup,
 872           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 873   let Rm = 0b1111;
 874   let Inst{4} = Rn{4};
 875 }
 876
 877 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
 878 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
 879 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
 880
 881 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
 882 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
 883 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
 884
 885 // ...with double-spaced registers (not used for codegen):
 886 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
 887 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
 888 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
 889
 890 // ...with address register writeback:
 891 class VLD2DUPWB<bits<4> op7_4, string Dt>
 892   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 893           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
 894           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 895   let Inst{4} = Rn{4};
 896 }
 897
 898 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
 899 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
 900 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
 901
 902 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
 903 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
 904 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
 905
 906 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
 907 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 908 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 909
 910 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 911 class VLD3DUP<bits<4> op7_4, string Dt>
 912   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 913           (ins addrmode6dup:$Rn), IIC_VLD3dup,
 914           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
 915   let Rm = 0b1111;
 916   let Inst{4} = Rn{4};
 917 }
 918
 919 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
 920 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
 921 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
 922
 923 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
 924 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 925 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 926
 927 // ...with double-spaced registers (not used for codegen):
 928 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
 929 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
 930 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
 931
 932 // ...with address register writeback:
 933 class VLD3DUPWB<bits<4> op7_4, string Dt>
 934   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 935           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
 936           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
 937           "$Rn.addr = $wb", []> {
 938   let Inst{4} = Rn{4};
 939 }
 940
 941 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
 942 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
 943 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
 944
 945 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
 946 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
 947 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
 948
 949 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
 950 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 951 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 952
 953 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 954 class VLD4DUP<bits<4> op7_4, string Dt>
 955   : NLdSt<1, 0b10, 0b1111, op7_4,
 956           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 957           (ins addrmode6dup:$Rn), IIC_VLD4dup,
 958           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
 959   let Rm = 0b1111;
 960   let Inst{4} = Rn{4};
 961 }
 962
 963 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
 964 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
 965 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
 966
 967 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
 968 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
 969 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
 970
 971 // ...with double-spaced registers (not used for codegen):
 972 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
 973 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
 974 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
 975
 976 // ...with address register writeback:
 977 class VLD4DUPWB<bits<4> op7_4, string Dt>
 978   : NLdSt<1, 0b10, 0b1111, op7_4,
 979           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 980           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
 981           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
 982           "$Rn.addr = $wb", []> {
 983   let Inst{4} = Rn{4};
 984 }
 985
 986 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
 987 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
 988 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
 989
 990 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
 991 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
 992 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
 993
 994 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
 995 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
 996 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
 997
 998 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 999
1000 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1001
1002 // Classes for VST* pseudo-instructions with multi-register operands.
1003 // These are expanded to real instructions after register allocation.
1004 class VSTQPseudo<InstrItinClass itin>
1005   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1006 class VSTQWBPseudo<InstrItinClass itin>
1007   : PseudoNLdSt<(outs GPR:$wb),
1008                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1009                 "$addr.addr = $wb">;
1010 class VSTQQPseudo<InstrItinClass itin>
1011   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1012 class VSTQQWBPseudo<InstrItinClass itin>
1013   : PseudoNLdSt<(outs GPR:$wb),
1014                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1015                 "$addr.addr = $wb">;
1016 class VSTQQQQWBPseudo<InstrItinClass itin>
1017   : PseudoNLdSt<(outs GPR:$wb),
1018                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1019                 "$addr.addr = $wb">;
1020
1021 //   VST1     : Vector Store (multiple single elements)
1022 class VST1D<bits<4> op7_4, string Dt>
1023   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
1024           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
1025   let Rm = 0b1111;
1026   let Inst{4} = Rn{4};
1027 }
1028 class VST1Q<bits<4> op7_4, string Dt>
1029   : NLdSt<0,0b00,0b1010,op7_4, (outs),
1030           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
1031           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1032   let Rm = 0b1111;
1033   let Inst{5-4} = Rn{5-4};
1034 }
1035
1036 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1037 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1038 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1039 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1040
1041 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1042 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1043 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1044 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1045
1046 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1047 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1048 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1049 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1050
1051 // ...with address register writeback:
1052 class VST1DWB<bits<4> op7_4, string Dt>
1053   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
1054           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1055           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1056   let Inst{4} = Rn{4};
1057 }
1058 class VST1QWB<bits<4> op7_4, string Dt>
1059   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1060           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1061           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1062           "$Rn.addr = $wb", []> {
1063   let Inst{5-4} = Rn{5-4};
1064 }
1065
1066 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1067 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1068 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1069 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1070
1071 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1072 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1073 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1074 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1075
1076 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1077 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1078 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1079 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1080
1081 // ...with 3 registers (some of these are only for the disassembler):
1082 class VST1D3<bits<4> op7_4, string Dt>
1083   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1084           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1085           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1086   let Rm = 0b1111;
1087   let Inst{4} = Rn{4};
1088 }
1089 class VST1D3WB<bits<4> op7_4, string Dt>
1090   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1091           (ins addrmode6:$Rn, am6offset:$Rm,
1092            DPR:$Vd, DPR:$src2, DPR:$src3),
1093           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1094           "$Rn.addr = $wb", []> {
1095   let Inst{4} = Rn{4};
1096 }
1097
1098 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1099 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1100 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1101 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1102
1103 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1104 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1105 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1106 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1107
1108 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1109 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1110
1111 // ...with 4 registers (some of these are only for the disassembler):
1112 class VST1D4<bits<4> op7_4, string Dt>
1113   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1114           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1115           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1116           []> {
1117   let Rm = 0b1111;
1118   let Inst{5-4} = Rn{5-4};
1119 }
1120 class VST1D4WB<bits<4> op7_4, string Dt>
1121   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1122           (ins addrmode6:$Rn, am6offset:$Rm,
1123            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1124           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1125           "$Rn.addr = $wb", []> {
1126   let Inst{5-4} = Rn{5-4};
1127 }
1128
1129 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1130 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1131 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1132 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1133
1134 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1135 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1136 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1137 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1138
1139 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1140 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1141
1142 //   VST2     : Vector Store (multiple 2-element structures)
1143 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1144   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1145           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1146           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1147   let Rm = 0b1111;
1148   let Inst{5-4} = Rn{5-4};
1149 }
1150 class VST2Q<bits<4> op7_4, string Dt>
1151   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1152           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1153           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1154           "", []> {
1155   let Rm = 0b1111;
1156   let Inst{5-4} = Rn{5-4};
1157 }
1158
1159 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1160 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1161 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1162
1163 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1164 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1165 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1166
1167 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1168 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1169 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1170
1171 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1172 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1173 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1174
1175 // ...with address register writeback:
1176 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1177   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1178           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1179           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1180           "$Rn.addr = $wb", []> {
1181   let Inst{5-4} = Rn{5-4};
1182 }
1183 class VST2QWB<bits<4> op7_4, string Dt>
1184   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1185           (ins addrmode6:$Rn, am6offset:$Rm,
1186            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1187           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1188           "$Rn.addr = $wb", []> {
1189   let Inst{5-4} = Rn{5-4};
1190 }
1191
1192 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1193 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1194 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1195
1196 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1197 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1198 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1199
1200 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1201 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1202 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1203
1204 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1205 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1206 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1207
1208 // ...with double-spaced registers (for disassembly only):
1209 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1210 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1211 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1212 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1213 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1214 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1215
1216 //   VST3     : Vector Store (multiple 3-element structures)
1217 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1218   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1219           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1220           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1221   let Rm = 0b1111;
1222   let Inst{4} = Rn{4};
1223 }
1224
1225 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1226 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1227 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1228
1229 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1230 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1231 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1232
1233 // ...with address register writeback:
1234 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1235   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1236           (ins addrmode6:$Rn, am6offset:$Rm,
1237            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1238           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1239           "$Rn.addr = $wb", []> {
1240   let Inst{4} = Rn{4};
1241 }
1242
1243 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1244 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1245 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1246
1247 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1248 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1249 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1250
1251 // ...with double-spaced registers (non-updating versions for disassembly only):
1252 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1253 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1254 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1255 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1256 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1257 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1258
1259 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1260 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1261 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1262
1263 // ...alternate versions to be allocated odd register numbers:
1264 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1265 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1266 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1267
1268 //   VST4     : Vector Store (multiple 4-element structures)
1269 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1270   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1271           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1272           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1273           "", []> {
1274   let Rm = 0b1111;
1275   let Inst{5-4} = Rn{5-4};
1276 }
1277
1278 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1279 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1280 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1281
1282 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1283 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1284 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1285
1286 // ...with address register writeback:
1287 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1288   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1289           (ins addrmode6:$Rn, am6offset:$Rm,
1290            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1291            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1292           "$Rn.addr = $wb", []> {
1293   let Inst{5-4} = Rn{5-4};
1294 }
1295
1296 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1297 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1298 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1299
1300 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1301 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1302 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1303
1304 // ...with double-spaced registers (non-updating versions for disassembly only):
1305 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1306 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1307 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1308 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1309 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1310 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1311
1312 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1313 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1314 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1315
1316 // ...alternate versions to be allocated odd register numbers:
1317 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1318 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1319 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1320
1321 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1322
1323 // Classes for VST*LN pseudo-instructions with multi-register operands.
1324 // These are expanded to real instructions after register allocation.
1325 class VSTQLNPseudo<InstrItinClass itin>
1326   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1327                 itin, "">;
1328 class VSTQLNWBPseudo<InstrItinClass itin>
1329   : PseudoNLdSt<(outs GPR:$wb),
1330                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1331                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1332 class VSTQQLNPseudo<InstrItinClass itin>
1333   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1334                 itin, "">;
1335 class VSTQQLNWBPseudo<InstrItinClass itin>
1336   : PseudoNLdSt<(outs GPR:$wb),
1337                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1338                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1339 class VSTQQQQLNPseudo<InstrItinClass itin>
1340   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1341                 itin, "">;
1342 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1343   : PseudoNLdSt<(outs GPR:$wb),
1344                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1345                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1346
1347 //   VST1LN   : Vector Store (single element from one lane)
1348 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1349              PatFrag StoreOp, SDNode ExtractOp>
1350   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1351           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1352           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1353           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1354   let Rm = 0b1111;
1355 }
1356 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1357   : VSTQLNPseudo<IIC_VST1ln> {
1358   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1359                           addrmode6:$addr)];
1360 }
1361
1362 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1363                        NEONvgetlaneu> {
1364   let Inst{7-5} = lane{2-0};
1365 }
1366 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1367                        NEONvgetlaneu> {
1368   let Inst{7-6} = lane{1-0};
1369   let Inst{4}   = Rn{5};
1370 }
1371 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1372   let Inst{7}   = lane{0};
1373   let Inst{5-4} = Rn{5-4};
1374 }
1375
1376 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1377 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1378 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1379
1380 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1381           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1382 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1383           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1384
1385 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1386
1387 // ...with address register writeback:
1388 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1389   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1390           (ins addrmode6:$Rn, am6offset:$Rm,
1391            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1392           "\\{$Vd[$lane]\\}, $Rn$Rm",
1393           "$Rn.addr = $wb", []>;
1394
1395 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1396   let Inst{7-5} = lane{2-0};
1397 }
1398 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1399   let Inst{7-6} = lane{1-0};
1400   let Inst{4}   = Rn{5};
1401 }
1402 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1403   let Inst{7}   = lane{0};
1404   let Inst{5-4} = Rn{5-4};
1405 }
1406
1407 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1408 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1409 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1410
1411 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1412 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1413   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1414           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1415           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1416           "", []> {
1417   let Rm = 0b1111;
1418   let Inst{4}   = Rn{4};
1419 }
1420
1421 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1422   let Inst{7-5} = lane{2-0};
1423 }
1424 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1425   let Inst{7-6} = lane{1-0};
1426 }
1427 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1428   let Inst{7}   = lane{0};
1429 }
1430
1431 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1432 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1433 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1434
1435 // ...with double-spaced registers:
1436 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1437   let Inst{7-6} = lane{1-0};
1438   let Inst{4}   = Rn{4};
1439 }
1440 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1441   let Inst{7}   = lane{0};
1442   let Inst{4}   = Rn{4};
1443 }
1444
1445 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1446 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1447
1448 // ...with address register writeback:
1449 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1450   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1451           (ins addrmode6:$addr, am6offset:$offset,
1452            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1453           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1454           "$addr.addr = $wb", []> {
1455   let Inst{4}   = Rn{4};
1456 }
1457
1458 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1459   let Inst{7-5} = lane{2-0};
1460 }
1461 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1462   let Inst{7-6} = lane{1-0};
1463 }
1464 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1465   let Inst{7}   = lane{0};
1466 }
1467
1468 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1469 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1470 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1471
1472 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1473   let Inst{7-6} = lane{1-0};
1474 }
1475 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1476   let Inst{7}   = lane{0};
1477 }
1478
1479 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1480 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1481
1482 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1483 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1484   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1485           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1486            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1487           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1488   let Rm = 0b1111;
1489 }
1490
1491 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1492   let Inst{7-5} = lane{2-0};
1493 }
1494 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1495   let Inst{7-6} = lane{1-0};
1496 }
1497 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1498   let Inst{7}   = lane{0};
1499 }
1500
1501 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1502 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1503 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1504
1505 // ...with double-spaced registers:
1506 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1507   let Inst{7-6} = lane{1-0};
1508 }
1509 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1510   let Inst{7}   = lane{0};
1511 }
1512
1513 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1514 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1515
1516 // ...with address register writeback:
1517 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1518   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1519           (ins addrmode6:$Rn, am6offset:$Rm,
1520            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1521           IIC_VST3lnu, "vst3", Dt,
1522           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1523           "$Rn.addr = $wb", []>;
1524
1525 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1526   let Inst{7-5} = lane{2-0};
1527 }
1528 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1529   let Inst{7-6} = lane{1-0};
1530 }
1531 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1532   let Inst{7}   = lane{0};
1533 }
1534
1535 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1536 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1537 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1538
1539 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1540   let Inst{7-6} = lane{1-0};
1541 }
1542 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1543   let Inst{7}   = lane{0};
1544 }
1545
1546 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1547 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1548
1549 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1550 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1551   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1552           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1553            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1554           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1555           "", []> {
1556   let Rm = 0b1111;
1557   let Inst{4} = Rn{4};
1558 }
1559
1560 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1561   let Inst{7-5} = lane{2-0};
1562 }
1563 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1564   let Inst{7-6} = lane{1-0};
1565 }
1566 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1567   let Inst{7}   = lane{0};
1568   let Inst{5} = Rn{5};
1569 }
1570
1571 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1572 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1573 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1574
1575 // ...with double-spaced registers:
1576 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1577   let Inst{7-6} = lane{1-0};
1578 }
1579 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1580   let Inst{7}   = lane{0};
1581   let Inst{5} = Rn{5};
1582 }
1583
1584 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1585 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1586
1587 // ...with address register writeback:
1588 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1589   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1590           (ins addrmode6:$Rn, am6offset:$Rm,
1591            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1592           IIC_VST4lnu, "vst4", Dt,
1593   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1594           "$Rn.addr = $wb", []> {
1595   let Inst{4} = Rn{4};
1596 }
1597
1598 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1599   let Inst{7-5} = lane{2-0};
1600 }
1601 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1602   let Inst{7-6} = lane{1-0};
1603 }
1604 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1605   let Inst{7}   = lane{0};
1606   let Inst{5} = Rn{5};
1607 }
1608
1609 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1610 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1611 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1612
1613 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1614   let Inst{7-6} = lane{1-0};
1615 }
1616 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1617   let Inst{7}   = lane{0};
1618   let Inst{5} = Rn{5};
1619 }
1620
1621 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1622 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1623
1624 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1625
1626
1627 //===----------------------------------------------------------------------===//
1628 // NEON pattern fragments
1629 //===----------------------------------------------------------------------===//
1630
1631 // Extract D sub-registers of Q registers.
1632 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1633   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1634   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1635 }]>;
1636 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1637   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1638   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1639 }]>;
1640 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1641   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1642   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1643 }]>;
1644 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1645   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1646   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1647 }]>;
1648
1649 // Extract S sub-registers of Q/D registers.
1650 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1651   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1652   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1653 }]>;
1654
1655 // Translate lane numbers from Q registers to D subregs.
1656 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1657   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1658 }]>;
1659 def SubReg_i16_lane : SDNodeXForm<imm, [{
1660   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1661 }]>;
1662 def SubReg_i32_lane : SDNodeXForm<imm, [{
1663   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1664 }]>;
1665
1666 //===----------------------------------------------------------------------===//
1667 // Instruction Classes
1668 //===----------------------------------------------------------------------===//
1669
1670 // Basic 2-register operations: double- and quad-register.
1671 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1672            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1673            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1674   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1675         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1676         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1677 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1678            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1679            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1680   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1681         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1682         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1683
1684 // Basic 2-register intrinsics, both double- and quad-register.
1685 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1686               bits<2> op17_16, bits<5> op11_7, bit op4,
1687               InstrItinClass itin, string OpcodeStr, string Dt,
1688               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1689   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1690         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1691         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
1692 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1693               bits<2> op17_16, bits<5> op11_7, bit op4,
1694               InstrItinClass itin, string OpcodeStr, string Dt,
1695               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1696   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1697         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1698         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
1699
1700 // Narrow 2-register operations.
1701 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1702            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1703            InstrItinClass itin, string OpcodeStr, string Dt,
1704            ValueType TyD, ValueType TyQ, SDNode OpNode>
1705   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1706         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1707         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
1708
1709 // Narrow 2-register intrinsics.
1710 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1711               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1712               InstrItinClass itin, string OpcodeStr, string Dt,
1713               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1714   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1715         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1716         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
1717
1718 // Long 2-register operations (currently only used for VMOVL).
1719 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1720            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1721            InstrItinClass itin, string OpcodeStr, string Dt,
1722            ValueType TyQ, ValueType TyD, SDNode OpNode>
1723   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1724         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1725         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
1726
1727 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1728 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1729   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
1730         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1731         OpcodeStr, Dt, "$Vd, $Vm",
1732         "$src1 = $Vd, $src2 = $Vm", []>;
1733 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1734                   InstrItinClass itin, string OpcodeStr, string Dt>
1735   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
1736         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
1737         "$src1 = $Vd, $src2 = $Vm", []>;
1738
1739 // Basic 3-register operations: double- and quad-register.
1740 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1741            InstrItinClass itin, string OpcodeStr, string Dt,
1742            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1743   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1744         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1745         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1746         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1747   let isCommutable = Commutable;
1748 }
1749 // Same as N3VD but no data type.
1750 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1751            InstrItinClass itin, string OpcodeStr,
1752            ValueType ResTy, ValueType OpTy,
1753            SDNode OpNode, bit Commutable>
1754   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1755          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1756          OpcodeStr, "$Vd, $Vn, $Vm", "",
1757          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1758   let isCommutable = Commutable;
1759 }
1760
1761 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1762              InstrItinClass itin, string OpcodeStr, string Dt,
1763              ValueType Ty, SDNode ShOp>
1764   : N3V<0, 1, op21_20, op11_8, 1, 0,
1765         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1766         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1767         [(set (Ty DPR:$Vd),
1768               (Ty (ShOp (Ty DPR:$Vn),
1769                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
1770   let isCommutable = 0;
1771 }
1772 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1773                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1774   : N3V<0, 1, op21_20, op11_8, 1, 0,
1775         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1776         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1777         [(set (Ty DPR:$Vd),
1778               (Ty (ShOp (Ty DPR:$Vn),
1779                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1780   let isCommutable = 0;
1781 }
1782
1783 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1784            InstrItinClass itin, string OpcodeStr, string Dt,
1785            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1786   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1787         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1788         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1789         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1790   let isCommutable = Commutable;
1791 }
1792 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1793            InstrItinClass itin, string OpcodeStr,
1794            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1795   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1796          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1797          OpcodeStr, "$Vd, $Vn, $Vm", "",
1798          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
1799   let isCommutable = Commutable;
1800 }
1801 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1802              InstrItinClass itin, string OpcodeStr, string Dt,
1803              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1804   : N3V<1, 1, op21_20, op11_8, 1, 0,
1805         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1806         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1807         [(set (ResTy QPR:$Vd),
1808               (ResTy (ShOp (ResTy QPR:$Vn),
1809                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1810                                                 imm:$lane)))))]> {
1811   let isCommutable = 0;
1812 }
1813 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1814                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1815   : N3V<1, 1, op21_20, op11_8, 1, 0,
1816         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1817         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1818         [(set (ResTy QPR:$Vd),
1819               (ResTy (ShOp (ResTy QPR:$Vn),
1820                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1821                                                 imm:$lane)))))]> {
1822   let isCommutable = 0;
1823 }
1824
1825 // Basic 3-register intrinsics, both double- and quad-register.
1826 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1827               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1828               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1829   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1830         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1831         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1832         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1833   let isCommutable = Commutable;
1834 }
1835 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1836                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1837   : N3V<0, 1, op21_20, op11_8, 1, 0,
1838         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1839         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1840         [(set (Ty DPR:$Vd),
1841               (Ty (IntOp (Ty DPR:$Vn),
1842                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1843                                            imm:$lane)))))]> {
1844   let isCommutable = 0;
1845 }
1846 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1847                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1848   : N3V<0, 1, op21_20, op11_8, 1, 0,
1849         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1850         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1851         [(set (Ty DPR:$Vd),
1852               (Ty (IntOp (Ty DPR:$Vn),
1853                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1854   let isCommutable = 0;
1855 }
1856 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1857               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1858               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1859   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1860         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1861         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1862         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1863   let isCommutable = 0;
1864 }
1865
1866 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1867               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1868               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1869   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1870         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1871         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1872         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1873   let isCommutable = Commutable;
1874 }
1875 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1876                 string OpcodeStr, string Dt,
1877                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1878   : N3V<1, 1, op21_20, op11_8, 1, 0,
1879         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1880         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1881         [(set (ResTy QPR:$Vd),
1882               (ResTy (IntOp (ResTy QPR:$Vn),
1883                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1884                                                  imm:$lane)))))]> {
1885   let isCommutable = 0;
1886 }
1887 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1888                   string OpcodeStr, string Dt,
1889                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1890   : N3V<1, 1, op21_20, op11_8, 1, 0,
1891         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1892         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1893         [(set (ResTy QPR:$Vd),
1894               (ResTy (IntOp (ResTy QPR:$Vn),
1895                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1896                                                  imm:$lane)))))]> {
1897   let isCommutable = 0;
1898 }
1899 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1900               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1901               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1902   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1903         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1904         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1905         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1906   let isCommutable = 0;
1907 }
1908
1909 // Multiply-Add/Sub operations: double- and quad-register.
1910 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1911                 InstrItinClass itin, string OpcodeStr, string Dt,
1912                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
1913   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1914         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1915         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1916         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1917                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1918
1919 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1920                   string OpcodeStr, string Dt,
1921                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
1922   : N3V<0, 1, op21_20, op11_8, 1, 0,
1923         (outs DPR:$Vd),
1924         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1925         NVMulSLFrm, itin,
1926         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1927         [(set (Ty DPR:$Vd),
1928               (Ty (ShOp (Ty DPR:$src1),
1929                         (Ty (MulOp DPR:$Vn,
1930                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1931                                                      imm:$lane)))))))]>;
1932 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1933                     string OpcodeStr, string Dt,
1934                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1935   : N3V<0, 1, op21_20, op11_8, 1, 0,
1936         (outs DPR:$Vd),
1937         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1938         NVMulSLFrm, itin,
1939         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1940         [(set (Ty DPR:$Vd),
1941               (Ty (ShOp (Ty DPR:$src1),
1942                         (Ty (MulOp DPR:$Vn,
1943                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1944                                                      imm:$lane)))))))]>;
1945
1946 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1947                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1948                 SDPatternOperator MulOp, SDPatternOperator OpNode>
1949   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1950         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1951         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1952         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1953                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1954 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1955                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1956                   SDPatternOperator MulOp, SDPatternOperator ShOp>
1957   : N3V<1, 1, op21_20, op11_8, 1, 0,
1958         (outs QPR:$Vd),
1959         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1960         NVMulSLFrm, itin,
1961         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1962         [(set (ResTy QPR:$Vd),
1963               (ResTy (ShOp (ResTy QPR:$src1),
1964                            (ResTy (MulOp QPR:$Vn,
1965                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1966                                                         imm:$lane)))))))]>;
1967 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1968                     string OpcodeStr, string Dt,
1969                     ValueType ResTy, ValueType OpTy,
1970                     SDNode MulOp, SDNode ShOp>
1971   : N3V<1, 1, op21_20, op11_8, 1, 0,
1972         (outs QPR:$Vd),
1973         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1974         NVMulSLFrm, itin,
1975         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1976         [(set (ResTy QPR:$Vd),
1977               (ResTy (ShOp (ResTy QPR:$src1),
1978                            (ResTy (MulOp QPR:$Vn,
1979                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1980                                                         imm:$lane)))))))]>;
1981
1982 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1983 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1984                 InstrItinClass itin, string OpcodeStr, string Dt,
1985                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1986   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1987         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1988         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1989         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1990                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1991 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1992                 InstrItinClass itin, string OpcodeStr, string Dt,
1993                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1994   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1995         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1996         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1997         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1998                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1999
2000 // Neon 3-argument intrinsics, both double- and quad-register.
2001 // The destination register is also used as the first source operand register.
2002 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2003                InstrItinClass itin, string OpcodeStr, string Dt,
2004                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2005   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2006         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2007         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2008         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2009                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2010 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2011                InstrItinClass itin, string OpcodeStr, string Dt,
2012                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2013   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2014         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2015         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2016         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2017                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2018
2019 // Long Multiply-Add/Sub operations.
2020 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2021                 InstrItinClass itin, string OpcodeStr, string Dt,
2022                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2023   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2024         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2025         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2026         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2027                                 (TyQ (MulOp (TyD DPR:$Vn),
2028                                             (TyD DPR:$Vm)))))]>;
2029 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2030                   InstrItinClass itin, string OpcodeStr, string Dt,
2031                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2032   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2033         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2034         NVMulSLFrm, itin,
2035         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2036         [(set QPR:$Vd,
2037           (OpNode (TyQ QPR:$src1),
2038                   (TyQ (MulOp (TyD DPR:$Vn),
2039                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2040                                                  imm:$lane))))))]>;
2041 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2042                     InstrItinClass itin, string OpcodeStr, string Dt,
2043                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2044   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2045         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2046         NVMulSLFrm, itin,
2047         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2048         [(set QPR:$Vd,
2049           (OpNode (TyQ QPR:$src1),
2050                   (TyQ (MulOp (TyD DPR:$Vn),
2051                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2052                                                  imm:$lane))))))]>;
2053
2054 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2055 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2056                    InstrItinClass itin, string OpcodeStr, string Dt,
2057                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2058                    SDNode OpNode>
2059   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2060         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2061         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2062         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2063                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2064                                                         (TyD DPR:$Vm)))))))]>;
2065
2066 // Neon Long 3-argument intrinsic.  The destination register is
2067 // a quad-register and is also used as the first source operand register.
2068 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2069                InstrItinClass itin, string OpcodeStr, string Dt,
2070                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2071   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2072         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2073         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2074         [(set QPR:$Vd,
2075           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2076 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2077                  string OpcodeStr, string Dt,
2078                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2079   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2080         (outs QPR:$Vd),
2081         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2082         NVMulSLFrm, itin,
2083         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2084         [(set (ResTy QPR:$Vd),
2085               (ResTy (IntOp (ResTy QPR:$src1),
2086                             (OpTy DPR:$Vn),
2087                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2088                                                 imm:$lane)))))]>;
2089 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2090                    InstrItinClass itin, string OpcodeStr, string Dt,
2091                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2092   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2093         (outs QPR:$Vd),
2094         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2095         NVMulSLFrm, itin,
2096         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2097         [(set (ResTy QPR:$Vd),
2098               (ResTy (IntOp (ResTy QPR:$src1),
2099                             (OpTy DPR:$Vn),
2100                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2101                                                 imm:$lane)))))]>;
2102
2103 // Narrowing 3-register intrinsics.
2104 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2105               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2106               Intrinsic IntOp, bit Commutable>
2107   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2108         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2109         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2110         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2111   let isCommutable = Commutable;
2112 }
2113
2114 // Long 3-register operations.
2115 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2116            InstrItinClass itin, string OpcodeStr, string Dt,
2117            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2118   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2119         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2120         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2121         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2122   let isCommutable = Commutable;
2123 }
2124 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2125              InstrItinClass itin, string OpcodeStr, string Dt,
2126              ValueType TyQ, ValueType TyD, SDNode OpNode>
2127   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2128         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2129         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2130         [(set QPR:$Vd,
2131           (TyQ (OpNode (TyD DPR:$Vn),
2132                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2133 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2134                InstrItinClass itin, string OpcodeStr, string Dt,
2135                ValueType TyQ, ValueType TyD, SDNode OpNode>
2136   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2137         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2138         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2139         [(set QPR:$Vd,
2140           (TyQ (OpNode (TyD DPR:$Vn),
2141                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2142
2143 // Long 3-register operations with explicitly extended operands.
2144 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2145               InstrItinClass itin, string OpcodeStr, string Dt,
2146               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2147               bit Commutable>
2148   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2149         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2150         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2151         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2152                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2153   let isCommutable = Commutable;
2154 }
2155
2156 // Long 3-register intrinsics with explicit extend (VABDL).
2157 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2158                  InstrItinClass itin, string OpcodeStr, string Dt,
2159                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2160                  bit Commutable>
2161   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2162         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2163         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2164         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2165                                                 (TyD DPR:$Vm))))))]> {
2166   let isCommutable = Commutable;
2167 }
2168
2169 // Long 3-register intrinsics.
2170 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2171               InstrItinClass itin, string OpcodeStr, string Dt,
2172               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2173   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2174         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2175         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2176         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2177   let isCommutable = Commutable;
2178 }
2179 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2180                 string OpcodeStr, string Dt,
2181                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2182   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2183         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2184         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2185         [(set (ResTy QPR:$Vd),
2186               (ResTy (IntOp (OpTy DPR:$Vn),
2187                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2188                                                 imm:$lane)))))]>;
2189 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2190                   InstrItinClass itin, string OpcodeStr, string Dt,
2191                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2192   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2193         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2194         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2195         [(set (ResTy QPR:$Vd),
2196               (ResTy (IntOp (OpTy DPR:$Vn),
2197                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2198                                                 imm:$lane)))))]>;
2199
2200 // Wide 3-register operations.
2201 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2202            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2203            SDNode OpNode, SDNode ExtOp, bit Commutable>
2204   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2205         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2206         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2207         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2208                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2209   let isCommutable = Commutable;
2210 }
2211
2212 // Pairwise long 2-register intrinsics, both double- and quad-register.
2213 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2214                 bits<2> op17_16, bits<5> op11_7, bit op4,
2215                 string OpcodeStr, string Dt,
2216                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2217   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2218         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2219         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2220 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2221                 bits<2> op17_16, bits<5> op11_7, bit op4,
2222                 string OpcodeStr, string Dt,
2223                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2224   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2225         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2226         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2227
2228 // Pairwise long 2-register accumulate intrinsics,
2229 // both double- and quad-register.
2230 // The destination register is also used as the first source operand register.
2231 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2232                  bits<2> op17_16, bits<5> op11_7, bit op4,
2233                  string OpcodeStr, string Dt,
2234                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2235   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2236         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2237         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2238         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2239 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2240                  bits<2> op17_16, bits<5> op11_7, bit op4,
2241                  string OpcodeStr, string Dt,
2242                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2243   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2244         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2245         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2246         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2247
2248 // Shift by immediate,
2249 // both double- and quad-register.
2250 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2251              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2252              ValueType Ty, SDNode OpNode>
2253   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2254            (outs DPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), f, itin,
2255            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2256            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2257 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2258              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2259              ValueType Ty, SDNode OpNode>
2260   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2261            (outs QPR:$Vd), (ins QPR:$Vm, i32imm:$SIMM), f, itin,
2262            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2263            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2264
2265 // Long shift by immediate.
2266 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2267              string OpcodeStr, string Dt,
2268              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2269   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2270            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2271            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2272            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2273                                           (i32 imm:$SIMM))))]>;
2274
2275 // Narrow shift by immediate.
2276 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2277              InstrItinClass itin, string OpcodeStr, string Dt,
2278              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2279   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2280            (outs DPR:$Vd), (ins QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, itin,
2281            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2282            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2283                                           (i32 imm:$SIMM))))]>;
2284
2285 // Shift right by immediate and accumulate,
2286 // both double- and quad-register.
2287 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2288                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2289   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2290            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2291            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2292            [(set DPR:$Vd, (Ty (add DPR:$src1,
2293                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2294 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2295                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2296   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2297            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2298            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2299            [(set QPR:$Vd, (Ty (add QPR:$src1,
2300                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2301
2302 // Shift by immediate and insert,
2303 // both double- and quad-register.
2304 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2305                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2306   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2307            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2308            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2309            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2310 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2311                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2312   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2313            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2314            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2315            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2316
2317 // Convert, with fractional bits immediate,
2318 // both double- and quad-register.
2319 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2320               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2321               Intrinsic IntOp>
2322   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2323            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2324            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2325            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2326 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2327               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2328               Intrinsic IntOp>
2329   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2330            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2331            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2332            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2333
2334 //===----------------------------------------------------------------------===//
2335 // Multiclasses
2336 //===----------------------------------------------------------------------===//
2337
2338 // Abbreviations used in multiclass suffixes:
2339 //   Q = quarter int (8 bit) elements
2340 //   H = half int (16 bit) elements
2341 //   S = single int (32 bit) elements
2342 //   D = double int (64 bit) elements
2343
2344 // Neon 2-register vector operations -- for disassembly only.
2345
2346 // First with only element sizes of 8, 16 and 32 bits:
2347 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2348                        bits<5> op11_7, bit op4, string opc, string Dt,
2349                        string asm, SDNode OpNode> {
2350   // 64-bit vector types.
2351   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2352                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2353                   opc, !strconcat(Dt, "8"), asm, "",
2354                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2355   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2356                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2357                   opc, !strconcat(Dt, "16"), asm, "",
2358                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2359   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2360                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2361                   opc, !strconcat(Dt, "32"), asm, "",
2362                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2363   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2364                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2365                   opc, "f32", asm, "",
2366                   [(set DPR:$Vd, (v2f32 (OpNode (v2f32 DPR:$Vm))))]> {
2367     let Inst{10} = 1; // overwrite F = 1
2368   }
2369
2370   // 128-bit vector types.
2371   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2372                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2373                   opc, !strconcat(Dt, "8"), asm, "",
2374                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2375   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2376                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2377                   opc, !strconcat(Dt, "16"), asm, "",
2378                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2379   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2380                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2381                   opc, !strconcat(Dt, "32"), asm, "",
2382                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2383   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2384                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2385                   opc, "f32", asm, "",
2386                   [(set QPR:$Vd, (v4f32 (OpNode (v4f32 QPR:$Vm))))]> {
2387     let Inst{10} = 1; // overwrite F = 1
2388   }
2389 }
2390
2391 // Neon 3-register vector operations.
2392
2393 // First with only element sizes of 8, 16 and 32 bits:
2394 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2395                    InstrItinClass itinD16, InstrItinClass itinD32,
2396                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2397                    string OpcodeStr, string Dt,
2398                    SDNode OpNode, bit Commutable = 0> {
2399   // 64-bit vector types.
2400   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2401                    OpcodeStr, !strconcat(Dt, "8"),
2402                    v8i8, v8i8, OpNode, Commutable>;
2403   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2404                    OpcodeStr, !strconcat(Dt, "16"),
2405                    v4i16, v4i16, OpNode, Commutable>;
2406   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2407                    OpcodeStr, !strconcat(Dt, "32"),
2408                    v2i32, v2i32, OpNode, Commutable>;
2409
2410   // 128-bit vector types.
2411   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2412                    OpcodeStr, !strconcat(Dt, "8"),
2413                    v16i8, v16i8, OpNode, Commutable>;
2414   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2415                    OpcodeStr, !strconcat(Dt, "16"),
2416                    v8i16, v8i16, OpNode, Commutable>;
2417   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2418                    OpcodeStr, !strconcat(Dt, "32"),
2419                    v4i32, v4i32, OpNode, Commutable>;
2420 }
2421
2422 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2423   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2424                        v4i16, ShOp>;
2425   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2426                      v2i32, ShOp>;
2427   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2428                        v8i16, v4i16, ShOp>;
2429   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2430                      v4i32, v2i32, ShOp>;
2431 }
2432
2433 // ....then also with element size 64 bits:
2434 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2435                     InstrItinClass itinD, InstrItinClass itinQ,
2436                     string OpcodeStr, string Dt,
2437                     SDNode OpNode, bit Commutable = 0>
2438   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2439             OpcodeStr, Dt, OpNode, Commutable> {
2440   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2441                    OpcodeStr, !strconcat(Dt, "64"),
2442                    v1i64, v1i64, OpNode, Commutable>;
2443   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2444                    OpcodeStr, !strconcat(Dt, "64"),
2445                    v2i64, v2i64, OpNode, Commutable>;
2446 }
2447
2448
2449 // Neon Narrowing 2-register vector operations,
2450 //   source operand element sizes of 16, 32 and 64 bits:
2451 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2452                     bits<5> op11_7, bit op6, bit op4,
2453                     InstrItinClass itin, string OpcodeStr, string Dt,
2454                     SDNode OpNode> {
2455   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2456                    itin, OpcodeStr, !strconcat(Dt, "16"),
2457                    v8i8, v8i16, OpNode>;
2458   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2459                    itin, OpcodeStr, !strconcat(Dt, "32"),
2460                    v4i16, v4i32, OpNode>;
2461   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2462                    itin, OpcodeStr, !strconcat(Dt, "64"),
2463                    v2i32, v2i64, OpNode>;
2464 }
2465
2466 // Neon Narrowing 2-register vector intrinsics,
2467 //   source operand element sizes of 16, 32 and 64 bits:
2468 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2469                        bits<5> op11_7, bit op6, bit op4,
2470                        InstrItinClass itin, string OpcodeStr, string Dt,
2471                        Intrinsic IntOp> {
2472   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2473                       itin, OpcodeStr, !strconcat(Dt, "16"),
2474                       v8i8, v8i16, IntOp>;
2475   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2476                       itin, OpcodeStr, !strconcat(Dt, "32"),
2477                       v4i16, v4i32, IntOp>;
2478   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2479                       itin, OpcodeStr, !strconcat(Dt, "64"),
2480                       v2i32, v2i64, IntOp>;
2481 }
2482
2483
2484 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2485 //   source operand element sizes of 16, 32 and 64 bits:
2486 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2487                     string OpcodeStr, string Dt, SDNode OpNode> {
2488   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2489                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2490   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2491                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2492   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2493                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2494 }
2495
2496
2497 // Neon 3-register vector intrinsics.
2498
2499 // First with only element sizes of 16 and 32 bits:
2500 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2501                      InstrItinClass itinD16, InstrItinClass itinD32,
2502                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2503                      string OpcodeStr, string Dt,
2504                      Intrinsic IntOp, bit Commutable = 0> {
2505   // 64-bit vector types.
2506   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2507                       OpcodeStr, !strconcat(Dt, "16"),
2508                       v4i16, v4i16, IntOp, Commutable>;
2509   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2510                       OpcodeStr, !strconcat(Dt, "32"),
2511                       v2i32, v2i32, IntOp, Commutable>;
2512
2513   // 128-bit vector types.
2514   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2515                       OpcodeStr, !strconcat(Dt, "16"),
2516                       v8i16, v8i16, IntOp, Commutable>;
2517   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2518                       OpcodeStr, !strconcat(Dt, "32"),
2519                       v4i32, v4i32, IntOp, Commutable>;
2520 }
2521 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2522                      InstrItinClass itinD16, InstrItinClass itinD32,
2523                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2524                      string OpcodeStr, string Dt,
2525                      Intrinsic IntOp> {
2526   // 64-bit vector types.
2527   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2528                       OpcodeStr, !strconcat(Dt, "16"),
2529                       v4i16, v4i16, IntOp>;
2530   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2531                       OpcodeStr, !strconcat(Dt, "32"),
2532                       v2i32, v2i32, IntOp>;
2533
2534   // 128-bit vector types.
2535   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2536                       OpcodeStr, !strconcat(Dt, "16"),
2537                       v8i16, v8i16, IntOp>;
2538   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2539                       OpcodeStr, !strconcat(Dt, "32"),
2540                       v4i32, v4i32, IntOp>;
2541 }
2542
2543 multiclass N3VIntSL_HS<bits<4> op11_8,
2544                        InstrItinClass itinD16, InstrItinClass itinD32,
2545                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2546                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2547   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2548                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2549   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2550                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2551   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2552                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2553   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2554                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2555 }
2556
2557 // ....then also with element size of 8 bits:
2558 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2559                       InstrItinClass itinD16, InstrItinClass itinD32,
2560                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2561                       string OpcodeStr, string Dt,
2562                       Intrinsic IntOp, bit Commutable = 0>
2563   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2564               OpcodeStr, Dt, IntOp, Commutable> {
2565   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2566                       OpcodeStr, !strconcat(Dt, "8"),
2567                       v8i8, v8i8, IntOp, Commutable>;
2568   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2569                       OpcodeStr, !strconcat(Dt, "8"),
2570                       v16i8, v16i8, IntOp, Commutable>;
2571 }
2572 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2573                       InstrItinClass itinD16, InstrItinClass itinD32,
2574                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2575                       string OpcodeStr, string Dt,
2576                       Intrinsic IntOp>
2577   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2578               OpcodeStr, Dt, IntOp> {
2579   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2580                       OpcodeStr, !strconcat(Dt, "8"),
2581                       v8i8, v8i8, IntOp>;
2582   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2583                       OpcodeStr, !strconcat(Dt, "8"),
2584                       v16i8, v16i8, IntOp>;
2585 }
2586
2587
2588 // ....then also with element size of 64 bits:
2589 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2590                        InstrItinClass itinD16, InstrItinClass itinD32,
2591                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2592                        string OpcodeStr, string Dt,
2593                        Intrinsic IntOp, bit Commutable = 0>
2594   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2595                OpcodeStr, Dt, IntOp, Commutable> {
2596   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2597                       OpcodeStr, !strconcat(Dt, "64"),
2598                       v1i64, v1i64, IntOp, Commutable>;
2599   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2600                       OpcodeStr, !strconcat(Dt, "64"),
2601                       v2i64, v2i64, IntOp, Commutable>;
2602 }
2603 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2604                        InstrItinClass itinD16, InstrItinClass itinD32,
2605                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2606                        string OpcodeStr, string Dt,
2607                        Intrinsic IntOp>
2608   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2609                OpcodeStr, Dt, IntOp> {
2610   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2611                       OpcodeStr, !strconcat(Dt, "64"),
2612                       v1i64, v1i64, IntOp>;
2613   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2614                       OpcodeStr, !strconcat(Dt, "64"),
2615                       v2i64, v2i64, IntOp>;
2616 }
2617
2618 // Neon Narrowing 3-register vector intrinsics,
2619 //   source operand element sizes of 16, 32 and 64 bits:
2620 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2621                        string OpcodeStr, string Dt,
2622                        Intrinsic IntOp, bit Commutable = 0> {
2623   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2624                       OpcodeStr, !strconcat(Dt, "16"),
2625                       v8i8, v8i16, IntOp, Commutable>;
2626   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2627                       OpcodeStr, !strconcat(Dt, "32"),
2628                       v4i16, v4i32, IntOp, Commutable>;
2629   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2630                       OpcodeStr, !strconcat(Dt, "64"),
2631                       v2i32, v2i64, IntOp, Commutable>;
2632 }
2633
2634
2635 // Neon Long 3-register vector operations.
2636
2637 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2638                     InstrItinClass itin16, InstrItinClass itin32,
2639                     string OpcodeStr, string Dt,
2640                     SDNode OpNode, bit Commutable = 0> {
2641   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2642                    OpcodeStr, !strconcat(Dt, "8"),
2643                    v8i16, v8i8, OpNode, Commutable>;
2644   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2645                    OpcodeStr, !strconcat(Dt, "16"),
2646                    v4i32, v4i16, OpNode, Commutable>;
2647   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2648                    OpcodeStr, !strconcat(Dt, "32"),
2649                    v2i64, v2i32, OpNode, Commutable>;
2650 }
2651
2652 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2653                      InstrItinClass itin, string OpcodeStr, string Dt,
2654                      SDNode OpNode> {
2655   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2656                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2657   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2658                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2659 }
2660
2661 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2662                        InstrItinClass itin16, InstrItinClass itin32,
2663                        string OpcodeStr, string Dt,
2664                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2665   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2666                       OpcodeStr, !strconcat(Dt, "8"),
2667                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2668   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2669                       OpcodeStr, !strconcat(Dt, "16"),
2670                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2671   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2672                       OpcodeStr, !strconcat(Dt, "32"),
2673                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2674 }
2675
2676 // Neon Long 3-register vector intrinsics.
2677
2678 // First with only element sizes of 16 and 32 bits:
2679 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2680                       InstrItinClass itin16, InstrItinClass itin32,
2681                       string OpcodeStr, string Dt,
2682                       Intrinsic IntOp, bit Commutable = 0> {
2683   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2684                       OpcodeStr, !strconcat(Dt, "16"),
2685                       v4i32, v4i16, IntOp, Commutable>;
2686   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2687                       OpcodeStr, !strconcat(Dt, "32"),
2688                       v2i64, v2i32, IntOp, Commutable>;
2689 }
2690
2691 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2692                         InstrItinClass itin, string OpcodeStr, string Dt,
2693                         Intrinsic IntOp> {
2694   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2695                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2696   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2697                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2698 }
2699
2700 // ....then also with element size of 8 bits:
2701 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2702                        InstrItinClass itin16, InstrItinClass itin32,
2703                        string OpcodeStr, string Dt,
2704                        Intrinsic IntOp, bit Commutable = 0>
2705   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2706                IntOp, Commutable> {
2707   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2708                       OpcodeStr, !strconcat(Dt, "8"),
2709                       v8i16, v8i8, IntOp, Commutable>;
2710 }
2711
2712 // ....with explicit extend (VABDL).
2713 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2714                        InstrItinClass itin, string OpcodeStr, string Dt,
2715                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2716   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2717                          OpcodeStr, !strconcat(Dt, "8"),
2718                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2719   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2720                          OpcodeStr, !strconcat(Dt, "16"),
2721                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2722   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2723                          OpcodeStr, !strconcat(Dt, "32"),
2724                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2725 }
2726
2727
2728 // Neon Wide 3-register vector intrinsics,
2729 //   source operand element sizes of 8, 16 and 32 bits:
2730 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2731                     string OpcodeStr, string Dt,
2732                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2733   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2734                    OpcodeStr, !strconcat(Dt, "8"),
2735                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2736   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2737                    OpcodeStr, !strconcat(Dt, "16"),
2738                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2739   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2740                    OpcodeStr, !strconcat(Dt, "32"),
2741                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2742 }
2743
2744
2745 // Neon Multiply-Op vector operations,
2746 //   element sizes of 8, 16 and 32 bits:
2747 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2748                         InstrItinClass itinD16, InstrItinClass itinD32,
2749                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2750                         string OpcodeStr, string Dt, SDNode OpNode> {
2751   // 64-bit vector types.
2752   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2753                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2754   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2755                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2756   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2757                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2758
2759   // 128-bit vector types.
2760   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2761                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2762   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2763                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2764   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2765                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2766 }
2767
2768 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2769                          InstrItinClass itinD16, InstrItinClass itinD32,
2770                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2771                          string OpcodeStr, string Dt, SDNode ShOp> {
2772   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2773                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2774   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2775                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2776   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2777                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2778                             mul, ShOp>;
2779   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2780                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2781                           mul, ShOp>;
2782 }
2783
2784 // Neon Intrinsic-Op vector operations,
2785 //   element sizes of 8, 16 and 32 bits:
2786 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2787                         InstrItinClass itinD, InstrItinClass itinQ,
2788                         string OpcodeStr, string Dt, Intrinsic IntOp,
2789                         SDNode OpNode> {
2790   // 64-bit vector types.
2791   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2792                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2793   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2794                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2795   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2796                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2797
2798   // 128-bit vector types.
2799   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2800                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2801   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2802                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2803   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2804                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2805 }
2806
2807 // Neon 3-argument intrinsics,
2808 //   element sizes of 8, 16 and 32 bits:
2809 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2810                        InstrItinClass itinD, InstrItinClass itinQ,
2811                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2812   // 64-bit vector types.
2813   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2814                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2815   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2816                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2817   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2818                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2819
2820   // 128-bit vector types.
2821   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2822                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2823   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2824                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2825   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2826                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2827 }
2828
2829
2830 // Neon Long Multiply-Op vector operations,
2831 //   element sizes of 8, 16 and 32 bits:
2832 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2833                          InstrItinClass itin16, InstrItinClass itin32,
2834                          string OpcodeStr, string Dt, SDNode MulOp,
2835                          SDNode OpNode> {
2836   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2837                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2838   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2839                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2840   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2841                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2842 }
2843
2844 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2845                           string Dt, SDNode MulOp, SDNode OpNode> {
2846   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2847                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2848   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2849                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2850 }
2851
2852
2853 // Neon Long 3-argument intrinsics.
2854
2855 // First with only element sizes of 16 and 32 bits:
2856 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2857                        InstrItinClass itin16, InstrItinClass itin32,
2858                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2859   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2860                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2861   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2862                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2863 }
2864
2865 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2866                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2867   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2868                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2869   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2870                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2871 }
2872
2873 // ....then also with element size of 8 bits:
2874 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2875                         InstrItinClass itin16, InstrItinClass itin32,
2876                         string OpcodeStr, string Dt, Intrinsic IntOp>
2877   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2878   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2879                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2880 }
2881
2882 // ....with explicit extend (VABAL).
2883 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2884                             InstrItinClass itin, string OpcodeStr, string Dt,
2885                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2886   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2887                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2888                            IntOp, ExtOp, OpNode>;
2889   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2890                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2891                            IntOp, ExtOp, OpNode>;
2892   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2893                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2894                            IntOp, ExtOp, OpNode>;
2895 }
2896
2897
2898 // Neon 2-register vector intrinsics,
2899 //   element sizes of 8, 16 and 32 bits:
2900 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2901                       bits<5> op11_7, bit op4,
2902                       InstrItinClass itinD, InstrItinClass itinQ,
2903                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2904   // 64-bit vector types.
2905   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2906                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2907   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2908                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2909   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2910                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2911
2912   // 128-bit vector types.
2913   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2914                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2915   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2916                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2917   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2918                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2919 }
2920
2921
2922 // Neon Pairwise long 2-register intrinsics,
2923 //   element sizes of 8, 16 and 32 bits:
2924 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2925                         bits<5> op11_7, bit op4,
2926                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2927   // 64-bit vector types.
2928   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2929                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2930   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2931                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2932   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2933                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2934
2935   // 128-bit vector types.
2936   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2937                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2938   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2939                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2940   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2941                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2942 }
2943
2944
2945 // Neon Pairwise long 2-register accumulate intrinsics,
2946 //   element sizes of 8, 16 and 32 bits:
2947 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2948                          bits<5> op11_7, bit op4,
2949                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2950   // 64-bit vector types.
2951   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2952                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2953   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2954                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2955   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2956                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2957
2958   // 128-bit vector types.
2959   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2960                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2961   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2962                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2963   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2964                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2965 }
2966
2967
2968 // Neon 2-register vector shift by immediate,
2969 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2970 //   element sizes of 8, 16, 32 and 64 bits:
2971 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2972                      InstrItinClass itin, string OpcodeStr, string Dt,
2973                      SDNode OpNode, Format f> {
2974   // 64-bit vector types.
2975   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2976                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2977     let Inst{21-19} = 0b001; // imm6 = 001xxx
2978   }
2979   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2980                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2981     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2982   }
2983   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2984                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2985     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2986   }
2987   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2988                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2989                              // imm6 = xxxxxx
2990
2991   // 128-bit vector types.
2992   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2993                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2994     let Inst{21-19} = 0b001; // imm6 = 001xxx
2995   }
2996   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2997                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2998     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2999   }
3000   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
3001                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3002     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3003   }
3004   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
3005                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3006                              // imm6 = xxxxxx
3007 }
3008
3009 // Neon Shift-Accumulate vector operations,
3010 //   element sizes of 8, 16, 32 and 64 bits:
3011 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3012                          string OpcodeStr, string Dt, SDNode ShOp> {
3013   // 64-bit vector types.
3014   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
3015                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3016     let Inst{21-19} = 0b001; // imm6 = 001xxx
3017   }
3018   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
3019                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3020     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3021   }
3022   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
3023                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3024     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3025   }
3026   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
3027                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3028                              // imm6 = xxxxxx
3029
3030   // 128-bit vector types.
3031   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3032                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3033     let Inst{21-19} = 0b001; // imm6 = 001xxx
3034   }
3035   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3036                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3037     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3038   }
3039   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3040                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3041     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3042   }
3043   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
3044                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3045                              // imm6 = xxxxxx
3046 }
3047
3048
3049 // Neon Shift-Insert vector operations,
3050 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3051 //   element sizes of 8, 16, 32 and 64 bits:
3052 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3053                          string OpcodeStr, SDNode ShOp,
3054                          Format f> {
3055   // 64-bit vector types.
3056   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
3057                         f, OpcodeStr, "8", v8i8, ShOp> {
3058     let Inst{21-19} = 0b001; // imm6 = 001xxx
3059   }
3060   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
3061                         f, OpcodeStr, "16", v4i16, ShOp> {
3062     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3063   }
3064   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
3065                         f, OpcodeStr, "32", v2i32, ShOp> {
3066     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3067   }
3068   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
3069                         f, OpcodeStr, "64", v1i64, ShOp>;
3070                              // imm6 = xxxxxx
3071
3072   // 128-bit vector types.
3073   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
3074                         f, OpcodeStr, "8", v16i8, ShOp> {
3075     let Inst{21-19} = 0b001; // imm6 = 001xxx
3076   }
3077   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
3078                         f, OpcodeStr, "16", v8i16, ShOp> {
3079     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3080   }
3081   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
3082                         f, OpcodeStr, "32", v4i32, ShOp> {
3083     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3084   }
3085   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
3086                         f, OpcodeStr, "64", v2i64, ShOp>;
3087                              // imm6 = xxxxxx
3088 }
3089
3090 // Neon Shift Long operations,
3091 //   element sizes of 8, 16, 32 bits:
3092 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3093                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3094   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3095                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3096     let Inst{21-19} = 0b001; // imm6 = 001xxx
3097   }
3098   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3099                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3100     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3101   }
3102   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3103                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3104     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3105   }
3106 }
3107
3108 // Neon Shift Narrow operations,
3109 //   element sizes of 16, 32, 64 bits:
3110 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3111                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3112                       SDNode OpNode> {
3113   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3114                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
3115     let Inst{21-19} = 0b001; // imm6 = 001xxx
3116   }
3117   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3118                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
3119     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3120   }
3121   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3122                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
3123     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3124   }
3125 }
3126
3127 //===----------------------------------------------------------------------===//
3128 // Instruction Definitions.
3129 //===----------------------------------------------------------------------===//
3130
3131 // Vector Add Operations.
3132
3133 //   VADD     : Vector Add (integer and floating-point)
3134 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3135                          add, 1>;
3136 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3137                      v2f32, v2f32, fadd, 1>;
3138 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3139                      v4f32, v4f32, fadd, 1>;
3140 //   VADDL    : Vector Add Long (Q = D + D)
3141 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3142                             "vaddl", "s", add, sext, 1>;
3143 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3144                             "vaddl", "u", add, zext, 1>;
3145 //   VADDW    : Vector Add Wide (Q = Q + D)
3146 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3147 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3148 //   VHADD    : Vector Halving Add
3149 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3150                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3151                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3152 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3153                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3154                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3155 //   VRHADD   : Vector Rounding Halving Add
3156 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3157                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3158                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3159 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3160                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3161                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3162 //   VQADD    : Vector Saturating Add
3163 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3164                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3165                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3166 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3167                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3168                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3169 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3170 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3171                             int_arm_neon_vaddhn, 1>;
3172 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3173 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3174                             int_arm_neon_vraddhn, 1>;
3175
3176 // Vector Multiply Operations.
3177
3178 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3179 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3180                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3181 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3182                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3183 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3184                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3185 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3186                      v2f32, v2f32, fmul, 1>;
3187 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3188                      v4f32, v4f32, fmul, 1>;
3189 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3190 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3191 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3192                        v2f32, fmul>;
3193
3194 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3195                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3196           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3197                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3198                                       (DSubReg_i16_reg imm:$lane))),
3199                               (SubReg_i16_lane imm:$lane)))>;
3200 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3201                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3202           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3203                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3204                                       (DSubReg_i32_reg imm:$lane))),
3205                               (SubReg_i32_lane imm:$lane)))>;
3206 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3207                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3208           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3209                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3210                                    (DSubReg_i32_reg imm:$lane))),
3211                            (SubReg_i32_lane imm:$lane)))>;
3212
3213 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3214 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3215                           IIC_VMULi16Q, IIC_VMULi32Q,
3216                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3217 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3218                             IIC_VMULi16Q, IIC_VMULi32Q,
3219                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3220 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3221                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3222                                                             imm:$lane)))),
3223           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3224                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3225                                          (DSubReg_i16_reg imm:$lane))),
3226                                  (SubReg_i16_lane imm:$lane)))>;
3227 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3228                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3229                                                             imm:$lane)))),
3230           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3231                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3232                                          (DSubReg_i32_reg imm:$lane))),
3233                                  (SubReg_i32_lane imm:$lane)))>;
3234
3235 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3236 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3237                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3238                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3239 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3240                               IIC_VMULi16Q, IIC_VMULi32Q,
3241                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3242 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3243                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3244                                                              imm:$lane)))),
3245           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3246                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3247                                           (DSubReg_i16_reg imm:$lane))),
3248                                   (SubReg_i16_lane imm:$lane)))>;
3249 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3250                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3251                                                              imm:$lane)))),
3252           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3253                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3254                                           (DSubReg_i32_reg imm:$lane))),
3255                                   (SubReg_i32_lane imm:$lane)))>;
3256
3257 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3258 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3259                          "vmull", "s", NEONvmulls, 1>;
3260 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3261                          "vmull", "u", NEONvmullu, 1>;
3262 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3263                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3264 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3265 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3266
3267 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3268 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3269                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3270 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3271                              "vqdmull", "s", int_arm_neon_vqdmull>;
3272
3273 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3274
3275 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3276 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3277                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3278 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3279                           v2f32, fmul_su, fadd_mlx>,
3280                 Requires<[HasNEON, UseFPVMLx]>;
3281 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3282                           v4f32, fmul_su, fadd_mlx>,
3283                 Requires<[HasNEON, UseFPVMLx]>;
3284 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3285                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3286 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3287                             v2f32, fmul_su, fadd_mlx>,
3288                 Requires<[HasNEON, UseFPVMLx]>;
3289 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3290                             v4f32, v2f32, fmul_su, fadd_mlx>,
3291                 Requires<[HasNEON, UseFPVMLx]>;
3292
3293 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3294                   (mul (v8i16 QPR:$src2),
3295                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3296           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3297                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3298                                       (DSubReg_i16_reg imm:$lane))),
3299                               (SubReg_i16_lane imm:$lane)))>;
3300
3301 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3302                   (mul (v4i32 QPR:$src2),
3303                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3304           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3305                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3306                                       (DSubReg_i32_reg imm:$lane))),
3307                               (SubReg_i32_lane imm:$lane)))>;
3308
3309 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3310                   (fmul_su (v4f32 QPR:$src2),
3311                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3312           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3313                            (v4f32 QPR:$src2),
3314                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3315                                    (DSubReg_i32_reg imm:$lane))),
3316                            (SubReg_i32_lane imm:$lane)))>,
3317           Requires<[HasNEON, UseFPVMLx]>;
3318
3319 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3320 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3321                               "vmlal", "s", NEONvmulls, add>;
3322 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3323                               "vmlal", "u", NEONvmullu, add>;
3324
3325 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3326 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3327
3328 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3329 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3330                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3331 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3332
3333 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3334 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3335                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3336 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3337                           v2f32, fmul_su, fsub_mlx>,
3338                 Requires<[HasNEON, UseFPVMLx]>;
3339 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3340                           v4f32, fmul_su, fsub_mlx>,
3341                 Requires<[HasNEON, UseFPVMLx]>;
3342 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3343                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3344 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3345                             v2f32, fmul_su, fsub_mlx>,
3346                 Requires<[HasNEON, UseFPVMLx]>;
3347 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3348                             v4f32, v2f32, fmul_su, fsub_mlx>,
3349                 Requires<[HasNEON, UseFPVMLx]>;
3350
3351 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3352                   (mul (v8i16 QPR:$src2),
3353                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3354           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3355                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3356                                       (DSubReg_i16_reg imm:$lane))),
3357                               (SubReg_i16_lane imm:$lane)))>;
3358
3359 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3360                   (mul (v4i32 QPR:$src2),
3361                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3362           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3363                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3364                                       (DSubReg_i32_reg imm:$lane))),
3365                               (SubReg_i32_lane imm:$lane)))>;
3366
3367 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3368                   (fmul_su (v4f32 QPR:$src2),
3369                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3370           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3371                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3372                                    (DSubReg_i32_reg imm:$lane))),
3373                            (SubReg_i32_lane imm:$lane)))>,
3374           Requires<[HasNEON, UseFPVMLx]>;
3375
3376 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3377 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3378                               "vmlsl", "s", NEONvmulls, sub>;
3379 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3380                               "vmlsl", "u", NEONvmullu, sub>;
3381
3382 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3383 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3384
3385 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3386 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3387                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3388 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3389
3390 // Vector Subtract Operations.
3391
3392 //   VSUB     : Vector Subtract (integer and floating-point)
3393 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3394                          "vsub", "i", sub, 0>;
3395 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3396                      v2f32, v2f32, fsub, 0>;
3397 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3398                      v4f32, v4f32, fsub, 0>;
3399 //   VSUBL    : Vector Subtract Long (Q = D - D)
3400 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3401                             "vsubl", "s", sub, sext, 0>;
3402 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3403                             "vsubl", "u", sub, zext, 0>;
3404 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3405 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3406 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3407 //   VHSUB    : Vector Halving Subtract
3408 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3409                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3410                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3411 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3412                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3413                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3414 //   VQSUB    : Vector Saturing Subtract
3415 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3416                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3417                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3418 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3419                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3420                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3421 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3422 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3423                             int_arm_neon_vsubhn, 0>;
3424 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3425 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3426                             int_arm_neon_vrsubhn, 0>;
3427
3428 // Vector Comparisons.
3429
3430 //   VCEQ     : Vector Compare Equal
3431 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3432                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3433 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3434                      NEONvceq, 1>;
3435 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3436                      NEONvceq, 1>;
3437
3438 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3439                             "$Vd, $Vm, #0", NEONvceqz>;
3440
3441 //   VCGE     : Vector Compare Greater Than or Equal
3442 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3443                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3444 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3445                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3446 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3447                      NEONvcge, 0>;
3448 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3449                      NEONvcge, 0>;
3450
3451 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3452                             "$Vd, $Vm, #0", NEONvcgez>;
3453 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3454                             "$Vd, $Vm, #0", NEONvclez>;
3455
3456 //   VCGT     : Vector Compare Greater Than
3457 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3458                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3459 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3460                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3461 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3462                      NEONvcgt, 0>;
3463 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3464                      NEONvcgt, 0>;
3465
3466 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3467                             "$Vd, $Vm, #0", NEONvcgtz>;
3468 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3469                             "$Vd, $Vm, #0", NEONvcltz>;
3470
3471 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3472 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3473                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3474 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3475                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3476 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3477 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3478                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3479 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3480                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3481 //   VTST     : Vector Test Bits
3482 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3483                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3484
3485 // Vector Bitwise Operations.
3486
3487 def vnotd : PatFrag<(ops node:$in),
3488                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3489 def vnotq : PatFrag<(ops node:$in),
3490                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3491
3492
3493 //   VAND     : Vector Bitwise AND
3494 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3495                       v2i32, v2i32, and, 1>;
3496 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3497                       v4i32, v4i32, and, 1>;
3498
3499 //   VEOR     : Vector Bitwise Exclusive OR
3500 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3501                       v2i32, v2i32, xor, 1>;
3502 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3503                       v4i32, v4i32, xor, 1>;
3504
3505 //   VORR     : Vector Bitwise OR
3506 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3507                       v2i32, v2i32, or, 1>;
3508 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3509                       v4i32, v4i32, or, 1>;
3510
3511 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3512                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3513                           IIC_VMOVImm,
3514                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3515                           [(set DPR:$Vd,
3516                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3517   let Inst{9} = SIMM{9};
3518 }
3519
3520 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3521                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3522                           IIC_VMOVImm,
3523                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3524                           [(set DPR:$Vd,
3525                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3526   let Inst{10-9} = SIMM{10-9};
3527 }
3528
3529 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3530                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3531                           IIC_VMOVImm,
3532                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3533                           [(set QPR:$Vd,
3534                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3535   let Inst{9} = SIMM{9};
3536 }
3537
3538 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3539                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3540                           IIC_VMOVImm,
3541                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3542                           [(set QPR:$Vd,
3543                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3544   let Inst{10-9} = SIMM{10-9};
3545 }
3546
3547
3548 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3549 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3550                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3551                      "vbic", "$Vd, $Vn, $Vm", "",
3552                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3553                                                  (vnotd DPR:$Vm))))]>;
3554 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3555                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3556                      "vbic", "$Vd, $Vn, $Vm", "",
3557                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3558                                                  (vnotq QPR:$Vm))))]>;
3559
3560 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3561                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3562                           IIC_VMOVImm,
3563                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3564                           [(set DPR:$Vd,
3565                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3566   let Inst{9} = SIMM{9};
3567 }
3568
3569 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3570                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3571                           IIC_VMOVImm,
3572                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3573                           [(set DPR:$Vd,
3574                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3575   let Inst{10-9} = SIMM{10-9};
3576 }
3577
3578 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3579                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3580                           IIC_VMOVImm,
3581                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3582                           [(set QPR:$Vd,
3583                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3584   let Inst{9} = SIMM{9};
3585 }
3586
3587 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3588                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3589                           IIC_VMOVImm,
3590                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3591                           [(set QPR:$Vd,
3592                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3593   let Inst{10-9} = SIMM{10-9};
3594 }
3595
3596 //   VORN     : Vector Bitwise OR NOT
3597 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3598                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3599                      "vorn", "$Vd, $Vn, $Vm", "",
3600                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
3601                                                 (vnotd DPR:$Vm))))]>;
3602 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
3603                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3604                      "vorn", "$Vd, $Vn, $Vm", "",
3605                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
3606                                                 (vnotq QPR:$Vm))))]>;
3607
3608 //   VMVN     : Vector Bitwise NOT (Immediate)
3609
3610 let isReMaterializable = 1 in {
3611
3612 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
3613                          (ins nModImm:$SIMM), IIC_VMOVImm,
3614                          "vmvn", "i16", "$Vd, $SIMM", "",
3615                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3616   let Inst{9} = SIMM{9};
3617 }
3618
3619 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
3620                          (ins nModImm:$SIMM), IIC_VMOVImm,
3621                          "vmvn", "i16", "$Vd, $SIMM", "",
3622                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3623   let Inst{9} = SIMM{9};
3624 }
3625
3626 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
3627                          (ins nModImm:$SIMM), IIC_VMOVImm,
3628                          "vmvn", "i32", "$Vd, $SIMM", "",
3629                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3630   let Inst{11-8} = SIMM{11-8};
3631 }
3632
3633 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
3634                          (ins nModImm:$SIMM), IIC_VMOVImm,
3635                          "vmvn", "i32", "$Vd, $SIMM", "",
3636                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3637   let Inst{11-8} = SIMM{11-8};
3638 }
3639 }
3640
3641 //   VMVN     : Vector Bitwise NOT
3642 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3643                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
3644                      "vmvn", "$Vd, $Vm", "",
3645                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
3646 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3647                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
3648                      "vmvn", "$Vd, $Vm", "",
3649                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
3650 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3651 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3652
3653 //   VBSL     : Vector Bitwise Select
3654 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3655                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3656                      N3RegFrm, IIC_VCNTiD,
3657                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3658                      [(set DPR:$Vd,
3659                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3660                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3661 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3662                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3663                      N3RegFrm, IIC_VCNTiQ,
3664                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3665                      [(set QPR:$Vd,
3666                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3667                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3668
3669 //   VBIF     : Vector Bitwise Insert if False
3670 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3671 // FIXME: This instruction's encoding MAY NOT BE correct.
3672 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3673                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3674                      N3RegFrm, IIC_VBINiD,
3675                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3676                      [/* For disassembly only; pattern left blank */]>;
3677 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3678                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3679                      N3RegFrm, IIC_VBINiQ,
3680                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3681                      [/* For disassembly only; pattern left blank */]>;
3682
3683 //   VBIT     : Vector Bitwise Insert if True
3684 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3685 // FIXME: This instruction's encoding MAY NOT BE correct.
3686 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3687                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3688                      N3RegFrm, IIC_VBINiD,
3689                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3690                      [/* For disassembly only; pattern left blank */]>;
3691 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3692                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3693                      N3RegFrm, IIC_VBINiQ,
3694                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3695                      [/* For disassembly only; pattern left blank */]>;
3696
3697 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3698 // for equivalent operations with different register constraints; it just
3699 // inserts copies.
3700
3701 // Vector Absolute Differences.
3702
3703 //   VABD     : Vector Absolute Difference
3704 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3705                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3706                            "vabd", "s", int_arm_neon_vabds, 1>;
3707 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3708                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3709                            "vabd", "u", int_arm_neon_vabdu, 1>;
3710 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3711                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3712 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3713                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3714
3715 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3716 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3717                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3718 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3719                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3720
3721 //   VABA     : Vector Absolute Difference and Accumulate
3722 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3723                              "vaba", "s", int_arm_neon_vabds, add>;
3724 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3725                              "vaba", "u", int_arm_neon_vabdu, add>;
3726
3727 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3728 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3729                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3730 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3731                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3732
3733 // Vector Maximum and Minimum.
3734
3735 //   VMAX     : Vector Maximum
3736 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3737                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3738                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3739 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3740                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3741                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3742 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3743                         "vmax", "f32",
3744                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3745 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3746                         "vmax", "f32",
3747                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3748
3749 //   VMIN     : Vector Minimum
3750 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3751                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3752                            "vmin", "s", int_arm_neon_vmins, 1>;
3753 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3754                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3755                            "vmin", "u", int_arm_neon_vminu, 1>;
3756 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3757                         "vmin", "f32",
3758                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3759 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3760                         "vmin", "f32",
3761                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3762
3763 // Vector Pairwise Operations.
3764
3765 //   VPADD    : Vector Pairwise Add
3766 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3767                         "vpadd", "i8",
3768                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3769 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3770                         "vpadd", "i16",
3771                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3772 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3773                         "vpadd", "i32",
3774                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3775 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3776                         IIC_VPBIND, "vpadd", "f32",
3777                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3778
3779 //   VPADDL   : Vector Pairwise Add Long
3780 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3781                              int_arm_neon_vpaddls>;
3782 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3783                              int_arm_neon_vpaddlu>;
3784
3785 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3786 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3787                               int_arm_neon_vpadals>;
3788 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3789                               int_arm_neon_vpadalu>;
3790
3791 //   VPMAX    : Vector Pairwise Maximum
3792 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3793                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3794 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3795                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3796 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3797                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3798 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3799                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3800 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3801                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3802 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3803                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3804 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3805                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3806
3807 //   VPMIN    : Vector Pairwise Minimum
3808 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3809                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3810 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3811                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3812 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3813                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3814 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3815                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3816 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3817                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3818 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3819                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3820 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3821                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3822
3823 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3824
3825 //   VRECPE   : Vector Reciprocal Estimate
3826 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3827                         IIC_VUNAD, "vrecpe", "u32",
3828                         v2i32, v2i32, int_arm_neon_vrecpe>;
3829 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3830                         IIC_VUNAQ, "vrecpe", "u32",
3831                         v4i32, v4i32, int_arm_neon_vrecpe>;
3832 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3833                         IIC_VUNAD, "vrecpe", "f32",
3834                         v2f32, v2f32, int_arm_neon_vrecpe>;
3835 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3836                         IIC_VUNAQ, "vrecpe", "f32",
3837                         v4f32, v4f32, int_arm_neon_vrecpe>;
3838
3839 //   VRECPS   : Vector Reciprocal Step
3840 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3841                         IIC_VRECSD, "vrecps", "f32",
3842                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3843 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3844                         IIC_VRECSQ, "vrecps", "f32",
3845                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3846
3847 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3848 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3849                          IIC_VUNAD, "vrsqrte", "u32",
3850                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3851 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3852                          IIC_VUNAQ, "vrsqrte", "u32",
3853                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3854 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3855                          IIC_VUNAD, "vrsqrte", "f32",
3856                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3857 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3858                          IIC_VUNAQ, "vrsqrte", "f32",
3859                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3860
3861 //   VRSQRTS  : Vector Reciprocal Square Root Step
3862 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3863                         IIC_VRECSD, "vrsqrts", "f32",
3864                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3865 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3866                         IIC_VRECSQ, "vrsqrts", "f32",
3867                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3868
3869 // Vector Shifts.
3870
3871 //   VSHL     : Vector Shift
3872 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3873                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3874                             "vshl", "s", int_arm_neon_vshifts>;
3875 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3876                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3877                             "vshl", "u", int_arm_neon_vshiftu>;
3878 //   VSHL     : Vector Shift Left (Immediate)
3879 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3880                            N2RegVShLFrm>;
3881 //   VSHR     : Vector Shift Right (Immediate)
3882 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3883                            N2RegVShRFrm>;
3884 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3885                            N2RegVShRFrm>;
3886
3887 //   VSHLL    : Vector Shift Left Long
3888 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3889 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3890
3891 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3892 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3893                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3894                 ValueType OpTy, SDNode OpNode>
3895   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3896            ResTy, OpTy, OpNode> {
3897   let Inst{21-16} = op21_16;
3898 }
3899 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3900                           v8i16, v8i8, NEONvshlli>;
3901 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3902                           v4i32, v4i16, NEONvshlli>;
3903 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3904                           v2i64, v2i32, NEONvshlli>;
3905
3906 //   VSHRN    : Vector Shift Right and Narrow
3907 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3908                            NEONvshrn>;
3909
3910 //   VRSHL    : Vector Rounding Shift
3911 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3912                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3913                             "vrshl", "s", int_arm_neon_vrshifts>;
3914 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3915                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3916                             "vrshl", "u", int_arm_neon_vrshiftu>;
3917 //   VRSHR    : Vector Rounding Shift Right
3918 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3919                            N2RegVShRFrm>;
3920 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3921                            N2RegVShRFrm>;
3922
3923 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3924 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3925                            NEONvrshrn>;
3926
3927 //   VQSHL    : Vector Saturating Shift
3928 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3929                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3930                             "vqshl", "s", int_arm_neon_vqshifts>;
3931 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3932                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3933                             "vqshl", "u", int_arm_neon_vqshiftu>;
3934 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3935 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3936                            N2RegVShLFrm>;
3937 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3938                            N2RegVShLFrm>;
3939 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3940 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3941                            N2RegVShLFrm>;
3942
3943 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3944 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3945                            NEONvqshrns>;
3946 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3947                            NEONvqshrnu>;
3948
3949 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3950 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3951                            NEONvqshrnsu>;
3952
3953 //   VQRSHL   : Vector Saturating Rounding Shift
3954 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3955                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3956                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3957 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3958                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3959                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3960
3961 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3962 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3963                            NEONvqrshrns>;
3964 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3965                            NEONvqrshrnu>;
3966
3967 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3968 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3969                            NEONvqrshrnsu>;
3970
3971 //   VSRA     : Vector Shift Right and Accumulate
3972 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3973 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3974 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3975 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3976 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3977
3978 //   VSLI     : Vector Shift Left and Insert
3979 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3980 //   VSRI     : Vector Shift Right and Insert
3981 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3982
3983 // Vector Absolute and Saturating Absolute.
3984
3985 //   VABS     : Vector Absolute Value
3986 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3987                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3988                            int_arm_neon_vabs>;
3989 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3990                         IIC_VUNAD, "vabs", "f32",
3991                         v2f32, v2f32, int_arm_neon_vabs>;
3992 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3993                         IIC_VUNAQ, "vabs", "f32",
3994                         v4f32, v4f32, int_arm_neon_vabs>;
3995
3996 //   VQABS    : Vector Saturating Absolute Value
3997 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3998                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3999                            int_arm_neon_vqabs>;
4000
4001 // Vector Negate.
4002
4003 def vnegd  : PatFrag<(ops node:$in),
4004                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4005 def vnegq  : PatFrag<(ops node:$in),
4006                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4007
4008 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4009   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4010         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4011         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4012 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4013   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4014         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4015         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4016
4017 //   VNEG     : Vector Negate (integer)
4018 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4019 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4020 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4021 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4022 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4023 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4024
4025 //   VNEG     : Vector Negate (floating-point)
4026 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4027                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4028                     "vneg", "f32", "$Vd, $Vm", "",
4029                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4030 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4031                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4032                     "vneg", "f32", "$Vd, $Vm", "",
4033                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4034
4035 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4036 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4037 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4038 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4039 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4040 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4041
4042 //   VQNEG    : Vector Saturating Negate
4043 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4044                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4045                            int_arm_neon_vqneg>;
4046
4047 // Vector Bit Counting Operations.
4048
4049 //   VCLS     : Vector Count Leading Sign Bits
4050 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4051                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4052                            int_arm_neon_vcls>;
4053 //   VCLZ     : Vector Count Leading Zeros
4054 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4055                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4056                            int_arm_neon_vclz>;
4057 //   VCNT     : Vector Count One Bits
4058 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4059                         IIC_VCNTiD, "vcnt", "8",
4060                         v8i8, v8i8, int_arm_neon_vcnt>;
4061 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4062                         IIC_VCNTiQ, "vcnt", "8",
4063                         v16i8, v16i8, int_arm_neon_vcnt>;
4064
4065 // Vector Swap -- for disassembly only.
4066 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4067                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4068                      "vswp", "$Vd, $Vm", "", []>;
4069 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4070                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4071                      "vswp", "$Vd, $Vm", "", []>;
4072
4073 // Vector Move Operations.
4074
4075 //   VMOV     : Vector Move (Register)
4076
4077 let neverHasSideEffects = 1 in {
4078 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$Vd), (ins DPR:$Vm),
4079                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4080   let Vn{4-0} = Vm{4-0};
4081 }
4082 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$Vd), (ins QPR:$Vm),
4083                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4084   let Vn{4-0} = Vm{4-0};
4085 }
4086
4087 // Pseudo vector move instructions for QQ and QQQQ registers. This should
4088 // be expanded after register allocation is completed.
4089 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
4090                 NoItinerary, []>;
4091
4092 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
4093                 NoItinerary, []>;
4094 } // neverHasSideEffects
4095
4096 //   VMOV     : Vector Move (Immediate)
4097
4098 let isReMaterializable = 1 in {
4099 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4100                          (ins nModImm:$SIMM), IIC_VMOVImm,
4101                          "vmov", "i8", "$Vd, $SIMM", "",
4102                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4103 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4104                          (ins nModImm:$SIMM), IIC_VMOVImm,
4105                          "vmov", "i8", "$Vd, $SIMM", "",
4106                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4107
4108 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4109                          (ins nModImm:$SIMM), IIC_VMOVImm,
4110                          "vmov", "i16", "$Vd, $SIMM", "",
4111                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4112   let Inst{9} = SIMM{9};
4113 }
4114
4115 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4116                          (ins nModImm:$SIMM), IIC_VMOVImm,
4117                          "vmov", "i16", "$Vd, $SIMM", "",
4118                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4119  let Inst{9} = SIMM{9};
4120 }
4121
4122 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4123                          (ins nModImm:$SIMM), IIC_VMOVImm,
4124                          "vmov", "i32", "$Vd, $SIMM", "",
4125                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4126   let Inst{11-8} = SIMM{11-8};
4127 }
4128
4129 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4130                          (ins nModImm:$SIMM), IIC_VMOVImm,
4131                          "vmov", "i32", "$Vd, $SIMM", "",
4132                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4133   let Inst{11-8} = SIMM{11-8};
4134 }
4135
4136 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4137                          (ins nModImm:$SIMM), IIC_VMOVImm,
4138                          "vmov", "i64", "$Vd, $SIMM", "",
4139                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4140 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4141                          (ins nModImm:$SIMM), IIC_VMOVImm,
4142                          "vmov", "i64", "$Vd, $SIMM", "",
4143                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4144 } // isReMaterializable
4145
4146 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4147
4148 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4149                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4150                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4151                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4152                                            imm:$lane))]> {
4153   let Inst{21}  = lane{2};
4154   let Inst{6-5} = lane{1-0};
4155 }
4156 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4157                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4158                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4159                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4160                                            imm:$lane))]> {
4161   let Inst{21} = lane{1};
4162   let Inst{6}  = lane{0};
4163 }
4164 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4165                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4166                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4167                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4168                                            imm:$lane))]> {
4169   let Inst{21}  = lane{2};
4170   let Inst{6-5} = lane{1-0};
4171 }
4172 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4173                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4174                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4175                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4176                                            imm:$lane))]> {
4177   let Inst{21} = lane{1};
4178   let Inst{6}  = lane{0};
4179 }
4180 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4181                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4182                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4183                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4184                                            imm:$lane))]> {
4185   let Inst{21} = lane{0};
4186 }
4187 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4188 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4189           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4190                            (DSubReg_i8_reg imm:$lane))),
4191                      (SubReg_i8_lane imm:$lane))>;
4192 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4193           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4194                              (DSubReg_i16_reg imm:$lane))),
4195                      (SubReg_i16_lane imm:$lane))>;
4196 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4197           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4198                            (DSubReg_i8_reg imm:$lane))),
4199                      (SubReg_i8_lane imm:$lane))>;
4200 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4201           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4202                              (DSubReg_i16_reg imm:$lane))),
4203                      (SubReg_i16_lane imm:$lane))>;
4204 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4205           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4206                              (DSubReg_i32_reg imm:$lane))),
4207                      (SubReg_i32_lane imm:$lane))>;
4208 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4209           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4210                           (SSubReg_f32_reg imm:$src2))>;
4211 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4212           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4213                           (SSubReg_f32_reg imm:$src2))>;
4214 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4215 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4216 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4217           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4218
4219
4220 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4221
4222 let Constraints = "$src1 = $V" in {
4223 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4224                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4225                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4226                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4227                                            GPR:$R, imm:$lane))]> {
4228   let Inst{21}  = lane{2};
4229   let Inst{6-5} = lane{1-0};
4230 }
4231 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4232                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4233                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4234                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4235                                            GPR:$R, imm:$lane))]> {
4236   let Inst{21} = lane{1};
4237   let Inst{6}  = lane{0};
4238 }
4239 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4240                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4241                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4242                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4243                                            GPR:$R, imm:$lane))]> {
4244   let Inst{21} = lane{0};
4245 }
4246 }
4247 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4248           (v16i8 (INSERT_SUBREG QPR:$src1,
4249                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4250                                    (DSubReg_i8_reg imm:$lane))),
4251                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4252                   (DSubReg_i8_reg imm:$lane)))>;
4253 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4254           (v8i16 (INSERT_SUBREG QPR:$src1,
4255                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4256                                      (DSubReg_i16_reg imm:$lane))),
4257                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4258                   (DSubReg_i16_reg imm:$lane)))>;
4259 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4260           (v4i32 (INSERT_SUBREG QPR:$src1,
4261                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4262                                      (DSubReg_i32_reg imm:$lane))),
4263                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4264                   (DSubReg_i32_reg imm:$lane)))>;
4265
4266 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4267           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4268                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4269 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4270           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4271                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4272
4273 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4274 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4275 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4276           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4277
4278 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4279           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4280 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4281           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4282 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4283           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4284
4285 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4286           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4287 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4288           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4289 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4290           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4291
4292 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4293           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4294                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4295                          dsub_0)>;
4296 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4297           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4298                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4299                          dsub_0)>;
4300 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4301           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4302                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4303                          dsub_0)>;
4304
4305 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4306
4307 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4308   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4309           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4310           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4311 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4312   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4313           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4314           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4315
4316 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4317 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4318 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4319 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4320 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4321 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4322
4323 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$V), (ins GPR:$R),
4324                       IIC_VMOVIS, "vdup", "32", "$V, $R",
4325                       [(set DPR:$V, (v2f32 (NEONvdup
4326                                               (f32 (bitconvert GPR:$R)))))]>;
4327 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$V), (ins GPR:$R),
4328                       IIC_VMOVIS, "vdup", "32", "$V, $R",
4329                       [(set QPR:$V, (v4f32 (NEONvdup
4330                                               (f32 (bitconvert GPR:$R)))))]>;
4331
4332 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4333
4334 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4335               ValueType Ty>
4336   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4337               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4338               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4339
4340 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4341               ValueType ResTy, ValueType OpTy>
4342   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4343               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4344               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4345                                       imm:$lane)))]>;
4346
4347 // Inst{19-16} is partially specified depending on the element size.
4348
4349 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4350   let Inst{19-17} = lane{2-0};
4351 }
4352 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4353   let Inst{19-18} = lane{1-0};
4354 }
4355 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4356   let Inst{19} = lane{0};
4357 }
4358 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4359   let Inst{19} = lane{0};
4360 }
4361 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4362   let Inst{19-17} = lane{2-0};
4363 }
4364 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4365   let Inst{19-18} = lane{1-0};
4366 }
4367 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4368   let Inst{19} = lane{0};
4369 }
4370 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4371   let Inst{19} = lane{0};
4372 }
4373
4374 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4375           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4376                                   (DSubReg_i8_reg imm:$lane))),
4377                            (SubReg_i8_lane imm:$lane)))>;
4378 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4379           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4380                                     (DSubReg_i16_reg imm:$lane))),
4381                             (SubReg_i16_lane imm:$lane)))>;
4382 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4383           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4384                                     (DSubReg_i32_reg imm:$lane))),
4385                             (SubReg_i32_lane imm:$lane)))>;
4386 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4387           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4388                                    (DSubReg_i32_reg imm:$lane))),
4389                            (SubReg_i32_lane imm:$lane)))>;
4390
4391 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4392                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4393 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4394                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4395
4396 //   VMOVN    : Vector Narrowing Move
4397 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4398                          "vmovn", "i", trunc>;
4399 //   VQMOVN   : Vector Saturating Narrowing Move
4400 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4401                             "vqmovn", "s", int_arm_neon_vqmovns>;
4402 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4403                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4404 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4405                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4406 //   VMOVL    : Vector Lengthening Move
4407 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4408 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4409
4410 // Vector Conversions.
4411
4412 //   VCVT     : Vector Convert Between Floating-Point and Integers
4413 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4414                      v2i32, v2f32, fp_to_sint>;
4415 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4416                      v2i32, v2f32, fp_to_uint>;
4417 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4418                      v2f32, v2i32, sint_to_fp>;
4419 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4420                      v2f32, v2i32, uint_to_fp>;
4421
4422 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4423                      v4i32, v4f32, fp_to_sint>;
4424 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4425                      v4i32, v4f32, fp_to_uint>;
4426 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4427                      v4f32, v4i32, sint_to_fp>;
4428 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4429                      v4f32, v4i32, uint_to_fp>;
4430
4431 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4432 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4433                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4434 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4435                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4436 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4437                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4438 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4439                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4440
4441 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4442                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4443 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4444                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4445 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4446                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4447 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4448                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4449
4450 // Vector Reverse.
4451
4452 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4453
4454 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4455   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4456         (ins DPR:$Vm), IIC_VMOVD,
4457         OpcodeStr, Dt, "$Vd, $Vm", "",
4458         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4459 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4460   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4461         (ins QPR:$Vm), IIC_VMOVQ,
4462         OpcodeStr, Dt, "$Vd, $Vm", "",
4463         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4464
4465 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4466 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4467 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4468 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4469
4470 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4471 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4472 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4473 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4474
4475 //   VREV32   : Vector Reverse elements within 32-bit words
4476
4477 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4478   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4479         (ins DPR:$Vm), IIC_VMOVD,
4480         OpcodeStr, Dt, "$Vd, $Vm", "",
4481         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4482 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4483   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4484         (ins QPR:$Vm), IIC_VMOVQ,
4485         OpcodeStr, Dt, "$Vd, $Vm", "",
4486         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4487
4488 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4489 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4490
4491 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4492 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4493
4494 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4495
4496 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4497   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4498         (ins DPR:$Vm), IIC_VMOVD,
4499         OpcodeStr, Dt, "$Vd, $Vm", "",
4500         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4501 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4502   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4503         (ins QPR:$Vm), IIC_VMOVQ,
4504         OpcodeStr, Dt, "$Vd, $Vm", "",
4505         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4506
4507 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4508 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4509
4510 // Other Vector Shuffles.
4511
4512 //   VEXT     : Vector Extract
4513
4514 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4515   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4516         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4517         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4518         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4519                                       (Ty DPR:$Vm), imm:$index)))]> {
4520   bits<4> index;
4521   let Inst{11-8} = index{3-0};
4522 }
4523
4524 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4525   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4526         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4527         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4528         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4529                                       (Ty QPR:$Vm), imm:$index)))]> {
4530   bits<4> index;
4531   let Inst{11-8} = index{3-0};
4532 }
4533
4534 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4535   let Inst{11-8} = index{3-0};
4536 }
4537 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4538   let Inst{11-9} = index{2-0};
4539   let Inst{8}    = 0b0;
4540 }
4541 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4542   let Inst{11-10} = index{1-0};
4543   let Inst{9-8}    = 0b00;
4544 }
4545 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4546   let Inst{11}    = index{0};
4547   let Inst{10-8}  = 0b000;
4548 }
4549
4550 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4551   let Inst{11-8} = index{3-0};
4552 }
4553 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4554   let Inst{11-9} = index{2-0};
4555   let Inst{8}    = 0b0;
4556 }
4557 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4558   let Inst{11-10} = index{1-0};
4559   let Inst{9-8}    = 0b00;
4560 }
4561 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4562   let Inst{11}    = index{0};
4563   let Inst{10-8}  = 0b000;
4564 }
4565
4566 //   VTRN     : Vector Transpose
4567
4568 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4569 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4570 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4571
4572 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4573 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4574 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4575
4576 //   VUZP     : Vector Unzip (Deinterleave)
4577
4578 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4579 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4580 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4581
4582 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4583 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4584 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4585
4586 //   VZIP     : Vector Zip (Interleave)
4587
4588 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4589 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4590 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4591
4592 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4593 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4594 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4595
4596 // Vector Table Lookup and Table Extension.
4597
4598 //   VTBL     : Vector Table Lookup
4599 def  VTBL1
4600   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4601         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4602         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4603         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4604 let hasExtraSrcRegAllocReq = 1 in {
4605 def  VTBL2
4606   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4607         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4608         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4609 def  VTBL3
4610   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4611         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4612         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4613 def  VTBL4
4614   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4615         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4616         NVTBLFrm, IIC_VTB4,
4617         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4618 } // hasExtraSrcRegAllocReq = 1
4619
4620 def  VTBL2Pseudo
4621   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4622 def  VTBL3Pseudo
4623   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4624 def  VTBL4Pseudo
4625   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4626
4627 //   VTBX     : Vector Table Extension
4628 def  VTBX1
4629   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4630         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4631         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4632         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4633                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4634 let hasExtraSrcRegAllocReq = 1 in {
4635 def  VTBX2
4636   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4637         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4638         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4639 def  VTBX3
4640   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4641         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4642         NVTBLFrm, IIC_VTBX3,
4643         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4644         "$orig = $Vd", []>;
4645 def  VTBX4
4646   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4647         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4648         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4649         "$orig = $Vd", []>;
4650 } // hasExtraSrcRegAllocReq = 1
4651
4652 def  VTBX2Pseudo
4653   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4654                 IIC_VTBX2, "$orig = $dst", []>;
4655 def  VTBX3Pseudo
4656   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4657                 IIC_VTBX3, "$orig = $dst", []>;
4658 def  VTBX4Pseudo
4659   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4660                 IIC_VTBX4, "$orig = $dst", []>;
4661
4662 //===----------------------------------------------------------------------===//
4663 // NEON instructions for single-precision FP math
4664 //===----------------------------------------------------------------------===//
4665
4666 class N2VSPat<SDNode OpNode, NeonI Inst>
4667   : NEONFPPat<(f32 (OpNode SPR:$a)),
4668               (EXTRACT_SUBREG
4669                (v2f32 (COPY_TO_REGCLASS (Inst
4670                 (INSERT_SUBREG
4671                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4672                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
4673
4674 class N3VSPat<SDNode OpNode, NeonI Inst>
4675   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4676               (EXTRACT_SUBREG
4677                (v2f32 (COPY_TO_REGCLASS (Inst
4678                 (INSERT_SUBREG
4679                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4680                  SPR:$a, ssub_0),
4681                 (INSERT_SUBREG
4682                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4683                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4684
4685 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4686   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4687               (EXTRACT_SUBREG
4688                (v2f32 (COPY_TO_REGCLASS (Inst
4689                 (INSERT_SUBREG
4690                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4691                  SPR:$acc, ssub_0),
4692                 (INSERT_SUBREG
4693                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4694                  SPR:$a, ssub_0),
4695                 (INSERT_SUBREG
4696                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4697                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4698
4699 def : N3VSPat<fadd, VADDfd>;
4700 def : N3VSPat<fsub, VSUBfd>;
4701 def : N3VSPat<fmul, VMULfd>;
4702 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
4703       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4704 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
4705       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4706 def : N2VSPat<fabs, VABSfd>;
4707 def : N2VSPat<fneg, VNEGfd>;
4708 def : N3VSPat<NEONfmax, VMAXfd>;
4709 def : N3VSPat<NEONfmin, VMINfd>;
4710 def : N2VSPat<arm_ftosi, VCVTf2sd>;
4711 def : N2VSPat<arm_ftoui, VCVTf2ud>;
4712 def : N2VSPat<arm_sitof, VCVTs2fd>;
4713 def : N2VSPat<arm_uitof, VCVTu2fd>;
4714
4715 //===----------------------------------------------------------------------===//
4716 // Non-Instruction Patterns
4717 //===----------------------------------------------------------------------===//
4718
4719 // bit_convert
4720 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4721 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4722 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4723 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4724 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4725 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4726 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4727 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4728 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4729 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4730 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4731 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4732 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4733 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4734 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4735 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4736 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4737 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4738 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4739 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4740 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4741 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4742 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4743 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4744 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4745 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4746 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4747 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4748 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4749 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4750
4751 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4752 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4753 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4754 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4755 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4756 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4757 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4758 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4759 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4760 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4761 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4762 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4763 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4764 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
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