lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListTwoDAsmOperand : AsmOperandClass {
  93   let Name = "VecListTwoD";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListTwoDAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListTwoQAsmOperand : AsmOperandClass {
 120   let Name = "VecListTwoQ";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListTwoQAsmOperand;
 126 }
 127
 128 // Register list of one D register, with "all lanes" subscripting.
 129 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 130   let Name = "VecListOneDAllLanes";
 131   let ParserMethod = "parseVectorList";
 132   let RenderMethod = "addVecListOperands";
 133 }
 134 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 135   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 136 }
 137 // Register list of two D registers, with "all lanes" subscripting.
 138 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 139   let Name = "VecListTwoDAllLanes";
 140   let ParserMethod = "parseVectorList";
 141   let RenderMethod = "addVecListOperands";
 142 }
 143 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 144   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 145 }
 146 // Register list of two D registers spaced by 2 (two sequential Q registers).
 147 def VecListTwoQAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListTwoQAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListTwoQAllLanes : RegisterOperand<DPR,
 153                                          "printVectorListTwoSpacedAllLanes"> {
 154   let ParserMatchClass = VecListTwoQAllLanesAsmOperand;
 155 }
 156
 157 // Register list of one D register, with byte lane subscripting.
 158 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 159   let Name = "VecListOneDByteIndexed";
 160   let ParserMethod = "parseVectorList";
 161   let RenderMethod = "addVecListIndexedOperands";
 162 }
 163 def VecListOneDByteIndexed : Operand<i32> {
 164   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 165   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 166 }
 167 // ...with half-word lane subscripting.
 168 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 169   let Name = "VecListOneDHWordIndexed";
 170   let ParserMethod = "parseVectorList";
 171   let RenderMethod = "addVecListIndexedOperands";
 172 }
 173 def VecListOneDHWordIndexed : Operand<i32> {
 174   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 175   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 176 }
 177 // ...with word lane subscripting.
 178 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 179   let Name = "VecListOneDWordIndexed";
 180   let ParserMethod = "parseVectorList";
 181   let RenderMethod = "addVecListIndexedOperands";
 182 }
 183 def VecListOneDWordIndexed : Operand<i32> {
 184   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 185   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 186 }
 187 // Register list of two D registers with byte lane subscripting.
 188 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 189   let Name = "VecListTwoDByteIndexed";
 190   let ParserMethod = "parseVectorList";
 191   let RenderMethod = "addVecListIndexedOperands";
 192 }
 193 def VecListTwoDByteIndexed : Operand<i32> {
 194   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 195   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 196 }
 197 // ...with half-word lane subscripting.
 198 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 199   let Name = "VecListTwoDHWordIndexed";
 200   let ParserMethod = "parseVectorList";
 201   let RenderMethod = "addVecListIndexedOperands";
 202 }
 203 def VecListTwoDHWordIndexed : Operand<i32> {
 204   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 205   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 206 }
 207 // ...with word lane subscripting.
 208 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 209   let Name = "VecListTwoDWordIndexed";
 210   let ParserMethod = "parseVectorList";
 211   let RenderMethod = "addVecListIndexedOperands";
 212 }
 213 def VecListTwoDWordIndexed : Operand<i32> {
 214   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 215   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 216 }
 217 // Register list of two Q registers with half-word lane subscripting.
 218 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 219   let Name = "VecListTwoQHWordIndexed";
 220   let ParserMethod = "parseVectorList";
 221   let RenderMethod = "addVecListIndexedOperands";
 222 }
 223 def VecListTwoQHWordIndexed : Operand<i32> {
 224   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 225   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 226 }
 227 // ...with word lane subscripting.
 228 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 229   let Name = "VecListTwoQWordIndexed";
 230   let ParserMethod = "parseVectorList";
 231   let RenderMethod = "addVecListIndexedOperands";
 232 }
 233 def VecListTwoQWordIndexed : Operand<i32> {
 234   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 235   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 236 }
 237
 238 //===----------------------------------------------------------------------===//
 239 // NEON-specific DAG Nodes.
 240 //===----------------------------------------------------------------------===//
 241
 242 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 243 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 244
 245 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 246 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 247 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 248 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 249 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 250 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 251 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 252 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 253 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 254 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 255 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 256
 257 // Types for vector shift by immediates.  The "SHX" version is for long and
 258 // narrow operations where the source and destination vectors have different
 259 // types.  The "SHINS" version is for shift and insert operations.
 260 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 261                                          SDTCisVT<2, i32>]>;
 262 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 263                                          SDTCisVT<2, i32>]>;
 264 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 265                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 266
 267 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 268 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 269 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 270 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 271 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 272 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 273 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 274
 275 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 276 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 277 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 278
 279 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 280 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 281 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 282 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 283 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 284 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 285
 286 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 287 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 288 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 289
 290 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 291 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 292
 293 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 294                                          SDTCisVT<2, i32>]>;
 295 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 296 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 297
 298 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 299 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 300 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 301 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 302
 303 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 304                                            SDTCisVT<2, i32>]>;
 305 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 306 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 307
 308 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 309                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 310                                                 SDTCisSameAs<0, 1>,
 311                                                 SDTCisSameAs<0, 2>,
 312                                                 SDTCisSameAs<0, 3>]>>;
 313
 314 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 315
 316 // VDUPLANE can produce a quad-register result from a double-register source,
 317 // so the result is not constrained to match the source.
 318 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 319                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 320                                                 SDTCisVT<2, i32>]>>;
 321
 322 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 323                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 324 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 325
 326 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 327 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 328 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 329 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 330
 331 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 332                                          SDTCisSameAs<0, 2>,
 333                                          SDTCisSameAs<0, 3>]>;
 334 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 335 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 336 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 337
 338 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 339                                          SDTCisSameAs<1, 2>]>;
 340 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 341 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 342
 343 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 344                                          SDTCisSameAs<0, 2>]>;
 345 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 346 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 347
 348 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 349   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 350   unsigned EltBits = 0;
 351   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 352   return (EltBits == 32 && EltVal == 0);
 353 }]>;
 354
 355 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 356   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 357   unsigned EltBits = 0;
 358   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 359   return (EltBits == 8 && EltVal == 0xff);
 360 }]>;
 361
 362 //===----------------------------------------------------------------------===//
 363 // NEON load / store instructions
 364 //===----------------------------------------------------------------------===//
 365
 366 // Use VLDM to load a Q register as a D register pair.
 367 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 368 def VLDMQIA
 369   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 370                     IIC_fpLoad_m, "",
 371                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 372
 373 // Use VSTM to store a Q register as a D register pair.
 374 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 375 def VSTMQIA
 376   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 377                     IIC_fpStore_m, "",
 378                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 379
 380 // Classes for VLD* pseudo-instructions with multi-register operands.
 381 // These are expanded to real instructions after register allocation.
 382 class VLDQPseudo<InstrItinClass itin>
 383   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 384 class VLDQWBPseudo<InstrItinClass itin>
 385   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 386                 (ins addrmode6:$addr, am6offset:$offset), itin,
 387                 "$addr.addr = $wb">;
 388 class VLDQWBfixedPseudo<InstrItinClass itin>
 389   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 390                 (ins addrmode6:$addr), itin,
 391                 "$addr.addr = $wb">;
 392 class VLDQWBregisterPseudo<InstrItinClass itin>
 393   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 394                 (ins addrmode6:$addr, rGPR:$offset), itin,
 395                 "$addr.addr = $wb">;
 396
 397 class VLDQQPseudo<InstrItinClass itin>
 398   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 399 class VLDQQWBPseudo<InstrItinClass itin>
 400   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 401                 (ins addrmode6:$addr, am6offset:$offset), itin,
 402                 "$addr.addr = $wb">;
 403 class VLDQQWBfixedPseudo<InstrItinClass itin>
 404   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 405                 (ins addrmode6:$addr), itin,
 406                 "$addr.addr = $wb">;
 407 class VLDQQWBregisterPseudo<InstrItinClass itin>
 408   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 409                 (ins addrmode6:$addr, rGPR:$offset), itin,
 410                 "$addr.addr = $wb">;
 411
 412
 413 class VLDQQQQPseudo<InstrItinClass itin>
 414   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 415                 "$src = $dst">;
 416 class VLDQQQQWBPseudo<InstrItinClass itin>
 417   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 418                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 419                 "$addr.addr = $wb, $src = $dst">;
 420
 421 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 422
 423 //   VLD1     : Vector Load (multiple single elements)
 424 class VLD1D<bits<4> op7_4, string Dt>
 425   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 426           (ins addrmode6:$Rn), IIC_VLD1,
 427           "vld1", Dt, "$Vd, $Rn", "", []> {
 428   let Rm = 0b1111;
 429   let Inst{4} = Rn{4};
 430   let DecoderMethod = "DecodeVLDInstruction";
 431 }
 432 class VLD1Q<bits<4> op7_4, string Dt>
 433   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 434           (ins addrmode6:$Rn), IIC_VLD1x2,
 435           "vld1", Dt, "$Vd, $Rn", "", []> {
 436   let Rm = 0b1111;
 437   let Inst{5-4} = Rn{5-4};
 438   let DecoderMethod = "DecodeVLDInstruction";
 439 }
 440
 441 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 442 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 443 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 444 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 445
 446 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 447 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 448 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 449 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 450
 451 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 452 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 453 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 454 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 455
 456 // ...with address register writeback:
 457 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 458   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 459                      (ins addrmode6:$Rn), IIC_VLD1u,
 460                      "vld1", Dt, "$Vd, $Rn!",
 461                      "$Rn.addr = $wb", []> {
 462     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 463     let Inst{4} = Rn{4};
 464     let DecoderMethod = "DecodeVLDInstruction";
 465     let AsmMatchConverter = "cvtVLDwbFixed";
 466   }
 467   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 468                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 469                         "vld1", Dt, "$Vd, $Rn, $Rm",
 470                         "$Rn.addr = $wb", []> {
 471     let Inst{4} = Rn{4};
 472     let DecoderMethod = "DecodeVLDInstruction";
 473     let AsmMatchConverter = "cvtVLDwbRegister";
 474   }
 475 }
 476 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 477   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 478                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 479                      "vld1", Dt, "$Vd, $Rn!",
 480                      "$Rn.addr = $wb", []> {
 481     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 482     let Inst{5-4} = Rn{5-4};
 483     let DecoderMethod = "DecodeVLDInstruction";
 484     let AsmMatchConverter = "cvtVLDwbFixed";
 485   }
 486   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 487                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 488                         "vld1", Dt, "$Vd, $Rn, $Rm",
 489                         "$Rn.addr = $wb", []> {
 490     let Inst{5-4} = Rn{5-4};
 491     let DecoderMethod = "DecodeVLDInstruction";
 492     let AsmMatchConverter = "cvtVLDwbRegister";
 493   }
 494 }
 495
 496 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 497 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 498 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 499 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 500 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 501 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 502 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 503 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 504
 505 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 506 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 507 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 508 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 509 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 510 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 511 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 512 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 513
 514 // ...with 3 registers
 515 class VLD1D3<bits<4> op7_4, string Dt>
 516   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 517           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 518           "$Vd, $Rn", "", []> {
 519   let Rm = 0b1111;
 520   let Inst{4} = Rn{4};
 521   let DecoderMethod = "DecodeVLDInstruction";
 522 }
 523 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 524   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 525                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 526                      "vld1", Dt, "$Vd, $Rn!",
 527                      "$Rn.addr = $wb", []> {
 528     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 529     let Inst{4} = Rn{4};
 530     let DecoderMethod = "DecodeVLDInstruction";
 531     let AsmMatchConverter = "cvtVLDwbFixed";
 532   }
 533   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 534                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 535                         "vld1", Dt, "$Vd, $Rn, $Rm",
 536                         "$Rn.addr = $wb", []> {
 537     let Inst{4} = Rn{4};
 538     let DecoderMethod = "DecodeVLDInstruction";
 539     let AsmMatchConverter = "cvtVLDwbRegister";
 540   }
 541 }
 542
 543 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 544 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 545 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 546 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 547
 548 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 549 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 550 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 551 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 552
 553 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 554
 555 // ...with 4 registers
 556 class VLD1D4<bits<4> op7_4, string Dt>
 557   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 558           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 559           "$Vd, $Rn", "", []> {
 560   let Rm = 0b1111;
 561   let Inst{5-4} = Rn{5-4};
 562   let DecoderMethod = "DecodeVLDInstruction";
 563 }
 564 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 565   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 566                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 567                      "vld1", Dt, "$Vd, $Rn!",
 568                      "$Rn.addr = $wb", []> {
 569     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 570     let Inst{5-4} = Rn{5-4};
 571     let DecoderMethod = "DecodeVLDInstruction";
 572     let AsmMatchConverter = "cvtVLDwbFixed";
 573   }
 574   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 575                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 576                         "vld1", Dt, "$Vd, $Rn, $Rm",
 577                         "$Rn.addr = $wb", []> {
 578     let Inst{5-4} = Rn{5-4};
 579     let DecoderMethod = "DecodeVLDInstruction";
 580     let AsmMatchConverter = "cvtVLDwbRegister";
 581   }
 582 }
 583
 584 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 585 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 586 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 587 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 588
 589 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 590 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 591 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 592 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 593
 594 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 595
 596 //   VLD2     : Vector Load (multiple 2-element structures)
 597 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 598            InstrItinClass itin>
 599   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 600           (ins addrmode6:$Rn), itin,
 601           "vld2", Dt, "$Vd, $Rn", "", []> {
 602   let Rm = 0b1111;
 603   let Inst{5-4} = Rn{5-4};
 604   let DecoderMethod = "DecodeVLDInstruction";
 605 }
 606
 607 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2>;
 608 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2>;
 609 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2>;
 610
 611 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 612 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 613 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 614
 615 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 616 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 617 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 618
 619 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 620 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 621 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 622
 623 // ...with address register writeback:
 624 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 625                   RegisterOperand VdTy, InstrItinClass itin> {
 626   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 627                      (ins addrmode6:$Rn), itin,
 628                      "vld2", Dt, "$Vd, $Rn!",
 629                      "$Rn.addr = $wb", []> {
 630     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 631     let Inst{5-4} = Rn{5-4};
 632     let DecoderMethod = "DecodeVLDInstruction";
 633     let AsmMatchConverter = "cvtVLDwbFixed";
 634   }
 635   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 636                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 637                         "vld2", Dt, "$Vd, $Rn, $Rm",
 638                         "$Rn.addr = $wb", []> {
 639     let Inst{5-4} = Rn{5-4};
 640     let DecoderMethod = "DecodeVLDInstruction";
 641     let AsmMatchConverter = "cvtVLDwbRegister";
 642   }
 643 }
 644
 645 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2u>;
 646 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2u>;
 647 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2u>;
 648
 649 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 650 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 651 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 652
 653 def VLD2d8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD2u>;
 654 def VLD2d16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 655 def VLD2d32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 656 def VLD2d8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD2u>;
 657 def VLD2d16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 658 def VLD2d32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 659
 660 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 661 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 662 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 663 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 664 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 665 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 666
 667 // ...with double-spaced registers
 668 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2>;
 669 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2>;
 670 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2>;
 671 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2u>;
 672 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2u>;
 673 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2u>;
 674
 675 //   VLD3     : Vector Load (multiple 3-element structures)
 676 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 677   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 678           (ins addrmode6:$Rn), IIC_VLD3,
 679           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 680   let Rm = 0b1111;
 681   let Inst{4} = Rn{4};
 682   let DecoderMethod = "DecodeVLDInstruction";
 683 }
 684
 685 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 686 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 687 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 688
 689 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 690 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 691 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 692
 693 // ...with address register writeback:
 694 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 695   : NLdSt<0, 0b10, op11_8, op7_4,
 696           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 697           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 698           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 699           "$Rn.addr = $wb", []> {
 700   let Inst{4} = Rn{4};
 701   let DecoderMethod = "DecodeVLDInstruction";
 702 }
 703
 704 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 705 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 706 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 707
 708 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 709 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 710 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 711
 712 // ...with double-spaced registers:
 713 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 714 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 715 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 716 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 717 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 718 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 719
 720 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 721 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 722 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 723
 724 // ...alternate versions to be allocated odd register numbers:
 725 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 726 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 727 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 728
 729 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 730 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 731 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 732
 733 //   VLD4     : Vector Load (multiple 4-element structures)
 734 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 735   : NLdSt<0, 0b10, op11_8, op7_4,
 736           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 737           (ins addrmode6:$Rn), IIC_VLD4,
 738           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 739   let Rm = 0b1111;
 740   let Inst{5-4} = Rn{5-4};
 741   let DecoderMethod = "DecodeVLDInstruction";
 742 }
 743
 744 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 745 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 746 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 747
 748 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 749 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 750 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 751
 752 // ...with address register writeback:
 753 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 754   : NLdSt<0, 0b10, op11_8, op7_4,
 755           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 756           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 757           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 758           "$Rn.addr = $wb", []> {
 759   let Inst{5-4} = Rn{5-4};
 760   let DecoderMethod = "DecodeVLDInstruction";
 761 }
 762
 763 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 764 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 765 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 766
 767 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 768 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 769 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 770
 771 // ...with double-spaced registers:
 772 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 773 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 774 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 775 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 776 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 777 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 778
 779 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 780 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 781 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 782
 783 // ...alternate versions to be allocated odd register numbers:
 784 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 785 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 786 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 787
 788 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 789 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 790 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 791
 792 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 793
 794 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 795 // These are expanded to real instructions after register allocation.
 796 class VLDQLNPseudo<InstrItinClass itin>
 797   : PseudoNLdSt<(outs QPR:$dst),
 798                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 799                 itin, "$src = $dst">;
 800 class VLDQLNWBPseudo<InstrItinClass itin>
 801   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 802                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 803                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 804 class VLDQQLNPseudo<InstrItinClass itin>
 805   : PseudoNLdSt<(outs QQPR:$dst),
 806                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 807                 itin, "$src = $dst">;
 808 class VLDQQLNWBPseudo<InstrItinClass itin>
 809   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 810                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 811                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 812 class VLDQQQQLNPseudo<InstrItinClass itin>
 813   : PseudoNLdSt<(outs QQQQPR:$dst),
 814                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 815                 itin, "$src = $dst">;
 816 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 817   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 818                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 819                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 820
 821 //   VLD1LN   : Vector Load (single element to one lane)
 822 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 823              PatFrag LoadOp>
 824   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 825           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 826           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 827           "$src = $Vd",
 828           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 829                                          (i32 (LoadOp addrmode6:$Rn)),
 830                                          imm:$lane))]> {
 831   let Rm = 0b1111;
 832   let DecoderMethod = "DecodeVLD1LN";
 833 }
 834 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 835              PatFrag LoadOp>
 836   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 837           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 838           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 839           "$src = $Vd",
 840           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 841                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 842                                          imm:$lane))]> {
 843   let Rm = 0b1111;
 844   let DecoderMethod = "DecodeVLD1LN";
 845 }
 846 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 847   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 848                                                (i32 (LoadOp addrmode6:$addr)),
 849                                                imm:$lane))];
 850 }
 851
 852 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 853   let Inst{7-5} = lane{2-0};
 854 }
 855 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 856   let Inst{7-6} = lane{1-0};
 857   let Inst{5-4} = Rn{5-4};
 858 }
 859 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 860   let Inst{7} = lane{0};
 861   let Inst{5-4} = Rn{5-4};
 862 }
 863
 864 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 865 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 866 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 867
 868 def : Pat<(vector_insert (v2f32 DPR:$src),
 869                          (f32 (load addrmode6:$addr)), imm:$lane),
 870           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 871 def : Pat<(vector_insert (v4f32 QPR:$src),
 872                          (f32 (load addrmode6:$addr)), imm:$lane),
 873           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 874
 875 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 876
 877 // ...with address register writeback:
 878 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 879   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 880           (ins addrmode6:$Rn, am6offset:$Rm,
 881            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 882           "\\{$Vd[$lane]\\}, $Rn$Rm",
 883           "$src = $Vd, $Rn.addr = $wb", []> {
 884   let DecoderMethod = "DecodeVLD1LN";
 885 }
 886
 887 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 888   let Inst{7-5} = lane{2-0};
 889 }
 890 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 891   let Inst{7-6} = lane{1-0};
 892   let Inst{4}   = Rn{4};
 893 }
 894 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 895   let Inst{7} = lane{0};
 896   let Inst{5} = Rn{4};
 897   let Inst{4} = Rn{4};
 898 }
 899
 900 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 901 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 902 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 903
 904 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 905 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 906   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 907           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 908           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 909           "$src1 = $Vd, $src2 = $dst2", []> {
 910   let Rm = 0b1111;
 911   let Inst{4}   = Rn{4};
 912   let DecoderMethod = "DecodeVLD2LN";
 913 }
 914
 915 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 916   let Inst{7-5} = lane{2-0};
 917 }
 918 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 919   let Inst{7-6} = lane{1-0};
 920 }
 921 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 922   let Inst{7} = lane{0};
 923 }
 924
 925 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 926 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 927 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 928
 929 // ...with double-spaced registers:
 930 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 931   let Inst{7-6} = lane{1-0};
 932 }
 933 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 934   let Inst{7} = lane{0};
 935 }
 936
 937 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 938 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 939
 940 // ...with address register writeback:
 941 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 942   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 943           (ins addrmode6:$Rn, am6offset:$Rm,
 944            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 945           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 946           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 947   let Inst{4}   = Rn{4};
 948   let DecoderMethod = "DecodeVLD2LN";
 949 }
 950
 951 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 952   let Inst{7-5} = lane{2-0};
 953 }
 954 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 955   let Inst{7-6} = lane{1-0};
 956 }
 957 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 958   let Inst{7} = lane{0};
 959 }
 960
 961 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 962 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 963 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 964
 965 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 966   let Inst{7-6} = lane{1-0};
 967 }
 968 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 969   let Inst{7} = lane{0};
 970 }
 971
 972 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 973 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 974
 975 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 976 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 977   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 978           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 979           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 980           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 981           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 982   let Rm = 0b1111;
 983   let DecoderMethod = "DecodeVLD3LN";
 984 }
 985
 986 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 987   let Inst{7-5} = lane{2-0};
 988 }
 989 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 990   let Inst{7-6} = lane{1-0};
 991 }
 992 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 993   let Inst{7}   = lane{0};
 994 }
 995
 996 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 997 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 998 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 999
1000 // ...with double-spaced registers:
1001 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1002   let Inst{7-6} = lane{1-0};
1003 }
1004 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1005   let Inst{7}   = lane{0};
1006 }
1007
1008 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1009 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1010
1011 // ...with address register writeback:
1012 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1013   : NLdStLn<1, 0b10, op11_8, op7_4,
1014           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1015           (ins addrmode6:$Rn, am6offset:$Rm,
1016            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1017           IIC_VLD3lnu, "vld3", Dt,
1018           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1019           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1020           []> {
1021   let DecoderMethod = "DecodeVLD3LN";
1022 }
1023
1024 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1025   let Inst{7-5} = lane{2-0};
1026 }
1027 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1028   let Inst{7-6} = lane{1-0};
1029 }
1030 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1031   let Inst{7} = lane{0};
1032 }
1033
1034 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1035 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1036 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1037
1038 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1039   let Inst{7-6} = lane{1-0};
1040 }
1041 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1042   let Inst{7} = lane{0};
1043 }
1044
1045 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1046 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1047
1048 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1049 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1050   : NLdStLn<1, 0b10, op11_8, op7_4,
1051           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1052           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1053           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1054           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1055           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1056   let Rm = 0b1111;
1057   let Inst{4} = Rn{4};
1058   let DecoderMethod = "DecodeVLD4LN";
1059 }
1060
1061 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1062   let Inst{7-5} = lane{2-0};
1063 }
1064 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1065   let Inst{7-6} = lane{1-0};
1066 }
1067 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1068   let Inst{7} = lane{0};
1069   let Inst{5} = Rn{5};
1070 }
1071
1072 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1073 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1074 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1075
1076 // ...with double-spaced registers:
1077 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1078   let Inst{7-6} = lane{1-0};
1079 }
1080 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1081   let Inst{7} = lane{0};
1082   let Inst{5} = Rn{5};
1083 }
1084
1085 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1086 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1087
1088 // ...with address register writeback:
1089 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1090   : NLdStLn<1, 0b10, op11_8, op7_4,
1091           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1092           (ins addrmode6:$Rn, am6offset:$Rm,
1093            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1094           IIC_VLD4lnu, "vld4", Dt,
1095 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1096 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1097           []> {
1098   let Inst{4}   = Rn{4};
1099   let DecoderMethod = "DecodeVLD4LN"  ;
1100 }
1101
1102 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1103   let Inst{7-5} = lane{2-0};
1104 }
1105 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1106   let Inst{7-6} = lane{1-0};
1107 }
1108 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1109   let Inst{7} = lane{0};
1110   let Inst{5} = Rn{5};
1111 }
1112
1113 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1114 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1115 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1116
1117 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1118   let Inst{7-6} = lane{1-0};
1119 }
1120 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1121   let Inst{7} = lane{0};
1122   let Inst{5} = Rn{5};
1123 }
1124
1125 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1126 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1127
1128 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1129
1130 //   VLD1DUP  : Vector Load (single element to all lanes)
1131 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1132   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1133           (ins addrmode6dup:$Rn),
1134           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1135           [(set VecListOneDAllLanes:$Vd,
1136                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1137   let Rm = 0b1111;
1138   let Inst{4} = Rn{4};
1139   let DecoderMethod = "DecodeVLD1DupInstruction";
1140 }
1141 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1142   let Pattern = [(set QPR:$dst,
1143                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1144 }
1145
1146 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1147 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1148 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1149
1150 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1151 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1152 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1153
1154 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1155           (VLD1DUPd32 addrmode6:$addr)>;
1156 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1157           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1158
1159 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1160
1161 class VLD1QDUP<bits<4> op7_4, string Dt>
1162   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1163           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1164           "vld1", Dt, "$Vd, $Rn", "", []> {
1165   let Rm = 0b1111;
1166   let Inst{4} = Rn{4};
1167   let DecoderMethod = "DecodeVLD1DupInstruction";
1168 }
1169
1170 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1171 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1172 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1173
1174 // ...with address register writeback:
1175 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1176   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1177                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1178                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1179                      "vld1", Dt, "$Vd, $Rn!",
1180                      "$Rn.addr = $wb", []> {
1181     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1182     let Inst{4} = Rn{4};
1183     let DecoderMethod = "DecodeVLD1DupInstruction";
1184     let AsmMatchConverter = "cvtVLDwbFixed";
1185   }
1186   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1187                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1188                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1189                         "vld1", Dt, "$Vd, $Rn, $Rm",
1190                         "$Rn.addr = $wb", []> {
1191     let Inst{4} = Rn{4};
1192     let DecoderMethod = "DecodeVLD1DupInstruction";
1193     let AsmMatchConverter = "cvtVLDwbRegister";
1194   }
1195 }
1196 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1197   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1198                      (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1199                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1200                      "vld1", Dt, "$Vd, $Rn!",
1201                      "$Rn.addr = $wb", []> {
1202     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1203     let Inst{4} = Rn{4};
1204     let DecoderMethod = "DecodeVLD1DupInstruction";
1205     let AsmMatchConverter = "cvtVLDwbFixed";
1206   }
1207   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1208                         (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1209                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1210                         "vld1", Dt, "$Vd, $Rn, $Rm",
1211                         "$Rn.addr = $wb", []> {
1212     let Inst{4} = Rn{4};
1213     let DecoderMethod = "DecodeVLD1DupInstruction";
1214     let AsmMatchConverter = "cvtVLDwbRegister";
1215   }
1216 }
1217
1218 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1219 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1220 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1221
1222 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1223 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1224 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1225
1226 def VLD1DUPq8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1227 def VLD1DUPq16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1228 def VLD1DUPq32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1229 def VLD1DUPq8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1230 def VLD1DUPq16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1231 def VLD1DUPq32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1232
1233 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1234 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1235   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1236           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1237           "vld2", Dt, "$Vd, $Rn", "", []> {
1238   let Rm = 0b1111;
1239   let Inst{4} = Rn{4};
1240   let DecoderMethod = "DecodeVLD2DupInstruction";
1241 }
1242
1243 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListTwoDAllLanes>;
1244 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListTwoDAllLanes>;
1245 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListTwoDAllLanes>;
1246
1247 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1248 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1249 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1250
1251 // ...with double-spaced registers (not used for codegen):
1252 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListTwoQAllLanes>;
1253 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListTwoQAllLanes>;
1254 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListTwoQAllLanes>;
1255
1256 // ...with address register writeback:
1257 class VLD2DUPWB<bits<4> op7_4, string Dt>
1258   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1259           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1260           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1261   let Inst{4} = Rn{4};
1262   let DecoderMethod = "DecodeVLD2DupInstruction";
1263 }
1264
1265 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1266 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1267 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1268
1269 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1270 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1271 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1272
1273 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1274 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1275 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1276
1277 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1278 class VLD3DUP<bits<4> op7_4, string Dt>
1279   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1280           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1281           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1282   let Rm = 0b1111;
1283   let Inst{4} = 0;
1284   let DecoderMethod = "DecodeVLD3DupInstruction";
1285 }
1286
1287 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1288 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1289 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1290
1291 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1292 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1293 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1294
1295 // ...with double-spaced registers (not used for codegen):
1296 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1297 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1298 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1299
1300 // ...with address register writeback:
1301 class VLD3DUPWB<bits<4> op7_4, string Dt>
1302   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1303           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1304           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1305           "$Rn.addr = $wb", []> {
1306   let Inst{4} = 0;
1307   let DecoderMethod = "DecodeVLD3DupInstruction";
1308 }
1309
1310 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1311 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1312 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1313
1314 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1315 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1316 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1317
1318 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1319 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1320 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1321
1322 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1323 class VLD4DUP<bits<4> op7_4, string Dt>
1324   : NLdSt<1, 0b10, 0b1111, op7_4,
1325           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1326           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1327           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1328   let Rm = 0b1111;
1329   let Inst{4} = Rn{4};
1330   let DecoderMethod = "DecodeVLD4DupInstruction";
1331 }
1332
1333 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1334 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1335 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1336
1337 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1338 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1339 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1340
1341 // ...with double-spaced registers (not used for codegen):
1342 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1343 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1344 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1345
1346 // ...with address register writeback:
1347 class VLD4DUPWB<bits<4> op7_4, string Dt>
1348   : NLdSt<1, 0b10, 0b1111, op7_4,
1349           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1350           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1351           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1352           "$Rn.addr = $wb", []> {
1353   let Inst{4} = Rn{4};
1354   let DecoderMethod = "DecodeVLD4DupInstruction";
1355 }
1356
1357 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1358 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1359 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1360
1361 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1362 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1363 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1364
1365 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1366 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1367 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1368
1369 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1370
1371 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1372
1373 // Classes for VST* pseudo-instructions with multi-register operands.
1374 // These are expanded to real instructions after register allocation.
1375 class VSTQPseudo<InstrItinClass itin>
1376   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1377 class VSTQWBPseudo<InstrItinClass itin>
1378   : PseudoNLdSt<(outs GPR:$wb),
1379                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1380                 "$addr.addr = $wb">;
1381 class VSTQWBfixedPseudo<InstrItinClass itin>
1382   : PseudoNLdSt<(outs GPR:$wb),
1383                 (ins addrmode6:$addr, QPR:$src), itin,
1384                 "$addr.addr = $wb">;
1385 class VSTQWBregisterPseudo<InstrItinClass itin>
1386   : PseudoNLdSt<(outs GPR:$wb),
1387                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1388                 "$addr.addr = $wb">;
1389 class VSTQQPseudo<InstrItinClass itin>
1390   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1391 class VSTQQWBPseudo<InstrItinClass itin>
1392   : PseudoNLdSt<(outs GPR:$wb),
1393                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1394                 "$addr.addr = $wb">;
1395 class VSTQQQQPseudo<InstrItinClass itin>
1396   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1397 class VSTQQQQWBPseudo<InstrItinClass itin>
1398   : PseudoNLdSt<(outs GPR:$wb),
1399                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1400                 "$addr.addr = $wb">;
1401
1402 //   VST1     : Vector Store (multiple single elements)
1403 class VST1D<bits<4> op7_4, string Dt>
1404   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1405           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1406   let Rm = 0b1111;
1407   let Inst{4} = Rn{4};
1408   let DecoderMethod = "DecodeVSTInstruction";
1409 }
1410 class VST1Q<bits<4> op7_4, string Dt>
1411   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1412           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1413   let Rm = 0b1111;
1414   let Inst{5-4} = Rn{5-4};
1415   let DecoderMethod = "DecodeVSTInstruction";
1416 }
1417
1418 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1419 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1420 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1421 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1422
1423 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1424 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1425 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1426 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1427
1428 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1429 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1430 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1431 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1432
1433 // ...with address register writeback:
1434 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1435   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1436                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1437                      "vst1", Dt, "$Vd, $Rn!",
1438                      "$Rn.addr = $wb", []> {
1439     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1440     let Inst{4} = Rn{4};
1441     let DecoderMethod = "DecodeVSTInstruction";
1442     let AsmMatchConverter = "cvtVSTwbFixed";
1443   }
1444   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1445                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1446                         IIC_VLD1u,
1447                         "vst1", Dt, "$Vd, $Rn, $Rm",
1448                         "$Rn.addr = $wb", []> {
1449     let Inst{4} = Rn{4};
1450     let DecoderMethod = "DecodeVSTInstruction";
1451     let AsmMatchConverter = "cvtVSTwbRegister";
1452   }
1453 }
1454 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1455   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1456                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1457                      "vst1", Dt, "$Vd, $Rn!",
1458                      "$Rn.addr = $wb", []> {
1459     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1460     let Inst{5-4} = Rn{5-4};
1461     let DecoderMethod = "DecodeVSTInstruction";
1462     let AsmMatchConverter = "cvtVSTwbFixed";
1463   }
1464   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1465                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1466                         IIC_VLD1x2u,
1467                         "vst1", Dt, "$Vd, $Rn, $Rm",
1468                         "$Rn.addr = $wb", []> {
1469     let Inst{5-4} = Rn{5-4};
1470     let DecoderMethod = "DecodeVSTInstruction";
1471     let AsmMatchConverter = "cvtVSTwbRegister";
1472   }
1473 }
1474
1475 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1476 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1477 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1478 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1479
1480 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1481 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1482 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1483 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1484
1485 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1486 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1487 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1488 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1489 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1490 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1491 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1492 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1493
1494 // ...with 3 registers
1495 class VST1D3<bits<4> op7_4, string Dt>
1496   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1497           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1498           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1499   let Rm = 0b1111;
1500   let Inst{4} = Rn{4};
1501   let DecoderMethod = "DecodeVSTInstruction";
1502 }
1503 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1504   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1505                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1506                      "vst1", Dt, "$Vd, $Rn!",
1507                      "$Rn.addr = $wb", []> {
1508     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1509     let Inst{5-4} = Rn{5-4};
1510     let DecoderMethod = "DecodeVSTInstruction";
1511     let AsmMatchConverter = "cvtVSTwbFixed";
1512   }
1513   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1514                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1515                         IIC_VLD1x3u,
1516                         "vst1", Dt, "$Vd, $Rn, $Rm",
1517                         "$Rn.addr = $wb", []> {
1518     let Inst{5-4} = Rn{5-4};
1519     let DecoderMethod = "DecodeVSTInstruction";
1520     let AsmMatchConverter = "cvtVSTwbRegister";
1521   }
1522 }
1523
1524 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1525 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1526 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1527 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1528
1529 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1530 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1531 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1532 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1533
1534 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1535 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1536 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1537
1538 // ...with 4 registers
1539 class VST1D4<bits<4> op7_4, string Dt>
1540   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1541           (ins addrmode6:$Rn, VecListFourD:$Vd),
1542           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1543           []> {
1544   let Rm = 0b1111;
1545   let Inst{5-4} = Rn{5-4};
1546   let DecoderMethod = "DecodeVSTInstruction";
1547 }
1548 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1549   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1550                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1551                      "vst1", Dt, "$Vd, $Rn!",
1552                      "$Rn.addr = $wb", []> {
1553     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1554     let Inst{5-4} = Rn{5-4};
1555     let DecoderMethod = "DecodeVSTInstruction";
1556     let AsmMatchConverter = "cvtVSTwbFixed";
1557   }
1558   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1559                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1560                         IIC_VLD1x4u,
1561                         "vst1", Dt, "$Vd, $Rn, $Rm",
1562                         "$Rn.addr = $wb", []> {
1563     let Inst{5-4} = Rn{5-4};
1564     let DecoderMethod = "DecodeVSTInstruction";
1565     let AsmMatchConverter = "cvtVSTwbRegister";
1566   }
1567 }
1568
1569 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1570 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1571 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1572 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1573
1574 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1575 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1576 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1577 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1578
1579 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1580 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1581 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1582
1583 //   VST2     : Vector Store (multiple 2-element structures)
1584 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1585             InstrItinClass itin>
1586   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1587           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1588   let Rm = 0b1111;
1589   let Inst{5-4} = Rn{5-4};
1590   let DecoderMethod = "DecodeVSTInstruction";
1591 }
1592
1593 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListTwoD, IIC_VST2>;
1594 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VST2>;
1595 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VST2>;
1596
1597 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1598 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1599 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1600
1601 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1602 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1603 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1604
1605 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1606 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1607 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1608
1609 // ...with address register writeback:
1610 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1611                    RegisterOperand VdTy> {
1612   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1613                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1614                      "vst2", Dt, "$Vd, $Rn!",
1615                      "$Rn.addr = $wb", []> {
1616     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1617     let Inst{5-4} = Rn{5-4};
1618     let DecoderMethod = "DecodeVSTInstruction";
1619     let AsmMatchConverter = "cvtVSTwbFixed";
1620   }
1621   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1622                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1623                         "vst2", Dt, "$Vd, $Rn, $Rm",
1624                         "$Rn.addr = $wb", []> {
1625     let Inst{5-4} = Rn{5-4};
1626     let DecoderMethod = "DecodeVSTInstruction";
1627     let AsmMatchConverter = "cvtVSTwbRegister";
1628   }
1629 }
1630 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1631   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1632                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1633                      "vst2", Dt, "$Vd, $Rn!",
1634                      "$Rn.addr = $wb", []> {
1635     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1636     let Inst{5-4} = Rn{5-4};
1637     let DecoderMethod = "DecodeVSTInstruction";
1638     let AsmMatchConverter = "cvtVSTwbFixed";
1639   }
1640   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1641                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1642                         IIC_VLD1u,
1643                         "vst2", Dt, "$Vd, $Rn, $Rm",
1644                         "$Rn.addr = $wb", []> {
1645     let Inst{5-4} = Rn{5-4};
1646     let DecoderMethod = "DecodeVSTInstruction";
1647     let AsmMatchConverter = "cvtVSTwbRegister";
1648   }
1649 }
1650
1651 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListTwoD>;
1652 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
1653 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
1654
1655 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1656 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1657 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1658
1659 def VST2d8PseudoWB_fixed     : VSTQWBPseudo<IIC_VST2u>;
1660 def VST2d16PseudoWB_fixed    : VSTQWBPseudo<IIC_VST2u>;
1661 def VST2d32PseudoWB_fixed    : VSTQWBPseudo<IIC_VST2u>;
1662 def VST2d8PseudoWB_register  : VSTQWBPseudo<IIC_VST2u>;
1663 def VST2d16PseudoWB_register : VSTQWBPseudo<IIC_VST2u>;
1664 def VST2d32PseudoWB_register : VSTQWBPseudo<IIC_VST2u>;
1665
1666 def VST2q8PseudoWB_fixed     : VSTQQWBPseudo<IIC_VST2x2u>;
1667 def VST2q16PseudoWB_fixed    : VSTQQWBPseudo<IIC_VST2x2u>;
1668 def VST2q32PseudoWB_fixed    : VSTQQWBPseudo<IIC_VST2x2u>;
1669 def VST2q8PseudoWB_register  : VSTQQWBPseudo<IIC_VST2x2u>;
1670 def VST2q16PseudoWB_register : VSTQQWBPseudo<IIC_VST2x2u>;
1671 def VST2q32PseudoWB_register : VSTQQWBPseudo<IIC_VST2x2u>;
1672
1673 // ...with double-spaced registers
1674 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListTwoQ, IIC_VST2>;
1675 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VST2>;
1676 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VST2>;
1677 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListTwoQ>;
1678 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
1679 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
1680
1681 //   VST3     : Vector Store (multiple 3-element structures)
1682 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1683   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1684           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1685           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1686   let Rm = 0b1111;
1687   let Inst{4} = Rn{4};
1688   let DecoderMethod = "DecodeVSTInstruction";
1689 }
1690
1691 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1692 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1693 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1694
1695 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1696 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1697 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1698
1699 // ...with address register writeback:
1700 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1701   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1702           (ins addrmode6:$Rn, am6offset:$Rm,
1703            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1704           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1705           "$Rn.addr = $wb", []> {
1706   let Inst{4} = Rn{4};
1707   let DecoderMethod = "DecodeVSTInstruction";
1708 }
1709
1710 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1711 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1712 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1713
1714 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1715 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1716 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1717
1718 // ...with double-spaced registers:
1719 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1720 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1721 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1722 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1723 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1724 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1725
1726 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1727 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1728 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1729
1730 // ...alternate versions to be allocated odd register numbers:
1731 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1732 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1733 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1734
1735 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1736 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1737 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1738
1739 //   VST4     : Vector Store (multiple 4-element structures)
1740 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1741   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1742           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1743           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1744           "", []> {
1745   let Rm = 0b1111;
1746   let Inst{5-4} = Rn{5-4};
1747   let DecoderMethod = "DecodeVSTInstruction";
1748 }
1749
1750 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1751 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1752 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1753
1754 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1755 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1756 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1757
1758 // ...with address register writeback:
1759 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1760   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1761           (ins addrmode6:$Rn, am6offset:$Rm,
1762            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1763            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1764           "$Rn.addr = $wb", []> {
1765   let Inst{5-4} = Rn{5-4};
1766   let DecoderMethod = "DecodeVSTInstruction";
1767 }
1768
1769 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1770 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1771 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1772
1773 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1774 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1775 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1776
1777 // ...with double-spaced registers:
1778 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1779 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1780 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1781 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1782 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1783 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1784
1785 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1786 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1787 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1788
1789 // ...alternate versions to be allocated odd register numbers:
1790 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1791 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1792 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1793
1794 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1795 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1796 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1797
1798 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1799
1800 // Classes for VST*LN pseudo-instructions with multi-register operands.
1801 // These are expanded to real instructions after register allocation.
1802 class VSTQLNPseudo<InstrItinClass itin>
1803   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1804                 itin, "">;
1805 class VSTQLNWBPseudo<InstrItinClass itin>
1806   : PseudoNLdSt<(outs GPR:$wb),
1807                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1808                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1809 class VSTQQLNPseudo<InstrItinClass itin>
1810   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1811                 itin, "">;
1812 class VSTQQLNWBPseudo<InstrItinClass itin>
1813   : PseudoNLdSt<(outs GPR:$wb),
1814                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1815                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1816 class VSTQQQQLNPseudo<InstrItinClass itin>
1817   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1818                 itin, "">;
1819 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1820   : PseudoNLdSt<(outs GPR:$wb),
1821                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1822                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1823
1824 //   VST1LN   : Vector Store (single element from one lane)
1825 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1826              PatFrag StoreOp, SDNode ExtractOp>
1827   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1828           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1829           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1830           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1831   let Rm = 0b1111;
1832   let DecoderMethod = "DecodeVST1LN";
1833 }
1834 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1835              PatFrag StoreOp, SDNode ExtractOp>
1836   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1837           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1838           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1839           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1840   let Rm = 0b1111;
1841   let DecoderMethod = "DecodeVST1LN";
1842 }
1843 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1844   : VSTQLNPseudo<IIC_VST1ln> {
1845   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1846                           addrmode6:$addr)];
1847 }
1848
1849 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1850                        NEONvgetlaneu> {
1851   let Inst{7-5} = lane{2-0};
1852 }
1853 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1854                        NEONvgetlaneu> {
1855   let Inst{7-6} = lane{1-0};
1856   let Inst{4}   = Rn{5};
1857 }
1858
1859 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1860   let Inst{7}   = lane{0};
1861   let Inst{5-4} = Rn{5-4};
1862 }
1863
1864 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1865 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1866 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1867
1868 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1869           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1870 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1871           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1872
1873 // ...with address register writeback:
1874 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1875                PatFrag StoreOp, SDNode ExtractOp>
1876   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1877           (ins addrmode6:$Rn, am6offset:$Rm,
1878            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1879           "\\{$Vd[$lane]\\}, $Rn$Rm",
1880           "$Rn.addr = $wb",
1881           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1882                                   addrmode6:$Rn, am6offset:$Rm))]> {
1883   let DecoderMethod = "DecodeVST1LN";
1884 }
1885 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1886   : VSTQLNWBPseudo<IIC_VST1lnu> {
1887   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1888                                         addrmode6:$addr, am6offset:$offset))];
1889 }
1890
1891 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1892                              NEONvgetlaneu> {
1893   let Inst{7-5} = lane{2-0};
1894 }
1895 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1896                              NEONvgetlaneu> {
1897   let Inst{7-6} = lane{1-0};
1898   let Inst{4}   = Rn{5};
1899 }
1900 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1901                              extractelt> {
1902   let Inst{7}   = lane{0};
1903   let Inst{5-4} = Rn{5-4};
1904 }
1905
1906 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1907 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1908 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1909
1910 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1911
1912 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1913 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1914   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1915           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1916           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1917           "", []> {
1918   let Rm = 0b1111;
1919   let Inst{4}   = Rn{4};
1920   let DecoderMethod = "DecodeVST2LN";
1921 }
1922
1923 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1924   let Inst{7-5} = lane{2-0};
1925 }
1926 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1927   let Inst{7-6} = lane{1-0};
1928 }
1929 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1930   let Inst{7}   = lane{0};
1931 }
1932
1933 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1934 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1935 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1936
1937 // ...with double-spaced registers:
1938 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1939   let Inst{7-6} = lane{1-0};
1940   let Inst{4}   = Rn{4};
1941 }
1942 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1943   let Inst{7}   = lane{0};
1944   let Inst{4}   = Rn{4};
1945 }
1946
1947 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1948 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1949
1950 // ...with address register writeback:
1951 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1952   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1953           (ins addrmode6:$Rn, am6offset:$Rm,
1954            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1955           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
1956           "$Rn.addr = $wb", []> {
1957   let Inst{4}   = Rn{4};
1958   let DecoderMethod = "DecodeVST2LN";
1959 }
1960
1961 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1962   let Inst{7-5} = lane{2-0};
1963 }
1964 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1965   let Inst{7-6} = lane{1-0};
1966 }
1967 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1968   let Inst{7}   = lane{0};
1969 }
1970
1971 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1972 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1973 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1974
1975 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1976   let Inst{7-6} = lane{1-0};
1977 }
1978 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1979   let Inst{7}   = lane{0};
1980 }
1981
1982 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1983 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1984
1985 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1986 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1987   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1988           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1989            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1990           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1991   let Rm = 0b1111;
1992   let DecoderMethod = "DecodeVST3LN";
1993 }
1994
1995 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1996   let Inst{7-5} = lane{2-0};
1997 }
1998 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1999   let Inst{7-6} = lane{1-0};
2000 }
2001 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2002   let Inst{7}   = lane{0};
2003 }
2004
2005 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2006 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2007 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2008
2009 // ...with double-spaced registers:
2010 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2011   let Inst{7-6} = lane{1-0};
2012 }
2013 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2014   let Inst{7}   = lane{0};
2015 }
2016
2017 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2018 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2019
2020 // ...with address register writeback:
2021 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2022   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2023           (ins addrmode6:$Rn, am6offset:$Rm,
2024            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2025           IIC_VST3lnu, "vst3", Dt,
2026           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2027           "$Rn.addr = $wb", []> {
2028   let DecoderMethod = "DecodeVST3LN";
2029 }
2030
2031 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2032   let Inst{7-5} = lane{2-0};
2033 }
2034 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2035   let Inst{7-6} = lane{1-0};
2036 }
2037 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2038   let Inst{7}   = lane{0};
2039 }
2040
2041 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2042 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2043 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2044
2045 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2046   let Inst{7-6} = lane{1-0};
2047 }
2048 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2049   let Inst{7}   = lane{0};
2050 }
2051
2052 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2053 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2054
2055 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2056 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2057   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2058           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2059            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2060           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2061           "", []> {
2062   let Rm = 0b1111;
2063   let Inst{4} = Rn{4};
2064   let DecoderMethod = "DecodeVST4LN";
2065 }
2066
2067 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2068   let Inst{7-5} = lane{2-0};
2069 }
2070 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2071   let Inst{7-6} = lane{1-0};
2072 }
2073 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2074   let Inst{7}   = lane{0};
2075   let Inst{5} = Rn{5};
2076 }
2077
2078 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2079 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2080 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2081
2082 // ...with double-spaced registers:
2083 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2084   let Inst{7-6} = lane{1-0};
2085 }
2086 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2087   let Inst{7}   = lane{0};
2088   let Inst{5} = Rn{5};
2089 }
2090
2091 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2092 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2093
2094 // ...with address register writeback:
2095 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2096   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2097           (ins addrmode6:$Rn, am6offset:$Rm,
2098            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2099           IIC_VST4lnu, "vst4", Dt,
2100   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2101           "$Rn.addr = $wb", []> {
2102   let Inst{4} = Rn{4};
2103   let DecoderMethod = "DecodeVST4LN";
2104 }
2105
2106 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2107   let Inst{7-5} = lane{2-0};
2108 }
2109 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2110   let Inst{7-6} = lane{1-0};
2111 }
2112 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2113   let Inst{7}   = lane{0};
2114   let Inst{5} = Rn{5};
2115 }
2116
2117 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2118 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2119 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2120
2121 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2122   let Inst{7-6} = lane{1-0};
2123 }
2124 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2125   let Inst{7}   = lane{0};
2126   let Inst{5} = Rn{5};
2127 }
2128
2129 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2130 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2131
2132 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2133
2134
2135 //===----------------------------------------------------------------------===//
2136 // NEON pattern fragments
2137 //===----------------------------------------------------------------------===//
2138
2139 // Extract D sub-registers of Q registers.
2140 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2141   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2142   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2143 }]>;
2144 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2145   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2146   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2147 }]>;
2148 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2149   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2150   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2151 }]>;
2152 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2153   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2154   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2155 }]>;
2156
2157 // Extract S sub-registers of Q/D registers.
2158 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2159   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2160   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2161 }]>;
2162
2163 // Translate lane numbers from Q registers to D subregs.
2164 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2165   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2166 }]>;
2167 def SubReg_i16_lane : SDNodeXForm<imm, [{
2168   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2169 }]>;
2170 def SubReg_i32_lane : SDNodeXForm<imm, [{
2171   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2172 }]>;
2173
2174 //===----------------------------------------------------------------------===//
2175 // Instruction Classes
2176 //===----------------------------------------------------------------------===//
2177
2178 // Basic 2-register operations: double- and quad-register.
2179 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2180            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2181            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2182   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2183         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2184         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2185 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2186            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2187            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2188   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2189         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2190         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2191
2192 // Basic 2-register intrinsics, both double- and quad-register.
2193 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2194               bits<2> op17_16, bits<5> op11_7, bit op4,
2195               InstrItinClass itin, string OpcodeStr, string Dt,
2196               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2197   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2198         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2199         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2200 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2201               bits<2> op17_16, bits<5> op11_7, bit op4,
2202               InstrItinClass itin, string OpcodeStr, string Dt,
2203               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2204   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2205         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2206         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2207
2208 // Narrow 2-register operations.
2209 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2210            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2211            InstrItinClass itin, string OpcodeStr, string Dt,
2212            ValueType TyD, ValueType TyQ, SDNode OpNode>
2213   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2214         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2215         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2216
2217 // Narrow 2-register intrinsics.
2218 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2219               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2220               InstrItinClass itin, string OpcodeStr, string Dt,
2221               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2222   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2223         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2224         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2225
2226 // Long 2-register operations (currently only used for VMOVL).
2227 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2228            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2229            InstrItinClass itin, string OpcodeStr, string Dt,
2230            ValueType TyQ, ValueType TyD, SDNode OpNode>
2231   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2232         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2233         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2234
2235 // Long 2-register intrinsics.
2236 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2237               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2238               InstrItinClass itin, string OpcodeStr, string Dt,
2239               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2240   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2241         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2242         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2243
2244 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2245 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2246   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2247         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2248         OpcodeStr, Dt, "$Vd, $Vm",
2249         "$src1 = $Vd, $src2 = $Vm", []>;
2250 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2251                   InstrItinClass itin, string OpcodeStr, string Dt>
2252   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2253         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2254         "$src1 = $Vd, $src2 = $Vm", []>;
2255
2256 // Basic 3-register operations: double- and quad-register.
2257 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2258            InstrItinClass itin, string OpcodeStr, string Dt,
2259            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2260   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2261         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2262         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2263         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2264   let isCommutable = Commutable;
2265 }
2266 // Same as N3VD but no data type.
2267 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2268            InstrItinClass itin, string OpcodeStr,
2269            ValueType ResTy, ValueType OpTy,
2270            SDNode OpNode, bit Commutable>
2271   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2272          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2273          OpcodeStr, "$Vd, $Vn, $Vm", "",
2274          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2275   let isCommutable = Commutable;
2276 }
2277
2278 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2279              InstrItinClass itin, string OpcodeStr, string Dt,
2280              ValueType Ty, SDNode ShOp>
2281   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2282         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2283         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2284         [(set (Ty DPR:$Vd),
2285               (Ty (ShOp (Ty DPR:$Vn),
2286                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2287   let isCommutable = 0;
2288 }
2289 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2290                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2291   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2292         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2293         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2294         [(set (Ty DPR:$Vd),
2295               (Ty (ShOp (Ty DPR:$Vn),
2296                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2297   let isCommutable = 0;
2298 }
2299
2300 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2301            InstrItinClass itin, string OpcodeStr, string Dt,
2302            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2303   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2304         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2305         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2306         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2307   let isCommutable = Commutable;
2308 }
2309 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2310            InstrItinClass itin, string OpcodeStr,
2311            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2312   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2313          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2314          OpcodeStr, "$Vd, $Vn, $Vm", "",
2315          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2316   let isCommutable = Commutable;
2317 }
2318 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2319              InstrItinClass itin, string OpcodeStr, string Dt,
2320              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2321   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2322         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2323         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2324         [(set (ResTy QPR:$Vd),
2325               (ResTy (ShOp (ResTy QPR:$Vn),
2326                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2327                                                 imm:$lane)))))]> {
2328   let isCommutable = 0;
2329 }
2330 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2331                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2332   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2333         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2334         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2335         [(set (ResTy QPR:$Vd),
2336               (ResTy (ShOp (ResTy QPR:$Vn),
2337                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2338                                                 imm:$lane)))))]> {
2339   let isCommutable = 0;
2340 }
2341
2342 // Basic 3-register intrinsics, both double- and quad-register.
2343 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2344               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2345               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2346   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2347         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2348         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2349         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2350   let isCommutable = Commutable;
2351 }
2352 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2353                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2354   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2355         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2356         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2357         [(set (Ty DPR:$Vd),
2358               (Ty (IntOp (Ty DPR:$Vn),
2359                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2360                                            imm:$lane)))))]> {
2361   let isCommutable = 0;
2362 }
2363 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2364                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2365   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2366         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2367         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2368         [(set (Ty DPR:$Vd),
2369               (Ty (IntOp (Ty DPR:$Vn),
2370                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2371   let isCommutable = 0;
2372 }
2373 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2374               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2375               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2376   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2377         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2378         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2379         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2380   let isCommutable = 0;
2381 }
2382
2383 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2384               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2385               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2386   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2387         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2388         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2389         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2390   let isCommutable = Commutable;
2391 }
2392 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2393                 string OpcodeStr, string Dt,
2394                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2395   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2396         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2397         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2398         [(set (ResTy QPR:$Vd),
2399               (ResTy (IntOp (ResTy QPR:$Vn),
2400                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2401                                                  imm:$lane)))))]> {
2402   let isCommutable = 0;
2403 }
2404 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2405                   string OpcodeStr, string Dt,
2406                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2407   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2408         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2409         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2410         [(set (ResTy QPR:$Vd),
2411               (ResTy (IntOp (ResTy QPR:$Vn),
2412                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2413                                                  imm:$lane)))))]> {
2414   let isCommutable = 0;
2415 }
2416 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2417               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2418               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2419   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2420         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2421         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2422         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2423   let isCommutable = 0;
2424 }
2425
2426 // Multiply-Add/Sub operations: double- and quad-register.
2427 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2428                 InstrItinClass itin, string OpcodeStr, string Dt,
2429                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2430   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2431         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2432         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2433         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2434                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2435
2436 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2437                   string OpcodeStr, string Dt,
2438                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2439   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2440         (outs DPR:$Vd),
2441         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2442         NVMulSLFrm, itin,
2443         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2444         [(set (Ty DPR:$Vd),
2445               (Ty (ShOp (Ty DPR:$src1),
2446                         (Ty (MulOp DPR:$Vn,
2447                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2448                                                      imm:$lane)))))))]>;
2449 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2450                     string OpcodeStr, string Dt,
2451                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2452   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2453         (outs DPR:$Vd),
2454         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2455         NVMulSLFrm, itin,
2456         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2457         [(set (Ty DPR:$Vd),
2458               (Ty (ShOp (Ty DPR:$src1),
2459                         (Ty (MulOp DPR:$Vn,
2460                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2461                                                      imm:$lane)))))))]>;
2462
2463 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2464                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2465                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2466   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2467         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2468         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2469         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2470                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2471 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2472                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2473                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2474   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2475         (outs QPR:$Vd),
2476         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2477         NVMulSLFrm, itin,
2478         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2479         [(set (ResTy QPR:$Vd),
2480               (ResTy (ShOp (ResTy QPR:$src1),
2481                            (ResTy (MulOp QPR:$Vn,
2482                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2483                                                         imm:$lane)))))))]>;
2484 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2485                     string OpcodeStr, string Dt,
2486                     ValueType ResTy, ValueType OpTy,
2487                     SDNode MulOp, SDNode ShOp>
2488   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2489         (outs QPR:$Vd),
2490         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2491         NVMulSLFrm, itin,
2492         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2493         [(set (ResTy QPR:$Vd),
2494               (ResTy (ShOp (ResTy QPR:$src1),
2495                            (ResTy (MulOp QPR:$Vn,
2496                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2497                                                         imm:$lane)))))))]>;
2498
2499 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2500 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2501                 InstrItinClass itin, string OpcodeStr, string Dt,
2502                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2503   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2504         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2505         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2506         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2507                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2508 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2509                 InstrItinClass itin, string OpcodeStr, string Dt,
2510                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2511   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2512         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2513         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2514         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2515                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2516
2517 // Neon 3-argument intrinsics, both double- and quad-register.
2518 // The destination register is also used as the first source operand register.
2519 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2520                InstrItinClass itin, string OpcodeStr, string Dt,
2521                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2522   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2523         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2524         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2525         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2526                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2527 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2528                InstrItinClass itin, string OpcodeStr, string Dt,
2529                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2530   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2531         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2532         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2533         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2534                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2535
2536 // Long Multiply-Add/Sub operations.
2537 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2538                 InstrItinClass itin, string OpcodeStr, string Dt,
2539                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2540   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2541         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2542         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2543         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2544                                 (TyQ (MulOp (TyD DPR:$Vn),
2545                                             (TyD DPR:$Vm)))))]>;
2546 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2547                   InstrItinClass itin, string OpcodeStr, string Dt,
2548                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2549   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2550         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2551         NVMulSLFrm, itin,
2552         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2553         [(set QPR:$Vd,
2554           (OpNode (TyQ QPR:$src1),
2555                   (TyQ (MulOp (TyD DPR:$Vn),
2556                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2557                                                  imm:$lane))))))]>;
2558 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2559                     InstrItinClass itin, string OpcodeStr, string Dt,
2560                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2561   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2562         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2563         NVMulSLFrm, itin,
2564         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2565         [(set QPR:$Vd,
2566           (OpNode (TyQ QPR:$src1),
2567                   (TyQ (MulOp (TyD DPR:$Vn),
2568                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2569                                                  imm:$lane))))))]>;
2570
2571 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2572 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2573                    InstrItinClass itin, string OpcodeStr, string Dt,
2574                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2575                    SDNode OpNode>
2576   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2577         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2578         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2579         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2580                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2581                                                         (TyD DPR:$Vm)))))))]>;
2582
2583 // Neon Long 3-argument intrinsic.  The destination register is
2584 // a quad-register and is also used as the first source operand register.
2585 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2586                InstrItinClass itin, string OpcodeStr, string Dt,
2587                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2588   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2589         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2590         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2591         [(set QPR:$Vd,
2592           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2593 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2594                  string OpcodeStr, string Dt,
2595                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2596   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2597         (outs QPR:$Vd),
2598         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2599         NVMulSLFrm, itin,
2600         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2601         [(set (ResTy QPR:$Vd),
2602               (ResTy (IntOp (ResTy QPR:$src1),
2603                             (OpTy DPR:$Vn),
2604                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2605                                                 imm:$lane)))))]>;
2606 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2607                    InstrItinClass itin, string OpcodeStr, string Dt,
2608                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2609   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2610         (outs QPR:$Vd),
2611         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2612         NVMulSLFrm, itin,
2613         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2614         [(set (ResTy QPR:$Vd),
2615               (ResTy (IntOp (ResTy QPR:$src1),
2616                             (OpTy DPR:$Vn),
2617                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2618                                                 imm:$lane)))))]>;
2619
2620 // Narrowing 3-register intrinsics.
2621 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2622               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2623               Intrinsic IntOp, bit Commutable>
2624   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2625         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2626         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2627         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2628   let isCommutable = Commutable;
2629 }
2630
2631 // Long 3-register operations.
2632 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2633            InstrItinClass itin, string OpcodeStr, string Dt,
2634            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2635   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2636         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2637         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2638         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2639   let isCommutable = Commutable;
2640 }
2641 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2642              InstrItinClass itin, string OpcodeStr, string Dt,
2643              ValueType TyQ, ValueType TyD, SDNode OpNode>
2644   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2645         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2646         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2647         [(set QPR:$Vd,
2648           (TyQ (OpNode (TyD DPR:$Vn),
2649                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2650 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2651                InstrItinClass itin, string OpcodeStr, string Dt,
2652                ValueType TyQ, ValueType TyD, SDNode OpNode>
2653   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2654         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2655         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2656         [(set QPR:$Vd,
2657           (TyQ (OpNode (TyD DPR:$Vn),
2658                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2659
2660 // Long 3-register operations with explicitly extended operands.
2661 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2662               InstrItinClass itin, string OpcodeStr, string Dt,
2663               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2664               bit Commutable>
2665   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2666         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2667         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2668         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2669                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2670   let isCommutable = Commutable;
2671 }
2672
2673 // Long 3-register intrinsics with explicit extend (VABDL).
2674 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2675                  InstrItinClass itin, string OpcodeStr, string Dt,
2676                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2677                  bit Commutable>
2678   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2679         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2680         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2681         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2682                                                 (TyD DPR:$Vm))))))]> {
2683   let isCommutable = Commutable;
2684 }
2685
2686 // Long 3-register intrinsics.
2687 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2688               InstrItinClass itin, string OpcodeStr, string Dt,
2689               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2690   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2691         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2692         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2693         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2694   let isCommutable = Commutable;
2695 }
2696 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2697                 string OpcodeStr, string Dt,
2698                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2699   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2700         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2701         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2702         [(set (ResTy QPR:$Vd),
2703               (ResTy (IntOp (OpTy DPR:$Vn),
2704                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2705                                                 imm:$lane)))))]>;
2706 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2707                   InstrItinClass itin, string OpcodeStr, string Dt,
2708                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2709   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2710         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2711         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2712         [(set (ResTy QPR:$Vd),
2713               (ResTy (IntOp (OpTy DPR:$Vn),
2714                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2715                                                 imm:$lane)))))]>;
2716
2717 // Wide 3-register operations.
2718 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2719            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2720            SDNode OpNode, SDNode ExtOp, bit Commutable>
2721   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2722         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2723         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2724         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2725                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2726   let isCommutable = Commutable;
2727 }
2728
2729 // Pairwise long 2-register intrinsics, both double- and quad-register.
2730 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2731                 bits<2> op17_16, bits<5> op11_7, bit op4,
2732                 string OpcodeStr, string Dt,
2733                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2734   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2735         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2736         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2737 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2738                 bits<2> op17_16, bits<5> op11_7, bit op4,
2739                 string OpcodeStr, string Dt,
2740                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2741   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2742         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2743         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2744
2745 // Pairwise long 2-register accumulate intrinsics,
2746 // both double- and quad-register.
2747 // The destination register is also used as the first source operand register.
2748 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2749                  bits<2> op17_16, bits<5> op11_7, bit op4,
2750                  string OpcodeStr, string Dt,
2751                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2752   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2753         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2754         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2755         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2756 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2757                  bits<2> op17_16, bits<5> op11_7, bit op4,
2758                  string OpcodeStr, string Dt,
2759                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2760   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2761         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2762         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2763         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2764
2765 // Shift by immediate,
2766 // both double- and quad-register.
2767 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2768              Format f, InstrItinClass itin, Operand ImmTy,
2769              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2770   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2771            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2772            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2773            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2774 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2775              Format f, InstrItinClass itin, Operand ImmTy,
2776              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2777   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2778            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2779            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2780            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2781
2782 // Long shift by immediate.
2783 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2784              string OpcodeStr, string Dt,
2785              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2786   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2787            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2788            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2789            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2790                                           (i32 imm:$SIMM))))]>;
2791
2792 // Narrow shift by immediate.
2793 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2794              InstrItinClass itin, string OpcodeStr, string Dt,
2795              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2796   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2797            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2798            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2799            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2800                                           (i32 imm:$SIMM))))]>;
2801
2802 // Shift right by immediate and accumulate,
2803 // both double- and quad-register.
2804 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2805                 Operand ImmTy, string OpcodeStr, string Dt,
2806                 ValueType Ty, SDNode ShOp>
2807   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2808            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2809            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2810            [(set DPR:$Vd, (Ty (add DPR:$src1,
2811                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2812 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2813                 Operand ImmTy, string OpcodeStr, string Dt,
2814                 ValueType Ty, SDNode ShOp>
2815   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2816            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2817            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2818            [(set QPR:$Vd, (Ty (add QPR:$src1,
2819                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2820
2821 // Shift by immediate and insert,
2822 // both double- and quad-register.
2823 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2824                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2825                 ValueType Ty,SDNode ShOp>
2826   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2827            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2828            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2829            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2830 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2831                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2832                 ValueType Ty,SDNode ShOp>
2833   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2834            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2835            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2836            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2837
2838 // Convert, with fractional bits immediate,
2839 // both double- and quad-register.
2840 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2841               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2842               Intrinsic IntOp>
2843   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2844            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2845            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2846            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2847 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2848               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2849               Intrinsic IntOp>
2850   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2851            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2852            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2853            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2854
2855 //===----------------------------------------------------------------------===//
2856 // Multiclasses
2857 //===----------------------------------------------------------------------===//
2858
2859 // Abbreviations used in multiclass suffixes:
2860 //   Q = quarter int (8 bit) elements
2861 //   H = half int (16 bit) elements
2862 //   S = single int (32 bit) elements
2863 //   D = double int (64 bit) elements
2864
2865 // Neon 2-register vector operations and intrinsics.
2866
2867 // Neon 2-register comparisons.
2868 //   source operand element sizes of 8, 16 and 32 bits:
2869 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2870                        bits<5> op11_7, bit op4, string opc, string Dt,
2871                        string asm, SDNode OpNode> {
2872   // 64-bit vector types.
2873   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2874                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2875                   opc, !strconcat(Dt, "8"), asm, "",
2876                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2877   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2878                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2879                   opc, !strconcat(Dt, "16"), asm, "",
2880                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2881   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2882                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2883                   opc, !strconcat(Dt, "32"), asm, "",
2884                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2885   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2886                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2887                   opc, "f32", asm, "",
2888                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2889     let Inst{10} = 1; // overwrite F = 1
2890   }
2891
2892   // 128-bit vector types.
2893   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2894                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2895                   opc, !strconcat(Dt, "8"), asm, "",
2896                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2897   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2898                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2899                   opc, !strconcat(Dt, "16"), asm, "",
2900                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2901   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2902                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2903                   opc, !strconcat(Dt, "32"), asm, "",
2904                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2905   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2906                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2907                   opc, "f32", asm, "",
2908                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2909     let Inst{10} = 1; // overwrite F = 1
2910   }
2911 }
2912
2913
2914 // Neon 2-register vector intrinsics,
2915 //   element sizes of 8, 16 and 32 bits:
2916 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2917                       bits<5> op11_7, bit op4,
2918                       InstrItinClass itinD, InstrItinClass itinQ,
2919                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2920   // 64-bit vector types.
2921   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2922                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2923   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2924                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2925   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2926                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2927
2928   // 128-bit vector types.
2929   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2930                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2931   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2932                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2933   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2934                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2935 }
2936
2937
2938 // Neon Narrowing 2-register vector operations,
2939 //   source operand element sizes of 16, 32 and 64 bits:
2940 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2941                     bits<5> op11_7, bit op6, bit op4,
2942                     InstrItinClass itin, string OpcodeStr, string Dt,
2943                     SDNode OpNode> {
2944   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2945                    itin, OpcodeStr, !strconcat(Dt, "16"),
2946                    v8i8, v8i16, OpNode>;
2947   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2948                    itin, OpcodeStr, !strconcat(Dt, "32"),
2949                    v4i16, v4i32, OpNode>;
2950   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2951                    itin, OpcodeStr, !strconcat(Dt, "64"),
2952                    v2i32, v2i64, OpNode>;
2953 }
2954
2955 // Neon Narrowing 2-register vector intrinsics,
2956 //   source operand element sizes of 16, 32 and 64 bits:
2957 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2958                        bits<5> op11_7, bit op6, bit op4,
2959                        InstrItinClass itin, string OpcodeStr, string Dt,
2960                        Intrinsic IntOp> {
2961   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2962                       itin, OpcodeStr, !strconcat(Dt, "16"),
2963                       v8i8, v8i16, IntOp>;
2964   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2965                       itin, OpcodeStr, !strconcat(Dt, "32"),
2966                       v4i16, v4i32, IntOp>;
2967   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2968                       itin, OpcodeStr, !strconcat(Dt, "64"),
2969                       v2i32, v2i64, IntOp>;
2970 }
2971
2972
2973 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2974 //   source operand element sizes of 16, 32 and 64 bits:
2975 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2976                     string OpcodeStr, string Dt, SDNode OpNode> {
2977   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2978                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2979   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2980                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2981   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2982                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2983 }
2984
2985
2986 // Neon 3-register vector operations.
2987
2988 // First with only element sizes of 8, 16 and 32 bits:
2989 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2990                    InstrItinClass itinD16, InstrItinClass itinD32,
2991                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2992                    string OpcodeStr, string Dt,
2993                    SDNode OpNode, bit Commutable = 0> {
2994   // 64-bit vector types.
2995   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2996                    OpcodeStr, !strconcat(Dt, "8"),
2997                    v8i8, v8i8, OpNode, Commutable>;
2998   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2999                    OpcodeStr, !strconcat(Dt, "16"),
3000                    v4i16, v4i16, OpNode, Commutable>;
3001   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3002                    OpcodeStr, !strconcat(Dt, "32"),
3003                    v2i32, v2i32, OpNode, Commutable>;
3004
3005   // 128-bit vector types.
3006   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3007                    OpcodeStr, !strconcat(Dt, "8"),
3008                    v16i8, v16i8, OpNode, Commutable>;
3009   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3010                    OpcodeStr, !strconcat(Dt, "16"),
3011                    v8i16, v8i16, OpNode, Commutable>;
3012   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3013                    OpcodeStr, !strconcat(Dt, "32"),
3014                    v4i32, v4i32, OpNode, Commutable>;
3015 }
3016
3017 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3018   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3019   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3020   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3021   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3022                      v4i32, v2i32, ShOp>;
3023 }
3024
3025 // ....then also with element size 64 bits:
3026 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3027                     InstrItinClass itinD, InstrItinClass itinQ,
3028                     string OpcodeStr, string Dt,
3029                     SDNode OpNode, bit Commutable = 0>
3030   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3031             OpcodeStr, Dt, OpNode, Commutable> {
3032   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3033                    OpcodeStr, !strconcat(Dt, "64"),
3034                    v1i64, v1i64, OpNode, Commutable>;
3035   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3036                    OpcodeStr, !strconcat(Dt, "64"),
3037                    v2i64, v2i64, OpNode, Commutable>;
3038 }
3039
3040
3041 // Neon 3-register vector intrinsics.
3042
3043 // First with only element sizes of 16 and 32 bits:
3044 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3045                      InstrItinClass itinD16, InstrItinClass itinD32,
3046                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3047                      string OpcodeStr, string Dt,
3048                      Intrinsic IntOp, bit Commutable = 0> {
3049   // 64-bit vector types.
3050   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3051                       OpcodeStr, !strconcat(Dt, "16"),
3052                       v4i16, v4i16, IntOp, Commutable>;
3053   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3054                       OpcodeStr, !strconcat(Dt, "32"),
3055                       v2i32, v2i32, IntOp, Commutable>;
3056
3057   // 128-bit vector types.
3058   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3059                       OpcodeStr, !strconcat(Dt, "16"),
3060                       v8i16, v8i16, IntOp, Commutable>;
3061   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3062                       OpcodeStr, !strconcat(Dt, "32"),
3063                       v4i32, v4i32, IntOp, Commutable>;
3064 }
3065 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3066                      InstrItinClass itinD16, InstrItinClass itinD32,
3067                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3068                      string OpcodeStr, string Dt,
3069                      Intrinsic IntOp> {
3070   // 64-bit vector types.
3071   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3072                       OpcodeStr, !strconcat(Dt, "16"),
3073                       v4i16, v4i16, IntOp>;
3074   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3075                       OpcodeStr, !strconcat(Dt, "32"),
3076                       v2i32, v2i32, IntOp>;
3077
3078   // 128-bit vector types.
3079   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3080                       OpcodeStr, !strconcat(Dt, "16"),
3081                       v8i16, v8i16, IntOp>;
3082   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3083                       OpcodeStr, !strconcat(Dt, "32"),
3084                       v4i32, v4i32, IntOp>;
3085 }
3086
3087 multiclass N3VIntSL_HS<bits<4> op11_8,
3088                        InstrItinClass itinD16, InstrItinClass itinD32,
3089                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3090                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3091   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3092                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3093   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3094                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3095   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3096                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3097   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3098                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3099 }
3100
3101 // ....then also with element size of 8 bits:
3102 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3103                       InstrItinClass itinD16, InstrItinClass itinD32,
3104                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3105                       string OpcodeStr, string Dt,
3106                       Intrinsic IntOp, bit Commutable = 0>
3107   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3108               OpcodeStr, Dt, IntOp, Commutable> {
3109   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3110                       OpcodeStr, !strconcat(Dt, "8"),
3111                       v8i8, v8i8, IntOp, Commutable>;
3112   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3113                       OpcodeStr, !strconcat(Dt, "8"),
3114                       v16i8, v16i8, IntOp, Commutable>;
3115 }
3116 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3117                       InstrItinClass itinD16, InstrItinClass itinD32,
3118                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3119                       string OpcodeStr, string Dt,
3120                       Intrinsic IntOp>
3121   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3122               OpcodeStr, Dt, IntOp> {
3123   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3124                       OpcodeStr, !strconcat(Dt, "8"),
3125                       v8i8, v8i8, IntOp>;
3126   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3127                       OpcodeStr, !strconcat(Dt, "8"),
3128                       v16i8, v16i8, IntOp>;
3129 }
3130
3131
3132 // ....then also with element size of 64 bits:
3133 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3134                        InstrItinClass itinD16, InstrItinClass itinD32,
3135                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3136                        string OpcodeStr, string Dt,
3137                        Intrinsic IntOp, bit Commutable = 0>
3138   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3139                OpcodeStr, Dt, IntOp, Commutable> {
3140   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3141                       OpcodeStr, !strconcat(Dt, "64"),
3142                       v1i64, v1i64, IntOp, Commutable>;
3143   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3144                       OpcodeStr, !strconcat(Dt, "64"),
3145                       v2i64, v2i64, IntOp, Commutable>;
3146 }
3147 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3148                        InstrItinClass itinD16, InstrItinClass itinD32,
3149                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3150                        string OpcodeStr, string Dt,
3151                        Intrinsic IntOp>
3152   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3153                OpcodeStr, Dt, IntOp> {
3154   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3155                       OpcodeStr, !strconcat(Dt, "64"),
3156                       v1i64, v1i64, IntOp>;
3157   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3158                       OpcodeStr, !strconcat(Dt, "64"),
3159                       v2i64, v2i64, IntOp>;
3160 }
3161
3162 // Neon Narrowing 3-register vector intrinsics,
3163 //   source operand element sizes of 16, 32 and 64 bits:
3164 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3165                        string OpcodeStr, string Dt,
3166                        Intrinsic IntOp, bit Commutable = 0> {
3167   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3168                       OpcodeStr, !strconcat(Dt, "16"),
3169                       v8i8, v8i16, IntOp, Commutable>;
3170   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3171                       OpcodeStr, !strconcat(Dt, "32"),
3172                       v4i16, v4i32, IntOp, Commutable>;
3173   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3174                       OpcodeStr, !strconcat(Dt, "64"),
3175                       v2i32, v2i64, IntOp, Commutable>;
3176 }
3177
3178
3179 // Neon Long 3-register vector operations.
3180
3181 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3182                     InstrItinClass itin16, InstrItinClass itin32,
3183                     string OpcodeStr, string Dt,
3184                     SDNode OpNode, bit Commutable = 0> {
3185   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3186                    OpcodeStr, !strconcat(Dt, "8"),
3187                    v8i16, v8i8, OpNode, Commutable>;
3188   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3189                    OpcodeStr, !strconcat(Dt, "16"),
3190                    v4i32, v4i16, OpNode, Commutable>;
3191   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3192                    OpcodeStr, !strconcat(Dt, "32"),
3193                    v2i64, v2i32, OpNode, Commutable>;
3194 }
3195
3196 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3197                      InstrItinClass itin, string OpcodeStr, string Dt,
3198                      SDNode OpNode> {
3199   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3200                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3201   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3202                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3203 }
3204
3205 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3206                        InstrItinClass itin16, InstrItinClass itin32,
3207                        string OpcodeStr, string Dt,
3208                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3209   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3210                       OpcodeStr, !strconcat(Dt, "8"),
3211                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3212   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3213                       OpcodeStr, !strconcat(Dt, "16"),
3214                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3215   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3216                       OpcodeStr, !strconcat(Dt, "32"),
3217                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3218 }
3219
3220 // Neon Long 3-register vector intrinsics.
3221
3222 // First with only element sizes of 16 and 32 bits:
3223 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3224                       InstrItinClass itin16, InstrItinClass itin32,
3225                       string OpcodeStr, string Dt,
3226                       Intrinsic IntOp, bit Commutable = 0> {
3227   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3228                       OpcodeStr, !strconcat(Dt, "16"),
3229                       v4i32, v4i16, IntOp, Commutable>;
3230   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3231                       OpcodeStr, !strconcat(Dt, "32"),
3232                       v2i64, v2i32, IntOp, Commutable>;
3233 }
3234
3235 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3236                         InstrItinClass itin, string OpcodeStr, string Dt,
3237                         Intrinsic IntOp> {
3238   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3239                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3240   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3241                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3242 }
3243
3244 // ....then also with element size of 8 bits:
3245 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3246                        InstrItinClass itin16, InstrItinClass itin32,
3247                        string OpcodeStr, string Dt,
3248                        Intrinsic IntOp, bit Commutable = 0>
3249   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3250                IntOp, Commutable> {
3251   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3252                       OpcodeStr, !strconcat(Dt, "8"),
3253                       v8i16, v8i8, IntOp, Commutable>;
3254 }
3255
3256 // ....with explicit extend (VABDL).
3257 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3258                        InstrItinClass itin, string OpcodeStr, string Dt,
3259                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3260   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3261                          OpcodeStr, !strconcat(Dt, "8"),
3262                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3263   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3264                          OpcodeStr, !strconcat(Dt, "16"),
3265                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3266   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3267                          OpcodeStr, !strconcat(Dt, "32"),
3268                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3269 }
3270
3271
3272 // Neon Wide 3-register vector intrinsics,
3273 //   source operand element sizes of 8, 16 and 32 bits:
3274 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3275                     string OpcodeStr, string Dt,
3276                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3277   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3278                    OpcodeStr, !strconcat(Dt, "8"),
3279                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3280   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3281                    OpcodeStr, !strconcat(Dt, "16"),
3282                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3283   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3284                    OpcodeStr, !strconcat(Dt, "32"),
3285                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3286 }
3287
3288
3289 // Neon Multiply-Op vector operations,
3290 //   element sizes of 8, 16 and 32 bits:
3291 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3292                         InstrItinClass itinD16, InstrItinClass itinD32,
3293                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3294                         string OpcodeStr, string Dt, SDNode OpNode> {
3295   // 64-bit vector types.
3296   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3297                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3298   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3299                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3300   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3301                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3302
3303   // 128-bit vector types.
3304   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3305                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3306   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3307                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3308   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3309                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3310 }
3311
3312 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3313                          InstrItinClass itinD16, InstrItinClass itinD32,
3314                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3315                          string OpcodeStr, string Dt, SDNode ShOp> {
3316   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3317                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3318   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3319                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3320   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3321                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3322                             mul, ShOp>;
3323   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3324                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3325                           mul, ShOp>;
3326 }
3327
3328 // Neon Intrinsic-Op vector operations,
3329 //   element sizes of 8, 16 and 32 bits:
3330 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3331                         InstrItinClass itinD, InstrItinClass itinQ,
3332                         string OpcodeStr, string Dt, Intrinsic IntOp,
3333                         SDNode OpNode> {
3334   // 64-bit vector types.
3335   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3336                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3337   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3338                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3339   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3340                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3341
3342   // 128-bit vector types.
3343   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3344                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3345   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3346                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3347   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3348                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3349 }
3350
3351 // Neon 3-argument intrinsics,
3352 //   element sizes of 8, 16 and 32 bits:
3353 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3354                        InstrItinClass itinD, InstrItinClass itinQ,
3355                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3356   // 64-bit vector types.
3357   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3358                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3359   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3360                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3361   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3362                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3363
3364   // 128-bit vector types.
3365   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3366                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3367   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3368                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3369   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3370                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3371 }
3372
3373
3374 // Neon Long Multiply-Op vector operations,
3375 //   element sizes of 8, 16 and 32 bits:
3376 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3377                          InstrItinClass itin16, InstrItinClass itin32,
3378                          string OpcodeStr, string Dt, SDNode MulOp,
3379                          SDNode OpNode> {
3380   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3381                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3382   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3383                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3384   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3385                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3386 }
3387
3388 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3389                           string Dt, SDNode MulOp, SDNode OpNode> {
3390   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3391                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3392   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3393                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3394 }
3395
3396
3397 // Neon Long 3-argument intrinsics.
3398
3399 // First with only element sizes of 16 and 32 bits:
3400 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3401                        InstrItinClass itin16, InstrItinClass itin32,
3402                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3403   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3404                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3405   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3406                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3407 }
3408
3409 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3410                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3411   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3412                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3413   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3414                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3415 }
3416
3417 // ....then also with element size of 8 bits:
3418 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3419                         InstrItinClass itin16, InstrItinClass itin32,
3420                         string OpcodeStr, string Dt, Intrinsic IntOp>
3421   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3422   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3423                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3424 }
3425
3426 // ....with explicit extend (VABAL).
3427 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3428                             InstrItinClass itin, string OpcodeStr, string Dt,
3429                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3430   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3431                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3432                            IntOp, ExtOp, OpNode>;
3433   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3434                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3435                            IntOp, ExtOp, OpNode>;
3436   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3437                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3438                            IntOp, ExtOp, OpNode>;
3439 }
3440
3441
3442 // Neon Pairwise long 2-register intrinsics,
3443 //   element sizes of 8, 16 and 32 bits:
3444 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3445                         bits<5> op11_7, bit op4,
3446                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3447   // 64-bit vector types.
3448   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3449                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3450   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3451                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3452   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3453                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3454
3455   // 128-bit vector types.
3456   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3457                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3458   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3459                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3460   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3461                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3462 }
3463
3464
3465 // Neon Pairwise long 2-register accumulate intrinsics,
3466 //   element sizes of 8, 16 and 32 bits:
3467 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3468                          bits<5> op11_7, bit op4,
3469                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3470   // 64-bit vector types.
3471   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3472                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3473   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3474                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3475   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3476                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3477
3478   // 128-bit vector types.
3479   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3480                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3481   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3482                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3483   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3484                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3485 }
3486
3487
3488 // Neon 2-register vector shift by immediate,
3489 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3490 //   element sizes of 8, 16, 32 and 64 bits:
3491 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3492                        InstrItinClass itin, string OpcodeStr, string Dt,
3493                        SDNode OpNode> {
3494   // 64-bit vector types.
3495   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3496                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3497     let Inst{21-19} = 0b001; // imm6 = 001xxx
3498   }
3499   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3500                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3501     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3502   }
3503   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3504                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3505     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3506   }
3507   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3508                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3509                              // imm6 = xxxxxx
3510
3511   // 128-bit vector types.
3512   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3513                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3514     let Inst{21-19} = 0b001; // imm6 = 001xxx
3515   }
3516   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3517                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3518     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3519   }
3520   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3521                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3522     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3523   }
3524   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3525                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3526                              // imm6 = xxxxxx
3527 }
3528 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3529                        InstrItinClass itin, string OpcodeStr, string Dt,
3530                        SDNode OpNode> {
3531   // 64-bit vector types.
3532   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3533                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3534     let Inst{21-19} = 0b001; // imm6 = 001xxx
3535   }
3536   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3537                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3538     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3539   }
3540   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3541                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3542     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3543   }
3544   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3545                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3546                              // imm6 = xxxxxx
3547
3548   // 128-bit vector types.
3549   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3550                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3551     let Inst{21-19} = 0b001; // imm6 = 001xxx
3552   }
3553   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3554                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3555     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3556   }
3557   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3558                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3559     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3560   }
3561   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3562                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3563                              // imm6 = xxxxxx
3564 }
3565
3566 // Neon Shift-Accumulate vector operations,
3567 //   element sizes of 8, 16, 32 and 64 bits:
3568 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3569                          string OpcodeStr, string Dt, SDNode ShOp> {
3570   // 64-bit vector types.
3571   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3572                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3573     let Inst{21-19} = 0b001; // imm6 = 001xxx
3574   }
3575   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3576                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3577     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3578   }
3579   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3580                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3581     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3582   }
3583   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3584                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3585                              // imm6 = xxxxxx
3586
3587   // 128-bit vector types.
3588   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3589                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3590     let Inst{21-19} = 0b001; // imm6 = 001xxx
3591   }
3592   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3593                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3594     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3595   }
3596   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3597                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3598     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3599   }
3600   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3601                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3602                              // imm6 = xxxxxx
3603 }
3604
3605 // Neon Shift-Insert vector operations,
3606 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3607 //   element sizes of 8, 16, 32 and 64 bits:
3608 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3609                           string OpcodeStr> {
3610   // 64-bit vector types.
3611   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3612                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3613     let Inst{21-19} = 0b001; // imm6 = 001xxx
3614   }
3615   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3616                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3617     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3618   }
3619   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3620                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3621     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3622   }
3623   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3624                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3625                              // imm6 = xxxxxx
3626
3627   // 128-bit vector types.
3628   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3629                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3630     let Inst{21-19} = 0b001; // imm6 = 001xxx
3631   }
3632   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3633                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3634     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3635   }
3636   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3637                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3638     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3639   }
3640   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3641                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3642                              // imm6 = xxxxxx
3643 }
3644 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3645                           string OpcodeStr> {
3646   // 64-bit vector types.
3647   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3648                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3649     let Inst{21-19} = 0b001; // imm6 = 001xxx
3650   }
3651   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3652                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3653     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3654   }
3655   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3656                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3657     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3658   }
3659   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3660                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3661                              // imm6 = xxxxxx
3662
3663   // 128-bit vector types.
3664   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3665                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3666     let Inst{21-19} = 0b001; // imm6 = 001xxx
3667   }
3668   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3669                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3670     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3671   }
3672   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3673                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3674     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3675   }
3676   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3677                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3678                              // imm6 = xxxxxx
3679 }
3680
3681 // Neon Shift Long operations,
3682 //   element sizes of 8, 16, 32 bits:
3683 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3684                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3685   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3686               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3687     let Inst{21-19} = 0b001; // imm6 = 001xxx
3688   }
3689   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3690                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3691     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3692   }
3693   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3694                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3695     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3696   }
3697 }
3698
3699 // Neon Shift Narrow operations,
3700 //   element sizes of 16, 32, 64 bits:
3701 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3702                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3703                       SDNode OpNode> {
3704   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3705                     OpcodeStr, !strconcat(Dt, "16"),
3706                     v8i8, v8i16, shr_imm8, OpNode> {
3707     let Inst{21-19} = 0b001; // imm6 = 001xxx
3708   }
3709   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3710                      OpcodeStr, !strconcat(Dt, "32"),
3711                      v4i16, v4i32, shr_imm16, OpNode> {
3712     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3713   }
3714   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3715                      OpcodeStr, !strconcat(Dt, "64"),
3716                      v2i32, v2i64, shr_imm32, OpNode> {
3717     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3718   }
3719 }
3720
3721 //===----------------------------------------------------------------------===//
3722 // Instruction Definitions.
3723 //===----------------------------------------------------------------------===//
3724
3725 // Vector Add Operations.
3726
3727 //   VADD     : Vector Add (integer and floating-point)
3728 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3729                          add, 1>;
3730 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3731                      v2f32, v2f32, fadd, 1>;
3732 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3733                      v4f32, v4f32, fadd, 1>;
3734 //   VADDL    : Vector Add Long (Q = D + D)
3735 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3736                             "vaddl", "s", add, sext, 1>;
3737 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3738                             "vaddl", "u", add, zext, 1>;
3739 //   VADDW    : Vector Add Wide (Q = Q + D)
3740 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3741 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3742 //   VHADD    : Vector Halving Add
3743 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3744                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3745                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3746 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3747                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3748                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3749 //   VRHADD   : Vector Rounding Halving Add
3750 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3751                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3752                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3753 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3754                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3755                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3756 //   VQADD    : Vector Saturating Add
3757 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3758                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3759                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3760 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3761                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3762                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3763 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3764 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3765                             int_arm_neon_vaddhn, 1>;
3766 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3767 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3768                             int_arm_neon_vraddhn, 1>;
3769
3770 // Vector Multiply Operations.
3771
3772 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3773 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3774                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3775 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3776                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3777 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3778                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3779 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3780                      v2f32, v2f32, fmul, 1>;
3781 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3782                      v4f32, v4f32, fmul, 1>;
3783 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
3784 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3785 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3786                        v2f32, fmul>;
3787
3788 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3789                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3790           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3791                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3792                                       (DSubReg_i16_reg imm:$lane))),
3793                               (SubReg_i16_lane imm:$lane)))>;
3794 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3795                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3796           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3797                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3798                                       (DSubReg_i32_reg imm:$lane))),
3799                               (SubReg_i32_lane imm:$lane)))>;
3800 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3801                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3802           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3803                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3804                                    (DSubReg_i32_reg imm:$lane))),
3805                            (SubReg_i32_lane imm:$lane)))>;
3806
3807 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3808 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3809                           IIC_VMULi16Q, IIC_VMULi32Q,
3810                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3811 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3812                             IIC_VMULi16Q, IIC_VMULi32Q,
3813                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3814 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3815                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3816                                                             imm:$lane)))),
3817           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3818                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3819                                          (DSubReg_i16_reg imm:$lane))),
3820                                  (SubReg_i16_lane imm:$lane)))>;
3821 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3822                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3823                                                             imm:$lane)))),
3824           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3825                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3826                                          (DSubReg_i32_reg imm:$lane))),
3827                                  (SubReg_i32_lane imm:$lane)))>;
3828
3829 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3830 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3831                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3832                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3833 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3834                               IIC_VMULi16Q, IIC_VMULi32Q,
3835                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3836 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3837                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3838                                                              imm:$lane)))),
3839           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3840                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3841                                           (DSubReg_i16_reg imm:$lane))),
3842                                   (SubReg_i16_lane imm:$lane)))>;
3843 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3844                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3845                                                              imm:$lane)))),
3846           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3847                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3848                                           (DSubReg_i32_reg imm:$lane))),
3849                                   (SubReg_i32_lane imm:$lane)))>;
3850
3851 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3852 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3853                          "vmull", "s", NEONvmulls, 1>;
3854 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3855                          "vmull", "u", NEONvmullu, 1>;
3856 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3857                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3858 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3859 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3860
3861 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3862 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3863                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3864 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3865                              "vqdmull", "s", int_arm_neon_vqdmull>;
3866
3867 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3868
3869 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3870 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3871                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3872 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3873                           v2f32, fmul_su, fadd_mlx>,
3874                 Requires<[HasNEON, UseFPVMLx]>;
3875 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3876                           v4f32, fmul_su, fadd_mlx>,
3877                 Requires<[HasNEON, UseFPVMLx]>;
3878 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3879                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3880 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3881                             v2f32, fmul_su, fadd_mlx>,
3882                 Requires<[HasNEON, UseFPVMLx]>;
3883 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3884                             v4f32, v2f32, fmul_su, fadd_mlx>,
3885                 Requires<[HasNEON, UseFPVMLx]>;
3886
3887 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3888                   (mul (v8i16 QPR:$src2),
3889                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3890           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3891                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3892                                       (DSubReg_i16_reg imm:$lane))),
3893                               (SubReg_i16_lane imm:$lane)))>;
3894
3895 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3896                   (mul (v4i32 QPR:$src2),
3897                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3898           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3899                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3900                                       (DSubReg_i32_reg imm:$lane))),
3901                               (SubReg_i32_lane imm:$lane)))>;
3902
3903 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3904                   (fmul_su (v4f32 QPR:$src2),
3905                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3906           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3907                            (v4f32 QPR:$src2),
3908                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3909                                    (DSubReg_i32_reg imm:$lane))),
3910                            (SubReg_i32_lane imm:$lane)))>,
3911           Requires<[HasNEON, UseFPVMLx]>;
3912
3913 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3914 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3915                               "vmlal", "s", NEONvmulls, add>;
3916 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3917                               "vmlal", "u", NEONvmullu, add>;
3918
3919 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3920 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3921
3922 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3923 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3924                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3925 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3926
3927 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3928 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3929                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3930 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3931                           v2f32, fmul_su, fsub_mlx>,
3932                 Requires<[HasNEON, UseFPVMLx]>;
3933 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3934                           v4f32, fmul_su, fsub_mlx>,
3935                 Requires<[HasNEON, UseFPVMLx]>;
3936 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3937                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3938 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3939                             v2f32, fmul_su, fsub_mlx>,
3940                 Requires<[HasNEON, UseFPVMLx]>;
3941 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3942                             v4f32, v2f32, fmul_su, fsub_mlx>,
3943                 Requires<[HasNEON, UseFPVMLx]>;
3944
3945 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3946                   (mul (v8i16 QPR:$src2),
3947                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3948           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3949                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3950                                       (DSubReg_i16_reg imm:$lane))),
3951                               (SubReg_i16_lane imm:$lane)))>;
3952
3953 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3954                   (mul (v4i32 QPR:$src2),
3955                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3956           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3957                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3958                                       (DSubReg_i32_reg imm:$lane))),
3959                               (SubReg_i32_lane imm:$lane)))>;
3960
3961 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3962                   (fmul_su (v4f32 QPR:$src2),
3963                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3964           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3965                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3966                                    (DSubReg_i32_reg imm:$lane))),
3967                            (SubReg_i32_lane imm:$lane)))>,
3968           Requires<[HasNEON, UseFPVMLx]>;
3969
3970 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3971 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3972                               "vmlsl", "s", NEONvmulls, sub>;
3973 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3974                               "vmlsl", "u", NEONvmullu, sub>;
3975
3976 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3977 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3978
3979 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3980 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3981                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3982 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3983
3984 // Vector Subtract Operations.
3985
3986 //   VSUB     : Vector Subtract (integer and floating-point)
3987 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3988                          "vsub", "i", sub, 0>;
3989 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3990                      v2f32, v2f32, fsub, 0>;
3991 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3992                      v4f32, v4f32, fsub, 0>;
3993 //   VSUBL    : Vector Subtract Long (Q = D - D)
3994 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3995                             "vsubl", "s", sub, sext, 0>;
3996 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3997                             "vsubl", "u", sub, zext, 0>;
3998 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3999 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4000 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4001 //   VHSUB    : Vector Halving Subtract
4002 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4003                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4004                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4005 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4006                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4007                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4008 //   VQSUB    : Vector Saturing Subtract
4009 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4010                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4011                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4012 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4013                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4014                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4015 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4016 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
4017                             int_arm_neon_vsubhn, 0>;
4018 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4019 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4020                             int_arm_neon_vrsubhn, 0>;
4021
4022 // Vector Comparisons.
4023
4024 //   VCEQ     : Vector Compare Equal
4025 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4026                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4027 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4028                      NEONvceq, 1>;
4029 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4030                      NEONvceq, 1>;
4031
4032 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4033                             "$Vd, $Vm, #0", NEONvceqz>;
4034
4035 //   VCGE     : Vector Compare Greater Than or Equal
4036 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4037                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4038 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4039                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4040 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4041                      NEONvcge, 0>;
4042 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4043                      NEONvcge, 0>;
4044
4045 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4046                             "$Vd, $Vm, #0", NEONvcgez>;
4047 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4048                             "$Vd, $Vm, #0", NEONvclez>;
4049
4050 //   VCGT     : Vector Compare Greater Than
4051 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4052                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4053 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4054                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4055 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4056                      NEONvcgt, 0>;
4057 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4058                      NEONvcgt, 0>;
4059
4060 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4061                             "$Vd, $Vm, #0", NEONvcgtz>;
4062 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4063                             "$Vd, $Vm, #0", NEONvcltz>;
4064
4065 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4066 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4067                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4068 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4069                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4070 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4071 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4072                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4073 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4074                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4075 //   VTST     : Vector Test Bits
4076 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4077                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4078
4079 // Vector Bitwise Operations.
4080
4081 def vnotd : PatFrag<(ops node:$in),
4082                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4083 def vnotq : PatFrag<(ops node:$in),
4084                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4085
4086
4087 //   VAND     : Vector Bitwise AND
4088 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4089                       v2i32, v2i32, and, 1>;
4090 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4091                       v4i32, v4i32, and, 1>;
4092
4093 //   VEOR     : Vector Bitwise Exclusive OR
4094 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4095                       v2i32, v2i32, xor, 1>;
4096 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4097                       v4i32, v4i32, xor, 1>;
4098
4099 //   VORR     : Vector Bitwise OR
4100 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4101                       v2i32, v2i32, or, 1>;
4102 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4103                       v4i32, v4i32, or, 1>;
4104
4105 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4106                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4107                           IIC_VMOVImm,
4108                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4109                           [(set DPR:$Vd,
4110                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4111   let Inst{9} = SIMM{9};
4112 }
4113
4114 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4115                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4116                           IIC_VMOVImm,
4117                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4118                           [(set DPR:$Vd,
4119                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4120   let Inst{10-9} = SIMM{10-9};
4121 }
4122
4123 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4124                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4125                           IIC_VMOVImm,
4126                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4127                           [(set QPR:$Vd,
4128                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4129   let Inst{9} = SIMM{9};
4130 }
4131
4132 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4133                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4134                           IIC_VMOVImm,
4135                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4136                           [(set QPR:$Vd,
4137                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4138   let Inst{10-9} = SIMM{10-9};
4139 }
4140
4141
4142 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4143 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4144                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4145                      "vbic", "$Vd, $Vn, $Vm", "",
4146                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4147                                                  (vnotd DPR:$Vm))))]>;
4148 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4149                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4150                      "vbic", "$Vd, $Vn, $Vm", "",
4151                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4152                                                  (vnotq QPR:$Vm))))]>;
4153
4154 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4155                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4156                           IIC_VMOVImm,
4157                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4158                           [(set DPR:$Vd,
4159                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4160   let Inst{9} = SIMM{9};
4161 }
4162
4163 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4164                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4165                           IIC_VMOVImm,
4166                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4167                           [(set DPR:$Vd,
4168                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4169   let Inst{10-9} = SIMM{10-9};
4170 }
4171
4172 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4173                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4174                           IIC_VMOVImm,
4175                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4176                           [(set QPR:$Vd,
4177                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4178   let Inst{9} = SIMM{9};
4179 }
4180
4181 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4182                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4183                           IIC_VMOVImm,
4184                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4185                           [(set QPR:$Vd,
4186                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4187   let Inst{10-9} = SIMM{10-9};
4188 }
4189
4190 //   VORN     : Vector Bitwise OR NOT
4191 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4192                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4193                      "vorn", "$Vd, $Vn, $Vm", "",
4194                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4195                                                 (vnotd DPR:$Vm))))]>;
4196 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4197                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4198                      "vorn", "$Vd, $Vn, $Vm", "",
4199                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4200                                                 (vnotq QPR:$Vm))))]>;
4201
4202 //   VMVN     : Vector Bitwise NOT (Immediate)
4203
4204 let isReMaterializable = 1 in {
4205
4206 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4207                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4208                          "vmvn", "i16", "$Vd, $SIMM", "",
4209                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4210   let Inst{9} = SIMM{9};
4211 }
4212
4213 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4214                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4215                          "vmvn", "i16", "$Vd, $SIMM", "",
4216                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4217   let Inst{9} = SIMM{9};
4218 }
4219
4220 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4221                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4222                          "vmvn", "i32", "$Vd, $SIMM", "",
4223                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4224   let Inst{11-8} = SIMM{11-8};
4225 }
4226
4227 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4228                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4229                          "vmvn", "i32", "$Vd, $SIMM", "",
4230                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4231   let Inst{11-8} = SIMM{11-8};
4232 }
4233 }
4234
4235 //   VMVN     : Vector Bitwise NOT
4236 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4237                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4238                      "vmvn", "$Vd, $Vm", "",
4239                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4240 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4241                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4242                      "vmvn", "$Vd, $Vm", "",
4243                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4244 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4245 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4246
4247 //   VBSL     : Vector Bitwise Select
4248 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4249                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4250                      N3RegFrm, IIC_VCNTiD,
4251                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4252                      [(set DPR:$Vd,
4253                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4254
4255 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4256                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4257           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4258
4259 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4260                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4261                      N3RegFrm, IIC_VCNTiQ,
4262                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4263                      [(set QPR:$Vd,
4264                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4265
4266 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4267                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4268           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4269
4270 //   VBIF     : Vector Bitwise Insert if False
4271 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4272 // FIXME: This instruction's encoding MAY NOT BE correct.
4273 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4274                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4275                      N3RegFrm, IIC_VBINiD,
4276                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4277                      []>;
4278 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4279                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4280                      N3RegFrm, IIC_VBINiQ,
4281                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4282                      []>;
4283
4284 //   VBIT     : Vector Bitwise Insert if True
4285 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4286 // FIXME: This instruction's encoding MAY NOT BE correct.
4287 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4288                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4289                      N3RegFrm, IIC_VBINiD,
4290                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4291                      []>;
4292 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4293                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4294                      N3RegFrm, IIC_VBINiQ,
4295                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4296                      []>;
4297
4298 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4299 // for equivalent operations with different register constraints; it just
4300 // inserts copies.
4301
4302 // Vector Absolute Differences.
4303
4304 //   VABD     : Vector Absolute Difference
4305 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4306                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4307                            "vabd", "s", int_arm_neon_vabds, 1>;
4308 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4309                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4310                            "vabd", "u", int_arm_neon_vabdu, 1>;
4311 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4312                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4313 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4314                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4315
4316 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4317 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4318                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4319 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4320                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4321
4322 //   VABA     : Vector Absolute Difference and Accumulate
4323 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4324                              "vaba", "s", int_arm_neon_vabds, add>;
4325 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4326                              "vaba", "u", int_arm_neon_vabdu, add>;
4327
4328 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4329 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4330                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4331 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4332                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4333
4334 // Vector Maximum and Minimum.
4335
4336 //   VMAX     : Vector Maximum
4337 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4338                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4339                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4340 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4341                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4342                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4343 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4344                         "vmax", "f32",
4345                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4346 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4347                         "vmax", "f32",
4348                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4349
4350 //   VMIN     : Vector Minimum
4351 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4352                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4353                            "vmin", "s", int_arm_neon_vmins, 1>;
4354 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4355                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4356                            "vmin", "u", int_arm_neon_vminu, 1>;
4357 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4358                         "vmin", "f32",
4359                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4360 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4361                         "vmin", "f32",
4362                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4363
4364 // Vector Pairwise Operations.
4365
4366 //   VPADD    : Vector Pairwise Add
4367 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4368                         "vpadd", "i8",
4369                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4370 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4371                         "vpadd", "i16",
4372                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4373 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4374                         "vpadd", "i32",
4375                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4376 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4377                         IIC_VPBIND, "vpadd", "f32",
4378                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4379
4380 //   VPADDL   : Vector Pairwise Add Long
4381 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4382                              int_arm_neon_vpaddls>;
4383 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4384                              int_arm_neon_vpaddlu>;
4385
4386 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4387 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4388                               int_arm_neon_vpadals>;
4389 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4390                               int_arm_neon_vpadalu>;
4391
4392 //   VPMAX    : Vector Pairwise Maximum
4393 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4394                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4395 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4396                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4397 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4398                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4399 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4400                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4401 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4402                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4403 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4404                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4405 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4406                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4407
4408 //   VPMIN    : Vector Pairwise Minimum
4409 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4410                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4411 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4412                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4413 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4414                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4415 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4416                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4417 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4418                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4419 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4420                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4421 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4422                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4423
4424 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4425
4426 //   VRECPE   : Vector Reciprocal Estimate
4427 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4428                         IIC_VUNAD, "vrecpe", "u32",
4429                         v2i32, v2i32, int_arm_neon_vrecpe>;
4430 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4431                         IIC_VUNAQ, "vrecpe", "u32",
4432                         v4i32, v4i32, int_arm_neon_vrecpe>;
4433 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4434                         IIC_VUNAD, "vrecpe", "f32",
4435                         v2f32, v2f32, int_arm_neon_vrecpe>;
4436 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4437                         IIC_VUNAQ, "vrecpe", "f32",
4438                         v4f32, v4f32, int_arm_neon_vrecpe>;
4439
4440 //   VRECPS   : Vector Reciprocal Step
4441 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4442                         IIC_VRECSD, "vrecps", "f32",
4443                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4444 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4445                         IIC_VRECSQ, "vrecps", "f32",
4446                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4447
4448 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4449 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4450                          IIC_VUNAD, "vrsqrte", "u32",
4451                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4452 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4453                          IIC_VUNAQ, "vrsqrte", "u32",
4454                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4455 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4456                          IIC_VUNAD, "vrsqrte", "f32",
4457                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4458 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4459                          IIC_VUNAQ, "vrsqrte", "f32",
4460                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4461
4462 //   VRSQRTS  : Vector Reciprocal Square Root Step
4463 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4464                         IIC_VRECSD, "vrsqrts", "f32",
4465                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4466 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4467                         IIC_VRECSQ, "vrsqrts", "f32",
4468                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4469
4470 // Vector Shifts.
4471
4472 //   VSHL     : Vector Shift
4473 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4474                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4475                             "vshl", "s", int_arm_neon_vshifts>;
4476 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4477                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4478                             "vshl", "u", int_arm_neon_vshiftu>;
4479
4480 //   VSHL     : Vector Shift Left (Immediate)
4481 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4482
4483 //   VSHR     : Vector Shift Right (Immediate)
4484 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4485 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4486
4487 //   VSHLL    : Vector Shift Left Long
4488 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4489 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4490
4491 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4492 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4493                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4494                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4495   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4496            ResTy, OpTy, ImmTy, OpNode> {
4497   let Inst{21-16} = op21_16;
4498   let DecoderMethod = "DecodeVSHLMaxInstruction";
4499 }
4500 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4501                           v8i16, v8i8, imm8, NEONvshlli>;
4502 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4503                           v4i32, v4i16, imm16, NEONvshlli>;
4504 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4505                           v2i64, v2i32, imm32, NEONvshlli>;
4506
4507 //   VSHRN    : Vector Shift Right and Narrow
4508 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4509                            NEONvshrn>;
4510
4511 //   VRSHL    : Vector Rounding Shift
4512 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4513                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4514                             "vrshl", "s", int_arm_neon_vrshifts>;
4515 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4516                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4517                             "vrshl", "u", int_arm_neon_vrshiftu>;
4518 //   VRSHR    : Vector Rounding Shift Right
4519 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4520 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4521
4522 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4523 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4524                            NEONvrshrn>;
4525
4526 //   VQSHL    : Vector Saturating Shift
4527 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4528                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4529                             "vqshl", "s", int_arm_neon_vqshifts>;
4530 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4531                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4532                             "vqshl", "u", int_arm_neon_vqshiftu>;
4533 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4534 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4535 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4536
4537 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4538 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4539
4540 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4541 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4542                            NEONvqshrns>;
4543 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4544                            NEONvqshrnu>;
4545
4546 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4547 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4548                            NEONvqshrnsu>;
4549
4550 //   VQRSHL   : Vector Saturating Rounding Shift
4551 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4552                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4553                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4554 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4555                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4556                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4557
4558 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4559 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4560                            NEONvqrshrns>;
4561 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4562                            NEONvqrshrnu>;
4563
4564 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4565 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4566                            NEONvqrshrnsu>;
4567
4568 //   VSRA     : Vector Shift Right and Accumulate
4569 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4570 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4571 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4572 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4573 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4574
4575 //   VSLI     : Vector Shift Left and Insert
4576 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4577
4578 //   VSRI     : Vector Shift Right and Insert
4579 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4580
4581 // Vector Absolute and Saturating Absolute.
4582
4583 //   VABS     : Vector Absolute Value
4584 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4585                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4586                            int_arm_neon_vabs>;
4587 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4588                         IIC_VUNAD, "vabs", "f32",
4589                         v2f32, v2f32, int_arm_neon_vabs>;
4590 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4591                         IIC_VUNAQ, "vabs", "f32",
4592                         v4f32, v4f32, int_arm_neon_vabs>;
4593
4594 //   VQABS    : Vector Saturating Absolute Value
4595 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4596                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4597                            int_arm_neon_vqabs>;
4598
4599 // Vector Negate.
4600
4601 def vnegd  : PatFrag<(ops node:$in),
4602                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4603 def vnegq  : PatFrag<(ops node:$in),
4604                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4605
4606 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4607   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4608         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4609         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4610 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4611   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4612         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4613         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4614
4615 //   VNEG     : Vector Negate (integer)
4616 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4617 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4618 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4619 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4620 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4621 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4622
4623 //   VNEG     : Vector Negate (floating-point)
4624 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4625                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4626                     "vneg", "f32", "$Vd, $Vm", "",
4627                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4628 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4629                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4630                     "vneg", "f32", "$Vd, $Vm", "",
4631                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4632
4633 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4634 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4635 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4636 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4637 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4638 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4639
4640 //   VQNEG    : Vector Saturating Negate
4641 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4642                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4643                            int_arm_neon_vqneg>;
4644
4645 // Vector Bit Counting Operations.
4646
4647 //   VCLS     : Vector Count Leading Sign Bits
4648 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4649                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4650                            int_arm_neon_vcls>;
4651 //   VCLZ     : Vector Count Leading Zeros
4652 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4653                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4654                            int_arm_neon_vclz>;
4655 //   VCNT     : Vector Count One Bits
4656 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4657                         IIC_VCNTiD, "vcnt", "8",
4658                         v8i8, v8i8, int_arm_neon_vcnt>;
4659 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4660                         IIC_VCNTiQ, "vcnt", "8",
4661                         v16i8, v16i8, int_arm_neon_vcnt>;
4662
4663 // Vector Swap
4664 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4665                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4666                      "vswp", "$Vd, $Vm", "", []>;
4667 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4668                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4669                      "vswp", "$Vd, $Vm", "", []>;
4670
4671 // Vector Move Operations.
4672
4673 //   VMOV     : Vector Move (Register)
4674 def : InstAlias<"vmov${p} $Vd, $Vm",
4675                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4676 def : InstAlias<"vmov${p} $Vd, $Vm",
4677                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4678
4679 //   VMOV     : Vector Move (Immediate)
4680
4681 let isReMaterializable = 1 in {
4682 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4683                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4684                          "vmov", "i8", "$Vd, $SIMM", "",
4685                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4686 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4687                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4688                          "vmov", "i8", "$Vd, $SIMM", "",
4689                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4690
4691 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4692                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4693                          "vmov", "i16", "$Vd, $SIMM", "",
4694                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4695   let Inst{9} = SIMM{9};
4696 }
4697
4698 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4699                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4700                          "vmov", "i16", "$Vd, $SIMM", "",
4701                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4702  let Inst{9} = SIMM{9};
4703 }
4704
4705 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4706                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4707                          "vmov", "i32", "$Vd, $SIMM", "",
4708                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4709   let Inst{11-8} = SIMM{11-8};
4710 }
4711
4712 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4713                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4714                          "vmov", "i32", "$Vd, $SIMM", "",
4715                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4716   let Inst{11-8} = SIMM{11-8};
4717 }
4718
4719 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4720                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4721                          "vmov", "i64", "$Vd, $SIMM", "",
4722                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4723 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4724                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4725                          "vmov", "i64", "$Vd, $SIMM", "",
4726                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4727
4728 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4729                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4730                          "vmov", "f32", "$Vd, $SIMM", "",
4731                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4732 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4733                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4734                          "vmov", "f32", "$Vd, $SIMM", "",
4735                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4736 } // isReMaterializable
4737
4738 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4739
4740 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4741                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4742                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4743                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4744                                            imm:$lane))]> {
4745   let Inst{21}  = lane{2};
4746   let Inst{6-5} = lane{1-0};
4747 }
4748 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4749                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4750                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4751                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4752                                            imm:$lane))]> {
4753   let Inst{21} = lane{1};
4754   let Inst{6}  = lane{0};
4755 }
4756 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4757                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4758                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4759                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4760                                            imm:$lane))]> {
4761   let Inst{21}  = lane{2};
4762   let Inst{6-5} = lane{1-0};
4763 }
4764 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4765                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4766                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4767                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4768                                            imm:$lane))]> {
4769   let Inst{21} = lane{1};
4770   let Inst{6}  = lane{0};
4771 }
4772 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4773                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4774                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4775                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4776                                            imm:$lane))]> {
4777   let Inst{21} = lane{0};
4778 }
4779 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4780 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4781           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4782                            (DSubReg_i8_reg imm:$lane))),
4783                      (SubReg_i8_lane imm:$lane))>;
4784 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4785           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4786                              (DSubReg_i16_reg imm:$lane))),
4787                      (SubReg_i16_lane imm:$lane))>;
4788 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4789           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4790                            (DSubReg_i8_reg imm:$lane))),
4791                      (SubReg_i8_lane imm:$lane))>;
4792 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4793           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4794                              (DSubReg_i16_reg imm:$lane))),
4795                      (SubReg_i16_lane imm:$lane))>;
4796 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4797           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4798                              (DSubReg_i32_reg imm:$lane))),
4799                      (SubReg_i32_lane imm:$lane))>;
4800 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4801           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4802                           (SSubReg_f32_reg imm:$src2))>;
4803 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4804           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4805                           (SSubReg_f32_reg imm:$src2))>;
4806 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4807 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4808 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4809           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4810
4811
4812 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4813
4814 let Constraints = "$src1 = $V" in {
4815 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4816                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4817                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4818                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4819                                            GPR:$R, imm:$lane))]> {
4820   let Inst{21}  = lane{2};
4821   let Inst{6-5} = lane{1-0};
4822 }
4823 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4824                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4825                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4826                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4827                                            GPR:$R, imm:$lane))]> {
4828   let Inst{21} = lane{1};
4829   let Inst{6}  = lane{0};
4830 }
4831 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4832                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4833                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4834                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4835                                            GPR:$R, imm:$lane))]> {
4836   let Inst{21} = lane{0};
4837 }
4838 }
4839 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4840           (v16i8 (INSERT_SUBREG QPR:$src1,
4841                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4842                                    (DSubReg_i8_reg imm:$lane))),
4843                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4844                   (DSubReg_i8_reg imm:$lane)))>;
4845 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4846           (v8i16 (INSERT_SUBREG QPR:$src1,
4847                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4848                                      (DSubReg_i16_reg imm:$lane))),
4849                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4850                   (DSubReg_i16_reg imm:$lane)))>;
4851 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4852           (v4i32 (INSERT_SUBREG QPR:$src1,
4853                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4854                                      (DSubReg_i32_reg imm:$lane))),
4855                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4856                   (DSubReg_i32_reg imm:$lane)))>;
4857
4858 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4859           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4860                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4861 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4862           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4863                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4864
4865 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4866 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4867 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4868           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4869
4870 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4871           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4872 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4873           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4874 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4875           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4876
4877 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4878           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4879 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4880           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4881 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4882           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4883
4884 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4885           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4886                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4887                          dsub_0)>;
4888 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4889           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4890                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4891                          dsub_0)>;
4892 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4893           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4894                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4895                          dsub_0)>;
4896
4897 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4898
4899 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4900   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4901           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4902           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4903 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4904   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4905           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4906           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4907
4908 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4909 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4910 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4911 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4912 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4913 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4914
4915 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4916 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4917
4918 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4919
4920 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4921               ValueType Ty, Operand IdxTy>
4922   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4923               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4924               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4925
4926 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4927               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4928   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4929               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4930               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4931                                       VectorIndex32:$lane)))]>;
4932
4933 // Inst{19-16} is partially specified depending on the element size.
4934
4935 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4936   bits<3> lane;
4937   let Inst{19-17} = lane{2-0};
4938 }
4939 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4940   bits<2> lane;
4941   let Inst{19-18} = lane{1-0};
4942 }
4943 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4944   bits<1> lane;
4945   let Inst{19} = lane{0};
4946 }
4947 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4948   bits<3> lane;
4949   let Inst{19-17} = lane{2-0};
4950 }
4951 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4952   bits<2> lane;
4953   let Inst{19-18} = lane{1-0};
4954 }
4955 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4956   bits<1> lane;
4957   let Inst{19} = lane{0};
4958 }
4959
4960 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4961           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4962
4963 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4964           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4965
4966 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4967           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4968                                   (DSubReg_i8_reg imm:$lane))),
4969                            (SubReg_i8_lane imm:$lane)))>;
4970 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4971           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4972                                     (DSubReg_i16_reg imm:$lane))),
4973                             (SubReg_i16_lane imm:$lane)))>;
4974 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4975           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4976                                     (DSubReg_i32_reg imm:$lane))),
4977                             (SubReg_i32_lane imm:$lane)))>;
4978 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4979           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4980                                    (DSubReg_i32_reg imm:$lane))),
4981                            (SubReg_i32_lane imm:$lane)))>;
4982
4983 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4984                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4985 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4986                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4987
4988 //   VMOVN    : Vector Narrowing Move
4989 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4990                          "vmovn", "i", trunc>;
4991 //   VQMOVN   : Vector Saturating Narrowing Move
4992 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4993                             "vqmovn", "s", int_arm_neon_vqmovns>;
4994 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4995                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4996 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4997                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4998 //   VMOVL    : Vector Lengthening Move
4999 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5000 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5001
5002 // Vector Conversions.
5003
5004 //   VCVT     : Vector Convert Between Floating-Point and Integers
5005 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5006                      v2i32, v2f32, fp_to_sint>;
5007 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5008                      v2i32, v2f32, fp_to_uint>;
5009 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5010                      v2f32, v2i32, sint_to_fp>;
5011 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5012                      v2f32, v2i32, uint_to_fp>;
5013
5014 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5015                      v4i32, v4f32, fp_to_sint>;
5016 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5017                      v4i32, v4f32, fp_to_uint>;
5018 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5019                      v4f32, v4i32, sint_to_fp>;
5020 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5021                      v4f32, v4i32, uint_to_fp>;
5022
5023 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5024 let DecoderMethod = "DecodeVCVTD" in {
5025 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5026                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5027 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5028                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5029 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5030                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5031 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5032                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5033 }
5034
5035 let DecoderMethod = "DecodeVCVTQ" in {
5036 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5037                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5038 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5039                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5040 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5041                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5042 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5043                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5044 }
5045
5046 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5047 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5048                         IIC_VUNAQ, "vcvt", "f16.f32",
5049                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5050                 Requires<[HasNEON, HasFP16]>;
5051 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5052                         IIC_VUNAQ, "vcvt", "f32.f16",
5053                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5054                 Requires<[HasNEON, HasFP16]>;
5055
5056 // Vector Reverse.
5057
5058 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5059
5060 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5061   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5062         (ins DPR:$Vm), IIC_VMOVD,
5063         OpcodeStr, Dt, "$Vd, $Vm", "",
5064         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5065 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5066   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5067         (ins QPR:$Vm), IIC_VMOVQ,
5068         OpcodeStr, Dt, "$Vd, $Vm", "",
5069         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5070
5071 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5072 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5073 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5074 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5075
5076 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5077 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5078 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5079 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5080
5081 //   VREV32   : Vector Reverse elements within 32-bit words
5082
5083 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5084   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5085         (ins DPR:$Vm), IIC_VMOVD,
5086         OpcodeStr, Dt, "$Vd, $Vm", "",
5087         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5088 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5089   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5090         (ins QPR:$Vm), IIC_VMOVQ,
5091         OpcodeStr, Dt, "$Vd, $Vm", "",
5092         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5093
5094 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5095 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5096
5097 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5098 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5099
5100 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5101
5102 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5103   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5104         (ins DPR:$Vm), IIC_VMOVD,
5105         OpcodeStr, Dt, "$Vd, $Vm", "",
5106         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5107 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5108   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5109         (ins QPR:$Vm), IIC_VMOVQ,
5110         OpcodeStr, Dt, "$Vd, $Vm", "",
5111         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5112
5113 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5114 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5115
5116 // Other Vector Shuffles.
5117
5118 //  Aligned extractions: really just dropping registers
5119
5120 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5121       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5122              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5123
5124 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5125
5126 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5127
5128 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5129
5130 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5131
5132 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5133
5134
5135 //   VEXT     : Vector Extract
5136
5137 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5138   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5139         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5140         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5141         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5142                                      (Ty DPR:$Vm), imm:$index)))]> {
5143   bits<4> index;
5144   let Inst{11-8} = index{3-0};
5145 }
5146
5147 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5148   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5149         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5150         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5151         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5152                                      (Ty QPR:$Vm), imm:$index)))]> {
5153   bits<4> index;
5154   let Inst{11-8} = index{3-0};
5155 }
5156
5157 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5158   let Inst{11-8} = index{3-0};
5159 }
5160 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5161   let Inst{11-9} = index{2-0};
5162   let Inst{8}    = 0b0;
5163 }
5164 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5165   let Inst{11-10} = index{1-0};
5166   let Inst{9-8}    = 0b00;
5167 }
5168 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5169                            (v2f32 DPR:$Vm),
5170                            (i32 imm:$index))),
5171           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5172
5173 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5174   let Inst{11-8} = index{3-0};
5175 }
5176 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5177   let Inst{11-9} = index{2-0};
5178   let Inst{8}    = 0b0;
5179 }
5180 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5181   let Inst{11-10} = index{1-0};
5182   let Inst{9-8}    = 0b00;
5183 }
5184 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5185   let Inst{11} = index{0};
5186   let Inst{10-8}    = 0b000;
5187 }
5188 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5189                            (v4f32 QPR:$Vm),
5190                            (i32 imm:$index))),
5191           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5192
5193 //   VTRN     : Vector Transpose
5194
5195 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5196 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5197 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5198
5199 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5200 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5201 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5202
5203 //   VUZP     : Vector Unzip (Deinterleave)
5204
5205 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5206 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5207 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5208
5209 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5210 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5211 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5212
5213 //   VZIP     : Vector Zip (Interleave)
5214
5215 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5216 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5217 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5218
5219 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5220 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5221 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5222
5223 // Vector Table Lookup and Table Extension.
5224
5225 //   VTBL     : Vector Table Lookup
5226 let DecoderMethod = "DecodeTBLInstruction" in {
5227 def  VTBL1
5228   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5229         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5230         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5231         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5232 let hasExtraSrcRegAllocReq = 1 in {
5233 def  VTBL2
5234   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5235         (ins VecListTwoD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5236         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5237 def  VTBL3
5238   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5239         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5240         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5241 def  VTBL4
5242   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5243         (ins VecListFourD:$Vn, DPR:$Vm),
5244         NVTBLFrm, IIC_VTB4,
5245         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5246 } // hasExtraSrcRegAllocReq = 1
5247
5248 def  VTBL2Pseudo
5249   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5250 def  VTBL3Pseudo
5251   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5252 def  VTBL4Pseudo
5253   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5254
5255 //   VTBX     : Vector Table Extension
5256 def  VTBX1
5257   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5258         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5259         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5260         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5261                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5262 let hasExtraSrcRegAllocReq = 1 in {
5263 def  VTBX2
5264   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5265         (ins DPR:$orig, VecListTwoD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5266         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5267 def  VTBX3
5268   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5269         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5270         NVTBLFrm, IIC_VTBX3,
5271         "vtbx", "8", "$Vd, $Vn, $Vm",
5272         "$orig = $Vd", []>;
5273 def  VTBX4
5274   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5275         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5276         "vtbx", "8", "$Vd, $Vn, $Vm",
5277         "$orig = $Vd", []>;
5278 } // hasExtraSrcRegAllocReq = 1
5279
5280 def  VTBX2Pseudo
5281   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5282                 IIC_VTBX2, "$orig = $dst", []>;
5283 def  VTBX3Pseudo
5284   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5285                 IIC_VTBX3, "$orig = $dst", []>;
5286 def  VTBX4Pseudo
5287   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5288                 IIC_VTBX4, "$orig = $dst", []>;
5289 } // DecoderMethod = "DecodeTBLInstruction"
5290
5291 //===----------------------------------------------------------------------===//
5292 // NEON instructions for single-precision FP math
5293 //===----------------------------------------------------------------------===//
5294
5295 class N2VSPat<SDNode OpNode, NeonI Inst>
5296   : NEONFPPat<(f32 (OpNode SPR:$a)),
5297               (EXTRACT_SUBREG
5298                (v2f32 (COPY_TO_REGCLASS (Inst
5299                 (INSERT_SUBREG
5300                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5301                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5302
5303 class N3VSPat<SDNode OpNode, NeonI Inst>
5304   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5305               (EXTRACT_SUBREG
5306                (v2f32 (COPY_TO_REGCLASS (Inst
5307                 (INSERT_SUBREG
5308                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5309                  SPR:$a, ssub_0),
5310                 (INSERT_SUBREG
5311                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5312                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5313
5314 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5315   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5316               (EXTRACT_SUBREG
5317                (v2f32 (COPY_TO_REGCLASS (Inst
5318                 (INSERT_SUBREG
5319                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5320                  SPR:$acc, ssub_0),
5321                 (INSERT_SUBREG
5322                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5323                  SPR:$a, ssub_0),
5324                 (INSERT_SUBREG
5325                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5326                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5327
5328 def : N3VSPat<fadd, VADDfd>;
5329 def : N3VSPat<fsub, VSUBfd>;
5330 def : N3VSPat<fmul, VMULfd>;
5331 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5332       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5333 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5334       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5335 def : N2VSPat<fabs, VABSfd>;
5336 def : N2VSPat<fneg, VNEGfd>;
5337 def : N3VSPat<NEONfmax, VMAXfd>;
5338 def : N3VSPat<NEONfmin, VMINfd>;
5339 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5340 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5341 def : N2VSPat<arm_sitof, VCVTs2fd>;
5342 def : N2VSPat<arm_uitof, VCVTu2fd>;
5343
5344 //===----------------------------------------------------------------------===//
5345 // Non-Instruction Patterns
5346 //===----------------------------------------------------------------------===//
5347
5348 // bit_convert
5349 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5350 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5351 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5352 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5353 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5354 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5355 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5356 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5357 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5358 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5359 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5360 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5361 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5362 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5363 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5364 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5365 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5366 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5367 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5368 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5369 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5370 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5371 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5372 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5373 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5374 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5375 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5376 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5377 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5378 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5379
5380 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5381 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5382 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5383 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5384 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5385 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5386 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5387 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5388 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5389 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5390 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5391 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5392 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5393 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5394 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5395 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5396 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5397 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5398 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5399 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5400 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5401 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5402 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5403 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5404 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5405 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5406 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5407 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5408 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5409 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5410
5411
5412 //===----------------------------------------------------------------------===//
5413 // Assembler aliases
5414 //
5415
5416 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
5417                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
5418 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
5419                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
5420
5421
5422 // VADD two-operand aliases.
5423 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5424                     (VADDv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5425 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5426                     (VADDv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5427 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5428                     (VADDv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5429 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5430                     (VADDv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5431
5432 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5433                     (VADDv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5434 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5435                     (VADDv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5436 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5437                     (VADDv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5438 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5439                     (VADDv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5440
5441 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5442                     (VADDfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5443 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5444                     (VADDfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5445
5446 // VSUB two-operand aliases.
5447 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5448                     (VSUBv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5449 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5450                     (VSUBv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5451 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5452                     (VSUBv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5453 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5454                     (VSUBv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5455
5456 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5457                     (VSUBv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5458 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5459                     (VSUBv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5460 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5461                     (VSUBv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5462 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5463                     (VSUBv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5464
5465 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5466                     (VSUBfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5467 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5468                     (VSUBfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5469
5470 // VADDW two-operand aliases.
5471 def : NEONInstAlias<"vaddw${p}.s8 $Vdn, $Vm",
5472                     (VADDWsv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5473 def : NEONInstAlias<"vaddw${p}.s16 $Vdn, $Vm",
5474                     (VADDWsv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5475 def : NEONInstAlias<"vaddw${p}.s32 $Vdn, $Vm",
5476                     (VADDWsv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5477 def : NEONInstAlias<"vaddw${p}.u8 $Vdn, $Vm",
5478                     (VADDWuv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5479 def : NEONInstAlias<"vaddw${p}.u16 $Vdn, $Vm",
5480                     (VADDWuv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5481 def : NEONInstAlias<"vaddw${p}.u32 $Vdn, $Vm",
5482                     (VADDWuv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5483
5484 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
5485 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5486                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5487 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5488                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5489 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5490                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5491 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5492                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5493 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5494                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5495 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5496                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5497 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5498                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5499 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5500                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5501 // ... two-operand aliases
5502 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5503                     (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5504 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5505                     (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5506 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5507                     (VBICd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5508 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5509                     (VBICq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5510 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5511                     (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5512 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5513                     (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5514 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5515                     (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5516 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5517                     (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5518
5519 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5520                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5521 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5522                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5523 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5524                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5525 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5526                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5527 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5528                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5529 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5530                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5531
5532 // VMUL two-operand aliases.
5533 def : NEONInstAlias<"vmul${p}.p8 $Qdn, $Qm",
5534                     (VMULpq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5535 def : NEONInstAlias<"vmul${p}.i8 $Qdn, $Qm",
5536                     (VMULv16i8 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5537 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Qm",
5538                     (VMULv8i16 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5539 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Qm",
5540                     (VMULv4i32 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5541
5542 def : NEONInstAlias<"vmul${p}.p8 $Ddn, $Dm",
5543                     (VMULpd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5544 def : NEONInstAlias<"vmul${p}.i8 $Ddn, $Dm",
5545                     (VMULv8i8 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5546 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm",
5547                     (VMULv4i16 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5548 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm",
5549                     (VMULv2i32 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5550
5551 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Qm",
5552                     (VMULfq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5553 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm",
5554                     (VMULfd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5555
5556 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm$lane",
5557                     (VMULslv4i16 DPR:$Ddn, DPR:$Ddn, DPR_8:$Dm,
5558                                  VectorIndex16:$lane, pred:$p)>;
5559 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Dm$lane",
5560                     (VMULslv8i16 QPR:$Qdn, QPR:$Qdn, DPR_8:$Dm,
5561                                  VectorIndex16:$lane, pred:$p)>;
5562
5563 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm$lane",
5564                     (VMULslv2i32 DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5565                                  VectorIndex32:$lane, pred:$p)>;
5566 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Dm$lane",
5567                     (VMULslv4i32 QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5568                                  VectorIndex32:$lane, pred:$p)>;
5569
5570 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm$lane",
5571                     (VMULslfd DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5572                               VectorIndex32:$lane, pred:$p)>;
5573 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Dm$lane",
5574                     (VMULslfq QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5575                               VectorIndex32:$lane, pred:$p)>;
5576
5577 // VQADD (register) two-operand aliases.
5578 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5579                     (VQADDsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5580 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5581                     (VQADDsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5582 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5583                     (VQADDsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5584 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5585                     (VQADDsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5586 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5587                     (VQADDuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5588 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5589                     (VQADDuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5590 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5591                     (VQADDuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5592 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5593                     (VQADDuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5594
5595 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5596                     (VQADDsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5597 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5598                     (VQADDsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5599 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5600                     (VQADDsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5601 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5602                     (VQADDsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5603 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5604                     (VQADDuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5605 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5606                     (VQADDuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5607 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5608                     (VQADDuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5609 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5610                     (VQADDuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5611
5612 // VSHL (immediate) two-operand aliases.
5613 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5614                     (VSHLiv8i8 DPR:$Vdn, DPR:$Vdn, imm0_7:$imm, pred:$p)>;
5615 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5616                     (VSHLiv4i16 DPR:$Vdn, DPR:$Vdn, imm0_15:$imm, pred:$p)>;
5617 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5618                     (VSHLiv2i32 DPR:$Vdn, DPR:$Vdn, imm0_31:$imm, pred:$p)>;
5619 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5620                     (VSHLiv1i64 DPR:$Vdn, DPR:$Vdn, imm0_63:$imm, pred:$p)>;
5621
5622 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5623                     (VSHLiv16i8 QPR:$Vdn, QPR:$Vdn, imm0_7:$imm, pred:$p)>;
5624 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5625                     (VSHLiv8i16 QPR:$Vdn, QPR:$Vdn, imm0_15:$imm, pred:$p)>;
5626 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5627                     (VSHLiv4i32 QPR:$Vdn, QPR:$Vdn, imm0_31:$imm, pred:$p)>;
5628 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5629                     (VSHLiv2i64 QPR:$Vdn, QPR:$Vdn, imm0_63:$imm, pred:$p)>;
5630
5631 // VSHL (register) two-operand aliases.
5632 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5633                     (VSHLsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5634 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5635                     (VSHLsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5636 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5637                     (VSHLsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5638 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5639                     (VSHLsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5640 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5641                     (VSHLuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5642 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5643                     (VSHLuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5644 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5645                     (VSHLuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5646 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5647                     (VSHLuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5648
5649 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5650                     (VSHLsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5651 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5652                     (VSHLsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5653 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5654                     (VSHLsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5655 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5656                     (VSHLsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5657 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5658                     (VSHLuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5659 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5660                     (VSHLuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5661 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5662                     (VSHLuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5663 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5664                     (VSHLuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5665
5666 // VSHL (immediate) two-operand aliases.
5667 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5668                     (VSHRsv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5669 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5670                     (VSHRsv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5671 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5672                     (VSHRsv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5673 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5674                     (VSHRsv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5675
5676 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5677                     (VSHRsv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5678 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5679                     (VSHRsv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5680 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5681                     (VSHRsv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5682 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5683                     (VSHRsv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5684
5685 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5686                     (VSHRuv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5687 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5688                     (VSHRuv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5689 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5690                     (VSHRuv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5691 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5692                     (VSHRuv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5693
5694 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5695                     (VSHRuv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5696 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5697                     (VSHRuv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5698 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5699                     (VSHRuv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5700 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5701                     (VSHRuv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5702
5703 // VLD1 single-lane pseudo-instructions. These need special handling for
5704 // the lane index that an InstAlias can't handle, so we use these instead.
5705 defm VLD1LNdAsm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr",
5706                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5707 defm VLD1LNdAsm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr",
5708                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5709 defm VLD1LNdAsm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr",
5710                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5711
5712 defm VLD1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr!",
5713                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5714 defm VLD1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr!",
5715                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5716 defm VLD1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr!",
5717                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5718 defm VLD1LNdWB_register_Asm :
5719         NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5720                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5721                        rGPR:$Rm, pred:$p)>;
5722 defm VLD1LNdWB_register_Asm :
5723         NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5724                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5725                        rGPR:$Rm, pred:$p)>;
5726 defm VLD1LNdWB_register_Asm :
5727         NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5728                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5729                        rGPR:$Rm, pred:$p)>;
5730
5731
5732 // VST1 single-lane pseudo-instructions. These need special handling for
5733 // the lane index that an InstAlias can't handle, so we use these instead.
5734 defm VST1LNdAsm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr",
5735                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5736 defm VST1LNdAsm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr",
5737                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5738 defm VST1LNdAsm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr",
5739                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5740
5741 defm VST1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr!",
5742                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5743 defm VST1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr!",
5744                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5745 defm VST1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr!",
5746                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5747 defm VST1LNdWB_register_Asm :
5748         NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5749                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5750                        rGPR:$Rm, pred:$p)>;
5751 defm VST1LNdWB_register_Asm :
5752         NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5753                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5754                        rGPR:$Rm, pred:$p)>;
5755 defm VST1LNdWB_register_Asm :
5756         NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5757                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5758                        rGPR:$Rm, pred:$p)>;
5759
5760 // VLD2 single-lane pseudo-instructions. These need special handling for
5761 // the lane index that an InstAlias can't handle, so we use these instead.
5762 defm VLD2LNdAsm : NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr",
5763                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5764 defm VLD2LNdAsm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr",
5765                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5766 defm VLD2LNdAsm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr",
5767                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5768 defm VLD2LNqAsm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr",
5769                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5770 defm VLD2LNqAsm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr",
5771                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5772
5773 defm VLD2LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr!",
5774                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5775 defm VLD2LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr!",
5776                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5777 defm VLD2LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr!",
5778                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5779 defm VLD2LNqWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr!",
5780                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5781 defm VLD2LNqWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr!",
5782                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5783 defm VLD2LNdWB_register_Asm :
5784         NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5785                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5786                        rGPR:$Rm, pred:$p)>;
5787 defm VLD2LNdWB_register_Asm :
5788         NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5789                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5790                        rGPR:$Rm, pred:$p)>;
5791 defm VLD2LNdWB_register_Asm :
5792         NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5793                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5794                        rGPR:$Rm, pred:$p)>;
5795 defm VLD2LNqWB_register_Asm :
5796         NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5797                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
5798                        rGPR:$Rm, pred:$p)>;
5799 defm VLD2LNqWB_register_Asm :
5800         NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5801                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
5802                        rGPR:$Rm, pred:$p)>;
5803
5804
5805 // VST2 single-lane pseudo-instructions. These need special handling for
5806 // the lane index that an InstAlias can't handle, so we use these instead.
5807 defm VST2LNdAsm : NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr",
5808                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5809 defm VST2LNdAsm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr",
5810                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5811 defm VST2LNdAsm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr",
5812                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5813 defm VST2LNqAsm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr",
5814                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5815 defm VST2LNqAsm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr",
5816                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5817
5818 defm VST2LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr!",
5819                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5820 defm VST2LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr!",
5821                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5822 defm VST2LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr!",
5823                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5824 defm VST2LNqWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr!",
5825                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5826 defm VST2LNqWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr!",
5827                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5828 defm VST2LNdWB_register_Asm :
5829         NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5830                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5831                        rGPR:$Rm, pred:$p)>;
5832 defm VST2LNdWB_register_Asm :
5833         NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5834                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5835                        rGPR:$Rm, pred:$p)>;
5836 defm VST2LNdWB_register_Asm :
5837         NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5838                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5839                        rGPR:$Rm, pred:$p)>;
5840 defm VST2LNqWB_register_Asm :
5841         NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5842                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
5843                        rGPR:$Rm, pred:$p)>;
5844 defm VST2LNqWB_register_Asm :
5845         NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5846                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
5847                        rGPR:$Rm, pred:$p)>;
5848
5849 // VMOV takes an optional datatype suffix
5850 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5851                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5852 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5853                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5854
5855 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5856 // D-register versions.
5857 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
5858                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5859 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
5860                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5861 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
5862                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5863 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
5864                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5865 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
5866                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5867 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
5868                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5869 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
5870                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5871 // Q-register versions.
5872 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
5873                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5874 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
5875                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5876 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
5877                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5878 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
5879                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5880 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
5881                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5882 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
5883                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5884 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
5885                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5886
5887 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5888 // D-register versions.
5889 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
5890                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5891 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
5892                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5893 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
5894                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5895 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
5896                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5897 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
5898                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5899 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
5900                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5901 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
5902                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5903 // Q-register versions.
5904 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
5905                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5906 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
5907                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5908 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
5909                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5910 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
5911                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5912 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
5913                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5914 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
5915                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5916 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
5917                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5918
5919 // Two-operand variants for VEXT
5920 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5921                   (VEXTd8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_7:$imm, pred:$p)>;
5922 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5923                   (VEXTd16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_3:$imm, pred:$p)>;
5924 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5925                   (VEXTd32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_1:$imm, pred:$p)>;
5926
5927 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5928                   (VEXTq8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_15:$imm, pred:$p)>;
5929 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5930                   (VEXTq16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_7:$imm, pred:$p)>;
5931 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5932                   (VEXTq32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_3:$imm, pred:$p)>;
5933 def : NEONInstAlias<"vext${p}.64 $Vdn, $Vm, $imm",
5934                   (VEXTq64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_1:$imm, pred:$p)>;
5935
5936 // Two-operand variants for VQDMULH
5937 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5938                     (VQDMULHv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5939 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5940                     (VQDMULHv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5941
5942 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5943                     (VQDMULHv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5944 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5945                     (VQDMULHv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5946
5947 // Two-operand variants for VMAX.
5948 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
5949                     (VMAXsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5950 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
5951                     (VMAXsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5952 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
5953                     (VMAXsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5954 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
5955                     (VMAXuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5956 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
5957                     (VMAXuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5958 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
5959                     (VMAXuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5960 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
5961                     (VMAXfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5962
5963 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
5964                     (VMAXsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5965 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
5966                     (VMAXsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5967 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
5968                     (VMAXsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5969 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
5970                     (VMAXuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5971 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
5972                     (VMAXuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5973 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
5974                     (VMAXuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5975 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
5976                     (VMAXfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5977
5978 // Two-operand variants for VMIN.
5979 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
5980                     (VMINsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5981 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
5982                     (VMINsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5983 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
5984                     (VMINsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5985 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
5986                     (VMINuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5987 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
5988                     (VMINuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5989 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
5990                     (VMINuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5991 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
5992                     (VMINfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5993
5994 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
5995                     (VMINsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5996 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
5997                     (VMINsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5998 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
5999                     (VMINsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6000 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
6001                     (VMINuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6002 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
6003                     (VMINuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6004 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
6005                     (VMINuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6006 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
6007                     (VMINfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6008
6009 // Two-operand variants for VPADD.
6010 def : NEONInstAlias<"vpadd${p}.i8 $Vdn, $Vm",
6011                     (VPADDi8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6012 def : NEONInstAlias<"vpadd${p}.i16 $Vdn, $Vm",
6013                     (VPADDi16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6014 def : NEONInstAlias<"vpadd${p}.i32 $Vdn, $Vm",
6015                     (VPADDi32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6016 def : NEONInstAlias<"vpadd${p}.f32 $Vdn, $Vm",
6017                     (VPADDf DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6018
6019 // "vmov Rd, #-imm" can be handled via "vmvn".
6020 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6021                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6022 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6023                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6024 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6025                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6026 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6027                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6028
6029 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
6030 // these should restrict to just the Q register variants, but the register
6031 // classes are enough to match correctly regardless, so we keep it simple
6032 // and just use MnemonicAlias.
6033 def : NEONMnemonicAlias<"vbicq", "vbic">;
6034 def : NEONMnemonicAlias<"vandq", "vand">;
6035 def : NEONMnemonicAlias<"veorq", "veor">;
6036 def : NEONMnemonicAlias<"vorrq", "vorr">;
6037
6038 def : NEONMnemonicAlias<"vmovq", "vmov">;
6039 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
6040 // Explicit versions for floating point so that the FPImm variants get
6041 // handled early. The parser gets confused otherwise.
6042 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
6043 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
6044
6045 def : NEONMnemonicAlias<"vaddq", "vadd">;
6046 def : NEONMnemonicAlias<"vsubq", "vsub">;
6047
6048 def : NEONMnemonicAlias<"vminq", "vmin">;
6049 def : NEONMnemonicAlias<"vmaxq", "vmax">;
6050
6051 def : NEONMnemonicAlias<"vmulq", "vmul">;
6052
6053 def : NEONMnemonicAlias<"vabsq", "vabs">;
6054
6055 def : NEONMnemonicAlias<"vshlq", "vshl">;
6056 def : NEONMnemonicAlias<"vshrq", "vshr">;
6057
6058 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
6059
6060 def : NEONMnemonicAlias<"vcleq", "vcle">;
6061 def : NEONMnemonicAlias<"vceqq", "vceq">;