lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  73 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  74 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  75
  76 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  77                               [SDNPHasChain, SDNPOutGlue]>;
  78 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  79                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  80
  81 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  83                                SDNPVariadic]>;
  84 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90
  91 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  92                               [SDNPHasChain, SDNPOptInGlue]>;
  93
  94 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  95                               [SDNPInGlue]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutGlue]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutGlue, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 153 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 154 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 155 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 156 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 157 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 158 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 159 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 160 def HasFP16          : Predicate<"Subtarget->hasFP16()">, AssemblerPredicate;
 161 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 162 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 163                                  AssemblerPredicate;
 164 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 165                                  AssemblerPredicate;
 166 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 167                                  AssemblerPredicate;
 168 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 169 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 170 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 171 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 172 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 173 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 174 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 175 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 176
 177 // FIXME: Eventually this will be just "hasV6T2Ops".
 178 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 179 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 180 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 181
 182 //===----------------------------------------------------------------------===//
 183 // ARM Flag Definitions.
 184
 185 class RegConstraint<string C> {
 186   string Constraints = C;
 187 }
 188
 189 //===----------------------------------------------------------------------===//
 190 //  ARM specific transformation functions and pattern fragments.
 191 //
 192
 193 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 194 // so_imm_neg def below.
 195 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 197 }]>;
 198
 199 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 200 // so_imm_not def below.
 201 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 202   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 203 }]>;
 204
 205 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 206 def imm1_15 : ImmLeaf<i32, [{
 207   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 208 }]>;
 209
 210 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 211 def imm16_31 : ImmLeaf<i32, [{
 212   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 213 }]>;
 214
 215 def so_imm_neg :
 216   PatLeaf<(imm), [{
 217     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 218   }], so_imm_neg_XFORM>;
 219
 220 def so_imm_not :
 221   PatLeaf<(imm), [{
 222     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 223   }], so_imm_not_XFORM>;
 224
 225 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 226 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 227   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 228 }]>;
 229
 230 /// Split a 32-bit immediate into two 16 bit parts.
 231 def hi16 : SDNodeXForm<imm, [{
 232   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 233 }]>;
 234
 235 def lo16AllZero : PatLeaf<(i32 imm), [{
 236   // Returns true if all low 16-bits are 0.
 237   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 238 }], hi16>;
 239
 240 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 241 /// [0.65535].
 242 def imm0_65535 : ImmLeaf<i32, [{
 243   return Imm >= 0 && Imm < 65536;
 244 }]>;
 245
 246 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 247 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 248
 249 /// adde and sube predicates - True based on whether the carry flag output
 250 /// will be needed or not.
 251 def adde_dead_carry :
 252   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 253   [{return !N->hasAnyUseOfValue(1);}]>;
 254 def sube_dead_carry :
 255   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 256   [{return !N->hasAnyUseOfValue(1);}]>;
 257 def adde_live_carry :
 258   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 259   [{return N->hasAnyUseOfValue(1);}]>;
 260 def sube_live_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 262   [{return N->hasAnyUseOfValue(1);}]>;
 263
 264 // An 'and' node with a single use.
 265 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 266   return N->hasOneUse();
 267 }]>;
 268
 269 // An 'xor' node with a single use.
 270 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 271   return N->hasOneUse();
 272 }]>;
 273
 274 // An 'fmul' node with a single use.
 275 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 276   return N->hasOneUse();
 277 }]>;
 278
 279 // An 'fadd' node which checks for single non-hazardous use.
 280 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 281   return hasNoVMLxHazardUse(N);
 282 }]>;
 283
 284 // An 'fsub' node which checks for single non-hazardous use.
 285 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 286   return hasNoVMLxHazardUse(N);
 287 }]>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // Operand Definitions.
 291 //
 292
 293 // Branch target.
 294 // FIXME: rename brtarget to t2_brtarget
 295 def brtarget : Operand<OtherVT> {
 296   let EncoderMethod = "getBranchTargetOpValue";
 297 }
 298
 299 // FIXME: get rid of this one?
 300 def uncondbrtarget : Operand<OtherVT> {
 301   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 302 }
 303
 304 // Branch target for ARM. Handles conditional/unconditional
 305 def br_target : Operand<OtherVT> {
 306   let EncoderMethod = "getARMBranchTargetOpValue";
 307 }
 308
 309 // Call target.
 310 // FIXME: rename bltarget to t2_bl_target?
 311 def bltarget : Operand<i32> {
 312   // Encoded the same as branch targets.
 313   let EncoderMethod = "getBranchTargetOpValue";
 314 }
 315
 316 // Call target for ARM. Handles conditional/unconditional
 317 // FIXME: rename bl_target to t2_bltarget?
 318 def bl_target : Operand<i32> {
 319   // Encoded the same as branch targets.
 320   let EncoderMethod = "getARMBranchTargetOpValue";
 321 }
 322
 323
 324 // A list of registers separated by comma. Used by load/store multiple.
 325 def RegListAsmOperand : AsmOperandClass {
 326   let Name = "RegList";
 327   let SuperClasses = [];
 328 }
 329
 330 def DPRRegListAsmOperand : AsmOperandClass {
 331   let Name = "DPRRegList";
 332   let SuperClasses = [];
 333 }
 334
 335 def SPRRegListAsmOperand : AsmOperandClass {
 336   let Name = "SPRRegList";
 337   let SuperClasses = [];
 338 }
 339
 340 def reglist : Operand<i32> {
 341   let EncoderMethod = "getRegisterListOpValue";
 342   let ParserMatchClass = RegListAsmOperand;
 343   let PrintMethod = "printRegisterList";
 344 }
 345
 346 def dpr_reglist : Operand<i32> {
 347   let EncoderMethod = "getRegisterListOpValue";
 348   let ParserMatchClass = DPRRegListAsmOperand;
 349   let PrintMethod = "printRegisterList";
 350 }
 351
 352 def spr_reglist : Operand<i32> {
 353   let EncoderMethod = "getRegisterListOpValue";
 354   let ParserMatchClass = SPRRegListAsmOperand;
 355   let PrintMethod = "printRegisterList";
 356 }
 357
 358 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 359 def cpinst_operand : Operand<i32> {
 360   let PrintMethod = "printCPInstOperand";
 361 }
 362
 363 // Local PC labels.
 364 def pclabel : Operand<i32> {
 365   let PrintMethod = "printPCLabel";
 366 }
 367
 368 // ADR instruction labels.
 369 def adrlabel : Operand<i32> {
 370   let EncoderMethod = "getAdrLabelOpValue";
 371 }
 372
 373 def neon_vcvt_imm32 : Operand<i32> {
 374   let EncoderMethod = "getNEONVcvtImm32OpValue";
 375 }
 376
 377 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 378 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 379     int32_t v = (int32_t)Imm;
 380     return v == 8 || v == 16 || v == 24; }]> {
 381   let EncoderMethod = "getRotImmOpValue";
 382 }
 383
 384 def ShifterAsmOperand : AsmOperandClass {
 385   let Name = "Shifter";
 386   let SuperClasses = [];
 387 }
 388
 389 // shift_imm: An integer that encodes a shift amount and the type of shift
 390 // (currently either asr or lsl) using the same encoding used for the
 391 // immediates in so_reg operands.
 392 def shift_imm : Operand<i32> {
 393   let PrintMethod = "printShiftImmOperand";
 394   let ParserMatchClass = ShifterAsmOperand;
 395 }
 396
 397 // shifter_operand operands: so_reg and so_imm.
 398 def so_reg : Operand<i32>,    // reg reg imm
 399              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 400                             [shl,srl,sra,rotr]> {
 401   let EncoderMethod = "getSORegOpValue";
 402   let PrintMethod = "printSORegOperand";
 403   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 404 }
 405 def shift_so_reg : Operand<i32>,    // reg reg imm
 406                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 407                                   [shl,srl,sra,rotr]> {
 408   let EncoderMethod = "getSORegOpValue";
 409   let PrintMethod = "printSORegOperand";
 410   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 411 }
 412
 413 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 414 // 8-bit immediate rotated by an arbitrary number of bits.
 415 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 416     return ARM_AM::getSOImmVal(Imm) != -1;
 417   }]> {
 418   let EncoderMethod = "getSOImmOpValue";
 419   let PrintMethod = "printSOImmOperand";
 420 }
 421
 422 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 423 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 424 // get the first/second pieces.
 425 def so_imm2part : PatLeaf<(imm), [{
 426       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 427 }]>;
 428
 429 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 430 ///
 431 def arm_i32imm : PatLeaf<(imm), [{
 432   if (Subtarget->hasV6T2Ops())
 433     return true;
 434   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 435 }]>;
 436
 437 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 438 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 439   return Imm >= 0 && Imm < 32;
 440 }]>;
 441
 442 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 443 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 444   return Imm >= 0 && Imm < 32;
 445 }]> {
 446   let EncoderMethod = "getImmMinusOneOpValue";
 447 }
 448
 449 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 450 // The imm is split into imm{15-12}, imm{11-0}
 451 //
 452 def i32imm_hilo16 : Operand<i32> {
 453   let EncoderMethod = "getHiLo16ImmOpValue";
 454 }
 455
 456 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 457 /// e.g., 0xf000ffff
 458 def bf_inv_mask_imm : Operand<i32>,
 459                       PatLeaf<(imm), [{
 460   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 461 }] > {
 462   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 463   let PrintMethod = "printBitfieldInvMaskImmOperand";
 464 }
 465
 466 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 467 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 468   return isInt<5>(Imm);
 469 }]>;
 470
 471 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 472 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 473   return Imm > 0 &&  Imm <= 32;
 474 }] > {
 475   let EncoderMethod = "getMsbOpValue";
 476 }
 477
 478 // Define ARM specific addressing modes.
 479
 480 def MemMode2AsmOperand : AsmOperandClass {
 481   let Name = "MemMode2";
 482   let SuperClasses = [];
 483   let ParserMethod = "tryParseMemMode2Operand";
 484 }
 485
 486 def MemMode3AsmOperand : AsmOperandClass {
 487   let Name = "MemMode3";
 488   let SuperClasses = [];
 489   let ParserMethod = "tryParseMemMode3Operand";
 490 }
 491
 492 // addrmode_imm12 := reg +/- imm12
 493 //
 494 def addrmode_imm12 : Operand<i32>,
 495                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 496   // 12-bit immediate operand. Note that instructions using this encode
 497   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 498   // immediate values are as normal.
 499
 500   let EncoderMethod = "getAddrModeImm12OpValue";
 501   let PrintMethod = "printAddrModeImm12Operand";
 502   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 503 }
 504 // ldst_so_reg := reg +/- reg shop imm
 505 //
 506 def ldst_so_reg : Operand<i32>,
 507                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 508   let EncoderMethod = "getLdStSORegOpValue";
 509   // FIXME: Simplify the printer
 510   let PrintMethod = "printAddrMode2Operand";
 511   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 512 }
 513
 514 // addrmode2 := reg +/- imm12
 515 //           := reg +/- reg shop imm
 516 //
 517 def addrmode2 : Operand<i32>,
 518                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 519   let EncoderMethod = "getAddrMode2OpValue";
 520   let PrintMethod = "printAddrMode2Operand";
 521   let ParserMatchClass = MemMode2AsmOperand;
 522   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 523 }
 524
 525 def am2offset : Operand<i32>,
 526                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 527                 [], [SDNPWantRoot]> {
 528   let EncoderMethod = "getAddrMode2OffsetOpValue";
 529   let PrintMethod = "printAddrMode2OffsetOperand";
 530   let MIOperandInfo = (ops GPR, i32imm);
 531 }
 532
 533 // addrmode3 := reg +/- reg
 534 // addrmode3 := reg +/- imm8
 535 //
 536 def addrmode3 : Operand<i32>,
 537                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 538   let EncoderMethod = "getAddrMode3OpValue";
 539   let PrintMethod = "printAddrMode3Operand";
 540   let ParserMatchClass = MemMode3AsmOperand;
 541   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 542 }
 543
 544 def am3offset : Operand<i32>,
 545                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 546                                [], [SDNPWantRoot]> {
 547   let EncoderMethod = "getAddrMode3OffsetOpValue";
 548   let PrintMethod = "printAddrMode3OffsetOperand";
 549   let MIOperandInfo = (ops GPR, i32imm);
 550 }
 551
 552 // ldstm_mode := {ia, ib, da, db}
 553 //
 554 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 555   let EncoderMethod = "getLdStmModeOpValue";
 556   let PrintMethod = "printLdStmModeOperand";
 557 }
 558
 559 def MemMode5AsmOperand : AsmOperandClass {
 560   let Name = "MemMode5";
 561   let SuperClasses = [];
 562 }
 563
 564 // addrmode5 := reg +/- imm8*4
 565 //
 566 def addrmode5 : Operand<i32>,
 567                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 568   let PrintMethod = "printAddrMode5Operand";
 569   let MIOperandInfo = (ops GPR:$base, i32imm);
 570   let ParserMatchClass = MemMode5AsmOperand;
 571   let EncoderMethod = "getAddrMode5OpValue";
 572 }
 573
 574 // addrmode6 := reg with optional alignment
 575 //
 576 def addrmode6 : Operand<i32>,
 577                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 578   let PrintMethod = "printAddrMode6Operand";
 579   let MIOperandInfo = (ops GPR:$addr, i32imm);
 580   let EncoderMethod = "getAddrMode6AddressOpValue";
 581 }
 582
 583 def am6offset : Operand<i32>,
 584                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 585                                [], [SDNPWantRoot]> {
 586   let PrintMethod = "printAddrMode6OffsetOperand";
 587   let MIOperandInfo = (ops GPR);
 588   let EncoderMethod = "getAddrMode6OffsetOpValue";
 589 }
 590
 591 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 592 // (single element from one lane) for size 32.
 593 def addrmode6oneL32 : Operand<i32>,
 594                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 595   let PrintMethod = "printAddrMode6Operand";
 596   let MIOperandInfo = (ops GPR:$addr, i32imm);
 597   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 598 }
 599
 600 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 601 // instructions, specifically VLD4-dup.
 602 def addrmode6dup : Operand<i32>,
 603                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 604   let PrintMethod = "printAddrMode6Operand";
 605   let MIOperandInfo = (ops GPR:$addr, i32imm);
 606   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 607 }
 608
 609 // addrmodepc := pc + reg
 610 //
 611 def addrmodepc : Operand<i32>,
 612                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 613   let PrintMethod = "printAddrModePCOperand";
 614   let MIOperandInfo = (ops GPR, i32imm);
 615 }
 616
 617 def MemMode7AsmOperand : AsmOperandClass {
 618   let Name = "MemMode7";
 619   let SuperClasses = [];
 620 }
 621
 622 // addrmode7 := reg
 623 // Used by load/store exclusive instructions. Useful to enable right assembly
 624 // parsing and printing. Not used for any codegen matching.
 625 //
 626 def addrmode7 : Operand<i32> {
 627   let PrintMethod = "printAddrMode7Operand";
 628   let MIOperandInfo = (ops GPR);
 629   let ParserMatchClass = MemMode7AsmOperand;
 630 }
 631
 632 def nohash_imm : Operand<i32> {
 633   let PrintMethod = "printNoHashImmediate";
 634 }
 635
 636 def CoprocNumAsmOperand : AsmOperandClass {
 637   let Name = "CoprocNum";
 638   let SuperClasses = [];
 639   let ParserMethod = "tryParseCoprocNumOperand";
 640 }
 641
 642 def CoprocRegAsmOperand : AsmOperandClass {
 643   let Name = "CoprocReg";
 644   let SuperClasses = [];
 645   let ParserMethod = "tryParseCoprocRegOperand";
 646 }
 647
 648 def p_imm : Operand<i32> {
 649   let PrintMethod = "printPImmediate";
 650   let ParserMatchClass = CoprocNumAsmOperand;
 651 }
 652
 653 def c_imm : Operand<i32> {
 654   let PrintMethod = "printCImmediate";
 655   let ParserMatchClass = CoprocRegAsmOperand;
 656 }
 657
 658 //===----------------------------------------------------------------------===//
 659
 660 include "ARMInstrFormats.td"
 661
 662 //===----------------------------------------------------------------------===//
 663 // Multiclass helpers...
 664 //
 665
 666 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 667 /// binop that produces a value.
 668 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 669                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 670                         PatFrag opnode, bit Commutable = 0> {
 671   // The register-immediate version is re-materializable. This is useful
 672   // in particular for taking the address of a local.
 673   let isReMaterializable = 1 in {
 674   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 675                iii, opc, "\t$Rd, $Rn, $imm",
 676                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 677     bits<4> Rd;
 678     bits<4> Rn;
 679     bits<12> imm;
 680     let Inst{25} = 1;
 681     let Inst{19-16} = Rn;
 682     let Inst{15-12} = Rd;
 683     let Inst{11-0} = imm;
 684   }
 685   }
 686   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 687                iir, opc, "\t$Rd, $Rn, $Rm",
 688                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 689     bits<4> Rd;
 690     bits<4> Rn;
 691     bits<4> Rm;
 692     let Inst{25} = 0;
 693     let isCommutable = Commutable;
 694     let Inst{19-16} = Rn;
 695     let Inst{15-12} = Rd;
 696     let Inst{11-4} = 0b00000000;
 697     let Inst{3-0} = Rm;
 698   }
 699   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 700                iis, opc, "\t$Rd, $Rn, $shift",
 701                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 702     bits<4> Rd;
 703     bits<4> Rn;
 704     bits<12> shift;
 705     let Inst{25} = 0;
 706     let Inst{19-16} = Rn;
 707     let Inst{15-12} = Rd;
 708     let Inst{11-0} = shift;
 709   }
 710 }
 711
 712 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 713 /// instruction modifies the CPSR register.
 714 let isCodeGenOnly = 1, Defs = [CPSR] in {
 715 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 716                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 717                          PatFrag opnode, bit Commutable = 0> {
 718   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 719                iii, opc, "\t$Rd, $Rn, $imm",
 720                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 721     bits<4> Rd;
 722     bits<4> Rn;
 723     bits<12> imm;
 724     let Inst{25} = 1;
 725     let Inst{20} = 1;
 726     let Inst{19-16} = Rn;
 727     let Inst{15-12} = Rd;
 728     let Inst{11-0} = imm;
 729   }
 730   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 731                iir, opc, "\t$Rd, $Rn, $Rm",
 732                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 733     bits<4> Rd;
 734     bits<4> Rn;
 735     bits<4> Rm;
 736     let isCommutable = Commutable;
 737     let Inst{25} = 0;
 738     let Inst{20} = 1;
 739     let Inst{19-16} = Rn;
 740     let Inst{15-12} = Rd;
 741     let Inst{11-4} = 0b00000000;
 742     let Inst{3-0} = Rm;
 743   }
 744   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 745                iis, opc, "\t$Rd, $Rn, $shift",
 746                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 747     bits<4> Rd;
 748     bits<4> Rn;
 749     bits<12> shift;
 750     let Inst{25} = 0;
 751     let Inst{20} = 1;
 752     let Inst{19-16} = Rn;
 753     let Inst{15-12} = Rd;
 754     let Inst{11-0} = shift;
 755   }
 756 }
 757 }
 758
 759 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 760 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 761 /// a explicit result, only implicitly set CPSR.
 762 let isCompare = 1, Defs = [CPSR] in {
 763 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 764                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 765                        PatFrag opnode, bit Commutable = 0> {
 766   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 767                opc, "\t$Rn, $imm",
 768                [(opnode GPR:$Rn, so_imm:$imm)]> {
 769     bits<4> Rn;
 770     bits<12> imm;
 771     let Inst{25} = 1;
 772     let Inst{20} = 1;
 773     let Inst{19-16} = Rn;
 774     let Inst{15-12} = 0b0000;
 775     let Inst{11-0} = imm;
 776   }
 777   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 778                opc, "\t$Rn, $Rm",
 779                [(opnode GPR:$Rn, GPR:$Rm)]> {
 780     bits<4> Rn;
 781     bits<4> Rm;
 782     let isCommutable = Commutable;
 783     let Inst{25} = 0;
 784     let Inst{20} = 1;
 785     let Inst{19-16} = Rn;
 786     let Inst{15-12} = 0b0000;
 787     let Inst{11-4} = 0b00000000;
 788     let Inst{3-0} = Rm;
 789   }
 790   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 791                opc, "\t$Rn, $shift",
 792                [(opnode GPR:$Rn, so_reg:$shift)]> {
 793     bits<4> Rn;
 794     bits<12> shift;
 795     let Inst{25} = 0;
 796     let Inst{20} = 1;
 797     let Inst{19-16} = Rn;
 798     let Inst{15-12} = 0b0000;
 799     let Inst{11-0} = shift;
 800   }
 801 }
 802 }
 803
 804 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 805 /// register and one whose operand is a register rotated by 8/16/24.
 806 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 807 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 808   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 809                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 810                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 811               Requires<[IsARM, HasV6]> {
 812     bits<4> Rd;
 813     bits<4> Rm;
 814     let Inst{19-16} = 0b1111;
 815     let Inst{15-12} = Rd;
 816     let Inst{11-10} = 0b00;
 817     let Inst{3-0}   = Rm;
 818   }
 819   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 820                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 821                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 822               Requires<[IsARM, HasV6]> {
 823     bits<4> Rd;
 824     bits<4> Rm;
 825     bits<2> rot;
 826     let Inst{19-16} = 0b1111;
 827     let Inst{15-12} = Rd;
 828     let Inst{11-10} = rot;
 829     let Inst{3-0}   = Rm;
 830   }
 831 }
 832
 833 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 834   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 835                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 836                  [/* For disassembly only; pattern left blank */]>,
 837               Requires<[IsARM, HasV6]> {
 838     let Inst{19-16} = 0b1111;
 839     let Inst{11-10} = 0b00;
 840   }
 841   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 842                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 843                  [/* For disassembly only; pattern left blank */]>,
 844               Requires<[IsARM, HasV6]> {
 845     bits<2> rot;
 846     let Inst{19-16} = 0b1111;
 847     let Inst{11-10} = rot;
 848   }
 849 }
 850
 851 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 852 /// register and one whose operand is a register rotated by 8/16/24.
 853 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 854   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 855                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 856                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 857                Requires<[IsARM, HasV6]> {
 858     bits<4> Rd;
 859     bits<4> Rm;
 860     bits<4> Rn;
 861     let Inst{19-16} = Rn;
 862     let Inst{15-12} = Rd;
 863     let Inst{11-10} = 0b00;
 864     let Inst{9-4}   = 0b000111;
 865     let Inst{3-0}   = Rm;
 866   }
 867   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 868                                              rot_imm:$rot),
 869                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 870                   [(set GPR:$Rd, (opnode GPR:$Rn,
 871                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 872                   Requires<[IsARM, HasV6]> {
 873     bits<4> Rd;
 874     bits<4> Rm;
 875     bits<4> Rn;
 876     bits<2> rot;
 877     let Inst{19-16} = Rn;
 878     let Inst{15-12} = Rd;
 879     let Inst{11-10} = rot;
 880     let Inst{9-4}   = 0b000111;
 881     let Inst{3-0}   = Rm;
 882   }
 883 }
 884
 885 // For disassembly only.
 886 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 887   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 888                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 889                   [/* For disassembly only; pattern left blank */]>,
 890                Requires<[IsARM, HasV6]> {
 891     let Inst{11-10} = 0b00;
 892   }
 893   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 894                                              rot_imm:$rot),
 895                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 896                   [/* For disassembly only; pattern left blank */]>,
 897                   Requires<[IsARM, HasV6]> {
 898     bits<4> Rn;
 899     bits<2> rot;
 900     let Inst{19-16} = Rn;
 901     let Inst{11-10} = rot;
 902   }
 903 }
 904
 905 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 906 let Uses = [CPSR] in {
 907 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 908                              bit Commutable = 0> {
 909   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 910                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 911                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 912                Requires<[IsARM]> {
 913     bits<4> Rd;
 914     bits<4> Rn;
 915     bits<12> imm;
 916     let Inst{25} = 1;
 917     let Inst{15-12} = Rd;
 918     let Inst{19-16} = Rn;
 919     let Inst{11-0} = imm;
 920   }
 921   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 922                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 923                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 924                Requires<[IsARM]> {
 925     bits<4> Rd;
 926     bits<4> Rn;
 927     bits<4> Rm;
 928     let Inst{11-4} = 0b00000000;
 929     let Inst{25} = 0;
 930     let isCommutable = Commutable;
 931     let Inst{3-0} = Rm;
 932     let Inst{15-12} = Rd;
 933     let Inst{19-16} = Rn;
 934   }
 935   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 936                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 937                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 938                Requires<[IsARM]> {
 939     bits<4> Rd;
 940     bits<4> Rn;
 941     bits<12> shift;
 942     let Inst{25} = 0;
 943     let Inst{11-0} = shift;
 944     let Inst{15-12} = Rd;
 945     let Inst{19-16} = Rn;
 946   }
 947 }
 948 }
 949
 950 // Carry setting variants
 951 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
 952 let usesCustomInserter = 1 in {
 953 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
 954   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 955                Size4Bytes, IIC_iALUi,
 956                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
 957   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 958                Size4Bytes, IIC_iALUr,
 959                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 960     let isCommutable = Commutable;
 961   }
 962   def rs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 963                Size4Bytes, IIC_iALUsr,
 964                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>;
 965 }
 966 }
 967
 968 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 969 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 970            InstrItinClass iir, PatFrag opnode> {
 971   // Note: We use the complex addrmode_imm12 rather than just an input
 972   // GPR and a constrained immediate so that we can use this to match
 973   // frame index references and avoid matching constant pool references.
 974   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 975                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 976                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 977     bits<4>  Rt;
 978     bits<17> addr;
 979     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 980     let Inst{19-16} = addr{16-13};  // Rn
 981     let Inst{15-12} = Rt;
 982     let Inst{11-0}  = addr{11-0};   // imm12
 983   }
 984   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 985                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 986                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 987     bits<4>  Rt;
 988     bits<17> shift;
 989     let shift{4}    = 0;            // Inst{4} = 0
 990     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 991     let Inst{19-16} = shift{16-13}; // Rn
 992     let Inst{15-12} = Rt;
 993     let Inst{11-0}  = shift{11-0};
 994   }
 995 }
 996 }
 997
 998 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 999            InstrItinClass iir, PatFrag opnode> {
1000   // Note: We use the complex addrmode_imm12 rather than just an input
1001   // GPR and a constrained immediate so that we can use this to match
1002   // frame index references and avoid matching constant pool references.
1003   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1004                    (ins GPR:$Rt, addrmode_imm12:$addr),
1005                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1006                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1007     bits<4> Rt;
1008     bits<17> addr;
1009     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1010     let Inst{19-16} = addr{16-13};  // Rn
1011     let Inst{15-12} = Rt;
1012     let Inst{11-0}  = addr{11-0};   // imm12
1013   }
1014   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1015                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1016                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1017     bits<4> Rt;
1018     bits<17> shift;
1019     let shift{4}    = 0;            // Inst{4} = 0
1020     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1021     let Inst{19-16} = shift{16-13}; // Rn
1022     let Inst{15-12} = Rt;
1023     let Inst{11-0}  = shift{11-0};
1024   }
1025 }
1026 //===----------------------------------------------------------------------===//
1027 // Instructions
1028 //===----------------------------------------------------------------------===//
1029
1030 //===----------------------------------------------------------------------===//
1031 //  Miscellaneous Instructions.
1032 //
1033
1034 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1035 /// the function.  The first operand is the ID# for this instruction, the second
1036 /// is the index into the MachineConstantPool that this is, the third is the
1037 /// size in bytes of this constant pool entry.
1038 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1039 def CONSTPOOL_ENTRY :
1040 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1041                     i32imm:$size), NoItinerary, []>;
1042
1043 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1044 // from removing one half of the matched pairs. That breaks PEI, which assumes
1045 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1046 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1047 def ADJCALLSTACKUP :
1048 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1049            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1050
1051 def ADJCALLSTACKDOWN :
1052 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1053            [(ARMcallseq_start timm:$amt)]>;
1054 }
1055
1056 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1057              [/* For disassembly only; pattern left blank */]>,
1058           Requires<[IsARM, HasV6T2]> {
1059   let Inst{27-16} = 0b001100100000;
1060   let Inst{15-8} = 0b11110000;
1061   let Inst{7-0} = 0b00000000;
1062 }
1063
1064 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1065              [/* For disassembly only; pattern left blank */]>,
1066           Requires<[IsARM, HasV6T2]> {
1067   let Inst{27-16} = 0b001100100000;
1068   let Inst{15-8} = 0b11110000;
1069   let Inst{7-0} = 0b00000001;
1070 }
1071
1072 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1073              [/* For disassembly only; pattern left blank */]>,
1074           Requires<[IsARM, HasV6T2]> {
1075   let Inst{27-16} = 0b001100100000;
1076   let Inst{15-8} = 0b11110000;
1077   let Inst{7-0} = 0b00000010;
1078 }
1079
1080 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1081              [/* For disassembly only; pattern left blank */]>,
1082           Requires<[IsARM, HasV6T2]> {
1083   let Inst{27-16} = 0b001100100000;
1084   let Inst{15-8} = 0b11110000;
1085   let Inst{7-0} = 0b00000011;
1086 }
1087
1088 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1089              "\t$dst, $a, $b",
1090              [/* For disassembly only; pattern left blank */]>,
1091           Requires<[IsARM, HasV6]> {
1092   bits<4> Rd;
1093   bits<4> Rn;
1094   bits<4> Rm;
1095   let Inst{3-0} = Rm;
1096   let Inst{15-12} = Rd;
1097   let Inst{19-16} = Rn;
1098   let Inst{27-20} = 0b01101000;
1099   let Inst{7-4} = 0b1011;
1100   let Inst{11-8} = 0b1111;
1101 }
1102
1103 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1104              [/* For disassembly only; pattern left blank */]>,
1105           Requires<[IsARM, HasV6T2]> {
1106   let Inst{27-16} = 0b001100100000;
1107   let Inst{15-8} = 0b11110000;
1108   let Inst{7-0} = 0b00000100;
1109 }
1110
1111 // The i32imm operand $val can be used by a debugger to store more information
1112 // about the breakpoint.
1113 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1114               [/* For disassembly only; pattern left blank */]>,
1115            Requires<[IsARM]> {
1116   bits<16> val;
1117   let Inst{3-0} = val{3-0};
1118   let Inst{19-8} = val{15-4};
1119   let Inst{27-20} = 0b00010010;
1120   let Inst{7-4} = 0b0111;
1121 }
1122
1123 // Change Processor State is a system instruction -- for disassembly and
1124 // parsing only.
1125 // FIXME: Since the asm parser has currently no clean way to handle optional
1126 // operands, create 3 versions of the same instruction. Once there's a clean
1127 // framework to represent optional operands, change this behavior.
1128 class CPS<dag iops, string asm_ops>
1129   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1130         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1131   bits<2> imod;
1132   bits<3> iflags;
1133   bits<5> mode;
1134   bit M;
1135
1136   let Inst{31-28} = 0b1111;
1137   let Inst{27-20} = 0b00010000;
1138   let Inst{19-18} = imod;
1139   let Inst{17}    = M; // Enabled if mode is set;
1140   let Inst{16}    = 0;
1141   let Inst{8-6}   = iflags;
1142   let Inst{5}     = 0;
1143   let Inst{4-0}   = mode;
1144 }
1145
1146 let M = 1 in
1147   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1148                   "$imod\t$iflags, $mode">;
1149 let mode = 0, M = 0 in
1150   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1151
1152 let imod = 0, iflags = 0, M = 1 in
1153   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1154
1155 // Preload signals the memory system of possible future data/instruction access.
1156 // These are for disassembly only.
1157 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1158
1159   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1160                 !strconcat(opc, "\t$addr"),
1161                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1162     bits<4> Rt;
1163     bits<17> addr;
1164     let Inst{31-26} = 0b111101;
1165     let Inst{25} = 0; // 0 for immediate form
1166     let Inst{24} = data;
1167     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1168     let Inst{22} = read;
1169     let Inst{21-20} = 0b01;
1170     let Inst{19-16} = addr{16-13};  // Rn
1171     let Inst{15-12} = 0b1111;
1172     let Inst{11-0}  = addr{11-0};   // imm12
1173   }
1174
1175   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1176                !strconcat(opc, "\t$shift"),
1177                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1178     bits<17> shift;
1179     let Inst{31-26} = 0b111101;
1180     let Inst{25} = 1; // 1 for register form
1181     let Inst{24} = data;
1182     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1183     let Inst{22} = read;
1184     let Inst{21-20} = 0b01;
1185     let Inst{19-16} = shift{16-13}; // Rn
1186     let Inst{15-12} = 0b1111;
1187     let Inst{11-0}  = shift{11-0};
1188   }
1189 }
1190
1191 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1192 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1193 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1194
1195 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1196                  "setend\t$end",
1197                  [/* For disassembly only; pattern left blank */]>,
1198                Requires<[IsARM]> {
1199   bits<1> end;
1200   let Inst{31-10} = 0b1111000100000001000000;
1201   let Inst{9} = end;
1202   let Inst{8-0} = 0;
1203 }
1204
1205 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1206              [/* For disassembly only; pattern left blank */]>,
1207           Requires<[IsARM, HasV7]> {
1208   bits<4> opt;
1209   let Inst{27-4} = 0b001100100000111100001111;
1210   let Inst{3-0} = opt;
1211 }
1212
1213 // A5.4 Permanently UNDEFINED instructions.
1214 let isBarrier = 1, isTerminator = 1 in
1215 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1216                "trap", [(trap)]>,
1217            Requires<[IsARM]> {
1218   let Inst = 0xe7ffdefe;
1219 }
1220
1221 // Address computation and loads and stores in PIC mode.
1222 let isNotDuplicable = 1 in {
1223 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1224                             Size4Bytes, IIC_iALUr,
1225                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1226
1227 let AddedComplexity = 10 in {
1228 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1229                             Size4Bytes, IIC_iLoad_r,
1230                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1231
1232 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1233                             Size4Bytes, IIC_iLoad_bh_r,
1234                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1235
1236 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1237                             Size4Bytes, IIC_iLoad_bh_r,
1238                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1239
1240 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1241                             Size4Bytes, IIC_iLoad_bh_r,
1242                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1243
1244 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1245                             Size4Bytes, IIC_iLoad_bh_r,
1246                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1247 }
1248 let AddedComplexity = 10 in {
1249 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1250       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1251
1252 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1253       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1254                                                    addrmodepc:$addr)]>;
1255
1256 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1257       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1258 }
1259 } // isNotDuplicable = 1
1260
1261
1262 // LEApcrel - Load a pc-relative address into a register without offending the
1263 // assembler.
1264 let neverHasSideEffects = 1, isReMaterializable = 1 in
1265 // The 'adr' mnemonic encodes differently if the label is before or after
1266 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1267 // know until then which form of the instruction will be used.
1268 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1269                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1270   bits<4> Rd;
1271   bits<12> label;
1272   let Inst{27-25} = 0b001;
1273   let Inst{20} = 0;
1274   let Inst{19-16} = 0b1111;
1275   let Inst{15-12} = Rd;
1276   let Inst{11-0} = label;
1277 }
1278 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1279                     Size4Bytes, IIC_iALUi, []>;
1280
1281 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1282                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1283                       Size4Bytes, IIC_iALUi, []>;
1284
1285 //===----------------------------------------------------------------------===//
1286 //  Control Flow Instructions.
1287 //
1288
1289 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1290   // ARMV4T and above
1291   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1292                   "bx", "\tlr", [(ARMretflag)]>,
1293                Requires<[IsARM, HasV4T]> {
1294     let Inst{27-0}  = 0b0001001011111111111100011110;
1295   }
1296
1297   // ARMV4 only
1298   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1299                   "mov", "\tpc, lr", [(ARMretflag)]>,
1300                Requires<[IsARM, NoV4T]> {
1301     let Inst{27-0} = 0b0001101000001111000000001110;
1302   }
1303 }
1304
1305 // Indirect branches
1306 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1307   // ARMV4T and above
1308   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1309                   [(brind GPR:$dst)]>,
1310               Requires<[IsARM, HasV4T]> {
1311     bits<4> dst;
1312     let Inst{31-4} = 0b1110000100101111111111110001;
1313     let Inst{3-0}  = dst;
1314   }
1315
1316   // For disassembly only.
1317   def BX_pred : AXI<(outs), (ins GPR:$dst, pred:$p), BrMiscFrm, IIC_Br,
1318                   "bx$p\t$dst", [/* pattern left blank */]>,
1319               Requires<[IsARM, HasV4T]> {
1320     bits<4> dst;
1321     let Inst{27-4} = 0b000100101111111111110001;
1322     let Inst{3-0}  = dst;
1323   }
1324
1325   // ARMV4 only
1326   // FIXME: We would really like to define this as a vanilla ARMPat like:
1327   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1328   // With that, however, we can't set isBranch, isTerminator, etc..
1329   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1330                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1331                     Requires<[IsARM, NoV4T]>;
1332 }
1333
1334 // All calls clobber the non-callee saved registers. SP is marked as
1335 // a use to prevent stack-pointer assignments that appear immediately
1336 // before calls from potentially appearing dead.
1337 let isCall = 1,
1338   // On non-Darwin platforms R9 is callee-saved.
1339   // FIXME:  Do we really need a non-predicated version? If so, it should
1340   // at least be a pseudo instruction expanding to the predicated version
1341   // at MC lowering time.
1342   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1343   Uses = [SP] in {
1344   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1345                 IIC_Br, "bl\t$func",
1346                 [(ARMcall tglobaladdr:$func)]>,
1347             Requires<[IsARM, IsNotDarwin]> {
1348     let Inst{31-28} = 0b1110;
1349     bits<24> func;
1350     let Inst{23-0} = func;
1351   }
1352
1353   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1354                    IIC_Br, "bl", "\t$func",
1355                    [(ARMcall_pred tglobaladdr:$func)]>,
1356                 Requires<[IsARM, IsNotDarwin]> {
1357     bits<24> func;
1358     let Inst{23-0} = func;
1359   }
1360
1361   // ARMv5T and above
1362   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1363                 IIC_Br, "blx\t$func",
1364                 [(ARMcall GPR:$func)]>,
1365             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1366     bits<4> func;
1367     let Inst{31-4} = 0b1110000100101111111111110011;
1368     let Inst{3-0}  = func;
1369   }
1370
1371   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1372                     IIC_Br, "blx", "\t$func",
1373                     [(ARMcall_pred GPR:$func)]>,
1374                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1375     bits<4> func;
1376     let Inst{27-4} = 0b000100101111111111110011;
1377     let Inst{3-0}  = func;
1378   }
1379
1380   // ARMv4T
1381   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1382   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1383                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1384                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1385
1386   // ARMv4
1387   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1388                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1389                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1390 }
1391
1392 let isCall = 1,
1393   // On Darwin R9 is call-clobbered.
1394   // R7 is marked as a use to prevent frame-pointer assignments from being
1395   // moved above / below calls.
1396   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1397   Uses = [R7, SP] in {
1398   def BLr9  : ARMPseudoInst<(outs), (ins bltarget:$func, variable_ops),
1399                 Size4Bytes, IIC_Br,
1400                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
1401
1402   def BLr9_pred : ARMPseudoInst<(outs),
1403                    (ins bltarget:$func, pred:$p, variable_ops),
1404                    Size4Bytes, IIC_Br,
1405                    [(ARMcall_pred tglobaladdr:$func)]>,
1406                   Requires<[IsARM, IsDarwin]>;
1407
1408   // ARMv5T and above
1409   def BLXr9 : ARMPseudoInst<(outs), (ins GPR:$func, variable_ops),
1410                 Size4Bytes, IIC_Br,
1411                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]>;
1412
1413   def BLXr9_pred: ARMPseudoInst<(outs), (ins GPR:$func, pred:$p,  variable_ops),
1414                       Size4Bytes, IIC_Br,
1415                       [(ARMcall_pred GPR:$func)]>,
1416                    Requires<[IsARM, HasV5T, IsDarwin]>;
1417
1418   // ARMv4T
1419   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1420   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1421                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1422                   Requires<[IsARM, HasV4T, IsDarwin]>;
1423
1424   // ARMv4
1425   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1426                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1427                   Requires<[IsARM, NoV4T, IsDarwin]>;
1428 }
1429
1430 // Tail calls.
1431
1432 // FIXME: The Thumb versions of these should live in ARMInstrThumb.td
1433 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1434   // Darwin versions.
1435   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1436       Uses = [SP] in {
1437     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1438                        IIC_Br, []>, Requires<[IsDarwin]>;
1439
1440     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1441                        IIC_Br, []>, Requires<[IsDarwin]>;
1442
1443     def TAILJMPd : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1444                    Size4Bytes, IIC_Br,
1445                    []>, Requires<[IsARM, IsDarwin]>;
1446
1447     def tTAILJMPd: tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1448                    Size4Bytes, IIC_Br,
1449                    []>, Requires<[IsThumb, IsDarwin]>;
1450
1451     def TAILJMPr : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1452                      Size4Bytes, IIC_Br,
1453                    []>, Requires<[IsARM, IsDarwin]>;
1454
1455     def tTAILJMPr : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1456                      Size4Bytes, IIC_Br,
1457                    []>, Requires<[IsThumb, IsDarwin]>;
1458   }
1459
1460   // Non-Darwin versions (the difference is R9).
1461   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1462       Uses = [SP] in {
1463     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1464                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1465
1466     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1467                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1468
1469     def TAILJMPdND : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1470                    Size4Bytes, IIC_Br,
1471                    []>, Requires<[IsARM, IsNotDarwin]>;
1472
1473     def tTAILJMPdND : tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1474                    Size4Bytes, IIC_Br,
1475                    []>, Requires<[IsThumb, IsNotDarwin]>;
1476
1477     def TAILJMPrND : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1478                      Size4Bytes, IIC_Br,
1479                    []>, Requires<[IsARM, IsNotDarwin]>;
1480     def tTAILJMPrND : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1481                      Size4Bytes, IIC_Br,
1482                    []>, Requires<[IsThumb, IsNotDarwin]>;
1483   }
1484 }
1485
1486 let isBranch = 1, isTerminator = 1 in {
1487   // B is "predicable" since it's just a Bcc with an 'always' condition.
1488   let isBarrier = 1 in {
1489     let isPredicable = 1 in
1490     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1491     // should be sufficient.
1492     def B : ARMPseudoInst<(outs), (ins brtarget:$target), Size4Bytes, IIC_Br,
1493                 [(br bb:$target)]>;
1494
1495     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1496     def BR_JTr : ARMPseudoInst<(outs),
1497                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1498                       SizeSpecial, IIC_Br,
1499                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1500     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1501     // into i12 and rs suffixed versions.
1502     def BR_JTm : ARMPseudoInst<(outs),
1503                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1504                      SizeSpecial, IIC_Br,
1505                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1506                        imm:$id)]>;
1507     def BR_JTadd : ARMPseudoInst<(outs),
1508                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1509                    SizeSpecial, IIC_Br,
1510                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1511                      imm:$id)]>;
1512     } // isNotDuplicable = 1, isIndirectBranch = 1
1513   } // isBarrier = 1
1514
1515   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1516   // a two-value operand where a dag node expects two operands. :(
1517   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1518                IIC_Br, "b", "\t$target",
1519                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1520     bits<24> target;
1521     let Inst{23-0} = target;
1522   }
1523 }
1524
1525 // BLX (immediate) -- for disassembly only
1526 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1527                "blx\t$target", [/* pattern left blank */]>,
1528            Requires<[IsARM, HasV5T]> {
1529   let Inst{31-25} = 0b1111101;
1530   bits<25> target;
1531   let Inst{23-0} = target{24-1};
1532   let Inst{24} = target{0};
1533 }
1534
1535 // Branch and Exchange Jazelle -- for disassembly only
1536 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1537               [/* For disassembly only; pattern left blank */]> {
1538   let Inst{23-20} = 0b0010;
1539   //let Inst{19-8} = 0xfff;
1540   let Inst{7-4} = 0b0010;
1541 }
1542
1543 // Secure Monitor Call is a system instruction -- for disassembly only
1544 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1545               [/* For disassembly only; pattern left blank */]> {
1546   bits<4> opt;
1547   let Inst{23-4} = 0b01100000000000000111;
1548   let Inst{3-0} = opt;
1549 }
1550
1551 // Supervisor Call (Software Interrupt) -- for disassembly only
1552 let isCall = 1, Uses = [SP] in {
1553 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1554               [/* For disassembly only; pattern left blank */]> {
1555   bits<24> svc;
1556   let Inst{23-0} = svc;
1557 }
1558 }
1559 def : MnemonicAlias<"swi", "svc">;
1560
1561 // Store Return State is a system instruction -- for disassembly only
1562 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1563 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1564                 NoItinerary, "srs${amode}\tsp!, $mode",
1565                 [/* For disassembly only; pattern left blank */]> {
1566   let Inst{31-28} = 0b1111;
1567   let Inst{22-20} = 0b110; // W = 1
1568   let Inst{19-8} = 0xd05;
1569   let Inst{7-5} = 0b000;
1570 }
1571
1572 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1573                 NoItinerary, "srs${amode}\tsp, $mode",
1574                 [/* For disassembly only; pattern left blank */]> {
1575   let Inst{31-28} = 0b1111;
1576   let Inst{22-20} = 0b100; // W = 0
1577   let Inst{19-8} = 0xd05;
1578   let Inst{7-5} = 0b000;
1579 }
1580
1581 // Return From Exception is a system instruction -- for disassembly only
1582 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1583                 NoItinerary, "rfe${amode}\t$base!",
1584                 [/* For disassembly only; pattern left blank */]> {
1585   let Inst{31-28} = 0b1111;
1586   let Inst{22-20} = 0b011; // W = 1
1587   let Inst{15-0} = 0x0a00;
1588 }
1589
1590 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1591                 NoItinerary, "rfe${amode}\t$base",
1592                 [/* For disassembly only; pattern left blank */]> {
1593   let Inst{31-28} = 0b1111;
1594   let Inst{22-20} = 0b001; // W = 0
1595   let Inst{15-0} = 0x0a00;
1596 }
1597 } // isCodeGenOnly = 1
1598
1599 //===----------------------------------------------------------------------===//
1600 //  Load / store Instructions.
1601 //
1602
1603 // Load
1604
1605
1606 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1607                     UnOpFrag<(load node:$Src)>>;
1608 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1609                     UnOpFrag<(zextloadi8 node:$Src)>>;
1610 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1611                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1612 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1613                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1614
1615 // Special LDR for loads from non-pc-relative constpools.
1616 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1617     isReMaterializable = 1 in
1618 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1619                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1620                  []> {
1621   bits<4> Rt;
1622   bits<17> addr;
1623   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1624   let Inst{19-16} = 0b1111;
1625   let Inst{15-12} = Rt;
1626   let Inst{11-0}  = addr{11-0};   // imm12
1627 }
1628
1629 // Loads with zero extension
1630 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1631                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1632                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1633
1634 // Loads with sign extension
1635 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1636                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1637                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1638
1639 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1640                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1641                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1642
1643 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1644 // Load doubleword
1645 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1646                  (ins addrmode3:$addr), LdMiscFrm,
1647                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1648                  []>, Requires<[IsARM, HasV5TE]>;
1649 }
1650
1651 // Indexed loads
1652 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1653   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1654                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1655                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1656     // {17-14}  Rn
1657     // {13}     1 == Rm, 0 == imm12
1658     // {12}     isAdd
1659     // {11-0}   imm12/Rm
1660     bits<18> addr;
1661     let Inst{25} = addr{13};
1662     let Inst{23} = addr{12};
1663     let Inst{19-16} = addr{17-14};
1664     let Inst{11-0} = addr{11-0};
1665     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1666   }
1667   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1668                       (ins GPR:$Rn, am2offset:$offset),
1669                       IndexModePost, LdFrm, itin,
1670                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1671     // {13}     1 == Rm, 0 == imm12
1672     // {12}     isAdd
1673     // {11-0}   imm12/Rm
1674     bits<14> offset;
1675     bits<4> Rn;
1676     let Inst{25} = offset{13};
1677     let Inst{23} = offset{12};
1678     let Inst{19-16} = Rn;
1679     let Inst{11-0} = offset{11-0};
1680   }
1681 }
1682
1683 let mayLoad = 1, neverHasSideEffects = 1 in {
1684 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1685 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1686 }
1687
1688 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1689   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1690                         (ins addrmode3:$addr), IndexModePre,
1691                         LdMiscFrm, itin,
1692                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1693     bits<14> addr;
1694     let Inst{23}    = addr{8};      // U bit
1695     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1696     let Inst{19-16} = addr{12-9};   // Rn
1697     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1698     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1699   }
1700   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1701                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1702                         LdMiscFrm, itin,
1703                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1704     bits<10> offset;
1705     bits<4> Rn;
1706     let Inst{23}    = offset{8};      // U bit
1707     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1708     let Inst{19-16} = Rn;
1709     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1710     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1711   }
1712 }
1713
1714 let mayLoad = 1, neverHasSideEffects = 1 in {
1715 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1716 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1717 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1718 let hasExtraDefRegAllocReq = 1 in {
1719 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1720                           (ins addrmode3:$addr), IndexModePre,
1721                           LdMiscFrm, IIC_iLoad_d_ru,
1722                           "ldrd", "\t$Rt, $Rt2, $addr!",
1723                           "$addr.base = $Rn_wb", []> {
1724   bits<14> addr;
1725   let Inst{23}    = addr{8};      // U bit
1726   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1727   let Inst{19-16} = addr{12-9};   // Rn
1728   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1729   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1730 }
1731 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1732                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1733                           LdMiscFrm, IIC_iLoad_d_ru,
1734                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1735                           "$Rn = $Rn_wb", []> {
1736   bits<10> offset;
1737   bits<4> Rn;
1738   let Inst{23}    = offset{8};      // U bit
1739   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1740   let Inst{19-16} = Rn;
1741   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1742   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1743 }
1744 } // hasExtraDefRegAllocReq = 1
1745 } // mayLoad = 1, neverHasSideEffects = 1
1746
1747 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1748 let mayLoad = 1, neverHasSideEffects = 1 in {
1749 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1750                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1751                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1752   // {17-14}  Rn
1753   // {13}     1 == Rm, 0 == imm12
1754   // {12}     isAdd
1755   // {11-0}   imm12/Rm
1756   bits<18> addr;
1757   let Inst{25} = addr{13};
1758   let Inst{23} = addr{12};
1759   let Inst{21} = 1; // overwrite
1760   let Inst{19-16} = addr{17-14};
1761   let Inst{11-0} = addr{11-0};
1762   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1763 }
1764 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1765                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1766                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1767   // {17-14}  Rn
1768   // {13}     1 == Rm, 0 == imm12
1769   // {12}     isAdd
1770   // {11-0}   imm12/Rm
1771   bits<18> addr;
1772   let Inst{25} = addr{13};
1773   let Inst{23} = addr{12};
1774   let Inst{21} = 1; // overwrite
1775   let Inst{19-16} = addr{17-14};
1776   let Inst{11-0} = addr{11-0};
1777   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1778 }
1779 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1780              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1781              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1782   let Inst{21} = 1; // overwrite
1783 }
1784 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1785              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1786              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1787   let Inst{21} = 1; // overwrite
1788 }
1789 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1790              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1791              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1792   let Inst{21} = 1; // overwrite
1793 }
1794 }
1795
1796 // Store
1797
1798 // Stores with truncate
1799 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1800                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1801                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1802
1803 // Store doubleword
1804 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1805 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1806                StMiscFrm, IIC_iStore_d_r,
1807                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1808
1809 // Indexed stores
1810 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1811                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1812                      IndexModePre, StFrm, IIC_iStore_ru,
1813                      "str", "\t$Rt, [$Rn, $offset]!",
1814                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1815                      [(set GPR:$Rn_wb,
1816                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1817
1818 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1819                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1820                      IndexModePost, StFrm, IIC_iStore_ru,
1821                      "str", "\t$Rt, [$Rn], $offset",
1822                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1823                      [(set GPR:$Rn_wb,
1824                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1825
1826 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1827                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1828                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1829                      "strb", "\t$Rt, [$Rn, $offset]!",
1830                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1831                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1832                                         GPR:$Rn, am2offset:$offset))]>;
1833 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1834                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1835                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1836                      "strb", "\t$Rt, [$Rn], $offset",
1837                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1838                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1839                                         GPR:$Rn, am2offset:$offset))]>;
1840
1841 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1842                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1843                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1844                      "strh", "\t$Rt, [$Rn, $offset]!",
1845                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1846                      [(set GPR:$Rn_wb,
1847                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1848
1849 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1850                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1851                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1852                      "strh", "\t$Rt, [$Rn], $offset",
1853                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1854                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1855                                         GPR:$Rn, am3offset:$offset))]>;
1856
1857 // For disassembly only
1858 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1859 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1860                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1861                      StMiscFrm, IIC_iStore_d_ru,
1862                      "strd", "\t$src1, $src2, [$base, $offset]!",
1863                      "$base = $base_wb", []>;
1864
1865 // For disassembly only
1866 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1867                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1868                      StMiscFrm, IIC_iStore_d_ru,
1869                      "strd", "\t$src1, $src2, [$base], $offset",
1870                      "$base = $base_wb", []>;
1871 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1872
1873 // STRT, STRBT, and STRHT are for disassembly only.
1874
1875 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1876                      IndexModePost, StFrm, IIC_iStore_ru,
1877                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1878                      [/* For disassembly only; pattern left blank */]> {
1879   let Inst{21} = 1; // overwrite
1880   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1881 }
1882
1883 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1884                       IndexModePost, StFrm, IIC_iStore_bh_ru,
1885                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1886                       [/* For disassembly only; pattern left blank */]> {
1887   let Inst{21} = 1; // overwrite
1888   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1889 }
1890
1891 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
1892                     StMiscFrm, IIC_iStore_bh_ru,
1893                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
1894                     [/* For disassembly only; pattern left blank */]> {
1895   let Inst{21} = 1; // overwrite
1896   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
1897 }
1898
1899 //===----------------------------------------------------------------------===//
1900 //  Load / store multiple Instructions.
1901 //
1902
1903 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1904                          InstrItinClass itin, InstrItinClass itin_upd> {
1905   def IA :
1906     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1907          IndexModeNone, f, itin,
1908          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1909     let Inst{24-23} = 0b01;       // Increment After
1910     let Inst{21}    = 0;          // No writeback
1911     let Inst{20}    = L_bit;
1912   }
1913   def IA_UPD :
1914     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1915          IndexModeUpd, f, itin_upd,
1916          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1917     let Inst{24-23} = 0b01;       // Increment After
1918     let Inst{21}    = 1;          // Writeback
1919     let Inst{20}    = L_bit;
1920   }
1921   def DA :
1922     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1923          IndexModeNone, f, itin,
1924          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1925     let Inst{24-23} = 0b00;       // Decrement After
1926     let Inst{21}    = 0;          // No writeback
1927     let Inst{20}    = L_bit;
1928   }
1929   def DA_UPD :
1930     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1931          IndexModeUpd, f, itin_upd,
1932          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1933     let Inst{24-23} = 0b00;       // Decrement After
1934     let Inst{21}    = 1;          // Writeback
1935     let Inst{20}    = L_bit;
1936   }
1937   def DB :
1938     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1939          IndexModeNone, f, itin,
1940          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1941     let Inst{24-23} = 0b10;       // Decrement Before
1942     let Inst{21}    = 0;          // No writeback
1943     let Inst{20}    = L_bit;
1944   }
1945   def DB_UPD :
1946     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1947          IndexModeUpd, f, itin_upd,
1948          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1949     let Inst{24-23} = 0b10;       // Decrement Before
1950     let Inst{21}    = 1;          // Writeback
1951     let Inst{20}    = L_bit;
1952   }
1953   def IB :
1954     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1955          IndexModeNone, f, itin,
1956          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1957     let Inst{24-23} = 0b11;       // Increment Before
1958     let Inst{21}    = 0;          // No writeback
1959     let Inst{20}    = L_bit;
1960   }
1961   def IB_UPD :
1962     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1963          IndexModeUpd, f, itin_upd,
1964          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1965     let Inst{24-23} = 0b11;       // Increment Before
1966     let Inst{21}    = 1;          // Writeback
1967     let Inst{20}    = L_bit;
1968   }
1969 }
1970
1971 let neverHasSideEffects = 1 in {
1972
1973 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1974 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1975
1976 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1977 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1978
1979 } // neverHasSideEffects
1980
1981 // Load / Store Multiple Mnemonic Aliases
1982 def : MnemonicAlias<"ldm", "ldmia">;
1983 def : MnemonicAlias<"stm", "stmia">;
1984
1985 // FIXME: remove when we have a way to marking a MI with these properties.
1986 // FIXME: Should pc be an implicit operand like PICADD, etc?
1987 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1988     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1989 def LDMIA_RET : ARMPseudoInst<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1990                                                reglist:$regs, variable_ops),
1991                      Size4Bytes, IIC_iLoad_mBr, []>,
1992       RegConstraint<"$Rn = $wb">;
1993
1994 //===----------------------------------------------------------------------===//
1995 //  Move Instructions.
1996 //
1997
1998 let neverHasSideEffects = 1 in
1999 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2000                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2001   bits<4> Rd;
2002   bits<4> Rm;
2003
2004   let Inst{19-16} = 0b0000;
2005   let Inst{11-4} = 0b00000000;
2006   let Inst{25} = 0;
2007   let Inst{3-0} = Rm;
2008   let Inst{15-12} = Rd;
2009 }
2010
2011 // A version for the smaller set of tail call registers.
2012 let neverHasSideEffects = 1 in
2013 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2014                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2015   bits<4> Rd;
2016   bits<4> Rm;
2017
2018   let Inst{11-4} = 0b00000000;
2019   let Inst{25} = 0;
2020   let Inst{3-0} = Rm;
2021   let Inst{15-12} = Rd;
2022 }
2023
2024 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
2025                 DPSoRegFrm, IIC_iMOVsr,
2026                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
2027                 UnaryDP {
2028   bits<4> Rd;
2029   bits<12> src;
2030   let Inst{15-12} = Rd;
2031   let Inst{19-16} = 0b0000;
2032   let Inst{11-0} = src;
2033   let Inst{25} = 0;
2034 }
2035
2036 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2037 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2038                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2039   bits<4> Rd;
2040   bits<12> imm;
2041   let Inst{25} = 1;
2042   let Inst{15-12} = Rd;
2043   let Inst{19-16} = 0b0000;
2044   let Inst{11-0} = imm;
2045 }
2046
2047 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2048 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
2049                  DPFrm, IIC_iMOVi,
2050                  "movw", "\t$Rd, $imm",
2051                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2052                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2053   bits<4> Rd;
2054   bits<16> imm;
2055   let Inst{15-12} = Rd;
2056   let Inst{11-0}  = imm{11-0};
2057   let Inst{19-16} = imm{15-12};
2058   let Inst{20} = 0;
2059   let Inst{25} = 1;
2060 }
2061
2062 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2063                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2064
2065 let Constraints = "$src = $Rd" in {
2066 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2067                   DPFrm, IIC_iMOVi,
2068                   "movt", "\t$Rd, $imm",
2069                   [(set GPR:$Rd,
2070                         (or (and GPR:$src, 0xffff),
2071                             lo16AllZero:$imm))]>, UnaryDP,
2072                   Requires<[IsARM, HasV6T2]> {
2073   bits<4> Rd;
2074   bits<16> imm;
2075   let Inst{15-12} = Rd;
2076   let Inst{11-0}  = imm{11-0};
2077   let Inst{19-16} = imm{15-12};
2078   let Inst{20} = 0;
2079   let Inst{25} = 1;
2080 }
2081
2082 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2083                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2084
2085 } // Constraints
2086
2087 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2088       Requires<[IsARM, HasV6T2]>;
2089
2090 let Uses = [CPSR] in
2091 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2092                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2093                     Requires<[IsARM]>;
2094
2095 // These aren't really mov instructions, but we have to define them this way
2096 // due to flag operands.
2097
2098 let Defs = [CPSR] in {
2099 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2100                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2101                       Requires<[IsARM]>;
2102 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2103                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2104                       Requires<[IsARM]>;
2105 }
2106
2107 //===----------------------------------------------------------------------===//
2108 //  Extend Instructions.
2109 //
2110
2111 // Sign extenders
2112
2113 defm SXTB  : AI_ext_rrot<0b01101010,
2114                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2115 defm SXTH  : AI_ext_rrot<0b01101011,
2116                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2117
2118 defm SXTAB : AI_exta_rrot<0b01101010,
2119                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2120 defm SXTAH : AI_exta_rrot<0b01101011,
2121                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2122
2123 // For disassembly only
2124 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2125
2126 // For disassembly only
2127 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2128
2129 // Zero extenders
2130
2131 let AddedComplexity = 16 in {
2132 defm UXTB   : AI_ext_rrot<0b01101110,
2133                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2134 defm UXTH   : AI_ext_rrot<0b01101111,
2135                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2136 defm UXTB16 : AI_ext_rrot<0b01101100,
2137                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2138
2139 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2140 //        The transformation should probably be done as a combiner action
2141 //        instead so we can include a check for masking back in the upper
2142 //        eight bits of the source into the lower eight bits of the result.
2143 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2144 //               (UXTB16r_rot GPR:$Src, 24)>;
2145 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2146                (UXTB16r_rot GPR:$Src, 8)>;
2147
2148 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2149                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2150 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2151                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2152 }
2153
2154 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2155 // For disassembly only
2156 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2157
2158
2159 def SBFX  : I<(outs GPR:$Rd),
2160               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2161                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2162                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2163                Requires<[IsARM, HasV6T2]> {
2164   bits<4> Rd;
2165   bits<4> Rn;
2166   bits<5> lsb;
2167   bits<5> width;
2168   let Inst{27-21} = 0b0111101;
2169   let Inst{6-4}   = 0b101;
2170   let Inst{20-16} = width;
2171   let Inst{15-12} = Rd;
2172   let Inst{11-7}  = lsb;
2173   let Inst{3-0}   = Rn;
2174 }
2175
2176 def UBFX  : I<(outs GPR:$Rd),
2177               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2178                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2179                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2180                Requires<[IsARM, HasV6T2]> {
2181   bits<4> Rd;
2182   bits<4> Rn;
2183   bits<5> lsb;
2184   bits<5> width;
2185   let Inst{27-21} = 0b0111111;
2186   let Inst{6-4}   = 0b101;
2187   let Inst{20-16} = width;
2188   let Inst{15-12} = Rd;
2189   let Inst{11-7}  = lsb;
2190   let Inst{3-0}   = Rn;
2191 }
2192
2193 //===----------------------------------------------------------------------===//
2194 //  Arithmetic Instructions.
2195 //
2196
2197 defm ADD  : AsI1_bin_irs<0b0100, "add",
2198                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2199                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2200 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2201                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2202                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2203
2204 // ADD and SUB with 's' bit set.
2205 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2206                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2207                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2208 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2209                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2210                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2211
2212 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2213                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2214 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2215                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2216
2217 // ADC and SUBC with 's' bit set.
2218 let usesCustomInserter = 1 in {
2219 defm ADCS : AI1_adde_sube_s_irs<
2220               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2221 defm SBCS : AI1_adde_sube_s_irs<
2222               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2223 }
2224
2225 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2226                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2227                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2228   bits<4> Rd;
2229   bits<4> Rn;
2230   bits<12> imm;
2231   let Inst{25} = 1;
2232   let Inst{15-12} = Rd;
2233   let Inst{19-16} = Rn;
2234   let Inst{11-0} = imm;
2235 }
2236
2237 // The reg/reg form is only defined for the disassembler; for codegen it is
2238 // equivalent to SUBrr.
2239 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2240                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2241                  [/* For disassembly only; pattern left blank */]> {
2242   bits<4> Rd;
2243   bits<4> Rn;
2244   bits<4> Rm;
2245   let Inst{11-4} = 0b00000000;
2246   let Inst{25} = 0;
2247   let Inst{3-0} = Rm;
2248   let Inst{15-12} = Rd;
2249   let Inst{19-16} = Rn;
2250 }
2251
2252 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2253                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2254                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2255   bits<4> Rd;
2256   bits<4> Rn;
2257   bits<12> shift;
2258   let Inst{25} = 0;
2259   let Inst{11-0} = shift;
2260   let Inst{15-12} = Rd;
2261   let Inst{19-16} = Rn;
2262 }
2263
2264 // RSB with 's' bit set.
2265 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2266 let usesCustomInserter = 1 in {
2267 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2268                  Size4Bytes, IIC_iALUi,
2269                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2270 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2271                  Size4Bytes, IIC_iALUr,
2272                  [/* For disassembly only; pattern left blank */]>;
2273 def RSBSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2274                  Size4Bytes, IIC_iALUsr,
2275                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]>;
2276 }
2277
2278 let Uses = [CPSR] in {
2279 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2280                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2281                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2282                  Requires<[IsARM]> {
2283   bits<4> Rd;
2284   bits<4> Rn;
2285   bits<12> imm;
2286   let Inst{25} = 1;
2287   let Inst{15-12} = Rd;
2288   let Inst{19-16} = Rn;
2289   let Inst{11-0} = imm;
2290 }
2291 // The reg/reg form is only defined for the disassembler; for codegen it is
2292 // equivalent to SUBrr.
2293 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2294                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2295                  [/* For disassembly only; pattern left blank */]> {
2296   bits<4> Rd;
2297   bits<4> Rn;
2298   bits<4> Rm;
2299   let Inst{11-4} = 0b00000000;
2300   let Inst{25} = 0;
2301   let Inst{3-0} = Rm;
2302   let Inst{15-12} = Rd;
2303   let Inst{19-16} = Rn;
2304 }
2305 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2306                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2307                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2308                  Requires<[IsARM]> {
2309   bits<4> Rd;
2310   bits<4> Rn;
2311   bits<12> shift;
2312   let Inst{25} = 0;
2313   let Inst{11-0} = shift;
2314   let Inst{15-12} = Rd;
2315   let Inst{19-16} = Rn;
2316 }
2317 }
2318
2319 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2320 let usesCustomInserter = 1, Uses = [CPSR] in {
2321 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2322                   Size4Bytes, IIC_iALUi,
2323                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2324 def RSCSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2325                   Size4Bytes, IIC_iALUsr,
2326                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>;
2327 }
2328
2329 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2330 // The assume-no-carry-in form uses the negation of the input since add/sub
2331 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2332 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2333 // details.
2334 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2335              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2336 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2337              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2338 // The with-carry-in form matches bitwise not instead of the negation.
2339 // Effectively, the inverse interpretation of the carry flag already accounts
2340 // for part of the negation.
2341 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2342              (SBCri  GPR:$src, so_imm_not:$imm)>;
2343 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2344              (SBCSri GPR:$src, so_imm_not:$imm)>;
2345
2346 // Note: These are implemented in C++ code, because they have to generate
2347 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2348 // cannot produce.
2349 // (mul X, 2^n+1) -> (add (X << n), X)
2350 // (mul X, 2^n-1) -> (rsb X, (X << n))
2351
2352 // ARM Arithmetic Instruction -- for disassembly only
2353 // GPR:$dst = GPR:$a op GPR:$b
2354 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2355           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2356           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2357   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2358   bits<4> Rn;
2359   bits<4> Rd;
2360   bits<4> Rm;
2361   let Inst{27-20} = op27_20;
2362   let Inst{11-4} = op11_4;
2363   let Inst{19-16} = Rn;
2364   let Inst{15-12} = Rd;
2365   let Inst{3-0}   = Rm;
2366 }
2367
2368 // Saturating add/subtract -- for disassembly only
2369
2370 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2371                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2372                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2373 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2374                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2375                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2376 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2377                   "\t$Rd, $Rm, $Rn">;
2378 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2379                   "\t$Rd, $Rm, $Rn">;
2380
2381 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2382 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2383 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2384 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2385 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2386 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2387 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2388 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2389 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2390 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2391 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2392 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2393
2394 // Signed/Unsigned add/subtract -- for disassembly only
2395
2396 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2397 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2398 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2399 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2400 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2401 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2402 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2403 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2404 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2405 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2406 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2407 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2408
2409 // Signed/Unsigned halving add/subtract -- for disassembly only
2410
2411 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2412 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2413 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2414 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2415 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2416 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2417 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2418 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2419 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2420 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2421 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2422 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2423
2424 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2425
2426 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2427                 MulFrm /* for convenience */, NoItinerary, "usad8",
2428                 "\t$Rd, $Rn, $Rm", []>,
2429              Requires<[IsARM, HasV6]> {
2430   bits<4> Rd;
2431   bits<4> Rn;
2432   bits<4> Rm;
2433   let Inst{27-20} = 0b01111000;
2434   let Inst{15-12} = 0b1111;
2435   let Inst{7-4} = 0b0001;
2436   let Inst{19-16} = Rd;
2437   let Inst{11-8} = Rm;
2438   let Inst{3-0} = Rn;
2439 }
2440 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2441                 MulFrm /* for convenience */, NoItinerary, "usada8",
2442                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2443              Requires<[IsARM, HasV6]> {
2444   bits<4> Rd;
2445   bits<4> Rn;
2446   bits<4> Rm;
2447   bits<4> Ra;
2448   let Inst{27-20} = 0b01111000;
2449   let Inst{7-4} = 0b0001;
2450   let Inst{19-16} = Rd;
2451   let Inst{15-12} = Ra;
2452   let Inst{11-8} = Rm;
2453   let Inst{3-0} = Rn;
2454 }
2455
2456 // Signed/Unsigned saturate -- for disassembly only
2457
2458 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2459               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2460               [/* For disassembly only; pattern left blank */]> {
2461   bits<4> Rd;
2462   bits<5> sat_imm;
2463   bits<4> Rn;
2464   bits<8> sh;
2465   let Inst{27-21} = 0b0110101;
2466   let Inst{5-4} = 0b01;
2467   let Inst{20-16} = sat_imm;
2468   let Inst{15-12} = Rd;
2469   let Inst{11-7} = sh{7-3};
2470   let Inst{6} = sh{0};
2471   let Inst{3-0} = Rn;
2472 }
2473
2474 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2475                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2476                 [/* For disassembly only; pattern left blank */]> {
2477   bits<4> Rd;
2478   bits<4> sat_imm;
2479   bits<4> Rn;
2480   let Inst{27-20} = 0b01101010;
2481   let Inst{11-4} = 0b11110011;
2482   let Inst{15-12} = Rd;
2483   let Inst{19-16} = sat_imm;
2484   let Inst{3-0} = Rn;
2485 }
2486
2487 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2488               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2489               [/* For disassembly only; pattern left blank */]> {
2490   bits<4> Rd;
2491   bits<5> sat_imm;
2492   bits<4> Rn;
2493   bits<8> sh;
2494   let Inst{27-21} = 0b0110111;
2495   let Inst{5-4} = 0b01;
2496   let Inst{15-12} = Rd;
2497   let Inst{11-7} = sh{7-3};
2498   let Inst{6} = sh{0};
2499   let Inst{20-16} = sat_imm;
2500   let Inst{3-0} = Rn;
2501 }
2502
2503 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2504                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2505                 [/* For disassembly only; pattern left blank */]> {
2506   bits<4> Rd;
2507   bits<4> sat_imm;
2508   bits<4> Rn;
2509   let Inst{27-20} = 0b01101110;
2510   let Inst{11-4} = 0b11110011;
2511   let Inst{15-12} = Rd;
2512   let Inst{19-16} = sat_imm;
2513   let Inst{3-0} = Rn;
2514 }
2515
2516 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2517 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2518
2519 //===----------------------------------------------------------------------===//
2520 //  Bitwise Instructions.
2521 //
2522
2523 defm AND   : AsI1_bin_irs<0b0000, "and",
2524                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2525                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2526 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2527                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2528                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2529 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2530                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2531                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2532 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2533                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2534                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2535
2536 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2537                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2538                "bfc", "\t$Rd, $imm", "$src = $Rd",
2539                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2540                Requires<[IsARM, HasV6T2]> {
2541   bits<4> Rd;
2542   bits<10> imm;
2543   let Inst{27-21} = 0b0111110;
2544   let Inst{6-0}   = 0b0011111;
2545   let Inst{15-12} = Rd;
2546   let Inst{11-7}  = imm{4-0}; // lsb
2547   let Inst{20-16} = imm{9-5}; // width
2548 }
2549
2550 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2551 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2552                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2553                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2554                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2555                                 bf_inv_mask_imm:$imm))]>,
2556                Requires<[IsARM, HasV6T2]> {
2557   bits<4> Rd;
2558   bits<4> Rn;
2559   bits<10> imm;
2560   let Inst{27-21} = 0b0111110;
2561   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2562   let Inst{15-12} = Rd;
2563   let Inst{11-7}  = imm{4-0}; // lsb
2564   let Inst{20-16} = imm{9-5}; // width
2565   let Inst{3-0}   = Rn;
2566 }
2567
2568 // GNU as only supports this form of bfi (w/ 4 arguments)
2569 let isAsmParserOnly = 1 in
2570 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2571                                    lsb_pos_imm:$lsb, width_imm:$width),
2572                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2573                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2574                []>, Requires<[IsARM, HasV6T2]> {
2575   bits<4> Rd;
2576   bits<4> Rn;
2577   bits<5> lsb;
2578   bits<5> width;
2579   let Inst{27-21} = 0b0111110;
2580   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2581   let Inst{15-12} = Rd;
2582   let Inst{11-7}  = lsb;
2583   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2584   let Inst{3-0}   = Rn;
2585 }
2586
2587 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2588                   "mvn", "\t$Rd, $Rm",
2589                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2590   bits<4> Rd;
2591   bits<4> Rm;
2592   let Inst{25} = 0;
2593   let Inst{19-16} = 0b0000;
2594   let Inst{11-4} = 0b00000000;
2595   let Inst{15-12} = Rd;
2596   let Inst{3-0} = Rm;
2597 }
2598 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2599                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2600                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2601   bits<4> Rd;
2602   bits<12> shift;
2603   let Inst{25} = 0;
2604   let Inst{19-16} = 0b0000;
2605   let Inst{15-12} = Rd;
2606   let Inst{11-0} = shift;
2607 }
2608 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2609 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2610                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2611                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2612   bits<4> Rd;
2613   bits<12> imm;
2614   let Inst{25} = 1;
2615   let Inst{19-16} = 0b0000;
2616   let Inst{15-12} = Rd;
2617   let Inst{11-0} = imm;
2618 }
2619
2620 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2621              (BICri GPR:$src, so_imm_not:$imm)>;
2622
2623 //===----------------------------------------------------------------------===//
2624 //  Multiply Instructions.
2625 //
2626 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2627              string opc, string asm, list<dag> pattern>
2628   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2629   bits<4> Rd;
2630   bits<4> Rm;
2631   bits<4> Rn;
2632   let Inst{19-16} = Rd;
2633   let Inst{11-8}  = Rm;
2634   let Inst{3-0}   = Rn;
2635 }
2636 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2637              string opc, string asm, list<dag> pattern>
2638   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2639   bits<4> RdLo;
2640   bits<4> RdHi;
2641   bits<4> Rm;
2642   bits<4> Rn;
2643   let Inst{19-16} = RdHi;
2644   let Inst{15-12} = RdLo;
2645   let Inst{11-8}  = Rm;
2646   let Inst{3-0}   = Rn;
2647 }
2648
2649 let isCommutable = 1 in {
2650 let Constraints = "@earlyclobber $Rd" in
2651 def MULv5: ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2652                                           pred:$p, cc_out:$s),
2653                           Size4Bytes, IIC_iMUL32,
2654                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2655                         Requires<[IsARM, NoV6]>;
2656
2657 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2658                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2659                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2660                    Requires<[IsARM, HasV6]> {
2661   let Inst{15-12} = 0b0000;
2662 }
2663 }
2664
2665 let Constraints = "@earlyclobber $Rd" in
2666 def MLAv5: ARMPseudoInst<(outs GPR:$Rd),
2667                          (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2668                          Size4Bytes, IIC_iMAC32,
2669                          [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2670                         Requires<[IsARM, NoV6]> {
2671   bits<4> Ra;
2672   let Inst{15-12} = Ra;
2673 }
2674 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2675                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2676                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2677                    Requires<[IsARM, HasV6]> {
2678   bits<4> Ra;
2679   let Inst{15-12} = Ra;
2680 }
2681
2682 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2683                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2684                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2685                    Requires<[IsARM, HasV6T2]> {
2686   bits<4> Rd;
2687   bits<4> Rm;
2688   bits<4> Rn;
2689   bits<4> Ra;
2690   let Inst{19-16} = Rd;
2691   let Inst{15-12} = Ra;
2692   let Inst{11-8}  = Rm;
2693   let Inst{3-0}   = Rn;
2694 }
2695
2696 // Extra precision multiplies with low / high results
2697
2698 let neverHasSideEffects = 1 in {
2699 let isCommutable = 1 in {
2700 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2701 def SMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2702                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2703                             Size4Bytes, IIC_iMUL64, []>,
2704                            Requires<[IsARM, NoV6]>;
2705
2706 def UMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2707                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2708                             Size4Bytes, IIC_iMUL64, []>,
2709                            Requires<[IsARM, NoV6]>;
2710 }
2711
2712 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2713                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2714                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2715                     Requires<[IsARM, HasV6]>;
2716
2717 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2718                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2719                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2720                     Requires<[IsARM, HasV6]>;
2721 }
2722
2723 // Multiply + accumulate
2724 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2725 def SMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2726                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2727                             Size4Bytes, IIC_iMAC64, []>,
2728                            Requires<[IsARM, NoV6]>;
2729 def UMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2730                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2731                             Size4Bytes, IIC_iMAC64, []>,
2732                            Requires<[IsARM, NoV6]>;
2733 def UMAALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2734                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2735                             Size4Bytes, IIC_iMAC64, []>,
2736                            Requires<[IsARM, NoV6]>;
2737
2738 }
2739
2740 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2741                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2742                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2743                     Requires<[IsARM, HasV6]>;
2744 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2745                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2746                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2747                     Requires<[IsARM, HasV6]>;
2748
2749 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2750                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2751                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2752                     Requires<[IsARM, HasV6]> {
2753   bits<4> RdLo;
2754   bits<4> RdHi;
2755   bits<4> Rm;
2756   bits<4> Rn;
2757   let Inst{19-16} = RdLo;
2758   let Inst{15-12} = RdHi;
2759   let Inst{11-8}  = Rm;
2760   let Inst{3-0}   = Rn;
2761 }
2762 } // neverHasSideEffects
2763
2764 // Most significant word multiply
2765 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2766                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2767                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2768             Requires<[IsARM, HasV6]> {
2769   let Inst{15-12} = 0b1111;
2770 }
2771
2772 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2773                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2774                [/* For disassembly only; pattern left blank */]>,
2775             Requires<[IsARM, HasV6]> {
2776   let Inst{15-12} = 0b1111;
2777 }
2778
2779 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2780                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2781                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2782                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2783             Requires<[IsARM, HasV6]>;
2784
2785 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2786                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2787                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2788                [/* For disassembly only; pattern left blank */]>,
2789             Requires<[IsARM, HasV6]>;
2790
2791 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2792                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2793                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2794                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2795             Requires<[IsARM, HasV6]>;
2796
2797 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2798                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2799                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2800                [/* For disassembly only; pattern left blank */]>,
2801             Requires<[IsARM, HasV6]>;
2802
2803 multiclass AI_smul<string opc, PatFrag opnode> {
2804   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2805               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2806               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2807                                       (sext_inreg GPR:$Rm, i16)))]>,
2808            Requires<[IsARM, HasV5TE]>;
2809
2810   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2811               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2812               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2813                                       (sra GPR:$Rm, (i32 16))))]>,
2814            Requires<[IsARM, HasV5TE]>;
2815
2816   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2817               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2818               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2819                                       (sext_inreg GPR:$Rm, i16)))]>,
2820            Requires<[IsARM, HasV5TE]>;
2821
2822   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2823               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2824               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2825                                       (sra GPR:$Rm, (i32 16))))]>,
2826             Requires<[IsARM, HasV5TE]>;
2827
2828   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2829               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2830               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2831                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2832            Requires<[IsARM, HasV5TE]>;
2833
2834   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2835               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2836               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2837                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2838             Requires<[IsARM, HasV5TE]>;
2839 }
2840
2841
2842 multiclass AI_smla<string opc, PatFrag opnode> {
2843   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2844               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2845               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2846               [(set GPR:$Rd, (add GPR:$Ra,
2847                                (opnode (sext_inreg GPR:$Rn, i16),
2848                                        (sext_inreg GPR:$Rm, i16))))]>,
2849            Requires<[IsARM, HasV5TE]>;
2850
2851   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2852               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2853               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2854               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2855                                                    (sra GPR:$Rm, (i32 16)))))]>,
2856            Requires<[IsARM, HasV5TE]>;
2857
2858   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2859               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2860               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2861               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2862                                                 (sext_inreg GPR:$Rm, i16))))]>,
2863            Requires<[IsARM, HasV5TE]>;
2864
2865   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2866               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2867               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2868              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2869                                                    (sra GPR:$Rm, (i32 16)))))]>,
2870             Requires<[IsARM, HasV5TE]>;
2871
2872   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2873               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2874               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2875               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2876                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2877            Requires<[IsARM, HasV5TE]>;
2878
2879   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2880               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2881               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2882               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2883                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2884             Requires<[IsARM, HasV5TE]>;
2885 }
2886
2887 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2888 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2889
2890 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2891 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2892                       (ins GPR:$Rn, GPR:$Rm),
2893                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2894                       [/* For disassembly only; pattern left blank */]>,
2895               Requires<[IsARM, HasV5TE]>;
2896
2897 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2898                       (ins GPR:$Rn, GPR:$Rm),
2899                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2900                       [/* For disassembly only; pattern left blank */]>,
2901               Requires<[IsARM, HasV5TE]>;
2902
2903 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2904                       (ins GPR:$Rn, GPR:$Rm),
2905                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2906                       [/* For disassembly only; pattern left blank */]>,
2907               Requires<[IsARM, HasV5TE]>;
2908
2909 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2910                       (ins GPR:$Rn, GPR:$Rm),
2911                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2912                       [/* For disassembly only; pattern left blank */]>,
2913               Requires<[IsARM, HasV5TE]>;
2914
2915 // Helper class for AI_smld -- for disassembly only
2916 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2917                     InstrItinClass itin, string opc, string asm>
2918   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2919   bits<4> Rn;
2920   bits<4> Rm;
2921   let Inst{4}     = 1;
2922   let Inst{5}     = swap;
2923   let Inst{6}     = sub;
2924   let Inst{7}     = 0;
2925   let Inst{21-20} = 0b00;
2926   let Inst{22}    = long;
2927   let Inst{27-23} = 0b01110;
2928   let Inst{11-8}  = Rm;
2929   let Inst{3-0}   = Rn;
2930 }
2931 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2932                 InstrItinClass itin, string opc, string asm>
2933   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2934   bits<4> Rd;
2935   let Inst{15-12} = 0b1111;
2936   let Inst{19-16} = Rd;
2937 }
2938 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2939                 InstrItinClass itin, string opc, string asm>
2940   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2941   bits<4> Ra;
2942   let Inst{15-12} = Ra;
2943 }
2944 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2945                   InstrItinClass itin, string opc, string asm>
2946   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2947   bits<4> RdLo;
2948   bits<4> RdHi;
2949   let Inst{19-16} = RdHi;
2950   let Inst{15-12} = RdLo;
2951 }
2952
2953 multiclass AI_smld<bit sub, string opc> {
2954
2955   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2956                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2957
2958   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2959                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2960
2961   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2962                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2963                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2964
2965   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2966                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2967                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2968
2969 }
2970
2971 defm SMLA : AI_smld<0, "smla">;
2972 defm SMLS : AI_smld<1, "smls">;
2973
2974 multiclass AI_sdml<bit sub, string opc> {
2975
2976   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2977                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2978   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2979                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2980 }
2981
2982 defm SMUA : AI_sdml<0, "smua">;
2983 defm SMUS : AI_sdml<1, "smus">;
2984
2985 //===----------------------------------------------------------------------===//
2986 //  Misc. Arithmetic Instructions.
2987 //
2988
2989 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2990               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2991               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2992
2993 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2994               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2995               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2996            Requires<[IsARM, HasV6T2]>;
2997
2998 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2999               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3000               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3001
3002 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3003                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3004                [(set GPR:$Rd,
3005                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
3006                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
3007                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
3008                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
3009                Requires<[IsARM, HasV6]>;
3010
3011 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3012                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3013                [(set GPR:$Rd,
3014                   (sext_inreg
3015                     (or (srl GPR:$Rm, (i32 8)),
3016                         (shl GPR:$Rm, (i32 8))), i16))]>,
3017                Requires<[IsARM, HasV6]>;
3018
3019 def : ARMV6Pat<(sext_inreg (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
3020                                (shl GPR:$Rm, (i32 8))), i16),
3021                (REVSH GPR:$Rm)>;
3022
3023 // Need the AddedComplexity or else MOVs + REV would be chosen.
3024 let AddedComplexity = 5 in
3025 def : ARMV6Pat<(sra (bswap GPR:$Rm), (i32 16)), (REVSH GPR:$Rm)>;
3026
3027 def lsl_shift_imm : SDNodeXForm<imm, [{
3028   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3029   return CurDAG->getTargetConstant(Sh, MVT::i32);
3030 }]>;
3031
3032 def lsl_amt : ImmLeaf<i32, [{
3033   return Imm > 0 && Imm < 32;
3034 }], lsl_shift_imm>;
3035
3036 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3037                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3038                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3039                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3040                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3041                                        0xFFFF0000)))]>,
3042                Requires<[IsARM, HasV6]>;
3043
3044 // Alternate cases for PKHBT where identities eliminate some nodes.
3045 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3046                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3047 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3048                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3049
3050 def asr_shift_imm : SDNodeXForm<imm, [{
3051   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3052   return CurDAG->getTargetConstant(Sh, MVT::i32);
3053 }]>;
3054
3055 def asr_amt : ImmLeaf<i32, [{
3056   return Imm > 0 && Imm <= 32;
3057 }], asr_shift_imm>;
3058
3059 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3060 // will match the pattern below.
3061 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3062                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3063                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3064                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3065                                   (and (sra GPR:$Rm, asr_amt:$sh),
3066                                        0xFFFF)))]>,
3067                Requires<[IsARM, HasV6]>;
3068
3069 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3070 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3071 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3072                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3073 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3074                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3075                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3076
3077 //===----------------------------------------------------------------------===//
3078 //  Comparison Instructions...
3079 //
3080
3081 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3082                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3083                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3084
3085 // ARMcmpZ can re-use the above instruction definitions.
3086 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3087              (CMPri   GPR:$src, so_imm:$imm)>;
3088 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3089              (CMPrr   GPR:$src, GPR:$rhs)>;
3090 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3091              (CMPrs   GPR:$src, so_reg:$rhs)>;
3092
3093 // FIXME: We have to be careful when using the CMN instruction and comparison
3094 // with 0. One would expect these two pieces of code should give identical
3095 // results:
3096 //
3097 //   rsbs r1, r1, 0
3098 //   cmp  r0, r1
3099 //   mov  r0, #0
3100 //   it   ls
3101 //   mov  r0, #1
3102 //
3103 // and:
3104 //
3105 //   cmn  r0, r1
3106 //   mov  r0, #0
3107 //   it   ls
3108 //   mov  r0, #1
3109 //
3110 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3111 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3112 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3113 // value of r0 and the carry bit (because the "carry bit" parameter to
3114 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3115 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3116 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3117 // parameter to AddWithCarry is defined as 0).
3118 //
3119 // When x is 0 and unsigned:
3120 //
3121 //    x = 0
3122 //   ~x = 0xFFFF FFFF
3123 //   ~x + 1 = 0x1 0000 0000
3124 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3125 //
3126 // Therefore, we should disable CMN when comparing against zero, until we can
3127 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3128 // when it's a comparison which doesn't look at the 'carry' flag).
3129 //
3130 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3131 //
3132 // This is related to <rdar://problem/7569620>.
3133 //
3134 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3135 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3136
3137 // Note that TST/TEQ don't set all the same flags that CMP does!
3138 defm TST  : AI1_cmp_irs<0b1000, "tst",
3139                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3140                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3141 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3142                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3143                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3144
3145 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3146                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3147                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3148
3149 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3150 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3151
3152 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3153              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3154
3155 // Pseudo i64 compares for some floating point compares.
3156 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3157     Defs = [CPSR] in {
3158 def BCCi64 : PseudoInst<(outs),
3159     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3160      IIC_Br,
3161     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3162
3163 def BCCZi64 : PseudoInst<(outs),
3164      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3165     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3166 } // usesCustomInserter
3167
3168
3169 // Conditional moves
3170 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3171 // a two-value operand where a dag node expects two operands. :(
3172 let neverHasSideEffects = 1 in {
3173 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3174                            Size4Bytes, IIC_iCMOVr,
3175   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3176       RegConstraint<"$false = $Rd">;
3177 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3178                            (ins GPR:$false, so_reg:$shift, pred:$p),
3179                            Size4Bytes, IIC_iCMOVsr,
3180   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3181       RegConstraint<"$false = $Rd">;
3182
3183 let isMoveImm = 1 in
3184 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3185                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3186                              Size4Bytes, IIC_iMOVi,
3187                              []>,
3188       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3189
3190 let isMoveImm = 1 in
3191 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3192                            (ins GPR:$false, so_imm:$imm, pred:$p),
3193                            Size4Bytes, IIC_iCMOVi,
3194    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3195       RegConstraint<"$false = $Rd">;
3196
3197 // Two instruction predicate mov immediate.
3198 let isMoveImm = 1 in
3199 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3200                                 (ins GPR:$false, i32imm:$src, pred:$p),
3201                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3202
3203 let isMoveImm = 1 in
3204 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3205                            (ins GPR:$false, so_imm:$imm, pred:$p),
3206                            Size4Bytes, IIC_iCMOVi,
3207  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3208                 RegConstraint<"$false = $Rd">;
3209 } // neverHasSideEffects
3210
3211 //===----------------------------------------------------------------------===//
3212 // Atomic operations intrinsics
3213 //
3214
3215 def memb_opt : Operand<i32> {
3216   let PrintMethod = "printMemBOption";
3217   let ParserMatchClass = MemBarrierOptOperand;
3218 }
3219
3220 // memory barriers protect the atomic sequences
3221 let hasSideEffects = 1 in {
3222 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3223                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3224                 Requires<[IsARM, HasDB]> {
3225   bits<4> opt;
3226   let Inst{31-4} = 0xf57ff05;
3227   let Inst{3-0} = opt;
3228 }
3229 }
3230
3231 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3232                 "dsb", "\t$opt",
3233                 [/* For disassembly only; pattern left blank */]>,
3234                 Requires<[IsARM, HasDB]> {
3235   bits<4> opt;
3236   let Inst{31-4} = 0xf57ff04;
3237   let Inst{3-0} = opt;
3238 }
3239
3240 // ISB has only full system option -- for disassembly only
3241 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3242                 Requires<[IsARM, HasDB]> {
3243   let Inst{31-4} = 0xf57ff06;
3244   let Inst{3-0} = 0b1111;
3245 }
3246
3247 let usesCustomInserter = 1 in {
3248   let Uses = [CPSR] in {
3249     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3250       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3251       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3252     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3253       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3254       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3255     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3256       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3257       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3258     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3259       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3260       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3261     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3262       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3263       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3264     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3265       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3266       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3267     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3268       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3269       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3270     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3271       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3272       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3273     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3274       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3275       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3276     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3277       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3278       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3279     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3280       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3281       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3282     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3283       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3284       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3285     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3286       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3287       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3288     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3290       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3291     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3292       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3293       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3294     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3295       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3296       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3297     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3298       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3299       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3300     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3301       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3302       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3303     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3304       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3305       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3306     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3307       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3308       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3309     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3310       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3311       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3312     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3313       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3314       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3315     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3316       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3317       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3318     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3319       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3320       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3321     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3322       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3323       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3324     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3325       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3326       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3327     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3328       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3329       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3330     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3331       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3332       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3333     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3334       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3335       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3336     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3337       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3338       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3339
3340     def ATOMIC_SWAP_I8 : PseudoInst<
3341       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3342       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3343     def ATOMIC_SWAP_I16 : PseudoInst<
3344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3345       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3346     def ATOMIC_SWAP_I32 : PseudoInst<
3347       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3348       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3349
3350     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3352       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3353     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3355       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3356     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3357       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3358       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3359 }
3360 }
3361
3362 let mayLoad = 1 in {
3363 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3364                     "ldrexb", "\t$Rt, $addr", []>;
3365 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3366                     "ldrexh", "\t$Rt, $addr", []>;
3367 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3368                     "ldrex", "\t$Rt, $addr", []>;
3369 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3370                     NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3371 }
3372
3373 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3374 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3375                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3376 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3377                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3378 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3379                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3380 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3381                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3382                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3383 }
3384
3385 // Clear-Exclusive is for disassembly only.
3386 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3387                 [/* For disassembly only; pattern left blank */]>,
3388             Requires<[IsARM, HasV7]>  {
3389   let Inst{31-0} = 0b11110101011111111111000000011111;
3390 }
3391
3392 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3393 let mayLoad = 1 in {
3394 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3395              [/* For disassembly only; pattern left blank */]>;
3396 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3397              [/* For disassembly only; pattern left blank */]>;
3398 }
3399
3400 //===----------------------------------------------------------------------===//
3401 // Coprocessor Instructions.
3402 //
3403
3404 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3405             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3406             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3407             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3408                           imm:$CRm, imm:$opc2)]> {
3409   bits<4> opc1;
3410   bits<4> CRn;
3411   bits<4> CRd;
3412   bits<4> cop;
3413   bits<3> opc2;
3414   bits<4> CRm;
3415
3416   let Inst{3-0}   = CRm;
3417   let Inst{4}     = 0;
3418   let Inst{7-5}   = opc2;
3419   let Inst{11-8}  = cop;
3420   let Inst{15-12} = CRd;
3421   let Inst{19-16} = CRn;
3422   let Inst{23-20} = opc1;
3423 }
3424
3425 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3426                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3427                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3428                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3429                               imm:$CRm, imm:$opc2)]> {
3430   let Inst{31-28} = 0b1111;
3431   bits<4> opc1;
3432   bits<4> CRn;
3433   bits<4> CRd;
3434   bits<4> cop;
3435   bits<3> opc2;
3436   bits<4> CRm;
3437
3438   let Inst{3-0}   = CRm;
3439   let Inst{4}     = 0;
3440   let Inst{7-5}   = opc2;
3441   let Inst{11-8}  = cop;
3442   let Inst{15-12} = CRd;
3443   let Inst{19-16} = CRn;
3444   let Inst{23-20} = opc1;
3445 }
3446
3447 class ACI<dag oops, dag iops, string opc, string asm,
3448           IndexMode im = IndexModeNone>
3449   : InoP<oops, iops, AddrModeNone, Size4Bytes, im, BrFrm, NoItinerary,
3450          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3451   let Inst{27-25} = 0b110;
3452 }
3453
3454 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3455
3456   def _OFFSET : ACI<(outs),
3457       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3458       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3459     let Inst{31-28} = op31_28;
3460     let Inst{24} = 1; // P = 1
3461     let Inst{21} = 0; // W = 0
3462     let Inst{22} = 0; // D = 0
3463     let Inst{20} = load;
3464   }
3465
3466   def _PRE : ACI<(outs),
3467       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3468       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3469     let Inst{31-28} = op31_28;
3470     let Inst{24} = 1; // P = 1
3471     let Inst{21} = 1; // W = 1
3472     let Inst{22} = 0; // D = 0
3473     let Inst{20} = load;
3474   }
3475
3476   def _POST : ACI<(outs),
3477       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3478       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3479     let Inst{31-28} = op31_28;
3480     let Inst{24} = 0; // P = 0
3481     let Inst{21} = 1; // W = 1
3482     let Inst{22} = 0; // D = 0
3483     let Inst{20} = load;
3484   }
3485
3486   def _OPTION : ACI<(outs),
3487       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3488             ops),
3489       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3490     let Inst{31-28} = op31_28;
3491     let Inst{24} = 0; // P = 0
3492     let Inst{23} = 1; // U = 1
3493     let Inst{21} = 0; // W = 0
3494     let Inst{22} = 0; // D = 0
3495     let Inst{20} = load;
3496   }
3497
3498   def L_OFFSET : ACI<(outs),
3499       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3500       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3501     let Inst{31-28} = op31_28;
3502     let Inst{24} = 1; // P = 1
3503     let Inst{21} = 0; // W = 0
3504     let Inst{22} = 1; // D = 1
3505     let Inst{20} = load;
3506   }
3507
3508   def L_PRE : ACI<(outs),
3509       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3510       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3511       IndexModePre> {
3512     let Inst{31-28} = op31_28;
3513     let Inst{24} = 1; // P = 1
3514     let Inst{21} = 1; // W = 1
3515     let Inst{22} = 1; // D = 1
3516     let Inst{20} = load;
3517   }
3518
3519   def L_POST : ACI<(outs),
3520       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3521       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3522       IndexModePost> {
3523     let Inst{31-28} = op31_28;
3524     let Inst{24} = 0; // P = 0
3525     let Inst{21} = 1; // W = 1
3526     let Inst{22} = 1; // D = 1
3527     let Inst{20} = load;
3528   }
3529
3530   def L_OPTION : ACI<(outs),
3531       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3532             ops),
3533       !strconcat(!strconcat(opc, "l"), cond),
3534       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3535     let Inst{31-28} = op31_28;
3536     let Inst{24} = 0; // P = 0
3537     let Inst{23} = 1; // U = 1
3538     let Inst{21} = 0; // W = 0
3539     let Inst{22} = 1; // D = 1
3540     let Inst{20} = load;
3541   }
3542 }
3543
3544 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3545 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3546 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3547 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3548
3549 //===----------------------------------------------------------------------===//
3550 // Move between coprocessor and ARM core register -- for disassembly only
3551 //
3552
3553 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3554                 list<dag> pattern>
3555   : ABI<0b1110, oops, iops, NoItinerary, opc,
3556         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3557   let Inst{20} = direction;
3558   let Inst{4} = 1;
3559
3560   bits<4> Rt;
3561   bits<4> cop;
3562   bits<3> opc1;
3563   bits<3> opc2;
3564   bits<4> CRm;
3565   bits<4> CRn;
3566
3567   let Inst{15-12} = Rt;
3568   let Inst{11-8}  = cop;
3569   let Inst{23-21} = opc1;
3570   let Inst{7-5}   = opc2;
3571   let Inst{3-0}   = CRm;
3572   let Inst{19-16} = CRn;
3573 }
3574
3575 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3576                     (outs),
3577                     (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3578                          c_imm:$CRm, i32imm:$opc2),
3579                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3580                                   imm:$CRm, imm:$opc2)]>;
3581 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3582                     (outs GPR:$Rt),
3583                     (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3584                          i32imm:$opc2), []>;
3585
3586 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3587              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3588
3589 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3590                  list<dag> pattern>
3591   : ABXI<0b1110, oops, iops, NoItinerary,
3592          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3593   let Inst{31-28} = 0b1111;
3594   let Inst{20} = direction;
3595   let Inst{4} = 1;
3596
3597   bits<4> Rt;
3598   bits<4> cop;
3599   bits<3> opc1;
3600   bits<3> opc2;
3601   bits<4> CRm;
3602   bits<4> CRn;
3603
3604   let Inst{15-12} = Rt;
3605   let Inst{11-8}  = cop;
3606   let Inst{23-21} = opc1;
3607   let Inst{7-5}   = opc2;
3608   let Inst{3-0}   = CRm;
3609   let Inst{19-16} = CRn;
3610 }
3611
3612 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3613                       (outs),
3614                       (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3615                            c_imm:$CRm, i32imm:$opc2),
3616                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3617                                      imm:$CRm, imm:$opc2)]>;
3618 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3619                       (outs GPR:$Rt),
3620                       (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3621                            i32imm:$opc2), []>;
3622
3623 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3624                               imm:$CRm, imm:$opc2),
3625                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3626
3627 class MovRRCopro<string opc, bit direction,
3628                  list<dag> pattern = [/* For disassembly only */]>
3629   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3630         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3631         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3632   let Inst{23-21} = 0b010;
3633   let Inst{20} = direction;
3634
3635   bits<4> Rt;
3636   bits<4> Rt2;
3637   bits<4> cop;
3638   bits<4> opc1;
3639   bits<4> CRm;
3640
3641   let Inst{15-12} = Rt;
3642   let Inst{19-16} = Rt2;
3643   let Inst{11-8}  = cop;
3644   let Inst{7-4}   = opc1;
3645   let Inst{3-0}   = CRm;
3646 }
3647
3648 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3649                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3650                                      imm:$CRm)]>;
3651 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3652
3653 class MovRRCopro2<string opc, bit direction,
3654                   list<dag> pattern = [/* For disassembly only */]>
3655   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3656          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3657          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3658   let Inst{31-28} = 0b1111;
3659   let Inst{23-21} = 0b010;
3660   let Inst{20} = direction;
3661
3662   bits<4> Rt;
3663   bits<4> Rt2;
3664   bits<4> cop;
3665   bits<4> opc1;
3666   bits<4> CRm;
3667
3668   let Inst{15-12} = Rt;
3669   let Inst{19-16} = Rt2;
3670   let Inst{11-8}  = cop;
3671   let Inst{7-4}   = opc1;
3672   let Inst{3-0}   = CRm;
3673 }
3674
3675 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3676                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3677                                         imm:$CRm)]>;
3678 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3679
3680 //===----------------------------------------------------------------------===//
3681 // Move between special register and ARM core register -- for disassembly only
3682 //
3683
3684 // Move to ARM core register from Special Register
3685 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3686               [/* For disassembly only; pattern left blank */]> {
3687   bits<4> Rd;
3688   let Inst{23-16} = 0b00001111;
3689   let Inst{15-12} = Rd;
3690   let Inst{7-4} = 0b0000;
3691 }
3692
3693 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3694               [/* For disassembly only; pattern left blank */]> {
3695   bits<4> Rd;
3696   let Inst{23-16} = 0b01001111;
3697   let Inst{15-12} = Rd;
3698   let Inst{7-4} = 0b0000;
3699 }
3700
3701 // Move from ARM core register to Special Register
3702 //
3703 // No need to have both system and application versions, the encodings are the
3704 // same and the assembly parser has no way to distinguish between them. The mask
3705 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3706 // the mask with the fields to be accessed in the special register.
3707 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3708               "msr", "\t$mask, $Rn",
3709               [/* For disassembly only; pattern left blank */]> {
3710   bits<5> mask;
3711   bits<4> Rn;
3712
3713   let Inst{23} = 0;
3714   let Inst{22} = mask{4}; // R bit
3715   let Inst{21-20} = 0b10;
3716   let Inst{19-16} = mask{3-0};
3717   let Inst{15-12} = 0b1111;
3718   let Inst{11-4} = 0b00000000;
3719   let Inst{3-0} = Rn;
3720 }
3721
3722 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3723                "msr", "\t$mask, $a",
3724                [/* For disassembly only; pattern left blank */]> {
3725   bits<5> mask;
3726   bits<12> a;
3727
3728   let Inst{23} = 0;
3729   let Inst{22} = mask{4}; // R bit
3730   let Inst{21-20} = 0b10;
3731   let Inst{19-16} = mask{3-0};
3732   let Inst{15-12} = 0b1111;
3733   let Inst{11-0} = a;
3734 }
3735
3736 //===----------------------------------------------------------------------===//
3737 // TLS Instructions
3738 //
3739
3740 // __aeabi_read_tp preserves the registers r1-r3.
3741 // This is a pseudo inst so that we can get the encoding right,
3742 // complete with fixup for the aeabi_read_tp function.
3743 let isCall = 1,
3744   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3745   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3746                [(set R0, ARMthread_pointer)]>;
3747 }
3748
3749 //===----------------------------------------------------------------------===//
3750 // SJLJ Exception handling intrinsics
3751 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3752 //   address and save #0 in R0 for the non-longjmp case.
3753 //   Since by its nature we may be coming from some other function to get
3754 //   here, and we're using the stack frame for the containing function to
3755 //   save/restore registers, we can't keep anything live in regs across
3756 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3757 //   when we get here from a longjmp(). We force everything out of registers
3758 //   except for our own input by listing the relevant registers in Defs. By
3759 //   doing so, we also cause the prologue/epilogue code to actively preserve
3760 //   all of the callee-saved resgisters, which is exactly what we want.
3761 //   A constant value is passed in $val, and we use the location as a scratch.
3762 //
3763 // These are pseudo-instructions and are lowered to individual MC-insts, so
3764 // no encoding information is necessary.
3765 let Defs =
3766   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,
3767     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
3768   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3769                                NoItinerary,
3770                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3771                            Requires<[IsARM, HasVFP2]>;
3772 }
3773
3774 let Defs =
3775   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3776   hasSideEffects = 1, isBarrier = 1 in {
3777   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3778                                    NoItinerary,
3779                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3780                                 Requires<[IsARM, NoVFP]>;
3781 }
3782
3783 // FIXME: Non-Darwin version(s)
3784 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3785     Defs = [ R7, LR, SP ] in {
3786 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3787                              NoItinerary,
3788                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3789                                 Requires<[IsARM, IsDarwin]>;
3790 }
3791
3792 // eh.sjlj.dispatchsetup pseudo-instruction.
3793 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3794 // handled when the pseudo is expanded (which happens before any passes
3795 // that need the instruction size).
3796 let isBarrier = 1, hasSideEffects = 1 in
3797 def Int_eh_sjlj_dispatchsetup :
3798  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3799             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3800               Requires<[IsDarwin]>;
3801
3802 //===----------------------------------------------------------------------===//
3803 // Non-Instruction Patterns
3804 //
3805
3806 // Large immediate handling.
3807
3808 // 32-bit immediate using two piece so_imms or movw + movt.
3809 // This is a single pseudo instruction, the benefit is that it can be remat'd
3810 // as a single unit instead of having to handle reg inputs.
3811 // FIXME: Remove this when we can do generalized remat.
3812 let isReMaterializable = 1, isMoveImm = 1 in
3813 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3814                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3815                            Requires<[IsARM]>;
3816
3817 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3818 // It also makes it possible to rematerialize the instructions.
3819 // FIXME: Remove this when we can do generalized remat and when machine licm
3820 // can properly the instructions.
3821 let isReMaterializable = 1 in {
3822 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3823                               IIC_iMOVix2addpc,
3824                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3825                         Requires<[IsARM, UseMovt]>;
3826
3827 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3828                              IIC_iMOVix2,
3829                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3830                         Requires<[IsARM, UseMovt]>;
3831
3832 let AddedComplexity = 10 in
3833 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3834                                 IIC_iMOVix2ld,
3835                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3836                     Requires<[IsARM, UseMovt]>;
3837 } // isReMaterializable
3838
3839 // ConstantPool, GlobalAddress, and JumpTable
3840 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3841             Requires<[IsARM, DontUseMovt]>;
3842 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3843 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3844             Requires<[IsARM, UseMovt]>;
3845 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3846              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3847
3848 // TODO: add,sub,and, 3-instr forms?
3849
3850 // Tail calls
3851 def : ARMPat<(ARMtcret tcGPR:$dst),
3852           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3853
3854 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3855           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3856
3857 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3858           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3859
3860 def : ARMPat<(ARMtcret tcGPR:$dst),
3861           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3862
3863 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3864           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3865
3866 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3867           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3868
3869 // Direct calls
3870 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3871       Requires<[IsARM, IsNotDarwin]>;
3872 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3873       Requires<[IsARM, IsDarwin]>;
3874
3875 // zextload i1 -> zextload i8
3876 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3877 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3878
3879 // extload -> zextload
3880 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3881 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3882 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3883 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3884
3885 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3886
3887 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3888 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3889
3890 // smul* and smla*
3891 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3892                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3893                  (SMULBB GPR:$a, GPR:$b)>;
3894 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3895                  (SMULBB GPR:$a, GPR:$b)>;
3896 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3897                       (sra GPR:$b, (i32 16))),
3898                  (SMULBT GPR:$a, GPR:$b)>;
3899 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3900                  (SMULBT GPR:$a, GPR:$b)>;
3901 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3902                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3903                  (SMULTB GPR:$a, GPR:$b)>;
3904 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3905                 (SMULTB GPR:$a, GPR:$b)>;
3906 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3907                       (i32 16)),
3908                  (SMULWB GPR:$a, GPR:$b)>;
3909 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3910                  (SMULWB GPR:$a, GPR:$b)>;
3911
3912 def : ARMV5TEPat<(add GPR:$acc,
3913                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3914                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3915                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3916 def : ARMV5TEPat<(add GPR:$acc,
3917                       (mul sext_16_node:$a, sext_16_node:$b)),
3918                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3919 def : ARMV5TEPat<(add GPR:$acc,
3920                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3921                            (sra GPR:$b, (i32 16)))),
3922                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3923 def : ARMV5TEPat<(add GPR:$acc,
3924                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3925                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3926 def : ARMV5TEPat<(add GPR:$acc,
3927                       (mul (sra GPR:$a, (i32 16)),
3928                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3929                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3930 def : ARMV5TEPat<(add GPR:$acc,
3931                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3932                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3933 def : ARMV5TEPat<(add GPR:$acc,
3934                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3935                            (i32 16))),
3936                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3937 def : ARMV5TEPat<(add GPR:$acc,
3938                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3939                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3940
3941
3942 // Pre-v7 uses MCR for synchronization barriers.
3943 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
3944          Requires<[IsARM, HasV6]>;
3945
3946
3947 //===----------------------------------------------------------------------===//
3948 // Thumb Support
3949 //
3950
3951 include "ARMInstrThumb.td"
3952
3953 //===----------------------------------------------------------------------===//
3954 // Thumb2 Support
3955 //
3956
3957 include "ARMInstrThumb2.td"
3958
3959 //===----------------------------------------------------------------------===//
3960 // Floating Point Support
3961 //
3962
3963 include "ARMInstrVFP.td"
3964
3965 //===----------------------------------------------------------------------===//
3966 // Advanced SIMD (NEON) Support
3967 //
3968
3969 include "ARMInstrNEON.td"
3970