lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                                  SDTCisInt<2>]>;
  49
  50 def SDT_ARMMEMBARRIERV7  : SDTypeProfile<0, 0, []>;
  51 def SDT_ARMSYNCBARRIERV7 : SDTypeProfile<0, 0, []>;
  52 def SDT_ARMMEMBARRIERV6  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  53 def SDT_ARMSYNCBARRIERV6 : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  54
  55 // Node definitions.
  56 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  57 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  58
  59 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  60                               [SDNPHasChain, SDNPOutFlag]>;
  61 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  62                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  63
  64 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  65                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  66 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  67                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  68 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  69                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  70
  71 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  72                               [SDNPHasChain, SDNPOptInFlag]>;
  73
  74 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  75                               [SDNPInFlag]>;
  76 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  77                               [SDNPInFlag]>;
  78
  79 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  80                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  81
  82 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  83                               [SDNPHasChain]>;
  84 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  85                               [SDNPHasChain]>;
  86
  87 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  88                               [SDNPOutFlag]>;
  89
  90 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  91                               [SDNPOutFlag,SDNPCommutative]>;
  92
  93 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  94
  95 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  96 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  97 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  98
  99 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 100 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
 101
 102 def ARMMemBarrierV7  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV7,
 103                               [SDNPHasChain]>;
 104 def ARMSyncBarrierV7 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV7,
 105                               [SDNPHasChain]>;
 106 def ARMMemBarrierV6  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV6,
 107                               [SDNPHasChain]>;
 108 def ARMSyncBarrierV6 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV6,
 109                               [SDNPHasChain]>;
 110
 111 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 112
 113 //===----------------------------------------------------------------------===//
 114 // ARM Instruction Predicate Definitions.
 115 //
 116 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 117 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 118 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 119 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 120 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 121 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 122 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 123 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 124 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 125 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 126 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 127 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 128 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 129 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 130 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 131 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 132 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 133
 134 // FIXME: Eventually this will be just "hasV6T2Ops".
 135 def UseMovt   : Predicate<"Subtarget->useMovt()">;
 136 def DontUseMovt : Predicate<"!Subtarget->useMovt()">;
 137
 138 //===----------------------------------------------------------------------===//
 139 // ARM Flag Definitions.
 140
 141 class RegConstraint<string C> {
 142   string Constraints = C;
 143 }
 144
 145 //===----------------------------------------------------------------------===//
 146 //  ARM specific transformation functions and pattern fragments.
 147 //
 148
 149 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 150 // so_imm_neg def below.
 151 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 152   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 153 }]>;
 154
 155 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 156 // so_imm_not def below.
 157 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 158   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 159 }]>;
 160
 161 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 162 def rot_imm : PatLeaf<(i32 imm), [{
 163   int32_t v = (int32_t)N->getZExtValue();
 164   return v == 8 || v == 16 || v == 24;
 165 }]>;
 166
 167 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 168 def imm1_15 : PatLeaf<(i32 imm), [{
 169   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 170 }]>;
 171
 172 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 173 def imm16_31 : PatLeaf<(i32 imm), [{
 174   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 175 }]>;
 176
 177 def so_imm_neg :
 178   PatLeaf<(imm), [{
 179     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 180   }], so_imm_neg_XFORM>;
 181
 182 def so_imm_not :
 183   PatLeaf<(imm), [{
 184     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 185   }], so_imm_not_XFORM>;
 186
 187 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 188 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 189   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 190 }]>;
 191
 192 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 193 /// e.g., 0xf000ffff
 194 def bf_inv_mask_imm : Operand<i32>,
 195                       PatLeaf<(imm), [{
 196   uint32_t v = (uint32_t)N->getZExtValue();
 197   if (v == 0xffffffff)
 198     return 0;
 199   // there can be 1's on either or both "outsides", all the "inside"
 200   // bits must be 0's
 201   unsigned int lsb = 0, msb = 31;
 202   while (v & (1 << msb)) --msb;
 203   while (v & (1 << lsb)) ++lsb;
 204   for (unsigned int i = lsb; i <= msb; ++i) {
 205     if (v & (1 << i))
 206       return 0;
 207   }
 208   return 1;
 209 }] > {
 210   let PrintMethod = "printBitfieldInvMaskImmOperand";
 211 }
 212
 213 /// Split a 32-bit immediate into two 16 bit parts.
 214 def lo16 : SDNodeXForm<imm, [{
 215   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 216                                    MVT::i32);
 217 }]>;
 218
 219 def hi16 : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 221 }]>;
 222
 223 def lo16AllZero : PatLeaf<(i32 imm), [{
 224   // Returns true if all low 16-bits are 0.
 225   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 226 }], hi16>;
 227
 228 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 229 /// [0.65535].
 230 def imm0_65535 : PatLeaf<(i32 imm), [{
 231   return (uint32_t)N->getZExtValue() < 65536;
 232 }]>;
 233
 234 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 235 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 236
 237 /// adde and sube predicates - True based on whether the carry flag output
 238 /// will be needed or not.
 239 def adde_dead_carry :
 240   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 241   [{return !N->hasAnyUseOfValue(1);}]>;
 242 def sube_dead_carry :
 243   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 244   [{return !N->hasAnyUseOfValue(1);}]>;
 245 def adde_live_carry :
 246   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 247   [{return N->hasAnyUseOfValue(1);}]>;
 248 def sube_live_carry :
 249   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 250   [{return N->hasAnyUseOfValue(1);}]>;
 251
 252 //===----------------------------------------------------------------------===//
 253 // Operand Definitions.
 254 //
 255
 256 // Branch target.
 257 def brtarget : Operand<OtherVT>;
 258
 259 // A list of registers separated by comma. Used by load/store multiple.
 260 def reglist : Operand<i32> {
 261   let PrintMethod = "printRegisterList";
 262 }
 263
 264 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 265 def cpinst_operand : Operand<i32> {
 266   let PrintMethod = "printCPInstOperand";
 267 }
 268
 269 def jtblock_operand : Operand<i32> {
 270   let PrintMethod = "printJTBlockOperand";
 271 }
 272 def jt2block_operand : Operand<i32> {
 273   let PrintMethod = "printJT2BlockOperand";
 274 }
 275
 276 // Local PC labels.
 277 def pclabel : Operand<i32> {
 278   let PrintMethod = "printPCLabel";
 279 }
 280
 281 // shifter_operand operands: so_reg and so_imm.
 282 def so_reg : Operand<i32>,    // reg reg imm
 283             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 284                             [shl,srl,sra,rotr]> {
 285   let PrintMethod = "printSORegOperand";
 286   let MIOperandInfo = (ops GPR, GPR, i32imm);
 287 }
 288
 289 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 290 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 291 // represented in the imm field in the same 12-bit form that they are encoded
 292 // into so_imm instructions: the 8-bit immediate is the least significant bits
 293 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 294 def so_imm : Operand<i32>,
 295              PatLeaf<(imm), [{
 296       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 297     }]> {
 298   let PrintMethod = "printSOImmOperand";
 299 }
 300
 301 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 302 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 303 // get the first/second pieces.
 304 def so_imm2part : Operand<i32>,
 305                   PatLeaf<(imm), [{
 306       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 307     }]> {
 308   let PrintMethod = "printSOImm2PartOperand";
 309 }
 310
 311 def so_imm2part_1 : SDNodeXForm<imm, [{
 312   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 313   return CurDAG->getTargetConstant(V, MVT::i32);
 314 }]>;
 315
 316 def so_imm2part_2 : SDNodeXForm<imm, [{
 317   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 318   return CurDAG->getTargetConstant(V, MVT::i32);
 319 }]>;
 320
 321 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 322       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 323     }]> {
 324   let PrintMethod = "printSOImm2PartOperand";
 325 }
 326
 327 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 328   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 329   return CurDAG->getTargetConstant(V, MVT::i32);
 330 }]>;
 331
 332 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 333   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 334   return CurDAG->getTargetConstant(V, MVT::i32);
 335 }]>;
 336
 337 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 338 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 339   return (int32_t)N->getZExtValue() < 32;
 340 }]>;
 341
 342 // Define ARM specific addressing modes.
 343
 344 // addrmode2 := reg +/- reg shop imm
 345 // addrmode2 := reg +/- imm12
 346 //
 347 def addrmode2 : Operand<i32>,
 348                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 349   let PrintMethod = "printAddrMode2Operand";
 350   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 351 }
 352
 353 def am2offset : Operand<i32>,
 354                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 355   let PrintMethod = "printAddrMode2OffsetOperand";
 356   let MIOperandInfo = (ops GPR, i32imm);
 357 }
 358
 359 // addrmode3 := reg +/- reg
 360 // addrmode3 := reg +/- imm8
 361 //
 362 def addrmode3 : Operand<i32>,
 363                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 364   let PrintMethod = "printAddrMode3Operand";
 365   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 366 }
 367
 368 def am3offset : Operand<i32>,
 369                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 370   let PrintMethod = "printAddrMode3OffsetOperand";
 371   let MIOperandInfo = (ops GPR, i32imm);
 372 }
 373
 374 // addrmode4 := reg, <mode|W>
 375 //
 376 def addrmode4 : Operand<i32>,
 377                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 378   let PrintMethod = "printAddrMode4Operand";
 379   let MIOperandInfo = (ops GPR, i32imm);
 380 }
 381
 382 // addrmode5 := reg +/- imm8*4
 383 //
 384 def addrmode5 : Operand<i32>,
 385                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 386   let PrintMethod = "printAddrMode5Operand";
 387   let MIOperandInfo = (ops GPR, i32imm);
 388 }
 389
 390 // addrmode6 := reg with optional writeback
 391 //
 392 def addrmode6 : Operand<i32>,
 393                 ComplexPattern<i32, 4, "SelectAddrMode6", []> {
 394   let PrintMethod = "printAddrMode6Operand";
 395   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm, i32imm);
 396 }
 397
 398 // addrmodepc := pc + reg
 399 //
 400 def addrmodepc : Operand<i32>,
 401                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 402   let PrintMethod = "printAddrModePCOperand";
 403   let MIOperandInfo = (ops GPR, i32imm);
 404 }
 405
 406 def nohash_imm : Operand<i32> {
 407   let PrintMethod = "printNoHashImmediate";
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411
 412 include "ARMInstrFormats.td"
 413
 414 //===----------------------------------------------------------------------===//
 415 // Multiclass helpers...
 416 //
 417
 418 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 419 /// binop that produces a value.
 420 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 421                         bit Commutable = 0> {
 422   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 423                IIC_iALUi, opc, "\t$dst, $a, $b",
 424                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 425     let Inst{25} = 1;
 426   }
 427   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 428                IIC_iALUr, opc, "\t$dst, $a, $b",
 429                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 430     let Inst{11-4} = 0b00000000;
 431     let Inst{25} = 0;
 432     let isCommutable = Commutable;
 433   }
 434   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 435                IIC_iALUsr, opc, "\t$dst, $a, $b",
 436                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 437     let Inst{25} = 0;
 438   }
 439 }
 440
 441 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 442 /// instruction modifies the CPSR register.
 443 let Defs = [CPSR] in {
 444 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 445                          bit Commutable = 0> {
 446   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 447                IIC_iALUi, opc, "\t$dst, $a, $b",
 448                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 449     let Inst{20} = 1;
 450     let Inst{25} = 1;
 451   }
 452   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 453                IIC_iALUr, opc, "\t$dst, $a, $b",
 454                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 455     let isCommutable = Commutable;
 456     let Inst{11-4} = 0b00000000;
 457     let Inst{20} = 1;
 458     let Inst{25} = 0;
 459   }
 460   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 461                IIC_iALUsr, opc, "\t$dst, $a, $b",
 462                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 463     let Inst{20} = 1;
 464     let Inst{25} = 0;
 465   }
 466 }
 467 }
 468
 469 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 470 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 471 /// a explicit result, only implicitly set CPSR.
 472 let Defs = [CPSR] in {
 473 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 474                        bit Commutable = 0> {
 475   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 476                opc, "\t$a, $b",
 477                [(opnode GPR:$a, so_imm:$b)]> {
 478     let Inst{20} = 1;
 479     let Inst{25} = 1;
 480   }
 481   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 482                opc, "\t$a, $b",
 483                [(opnode GPR:$a, GPR:$b)]> {
 484     let Inst{11-4} = 0b00000000;
 485     let Inst{20} = 1;
 486     let Inst{25} = 0;
 487     let isCommutable = Commutable;
 488   }
 489   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 490                opc, "\t$a, $b",
 491                [(opnode GPR:$a, so_reg:$b)]> {
 492     let Inst{20} = 1;
 493     let Inst{25} = 0;
 494   }
 495 }
 496 }
 497
 498 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 499 /// register and one whose operand is a register rotated by 8/16/24.
 500 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 501 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 502   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 503                  IIC_iUNAr, opc, "\t$dst, $src",
 504                  [(set GPR:$dst, (opnode GPR:$src))]>,
 505               Requires<[IsARM, HasV6]> {
 506     let Inst{11-10} = 0b00;
 507     let Inst{19-16} = 0b1111;
 508   }
 509   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 510                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 511                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 512               Requires<[IsARM, HasV6]> {
 513     let Inst{19-16} = 0b1111;
 514   }
 515 }
 516
 517 multiclass AI_unary_rrot_np<bits<8> opcod, string opc> {
 518   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 519                  IIC_iUNAr, opc, "\t$dst, $src",
 520                  [/* For disassembly only; pattern left blank */]>,
 521               Requires<[IsARM, HasV6]> {
 522     let Inst{11-10} = 0b00;
 523     let Inst{19-16} = 0b1111;
 524   }
 525   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 526                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 527                  [/* For disassembly only; pattern left blank */]>,
 528               Requires<[IsARM, HasV6]> {
 529     let Inst{19-16} = 0b1111;
 530   }
 531 }
 532
 533 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 534 /// register and one whose operand is a register rotated by 8/16/24.
 535 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 536   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 537                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 538                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 539                Requires<[IsARM, HasV6]> {
 540     let Inst{11-10} = 0b00;
 541   }
 542   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS,
 543                                               i32imm:$rot),
 544                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 545                   [(set GPR:$dst, (opnode GPR:$LHS,
 546                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 547                   Requires<[IsARM, HasV6]>;
 548 }
 549
 550 // For disassembly only.
 551 multiclass AI_bin_rrot_np<bits<8> opcod, string opc> {
 552   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 553                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 554                   [/* For disassembly only; pattern left blank */]>,
 555                Requires<[IsARM, HasV6]> {
 556     let Inst{11-10} = 0b00;
 557   }
 558   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS,
 559                                               i32imm:$rot),
 560                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 561                   [/* For disassembly only; pattern left blank */]>,
 562                   Requires<[IsARM, HasV6]>;
 563 }
 564
 565 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 566 let Uses = [CPSR] in {
 567 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 568                              bit Commutable = 0> {
 569   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 570                 DPFrm, IIC_iALUi, opc, "\t$dst, $a, $b",
 571                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 572                Requires<[IsARM]> {
 573     let Inst{25} = 1;
 574   }
 575   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 576                 DPFrm, IIC_iALUr, opc, "\t$dst, $a, $b",
 577                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 578                Requires<[IsARM]> {
 579     let isCommutable = Commutable;
 580     let Inst{11-4} = 0b00000000;
 581     let Inst{25} = 0;
 582   }
 583   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 584                 DPSoRegFrm, IIC_iALUsr, opc, "\t$dst, $a, $b",
 585                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 586                Requires<[IsARM]> {
 587     let Inst{25} = 0;
 588   }
 589 }
 590 // Carry setting variants
 591 let Defs = [CPSR] in {
 592 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 593                              bit Commutable = 0> {
 594   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 595                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$dst, $a, $b"),
 596                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 597                Requires<[IsARM]> {
 598     let Inst{20} = 1;
 599     let Inst{25} = 1;
 600   }
 601   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 602                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$dst, $a, $b"),
 603                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 604                Requires<[IsARM]> {
 605     let Inst{11-4} = 0b00000000;
 606     let Inst{20} = 1;
 607     let Inst{25} = 0;
 608   }
 609   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 610                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$dst, $a, $b"),
 611                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 612                Requires<[IsARM]> {
 613     let Inst{20} = 1;
 614     let Inst{25} = 0;
 615   }
 616 }
 617 }
 618 }
 619
 620 //===----------------------------------------------------------------------===//
 621 // Instructions
 622 //===----------------------------------------------------------------------===//
 623
 624 //===----------------------------------------------------------------------===//
 625 //  Miscellaneous Instructions.
 626 //
 627
 628 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 629 /// the function.  The first operand is the ID# for this instruction, the second
 630 /// is the index into the MachineConstantPool that this is, the third is the
 631 /// size in bytes of this constant pool entry.
 632 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 633 def CONSTPOOL_ENTRY :
 634 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 635                     i32imm:$size), NoItinerary,
 636            "${instid:label} ${cpidx:cpentry}", []>;
 637
 638 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 639 // from removing one half of the matched pairs. That breaks PEI, which assumes
 640 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 641 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 642 def ADJCALLSTACKUP :
 643 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 644            "@ ADJCALLSTACKUP $amt1",
 645            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 646
 647 def ADJCALLSTACKDOWN :
 648 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 649            "@ ADJCALLSTACKDOWN $amt",
 650            [(ARMcallseq_start timm:$amt)]>;
 651 }
 652
 653 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 654              [/* For disassembly only; pattern left blank */]>,
 655           Requires<[IsARM, HasV6T2]> {
 656   let Inst{27-16} = 0b001100100000;
 657   let Inst{7-0} = 0b00000000;
 658 }
 659
 660 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 661              [/* For disassembly only; pattern left blank */]>,
 662           Requires<[IsARM, HasV6T2]> {
 663   let Inst{27-16} = 0b001100100000;
 664   let Inst{7-0} = 0b00000001;
 665 }
 666
 667 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 668              [/* For disassembly only; pattern left blank */]>,
 669           Requires<[IsARM, HasV6T2]> {
 670   let Inst{27-16} = 0b001100100000;
 671   let Inst{7-0} = 0b00000010;
 672 }
 673
 674 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 675              [/* For disassembly only; pattern left blank */]>,
 676           Requires<[IsARM, HasV6T2]> {
 677   let Inst{27-16} = 0b001100100000;
 678   let Inst{7-0} = 0b00000011;
 679 }
 680
 681 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 682              "\t$dst, $a, $b",
 683              [/* For disassembly only; pattern left blank */]>,
 684           Requires<[IsARM, HasV6]> {
 685   let Inst{27-20} = 0b01101000;
 686   let Inst{7-4} = 0b1011;
 687 }
 688
 689 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 690              [/* For disassembly only; pattern left blank */]>,
 691           Requires<[IsARM, HasV6T2]> {
 692   let Inst{27-16} = 0b001100100000;
 693   let Inst{7-0} = 0b00000100;
 694 }
 695
 696 // The i32imm operand $val can be used by a debugger to store more information
 697 // about the breakpoint.
 698 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 699               [/* For disassembly only; pattern left blank */]>,
 700            Requires<[IsARM]> {
 701   let Inst{27-20} = 0b00010010;
 702   let Inst{7-4} = 0b0111;
 703 }
 704
 705 // Change Processor State is a system instruction -- for disassembly only.
 706 // The singleton $opt operand contains the following information:
 707 // opt{4-0} = mode from Inst{4-0}
 708 // opt{5} = changemode from Inst{17}
 709 // opt{8-6} = AIF from Inst{8-6}
 710 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 711 def CPS : AXI<(outs),(ins i32imm:$opt), MiscFrm, NoItinerary, "cps${opt:cps}",
 712               [/* For disassembly only; pattern left blank */]>,
 713           Requires<[IsARM]> {
 714   let Inst{31-28} = 0b1111;
 715   let Inst{27-20} = 0b00010000;
 716   let Inst{16} = 0;
 717   let Inst{5} = 0;
 718 }
 719
 720 // Preload signals the memory system of possible future data/instruction access.
 721 // These are for disassembly only.
 722 multiclass APreLoad<bit data, bit read, string opc> {
 723
 724   def i : AXI<(outs), (ins GPR:$base, i32imm:$imm), MiscFrm, NoItinerary,
 725                !strconcat(opc, "\t[$base, $imm]"), []> {
 726     let Inst{31-26} = 0b111101;
 727     let Inst{25} = 0; // 0 for immediate form
 728     let Inst{24} = data;
 729     let Inst{22} = read;
 730     let Inst{21-20} = 0b01;
 731   }
 732
 733   def r : AXI<(outs), (ins addrmode2:$addr), MiscFrm, NoItinerary,
 734                !strconcat(opc, "\t$addr"), []> {
 735     let Inst{31-26} = 0b111101;
 736     let Inst{25} = 1; // 1 for register form
 737     let Inst{24} = data;
 738     let Inst{22} = read;
 739     let Inst{21-20} = 0b01;
 740     let Inst{4} = 0;
 741   }
 742 }
 743
 744 defm PLD  : APreLoad<1, 1, "pld">;
 745 defm PLDW : APreLoad<1, 0, "pldw">;
 746 defm PLI  : APreLoad<0, 1, "pli">;
 747
 748 def SETENDBE : AXI<(outs),(ins), MiscFrm, NoItinerary, "setend\tbe",
 749                    [/* For disassembly only; pattern left blank */]>,
 750                Requires<[IsARM]> {
 751   let Inst{31-28} = 0b1111;
 752   let Inst{27-20} = 0b00010000;
 753   let Inst{16} = 1;
 754   let Inst{9} = 1;
 755   let Inst{7-4} = 0b0000;
 756 }
 757
 758 def SETENDLE : AXI<(outs),(ins), MiscFrm, NoItinerary, "setend\tle",
 759                    [/* For disassembly only; pattern left blank */]>,
 760                Requires<[IsARM]> {
 761   let Inst{31-28} = 0b1111;
 762   let Inst{27-20} = 0b00010000;
 763   let Inst{16} = 1;
 764   let Inst{9} = 0;
 765   let Inst{7-4} = 0b0000;
 766 }
 767
 768 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
 769              [/* For disassembly only; pattern left blank */]>,
 770           Requires<[IsARM, HasV7]> {
 771   let Inst{27-16} = 0b001100100000;
 772   let Inst{7-4} = 0b1111;
 773 }
 774
 775 // A5.4 Permanently UNDEFINED instructions.
 776 def TRAP : AI<(outs), (ins), MiscFrm, NoItinerary, "trap", "",
 777               [/* For disassembly only; pattern left blank */]>,
 778            Requires<[IsARM]> {
 779   let Inst{27-25} = 0b011;
 780   let Inst{24-20} = 0b11111;
 781   let Inst{7-5} = 0b111;
 782   let Inst{4} = 0b1;
 783 }
 784
 785 // Address computation and loads and stores in PIC mode.
 786 let isNotDuplicable = 1 in {
 787 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 788                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p\t$dst, pc, $a",
 789                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 790
 791 let AddedComplexity = 10 in {
 792 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 793                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p\t$dst, $addr",
 794                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 795
 796 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 797                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrh${p}\t$dst, $addr",
 798                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 799
 800 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 801                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrb${p}\t$dst, $addr",
 802                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 803
 804 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 805                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsh${p}\t$dst, $addr",
 806                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 807
 808 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 809                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsb${p}\t$dst, $addr",
 810                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 811 }
 812 let AddedComplexity = 10 in {
 813 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 814                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p\t$src, $addr",
 815                [(store GPR:$src, addrmodepc:$addr)]>;
 816
 817 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 818                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrh${p}\t$src, $addr",
 819                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 820
 821 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 822                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrb${p}\t$src, $addr",
 823                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 824 }
 825 } // isNotDuplicable = 1
 826
 827
 828 // LEApcrel - Load a pc-relative address into a register without offending the
 829 // assembler.
 830 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 831                     Pseudo, IIC_iALUi,
 832            !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 833                                  "${:private}PCRELL${:uid}+8))\n"),
 834                       !strconcat("${:private}PCRELL${:uid}:\n\t",
 835                                  "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 836                    []>;
 837
 838 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 839                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 840           Pseudo, IIC_iALUi,
 841    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 842                          "(${label}_${id}-(",
 843                                   "${:private}PCRELL${:uid}+8))\n"),
 844                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 845                                  "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 846                    []> {
 847     let Inst{25} = 1;
 848 }
 849
 850 //===----------------------------------------------------------------------===//
 851 //  Control Flow Instructions.
 852 //
 853
 854 let isReturn = 1, isTerminator = 1, isBarrier = 1 in
 855   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 856                   "bx", "\tlr", [(ARMretflag)]> {
 857   let Inst{3-0}   = 0b1110;
 858   let Inst{7-4}   = 0b0001;
 859   let Inst{19-8}  = 0b111111111111;
 860   let Inst{27-20} = 0b00010010;
 861 }
 862
 863 // Indirect branches
 864 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 865   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
 866                   [(brind GPR:$dst)]> {
 867     let Inst{7-4}   = 0b0001;
 868     let Inst{19-8}  = 0b111111111111;
 869     let Inst{27-20} = 0b00010010;
 870     let Inst{31-28} = 0b1110;
 871   }
 872 }
 873
 874 // FIXME: remove when we have a way to marking a MI with these properties.
 875 // FIXME: Should pc be an implicit operand like PICADD, etc?
 876 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 877     hasExtraDefRegAllocReq = 1 in
 878   def LDM_RET : AXI4ld<(outs),
 879                     (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 880                     LdStMulFrm, IIC_Br, "ldm${addr:submode}${p}\t$addr, $wb",
 881                     []>;
 882
 883 // On non-Darwin platforms R9 is callee-saved.
 884 let isCall = 1,
 885   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 886           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 887           D16, D17, D18, D19, D20, D21, D22, D23,
 888           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 889   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 890                 IIC_Br, "bl\t${func:call}",
 891                 [(ARMcall tglobaladdr:$func)]>,
 892             Requires<[IsARM, IsNotDarwin]> {
 893     let Inst{31-28} = 0b1110;
 894   }
 895
 896   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 897                    IIC_Br, "bl", "\t${func:call}",
 898                    [(ARMcall_pred tglobaladdr:$func)]>,
 899                 Requires<[IsARM, IsNotDarwin]>;
 900
 901   // ARMv5T and above
 902   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 903                 IIC_Br, "blx\t$func",
 904                 [(ARMcall GPR:$func)]>,
 905             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 906     let Inst{7-4}   = 0b0011;
 907     let Inst{19-8}  = 0b111111111111;
 908     let Inst{27-20} = 0b00010010;
 909   }
 910
 911   // ARMv4T
 912   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
 913   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
 914                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 915                   [(ARMcall_nolink tGPR:$func)]>,
 916            Requires<[IsARM, IsNotDarwin]> {
 917     let Inst{7-4}   = 0b0001;
 918     let Inst{19-8}  = 0b111111111111;
 919     let Inst{27-20} = 0b00010010;
 920   }
 921 }
 922
 923 // On Darwin R9 is call-clobbered.
 924 let isCall = 1,
 925   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 926           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 927           D16, D17, D18, D19, D20, D21, D22, D23,
 928           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 929   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 930                 IIC_Br, "bl\t${func:call}",
 931                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
 932     let Inst{31-28} = 0b1110;
 933   }
 934
 935   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 936                    IIC_Br, "bl", "\t${func:call}",
 937                    [(ARMcall_pred tglobaladdr:$func)]>,
 938                   Requires<[IsARM, IsDarwin]>;
 939
 940   // ARMv5T and above
 941   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 942                 IIC_Br, "blx\t$func",
 943                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 944     let Inst{7-4}   = 0b0011;
 945     let Inst{19-8}  = 0b111111111111;
 946     let Inst{27-20} = 0b00010010;
 947   }
 948
 949   // ARMv4T
 950   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
 951   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
 952                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 953                   [(ARMcall_nolink tGPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 954     let Inst{7-4}   = 0b0001;
 955     let Inst{19-8}  = 0b111111111111;
 956     let Inst{27-20} = 0b00010010;
 957   }
 958 }
 959
 960 let isBranch = 1, isTerminator = 1 in {
 961   // B is "predicable" since it can be xformed into a Bcc.
 962   let isBarrier = 1 in {
 963     let isPredicable = 1 in
 964     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 965                 "b\t$target", [(br bb:$target)]>;
 966
 967   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 968   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 969                     IIC_Br, "mov\tpc, $target \n$jt",
 970                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 971     let Inst{11-4}  = 0b00000000;
 972     let Inst{15-12} = 0b1111;
 973     let Inst{20}    = 0; // S Bit
 974     let Inst{24-21} = 0b1101;
 975     let Inst{27-25} = 0b000;
 976   }
 977   def BR_JTm : JTI<(outs),
 978                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 979                    IIC_Br, "ldr\tpc, $target \n$jt",
 980                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 981                      imm:$id)]> {
 982     let Inst{15-12} = 0b1111;
 983     let Inst{20}    = 1; // L bit
 984     let Inst{21}    = 0; // W bit
 985     let Inst{22}    = 0; // B bit
 986     let Inst{24}    = 1; // P bit
 987     let Inst{27-25} = 0b011;
 988   }
 989   def BR_JTadd : JTI<(outs),
 990                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 991                     IIC_Br, "add\tpc, $target, $idx \n$jt",
 992                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 993                       imm:$id)]> {
 994     let Inst{15-12} = 0b1111;
 995     let Inst{20}    = 0; // S bit
 996     let Inst{24-21} = 0b0100;
 997     let Inst{27-25} = 0b000;
 998   }
 999   } // isNotDuplicable = 1, isIndirectBranch = 1
1000   } // isBarrier = 1
1001
1002   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1003   // a two-value operand where a dag node expects two operands. :(
1004   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1005                IIC_Br, "b", "\t$target",
1006                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1007 }
1008
1009 // Branch and Exchange Jazelle -- for disassembly only
1010 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1011               [/* For disassembly only; pattern left blank */]> {
1012   let Inst{23-20} = 0b0010;
1013   //let Inst{19-8} = 0xfff;
1014   let Inst{7-4} = 0b0010;
1015 }
1016
1017 // Secure Monitor Call is a system instruction -- for disassembly only
1018 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1019               [/* For disassembly only; pattern left blank */]> {
1020   let Inst{23-20} = 0b0110;
1021   let Inst{7-4} = 0b0111;
1022 }
1023
1024 // Supervisor Call (Software Interrupt) -- for disassembly only
1025 let isCall = 1 in {
1026 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1027               [/* For disassembly only; pattern left blank */]>;
1028 }
1029
1030 // Store Return State is a system instruction -- for disassembly only
1031 def SRSW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1032                 NoItinerary, "srs${addr:submode}\tsp!, $mode",
1033                 [/* For disassembly only; pattern left blank */]> {
1034   let Inst{31-28} = 0b1111;
1035   let Inst{22-20} = 0b110; // W = 1
1036 }
1037
1038 def SRS  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1039                 NoItinerary, "srs${addr:submode}\tsp, $mode",
1040                 [/* For disassembly only; pattern left blank */]> {
1041   let Inst{31-28} = 0b1111;
1042   let Inst{22-20} = 0b100; // W = 0
1043 }
1044
1045 // Return From Exception is a system instruction -- for disassembly only
1046 def RFEW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1047                 NoItinerary, "rfe${addr:submode}\t$base!",
1048                 [/* For disassembly only; pattern left blank */]> {
1049   let Inst{31-28} = 0b1111;
1050   let Inst{22-20} = 0b011; // W = 1
1051 }
1052
1053 def RFE  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1054                 NoItinerary, "rfe${addr:submode}\t$base",
1055                 [/* For disassembly only; pattern left blank */]> {
1056   let Inst{31-28} = 0b1111;
1057   let Inst{22-20} = 0b001; // W = 0
1058 }
1059
1060 //===----------------------------------------------------------------------===//
1061 //  Load / store Instructions.
1062 //
1063
1064 // Load
1065 let canFoldAsLoad = 1, isReMaterializable = 1 in
1066 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
1067                "ldr", "\t$dst, $addr",
1068                [(set GPR:$dst, (load addrmode2:$addr))]>;
1069
1070 // Special LDR for loads from non-pc-relative constpools.
1071 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
1072 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
1073                  "ldr", "\t$dst, $addr", []>;
1074
1075 // Loads with zero extension
1076 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1077                   IIC_iLoadr, "ldrh", "\t$dst, $addr",
1078                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1079
1080 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
1081                   IIC_iLoadr, "ldrb", "\t$dst, $addr",
1082                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
1083
1084 // Loads with sign extension
1085 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1086                    IIC_iLoadr, "ldrsh", "\t$dst, $addr",
1087                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1088
1089 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1090                    IIC_iLoadr, "ldrsb", "\t$dst, $addr",
1091                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1092
1093 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
1094 // Load doubleword
1095 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1096                  IIC_iLoadr, "ldrd", "\t$dst1, $addr",
1097                  []>, Requires<[IsARM, HasV5TE]>;
1098
1099 // Indexed loads
1100 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1101                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
1102                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1103
1104 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1105                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
1106                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1107
1108 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1109                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1110                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1111
1112 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1113                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1114                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1115
1116 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1117                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
1118                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1119
1120 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1121                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
1122                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1123
1124 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1125                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1126                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1127
1128 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1129                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1130                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1131
1132 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1133                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1134                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1135
1136 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1137                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1138                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1139
1140 // For disassembly only
1141 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1142                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadr,
1143                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1144                 Requires<[IsARM, HasV5TE]>;
1145
1146 // For disassembly only
1147 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1148                        (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadr,
1149             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1150                 Requires<[IsARM, HasV5TE]>;
1151
1152 }
1153
1154 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1155
1156 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1157                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
1158                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1159   let Inst{21} = 1; // overwrite
1160 }
1161
1162 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1163                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
1164                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1165   let Inst{21} = 1; // overwrite
1166 }
1167
1168 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1169                  (ins GPR:$base,am2offset:$offset), LdMiscFrm, IIC_iLoadru,
1170                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1171   let Inst{21} = 1; // overwrite
1172 }
1173
1174 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1175                   (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1176                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1177   let Inst{21} = 1; // overwrite
1178 }
1179
1180 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1181                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1182                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1183   let Inst{21} = 1; // overwrite
1184 }
1185
1186 // Store
1187 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1188                "str", "\t$src, $addr",
1189                [(store GPR:$src, addrmode2:$addr)]>;
1190
1191 // Stores with truncate
1192 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1193                IIC_iStorer, "strh", "\t$src, $addr",
1194                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1195
1196 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1197                "strb", "\t$src, $addr",
1198                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
1199
1200 // Store doubleword
1201 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1202 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1203                StMiscFrm, IIC_iStorer,
1204                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1205
1206 // Indexed stores
1207 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1208                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1209                      StFrm, IIC_iStoreru,
1210                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1211                     [(set GPR:$base_wb,
1212                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1213
1214 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1215                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1216                      StFrm, IIC_iStoreru,
1217                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1218                     [(set GPR:$base_wb,
1219                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1220
1221 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1222                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1223                      StMiscFrm, IIC_iStoreru,
1224                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1225                     [(set GPR:$base_wb,
1226                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1227
1228 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1229                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1230                      StMiscFrm, IIC_iStoreru,
1231                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1232                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1233                                          GPR:$base, am3offset:$offset))]>;
1234
1235 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1236                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1237                      StFrm, IIC_iStoreru,
1238                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1239                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1240                                          GPR:$base, am2offset:$offset))]>;
1241
1242 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1243                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1244                      StFrm, IIC_iStoreru,
1245                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1246                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1247                                          GPR:$base, am2offset:$offset))]>;
1248
1249 // For disassembly only
1250 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1251                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1252                      StMiscFrm, IIC_iStoreru,
1253                      "strd", "\t$src1, $src2, [$base, $offset]!",
1254                      "$base = $base_wb", []>;
1255
1256 // For disassembly only
1257 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1258                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1259                      StMiscFrm, IIC_iStoreru,
1260                      "strd", "\t$src1, $src2, [$base], $offset",
1261                      "$base = $base_wb", []>;
1262
1263 // STRT and STRBT are for disassembly only.
1264
1265 def STRT : AI2stwpo<(outs GPR:$base_wb),
1266                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1267                     StFrm, IIC_iStoreru,
1268                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1269                     [/* For disassembly only; pattern left blank */]> {
1270   let Inst{21} = 1; // overwrite
1271 }
1272
1273 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1274                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1275                      StFrm, IIC_iStoreru,
1276                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1277                      [/* For disassembly only; pattern left blank */]> {
1278   let Inst{21} = 1; // overwrite
1279 }
1280
1281 //===----------------------------------------------------------------------===//
1282 //  Load / store multiple Instructions.
1283 //
1284
1285 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1286 def LDM : AXI4ld<(outs),
1287                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
1288                LdStMulFrm, IIC_iLoadm, "ldm${addr:submode}${p}\t$addr, $wb",
1289                []>;
1290
1291 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1292 def STM : AXI4st<(outs),
1293                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
1294                LdStMulFrm, IIC_iStorem, "stm${addr:submode}${p}\t$addr, $wb",
1295                []>;
1296
1297 //===----------------------------------------------------------------------===//
1298 //  Move Instructions.
1299 //
1300
1301 let neverHasSideEffects = 1 in
1302 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1303                 "mov", "\t$dst, $src", []>, UnaryDP {
1304   let Inst{11-4} = 0b00000000;
1305   let Inst{25} = 0;
1306 }
1307
1308 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
1309                 DPSoRegFrm, IIC_iMOVsr,
1310                 "mov", "\t$dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP {
1311   let Inst{25} = 0;
1312 }
1313
1314 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1315 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
1316                 "mov", "\t$dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
1317   let Inst{25} = 1;
1318 }
1319
1320 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1321 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
1322                  DPFrm, IIC_iMOVi,
1323                  "movw", "\t$dst, $src",
1324                  [(set GPR:$dst, imm0_65535:$src)]>,
1325                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1326   let Inst{20} = 0;
1327   let Inst{25} = 1;
1328 }
1329
1330 let Constraints = "$src = $dst" in
1331 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
1332                   DPFrm, IIC_iMOVi,
1333                   "movt", "\t$dst, $imm",
1334                   [(set GPR:$dst,
1335                         (or (and GPR:$src, 0xffff),
1336                             lo16AllZero:$imm))]>, UnaryDP,
1337                   Requires<[IsARM, HasV6T2]> {
1338   let Inst{20} = 0;
1339   let Inst{25} = 1;
1340 }
1341
1342 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1343       Requires<[IsARM, HasV6T2]>;
1344
1345 let Uses = [CPSR] in
1346 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
1347                  "mov", "\t$dst, $src, rrx",
1348                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
1349
1350 // These aren't really mov instructions, but we have to define them this way
1351 // due to flag operands.
1352
1353 let Defs = [CPSR] in {
1354 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1355                       IIC_iMOVsi, "movs", "\t$dst, $src, lsr #1",
1356                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
1357 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1358                       IIC_iMOVsi, "movs", "\t$dst, $src, asr #1",
1359                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
1360 }
1361
1362 //===----------------------------------------------------------------------===//
1363 //  Extend Instructions.
1364 //
1365
1366 // Sign extenders
1367
1368 defm SXTB  : AI_unary_rrot<0b01101010,
1369                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1370 defm SXTH  : AI_unary_rrot<0b01101011,
1371                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1372
1373 defm SXTAB : AI_bin_rrot<0b01101010,
1374                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1375 defm SXTAH : AI_bin_rrot<0b01101011,
1376                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1377
1378 // For disassembly only
1379 defm SXTB16  : AI_unary_rrot_np<0b01101000, "sxtb16">;
1380
1381 // For disassembly only
1382 defm SXTAB16 : AI_bin_rrot_np<0b01101000, "sxtab16">;
1383
1384 // Zero extenders
1385
1386 let AddedComplexity = 16 in {
1387 defm UXTB   : AI_unary_rrot<0b01101110,
1388                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1389 defm UXTH   : AI_unary_rrot<0b01101111,
1390                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1391 defm UXTB16 : AI_unary_rrot<0b01101100,
1392                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1393
1394 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1395                (UXTB16r_rot GPR:$Src, 24)>;
1396 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1397                (UXTB16r_rot GPR:$Src, 8)>;
1398
1399 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1400                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1401 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1402                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1403 }
1404
1405 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1406 // For disassembly only
1407 defm UXTAB16 : AI_bin_rrot_np<0b01101100, "uxtab16">;
1408
1409
1410 def SBFX  : I<(outs GPR:$dst),
1411               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1412                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1413                "sbfx", "\t$dst, $src, $lsb, $width", "", []>,
1414                Requires<[IsARM, HasV6T2]> {
1415   let Inst{27-21} = 0b0111101;
1416   let Inst{6-4}   = 0b101;
1417 }
1418
1419 def UBFX  : I<(outs GPR:$dst),
1420               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1421                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1422                "ubfx", "\t$dst, $src, $lsb, $width", "", []>,
1423                Requires<[IsARM, HasV6T2]> {
1424   let Inst{27-21} = 0b0111111;
1425   let Inst{6-4}   = 0b101;
1426 }
1427
1428 //===----------------------------------------------------------------------===//
1429 //  Arithmetic Instructions.
1430 //
1431
1432 defm ADD  : AsI1_bin_irs<0b0100, "add",
1433                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1434 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1435                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1436
1437 // ADD and SUB with 's' bit set.
1438 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1439                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1440 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1441                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1442
1443 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1444                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1445 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1446                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1447 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1448                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1449 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1450                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1451
1452 // These don't define reg/reg forms, because they are handled above.
1453 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1454                   IIC_iALUi, "rsb", "\t$dst, $a, $b",
1455                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1456     let Inst{25} = 1;
1457 }
1458
1459 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1460                   IIC_iALUsr, "rsb", "\t$dst, $a, $b",
1461                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]> {
1462     let Inst{25} = 0;
1463 }
1464
1465 // RSB with 's' bit set.
1466 let Defs = [CPSR] in {
1467 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1468                  IIC_iALUi, "rsbs", "\t$dst, $a, $b",
1469                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1470     let Inst{20} = 1;
1471     let Inst{25} = 1;
1472 }
1473 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1474                  IIC_iALUsr, "rsbs", "\t$dst, $a, $b",
1475                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]> {
1476     let Inst{20} = 1;
1477     let Inst{25} = 0;
1478 }
1479 }
1480
1481 let Uses = [CPSR] in {
1482 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1483                  DPFrm, IIC_iALUi, "rsc", "\t$dst, $a, $b",
1484                  [(set GPR:$dst, (sube_dead_carry so_imm:$b, GPR:$a))]>,
1485                  Requires<[IsARM]> {
1486     let Inst{25} = 1;
1487 }
1488 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1489                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$dst, $a, $b",
1490                  [(set GPR:$dst, (sube_dead_carry so_reg:$b, GPR:$a))]>,
1491                  Requires<[IsARM]> {
1492     let Inst{25} = 0;
1493 }
1494 }
1495
1496 // FIXME: Allow these to be predicated.
1497 let Defs = [CPSR], Uses = [CPSR] in {
1498 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1499                   DPFrm, IIC_iALUi, "rscs\t$dst, $a, $b",
1500                   [(set GPR:$dst, (sube_dead_carry so_imm:$b, GPR:$a))]>,
1501                   Requires<[IsARM]> {
1502     let Inst{20} = 1;
1503     let Inst{25} = 1;
1504 }
1505 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1506                   DPSoRegFrm, IIC_iALUsr, "rscs\t$dst, $a, $b",
1507                   [(set GPR:$dst, (sube_dead_carry so_reg:$b, GPR:$a))]>,
1508                   Requires<[IsARM]> {
1509     let Inst{20} = 1;
1510     let Inst{25} = 0;
1511 }
1512 }
1513
1514 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1515 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1516              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1517
1518 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1519 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1520 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1521 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1522
1523 // Note: These are implemented in C++ code, because they have to generate
1524 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1525 // cannot produce.
1526 // (mul X, 2^n+1) -> (add (X << n), X)
1527 // (mul X, 2^n-1) -> (rsb X, (X << n))
1528
1529 // ARM Arithmetic Instruction -- for disassembly only
1530 // GPR:$dst = GPR:$a op GPR:$b
1531 class AAI<bits<8> op27_20, bits<4> op7_4, string opc>
1532   : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, IIC_iALUr,
1533        opc, "\t$dst, $a, $b",
1534        [/* For disassembly only; pattern left blank */]> {
1535   let Inst{27-20} = op27_20;
1536   let Inst{7-4} = op7_4;
1537 }
1538
1539 // Saturating add/subtract -- for disassembly only
1540
1541 def QADD    : AAI<0b00010000, 0b0101, "qadd">;
1542 def QADD16  : AAI<0b01100010, 0b0001, "qadd16">;
1543 def QADD8   : AAI<0b01100010, 0b1001, "qadd8">;
1544 def QASX    : AAI<0b01100010, 0b0011, "qasx">;
1545 def QDADD   : AAI<0b00010100, 0b0101, "qdadd">;
1546 def QDSUB   : AAI<0b00010110, 0b0101, "qdsub">;
1547 def QSAX    : AAI<0b01100010, 0b0101, "qsax">;
1548 def QSUB    : AAI<0b00010010, 0b0101, "qsub">;
1549 def QSUB16  : AAI<0b01100010, 0b0111, "qsub16">;
1550 def QSUB8   : AAI<0b01100010, 0b1111, "qsub8">;
1551 def UQADD16 : AAI<0b01100110, 0b0001, "uqadd16">;
1552 def UQADD8  : AAI<0b01100110, 0b1001, "uqadd8">;
1553 def UQASX   : AAI<0b01100110, 0b0011, "uqasx">;
1554 def UQSAX   : AAI<0b01100110, 0b0101, "uqsax">;
1555 def UQSUB16 : AAI<0b01100110, 0b0111, "uqsub16">;
1556 def UQSUB8  : AAI<0b01100110, 0b1111, "uqsub8">;
1557
1558 // Signed/Unsigned add/subtract -- for disassembly only
1559
1560 def SASX   : AAI<0b01100001, 0b0011, "sasx">;
1561 def SADD16 : AAI<0b01100001, 0b0001, "sadd16">;
1562 def SADD8  : AAI<0b01100001, 0b1001, "sadd8">;
1563 def SSAX   : AAI<0b01100001, 0b0101, "ssax">;
1564 def SSUB16 : AAI<0b01100001, 0b0111, "ssub16">;
1565 def SSUB8  : AAI<0b01100001, 0b1111, "ssub8">;
1566 def UASX   : AAI<0b01100101, 0b0011, "uasx">;
1567 def UADD16 : AAI<0b01100101, 0b0001, "uadd16">;
1568 def UADD8  : AAI<0b01100101, 0b1001, "uadd8">;
1569 def USAX   : AAI<0b01100101, 0b0101, "usax">;
1570 def USUB16 : AAI<0b01100101, 0b0111, "usub16">;
1571 def USUB8  : AAI<0b01100101, 0b1111, "usub8">;
1572
1573 // Signed/Unsigned halving add/subtract -- for disassembly only
1574
1575 def SHASX   : AAI<0b01100011, 0b0011, "shasx">;
1576 def SHADD16 : AAI<0b01100011, 0b0001, "shadd16">;
1577 def SHADD8  : AAI<0b01100011, 0b1001, "shadd8">;
1578 def SHSAX   : AAI<0b01100011, 0b0101, "shsax">;
1579 def SHSUB16 : AAI<0b01100011, 0b0111, "shsub16">;
1580 def SHSUB8  : AAI<0b01100011, 0b1111, "shsub8">;
1581 def UHASX   : AAI<0b01100111, 0b0011, "uhasx">;
1582 def UHADD16 : AAI<0b01100111, 0b0001, "uhadd16">;
1583 def UHADD8  : AAI<0b01100111, 0b1001, "uhadd8">;
1584 def UHSAX   : AAI<0b01100111, 0b0101, "uhsax">;
1585 def UHSUB16 : AAI<0b01100111, 0b0111, "uhsub16">;
1586 def UHSUB8  : AAI<0b01100111, 0b1111, "uhsub8">;
1587
1588 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1589
1590 def USAD8  : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b),
1591                 MulFrm /* for convenience */, NoItinerary, "usad8",
1592                 "\t$dst, $a, $b", []>,
1593              Requires<[IsARM, HasV6]> {
1594   let Inst{27-20} = 0b01111000;
1595   let Inst{15-12} = 0b1111;
1596   let Inst{7-4} = 0b0001;
1597 }
1598 def USADA8 : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1599                 MulFrm /* for convenience */, NoItinerary, "usada8",
1600                 "\t$dst, $a, $b, $acc", []>,
1601              Requires<[IsARM, HasV6]> {
1602   let Inst{27-20} = 0b01111000;
1603   let Inst{7-4} = 0b0001;
1604 }
1605
1606 // Signed/Unsigned saturate -- for disassembly only
1607
1608 def SSATlsl : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1609                  DPFrm, NoItinerary, "ssat", "\t$dst, $bit_pos, $a, LSL $shamt",
1610                  [/* For disassembly only; pattern left blank */]> {
1611   let Inst{27-21} = 0b0110101;
1612   let Inst{6-4} = 0b001;
1613 }
1614
1615 def SSATasr : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1616                  DPFrm, NoItinerary, "ssat", "\t$dst, $bit_pos, $a, ASR $shamt",
1617                  [/* For disassembly only; pattern left blank */]> {
1618   let Inst{27-21} = 0b0110101;
1619   let Inst{6-4} = 0b101;
1620 }
1621
1622 def SSAT16 : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), DPFrm,
1623                 NoItinerary, "ssat16", "\t$dst, $bit_pos, $a",
1624                 [/* For disassembly only; pattern left blank */]> {
1625   let Inst{27-20} = 0b01101010;
1626   let Inst{7-4} = 0b0011;
1627 }
1628
1629 def USATlsl : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1630                  DPFrm, NoItinerary, "usat", "\t$dst, $bit_pos, $a, LSL $shamt",
1631                  [/* For disassembly only; pattern left blank */]> {
1632   let Inst{27-21} = 0b0110111;
1633   let Inst{6-4} = 0b001;
1634 }
1635
1636 def USATasr : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1637                  DPFrm, NoItinerary, "usat", "\t$dst, $bit_pos, $a, ASR $shamt",
1638                  [/* For disassembly only; pattern left blank */]> {
1639   let Inst{27-21} = 0b0110111;
1640   let Inst{6-4} = 0b101;
1641 }
1642
1643 def USAT16 : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), DPFrm,
1644                 NoItinerary, "usat16", "\t$dst, $bit_pos, $a",
1645                 [/* For disassembly only; pattern left blank */]> {
1646   let Inst{27-20} = 0b01101110;
1647   let Inst{7-4} = 0b0011;
1648 }
1649
1650 //===----------------------------------------------------------------------===//
1651 //  Bitwise Instructions.
1652 //
1653
1654 defm AND   : AsI1_bin_irs<0b0000, "and",
1655                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1656 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1657                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1658 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1659                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1660 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1661                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1662
1663 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1664                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1665                "bfc", "\t$dst, $imm", "$src = $dst",
1666                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1667                Requires<[IsARM, HasV6T2]> {
1668   let Inst{27-21} = 0b0111110;
1669   let Inst{6-0}   = 0b0011111;
1670 }
1671
1672 // A8.6.18  BFI - Bitfield insert (Encoding A1)
1673 // Added for disassembler with the pattern field purposely left blank.
1674 def BFI    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1675                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1676                "bfi", "\t$dst, $src, $imm", "",
1677                [/* For disassembly only; pattern left blank */]>,
1678                Requires<[IsARM, HasV6T2]> {
1679   let Inst{27-21} = 0b0111110;
1680   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
1681 }
1682
1683 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1684                   "mvn", "\t$dst, $src",
1685                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP {
1686   let Inst{25} = 0;
1687   let Inst{11-4} = 0b00000000;
1688 }
1689 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1690                   IIC_iMOVsr, "mvn", "\t$dst, $src",
1691                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP {
1692   let Inst{25} = 0;
1693 }
1694 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1695 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1696                   IIC_iMOVi, "mvn", "\t$dst, $imm",
1697                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1698     let Inst{25} = 1;
1699 }
1700
1701 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1702              (BICri GPR:$src, so_imm_not:$imm)>;
1703
1704 //===----------------------------------------------------------------------===//
1705 //  Multiply Instructions.
1706 //
1707
1708 let isCommutable = 1 in
1709 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1710                    IIC_iMUL32, "mul", "\t$dst, $a, $b",
1711                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1712
1713 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1714                     IIC_iMAC32, "mla", "\t$dst, $a, $b, $c",
1715                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1716
1717 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1718                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
1719                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1720                    Requires<[IsARM, HasV6T2]>;
1721
1722 // Extra precision multiplies with low / high results
1723 let neverHasSideEffects = 1 in {
1724 let isCommutable = 1 in {
1725 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1726                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1727                     "smull", "\t$ldst, $hdst, $a, $b", []>;
1728
1729 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1730                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1731                     "umull", "\t$ldst, $hdst, $a, $b", []>;
1732 }
1733
1734 // Multiply + accumulate
1735 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1736                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1737                     "smlal", "\t$ldst, $hdst, $a, $b", []>;
1738
1739 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1740                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1741                     "umlal", "\t$ldst, $hdst, $a, $b", []>;
1742
1743 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1744                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1745                     "umaal", "\t$ldst, $hdst, $a, $b", []>,
1746                     Requires<[IsARM, HasV6]>;
1747 } // neverHasSideEffects
1748
1749 // Most significant word multiply
1750 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1751                IIC_iMUL32, "smmul", "\t$dst, $a, $b",
1752                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1753             Requires<[IsARM, HasV6]> {
1754   let Inst{7-4}   = 0b0001;
1755   let Inst{15-12} = 0b1111;
1756 }
1757
1758 def SMMULR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1759                IIC_iMUL32, "smmulr", "\t$dst, $a, $b",
1760                [/* For disassembly only; pattern left blank */]>,
1761             Requires<[IsARM, HasV6]> {
1762   let Inst{7-4}   = 0b0011; // R = 1
1763   let Inst{15-12} = 0b1111;
1764 }
1765
1766 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1767                IIC_iMAC32, "smmla", "\t$dst, $a, $b, $c",
1768                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1769             Requires<[IsARM, HasV6]> {
1770   let Inst{7-4}   = 0b0001;
1771 }
1772
1773 def SMMLAR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1774                IIC_iMAC32, "smmlar", "\t$dst, $a, $b, $c",
1775                [/* For disassembly only; pattern left blank */]>,
1776             Requires<[IsARM, HasV6]> {
1777   let Inst{7-4}   = 0b0011; // R = 1
1778 }
1779
1780 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1781                IIC_iMAC32, "smmls", "\t$dst, $a, $b, $c",
1782                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1783             Requires<[IsARM, HasV6]> {
1784   let Inst{7-4}   = 0b1101;
1785 }
1786
1787 def SMMLSR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1788                IIC_iMAC32, "smmlsr", "\t$dst, $a, $b, $c",
1789                [/* For disassembly only; pattern left blank */]>,
1790             Requires<[IsARM, HasV6]> {
1791   let Inst{7-4}   = 0b1111; // R = 1
1792 }
1793
1794 multiclass AI_smul<string opc, PatFrag opnode> {
1795   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1796               IIC_iMUL32, !strconcat(opc, "bb"), "\t$dst, $a, $b",
1797               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1798                                       (sext_inreg GPR:$b, i16)))]>,
1799            Requires<[IsARM, HasV5TE]> {
1800              let Inst{5} = 0;
1801              let Inst{6} = 0;
1802            }
1803
1804   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1805               IIC_iMUL32, !strconcat(opc, "bt"), "\t$dst, $a, $b",
1806               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1807                                       (sra GPR:$b, (i32 16))))]>,
1808            Requires<[IsARM, HasV5TE]> {
1809              let Inst{5} = 0;
1810              let Inst{6} = 1;
1811            }
1812
1813   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1814               IIC_iMUL32, !strconcat(opc, "tb"), "\t$dst, $a, $b",
1815               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1816                                       (sext_inreg GPR:$b, i16)))]>,
1817            Requires<[IsARM, HasV5TE]> {
1818              let Inst{5} = 1;
1819              let Inst{6} = 0;
1820            }
1821
1822   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1823               IIC_iMUL32, !strconcat(opc, "tt"), "\t$dst, $a, $b",
1824               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1825                                       (sra GPR:$b, (i32 16))))]>,
1826             Requires<[IsARM, HasV5TE]> {
1827              let Inst{5} = 1;
1828              let Inst{6} = 1;
1829            }
1830
1831   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1832               IIC_iMUL16, !strconcat(opc, "wb"), "\t$dst, $a, $b",
1833               [(set GPR:$dst, (sra (opnode GPR:$a,
1834                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1835            Requires<[IsARM, HasV5TE]> {
1836              let Inst{5} = 1;
1837              let Inst{6} = 0;
1838            }
1839
1840   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1841               IIC_iMUL16, !strconcat(opc, "wt"), "\t$dst, $a, $b",
1842               [(set GPR:$dst, (sra (opnode GPR:$a,
1843                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1844             Requires<[IsARM, HasV5TE]> {
1845              let Inst{5} = 1;
1846              let Inst{6} = 1;
1847            }
1848 }
1849
1850
1851 multiclass AI_smla<string opc, PatFrag opnode> {
1852   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1853               IIC_iMAC16, !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1854               [(set GPR:$dst, (add GPR:$acc,
1855                                (opnode (sext_inreg GPR:$a, i16),
1856                                        (sext_inreg GPR:$b, i16))))]>,
1857            Requires<[IsARM, HasV5TE]> {
1858              let Inst{5} = 0;
1859              let Inst{6} = 0;
1860            }
1861
1862   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1863               IIC_iMAC16, !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1864               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1865                                                     (sra GPR:$b, (i32 16)))))]>,
1866            Requires<[IsARM, HasV5TE]> {
1867              let Inst{5} = 0;
1868              let Inst{6} = 1;
1869            }
1870
1871   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1872               IIC_iMAC16, !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1873               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1874                                                  (sext_inreg GPR:$b, i16))))]>,
1875            Requires<[IsARM, HasV5TE]> {
1876              let Inst{5} = 1;
1877              let Inst{6} = 0;
1878            }
1879
1880   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1881               IIC_iMAC16, !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1882              [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1883                                                     (sra GPR:$b, (i32 16)))))]>,
1884             Requires<[IsARM, HasV5TE]> {
1885              let Inst{5} = 1;
1886              let Inst{6} = 1;
1887            }
1888
1889   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1890               IIC_iMAC16, !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1891               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1892                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1893            Requires<[IsARM, HasV5TE]> {
1894              let Inst{5} = 0;
1895              let Inst{6} = 0;
1896            }
1897
1898   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1899               IIC_iMAC16, !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
1900               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1901                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1902             Requires<[IsARM, HasV5TE]> {
1903              let Inst{5} = 0;
1904              let Inst{6} = 1;
1905            }
1906 }
1907
1908 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1909 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1910
1911 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
1912 def SMLALBB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1913                       IIC_iMAC64, "smlalbb", "\t$ldst, $hdst, $a, $b",
1914                       [/* For disassembly only; pattern left blank */]>,
1915               Requires<[IsARM, HasV5TE]> {
1916   let Inst{5} = 0;
1917   let Inst{6} = 0;
1918 }
1919
1920 def SMLALBT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1921                       IIC_iMAC64, "smlalbt", "\t$ldst, $hdst, $a, $b",
1922                       [/* For disassembly only; pattern left blank */]>,
1923               Requires<[IsARM, HasV5TE]> {
1924   let Inst{5} = 0;
1925   let Inst{6} = 1;
1926 }
1927
1928 def SMLALTB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1929                       IIC_iMAC64, "smlaltb", "\t$ldst, $hdst, $a, $b",
1930                       [/* For disassembly only; pattern left blank */]>,
1931               Requires<[IsARM, HasV5TE]> {
1932   let Inst{5} = 1;
1933   let Inst{6} = 0;
1934 }
1935
1936 def SMLALTT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1937                       IIC_iMAC64, "smlaltt", "\t$ldst, $hdst, $a, $b",
1938                       [/* For disassembly only; pattern left blank */]>,
1939               Requires<[IsARM, HasV5TE]> {
1940   let Inst{5} = 1;
1941   let Inst{6} = 1;
1942 }
1943
1944 // Helper class for AI_smld -- for disassembly only
1945 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
1946                 InstrItinClass itin, string opc, string asm>
1947   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
1948   let Inst{4}     = 1;
1949   let Inst{5}     = swap;
1950   let Inst{6}     = sub;
1951   let Inst{7}     = 0;
1952   let Inst{21-20} = 0b00;
1953   let Inst{22}    = long;
1954   let Inst{27-23} = 0b01110;
1955 }
1956
1957 multiclass AI_smld<bit sub, string opc> {
1958
1959   def D : AMulDualI<0, sub, 0, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1960                   NoItinerary, !strconcat(opc, "d"), "\t$dst, $a, $b, $acc">;
1961
1962   def DX : AMulDualI<0, sub, 1, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1963                   NoItinerary, !strconcat(opc, "dx"), "\t$dst, $a, $b, $acc">;
1964
1965   def LD : AMulDualI<1, sub, 0, (outs GPR:$ldst,GPR:$hdst), (ins GPR:$a,GPR:$b),
1966                   NoItinerary, !strconcat(opc, "ld"), "\t$ldst, $hdst, $a, $b">;
1967
1968   def LDX : AMulDualI<1, sub, 1, (outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1969                   NoItinerary, !strconcat(opc, "ldx"),"\t$ldst, $hdst, $a, $b">;
1970
1971 }
1972
1973 defm SMLA : AI_smld<0, "smla">;
1974 defm SMLS : AI_smld<1, "smls">;
1975
1976 multiclass AI_sdml<bit sub, string opc> {
1977
1978   def D : AMulDualI<0, sub, 0, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1979                     NoItinerary, !strconcat(opc, "d"), "\t$dst, $a, $b"> {
1980     let Inst{15-12} = 0b1111;
1981   }
1982
1983   def DX : AMulDualI<0, sub, 1, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1984                     NoItinerary, !strconcat(opc, "dx"), "\t$dst, $a, $b"> {
1985     let Inst{15-12} = 0b1111;
1986   }
1987
1988 }
1989
1990 defm SMUA : AI_sdml<0, "smua">;
1991 defm SMUS : AI_sdml<1, "smus">;
1992
1993 //===----------------------------------------------------------------------===//
1994 //  Misc. Arithmetic Instructions.
1995 //
1996
1997 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1998               "clz", "\t$dst, $src",
1999               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
2000   let Inst{7-4}   = 0b0001;
2001   let Inst{11-8}  = 0b1111;
2002   let Inst{19-16} = 0b1111;
2003 }
2004
2005 def RBIT : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2006               "rbit", "\t$dst, $src",
2007               [(set GPR:$dst, (ARMrbit GPR:$src))]>,
2008            Requires<[IsARM, HasV6T2]> {
2009   let Inst{7-4}   = 0b0011;
2010   let Inst{11-8}  = 0b1111;
2011   let Inst{19-16} = 0b1111;
2012 }
2013
2014 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2015               "rev", "\t$dst, $src",
2016               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
2017   let Inst{7-4}   = 0b0011;
2018   let Inst{11-8}  = 0b1111;
2019   let Inst{19-16} = 0b1111;
2020 }
2021
2022 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2023                "rev16", "\t$dst, $src",
2024                [(set GPR:$dst,
2025                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
2026                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
2027                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
2028                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
2029                Requires<[IsARM, HasV6]> {
2030   let Inst{7-4}   = 0b1011;
2031   let Inst{11-8}  = 0b1111;
2032   let Inst{19-16} = 0b1111;
2033 }
2034
2035 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2036                "revsh", "\t$dst, $src",
2037                [(set GPR:$dst,
2038                   (sext_inreg
2039                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
2040                         (shl GPR:$src, (i32 8))), i16))]>,
2041                Requires<[IsARM, HasV6]> {
2042   let Inst{7-4}   = 0b1011;
2043   let Inst{11-8}  = 0b1111;
2044   let Inst{19-16} = 0b1111;
2045 }
2046
2047 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
2048                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2049                IIC_iALUsi, "pkhbt", "\t$dst, $src1, $src2, LSL $shamt",
2050                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
2051                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
2052                                         0xFFFF0000)))]>,
2053                Requires<[IsARM, HasV6]> {
2054   let Inst{6-4} = 0b001;
2055 }
2056
2057 // Alternate cases for PKHBT where identities eliminate some nodes.
2058 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
2059                (PKHBT GPR:$src1, GPR:$src2, 0)>;
2060 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
2061                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
2062
2063
2064 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
2065                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2066                IIC_iALUsi, "pkhtb", "\t$dst, $src1, $src2, ASR $shamt",
2067                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
2068                                    (and (sra GPR:$src2, imm16_31:$shamt),
2069                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
2070   let Inst{6-4} = 0b101;
2071 }
2072
2073 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2074 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2075 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
2076                (PKHTB GPR:$src1, GPR:$src2, 16)>;
2077 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2078                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
2079                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
2080
2081 //===----------------------------------------------------------------------===//
2082 //  Comparison Instructions...
2083 //
2084
2085 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2086                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2087 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2088 //       Compare-to-zero still works out, just not the relationals
2089 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2090 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2091
2092 // Note that TST/TEQ don't set all the same flags that CMP does!
2093 defm TST  : AI1_cmp_irs<0b1000, "tst",
2094                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2095 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2096                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2097
2098 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2099                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2100 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2101                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2102
2103 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2104 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2105
2106 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2107              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2108
2109
2110 // Conditional moves
2111 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2112 // a two-value operand where a dag node expects two operands. :(
2113 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
2114                 IIC_iCMOVr, "mov", "\t$dst, $true",
2115       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
2116                 RegConstraint<"$false = $dst">, UnaryDP {
2117   let Inst{11-4} = 0b00000000;
2118   let Inst{25} = 0;
2119 }
2120
2121 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
2122                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
2123                 "mov", "\t$dst, $true",
2124    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
2125                 RegConstraint<"$false = $dst">, UnaryDP {
2126   let Inst{25} = 0;
2127 }
2128
2129 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
2130                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
2131                 "mov", "\t$dst, $true",
2132    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
2133                 RegConstraint<"$false = $dst">, UnaryDP {
2134   let Inst{25} = 1;
2135 }
2136
2137 //===----------------------------------------------------------------------===//
2138 // Atomic operations intrinsics
2139 //
2140
2141 // memory barriers protect the atomic sequences
2142 let hasSideEffects = 1 in {
2143 def Int_MemBarrierV7 : AInoP<(outs), (ins),
2144                         Pseudo, NoItinerary,
2145                         "dmb", "",
2146                         [(ARMMemBarrierV7)]>,
2147                         Requires<[IsARM, HasV7]> {
2148   let Inst{31-4} = 0xf57ff05;
2149   // FIXME: add support for options other than a full system DMB
2150   // See DMB disassembly-only variants below.
2151   let Inst{3-0} = 0b1111;
2152 }
2153
2154 def Int_SyncBarrierV7 : AInoP<(outs), (ins),
2155                         Pseudo, NoItinerary,
2156                         "dsb", "",
2157                         [(ARMSyncBarrierV7)]>,
2158                         Requires<[IsARM, HasV7]> {
2159   let Inst{31-4} = 0xf57ff04;
2160   // FIXME: add support for options other than a full system DSB
2161   // See DSB disassembly-only variants below.
2162   let Inst{3-0} = 0b1111;
2163 }
2164
2165 def Int_MemBarrierV6 : AInoP<(outs), (ins GPR:$zero),
2166                        Pseudo, NoItinerary,
2167                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2168                        [(ARMMemBarrierV6 GPR:$zero)]>,
2169                        Requires<[IsARM, HasV6]> {
2170   // FIXME: add support for options other than a full system DMB
2171   // FIXME: add encoding
2172 }
2173
2174 def Int_SyncBarrierV6 : AInoP<(outs), (ins GPR:$zero),
2175                         Pseudo, NoItinerary,
2176                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
2177                         [(ARMSyncBarrierV6 GPR:$zero)]>,
2178                         Requires<[IsARM, HasV6]> {
2179   // FIXME: add support for options other than a full system DSB
2180   // FIXME: add encoding
2181 }
2182 }
2183
2184 // Helper class for multiclass MemB -- for disassembly only
2185 class AMBI<string opc, string asm>
2186   : AInoP<(outs), (ins), MiscFrm, NoItinerary, opc, asm,
2187           [/* For disassembly only; pattern left blank */]>,
2188     Requires<[IsARM, HasV7]> {
2189   let Inst{31-20} = 0xf57;
2190 }
2191
2192 multiclass MemB<bits<4> op7_4, string opc> {
2193
2194   def st : AMBI<opc, "\tst"> {
2195     let Inst{7-4} = op7_4;
2196     let Inst{3-0} = 0b1110;
2197   }
2198
2199   def ish : AMBI<opc, "\tish"> {
2200     let Inst{7-4} = op7_4;
2201     let Inst{3-0} = 0b1011;
2202   }
2203
2204   def ishst : AMBI<opc, "\tishst"> {
2205     let Inst{7-4} = op7_4;
2206     let Inst{3-0} = 0b1010;
2207   }
2208
2209   def nsh : AMBI<opc, "\tnsh"> {
2210     let Inst{7-4} = op7_4;
2211     let Inst{3-0} = 0b0111;
2212   }
2213
2214   def nshst : AMBI<opc, "\tnshst"> {
2215     let Inst{7-4} = op7_4;
2216     let Inst{3-0} = 0b0110;
2217   }
2218
2219   def osh : AMBI<opc, "\tosh"> {
2220     let Inst{7-4} = op7_4;
2221     let Inst{3-0} = 0b0011;
2222   }
2223
2224   def oshst : AMBI<opc, "\toshst"> {
2225     let Inst{7-4} = op7_4;
2226     let Inst{3-0} = 0b0010;
2227   }
2228 }
2229
2230 // These DMB variants are for disassembly only.
2231 defm DMB : MemB<0b0101, "dmb">;
2232
2233 // These DSB variants are for disassembly only.
2234 defm DSB : MemB<0b0100, "dsb">;
2235
2236 // ISB has only full system option -- for disassembly only
2237 def ISBsy : AMBI<"isb", ""> {
2238   let Inst{7-4} = 0b0110;
2239   let Inst{3-0} = 0b1111;
2240 }
2241
2242 let usesCustomInserter = 1 in {
2243   let Uses = [CPSR] in {
2244     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2245       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2246       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
2247       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2248     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2249       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2250       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
2251       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2252     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2253       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2254       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
2255       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2256     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2257       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2258       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
2259       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2260     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2261       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2262       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
2263       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2264     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2265       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2266       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
2267       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2268     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2269       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2270       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
2271       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2272     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2273       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2274       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
2275       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2276     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2277       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2278       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
2279       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2280     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2281       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2282       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
2283       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2284     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2285       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2286       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
2287       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2288     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2290       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
2291       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2292     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2293       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2294       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
2295       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2296     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2297       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2298       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
2299       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2300     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2301       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2302       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
2303       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
2304     def ATOMIC_LOAD_OR_I32 : PseudoInst<
2305       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2306       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
2307       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
2308     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
2309       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2310       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
2311       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
2312     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
2313       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2314       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
2315       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
2316
2317     def ATOMIC_SWAP_I8 : PseudoInst<
2318       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2319       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
2320       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
2321     def ATOMIC_SWAP_I16 : PseudoInst<
2322       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2323       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
2324       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
2325     def ATOMIC_SWAP_I32 : PseudoInst<
2326       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2327       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
2328       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
2329
2330     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
2331       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2332       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
2333       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
2334     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
2335       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2336       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
2337       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
2338     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
2339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2340       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
2341       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
2342 }
2343 }
2344
2345 let mayLoad = 1 in {
2346 def LDREXB : AIldrex<0b10, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2347                     "ldrexb", "\t$dest, [$ptr]",
2348                     []>;
2349 def LDREXH : AIldrex<0b11, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2350                     "ldrexh", "\t$dest, [$ptr]",
2351                     []>;
2352 def LDREX  : AIldrex<0b00, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2353                     "ldrex", "\t$dest, [$ptr]",
2354                     []>;
2355 def LDREXD : AIldrex<0b01, (outs GPR:$dest, GPR:$dest2), (ins GPR:$ptr),
2356                     NoItinerary,
2357                     "ldrexd", "\t$dest, $dest2, [$ptr]",
2358                     []>;
2359 }
2360
2361 let mayStore = 1, Constraints = "@earlyclobber $success" in {
2362 def STREXB : AIstrex<0b10, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2363                     NoItinerary,
2364                     "strexb", "\t$success, $src, [$ptr]",
2365                     []>;
2366 def STREXH : AIstrex<0b11, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2367                     NoItinerary,
2368                     "strexh", "\t$success, $src, [$ptr]",
2369                     []>;
2370 def STREX  : AIstrex<0b00, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2371                     NoItinerary,
2372                     "strex", "\t$success, $src, [$ptr]",
2373                     []>;
2374 def STREXD : AIstrex<0b01, (outs GPR:$success),
2375                     (ins GPR:$src, GPR:$src2, GPR:$ptr),
2376                     NoItinerary,
2377                     "strexd", "\t$success, $src, $src2, [$ptr]",
2378                     []>;
2379 }
2380
2381 // Clear-Exclusive is for disassembly only.
2382 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
2383                 [/* For disassembly only; pattern left blank */]>,
2384             Requires<[IsARM, HasV7]>  {
2385   let Inst{31-20} = 0xf57;
2386   let Inst{7-4} = 0b0001;
2387 }
2388
2389 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
2390 let mayLoad = 1 in {
2391 def SWP : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2392              "swp", "\t$dst, $src, [$ptr]",
2393              [/* For disassembly only; pattern left blank */]> {
2394   let Inst{27-23} = 0b00010;
2395   let Inst{22} = 0; // B = 0
2396   let Inst{21-20} = 0b00;
2397   let Inst{7-4} = 0b1001;
2398 }
2399
2400 def SWPB : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2401              "swpb", "\t$dst, $src, [$ptr]",
2402              [/* For disassembly only; pattern left blank */]> {
2403   let Inst{27-23} = 0b00010;
2404   let Inst{22} = 1; // B = 1
2405   let Inst{21-20} = 0b00;
2406   let Inst{7-4} = 0b1001;
2407 }
2408 }
2409
2410 //===----------------------------------------------------------------------===//
2411 // TLS Instructions
2412 //
2413
2414 // __aeabi_read_tp preserves the registers r1-r3.
2415 let isCall = 1,
2416   Defs = [R0, R12, LR, CPSR] in {
2417   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
2418                "bl\t__aeabi_read_tp",
2419                [(set R0, ARMthread_pointer)]>;
2420 }
2421
2422 //===----------------------------------------------------------------------===//
2423 // SJLJ Exception handling intrinsics
2424 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2425 //   address and save #0 in R0 for the non-longjmp case.
2426 //   Since by its nature we may be coming from some other function to get
2427 //   here, and we're using the stack frame for the containing function to
2428 //   save/restore registers, we can't keep anything live in regs across
2429 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2430 //   when we get here from a longjmp(). We force everthing out of registers
2431 //   except for our own input by listing the relevant registers in Defs. By
2432 //   doing so, we also cause the prologue/epilogue code to actively preserve
2433 //   all of the callee-saved resgisters, which is exactly what we want.
2434 //   A constant value is passed in $val, and we use the location as a scratch.
2435 let Defs =
2436   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
2437     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
2438     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
2439     D31 ] in {
2440   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
2441                                AddrModeNone, SizeSpecial, IndexModeNone,
2442                                Pseudo, NoItinerary,
2443                                "str\tsp, [$src, #+8] @ eh_setjmp begin\n\t"
2444                                "add\t$val, pc, #8\n\t"
2445                                "str\t$val, [$src, #+4]\n\t"
2446                                "mov\tr0, #0\n\t"
2447                                "add\tpc, pc, #0\n\t"
2448                                "mov\tr0, #1 @ eh_setjmp end", "",
2449                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>;
2450 }
2451
2452 //===----------------------------------------------------------------------===//
2453 // Non-Instruction Patterns
2454 //
2455
2456 // Large immediate handling.
2457
2458 // Two piece so_imms.
2459 let isReMaterializable = 1 in
2460 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
2461                          Pseudo, IIC_iMOVi,
2462                          "mov", "\t$dst, $src",
2463                          [(set GPR:$dst, so_imm2part:$src)]>,
2464                   Requires<[IsARM, NoV6T2]>;
2465
2466 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
2467              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2468                     (so_imm2part_2 imm:$RHS))>;
2469 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
2470              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2471                     (so_imm2part_2 imm:$RHS))>;
2472 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
2473              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2474                     (so_imm2part_2 imm:$RHS))>;
2475 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
2476              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
2477                     (so_neg_imm2part_2 imm:$RHS))>;
2478
2479 // 32-bit immediate using movw + movt.
2480 // This is a single pseudo instruction, the benefit is that it can be remat'd
2481 // as a single unit instead of having to handle reg inputs.
2482 // FIXME: Remove this when we can do generalized remat.
2483 let isReMaterializable = 1 in
2484 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
2485                    "movw", "\t$dst, ${src:lo16}\n\tmovt${p}\t$dst, ${src:hi16}",
2486                      [(set GPR:$dst, (i32 imm:$src))]>,
2487                Requires<[IsARM, HasV6T2]>;
2488
2489 // ConstantPool, GlobalAddress, and JumpTable
2490 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
2491             Requires<[IsARM, DontUseMovt]>;
2492 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
2493 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
2494             Requires<[IsARM, UseMovt]>;
2495 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
2496              (LEApcrelJT tjumptable:$dst, imm:$id)>;
2497
2498 // TODO: add,sub,and, 3-instr forms?
2499
2500
2501 // Direct calls
2502 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
2503       Requires<[IsARM, IsNotDarwin]>;
2504 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
2505       Requires<[IsARM, IsDarwin]>;
2506
2507 // zextload i1 -> zextload i8
2508 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2509
2510 // extload -> zextload
2511 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2512 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2513 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
2514
2515 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
2516 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
2517
2518 // smul* and smla*
2519 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2520                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2521                  (SMULBB GPR:$a, GPR:$b)>;
2522 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
2523                  (SMULBB GPR:$a, GPR:$b)>;
2524 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2525                       (sra GPR:$b, (i32 16))),
2526                  (SMULBT GPR:$a, GPR:$b)>;
2527 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
2528                  (SMULBT GPR:$a, GPR:$b)>;
2529 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
2530                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2531                  (SMULTB GPR:$a, GPR:$b)>;
2532 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
2533                 (SMULTB GPR:$a, GPR:$b)>;
2534 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2535                       (i32 16)),
2536                  (SMULWB GPR:$a, GPR:$b)>;
2537 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
2538                  (SMULWB GPR:$a, GPR:$b)>;
2539
2540 def : ARMV5TEPat<(add GPR:$acc,
2541                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2542                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2543                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2544 def : ARMV5TEPat<(add GPR:$acc,
2545                       (mul sext_16_node:$a, sext_16_node:$b)),
2546                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2547 def : ARMV5TEPat<(add GPR:$acc,
2548                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2549                            (sra GPR:$b, (i32 16)))),
2550                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2551 def : ARMV5TEPat<(add GPR:$acc,
2552                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
2553                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2554 def : ARMV5TEPat<(add GPR:$acc,
2555                       (mul (sra GPR:$a, (i32 16)),
2556                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2557                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2558 def : ARMV5TEPat<(add GPR:$acc,
2559                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
2560                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2561 def : ARMV5TEPat<(add GPR:$acc,
2562                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2563                            (i32 16))),
2564                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2565 def : ARMV5TEPat<(add GPR:$acc,
2566                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
2567                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2568
2569 //===----------------------------------------------------------------------===//
2570 // Thumb Support
2571 //
2572
2573 include "ARMInstrThumb.td"
2574
2575 //===----------------------------------------------------------------------===//
2576 // Thumb2 Support
2577 //
2578
2579 include "ARMInstrThumb2.td"
2580
2581 //===----------------------------------------------------------------------===//
2582 // Floating Point Support
2583 //
2584
2585 include "ARMInstrVFP.td"
2586
2587 //===----------------------------------------------------------------------===//
2588 // Advanced SIMD (NEON) Support
2589 //
2590
2591 include "ARMInstrNEON.td"
2592
2593 //===----------------------------------------------------------------------===//
2594 // Coprocessor Instructions.  For disassembly only.
2595 //
2596
2597 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2598             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2599             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2600               [/* For disassembly only; pattern left blank */]> {
2601   let Inst{4} = 0;
2602 }
2603
2604 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2605                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2606                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2607                [/* For disassembly only; pattern left blank */]> {
2608   let Inst{31-28} = 0b1111;
2609   let Inst{4} = 0;
2610 }
2611
2612 class ACI<dag oops, dag iops, string opc, string asm>
2613   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
2614       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
2615   let Inst{27-25} = 0b110;
2616 }
2617
2618 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
2619
2620   def _OFFSET : ACI<(outs),
2621       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2622       opc, "\tp$cop, cr$CRd, $addr"> {
2623     let Inst{31-28} = op31_28;
2624     let Inst{24} = 1; // P = 1
2625     let Inst{21} = 0; // W = 0
2626     let Inst{22} = 0; // D = 0
2627     let Inst{20} = load;
2628   }
2629
2630   def _PRE : ACI<(outs),
2631       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2632       opc, "\tp$cop, cr$CRd, $addr!"> {
2633     let Inst{31-28} = op31_28;
2634     let Inst{24} = 1; // P = 1
2635     let Inst{21} = 1; // W = 1
2636     let Inst{22} = 0; // D = 0
2637     let Inst{20} = load;
2638   }
2639
2640   def _POST : ACI<(outs),
2641       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
2642       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
2643     let Inst{31-28} = op31_28;
2644     let Inst{24} = 0; // P = 0
2645     let Inst{21} = 1; // W = 1
2646     let Inst{22} = 0; // D = 0
2647     let Inst{20} = load;
2648   }
2649
2650   def _OPTION : ACI<(outs),
2651       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
2652       opc, "\tp$cop, cr$CRd, [$base], $option"> {
2653     let Inst{31-28} = op31_28;
2654     let Inst{24} = 0; // P = 0
2655     let Inst{23} = 1; // U = 1
2656     let Inst{21} = 0; // W = 0
2657     let Inst{22} = 0; // D = 0
2658     let Inst{20} = load;
2659   }
2660
2661   def L_OFFSET : ACI<(outs),
2662       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2663       opc, "l\tp$cop, cr$CRd, $addr"> {
2664     let Inst{31-28} = op31_28;
2665     let Inst{24} = 1; // P = 1
2666     let Inst{21} = 0; // W = 0
2667     let Inst{22} = 1; // D = 1
2668     let Inst{20} = load;
2669   }
2670
2671   def L_PRE : ACI<(outs),
2672       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2673       opc, "l\tp$cop, cr$CRd, $addr!"> {
2674     let Inst{31-28} = op31_28;
2675     let Inst{24} = 1; // P = 1
2676     let Inst{21} = 1; // W = 1
2677     let Inst{22} = 1; // D = 1
2678     let Inst{20} = load;
2679   }
2680
2681   def L_POST : ACI<(outs),
2682       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
2683       opc, "l\tp$cop, cr$CRd, [$base], $offset"> {
2684     let Inst{31-28} = op31_28;
2685     let Inst{24} = 0; // P = 0
2686     let Inst{21} = 1; // W = 1
2687     let Inst{22} = 1; // D = 1
2688     let Inst{20} = load;
2689   }
2690
2691   def L_OPTION : ACI<(outs),
2692       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
2693       opc, "l\tp$cop, cr$CRd, [$base], $option"> {
2694     let Inst{31-28} = op31_28;
2695     let Inst{24} = 0; // P = 0
2696     let Inst{23} = 1; // U = 1
2697     let Inst{21} = 0; // W = 0
2698     let Inst{22} = 1; // D = 1
2699     let Inst{20} = load;
2700   }
2701 }
2702
2703 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
2704 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
2705 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
2706 defm STC2 : LdStCop<0b1111,    0, "stc2">;
2707
2708 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2709               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2710               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2711               [/* For disassembly only; pattern left blank */]> {
2712   let Inst{20} = 0;
2713   let Inst{4} = 1;
2714 }
2715
2716 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2717                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2718                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2719                 [/* For disassembly only; pattern left blank */]> {
2720   let Inst{31-28} = 0b1111;
2721   let Inst{20} = 0;
2722   let Inst{4} = 1;
2723 }
2724
2725 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2726               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2727               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2728               [/* For disassembly only; pattern left blank */]> {
2729   let Inst{20} = 1;
2730   let Inst{4} = 1;
2731 }
2732
2733 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2734                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2735                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2736                 [/* For disassembly only; pattern left blank */]> {
2737   let Inst{31-28} = 0b1111;
2738   let Inst{20} = 1;
2739   let Inst{4} = 1;
2740 }
2741
2742 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2743                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2744                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2745                [/* For disassembly only; pattern left blank */]> {
2746   let Inst{23-20} = 0b0100;
2747 }
2748
2749 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2750                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2751                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2752                  [/* For disassembly only; pattern left blank */]> {
2753   let Inst{31-28} = 0b1111;
2754   let Inst{23-20} = 0b0100;
2755 }
2756
2757 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2758                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2759                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2760                [/* For disassembly only; pattern left blank */]> {
2761   let Inst{23-20} = 0b0101;
2762 }
2763
2764 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2765                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2766                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2767                  [/* For disassembly only; pattern left blank */]> {
2768   let Inst{31-28} = 0b1111;
2769   let Inst{23-20} = 0b0101;
2770 }
2771
2772 //===----------------------------------------------------------------------===//
2773 // Move between special register and ARM core register -- for disassembly only
2774 //
2775
2776 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
2777               [/* For disassembly only; pattern left blank */]> {
2778   let Inst{23-20} = 0b0000;
2779   let Inst{7-4} = 0b0000;
2780 }
2781
2782 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
2783               [/* For disassembly only; pattern left blank */]> {
2784   let Inst{23-20} = 0b0100;
2785   let Inst{7-4} = 0b0000;
2786 }
2787
2788 // FIXME: mask is ignored for the time being.
2789 def MSR : ABI<0b0001,(outs),(ins GPR:$src), NoItinerary, "msr", "\tcpsr, $src",
2790               [/* For disassembly only; pattern left blank */]> {
2791   let Inst{23-20} = 0b0010;
2792   let Inst{7-4} = 0b0000;
2793 }
2794
2795 // FIXME: mask is ignored for the time being.
2796 def MSRi : ABI<0b0011,(outs),(ins so_imm:$a), NoItinerary, "msr", "\tcpsr, $a",
2797               [/* For disassembly only; pattern left blank */]> {
2798   let Inst{23-20} = 0b0010;
2799   let Inst{7-4} = 0b0000;
2800 }
2801
2802 // FIXME: mask is ignored for the time being.
2803 def MSRsys : ABI<0b0001,(outs),(ins GPR:$src),NoItinerary,"msr","\tspsr, $src",
2804               [/* For disassembly only; pattern left blank */]> {
2805   let Inst{23-20} = 0b0110;
2806   let Inst{7-4} = 0b0000;
2807 }
2808
2809 // FIXME: mask is ignored for the time being.
2810 def MSRsysi : ABI<0b0011,(outs),(ins so_imm:$a),NoItinerary,"msr","\tspsr, $a",
2811               [/* For disassembly only; pattern left blank */]> {
2812   let Inst{23-20} = 0b0110;
2813   let Inst{7-4} = 0b0000;
2814 }