lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 //===----------------------------------------------------------------------===//
 273 // Operand Definitions.
 274 //
 275
 276 // Branch target.
 277 def brtarget : Operand<OtherVT> {
 278   let EncoderMethod = "getBranchTargetOpValue";
 279 }
 280
 281 // Call target.
 282 def bltarget : Operand<i32> {
 283   // Encoded the same as branch targets.
 284   let EncoderMethod = "getBranchTargetOpValue";
 285 }
 286
 287 // A list of registers separated by comma. Used by load/store multiple.
 288 def RegListAsmOperand : AsmOperandClass {
 289   let Name = "RegList";
 290   let SuperClasses = [];
 291 }
 292
 293 def reglist : Operand<i32> {
 294   let EncoderMethod = "getRegisterListOpValue";
 295   let ParserMatchClass = RegListAsmOperand;
 296   let PrintMethod = "printRegisterList";
 297 }
 298
 299 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 300 def cpinst_operand : Operand<i32> {
 301   let PrintMethod = "printCPInstOperand";
 302 }
 303
 304 def jtblock_operand : Operand<i32> {
 305   let PrintMethod = "printJTBlockOperand";
 306 }
 307 def jt2block_operand : Operand<i32> {
 308   let PrintMethod = "printJT2BlockOperand";
 309 }
 310
 311 // Local PC labels.
 312 def pclabel : Operand<i32> {
 313   let PrintMethod = "printPCLabel";
 314 }
 315
 316 def neon_vcvt_imm32 : Operand<i32> {
 317   let EncoderMethod = "getNEONVcvtImm32OpValue";
 318 }
 319
 320 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 321 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 322     int32_t v = (int32_t)N->getZExtValue();
 323     return v == 8 || v == 16 || v == 24; }]> {
 324   let EncoderMethod = "getRotImmOpValue";
 325 }
 326
 327 // shift_imm: An integer that encodes a shift amount and the type of shift
 328 // (currently either asr or lsl) using the same encoding used for the
 329 // immediates in so_reg operands.
 330 def shift_imm : Operand<i32> {
 331   let PrintMethod = "printShiftImmOperand";
 332 }
 333
 334 // shifter_operand operands: so_reg and so_imm.
 335 def so_reg : Operand<i32>,    // reg reg imm
 336              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 337                             [shl,srl,sra,rotr]> {
 338   let EncoderMethod = "getSORegOpValue";
 339   let PrintMethod = "printSORegOperand";
 340   let MIOperandInfo = (ops GPR, GPR, i32imm);
 341 }
 342 def shift_so_reg : Operand<i32>,    // reg reg imm
 343                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 344                                   [shl,srl,sra,rotr]> {
 345   let EncoderMethod = "getSORegOpValue";
 346   let PrintMethod = "printSORegOperand";
 347   let MIOperandInfo = (ops GPR, GPR, i32imm);
 348 }
 349
 350 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 351 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 352 // represented in the imm field in the same 12-bit form that they are encoded
 353 // into so_imm instructions: the 8-bit immediate is the least significant bits
 354 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 355 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 356   let EncoderMethod = "getSOImmOpValue";
 357   let PrintMethod = "printSOImmOperand";
 358 }
 359
 360 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 361 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 362 // get the first/second pieces.
 363 def so_imm2part : PatLeaf<(imm), [{
 364       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 365 }]>;
 366
 367 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 368 ///
 369 def arm_i32imm : PatLeaf<(imm), [{
 370   if (Subtarget->hasV6T2Ops())
 371     return true;
 372   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 373 }]>;
 374
 375 def so_imm2part_1 : SDNodeXForm<imm, [{
 376   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 377   return CurDAG->getTargetConstant(V, MVT::i32);
 378 }]>;
 379
 380 def so_imm2part_2 : SDNodeXForm<imm, [{
 381   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 382   return CurDAG->getTargetConstant(V, MVT::i32);
 383 }]>;
 384
 385 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 386       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 387     }]> {
 388   let PrintMethod = "printSOImm2PartOperand";
 389 }
 390
 391 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 392   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 393   return CurDAG->getTargetConstant(V, MVT::i32);
 394 }]>;
 395
 396 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 397   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 398   return CurDAG->getTargetConstant(V, MVT::i32);
 399 }]>;
 400
 401 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 402 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 403   return (int32_t)N->getZExtValue() < 32;
 404 }]>;
 405
 406 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 407 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 408   return (int32_t)N->getZExtValue() < 32;
 409 }]> {
 410   let EncoderMethod = "getImmMinusOneOpValue";
 411 }
 412
 413 // Define ARM specific addressing modes.
 414
 415
 416 // addrmode_imm12 := reg +/- imm12
 417 //
 418 def addrmode_imm12 : Operand<i32>,
 419                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 420   // 12-bit immediate operand. Note that instructions using this encode
 421   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 422   // immediate values are as normal.
 423
 424   let EncoderMethod = "getAddrModeImm12OpValue";
 425   let PrintMethod = "printAddrModeImm12Operand";
 426   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 427 }
 428 // ldst_so_reg := reg +/- reg shop imm
 429 //
 430 def ldst_so_reg : Operand<i32>,
 431                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 432   let EncoderMethod = "getLdStSORegOpValue";
 433   // FIXME: Simplify the printer
 434   let PrintMethod = "printAddrMode2Operand";
 435   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 436 }
 437
 438 // addrmode2 := reg +/- imm12
 439 //           := reg +/- reg shop imm
 440 //
 441 def addrmode2 : Operand<i32>,
 442                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 443   string EncoderMethod = "getAddrMode2OpValue";
 444   let PrintMethod = "printAddrMode2Operand";
 445   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 446 }
 447
 448 def am2offset : Operand<i32>,
 449                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 450                 [], [SDNPWantRoot]> {
 451   string EncoderMethod = "getAddrMode2OffsetOpValue";
 452   let PrintMethod = "printAddrMode2OffsetOperand";
 453   let MIOperandInfo = (ops GPR, i32imm);
 454 }
 455
 456 // addrmode3 := reg +/- reg
 457 // addrmode3 := reg +/- imm8
 458 //
 459 def addrmode3 : Operand<i32>,
 460                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 461   let EncoderMethod = "getAddrMode3OpValue";
 462   let PrintMethod = "printAddrMode3Operand";
 463   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 464 }
 465
 466 def am3offset : Operand<i32>,
 467                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 468                                [], [SDNPWantRoot]> {
 469   let EncoderMethod = "getAddrMode3OffsetOpValue";
 470   let PrintMethod = "printAddrMode3OffsetOperand";
 471   let MIOperandInfo = (ops GPR, i32imm);
 472 }
 473
 474 // ldstm_mode := {ia, ib, da, db}
 475 //
 476 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 477   let EncoderMethod = "getLdStmModeOpValue";
 478   let PrintMethod = "printLdStmModeOperand";
 479 }
 480
 481 def MemMode5AsmOperand : AsmOperandClass {
 482   let Name = "MemMode5";
 483   let SuperClasses = [];
 484 }
 485
 486 // addrmode5 := reg +/- imm8*4
 487 //
 488 def addrmode5 : Operand<i32>,
 489                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 490   let PrintMethod = "printAddrMode5Operand";
 491   let MIOperandInfo = (ops GPR:$base, i32imm);
 492   let ParserMatchClass = MemMode5AsmOperand;
 493   let EncoderMethod = "getAddrMode5OpValue";
 494 }
 495
 496 // addrmode6 := reg with optional writeback
 497 //
 498 def addrmode6 : Operand<i32>,
 499                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 500   let PrintMethod = "printAddrMode6Operand";
 501   let MIOperandInfo = (ops GPR:$addr, i32imm);
 502   let EncoderMethod = "getAddrMode6AddressOpValue";
 503 }
 504
 505 def am6offset : Operand<i32> {
 506   let PrintMethod = "printAddrMode6OffsetOperand";
 507   let MIOperandInfo = (ops GPR);
 508   let EncoderMethod = "getAddrMode6OffsetOpValue";
 509 }
 510
 511 // addrmodepc := pc + reg
 512 //
 513 def addrmodepc : Operand<i32>,
 514                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 515   let PrintMethod = "printAddrModePCOperand";
 516   let MIOperandInfo = (ops GPR, i32imm);
 517 }
 518
 519 def nohash_imm : Operand<i32> {
 520   let PrintMethod = "printNoHashImmediate";
 521 }
 522
 523 //===----------------------------------------------------------------------===//
 524
 525 include "ARMInstrFormats.td"
 526
 527 //===----------------------------------------------------------------------===//
 528 // Multiclass helpers...
 529 //
 530
 531 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 532 /// binop that produces a value.
 533 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 534                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 535                         PatFrag opnode, bit Commutable = 0> {
 536   // The register-immediate version is re-materializable. This is useful
 537   // in particular for taking the address of a local.
 538   let isReMaterializable = 1 in {
 539   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 540                iii, opc, "\t$Rd, $Rn, $imm",
 541                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 542     bits<4> Rd;
 543     bits<4> Rn;
 544     bits<12> imm;
 545     let Inst{25} = 1;
 546     let Inst{19-16} = Rn;
 547     let Inst{15-12} = Rd;
 548     let Inst{11-0} = imm;
 549   }
 550   }
 551   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 552                iir, opc, "\t$Rd, $Rn, $Rm",
 553                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 554     bits<4> Rd;
 555     bits<4> Rn;
 556     bits<4> Rm;
 557     let Inst{25} = 0;
 558     let isCommutable = Commutable;
 559     let Inst{19-16} = Rn;
 560     let Inst{15-12} = Rd;
 561     let Inst{11-4} = 0b00000000;
 562     let Inst{3-0} = Rm;
 563   }
 564   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 565                iis, opc, "\t$Rd, $Rn, $shift",
 566                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 567     bits<4> Rd;
 568     bits<4> Rn;
 569     bits<12> shift;
 570     let Inst{25} = 0;
 571     let Inst{19-16} = Rn;
 572     let Inst{15-12} = Rd;
 573     let Inst{11-0} = shift;
 574   }
 575 }
 576
 577 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 578 /// instruction modifies the CPSR register.
 579 let Defs = [CPSR] in {
 580 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 581                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 582                          PatFrag opnode, bit Commutable = 0> {
 583   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 584                iii, opc, "\t$Rd, $Rn, $imm",
 585                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 586     bits<4> Rd;
 587     bits<4> Rn;
 588     bits<12> imm;
 589     let Inst{25} = 1;
 590     let Inst{20} = 1;
 591     let Inst{19-16} = Rn;
 592     let Inst{15-12} = Rd;
 593     let Inst{11-0} = imm;
 594   }
 595   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 596                iir, opc, "\t$Rd, $Rn, $Rm",
 597                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 598     bits<4> Rd;
 599     bits<4> Rn;
 600     bits<4> Rm;
 601     let isCommutable = Commutable;
 602     let Inst{25} = 0;
 603     let Inst{20} = 1;
 604     let Inst{19-16} = Rn;
 605     let Inst{15-12} = Rd;
 606     let Inst{11-4} = 0b00000000;
 607     let Inst{3-0} = Rm;
 608   }
 609   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 610                iis, opc, "\t$Rd, $Rn, $shift",
 611                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 612     bits<4> Rd;
 613     bits<4> Rn;
 614     bits<12> shift;
 615     let Inst{25} = 0;
 616     let Inst{20} = 1;
 617     let Inst{19-16} = Rn;
 618     let Inst{15-12} = Rd;
 619     let Inst{11-0} = shift;
 620   }
 621 }
 622 }
 623
 624 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 625 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 626 /// a explicit result, only implicitly set CPSR.
 627 let isCompare = 1, Defs = [CPSR] in {
 628 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 629                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 630                        PatFrag opnode, bit Commutable = 0> {
 631   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 632                opc, "\t$Rn, $imm",
 633                [(opnode GPR:$Rn, so_imm:$imm)]> {
 634     bits<4> Rn;
 635     bits<12> imm;
 636     let Inst{25} = 1;
 637     let Inst{20} = 1;
 638     let Inst{19-16} = Rn;
 639     let Inst{15-12} = 0b0000;
 640     let Inst{11-0} = imm;
 641   }
 642   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 643                opc, "\t$Rn, $Rm",
 644                [(opnode GPR:$Rn, GPR:$Rm)]> {
 645     bits<4> Rn;
 646     bits<4> Rm;
 647     let isCommutable = Commutable;
 648     let Inst{25} = 0;
 649     let Inst{20} = 1;
 650     let Inst{19-16} = Rn;
 651     let Inst{15-12} = 0b0000;
 652     let Inst{11-4} = 0b00000000;
 653     let Inst{3-0} = Rm;
 654   }
 655   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 656                opc, "\t$Rn, $shift",
 657                [(opnode GPR:$Rn, so_reg:$shift)]> {
 658     bits<4> Rn;
 659     bits<12> shift;
 660     let Inst{25} = 0;
 661     let Inst{20} = 1;
 662     let Inst{19-16} = Rn;
 663     let Inst{15-12} = 0b0000;
 664     let Inst{11-0} = shift;
 665   }
 666 }
 667 }
 668
 669 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 670 /// register and one whose operand is a register rotated by 8/16/24.
 671 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 672 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 673   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 674                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 675                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 676               Requires<[IsARM, HasV6]> {
 677     bits<4> Rd;
 678     bits<4> Rm;
 679     let Inst{19-16} = 0b1111;
 680     let Inst{15-12} = Rd;
 681     let Inst{11-10} = 0b00;
 682     let Inst{3-0}   = Rm;
 683   }
 684   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 685                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 686                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 687               Requires<[IsARM, HasV6]> {
 688     bits<4> Rd;
 689     bits<4> Rm;
 690     bits<2> rot;
 691     let Inst{19-16} = 0b1111;
 692     let Inst{15-12} = Rd;
 693     let Inst{11-10} = rot;
 694     let Inst{3-0}   = Rm;
 695   }
 696 }
 697
 698 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 699   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 700                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 701                  [/* For disassembly only; pattern left blank */]>,
 702               Requires<[IsARM, HasV6]> {
 703     let Inst{19-16} = 0b1111;
 704     let Inst{11-10} = 0b00;
 705   }
 706   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 707                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 708                  [/* For disassembly only; pattern left blank */]>,
 709               Requires<[IsARM, HasV6]> {
 710     bits<2> rot;
 711     let Inst{19-16} = 0b1111;
 712     let Inst{11-10} = rot;
 713   }
 714 }
 715
 716 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 717 /// register and one whose operand is a register rotated by 8/16/24.
 718 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 719   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 720                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 721                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 722                Requires<[IsARM, HasV6]> {
 723     let Inst{11-10} = 0b00;
 724   }
 725   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 726                                              rot_imm:$rot),
 727                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 728                   [(set GPR:$Rd, (opnode GPR:$Rn,
 729                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 730                   Requires<[IsARM, HasV6]> {
 731     bits<4> Rn;
 732     bits<2> rot;
 733     let Inst{19-16} = Rn;
 734     let Inst{11-10} = rot;
 735   }
 736 }
 737
 738 // For disassembly only.
 739 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 740   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 741                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 742                   [/* For disassembly only; pattern left blank */]>,
 743                Requires<[IsARM, HasV6]> {
 744     let Inst{11-10} = 0b00;
 745   }
 746   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 747                                              rot_imm:$rot),
 748                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 749                   [/* For disassembly only; pattern left blank */]>,
 750                   Requires<[IsARM, HasV6]> {
 751     bits<4> Rn;
 752     bits<2> rot;
 753     let Inst{19-16} = Rn;
 754     let Inst{11-10} = rot;
 755   }
 756 }
 757
 758 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 759 let Uses = [CPSR] in {
 760 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 761                              bit Commutable = 0> {
 762   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 763                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 764                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 765                Requires<[IsARM]> {
 766     bits<4> Rd;
 767     bits<4> Rn;
 768     bits<12> imm;
 769     let Inst{25} = 1;
 770     let Inst{15-12} = Rd;
 771     let Inst{19-16} = Rn;
 772     let Inst{11-0} = imm;
 773   }
 774   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 775                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 776                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 777                Requires<[IsARM]> {
 778     bits<4> Rd;
 779     bits<4> Rn;
 780     bits<4> Rm;
 781     let Inst{11-4} = 0b00000000;
 782     let Inst{25} = 0;
 783     let isCommutable = Commutable;
 784     let Inst{3-0} = Rm;
 785     let Inst{15-12} = Rd;
 786     let Inst{19-16} = Rn;
 787   }
 788   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 789                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 790                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 791                Requires<[IsARM]> {
 792     bits<4> Rd;
 793     bits<4> Rn;
 794     bits<12> shift;
 795     let Inst{25} = 0;
 796     let Inst{11-0} = shift;
 797     let Inst{15-12} = Rd;
 798     let Inst{19-16} = Rn;
 799   }
 800 }
 801 // Carry setting variants
 802 let Defs = [CPSR] in {
 803 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 804                              bit Commutable = 0> {
 805   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 806                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 807                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 808                Requires<[IsARM]> {
 809     bits<4> Rd;
 810     bits<4> Rn;
 811     bits<12> imm;
 812     let Inst{15-12} = Rd;
 813     let Inst{19-16} = Rn;
 814     let Inst{11-0} = imm;
 815     let Inst{20} = 1;
 816     let Inst{25} = 1;
 817   }
 818   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 819                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 820                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 821                Requires<[IsARM]> {
 822     bits<4> Rd;
 823     bits<4> Rn;
 824     bits<4> Rm;
 825     let Inst{11-4} = 0b00000000;
 826     let isCommutable = Commutable;
 827     let Inst{3-0} = Rm;
 828     let Inst{15-12} = Rd;
 829     let Inst{19-16} = Rn;
 830     let Inst{20} = 1;
 831     let Inst{25} = 0;
 832   }
 833   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 834                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 835                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 836                Requires<[IsARM]> {
 837     bits<4> Rd;
 838     bits<4> Rn;
 839     bits<12> shift;
 840     let Inst{11-0} = shift;
 841     let Inst{15-12} = Rd;
 842     let Inst{19-16} = Rn;
 843     let Inst{20} = 1;
 844     let Inst{25} = 0;
 845   }
 846 }
 847 }
 848 }
 849
 850 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 851 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 852            InstrItinClass iir, PatFrag opnode> {
 853   // Note: We use the complex addrmode_imm12 rather than just an input
 854   // GPR and a constrained immediate so that we can use this to match
 855   // frame index references and avoid matching constant pool references.
 856   def i12: AIldst1<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 857                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 858                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 859     bits<4>  Rt;
 860     bits<17> addr;
 861     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 862     let Inst{19-16} = addr{16-13};  // Rn
 863     let Inst{15-12} = Rt;
 864     let Inst{11-0}  = addr{11-0};   // imm12
 865   }
 866   def rs : AIldst1<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 867                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 868                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 869     bits<4>  Rt;
 870     bits<17> shift;
 871     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 872     let Inst{19-16} = shift{16-13}; // Rn
 873     let Inst{15-12} = Rt;
 874     let Inst{11-0}  = shift{11-0};
 875   }
 876 }
 877 }
 878
 879 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 880            InstrItinClass iir, PatFrag opnode> {
 881   // Note: We use the complex addrmode_imm12 rather than just an input
 882   // GPR and a constrained immediate so that we can use this to match
 883   // frame index references and avoid matching constant pool references.
 884   def i12 : AIldst1<0b010, 0, isByte, (outs),
 885                    (ins GPR:$Rt, addrmode_imm12:$addr),
 886                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 887                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 888     bits<4> Rt;
 889     bits<17> addr;
 890     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 891     let Inst{19-16} = addr{16-13};  // Rn
 892     let Inst{15-12} = Rt;
 893     let Inst{11-0}  = addr{11-0};   // imm12
 894   }
 895   def rs : AIldst1<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 896                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 897                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 898     bits<4> Rt;
 899     bits<17> shift;
 900     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 901     let Inst{19-16} = shift{16-13}; // Rn
 902     let Inst{15-12} = Rt;
 903     let Inst{11-0}  = shift{11-0};
 904   }
 905 }
 906 //===----------------------------------------------------------------------===//
 907 // Instructions
 908 //===----------------------------------------------------------------------===//
 909
 910 //===----------------------------------------------------------------------===//
 911 //  Miscellaneous Instructions.
 912 //
 913
 914 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 915 /// the function.  The first operand is the ID# for this instruction, the second
 916 /// is the index into the MachineConstantPool that this is, the third is the
 917 /// size in bytes of this constant pool entry.
 918 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 919 def CONSTPOOL_ENTRY :
 920 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 921                     i32imm:$size), NoItinerary, "", []>;
 922
 923 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 924 // from removing one half of the matched pairs. That breaks PEI, which assumes
 925 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 926 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 927 def ADJCALLSTACKUP :
 928 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary, "",
 929            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 930
 931 def ADJCALLSTACKDOWN :
 932 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary, "",
 933            [(ARMcallseq_start timm:$amt)]>;
 934 }
 935
 936 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 937              [/* For disassembly only; pattern left blank */]>,
 938           Requires<[IsARM, HasV6T2]> {
 939   let Inst{27-16} = 0b001100100000;
 940   let Inst{15-8} = 0b11110000;
 941   let Inst{7-0} = 0b00000000;
 942 }
 943
 944 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 945              [/* For disassembly only; pattern left blank */]>,
 946           Requires<[IsARM, HasV6T2]> {
 947   let Inst{27-16} = 0b001100100000;
 948   let Inst{15-8} = 0b11110000;
 949   let Inst{7-0} = 0b00000001;
 950 }
 951
 952 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 953              [/* For disassembly only; pattern left blank */]>,
 954           Requires<[IsARM, HasV6T2]> {
 955   let Inst{27-16} = 0b001100100000;
 956   let Inst{15-8} = 0b11110000;
 957   let Inst{7-0} = 0b00000010;
 958 }
 959
 960 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 961              [/* For disassembly only; pattern left blank */]>,
 962           Requires<[IsARM, HasV6T2]> {
 963   let Inst{27-16} = 0b001100100000;
 964   let Inst{15-8} = 0b11110000;
 965   let Inst{7-0} = 0b00000011;
 966 }
 967
 968 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 969              "\t$dst, $a, $b",
 970              [/* For disassembly only; pattern left blank */]>,
 971           Requires<[IsARM, HasV6]> {
 972   bits<4> Rd;
 973   bits<4> Rn;
 974   bits<4> Rm;
 975   let Inst{3-0} = Rm;
 976   let Inst{15-12} = Rd;
 977   let Inst{19-16} = Rn;
 978   let Inst{27-20} = 0b01101000;
 979   let Inst{7-4} = 0b1011;
 980   let Inst{11-8} = 0b1111;
 981 }
 982
 983 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 984              [/* For disassembly only; pattern left blank */]>,
 985           Requires<[IsARM, HasV6T2]> {
 986   let Inst{27-16} = 0b001100100000;
 987   let Inst{15-8} = 0b11110000;
 988   let Inst{7-0} = 0b00000100;
 989 }
 990
 991 // The i32imm operand $val can be used by a debugger to store more information
 992 // about the breakpoint.
 993 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 994               [/* For disassembly only; pattern left blank */]>,
 995            Requires<[IsARM]> {
 996   bits<16> val;
 997   let Inst{3-0} = val{3-0};
 998   let Inst{19-8} = val{15-4};
 999   let Inst{27-20} = 0b00010010;
1000   let Inst{7-4} = 0b0111;
1001 }
1002
1003 // Change Processor State is a system instruction -- for disassembly only.
1004 // The singleton $opt operand contains the following information:
1005 // opt{4-0} = mode from Inst{4-0}
1006 // opt{5} = changemode from Inst{17}
1007 // opt{8-6} = AIF from Inst{8-6}
1008 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1009 // FIXME: Integrated assembler will need these split out.
1010 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1011               [/* For disassembly only; pattern left blank */]>,
1012           Requires<[IsARM]> {
1013   let Inst{31-28} = 0b1111;
1014   let Inst{27-20} = 0b00010000;
1015   let Inst{16} = 0;
1016   let Inst{5} = 0;
1017 }
1018
1019 // Preload signals the memory system of possible future data/instruction access.
1020 // These are for disassembly only.
1021 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1022
1023   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1024                 !strconcat(opc, "\t$addr"),
1025                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1026     bits<4> Rt;
1027     bits<17> addr;
1028     let Inst{31-26} = 0b111101;
1029     let Inst{25} = 0; // 0 for immediate form
1030     let Inst{24} = data;
1031     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1032     let Inst{22} = read;
1033     let Inst{21-20} = 0b01;
1034     let Inst{19-16} = addr{16-13};  // Rn
1035     let Inst{15-12} = Rt;
1036     let Inst{11-0}  = addr{11-0};   // imm12
1037   }
1038
1039   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1040                !strconcat(opc, "\t$shift"),
1041                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1042     bits<4> Rt;
1043     bits<17> shift;
1044     let Inst{31-26} = 0b111101;
1045     let Inst{25} = 1; // 1 for register form
1046     let Inst{24} = data;
1047     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1048     let Inst{22} = read;
1049     let Inst{21-20} = 0b01;
1050     let Inst{19-16} = shift{16-13}; // Rn
1051     let Inst{11-0}  = shift{11-0};
1052   }
1053 }
1054
1055 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1056 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1057 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1058
1059 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1060                  "setend\t$end",
1061                  [/* For disassembly only; pattern left blank */]>,
1062                Requires<[IsARM]> {
1063   bits<1> end;
1064   let Inst{31-10} = 0b1111000100000001000000;
1065   let Inst{9} = end;
1066   let Inst{8-0} = 0;
1067 }
1068
1069 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1070              [/* For disassembly only; pattern left blank */]>,
1071           Requires<[IsARM, HasV7]> {
1072   bits<4> opt;
1073   let Inst{27-4} = 0b001100100000111100001111;
1074   let Inst{3-0} = opt;
1075 }
1076
1077 // A5.4 Permanently UNDEFINED instructions.
1078 let isBarrier = 1, isTerminator = 1 in
1079 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1080                "trap", [(trap)]>,
1081            Requires<[IsARM]> {
1082   let Inst{27-25} = 0b011;
1083   let Inst{24-20} = 0b11111;
1084   let Inst{7-5} = 0b111;
1085   let Inst{4} = 0b1;
1086 }
1087
1088 // Address computation and loads and stores in PIC mode.
1089 // FIXME: These PIC insn patterns are pseudos, but derive from the normal insn
1090 //        classes (AXI1, et.al.) and so have encoding information and such,
1091 //        which is suboptimal. Once the rest of the code emitter (including
1092 //        JIT) is MC-ized we should look at refactoring these into true
1093 //        pseudos. As is, the encoding information ends up being ignored,
1094 //        as these instructions are lowered to individual MC-insts.
1095 let isNotDuplicable = 1 in {
1096 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1097                   Pseudo, IIC_iALUr, "",
1098                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1099
1100 let AddedComplexity = 10 in {
1101 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1102                   Pseudo, IIC_iLoad_r, "",
1103                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
1104
1105 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1106             Pseudo, IIC_iLoad_bh_r, "",
1107                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
1108
1109 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1110             Pseudo, IIC_iLoad_bh_r, "",
1111                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
1112
1113 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1114            Pseudo, IIC_iLoad_bh_r, "",
1115                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
1116
1117 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1118            Pseudo, IIC_iLoad_bh_r, "",
1119                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
1120 }
1121 let AddedComplexity = 10 in {
1122 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1123                Pseudo, IIC_iStore_r, "",
1124                [(store GPR:$src, addrmodepc:$addr)]>;
1125
1126 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1127            Pseudo, IIC_iStore_bh_r, "",
1128                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1129
1130 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1131            Pseudo, IIC_iStore_bh_r, "",
1132                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1133 }
1134 } // isNotDuplicable = 1
1135
1136
1137 // LEApcrel - Load a pc-relative address into a register without offending the
1138 // assembler.
1139 // FIXME: These are marked as pseudos, but they're really not(?). They're just
1140 // the ADR instruction. Is this the right way to handle that? They need
1141 // encoding information regardless.
1142 let neverHasSideEffects = 1 in {
1143 let isReMaterializable = 1 in
1144 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
1145                     Pseudo, IIC_iALUi,
1146                     "adr$p\t$dst, #$label", []>;
1147
1148 } // neverHasSideEffects
1149 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
1150                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1151                       Pseudo, IIC_iALUi,
1152                       "adr$p\t$dst, #${label}_${id}", []> {
1153     let Inst{25} = 1;
1154 }
1155
1156 //===----------------------------------------------------------------------===//
1157 //  Control Flow Instructions.
1158 //
1159
1160 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1161   // ARMV4T and above
1162   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1163                   "bx", "\tlr", [(ARMretflag)]>,
1164                Requires<[IsARM, HasV4T]> {
1165     let Inst{27-0}  = 0b0001001011111111111100011110;
1166   }
1167
1168   // ARMV4 only
1169   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1170                   "mov", "\tpc, lr", [(ARMretflag)]>,
1171                Requires<[IsARM, NoV4T]> {
1172     let Inst{27-0} = 0b0001101000001111000000001110;
1173   }
1174 }
1175
1176 // Indirect branches
1177 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1178   // ARMV4T and above
1179   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1180                   [(brind GPR:$dst)]>,
1181               Requires<[IsARM, HasV4T]> {
1182     bits<4> dst;
1183     let Inst{31-4} = 0b1110000100101111111111110001;
1184     let Inst{3-0}  = dst;
1185   }
1186
1187   // ARMV4 only
1188   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1189                   [(brind GPR:$dst)]>,
1190               Requires<[IsARM, NoV4T]> {
1191     bits<4> dst;
1192     let Inst{31-4} = 0b1110000110100000111100000000;
1193     let Inst{3-0}   = dst;
1194   }
1195 }
1196
1197 // FIXME: remove when we have a way to marking a MI with these properties.
1198 // FIXME: Should pc be an implicit operand like PICADD, etc?
1199 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1200     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1201   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins GPR:$Rn, ldstm_mode:$mode, pred:$p,
1202                                         reglist:$dsts, variable_ops),
1203                        IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1204                        "ldm${mode}${p}\t$Rn!, $dsts",
1205                        "$Rn = $wb", []> {
1206   let Inst{21}    = 1;
1207 }
1208
1209 // On non-Darwin platforms R9 is callee-saved.
1210 let isCall = 1,
1211   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1212           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1213           D16, D17, D18, D19, D20, D21, D22, D23,
1214           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1215   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1216                 IIC_Br, "bl\t$func",
1217                 [(ARMcall tglobaladdr:$func)]>,
1218             Requires<[IsARM, IsNotDarwin]> {
1219     let Inst{31-28} = 0b1110;
1220     bits<24> func;
1221     let Inst{23-0} = func;
1222   }
1223
1224   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1225                    IIC_Br, "bl", "\t$func",
1226                    [(ARMcall_pred tglobaladdr:$func)]>,
1227                 Requires<[IsARM, IsNotDarwin]> {
1228     bits<24> func;
1229     let Inst{23-0} = func;
1230   }
1231
1232   // ARMv5T and above
1233   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1234                 IIC_Br, "blx\t$func",
1235                 [(ARMcall GPR:$func)]>,
1236             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1237     bits<4> func;
1238     let Inst{27-4} = 0b000100101111111111110011;
1239     let Inst{3-0}   = func;
1240   }
1241
1242   // ARMv4T
1243   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1244   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1245                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1246                   [(ARMcall_nolink tGPR:$func)]>,
1247            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1248     bits<4> func;
1249     let Inst{27-4} = 0b000100101111111111110001;
1250     let Inst{3-0}   = func;
1251   }
1252
1253   // ARMv4
1254   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1255                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1256                  [(ARMcall_nolink tGPR:$func)]>,
1257            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1258     bits<4> func;
1259     let Inst{27-4} = 0b000110100000111100000000;
1260     let Inst{3-0}   = func;
1261   }
1262 }
1263
1264 // On Darwin R9 is call-clobbered.
1265 let isCall = 1,
1266   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1267           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1268           D16, D17, D18, D19, D20, D21, D22, D23,
1269           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1270   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1271                 IIC_Br, "bl\t$func",
1272                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1273     let Inst{31-28} = 0b1110;
1274     bits<24> func;
1275     let Inst{23-0} = func;
1276   }
1277
1278   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1279                    IIC_Br, "bl", "\t$func",
1280                    [(ARMcall_pred tglobaladdr:$func)]>,
1281                   Requires<[IsARM, IsDarwin]> {
1282     bits<24> func;
1283     let Inst{23-0} = func;
1284   }
1285
1286   // ARMv5T and above
1287   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1288                 IIC_Br, "blx\t$func",
1289                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1290     bits<4> func;
1291     let Inst{27-4} = 0b000100101111111111110011;
1292     let Inst{3-0}   = func;
1293   }
1294
1295   // ARMv4T
1296   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1297   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1298                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1299                   [(ARMcall_nolink tGPR:$func)]>,
1300              Requires<[IsARM, HasV4T, IsDarwin]> {
1301     bits<4> func;
1302     let Inst{27-4} = 0b000100101111111111110001;
1303     let Inst{3-0}   = func;
1304   }
1305
1306   // ARMv4
1307   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1308                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1309                  [(ARMcall_nolink tGPR:$func)]>,
1310            Requires<[IsARM, NoV4T, IsDarwin]> {
1311     bits<4> func;
1312     let Inst{27-4} = 0b000110100000111100000000;
1313     let Inst{3-0}   = func;
1314   }
1315 }
1316
1317 // Tail calls.
1318
1319 // FIXME: These should probably be xformed into the non-TC versions of the
1320 // instructions as part of MC lowering.
1321 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1322   // Darwin versions.
1323   let Defs = [R0, R1, R2, R3, R9, R12,
1324               D0, D1, D2, D3, D4, D5, D6, D7,
1325               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1326               D27, D28, D29, D30, D31, PC],
1327       Uses = [SP] in {
1328     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1329                        Pseudo, IIC_Br,
1330                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1331
1332     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1333                        Pseudo, IIC_Br,
1334                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1335
1336     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1337                    IIC_Br, "b\t$dst  @ TAILCALL",
1338                    []>, Requires<[IsDarwin]>;
1339
1340     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1341                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1342                    []>, Requires<[IsDarwin]>;
1343
1344     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1345                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1346                    []>, Requires<[IsDarwin]> {
1347       bits<4> dst;
1348       let Inst{31-4} = 0b1110000100101111111111110001;
1349       let Inst{3-0}  = dst;
1350     }
1351   }
1352
1353   // Non-Darwin versions (the difference is R9).
1354   let Defs = [R0, R1, R2, R3, R12,
1355               D0, D1, D2, D3, D4, D5, D6, D7,
1356               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1357               D27, D28, D29, D30, D31, PC],
1358       Uses = [SP] in {
1359     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1360                        Pseudo, IIC_Br,
1361                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1362
1363     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1364                        Pseudo, IIC_Br,
1365                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1366
1367     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1368                    IIC_Br, "b\t$dst  @ TAILCALL",
1369                    []>, Requires<[IsARM, IsNotDarwin]>;
1370
1371     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1372                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1373                    []>, Requires<[IsThumb, IsNotDarwin]>;
1374
1375     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1376                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1377                    []>, Requires<[IsNotDarwin]> {
1378       bits<4> dst;
1379       let Inst{31-4} = 0b1110000100101111111111110001;
1380       let Inst{3-0}  = dst;
1381     }
1382   }
1383 }
1384
1385 let isBranch = 1, isTerminator = 1 in {
1386   // B is "predicable" since it can be xformed into a Bcc.
1387   let isBarrier = 1 in {
1388     let isPredicable = 1 in
1389     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1390                 "b\t$target", [(br bb:$target)]> {
1391       bits<24> target;
1392       let Inst{31-28} = 0b1110;
1393       let Inst{23-0} = target;
1394     }
1395
1396     let isNotDuplicable = 1, isIndirectBranch = 1,
1397         // FIXME: $imm field is not specified by asm string.  Mark as cgonly.
1398         isCodeGenOnly = 1 in {
1399     def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1400                       IIC_Br, "mov\tpc, $target$jt",
1401                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1402       let Inst{11-4}  = 0b00000000;
1403       let Inst{15-12} = 0b1111;
1404       let Inst{20}    = 0; // S Bit
1405       let Inst{24-21} = 0b1101;
1406       let Inst{27-25} = 0b000;
1407     }
1408     def BR_JTm : JTI<(outs),
1409                      (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1410                      IIC_Br, "ldr\tpc, $target$jt",
1411                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1412                        imm:$id)]> {
1413       let Inst{15-12} = 0b1111;
1414       let Inst{20}    = 1; // L bit
1415       let Inst{21}    = 0; // W bit
1416       let Inst{22}    = 0; // B bit
1417       let Inst{24}    = 1; // P bit
1418       let Inst{27-25} = 0b011;
1419     }
1420     def BR_JTadd : JTI<(outs),
1421                      (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1422                       IIC_Br, "add\tpc, $target, $idx$jt",
1423                       [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1424                         imm:$id)]> {
1425       let Inst{15-12} = 0b1111;
1426       let Inst{20}    = 0; // S bit
1427       let Inst{24-21} = 0b0100;
1428       let Inst{27-25} = 0b000;
1429     }
1430     } // isNotDuplicable = 1, isIndirectBranch = 1
1431   } // isBarrier = 1
1432
1433   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1434   // a two-value operand where a dag node expects two operands. :(
1435   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1436                IIC_Br, "b", "\t$target",
1437                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1438     bits<24> target;
1439     let Inst{23-0} = target;
1440   }
1441 }
1442
1443 // Branch and Exchange Jazelle -- for disassembly only
1444 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1445               [/* For disassembly only; pattern left blank */]> {
1446   let Inst{23-20} = 0b0010;
1447   //let Inst{19-8} = 0xfff;
1448   let Inst{7-4} = 0b0010;
1449 }
1450
1451 // Secure Monitor Call is a system instruction -- for disassembly only
1452 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1453               [/* For disassembly only; pattern left blank */]> {
1454   bits<4> opt;
1455   let Inst{23-4} = 0b01100000000000000111;
1456   let Inst{3-0} = opt;
1457 }
1458
1459 // Supervisor Call (Software Interrupt) -- for disassembly only
1460 let isCall = 1 in {
1461 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1462               [/* For disassembly only; pattern left blank */]> {
1463   bits<24> svc;
1464   let Inst{23-0} = svc;
1465 }
1466 }
1467
1468 // Store Return State is a system instruction -- for disassembly only
1469 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1470 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1471                 NoItinerary, "srs${amode}\tsp!, $mode",
1472                 [/* For disassembly only; pattern left blank */]> {
1473   let Inst{31-28} = 0b1111;
1474   let Inst{22-20} = 0b110; // W = 1
1475 }
1476
1477 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1478                 NoItinerary, "srs${amode}\tsp, $mode",
1479                 [/* For disassembly only; pattern left blank */]> {
1480   let Inst{31-28} = 0b1111;
1481   let Inst{22-20} = 0b100; // W = 0
1482 }
1483
1484 // Return From Exception is a system instruction -- for disassembly only
1485 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1486                 NoItinerary, "rfe${amode}\t$base!",
1487                 [/* For disassembly only; pattern left blank */]> {
1488   let Inst{31-28} = 0b1111;
1489   let Inst{22-20} = 0b011; // W = 1
1490 }
1491
1492 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1493                 NoItinerary, "rfe${amode}\t$base",
1494                 [/* For disassembly only; pattern left blank */]> {
1495   let Inst{31-28} = 0b1111;
1496   let Inst{22-20} = 0b001; // W = 0
1497 }
1498 } // isCodeGenOnly = 1
1499
1500 //===----------------------------------------------------------------------===//
1501 //  Load / store Instructions.
1502 //
1503
1504 // Load
1505
1506
1507 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1508                     UnOpFrag<(load node:$Src)>>;
1509 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1510                     UnOpFrag<(zextloadi8 node:$Src)>>;
1511 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1512                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1513 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1514                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1515
1516 // Special LDR for loads from non-pc-relative constpools.
1517 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1518     isReMaterializable = 1 in
1519 def LDRcp : AIldst1<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1520                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1521                  []> {
1522   bits<4> Rt;
1523   bits<17> addr;
1524   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1525   let Inst{19-16} = 0b1111;
1526   let Inst{15-12} = Rt;
1527   let Inst{11-0}  = addr{11-0};   // imm12
1528 }
1529
1530 // Loads with zero extension
1531 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1532                   IIC_iLoad_bh_r, "ldrh", "\t$dst, $addr",
1533                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1534
1535 // Loads with sign extension
1536 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1537                    IIC_iLoad_bh_r, "ldrsh", "\t$dst, $addr",
1538                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1539
1540 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1541                    IIC_iLoad_bh_r, "ldrsb", "\t$dst, $addr",
1542                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1543
1544 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1545     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1546 // Load doubleword
1547 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1548                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1549                  []>, Requires<[IsARM, HasV5TE]>;
1550
1551 // Indexed loads
1552 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1553   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1554                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1555                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1556     // {17-14}  Rn
1557     // {13}     1 == Rm, 0 == imm12
1558     // {12}     isAdd
1559     // {11-0}   imm12/Rm
1560     bits<18> addr;
1561     let Inst{25} = addr{13};
1562     let Inst{23} = addr{12};
1563     let Inst{19-16} = addr{17-14};
1564     let Inst{11-0} = addr{11-0};
1565   }
1566   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1567                       (ins GPR:$Rn, am2offset:$offset),
1568                       IndexModePost, LdFrm, itin,
1569                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1570     // {13}     1 == Rm, 0 == imm12
1571     // {12}     isAdd
1572     // {11-0}   imm12/Rm
1573     bits<14> offset;
1574     bits<4> Rn;
1575     let Inst{25} = offset{13};
1576     let Inst{23} = offset{12};
1577     let Inst{19-16} = Rn;
1578     let Inst{11-0} = offset{11-0};
1579   }
1580 }
1581
1582 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1583 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1584
1585 def LDRH_PRE  : AI3ldhpr<(outs GPR:$Rt, GPR:$Rn_wb),
1586                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1587                      "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1588
1589 def LDRH_POST : AI3ldhpo<(outs GPR:$Rt, GPR:$Rn_wb),
1590                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1591                     "ldrh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1592
1593 def LDRSH_PRE : AI3ldshpr<(outs GPR:$Rt, GPR:$Rn_wb),
1594                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1595                       "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1596
1597 def LDRSH_POST: AI3ldshpo<(outs GPR:$Rt, GPR:$Rn_wb),
1598                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1599                    "ldrsh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1600
1601 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$Rt, GPR:$Rn_wb),
1602                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1603                       "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1604
1605 def LDRSB_POST: AI3ldsbpo<(outs GPR:$Rt, GPR:$Rn_wb),
1606                     (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1607                    "ldrsb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1608
1609 // For disassembly only
1610 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1611                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1612                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1613                 Requires<[IsARM, HasV5TE]>;
1614
1615 // For disassembly only
1616 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1617                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1618             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1619                 Requires<[IsARM, HasV5TE]>;
1620
1621 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1622
1623 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1624
1625 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1626                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1627                    LdFrm, IIC_iLoad_ru,
1628                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1629   let Inst{21} = 1; // overwrite
1630 }
1631
1632 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1633                   (ins GPR:$base,am2offset:$offset), IndexModeNone,
1634                   LdFrm, IIC_iLoad_bh_ru,
1635                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1636   let Inst{21} = 1; // overwrite
1637 }
1638
1639 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1640                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1641                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1642   let Inst{21} = 1; // overwrite
1643 }
1644
1645 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1646                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1647                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1648   let Inst{21} = 1; // overwrite
1649 }
1650
1651 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1652                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1653                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1654   let Inst{21} = 1; // overwrite
1655 }
1656
1657 // Store
1658
1659 // Stores with truncate
1660 def STRH : AI3sth<(outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1661                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1662                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1663
1664 // Store doubleword
1665 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1666     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1667 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1668                StMiscFrm, IIC_iStore_d_r,
1669                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1670
1671 // Indexed stores
1672 def STR_PRE  : AI2ldstidx<0, 0, 1, (outs GPR:$Rn_wb),
1673                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1674                      IndexModePre, StFrm, IIC_iStore_ru,
1675                     "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1676                     [(set GPR:$Rn_wb,
1677                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1678   // {13}     1 == Rm, 0 == imm12
1679   // {12}     isAdd
1680   // {11-0}   imm12/Rm
1681   bits<14> offset;
1682   bits<4> Rn;
1683   let Inst{25} = offset{13};
1684   let Inst{23} = offset{12};
1685   let Inst{19-16} = Rn;
1686   let Inst{11-0} = offset{11-0};
1687 }
1688
1689 def STR_POST : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
1690                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1691                      IndexModePost, StFrm, IIC_iStore_ru,
1692                     "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1693                     [(set GPR:$Rn_wb,
1694                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1695   // {13}     1 == Rm, 0 == imm12
1696   // {12}     isAdd
1697   // {11-0}   imm12/Rm
1698   bits<14> offset;
1699   bits<4> Rn;
1700   let Inst{25} = offset{13};
1701   let Inst{23} = offset{12};
1702   let Inst{19-16} = Rn;
1703   let Inst{11-0} = offset{11-0};
1704 }
1705
1706 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1707                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1708                      StMiscFrm, IIC_iStore_ru,
1709                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1710                     [(set GPR:$base_wb,
1711                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1712
1713 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1714                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1715                      StMiscFrm, IIC_iStore_bh_ru,
1716                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1717                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1718                                          GPR:$base, am3offset:$offset))]>;
1719
1720 def STRB_PRE : AI2ldstidx<0, 1, 1, (outs GPR:$Rn_wb),
1721                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1722                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1723                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1724                     [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1725                                          GPR:$Rn, am2offset:$offset))]> {
1726   // {13}     1 == Rm, 0 == imm12
1727   // {12}     isAdd
1728   // {11-0}   imm12/Rm
1729   bits<14> offset;
1730   bits<4> Rn;
1731   let Inst{25} = offset{13};
1732   let Inst{23} = offset{12};
1733   let Inst{19-16} = Rn;
1734   let Inst{11-0} = offset{11-0};
1735 }
1736
1737 def STRB_POST: AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
1738                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1739                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1740                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1741                     [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1742                                          GPR:$Rn, am2offset:$offset))]> {
1743   // {13}     1 == Rm, 0 == imm12
1744   // {12}     isAdd
1745   // {11-0}   imm12/Rm
1746   bits<14> offset;
1747   bits<4> Rn;
1748   let Inst{25} = offset{13};
1749   let Inst{23} = offset{12};
1750   let Inst{19-16} = Rn;
1751   let Inst{11-0} = offset{11-0};
1752 }
1753
1754 // For disassembly only
1755 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1756                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1757                      StMiscFrm, IIC_iStore_d_ru,
1758                      "strd", "\t$src1, $src2, [$base, $offset]!",
1759                      "$base = $base_wb", []>;
1760
1761 // For disassembly only
1762 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1763                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1764                      StMiscFrm, IIC_iStore_d_ru,
1765                      "strd", "\t$src1, $src2, [$base], $offset",
1766                      "$base = $base_wb", []>;
1767
1768 // STRT, STRBT, and STRHT are for disassembly only.
1769
1770 def STRT : AI2ldstidx<0, 0, 0, (outs GPR:$base_wb),
1771                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1772                     IndexModeNone, StFrm, IIC_iStore_ru,
1773                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1774                     [/* For disassembly only; pattern left blank */]> {
1775   let Inst{21} = 1; // overwrite
1776 }
1777
1778 def STRBT : AI2ldstidx<0, 1, 0, (outs GPR:$base_wb),
1779                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1780                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1781                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1782                      [/* For disassembly only; pattern left blank */]> {
1783   let Inst{21} = 1; // overwrite
1784 }
1785
1786 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1787                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1788                     StMiscFrm, IIC_iStore_bh_ru,
1789                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1790                     [/* For disassembly only; pattern left blank */]> {
1791   let Inst{21} = 1; // overwrite
1792 }
1793
1794 //===----------------------------------------------------------------------===//
1795 //  Load / store multiple Instructions.
1796 //
1797
1798 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1799                          InstrItinClass itin, InstrItinClass itin_upd> {
1800   def ia :
1801     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1802          IndexModeNone, f, itin,
1803          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
1804     let Inst{24-23} = 0b01;       // Increment After
1805     let Inst{21}    = 0;          // No writeback
1806     let Inst{20}    = L_bit;
1807   }
1808   def ia_UPD :
1809     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1810          IndexModeUpd, f, itin_upd,
1811          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1812     let Inst{24-23} = 0b01;       // Increment After
1813     let Inst{21}    = 1;          // No writeback
1814     let Inst{20}    = L_bit;
1815   }
1816   def da :
1817     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1818          IndexModeNone, f, itin,
1819          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1820     let Inst{24-23} = 0b00;       // Decrement After
1821     let Inst{21}    = 0;          // No writeback
1822     let Inst{20}    = L_bit;
1823   }
1824   def da_UPD :
1825     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1826          IndexModeUpd, f, itin_upd,
1827          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1828     let Inst{24-23} = 0b00;       // Decrement After
1829     let Inst{21}    = 1;          // No writeback
1830     let Inst{20}    = L_bit;
1831   }
1832   def db :
1833     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1834          IndexModeNone, f, itin,
1835          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1836     let Inst{24-23} = 0b10;       // Decrement Before
1837     let Inst{21}    = 0;          // No writeback
1838     let Inst{20}    = L_bit;
1839   }
1840   def db_UPD :
1841     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1842          IndexModeUpd, f, itin_upd,
1843          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1844     let Inst{24-23} = 0b10;       // Decrement Before
1845     let Inst{21}    = 1;          // No writeback
1846     let Inst{20}    = L_bit;
1847   }
1848   def ib :
1849     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1850          IndexModeNone, f, itin,
1851          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1852     let Inst{24-23} = 0b11;       // Increment Before
1853     let Inst{21}    = 0;          // No writeback
1854     let Inst{20}    = L_bit;
1855   }
1856   def ib_UPD :
1857     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1858          IndexModeUpd, f, itin_upd,
1859          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1860     let Inst{24-23} = 0b11;       // Increment Before
1861     let Inst{21}    = 1;          // No writeback
1862     let Inst{20}    = L_bit;
1863   }
1864 }
1865
1866 /* TODO:
1867 let neverHasSideEffects = 1 in {
1868
1869 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1870 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1871
1872 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1873 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1874
1875 } // neverHasSideEffects
1876 */
1877
1878 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1879     isCodeGenOnly = 1 in {
1880 def LDM : AXI4ld<(outs), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1881                           reglist:$dsts, variable_ops),
1882                  IndexModeNone, LdStMulFrm, IIC_iLoad_m,
1883                  "ldm${amode}${p}\t$Rn, $dsts", "", []> {
1884   let Inst{21} = 0;
1885 }
1886
1887 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1888                                       reglist:$dsts, variable_ops),
1889                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mu,
1890                      "ldm${amode}${p}\t$Rn!, $dsts",
1891                      "$Rn = $wb", []> {
1892   let Inst{21} = 1;
1893 }
1894 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1895
1896 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1897     isCodeGenOnly = 1 in {
1898 def STM : AXI4st<(outs), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1899                           reglist:$srcs, variable_ops),
1900                  IndexModeNone, LdStMulFrm, IIC_iStore_m,
1901                  "stm${amode}${p}\t$Rn, $srcs", "", []> {
1902   let Inst{21} = 0;
1903 }
1904
1905 def STM_UPD : AXI4st<(outs GPR:$wb), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1906                                       reglist:$srcs, variable_ops),
1907                      IndexModeUpd, LdStMulFrm, IIC_iStore_mu,
1908                      "stm${amode}${p}\t$Rn!, $srcs",
1909                      "$Rn = $wb", []> {
1910   bits<4> p;
1911   let Inst{31-28} = p;
1912   let Inst{21} = 1;
1913 }
1914 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1915
1916 //===----------------------------------------------------------------------===//
1917 //  Move Instructions.
1918 //
1919
1920 let neverHasSideEffects = 1 in
1921 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1922                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1923   bits<4> Rd;
1924   bits<4> Rm;
1925
1926   let Inst{11-4} = 0b00000000;
1927   let Inst{25} = 0;
1928   let Inst{3-0} = Rm;
1929   let Inst{15-12} = Rd;
1930 }
1931
1932 // A version for the smaller set of tail call registers.
1933 let neverHasSideEffects = 1 in
1934 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1935                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1936   bits<4> Rd;
1937   bits<4> Rm;
1938
1939   let Inst{11-4} = 0b00000000;
1940   let Inst{25} = 0;
1941   let Inst{3-0} = Rm;
1942   let Inst{15-12} = Rd;
1943 }
1944
1945 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1946                 DPSoRegFrm, IIC_iMOVsr,
1947                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1948                 UnaryDP {
1949   bits<4> Rd;
1950   bits<12> src;
1951   let Inst{15-12} = Rd;
1952   let Inst{11-0} = src;
1953   let Inst{25} = 0;
1954 }
1955
1956 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1957 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1958                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1959   bits<4> Rd;
1960   bits<12> imm;
1961   let Inst{25} = 1;
1962   let Inst{15-12} = Rd;
1963   let Inst{19-16} = 0b0000;
1964   let Inst{11-0} = imm;
1965 }
1966
1967 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1968 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1969                  DPFrm, IIC_iMOVi,
1970                  "movw", "\t$Rd, $imm",
1971                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1972                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1973   bits<4> Rd;
1974   bits<16> imm;
1975   let Inst{15-12} = Rd;
1976   let Inst{11-0}  = imm{11-0};
1977   let Inst{19-16} = imm{15-12};
1978   let Inst{20} = 0;
1979   let Inst{25} = 1;
1980 }
1981
1982 let Constraints = "$src = $Rd" in
1983 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1984                   DPFrm, IIC_iMOVi,
1985                   "movt", "\t$Rd, $imm",
1986                   [(set GPR:$Rd,
1987                         (or (and GPR:$src, 0xffff),
1988                             lo16AllZero:$imm))]>, UnaryDP,
1989                   Requires<[IsARM, HasV6T2]> {
1990   bits<4> Rd;
1991   bits<16> imm;
1992   let Inst{15-12} = Rd;
1993   let Inst{11-0}  = imm{11-0};
1994   let Inst{19-16} = imm{15-12};
1995   let Inst{20} = 0;
1996   let Inst{25} = 1;
1997 }
1998
1999 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2000       Requires<[IsARM, HasV6T2]>;
2001
2002 let Uses = [CPSR] in
2003 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi, "",
2004                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2005                     Requires<[IsARM]>;
2006
2007 // These aren't really mov instructions, but we have to define them this way
2008 // due to flag operands.
2009
2010 let Defs = [CPSR] in {
2011 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
2012                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2013                       Requires<[IsARM]>;
2014 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
2015                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2016                       Requires<[IsARM]>;
2017 }
2018
2019 //===----------------------------------------------------------------------===//
2020 //  Extend Instructions.
2021 //
2022
2023 // Sign extenders
2024
2025 defm SXTB  : AI_ext_rrot<0b01101010,
2026                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2027 defm SXTH  : AI_ext_rrot<0b01101011,
2028                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2029
2030 defm SXTAB : AI_exta_rrot<0b01101010,
2031                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2032 defm SXTAH : AI_exta_rrot<0b01101011,
2033                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2034
2035 // For disassembly only
2036 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2037
2038 // For disassembly only
2039 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2040
2041 // Zero extenders
2042
2043 let AddedComplexity = 16 in {
2044 defm UXTB   : AI_ext_rrot<0b01101110,
2045                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2046 defm UXTH   : AI_ext_rrot<0b01101111,
2047                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2048 defm UXTB16 : AI_ext_rrot<0b01101100,
2049                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2050
2051 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2052 //        The transformation should probably be done as a combiner action
2053 //        instead so we can include a check for masking back in the upper
2054 //        eight bits of the source into the lower eight bits of the result.
2055 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2056 //               (UXTB16r_rot GPR:$Src, 24)>;
2057 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2058                (UXTB16r_rot GPR:$Src, 8)>;
2059
2060 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2061                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2062 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2063                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2064 }
2065
2066 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2067 // For disassembly only
2068 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2069
2070
2071 def SBFX  : I<(outs GPR:$Rd),
2072               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2073                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2074                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2075                Requires<[IsARM, HasV6T2]> {
2076   bits<4> Rd;
2077   bits<4> Rn;
2078   bits<5> lsb;
2079   bits<5> width;
2080   let Inst{27-21} = 0b0111101;
2081   let Inst{6-4}   = 0b101;
2082   let Inst{20-16} = width;
2083   let Inst{15-12} = Rd;
2084   let Inst{11-7}  = lsb;
2085   let Inst{3-0}   = Rn;
2086 }
2087
2088 def UBFX  : I<(outs GPR:$Rd),
2089               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2090                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2091                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2092                Requires<[IsARM, HasV6T2]> {
2093   bits<4> Rd;
2094   bits<4> Rn;
2095   bits<5> lsb;
2096   bits<5> width;
2097   let Inst{27-21} = 0b0111111;
2098   let Inst{6-4}   = 0b101;
2099   let Inst{20-16} = width;
2100   let Inst{15-12} = Rd;
2101   let Inst{11-7}  = lsb;
2102   let Inst{3-0}   = Rn;
2103 }
2104
2105 //===----------------------------------------------------------------------===//
2106 //  Arithmetic Instructions.
2107 //
2108
2109 defm ADD  : AsI1_bin_irs<0b0100, "add",
2110                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2111                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2112 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2113                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2114                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2115
2116 // ADD and SUB with 's' bit set.
2117 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2118                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2119                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2120 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2121                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2122                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2123
2124 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2125                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2126 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2127                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2128 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2129                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2130 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2131                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2132
2133 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2134                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2135                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2136   bits<4> Rd;
2137   bits<4> Rn;
2138   bits<12> imm;
2139   let Inst{25} = 1;
2140   let Inst{15-12} = Rd;
2141   let Inst{19-16} = Rn;
2142   let Inst{11-0} = imm;
2143 }
2144
2145 // The reg/reg form is only defined for the disassembler; for codegen it is
2146 // equivalent to SUBrr.
2147 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2148                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2149                  [/* For disassembly only; pattern left blank */]> {
2150   bits<4> Rd;
2151   bits<4> Rn;
2152   bits<4> Rm;
2153   let Inst{11-4} = 0b00000000;
2154   let Inst{25} = 0;
2155   let Inst{3-0} = Rm;
2156   let Inst{15-12} = Rd;
2157   let Inst{19-16} = Rn;
2158 }
2159
2160 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2161                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2162                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2163   bits<4> Rd;
2164   bits<4> Rn;
2165   bits<12> shift;
2166   let Inst{25} = 0;
2167   let Inst{11-0} = shift;
2168   let Inst{15-12} = Rd;
2169   let Inst{19-16} = Rn;
2170 }
2171
2172 // RSB with 's' bit set.
2173 let Defs = [CPSR] in {
2174 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2175                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2176                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2177   bits<4> Rd;
2178   bits<4> Rn;
2179   bits<12> imm;
2180   let Inst{25} = 1;
2181   let Inst{20} = 1;
2182   let Inst{15-12} = Rd;
2183   let Inst{19-16} = Rn;
2184   let Inst{11-0} = imm;
2185 }
2186 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2187                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2188                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2189   bits<4> Rd;
2190   bits<4> Rn;
2191   bits<12> shift;
2192   let Inst{25} = 0;
2193   let Inst{20} = 1;
2194   let Inst{11-0} = shift;
2195   let Inst{15-12} = Rd;
2196   let Inst{19-16} = Rn;
2197 }
2198 }
2199
2200 let Uses = [CPSR] in {
2201 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2202                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2203                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2204                  Requires<[IsARM]> {
2205   bits<4> Rd;
2206   bits<4> Rn;
2207   bits<12> imm;
2208   let Inst{25} = 1;
2209   let Inst{15-12} = Rd;
2210   let Inst{19-16} = Rn;
2211   let Inst{11-0} = imm;
2212 }
2213 // The reg/reg form is only defined for the disassembler; for codegen it is
2214 // equivalent to SUBrr.
2215 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2216                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2217                  [/* For disassembly only; pattern left blank */]> {
2218   bits<4> Rd;
2219   bits<4> Rn;
2220   bits<4> Rm;
2221   let Inst{11-4} = 0b00000000;
2222   let Inst{25} = 0;
2223   let Inst{3-0} = Rm;
2224   let Inst{15-12} = Rd;
2225   let Inst{19-16} = Rn;
2226 }
2227 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2228                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2229                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2230                  Requires<[IsARM]> {
2231   bits<4> Rd;
2232   bits<4> Rn;
2233   bits<12> shift;
2234   let Inst{25} = 0;
2235   let Inst{11-0} = shift;
2236   let Inst{15-12} = Rd;
2237   let Inst{19-16} = Rn;
2238 }
2239 }
2240
2241 // FIXME: Allow these to be predicated.
2242 let Defs = [CPSR], Uses = [CPSR] in {
2243 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2244                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2245                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2246                   Requires<[IsARM]> {
2247   bits<4> Rd;
2248   bits<4> Rn;
2249   bits<12> imm;
2250   let Inst{25} = 1;
2251   let Inst{20} = 1;
2252   let Inst{15-12} = Rd;
2253   let Inst{19-16} = Rn;
2254   let Inst{11-0} = imm;
2255 }
2256 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2257                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2258                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2259                   Requires<[IsARM]> {
2260   bits<4> Rd;
2261   bits<4> Rn;
2262   bits<12> shift;
2263   let Inst{25} = 0;
2264   let Inst{20} = 1;
2265   let Inst{11-0} = shift;
2266   let Inst{15-12} = Rd;
2267   let Inst{19-16} = Rn;
2268 }
2269 }
2270
2271 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2272 // The assume-no-carry-in form uses the negation of the input since add/sub
2273 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2274 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2275 // details.
2276 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2277              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2278 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2279              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2280 // The with-carry-in form matches bitwise not instead of the negation.
2281 // Effectively, the inverse interpretation of the carry flag already accounts
2282 // for part of the negation.
2283 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2284              (SBCri  GPR:$src, so_imm_not:$imm)>;
2285
2286 // Note: These are implemented in C++ code, because they have to generate
2287 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2288 // cannot produce.
2289 // (mul X, 2^n+1) -> (add (X << n), X)
2290 // (mul X, 2^n-1) -> (rsb X, (X << n))
2291
2292 // ARM Arithmetic Instruction -- for disassembly only
2293 // GPR:$dst = GPR:$a op GPR:$b
2294 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2295           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2296   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2297        opc, "\t$Rd, $Rn, $Rm", pattern> {
2298   bits<4> Rd;
2299   bits<4> Rn;
2300   bits<4> Rm;
2301   let Inst{27-20} = op27_20;
2302   let Inst{11-4} = op11_4;
2303   let Inst{19-16} = Rn;
2304   let Inst{15-12} = Rd;
2305   let Inst{3-0}   = Rm;
2306 }
2307
2308 // Saturating add/subtract -- for disassembly only
2309
2310 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2311                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2312 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2313                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2314 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2315 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2316
2317 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2318 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2319 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2320 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2321 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2322 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2323 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2324 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2325 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2326 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2327 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2328 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2329
2330 // Signed/Unsigned add/subtract -- for disassembly only
2331
2332 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2333 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2334 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2335 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2336 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2337 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2338 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2339 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2340 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2341 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2342 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2343 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2344
2345 // Signed/Unsigned halving add/subtract -- for disassembly only
2346
2347 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2348 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2349 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2350 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2351 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2352 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2353 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2354 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2355 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2356 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2357 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2358 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2359
2360 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2361
2362 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2363                 MulFrm /* for convenience */, NoItinerary, "usad8",
2364                 "\t$Rd, $Rn, $Rm", []>,
2365              Requires<[IsARM, HasV6]> {
2366   bits<4> Rd;
2367   bits<4> Rn;
2368   bits<4> Rm;
2369   let Inst{27-20} = 0b01111000;
2370   let Inst{15-12} = 0b1111;
2371   let Inst{7-4} = 0b0001;
2372   let Inst{19-16} = Rd;
2373   let Inst{11-8} = Rm;
2374   let Inst{3-0} = Rn;
2375 }
2376 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2377                 MulFrm /* for convenience */, NoItinerary, "usada8",
2378                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2379              Requires<[IsARM, HasV6]> {
2380   bits<4> Rd;
2381   bits<4> Rn;
2382   bits<4> Rm;
2383   bits<4> Ra;
2384   let Inst{27-20} = 0b01111000;
2385   let Inst{7-4} = 0b0001;
2386   let Inst{19-16} = Rd;
2387   let Inst{15-12} = Ra;
2388   let Inst{11-8} = Rm;
2389   let Inst{3-0} = Rn;
2390 }
2391
2392 // Signed/Unsigned saturate -- for disassembly only
2393
2394 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2395               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2396               [/* For disassembly only; pattern left blank */]> {
2397   bits<4> Rd;
2398   bits<5> sat_imm;
2399   bits<4> Rn;
2400   bits<8> sh;
2401   let Inst{27-21} = 0b0110101;
2402   let Inst{5-4} = 0b01;
2403   let Inst{20-16} = sat_imm;
2404   let Inst{15-12} = Rd;
2405   let Inst{11-7} = sh{7-3};
2406   let Inst{6} = sh{0};
2407   let Inst{3-0} = Rn;
2408 }
2409
2410 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2411                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2412                 [/* For disassembly only; pattern left blank */]> {
2413   bits<4> Rd;
2414   bits<4> sat_imm;
2415   bits<4> Rn;
2416   let Inst{27-20} = 0b01101010;
2417   let Inst{11-4} = 0b11110011;
2418   let Inst{15-12} = Rd;
2419   let Inst{19-16} = sat_imm;
2420   let Inst{3-0} = Rn;
2421 }
2422
2423 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2424               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2425               [/* For disassembly only; pattern left blank */]> {
2426   bits<4> Rd;
2427   bits<5> sat_imm;
2428   bits<4> Rn;
2429   bits<8> sh;
2430   let Inst{27-21} = 0b0110111;
2431   let Inst{5-4} = 0b01;
2432   let Inst{15-12} = Rd;
2433   let Inst{11-7} = sh{7-3};
2434   let Inst{6} = sh{0};
2435   let Inst{20-16} = sat_imm;
2436   let Inst{3-0} = Rn;
2437 }
2438
2439 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2440                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2441                 [/* For disassembly only; pattern left blank */]> {
2442   bits<4> Rd;
2443   bits<4> sat_imm;
2444   bits<4> Rn;
2445   let Inst{27-20} = 0b01101110;
2446   let Inst{11-4} = 0b11110011;
2447   let Inst{15-12} = Rd;
2448   let Inst{19-16} = sat_imm;
2449   let Inst{3-0} = Rn;
2450 }
2451
2452 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2453 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2454
2455 //===----------------------------------------------------------------------===//
2456 //  Bitwise Instructions.
2457 //
2458
2459 defm AND   : AsI1_bin_irs<0b0000, "and",
2460                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2461                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2462 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2463                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2464                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2465 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2466                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2467                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2468 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2469                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2470                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2471
2472 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2473                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2474                "bfc", "\t$Rd, $imm", "$src = $Rd",
2475                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2476                Requires<[IsARM, HasV6T2]> {
2477   bits<4> Rd;
2478   bits<10> imm;
2479   let Inst{27-21} = 0b0111110;
2480   let Inst{6-0}   = 0b0011111;
2481   let Inst{15-12} = Rd;
2482   let Inst{11-7}  = imm{4-0}; // lsb
2483   let Inst{20-16} = imm{9-5}; // width
2484 }
2485
2486 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2487 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2488                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2489                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2490                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2491                                 bf_inv_mask_imm:$imm))]>,
2492                Requires<[IsARM, HasV6T2]> {
2493   bits<4> Rd;
2494   bits<4> Rn;
2495   bits<10> imm;
2496   let Inst{27-21} = 0b0111110;
2497   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2498   let Inst{15-12} = Rd;
2499   let Inst{11-7}  = imm{4-0}; // lsb
2500   let Inst{20-16} = imm{9-5}; // width
2501   let Inst{3-0}   = Rn;
2502 }
2503
2504 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2505                   "mvn", "\t$Rd, $Rm",
2506                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2507   bits<4> Rd;
2508   bits<4> Rm;
2509   let Inst{25} = 0;
2510   let Inst{19-16} = 0b0000;
2511   let Inst{11-4} = 0b00000000;
2512   let Inst{15-12} = Rd;
2513   let Inst{3-0} = Rm;
2514 }
2515 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2516                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2517                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2518   bits<4> Rd;
2519   bits<12> shift;
2520   let Inst{25} = 0;
2521   let Inst{19-16} = 0b0000;
2522   let Inst{15-12} = Rd;
2523   let Inst{11-0} = shift;
2524 }
2525 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
2526 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2527                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2528                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2529   bits<4> Rd;
2530   bits<12> imm;
2531   let Inst{25} = 1;
2532   let Inst{19-16} = 0b0000;
2533   let Inst{15-12} = Rd;
2534   let Inst{11-0} = imm;
2535 }
2536
2537 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2538              (BICri GPR:$src, so_imm_not:$imm)>;
2539
2540 //===----------------------------------------------------------------------===//
2541 //  Multiply Instructions.
2542 //
2543 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2544              string opc, string asm, list<dag> pattern>
2545   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2546   bits<4> Rd;
2547   bits<4> Rm;
2548   bits<4> Rn;
2549   let Inst{19-16} = Rd;
2550   let Inst{11-8}  = Rm;
2551   let Inst{3-0}   = Rn;
2552 }
2553 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2554              string opc, string asm, list<dag> pattern>
2555   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2556   bits<4> RdLo;
2557   bits<4> RdHi;
2558   bits<4> Rm;
2559   bits<4> Rn;
2560   let Inst{19-16} = RdHi;
2561   let Inst{15-12} = RdLo;
2562   let Inst{11-8}  = Rm;
2563   let Inst{3-0}   = Rn;
2564 }
2565
2566 let isCommutable = 1 in
2567 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2568                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2569                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2570
2571 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2572                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2573                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2574   bits<4> Ra;
2575   let Inst{15-12} = Ra;
2576 }
2577
2578 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2579                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2580                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2581                    Requires<[IsARM, HasV6T2]> {
2582   bits<4> Rd;
2583   bits<4> Rm;
2584   bits<4> Rn;
2585   let Inst{19-16} = Rd;
2586   let Inst{11-8}  = Rm;
2587   let Inst{3-0}   = Rn;
2588 }
2589
2590 // Extra precision multiplies with low / high results
2591
2592 let neverHasSideEffects = 1 in {
2593 let isCommutable = 1 in {
2594 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2595                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2596                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2597
2598 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2599                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2600                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2601 }
2602
2603 // Multiply + accumulate
2604 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2605                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2606                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2607
2608 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2609                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2610                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2611
2612 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2613                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2614                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2615                     Requires<[IsARM, HasV6]> {
2616   bits<4> RdLo;
2617   bits<4> RdHi;
2618   bits<4> Rm;
2619   bits<4> Rn;
2620   let Inst{19-16} = RdLo;
2621   let Inst{15-12} = RdHi;
2622   let Inst{11-8}  = Rm;
2623   let Inst{3-0}   = Rn;
2624 }
2625 } // neverHasSideEffects
2626
2627 // Most significant word multiply
2628 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2629                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2630                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2631             Requires<[IsARM, HasV6]> {
2632   let Inst{15-12} = 0b1111;
2633 }
2634
2635 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2636                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2637                [/* For disassembly only; pattern left blank */]>,
2638             Requires<[IsARM, HasV6]> {
2639   let Inst{15-12} = 0b1111;
2640 }
2641
2642 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2643                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2644                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2645                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2646             Requires<[IsARM, HasV6]>;
2647
2648 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2649                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2650                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2651                [/* For disassembly only; pattern left blank */]>,
2652             Requires<[IsARM, HasV6]>;
2653
2654 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2655                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2656                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2657                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2658             Requires<[IsARM, HasV6]>;
2659
2660 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2661                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2662                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2663                [/* For disassembly only; pattern left blank */]>,
2664             Requires<[IsARM, HasV6]>;
2665
2666 multiclass AI_smul<string opc, PatFrag opnode> {
2667   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2668               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2669               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2670                                       (sext_inreg GPR:$Rm, i16)))]>,
2671            Requires<[IsARM, HasV5TE]>;
2672
2673   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2674               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2675               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2676                                       (sra GPR:$Rm, (i32 16))))]>,
2677            Requires<[IsARM, HasV5TE]>;
2678
2679   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2680               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2681               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2682                                       (sext_inreg GPR:$Rm, i16)))]>,
2683            Requires<[IsARM, HasV5TE]>;
2684
2685   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2686               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2687               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2688                                       (sra GPR:$Rm, (i32 16))))]>,
2689             Requires<[IsARM, HasV5TE]>;
2690
2691   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2692               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2693               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2694                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2695            Requires<[IsARM, HasV5TE]>;
2696
2697   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2698               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2699               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2700                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2701             Requires<[IsARM, HasV5TE]>;
2702 }
2703
2704
2705 multiclass AI_smla<string opc, PatFrag opnode> {
2706   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2707               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2708               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2709               [(set GPR:$Rd, (add GPR:$Ra,
2710                                (opnode (sext_inreg GPR:$Rn, i16),
2711                                        (sext_inreg GPR:$Rm, i16))))]>,
2712            Requires<[IsARM, HasV5TE]>;
2713
2714   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2715               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2716               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2717               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2718                                                    (sra GPR:$Rm, (i32 16)))))]>,
2719            Requires<[IsARM, HasV5TE]>;
2720
2721   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2722               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2723               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2724               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2725                                                 (sext_inreg GPR:$Rm, i16))))]>,
2726            Requires<[IsARM, HasV5TE]>;
2727
2728   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2729               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2730               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2731              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2732                                                    (sra GPR:$Rm, (i32 16)))))]>,
2733             Requires<[IsARM, HasV5TE]>;
2734
2735   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2736               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2737               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2738               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2739                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2740            Requires<[IsARM, HasV5TE]>;
2741
2742   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2743               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2744               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2745               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2746                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2747             Requires<[IsARM, HasV5TE]>;
2748 }
2749
2750 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2751 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2752
2753 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2754 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2755                       (ins GPR:$Rn, GPR:$Rm),
2756                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2757                       [/* For disassembly only; pattern left blank */]>,
2758               Requires<[IsARM, HasV5TE]>;
2759
2760 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2761                       (ins GPR:$Rn, GPR:$Rm),
2762                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2763                       [/* For disassembly only; pattern left blank */]>,
2764               Requires<[IsARM, HasV5TE]>;
2765
2766 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2767                       (ins GPR:$Rn, GPR:$Rm),
2768                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2769                       [/* For disassembly only; pattern left blank */]>,
2770               Requires<[IsARM, HasV5TE]>;
2771
2772 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2773                       (ins GPR:$Rn, GPR:$Rm),
2774                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2775                       [/* For disassembly only; pattern left blank */]>,
2776               Requires<[IsARM, HasV5TE]>;
2777
2778 // Helper class for AI_smld -- for disassembly only
2779 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2780                     InstrItinClass itin, string opc, string asm>
2781   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2782   bits<4> Rn;
2783   bits<4> Rm;
2784   let Inst{4}     = 1;
2785   let Inst{5}     = swap;
2786   let Inst{6}     = sub;
2787   let Inst{7}     = 0;
2788   let Inst{21-20} = 0b00;
2789   let Inst{22}    = long;
2790   let Inst{27-23} = 0b01110;
2791   let Inst{11-8}  = Rm;
2792   let Inst{3-0}   = Rn;
2793 }
2794 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2795                 InstrItinClass itin, string opc, string asm>
2796   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2797   bits<4> Rd;
2798   let Inst{15-12} = 0b1111;
2799   let Inst{19-16} = Rd;
2800 }
2801 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2802                 InstrItinClass itin, string opc, string asm>
2803   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2804   bits<4> Ra;
2805   let Inst{15-12} = Ra;
2806 }
2807 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2808                   InstrItinClass itin, string opc, string asm>
2809   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2810   bits<4> RdLo;
2811   bits<4> RdHi;
2812   let Inst{19-16} = RdHi;
2813   let Inst{15-12} = RdLo;
2814 }
2815
2816 multiclass AI_smld<bit sub, string opc> {
2817
2818   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2819                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2820
2821   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2822                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2823
2824   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2825                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2826                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2827
2828   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2829                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2830                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2831
2832 }
2833
2834 defm SMLA : AI_smld<0, "smla">;
2835 defm SMLS : AI_smld<1, "smls">;
2836
2837 multiclass AI_sdml<bit sub, string opc> {
2838
2839   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2840                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2841   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2842                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2843 }
2844
2845 defm SMUA : AI_sdml<0, "smua">;
2846 defm SMUS : AI_sdml<1, "smus">;
2847
2848 //===----------------------------------------------------------------------===//
2849 //  Misc. Arithmetic Instructions.
2850 //
2851
2852 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2853               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2854               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2855
2856 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2857               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2858               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2859            Requires<[IsARM, HasV6T2]>;
2860
2861 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2862               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2863               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2864
2865 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2866                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2867                [(set GPR:$Rd,
2868                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2869                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2870                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2871                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2872                Requires<[IsARM, HasV6]>;
2873
2874 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2875                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2876                [(set GPR:$Rd,
2877                   (sext_inreg
2878                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2879                         (shl GPR:$Rm, (i32 8))), i16))]>,
2880                Requires<[IsARM, HasV6]>;
2881
2882 def lsl_shift_imm : SDNodeXForm<imm, [{
2883   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2884   return CurDAG->getTargetConstant(Sh, MVT::i32);
2885 }]>;
2886
2887 def lsl_amt : PatLeaf<(i32 imm), [{
2888   return (N->getZExtValue() < 32);
2889 }], lsl_shift_imm>;
2890
2891 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2892                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2893                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2894                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2895                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2896                                        0xFFFF0000)))]>,
2897                Requires<[IsARM, HasV6]>;
2898
2899 // Alternate cases for PKHBT where identities eliminate some nodes.
2900 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2901                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2902 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2903                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2904
2905 def asr_shift_imm : SDNodeXForm<imm, [{
2906   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2907   return CurDAG->getTargetConstant(Sh, MVT::i32);
2908 }]>;
2909
2910 def asr_amt : PatLeaf<(i32 imm), [{
2911   return (N->getZExtValue() <= 32);
2912 }], asr_shift_imm>;
2913
2914 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2915 // will match the pattern below.
2916 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2917                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2918                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2919                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2920                                   (and (sra GPR:$Rm, asr_amt:$sh),
2921                                        0xFFFF)))]>,
2922                Requires<[IsARM, HasV6]>;
2923
2924 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2925 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2926 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2927                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2928 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2929                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2930                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2931
2932 //===----------------------------------------------------------------------===//
2933 //  Comparison Instructions...
2934 //
2935
2936 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2937                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2938                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2939
2940 // FIXME: We have to be careful when using the CMN instruction and comparison
2941 // with 0. One would expect these two pieces of code should give identical
2942 // results:
2943 //
2944 //   rsbs r1, r1, 0
2945 //   cmp  r0, r1
2946 //   mov  r0, #0
2947 //   it   ls
2948 //   mov  r0, #1
2949 //
2950 // and:
2951 //
2952 //   cmn  r0, r1
2953 //   mov  r0, #0
2954 //   it   ls
2955 //   mov  r0, #1
2956 //
2957 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2958 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2959 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2960 // value of r0 and the carry bit (because the "carry bit" parameter to
2961 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2962 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2963 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2964 // parameter to AddWithCarry is defined as 0).
2965 //
2966 // When x is 0 and unsigned:
2967 //
2968 //    x = 0
2969 //   ~x = 0xFFFF FFFF
2970 //   ~x + 1 = 0x1 0000 0000
2971 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2972 //
2973 // Therefore, we should disable CMN when comparing against zero, until we can
2974 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2975 // when it's a comparison which doesn't look at the 'carry' flag).
2976 //
2977 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2978 //
2979 // This is related to <rdar://problem/7569620>.
2980 //
2981 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2982 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2983
2984 // Note that TST/TEQ don't set all the same flags that CMP does!
2985 defm TST  : AI1_cmp_irs<0b1000, "tst",
2986                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2987                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2988 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2989                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2990                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2991
2992 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2993                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2994                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2995 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2996                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2997                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2998
2999 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3000 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3001
3002 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3003              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3004
3005 // Pseudo i64 compares for some floating point compares.
3006 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3007     Defs = [CPSR] in {
3008 def BCCi64 : PseudoInst<(outs),
3009     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3010      IIC_Br, "",
3011     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3012
3013 def BCCZi64 : PseudoInst<(outs),
3014      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br, "",
3015     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3016 } // usesCustomInserter
3017
3018
3019 // Conditional moves
3020 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3021 // a two-value operand where a dag node expects two operands. :(
3022 // FIXME: These should all be pseudo-instructions that get expanded to
3023 //        the normal MOV instructions. That would fix the dependency on
3024 //        special casing them in tblgen.
3025 let neverHasSideEffects = 1 in {
3026 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
3027                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
3028       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3029                 RegConstraint<"$false = $Rd">, UnaryDP {
3030   bits<4> Rd;
3031   bits<4> Rm;
3032   let Inst{25} = 0;
3033   let Inst{20} = 0;
3034   let Inst{15-12} = Rd;
3035   let Inst{11-4} = 0b00000000;
3036   let Inst{3-0} = Rm;
3037 }
3038
3039 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
3040                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
3041                 "mov", "\t$Rd, $shift",
3042    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3043                 RegConstraint<"$false = $Rd">, UnaryDP {
3044   bits<4> Rd;
3045   bits<4> Rn;
3046   bits<12> shift;
3047   let Inst{25} = 0;
3048   let Inst{20} = 0;
3049   let Inst{19-16} = Rn;
3050   let Inst{15-12} = Rd;
3051   let Inst{11-0} = shift;
3052 }
3053
3054 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
3055                  DPFrm, IIC_iMOVi,
3056                  "movw", "\t$Rd, $imm",
3057                  []>,
3058                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3059                  UnaryDP {
3060   bits<4> Rd;
3061   bits<16> imm;
3062   let Inst{25} = 1;
3063   let Inst{20} = 0;
3064   let Inst{19-16} = imm{15-12};
3065   let Inst{15-12} = Rd;
3066   let Inst{11-0}  = imm{11-0};
3067 }
3068
3069 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3070                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3071                 "mov", "\t$Rd, $imm",
3072    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3073                 RegConstraint<"$false = $Rd">, UnaryDP {
3074   bits<4> Rd;
3075   bits<12> imm;
3076   let Inst{25} = 1;
3077   let Inst{20} = 0;
3078   let Inst{19-16} = 0b0000;
3079   let Inst{15-12} = Rd;
3080   let Inst{11-0} = imm;
3081 }
3082
3083 // Two instruction predicate mov immediate.
3084 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3085                              (ins GPR:$false, i32imm:$src, pred:$p),
3086                   IIC_iCMOVix2, "", []>, RegConstraint<"$false = $Rd">;
3087
3088 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3089                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3090                 "mvn", "\t$Rd, $imm",
3091  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3092                 RegConstraint<"$false = $Rd">, UnaryDP {
3093   bits<4> Rd;
3094   bits<12> imm;
3095   let Inst{25} = 1;
3096   let Inst{20} = 0;
3097   let Inst{19-16} = 0b0000;
3098   let Inst{15-12} = Rd;
3099   let Inst{11-0} = imm;
3100 }
3101 } // neverHasSideEffects
3102
3103 //===----------------------------------------------------------------------===//
3104 // Atomic operations intrinsics
3105 //
3106
3107 def memb_opt : Operand<i32> {
3108   let PrintMethod = "printMemBOption";
3109 }
3110
3111 // memory barriers protect the atomic sequences
3112 let hasSideEffects = 1 in {
3113 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3114                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3115                 Requires<[IsARM, HasDB]> {
3116   bits<4> opt;
3117   let Inst{31-4} = 0xf57ff05;
3118   let Inst{3-0} = opt;
3119 }
3120
3121 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3122                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3123                        [(ARMMemBarrierMCR GPR:$zero)]>,
3124                        Requires<[IsARM, HasV6]> {
3125   // FIXME: add encoding
3126 }
3127 }
3128
3129 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3130                 "dsb", "\t$opt",
3131                 [/* For disassembly only; pattern left blank */]>,
3132                 Requires<[IsARM, HasDB]> {
3133   bits<4> opt;
3134   let Inst{31-4} = 0xf57ff04;
3135   let Inst{3-0} = opt;
3136 }
3137
3138 // ISB has only full system option -- for disassembly only
3139 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3140                 Requires<[IsARM, HasDB]> {
3141   let Inst{31-4} = 0xf57ff06;
3142   let Inst{3-0} = 0b1111;
3143 }
3144
3145 let usesCustomInserter = 1 in {
3146   let Uses = [CPSR] in {
3147     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3148       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3149       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3150     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3151       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3152       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3153     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3154       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3155       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3156     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3157       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3158       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3159     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3160       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3161       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3162     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3163       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3164       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3165     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3166       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3167       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3168     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3169       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3170       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3171     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3172       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3173       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3174     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3175       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3176       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3177     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3178       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3179       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3180     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3181       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3182       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3183     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3184       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3185       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3186     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3187       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3188       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3189     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3190       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3191       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3192     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3193       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3194       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3195     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3196       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3197       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3198     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3199       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3200       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3201
3202     def ATOMIC_SWAP_I8 : PseudoInst<
3203       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3204       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3205     def ATOMIC_SWAP_I16 : PseudoInst<
3206       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3207       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3208     def ATOMIC_SWAP_I32 : PseudoInst<
3209       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3210       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3211
3212     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3213       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3214       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3215     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3216       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3217       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3218     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3219       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3220       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3221 }
3222 }
3223
3224 let mayLoad = 1 in {
3225 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3226                     "ldrexb", "\t$Rt, [$Rn]",
3227                     []>;
3228 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3229                     "ldrexh", "\t$Rt, [$Rn]",
3230                     []>;
3231 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3232                     "ldrex", "\t$Rt, [$Rn]",
3233                     []>;
3234 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3235                     NoItinerary,
3236                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3237                     []>;
3238 }
3239
3240 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3241 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3242                     NoItinerary,
3243                     "strexb", "\t$Rd, $src, [$Rn]",
3244                     []>;
3245 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3246                     NoItinerary,
3247                     "strexh", "\t$Rd, $Rt, [$Rn]",
3248                     []>;
3249 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3250                     NoItinerary,
3251                     "strex", "\t$Rd, $Rt, [$Rn]",
3252                     []>;
3253 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3254                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3255                     NoItinerary,
3256                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3257                     []>;
3258 }
3259
3260 // Clear-Exclusive is for disassembly only.
3261 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3262                 [/* For disassembly only; pattern left blank */]>,
3263             Requires<[IsARM, HasV7]>  {
3264   let Inst{31-0} = 0b11110101011111111111000000011111;
3265 }
3266
3267 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3268 let mayLoad = 1 in {
3269 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3270              [/* For disassembly only; pattern left blank */]>;
3271 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3272              [/* For disassembly only; pattern left blank */]>;
3273 }
3274
3275 //===----------------------------------------------------------------------===//
3276 // TLS Instructions
3277 //
3278
3279 // __aeabi_read_tp preserves the registers r1-r3.
3280 // FIXME: This needs to be a pseudo of some sort so that we can get the
3281 // encoding right, complete with fixup for the aeabi_read_tp function.
3282 let isCall = 1,
3283   Defs = [R0, R12, LR, CPSR] in {
3284   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3285                "bl\t__aeabi_read_tp",
3286                [(set R0, ARMthread_pointer)]>;
3287 }
3288
3289 //===----------------------------------------------------------------------===//
3290 // SJLJ Exception handling intrinsics
3291 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3292 //   address and save #0 in R0 for the non-longjmp case.
3293 //   Since by its nature we may be coming from some other function to get
3294 //   here, and we're using the stack frame for the containing function to
3295 //   save/restore registers, we can't keep anything live in regs across
3296 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3297 //   when we get here from a longjmp(). We force everthing out of registers
3298 //   except for our own input by listing the relevant registers in Defs. By
3299 //   doing so, we also cause the prologue/epilogue code to actively preserve
3300 //   all of the callee-saved resgisters, which is exactly what we want.
3301 //   A constant value is passed in $val, and we use the location as a scratch.
3302 //
3303 // These are pseudo-instructions and are lowered to individual MC-insts, so
3304 // no encoding information is necessary.
3305 let Defs =
3306   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3307     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3308     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3309     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3310   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3311                                AddrModeNone, SizeSpecial, IndexModeNone,
3312                                Pseudo, NoItinerary, "", "",
3313                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3314                            Requires<[IsARM, HasVFP2]>;
3315 }
3316
3317 let Defs =
3318   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3319   hasSideEffects = 1, isBarrier = 1 in {
3320   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3321                                    AddrModeNone, SizeSpecial, IndexModeNone,
3322                                    Pseudo, NoItinerary, "", "",
3323                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3324                                 Requires<[IsARM, NoVFP]>;
3325 }
3326
3327 // FIXME: Non-Darwin version(s)
3328 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3329     Defs = [ R7, LR, SP ] in {
3330 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3331                              AddrModeNone, SizeSpecial, IndexModeNone,
3332                              Pseudo, NoItinerary, "", "",
3333                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3334                                 Requires<[IsARM, IsDarwin]>;
3335 }
3336
3337 // eh.sjlj.dispatchsetup pseudo-instruction.
3338 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3339 // handled when the pseudo is expanded (which happens before any passes
3340 // that need the instruction size).
3341 let isBarrier = 1, hasSideEffects = 1 in
3342 def Int_eh_sjlj_dispatchsetup :
3343  PseudoInst<(outs), (ins GPR:$src), NoItinerary, "",
3344             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3345               Requires<[IsDarwin]>;
3346
3347 //===----------------------------------------------------------------------===//
3348 // Non-Instruction Patterns
3349 //
3350
3351 // Large immediate handling.
3352
3353 // FIXME: Folding immediates into these logical operations aren't necessary
3354 // good ideas. If it's in a loop machine licm could have hoisted the immediate
3355 // computation out of the loop.
3356 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
3357              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3358                     (so_imm2part_2 imm:$RHS))>;
3359 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
3360              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3361                     (so_imm2part_2 imm:$RHS))>;
3362 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
3363              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3364                     (so_imm2part_2 imm:$RHS))>;
3365 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
3366              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
3367                     (so_neg_imm2part_2 imm:$RHS))>;
3368
3369 // 32-bit immediate using two piece so_imms or movw + movt.
3370 // This is a single pseudo instruction, the benefit is that it can be remat'd
3371 // as a single unit instead of having to handle reg inputs.
3372 // FIXME: Remove this when we can do generalized remat.
3373 let isReMaterializable = 1 in
3374 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2, "",
3375                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3376                            Requires<[IsARM]>;
3377
3378 // ConstantPool, GlobalAddress, and JumpTable
3379 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3380             Requires<[IsARM, DontUseMovt]>;
3381 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3382 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3383             Requires<[IsARM, UseMovt]>;
3384 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3385              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3386
3387 // TODO: add,sub,and, 3-instr forms?
3388
3389 // Tail calls
3390 def : ARMPat<(ARMtcret tcGPR:$dst),
3391           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3392
3393 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3394           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3395
3396 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3397           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3398
3399 def : ARMPat<(ARMtcret tcGPR:$dst),
3400           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3401
3402 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3403           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3404
3405 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3406           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3407
3408 // Direct calls
3409 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3410       Requires<[IsARM, IsNotDarwin]>;
3411 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3412       Requires<[IsARM, IsDarwin]>;
3413
3414 // zextload i1 -> zextload i8
3415 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3416 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3417
3418 // extload -> zextload
3419 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3420 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3421 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3422 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3423
3424 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3425
3426 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3427 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3428
3429 // smul* and smla*
3430 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3431                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3432                  (SMULBB GPR:$a, GPR:$b)>;
3433 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3434                  (SMULBB GPR:$a, GPR:$b)>;
3435 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3436                       (sra GPR:$b, (i32 16))),
3437                  (SMULBT GPR:$a, GPR:$b)>;
3438 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3439                  (SMULBT GPR:$a, GPR:$b)>;
3440 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3441                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3442                  (SMULTB GPR:$a, GPR:$b)>;
3443 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3444                 (SMULTB GPR:$a, GPR:$b)>;
3445 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3446                       (i32 16)),
3447                  (SMULWB GPR:$a, GPR:$b)>;
3448 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3449                  (SMULWB GPR:$a, GPR:$b)>;
3450
3451 def : ARMV5TEPat<(add GPR:$acc,
3452                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3453                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3454                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3455 def : ARMV5TEPat<(add GPR:$acc,
3456                       (mul sext_16_node:$a, sext_16_node:$b)),
3457                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3458 def : ARMV5TEPat<(add GPR:$acc,
3459                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3460                            (sra GPR:$b, (i32 16)))),
3461                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3462 def : ARMV5TEPat<(add GPR:$acc,
3463                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3464                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3465 def : ARMV5TEPat<(add GPR:$acc,
3466                       (mul (sra GPR:$a, (i32 16)),
3467                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3468                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3469 def : ARMV5TEPat<(add GPR:$acc,
3470                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3471                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3472 def : ARMV5TEPat<(add GPR:$acc,
3473                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3474                            (i32 16))),
3475                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3476 def : ARMV5TEPat<(add GPR:$acc,
3477                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3478                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3479
3480 //===----------------------------------------------------------------------===//
3481 // Thumb Support
3482 //
3483
3484 include "ARMInstrThumb.td"
3485
3486 //===----------------------------------------------------------------------===//
3487 // Thumb2 Support
3488 //
3489
3490 include "ARMInstrThumb2.td"
3491
3492 //===----------------------------------------------------------------------===//
3493 // Floating Point Support
3494 //
3495
3496 include "ARMInstrVFP.td"
3497
3498 //===----------------------------------------------------------------------===//
3499 // Advanced SIMD (NEON) Support
3500 //
3501
3502 include "ARMInstrNEON.td"
3503
3504 //===----------------------------------------------------------------------===//
3505 // Coprocessor Instructions.  For disassembly only.
3506 //
3507
3508 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3509             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3510             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3511               [/* For disassembly only; pattern left blank */]> {
3512   let Inst{4} = 0;
3513 }
3514
3515 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3516                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3517                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3518                [/* For disassembly only; pattern left blank */]> {
3519   let Inst{31-28} = 0b1111;
3520   let Inst{4} = 0;
3521 }
3522
3523 class ACI<dag oops, dag iops, string opc, string asm>
3524   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3525       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3526   let Inst{27-25} = 0b110;
3527 }
3528
3529 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3530
3531   def _OFFSET : ACI<(outs),
3532       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3533       opc, "\tp$cop, cr$CRd, $addr"> {
3534     let Inst{31-28} = op31_28;
3535     let Inst{24} = 1; // P = 1
3536     let Inst{21} = 0; // W = 0
3537     let Inst{22} = 0; // D = 0
3538     let Inst{20} = load;
3539   }
3540
3541   def _PRE : ACI<(outs),
3542       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3543       opc, "\tp$cop, cr$CRd, $addr!"> {
3544     let Inst{31-28} = op31_28;
3545     let Inst{24} = 1; // P = 1
3546     let Inst{21} = 1; // W = 1
3547     let Inst{22} = 0; // D = 0
3548     let Inst{20} = load;
3549   }
3550
3551   def _POST : ACI<(outs),
3552       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3553       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3554     let Inst{31-28} = op31_28;
3555     let Inst{24} = 0; // P = 0
3556     let Inst{21} = 1; // W = 1
3557     let Inst{22} = 0; // D = 0
3558     let Inst{20} = load;
3559   }
3560
3561   def _OPTION : ACI<(outs),
3562       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3563       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3564     let Inst{31-28} = op31_28;
3565     let Inst{24} = 0; // P = 0
3566     let Inst{23} = 1; // U = 1
3567     let Inst{21} = 0; // W = 0
3568     let Inst{22} = 0; // D = 0
3569     let Inst{20} = load;
3570   }
3571
3572   def L_OFFSET : ACI<(outs),
3573       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3574       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3575     let Inst{31-28} = op31_28;
3576     let Inst{24} = 1; // P = 1
3577     let Inst{21} = 0; // W = 0
3578     let Inst{22} = 1; // D = 1
3579     let Inst{20} = load;
3580   }
3581
3582   def L_PRE : ACI<(outs),
3583       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3584       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3585     let Inst{31-28} = op31_28;
3586     let Inst{24} = 1; // P = 1
3587     let Inst{21} = 1; // W = 1
3588     let Inst{22} = 1; // D = 1
3589     let Inst{20} = load;
3590   }
3591
3592   def L_POST : ACI<(outs),
3593       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3594       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3595     let Inst{31-28} = op31_28;
3596     let Inst{24} = 0; // P = 0
3597     let Inst{21} = 1; // W = 1
3598     let Inst{22} = 1; // D = 1
3599     let Inst{20} = load;
3600   }
3601
3602   def L_OPTION : ACI<(outs),
3603       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3604       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3605     let Inst{31-28} = op31_28;
3606     let Inst{24} = 0; // P = 0
3607     let Inst{23} = 1; // U = 1
3608     let Inst{21} = 0; // W = 0
3609     let Inst{22} = 1; // D = 1
3610     let Inst{20} = load;
3611   }
3612 }
3613
3614 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3615 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3616 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3617 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3618
3619 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3620               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3621               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3622               [/* For disassembly only; pattern left blank */]> {
3623   let Inst{20} = 0;
3624   let Inst{4} = 1;
3625 }
3626
3627 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3628                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3629                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3630                 [/* For disassembly only; pattern left blank */]> {
3631   let Inst{31-28} = 0b1111;
3632   let Inst{20} = 0;
3633   let Inst{4} = 1;
3634 }
3635
3636 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3637               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3638               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3639               [/* For disassembly only; pattern left blank */]> {
3640   let Inst{20} = 1;
3641   let Inst{4} = 1;
3642 }
3643
3644 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3645                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3646                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3647                 [/* For disassembly only; pattern left blank */]> {
3648   let Inst{31-28} = 0b1111;
3649   let Inst{20} = 1;
3650   let Inst{4} = 1;
3651 }
3652
3653 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3654                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3655                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3656                [/* For disassembly only; pattern left blank */]> {
3657   let Inst{23-20} = 0b0100;
3658 }
3659
3660 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3661                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3662                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3663                  [/* For disassembly only; pattern left blank */]> {
3664   let Inst{31-28} = 0b1111;
3665   let Inst{23-20} = 0b0100;
3666 }
3667
3668 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3669                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3670                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3671                [/* For disassembly only; pattern left blank */]> {
3672   let Inst{23-20} = 0b0101;
3673 }
3674
3675 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3676                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3677                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3678                  [/* For disassembly only; pattern left blank */]> {
3679   let Inst{31-28} = 0b1111;
3680   let Inst{23-20} = 0b0101;
3681 }
3682
3683 //===----------------------------------------------------------------------===//
3684 // Move between special register and ARM core register -- for disassembly only
3685 //
3686
3687 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3688               [/* For disassembly only; pattern left blank */]> {
3689   let Inst{23-20} = 0b0000;
3690   let Inst{7-4} = 0b0000;
3691 }
3692
3693 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3694               [/* For disassembly only; pattern left blank */]> {
3695   let Inst{23-20} = 0b0100;
3696   let Inst{7-4} = 0b0000;
3697 }
3698
3699 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3700               "msr", "\tcpsr$mask, $src",
3701               [/* For disassembly only; pattern left blank */]> {
3702   let Inst{23-20} = 0b0010;
3703   let Inst{7-4} = 0b0000;
3704 }
3705
3706 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3707               "msr", "\tcpsr$mask, $a",
3708               [/* For disassembly only; pattern left blank */]> {
3709   let Inst{23-20} = 0b0010;
3710   let Inst{7-4} = 0b0000;
3711 }
3712
3713 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3714               "msr", "\tspsr$mask, $src",
3715               [/* For disassembly only; pattern left blank */]> {
3716   let Inst{23-20} = 0b0110;
3717   let Inst{7-4} = 0b0000;
3718 }
3719
3720 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3721               "msr", "\tspsr$mask, $a",
3722               [/* For disassembly only; pattern left blank */]> {
3723   let Inst{23-20} = 0b0110;
3724   let Inst{7-4} = 0b0000;
3725 }