lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  64                                            SDTCisInt<1>]>;
  65
  66 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  67
  68 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  69                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  70
  71 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  72                                             [SDTCisSameAs<0, 2>,
  73                                              SDTCisSameAs<0, 3>,
  74                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  75
  76 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  77 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>,
  81                                              SDTCisVT<1, i32>,
  82                                              SDTCisVT<4, i32>]>;
  83 // Node definitions.
  84 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  85 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  86 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  87 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  88
  89 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  90                               [SDNPHasChain, SDNPOutGlue]>;
  91 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  92                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  95                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  96                                SDNPVariadic]>;
  97 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  98                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  99                                SDNPVariadic]>;
 100 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 101                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 102                                SDNPVariadic]>;
 103
 104 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 105                               [SDNPHasChain, SDNPOptInGlue]>;
 106
 107 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 108                               [SDNPInGlue]>;
 109
 110 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 111                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 112
 113 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 114                               [SDNPHasChain]>;
 115 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 116                               [SDNPHasChain]>;
 117
 118 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 119                               [SDNPHasChain]>;
 120
 121 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 122                               [SDNPOutGlue]>;
 123
 124 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 125                               [SDNPOutGlue, SDNPCommutative]>;
 126
 127 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 128
 129 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 130 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 131 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 132
 133 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 134                               [SDNPCommutative]>;
 135 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 136 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 137 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 138
 139 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 140 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 141                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 142 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 143                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 144
 145 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 146                                [SDNPHasChain]>;
 147 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 148                                [SDNPHasChain]>;
 149 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 150                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 151
 152 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 153
 154 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157
 158 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 159
 160 //===----------------------------------------------------------------------===//
 161 // ARM Instruction Predicate Definitions.
 162 //
 163 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 164                                  AssemblerPredicate<"HasV4TOps">;
 165 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 166 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 167 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 168                                  AssemblerPredicate<"HasV5TEOps">;
 169 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 170                                  AssemblerPredicate<"HasV6Ops">;
 171 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 172 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 173                                  AssemblerPredicate<"HasV6T2Ops">;
 174 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 175 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 176                                  AssemblerPredicate<"HasV7Ops">;
 177 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 178 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 179                                  AssemblerPredicate<"FeatureVFP2">;
 180 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 181                                  AssemblerPredicate<"FeatureVFP3">;
 182 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 183                                  AssemblerPredicate<"FeatureNEON">;
 184 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 185                                  AssemblerPredicate<"FeatureFP16">;
 186 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 187                                  AssemblerPredicate<"FeatureHWDiv">;
 188 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 189                                  AssemblerPredicate<"FeatureT2XtPk">;
 190 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 191                                  AssemblerPredicate<"FeatureDSPThumb2">;
 192 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 193                                  AssemblerPredicate<"FeatureDB">;
 194 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 195                                  AssemblerPredicate<"FeatureMP">;
 196 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 197 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 198 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 199                                  AssemblerPredicate<"ModeThumb">;
 200 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 201 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 202                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 203 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 204                                  AssemblerPredicate<"FeatureMClass">;
 205 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 206                                  AssemblerPredicate<"!FeatureMClass">;
 207 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 208                                  AssemblerPredicate<"!ModeThumb">;
 209 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 210 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 211 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 212
 213 // FIXME: Eventually this will be just "hasV6T2Ops".
 214 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 215 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 216 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 217
 218 //===----------------------------------------------------------------------===//
 219 // ARM Flag Definitions.
 220
 221 class RegConstraint<string C> {
 222   string Constraints = C;
 223 }
 224
 225 //===----------------------------------------------------------------------===//
 226 //  ARM specific transformation functions and pattern fragments.
 227 //
 228
 229 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 230 // so_imm_neg def below.
 231 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 232   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 233 }]>;
 234
 235 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 236 // so_imm_not def below.
 237 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 238   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 239 }]>;
 240
 241 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 242 def imm16_31 : ImmLeaf<i32, [{
 243   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 244 }]>;
 245
 246 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 247 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 248     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 249   }], so_imm_neg_XFORM> {
 250   let ParserMatchClass = so_imm_neg_asmoperand;
 251 }
 252
 253 // Note: this pattern doesn't require an encoder method and such, as it's
 254 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 255 // is handled by the destination instructions, which use t2_so_imm.
 256 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 257 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 258     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 259   }], so_imm_not_XFORM> {
 260   let ParserMatchClass = so_imm_not_asmoperand;
 261 }
 262
 263 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 264 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 265   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 266 }]>;
 267
 268 /// Split a 32-bit immediate into two 16 bit parts.
 269 def hi16 : SDNodeXForm<imm, [{
 270   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 271 }]>;
 272
 273 def lo16AllZero : PatLeaf<(i32 imm), [{
 274   // Returns true if all low 16-bits are 0.
 275   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 276 }], hi16>;
 277
 278 class BinOpWithFlagFrag<dag res> :
 279       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 280 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 281 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 282
 283 // An 'and' node with a single use.
 284 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 285   return N->hasOneUse();
 286 }]>;
 287
 288 // An 'xor' node with a single use.
 289 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 290   return N->hasOneUse();
 291 }]>;
 292
 293 // An 'fmul' node with a single use.
 294 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 295   return N->hasOneUse();
 296 }]>;
 297
 298 // An 'fadd' node which checks for single non-hazardous use.
 299 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 300   return hasNoVMLxHazardUse(N);
 301 }]>;
 302
 303 // An 'fsub' node which checks for single non-hazardous use.
 304 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 305   return hasNoVMLxHazardUse(N);
 306 }]>;
 307
 308 //===----------------------------------------------------------------------===//
 309 // Operand Definitions.
 310 //
 311
 312 // Immediate operands with a shared generic asm render method.
 313 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 314
 315 // Branch target.
 316 // FIXME: rename brtarget to t2_brtarget
 317 def brtarget : Operand<OtherVT> {
 318   let EncoderMethod = "getBranchTargetOpValue";
 319   let OperandType = "OPERAND_PCREL";
 320   let DecoderMethod = "DecodeT2BROperand";
 321 }
 322
 323 // FIXME: get rid of this one?
 324 def uncondbrtarget : Operand<OtherVT> {
 325   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 326   let OperandType = "OPERAND_PCREL";
 327 }
 328
 329 // Branch target for ARM. Handles conditional/unconditional
 330 def br_target : Operand<OtherVT> {
 331   let EncoderMethod = "getARMBranchTargetOpValue";
 332   let OperandType = "OPERAND_PCREL";
 333 }
 334
 335 // Call target.
 336 // FIXME: rename bltarget to t2_bl_target?
 337 def bltarget : Operand<i32> {
 338   // Encoded the same as branch targets.
 339   let EncoderMethod = "getBranchTargetOpValue";
 340   let OperandType = "OPERAND_PCREL";
 341 }
 342
 343 // Call target for ARM. Handles conditional/unconditional
 344 // FIXME: rename bl_target to t2_bltarget?
 345 def bl_target : Operand<i32> {
 346   // Encoded the same as branch targets.
 347   let EncoderMethod = "getARMBranchTargetOpValue";
 348   let OperandType = "OPERAND_PCREL";
 349 }
 350
 351 def blx_target : Operand<i32> {
 352   // Encoded the same as branch targets.
 353   let EncoderMethod = "getARMBLXTargetOpValue";
 354   let OperandType = "OPERAND_PCREL";
 355 }
 356
 357 // A list of registers separated by comma. Used by load/store multiple.
 358 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 359 def reglist : Operand<i32> {
 360   let EncoderMethod = "getRegisterListOpValue";
 361   let ParserMatchClass = RegListAsmOperand;
 362   let PrintMethod = "printRegisterList";
 363   let DecoderMethod = "DecodeRegListOperand";
 364 }
 365
 366 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 367 def dpr_reglist : Operand<i32> {
 368   let EncoderMethod = "getRegisterListOpValue";
 369   let ParserMatchClass = DPRRegListAsmOperand;
 370   let PrintMethod = "printRegisterList";
 371   let DecoderMethod = "DecodeDPRRegListOperand";
 372 }
 373
 374 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 375 def spr_reglist : Operand<i32> {
 376   let EncoderMethod = "getRegisterListOpValue";
 377   let ParserMatchClass = SPRRegListAsmOperand;
 378   let PrintMethod = "printRegisterList";
 379   let DecoderMethod = "DecodeSPRRegListOperand";
 380 }
 381
 382 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 383 def cpinst_operand : Operand<i32> {
 384   let PrintMethod = "printCPInstOperand";
 385 }
 386
 387 // Local PC labels.
 388 def pclabel : Operand<i32> {
 389   let PrintMethod = "printPCLabel";
 390 }
 391
 392 // ADR instruction labels.
 393 def adrlabel : Operand<i32> {
 394   let EncoderMethod = "getAdrLabelOpValue";
 395 }
 396
 397 def neon_vcvt_imm32 : Operand<i32> {
 398   let EncoderMethod = "getNEONVcvtImm32OpValue";
 399   let DecoderMethod = "DecodeVCVTImmOperand";
 400 }
 401
 402 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 403 def rot_imm_XFORM: SDNodeXForm<imm, [{
 404   switch (N->getZExtValue()){
 405   default: assert(0);
 406   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 407   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 408   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 409   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 410   }
 411 }]>;
 412 def RotImmAsmOperand : AsmOperandClass {
 413   let Name = "RotImm";
 414   let ParserMethod = "parseRotImm";
 415 }
 416 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 417     int32_t v = N->getZExtValue();
 418     return v == 8 || v == 16 || v == 24; }],
 419     rot_imm_XFORM> {
 420   let PrintMethod = "printRotImmOperand";
 421   let ParserMatchClass = RotImmAsmOperand;
 422 }
 423
 424 // shift_imm: An integer that encodes a shift amount and the type of shift
 425 // (asr or lsl). The 6-bit immediate encodes as:
 426 //    {5}     0 ==> lsl
 427 //            1     asr
 428 //    {4-0}   imm5 shift amount.
 429 //            asr #32 encoded as imm5 == 0.
 430 def ShifterImmAsmOperand : AsmOperandClass {
 431   let Name = "ShifterImm";
 432   let ParserMethod = "parseShifterImm";
 433 }
 434 def shift_imm : Operand<i32> {
 435   let PrintMethod = "printShiftImmOperand";
 436   let ParserMatchClass = ShifterImmAsmOperand;
 437 }
 438
 439 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 440 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 441 def so_reg_reg : Operand<i32>,  // reg reg imm
 442                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 443                                 [shl, srl, sra, rotr]> {
 444   let EncoderMethod = "getSORegRegOpValue";
 445   let PrintMethod = "printSORegRegOperand";
 446   let DecoderMethod = "DecodeSORegRegOperand";
 447   let ParserMatchClass = ShiftedRegAsmOperand;
 448   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 449 }
 450
 451 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 452 def so_reg_imm : Operand<i32>, // reg imm
 453                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 454                                 [shl, srl, sra, rotr]> {
 455   let EncoderMethod = "getSORegImmOpValue";
 456   let PrintMethod = "printSORegImmOperand";
 457   let DecoderMethod = "DecodeSORegImmOperand";
 458   let ParserMatchClass = ShiftedImmAsmOperand;
 459   let MIOperandInfo = (ops GPR, i32imm);
 460 }
 461
 462 // FIXME: Does this need to be distinct from so_reg?
 463 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 464                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 465                                   [shl,srl,sra,rotr]> {
 466   let EncoderMethod = "getSORegRegOpValue";
 467   let PrintMethod = "printSORegRegOperand";
 468   let DecoderMethod = "DecodeSORegRegOperand";
 469   let ParserMatchClass = ShiftedRegAsmOperand;
 470   let MIOperandInfo = (ops GPR, GPR, i32imm);
 471 }
 472
 473 // FIXME: Does this need to be distinct from so_reg?
 474 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 475                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 476                                   [shl,srl,sra,rotr]> {
 477   let EncoderMethod = "getSORegImmOpValue";
 478   let PrintMethod = "printSORegImmOperand";
 479   let DecoderMethod = "DecodeSORegImmOperand";
 480   let ParserMatchClass = ShiftedImmAsmOperand;
 481   let MIOperandInfo = (ops GPR, i32imm);
 482 }
 483
 484
 485 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 486 // 8-bit immediate rotated by an arbitrary number of bits.
 487 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 488 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 489     return ARM_AM::getSOImmVal(Imm) != -1;
 490   }]> {
 491   let EncoderMethod = "getSOImmOpValue";
 492   let ParserMatchClass = SOImmAsmOperand;
 493   let DecoderMethod = "DecodeSOImmOperand";
 494 }
 495
 496 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 497 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 498 // get the first/second pieces.
 499 def so_imm2part : PatLeaf<(imm), [{
 500       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 501 }]>;
 502
 503 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 504 ///
 505 def arm_i32imm : PatLeaf<(imm), [{
 506   if (Subtarget->hasV6T2Ops())
 507     return true;
 508   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 509 }]>;
 510
 511 /// imm0_1 predicate - Immediate in the range [0,1].
 512 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 513 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 514
 515 /// imm0_3 predicate - Immediate in the range [0,3].
 516 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 517 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 518
 519 /// imm0_7 predicate - Immediate in the range [0,7].
 520 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 521 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 522   return Imm >= 0 && Imm < 8;
 523 }]> {
 524   let ParserMatchClass = Imm0_7AsmOperand;
 525 }
 526
 527 /// imm8 predicate - Immediate is exactly 8.
 528 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 529 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 530   let ParserMatchClass = Imm8AsmOperand;
 531 }
 532
 533 /// imm16 predicate - Immediate is exactly 16.
 534 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 535 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 536   let ParserMatchClass = Imm16AsmOperand;
 537 }
 538
 539 /// imm32 predicate - Immediate is exactly 32.
 540 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 541 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 542   let ParserMatchClass = Imm32AsmOperand;
 543 }
 544
 545 /// imm1_7 predicate - Immediate in the range [1,7].
 546 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 547 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 548   let ParserMatchClass = Imm1_7AsmOperand;
 549 }
 550
 551 /// imm1_15 predicate - Immediate in the range [1,15].
 552 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 553 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 554   let ParserMatchClass = Imm1_15AsmOperand;
 555 }
 556
 557 /// imm1_31 predicate - Immediate in the range [1,31].
 558 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 559 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 560   let ParserMatchClass = Imm1_31AsmOperand;
 561 }
 562
 563 /// imm0_15 predicate - Immediate in the range [0,15].
 564 def Imm0_15AsmOperand: ImmAsmOperand { let Name = "Imm0_15"; }
 565 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 566   return Imm >= 0 && Imm < 16;
 567 }]> {
 568   let ParserMatchClass = Imm0_15AsmOperand;
 569 }
 570
 571 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 572 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 573 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 574   return Imm >= 0 && Imm < 32;
 575 }]> {
 576   let ParserMatchClass = Imm0_31AsmOperand;
 577 }
 578
 579 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 580 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 581 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 582   return Imm >= 0 && Imm < 32;
 583 }]> {
 584   let ParserMatchClass = Imm0_32AsmOperand;
 585 }
 586
 587 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 588 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 589 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 590   return Imm >= 0 && Imm < 64;
 591 }]> {
 592   let ParserMatchClass = Imm0_63AsmOperand;
 593 }
 594
 595 /// imm0_255 predicate - Immediate in the range [0,255].
 596 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 597 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 598   let ParserMatchClass = Imm0_255AsmOperand;
 599 }
 600
 601 /// imm0_65535 - An immediate is in the range [0.65535].
 602 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 603 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 604   return Imm >= 0 && Imm < 65536;
 605 }]> {
 606   let ParserMatchClass = Imm0_65535AsmOperand;
 607 }
 608
 609 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 610 // a relocatable expression.
 611 //
 612 // FIXME: This really needs a Thumb version separate from the ARM version.
 613 // While the range is the same, and can thus use the same match class,
 614 // the encoding is different so it should have a different encoder method.
 615 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 616 def imm0_65535_expr : Operand<i32> {
 617   let EncoderMethod = "getHiLo16ImmOpValue";
 618   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 619 }
 620
 621 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 622 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 623 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 624   return Imm >= 0 && Imm <= 0xffffff;
 625 }]> {
 626   let ParserMatchClass = Imm24bitAsmOperand;
 627 }
 628
 629
 630 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 631 /// e.g., 0xf000ffff
 632 def BitfieldAsmOperand : AsmOperandClass {
 633   let Name = "Bitfield";
 634   let ParserMethod = "parseBitfield";
 635 }
 636 def bf_inv_mask_imm : Operand<i32>,
 637                       PatLeaf<(imm), [{
 638   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 639 }] > {
 640   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 641   let PrintMethod = "printBitfieldInvMaskImmOperand";
 642   let DecoderMethod = "DecodeBitfieldMaskOperand";
 643   let ParserMatchClass = BitfieldAsmOperand;
 644 }
 645
 646 def imm1_32_XFORM: SDNodeXForm<imm, [{
 647   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 648 }]>;
 649 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 650 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 651    uint64_t Imm = N->getZExtValue();
 652    return Imm > 0 && Imm <= 32;
 653  }],
 654     imm1_32_XFORM> {
 655   let PrintMethod = "printImmPlusOneOperand";
 656   let ParserMatchClass = Imm1_32AsmOperand;
 657 }
 658
 659 def imm1_16_XFORM: SDNodeXForm<imm, [{
 660   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 661 }]>;
 662 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 663 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 664     imm1_16_XFORM> {
 665   let PrintMethod = "printImmPlusOneOperand";
 666   let ParserMatchClass = Imm1_16AsmOperand;
 667 }
 668
 669 // Define ARM specific addressing modes.
 670 // addrmode_imm12 := reg +/- imm12
 671 //
 672 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 673 def addrmode_imm12 : Operand<i32>,
 674                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 675   // 12-bit immediate operand. Note that instructions using this encode
 676   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 677   // immediate values are as normal.
 678
 679   let EncoderMethod = "getAddrModeImm12OpValue";
 680   let PrintMethod = "printAddrModeImm12Operand";
 681   let DecoderMethod = "DecodeAddrModeImm12Operand";
 682   let ParserMatchClass = MemImm12OffsetAsmOperand;
 683   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 684 }
 685 // ldst_so_reg := reg +/- reg shop imm
 686 //
 687 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 688 def ldst_so_reg : Operand<i32>,
 689                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 690   let EncoderMethod = "getLdStSORegOpValue";
 691   // FIXME: Simplify the printer
 692   let PrintMethod = "printAddrMode2Operand";
 693   let DecoderMethod = "DecodeSORegMemOperand";
 694   let ParserMatchClass = MemRegOffsetAsmOperand;
 695   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 696 }
 697
 698 // postidx_imm8 := +/- [0,255]
 699 //
 700 // 9 bit value:
 701 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 702 //  {7-0}     [0,255] imm8 value.
 703 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 704 def postidx_imm8 : Operand<i32> {
 705   let PrintMethod = "printPostIdxImm8Operand";
 706   let ParserMatchClass = PostIdxImm8AsmOperand;
 707   let MIOperandInfo = (ops i32imm);
 708 }
 709
 710 // postidx_imm8s4 := +/- [0,1020]
 711 //
 712 // 9 bit value:
 713 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 714 //  {7-0}     [0,255] imm8 value, scaled by 4.
 715 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 716 def postidx_imm8s4 : Operand<i32> {
 717   let PrintMethod = "printPostIdxImm8s4Operand";
 718   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 719   let MIOperandInfo = (ops i32imm);
 720 }
 721
 722
 723 // postidx_reg := +/- reg
 724 //
 725 def PostIdxRegAsmOperand : AsmOperandClass {
 726   let Name = "PostIdxReg";
 727   let ParserMethod = "parsePostIdxReg";
 728 }
 729 def postidx_reg : Operand<i32> {
 730   let EncoderMethod = "getPostIdxRegOpValue";
 731   let DecoderMethod = "DecodePostIdxReg";
 732   let PrintMethod = "printPostIdxRegOperand";
 733   let ParserMatchClass = PostIdxRegAsmOperand;
 734   let MIOperandInfo = (ops GPR, i32imm);
 735 }
 736
 737
 738 // addrmode2 := reg +/- imm12
 739 //           := reg +/- reg shop imm
 740 //
 741 // FIXME: addrmode2 should be refactored the rest of the way to always
 742 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 743 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 744 def addrmode2 : Operand<i32>,
 745                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 746   let EncoderMethod = "getAddrMode2OpValue";
 747   let PrintMethod = "printAddrMode2Operand";
 748   let ParserMatchClass = AddrMode2AsmOperand;
 749   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 750 }
 751
 752 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 753   let Name = "PostIdxRegShifted";
 754   let ParserMethod = "parsePostIdxReg";
 755 }
 756 def am2offset_reg : Operand<i32>,
 757                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 758                 [], [SDNPWantRoot]> {
 759   let EncoderMethod = "getAddrMode2OffsetOpValue";
 760   let PrintMethod = "printAddrMode2OffsetOperand";
 761   // When using this for assembly, it's always as a post-index offset.
 762   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 763   let MIOperandInfo = (ops GPR, i32imm);
 764 }
 765
 766 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 767 // the GPR is purely vestigal at this point.
 768 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 769 def am2offset_imm : Operand<i32>,
 770                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 771                 [], [SDNPWantRoot]> {
 772   let EncoderMethod = "getAddrMode2OffsetOpValue";
 773   let PrintMethod = "printAddrMode2OffsetOperand";
 774   let ParserMatchClass = AM2OffsetImmAsmOperand;
 775   let MIOperandInfo = (ops GPR, i32imm);
 776 }
 777
 778
 779 // addrmode3 := reg +/- reg
 780 // addrmode3 := reg +/- imm8
 781 //
 782 // FIXME: split into imm vs. reg versions.
 783 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 784 def addrmode3 : Operand<i32>,
 785                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 786   let EncoderMethod = "getAddrMode3OpValue";
 787   let PrintMethod = "printAddrMode3Operand";
 788   let ParserMatchClass = AddrMode3AsmOperand;
 789   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 790 }
 791
 792 // FIXME: split into imm vs. reg versions.
 793 // FIXME: parser method to handle +/- register.
 794 def AM3OffsetAsmOperand : AsmOperandClass {
 795   let Name = "AM3Offset";
 796   let ParserMethod = "parseAM3Offset";
 797 }
 798 def am3offset : Operand<i32>,
 799                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 800                                [], [SDNPWantRoot]> {
 801   let EncoderMethod = "getAddrMode3OffsetOpValue";
 802   let PrintMethod = "printAddrMode3OffsetOperand";
 803   let ParserMatchClass = AM3OffsetAsmOperand;
 804   let MIOperandInfo = (ops GPR, i32imm);
 805 }
 806
 807 // ldstm_mode := {ia, ib, da, db}
 808 //
 809 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 810   let EncoderMethod = "getLdStmModeOpValue";
 811   let PrintMethod = "printLdStmModeOperand";
 812 }
 813
 814 // addrmode5 := reg +/- imm8*4
 815 //
 816 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 817 def addrmode5 : Operand<i32>,
 818                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 819   let PrintMethod = "printAddrMode5Operand";
 820   let EncoderMethod = "getAddrMode5OpValue";
 821   let DecoderMethod = "DecodeAddrMode5Operand";
 822   let ParserMatchClass = AddrMode5AsmOperand;
 823   let MIOperandInfo = (ops GPR:$base, i32imm);
 824 }
 825
 826 // addrmode6 := reg with optional alignment
 827 //
 828 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 829 def addrmode6 : Operand<i32>,
 830                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 831   let PrintMethod = "printAddrMode6Operand";
 832   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 833   let EncoderMethod = "getAddrMode6AddressOpValue";
 834   let DecoderMethod = "DecodeAddrMode6Operand";
 835   let ParserMatchClass = AddrMode6AsmOperand;
 836 }
 837
 838 def am6offset : Operand<i32>,
 839                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 840                                [], [SDNPWantRoot]> {
 841   let PrintMethod = "printAddrMode6OffsetOperand";
 842   let MIOperandInfo = (ops GPR);
 843   let EncoderMethod = "getAddrMode6OffsetOpValue";
 844   let DecoderMethod = "DecodeGPRRegisterClass";
 845 }
 846
 847 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 848 // (single element from one lane) for size 32.
 849 def addrmode6oneL32 : Operand<i32>,
 850                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 851   let PrintMethod = "printAddrMode6Operand";
 852   let MIOperandInfo = (ops GPR:$addr, i32imm);
 853   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 854 }
 855
 856 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 857 // instructions, specifically VLD4-dup.
 858 def addrmode6dup : Operand<i32>,
 859                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 860   let PrintMethod = "printAddrMode6Operand";
 861   let MIOperandInfo = (ops GPR:$addr, i32imm);
 862   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 863   // FIXME: This is close, but not quite right. The alignment specifier is
 864   // different.
 865   let ParserMatchClass = AddrMode6AsmOperand;
 866 }
 867
 868 // addrmodepc := pc + reg
 869 //
 870 def addrmodepc : Operand<i32>,
 871                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 872   let PrintMethod = "printAddrModePCOperand";
 873   let MIOperandInfo = (ops GPR, i32imm);
 874 }
 875
 876 // addr_offset_none := reg
 877 //
 878 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 879 def addr_offset_none : Operand<i32>,
 880                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 881   let PrintMethod = "printAddrMode7Operand";
 882   let DecoderMethod = "DecodeAddrMode7Operand";
 883   let ParserMatchClass = MemNoOffsetAsmOperand;
 884   let MIOperandInfo = (ops GPR:$base);
 885 }
 886
 887 def nohash_imm : Operand<i32> {
 888   let PrintMethod = "printNoHashImmediate";
 889 }
 890
 891 def CoprocNumAsmOperand : AsmOperandClass {
 892   let Name = "CoprocNum";
 893   let ParserMethod = "parseCoprocNumOperand";
 894 }
 895 def p_imm : Operand<i32> {
 896   let PrintMethod = "printPImmediate";
 897   let ParserMatchClass = CoprocNumAsmOperand;
 898   let DecoderMethod = "DecodeCoprocessor";
 899 }
 900
 901 def CoprocRegAsmOperand : AsmOperandClass {
 902   let Name = "CoprocReg";
 903   let ParserMethod = "parseCoprocRegOperand";
 904 }
 905 def c_imm : Operand<i32> {
 906   let PrintMethod = "printCImmediate";
 907   let ParserMatchClass = CoprocRegAsmOperand;
 908 }
 909 def CoprocOptionAsmOperand : AsmOperandClass {
 910   let Name = "CoprocOption";
 911   let ParserMethod = "parseCoprocOptionOperand";
 912 }
 913 def coproc_option_imm : Operand<i32> {
 914   let PrintMethod = "printCoprocOptionImm";
 915   let ParserMatchClass = CoprocOptionAsmOperand;
 916 }
 917
 918 //===----------------------------------------------------------------------===//
 919
 920 include "ARMInstrFormats.td"
 921
 922 //===----------------------------------------------------------------------===//
 923 // Multiclass helpers...
 924 //
 925
 926 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 927 /// binop that produces a value.
 928 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 929                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 930                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 931   // The register-immediate version is re-materializable. This is useful
 932   // in particular for taking the address of a local.
 933   let isReMaterializable = 1 in {
 934   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 935                iii, opc, "\t$Rd, $Rn, $imm",
 936                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 937     bits<4> Rd;
 938     bits<4> Rn;
 939     bits<12> imm;
 940     let Inst{25} = 1;
 941     let Inst{19-16} = Rn;
 942     let Inst{15-12} = Rd;
 943     let Inst{11-0} = imm;
 944   }
 945   }
 946   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 947                iir, opc, "\t$Rd, $Rn, $Rm",
 948                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 949     bits<4> Rd;
 950     bits<4> Rn;
 951     bits<4> Rm;
 952     let Inst{25} = 0;
 953     let isCommutable = Commutable;
 954     let Inst{19-16} = Rn;
 955     let Inst{15-12} = Rd;
 956     let Inst{11-4} = 0b00000000;
 957     let Inst{3-0} = Rm;
 958   }
 959
 960   def rsi : AsI1<opcod, (outs GPR:$Rd),
 961                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 962                iis, opc, "\t$Rd, $Rn, $shift",
 963                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 964     bits<4> Rd;
 965     bits<4> Rn;
 966     bits<12> shift;
 967     let Inst{25} = 0;
 968     let Inst{19-16} = Rn;
 969     let Inst{15-12} = Rd;
 970     let Inst{11-5} = shift{11-5};
 971     let Inst{4} = 0;
 972     let Inst{3-0} = shift{3-0};
 973   }
 974
 975   def rsr : AsI1<opcod, (outs GPR:$Rd),
 976                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 977                iis, opc, "\t$Rd, $Rn, $shift",
 978                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 979     bits<4> Rd;
 980     bits<4> Rn;
 981     bits<12> shift;
 982     let Inst{25} = 0;
 983     let Inst{19-16} = Rn;
 984     let Inst{15-12} = Rd;
 985     let Inst{11-8} = shift{11-8};
 986     let Inst{7} = 0;
 987     let Inst{6-5} = shift{6-5};
 988     let Inst{4} = 1;
 989     let Inst{3-0} = shift{3-0};
 990   }
 991
 992   // Assembly aliases for optional destination operand when it's the same
 993   // as the source operand.
 994   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 995      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 996                                                     so_imm:$imm, pred:$p,
 997                                                     cc_out:$s)>,
 998      Requires<[IsARM]>;
 999   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1000      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1001                                                     GPR:$Rm, pred:$p,
1002                                                     cc_out:$s)>,
1003      Requires<[IsARM]>;
1004   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1005      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1006                                                     so_reg_imm:$shift, pred:$p,
1007                                                     cc_out:$s)>,
1008      Requires<[IsARM]>;
1009   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1010      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1011                                                     so_reg_reg:$shift, pred:$p,
1012                                                     cc_out:$s)>,
1013      Requires<[IsARM]>;
1014
1015 }
1016
1017 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1018 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1019 /// it is equivalent to the AsI1_bin_irs counterpart.
1020 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1021                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1022                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
1023   // The register-immediate version is re-materializable. This is useful
1024   // in particular for taking the address of a local.
1025   let isReMaterializable = 1 in {
1026   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1027                iii, opc, "\t$Rd, $Rn, $imm",
1028                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1029     bits<4> Rd;
1030     bits<4> Rn;
1031     bits<12> imm;
1032     let Inst{25} = 1;
1033     let Inst{19-16} = Rn;
1034     let Inst{15-12} = Rd;
1035     let Inst{11-0} = imm;
1036   }
1037   }
1038   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1039                iir, opc, "\t$Rd, $Rn, $Rm",
1040                [/* pattern left blank */]> {
1041     bits<4> Rd;
1042     bits<4> Rn;
1043     bits<4> Rm;
1044     let Inst{11-4} = 0b00000000;
1045     let Inst{25} = 0;
1046     let Inst{3-0} = Rm;
1047     let Inst{15-12} = Rd;
1048     let Inst{19-16} = Rn;
1049   }
1050
1051   def rsi : AsI1<opcod, (outs GPR:$Rd),
1052                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1053                iis, opc, "\t$Rd, $Rn, $shift",
1054                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1055     bits<4> Rd;
1056     bits<4> Rn;
1057     bits<12> shift;
1058     let Inst{25} = 0;
1059     let Inst{19-16} = Rn;
1060     let Inst{15-12} = Rd;
1061     let Inst{11-5} = shift{11-5};
1062     let Inst{4} = 0;
1063     let Inst{3-0} = shift{3-0};
1064   }
1065
1066   def rsr : AsI1<opcod, (outs GPR:$Rd),
1067                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1068                iis, opc, "\t$Rd, $Rn, $shift",
1069                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1070     bits<4> Rd;
1071     bits<4> Rn;
1072     bits<12> shift;
1073     let Inst{25} = 0;
1074     let Inst{19-16} = Rn;
1075     let Inst{15-12} = Rd;
1076     let Inst{11-8} = shift{11-8};
1077     let Inst{7} = 0;
1078     let Inst{6-5} = shift{6-5};
1079     let Inst{4} = 1;
1080     let Inst{3-0} = shift{3-0};
1081   }
1082
1083   // Assembly aliases for optional destination operand when it's the same
1084   // as the source operand.
1085   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1086      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1087                                                     so_imm:$imm, pred:$p,
1088                                                     cc_out:$s)>,
1089      Requires<[IsARM]>;
1090   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1091      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1092                                                     GPR:$Rm, pred:$p,
1093                                                     cc_out:$s)>,
1094      Requires<[IsARM]>;
1095   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1096      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1097                                                     so_reg_imm:$shift, pred:$p,
1098                                                     cc_out:$s)>,
1099      Requires<[IsARM]>;
1100   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1101      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1102                                                     so_reg_reg:$shift, pred:$p,
1103                                                     cc_out:$s)>,
1104      Requires<[IsARM]>;
1105
1106 }
1107
1108 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1109 ///
1110 /// These opcodes will be converted to the real non-S opcodes by
1111 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1112 let hasPostISelHook = 1, Defs = [CPSR] in {
1113 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1114                           InstrItinClass iis, PatFrag opnode,
1115                           bit Commutable = 0> {
1116   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1117                          4, iii,
1118                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1119
1120   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1121                          4, iir,
1122                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1123     let isCommutable = Commutable;
1124   }
1125   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1126                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1127                           4, iis,
1128                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1129                                                 so_reg_imm:$shift))]>;
1130
1131   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1132                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1133                           4, iis,
1134                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1135                                                 so_reg_reg:$shift))]>;
1136 }
1137 }
1138
1139 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1140 /// operands are reversed.
1141 let hasPostISelHook = 1, Defs = [CPSR] in {
1142 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1143                           InstrItinClass iis, PatFrag opnode,
1144                           bit Commutable = 0> {
1145   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1146                          4, iii,
1147                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1148
1149   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1150                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1151                           4, iis,
1152                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1153                                              GPR:$Rn))]>;
1154
1155   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1156                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1157                           4, iis,
1158                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1159                                              GPR:$Rn))]>;
1160 }
1161 }
1162
1163 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1164 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1165 /// a explicit result, only implicitly set CPSR.
1166 let isCompare = 1, Defs = [CPSR] in {
1167 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1168                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1169                        PatFrag opnode, bit Commutable = 0> {
1170   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1171                opc, "\t$Rn, $imm",
1172                [(opnode GPR:$Rn, so_imm:$imm)]> {
1173     bits<4> Rn;
1174     bits<12> imm;
1175     let Inst{25} = 1;
1176     let Inst{20} = 1;
1177     let Inst{19-16} = Rn;
1178     let Inst{15-12} = 0b0000;
1179     let Inst{11-0} = imm;
1180   }
1181   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1182                opc, "\t$Rn, $Rm",
1183                [(opnode GPR:$Rn, GPR:$Rm)]> {
1184     bits<4> Rn;
1185     bits<4> Rm;
1186     let isCommutable = Commutable;
1187     let Inst{25} = 0;
1188     let Inst{20} = 1;
1189     let Inst{19-16} = Rn;
1190     let Inst{15-12} = 0b0000;
1191     let Inst{11-4} = 0b00000000;
1192     let Inst{3-0} = Rm;
1193   }
1194   def rsi : AI1<opcod, (outs),
1195                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1196                opc, "\t$Rn, $shift",
1197                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1198     bits<4> Rn;
1199     bits<12> shift;
1200     let Inst{25} = 0;
1201     let Inst{20} = 1;
1202     let Inst{19-16} = Rn;
1203     let Inst{15-12} = 0b0000;
1204     let Inst{11-5} = shift{11-5};
1205     let Inst{4} = 0;
1206     let Inst{3-0} = shift{3-0};
1207   }
1208   def rsr : AI1<opcod, (outs),
1209                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1210                opc, "\t$Rn, $shift",
1211                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
1212     bits<4> Rn;
1213     bits<12> shift;
1214     let Inst{25} = 0;
1215     let Inst{20} = 1;
1216     let Inst{19-16} = Rn;
1217     let Inst{15-12} = 0b0000;
1218     let Inst{11-8} = shift{11-8};
1219     let Inst{7} = 0;
1220     let Inst{6-5} = shift{6-5};
1221     let Inst{4} = 1;
1222     let Inst{3-0} = shift{3-0};
1223   }
1224
1225 }
1226 }
1227
1228 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1229 /// register and one whose operand is a register rotated by 8/16/24.
1230 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1231 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1232   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1233           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1234           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1235        Requires<[IsARM, HasV6]> {
1236   bits<4> Rd;
1237   bits<4> Rm;
1238   bits<2> rot;
1239   let Inst{19-16} = 0b1111;
1240   let Inst{15-12} = Rd;
1241   let Inst{11-10} = rot;
1242   let Inst{3-0}   = Rm;
1243 }
1244
1245 class AI_ext_rrot_np<bits<8> opcod, string opc>
1246   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1247           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1248        Requires<[IsARM, HasV6]> {
1249   bits<2> rot;
1250   let Inst{19-16} = 0b1111;
1251   let Inst{11-10} = rot;
1252 }
1253
1254 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1255 /// register and one whose operand is a register rotated by 8/16/24.
1256 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1257   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1258           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1259           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1260                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1261         Requires<[IsARM, HasV6]> {
1262   bits<4> Rd;
1263   bits<4> Rm;
1264   bits<4> Rn;
1265   bits<2> rot;
1266   let Inst{19-16} = Rn;
1267   let Inst{15-12} = Rd;
1268   let Inst{11-10} = rot;
1269   let Inst{9-4}   = 0b000111;
1270   let Inst{3-0}   = Rm;
1271 }
1272
1273 class AI_exta_rrot_np<bits<8> opcod, string opc>
1274   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1275           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1276        Requires<[IsARM, HasV6]> {
1277   bits<4> Rn;
1278   bits<2> rot;
1279   let Inst{19-16} = Rn;
1280   let Inst{11-10} = rot;
1281 }
1282
1283 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1284 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1285                              string baseOpc, bit Commutable = 0> {
1286   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1287   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1288                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1289                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1290                Requires<[IsARM]> {
1291     bits<4> Rd;
1292     bits<4> Rn;
1293     bits<12> imm;
1294     let Inst{25} = 1;
1295     let Inst{15-12} = Rd;
1296     let Inst{19-16} = Rn;
1297     let Inst{11-0} = imm;
1298   }
1299   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1300                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1301                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1302                Requires<[IsARM]> {
1303     bits<4> Rd;
1304     bits<4> Rn;
1305     bits<4> Rm;
1306     let Inst{11-4} = 0b00000000;
1307     let Inst{25} = 0;
1308     let isCommutable = Commutable;
1309     let Inst{3-0} = Rm;
1310     let Inst{15-12} = Rd;
1311     let Inst{19-16} = Rn;
1312   }
1313   def rsi : AsI1<opcod, (outs GPR:$Rd),
1314                 (ins GPR:$Rn, so_reg_imm:$shift),
1315                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1316               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1317                Requires<[IsARM]> {
1318     bits<4> Rd;
1319     bits<4> Rn;
1320     bits<12> shift;
1321     let Inst{25} = 0;
1322     let Inst{19-16} = Rn;
1323     let Inst{15-12} = Rd;
1324     let Inst{11-5} = shift{11-5};
1325     let Inst{4} = 0;
1326     let Inst{3-0} = shift{3-0};
1327   }
1328   def rsr : AsI1<opcod, (outs GPR:$Rd),
1329                 (ins GPR:$Rn, so_reg_reg:$shift),
1330                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1331               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_reg:$shift, CPSR))]>,
1332                Requires<[IsARM]> {
1333     bits<4> Rd;
1334     bits<4> Rn;
1335     bits<12> shift;
1336     let Inst{25} = 0;
1337     let Inst{19-16} = Rn;
1338     let Inst{15-12} = Rd;
1339     let Inst{11-8} = shift{11-8};
1340     let Inst{7} = 0;
1341     let Inst{6-5} = shift{6-5};
1342     let Inst{4} = 1;
1343     let Inst{3-0} = shift{3-0};
1344   }
1345   }
1346
1347   // Assembly aliases for optional destination operand when it's the same
1348   // as the source operand.
1349   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1350      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1351                                                     so_imm:$imm, pred:$p,
1352                                                     cc_out:$s)>,
1353      Requires<[IsARM]>;
1354   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1355      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1356                                                     GPR:$Rm, pred:$p,
1357                                                     cc_out:$s)>,
1358      Requires<[IsARM]>;
1359   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1360      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1361                                                     so_reg_imm:$shift, pred:$p,
1362                                                     cc_out:$s)>,
1363      Requires<[IsARM]>;
1364   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1365      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1366                                                     so_reg_reg:$shift, pred:$p,
1367                                                     cc_out:$s)>,
1368      Requires<[IsARM]>;
1369 }
1370
1371 /// AI1_rsc_irs - Define instructions and patterns for rsc
1372 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode,
1373                        string baseOpc> {
1374   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1375   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1376                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1377                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1378                Requires<[IsARM]> {
1379     bits<4> Rd;
1380     bits<4> Rn;
1381     bits<12> imm;
1382     let Inst{25} = 1;
1383     let Inst{15-12} = Rd;
1384     let Inst{19-16} = Rn;
1385     let Inst{11-0} = imm;
1386   }
1387   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1388                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1389                [/* pattern left blank */]> {
1390     bits<4> Rd;
1391     bits<4> Rn;
1392     bits<4> Rm;
1393     let Inst{11-4} = 0b00000000;
1394     let Inst{25} = 0;
1395     let Inst{3-0} = Rm;
1396     let Inst{15-12} = Rd;
1397     let Inst{19-16} = Rn;
1398   }
1399   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1400                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1401               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1402                Requires<[IsARM]> {
1403     bits<4> Rd;
1404     bits<4> Rn;
1405     bits<12> shift;
1406     let Inst{25} = 0;
1407     let Inst{19-16} = Rn;
1408     let Inst{15-12} = Rd;
1409     let Inst{11-5} = shift{11-5};
1410     let Inst{4} = 0;
1411     let Inst{3-0} = shift{3-0};
1412   }
1413   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1414                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1415               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1416                Requires<[IsARM]> {
1417     bits<4> Rd;
1418     bits<4> Rn;
1419     bits<12> shift;
1420     let Inst{25} = 0;
1421     let Inst{19-16} = Rn;
1422     let Inst{15-12} = Rd;
1423     let Inst{11-8} = shift{11-8};
1424     let Inst{7} = 0;
1425     let Inst{6-5} = shift{6-5};
1426     let Inst{4} = 1;
1427     let Inst{3-0} = shift{3-0};
1428   }
1429   }
1430
1431   // Assembly aliases for optional destination operand when it's the same
1432   // as the source operand.
1433   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1434      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1435                                                     so_imm:$imm, pred:$p,
1436                                                     cc_out:$s)>,
1437      Requires<[IsARM]>;
1438   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1439      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1440                                                     GPR:$Rm, pred:$p,
1441                                                     cc_out:$s)>,
1442      Requires<[IsARM]>;
1443   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1444      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1445                                                     so_reg_imm:$shift, pred:$p,
1446                                                     cc_out:$s)>,
1447      Requires<[IsARM]>;
1448   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1449      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1450                                                     so_reg_reg:$shift, pred:$p,
1451                                                     cc_out:$s)>,
1452      Requires<[IsARM]>;
1453 }
1454
1455 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1456 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1457            InstrItinClass iir, PatFrag opnode> {
1458   // Note: We use the complex addrmode_imm12 rather than just an input
1459   // GPR and a constrained immediate so that we can use this to match
1460   // frame index references and avoid matching constant pool references.
1461   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1462                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1463                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1464     bits<4>  Rt;
1465     bits<17> addr;
1466     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1467     let Inst{19-16} = addr{16-13};  // Rn
1468     let Inst{15-12} = Rt;
1469     let Inst{11-0}  = addr{11-0};   // imm12
1470   }
1471   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1472                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1473                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1474     bits<4>  Rt;
1475     bits<17> shift;
1476     let shift{4}    = 0;            // Inst{4} = 0
1477     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1478     let Inst{19-16} = shift{16-13}; // Rn
1479     let Inst{15-12} = Rt;
1480     let Inst{11-0}  = shift{11-0};
1481   }
1482 }
1483 }
1484
1485 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1486 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1487            InstrItinClass iir, PatFrag opnode> {
1488   // Note: We use the complex addrmode_imm12 rather than just an input
1489   // GPR and a constrained immediate so that we can use this to match
1490   // frame index references and avoid matching constant pool references.
1491   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt), (ins addrmode_imm12:$addr),
1492                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1493                   [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1494     bits<4>  Rt;
1495     bits<17> addr;
1496     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1497     let Inst{19-16} = addr{16-13};  // Rn
1498     let Inst{15-12} = Rt;
1499     let Inst{11-0}  = addr{11-0};   // imm12
1500   }
1501   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt), (ins ldst_so_reg:$shift),
1502                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1503                  [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1504     bits<4>  Rt;
1505     bits<17> shift;
1506     let shift{4}    = 0;            // Inst{4} = 0
1507     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1508     let Inst{19-16} = shift{16-13}; // Rn
1509     let Inst{15-12} = Rt;
1510     let Inst{11-0}  = shift{11-0};
1511   }
1512 }
1513 }
1514
1515
1516 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1517            InstrItinClass iir, PatFrag opnode> {
1518   // Note: We use the complex addrmode_imm12 rather than just an input
1519   // GPR and a constrained immediate so that we can use this to match
1520   // frame index references and avoid matching constant pool references.
1521   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1522                    (ins GPR:$Rt, addrmode_imm12:$addr),
1523                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1524                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1525     bits<4> Rt;
1526     bits<17> addr;
1527     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1528     let Inst{19-16} = addr{16-13};  // Rn
1529     let Inst{15-12} = Rt;
1530     let Inst{11-0}  = addr{11-0};   // imm12
1531   }
1532   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1533                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1534                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1535     bits<4> Rt;
1536     bits<17> shift;
1537     let shift{4}    = 0;            // Inst{4} = 0
1538     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1539     let Inst{19-16} = shift{16-13}; // Rn
1540     let Inst{15-12} = Rt;
1541     let Inst{11-0}  = shift{11-0};
1542   }
1543 }
1544
1545 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1546            InstrItinClass iir, PatFrag opnode> {
1547   // Note: We use the complex addrmode_imm12 rather than just an input
1548   // GPR and a constrained immediate so that we can use this to match
1549   // frame index references and avoid matching constant pool references.
1550   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1551                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1552                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1553                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1554     bits<4> Rt;
1555     bits<17> addr;
1556     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1557     let Inst{19-16} = addr{16-13};  // Rn
1558     let Inst{15-12} = Rt;
1559     let Inst{11-0}  = addr{11-0};   // imm12
1560   }
1561   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1562                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1563                  [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1564     bits<4> Rt;
1565     bits<17> shift;
1566     let shift{4}    = 0;            // Inst{4} = 0
1567     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1568     let Inst{19-16} = shift{16-13}; // Rn
1569     let Inst{15-12} = Rt;
1570     let Inst{11-0}  = shift{11-0};
1571   }
1572 }
1573
1574
1575 //===----------------------------------------------------------------------===//
1576 // Instructions
1577 //===----------------------------------------------------------------------===//
1578
1579 //===----------------------------------------------------------------------===//
1580 //  Miscellaneous Instructions.
1581 //
1582
1583 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1584 /// the function.  The first operand is the ID# for this instruction, the second
1585 /// is the index into the MachineConstantPool that this is, the third is the
1586 /// size in bytes of this constant pool entry.
1587 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1588 def CONSTPOOL_ENTRY :
1589 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1590                     i32imm:$size), NoItinerary, []>;
1591
1592 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1593 // from removing one half of the matched pairs. That breaks PEI, which assumes
1594 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1595 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1596 def ADJCALLSTACKUP :
1597 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1598            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1599
1600 def ADJCALLSTACKDOWN :
1601 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1602            [(ARMcallseq_start timm:$amt)]>;
1603 }
1604
1605 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1606 // (These pseudos use a hand-written selection code).
1607 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1608 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1609                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1610                               NoItinerary, []>;
1611 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1612                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1613                               NoItinerary, []>;
1614 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1615                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1616                               NoItinerary, []>;
1617 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1618                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1619                               NoItinerary, []>;
1620 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1621                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1622                               NoItinerary, []>;
1623 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1624                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1625                               NoItinerary, []>;
1626 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1627                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1628                               NoItinerary, []>;
1629 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1630                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1631                                       GPR:$set1, GPR:$set2),
1632                                  NoItinerary, []>;
1633 }
1634
1635 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "", []>,
1636           Requires<[IsARM, HasV6T2]> {
1637   let Inst{27-16} = 0b001100100000;
1638   let Inst{15-8} = 0b11110000;
1639   let Inst{7-0} = 0b00000000;
1640 }
1641
1642 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "", []>,
1643           Requires<[IsARM, HasV6T2]> {
1644   let Inst{27-16} = 0b001100100000;
1645   let Inst{15-8} = 0b11110000;
1646   let Inst{7-0} = 0b00000001;
1647 }
1648
1649 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "", []>,
1650           Requires<[IsARM, HasV6T2]> {
1651   let Inst{27-16} = 0b001100100000;
1652   let Inst{15-8} = 0b11110000;
1653   let Inst{7-0} = 0b00000010;
1654 }
1655
1656 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "", []>,
1657           Requires<[IsARM, HasV6T2]> {
1658   let Inst{27-16} = 0b001100100000;
1659   let Inst{15-8} = 0b11110000;
1660   let Inst{7-0} = 0b00000011;
1661 }
1662
1663 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1664              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1665   bits<4> Rd;
1666   bits<4> Rn;
1667   bits<4> Rm;
1668   let Inst{3-0} = Rm;
1669   let Inst{15-12} = Rd;
1670   let Inst{19-16} = Rn;
1671   let Inst{27-20} = 0b01101000;
1672   let Inst{7-4} = 0b1011;
1673   let Inst{11-8} = 0b1111;
1674 }
1675
1676 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1677              []>, Requires<[IsARM, HasV6T2]> {
1678   let Inst{27-16} = 0b001100100000;
1679   let Inst{15-8} = 0b11110000;
1680   let Inst{7-0} = 0b00000100;
1681 }
1682
1683 // The i32imm operand $val can be used by a debugger to store more information
1684 // about the breakpoint.
1685 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1686               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1687   bits<16> val;
1688   let Inst{3-0} = val{3-0};
1689   let Inst{19-8} = val{15-4};
1690   let Inst{27-20} = 0b00010010;
1691   let Inst{7-4} = 0b0111;
1692 }
1693
1694 // Change Processor State
1695 // FIXME: We should use InstAlias to handle the optional operands.
1696 class CPS<dag iops, string asm_ops>
1697   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1698         []>, Requires<[IsARM]> {
1699   bits<2> imod;
1700   bits<3> iflags;
1701   bits<5> mode;
1702   bit M;
1703
1704   let Inst{31-28} = 0b1111;
1705   let Inst{27-20} = 0b00010000;
1706   let Inst{19-18} = imod;
1707   let Inst{17}    = M; // Enabled if mode is set;
1708   let Inst{16-9}  = 0b00000000;
1709   let Inst{8-6}   = iflags;
1710   let Inst{5}     = 0;
1711   let Inst{4-0}   = mode;
1712 }
1713
1714 let DecoderMethod = "DecodeCPSInstruction" in {
1715 let M = 1 in
1716   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1717                   "$imod\t$iflags, $mode">;
1718 let mode = 0, M = 0 in
1719   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1720
1721 let imod = 0, iflags = 0, M = 1 in
1722   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1723 }
1724
1725 // Preload signals the memory system of possible future data/instruction access.
1726 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1727
1728   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1729                 !strconcat(opc, "\t$addr"),
1730                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1731     bits<4> Rt;
1732     bits<17> addr;
1733     let Inst{31-26} = 0b111101;
1734     let Inst{25} = 0; // 0 for immediate form
1735     let Inst{24} = data;
1736     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1737     let Inst{22} = read;
1738     let Inst{21-20} = 0b01;
1739     let Inst{19-16} = addr{16-13};  // Rn
1740     let Inst{15-12} = 0b1111;
1741     let Inst{11-0}  = addr{11-0};   // imm12
1742   }
1743
1744   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1745                !strconcat(opc, "\t$shift"),
1746                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1747     bits<17> shift;
1748     let Inst{31-26} = 0b111101;
1749     let Inst{25} = 1; // 1 for register form
1750     let Inst{24} = data;
1751     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1752     let Inst{22} = read;
1753     let Inst{21-20} = 0b01;
1754     let Inst{19-16} = shift{16-13}; // Rn
1755     let Inst{15-12} = 0b1111;
1756     let Inst{11-0}  = shift{11-0};
1757     let Inst{4} = 0;
1758   }
1759 }
1760
1761 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1762 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1763 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1764
1765 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1766                  "setend\t$end", []>, Requires<[IsARM]> {
1767   bits<1> end;
1768   let Inst{31-10} = 0b1111000100000001000000;
1769   let Inst{9} = end;
1770   let Inst{8-0} = 0;
1771 }
1772
1773 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1774              []>, Requires<[IsARM, HasV7]> {
1775   bits<4> opt;
1776   let Inst{27-4} = 0b001100100000111100001111;
1777   let Inst{3-0} = opt;
1778 }
1779
1780 // A5.4 Permanently UNDEFINED instructions.
1781 let isBarrier = 1, isTerminator = 1 in
1782 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1783                "trap", [(trap)]>,
1784            Requires<[IsARM]> {
1785   let Inst = 0xe7ffdefe;
1786 }
1787
1788 // Address computation and loads and stores in PIC mode.
1789 let isNotDuplicable = 1 in {
1790 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1791                             4, IIC_iALUr,
1792                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1793
1794 let AddedComplexity = 10 in {
1795 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1796                             4, IIC_iLoad_r,
1797                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1798
1799 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1800                             4, IIC_iLoad_bh_r,
1801                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1802
1803 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1804                             4, IIC_iLoad_bh_r,
1805                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1806
1807 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1808                             4, IIC_iLoad_bh_r,
1809                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1810
1811 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1812                             4, IIC_iLoad_bh_r,
1813                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1814 }
1815 let AddedComplexity = 10 in {
1816 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1817       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1818
1819 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1820       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1821                                                    addrmodepc:$addr)]>;
1822
1823 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1824       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1825 }
1826 } // isNotDuplicable = 1
1827
1828
1829 // LEApcrel - Load a pc-relative address into a register without offending the
1830 // assembler.
1831 let neverHasSideEffects = 1, isReMaterializable = 1 in
1832 // The 'adr' mnemonic encodes differently if the label is before or after
1833 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1834 // know until then which form of the instruction will be used.
1835 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1836                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1837   bits<4> Rd;
1838   bits<14> label;
1839   let Inst{27-25} = 0b001;
1840   let Inst{24} = 0;
1841   let Inst{23-22} = label{13-12};
1842   let Inst{21} = 0;
1843   let Inst{20} = 0;
1844   let Inst{19-16} = 0b1111;
1845   let Inst{15-12} = Rd;
1846   let Inst{11-0} = label{11-0};
1847 }
1848 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1849                     4, IIC_iALUi, []>;
1850
1851 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1852                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1853                       4, IIC_iALUi, []>;
1854
1855 //===----------------------------------------------------------------------===//
1856 //  Control Flow Instructions.
1857 //
1858
1859 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1860   // ARMV4T and above
1861   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1862                   "bx", "\tlr", [(ARMretflag)]>,
1863                Requires<[IsARM, HasV4T]> {
1864     let Inst{27-0}  = 0b0001001011111111111100011110;
1865   }
1866
1867   // ARMV4 only
1868   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1869                   "mov", "\tpc, lr", [(ARMretflag)]>,
1870                Requires<[IsARM, NoV4T]> {
1871     let Inst{27-0} = 0b0001101000001111000000001110;
1872   }
1873 }
1874
1875 // Indirect branches
1876 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1877   // ARMV4T and above
1878   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1879                   [(brind GPR:$dst)]>,
1880               Requires<[IsARM, HasV4T]> {
1881     bits<4> dst;
1882     let Inst{31-4} = 0b1110000100101111111111110001;
1883     let Inst{3-0}  = dst;
1884   }
1885
1886   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1887                   "bx", "\t$dst", [/* pattern left blank */]>,
1888               Requires<[IsARM, HasV4T]> {
1889     bits<4> dst;
1890     let Inst{27-4} = 0b000100101111111111110001;
1891     let Inst{3-0}  = dst;
1892   }
1893 }
1894
1895 // All calls clobber the non-callee saved registers. SP is marked as
1896 // a use to prevent stack-pointer assignments that appear immediately
1897 // before calls from potentially appearing dead.
1898 let isCall = 1,
1899   // On non-Darwin platforms R9 is callee-saved.
1900   // FIXME:  Do we really need a non-predicated version? If so, it should
1901   // at least be a pseudo instruction expanding to the predicated version
1902   // at MC lowering time.
1903   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1904   Uses = [SP] in {
1905   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1906                 IIC_Br, "bl\t$func",
1907                 [(ARMcall tglobaladdr:$func)]>,
1908             Requires<[IsARM, IsNotDarwin]> {
1909     let Inst{31-28} = 0b1110;
1910     bits<24> func;
1911     let Inst{23-0} = func;
1912     let DecoderMethod = "DecodeBranchImmInstruction";
1913   }
1914
1915   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1916                    IIC_Br, "bl", "\t$func",
1917                    [(ARMcall_pred tglobaladdr:$func)]>,
1918                 Requires<[IsARM, IsNotDarwin]> {
1919     bits<24> func;
1920     let Inst{23-0} = func;
1921     let DecoderMethod = "DecodeBranchImmInstruction";
1922   }
1923
1924   // ARMv5T and above
1925   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1926                 IIC_Br, "blx\t$func",
1927                 [(ARMcall GPR:$func)]>,
1928             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1929     bits<4> func;
1930     let Inst{31-4} = 0b1110000100101111111111110011;
1931     let Inst{3-0}  = func;
1932   }
1933
1934   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1935                     IIC_Br, "blx", "\t$func",
1936                     [(ARMcall_pred GPR:$func)]>,
1937                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1938     bits<4> func;
1939     let Inst{27-4} = 0b000100101111111111110011;
1940     let Inst{3-0}  = func;
1941   }
1942
1943   // ARMv4T
1944   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1945   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1946                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1947                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1948
1949   // ARMv4
1950   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1951                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1952                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1953 }
1954
1955 let isCall = 1,
1956   // On Darwin R9 is call-clobbered.
1957   // R7 is marked as a use to prevent frame-pointer assignments from being
1958   // moved above / below calls.
1959   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1960   Uses = [R7, SP] in {
1961   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1962                 4, IIC_Br,
1963                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1964               Requires<[IsARM, IsDarwin]>;
1965
1966   def BLr9_pred : ARMPseudoExpand<(outs),
1967                    (ins bl_target:$func, pred:$p, variable_ops),
1968                    4, IIC_Br,
1969                    [(ARMcall_pred tglobaladdr:$func)],
1970                    (BL_pred bl_target:$func, pred:$p)>,
1971                   Requires<[IsARM, IsDarwin]>;
1972
1973   // ARMv5T and above
1974   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1975                 4, IIC_Br,
1976                 [(ARMcall GPR:$func)],
1977                 (BLX GPR:$func)>,
1978                Requires<[IsARM, HasV5T, IsDarwin]>;
1979
1980   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1981                 4, IIC_Br,
1982                 [(ARMcall_pred GPR:$func)],
1983                 (BLX_pred GPR:$func, pred:$p)>,
1984                    Requires<[IsARM, HasV5T, IsDarwin]>;
1985
1986   // ARMv4T
1987   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1988   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1989                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1990                   Requires<[IsARM, HasV4T, IsDarwin]>;
1991
1992   // ARMv4
1993   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1994                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1995                   Requires<[IsARM, NoV4T, IsDarwin]>;
1996 }
1997
1998 let isBranch = 1, isTerminator = 1 in {
1999   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2000   // a two-value operand where a dag node expects two operands. :(
2001   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2002                IIC_Br, "b", "\t$target",
2003                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
2004     bits<24> target;
2005     let Inst{23-0} = target;
2006     let DecoderMethod = "DecodeBranchImmInstruction";
2007   }
2008
2009   let isBarrier = 1 in {
2010     // B is "predicable" since it's just a Bcc with an 'always' condition.
2011     let isPredicable = 1 in
2012     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2013     // should be sufficient.
2014     // FIXME: Is B really a Barrier? That doesn't seem right.
2015     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2016                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
2017
2018     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2019     def BR_JTr : ARMPseudoInst<(outs),
2020                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2021                       0, IIC_Br,
2022                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
2023     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2024     // into i12 and rs suffixed versions.
2025     def BR_JTm : ARMPseudoInst<(outs),
2026                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2027                      0, IIC_Br,
2028                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2029                        imm:$id)]>;
2030     def BR_JTadd : ARMPseudoInst<(outs),
2031                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2032                    0, IIC_Br,
2033                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2034                      imm:$id)]>;
2035     } // isNotDuplicable = 1, isIndirectBranch = 1
2036   } // isBarrier = 1
2037
2038 }
2039
2040 // BLX (immediate)
2041 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2042                "blx\t$target", []>,
2043            Requires<[IsARM, HasV5T]> {
2044   let Inst{31-25} = 0b1111101;
2045   bits<25> target;
2046   let Inst{23-0} = target{24-1};
2047   let Inst{24} = target{0};
2048 }
2049
2050 // Branch and Exchange Jazelle
2051 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2052               [/* pattern left blank */]> {
2053   bits<4> func;
2054   let Inst{23-20} = 0b0010;
2055   let Inst{19-8} = 0xfff;
2056   let Inst{7-4} = 0b0010;
2057   let Inst{3-0} = func;
2058 }
2059
2060 // Tail calls.
2061
2062 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
2063   // Darwin versions.
2064   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
2065       Uses = [SP] in {
2066     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2067                        IIC_Br, []>, Requires<[IsDarwin]>;
2068
2069     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2070                        IIC_Br, []>, Requires<[IsDarwin]>;
2071
2072     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
2073                    4, IIC_Br, [],
2074                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2075                    Requires<[IsARM, IsDarwin]>;
2076
2077     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2078                    4, IIC_Br, [],
2079                    (BX GPR:$dst)>,
2080                    Requires<[IsARM, IsDarwin]>;
2081
2082   }
2083
2084   // Non-Darwin versions (the difference is R9).
2085   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
2086       Uses = [SP] in {
2087     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2088                        IIC_Br, []>, Requires<[IsNotDarwin]>;
2089
2090     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2091                        IIC_Br, []>, Requires<[IsNotDarwin]>;
2092
2093     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
2094                    4, IIC_Br, [],
2095                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2096                    Requires<[IsARM, IsNotDarwin]>;
2097
2098     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2099                      4, IIC_Br, [],
2100                      (BX GPR:$dst)>,
2101                      Requires<[IsARM, IsNotDarwin]>;
2102   }
2103 }
2104
2105 // Secure Monitor Call is a system instruction.
2106 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2107               []> {
2108   bits<4> opt;
2109   let Inst{23-4} = 0b01100000000000000111;
2110   let Inst{3-0} = opt;
2111 }
2112
2113 // Supervisor Call (Software Interrupt)
2114 let isCall = 1, Uses = [SP] in {
2115 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2116   bits<24> svc;
2117   let Inst{23-0} = svc;
2118 }
2119 }
2120
2121 // Store Return State
2122 class SRSI<bit wb, string asm>
2123   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2124        NoItinerary, asm, "", []> {
2125   bits<5> mode;
2126   let Inst{31-28} = 0b1111;
2127   let Inst{27-25} = 0b100;
2128   let Inst{22} = 1;
2129   let Inst{21} = wb;
2130   let Inst{20} = 0;
2131   let Inst{19-16} = 0b1101;  // SP
2132   let Inst{15-5} = 0b00000101000;
2133   let Inst{4-0} = mode;
2134 }
2135
2136 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2137   let Inst{24-23} = 0;
2138 }
2139 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2140   let Inst{24-23} = 0;
2141 }
2142 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2143   let Inst{24-23} = 0b10;
2144 }
2145 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2146   let Inst{24-23} = 0b10;
2147 }
2148 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2149   let Inst{24-23} = 0b01;
2150 }
2151 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2152   let Inst{24-23} = 0b01;
2153 }
2154 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2155   let Inst{24-23} = 0b11;
2156 }
2157 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2158   let Inst{24-23} = 0b11;
2159 }
2160
2161 // Return From Exception
2162 class RFEI<bit wb, string asm>
2163   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2164        NoItinerary, asm, "", []> {
2165   bits<4> Rn;
2166   let Inst{31-28} = 0b1111;
2167   let Inst{27-25} = 0b100;
2168   let Inst{22} = 0;
2169   let Inst{21} = wb;
2170   let Inst{20} = 1;
2171   let Inst{19-16} = Rn;
2172   let Inst{15-0} = 0xa00;
2173 }
2174
2175 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2176   let Inst{24-23} = 0;
2177 }
2178 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2179   let Inst{24-23} = 0;
2180 }
2181 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2182   let Inst{24-23} = 0b10;
2183 }
2184 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2185   let Inst{24-23} = 0b10;
2186 }
2187 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2188   let Inst{24-23} = 0b01;
2189 }
2190 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2191   let Inst{24-23} = 0b01;
2192 }
2193 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2194   let Inst{24-23} = 0b11;
2195 }
2196 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2197   let Inst{24-23} = 0b11;
2198 }
2199
2200 //===----------------------------------------------------------------------===//
2201 //  Load / Store Instructions.
2202 //
2203
2204 // Load
2205
2206
2207 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2208                     UnOpFrag<(load node:$Src)>>;
2209 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2210                     UnOpFrag<(zextloadi8 node:$Src)>>;
2211 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2212                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2213 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2214                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2215
2216 // Special LDR for loads from non-pc-relative constpools.
2217 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2218     isReMaterializable = 1, isCodeGenOnly = 1 in
2219 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2220                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2221                  []> {
2222   bits<4> Rt;
2223   bits<17> addr;
2224   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2225   let Inst{19-16} = 0b1111;
2226   let Inst{15-12} = Rt;
2227   let Inst{11-0}  = addr{11-0};   // imm12
2228 }
2229
2230 // Loads with zero extension
2231 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2232                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2233                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2234
2235 // Loads with sign extension
2236 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2237                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2238                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2239
2240 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2241                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2242                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2243
2244 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2245 // Load doubleword
2246 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2247                  (ins addrmode3:$addr), LdMiscFrm,
2248                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2249                  []>, Requires<[IsARM, HasV5TE]>;
2250 }
2251
2252 // Indexed loads
2253 multiclass AI2_ldridx<bit isByte, string opc,
2254                       InstrItinClass iii, InstrItinClass iir> {
2255   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2256                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2257                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2258     bits<17> addr;
2259     let Inst{25} = 0;
2260     let Inst{23} = addr{12};
2261     let Inst{19-16} = addr{16-13};
2262     let Inst{11-0} = addr{11-0};
2263     let DecoderMethod = "DecodeLDRPreImm";
2264     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2265   }
2266
2267   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2268                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2269                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2270     bits<17> addr;
2271     let Inst{25} = 1;
2272     let Inst{23} = addr{12};
2273     let Inst{19-16} = addr{16-13};
2274     let Inst{11-0} = addr{11-0};
2275     let Inst{4} = 0;
2276     let DecoderMethod = "DecodeLDRPreReg";
2277     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2278   }
2279
2280   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2281                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2282                        IndexModePost, LdFrm, iir,
2283                        opc, "\t$Rt, $addr, $offset",
2284                        "$addr.base = $Rn_wb", []> {
2285      // {12}     isAdd
2286      // {11-0}   imm12/Rm
2287      bits<14> offset;
2288      bits<4> addr;
2289      let Inst{25} = 1;
2290      let Inst{23} = offset{12};
2291      let Inst{19-16} = addr;
2292      let Inst{11-0} = offset{11-0};
2293
2294     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2295    }
2296
2297    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2298                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2299                       IndexModePost, LdFrm, iii,
2300                       opc, "\t$Rt, $addr, $offset",
2301                       "$addr.base = $Rn_wb", []> {
2302     // {12}     isAdd
2303     // {11-0}   imm12/Rm
2304     bits<14> offset;
2305     bits<4> addr;
2306     let Inst{25} = 0;
2307     let Inst{23} = offset{12};
2308     let Inst{19-16} = addr;
2309     let Inst{11-0} = offset{11-0};
2310
2311     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2312   }
2313
2314 }
2315
2316 let mayLoad = 1, neverHasSideEffects = 1 in {
2317 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2318 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2319 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2320 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2321 }
2322
2323 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2324   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2325                         (ins addrmode3:$addr), IndexModePre,
2326                         LdMiscFrm, itin,
2327                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2328     bits<14> addr;
2329     let Inst{23}    = addr{8};      // U bit
2330     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2331     let Inst{19-16} = addr{12-9};   // Rn
2332     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2333     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2334     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2335     let DecoderMethod = "DecodeAddrMode3Instruction";
2336   }
2337   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2338                         (ins addr_offset_none:$addr, am3offset:$offset),
2339                         IndexModePost, LdMiscFrm, itin,
2340                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2341                         []> {
2342     bits<10> offset;
2343     bits<4> addr;
2344     let Inst{23}    = offset{8};      // U bit
2345     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2346     let Inst{19-16} = addr;
2347     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2348     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2349     let DecoderMethod = "DecodeAddrMode3Instruction";
2350   }
2351 }
2352
2353 let mayLoad = 1, neverHasSideEffects = 1 in {
2354 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2355 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2356 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2357 let hasExtraDefRegAllocReq = 1 in {
2358 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2359                           (ins addrmode3:$addr), IndexModePre,
2360                           LdMiscFrm, IIC_iLoad_d_ru,
2361                           "ldrd", "\t$Rt, $Rt2, $addr!",
2362                           "$addr.base = $Rn_wb", []> {
2363   bits<14> addr;
2364   let Inst{23}    = addr{8};      // U bit
2365   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2366   let Inst{19-16} = addr{12-9};   // Rn
2367   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2368   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2369   let DecoderMethod = "DecodeAddrMode3Instruction";
2370   let AsmMatchConverter = "cvtLdrdPre";
2371 }
2372 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2373                           (ins addr_offset_none:$addr, am3offset:$offset),
2374                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2375                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2376                           "$addr.base = $Rn_wb", []> {
2377   bits<10> offset;
2378   bits<4> addr;
2379   let Inst{23}    = offset{8};      // U bit
2380   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2381   let Inst{19-16} = addr;
2382   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2383   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2384   let DecoderMethod = "DecodeAddrMode3Instruction";
2385 }
2386 } // hasExtraDefRegAllocReq = 1
2387 } // mayLoad = 1, neverHasSideEffects = 1
2388
2389 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2390 let mayLoad = 1, neverHasSideEffects = 1 in {
2391 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2392                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2393                     IndexModePost, LdFrm, IIC_iLoad_ru,
2394                     "ldrt", "\t$Rt, $addr, $offset",
2395                     "$addr.base = $Rn_wb", []> {
2396   // {12}     isAdd
2397   // {11-0}   imm12/Rm
2398   bits<14> offset;
2399   bits<4> addr;
2400   let Inst{25} = 1;
2401   let Inst{23} = offset{12};
2402   let Inst{21} = 1; // overwrite
2403   let Inst{19-16} = addr;
2404   let Inst{11-5} = offset{11-5};
2405   let Inst{4} = 0;
2406   let Inst{3-0} = offset{3-0};
2407   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2408 }
2409
2410 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2411                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2412                    IndexModePost, LdFrm, IIC_iLoad_ru,
2413                    "ldrt", "\t$Rt, $addr, $offset",
2414                    "$addr.base = $Rn_wb", []> {
2415   // {12}     isAdd
2416   // {11-0}   imm12/Rm
2417   bits<14> offset;
2418   bits<4> addr;
2419   let Inst{25} = 0;
2420   let Inst{23} = offset{12};
2421   let Inst{21} = 1; // overwrite
2422   let Inst{19-16} = addr;
2423   let Inst{11-0} = offset{11-0};
2424   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2425 }
2426
2427 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2428                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2429                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2430                      "ldrbt", "\t$Rt, $addr, $offset",
2431                      "$addr.base = $Rn_wb", []> {
2432   // {12}     isAdd
2433   // {11-0}   imm12/Rm
2434   bits<14> offset;
2435   bits<4> addr;
2436   let Inst{25} = 1;
2437   let Inst{23} = offset{12};
2438   let Inst{21} = 1; // overwrite
2439   let Inst{19-16} = addr;
2440   let Inst{11-5} = offset{11-5};
2441   let Inst{4} = 0;
2442   let Inst{3-0} = offset{3-0};
2443   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2444 }
2445
2446 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2447                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2448                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2449                     "ldrbt", "\t$Rt, $addr, $offset",
2450                     "$addr.base = $Rn_wb", []> {
2451   // {12}     isAdd
2452   // {11-0}   imm12/Rm
2453   bits<14> offset;
2454   bits<4> addr;
2455   let Inst{25} = 0;
2456   let Inst{23} = offset{12};
2457   let Inst{21} = 1; // overwrite
2458   let Inst{19-16} = addr;
2459   let Inst{11-0} = offset{11-0};
2460   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2461 }
2462
2463 multiclass AI3ldrT<bits<4> op, string opc> {
2464   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2465                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2466                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2467                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2468     bits<9> offset;
2469     let Inst{23} = offset{8};
2470     let Inst{22} = 1;
2471     let Inst{11-8} = offset{7-4};
2472     let Inst{3-0} = offset{3-0};
2473     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2474   }
2475   def r : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2476                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2477                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2478                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2479     bits<5> Rm;
2480     let Inst{23} = Rm{4};
2481     let Inst{22} = 0;
2482     let Inst{11-8} = 0;
2483     let Inst{3-0} = Rm{3-0};
2484     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2485   }
2486 }
2487
2488 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2489 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2490 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2491 }
2492
2493 // Store
2494
2495 // Stores with truncate
2496 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2497                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2498                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2499
2500 // Store doubleword
2501 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2502 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2503                StMiscFrm, IIC_iStore_d_r,
2504                "strd", "\t$Rt, $src2, $addr", []>,
2505            Requires<[IsARM, HasV5TE]> {
2506   let Inst{21} = 0;
2507 }
2508
2509 // Indexed stores
2510 multiclass AI2_stridx<bit isByte, string opc,
2511                       InstrItinClass iii, InstrItinClass iir> {
2512   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2513                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2514                             StFrm, iii,
2515                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2516     bits<17> addr;
2517     let Inst{25} = 0;
2518     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2519     let Inst{19-16} = addr{16-13};  // Rn
2520     let Inst{11-0}  = addr{11-0};   // imm12
2521     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2522     let DecoderMethod = "DecodeSTRPreImm";
2523   }
2524
2525   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2526                       (ins GPR:$Rt, ldst_so_reg:$addr),
2527                       IndexModePre, StFrm, iir,
2528                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2529     bits<17> addr;
2530     let Inst{25} = 1;
2531     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2532     let Inst{19-16} = addr{16-13}; // Rn
2533     let Inst{11-0}  = addr{11-0};
2534     let Inst{4}     = 0;           // Inst{4} = 0
2535     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2536     let DecoderMethod = "DecodeSTRPreReg";
2537   }
2538   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2539                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2540                 IndexModePost, StFrm, iir,
2541                 opc, "\t$Rt, $addr, $offset",
2542                 "$addr.base = $Rn_wb", []> {
2543      // {12}     isAdd
2544      // {11-0}   imm12/Rm
2545      bits<14> offset;
2546      bits<4> addr;
2547      let Inst{25} = 1;
2548      let Inst{23} = offset{12};
2549      let Inst{19-16} = addr;
2550      let Inst{11-0} = offset{11-0};
2551
2552     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2553    }
2554
2555    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2556                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2557                 IndexModePost, StFrm, iii,
2558                 opc, "\t$Rt, $addr, $offset",
2559                 "$addr.base = $Rn_wb", []> {
2560     // {12}     isAdd
2561     // {11-0}   imm12/Rm
2562     bits<14> offset;
2563     bits<4> addr;
2564     let Inst{25} = 0;
2565     let Inst{23} = offset{12};
2566     let Inst{19-16} = addr;
2567     let Inst{11-0} = offset{11-0};
2568
2569     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2570   }
2571 }
2572
2573 let mayStore = 1, neverHasSideEffects = 1 in {
2574 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2575 // IIC_iStore_siu depending on whether it the offset register is shifted.
2576 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2577 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2578 }
2579
2580 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2581                          am2offset_reg:$offset),
2582              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2583                            am2offset_reg:$offset)>;
2584 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2585                          am2offset_imm:$offset),
2586              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2587                            am2offset_imm:$offset)>;
2588 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2589                              am2offset_reg:$offset),
2590              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2591                             am2offset_reg:$offset)>;
2592 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2593                              am2offset_imm:$offset),
2594              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2595                             am2offset_imm:$offset)>;
2596
2597 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2598 // put the patterns on the instruction definitions directly as ISel wants
2599 // the address base and offset to be separate operands, not a single
2600 // complex operand like we represent the instructions themselves. The
2601 // pseudos map between the two.
2602 let usesCustomInserter = 1,
2603     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2604 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2605                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2606                4, IIC_iStore_ru,
2607             [(set GPR:$Rn_wb,
2608                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2609 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2610                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2611                4, IIC_iStore_ru,
2612             [(set GPR:$Rn_wb,
2613                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2614 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2615                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2616                4, IIC_iStore_ru,
2617             [(set GPR:$Rn_wb,
2618                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2619 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2620                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2621                4, IIC_iStore_ru,
2622             [(set GPR:$Rn_wb,
2623                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2624 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2625                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2626                4, IIC_iStore_ru,
2627             [(set GPR:$Rn_wb,
2628                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2629 }
2630
2631
2632
2633 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2634                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2635                            StMiscFrm, IIC_iStore_bh_ru,
2636                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2637   bits<14> addr;
2638   let Inst{23}    = addr{8};      // U bit
2639   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2640   let Inst{19-16} = addr{12-9};   // Rn
2641   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2642   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2643   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2644   let DecoderMethod = "DecodeAddrMode3Instruction";
2645 }
2646
2647 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2648                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2649                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2650                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2651                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2652                                                       addr_offset_none:$addr,
2653                                                       am3offset:$offset))]> {
2654   bits<10> offset;
2655   bits<4> addr;
2656   let Inst{23}    = offset{8};      // U bit
2657   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2658   let Inst{19-16} = addr;
2659   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2660   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2661   let DecoderMethod = "DecodeAddrMode3Instruction";
2662 }
2663
2664 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2665 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2666                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2667                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2668                           "strd", "\t$Rt, $Rt2, $addr!",
2669                           "$addr.base = $Rn_wb", []> {
2670   bits<14> addr;
2671   let Inst{23}    = addr{8};      // U bit
2672   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2673   let Inst{19-16} = addr{12-9};   // Rn
2674   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2675   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2676   let DecoderMethod = "DecodeAddrMode3Instruction";
2677   let AsmMatchConverter = "cvtStrdPre";
2678 }
2679
2680 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2681                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2682                                am3offset:$offset),
2683                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2684                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2685                           "$addr.base = $Rn_wb", []> {
2686   bits<10> offset;
2687   bits<4> addr;
2688   let Inst{23}    = offset{8};      // U bit
2689   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2690   let Inst{19-16} = addr;
2691   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2692   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2693   let DecoderMethod = "DecodeAddrMode3Instruction";
2694 }
2695 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2696
2697 // STRT, STRBT, and STRHT
2698
2699 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2700                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2701                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2702                    "strbt", "\t$Rt, $addr, $offset",
2703                    "$addr.base = $Rn_wb", []> {
2704   // {12}     isAdd
2705   // {11-0}   imm12/Rm
2706   bits<14> offset;
2707   bits<4> addr;
2708   let Inst{25} = 1;
2709   let Inst{23} = offset{12};
2710   let Inst{21} = 1; // overwrite
2711   let Inst{19-16} = addr;
2712   let Inst{11-5} = offset{11-5};
2713   let Inst{4} = 0;
2714   let Inst{3-0} = offset{3-0};
2715   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2716 }
2717
2718 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2719                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2720                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2721                    "strbt", "\t$Rt, $addr, $offset",
2722                    "$addr.base = $Rn_wb", []> {
2723   // {12}     isAdd
2724   // {11-0}   imm12/Rm
2725   bits<14> offset;
2726   bits<4> addr;
2727   let Inst{25} = 0;
2728   let Inst{23} = offset{12};
2729   let Inst{21} = 1; // overwrite
2730   let Inst{19-16} = addr;
2731   let Inst{11-0} = offset{11-0};
2732   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2733 }
2734
2735 let mayStore = 1, neverHasSideEffects = 1 in {
2736 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2737                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2738                    IndexModePost, StFrm, IIC_iStore_ru,
2739                    "strt", "\t$Rt, $addr, $offset",
2740                    "$addr.base = $Rn_wb", []> {
2741   // {12}     isAdd
2742   // {11-0}   imm12/Rm
2743   bits<14> offset;
2744   bits<4> addr;
2745   let Inst{25} = 1;
2746   let Inst{23} = offset{12};
2747   let Inst{21} = 1; // overwrite
2748   let Inst{19-16} = addr;
2749   let Inst{11-5} = offset{11-5};
2750   let Inst{4} = 0;
2751   let Inst{3-0} = offset{3-0};
2752   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2753 }
2754
2755 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2756                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2757                    IndexModePost, StFrm, IIC_iStore_ru,
2758                    "strt", "\t$Rt, $addr, $offset",
2759                    "$addr.base = $Rn_wb", []> {
2760   // {12}     isAdd
2761   // {11-0}   imm12/Rm
2762   bits<14> offset;
2763   bits<4> addr;
2764   let Inst{25} = 0;
2765   let Inst{23} = offset{12};
2766   let Inst{21} = 1; // overwrite
2767   let Inst{19-16} = addr;
2768   let Inst{11-0} = offset{11-0};
2769   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2770 }
2771 }
2772
2773
2774 multiclass AI3strT<bits<4> op, string opc> {
2775   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2776                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2777                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2778                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2779     bits<9> offset;
2780     let Inst{23} = offset{8};
2781     let Inst{22} = 1;
2782     let Inst{11-8} = offset{7-4};
2783     let Inst{3-0} = offset{3-0};
2784     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2785   }
2786   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2787                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2788                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2789                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2790     bits<5> Rm;
2791     let Inst{23} = Rm{4};
2792     let Inst{22} = 0;
2793     let Inst{11-8} = 0;
2794     let Inst{3-0} = Rm{3-0};
2795     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2796   }
2797 }
2798
2799
2800 defm STRHT : AI3strT<0b1011, "strht">;
2801
2802
2803 //===----------------------------------------------------------------------===//
2804 //  Load / store multiple Instructions.
2805 //
2806
2807 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2808                          InstrItinClass itin, InstrItinClass itin_upd> {
2809   // IA is the default, so no need for an explicit suffix on the
2810   // mnemonic here. Without it is the cannonical spelling.
2811   def IA :
2812     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2813          IndexModeNone, f, itin,
2814          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2815     let Inst{24-23} = 0b01;       // Increment After
2816     let Inst{21}    = 0;          // No writeback
2817     let Inst{20}    = L_bit;
2818   }
2819   def IA_UPD :
2820     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2821          IndexModeUpd, f, itin_upd,
2822          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2823     let Inst{24-23} = 0b01;       // Increment After
2824     let Inst{21}    = 1;          // Writeback
2825     let Inst{20}    = L_bit;
2826
2827     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2828   }
2829   def DA :
2830     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2831          IndexModeNone, f, itin,
2832          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2833     let Inst{24-23} = 0b00;       // Decrement After
2834     let Inst{21}    = 0;          // No writeback
2835     let Inst{20}    = L_bit;
2836   }
2837   def DA_UPD :
2838     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2839          IndexModeUpd, f, itin_upd,
2840          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2841     let Inst{24-23} = 0b00;       // Decrement After
2842     let Inst{21}    = 1;          // Writeback
2843     let Inst{20}    = L_bit;
2844
2845     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2846   }
2847   def DB :
2848     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2849          IndexModeNone, f, itin,
2850          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2851     let Inst{24-23} = 0b10;       // Decrement Before
2852     let Inst{21}    = 0;          // No writeback
2853     let Inst{20}    = L_bit;
2854   }
2855   def DB_UPD :
2856     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2857          IndexModeUpd, f, itin_upd,
2858          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2859     let Inst{24-23} = 0b10;       // Decrement Before
2860     let Inst{21}    = 1;          // Writeback
2861     let Inst{20}    = L_bit;
2862
2863     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2864   }
2865   def IB :
2866     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2867          IndexModeNone, f, itin,
2868          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2869     let Inst{24-23} = 0b11;       // Increment Before
2870     let Inst{21}    = 0;          // No writeback
2871     let Inst{20}    = L_bit;
2872   }
2873   def IB_UPD :
2874     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2875          IndexModeUpd, f, itin_upd,
2876          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2877     let Inst{24-23} = 0b11;       // Increment Before
2878     let Inst{21}    = 1;          // Writeback
2879     let Inst{20}    = L_bit;
2880
2881     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2882   }
2883 }
2884
2885 let neverHasSideEffects = 1 in {
2886
2887 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2888 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2889
2890 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2891 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2892
2893 } // neverHasSideEffects
2894
2895 // FIXME: remove when we have a way to marking a MI with these properties.
2896 // FIXME: Should pc be an implicit operand like PICADD, etc?
2897 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2898     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2899 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2900                                                  reglist:$regs, variable_ops),
2901                      4, IIC_iLoad_mBr, [],
2902                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2903       RegConstraint<"$Rn = $wb">;
2904
2905 //===----------------------------------------------------------------------===//
2906 //  Move Instructions.
2907 //
2908
2909 let neverHasSideEffects = 1 in
2910 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2911                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2912   bits<4> Rd;
2913   bits<4> Rm;
2914
2915   let Inst{19-16} = 0b0000;
2916   let Inst{11-4} = 0b00000000;
2917   let Inst{25} = 0;
2918   let Inst{3-0} = Rm;
2919   let Inst{15-12} = Rd;
2920 }
2921
2922 def : ARMInstAlias<"movs${p} $Rd, $Rm",
2923                    (MOVr GPR:$Rd, GPR:$Rm, pred:$p, CPSR)>;
2924
2925 // A version for the smaller set of tail call registers.
2926 let neverHasSideEffects = 1 in
2927 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2928                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2929   bits<4> Rd;
2930   bits<4> Rm;
2931
2932   let Inst{11-4} = 0b00000000;
2933   let Inst{25} = 0;
2934   let Inst{3-0} = Rm;
2935   let Inst{15-12} = Rd;
2936 }
2937
2938 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2939                 DPSoRegRegFrm, IIC_iMOVsr,
2940                 "mov", "\t$Rd, $src",
2941                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2942   bits<4> Rd;
2943   bits<12> src;
2944   let Inst{15-12} = Rd;
2945   let Inst{19-16} = 0b0000;
2946   let Inst{11-8} = src{11-8};
2947   let Inst{7} = 0;
2948   let Inst{6-5} = src{6-5};
2949   let Inst{4} = 1;
2950   let Inst{3-0} = src{3-0};
2951   let Inst{25} = 0;
2952 }
2953
2954 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2955                 DPSoRegImmFrm, IIC_iMOVsr,
2956                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2957                 UnaryDP {
2958   bits<4> Rd;
2959   bits<12> src;
2960   let Inst{15-12} = Rd;
2961   let Inst{19-16} = 0b0000;
2962   let Inst{11-5} = src{11-5};
2963   let Inst{4} = 0;
2964   let Inst{3-0} = src{3-0};
2965   let Inst{25} = 0;
2966 }
2967
2968 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2969 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2970                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2971   bits<4> Rd;
2972   bits<12> imm;
2973   let Inst{25} = 1;
2974   let Inst{15-12} = Rd;
2975   let Inst{19-16} = 0b0000;
2976   let Inst{11-0} = imm;
2977 }
2978
2979 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2980 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2981                  DPFrm, IIC_iMOVi,
2982                  "movw", "\t$Rd, $imm",
2983                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2984                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2985   bits<4> Rd;
2986   bits<16> imm;
2987   let Inst{15-12} = Rd;
2988   let Inst{11-0}  = imm{11-0};
2989   let Inst{19-16} = imm{15-12};
2990   let Inst{20} = 0;
2991   let Inst{25} = 1;
2992   let DecoderMethod = "DecodeArmMOVTWInstruction";
2993 }
2994
2995 def : InstAlias<"mov${p} $Rd, $imm",
2996                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2997         Requires<[IsARM]>;
2998
2999 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3000                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3001
3002 let Constraints = "$src = $Rd" in {
3003 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3004                   (ins GPR:$src, imm0_65535_expr:$imm),
3005                   DPFrm, IIC_iMOVi,
3006                   "movt", "\t$Rd, $imm",
3007                   [(set GPRnopc:$Rd,
3008                         (or (and GPR:$src, 0xffff),
3009                             lo16AllZero:$imm))]>, UnaryDP,
3010                   Requires<[IsARM, HasV6T2]> {
3011   bits<4> Rd;
3012   bits<16> imm;
3013   let Inst{15-12} = Rd;
3014   let Inst{11-0}  = imm{11-0};
3015   let Inst{19-16} = imm{15-12};
3016   let Inst{20} = 0;
3017   let Inst{25} = 1;
3018   let DecoderMethod = "DecodeArmMOVTWInstruction";
3019 }
3020
3021 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3022                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3023
3024 } // Constraints
3025
3026 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3027       Requires<[IsARM, HasV6T2]>;
3028
3029 let Uses = [CPSR] in
3030 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3031                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3032                     Requires<[IsARM]>;
3033
3034 // These aren't really mov instructions, but we have to define them this way
3035 // due to flag operands.
3036
3037 let Defs = [CPSR] in {
3038 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3039                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3040                       Requires<[IsARM]>;
3041 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3042                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3043                       Requires<[IsARM]>;
3044 }
3045
3046 //===----------------------------------------------------------------------===//
3047 //  Extend Instructions.
3048 //
3049
3050 // Sign extenders
3051
3052 def SXTB  : AI_ext_rrot<0b01101010,
3053                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3054 def SXTH  : AI_ext_rrot<0b01101011,
3055                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3056
3057 def SXTAB : AI_exta_rrot<0b01101010,
3058                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3059 def SXTAH : AI_exta_rrot<0b01101011,
3060                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3061
3062 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3063
3064 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3065
3066 // Zero extenders
3067
3068 let AddedComplexity = 16 in {
3069 def UXTB   : AI_ext_rrot<0b01101110,
3070                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3071 def UXTH   : AI_ext_rrot<0b01101111,
3072                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3073 def UXTB16 : AI_ext_rrot<0b01101100,
3074                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3075
3076 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3077 //        The transformation should probably be done as a combiner action
3078 //        instead so we can include a check for masking back in the upper
3079 //        eight bits of the source into the lower eight bits of the result.
3080 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3081 //               (UXTB16r_rot GPR:$Src, 3)>;
3082 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3083                (UXTB16 GPR:$Src, 1)>;
3084
3085 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3086                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3087 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3088                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3089 }
3090
3091 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3092 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3093
3094
3095 def SBFX  : I<(outs GPRnopc:$Rd),
3096               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3097                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3098                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3099                Requires<[IsARM, HasV6T2]> {
3100   bits<4> Rd;
3101   bits<4> Rn;
3102   bits<5> lsb;
3103   bits<5> width;
3104   let Inst{27-21} = 0b0111101;
3105   let Inst{6-4}   = 0b101;
3106   let Inst{20-16} = width;
3107   let Inst{15-12} = Rd;
3108   let Inst{11-7}  = lsb;
3109   let Inst{3-0}   = Rn;
3110 }
3111
3112 def UBFX  : I<(outs GPR:$Rd),
3113               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3114                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3115                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3116                Requires<[IsARM, HasV6T2]> {
3117   bits<4> Rd;
3118   bits<4> Rn;
3119   bits<5> lsb;
3120   bits<5> width;
3121   let Inst{27-21} = 0b0111111;
3122   let Inst{6-4}   = 0b101;
3123   let Inst{20-16} = width;
3124   let Inst{15-12} = Rd;
3125   let Inst{11-7}  = lsb;
3126   let Inst{3-0}   = Rn;
3127 }
3128
3129 //===----------------------------------------------------------------------===//
3130 //  Arithmetic Instructions.
3131 //
3132
3133 defm ADD  : AsI1_bin_irs<0b0100, "add",
3134                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3135                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
3136 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3137                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3138                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
3139
3140 // ADD and SUB with 's' bit set.
3141 //
3142 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3143 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3144 // AdjustInstrPostInstrSelection where we determine whether or not to
3145 // set the "s" bit based on CPSR liveness.
3146 //
3147 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3148 // support for an optional CPSR definition that corresponds to the DAG
3149 // node's second value. We can then eliminate the implicit def of CPSR.
3150 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3151                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3152 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3153                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3154
3155 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3156                   BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>,
3157                           "ADC", 1>;
3158 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3159                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3160                           "SBC">;
3161
3162 defm RSB  : AsI1_rbin_irs <0b0011, "rsb",
3163                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3164                          BinOpFrag<(sub node:$LHS, node:$RHS)>, "RSB">;
3165
3166 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3167 // CPSR and the implicit def of CPSR is not needed.
3168 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3169                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3170
3171 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3172                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3173                        "RSC">;
3174
3175 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3176 // The assume-no-carry-in form uses the negation of the input since add/sub
3177 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3178 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3179 // details.
3180 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3181              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3182 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3183              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3184
3185 // The with-carry-in form matches bitwise not instead of the negation.
3186 // Effectively, the inverse interpretation of the carry flag already accounts
3187 // for part of the negation.
3188 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3189              (SBCri   GPR:$src, so_imm_not:$imm)>;
3190
3191 // Note: These are implemented in C++ code, because they have to generate
3192 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3193 // cannot produce.
3194 // (mul X, 2^n+1) -> (add (X << n), X)
3195 // (mul X, 2^n-1) -> (rsb X, (X << n))
3196
3197 // ARM Arithmetic Instruction
3198 // GPR:$dst = GPR:$a op GPR:$b
3199 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3200           list<dag> pattern = [],
3201           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3202           string asm = "\t$Rd, $Rn, $Rm">
3203   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3204   bits<4> Rn;
3205   bits<4> Rd;
3206   bits<4> Rm;
3207   let Inst{27-20} = op27_20;
3208   let Inst{11-4} = op11_4;
3209   let Inst{19-16} = Rn;
3210   let Inst{15-12} = Rd;
3211   let Inst{3-0}   = Rm;
3212 }
3213
3214 // Saturating add/subtract
3215
3216 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3217                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3218                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3219 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3220                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3221                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3222 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3223                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3224                   "\t$Rd, $Rm, $Rn">;
3225 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3226                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3227                   "\t$Rd, $Rm, $Rn">;
3228
3229 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3230 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3231 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3232 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3233 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3234 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3235 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3236 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3237 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3238 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3239 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3240 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3241
3242 // Signed/Unsigned add/subtract
3243
3244 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3245 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3246 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3247 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3248 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3249 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3250 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3251 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3252 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3253 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3254 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3255 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3256
3257 // Signed/Unsigned halving add/subtract
3258
3259 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3260 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3261 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3262 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3263 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3264 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3265 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3266 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3267 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3268 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3269 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3270 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3271
3272 // Unsigned Sum of Absolute Differences [and Accumulate].
3273
3274 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3275                 MulFrm /* for convenience */, NoItinerary, "usad8",
3276                 "\t$Rd, $Rn, $Rm", []>,
3277              Requires<[IsARM, HasV6]> {
3278   bits<4> Rd;
3279   bits<4> Rn;
3280   bits<4> Rm;
3281   let Inst{27-20} = 0b01111000;
3282   let Inst{15-12} = 0b1111;
3283   let Inst{7-4} = 0b0001;
3284   let Inst{19-16} = Rd;
3285   let Inst{11-8} = Rm;
3286   let Inst{3-0} = Rn;
3287 }
3288 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3289                 MulFrm /* for convenience */, NoItinerary, "usada8",
3290                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3291              Requires<[IsARM, HasV6]> {
3292   bits<4> Rd;
3293   bits<4> Rn;
3294   bits<4> Rm;
3295   bits<4> Ra;
3296   let Inst{27-20} = 0b01111000;
3297   let Inst{7-4} = 0b0001;
3298   let Inst{19-16} = Rd;
3299   let Inst{15-12} = Ra;
3300   let Inst{11-8} = Rm;
3301   let Inst{3-0} = Rn;
3302 }
3303
3304 // Signed/Unsigned saturate
3305
3306 def SSAT : AI<(outs GPRnopc:$Rd),
3307               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3308               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3309   bits<4> Rd;
3310   bits<5> sat_imm;
3311   bits<4> Rn;
3312   bits<8> sh;
3313   let Inst{27-21} = 0b0110101;
3314   let Inst{5-4} = 0b01;
3315   let Inst{20-16} = sat_imm;
3316   let Inst{15-12} = Rd;
3317   let Inst{11-7} = sh{4-0};
3318   let Inst{6} = sh{5};
3319   let Inst{3-0} = Rn;
3320 }
3321
3322 def SSAT16 : AI<(outs GPRnopc:$Rd),
3323                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3324                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3325   bits<4> Rd;
3326   bits<4> sat_imm;
3327   bits<4> Rn;
3328   let Inst{27-20} = 0b01101010;
3329   let Inst{11-4} = 0b11110011;
3330   let Inst{15-12} = Rd;
3331   let Inst{19-16} = sat_imm;
3332   let Inst{3-0} = Rn;
3333 }
3334
3335 def USAT : AI<(outs GPRnopc:$Rd),
3336               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3337               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3338   bits<4> Rd;
3339   bits<5> sat_imm;
3340   bits<4> Rn;
3341   bits<8> sh;
3342   let Inst{27-21} = 0b0110111;
3343   let Inst{5-4} = 0b01;
3344   let Inst{15-12} = Rd;
3345   let Inst{11-7} = sh{4-0};
3346   let Inst{6} = sh{5};
3347   let Inst{20-16} = sat_imm;
3348   let Inst{3-0} = Rn;
3349 }
3350
3351 def USAT16 : AI<(outs GPRnopc:$Rd),
3352                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3353                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3354   bits<4> Rd;
3355   bits<4> sat_imm;
3356   bits<4> Rn;
3357   let Inst{27-20} = 0b01101110;
3358   let Inst{11-4} = 0b11110011;
3359   let Inst{15-12} = Rd;
3360   let Inst{19-16} = sat_imm;
3361   let Inst{3-0} = Rn;
3362 }
3363
3364 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3365                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3366 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3367                (USAT imm:$pos, GPRnopc:$a, 0)>;
3368
3369 //===----------------------------------------------------------------------===//
3370 //  Bitwise Instructions.
3371 //
3372
3373 defm AND   : AsI1_bin_irs<0b0000, "and",
3374                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3375                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
3376 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3377                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3378                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
3379 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3380                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3381                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
3382 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3383                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3384                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
3385
3386 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3387 // like in the actual instruction encoding. The complexity of mapping the mask
3388 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3389 // instruction description.
3390 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3391                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3392                "bfc", "\t$Rd, $imm", "$src = $Rd",
3393                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3394                Requires<[IsARM, HasV6T2]> {
3395   bits<4> Rd;
3396   bits<10> imm;
3397   let Inst{27-21} = 0b0111110;
3398   let Inst{6-0}   = 0b0011111;
3399   let Inst{15-12} = Rd;
3400   let Inst{11-7}  = imm{4-0}; // lsb
3401   let Inst{20-16} = imm{9-5}; // msb
3402 }
3403
3404 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3405 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3406           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3407           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3408           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3409                            bf_inv_mask_imm:$imm))]>,
3410           Requires<[IsARM, HasV6T2]> {
3411   bits<4> Rd;
3412   bits<4> Rn;
3413   bits<10> imm;
3414   let Inst{27-21} = 0b0111110;
3415   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3416   let Inst{15-12} = Rd;
3417   let Inst{11-7}  = imm{4-0}; // lsb
3418   let Inst{20-16} = imm{9-5}; // width
3419   let Inst{3-0}   = Rn;
3420 }
3421
3422 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3423                   "mvn", "\t$Rd, $Rm",
3424                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3425   bits<4> Rd;
3426   bits<4> Rm;
3427   let Inst{25} = 0;
3428   let Inst{19-16} = 0b0000;
3429   let Inst{11-4} = 0b00000000;
3430   let Inst{15-12} = Rd;
3431   let Inst{3-0} = Rm;
3432 }
3433 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3434                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3435                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3436   bits<4> Rd;
3437   bits<12> shift;
3438   let Inst{25} = 0;
3439   let Inst{19-16} = 0b0000;
3440   let Inst{15-12} = Rd;
3441   let Inst{11-5} = shift{11-5};
3442   let Inst{4} = 0;
3443   let Inst{3-0} = shift{3-0};
3444 }
3445 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3446                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3447                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3448   bits<4> Rd;
3449   bits<12> shift;
3450   let Inst{25} = 0;
3451   let Inst{19-16} = 0b0000;
3452   let Inst{15-12} = Rd;
3453   let Inst{11-8} = shift{11-8};
3454   let Inst{7} = 0;
3455   let Inst{6-5} = shift{6-5};
3456   let Inst{4} = 1;
3457   let Inst{3-0} = shift{3-0};
3458 }
3459 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3460 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3461                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3462                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3463   bits<4> Rd;
3464   bits<12> imm;
3465   let Inst{25} = 1;
3466   let Inst{19-16} = 0b0000;
3467   let Inst{15-12} = Rd;
3468   let Inst{11-0} = imm;
3469 }
3470
3471 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3472              (BICri GPR:$src, so_imm_not:$imm)>;
3473
3474 //===----------------------------------------------------------------------===//
3475 //  Multiply Instructions.
3476 //
3477 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3478              string opc, string asm, list<dag> pattern>
3479   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3480   bits<4> Rd;
3481   bits<4> Rm;
3482   bits<4> Rn;
3483   let Inst{19-16} = Rd;
3484   let Inst{11-8}  = Rm;
3485   let Inst{3-0}   = Rn;
3486 }
3487 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3488              string opc, string asm, list<dag> pattern>
3489   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3490   bits<4> RdLo;
3491   bits<4> RdHi;
3492   bits<4> Rm;
3493   bits<4> Rn;
3494   let Inst{19-16} = RdHi;
3495   let Inst{15-12} = RdLo;
3496   let Inst{11-8}  = Rm;
3497   let Inst{3-0}   = Rn;
3498 }
3499
3500 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3501 //        property. Remove them when it's possible to add those properties
3502 //        on an individual MachineInstr, not just an instuction description.
3503 let isCommutable = 1 in {
3504 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3505                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3506                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3507                    Requires<[IsARM, HasV6]> {
3508   let Inst{15-12} = 0b0000;
3509 }
3510
3511 let Constraints = "@earlyclobber $Rd" in
3512 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3513                                             pred:$p, cc_out:$s),
3514                           4, IIC_iMUL32,
3515                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3516                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3517                         Requires<[IsARM, NoV6]>;
3518 }
3519
3520 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3521                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3522                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3523                    Requires<[IsARM, HasV6]> {
3524   bits<4> Ra;
3525   let Inst{15-12} = Ra;
3526 }
3527
3528 let Constraints = "@earlyclobber $Rd" in
3529 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3530                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3531                           4, IIC_iMAC32,
3532                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3533                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3534                         Requires<[IsARM, NoV6]>;
3535
3536 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3537                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3538                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3539                    Requires<[IsARM, HasV6T2]> {
3540   bits<4> Rd;
3541   bits<4> Rm;
3542   bits<4> Rn;
3543   bits<4> Ra;
3544   let Inst{19-16} = Rd;
3545   let Inst{15-12} = Ra;
3546   let Inst{11-8}  = Rm;
3547   let Inst{3-0}   = Rn;
3548 }
3549
3550 // Extra precision multiplies with low / high results
3551 let neverHasSideEffects = 1 in {
3552 let isCommutable = 1 in {
3553 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3554                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3555                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3556                     Requires<[IsARM, HasV6]>;
3557
3558 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3559                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3560                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3561                     Requires<[IsARM, HasV6]>;
3562
3563 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3564 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3565                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3566                             4, IIC_iMUL64, [],
3567           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3568                            Requires<[IsARM, NoV6]>;
3569
3570 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3571                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3572                             4, IIC_iMUL64, [],
3573           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3574                            Requires<[IsARM, NoV6]>;
3575 }
3576 }
3577
3578 // Multiply + accumulate
3579 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3580                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3581                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3582                     Requires<[IsARM, HasV6]>;
3583 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3584                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3585                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3586                     Requires<[IsARM, HasV6]>;
3587
3588 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3589                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3590                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3591                     Requires<[IsARM, HasV6]> {
3592   bits<4> RdLo;
3593   bits<4> RdHi;
3594   bits<4> Rm;
3595   bits<4> Rn;
3596   let Inst{19-16} = RdHi;
3597   let Inst{15-12} = RdLo;
3598   let Inst{11-8}  = Rm;
3599   let Inst{3-0}   = Rn;
3600 }
3601
3602 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3603 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3604                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3605                               4, IIC_iMAC64, [],
3606           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3607                            Requires<[IsARM, NoV6]>;
3608 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3609                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3610                               4, IIC_iMAC64, [],
3611           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3612                            Requires<[IsARM, NoV6]>;
3613 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3614                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3615                               4, IIC_iMAC64, [],
3616           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3617                            Requires<[IsARM, NoV6]>;
3618 }
3619
3620 } // neverHasSideEffects
3621
3622 // Most significant word multiply
3623 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3624                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3625                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3626             Requires<[IsARM, HasV6]> {
3627   let Inst{15-12} = 0b1111;
3628 }
3629
3630 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3631                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3632             Requires<[IsARM, HasV6]> {
3633   let Inst{15-12} = 0b1111;
3634 }
3635
3636 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3637                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3638                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3639                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3640             Requires<[IsARM, HasV6]>;
3641
3642 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3643                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3644                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3645             Requires<[IsARM, HasV6]>;
3646
3647 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3648                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3649                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3650                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3651             Requires<[IsARM, HasV6]>;
3652
3653 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3654                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3655                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3656             Requires<[IsARM, HasV6]>;
3657
3658 multiclass AI_smul<string opc, PatFrag opnode> {
3659   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3660               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3661               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3662                                       (sext_inreg GPR:$Rm, i16)))]>,
3663            Requires<[IsARM, HasV5TE]>;
3664
3665   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3666               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3667               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3668                                       (sra GPR:$Rm, (i32 16))))]>,
3669            Requires<[IsARM, HasV5TE]>;
3670
3671   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3672               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3673               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3674                                       (sext_inreg GPR:$Rm, i16)))]>,
3675            Requires<[IsARM, HasV5TE]>;
3676
3677   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3678               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3679               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3680                                       (sra GPR:$Rm, (i32 16))))]>,
3681             Requires<[IsARM, HasV5TE]>;
3682
3683   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3684               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3685               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3686                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3687            Requires<[IsARM, HasV5TE]>;
3688
3689   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3690               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3691               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3692                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3693             Requires<[IsARM, HasV5TE]>;
3694 }
3695
3696
3697 multiclass AI_smla<string opc, PatFrag opnode> {
3698   let DecoderMethod = "DecodeSMLAInstruction" in {
3699   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3700               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3701               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3702               [(set GPRnopc:$Rd, (add GPR:$Ra,
3703                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3704                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3705            Requires<[IsARM, HasV5TE]>;
3706
3707   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3708               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3709               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3710               [(set GPRnopc:$Rd,
3711                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3712                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3713            Requires<[IsARM, HasV5TE]>;
3714
3715   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3716               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3717               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3718               [(set GPRnopc:$Rd,
3719                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3720                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3721            Requires<[IsARM, HasV5TE]>;
3722
3723   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3724               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3725               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3726              [(set GPRnopc:$Rd,
3727                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3728                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3729             Requires<[IsARM, HasV5TE]>;
3730
3731   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3732               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3733               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3734               [(set GPRnopc:$Rd,
3735                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3736                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3737            Requires<[IsARM, HasV5TE]>;
3738
3739   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3740               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3741               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3742               [(set GPRnopc:$Rd,
3743                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3744                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3745             Requires<[IsARM, HasV5TE]>;
3746   }
3747 }
3748
3749 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3750 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3751
3752 // Halfword multiply accumulate long: SMLAL<x><y>.
3753 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3754                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3755                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3756               Requires<[IsARM, HasV5TE]>;
3757
3758 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3759                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3760                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3761               Requires<[IsARM, HasV5TE]>;
3762
3763 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3764                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3765                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3766               Requires<[IsARM, HasV5TE]>;
3767
3768 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3769                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3770                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3771               Requires<[IsARM, HasV5TE]>;
3772
3773 // Helper class for AI_smld.
3774 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3775                     InstrItinClass itin, string opc, string asm>
3776   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3777   bits<4> Rn;
3778   bits<4> Rm;
3779   let Inst{27-23} = 0b01110;
3780   let Inst{22}    = long;
3781   let Inst{21-20} = 0b00;
3782   let Inst{11-8}  = Rm;
3783   let Inst{7}     = 0;
3784   let Inst{6}     = sub;
3785   let Inst{5}     = swap;
3786   let Inst{4}     = 1;
3787   let Inst{3-0}   = Rn;
3788 }
3789 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3790                 InstrItinClass itin, string opc, string asm>
3791   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3792   bits<4> Rd;
3793   let Inst{15-12} = 0b1111;
3794   let Inst{19-16} = Rd;
3795 }
3796 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3797                 InstrItinClass itin, string opc, string asm>
3798   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3799   bits<4> Ra;
3800   bits<4> Rd;
3801   let Inst{19-16} = Rd;
3802   let Inst{15-12} = Ra;
3803 }
3804 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3805                   InstrItinClass itin, string opc, string asm>
3806   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3807   bits<4> RdLo;
3808   bits<4> RdHi;
3809   let Inst{19-16} = RdHi;
3810   let Inst{15-12} = RdLo;
3811 }
3812
3813 multiclass AI_smld<bit sub, string opc> {
3814
3815   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3816                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3817                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3818
3819   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3820                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3821                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3822
3823   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3824                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3825                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3826
3827   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3828                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3829                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3830
3831 }
3832
3833 defm SMLA : AI_smld<0, "smla">;
3834 defm SMLS : AI_smld<1, "smls">;
3835
3836 multiclass AI_sdml<bit sub, string opc> {
3837
3838   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3839                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3840   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3841                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3842 }
3843
3844 defm SMUA : AI_sdml<0, "smua">;
3845 defm SMUS : AI_sdml<1, "smus">;
3846
3847 //===----------------------------------------------------------------------===//
3848 //  Misc. Arithmetic Instructions.
3849 //
3850
3851 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3852               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3853               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3854
3855 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3856               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3857               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3858            Requires<[IsARM, HasV6T2]>;
3859
3860 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3861               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3862               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3863
3864 let AddedComplexity = 5 in
3865 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3866                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3867                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3868                Requires<[IsARM, HasV6]>;
3869
3870 let AddedComplexity = 5 in
3871 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3872                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3873                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3874                Requires<[IsARM, HasV6]>;
3875
3876 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3877                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3878                (REVSH GPR:$Rm)>;
3879
3880 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3881                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3882                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3883                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3884                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3885                                            0xFFFF0000)))]>,
3886                Requires<[IsARM, HasV6]>;
3887
3888 // Alternate cases for PKHBT where identities eliminate some nodes.
3889 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3890                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3891 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3892                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3893
3894 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3895 // will match the pattern below.
3896 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3897                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3898                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3899                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3900                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3901                                            0xFFFF)))]>,
3902                Requires<[IsARM, HasV6]>;
3903
3904 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3905 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3906 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3907                    (srl GPRnopc:$src2, imm16_31:$sh)),
3908                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3909 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3910                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3911                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3912
3913 //===----------------------------------------------------------------------===//
3914 //  Comparison Instructions...
3915 //
3916
3917 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3918                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3919                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3920
3921 // ARMcmpZ can re-use the above instruction definitions.
3922 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3923              (CMPri   GPR:$src, so_imm:$imm)>;
3924 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3925              (CMPrr   GPR:$src, GPR:$rhs)>;
3926 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3927              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3928 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3929              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3930
3931 // FIXME: We have to be careful when using the CMN instruction and comparison
3932 // with 0. One would expect these two pieces of code should give identical
3933 // results:
3934 //
3935 //   rsbs r1, r1, 0
3936 //   cmp  r0, r1
3937 //   mov  r0, #0
3938 //   it   ls
3939 //   mov  r0, #1
3940 //
3941 // and:
3942 //
3943 //   cmn  r0, r1
3944 //   mov  r0, #0
3945 //   it   ls
3946 //   mov  r0, #1
3947 //
3948 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3949 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3950 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3951 // value of r0 and the carry bit (because the "carry bit" parameter to
3952 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3953 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3954 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3955 // parameter to AddWithCarry is defined as 0).
3956 //
3957 // When x is 0 and unsigned:
3958 //
3959 //    x = 0
3960 //   ~x = 0xFFFF FFFF
3961 //   ~x + 1 = 0x1 0000 0000
3962 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3963 //
3964 // Therefore, we should disable CMN when comparing against zero, until we can
3965 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3966 // when it's a comparison which doesn't look at the 'carry' flag).
3967 //
3968 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3969 //
3970 // This is related to <rdar://problem/7569620>.
3971 //
3972 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3973 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3974
3975 // Note that TST/TEQ don't set all the same flags that CMP does!
3976 defm TST  : AI1_cmp_irs<0b1000, "tst",
3977                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3978                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3979 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3980                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3981                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3982
3983 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3984                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3985                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3986
3987 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3988 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3989
3990 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3991              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3992
3993 // Pseudo i64 compares for some floating point compares.
3994 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3995     Defs = [CPSR] in {
3996 def BCCi64 : PseudoInst<(outs),
3997     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3998      IIC_Br,
3999     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
4000
4001 def BCCZi64 : PseudoInst<(outs),
4002      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4003     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
4004 } // usesCustomInserter
4005
4006
4007 // Conditional moves
4008 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4009 // a two-value operand where a dag node expects two operands. :(
4010 let neverHasSideEffects = 1 in {
4011 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4012                            4, IIC_iCMOVr,
4013   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4014       RegConstraint<"$false = $Rd">;
4015 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4016                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4017                            4, IIC_iCMOVsr,
4018   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4019                             imm:$cc, CCR:$ccr))*/]>,
4020       RegConstraint<"$false = $Rd">;
4021 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4022                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4023                            4, IIC_iCMOVsr,
4024   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4025                             imm:$cc, CCR:$ccr))*/]>,
4026       RegConstraint<"$false = $Rd">;
4027
4028
4029 let isMoveImm = 1 in
4030 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4031                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4032                              4, IIC_iMOVi,
4033                              []>,
4034       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4035
4036 let isMoveImm = 1 in
4037 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4038                            (ins GPR:$false, so_imm:$imm, pred:$p),
4039                            4, IIC_iCMOVi,
4040    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4041       RegConstraint<"$false = $Rd">;
4042
4043 // Two instruction predicate mov immediate.
4044 let isMoveImm = 1 in
4045 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4046                                 (ins GPR:$false, i32imm:$src, pred:$p),
4047                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4048
4049 let isMoveImm = 1 in
4050 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4051                            (ins GPR:$false, so_imm:$imm, pred:$p),
4052                            4, IIC_iCMOVi,
4053  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4054                 RegConstraint<"$false = $Rd">;
4055 } // neverHasSideEffects
4056
4057 //===----------------------------------------------------------------------===//
4058 // Atomic operations intrinsics
4059 //
4060
4061 def MemBarrierOptOperand : AsmOperandClass {
4062   let Name = "MemBarrierOpt";
4063   let ParserMethod = "parseMemBarrierOptOperand";
4064 }
4065 def memb_opt : Operand<i32> {
4066   let PrintMethod = "printMemBOption";
4067   let ParserMatchClass = MemBarrierOptOperand;
4068   let DecoderMethod = "DecodeMemBarrierOption";
4069 }
4070
4071 // memory barriers protect the atomic sequences
4072 let hasSideEffects = 1 in {
4073 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4074                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4075                 Requires<[IsARM, HasDB]> {
4076   bits<4> opt;
4077   let Inst{31-4} = 0xf57ff05;
4078   let Inst{3-0} = opt;
4079 }
4080 }
4081
4082 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4083                 "dsb", "\t$opt", []>,
4084                 Requires<[IsARM, HasDB]> {
4085   bits<4> opt;
4086   let Inst{31-4} = 0xf57ff04;
4087   let Inst{3-0} = opt;
4088 }
4089
4090 // ISB has only full system option
4091 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4092                 "isb", "\t$opt", []>,
4093                 Requires<[IsARM, HasDB]> {
4094   bits<4> opt;
4095   let Inst{31-4} = 0xf57ff06;
4096   let Inst{3-0} = opt;
4097 }
4098
4099 // Pseudo isntruction that combines movs + predicated rsbmi
4100 // to implement integer ABS
4101 let usesCustomInserter = 1, Defs = [CPSR] in {
4102 def ABS : ARMPseudoInst<
4103   (outs GPR:$dst), (ins GPR:$src),
4104   8, NoItinerary, []>;
4105 }
4106
4107 let usesCustomInserter = 1 in {
4108   let Defs = [CPSR] in {
4109     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4110       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4111       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4112     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4113       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4114       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4115     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4116       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4117       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4118     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4119       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4120       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4121     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4122       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4123       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4124     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4125       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4126       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4127     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4128       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4129       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4130     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4131       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4132       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4133     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4134       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4135       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4136     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4137       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4138       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4139     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4140       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4141       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4142     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4143       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4144       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4145     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4146       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4147       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4148     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4149       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4150       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4151     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4152       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4153       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4154     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4155       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4156       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4157     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4158       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4159       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4160     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4161       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4162       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4163     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4165       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4166     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4167       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4168       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4169     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4170       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4171       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4172     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4173       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4174       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4175     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4176       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4177       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4178     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4179       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4180       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4181     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4182       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4183       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4184     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4185       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4186       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4187     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4188       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4189       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4190     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4191       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4192       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4193     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4194       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4195       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4196     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4197       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4198       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4199
4200     def ATOMIC_SWAP_I8 : PseudoInst<
4201       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4202       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4203     def ATOMIC_SWAP_I16 : PseudoInst<
4204       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4205       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4206     def ATOMIC_SWAP_I32 : PseudoInst<
4207       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4208       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4209
4210     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4211       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4212       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4213     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4214       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4215       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4216     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4217       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4218       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4219 }
4220 }
4221
4222 let mayLoad = 1 in {
4223 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4224                      NoItinerary,
4225                     "ldrexb", "\t$Rt, $addr", []>;
4226 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4227                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4228 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4229                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4230 let hasExtraDefRegAllocReq = 1 in
4231 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4232                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4233   let DecoderMethod = "DecodeDoubleRegLoad";
4234 }
4235 }
4236
4237 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4238 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4239                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4240 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4241                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4242 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4243                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4244 }
4245
4246 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
4247 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4248                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4249                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4250   let DecoderMethod = "DecodeDoubleRegStore";
4251 }
4252
4253 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4254             Requires<[IsARM, HasV7]>  {
4255   let Inst{31-0} = 0b11110101011111111111000000011111;
4256 }
4257
4258 // SWP/SWPB are deprecated in V6/V7.
4259 let mayLoad = 1, mayStore = 1 in {
4260 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4261                 "swp", []>;
4262 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4263                 "swpb", []>;
4264 }
4265
4266 //===----------------------------------------------------------------------===//
4267 // Coprocessor Instructions.
4268 //
4269
4270 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4271             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4272             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4273             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4274                           imm:$CRm, imm:$opc2)]> {
4275   bits<4> opc1;
4276   bits<4> CRn;
4277   bits<4> CRd;
4278   bits<4> cop;
4279   bits<3> opc2;
4280   bits<4> CRm;
4281
4282   let Inst{3-0}   = CRm;
4283   let Inst{4}     = 0;
4284   let Inst{7-5}   = opc2;
4285   let Inst{11-8}  = cop;
4286   let Inst{15-12} = CRd;
4287   let Inst{19-16} = CRn;
4288   let Inst{23-20} = opc1;
4289 }
4290
4291 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4292                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4293                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4294                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4295                               imm:$CRm, imm:$opc2)]> {
4296   let Inst{31-28} = 0b1111;
4297   bits<4> opc1;
4298   bits<4> CRn;
4299   bits<4> CRd;
4300   bits<4> cop;
4301   bits<3> opc2;
4302   bits<4> CRm;
4303
4304   let Inst{3-0}   = CRm;
4305   let Inst{4}     = 0;
4306   let Inst{7-5}   = opc2;
4307   let Inst{11-8}  = cop;
4308   let Inst{15-12} = CRd;
4309   let Inst{19-16} = CRn;
4310   let Inst{23-20} = opc1;
4311 }
4312
4313 class ACI<dag oops, dag iops, string opc, string asm,
4314           IndexMode im = IndexModeNone>
4315   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4316       opc, asm, "", []> {
4317   let Inst{27-25} = 0b110;
4318 }
4319 class ACInoP<dag oops, dag iops, string opc, string asm,
4320           IndexMode im = IndexModeNone>
4321   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4322          opc, asm, "", []> {
4323   let Inst{31-28} = 0b1111;
4324   let Inst{27-25} = 0b110;
4325 }
4326 multiclass LdStCop<bit load, bit Dbit, string asm> {
4327   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4328                     asm, "\t$cop, $CRd, $addr"> {
4329     bits<13> addr;
4330     bits<4> cop;
4331     bits<4> CRd;
4332     let Inst{24} = 1; // P = 1
4333     let Inst{23} = addr{8};
4334     let Inst{22} = Dbit;
4335     let Inst{21} = 0; // W = 0
4336     let Inst{20} = load;
4337     let Inst{19-16} = addr{12-9};
4338     let Inst{15-12} = CRd;
4339     let Inst{11-8} = cop;
4340     let Inst{7-0} = addr{7-0};
4341     let DecoderMethod = "DecodeCopMemInstruction";
4342   }
4343   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4344                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4345     bits<13> addr;
4346     bits<4> cop;
4347     bits<4> CRd;
4348     let Inst{24} = 1; // P = 1
4349     let Inst{23} = addr{8};
4350     let Inst{22} = Dbit;
4351     let Inst{21} = 1; // W = 1
4352     let Inst{20} = load;
4353     let Inst{19-16} = addr{12-9};
4354     let Inst{15-12} = CRd;
4355     let Inst{11-8} = cop;
4356     let Inst{7-0} = addr{7-0};
4357     let DecoderMethod = "DecodeCopMemInstruction";
4358   }
4359   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4360                               postidx_imm8s4:$offset),
4361                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4362     bits<9> offset;
4363     bits<4> addr;
4364     bits<4> cop;
4365     bits<4> CRd;
4366     let Inst{24} = 0; // P = 0
4367     let Inst{23} = offset{8};
4368     let Inst{22} = Dbit;
4369     let Inst{21} = 1; // W = 1
4370     let Inst{20} = load;
4371     let Inst{19-16} = addr;
4372     let Inst{15-12} = CRd;
4373     let Inst{11-8} = cop;
4374     let Inst{7-0} = offset{7-0};
4375     let DecoderMethod = "DecodeCopMemInstruction";
4376   }
4377   def _OPTION : ACI<(outs),
4378                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4379                          coproc_option_imm:$option),
4380       asm, "\t$cop, $CRd, $addr, $option"> {
4381     bits<8> option;
4382     bits<4> addr;
4383     bits<4> cop;
4384     bits<4> CRd;
4385     let Inst{24} = 0; // P = 0
4386     let Inst{23} = 1; // U = 1
4387     let Inst{22} = Dbit;
4388     let Inst{21} = 0; // W = 0
4389     let Inst{20} = load;
4390     let Inst{19-16} = addr;
4391     let Inst{15-12} = CRd;
4392     let Inst{11-8} = cop;
4393     let Inst{7-0} = option;
4394     let DecoderMethod = "DecodeCopMemInstruction";
4395   }
4396 }
4397 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4398   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4399                        asm, "\t$cop, $CRd, $addr"> {
4400     bits<13> addr;
4401     bits<4> cop;
4402     bits<4> CRd;
4403     let Inst{24} = 1; // P = 1
4404     let Inst{23} = addr{8};
4405     let Inst{22} = Dbit;
4406     let Inst{21} = 0; // W = 0
4407     let Inst{20} = load;
4408     let Inst{19-16} = addr{12-9};
4409     let Inst{15-12} = CRd;
4410     let Inst{11-8} = cop;
4411     let Inst{7-0} = addr{7-0};
4412     let DecoderMethod = "DecodeCopMemInstruction";
4413   }
4414   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4415                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4416     bits<13> addr;
4417     bits<4> cop;
4418     bits<4> CRd;
4419     let Inst{24} = 1; // P = 1
4420     let Inst{23} = addr{8};
4421     let Inst{22} = Dbit;
4422     let Inst{21} = 1; // W = 1
4423     let Inst{20} = load;
4424     let Inst{19-16} = addr{12-9};
4425     let Inst{15-12} = CRd;
4426     let Inst{11-8} = cop;
4427     let Inst{7-0} = addr{7-0};
4428     let DecoderMethod = "DecodeCopMemInstruction";
4429   }
4430   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4431                                  postidx_imm8s4:$offset),
4432                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4433     bits<9> offset;
4434     bits<4> addr;
4435     bits<4> cop;
4436     bits<4> CRd;
4437     let Inst{24} = 0; // P = 0
4438     let Inst{23} = offset{8};
4439     let Inst{22} = Dbit;
4440     let Inst{21} = 1; // W = 1
4441     let Inst{20} = load;
4442     let Inst{19-16} = addr;
4443     let Inst{15-12} = CRd;
4444     let Inst{11-8} = cop;
4445     let Inst{7-0} = offset{7-0};
4446     let DecoderMethod = "DecodeCopMemInstruction";
4447   }
4448   def _OPTION : ACInoP<(outs),
4449                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4450                             coproc_option_imm:$option),
4451       asm, "\t$cop, $CRd, $addr, $option"> {
4452     bits<8> option;
4453     bits<4> addr;
4454     bits<4> cop;
4455     bits<4> CRd;
4456     let Inst{24} = 0; // P = 0
4457     let Inst{23} = 1; // U = 1
4458     let Inst{22} = Dbit;
4459     let Inst{21} = 0; // W = 0
4460     let Inst{20} = load;
4461     let Inst{19-16} = addr;
4462     let Inst{15-12} = CRd;
4463     let Inst{11-8} = cop;
4464     let Inst{7-0} = option;
4465     let DecoderMethod = "DecodeCopMemInstruction";
4466   }
4467 }
4468
4469 defm LDC   : LdStCop <1, 0, "ldc">;
4470 defm LDCL  : LdStCop <1, 1, "ldcl">;
4471 defm STC   : LdStCop <0, 0, "stc">;
4472 defm STCL  : LdStCop <0, 1, "stcl">;
4473 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4474 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4475 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4476 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4477
4478 //===----------------------------------------------------------------------===//
4479 // Move between coprocessor and ARM core register.
4480 //
4481
4482 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4483                 list<dag> pattern>
4484   : ABI<0b1110, oops, iops, NoItinerary, opc,
4485         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4486   let Inst{20} = direction;
4487   let Inst{4} = 1;
4488
4489   bits<4> Rt;
4490   bits<4> cop;
4491   bits<3> opc1;
4492   bits<3> opc2;
4493   bits<4> CRm;
4494   bits<4> CRn;
4495
4496   let Inst{15-12} = Rt;
4497   let Inst{11-8}  = cop;
4498   let Inst{23-21} = opc1;
4499   let Inst{7-5}   = opc2;
4500   let Inst{3-0}   = CRm;
4501   let Inst{19-16} = CRn;
4502 }
4503
4504 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4505                     (outs),
4506                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4507                          c_imm:$CRm, imm0_7:$opc2),
4508                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4509                                   imm:$CRm, imm:$opc2)]>;
4510 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4511                     (outs GPR:$Rt),
4512                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4513                          imm0_7:$opc2), []>;
4514
4515 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4516              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4517
4518 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4519                  list<dag> pattern>
4520   : ABXI<0b1110, oops, iops, NoItinerary,
4521          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4522   let Inst{31-28} = 0b1111;
4523   let Inst{20} = direction;
4524   let Inst{4} = 1;
4525
4526   bits<4> Rt;
4527   bits<4> cop;
4528   bits<3> opc1;
4529   bits<3> opc2;
4530   bits<4> CRm;
4531   bits<4> CRn;
4532
4533   let Inst{15-12} = Rt;
4534   let Inst{11-8}  = cop;
4535   let Inst{23-21} = opc1;
4536   let Inst{7-5}   = opc2;
4537   let Inst{3-0}   = CRm;
4538   let Inst{19-16} = CRn;
4539 }
4540
4541 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4542                       (outs),
4543                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4544                            c_imm:$CRm, imm0_7:$opc2),
4545                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4546                                      imm:$CRm, imm:$opc2)]>;
4547 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4548                       (outs GPR:$Rt),
4549                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4550                            imm0_7:$opc2), []>;
4551
4552 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4553                               imm:$CRm, imm:$opc2),
4554                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4555
4556 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4557   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4558         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
4559         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4560   let Inst{23-21} = 0b010;
4561   let Inst{20} = direction;
4562
4563   bits<4> Rt;
4564   bits<4> Rt2;
4565   bits<4> cop;
4566   bits<4> opc1;
4567   bits<4> CRm;
4568
4569   let Inst{15-12} = Rt;
4570   let Inst{19-16} = Rt2;
4571   let Inst{11-8}  = cop;
4572   let Inst{7-4}   = opc1;
4573   let Inst{3-0}   = CRm;
4574 }
4575
4576 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4577                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4578                                      imm:$CRm)]>;
4579 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4580
4581 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4582   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4583          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4584          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4585   let Inst{31-28} = 0b1111;
4586   let Inst{23-21} = 0b010;
4587   let Inst{20} = direction;
4588
4589   bits<4> Rt;
4590   bits<4> Rt2;
4591   bits<4> cop;
4592   bits<4> opc1;
4593   bits<4> CRm;
4594
4595   let Inst{15-12} = Rt;
4596   let Inst{19-16} = Rt2;
4597   let Inst{11-8}  = cop;
4598   let Inst{7-4}   = opc1;
4599   let Inst{3-0}   = CRm;
4600 }
4601
4602 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4603                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4604                                         imm:$CRm)]>;
4605 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4606
4607 //===----------------------------------------------------------------------===//
4608 // Move between special register and ARM core register
4609 //
4610
4611 // Move to ARM core register from Special Register
4612 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4613               "mrs", "\t$Rd, apsr", []> {
4614   bits<4> Rd;
4615   let Inst{23-16} = 0b00001111;
4616   let Inst{15-12} = Rd;
4617   let Inst{7-4} = 0b0000;
4618 }
4619
4620 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4621
4622 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4623                  "mrs", "\t$Rd, spsr", []> {
4624   bits<4> Rd;
4625   let Inst{23-16} = 0b01001111;
4626   let Inst{15-12} = Rd;
4627   let Inst{7-4} = 0b0000;
4628 }
4629
4630 // Move from ARM core register to Special Register
4631 //
4632 // No need to have both system and application versions, the encodings are the
4633 // same and the assembly parser has no way to distinguish between them. The mask
4634 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4635 // the mask with the fields to be accessed in the special register.
4636 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4637               "msr", "\t$mask, $Rn", []> {
4638   bits<5> mask;
4639   bits<4> Rn;
4640
4641   let Inst{23} = 0;
4642   let Inst{22} = mask{4}; // R bit
4643   let Inst{21-20} = 0b10;
4644   let Inst{19-16} = mask{3-0};
4645   let Inst{15-12} = 0b1111;
4646   let Inst{11-4} = 0b00000000;
4647   let Inst{3-0} = Rn;
4648 }
4649
4650 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4651                "msr", "\t$mask, $a", []> {
4652   bits<5> mask;
4653   bits<12> a;
4654
4655   let Inst{23} = 0;
4656   let Inst{22} = mask{4}; // R bit
4657   let Inst{21-20} = 0b10;
4658   let Inst{19-16} = mask{3-0};
4659   let Inst{15-12} = 0b1111;
4660   let Inst{11-0} = a;
4661 }
4662
4663 //===----------------------------------------------------------------------===//
4664 // TLS Instructions
4665 //
4666
4667 // __aeabi_read_tp preserves the registers r1-r3.
4668 // This is a pseudo inst so that we can get the encoding right,
4669 // complete with fixup for the aeabi_read_tp function.
4670 let isCall = 1,
4671   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4672   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4673                [(set R0, ARMthread_pointer)]>;
4674 }
4675
4676 //===----------------------------------------------------------------------===//
4677 // SJLJ Exception handling intrinsics
4678 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4679 //   address and save #0 in R0 for the non-longjmp case.
4680 //   Since by its nature we may be coming from some other function to get
4681 //   here, and we're using the stack frame for the containing function to
4682 //   save/restore registers, we can't keep anything live in regs across
4683 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4684 //   when we get here from a longjmp(). We force everything out of registers
4685 //   except for our own input by listing the relevant registers in Defs. By
4686 //   doing so, we also cause the prologue/epilogue code to actively preserve
4687 //   all of the callee-saved resgisters, which is exactly what we want.
4688 //   A constant value is passed in $val, and we use the location as a scratch.
4689 //
4690 // These are pseudo-instructions and are lowered to individual MC-insts, so
4691 // no encoding information is necessary.
4692 let Defs =
4693   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4694     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1,
4695   usesCustomInserter = 1 in {
4696   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4697                                NoItinerary,
4698                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4699                            Requires<[IsARM, HasVFP2]>;
4700 }
4701
4702 let Defs =
4703   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4704   hasSideEffects = 1, isBarrier = 1 in {
4705   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4706                                    NoItinerary,
4707                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4708                                 Requires<[IsARM, NoVFP]>;
4709 }
4710
4711 // FIXME: Non-Darwin version(s)
4712 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4713     Defs = [ R7, LR, SP ] in {
4714 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4715                              NoItinerary,
4716                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4717                                 Requires<[IsARM, IsDarwin]>;
4718 }
4719
4720 // eh.sjlj.dispatchsetup pseudo-instruction.
4721 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4722 // handled when the pseudo is expanded (which happens before any passes
4723 // that need the instruction size).
4724 let isBarrier = 1 in
4725 def eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4726
4727 //===----------------------------------------------------------------------===//
4728 // Non-Instruction Patterns
4729 //
4730
4731 // ARMv4 indirect branch using (MOVr PC, dst)
4732 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4733   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4734                     4, IIC_Br, [(brind GPR:$dst)],
4735                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4736                   Requires<[IsARM, NoV4T]>;
4737
4738 // Large immediate handling.
4739
4740 // 32-bit immediate using two piece so_imms or movw + movt.
4741 // This is a single pseudo instruction, the benefit is that it can be remat'd
4742 // as a single unit instead of having to handle reg inputs.
4743 // FIXME: Remove this when we can do generalized remat.
4744 let isReMaterializable = 1, isMoveImm = 1 in
4745 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4746                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4747                            Requires<[IsARM]>;
4748
4749 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4750 // It also makes it possible to rematerialize the instructions.
4751 // FIXME: Remove this when we can do generalized remat and when machine licm
4752 // can properly the instructions.
4753 let isReMaterializable = 1 in {
4754 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4755                               IIC_iMOVix2addpc,
4756                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4757                         Requires<[IsARM, UseMovt]>;
4758
4759 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4760                              IIC_iMOVix2,
4761                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4762                         Requires<[IsARM, UseMovt]>;
4763
4764 let AddedComplexity = 10 in
4765 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4766                                 IIC_iMOVix2ld,
4767                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4768                     Requires<[IsARM, UseMovt]>;
4769 } // isReMaterializable
4770
4771 // ConstantPool, GlobalAddress, and JumpTable
4772 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4773             Requires<[IsARM, DontUseMovt]>;
4774 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4775 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4776             Requires<[IsARM, UseMovt]>;
4777 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4778              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4779
4780 // TODO: add,sub,and, 3-instr forms?
4781
4782 // Tail calls
4783 def : ARMPat<(ARMtcret tcGPR:$dst),
4784           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4785
4786 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4787           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4788
4789 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4790           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4791
4792 def : ARMPat<(ARMtcret tcGPR:$dst),
4793           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4794
4795 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4796           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4797
4798 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4799           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4800
4801 // Direct calls
4802 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4803       Requires<[IsARM, IsNotDarwin]>;
4804 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4805       Requires<[IsARM, IsDarwin]>;
4806
4807 // zextload i1 -> zextload i8
4808 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4809 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4810
4811 // extload -> zextload
4812 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4813 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4814 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4815 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4816
4817 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4818
4819 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4820 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4821
4822 // smul* and smla*
4823 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4824                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4825                  (SMULBB GPR:$a, GPR:$b)>;
4826 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4827                  (SMULBB GPR:$a, GPR:$b)>;
4828 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4829                       (sra GPR:$b, (i32 16))),
4830                  (SMULBT GPR:$a, GPR:$b)>;
4831 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4832                  (SMULBT GPR:$a, GPR:$b)>;
4833 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4834                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4835                  (SMULTB GPR:$a, GPR:$b)>;
4836 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4837                 (SMULTB GPR:$a, GPR:$b)>;
4838 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4839                       (i32 16)),
4840                  (SMULWB GPR:$a, GPR:$b)>;
4841 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4842                  (SMULWB GPR:$a, GPR:$b)>;
4843
4844 def : ARMV5TEPat<(add GPR:$acc,
4845                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4846                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4847                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4848 def : ARMV5TEPat<(add GPR:$acc,
4849                       (mul sext_16_node:$a, sext_16_node:$b)),
4850                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4851 def : ARMV5TEPat<(add GPR:$acc,
4852                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4853                            (sra GPR:$b, (i32 16)))),
4854                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4855 def : ARMV5TEPat<(add GPR:$acc,
4856                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4857                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4858 def : ARMV5TEPat<(add GPR:$acc,
4859                       (mul (sra GPR:$a, (i32 16)),
4860                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4861                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4862 def : ARMV5TEPat<(add GPR:$acc,
4863                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4864                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4865 def : ARMV5TEPat<(add GPR:$acc,
4866                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4867                            (i32 16))),
4868                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4869 def : ARMV5TEPat<(add GPR:$acc,
4870                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4871                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4872
4873
4874 // Pre-v7 uses MCR for synchronization barriers.
4875 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4876          Requires<[IsARM, HasV6]>;
4877
4878 // SXT/UXT with no rotate
4879 let AddedComplexity = 16 in {
4880 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4881 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4882 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4883 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4884                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4885 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4886                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4887 }
4888
4889 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4890 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4891
4892 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4893                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4894 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4895                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4896
4897 // Atomic load/store patterns
4898 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4899              (LDRBrs ldst_so_reg:$src)>;
4900 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4901              (LDRBi12 addrmode_imm12:$src)>;
4902 def : ARMPat<(atomic_load_16 addrmode3:$src),
4903              (LDRH addrmode3:$src)>;
4904 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4905              (LDRrs ldst_so_reg:$src)>;
4906 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4907              (LDRi12 addrmode_imm12:$src)>;
4908 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4909              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4910 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4911              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4912 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4913              (STRH GPR:$val, addrmode3:$ptr)>;
4914 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4915              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4916 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4917              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4918
4919
4920 //===----------------------------------------------------------------------===//
4921 // Thumb Support
4922 //
4923
4924 include "ARMInstrThumb.td"
4925
4926 //===----------------------------------------------------------------------===//
4927 // Thumb2 Support
4928 //
4929
4930 include "ARMInstrThumb2.td"
4931
4932 //===----------------------------------------------------------------------===//
4933 // Floating Point Support
4934 //
4935
4936 include "ARMInstrVFP.td"
4937
4938 //===----------------------------------------------------------------------===//
4939 // Advanced SIMD (NEON) Support
4940 //
4941
4942 include "ARMInstrNEON.td"
4943
4944 //===----------------------------------------------------------------------===//
4945 // Assembler aliases
4946 //
4947
4948 // Memory barriers
4949 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4950 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4951 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4952
4953 // System instructions
4954 def : MnemonicAlias<"swi", "svc">;
4955
4956 // Load / Store Multiple
4957 def : MnemonicAlias<"ldmfd", "ldm">;
4958 def : MnemonicAlias<"ldmia", "ldm">;
4959 def : MnemonicAlias<"ldmea", "ldmdb">;
4960 def : MnemonicAlias<"stmfd", "stmdb">;
4961 def : MnemonicAlias<"stmia", "stm">;
4962 def : MnemonicAlias<"stmea", "stm">;
4963
4964 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4965 // shift amount is zero (i.e., unspecified).
4966 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4967                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4968         Requires<[IsARM, HasV6]>;
4969 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4970                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4971         Requires<[IsARM, HasV6]>;
4972
4973 // PUSH/POP aliases for STM/LDM
4974 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4975 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4976
4977 // SSAT/USAT optional shift operand.
4978 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4979                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4980 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4981                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4982
4983
4984 // Extend instruction optional rotate operand.
4985 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4986                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4987 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4988                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4989 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4990                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4991 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
4992                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4993 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
4994                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4995 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
4996                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4997
4998 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4999                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5000 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5001                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5002 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5003                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5004 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5005                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5006 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5007                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5008 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5009                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5010
5011
5012 // RFE aliases
5013 def : MnemonicAlias<"rfefa", "rfeda">;
5014 def : MnemonicAlias<"rfeea", "rfedb">;
5015 def : MnemonicAlias<"rfefd", "rfeia">;
5016 def : MnemonicAlias<"rfeed", "rfeib">;
5017 def : MnemonicAlias<"rfe", "rfeia">;
5018
5019 // SRS aliases
5020 def : MnemonicAlias<"srsfa", "srsda">;
5021 def : MnemonicAlias<"srsea", "srsdb">;
5022 def : MnemonicAlias<"srsfd", "srsia">;
5023 def : MnemonicAlias<"srsed", "srsib">;
5024 def : MnemonicAlias<"srs", "srsia">;
5025
5026 // QSAX == QSUBADDX
5027 def : MnemonicAlias<"qsubaddx", "qsax">;
5028 // SASX == SADDSUBX
5029 def : MnemonicAlias<"saddsubx", "sasx">;
5030 // SHASX == SHADDSUBX
5031 def : MnemonicAlias<"shaddsubx", "shasx">;
5032 // SHSAX == SHSUBADDX
5033 def : MnemonicAlias<"shsubaddx", "shsax">;
5034 // SSAX == SSUBADDX
5035 def : MnemonicAlias<"ssubaddx", "ssax">;
5036 // UASX == UADDSUBX
5037 def : MnemonicAlias<"uaddsubx", "uasx">;
5038 // UHASX == UHADDSUBX
5039 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5040 // UHSAX == UHSUBADDX
5041 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5042 // UQASX == UQADDSUBX
5043 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5044 // UQSAX == UQSUBADDX
5045 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5046 // USAX == USUBADDX
5047 def : MnemonicAlias<"usubaddx", "usax">;
5048
5049 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5050 // for isel.
5051 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5052                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5053 // Same for AND <--> BIC
5054 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5055                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5056                           pred:$p, cc_out:$s)>;
5057 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5058                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5059                           pred:$p, cc_out:$s)>;
5060 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5061                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5062                           pred:$p, cc_out:$s)>;
5063 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5064                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5065                           pred:$p, cc_out:$s)>;
5066
5067 // Likewise, "add Rd, so_imm_neg" -> sub
5068 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5069                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5070 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5071                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5072
5073 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5074 // LSR, ROR, and RRX instructions.
5075 // FIXME: We need C++ parser hooks to map the alias to the MOV
5076 //        encoding. It seems we should be able to do that sort of thing
5077 //        in tblgen, but it could get ugly.
5078 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5079                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5080                              cc_out:$s)>;
5081 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5082                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5083                              cc_out:$s)>;
5084 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5085                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5086                              cc_out:$s)>;
5087 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5088                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5089                              cc_out:$s)>;
5090 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5091                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5092 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5093                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5094                              cc_out:$s)>;
5095 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5096                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5097                              cc_out:$s)>;
5098 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5099                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5100                              cc_out:$s)>;
5101 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5102                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5103                              cc_out:$s)>;
5104 // shifter instructions also support a two-operand form.
5105 def : ARMInstAlias<"asr${s}${p} $Rm, $imm",
5106                    (ASRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5107 def : ARMInstAlias<"lsr${s}${p} $Rm, $imm",
5108                    (LSRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5109 def : ARMInstAlias<"lsl${s}${p} $Rm, $imm",
5110                    (LSLi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5111 def : ARMInstAlias<"ror${s}${p} $Rm, $imm",
5112                    (RORi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5113 def : ARMInstAlias<"asr${s}${p} $Rn, $Rm",
5114                    (ASRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5115                          cc_out:$s)>;
5116 def : ARMInstAlias<"lsr${s}${p} $Rn, $Rm",
5117                    (LSRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5118                          cc_out:$s)>;
5119 def : ARMInstAlias<"lsl${s}${p} $Rn, $Rm",
5120                    (LSLr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5121                          cc_out:$s)>;
5122 def : ARMInstAlias<"ror${s}${p} $Rn, $Rm",
5123                    (RORr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5124                          cc_out:$s)>;
5125
5126
5127 // 'mul' instruction can be specified with only two operands.
5128 def : ARMInstAlias<"mul${s}${p} $Rn, $Rm",
5129                    (MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p, cc_out:$s)>;