lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_ARM_ARMISELLOWERING_H
  16 #define LLVM_LIB_TARGET_ARM_ARMISELLOWERING_H
  17
  18 #include "MCTargetDesc/ARMBaseInfo.h"
  19 #include "llvm/CodeGen/CallingConvLower.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include <vector>
  23
  24 namespace llvm {
  25   class ARMConstantPoolValue;
  26   class ARMSubtarget;
  27
  28   namespace ARMISD {
  29     // ARM Specific DAG Nodes
  30     enum NodeType : unsigned {
  31       // Start the numbering where the builtin ops and target ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  35                     // TargetExternalSymbol, and TargetGlobalAddress.
  36       WrapperPIC,   // WrapperPIC - A wrapper node for TargetGlobalAddress in
  37                     // PIC mode.
  38       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  39
  40       // Add pseudo op to model memcpy for struct byval.
  41       COPY_STRUCT_BYVAL,
  42
  43       CALL,         // Function call.
  44       CALL_PRED,    // Function call that's predicable.
  45       CALL_NOLINK,  // Function call with branch not branch-and-link.
  46       tCALL,        // Thumb function call.
  47       BRCOND,       // Conditional branch.
  48       BR_JT,        // Jumptable branch.
  49       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  50       RET_FLAG,     // Return with a flag operand.
  51       INTRET_FLAG,  // Interrupt return with an LR-offset and a flag operand.
  52
  53       PIC_ADD,      // Add with a PC operand and a PIC label.
  54
  55       CMP,          // ARM compare instructions.
  56       CMN,          // ARM CMN instructions.
  57       CMPZ,         // ARM compare that sets only Z flag.
  58       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  59       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  60       FMSTAT,       // ARM fmstat instruction.
  61
  62       CMOV,         // ARM conditional move instructions.
  63
  64       BCC_i64,
  65
  66       RBIT,         // ARM bitreverse instruction
  67
  68       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  69       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  70       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  71
  72       ADDC,         // Add with carry
  73       ADDE,         // Add using carry
  74       SUBC,         // Sub with carry
  75       SUBE,         // Sub using carry
  76
  77       VMOVRRD,      // double to two gprs.
  78       VMOVDRR,      // Two gprs to double.
  79
  80       EH_SJLJ_SETJMP,         // SjLj exception handling setjmp.
  81       EH_SJLJ_LONGJMP,        // SjLj exception handling longjmp.
  82
  83       TC_RETURN,    // Tail call return pseudo.
  84
  85       THREAD_POINTER,
  86
  87       DYN_ALLOC,    // Dynamic allocation on the stack.
  88
  89       MEMBARRIER_MCR, // Memory barrier (MCR)
  90
  91       PRELOAD,      // Preload
  92
  93       WIN__CHKSTK,  // Windows' __chkstk call to do stack probing.
  94
  95       VCEQ,         // Vector compare equal.
  96       VCEQZ,        // Vector compare equal to zero.
  97       VCGE,         // Vector compare greater than or equal.
  98       VCGEZ,        // Vector compare greater than or equal to zero.
  99       VCLEZ,        // Vector compare less than or equal to zero.
 100       VCGEU,        // Vector compare unsigned greater than or equal.
 101       VCGT,         // Vector compare greater than.
 102       VCGTZ,        // Vector compare greater than zero.
 103       VCLTZ,        // Vector compare less than zero.
 104       VCGTU,        // Vector compare unsigned greater than.
 105       VTST,         // Vector test bits.
 106
 107       // Vector shift by immediate:
 108       VSHL,         // ...left
 109       VSHRs,        // ...right (signed)
 110       VSHRu,        // ...right (unsigned)
 111
 112       // Vector rounding shift by immediate:
 113       VRSHRs,       // ...right (signed)
 114       VRSHRu,       // ...right (unsigned)
 115       VRSHRN,       // ...right narrow
 116
 117       // Vector saturating shift by immediate:
 118       VQSHLs,       // ...left (signed)
 119       VQSHLu,       // ...left (unsigned)
 120       VQSHLsu,      // ...left (signed to unsigned)
 121       VQSHRNs,      // ...right narrow (signed)
 122       VQSHRNu,      // ...right narrow (unsigned)
 123       VQSHRNsu,     // ...right narrow (signed to unsigned)
 124
 125       // Vector saturating rounding shift by immediate:
 126       VQRSHRNs,     // ...right narrow (signed)
 127       VQRSHRNu,     // ...right narrow (unsigned)
 128       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 129
 130       // Vector shift and insert:
 131       VSLI,         // ...left
 132       VSRI,         // ...right
 133
 134       // Vector get lane (VMOV scalar to ARM core register)
 135       // (These are used for 8- and 16-bit element types only.)
 136       VGETLANEu,    // zero-extend vector extract element
 137       VGETLANEs,    // sign-extend vector extract element
 138
 139       // Vector move immediate and move negated immediate:
 140       VMOVIMM,
 141       VMVNIMM,
 142
 143       // Vector move f32 immediate:
 144       VMOVFPIMM,
 145
 146       // Vector duplicate:
 147       VDUP,
 148       VDUPLANE,
 149
 150       // Vector shuffles:
 151       VEXT,         // extract
 152       VREV64,       // reverse elements within 64-bit doublewords
 153       VREV32,       // reverse elements within 32-bit words
 154       VREV16,       // reverse elements within 16-bit halfwords
 155       VZIP,         // zip (interleave)
 156       VUZP,         // unzip (deinterleave)
 157       VTRN,         // transpose
 158       VTBL1,        // 1-register shuffle with mask
 159       VTBL2,        // 2-register shuffle with mask
 160
 161       // Vector multiply long:
 162       VMULLs,       // ...signed
 163       VMULLu,       // ...unsigned
 164
 165       UMLAL,        // 64bit Unsigned Accumulate Multiply
 166       SMLAL,        // 64bit Signed Accumulate Multiply
 167
 168       // Operands of the standard BUILD_VECTOR node are not legalized, which
 169       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 170       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 171       // operands need to be legalized.  Define an ARM-specific version of
 172       // BUILD_VECTOR for this purpose.
 173       BUILD_VECTOR,
 174
 175       // Floating-point max and min:
 176       FMAX,
 177       FMIN,
 178       VMAXNM,
 179       VMINNM,
 180
 181       // Bit-field insert
 182       BFI,
 183
 184       // Vector OR with immediate
 185       VORRIMM,
 186       // Vector AND with NOT of immediate
 187       VBICIMM,
 188
 189       // Vector bitwise select
 190       VBSL,
 191
 192       // Vector load N-element structure to all lanes:
 193       VLD2DUP = ISD::FIRST_TARGET_MEMORY_OPCODE,
 194       VLD3DUP,
 195       VLD4DUP,
 196
 197       // NEON loads with post-increment base updates:
 198       VLD1_UPD,
 199       VLD2_UPD,
 200       VLD3_UPD,
 201       VLD4_UPD,
 202       VLD2LN_UPD,
 203       VLD3LN_UPD,
 204       VLD4LN_UPD,
 205       VLD2DUP_UPD,
 206       VLD3DUP_UPD,
 207       VLD4DUP_UPD,
 208
 209       // NEON stores with post-increment base updates:
 210       VST1_UPD,
 211       VST2_UPD,
 212       VST3_UPD,
 213       VST4_UPD,
 214       VST2LN_UPD,
 215       VST3LN_UPD,
 216       VST4LN_UPD
 217     };
 218   }
 219
 220   /// Define some predicates that are used for node matching.
 221   namespace ARM {
 222     bool isBitFieldInvertedMask(unsigned v);
 223   }
 224
 225   //===--------------------------------------------------------------------===//
 226   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 227
 228   class ARMTargetLowering : public TargetLowering {
 229   public:
 230     explicit ARMTargetLowering(const TargetMachine &TM,
 231                                const ARMSubtarget &STI);
 232
 233     unsigned getJumpTableEncoding() const override;
 234     bool useSoftFloat() const override;
 235
 236     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 237
 238     /// ReplaceNodeResults - Replace the results of node with an illegal result
 239     /// type with new values built out of custom code.
 240     ///
 241     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 242                             SelectionDAG &DAG) const override;
 243
 244     const char *getTargetNodeName(unsigned Opcode) const override;
 245
 246     bool isSelectSupported(SelectSupportKind Kind) const override {
 247       // ARM does not support scalar condition selects on vectors.
 248       return (Kind != ScalarCondVectorVal);
 249     }
 250
 251     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 252     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 253
 254     MachineBasicBlock *
 255       EmitInstrWithCustomInserter(MachineInstr *MI,
 256                                   MachineBasicBlock *MBB) const override;
 257
 258     void AdjustInstrPostInstrSelection(MachineInstr *MI,
 259                                        SDNode *Node) const override;
 260
 261     SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const;
 262     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 263
 264     bool isDesirableToTransformToIntegerOp(unsigned Opc, EVT VT) const override;
 265
 266     /// allowsMisalignedMemoryAccesses - Returns true if the target allows
 267     /// unaligned memory accesses of the specified type. Returns whether it
 268     /// is "fast" by reference in the second argument.
 269     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AddrSpace,
 270                                         unsigned Align,
 271                                         bool *Fast) const override;
 272
 273     EVT getOptimalMemOpType(uint64_t Size,
 274                             unsigned DstAlign, unsigned SrcAlign,
 275                             bool IsMemset, bool ZeroMemset,
 276                             bool MemcpyStrSrc,
 277                             MachineFunction &MF) const override;
 278
 279     using TargetLowering::isZExtFree;
 280     bool isZExtFree(SDValue Val, EVT VT2) const override;
 281
 282     bool isVectorLoadExtDesirable(SDValue ExtVal) const override;
 283
 284     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 285
 286
 287     /// isLegalAddressingMode - Return true if the addressing mode represented
 288     /// by AM is legal for this target, for a load/store of the specified type.
 289     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 290                                unsigned AS) const override;
 291     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 292
 293     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 294     /// icmp immediate, that is the target has icmp instructions which can
 295     /// compare a register against the immediate without having to materialize
 296     /// the immediate into a register.
 297     bool isLegalICmpImmediate(int64_t Imm) const override;
 298
 299     /// isLegalAddImmediate - Return true if the specified immediate is legal
 300     /// add immediate, that is the target has add instructions which can
 301     /// add a register and the immediate without having to materialize
 302     /// the immediate into a register.
 303     bool isLegalAddImmediate(int64_t Imm) const override;
 304
 305     /// getPreIndexedAddressParts - returns true by value, base pointer and
 306     /// offset pointer and addressing mode by reference if the node's address
 307     /// can be legally represented as pre-indexed load / store address.
 308     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base, SDValue &Offset,
 309                                    ISD::MemIndexedMode &AM,
 310                                    SelectionDAG &DAG) const override;
 311
 312     /// getPostIndexedAddressParts - returns true by value, base pointer and
 313     /// offset pointer and addressing mode by reference if this node can be
 314     /// combined with a load / store to form a post-indexed load / store.
 315     bool getPostIndexedAddressParts(SDNode *N, SDNode *Op, SDValue &Base,
 316                                     SDValue &Offset, ISD::MemIndexedMode &AM,
 317                                     SelectionDAG &DAG) const override;
 318
 319     void computeKnownBitsForTargetNode(const SDValue Op, APInt &KnownZero,
 320                                        APInt &KnownOne,
 321                                        const SelectionDAG &DAG,
 322                                        unsigned Depth) const override;
 323
 324
 325     bool ExpandInlineAsm(CallInst *CI) const override;
 326
 327     ConstraintType getConstraintType(StringRef Constraint) const override;
 328
 329     /// Examine constraint string and operand type and determine a weight value.
 330     /// The operand object must already have been set up with the operand type.
 331     ConstraintWeight getSingleConstraintMatchWeight(
 332       AsmOperandInfo &info, const char *constraint) const override;
 333
 334     std::pair<unsigned, const TargetRegisterClass *>
 335     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 336                                  StringRef Constraint, MVT VT) const override;
 337
 338     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 339     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 340     /// true it means one of the asm constraint of the inline asm instruction
 341     /// being processed is 'm'.
 342     void LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
 343                                       std::vector<SDValue> &Ops,
 344                                       SelectionDAG &DAG) const override;
 345
 346     unsigned
 347     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 348       if (ConstraintCode == "Q")
 349         return InlineAsm::Constraint_Q;
 350       else if (ConstraintCode.size() == 2) {
 351         if (ConstraintCode[0] == 'U') {
 352           switch(ConstraintCode[1]) {
 353           default:
 354             break;
 355           case 'm':
 356             return InlineAsm::Constraint_Um;
 357           case 'n':
 358             return InlineAsm::Constraint_Un;
 359           case 'q':
 360             return InlineAsm::Constraint_Uq;
 361           case 's':
 362             return InlineAsm::Constraint_Us;
 363           case 't':
 364             return InlineAsm::Constraint_Ut;
 365           case 'v':
 366             return InlineAsm::Constraint_Uv;
 367           case 'y':
 368             return InlineAsm::Constraint_Uy;
 369           }
 370         }
 371       }
 372       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 373     }
 374
 375     const ARMSubtarget* getSubtarget() const {
 376       return Subtarget;
 377     }
 378
 379     /// getRegClassFor - Return the register class that should be used for the
 380     /// specified value type.
 381     const TargetRegisterClass *getRegClassFor(MVT VT) const override;
 382
 383     /// Returns true if a cast between SrcAS and DestAS is a noop.
 384     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override {
 385       // Addrspacecasts are always noops.
 386       return true;
 387     }
 388
 389     bool shouldAlignPointerArgs(CallInst *CI, unsigned &MinSize,
 390                                 unsigned &PrefAlign) const override;
 391
 392     /// createFastISel - This method returns a target specific FastISel object,
 393     /// or null if the target does not support "fast" ISel.
 394     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 395                              const TargetLibraryInfo *libInfo) const override;
 396
 397     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 398
 399     bool
 400     isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const override;
 401     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 402
 403     /// isFPImmLegal - Returns true if the target can instruction select the
 404     /// specified FP immediate natively. If false, the legalizer will
 405     /// materialize the FP immediate as a load from a constant pool.
 406     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 407
 408     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 409                             const CallInst &I,
 410                             unsigned Intrinsic) const override;
 411
 412     /// \brief Returns true if it is beneficial to convert a load of a constant
 413     /// to just the constant itself.
 414     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 415                                            Type *Ty) const override;
 416
 417     /// \brief Returns true if an argument of type Ty needs to be passed in a
 418     /// contiguous block of registers in calling convention CallConv.
 419     bool functionArgumentNeedsConsecutiveRegisters(
 420         Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override;
 421
 422     bool hasLoadLinkedStoreConditional() const override;
 423     Instruction *makeDMB(IRBuilder<> &Builder, ARM_MB::MemBOpt Domain) const;
 424     Value *emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
 425                           AtomicOrdering Ord) const override;
 426     Value *emitStoreConditional(IRBuilder<> &Builder, Value *Val,
 427                                 Value *Addr, AtomicOrdering Ord) const override;
 428
 429     Instruction* emitLeadingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 430                           bool IsStore, bool IsLoad) const override;
 431     Instruction* emitTrailingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 432                            bool IsStore, bool IsLoad) const override;
 433
 434     unsigned getMaxSupportedInterleaveFactor() const override { return 4; }
 435
 436     bool lowerInterleavedLoad(LoadInst *LI,
 437                               ArrayRef<ShuffleVectorInst *> Shuffles,
 438                               ArrayRef<unsigned> Indices,
 439                               unsigned Factor) const override;
 440     bool lowerInterleavedStore(StoreInst *SI, ShuffleVectorInst *SVI,
 441                                unsigned Factor) const override;
 442
 443     bool shouldExpandAtomicLoadInIR(LoadInst *LI) const override;
 444     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 445     TargetLoweringBase::AtomicRMWExpansionKind
 446     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 447
 448     bool useLoadStackGuardNode() const override;
 449
 450     bool canCombineStoreAndExtract(Type *VectorTy, Value *Idx,
 451                                    unsigned &Cost) const override;
 452
 453   protected:
 454     std::pair<const TargetRegisterClass *, uint8_t>
 455     findRepresentativeClass(const TargetRegisterInfo *TRI,
 456                             MVT VT) const override;
 457
 458   private:
 459     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 460     /// make the right decision when generating code for different targets.
 461     const ARMSubtarget *Subtarget;
 462
 463     const TargetRegisterInfo *RegInfo;
 464
 465     const InstrItineraryData *Itins;
 466
 467     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 468     ///
 469     unsigned ARMPCLabelIndex;
 470
 471     void addTypeForNEON(MVT VT, MVT PromotedLdStVT, MVT PromotedBitwiseVT);
 472     void addDRTypeForNEON(MVT VT);
 473     void addQRTypeForNEON(MVT VT);
 474     std::pair<SDValue, SDValue> getARMXALUOOp(SDValue Op, SelectionDAG &DAG, SDValue &ARMcc) const;
 475
 476     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 477     void PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
 478                           SDValue Chain, SDValue &Arg,
 479                           RegsToPassVector &RegsToPass,
 480                           CCValAssign &VA, CCValAssign &NextVA,
 481                           SDValue &StackPtr,
 482                           SmallVectorImpl<SDValue> &MemOpChains,
 483                           ISD::ArgFlagsTy Flags) const;
 484     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 485                                  SDValue &Root, SelectionDAG &DAG,
 486                                  SDLoc dl) const;
 487
 488     CallingConv::ID getEffectiveCallingConv(CallingConv::ID CC,
 489                                             bool isVarArg) const;
 490     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 491                                   bool isVarArg) const;
 492     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 493                              SDLoc dl, SelectionDAG &DAG,
 494                              const CCValAssign &VA,
 495                              ISD::ArgFlagsTy Flags) const;
 496     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 497     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 498     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 499                                     const ARMSubtarget *Subtarget) const;
 500     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 501     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 502     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 503     SDValue LowerGlobalAddressWindows(SDValue Op, SelectionDAG &DAG) const;
 504     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 505     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 506                                             SelectionDAG &DAG) const;
 507     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 508                                  SelectionDAG &DAG,
 509                                  TLSModel::Model model) const;
 510     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG) const;
 511     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 512     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 513     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 514     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 515     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 516     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 517     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 518     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 519     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 520     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 521     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 522     SDValue LowerConstantFP(SDValue Op, SelectionDAG &DAG,
 523                             const ARMSubtarget *ST) const;
 524     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
 525                               const ARMSubtarget *ST) const;
 526     SDValue LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const;
 527     SDValue LowerDivRem(SDValue Op, SelectionDAG &DAG) const;
 528     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 529     SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 530     SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 531     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) const;
 532     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 533
 534     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 535
 536     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 537     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 538     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 539     /// expanded to fmul + fadd.
 540     ///
 541     /// ARM supports both fused and unfused multiply-add operations; we already
 542     /// lower a pair of fmul and fadd to the latter so it's not clear that there
 543     /// would be a gain or that the gain would be worthwhile enough to risk
 544     /// correctness bugs.
 545     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override { return false; }
 546
 547     SDValue ReconstructShuffle(SDValue Op, SelectionDAG &DAG) const;
 548
 549     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 550                             CallingConv::ID CallConv, bool isVarArg,
 551                             const SmallVectorImpl<ISD::InputArg> &Ins,
 552                             SDLoc dl, SelectionDAG &DAG,
 553                             SmallVectorImpl<SDValue> &InVals,
 554                             bool isThisReturn, SDValue ThisVal) const;
 555
 556     SDValue
 557       LowerFormalArguments(SDValue Chain,
 558                            CallingConv::ID CallConv, bool isVarArg,
 559                            const SmallVectorImpl<ISD::InputArg> &Ins,
 560                            SDLoc dl, SelectionDAG &DAG,
 561                            SmallVectorImpl<SDValue> &InVals) const override;
 562
 563     int StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
 564                        SDLoc dl, SDValue &Chain,
 565                        const Value *OrigArg,
 566                        unsigned InRegsParamRecordIdx,
 567                        int ArgOffset,
 568                        unsigned ArgSize) const;
 569
 570     void VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
 571                               SDLoc dl, SDValue &Chain,
 572                               unsigned ArgOffset,
 573                               unsigned TotalArgRegsSaveSize,
 574                               bool ForceMutable = false) const;
 575
 576     SDValue
 577       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 578                 SmallVectorImpl<SDValue> &InVals) const override;
 579
 580     /// HandleByVal - Target-specific cleanup for ByVal support.
 581     void HandleByVal(CCState *, unsigned &, unsigned) const override;
 582
 583     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 584     /// for tail call optimization. Targets which want to do tail call
 585     /// optimization should implement this function.
 586     bool IsEligibleForTailCallOptimization(SDValue Callee,
 587                                            CallingConv::ID CalleeCC,
 588                                            bool isVarArg,
 589                                            bool isCalleeStructRet,
 590                                            bool isCallerStructRet,
 591                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 592                                     const SmallVectorImpl<SDValue> &OutVals,
 593                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 594                                            SelectionDAG& DAG) const;
 595
 596     bool CanLowerReturn(CallingConv::ID CallConv,
 597                         MachineFunction &MF, bool isVarArg,
 598                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 599                         LLVMContext &Context) const override;
 600
 601     SDValue
 602       LowerReturn(SDValue Chain,
 603                   CallingConv::ID CallConv, bool isVarArg,
 604                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 605                   const SmallVectorImpl<SDValue> &OutVals,
 606                   SDLoc dl, SelectionDAG &DAG) const override;
 607
 608     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 609
 610     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 611
 612     SDValue getCMOV(SDLoc dl, EVT VT, SDValue FalseVal, SDValue TrueVal,
 613                     SDValue ARMcc, SDValue CCR, SDValue Cmp,
 614                     SelectionDAG &DAG) const;
 615     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 616                       SDValue &ARMcc, SelectionDAG &DAG, SDLoc dl) const;
 617     SDValue getVFPCmp(SDValue LHS, SDValue RHS,
 618                       SelectionDAG &DAG, SDLoc dl) const;
 619     SDValue duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const;
 620
 621     SDValue OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const;
 622
 623     void SetupEntryBlockForSjLj(MachineInstr *MI,
 624                                 MachineBasicBlock *MBB,
 625                                 MachineBasicBlock *DispatchBB, int FI) const;
 626
 627     void EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const;
 628
 629     bool RemapAddSubWithFlags(MachineInstr *MI, MachineBasicBlock *BB) const;
 630
 631     MachineBasicBlock *EmitStructByval(MachineInstr *MI,
 632                                        MachineBasicBlock *MBB) const;
 633
 634     MachineBasicBlock *EmitLowered__chkstk(MachineInstr *MI,
 635                                            MachineBasicBlock *MBB) const;
 636   };
 637
 638   enum NEONModImmType {
 639     VMOVModImm,
 640     VMVNModImm,
 641     OtherModImm
 642   };
 643
 644   namespace ARM {
 645     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 646                              const TargetLibraryInfo *libInfo);
 647   }
 648 }
 649
 650 #endif  // ARMISELLOWERING_H