lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMISelLowering.h"
  16 #include "ARMCallingConv.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMPerfectShuffle.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/CodeGen/CallingConvLower.h"
  27 #include "llvm/CodeGen/IntrinsicLowering.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/SelectionDAG.h"
  36 #include "llvm/IR/CallingConv.h"
  37 #include "llvm/IR/Constants.h"
  38 #include "llvm/IR/Function.h"
  39 #include "llvm/IR/GlobalValue.h"
  40 #include "llvm/IR/IRBuilder.h"
  41 #include "llvm/IR/Instruction.h"
  42 #include "llvm/IR/Instructions.h"
  43 #include "llvm/IR/Intrinsics.h"
  44 #include "llvm/IR/Type.h"
  45 #include "llvm/MC/MCSectionMachO.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Target/TargetOptions.h"
  51 #include <utility>
  52 using namespace llvm;
  53
  54 #define DEBUG_TYPE "arm-isel"
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  58 STATISTIC(NumLoopByVals, "Number of loops generated for byval arguments");
  59
  60 cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 namespace {
  71   class ARMCCState : public CCState {
  72   public:
  73     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  74                SmallVectorImpl<CCValAssign> &locs, LLVMContext &C,
  75                ParmContext PC)
  76         : CCState(CC, isVarArg, MF, locs, C) {
  77       assert(((PC == Call) || (PC == Prologue)) &&
  78              "ARMCCState users must specify whether their context is call"
  79              "or prologue generation.");
  80       CallOrPrologue = PC;
  81     }
  82   };
  83 }
  84
  85 // The APCS parameter registers.
  86 static const MCPhysReg GPRArgRegs[] = {
  87   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  88 };
  89
  90 void ARMTargetLowering::addTypeForNEON(MVT VT, MVT PromotedLdStVT,
  91                                        MVT PromotedBitwiseVT) {
  92   if (VT != PromotedLdStVT) {
  93     setOperationAction(ISD::LOAD, VT, Promote);
  94     AddPromotedToType (ISD::LOAD, VT, PromotedLdStVT);
  95
  96     setOperationAction(ISD::STORE, VT, Promote);
  97     AddPromotedToType (ISD::STORE, VT, PromotedLdStVT);
  98   }
  99
 100   MVT ElemTy = VT.getVectorElementType();
 101   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 102     setOperationAction(ISD::SETCC, VT, Custom);
 103   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 104   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 105   if (ElemTy == MVT::i32) {
 106     setOperationAction(ISD::SINT_TO_FP, VT, Custom);
 107     setOperationAction(ISD::UINT_TO_FP, VT, Custom);
 108     setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 109     setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 110   } else {
 111     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 112     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 113     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 114     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 115   }
 116   setOperationAction(ISD::BUILD_VECTOR,      VT, Custom);
 117   setOperationAction(ISD::VECTOR_SHUFFLE,    VT, Custom);
 118   setOperationAction(ISD::CONCAT_VECTORS,    VT, Legal);
 119   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
 120   setOperationAction(ISD::SELECT,            VT, Expand);
 121   setOperationAction(ISD::SELECT_CC,         VT, Expand);
 122   setOperationAction(ISD::VSELECT,           VT, Expand);
 123   setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 124   if (VT.isInteger()) {
 125     setOperationAction(ISD::SHL, VT, Custom);
 126     setOperationAction(ISD::SRA, VT, Custom);
 127     setOperationAction(ISD::SRL, VT, Custom);
 128   }
 129
 130   // Promote all bit-wise operations.
 131   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 132     setOperationAction(ISD::AND, VT, Promote);
 133     AddPromotedToType (ISD::AND, VT, PromotedBitwiseVT);
 134     setOperationAction(ISD::OR,  VT, Promote);
 135     AddPromotedToType (ISD::OR,  VT, PromotedBitwiseVT);
 136     setOperationAction(ISD::XOR, VT, Promote);
 137     AddPromotedToType (ISD::XOR, VT, PromotedBitwiseVT);
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT, Expand);
 142   setOperationAction(ISD::UDIV, VT, Expand);
 143   setOperationAction(ISD::FDIV, VT, Expand);
 144   setOperationAction(ISD::SREM, VT, Expand);
 145   setOperationAction(ISD::UREM, VT, Expand);
 146   setOperationAction(ISD::FREM, VT, Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(MVT VT) {
 150   addRegisterClass(VT, &ARM::DPRRegClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(MVT VT) {
 155   addRegisterClass(VT, &ARM::DPairRegClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 ARMTargetLowering::ARMTargetLowering(const TargetMachine &TM,
 160                                      const ARMSubtarget &STI)
 161     : TargetLowering(TM), Subtarget(&STI) {
 162   RegInfo = Subtarget->getRegisterInfo();
 163   Itins = Subtarget->getInstrItineraryData();
 164
 165   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 166
 167   if (Subtarget->isTargetMachO()) {
 168     // Uses VFP for Thumb libfuncs if available.
 169     if (Subtarget->isThumb() && Subtarget->hasVFP2() &&
 170         Subtarget->hasARMOps() && !TM.Options.UseSoftFloat) {
 171       // Single-precision floating-point arithmetic.
 172       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 173       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 174       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 175       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 176
 177       // Double-precision floating-point arithmetic.
 178       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 179       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 180       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 181       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 182
 183       // Single-precision comparisons.
 184       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 185       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 186       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 187       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 188       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 189       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 190       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 191       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 192
 193       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 194       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 195       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 201
 202       // Double-precision comparisons.
 203       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 204       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 205       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 206       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 207       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 208       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 209       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 210       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 211
 212       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 220
 221       // Floating-point to integer conversions.
 222       // i64 conversions are done via library routines even when generating VFP
 223       // instructions, so use the same ones.
 224       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 225       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 226       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 228
 229       // Conversions between floating types.
 230       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 231       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 232
 233       // Integer to floating-point conversions.
 234       // i64 conversions are done via library routines even when generating VFP
 235       // instructions, so use the same ones.
 236       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 237       // e.g., __floatunsidf vs. __floatunssidfvfp.
 238       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 239       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 240       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 242     }
 243   }
 244
 245   // These libcalls are not available in 32-bit.
 246   setLibcallName(RTLIB::SHL_I128, nullptr);
 247   setLibcallName(RTLIB::SRL_I128, nullptr);
 248   setLibcallName(RTLIB::SRA_I128, nullptr);
 249
 250   if (Subtarget->isAAPCS_ABI() && !Subtarget->isTargetMachO() &&
 251       !Subtarget->isTargetWindows()) {
 252     static const struct {
 253       const RTLIB::Libcall Op;
 254       const char * const Name;
 255       const CallingConv::ID CC;
 256       const ISD::CondCode Cond;
 257     } LibraryCalls[] = {
 258       // Double-precision floating-point arithmetic helper functions
 259       // RTABI chapter 4.1.2, Table 2
 260       { RTLIB::ADD_F64, "__aeabi_dadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 261       { RTLIB::DIV_F64, "__aeabi_ddiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 262       { RTLIB::MUL_F64, "__aeabi_dmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 263       { RTLIB::SUB_F64, "__aeabi_dsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 264
 265       // Double-precision floating-point comparison helper functions
 266       // RTABI chapter 4.1.2, Table 3
 267       { RTLIB::OEQ_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 268       { RTLIB::UNE_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 269       { RTLIB::OLT_F64, "__aeabi_dcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 270       { RTLIB::OLE_F64, "__aeabi_dcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 271       { RTLIB::OGE_F64, "__aeabi_dcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 272       { RTLIB::OGT_F64, "__aeabi_dcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 273       { RTLIB::UO_F64,  "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 274       { RTLIB::O_F64,   "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 275
 276       // Single-precision floating-point arithmetic helper functions
 277       // RTABI chapter 4.1.2, Table 4
 278       { RTLIB::ADD_F32, "__aeabi_fadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 279       { RTLIB::DIV_F32, "__aeabi_fdiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 280       { RTLIB::MUL_F32, "__aeabi_fmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 281       { RTLIB::SUB_F32, "__aeabi_fsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 282
 283       // Single-precision floating-point comparison helper functions
 284       // RTABI chapter 4.1.2, Table 5
 285       { RTLIB::OEQ_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 286       { RTLIB::UNE_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 287       { RTLIB::OLT_F32, "__aeabi_fcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 288       { RTLIB::OLE_F32, "__aeabi_fcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 289       { RTLIB::OGE_F32, "__aeabi_fcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 290       { RTLIB::OGT_F32, "__aeabi_fcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 291       { RTLIB::UO_F32,  "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 292       { RTLIB::O_F32,   "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 293
 294       // Floating-point to integer conversions.
 295       // RTABI chapter 4.1.2, Table 6
 296       { RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 297       { RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 298       { RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 299       { RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 300       { RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 301       { RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 302       { RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 303       { RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 304
 305       // Conversions between floating types.
 306       // RTABI chapter 4.1.2, Table 7
 307       { RTLIB::FPROUND_F64_F32, "__aeabi_d2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 308       { RTLIB::FPROUND_F64_F16, "__aeabi_d2h", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 309       { RTLIB::FPEXT_F32_F64,   "__aeabi_f2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 310
 311       // Integer to floating-point conversions.
 312       // RTABI chapter 4.1.2, Table 8
 313       { RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 314       { RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 315       { RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 316       { RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 317       { RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 318       { RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 319       { RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 320       { RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 321
 322       // Long long helper functions
 323       // RTABI chapter 4.2, Table 9
 324       { RTLIB::MUL_I64, "__aeabi_lmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 325       { RTLIB::SHL_I64, "__aeabi_llsl", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 326       { RTLIB::SRL_I64, "__aeabi_llsr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 327       { RTLIB::SRA_I64, "__aeabi_lasr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 328
 329       // Integer division functions
 330       // RTABI chapter 4.3.1
 331       { RTLIB::SDIV_I8,  "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 332       { RTLIB::SDIV_I16, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 333       { RTLIB::SDIV_I32, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 334       { RTLIB::SDIV_I64, "__aeabi_ldivmod",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 335       { RTLIB::UDIV_I8,  "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 336       { RTLIB::UDIV_I16, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 337       { RTLIB::UDIV_I32, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 338       { RTLIB::UDIV_I64, "__aeabi_uldivmod", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 339
 340       // Memory operations
 341       // RTABI chapter 4.3.4
 342       { RTLIB::MEMCPY,  "__aeabi_memcpy",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 343       { RTLIB::MEMMOVE, "__aeabi_memmove", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 344       { RTLIB::MEMSET,  "__aeabi_memset",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 345     };
 346
 347     for (const auto &LC : LibraryCalls) {
 348       setLibcallName(LC.Op, LC.Name);
 349       setLibcallCallingConv(LC.Op, LC.CC);
 350       if (LC.Cond != ISD::SETCC_INVALID)
 351         setCmpLibcallCC(LC.Op, LC.Cond);
 352     }
 353   }
 354
 355   if (Subtarget->isTargetWindows()) {
 356     static const struct {
 357       const RTLIB::Libcall Op;
 358       const char * const Name;
 359       const CallingConv::ID CC;
 360     } LibraryCalls[] = {
 361       { RTLIB::FPTOSINT_F32_I64, "__stoi64", CallingConv::ARM_AAPCS_VFP },
 362       { RTLIB::FPTOSINT_F64_I64, "__dtoi64", CallingConv::ARM_AAPCS_VFP },
 363       { RTLIB::FPTOUINT_F32_I64, "__stou64", CallingConv::ARM_AAPCS_VFP },
 364       { RTLIB::FPTOUINT_F64_I64, "__dtou64", CallingConv::ARM_AAPCS_VFP },
 365       { RTLIB::SINTTOFP_I64_F32, "__i64tos", CallingConv::ARM_AAPCS_VFP },
 366       { RTLIB::SINTTOFP_I64_F64, "__i64tod", CallingConv::ARM_AAPCS_VFP },
 367       { RTLIB::UINTTOFP_I64_F32, "__u64tos", CallingConv::ARM_AAPCS_VFP },
 368       { RTLIB::UINTTOFP_I64_F64, "__u64tod", CallingConv::ARM_AAPCS_VFP },
 369     };
 370
 371     for (const auto &LC : LibraryCalls) {
 372       setLibcallName(LC.Op, LC.Name);
 373       setLibcallCallingConv(LC.Op, LC.CC);
 374     }
 375   }
 376
 377   // Use divmod compiler-rt calls for iOS 5.0 and later.
 378   if (Subtarget->getTargetTriple().isiOS() &&
 379       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 380     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 381     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 382   }
 383
 384   // The half <-> float conversion functions are always soft-float, but are
 385   // needed for some targets which use a hard-float calling convention by
 386   // default.
 387   if (Subtarget->isAAPCS_ABI()) {
 388     setLibcallCallingConv(RTLIB::FPROUND_F32_F16, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::FPROUND_F64_F16, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::FPEXT_F16_F32, CallingConv::ARM_AAPCS);
 391   } else {
 392     setLibcallCallingConv(RTLIB::FPROUND_F32_F16, CallingConv::ARM_APCS);
 393     setLibcallCallingConv(RTLIB::FPROUND_F64_F16, CallingConv::ARM_APCS);
 394     setLibcallCallingConv(RTLIB::FPEXT_F16_F32, CallingConv::ARM_APCS);
 395   }
 396
 397   if (Subtarget->isThumb1Only())
 398     addRegisterClass(MVT::i32, &ARM::tGPRRegClass);
 399   else
 400     addRegisterClass(MVT::i32, &ARM::GPRRegClass);
 401   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 402       !Subtarget->isThumb1Only()) {
 403     addRegisterClass(MVT::f32, &ARM::SPRRegClass);
 404     addRegisterClass(MVT::f64, &ARM::DPRRegClass);
 405   }
 406
 407   for (MVT VT : MVT::vector_valuetypes()) {
 408     for (MVT InnerVT : MVT::vector_valuetypes()) {
 409       setTruncStoreAction(VT, InnerVT, Expand);
 410       setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 411       setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 412       setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 413     }
 414
 415     setOperationAction(ISD::MULHS, VT, Expand);
 416     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 417     setOperationAction(ISD::MULHU, VT, Expand);
 418     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 419
 420     setOperationAction(ISD::BSWAP, VT, Expand);
 421   }
 422
 423   setOperationAction(ISD::ConstantFP, MVT::f32, Custom);
 424   setOperationAction(ISD::ConstantFP, MVT::f64, Custom);
 425
 426   if (Subtarget->hasNEON()) {
 427     addDRTypeForNEON(MVT::v2f32);
 428     addDRTypeForNEON(MVT::v8i8);
 429     addDRTypeForNEON(MVT::v4i16);
 430     addDRTypeForNEON(MVT::v2i32);
 431     addDRTypeForNEON(MVT::v1i64);
 432
 433     addQRTypeForNEON(MVT::v4f32);
 434     addQRTypeForNEON(MVT::v2f64);
 435     addQRTypeForNEON(MVT::v16i8);
 436     addQRTypeForNEON(MVT::v8i16);
 437     addQRTypeForNEON(MVT::v4i32);
 438     addQRTypeForNEON(MVT::v2i64);
 439
 440     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 441     // neither Neon nor VFP support any arithmetic operations on it.
 442     // The same with v4f32. But keep in mind that vadd, vsub, vmul are natively
 443     // supported for v4f32.
 444     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 445     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 446     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 447     // FIXME: Code duplication: FDIV and FREM are expanded always, see
 448     // ARMTargetLowering::addTypeForNEON method for details.
 449     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 450     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 451     // FIXME: Create unittest.
 452     // In another words, find a way when "copysign" appears in DAG with vector
 453     // operands.
 454     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 455     // FIXME: Code duplication: SETCC has custom operation action, see
 456     // ARMTargetLowering::addTypeForNEON method for details.
 457     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 458     // FIXME: Create unittest for FNEG and for FABS.
 459     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 460     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 461     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 462     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 463     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 464     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 465     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 466     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 467     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 468     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 469     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 470     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 471     // FIXME: Create unittest for FCEIL, FTRUNC, FRINT, FNEARBYINT, FFLOOR.
 472     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 473     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 474     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 475     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 476     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 477     setOperationAction(ISD::FMA, MVT::v2f64, Expand);
 478
 479     setOperationAction(ISD::FSQRT, MVT::v4f32, Expand);
 480     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 481     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 482     setOperationAction(ISD::FPOWI, MVT::v4f32, Expand);
 483     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 484     setOperationAction(ISD::FLOG, MVT::v4f32, Expand);
 485     setOperationAction(ISD::FLOG2, MVT::v4f32, Expand);
 486     setOperationAction(ISD::FLOG10, MVT::v4f32, Expand);
 487     setOperationAction(ISD::FEXP, MVT::v4f32, Expand);
 488     setOperationAction(ISD::FEXP2, MVT::v4f32, Expand);
 489     setOperationAction(ISD::FCEIL, MVT::v4f32, Expand);
 490     setOperationAction(ISD::FTRUNC, MVT::v4f32, Expand);
 491     setOperationAction(ISD::FRINT, MVT::v4f32, Expand);
 492     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Expand);
 493     setOperationAction(ISD::FFLOOR, MVT::v4f32, Expand);
 494
 495     // Mark v2f32 intrinsics.
 496     setOperationAction(ISD::FSQRT, MVT::v2f32, Expand);
 497     setOperationAction(ISD::FSIN, MVT::v2f32, Expand);
 498     setOperationAction(ISD::FCOS, MVT::v2f32, Expand);
 499     setOperationAction(ISD::FPOWI, MVT::v2f32, Expand);
 500     setOperationAction(ISD::FPOW, MVT::v2f32, Expand);
 501     setOperationAction(ISD::FLOG, MVT::v2f32, Expand);
 502     setOperationAction(ISD::FLOG2, MVT::v2f32, Expand);
 503     setOperationAction(ISD::FLOG10, MVT::v2f32, Expand);
 504     setOperationAction(ISD::FEXP, MVT::v2f32, Expand);
 505     setOperationAction(ISD::FEXP2, MVT::v2f32, Expand);
 506     setOperationAction(ISD::FCEIL, MVT::v2f32, Expand);
 507     setOperationAction(ISD::FTRUNC, MVT::v2f32, Expand);
 508     setOperationAction(ISD::FRINT, MVT::v2f32, Expand);
 509     setOperationAction(ISD::FNEARBYINT, MVT::v2f32, Expand);
 510     setOperationAction(ISD::FFLOOR, MVT::v2f32, Expand);
 511
 512     // Neon does not support some operations on v1i64 and v2i64 types.
 513     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 514     // Custom handling for some quad-vector types to detect VMULL.
 515     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 516     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 517     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 518     // Custom handling for some vector types to avoid expensive expansions
 519     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 520     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 521     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 522     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 523     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 524     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 525     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 526     // a destination type that is wider than the source, and nor does
 527     // it have a FP_TO_[SU]INT instruction with a narrower destination than
 528     // source.
 529     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 530     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 531     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 532     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 533
 534     setOperationAction(ISD::FP_ROUND,   MVT::v2f32, Expand);
 535     setOperationAction(ISD::FP_EXTEND,  MVT::v2f64, Expand);
 536
 537     // NEON does not have single instruction CTPOP for vectors with element
 538     // types wider than 8-bits.  However, custom lowering can leverage the
 539     // v8i8/v16i8 vcnt instruction.
 540     setOperationAction(ISD::CTPOP,      MVT::v2i32, Custom);
 541     setOperationAction(ISD::CTPOP,      MVT::v4i32, Custom);
 542     setOperationAction(ISD::CTPOP,      MVT::v4i16, Custom);
 543     setOperationAction(ISD::CTPOP,      MVT::v8i16, Custom);
 544
 545     // NEON only has FMA instructions as of VFP4.
 546     if (!Subtarget->hasVFP4()) {
 547       setOperationAction(ISD::FMA, MVT::v2f32, Expand);
 548       setOperationAction(ISD::FMA, MVT::v4f32, Expand);
 549     }
 550
 551     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 552     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 553     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 554     setTargetDAGCombine(ISD::SHL);
 555     setTargetDAGCombine(ISD::SRL);
 556     setTargetDAGCombine(ISD::SRA);
 557     setTargetDAGCombine(ISD::SIGN_EXTEND);
 558     setTargetDAGCombine(ISD::ZERO_EXTEND);
 559     setTargetDAGCombine(ISD::ANY_EXTEND);
 560     setTargetDAGCombine(ISD::SELECT_CC);
 561     setTargetDAGCombine(ISD::BUILD_VECTOR);
 562     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 563     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 564     setTargetDAGCombine(ISD::STORE);
 565     setTargetDAGCombine(ISD::FP_TO_SINT);
 566     setTargetDAGCombine(ISD::FP_TO_UINT);
 567     setTargetDAGCombine(ISD::FDIV);
 568
 569     // It is legal to extload from v4i8 to v4i16 or v4i32.
 570     MVT Tys[6] = {MVT::v8i8, MVT::v4i8, MVT::v2i8,
 571                   MVT::v4i16, MVT::v2i16,
 572                   MVT::v2i32};
 573     for (unsigned i = 0; i < 6; ++i) {
 574       for (MVT VT : MVT::integer_vector_valuetypes()) {
 575         setLoadExtAction(ISD::EXTLOAD, VT, Tys[i], Legal);
 576         setLoadExtAction(ISD::ZEXTLOAD, VT, Tys[i], Legal);
 577         setLoadExtAction(ISD::SEXTLOAD, VT, Tys[i], Legal);
 578       }
 579     }
 580   }
 581
 582   // ARM and Thumb2 support UMLAL/SMLAL.
 583   if (!Subtarget->isThumb1Only())
 584     setTargetDAGCombine(ISD::ADDC);
 585
 586   if (Subtarget->isFPOnlySP()) {
 587     // When targetting a floating-point unit with only single-precision
 588     // operations, f64 is legal for the few double-precision instructions which
 589     // are present However, no double-precision operations other than moves,
 590     // loads and stores are provided by the hardware.
 591     setOperationAction(ISD::FADD,       MVT::f64, Expand);
 592     setOperationAction(ISD::FSUB,       MVT::f64, Expand);
 593     setOperationAction(ISD::FMUL,       MVT::f64, Expand);
 594     setOperationAction(ISD::FMA,        MVT::f64, Expand);
 595     setOperationAction(ISD::FDIV,       MVT::f64, Expand);
 596     setOperationAction(ISD::FREM,       MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN,  MVT::f64, Expand);
 598     setOperationAction(ISD::FGETSIGN,   MVT::f64, Expand);
 599     setOperationAction(ISD::FNEG,       MVT::f64, Expand);
 600     setOperationAction(ISD::FABS,       MVT::f64, Expand);
 601     setOperationAction(ISD::FSQRT,      MVT::f64, Expand);
 602     setOperationAction(ISD::FSIN,       MVT::f64, Expand);
 603     setOperationAction(ISD::FCOS,       MVT::f64, Expand);
 604     setOperationAction(ISD::FPOWI,      MVT::f64, Expand);
 605     setOperationAction(ISD::FPOW,       MVT::f64, Expand);
 606     setOperationAction(ISD::FLOG,       MVT::f64, Expand);
 607     setOperationAction(ISD::FLOG2,      MVT::f64, Expand);
 608     setOperationAction(ISD::FLOG10,     MVT::f64, Expand);
 609     setOperationAction(ISD::FEXP,       MVT::f64, Expand);
 610     setOperationAction(ISD::FEXP2,      MVT::f64, Expand);
 611     setOperationAction(ISD::FCEIL,      MVT::f64, Expand);
 612     setOperationAction(ISD::FTRUNC,     MVT::f64, Expand);
 613     setOperationAction(ISD::FRINT,      MVT::f64, Expand);
 614     setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 615     setOperationAction(ISD::FFLOOR,     MVT::f64, Expand);
 616     setOperationAction(ISD::FP_ROUND,   MVT::f32, Custom);
 617     setOperationAction(ISD::FP_EXTEND,  MVT::f64, Custom);
 618   }
 619
 620   computeRegisterProperties();
 621
 622   // ARM does not have floating-point extending loads.
 623   for (MVT VT : MVT::fp_valuetypes()) {
 624     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 625     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 626   }
 627
 628   // ... or truncating stores
 629   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 630   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 631   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 632
 633   // ARM does not have i1 sign extending load.
 634   for (MVT VT : MVT::integer_valuetypes())
 635     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 636
 637   // ARM supports all 4 flavors of integer indexed load / store.
 638   if (!Subtarget->isThumb1Only()) {
 639     for (unsigned im = (unsigned)ISD::PRE_INC;
 640          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 641       setIndexedLoadAction(im,  MVT::i1,  Legal);
 642       setIndexedLoadAction(im,  MVT::i8,  Legal);
 643       setIndexedLoadAction(im,  MVT::i16, Legal);
 644       setIndexedLoadAction(im,  MVT::i32, Legal);
 645       setIndexedStoreAction(im, MVT::i1,  Legal);
 646       setIndexedStoreAction(im, MVT::i8,  Legal);
 647       setIndexedStoreAction(im, MVT::i16, Legal);
 648       setIndexedStoreAction(im, MVT::i32, Legal);
 649     }
 650   }
 651
 652   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 653   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 654   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 655   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 656
 657   // i64 operation support.
 658   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 659   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 660   if (Subtarget->isThumb1Only()) {
 661     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 662     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 663   }
 664   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 665       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 666     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 667
 668   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 669   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 670   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 671   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 672   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 673
 674   if (!Subtarget->isThumb1Only()) {
 675     // FIXME: We should do this for Thumb1 as well.
 676     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 677     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 678     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 679     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 680   }
 681
 682   // ARM does not have ROTL.
 683   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 684   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 685   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 686   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 687     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 688
 689   // These just redirect to CTTZ and CTLZ on ARM.
 690   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i32  , Expand);
 691   setOperationAction(ISD::CTLZ_ZERO_UNDEF  , MVT::i32  , Expand);
 692
 693   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Custom);
 694
 695   // Only ARMv6 has BSWAP.
 696   if (!Subtarget->hasV6Ops())
 697     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 698
 699   if (!(Subtarget->hasDivide() && Subtarget->isThumb2()) &&
 700       !(Subtarget->hasDivideInARMMode() && !Subtarget->isThumb())) {
 701     // These are expanded into libcalls if the cpu doesn't have HW divider.
 702     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 703     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 704   }
 705
 706   // FIXME: Also set divmod for SREM on EABI
 707   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 708   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 709   // Register based DivRem for AEABI (RTABI 4.2)
 710   if (Subtarget->isTargetAEABI()) {
 711     setLibcallName(RTLIB::SDIVREM_I8,  "__aeabi_idivmod");
 712     setLibcallName(RTLIB::SDIVREM_I16, "__aeabi_idivmod");
 713     setLibcallName(RTLIB::SDIVREM_I32, "__aeabi_idivmod");
 714     setLibcallName(RTLIB::SDIVREM_I64, "__aeabi_ldivmod");
 715     setLibcallName(RTLIB::UDIVREM_I8,  "__aeabi_uidivmod");
 716     setLibcallName(RTLIB::UDIVREM_I16, "__aeabi_uidivmod");
 717     setLibcallName(RTLIB::UDIVREM_I32, "__aeabi_uidivmod");
 718     setLibcallName(RTLIB::UDIVREM_I64, "__aeabi_uldivmod");
 719
 720     setLibcallCallingConv(RTLIB::SDIVREM_I8, CallingConv::ARM_AAPCS);
 721     setLibcallCallingConv(RTLIB::SDIVREM_I16, CallingConv::ARM_AAPCS);
 722     setLibcallCallingConv(RTLIB::SDIVREM_I32, CallingConv::ARM_AAPCS);
 723     setLibcallCallingConv(RTLIB::SDIVREM_I64, CallingConv::ARM_AAPCS);
 724     setLibcallCallingConv(RTLIB::UDIVREM_I8, CallingConv::ARM_AAPCS);
 725     setLibcallCallingConv(RTLIB::UDIVREM_I16, CallingConv::ARM_AAPCS);
 726     setLibcallCallingConv(RTLIB::UDIVREM_I32, CallingConv::ARM_AAPCS);
 727     setLibcallCallingConv(RTLIB::UDIVREM_I64, CallingConv::ARM_AAPCS);
 728
 729     setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
 730     setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 731   } else {
 732     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 733     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 734   }
 735
 736   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 737   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 738   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 739   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 740   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 741
 742   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 743
 744   // Use the default implementation.
 745   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 746   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 747   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 748   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 749   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 750   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 751
 752   if (!Subtarget->isTargetMachO()) {
 753     // Non-MachO platforms may return values in these registers via the
 754     // personality function.
 755     setExceptionPointerRegister(ARM::R0);
 756     setExceptionSelectorRegister(ARM::R1);
 757   }
 758
 759   if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
 760     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 761   else
 762     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 763
 764   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 765   // the default expansion. If we are targeting a single threaded system,
 766   // then set them all for expand so we can lower them later into their
 767   // non-atomic form.
 768   if (TM.Options.ThreadModel == ThreadModel::Single)
 769     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other, Expand);
 770   else if (Subtarget->hasAnyDataBarrier() && !Subtarget->isThumb1Only()) {
 771     // ATOMIC_FENCE needs custom lowering; the others should have been expanded
 772     // to ldrex/strex loops already.
 773     setOperationAction(ISD::ATOMIC_FENCE,     MVT::Other, Custom);
 774
 775     // On v8, we have particularly efficient implementations of atomic fences
 776     // if they can be combined with nearby atomic loads and stores.
 777     if (!Subtarget->hasV8Ops()) {
 778       // Automatically insert fences (dmb ish) around ATOMIC_SWAP etc.
 779       setInsertFencesForAtomic(true);
 780     }
 781   } else {
 782     // If there's anything we can use as a barrier, go through custom lowering
 783     // for ATOMIC_FENCE.
 784     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other,
 785                        Subtarget->hasAnyDataBarrier() ? Custom : Expand);
 786
 787     // Set them all for expansion, which will force libcalls.
 788     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 789     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 790     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 791     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 792     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 793     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 794     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 795     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 796     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 797     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 798     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 799     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 800     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 801     // Unordered/Monotonic case.
 802     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 803     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 804   }
 805
 806   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 807
 808   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 809   if (!Subtarget->hasV6Ops()) {
 810     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 811     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 812   }
 813   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 814
 815   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 816       !Subtarget->isThumb1Only()) {
 817     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 818     // iff target supports vfp2.
 819     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 820     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 821   }
 822
 823   // We want to custom lower some of our intrinsics.
 824   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 825   if (Subtarget->isTargetDarwin()) {
 826     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 827     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 828     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 829   }
 830
 831   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 832   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 833   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 834   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 835   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 836   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 837   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 838   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 839   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 840
 841   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 842   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 843   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 844   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 845   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 846
 847   // We don't support sin/cos/fmod/copysign/pow
 848   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 849   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 850   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 851   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 852   setOperationAction(ISD::FSINCOS,   MVT::f64, Expand);
 853   setOperationAction(ISD::FSINCOS,   MVT::f32, Expand);
 854   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 855   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 856   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 857       !Subtarget->isThumb1Only()) {
 858     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 859     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 860   }
 861   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 862   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 863
 864   if (!Subtarget->hasVFP4()) {
 865     setOperationAction(ISD::FMA, MVT::f64, Expand);
 866     setOperationAction(ISD::FMA, MVT::f32, Expand);
 867   }
 868
 869   // Various VFP goodness
 870   if (!TM.Options.UseSoftFloat && !Subtarget->isThumb1Only()) {
 871     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 872     if (Subtarget->hasVFP2()) {
 873       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 874       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 875       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 876       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 877     }
 878
 879     // FP-ARMv8 adds f64 <-> f16 conversion. Before that it should be expanded.
 880     if (!Subtarget->hasFPARMv8() || Subtarget->isFPOnlySP()) {
 881       setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 882       setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 883     }
 884
 885     // fp16 is a special v7 extension that adds f16 <-> f32 conversions.
 886     if (!Subtarget->hasFP16()) {
 887       setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 888       setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 889     }
 890   }
 891
 892   // Combine sin / cos into one node or libcall if possible.
 893   if (Subtarget->hasSinCos()) {
 894     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
 895     setLibcallName(RTLIB::SINCOS_F64, "sincos");
 896     if (Subtarget->getTargetTriple().isiOS()) {
 897       // For iOS, we don't want to the normal expansion of a libcall to
 898       // sincos. We want to issue a libcall to __sincos_stret.
 899       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 900       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 901     }
 902   }
 903
 904   // FP-ARMv8 implements a lot of rounding-like FP operations.
 905   if (Subtarget->hasFPARMv8()) {
 906     setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 907     setOperationAction(ISD::FCEIL, MVT::f32, Legal);
 908     setOperationAction(ISD::FROUND, MVT::f32, Legal);
 909     setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 910     setOperationAction(ISD::FNEARBYINT, MVT::f32, Legal);
 911     setOperationAction(ISD::FRINT, MVT::f32, Legal);
 912     if (!Subtarget->isFPOnlySP()) {
 913       setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 914       setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 915       setOperationAction(ISD::FROUND, MVT::f64, Legal);
 916       setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 917       setOperationAction(ISD::FNEARBYINT, MVT::f64, Legal);
 918       setOperationAction(ISD::FRINT, MVT::f64, Legal);
 919     }
 920   }
 921   // We have target-specific dag combine patterns for the following nodes:
 922   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 923   setTargetDAGCombine(ISD::ADD);
 924   setTargetDAGCombine(ISD::SUB);
 925   setTargetDAGCombine(ISD::MUL);
 926   setTargetDAGCombine(ISD::AND);
 927   setTargetDAGCombine(ISD::OR);
 928   setTargetDAGCombine(ISD::XOR);
 929
 930   if (Subtarget->hasV6Ops())
 931     setTargetDAGCombine(ISD::SRL);
 932
 933   setStackPointerRegisterToSaveRestore(ARM::SP);
 934
 935   if (TM.Options.UseSoftFloat || Subtarget->isThumb1Only() ||
 936       !Subtarget->hasVFP2())
 937     setSchedulingPreference(Sched::RegPressure);
 938   else
 939     setSchedulingPreference(Sched::Hybrid);
 940
 941   //// temporary - rewrite interface to use type
 942   MaxStoresPerMemset = 8;
 943   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
 944   MaxStoresPerMemcpy = 4; // For @llvm.memcpy -> sequence of stores
 945   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 946   MaxStoresPerMemmove = 4; // For @llvm.memmove -> sequence of stores
 947   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 948
 949   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 950   // are at least 4 bytes aligned.
 951   setMinStackArgumentAlignment(4);
 952
 953   // Prefer likely predicted branches to selects on out-of-order cores.
 954   PredictableSelectIsExpensive = Subtarget->isLikeA9();
 955
 956   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 957 }
 958
 959 // FIXME: It might make sense to define the representative register class as the
 960 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 961 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 962 // SPR's representative would be DPR_VFP2. This should work well if register
 963 // pressure tracking were modified such that a register use would increment the
 964 // pressure of the register class's representative and all of it's super
 965 // classes' representatives transitively. We have not implemented this because
 966 // of the difficulty prior to coalescing of modeling operand register classes
 967 // due to the common occurrence of cross class copies and subregister insertions
 968 // and extractions.
 969 std::pair<const TargetRegisterClass*, uint8_t>
 970 ARMTargetLowering::findRepresentativeClass(MVT VT) const{
 971   const TargetRegisterClass *RRC = nullptr;
 972   uint8_t Cost = 1;
 973   switch (VT.SimpleTy) {
 974   default:
 975     return TargetLowering::findRepresentativeClass(VT);
 976   // Use DPR as representative register class for all floating point
 977   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 978   // the cost is 1 for both f32 and f64.
 979   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 980   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 981     RRC = &ARM::DPRRegClass;
 982     // When NEON is used for SP, only half of the register file is available
 983     // because operations that define both SP and DP results will be constrained
 984     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 985     // coalescing by double-counting the SP regs. See the FIXME above.
 986     if (Subtarget->useNEONForSinglePrecisionFP())
 987       Cost = 2;
 988     break;
 989   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 990   case MVT::v4f32: case MVT::v2f64:
 991     RRC = &ARM::DPRRegClass;
 992     Cost = 2;
 993     break;
 994   case MVT::v4i64:
 995     RRC = &ARM::DPRRegClass;
 996     Cost = 4;
 997     break;
 998   case MVT::v8i64:
 999     RRC = &ARM::DPRRegClass;
1000     Cost = 8;
1001     break;
1002   }
1003   return std::make_pair(RRC, Cost);
1004 }
1005
1006 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
1007   switch (Opcode) {
1008   default: return nullptr;
1009   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
1010   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
1011   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
1012   case ARMISD::CALL:          return "ARMISD::CALL";
1013   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
1014   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
1015   case ARMISD::tCALL:         return "ARMISD::tCALL";
1016   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
1017   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
1018   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
1019   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
1020   case ARMISD::INTRET_FLAG:   return "ARMISD::INTRET_FLAG";
1021   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
1022   case ARMISD::CMP:           return "ARMISD::CMP";
1023   case ARMISD::CMN:           return "ARMISD::CMN";
1024   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
1025   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
1026   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
1027   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
1028   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
1029
1030   case ARMISD::CMOV:          return "ARMISD::CMOV";
1031
1032   case ARMISD::RBIT:          return "ARMISD::RBIT";
1033
1034   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
1035   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
1036   case ARMISD::SITOF:         return "ARMISD::SITOF";
1037   case ARMISD::UITOF:         return "ARMISD::UITOF";
1038
1039   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
1040   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
1041   case ARMISD::RRX:           return "ARMISD::RRX";
1042
1043   case ARMISD::ADDC:          return "ARMISD::ADDC";
1044   case ARMISD::ADDE:          return "ARMISD::ADDE";
1045   case ARMISD::SUBC:          return "ARMISD::SUBC";
1046   case ARMISD::SUBE:          return "ARMISD::SUBE";
1047
1048   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
1049   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
1050
1051   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
1052   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
1053
1054   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
1055
1056   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
1057
1058   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
1059
1060   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
1061
1062   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
1063
1064   case ARMISD::WIN__CHKSTK:   return "ARMISD:::WIN__CHKSTK";
1065
1066   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
1067   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
1068   case ARMISD::VCGE:          return "ARMISD::VCGE";
1069   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
1070   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
1071   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
1072   case ARMISD::VCGT:          return "ARMISD::VCGT";
1073   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
1074   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
1075   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
1076   case ARMISD::VTST:          return "ARMISD::VTST";
1077
1078   case ARMISD::VSHL:          return "ARMISD::VSHL";
1079   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
1080   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
1081   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
1082   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
1083   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
1084   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
1085   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
1086   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
1087   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
1088   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
1089   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
1090   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
1091   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
1092   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
1093   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
1094   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
1095   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
1096   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
1097   case ARMISD::VMOVFPIMM:     return "ARMISD::VMOVFPIMM";
1098   case ARMISD::VDUP:          return "ARMISD::VDUP";
1099   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
1100   case ARMISD::VEXT:          return "ARMISD::VEXT";
1101   case ARMISD::VREV64:        return "ARMISD::VREV64";
1102   case ARMISD::VREV32:        return "ARMISD::VREV32";
1103   case ARMISD::VREV16:        return "ARMISD::VREV16";
1104   case ARMISD::VZIP:          return "ARMISD::VZIP";
1105   case ARMISD::VUZP:          return "ARMISD::VUZP";
1106   case ARMISD::VTRN:          return "ARMISD::VTRN";
1107   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
1108   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
1109   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
1110   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
1111   case ARMISD::UMLAL:         return "ARMISD::UMLAL";
1112   case ARMISD::SMLAL:         return "ARMISD::SMLAL";
1113   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
1114   case ARMISD::FMAX:          return "ARMISD::FMAX";
1115   case ARMISD::FMIN:          return "ARMISD::FMIN";
1116   case ARMISD::VMAXNM:        return "ARMISD::VMAX";
1117   case ARMISD::VMINNM:        return "ARMISD::VMIN";
1118   case ARMISD::BFI:           return "ARMISD::BFI";
1119   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
1120   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
1121   case ARMISD::VBSL:          return "ARMISD::VBSL";
1122   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
1123   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
1124   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
1125   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
1126   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
1127   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
1128   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
1129   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
1130   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
1131   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
1132   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
1133   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
1134   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
1135   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
1136   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
1137   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
1138   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
1139   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
1140   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
1141   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
1142   }
1143 }
1144
1145 EVT ARMTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1146   if (!VT.isVector()) return getPointerTy();
1147   return VT.changeVectorElementTypeToInteger();
1148 }
1149
1150 /// getRegClassFor - Return the register class that should be used for the
1151 /// specified value type.
1152 const TargetRegisterClass *ARMTargetLowering::getRegClassFor(MVT VT) const {
1153   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
1154   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
1155   // load / store 4 to 8 consecutive D registers.
1156   if (Subtarget->hasNEON()) {
1157     if (VT == MVT::v4i64)
1158       return &ARM::QQPRRegClass;
1159     if (VT == MVT::v8i64)
1160       return &ARM::QQQQPRRegClass;
1161   }
1162   return TargetLowering::getRegClassFor(VT);
1163 }
1164
1165 // Create a fast isel object.
1166 FastISel *
1167 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1168                                   const TargetLibraryInfo *libInfo) const {
1169   return ARM::createFastISel(funcInfo, libInfo);
1170 }
1171
1172 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
1173 /// be used for loads / stores from the global.
1174 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
1175   return (Subtarget->isThumb1Only() ? 127 : 4095);
1176 }
1177
1178 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
1179   unsigned NumVals = N->getNumValues();
1180   if (!NumVals)
1181     return Sched::RegPressure;
1182
1183   for (unsigned i = 0; i != NumVals; ++i) {
1184     EVT VT = N->getValueType(i);
1185     if (VT == MVT::Glue || VT == MVT::Other)
1186       continue;
1187     if (VT.isFloatingPoint() || VT.isVector())
1188       return Sched::ILP;
1189   }
1190
1191   if (!N->isMachineOpcode())
1192     return Sched::RegPressure;
1193
1194   // Load are scheduled for latency even if there instruction itinerary
1195   // is not available.
1196   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
1197   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1198
1199   if (MCID.getNumDefs() == 0)
1200     return Sched::RegPressure;
1201   if (!Itins->isEmpty() &&
1202       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1203     return Sched::ILP;
1204
1205   return Sched::RegPressure;
1206 }
1207
1208 //===----------------------------------------------------------------------===//
1209 // Lowering Code
1210 //===----------------------------------------------------------------------===//
1211
1212 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1213 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1214   switch (CC) {
1215   default: llvm_unreachable("Unknown condition code!");
1216   case ISD::SETNE:  return ARMCC::NE;
1217   case ISD::SETEQ:  return ARMCC::EQ;
1218   case ISD::SETGT:  return ARMCC::GT;
1219   case ISD::SETGE:  return ARMCC::GE;
1220   case ISD::SETLT:  return ARMCC::LT;
1221   case ISD::SETLE:  return ARMCC::LE;
1222   case ISD::SETUGT: return ARMCC::HI;
1223   case ISD::SETUGE: return ARMCC::HS;
1224   case ISD::SETULT: return ARMCC::LO;
1225   case ISD::SETULE: return ARMCC::LS;
1226   }
1227 }
1228
1229 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1230 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1231                         ARMCC::CondCodes &CondCode2) {
1232   CondCode2 = ARMCC::AL;
1233   switch (CC) {
1234   default: llvm_unreachable("Unknown FP condition!");
1235   case ISD::SETEQ:
1236   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1237   case ISD::SETGT:
1238   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1239   case ISD::SETGE:
1240   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1241   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1242   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1243   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1244   case ISD::SETO:   CondCode = ARMCC::VC; break;
1245   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1246   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1247   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1248   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1249   case ISD::SETLT:
1250   case ISD::SETULT: CondCode = ARMCC::LT; break;
1251   case ISD::SETLE:
1252   case ISD::SETULE: CondCode = ARMCC::LE; break;
1253   case ISD::SETNE:
1254   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1255   }
1256 }
1257
1258 //===----------------------------------------------------------------------===//
1259 //                      Calling Convention Implementation
1260 //===----------------------------------------------------------------------===//
1261
1262 #include "ARMGenCallingConv.inc"
1263
1264 /// getEffectiveCallingConv - Get the effective calling convention, taking into
1265 /// account presence of floating point hardware and calling convention
1266 /// limitations, such as support for variadic functions.
1267 CallingConv::ID
1268 ARMTargetLowering::getEffectiveCallingConv(CallingConv::ID CC,
1269                                            bool isVarArg) const {
1270   switch (CC) {
1271   default:
1272     llvm_unreachable("Unsupported calling convention");
1273   case CallingConv::ARM_AAPCS:
1274   case CallingConv::ARM_APCS:
1275   case CallingConv::GHC:
1276     return CC;
1277   case CallingConv::ARM_AAPCS_VFP:
1278     return isVarArg ? CallingConv::ARM_AAPCS : CallingConv::ARM_AAPCS_VFP;
1279   case CallingConv::C:
1280     if (!Subtarget->isAAPCS_ABI())
1281       return CallingConv::ARM_APCS;
1282     else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() &&
1283              getTargetMachine().Options.FloatABIType == FloatABI::Hard &&
1284              !isVarArg)
1285       return CallingConv::ARM_AAPCS_VFP;
1286     else
1287       return CallingConv::ARM_AAPCS;
1288   case CallingConv::Fast:
1289     if (!Subtarget->isAAPCS_ABI()) {
1290       if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1291         return CallingConv::Fast;
1292       return CallingConv::ARM_APCS;
1293     } else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1294       return CallingConv::ARM_AAPCS_VFP;
1295     else
1296       return CallingConv::ARM_AAPCS;
1297   }
1298 }
1299
1300 /// CCAssignFnForNode - Selects the correct CCAssignFn for the given
1301 /// CallingConvention.
1302 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1303                                                  bool Return,
1304                                                  bool isVarArg) const {
1305   switch (getEffectiveCallingConv(CC, isVarArg)) {
1306   default:
1307     llvm_unreachable("Unsupported calling convention");
1308   case CallingConv::ARM_APCS:
1309     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1310   case CallingConv::ARM_AAPCS:
1311     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1312   case CallingConv::ARM_AAPCS_VFP:
1313     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1314   case CallingConv::Fast:
1315     return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1316   case CallingConv::GHC:
1317     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS_GHC);
1318   }
1319 }
1320
1321 /// LowerCallResult - Lower the result values of a call into the
1322 /// appropriate copies out of appropriate physical registers.
1323 SDValue
1324 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1325                                    CallingConv::ID CallConv, bool isVarArg,
1326                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1327                                    SDLoc dl, SelectionDAG &DAG,
1328                                    SmallVectorImpl<SDValue> &InVals,
1329                                    bool isThisReturn, SDValue ThisVal) const {
1330
1331   // Assign locations to each value returned by this call.
1332   SmallVector<CCValAssign, 16> RVLocs;
1333   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
1334                     *DAG.getContext(), Call);
1335   CCInfo.AnalyzeCallResult(Ins,
1336                            CCAssignFnForNode(CallConv, /* Return*/ true,
1337                                              isVarArg));
1338
1339   // Copy all of the result registers out of their specified physreg.
1340   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1341     CCValAssign VA = RVLocs[i];
1342
1343     // Pass 'this' value directly from the argument to return value, to avoid
1344     // reg unit interference
1345     if (i == 0 && isThisReturn) {
1346       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i32 &&
1347              "unexpected return calling convention register assignment");
1348       InVals.push_back(ThisVal);
1349       continue;
1350     }
1351
1352     SDValue Val;
1353     if (VA.needsCustom()) {
1354       // Handle f64 or half of a v2f64.
1355       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1356                                       InFlag);
1357       Chain = Lo.getValue(1);
1358       InFlag = Lo.getValue(2);
1359       VA = RVLocs[++i]; // skip ahead to next loc
1360       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1361                                       InFlag);
1362       Chain = Hi.getValue(1);
1363       InFlag = Hi.getValue(2);
1364       if (!Subtarget->isLittle())
1365         std::swap (Lo, Hi);
1366       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1367
1368       if (VA.getLocVT() == MVT::v2f64) {
1369         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1370         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1371                           DAG.getConstant(0, MVT::i32));
1372
1373         VA = RVLocs[++i]; // skip ahead to next loc
1374         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1375         Chain = Lo.getValue(1);
1376         InFlag = Lo.getValue(2);
1377         VA = RVLocs[++i]; // skip ahead to next loc
1378         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1379         Chain = Hi.getValue(1);
1380         InFlag = Hi.getValue(2);
1381         if (!Subtarget->isLittle())
1382           std::swap (Lo, Hi);
1383         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1384         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1385                           DAG.getConstant(1, MVT::i32));
1386       }
1387     } else {
1388       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1389                                InFlag);
1390       Chain = Val.getValue(1);
1391       InFlag = Val.getValue(2);
1392     }
1393
1394     switch (VA.getLocInfo()) {
1395     default: llvm_unreachable("Unknown loc info!");
1396     case CCValAssign::Full: break;
1397     case CCValAssign::BCvt:
1398       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1399       break;
1400     }
1401
1402     InVals.push_back(Val);
1403   }
1404
1405   return Chain;
1406 }
1407
1408 /// LowerMemOpCallTo - Store the argument to the stack.
1409 SDValue
1410 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1411                                     SDValue StackPtr, SDValue Arg,
1412                                     SDLoc dl, SelectionDAG &DAG,
1413                                     const CCValAssign &VA,
1414                                     ISD::ArgFlagsTy Flags) const {
1415   unsigned LocMemOffset = VA.getLocMemOffset();
1416   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1417   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1418   return DAG.getStore(Chain, dl, Arg, PtrOff,
1419                       MachinePointerInfo::getStack(LocMemOffset),
1420                       false, false, 0);
1421 }
1422
1423 void ARMTargetLowering::PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
1424                                          SDValue Chain, SDValue &Arg,
1425                                          RegsToPassVector &RegsToPass,
1426                                          CCValAssign &VA, CCValAssign &NextVA,
1427                                          SDValue &StackPtr,
1428                                          SmallVectorImpl<SDValue> &MemOpChains,
1429                                          ISD::ArgFlagsTy Flags) const {
1430
1431   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1432                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1433   unsigned id = Subtarget->isLittle() ? 0 : 1;
1434   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd.getValue(id)));
1435
1436   if (NextVA.isRegLoc())
1437     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1-id)));
1438   else {
1439     assert(NextVA.isMemLoc());
1440     if (!StackPtr.getNode())
1441       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1442
1443     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1-id),
1444                                            dl, DAG, NextVA,
1445                                            Flags));
1446   }
1447 }
1448
1449 /// LowerCall - Lowering a call into a callseq_start <-
1450 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1451 /// nodes.
1452 SDValue
1453 ARMTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1454                              SmallVectorImpl<SDValue> &InVals) const {
1455   SelectionDAG &DAG                     = CLI.DAG;
1456   SDLoc &dl                          = CLI.DL;
1457   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1458   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1459   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1460   SDValue Chain                         = CLI.Chain;
1461   SDValue Callee                        = CLI.Callee;
1462   bool &isTailCall                      = CLI.IsTailCall;
1463   CallingConv::ID CallConv              = CLI.CallConv;
1464   bool doesNotRet                       = CLI.DoesNotReturn;
1465   bool isVarArg                         = CLI.IsVarArg;
1466
1467   MachineFunction &MF = DAG.getMachineFunction();
1468   bool isStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1469   bool isThisReturn   = false;
1470   bool isSibCall      = false;
1471
1472   // Disable tail calls if they're not supported.
1473   if (!Subtarget->supportsTailCall() || MF.getTarget().Options.DisableTailCalls)
1474     isTailCall = false;
1475
1476   if (isTailCall) {
1477     // Check if it's really possible to do a tail call.
1478     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1479                     isVarArg, isStructRet, MF.getFunction()->hasStructRetAttr(),
1480                                                    Outs, OutVals, Ins, DAG);
1481     if (!isTailCall && CLI.CS && CLI.CS->isMustTailCall())
1482       report_fatal_error("failed to perform tail call elimination on a call "
1483                          "site marked musttail");
1484     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1485     // detected sibcalls.
1486     if (isTailCall) {
1487       ++NumTailCalls;
1488       isSibCall = true;
1489     }
1490   }
1491
1492   // Analyze operands of the call, assigning locations to each operand.
1493   SmallVector<CCValAssign, 16> ArgLocs;
1494   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1495                     *DAG.getContext(), Call);
1496   CCInfo.AnalyzeCallOperands(Outs,
1497                              CCAssignFnForNode(CallConv, /* Return*/ false,
1498                                                isVarArg));
1499
1500   // Get a count of how many bytes are to be pushed on the stack.
1501   unsigned NumBytes = CCInfo.getNextStackOffset();
1502
1503   // For tail calls, memory operands are available in our caller's stack.
1504   if (isSibCall)
1505     NumBytes = 0;
1506
1507   // Adjust the stack pointer for the new arguments...
1508   // These operations are automatically eliminated by the prolog/epilog pass
1509   if (!isSibCall)
1510     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true),
1511                                  dl);
1512
1513   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1514
1515   RegsToPassVector RegsToPass;
1516   SmallVector<SDValue, 8> MemOpChains;
1517
1518   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1519   // of tail call optimization, arguments are handled later.
1520   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1521        i != e;
1522        ++i, ++realArgIdx) {
1523     CCValAssign &VA = ArgLocs[i];
1524     SDValue Arg = OutVals[realArgIdx];
1525     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1526     bool isByVal = Flags.isByVal();
1527
1528     // Promote the value if needed.
1529     switch (VA.getLocInfo()) {
1530     default: llvm_unreachable("Unknown loc info!");
1531     case CCValAssign::Full: break;
1532     case CCValAssign::SExt:
1533       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1534       break;
1535     case CCValAssign::ZExt:
1536       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1537       break;
1538     case CCValAssign::AExt:
1539       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1540       break;
1541     case CCValAssign::BCvt:
1542       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1543       break;
1544     }
1545
1546     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1547     if (VA.needsCustom()) {
1548       if (VA.getLocVT() == MVT::v2f64) {
1549         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1550                                   DAG.getConstant(0, MVT::i32));
1551         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1552                                   DAG.getConstant(1, MVT::i32));
1553
1554         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1555                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1556
1557         VA = ArgLocs[++i]; // skip ahead to next loc
1558         if (VA.isRegLoc()) {
1559           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1560                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1561         } else {
1562           assert(VA.isMemLoc());
1563
1564           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1565                                                  dl, DAG, VA, Flags));
1566         }
1567       } else {
1568         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1569                          StackPtr, MemOpChains, Flags);
1570       }
1571     } else if (VA.isRegLoc()) {
1572       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i32) {
1573         assert(VA.getLocVT() == MVT::i32 &&
1574                "unexpected calling convention register assignment");
1575         assert(!Ins.empty() && Ins[0].VT == MVT::i32 &&
1576                "unexpected use of 'returned'");
1577         isThisReturn = true;
1578       }
1579       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1580     } else if (isByVal) {
1581       assert(VA.isMemLoc());
1582       unsigned offset = 0;
1583
1584       // True if this byval aggregate will be split between registers
1585       // and memory.
1586       unsigned ByValArgsCount = CCInfo.getInRegsParamsCount();
1587       unsigned CurByValIdx = CCInfo.getInRegsParamsProcessed();
1588
1589       if (CurByValIdx < ByValArgsCount) {
1590
1591         unsigned RegBegin, RegEnd;
1592         CCInfo.getInRegsParamInfo(CurByValIdx, RegBegin, RegEnd);
1593
1594         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1595         unsigned int i, j;
1596         for (i = 0, j = RegBegin; j < RegEnd; i++, j++) {
1597           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1598           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1599           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1600                                      MachinePointerInfo(),
1601                                      false, false, false,
1602                                      DAG.InferPtrAlignment(AddArg));
1603           MemOpChains.push_back(Load.getValue(1));
1604           RegsToPass.push_back(std::make_pair(j, Load));
1605         }
1606
1607         // If parameter size outsides register area, "offset" value
1608         // helps us to calculate stack slot for remained part properly.
1609         offset = RegEnd - RegBegin;
1610
1611         CCInfo.nextInRegsParam();
1612       }
1613
1614       if (Flags.getByValSize() > 4*offset) {
1615         unsigned LocMemOffset = VA.getLocMemOffset();
1616         SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1617         SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1618                                   StkPtrOff);
1619         SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1620         SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1621         SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1622                                            MVT::i32);
1623         SDValue AlignNode = DAG.getConstant(Flags.getByValAlign(), MVT::i32);
1624
1625         SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
1626         SDValue Ops[] = { Chain, Dst, Src, SizeNode, AlignNode};
1627         MemOpChains.push_back(DAG.getNode(ARMISD::COPY_STRUCT_BYVAL, dl, VTs,
1628                                           Ops));
1629       }
1630     } else if (!isSibCall) {
1631       assert(VA.isMemLoc());
1632
1633       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1634                                              dl, DAG, VA, Flags));
1635     }
1636   }
1637
1638   if (!MemOpChains.empty())
1639     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1640
1641   // Build a sequence of copy-to-reg nodes chained together with token chain
1642   // and flag operands which copy the outgoing args into the appropriate regs.
1643   SDValue InFlag;
1644   // Tail call byval lowering might overwrite argument registers so in case of
1645   // tail call optimization the copies to registers are lowered later.
1646   if (!isTailCall)
1647     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1648       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1649                                RegsToPass[i].second, InFlag);
1650       InFlag = Chain.getValue(1);
1651     }
1652
1653   // For tail calls lower the arguments to the 'real' stack slot.
1654   if (isTailCall) {
1655     // Force all the incoming stack arguments to be loaded from the stack
1656     // before any new outgoing arguments are stored to the stack, because the
1657     // outgoing stack slots may alias the incoming argument stack slots, and
1658     // the alias isn't otherwise explicit. This is slightly more conservative
1659     // than necessary, because it means that each store effectively depends
1660     // on every argument instead of just those arguments it would clobber.
1661
1662     // Do not flag preceding copytoreg stuff together with the following stuff.
1663     InFlag = SDValue();
1664     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1665       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1666                                RegsToPass[i].second, InFlag);
1667       InFlag = Chain.getValue(1);
1668     }
1669     InFlag = SDValue();
1670   }
1671
1672   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1673   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1674   // node so that legalize doesn't hack it.
1675   bool isDirect = false;
1676   bool isARMFunc = false;
1677   bool isLocalARMFunc = false;
1678   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1679
1680   if (EnableARMLongCalls) {
1681     assert((Subtarget->isTargetWindows() ||
1682             getTargetMachine().getRelocationModel() == Reloc::Static) &&
1683            "long-calls with non-static relocation model!");
1684     // Handle a global address or an external symbol. If it's not one of
1685     // those, the target's already in a register, so we don't need to do
1686     // anything extra.
1687     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1688       const GlobalValue *GV = G->getGlobal();
1689       // Create a constant pool entry for the callee address
1690       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1691       ARMConstantPoolValue *CPV =
1692         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1693
1694       // Get the address of the callee into a register
1695       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1696       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1697       Callee = DAG.getLoad(getPointerTy(), dl,
1698                            DAG.getEntryNode(), CPAddr,
1699                            MachinePointerInfo::getConstantPool(),
1700                            false, false, false, 0);
1701     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1702       const char *Sym = S->getSymbol();
1703
1704       // Create a constant pool entry for the callee address
1705       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1706       ARMConstantPoolValue *CPV =
1707         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1708                                       ARMPCLabelIndex, 0);
1709       // Get the address of the callee into a register
1710       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1711       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1712       Callee = DAG.getLoad(getPointerTy(), dl,
1713                            DAG.getEntryNode(), CPAddr,
1714                            MachinePointerInfo::getConstantPool(),
1715                            false, false, false, 0);
1716     }
1717   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1718     const GlobalValue *GV = G->getGlobal();
1719     isDirect = true;
1720     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1721     bool isStub = (isExt && Subtarget->isTargetMachO()) &&
1722                    getTargetMachine().getRelocationModel() != Reloc::Static;
1723     isARMFunc = !Subtarget->isThumb() || (isStub && !Subtarget->isMClass());
1724     // ARM call to a local ARM function is predicable.
1725     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1726     // tBX takes a register source operand.
1727     if (isStub && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1728       assert(Subtarget->isTargetMachO() && "WrapperPIC use on non-MachO?");
1729       Callee = DAG.getNode(ARMISD::WrapperPIC, dl, getPointerTy(),
1730                            DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
1731                                                       0, ARMII::MO_NONLAZY));
1732       Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
1733                            MachinePointerInfo::getGOT(), false, false, true, 0);
1734     } else if (Subtarget->isTargetCOFF()) {
1735       assert(Subtarget->isTargetWindows() &&
1736              "Windows is the only supported COFF target");
1737       unsigned TargetFlags = GV->hasDLLImportStorageClass()
1738                                  ? ARMII::MO_DLLIMPORT
1739                                  : ARMII::MO_NO_FLAG;
1740       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), /*Offset=*/0,
1741                                           TargetFlags);
1742       if (GV->hasDLLImportStorageClass())
1743         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
1744                              DAG.getNode(ARMISD::Wrapper, dl, getPointerTy(),
1745                                          Callee), MachinePointerInfo::getGOT(),
1746                              false, false, false, 0);
1747     } else {
1748       // On ELF targets for PIC code, direct calls should go through the PLT
1749       unsigned OpFlags = 0;
1750       if (Subtarget->isTargetELF() &&
1751           getTargetMachine().getRelocationModel() == Reloc::PIC_)
1752         OpFlags = ARMII::MO_PLT;
1753       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1754     }
1755   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1756     isDirect = true;
1757     bool isStub = Subtarget->isTargetMachO() &&
1758                   getTargetMachine().getRelocationModel() != Reloc::Static;
1759     isARMFunc = !Subtarget->isThumb() || (isStub && !Subtarget->isMClass());
1760     // tBX takes a register source operand.
1761     const char *Sym = S->getSymbol();
1762     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1763       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1764       ARMConstantPoolValue *CPV =
1765         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1766                                       ARMPCLabelIndex, 4);
1767       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1768       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1769       Callee = DAG.getLoad(getPointerTy(), dl,
1770                            DAG.getEntryNode(), CPAddr,
1771                            MachinePointerInfo::getConstantPool(),
1772                            false, false, false, 0);
1773       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1774       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1775                            getPointerTy(), Callee, PICLabel);
1776     } else {
1777       unsigned OpFlags = 0;
1778       // On ELF targets for PIC code, direct calls should go through the PLT
1779       if (Subtarget->isTargetELF() &&
1780                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1781         OpFlags = ARMII::MO_PLT;
1782       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1783     }
1784   }
1785
1786   // FIXME: handle tail calls differently.
1787   unsigned CallOpc;
1788   bool HasMinSizeAttr = MF.getFunction()->getAttributes().hasAttribute(
1789       AttributeSet::FunctionIndex, Attribute::MinSize);
1790   if (Subtarget->isThumb()) {
1791     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1792       CallOpc = ARMISD::CALL_NOLINK;
1793     else
1794       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1795   } else {
1796     if (!isDirect && !Subtarget->hasV5TOps())
1797       CallOpc = ARMISD::CALL_NOLINK;
1798     else if (doesNotRet && isDirect && Subtarget->hasRAS() &&
1799                // Emit regular call when code size is the priority
1800                !HasMinSizeAttr)
1801       // "mov lr, pc; b _foo" to avoid confusing the RSP
1802       CallOpc = ARMISD::CALL_NOLINK;
1803     else
1804       CallOpc = isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL;
1805   }
1806
1807   std::vector<SDValue> Ops;
1808   Ops.push_back(Chain);
1809   Ops.push_back(Callee);
1810
1811   // Add argument registers to the end of the list so that they are known live
1812   // into the call.
1813   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1814     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1815                                   RegsToPass[i].second.getValueType()));
1816
1817   // Add a register mask operand representing the call-preserved registers.
1818   if (!isTailCall) {
1819     const uint32_t *Mask;
1820     const ARMBaseRegisterInfo *ARI = Subtarget->getRegisterInfo();
1821     if (isThisReturn) {
1822       // For 'this' returns, use the R0-preserving mask if applicable
1823       Mask = ARI->getThisReturnPreservedMask(CallConv);
1824       if (!Mask) {
1825         // Set isThisReturn to false if the calling convention is not one that
1826         // allows 'returned' to be modeled in this way, so LowerCallResult does
1827         // not try to pass 'this' straight through
1828         isThisReturn = false;
1829         Mask = ARI->getCallPreservedMask(CallConv);
1830       }
1831     } else
1832       Mask = ARI->getCallPreservedMask(CallConv);
1833
1834     assert(Mask && "Missing call preserved mask for calling convention");
1835     Ops.push_back(DAG.getRegisterMask(Mask));
1836   }
1837
1838   if (InFlag.getNode())
1839     Ops.push_back(InFlag);
1840
1841   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1842   if (isTailCall)
1843     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, Ops);
1844
1845   // Returns a chain and a flag for retval copy to use.
1846   Chain = DAG.getNode(CallOpc, dl, NodeTys, Ops);
1847   InFlag = Chain.getValue(1);
1848
1849   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1850                              DAG.getIntPtrConstant(0, true), InFlag, dl);
1851   if (!Ins.empty())
1852     InFlag = Chain.getValue(1);
1853
1854   // Handle result values, copying them out of physregs into vregs that we
1855   // return.
1856   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
1857                          InVals, isThisReturn,
1858                          isThisReturn ? OutVals[0] : SDValue());
1859 }
1860
1861 /// HandleByVal - Every parameter *after* a byval parameter is passed
1862 /// on the stack.  Remember the next parameter register to allocate,
1863 /// and then confiscate the rest of the parameter registers to insure
1864 /// this.
1865 void
1866 ARMTargetLowering::HandleByVal(
1867     CCState *State, unsigned &size, unsigned Align) const {
1868   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1869   assert((State->getCallOrPrologue() == Prologue ||
1870           State->getCallOrPrologue() == Call) &&
1871          "unhandled ParmContext");
1872
1873   if ((ARM::R0 <= reg) && (reg <= ARM::R3)) {
1874     if (Subtarget->isAAPCS_ABI() && Align > 4) {
1875       unsigned AlignInRegs = Align / 4;
1876       unsigned Waste = (ARM::R4 - reg) % AlignInRegs;
1877       for (unsigned i = 0; i < Waste; ++i)
1878         reg = State->AllocateReg(GPRArgRegs, 4);
1879     }
1880     if (reg != 0) {
1881       unsigned excess = 4 * (ARM::R4 - reg);
1882
1883       // Special case when NSAA != SP and parameter size greater than size of
1884       // all remained GPR regs. In that case we can't split parameter, we must
1885       // send it to stack. We also must set NCRN to R4, so waste all
1886       // remained registers.
1887       const unsigned NSAAOffset = State->getNextStackOffset();
1888       if (Subtarget->isAAPCS_ABI() && NSAAOffset != 0 && size > excess) {
1889         while (State->AllocateReg(GPRArgRegs, 4))
1890           ;
1891         return;
1892       }
1893
1894       // First register for byval parameter is the first register that wasn't
1895       // allocated before this method call, so it would be "reg".
1896       // If parameter is small enough to be saved in range [reg, r4), then
1897       // the end (first after last) register would be reg + param-size-in-regs,
1898       // else parameter would be splitted between registers and stack,
1899       // end register would be r4 in this case.
1900       unsigned ByValRegBegin = reg;
1901       unsigned ByValRegEnd = (size < excess) ? reg + size/4 : (unsigned)ARM::R4;
1902       State->addInRegsParamInfo(ByValRegBegin, ByValRegEnd);
1903       // Note, first register is allocated in the beginning of function already,
1904       // allocate remained amount of registers we need.
1905       for (unsigned i = reg+1; i != ByValRegEnd; ++i)
1906         State->AllocateReg(GPRArgRegs, 4);
1907       // A byval parameter that is split between registers and memory needs its
1908       // size truncated here.
1909       // In the case where the entire structure fits in registers, we set the
1910       // size in memory to zero.
1911       if (size < excess)
1912         size = 0;
1913       else
1914         size -= excess;
1915     }
1916   }
1917 }
1918
1919 /// MatchingStackOffset - Return true if the given stack call argument is
1920 /// already available in the same position (relatively) of the caller's
1921 /// incoming argument stack.
1922 static
1923 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1924                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1925                          const TargetInstrInfo *TII) {
1926   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1927   int FI = INT_MAX;
1928   if (Arg.getOpcode() == ISD::CopyFromReg) {
1929     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1930     if (!TargetRegisterInfo::isVirtualRegister(VR))
1931       return false;
1932     MachineInstr *Def = MRI->getVRegDef(VR);
1933     if (!Def)
1934       return false;
1935     if (!Flags.isByVal()) {
1936       if (!TII->isLoadFromStackSlot(Def, FI))
1937         return false;
1938     } else {
1939       return false;
1940     }
1941   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1942     if (Flags.isByVal())
1943       // ByVal argument is passed in as a pointer but it's now being
1944       // dereferenced. e.g.
1945       // define @foo(%struct.X* %A) {
1946       //   tail call @bar(%struct.X* byval %A)
1947       // }
1948       return false;
1949     SDValue Ptr = Ld->getBasePtr();
1950     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1951     if (!FINode)
1952       return false;
1953     FI = FINode->getIndex();
1954   } else
1955     return false;
1956
1957   assert(FI != INT_MAX);
1958   if (!MFI->isFixedObjectIndex(FI))
1959     return false;
1960   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1961 }
1962
1963 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1964 /// for tail call optimization. Targets which want to do tail call
1965 /// optimization should implement this function.
1966 bool
1967 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1968                                                      CallingConv::ID CalleeCC,
1969                                                      bool isVarArg,
1970                                                      bool isCalleeStructRet,
1971                                                      bool isCallerStructRet,
1972                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1973                                     const SmallVectorImpl<SDValue> &OutVals,
1974                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1975                                                      SelectionDAG& DAG) const {
1976   const Function *CallerF = DAG.getMachineFunction().getFunction();
1977   CallingConv::ID CallerCC = CallerF->getCallingConv();
1978   bool CCMatch = CallerCC == CalleeCC;
1979
1980   // Look for obvious safe cases to perform tail call optimization that do not
1981   // require ABI changes. This is what gcc calls sibcall.
1982
1983   // Do not sibcall optimize vararg calls unless the call site is not passing
1984   // any arguments.
1985   if (isVarArg && !Outs.empty())
1986     return false;
1987
1988   // Exception-handling functions need a special set of instructions to indicate
1989   // a return to the hardware. Tail-calling another function would probably
1990   // break this.
1991   if (CallerF->hasFnAttribute("interrupt"))
1992     return false;
1993
1994   // Also avoid sibcall optimization if either caller or callee uses struct
1995   // return semantics.
1996   if (isCalleeStructRet || isCallerStructRet)
1997     return false;
1998
1999   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
2000   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
2001   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
2002   // support in the assembler and linker to be used. This would need to be
2003   // fixed to fully support tail calls in Thumb1.
2004   //
2005   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
2006   // LR.  This means if we need to reload LR, it takes an extra instructions,
2007   // which outweighs the value of the tail call; but here we don't know yet
2008   // whether LR is going to be used.  Probably the right approach is to
2009   // generate the tail call here and turn it back into CALL/RET in
2010   // emitEpilogue if LR is used.
2011
2012   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
2013   // but we need to make sure there are enough registers; the only valid
2014   // registers are the 4 used for parameters.  We don't currently do this
2015   // case.
2016   if (Subtarget->isThumb1Only())
2017     return false;
2018
2019   // Externally-defined functions with weak linkage should not be
2020   // tail-called on ARM when the OS does not support dynamic
2021   // pre-emption of symbols, as the AAELF spec requires normal calls
2022   // to undefined weak functions to be replaced with a NOP or jump to the
2023   // next instruction. The behaviour of branch instructions in this
2024   // situation (as used for tail calls) is implementation-defined, so we
2025   // cannot rely on the linker replacing the tail call with a return.
2026   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2027     const GlobalValue *GV = G->getGlobal();
2028     const Triple TT(getTargetMachine().getTargetTriple());
2029     if (GV->hasExternalWeakLinkage() &&
2030         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2031       return false;
2032   }
2033
2034   // If the calling conventions do not match, then we'd better make sure the
2035   // results are returned in the same way as what the caller expects.
2036   if (!CCMatch) {
2037     SmallVector<CCValAssign, 16> RVLocs1;
2038     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2039                        *DAG.getContext(), Call);
2040     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
2041
2042     SmallVector<CCValAssign, 16> RVLocs2;
2043     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2044                        *DAG.getContext(), Call);
2045     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
2046
2047     if (RVLocs1.size() != RVLocs2.size())
2048       return false;
2049     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2050       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2051         return false;
2052       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2053         return false;
2054       if (RVLocs1[i].isRegLoc()) {
2055         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2056           return false;
2057       } else {
2058         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2059           return false;
2060       }
2061     }
2062   }
2063
2064   // If Caller's vararg or byval argument has been split between registers and
2065   // stack, do not perform tail call, since part of the argument is in caller's
2066   // local frame.
2067   const ARMFunctionInfo *AFI_Caller = DAG.getMachineFunction().
2068                                       getInfo<ARMFunctionInfo>();
2069   if (AFI_Caller->getArgRegsSaveSize())
2070     return false;
2071
2072   // If the callee takes no arguments then go on to check the results of the
2073   // call.
2074   if (!Outs.empty()) {
2075     // Check if stack adjustment is needed. For now, do not do this if any
2076     // argument is passed on the stack.
2077     SmallVector<CCValAssign, 16> ArgLocs;
2078     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2079                       *DAG.getContext(), Call);
2080     CCInfo.AnalyzeCallOperands(Outs,
2081                                CCAssignFnForNode(CalleeCC, false, isVarArg));
2082     if (CCInfo.getNextStackOffset()) {
2083       MachineFunction &MF = DAG.getMachineFunction();
2084
2085       // Check if the arguments are already laid out in the right way as
2086       // the caller's fixed stack objects.
2087       MachineFrameInfo *MFI = MF.getFrameInfo();
2088       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2089       const TargetInstrInfo *TII = Subtarget->getInstrInfo();
2090       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
2091            i != e;
2092            ++i, ++realArgIdx) {
2093         CCValAssign &VA = ArgLocs[i];
2094         EVT RegVT = VA.getLocVT();
2095         SDValue Arg = OutVals[realArgIdx];
2096         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2097         if (VA.getLocInfo() == CCValAssign::Indirect)
2098           return false;
2099         if (VA.needsCustom()) {
2100           // f64 and vector types are split into multiple registers or
2101           // register/stack-slot combinations.  The types will not match
2102           // the registers; give up on memory f64 refs until we figure
2103           // out what to do about this.
2104           if (!VA.isRegLoc())
2105             return false;
2106           if (!ArgLocs[++i].isRegLoc())
2107             return false;
2108           if (RegVT == MVT::v2f64) {
2109             if (!ArgLocs[++i].isRegLoc())
2110               return false;
2111             if (!ArgLocs[++i].isRegLoc())
2112               return false;
2113           }
2114         } else if (!VA.isRegLoc()) {
2115           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2116                                    MFI, MRI, TII))
2117             return false;
2118         }
2119       }
2120     }
2121   }
2122
2123   return true;
2124 }
2125
2126 bool
2127 ARMTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2128                                   MachineFunction &MF, bool isVarArg,
2129                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2130                                   LLVMContext &Context) const {
2131   SmallVector<CCValAssign, 16> RVLocs;
2132   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2133   return CCInfo.CheckReturn(Outs, CCAssignFnForNode(CallConv, /*Return=*/true,
2134                                                     isVarArg));
2135 }
2136
2137 static SDValue LowerInterruptReturn(SmallVectorImpl<SDValue> &RetOps,
2138                                     SDLoc DL, SelectionDAG &DAG) {
2139   const MachineFunction &MF = DAG.getMachineFunction();
2140   const Function *F = MF.getFunction();
2141
2142   StringRef IntKind = F->getFnAttribute("interrupt").getValueAsString();
2143
2144   // See ARM ARM v7 B1.8.3. On exception entry LR is set to a possibly offset
2145   // version of the "preferred return address". These offsets affect the return
2146   // instruction if this is a return from PL1 without hypervisor extensions.
2147   //    IRQ/FIQ: +4     "subs pc, lr, #4"
2148   //    SWI:     0      "subs pc, lr, #0"
2149   //    ABORT:   +4     "subs pc, lr, #4"
2150   //    UNDEF:   +4/+2  "subs pc, lr, #0"
2151   // UNDEF varies depending on where the exception came from ARM or Thumb
2152   // mode. Alongside GCC, we throw our hands up in disgust and pretend it's 0.
2153
2154   int64_t LROffset;
2155   if (IntKind == "" || IntKind == "IRQ" || IntKind == "FIQ" ||
2156       IntKind == "ABORT")
2157     LROffset = 4;
2158   else if (IntKind == "SWI" || IntKind == "UNDEF")
2159     LROffset = 0;
2160   else
2161     report_fatal_error("Unsupported interrupt attribute. If present, value "
2162                        "must be one of: IRQ, FIQ, SWI, ABORT or UNDEF");
2163
2164   RetOps.insert(RetOps.begin() + 1, DAG.getConstant(LROffset, MVT::i32, false));
2165
2166   return DAG.getNode(ARMISD::INTRET_FLAG, DL, MVT::Other, RetOps);
2167 }
2168
2169 SDValue
2170 ARMTargetLowering::LowerReturn(SDValue Chain,
2171                                CallingConv::ID CallConv, bool isVarArg,
2172                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2173                                const SmallVectorImpl<SDValue> &OutVals,
2174                                SDLoc dl, SelectionDAG &DAG) const {
2175
2176   // CCValAssign - represent the assignment of the return value to a location.
2177   SmallVector<CCValAssign, 16> RVLocs;
2178
2179   // CCState - Info about the registers and stack slots.
2180   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2181                     *DAG.getContext(), Call);
2182
2183   // Analyze outgoing return values.
2184   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
2185                                                isVarArg));
2186
2187   SDValue Flag;
2188   SmallVector<SDValue, 4> RetOps;
2189   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2190   bool isLittleEndian = Subtarget->isLittle();
2191
2192   MachineFunction &MF = DAG.getMachineFunction();
2193   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2194   AFI->setReturnRegsCount(RVLocs.size());
2195
2196   // Copy the result values into the output registers.
2197   for (unsigned i = 0, realRVLocIdx = 0;
2198        i != RVLocs.size();
2199        ++i, ++realRVLocIdx) {
2200     CCValAssign &VA = RVLocs[i];
2201     assert(VA.isRegLoc() && "Can only return in registers!");
2202
2203     SDValue Arg = OutVals[realRVLocIdx];
2204
2205     switch (VA.getLocInfo()) {
2206     default: llvm_unreachable("Unknown loc info!");
2207     case CCValAssign::Full: break;
2208     case CCValAssign::BCvt:
2209       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
2210       break;
2211     }
2212
2213     if (VA.needsCustom()) {
2214       if (VA.getLocVT() == MVT::v2f64) {
2215         // Extract the first half and return it in two registers.
2216         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2217                                    DAG.getConstant(0, MVT::i32));
2218         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
2219                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
2220
2221         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2222                                  HalfGPRs.getValue(isLittleEndian ? 0 : 1),
2223                                  Flag);
2224         Flag = Chain.getValue(1);
2225         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2226         VA = RVLocs[++i]; // skip ahead to next loc
2227         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2228                                  HalfGPRs.getValue(isLittleEndian ? 1 : 0),
2229                                  Flag);
2230         Flag = Chain.getValue(1);
2231         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2232         VA = RVLocs[++i]; // skip ahead to next loc
2233
2234         // Extract the 2nd half and fall through to handle it as an f64 value.
2235         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2236                           DAG.getConstant(1, MVT::i32));
2237       }
2238       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
2239       // available.
2240       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
2241                                   DAG.getVTList(MVT::i32, MVT::i32), Arg);
2242       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2243                                fmrrd.getValue(isLittleEndian ? 0 : 1),
2244                                Flag);
2245       Flag = Chain.getValue(1);
2246       RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2247       VA = RVLocs[++i]; // skip ahead to next loc
2248       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2249                                fmrrd.getValue(isLittleEndian ? 1 : 0),
2250                                Flag);
2251     } else
2252       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
2253
2254     // Guarantee that all emitted copies are
2255     // stuck together, avoiding something bad.
2256     Flag = Chain.getValue(1);
2257     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2258   }
2259
2260   // Update chain and glue.
2261   RetOps[0] = Chain;
2262   if (Flag.getNode())
2263     RetOps.push_back(Flag);
2264
2265   // CPUs which aren't M-class use a special sequence to return from
2266   // exceptions (roughly, any instruction setting pc and cpsr simultaneously,
2267   // though we use "subs pc, lr, #N").
2268   //
2269   // M-class CPUs actually use a normal return sequence with a special
2270   // (hardware-provided) value in LR, so the normal code path works.
2271   if (DAG.getMachineFunction().getFunction()->hasFnAttribute("interrupt") &&
2272       !Subtarget->isMClass()) {
2273     if (Subtarget->isThumb1Only())
2274       report_fatal_error("interrupt attribute is not supported in Thumb1");
2275     return LowerInterruptReturn(RetOps, dl, DAG);
2276   }
2277
2278   return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, RetOps);
2279 }
2280
2281 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2282   if (N->getNumValues() != 1)
2283     return false;
2284   if (!N->hasNUsesOfValue(1, 0))
2285     return false;
2286
2287   SDValue TCChain = Chain;
2288   SDNode *Copy = *N->use_begin();
2289   if (Copy->getOpcode() == ISD::CopyToReg) {
2290     // If the copy has a glue operand, we conservatively assume it isn't safe to
2291     // perform a tail call.
2292     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2293       return false;
2294     TCChain = Copy->getOperand(0);
2295   } else if (Copy->getOpcode() == ARMISD::VMOVRRD) {
2296     SDNode *VMov = Copy;
2297     // f64 returned in a pair of GPRs.
2298     SmallPtrSet<SDNode*, 2> Copies;
2299     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2300          UI != UE; ++UI) {
2301       if (UI->getOpcode() != ISD::CopyToReg)
2302         return false;
2303       Copies.insert(*UI);
2304     }
2305     if (Copies.size() > 2)
2306       return false;
2307
2308     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2309          UI != UE; ++UI) {
2310       SDValue UseChain = UI->getOperand(0);
2311       if (Copies.count(UseChain.getNode()))
2312         // Second CopyToReg
2313         Copy = *UI;
2314       else {
2315         // We are at the top of this chain.
2316         // If the copy has a glue operand, we conservatively assume it
2317         // isn't safe to perform a tail call.
2318         if (UI->getOperand(UI->getNumOperands()-1).getValueType() == MVT::Glue)
2319           return false;
2320         // First CopyToReg
2321         TCChain = UseChain;
2322       }
2323     }
2324   } else if (Copy->getOpcode() == ISD::BITCAST) {
2325     // f32 returned in a single GPR.
2326     if (!Copy->hasOneUse())
2327       return false;
2328     Copy = *Copy->use_begin();
2329     if (Copy->getOpcode() != ISD::CopyToReg || !Copy->hasNUsesOfValue(1, 0))
2330       return false;
2331     // If the copy has a glue operand, we conservatively assume it isn't safe to
2332     // perform a tail call.
2333     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2334       return false;
2335     TCChain = Copy->getOperand(0);
2336   } else {
2337     return false;
2338   }
2339
2340   bool HasRet = false;
2341   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2342        UI != UE; ++UI) {
2343     if (UI->getOpcode() != ARMISD::RET_FLAG &&
2344         UI->getOpcode() != ARMISD::INTRET_FLAG)
2345       return false;
2346     HasRet = true;
2347   }
2348
2349   if (!HasRet)
2350     return false;
2351
2352   Chain = TCChain;
2353   return true;
2354 }
2355
2356 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2357   if (!Subtarget->supportsTailCall())
2358     return false;
2359
2360   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2361     return false;
2362
2363   return !Subtarget->isThumb1Only();
2364 }
2365
2366 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
2367 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
2368 // one of the above mentioned nodes. It has to be wrapped because otherwise
2369 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
2370 // be used to form addressing mode. These wrapped nodes will be selected
2371 // into MOVi.
2372 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
2373   EVT PtrVT = Op.getValueType();
2374   // FIXME there is no actual debug info here
2375   SDLoc dl(Op);
2376   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
2377   SDValue Res;
2378   if (CP->isMachineConstantPoolEntry())
2379     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2380                                     CP->getAlignment());
2381   else
2382     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2383                                     CP->getAlignment());
2384   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
2385 }
2386
2387 unsigned ARMTargetLowering::getJumpTableEncoding() const {
2388   return MachineJumpTableInfo::EK_Inline;
2389 }
2390
2391 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
2392                                              SelectionDAG &DAG) const {
2393   MachineFunction &MF = DAG.getMachineFunction();
2394   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2395   unsigned ARMPCLabelIndex = 0;
2396   SDLoc DL(Op);
2397   EVT PtrVT = getPointerTy();
2398   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2399   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2400   SDValue CPAddr;
2401   if (RelocM == Reloc::Static) {
2402     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
2403   } else {
2404     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2405     ARMPCLabelIndex = AFI->createPICLabelUId();
2406     ARMConstantPoolValue *CPV =
2407       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
2408                                       ARMCP::CPBlockAddress, PCAdj);
2409     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2410   }
2411   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
2412   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
2413                                MachinePointerInfo::getConstantPool(),
2414                                false, false, false, 0);
2415   if (RelocM == Reloc::Static)
2416     return Result;
2417   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2418   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
2419 }
2420
2421 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
2422 SDValue
2423 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
2424                                                  SelectionDAG &DAG) const {
2425   SDLoc dl(GA);
2426   EVT PtrVT = getPointerTy();
2427   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2428   MachineFunction &MF = DAG.getMachineFunction();
2429   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2430   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2431   ARMConstantPoolValue *CPV =
2432     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2433                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
2434   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2435   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
2436   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
2437                          MachinePointerInfo::getConstantPool(),
2438                          false, false, false, 0);
2439   SDValue Chain = Argument.getValue(1);
2440
2441   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2442   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
2443
2444   // call __tls_get_addr.
2445   ArgListTy Args;
2446   ArgListEntry Entry;
2447   Entry.Node = Argument;
2448   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2449   Args.push_back(Entry);
2450
2451   // FIXME: is there useful debug info available here?
2452   TargetLowering::CallLoweringInfo CLI(DAG);
2453   CLI.setDebugLoc(dl).setChain(Chain)
2454     .setCallee(CallingConv::C, Type::getInt32Ty(*DAG.getContext()),
2455                DAG.getExternalSymbol("__tls_get_addr", PtrVT), std::move(Args),
2456                0);
2457
2458   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2459   return CallResult.first;
2460 }
2461
2462 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2463 // "local exec" model.
2464 SDValue
2465 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2466                                         SelectionDAG &DAG,
2467                                         TLSModel::Model model) const {
2468   const GlobalValue *GV = GA->getGlobal();
2469   SDLoc dl(GA);
2470   SDValue Offset;
2471   SDValue Chain = DAG.getEntryNode();
2472   EVT PtrVT = getPointerTy();
2473   // Get the Thread Pointer
2474   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2475
2476   if (model == TLSModel::InitialExec) {
2477     MachineFunction &MF = DAG.getMachineFunction();
2478     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2479     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2480     // Initial exec model.
2481     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2482     ARMConstantPoolValue *CPV =
2483       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2484                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2485                                       true);
2486     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2487     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2488     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2489                          MachinePointerInfo::getConstantPool(),
2490                          false, false, false, 0);
2491     Chain = Offset.getValue(1);
2492
2493     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2494     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2495
2496     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2497                          MachinePointerInfo::getConstantPool(),
2498                          false, false, false, 0);
2499   } else {
2500     // local exec model
2501     assert(model == TLSModel::LocalExec);
2502     ARMConstantPoolValue *CPV =
2503       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2504     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2505     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2506     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2507                          MachinePointerInfo::getConstantPool(),
2508                          false, false, false, 0);
2509   }
2510
2511   // The address of the thread local variable is the add of the thread
2512   // pointer with the offset of the variable.
2513   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2514 }
2515
2516 SDValue
2517 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2518   // TODO: implement the "local dynamic" model
2519   assert(Subtarget->isTargetELF() &&
2520          "TLS not implemented for non-ELF targets");
2521   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2522
2523   TLSModel::Model model = getTargetMachine().getTLSModel(GA->getGlobal());
2524
2525   switch (model) {
2526     case TLSModel::GeneralDynamic:
2527     case TLSModel::LocalDynamic:
2528       return LowerToTLSGeneralDynamicModel(GA, DAG);
2529     case TLSModel::InitialExec:
2530     case TLSModel::LocalExec:
2531       return LowerToTLSExecModels(GA, DAG, model);
2532   }
2533   llvm_unreachable("bogus TLS model");
2534 }
2535
2536 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2537                                                  SelectionDAG &DAG) const {
2538   EVT PtrVT = getPointerTy();
2539   SDLoc dl(Op);
2540   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2541   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2542     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2543     ARMConstantPoolValue *CPV =
2544       ARMConstantPoolConstant::Create(GV,
2545                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2546     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2547     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2548     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2549                                  CPAddr,
2550                                  MachinePointerInfo::getConstantPool(),
2551                                  false, false, false, 0);
2552     SDValue Chain = Result.getValue(1);
2553     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2554     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2555     if (!UseGOTOFF)
2556       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2557                            MachinePointerInfo::getGOT(),
2558                            false, false, false, 0);
2559     return Result;
2560   }
2561
2562   // If we have T2 ops, we can materialize the address directly via movt/movw
2563   // pair. This is always cheaper.
2564   if (Subtarget->useMovt(DAG.getMachineFunction())) {
2565     ++NumMovwMovt;
2566     // FIXME: Once remat is capable of dealing with instructions with register
2567     // operands, expand this into two nodes.
2568     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2569                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2570   } else {
2571     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2572     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2573     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2574                        MachinePointerInfo::getConstantPool(),
2575                        false, false, false, 0);
2576   }
2577 }
2578
2579 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2580                                                     SelectionDAG &DAG) const {
2581   EVT PtrVT = getPointerTy();
2582   SDLoc dl(Op);
2583   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2584   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2585
2586   if (Subtarget->useMovt(DAG.getMachineFunction()))
2587     ++NumMovwMovt;
2588
2589   // FIXME: Once remat is capable of dealing with instructions with register
2590   // operands, expand this into multiple nodes
2591   unsigned Wrapper =
2592       RelocM == Reloc::PIC_ ? ARMISD::WrapperPIC : ARMISD::Wrapper;
2593
2594   SDValue G = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, ARMII::MO_NONLAZY);
2595   SDValue Result = DAG.getNode(Wrapper, dl, PtrVT, G);
2596
2597   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2598     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2599                          MachinePointerInfo::getGOT(), false, false, false, 0);
2600   return Result;
2601 }
2602
2603 SDValue ARMTargetLowering::LowerGlobalAddressWindows(SDValue Op,
2604                                                      SelectionDAG &DAG) const {
2605   assert(Subtarget->isTargetWindows() && "non-Windows COFF is not supported");
2606   assert(Subtarget->useMovt(DAG.getMachineFunction()) &&
2607          "Windows on ARM expects to use movw/movt");
2608
2609   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2610   const ARMII::TOF TargetFlags =
2611     (GV->hasDLLImportStorageClass() ? ARMII::MO_DLLIMPORT : ARMII::MO_NO_FLAG);
2612   EVT PtrVT = getPointerTy();
2613   SDValue Result;
2614   SDLoc DL(Op);
2615
2616   ++NumMovwMovt;
2617
2618   // FIXME: Once remat is capable of dealing with instructions with register
2619   // operands, expand this into two nodes.
2620   Result = DAG.getNode(ARMISD::Wrapper, DL, PtrVT,
2621                        DAG.getTargetGlobalAddress(GV, DL, PtrVT, /*Offset=*/0,
2622                                                   TargetFlags));
2623   if (GV->hasDLLImportStorageClass())
2624     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
2625                          MachinePointerInfo::getGOT(), false, false, false, 0);
2626   return Result;
2627 }
2628
2629 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2630                                                     SelectionDAG &DAG) const {
2631   assert(Subtarget->isTargetELF() &&
2632          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2633   MachineFunction &MF = DAG.getMachineFunction();
2634   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2635   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2636   EVT PtrVT = getPointerTy();
2637   SDLoc dl(Op);
2638   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2639   ARMConstantPoolValue *CPV =
2640     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2641                                   ARMPCLabelIndex, PCAdj);
2642   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2643   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2644   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2645                                MachinePointerInfo::getConstantPool(),
2646                                false, false, false, 0);
2647   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2648   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2649 }
2650
2651 SDValue
2652 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2653   SDLoc dl(Op);
2654   SDValue Val = DAG.getConstant(0, MVT::i32);
2655   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2656                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2657                      Op.getOperand(1), Val);
2658 }
2659
2660 SDValue
2661 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2662   SDLoc dl(Op);
2663   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2664                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2665 }
2666
2667 SDValue
2668 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2669                                           const ARMSubtarget *Subtarget) const {
2670   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2671   SDLoc dl(Op);
2672   switch (IntNo) {
2673   default: return SDValue();    // Don't custom lower most intrinsics.
2674   case Intrinsic::arm_rbit: {
2675     assert(Op.getOperand(1).getValueType() == MVT::i32 &&
2676            "RBIT intrinsic must have i32 type!");
2677     return DAG.getNode(ARMISD::RBIT, dl, MVT::i32, Op.getOperand(1));
2678   }
2679   case Intrinsic::arm_thread_pointer: {
2680     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2681     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2682   }
2683   case Intrinsic::eh_sjlj_lsda: {
2684     MachineFunction &MF = DAG.getMachineFunction();
2685     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2686     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2687     EVT PtrVT = getPointerTy();
2688     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2689     SDValue CPAddr;
2690     unsigned PCAdj = (RelocM != Reloc::PIC_)
2691       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2692     ARMConstantPoolValue *CPV =
2693       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2694                                       ARMCP::CPLSDA, PCAdj);
2695     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2696     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2697     SDValue Result =
2698       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2699                   MachinePointerInfo::getConstantPool(),
2700                   false, false, false, 0);
2701
2702     if (RelocM == Reloc::PIC_) {
2703       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2704       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2705     }
2706     return Result;
2707   }
2708   case Intrinsic::arm_neon_vmulls:
2709   case Intrinsic::arm_neon_vmullu: {
2710     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2711       ? ARMISD::VMULLs : ARMISD::VMULLu;
2712     return DAG.getNode(NewOpc, SDLoc(Op), Op.getValueType(),
2713                        Op.getOperand(1), Op.getOperand(2));
2714   }
2715   }
2716 }
2717
2718 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2719                                  const ARMSubtarget *Subtarget) {
2720   // FIXME: handle "fence singlethread" more efficiently.
2721   SDLoc dl(Op);
2722   if (!Subtarget->hasDataBarrier()) {
2723     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2724     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2725     // here.
2726     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2727            "Unexpected ISD::ATOMIC_FENCE encountered. Should be libcall!");
2728     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2729                        DAG.getConstant(0, MVT::i32));
2730   }
2731
2732   ConstantSDNode *OrdN = cast<ConstantSDNode>(Op.getOperand(1));
2733   AtomicOrdering Ord = static_cast<AtomicOrdering>(OrdN->getZExtValue());
2734   ARM_MB::MemBOpt Domain = ARM_MB::ISH;
2735   if (Subtarget->isMClass()) {
2736     // Only a full system barrier exists in the M-class architectures.
2737     Domain = ARM_MB::SY;
2738   } else if (Subtarget->isSwift() && Ord == Release) {
2739     // Swift happens to implement ISHST barriers in a way that's compatible with
2740     // Release semantics but weaker than ISH so we'd be fools not to use
2741     // it. Beware: other processors probably don't!
2742     Domain = ARM_MB::ISHST;
2743   }
2744
2745   return DAG.getNode(ISD::INTRINSIC_VOID, dl, MVT::Other, Op.getOperand(0),
2746                      DAG.getConstant(Intrinsic::arm_dmb, MVT::i32),
2747                      DAG.getConstant(Domain, MVT::i32));
2748 }
2749
2750 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2751                              const ARMSubtarget *Subtarget) {
2752   // ARM pre v5TE and Thumb1 does not have preload instructions.
2753   if (!(Subtarget->isThumb2() ||
2754         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2755     // Just preserve the chain.
2756     return Op.getOperand(0);
2757
2758   SDLoc dl(Op);
2759   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2760   if (!isRead &&
2761       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2762     // ARMv7 with MP extension has PLDW.
2763     return Op.getOperand(0);
2764
2765   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2766   if (Subtarget->isThumb()) {
2767     // Invert the bits.
2768     isRead = ~isRead & 1;
2769     isData = ~isData & 1;
2770   }
2771
2772   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2773                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2774                      DAG.getConstant(isData, MVT::i32));
2775 }
2776
2777 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2778   MachineFunction &MF = DAG.getMachineFunction();
2779   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2780
2781   // vastart just stores the address of the VarArgsFrameIndex slot into the
2782   // memory location argument.
2783   SDLoc dl(Op);
2784   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2785   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2786   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2787   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2788                       MachinePointerInfo(SV), false, false, 0);
2789 }
2790
2791 SDValue
2792 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2793                                         SDValue &Root, SelectionDAG &DAG,
2794                                         SDLoc dl) const {
2795   MachineFunction &MF = DAG.getMachineFunction();
2796   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2797
2798   const TargetRegisterClass *RC;
2799   if (AFI->isThumb1OnlyFunction())
2800     RC = &ARM::tGPRRegClass;
2801   else
2802     RC = &ARM::GPRRegClass;
2803
2804   // Transform the arguments stored in physical registers into virtual ones.
2805   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2806   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2807
2808   SDValue ArgValue2;
2809   if (NextVA.isMemLoc()) {
2810     MachineFrameInfo *MFI = MF.getFrameInfo();
2811     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2812
2813     // Create load node to retrieve arguments from the stack.
2814     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2815     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2816                             MachinePointerInfo::getFixedStack(FI),
2817                             false, false, false, 0);
2818   } else {
2819     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2820     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2821   }
2822   if (!Subtarget->isLittle())
2823     std::swap (ArgValue, ArgValue2);
2824   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2825 }
2826
2827 void
2828 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2829                                   unsigned InRegsParamRecordIdx,
2830                                   unsigned ArgSize,
2831                                   unsigned &ArgRegsSize,
2832                                   unsigned &ArgRegsSaveSize)
2833   const {
2834   unsigned NumGPRs;
2835   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2836     unsigned RBegin, REnd;
2837     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2838     NumGPRs = REnd - RBegin;
2839   } else {
2840     unsigned int firstUnalloced;
2841     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2842                                                 sizeof(GPRArgRegs) /
2843                                                 sizeof(GPRArgRegs[0]));
2844     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2845   }
2846
2847   unsigned Align = Subtarget->getFrameLowering()->getStackAlignment();
2848   ArgRegsSize = NumGPRs * 4;
2849
2850   // If parameter is split between stack and GPRs...
2851   if (NumGPRs && Align > 4 &&
2852       (ArgRegsSize < ArgSize ||
2853         InRegsParamRecordIdx >= CCInfo.getInRegsParamsCount())) {
2854     // Add padding for part of param recovered from GPRs.  For example,
2855     // if Align == 8, its last byte must be at address K*8 - 1.
2856     // We need to do it, since remained (stack) part of parameter has
2857     // stack alignment, and we need to "attach" "GPRs head" without gaps
2858     // to it:
2859     // Stack:
2860     // |---- 8 bytes block ----| |---- 8 bytes block ----| |---- 8 bytes...
2861     // [ [padding] [GPRs head] ] [        Tail passed via stack       ....
2862     //
2863     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2864     unsigned Padding =
2865         OffsetToAlignment(ArgRegsSize + AFI->getArgRegsSaveSize(), Align);
2866     ArgRegsSaveSize = ArgRegsSize + Padding;
2867   } else
2868     // We don't need to extend regs save size for byval parameters if they
2869     // are passed via GPRs only.
2870     ArgRegsSaveSize = ArgRegsSize;
2871 }
2872
2873 // The remaining GPRs hold either the beginning of variable-argument
2874 // data, or the beginning of an aggregate passed by value (usually
2875 // byval).  Either way, we allocate stack slots adjacent to the data
2876 // provided by our caller, and store the unallocated registers there.
2877 // If this is a variadic function, the va_list pointer will begin with
2878 // these values; otherwise, this reassembles a (byval) structure that
2879 // was split between registers and memory.
2880 // Return: The frame index registers were stored into.
2881 int
2882 ARMTargetLowering::StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
2883                                   SDLoc dl, SDValue &Chain,
2884                                   const Value *OrigArg,
2885                                   unsigned InRegsParamRecordIdx,
2886                                   unsigned OffsetFromOrigArg,
2887                                   unsigned ArgOffset,
2888                                   unsigned ArgSize,
2889                                   bool ForceMutable,
2890                                   unsigned ByValStoreOffset,
2891                                   unsigned TotalArgRegsSaveSize) const {
2892
2893   // Currently, two use-cases possible:
2894   // Case #1. Non-var-args function, and we meet first byval parameter.
2895   //          Setup first unallocated register as first byval register;
2896   //          eat all remained registers
2897   //          (these two actions are performed by HandleByVal method).
2898   //          Then, here, we initialize stack frame with
2899   //          "store-reg" instructions.
2900   // Case #2. Var-args function, that doesn't contain byval parameters.
2901   //          The same: eat all remained unallocated registers,
2902   //          initialize stack frame.
2903
2904   MachineFunction &MF = DAG.getMachineFunction();
2905   MachineFrameInfo *MFI = MF.getFrameInfo();
2906   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2907   unsigned firstRegToSaveIndex, lastRegToSaveIndex;
2908   unsigned RBegin, REnd;
2909   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2910     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2911     firstRegToSaveIndex = RBegin - ARM::R0;
2912     lastRegToSaveIndex = REnd - ARM::R0;
2913   } else {
2914     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2915       (GPRArgRegs, array_lengthof(GPRArgRegs));
2916     lastRegToSaveIndex = 4;
2917   }
2918
2919   unsigned ArgRegsSize, ArgRegsSaveSize;
2920   computeRegArea(CCInfo, MF, InRegsParamRecordIdx, ArgSize,
2921                  ArgRegsSize, ArgRegsSaveSize);
2922
2923   // Store any by-val regs to their spots on the stack so that they may be
2924   // loaded by deferencing the result of formal parameter pointer or va_next.
2925   // Note: once stack area for byval/varargs registers
2926   // was initialized, it can't be initialized again.
2927   if (ArgRegsSaveSize) {
2928     unsigned Padding = ArgRegsSaveSize - ArgRegsSize;
2929
2930     if (Padding) {
2931       assert(AFI->getStoredByValParamsPadding() == 0 &&
2932              "The only parameter may be padded.");
2933       AFI->setStoredByValParamsPadding(Padding);
2934     }
2935
2936     int FrameIndex = MFI->CreateFixedObject(ArgRegsSaveSize,
2937                                             Padding +
2938                                               ByValStoreOffset -
2939                                               (int64_t)TotalArgRegsSaveSize,
2940                                             false);
2941     SDValue FIN = DAG.getFrameIndex(FrameIndex, getPointerTy());
2942     if (Padding) {
2943        MFI->CreateFixedObject(Padding,
2944                               ArgOffset + ByValStoreOffset -
2945                                 (int64_t)ArgRegsSaveSize,
2946                               false);
2947     }
2948
2949     SmallVector<SDValue, 4> MemOps;
2950     for (unsigned i = 0; firstRegToSaveIndex < lastRegToSaveIndex;
2951          ++firstRegToSaveIndex, ++i) {
2952       const TargetRegisterClass *RC;
2953       if (AFI->isThumb1OnlyFunction())
2954         RC = &ARM::tGPRRegClass;
2955       else
2956         RC = &ARM::GPRRegClass;
2957
2958       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2959       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2960       SDValue Store =
2961         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2962                      MachinePointerInfo(OrigArg, OffsetFromOrigArg + 4*i),
2963                      false, false, 0);
2964       MemOps.push_back(Store);
2965       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2966                         DAG.getConstant(4, getPointerTy()));
2967     }
2968
2969     AFI->setArgRegsSaveSize(ArgRegsSaveSize + AFI->getArgRegsSaveSize());
2970
2971     if (!MemOps.empty())
2972       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2973     return FrameIndex;
2974   } else {
2975     if (ArgSize == 0) {
2976       // We cannot allocate a zero-byte object for the first variadic argument,
2977       // so just make up a size.
2978       ArgSize = 4;
2979     }
2980     // This will point to the next argument passed via stack.
2981     return MFI->CreateFixedObject(
2982       ArgSize, ArgOffset, !ForceMutable);
2983   }
2984 }
2985
2986 // Setup stack frame, the va_list pointer will start from.
2987 void
2988 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2989                                         SDLoc dl, SDValue &Chain,
2990                                         unsigned ArgOffset,
2991                                         unsigned TotalArgRegsSaveSize,
2992                                         bool ForceMutable) const {
2993   MachineFunction &MF = DAG.getMachineFunction();
2994   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2995
2996   // Try to store any remaining integer argument regs
2997   // to their spots on the stack so that they may be loaded by deferencing
2998   // the result of va_next.
2999   // If there is no regs to be stored, just point address after last
3000   // argument passed via stack.
3001   int FrameIndex =
3002     StoreByValRegs(CCInfo, DAG, dl, Chain, nullptr,
3003                    CCInfo.getInRegsParamsCount(), 0, ArgOffset, 0, ForceMutable,
3004                    0, TotalArgRegsSaveSize);
3005
3006   AFI->setVarArgsFrameIndex(FrameIndex);
3007 }
3008
3009 SDValue
3010 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
3011                                         CallingConv::ID CallConv, bool isVarArg,
3012                                         const SmallVectorImpl<ISD::InputArg>
3013                                           &Ins,
3014                                         SDLoc dl, SelectionDAG &DAG,
3015                                         SmallVectorImpl<SDValue> &InVals)
3016                                           const {
3017   MachineFunction &MF = DAG.getMachineFunction();
3018   MachineFrameInfo *MFI = MF.getFrameInfo();
3019
3020   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
3021
3022   // Assign locations to all of the incoming arguments.
3023   SmallVector<CCValAssign, 16> ArgLocs;
3024   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
3025                     *DAG.getContext(), Prologue);
3026   CCInfo.AnalyzeFormalArguments(Ins,
3027                                 CCAssignFnForNode(CallConv, /* Return*/ false,
3028                                                   isVarArg));
3029
3030   SmallVector<SDValue, 16> ArgValues;
3031   int lastInsIndex = -1;
3032   SDValue ArgValue;
3033   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
3034   unsigned CurArgIdx = 0;
3035
3036   // Initially ArgRegsSaveSize is zero.
3037   // Then we increase this value each time we meet byval parameter.
3038   // We also increase this value in case of varargs function.
3039   AFI->setArgRegsSaveSize(0);
3040
3041   unsigned ByValStoreOffset = 0;
3042   unsigned TotalArgRegsSaveSize = 0;
3043   unsigned ArgRegsSaveSizeMaxAlign = 4;
3044
3045   // Calculate the amount of stack space that we need to allocate to store
3046   // byval and variadic arguments that are passed in registers.
3047   // We need to know this before we allocate the first byval or variadic
3048   // argument, as they will be allocated a stack slot below the CFA (Canonical
3049   // Frame Address, the stack pointer at entry to the function).
3050   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3051     CCValAssign &VA = ArgLocs[i];
3052     if (VA.isMemLoc()) {
3053       int index = VA.getValNo();
3054       if (index != lastInsIndex) {
3055         ISD::ArgFlagsTy Flags = Ins[index].Flags;
3056         if (Flags.isByVal()) {
3057           unsigned ExtraArgRegsSize;
3058           unsigned ExtraArgRegsSaveSize;
3059           computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsProcessed(),
3060                          Flags.getByValSize(),
3061                          ExtraArgRegsSize, ExtraArgRegsSaveSize);
3062
3063           TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
3064           if (Flags.getByValAlign() > ArgRegsSaveSizeMaxAlign)
3065               ArgRegsSaveSizeMaxAlign = Flags.getByValAlign();
3066           CCInfo.nextInRegsParam();
3067         }
3068         lastInsIndex = index;
3069       }
3070     }
3071   }
3072   CCInfo.rewindByValRegsInfo();
3073   lastInsIndex = -1;
3074   if (isVarArg && MFI->hasVAStart()) {
3075     unsigned ExtraArgRegsSize;
3076     unsigned ExtraArgRegsSaveSize;
3077     computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsCount(), 0,
3078                    ExtraArgRegsSize, ExtraArgRegsSaveSize);
3079     TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
3080   }
3081   // If the arg regs save area contains N-byte aligned values, the
3082   // bottom of it must be at least N-byte aligned.
3083   TotalArgRegsSaveSize = RoundUpToAlignment(TotalArgRegsSaveSize, ArgRegsSaveSizeMaxAlign);
3084   TotalArgRegsSaveSize = std::min(TotalArgRegsSaveSize, 16U);
3085
3086   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3087     CCValAssign &VA = ArgLocs[i];
3088     std::advance(CurOrigArg, Ins[VA.getValNo()].OrigArgIndex - CurArgIdx);
3089     CurArgIdx = Ins[VA.getValNo()].OrigArgIndex;
3090     // Arguments stored in registers.
3091     if (VA.isRegLoc()) {
3092       EVT RegVT = VA.getLocVT();
3093
3094       if (VA.needsCustom()) {
3095         // f64 and vector types are split up into multiple registers or
3096         // combinations of registers and stack slots.
3097         if (VA.getLocVT() == MVT::v2f64) {
3098           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
3099                                                    Chain, DAG, dl);
3100           VA = ArgLocs[++i]; // skip ahead to next loc
3101           SDValue ArgValue2;
3102           if (VA.isMemLoc()) {
3103             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
3104             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3105             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
3106                                     MachinePointerInfo::getFixedStack(FI),
3107                                     false, false, false, 0);
3108           } else {
3109             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
3110                                              Chain, DAG, dl);
3111           }
3112           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
3113           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3114                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
3115           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3116                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
3117         } else
3118           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
3119
3120       } else {
3121         const TargetRegisterClass *RC;
3122
3123         if (RegVT == MVT::f32)
3124           RC = &ARM::SPRRegClass;
3125         else if (RegVT == MVT::f64)
3126           RC = &ARM::DPRRegClass;
3127         else if (RegVT == MVT::v2f64)
3128           RC = &ARM::QPRRegClass;
3129         else if (RegVT == MVT::i32)
3130           RC = AFI->isThumb1OnlyFunction() ? &ARM::tGPRRegClass
3131                                            : &ARM::GPRRegClass;
3132         else
3133           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
3134
3135         // Transform the arguments in physical registers into virtual ones.
3136         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
3137         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
3138       }
3139
3140       // If this is an 8 or 16-bit value, it is really passed promoted
3141       // to 32 bits.  Insert an assert[sz]ext to capture this, then
3142       // truncate to the right size.
3143       switch (VA.getLocInfo()) {
3144       default: llvm_unreachable("Unknown loc info!");
3145       case CCValAssign::Full: break;
3146       case CCValAssign::BCvt:
3147         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
3148         break;
3149       case CCValAssign::SExt:
3150         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
3151                                DAG.getValueType(VA.getValVT()));
3152         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3153         break;
3154       case CCValAssign::ZExt:
3155         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
3156                                DAG.getValueType(VA.getValVT()));
3157         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3158         break;
3159       }
3160
3161       InVals.push_back(ArgValue);
3162
3163     } else { // VA.isRegLoc()
3164
3165       // sanity check
3166       assert(VA.isMemLoc());
3167       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
3168
3169       int index = ArgLocs[i].getValNo();
3170
3171       // Some Ins[] entries become multiple ArgLoc[] entries.
3172       // Process them only once.
3173       if (index != lastInsIndex)
3174         {
3175           ISD::ArgFlagsTy Flags = Ins[index].Flags;
3176           // FIXME: For now, all byval parameter objects are marked mutable.
3177           // This can be changed with more analysis.
3178           // In case of tail call optimization mark all arguments mutable.
3179           // Since they could be overwritten by lowering of arguments in case of
3180           // a tail call.
3181           if (Flags.isByVal()) {
3182             unsigned CurByValIndex = CCInfo.getInRegsParamsProcessed();
3183
3184             ByValStoreOffset = RoundUpToAlignment(ByValStoreOffset, Flags.getByValAlign());
3185             int FrameIndex = StoreByValRegs(
3186                 CCInfo, DAG, dl, Chain, CurOrigArg,
3187                 CurByValIndex,
3188                 Ins[VA.getValNo()].PartOffset,
3189                 VA.getLocMemOffset(),
3190                 Flags.getByValSize(),
3191                 true /*force mutable frames*/,
3192                 ByValStoreOffset,
3193                 TotalArgRegsSaveSize);
3194             ByValStoreOffset += Flags.getByValSize();
3195             ByValStoreOffset = std::min(ByValStoreOffset, 16U);
3196             InVals.push_back(DAG.getFrameIndex(FrameIndex, getPointerTy()));
3197             CCInfo.nextInRegsParam();
3198           } else {
3199             unsigned FIOffset = VA.getLocMemOffset();
3200             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
3201                                             FIOffset, true);
3202
3203             // Create load nodes to retrieve arguments from the stack.
3204             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3205             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
3206                                          MachinePointerInfo::getFixedStack(FI),
3207                                          false, false, false, 0));
3208           }
3209           lastInsIndex = index;
3210         }
3211     }
3212   }
3213
3214   // varargs
3215   if (isVarArg && MFI->hasVAStart())
3216     VarArgStyleRegisters(CCInfo, DAG, dl, Chain,
3217                          CCInfo.getNextStackOffset(),
3218                          TotalArgRegsSaveSize);
3219
3220   AFI->setArgumentStackSize(CCInfo.getNextStackOffset());
3221
3222   return Chain;
3223 }
3224
3225 /// isFloatingPointZero - Return true if this is +0.0.
3226 static bool isFloatingPointZero(SDValue Op) {
3227   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
3228     return CFP->getValueAPF().isPosZero();
3229   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
3230     // Maybe this has already been legalized into the constant pool?
3231     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
3232       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
3233       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
3234         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
3235           return CFP->getValueAPF().isPosZero();
3236     }
3237   } else if (Op->getOpcode() == ISD::BITCAST &&
3238              Op->getValueType(0) == MVT::f64) {
3239     // Handle (ISD::BITCAST (ARMISD::VMOVIMM (ISD::TargetConstant 0)) MVT::f64)
3240     // created by LowerConstantFP().
3241     SDValue BitcastOp = Op->getOperand(0);
3242     if (BitcastOp->getOpcode() == ARMISD::VMOVIMM) {
3243       SDValue MoveOp = BitcastOp->getOperand(0);
3244       if (MoveOp->getOpcode() == ISD::TargetConstant &&
3245           cast<ConstantSDNode>(MoveOp)->getZExtValue() == 0) {
3246         return true;
3247       }
3248     }
3249   }
3250   return false;
3251 }
3252
3253 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
3254 /// the given operands.
3255 SDValue
3256 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
3257                              SDValue &ARMcc, SelectionDAG &DAG,
3258                              SDLoc dl) const {
3259   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
3260     unsigned C = RHSC->getZExtValue();
3261     if (!isLegalICmpImmediate(C)) {
3262       // Constant does not fit, try adjusting it by one?
3263       switch (CC) {
3264       default: break;
3265       case ISD::SETLT:
3266       case ISD::SETGE:
3267         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
3268           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
3269           RHS = DAG.getConstant(C-1, MVT::i32);
3270         }
3271         break;
3272       case ISD::SETULT:
3273       case ISD::SETUGE:
3274         if (C != 0 && isLegalICmpImmediate(C-1)) {
3275           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
3276           RHS = DAG.getConstant(C-1, MVT::i32);
3277         }
3278         break;
3279       case ISD::SETLE:
3280       case ISD::SETGT:
3281         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
3282           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
3283           RHS = DAG.getConstant(C+1, MVT::i32);
3284         }
3285         break;
3286       case ISD::SETULE:
3287       case ISD::SETUGT:
3288         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
3289           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
3290           RHS = DAG.getConstant(C+1, MVT::i32);
3291         }
3292         break;
3293       }
3294     }
3295   }
3296
3297   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3298   ARMISD::NodeType CompareType;
3299   switch (CondCode) {
3300   default:
3301     CompareType = ARMISD::CMP;
3302     break;
3303   case ARMCC::EQ:
3304   case ARMCC::NE:
3305     // Uses only Z Flag
3306     CompareType = ARMISD::CMPZ;
3307     break;
3308   }
3309   ARMcc = DAG.getConstant(CondCode, MVT::i32);
3310   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
3311 }
3312
3313 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
3314 SDValue
3315 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
3316                              SDLoc dl) const {
3317   assert(!Subtarget->isFPOnlySP() || RHS.getValueType() != MVT::f64);
3318   SDValue Cmp;
3319   if (!isFloatingPointZero(RHS))
3320     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
3321   else
3322     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
3323   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
3324 }
3325
3326 /// duplicateCmp - Glue values can have only one use, so this function
3327 /// duplicates a comparison node.
3328 SDValue
3329 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
3330   unsigned Opc = Cmp.getOpcode();
3331   SDLoc DL(Cmp);
3332   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
3333     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3334
3335   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
3336   Cmp = Cmp.getOperand(0);
3337   Opc = Cmp.getOpcode();
3338   if (Opc == ARMISD::CMPFP)
3339     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3340   else {
3341     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
3342     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
3343   }
3344   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
3345 }
3346
3347 std::pair<SDValue, SDValue>
3348 ARMTargetLowering::getARMXALUOOp(SDValue Op, SelectionDAG &DAG,
3349                                  SDValue &ARMcc) const {
3350   assert(Op.getValueType() == MVT::i32 &&  "Unsupported value type");
3351
3352   SDValue Value, OverflowCmp;
3353   SDValue LHS = Op.getOperand(0);
3354   SDValue RHS = Op.getOperand(1);
3355
3356
3357   // FIXME: We are currently always generating CMPs because we don't support
3358   // generating CMN through the backend. This is not as good as the natural
3359   // CMP case because it causes a register dependency and cannot be folded
3360   // later.
3361
3362   switch (Op.getOpcode()) {
3363   default:
3364     llvm_unreachable("Unknown overflow instruction!");
3365   case ISD::SADDO:
3366     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3367     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3368     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3369     break;
3370   case ISD::UADDO:
3371     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3372     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3373     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3374     break;
3375   case ISD::SSUBO:
3376     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3377     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3378     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3379     break;
3380   case ISD::USUBO:
3381     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3382     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3383     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3384     break;
3385   } // switch (...)
3386
3387   return std::make_pair(Value, OverflowCmp);
3388 }
3389
3390
3391 SDValue
3392 ARMTargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
3393   // Let legalize expand this if it isn't a legal type yet.
3394   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
3395     return SDValue();
3396
3397   SDValue Value, OverflowCmp;
3398   SDValue ARMcc;
3399   std::tie(Value, OverflowCmp) = getARMXALUOOp(Op, DAG, ARMcc);
3400   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3401   // We use 0 and 1 as false and true values.
3402   SDValue TVal = DAG.getConstant(1, MVT::i32);
3403   SDValue FVal = DAG.getConstant(0, MVT::i32);
3404   EVT VT = Op.getValueType();
3405
3406   SDValue Overflow = DAG.getNode(ARMISD::CMOV, SDLoc(Op), VT, TVal, FVal,
3407                                  ARMcc, CCR, OverflowCmp);
3408
3409   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
3410   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
3411 }
3412
3413
3414 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
3415   SDValue Cond = Op.getOperand(0);
3416   SDValue SelectTrue = Op.getOperand(1);
3417   SDValue SelectFalse = Op.getOperand(2);
3418   SDLoc dl(Op);
3419   unsigned Opc = Cond.getOpcode();
3420
3421   if (Cond.getResNo() == 1 &&
3422       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3423        Opc == ISD::USUBO)) {
3424     if (!DAG.getTargetLoweringInfo().isTypeLegal(Cond->getValueType(0)))
3425       return SDValue();
3426
3427     SDValue Value, OverflowCmp;
3428     SDValue ARMcc;
3429     std::tie(Value, OverflowCmp) = getARMXALUOOp(Cond, DAG, ARMcc);
3430     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3431     EVT VT = Op.getValueType();
3432
3433     return getCMOV(SDLoc(Op), VT, SelectTrue, SelectFalse, ARMcc, CCR,
3434                    OverflowCmp, DAG);
3435   }
3436
3437   // Convert:
3438   //
3439   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
3440   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
3441   //
3442   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
3443     const ConstantSDNode *CMOVTrue =
3444       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
3445     const ConstantSDNode *CMOVFalse =
3446       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
3447
3448     if (CMOVTrue && CMOVFalse) {
3449       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
3450       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
3451
3452       SDValue True;
3453       SDValue False;
3454       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
3455         True = SelectTrue;
3456         False = SelectFalse;
3457       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
3458         True = SelectFalse;
3459         False = SelectTrue;
3460       }
3461
3462       if (True.getNode() && False.getNode()) {
3463         EVT VT = Op.getValueType();
3464         SDValue ARMcc = Cond.getOperand(2);
3465         SDValue CCR = Cond.getOperand(3);
3466         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
3467         assert(True.getValueType() == VT);
3468         return getCMOV(dl, VT, True, False, ARMcc, CCR, Cmp, DAG);
3469       }
3470     }
3471   }
3472
3473   // ARM's BooleanContents value is UndefinedBooleanContent. Mask out the
3474   // undefined bits before doing a full-word comparison with zero.
3475   Cond = DAG.getNode(ISD::AND, dl, Cond.getValueType(), Cond,
3476                      DAG.getConstant(1, Cond.getValueType()));
3477
3478   return DAG.getSelectCC(dl, Cond,
3479                          DAG.getConstant(0, Cond.getValueType()),
3480                          SelectTrue, SelectFalse, ISD::SETNE);
3481 }
3482
3483 static ISD::CondCode getInverseCCForVSEL(ISD::CondCode CC) {
3484   if (CC == ISD::SETNE)
3485     return ISD::SETEQ;
3486   return ISD::getSetCCInverse(CC, true);
3487 }
3488
3489 static void checkVSELConstraints(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
3490                                  bool &swpCmpOps, bool &swpVselOps) {
3491   // Start by selecting the GE condition code for opcodes that return true for
3492   // 'equality'
3493   if (CC == ISD::SETUGE || CC == ISD::SETOGE || CC == ISD::SETOLE ||
3494       CC == ISD::SETULE)
3495     CondCode = ARMCC::GE;
3496
3497   // and GT for opcodes that return false for 'equality'.
3498   else if (CC == ISD::SETUGT || CC == ISD::SETOGT || CC == ISD::SETOLT ||
3499            CC == ISD::SETULT)
3500     CondCode = ARMCC::GT;
3501
3502   // Since we are constrained to GE/GT, if the opcode contains 'less', we need
3503   // to swap the compare operands.
3504   if (CC == ISD::SETOLE || CC == ISD::SETULE || CC == ISD::SETOLT ||
3505       CC == ISD::SETULT)
3506     swpCmpOps = true;
3507
3508   // Both GT and GE are ordered comparisons, and return false for 'unordered'.
3509   // If we have an unordered opcode, we need to swap the operands to the VSEL
3510   // instruction (effectively negating the condition).
3511   //
3512   // This also has the effect of swapping which one of 'less' or 'greater'
3513   // returns true, so we also swap the compare operands. It also switches
3514   // whether we return true for 'equality', so we compensate by picking the
3515   // opposite condition code to our original choice.
3516   if (CC == ISD::SETULE || CC == ISD::SETULT || CC == ISD::SETUGE ||
3517       CC == ISD::SETUGT) {
3518     swpCmpOps = !swpCmpOps;
3519     swpVselOps = !swpVselOps;
3520     CondCode = CondCode == ARMCC::GT ? ARMCC::GE : ARMCC::GT;
3521   }
3522
3523   // 'ordered' is 'anything but unordered', so use the VS condition code and
3524   // swap the VSEL operands.
3525   if (CC == ISD::SETO) {
3526     CondCode = ARMCC::VS;
3527     swpVselOps = true;
3528   }
3529
3530   // 'unordered or not equal' is 'anything but equal', so use the EQ condition
3531   // code and swap the VSEL operands.
3532   if (CC == ISD::SETUNE) {
3533     CondCode = ARMCC::EQ;
3534     swpVselOps = true;
3535   }
3536 }
3537
3538 SDValue ARMTargetLowering::getCMOV(SDLoc dl, EVT VT, SDValue FalseVal,
3539                                    SDValue TrueVal, SDValue ARMcc, SDValue CCR,
3540                                    SDValue Cmp, SelectionDAG &DAG) const {
3541   if (Subtarget->isFPOnlySP() && VT == MVT::f64) {
3542     FalseVal = DAG.getNode(ARMISD::VMOVRRD, dl,
3543                            DAG.getVTList(MVT::i32, MVT::i32), FalseVal);
3544     TrueVal = DAG.getNode(ARMISD::VMOVRRD, dl,
3545                           DAG.getVTList(MVT::i32, MVT::i32), TrueVal);
3546
3547     SDValue TrueLow = TrueVal.getValue(0);
3548     SDValue TrueHigh = TrueVal.getValue(1);
3549     SDValue FalseLow = FalseVal.getValue(0);
3550     SDValue FalseHigh = FalseVal.getValue(1);
3551
3552     SDValue Low = DAG.getNode(ARMISD::CMOV, dl, MVT::i32, FalseLow, TrueLow,
3553                               ARMcc, CCR, Cmp);
3554     SDValue High = DAG.getNode(ARMISD::CMOV, dl, MVT::i32, FalseHigh, TrueHigh,
3555                                ARMcc, CCR, duplicateCmp(Cmp, DAG));
3556
3557     return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Low, High);
3558   } else {
3559     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,
3560                        Cmp);
3561   }
3562 }
3563
3564 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3565   EVT VT = Op.getValueType();
3566   SDValue LHS = Op.getOperand(0);
3567   SDValue RHS = Op.getOperand(1);
3568   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3569   SDValue TrueVal = Op.getOperand(2);
3570   SDValue FalseVal = Op.getOperand(3);
3571   SDLoc dl(Op);
3572
3573   if (Subtarget->isFPOnlySP() && LHS.getValueType() == MVT::f64) {
3574     DAG.getTargetLoweringInfo().softenSetCCOperands(DAG, MVT::f64, LHS, RHS, CC,
3575                                                     dl);
3576
3577     // If softenSetCCOperands only returned one value, we should compare it to
3578     // zero.
3579     if (!RHS.getNode()) {
3580       RHS = DAG.getConstant(0, LHS.getValueType());
3581       CC = ISD::SETNE;
3582     }
3583   }
3584
3585   if (LHS.getValueType() == MVT::i32) {
3586     // Try to generate VSEL on ARMv8.
3587     // The VSEL instruction can't use all the usual ARM condition
3588     // codes: it only has two bits to select the condition code, so it's
3589     // constrained to use only GE, GT, VS and EQ.
3590     //
3591     // To implement all the various ISD::SETXXX opcodes, we sometimes need to
3592     // swap the operands of the previous compare instruction (effectively
3593     // inverting the compare condition, swapping 'less' and 'greater') and
3594     // sometimes need to swap the operands to the VSEL (which inverts the
3595     // condition in the sense of firing whenever the previous condition didn't)
3596     if (Subtarget->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3597                                     TrueVal.getValueType() == MVT::f64)) {
3598       ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3599       if (CondCode == ARMCC::LT || CondCode == ARMCC::LE ||
3600           CondCode == ARMCC::VC || CondCode == ARMCC::NE) {
3601         CC = getInverseCCForVSEL(CC);
3602         std::swap(TrueVal, FalseVal);
3603       }
3604     }
3605
3606     SDValue ARMcc;
3607     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3608     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3609     return getCMOV(dl, VT, FalseVal, TrueVal, ARMcc, CCR, Cmp, DAG);
3610   }
3611
3612   ARMCC::CondCodes CondCode, CondCode2;
3613   FPCCToARMCC(CC, CondCode, CondCode2);
3614
3615   // Try to generate VSEL on ARMv8.
3616   if (Subtarget->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3617                                   TrueVal.getValueType() == MVT::f64)) {
3618     // We can select VMAXNM/VMINNM from a compare followed by a select with the
3619     // same operands, as follows:
3620     //   c = fcmp [ogt, olt, ugt, ult] a, b
3621     //   select c, a, b
3622     // We only do this in unsafe-fp-math, because signed zeros and NaNs are
3623     // handled differently than the original code sequence.
3624     if (getTargetMachine().Options.UnsafeFPMath) {
3625       if (LHS == TrueVal && RHS == FalseVal) {
3626         if (CC == ISD::SETOGT || CC == ISD::SETUGT)
3627           return DAG.getNode(ARMISD::VMAXNM, dl, VT, TrueVal, FalseVal);
3628         if (CC == ISD::SETOLT || CC == ISD::SETULT)
3629           return DAG.getNode(ARMISD::VMINNM, dl, VT, TrueVal, FalseVal);
3630       } else if (LHS == FalseVal && RHS == TrueVal) {
3631         if (CC == ISD::SETOLT || CC == ISD::SETULT)
3632           return DAG.getNode(ARMISD::VMAXNM, dl, VT, TrueVal, FalseVal);
3633         if (CC == ISD::SETOGT || CC == ISD::SETUGT)
3634           return DAG.getNode(ARMISD::VMINNM, dl, VT, TrueVal, FalseVal);
3635       }
3636     }
3637
3638     bool swpCmpOps = false;
3639     bool swpVselOps = false;
3640     checkVSELConstraints(CC, CondCode, swpCmpOps, swpVselOps);
3641
3642     if (CondCode == ARMCC::GT || CondCode == ARMCC::GE ||
3643         CondCode == ARMCC::VS || CondCode == ARMCC::EQ) {
3644       if (swpCmpOps)
3645         std::swap(LHS, RHS);
3646       if (swpVselOps)
3647         std::swap(TrueVal, FalseVal);
3648     }
3649   }
3650
3651   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3652   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3653   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3654   SDValue Result = getCMOV(dl, VT, FalseVal, TrueVal, ARMcc, CCR, Cmp, DAG);
3655   if (CondCode2 != ARMCC::AL) {
3656     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
3657     // FIXME: Needs another CMP because flag can have but one use.
3658     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
3659     Result = getCMOV(dl, VT, Result, TrueVal, ARMcc2, CCR, Cmp2, DAG);
3660   }
3661   return Result;
3662 }
3663
3664 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
3665 /// to morph to an integer compare sequence.
3666 static bool canChangeToInt(SDValue Op, bool &SeenZero,
3667                            const ARMSubtarget *Subtarget) {
3668   SDNode *N = Op.getNode();
3669   if (!N->hasOneUse())
3670     // Otherwise it requires moving the value from fp to integer registers.
3671     return false;
3672   if (!N->getNumValues())
3673     return false;
3674   EVT VT = Op.getValueType();
3675   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
3676     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
3677     // vmrs are very slow, e.g. cortex-a8.
3678     return false;
3679
3680   if (isFloatingPointZero(Op)) {
3681     SeenZero = true;
3682     return true;
3683   }
3684   return ISD::isNormalLoad(N);
3685 }
3686
3687 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
3688   if (isFloatingPointZero(Op))
3689     return DAG.getConstant(0, MVT::i32);
3690
3691   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
3692     return DAG.getLoad(MVT::i32, SDLoc(Op),
3693                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
3694                        Ld->isVolatile(), Ld->isNonTemporal(),
3695                        Ld->isInvariant(), Ld->getAlignment());
3696
3697   llvm_unreachable("Unknown VFP cmp argument!");
3698 }
3699
3700 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
3701                            SDValue &RetVal1, SDValue &RetVal2) {
3702   if (isFloatingPointZero(Op)) {
3703     RetVal1 = DAG.getConstant(0, MVT::i32);
3704     RetVal2 = DAG.getConstant(0, MVT::i32);
3705     return;
3706   }
3707
3708   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
3709     SDValue Ptr = Ld->getBasePtr();
3710     RetVal1 = DAG.getLoad(MVT::i32, SDLoc(Op),
3711                           Ld->getChain(), Ptr,
3712                           Ld->getPointerInfo(),
3713                           Ld->isVolatile(), Ld->isNonTemporal(),
3714                           Ld->isInvariant(), Ld->getAlignment());
3715
3716     EVT PtrType = Ptr.getValueType();
3717     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
3718     SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(Op),
3719                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
3720     RetVal2 = DAG.getLoad(MVT::i32, SDLoc(Op),
3721                           Ld->getChain(), NewPtr,
3722                           Ld->getPointerInfo().getWithOffset(4),
3723                           Ld->isVolatile(), Ld->isNonTemporal(),
3724                           Ld->isInvariant(), NewAlign);
3725     return;
3726   }
3727
3728   llvm_unreachable("Unknown VFP cmp argument!");
3729 }
3730
3731 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
3732 /// f32 and even f64 comparisons to integer ones.
3733 SDValue
3734 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
3735   SDValue Chain = Op.getOperand(0);
3736   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3737   SDValue LHS = Op.getOperand(2);
3738   SDValue RHS = Op.getOperand(3);
3739   SDValue Dest = Op.getOperand(4);
3740   SDLoc dl(Op);
3741
3742   bool LHSSeenZero = false;
3743   bool LHSOk = canChangeToInt(LHS, LHSSeenZero, Subtarget);
3744   bool RHSSeenZero = false;
3745   bool RHSOk = canChangeToInt(RHS, RHSSeenZero, Subtarget);
3746   if (LHSOk && RHSOk && (LHSSeenZero || RHSSeenZero)) {
3747     // If unsafe fp math optimization is enabled and there are no other uses of
3748     // the CMP operands, and the condition code is EQ or NE, we can optimize it
3749     // to an integer comparison.
3750     if (CC == ISD::SETOEQ)
3751       CC = ISD::SETEQ;
3752     else if (CC == ISD::SETUNE)
3753       CC = ISD::SETNE;
3754
3755     SDValue Mask = DAG.getConstant(0x7fffffff, MVT::i32);
3756     SDValue ARMcc;
3757     if (LHS.getValueType() == MVT::f32) {
3758       LHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3759                         bitcastf32Toi32(LHS, DAG), Mask);
3760       RHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3761                         bitcastf32Toi32(RHS, DAG), Mask);
3762       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3763       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3764       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3765                          Chain, Dest, ARMcc, CCR, Cmp);
3766     }
3767
3768     SDValue LHS1, LHS2;
3769     SDValue RHS1, RHS2;
3770     expandf64Toi32(LHS, DAG, LHS1, LHS2);
3771     expandf64Toi32(RHS, DAG, RHS1, RHS2);
3772     LHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, LHS2, Mask);
3773     RHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, RHS2, Mask);
3774     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3775     ARMcc = DAG.getConstant(CondCode, MVT::i32);
3776     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3777     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
3778     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops);
3779   }
3780
3781   return SDValue();
3782 }
3783
3784 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3785   SDValue Chain = Op.getOperand(0);
3786   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3787   SDValue LHS = Op.getOperand(2);
3788   SDValue RHS = Op.getOperand(3);
3789   SDValue Dest = Op.getOperand(4);
3790   SDLoc dl(Op);
3791
3792   if (Subtarget->isFPOnlySP() && LHS.getValueType() == MVT::f64) {
3793     DAG.getTargetLoweringInfo().softenSetCCOperands(DAG, MVT::f64, LHS, RHS, CC,
3794                                                     dl);
3795
3796     // If softenSetCCOperands only returned one value, we should compare it to
3797     // zero.
3798     if (!RHS.getNode()) {
3799       RHS = DAG.getConstant(0, LHS.getValueType());
3800       CC = ISD::SETNE;
3801     }
3802   }
3803
3804   if (LHS.getValueType() == MVT::i32) {
3805     SDValue ARMcc;
3806     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3807     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3808     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3809                        Chain, Dest, ARMcc, CCR, Cmp);
3810   }
3811
3812   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3813
3814   if (getTargetMachine().Options.UnsafeFPMath &&
3815       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
3816        CC == ISD::SETNE || CC == ISD::SETUNE)) {
3817     SDValue Result = OptimizeVFPBrcond(Op, DAG);
3818     if (Result.getNode())
3819       return Result;
3820   }
3821
3822   ARMCC::CondCodes CondCode, CondCode2;
3823   FPCCToARMCC(CC, CondCode, CondCode2);
3824
3825   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3826   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3827   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3828   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3829   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
3830   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3831   if (CondCode2 != ARMCC::AL) {
3832     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
3833     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
3834     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3835   }
3836   return Res;
3837 }
3838
3839 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
3840   SDValue Chain = Op.getOperand(0);
3841   SDValue Table = Op.getOperand(1);
3842   SDValue Index = Op.getOperand(2);
3843   SDLoc dl(Op);
3844
3845   EVT PTy = getPointerTy();
3846   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
3847   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
3848   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
3849   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
3850   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
3851   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
3852   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3853   if (Subtarget->isThumb2()) {
3854     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
3855     // which does another jump to the destination. This also makes it easier
3856     // to translate it to TBB / TBH later.
3857     // FIXME: This might not work if the function is extremely large.
3858     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
3859                        Addr, Op.getOperand(2), JTI, UId);
3860   }
3861   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3862     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3863                        MachinePointerInfo::getJumpTable(),
3864                        false, false, false, 0);
3865     Chain = Addr.getValue(1);
3866     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3867     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3868   } else {
3869     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3870                        MachinePointerInfo::getJumpTable(),
3871                        false, false, false, 0);
3872     Chain = Addr.getValue(1);
3873     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3874   }
3875 }
3876
3877 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3878   EVT VT = Op.getValueType();
3879   SDLoc dl(Op);
3880
3881   if (Op.getValueType().getVectorElementType() == MVT::i32) {
3882     if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::f32)
3883       return Op;
3884     return DAG.UnrollVectorOp(Op.getNode());
3885   }
3886
3887   assert(Op.getOperand(0).getValueType() == MVT::v4f32 &&
3888          "Invalid type for custom lowering!");
3889   if (VT != MVT::v4i16)
3890     return DAG.UnrollVectorOp(Op.getNode());
3891
3892   Op = DAG.getNode(Op.getOpcode(), dl, MVT::v4i32, Op.getOperand(0));
3893   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
3894 }
3895
3896 SDValue ARMTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) const {
3897   EVT VT = Op.getValueType();
3898   if (VT.isVector())
3899     return LowerVectorFP_TO_INT(Op, DAG);
3900
3901   if (Subtarget->isFPOnlySP() && Op.getOperand(0).getValueType() == MVT::f64) {
3902     RTLIB::Libcall LC;
3903     if (Op.getOpcode() == ISD::FP_TO_SINT)
3904       LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(),
3905                               Op.getValueType());
3906     else
3907       LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(),
3908                               Op.getValueType());
3909     return makeLibCall(DAG, LC, Op.getValueType(), &Op.getOperand(0), 1,
3910                        /*isSigned*/ false, SDLoc(Op)).first;
3911   }
3912
3913   SDLoc dl(Op);
3914   unsigned Opc;
3915
3916   switch (Op.getOpcode()) {
3917   default: llvm_unreachable("Invalid opcode!");
3918   case ISD::FP_TO_SINT:
3919     Opc = ARMISD::FTOSI;
3920     break;
3921   case ISD::FP_TO_UINT:
3922     Opc = ARMISD::FTOUI;
3923     break;
3924   }
3925   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
3926   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
3927 }
3928
3929 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3930   EVT VT = Op.getValueType();
3931   SDLoc dl(Op);
3932
3933   if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::i32) {
3934     if (VT.getVectorElementType() == MVT::f32)
3935       return Op;
3936     return DAG.UnrollVectorOp(Op.getNode());
3937   }
3938
3939   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3940          "Invalid type for custom lowering!");
3941   if (VT != MVT::v4f32)
3942     return DAG.UnrollVectorOp(Op.getNode());
3943
3944   unsigned CastOpc;
3945   unsigned Opc;
3946   switch (Op.getOpcode()) {
3947   default: llvm_unreachable("Invalid opcode!");
3948   case ISD::SINT_TO_FP:
3949     CastOpc = ISD::SIGN_EXTEND;
3950     Opc = ISD::SINT_TO_FP;
3951     break;
3952   case ISD::UINT_TO_FP:
3953     CastOpc = ISD::ZERO_EXTEND;
3954     Opc = ISD::UINT_TO_FP;
3955     break;
3956   }
3957
3958   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3959   return DAG.getNode(Opc, dl, VT, Op);
3960 }
3961
3962 SDValue ARMTargetLowering::LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const {
3963   EVT VT = Op.getValueType();
3964   if (VT.isVector())
3965     return LowerVectorINT_TO_FP(Op, DAG);
3966
3967   if (Subtarget->isFPOnlySP() && Op.getValueType() == MVT::f64) {
3968     RTLIB::Libcall LC;
3969     if (Op.getOpcode() == ISD::SINT_TO_FP)
3970       LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(),
3971                               Op.getValueType());
3972     else
3973       LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(),
3974                               Op.getValueType());
3975     return makeLibCall(DAG, LC, Op.getValueType(), &Op.getOperand(0), 1,
3976                        /*isSigned*/ false, SDLoc(Op)).first;
3977   }
3978
3979   SDLoc dl(Op);
3980   unsigned Opc;
3981
3982   switch (Op.getOpcode()) {
3983   default: llvm_unreachable("Invalid opcode!");
3984   case ISD::SINT_TO_FP:
3985     Opc = ARMISD::SITOF;
3986     break;
3987   case ISD::UINT_TO_FP:
3988     Opc = ARMISD::UITOF;
3989     break;
3990   }
3991
3992   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3993   return DAG.getNode(Opc, dl, VT, Op);
3994 }
3995
3996 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3997   // Implement fcopysign with a fabs and a conditional fneg.
3998   SDValue Tmp0 = Op.getOperand(0);
3999   SDValue Tmp1 = Op.getOperand(1);
4000   SDLoc dl(Op);
4001   EVT VT = Op.getValueType();
4002   EVT SrcVT = Tmp1.getValueType();
4003   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
4004     Tmp0.getOpcode() == ARMISD::VMOVDRR;
4005   bool UseNEON = !InGPR && Subtarget->hasNEON();
4006
4007   if (UseNEON) {
4008     // Use VBSL to copy the sign bit.
4009     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
4010     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
4011                                DAG.getTargetConstant(EncodedVal, MVT::i32));
4012     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
4013     if (VT == MVT::f64)
4014       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
4015                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
4016                          DAG.getConstant(32, MVT::i32));
4017     else /*if (VT == MVT::f32)*/
4018       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
4019     if (SrcVT == MVT::f32) {
4020       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
4021       if (VT == MVT::f64)
4022         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
4023                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
4024                            DAG.getConstant(32, MVT::i32));
4025     } else if (VT == MVT::f32)
4026       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
4027                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
4028                          DAG.getConstant(32, MVT::i32));
4029     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
4030     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
4031
4032     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
4033                                             MVT::i32);
4034     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
4035     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
4036                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
4037
4038     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
4039                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
4040                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
4041     if (VT == MVT::f32) {
4042       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
4043       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
4044                         DAG.getConstant(0, MVT::i32));
4045     } else {
4046       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
4047     }
4048
4049     return Res;
4050   }
4051
4052   // Bitcast operand 1 to i32.
4053   if (SrcVT == MVT::f64)
4054     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
4055                        Tmp1).getValue(1);
4056   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
4057
4058   // Or in the signbit with integer operations.
4059   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
4060   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
4061   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
4062   if (VT == MVT::f32) {
4063     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
4064                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
4065     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
4066                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
4067   }
4068
4069   // f64: Or the high part with signbit and then combine two parts.
4070   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
4071                      Tmp0);
4072   SDValue Lo = Tmp0.getValue(0);
4073   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
4074   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
4075   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
4076 }
4077
4078 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
4079   MachineFunction &MF = DAG.getMachineFunction();
4080   MachineFrameInfo *MFI = MF.getFrameInfo();
4081   MFI->setReturnAddressIsTaken(true);
4082
4083   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
4084     return SDValue();
4085
4086   EVT VT = Op.getValueType();
4087   SDLoc dl(Op);
4088   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4089   if (Depth) {
4090     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4091     SDValue Offset = DAG.getConstant(4, MVT::i32);
4092     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
4093                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
4094                        MachinePointerInfo(), false, false, false, 0);
4095   }
4096
4097   // Return LR, which contains the return address. Mark it an implicit live-in.
4098   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
4099   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
4100 }
4101
4102 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
4103   const ARMBaseRegisterInfo &ARI =
4104     *static_cast<const ARMBaseRegisterInfo*>(RegInfo);
4105   MachineFunction &MF = DAG.getMachineFunction();
4106   MachineFrameInfo *MFI = MF.getFrameInfo();
4107   MFI->setFrameAddressIsTaken(true);
4108
4109   EVT VT = Op.getValueType();
4110   SDLoc dl(Op);  // FIXME probably not meaningful
4111   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4112   unsigned FrameReg = ARI.getFrameRegister(MF);
4113   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
4114   while (Depth--)
4115     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
4116                             MachinePointerInfo(),
4117                             false, false, false, 0);
4118   return FrameAddr;
4119 }
4120
4121 // FIXME? Maybe this could be a TableGen attribute on some registers and
4122 // this table could be generated automatically from RegInfo.
4123 unsigned ARMTargetLowering::getRegisterByName(const char* RegName,
4124                                               EVT VT) const {
4125   unsigned Reg = StringSwitch<unsigned>(RegName)
4126                        .Case("sp", ARM::SP)
4127                        .Default(0);
4128   if (Reg)
4129     return Reg;
4130   report_fatal_error("Invalid register name global variable");
4131 }
4132
4133 /// ExpandBITCAST - If the target supports VFP, this function is called to
4134 /// expand a bit convert where either the source or destination type is i64 to
4135 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
4136 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
4137 /// vectors), since the legalizer won't know what to do with that.
4138 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
4139   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4140   SDLoc dl(N);
4141   SDValue Op = N->getOperand(0);
4142
4143   // This function is only supposed to be called for i64 types, either as the
4144   // source or destination of the bit convert.
4145   EVT SrcVT = Op.getValueType();
4146   EVT DstVT = N->getValueType(0);
4147   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
4148          "ExpandBITCAST called for non-i64 type");
4149
4150   // Turn i64->f64 into VMOVDRR.
4151   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
4152     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
4153                              DAG.getConstant(0, MVT::i32));
4154     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
4155                              DAG.getConstant(1, MVT::i32));
4156     return DAG.getNode(ISD::BITCAST, dl, DstVT,
4157                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
4158   }
4159
4160   // Turn f64->i64 into VMOVRRD.
4161   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
4162     SDValue Cvt;
4163     if (TLI.isBigEndian() && SrcVT.isVector() &&
4164         SrcVT.getVectorNumElements() > 1)
4165       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
4166                         DAG.getVTList(MVT::i32, MVT::i32),
4167                         DAG.getNode(ARMISD::VREV64, dl, SrcVT, Op));
4168     else
4169       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
4170                         DAG.getVTList(MVT::i32, MVT::i32), Op);
4171     // Merge the pieces into a single i64 value.
4172     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
4173   }
4174
4175   return SDValue();
4176 }
4177
4178 /// getZeroVector - Returns a vector of specified type with all zero elements.
4179 /// Zero vectors are used to represent vector negation and in those cases
4180 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
4181 /// not support i64 elements, so sometimes the zero vectors will need to be
4182 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
4183 /// zero vector.
4184 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, SDLoc dl) {
4185   assert(VT.isVector() && "Expected a vector type");
4186   // The canonical modified immediate encoding of a zero vector is....0!
4187   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
4188   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
4189   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
4190   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4191 }
4192
4193 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4194 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4195 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
4196                                                 SelectionDAG &DAG) const {
4197   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4198   EVT VT = Op.getValueType();
4199   unsigned VTBits = VT.getSizeInBits();
4200   SDLoc dl(Op);
4201   SDValue ShOpLo = Op.getOperand(0);
4202   SDValue ShOpHi = Op.getOperand(1);
4203   SDValue ShAmt  = Op.getOperand(2);
4204   SDValue ARMcc;
4205   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4206
4207   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4208
4209   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4210                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
4211   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4212   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4213                                    DAG.getConstant(VTBits, MVT::i32));
4214   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4215   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4216   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4217
4218   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4219   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4220                           ARMcc, DAG, dl);
4221   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4222   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
4223                            CCR, Cmp);
4224
4225   SDValue Ops[2] = { Lo, Hi };
4226   return DAG.getMergeValues(Ops, dl);
4227 }
4228
4229 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4230 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4231 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
4232                                                SelectionDAG &DAG) const {
4233   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4234   EVT VT = Op.getValueType();
4235   unsigned VTBits = VT.getSizeInBits();
4236   SDLoc dl(Op);
4237   SDValue ShOpLo = Op.getOperand(0);
4238   SDValue ShOpHi = Op.getOperand(1);
4239   SDValue ShAmt  = Op.getOperand(2);
4240   SDValue ARMcc;
4241
4242   assert(Op.getOpcode() == ISD::SHL_PARTS);
4243   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4244                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
4245   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4246   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4247                                    DAG.getConstant(VTBits, MVT::i32));
4248   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4249   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4250
4251   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4252   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4253   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4254                           ARMcc, DAG, dl);
4255   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4256   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
4257                            CCR, Cmp);
4258
4259   SDValue Ops[2] = { Lo, Hi };
4260   return DAG.getMergeValues(Ops, dl);
4261 }
4262
4263 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4264                                             SelectionDAG &DAG) const {
4265   // The rounding mode is in bits 23:22 of the FPSCR.
4266   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
4267   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
4268   // so that the shift + and get folded into a bitfield extract.
4269   SDLoc dl(Op);
4270   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
4271                               DAG.getConstant(Intrinsic::arm_get_fpscr,
4272                                               MVT::i32));
4273   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
4274                                   DAG.getConstant(1U << 22, MVT::i32));
4275   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
4276                               DAG.getConstant(22, MVT::i32));
4277   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
4278                      DAG.getConstant(3, MVT::i32));
4279 }
4280
4281 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
4282                          const ARMSubtarget *ST) {
4283   EVT VT = N->getValueType(0);
4284   SDLoc dl(N);
4285
4286   if (!ST->hasV6T2Ops())
4287     return SDValue();
4288
4289   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
4290   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
4291 }
4292
4293 /// getCTPOP16BitCounts - Returns a v8i8/v16i8 vector containing the bit-count
4294 /// for each 16-bit element from operand, repeated.  The basic idea is to
4295 /// leverage vcnt to get the 8-bit counts, gather and add the results.
4296 ///
4297 /// Trace for v4i16:
4298 /// input    = [v0    v1    v2    v3   ] (vi 16-bit element)
4299 /// cast: N0 = [w0 w1 w2 w3 w4 w5 w6 w7] (v0 = [w0 w1], wi 8-bit element)
4300 /// vcnt: N1 = [b0 b1 b2 b3 b4 b5 b6 b7] (bi = bit-count of 8-bit element wi)
4301 /// vrev: N2 = [b1 b0 b3 b2 b5 b4 b7 b6]
4302 ///            [b0 b1 b2 b3 b4 b5 b6 b7]
4303 ///           +[b1 b0 b3 b2 b5 b4 b7 b6]
4304 /// N3=N1+N2 = [k0 k0 k1 k1 k2 k2 k3 k3] (k0 = b0+b1 = bit-count of 16-bit v0,
4305 /// vuzp:    = [k0 k1 k2 k3 k0 k1 k2 k3]  each ki is 8-bits)
4306 static SDValue getCTPOP16BitCounts(SDNode *N, SelectionDAG &DAG) {
4307   EVT VT = N->getValueType(0);
4308   SDLoc DL(N);
4309
4310   EVT VT8Bit = VT.is64BitVector() ? MVT::v8i8 : MVT::v16i8;
4311   SDValue N0 = DAG.getNode(ISD::BITCAST, DL, VT8Bit, N->getOperand(0));
4312   SDValue N1 = DAG.getNode(ISD::CTPOP, DL, VT8Bit, N0);
4313   SDValue N2 = DAG.getNode(ARMISD::VREV16, DL, VT8Bit, N1);
4314   SDValue N3 = DAG.getNode(ISD::ADD, DL, VT8Bit, N1, N2);
4315   return DAG.getNode(ARMISD::VUZP, DL, VT8Bit, N3, N3);
4316 }
4317
4318 /// lowerCTPOP16BitElements - Returns a v4i16/v8i16 vector containing the
4319 /// bit-count for each 16-bit element from the operand.  We need slightly
4320 /// different sequencing for v4i16 and v8i16 to stay within NEON's available
4321 /// 64/128-bit registers.
4322 ///
4323 /// Trace for v4i16:
4324 /// input           = [v0    v1    v2    v3    ] (vi 16-bit element)
4325 /// v8i8: BitCounts = [k0 k1 k2 k3 k0 k1 k2 k3 ] (ki is the bit-count of vi)
4326 /// v8i16:Extended  = [k0    k1    k2    k3    k0    k1    k2    k3    ]
4327 /// v4i16:Extracted = [k0    k1    k2    k3    ]
4328 static SDValue lowerCTPOP16BitElements(SDNode *N, SelectionDAG &DAG) {
4329   EVT VT = N->getValueType(0);
4330   SDLoc DL(N);
4331
4332   SDValue BitCounts = getCTPOP16BitCounts(N, DAG);
4333   if (VT.is64BitVector()) {
4334     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, BitCounts);
4335     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, Extended,
4336                        DAG.getIntPtrConstant(0));
4337   } else {
4338     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v8i8,
4339                                     BitCounts, DAG.getIntPtrConstant(0));
4340     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, Extracted);
4341   }
4342 }
4343
4344 /// lowerCTPOP32BitElements - Returns a v2i32/v4i32 vector containing the
4345 /// bit-count for each 32-bit element from the operand.  The idea here is
4346 /// to split the vector into 16-bit elements, leverage the 16-bit count
4347 /// routine, and then combine the results.
4348 ///
4349 /// Trace for v2i32 (v4i32 similar with Extracted/Extended exchanged):
4350 /// input    = [v0    v1    ] (vi: 32-bit elements)
4351 /// Bitcast  = [w0 w1 w2 w3 ] (wi: 16-bit elements, v0 = [w0 w1])
4352 /// Counts16 = [k0 k1 k2 k3 ] (ki: 16-bit elements, bit-count of wi)
4353 /// vrev: N0 = [k1 k0 k3 k2 ]
4354 ///            [k0 k1 k2 k3 ]
4355 ///       N1 =+[k1 k0 k3 k2 ]
4356 ///            [k0 k2 k1 k3 ]
4357 ///       N2 =+[k1 k3 k0 k2 ]
4358 ///            [k0    k2    k1    k3    ]
4359 /// Extended =+[k1    k3    k0    k2    ]
4360 ///            [k0    k2    ]
4361 /// Extracted=+[k1    k3    ]
4362 ///
4363 static SDValue lowerCTPOP32BitElements(SDNode *N, SelectionDAG &DAG) {
4364   EVT VT = N->getValueType(0);
4365   SDLoc DL(N);
4366
4367   EVT VT16Bit = VT.is64BitVector() ? MVT::v4i16 : MVT::v8i16;
4368
4369   SDValue Bitcast = DAG.getNode(ISD::BITCAST, DL, VT16Bit, N->getOperand(0));
4370   SDValue Counts16 = lowerCTPOP16BitElements(Bitcast.getNode(), DAG);
4371   SDValue N0 = DAG.getNode(ARMISD::VREV32, DL, VT16Bit, Counts16);
4372   SDValue N1 = DAG.getNode(ISD::ADD, DL, VT16Bit, Counts16, N0);
4373   SDValue N2 = DAG.getNode(ARMISD::VUZP, DL, VT16Bit, N1, N1);
4374
4375   if (VT.is64BitVector()) {
4376     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, N2);
4377     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i32, Extended,
4378                        DAG.getIntPtrConstant(0));
4379   } else {
4380     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, N2,
4381                                     DAG.getIntPtrConstant(0));
4382     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, Extracted);
4383   }
4384 }
4385
4386 static SDValue LowerCTPOP(SDNode *N, SelectionDAG &DAG,
4387                           const ARMSubtarget *ST) {
4388   EVT VT = N->getValueType(0);
4389
4390   assert(ST->hasNEON() && "Custom ctpop lowering requires NEON.");
4391   assert((VT == MVT::v2i32 || VT == MVT::v4i32 ||
4392           VT == MVT::v4i16 || VT == MVT::v8i16) &&
4393          "Unexpected type for custom ctpop lowering");
4394
4395   if (VT.getVectorElementType() == MVT::i32)
4396     return lowerCTPOP32BitElements(N, DAG);
4397   else
4398     return lowerCTPOP16BitElements(N, DAG);
4399 }
4400
4401 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
4402                           const ARMSubtarget *ST) {
4403   EVT VT = N->getValueType(0);
4404   SDLoc dl(N);
4405
4406   if (!VT.isVector())
4407     return SDValue();
4408
4409   // Lower vector shifts on NEON to use VSHL.
4410   assert(ST->hasNEON() && "unexpected vector shift");
4411
4412   // Left shifts translate directly to the vshiftu intrinsic.
4413   if (N->getOpcode() == ISD::SHL)
4414     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4415                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
4416                        N->getOperand(0), N->getOperand(1));
4417
4418   assert((N->getOpcode() == ISD::SRA ||
4419           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
4420
4421   // NEON uses the same intrinsics for both left and right shifts.  For
4422   // right shifts, the shift amounts are negative, so negate the vector of
4423   // shift amounts.
4424   EVT ShiftVT = N->getOperand(1).getValueType();
4425   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
4426                                      getZeroVector(ShiftVT, DAG, dl),
4427                                      N->getOperand(1));
4428   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
4429                              Intrinsic::arm_neon_vshifts :
4430                              Intrinsic::arm_neon_vshiftu);
4431   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4432                      DAG.getConstant(vshiftInt, MVT::i32),
4433                      N->getOperand(0), NegatedCount);
4434 }
4435
4436 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
4437                                 const ARMSubtarget *ST) {
4438   EVT VT = N->getValueType(0);
4439   SDLoc dl(N);
4440
4441   // We can get here for a node like i32 = ISD::SHL i32, i64
4442   if (VT != MVT::i64)
4443     return SDValue();
4444
4445   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
4446          "Unknown shift to lower!");
4447
4448   // We only lower SRA, SRL of 1 here, all others use generic lowering.
4449   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
4450       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
4451     return SDValue();
4452
4453   // If we are in thumb mode, we don't have RRX.
4454   if (ST->isThumb1Only()) return SDValue();
4455
4456   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
4457   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4458                            DAG.getConstant(0, MVT::i32));
4459   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4460                            DAG.getConstant(1, MVT::i32));
4461
4462   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
4463   // captures the result into a carry flag.
4464   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
4465   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), Hi);
4466
4467   // The low part is an ARMISD::RRX operand, which shifts the carry in.
4468   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
4469
4470   // Merge the pieces into a single i64 value.
4471  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
4472 }
4473
4474 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
4475   SDValue TmpOp0, TmpOp1;
4476   bool Invert = false;
4477   bool Swap = false;
4478   unsigned Opc = 0;
4479
4480   SDValue Op0 = Op.getOperand(0);
4481   SDValue Op1 = Op.getOperand(1);
4482   SDValue CC = Op.getOperand(2);
4483   EVT CmpVT = Op0.getValueType().changeVectorElementTypeToInteger();
4484   EVT VT = Op.getValueType();
4485   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4486   SDLoc dl(Op);
4487
4488   if (Op1.getValueType().isFloatingPoint()) {
4489     switch (SetCCOpcode) {
4490     default: llvm_unreachable("Illegal FP comparison");
4491     case ISD::SETUNE:
4492     case ISD::SETNE:  Invert = true; // Fallthrough
4493     case ISD::SETOEQ:
4494     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4495     case ISD::SETOLT:
4496     case ISD::SETLT: Swap = true; // Fallthrough
4497     case ISD::SETOGT:
4498     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4499     case ISD::SETOLE:
4500     case ISD::SETLE:  Swap = true; // Fallthrough
4501     case ISD::SETOGE:
4502     case ISD::SETGE: Opc = ARMISD::VCGE; break;
4503     case ISD::SETUGE: Swap = true; // Fallthrough
4504     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
4505     case ISD::SETUGT: Swap = true; // Fallthrough
4506     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
4507     case ISD::SETUEQ: Invert = true; // Fallthrough
4508     case ISD::SETONE:
4509       // Expand this to (OLT | OGT).
4510       TmpOp0 = Op0;
4511       TmpOp1 = Op1;
4512       Opc = ISD::OR;
4513       Op0 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp1, TmpOp0);
4514       Op1 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp0, TmpOp1);
4515       break;
4516     case ISD::SETUO: Invert = true; // Fallthrough
4517     case ISD::SETO:
4518       // Expand this to (OLT | OGE).
4519       TmpOp0 = Op0;
4520       TmpOp1 = Op1;
4521       Opc = ISD::OR;
4522       Op0 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp1, TmpOp0);
4523       Op1 = DAG.getNode(ARMISD::VCGE, dl, CmpVT, TmpOp0, TmpOp1);
4524       break;
4525     }
4526   } else {
4527     // Integer comparisons.
4528     switch (SetCCOpcode) {
4529     default: llvm_unreachable("Illegal integer comparison");
4530     case ISD::SETNE:  Invert = true;
4531     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4532     case ISD::SETLT:  Swap = true;
4533     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4534     case ISD::SETLE:  Swap = true;
4535     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
4536     case ISD::SETULT: Swap = true;
4537     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
4538     case ISD::SETULE: Swap = true;
4539     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
4540     }
4541
4542     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
4543     if (Opc == ARMISD::VCEQ) {
4544
4545       SDValue AndOp;
4546       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4547         AndOp = Op0;
4548       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
4549         AndOp = Op1;
4550
4551       // Ignore bitconvert.
4552       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
4553         AndOp = AndOp.getOperand(0);
4554
4555       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
4556         Opc = ARMISD::VTST;
4557         Op0 = DAG.getNode(ISD::BITCAST, dl, CmpVT, AndOp.getOperand(0));
4558         Op1 = DAG.getNode(ISD::BITCAST, dl, CmpVT, AndOp.getOperand(1));
4559         Invert = !Invert;
4560       }
4561     }
4562   }
4563
4564   if (Swap)
4565     std::swap(Op0, Op1);
4566
4567   // If one of the operands is a constant vector zero, attempt to fold the
4568   // comparison to a specialized compare-against-zero form.
4569   SDValue SingleOp;
4570   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4571     SingleOp = Op0;
4572   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
4573     if (Opc == ARMISD::VCGE)
4574       Opc = ARMISD::VCLEZ;
4575     else if (Opc == ARMISD::VCGT)
4576       Opc = ARMISD::VCLTZ;
4577     SingleOp = Op1;
4578   }
4579
4580   SDValue Result;
4581   if (SingleOp.getNode()) {
4582     switch (Opc) {
4583     case ARMISD::VCEQ:
4584       Result = DAG.getNode(ARMISD::VCEQZ, dl, CmpVT, SingleOp); break;
4585     case ARMISD::VCGE:
4586       Result = DAG.getNode(ARMISD::VCGEZ, dl, CmpVT, SingleOp); break;
4587     case ARMISD::VCLEZ:
4588       Result = DAG.getNode(ARMISD::VCLEZ, dl, CmpVT, SingleOp); break;
4589     case ARMISD::VCGT:
4590       Result = DAG.getNode(ARMISD::VCGTZ, dl, CmpVT, SingleOp); break;
4591     case ARMISD::VCLTZ:
4592       Result = DAG.getNode(ARMISD::VCLTZ, dl, CmpVT, SingleOp); break;
4593     default:
4594       Result = DAG.getNode(Opc, dl, CmpVT, Op0, Op1);
4595     }
4596   } else {
4597      Result = DAG.getNode(Opc, dl, CmpVT, Op0, Op1);
4598   }
4599
4600   Result = DAG.getSExtOrTrunc(Result, dl, VT);
4601
4602   if (Invert)
4603     Result = DAG.getNOT(dl, Result, VT);
4604
4605   return Result;
4606 }
4607
4608 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
4609 /// valid vector constant for a NEON instruction with a "modified immediate"
4610 /// operand (e.g., VMOV).  If so, return the encoded value.
4611 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
4612                                  unsigned SplatBitSize, SelectionDAG &DAG,
4613                                  EVT &VT, bool is128Bits, NEONModImmType type) {
4614   unsigned OpCmode, Imm;
4615
4616   // SplatBitSize is set to the smallest size that splats the vector, so a
4617   // zero vector will always have SplatBitSize == 8.  However, NEON modified
4618   // immediate instructions others than VMOV do not support the 8-bit encoding
4619   // of a zero vector, and the default encoding of zero is supposed to be the
4620   // 32-bit version.
4621   if (SplatBits == 0)
4622     SplatBitSize = 32;
4623
4624   switch (SplatBitSize) {
4625   case 8:
4626     if (type != VMOVModImm)
4627       return SDValue();
4628     // Any 1-byte value is OK.  Op=0, Cmode=1110.
4629     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
4630     OpCmode = 0xe;
4631     Imm = SplatBits;
4632     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
4633     break;
4634
4635   case 16:
4636     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
4637     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
4638     if ((SplatBits & ~0xff) == 0) {
4639       // Value = 0x00nn: Op=x, Cmode=100x.
4640       OpCmode = 0x8;
4641       Imm = SplatBits;
4642       break;
4643     }
4644     if ((SplatBits & ~0xff00) == 0) {
4645       // Value = 0xnn00: Op=x, Cmode=101x.
4646       OpCmode = 0xa;
4647       Imm = SplatBits >> 8;
4648       break;
4649     }
4650     return SDValue();
4651
4652   case 32:
4653     // NEON's 32-bit VMOV supports splat values where:
4654     // * only one byte is nonzero, or
4655     // * the least significant byte is 0xff and the second byte is nonzero, or
4656     // * the least significant 2 bytes are 0xff and the third is nonzero.
4657     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
4658     if ((SplatBits & ~0xff) == 0) {
4659       // Value = 0x000000nn: Op=x, Cmode=000x.
4660       OpCmode = 0;
4661       Imm = SplatBits;
4662       break;
4663     }
4664     if ((SplatBits & ~0xff00) == 0) {
4665       // Value = 0x0000nn00: Op=x, Cmode=001x.
4666       OpCmode = 0x2;
4667       Imm = SplatBits >> 8;
4668       break;
4669     }
4670     if ((SplatBits & ~0xff0000) == 0) {
4671       // Value = 0x00nn0000: Op=x, Cmode=010x.
4672       OpCmode = 0x4;
4673       Imm = SplatBits >> 16;
4674       break;
4675     }
4676     if ((SplatBits & ~0xff000000) == 0) {
4677       // Value = 0xnn000000: Op=x, Cmode=011x.
4678       OpCmode = 0x6;
4679       Imm = SplatBits >> 24;
4680       break;
4681     }
4682
4683     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
4684     if (type == OtherModImm) return SDValue();
4685
4686     if ((SplatBits & ~0xffff) == 0 &&
4687         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
4688       // Value = 0x0000nnff: Op=x, Cmode=1100.
4689       OpCmode = 0xc;
4690       Imm = SplatBits >> 8;
4691       break;
4692     }
4693
4694     if ((SplatBits & ~0xffffff) == 0 &&
4695         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
4696       // Value = 0x00nnffff: Op=x, Cmode=1101.
4697       OpCmode = 0xd;
4698       Imm = SplatBits >> 16;
4699       break;
4700     }
4701
4702     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
4703     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
4704     // VMOV.I32.  A (very) minor optimization would be to replicate the value
4705     // and fall through here to test for a valid 64-bit splat.  But, then the
4706     // caller would also need to check and handle the change in size.
4707     return SDValue();
4708
4709   case 64: {
4710     if (type != VMOVModImm)
4711       return SDValue();
4712     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
4713     uint64_t BitMask = 0xff;
4714     uint64_t Val = 0;
4715     unsigned ImmMask = 1;
4716     Imm = 0;
4717     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
4718       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
4719         Val |= BitMask;
4720         Imm |= ImmMask;
4721       } else if ((SplatBits & BitMask) != 0) {
4722         return SDValue();
4723       }
4724       BitMask <<= 8;
4725       ImmMask <<= 1;
4726     }
4727
4728     if (DAG.getTargetLoweringInfo().isBigEndian())
4729       // swap higher and lower 32 bit word
4730       Imm = ((Imm & 0xf) << 4) | ((Imm & 0xf0) >> 4);
4731
4732     // Op=1, Cmode=1110.
4733     OpCmode = 0x1e;
4734     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
4735     break;
4736   }
4737
4738   default:
4739     llvm_unreachable("unexpected size for isNEONModifiedImm");
4740   }
4741
4742   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
4743   return DAG.getTargetConstant(EncodedVal, MVT::i32);
4744 }
4745
4746 SDValue ARMTargetLowering::LowerConstantFP(SDValue Op, SelectionDAG &DAG,
4747                                            const ARMSubtarget *ST) const {
4748   if (!ST->hasVFP3())
4749     return SDValue();
4750
4751   bool IsDouble = Op.getValueType() == MVT::f64;
4752   ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Op);
4753
4754   // Use the default (constant pool) lowering for double constants when we have
4755   // an SP-only FPU
4756   if (IsDouble && Subtarget->isFPOnlySP())
4757     return SDValue();
4758
4759   // Try splatting with a VMOV.f32...
4760   APFloat FPVal = CFP->getValueAPF();
4761   int ImmVal = IsDouble ? ARM_AM::getFP64Imm(FPVal) : ARM_AM::getFP32Imm(FPVal);
4762
4763   if (ImmVal != -1) {
4764     if (IsDouble || !ST->useNEONForSinglePrecisionFP()) {
4765       // We have code in place to select a valid ConstantFP already, no need to
4766       // do any mangling.
4767       return Op;
4768     }
4769
4770     // It's a float and we are trying to use NEON operations where
4771     // possible. Lower it to a splat followed by an extract.
4772     SDLoc DL(Op);
4773     SDValue NewVal = DAG.getTargetConstant(ImmVal, MVT::i32);
4774     SDValue VecConstant = DAG.getNode(ARMISD::VMOVFPIMM, DL, MVT::v2f32,
4775                                       NewVal);
4776     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecConstant,
4777                        DAG.getConstant(0, MVT::i32));
4778   }
4779
4780   // The rest of our options are NEON only, make sure that's allowed before
4781   // proceeding..
4782   if (!ST->hasNEON() || (!IsDouble && !ST->useNEONForSinglePrecisionFP()))
4783     return SDValue();
4784
4785   EVT VMovVT;
4786   uint64_t iVal = FPVal.bitcastToAPInt().getZExtValue();
4787
4788   // It wouldn't really be worth bothering for doubles except for one very
4789   // important value, which does happen to match: 0.0. So make sure we don't do
4790   // anything stupid.
4791   if (IsDouble && (iVal & 0xffffffff) != (iVal >> 32))
4792     return SDValue();
4793
4794   // Try a VMOV.i32 (FIXME: i8, i16, or i64 could work too).
4795   SDValue NewVal = isNEONModifiedImm(iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4796                                      false, VMOVModImm);
4797   if (NewVal != SDValue()) {
4798     SDLoc DL(Op);
4799     SDValue VecConstant = DAG.getNode(ARMISD::VMOVIMM, DL, VMovVT,
4800                                       NewVal);
4801     if (IsDouble)
4802       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4803
4804     // It's a float: cast and extract a vector element.
4805     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4806                                        VecConstant);
4807     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4808                        DAG.getConstant(0, MVT::i32));
4809   }
4810
4811   // Finally, try a VMVN.i32
4812   NewVal = isNEONModifiedImm(~iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4813                              false, VMVNModImm);
4814   if (NewVal != SDValue()) {
4815     SDLoc DL(Op);
4816     SDValue VecConstant = DAG.getNode(ARMISD::VMVNIMM, DL, VMovVT, NewVal);
4817
4818     if (IsDouble)
4819       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4820
4821     // It's a float: cast and extract a vector element.
4822     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4823                                        VecConstant);
4824     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4825                        DAG.getConstant(0, MVT::i32));
4826   }
4827
4828   return SDValue();
4829 }
4830
4831 // check if an VEXT instruction can handle the shuffle mask when the
4832 // vector sources of the shuffle are the same.
4833 static bool isSingletonVEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4834   unsigned NumElts = VT.getVectorNumElements();
4835
4836   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4837   if (M[0] < 0)
4838     return false;
4839
4840   Imm = M[0];
4841
4842   // If this is a VEXT shuffle, the immediate value is the index of the first
4843   // element.  The other shuffle indices must be the successive elements after
4844   // the first one.
4845   unsigned ExpectedElt = Imm;
4846   for (unsigned i = 1; i < NumElts; ++i) {
4847     // Increment the expected index.  If it wraps around, just follow it
4848     // back to index zero and keep going.
4849     ++ExpectedElt;
4850     if (ExpectedElt == NumElts)
4851       ExpectedElt = 0;
4852
4853     if (M[i] < 0) continue; // ignore UNDEF indices
4854     if (ExpectedElt != static_cast<unsigned>(M[i]))
4855       return false;
4856   }
4857
4858   return true;
4859 }
4860
4861
4862 static bool isVEXTMask(ArrayRef<int> M, EVT VT,
4863                        bool &ReverseVEXT, unsigned &Imm) {
4864   unsigned NumElts = VT.getVectorNumElements();
4865   ReverseVEXT = false;
4866
4867   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4868   if (M[0] < 0)
4869     return false;
4870
4871   Imm = M[0];
4872
4873   // If this is a VEXT shuffle, the immediate value is the index of the first
4874   // element.  The other shuffle indices must be the successive elements after
4875   // the first one.
4876   unsigned ExpectedElt = Imm;
4877   for (unsigned i = 1; i < NumElts; ++i) {
4878     // Increment the expected index.  If it wraps around, it may still be
4879     // a VEXT but the source vectors must be swapped.
4880     ExpectedElt += 1;
4881     if (ExpectedElt == NumElts * 2) {
4882       ExpectedElt = 0;
4883       ReverseVEXT = true;
4884     }
4885
4886     if (M[i] < 0) continue; // ignore UNDEF indices
4887     if (ExpectedElt != static_cast<unsigned>(M[i]))
4888       return false;
4889   }
4890
4891   // Adjust the index value if the source operands will be swapped.
4892   if (ReverseVEXT)
4893     Imm -= NumElts;
4894
4895   return true;
4896 }
4897
4898 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
4899 /// instruction with the specified blocksize.  (The order of the elements
4900 /// within each block of the vector is reversed.)
4901 static bool isVREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4902   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
4903          "Only possible block sizes for VREV are: 16, 32, 64");
4904
4905   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4906   if (EltSz == 64)
4907     return false;
4908
4909   unsigned NumElts = VT.getVectorNumElements();
4910   unsigned BlockElts = M[0] + 1;
4911   // If the first shuffle index is UNDEF, be optimistic.
4912   if (M[0] < 0)
4913     BlockElts = BlockSize / EltSz;
4914
4915   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4916     return false;
4917
4918   for (unsigned i = 0; i < NumElts; ++i) {
4919     if (M[i] < 0) continue; // ignore UNDEF indices
4920     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
4921       return false;
4922   }
4923
4924   return true;
4925 }
4926
4927 static bool isVTBLMask(ArrayRef<int> M, EVT VT) {
4928   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
4929   // range, then 0 is placed into the resulting vector. So pretty much any mask
4930   // of 8 elements can work here.
4931   return VT == MVT::v8i8 && M.size() == 8;
4932 }
4933
4934 static bool isVTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4935   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4936   if (EltSz == 64)
4937     return false;
4938
4939   unsigned NumElts = VT.getVectorNumElements();
4940   WhichResult = (M[0] == 0 ? 0 : 1);
4941   for (unsigned i = 0; i < NumElts; i += 2) {
4942     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4943         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
4944       return false;
4945   }
4946   return true;
4947 }
4948
4949 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
4950 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4951 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4952 static bool isVTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4953   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4954   if (EltSz == 64)
4955     return false;
4956
4957   unsigned NumElts = VT.getVectorNumElements();
4958   WhichResult = (M[0] == 0 ? 0 : 1);
4959   for (unsigned i = 0; i < NumElts; i += 2) {
4960     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4961         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
4962       return false;
4963   }
4964   return true;
4965 }
4966
4967 static bool isVUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4968   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4969   if (EltSz == 64)
4970     return false;
4971
4972   unsigned NumElts = VT.getVectorNumElements();
4973   WhichResult = (M[0] == 0 ? 0 : 1);
4974   for (unsigned i = 0; i != NumElts; ++i) {
4975     if (M[i] < 0) continue; // ignore UNDEF indices
4976     if ((unsigned) M[i] != 2 * i + WhichResult)
4977       return false;
4978   }
4979
4980   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4981   if (VT.is64BitVector() && EltSz == 32)
4982     return false;
4983
4984   return true;
4985 }
4986
4987 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
4988 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4989 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4990 static bool isVUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4991   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4992   if (EltSz == 64)
4993     return false;
4994
4995   unsigned Half = VT.getVectorNumElements() / 2;
4996   WhichResult = (M[0] == 0 ? 0 : 1);
4997   for (unsigned j = 0; j != 2; ++j) {
4998     unsigned Idx = WhichResult;
4999     for (unsigned i = 0; i != Half; ++i) {
5000       int MIdx = M[i + j * Half];
5001       if (MIdx >= 0 && (unsigned) MIdx != Idx)
5002         return false;
5003       Idx += 2;
5004     }
5005   }
5006
5007   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
5008   if (VT.is64BitVector() && EltSz == 32)
5009     return false;
5010
5011   return true;
5012 }
5013
5014 static bool isVZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5015   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
5016   if (EltSz == 64)
5017     return false;
5018
5019   unsigned NumElts = VT.getVectorNumElements();
5020   WhichResult = (M[0] == 0 ? 0 : 1);
5021   unsigned Idx = WhichResult * NumElts / 2;
5022   for (unsigned i = 0; i != NumElts; i += 2) {
5023     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
5024         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
5025       return false;
5026     Idx += 1;
5027   }
5028
5029   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
5030   if (VT.is64BitVector() && EltSz == 32)
5031     return false;
5032
5033   return true;
5034 }
5035
5036 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
5037 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5038 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
5039 static bool isVZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
5040   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
5041   if (EltSz == 64)
5042     return false;
5043
5044   unsigned NumElts = VT.getVectorNumElements();
5045   WhichResult = (M[0] == 0 ? 0 : 1);
5046   unsigned Idx = WhichResult * NumElts / 2;
5047   for (unsigned i = 0; i != NumElts; i += 2) {
5048     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
5049         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
5050       return false;
5051     Idx += 1;
5052   }
5053
5054   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
5055   if (VT.is64BitVector() && EltSz == 32)
5056     return false;
5057
5058   return true;
5059 }
5060
5061 /// \return true if this is a reverse operation on an vector.
5062 static bool isReverseMask(ArrayRef<int> M, EVT VT) {
5063   unsigned NumElts = VT.getVectorNumElements();
5064   // Make sure the mask has the right size.
5065   if (NumElts != M.size())
5066       return false;
5067
5068   // Look for <15, ..., 3, -1, 1, 0>.
5069   for (unsigned i = 0; i != NumElts; ++i)
5070     if (M[i] >= 0 && M[i] != (int) (NumElts - 1 - i))
5071       return false;
5072
5073   return true;
5074 }
5075
5076 // If N is an integer constant that can be moved into a register in one
5077 // instruction, return an SDValue of such a constant (will become a MOV
5078 // instruction).  Otherwise return null.
5079 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
5080                                      const ARMSubtarget *ST, SDLoc dl) {
5081   uint64_t Val;
5082   if (!isa<ConstantSDNode>(N))
5083     return SDValue();
5084   Val = cast<ConstantSDNode>(N)->getZExtValue();
5085
5086   if (ST->isThumb1Only()) {
5087     if (Val <= 255 || ~Val <= 255)
5088       return DAG.getConstant(Val, MVT::i32);
5089   } else {
5090     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
5091       return DAG.getConstant(Val, MVT::i32);
5092   }
5093   return SDValue();
5094 }
5095
5096 // If this is a case we can't handle, return null and let the default
5097 // expansion code take care of it.
5098 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
5099                                              const ARMSubtarget *ST) const {
5100   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5101   SDLoc dl(Op);
5102   EVT VT = Op.getValueType();
5103
5104   APInt SplatBits, SplatUndef;
5105   unsigned SplatBitSize;
5106   bool HasAnyUndefs;
5107   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5108     if (SplatBitSize <= 64) {
5109       // Check if an immediate VMOV works.
5110       EVT VmovVT;
5111       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5112                                       SplatUndef.getZExtValue(), SplatBitSize,
5113                                       DAG, VmovVT, VT.is128BitVector(),
5114                                       VMOVModImm);
5115       if (Val.getNode()) {
5116         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
5117         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
5118       }
5119
5120       // Try an immediate VMVN.
5121       uint64_t NegatedImm = (~SplatBits).getZExtValue();
5122       Val = isNEONModifiedImm(NegatedImm,
5123                                       SplatUndef.getZExtValue(), SplatBitSize,
5124                                       DAG, VmovVT, VT.is128BitVector(),
5125                                       VMVNModImm);
5126       if (Val.getNode()) {
5127         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
5128         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
5129       }
5130
5131       // Use vmov.f32 to materialize other v2f32 and v4f32 splats.
5132       if ((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) {
5133         int ImmVal = ARM_AM::getFP32Imm(SplatBits);
5134         if (ImmVal != -1) {
5135           SDValue Val = DAG.getTargetConstant(ImmVal, MVT::i32);
5136           return DAG.getNode(ARMISD::VMOVFPIMM, dl, VT, Val);
5137         }
5138       }
5139     }
5140   }
5141
5142   // Scan through the operands to see if only one value is used.
5143   //
5144   // As an optimisation, even if more than one value is used it may be more
5145   // profitable to splat with one value then change some lanes.
5146   //
5147   // Heuristically we decide to do this if the vector has a "dominant" value,
5148   // defined as splatted to more than half of the lanes.
5149   unsigned NumElts = VT.getVectorNumElements();
5150   bool isOnlyLowElement = true;
5151   bool usesOnlyOneValue = true;
5152   bool hasDominantValue = false;
5153   bool isConstant = true;
5154
5155   // Map of the number of times a particular SDValue appears in the
5156   // element list.
5157   DenseMap<SDValue, unsigned> ValueCounts;
5158   SDValue Value;
5159   for (unsigned i = 0; i < NumElts; ++i) {
5160     SDValue V = Op.getOperand(i);
5161     if (V.getOpcode() == ISD::UNDEF)
5162       continue;
5163     if (i > 0)
5164       isOnlyLowElement = false;
5165     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5166       isConstant = false;
5167
5168     ValueCounts.insert(std::make_pair(V, 0));
5169     unsigned &Count = ValueCounts[V];
5170
5171     // Is this value dominant? (takes up more than half of the lanes)
5172     if (++Count > (NumElts / 2)) {
5173       hasDominantValue = true;
5174       Value = V;
5175     }
5176   }
5177   if (ValueCounts.size() != 1)
5178     usesOnlyOneValue = false;
5179   if (!Value.getNode() && ValueCounts.size() > 0)
5180     Value = ValueCounts.begin()->first;
5181
5182   if (ValueCounts.size() == 0)
5183     return DAG.getUNDEF(VT);
5184
5185   // Loads are better lowered with insert_vector_elt/ARMISD::BUILD_VECTOR.
5186   // Keep going if we are hitting this case.
5187   if (isOnlyLowElement && !ISD::isNormalLoad(Value.getNode()))
5188     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5189
5190   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5191
5192   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
5193   // i32 and try again.
5194   if (hasDominantValue && EltSize <= 32) {
5195     if (!isConstant) {
5196       SDValue N;
5197
5198       // If we are VDUPing a value that comes directly from a vector, that will
5199       // cause an unnecessary move to and from a GPR, where instead we could
5200       // just use VDUPLANE. We can only do this if the lane being extracted
5201       // is at a constant index, as the VDUP from lane instructions only have
5202       // constant-index forms.
5203       if (Value->getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5204           isa<ConstantSDNode>(Value->getOperand(1))) {
5205         // We need to create a new undef vector to use for the VDUPLANE if the
5206         // size of the vector from which we get the value is different than the
5207         // size of the vector that we need to create. We will insert the element
5208         // such that the register coalescer will remove unnecessary copies.
5209         if (VT != Value->getOperand(0).getValueType()) {
5210           ConstantSDNode *constIndex;
5211           constIndex = dyn_cast<ConstantSDNode>(Value->getOperand(1));
5212           assert(constIndex && "The index is not a constant!");
5213           unsigned index = constIndex->getAPIntValue().getLimitedValue() %
5214                              VT.getVectorNumElements();
5215           N =  DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5216                  DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DAG.getUNDEF(VT),
5217                         Value, DAG.getConstant(index, MVT::i32)),
5218                            DAG.getConstant(index, MVT::i32));
5219         } else
5220           N = DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5221                         Value->getOperand(0), Value->getOperand(1));
5222       } else
5223         N = DAG.getNode(ARMISD::VDUP, dl, VT, Value);
5224
5225       if (!usesOnlyOneValue) {
5226         // The dominant value was splatted as 'N', but we now have to insert
5227         // all differing elements.
5228         for (unsigned I = 0; I < NumElts; ++I) {
5229           if (Op.getOperand(I) == Value)
5230             continue;
5231           SmallVector<SDValue, 3> Ops;
5232           Ops.push_back(N);
5233           Ops.push_back(Op.getOperand(I));
5234           Ops.push_back(DAG.getConstant(I, MVT::i32));
5235           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Ops);
5236         }
5237       }
5238       return N;
5239     }
5240     if (VT.getVectorElementType().isFloatingPoint()) {
5241       SmallVector<SDValue, 8> Ops;
5242       for (unsigned i = 0; i < NumElts; ++i)
5243         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
5244                                   Op.getOperand(i)));
5245       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
5246       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5247       Val = LowerBUILD_VECTOR(Val, DAG, ST);
5248       if (Val.getNode())
5249         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5250     }
5251     if (usesOnlyOneValue) {
5252       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
5253       if (isConstant && Val.getNode())
5254         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
5255     }
5256   }
5257
5258   // If all elements are constants and the case above didn't get hit, fall back
5259   // to the default expansion, which will generate a load from the constant
5260   // pool.
5261   if (isConstant)
5262     return SDValue();
5263
5264   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5265   if (NumElts >= 4) {
5266     SDValue shuffle = ReconstructShuffle(Op, DAG);
5267     if (shuffle != SDValue())
5268       return shuffle;
5269   }
5270
5271   // Vectors with 32- or 64-bit elements can be built by directly assigning
5272   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
5273   // will be legalized.
5274   if (EltSize >= 32) {
5275     // Do the expansion with floating-point types, since that is what the VFP
5276     // registers are defined to use, and since i64 is not legal.
5277     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5278     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5279     SmallVector<SDValue, 8> Ops;
5280     for (unsigned i = 0; i < NumElts; ++i)
5281       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
5282     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5283     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5284   }
5285
5286   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5287   // know the default expansion would otherwise fall back on something even
5288   // worse. For a vector with one or two non-undef values, that's
5289   // scalar_to_vector for the elements followed by a shuffle (provided the
5290   // shuffle is valid for the target) and materialization element by element
5291   // on the stack followed by a load for everything else.
5292   if (!isConstant && !usesOnlyOneValue) {
5293     SDValue Vec = DAG.getUNDEF(VT);
5294     for (unsigned i = 0 ; i < NumElts; ++i) {
5295       SDValue V = Op.getOperand(i);
5296       if (V.getOpcode() == ISD::UNDEF)
5297         continue;
5298       SDValue LaneIdx = DAG.getConstant(i, MVT::i32);
5299       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5300     }
5301     return Vec;
5302   }
5303
5304   return SDValue();
5305 }
5306
5307 // Gather data to see if the operation can be modelled as a
5308 // shuffle in combination with VEXTs.
5309 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
5310                                               SelectionDAG &DAG) const {
5311   SDLoc dl(Op);
5312   EVT VT = Op.getValueType();
5313   unsigned NumElts = VT.getVectorNumElements();
5314
5315   SmallVector<SDValue, 2> SourceVecs;
5316   SmallVector<unsigned, 2> MinElts;
5317   SmallVector<unsigned, 2> MaxElts;
5318
5319   for (unsigned i = 0; i < NumElts; ++i) {
5320     SDValue V = Op.getOperand(i);
5321     if (V.getOpcode() == ISD::UNDEF)
5322       continue;
5323     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
5324       // A shuffle can only come from building a vector from various
5325       // elements of other vectors.
5326       return SDValue();
5327     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
5328                VT.getVectorElementType()) {
5329       // This code doesn't know how to handle shuffles where the vector
5330       // element types do not match (this happens because type legalization
5331       // promotes the return type of EXTRACT_VECTOR_ELT).
5332       // FIXME: It might be appropriate to extend this code to handle
5333       // mismatched types.
5334       return SDValue();
5335     }
5336
5337     // Record this extraction against the appropriate vector if possible...
5338     SDValue SourceVec = V.getOperand(0);
5339     // If the element number isn't a constant, we can't effectively
5340     // analyze what's going on.
5341     if (!isa<ConstantSDNode>(V.getOperand(1)))
5342       return SDValue();
5343     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
5344     bool FoundSource = false;
5345     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
5346       if (SourceVecs[j] == SourceVec) {
5347         if (MinElts[j] > EltNo)
5348           MinElts[j] = EltNo;
5349         if (MaxElts[j] < EltNo)
5350           MaxElts[j] = EltNo;
5351         FoundSource = true;
5352         break;
5353       }
5354     }
5355
5356     // Or record a new source if not...
5357     if (!FoundSource) {
5358       SourceVecs.push_back(SourceVec);
5359       MinElts.push_back(EltNo);
5360       MaxElts.push_back(EltNo);
5361     }
5362   }
5363
5364   // Currently only do something sane when at most two source vectors
5365   // involved.
5366   if (SourceVecs.size() > 2)
5367     return SDValue();
5368
5369   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
5370   int VEXTOffsets[2] = {0, 0};
5371
5372   // This loop extracts the usage patterns of the source vectors
5373   // and prepares appropriate SDValues for a shuffle if possible.
5374   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
5375     if (SourceVecs[i].getValueType() == VT) {
5376       // No VEXT necessary
5377       ShuffleSrcs[i] = SourceVecs[i];
5378       VEXTOffsets[i] = 0;
5379       continue;
5380     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
5381       // It probably isn't worth padding out a smaller vector just to
5382       // break it down again in a shuffle.
5383       return SDValue();
5384     }
5385
5386     // Since only 64-bit and 128-bit vectors are legal on ARM and
5387     // we've eliminated the other cases...
5388     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
5389            "unexpected vector sizes in ReconstructShuffle");
5390
5391     if (MaxElts[i] - MinElts[i] >= NumElts) {
5392       // Span too large for a VEXT to cope
5393       return SDValue();
5394     }
5395
5396     if (MinElts[i] >= NumElts) {
5397       // The extraction can just take the second half
5398       VEXTOffsets[i] = NumElts;
5399       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5400                                    SourceVecs[i],
5401                                    DAG.getIntPtrConstant(NumElts));
5402     } else if (MaxElts[i] < NumElts) {
5403       // The extraction can just take the first half
5404       VEXTOffsets[i] = 0;
5405       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5406                                    SourceVecs[i],
5407                                    DAG.getIntPtrConstant(0));
5408     } else {
5409       // An actual VEXT is needed
5410       VEXTOffsets[i] = MinElts[i];
5411       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5412                                      SourceVecs[i],
5413                                      DAG.getIntPtrConstant(0));
5414       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5415                                      SourceVecs[i],
5416                                      DAG.getIntPtrConstant(NumElts));
5417       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
5418                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
5419     }
5420   }
5421
5422   SmallVector<int, 8> Mask;
5423
5424   for (unsigned i = 0; i < NumElts; ++i) {
5425     SDValue Entry = Op.getOperand(i);
5426     if (Entry.getOpcode() == ISD::UNDEF) {
5427       Mask.push_back(-1);
5428       continue;
5429     }
5430
5431     SDValue ExtractVec = Entry.getOperand(0);
5432     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
5433                                           .getOperand(1))->getSExtValue();
5434     if (ExtractVec == SourceVecs[0]) {
5435       Mask.push_back(ExtractElt - VEXTOffsets[0]);
5436     } else {
5437       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
5438     }
5439   }
5440
5441   // Final check before we try to produce nonsense...
5442   if (isShuffleMaskLegal(Mask, VT))
5443     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
5444                                 &Mask[0]);
5445
5446   return SDValue();
5447 }
5448
5449 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5450 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5451 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5452 /// are assumed to be legal.
5453 bool
5454 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5455                                       EVT VT) const {
5456   if (VT.getVectorNumElements() == 4 &&
5457       (VT.is128BitVector() || VT.is64BitVector())) {
5458     unsigned PFIndexes[4];
5459     for (unsigned i = 0; i != 4; ++i) {
5460       if (M[i] < 0)
5461         PFIndexes[i] = 8;
5462       else
5463         PFIndexes[i] = M[i];
5464     }
5465
5466     // Compute the index in the perfect shuffle table.
5467     unsigned PFTableIndex =
5468       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5469     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5470     unsigned Cost = (PFEntry >> 30);
5471
5472     if (Cost <= 4)
5473       return true;
5474   }
5475
5476   bool ReverseVEXT;
5477   unsigned Imm, WhichResult;
5478
5479   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5480   return (EltSize >= 32 ||
5481           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
5482           isVREVMask(M, VT, 64) ||
5483           isVREVMask(M, VT, 32) ||
5484           isVREVMask(M, VT, 16) ||
5485           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
5486           isVTBLMask(M, VT) ||
5487           isVTRNMask(M, VT, WhichResult) ||
5488           isVUZPMask(M, VT, WhichResult) ||
5489           isVZIPMask(M, VT, WhichResult) ||
5490           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
5491           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
5492           isVZIP_v_undef_Mask(M, VT, WhichResult) ||
5493           ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(M, VT)));
5494 }
5495
5496 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5497 /// the specified operations to build the shuffle.
5498 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5499                                       SDValue RHS, SelectionDAG &DAG,
5500                                       SDLoc dl) {
5501   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5502   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5503   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5504
5505   enum {
5506     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5507     OP_VREV,
5508     OP_VDUP0,
5509     OP_VDUP1,
5510     OP_VDUP2,
5511     OP_VDUP3,
5512     OP_VEXT1,
5513     OP_VEXT2,
5514     OP_VEXT3,
5515     OP_VUZPL, // VUZP, left result
5516     OP_VUZPR, // VUZP, right result
5517     OP_VZIPL, // VZIP, left result
5518     OP_VZIPR, // VZIP, right result
5519     OP_VTRNL, // VTRN, left result
5520     OP_VTRNR  // VTRN, right result
5521   };
5522
5523   if (OpNum == OP_COPY) {
5524     if (LHSID == (1*9+2)*9+3) return LHS;
5525     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5526     return RHS;
5527   }
5528
5529   SDValue OpLHS, OpRHS;
5530   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5531   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5532   EVT VT = OpLHS.getValueType();
5533
5534   switch (OpNum) {
5535   default: llvm_unreachable("Unknown shuffle opcode!");
5536   case OP_VREV:
5537     // VREV divides the vector in half and swaps within the half.
5538     if (VT.getVectorElementType() == MVT::i32 ||
5539         VT.getVectorElementType() == MVT::f32)
5540       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
5541     // vrev <4 x i16> -> VREV32
5542     if (VT.getVectorElementType() == MVT::i16)
5543       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
5544     // vrev <4 x i8> -> VREV16
5545     assert(VT.getVectorElementType() == MVT::i8);
5546     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
5547   case OP_VDUP0:
5548   case OP_VDUP1:
5549   case OP_VDUP2:
5550   case OP_VDUP3:
5551     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5552                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
5553   case OP_VEXT1:
5554   case OP_VEXT2:
5555   case OP_VEXT3:
5556     return DAG.getNode(ARMISD::VEXT, dl, VT,
5557                        OpLHS, OpRHS,
5558                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
5559   case OP_VUZPL:
5560   case OP_VUZPR:
5561     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5562                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
5563   case OP_VZIPL:
5564   case OP_VZIPR:
5565     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5566                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
5567   case OP_VTRNL:
5568   case OP_VTRNR:
5569     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5570                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
5571   }
5572 }
5573
5574 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
5575                                        ArrayRef<int> ShuffleMask,
5576                                        SelectionDAG &DAG) {
5577   // Check to see if we can use the VTBL instruction.
5578   SDValue V1 = Op.getOperand(0);
5579   SDValue V2 = Op.getOperand(1);
5580   SDLoc DL(Op);
5581
5582   SmallVector<SDValue, 8> VTBLMask;
5583   for (ArrayRef<int>::iterator
5584          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
5585     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
5586
5587   if (V2.getNode()->getOpcode() == ISD::UNDEF)
5588     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
5589                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5590
5591   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
5592                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5593 }
5594
5595 static SDValue LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(SDValue Op,
5596                                                       SelectionDAG &DAG) {
5597   SDLoc DL(Op);
5598   SDValue OpLHS = Op.getOperand(0);
5599   EVT VT = OpLHS.getValueType();
5600
5601   assert((VT == MVT::v8i16 || VT == MVT::v16i8) &&
5602          "Expect an v8i16/v16i8 type");
5603   OpLHS = DAG.getNode(ARMISD::VREV64, DL, VT, OpLHS);
5604   // For a v16i8 type: After the VREV, we have got <8, ...15, 8, ..., 0>. Now,
5605   // extract the first 8 bytes into the top double word and the last 8 bytes
5606   // into the bottom double word. The v8i16 case is similar.
5607   unsigned ExtractNum = (VT == MVT::v16i8) ? 8 : 4;
5608   return DAG.getNode(ARMISD::VEXT, DL, VT, OpLHS, OpLHS,
5609                      DAG.getConstant(ExtractNum, MVT::i32));
5610 }
5611
5612 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
5613   SDValue V1 = Op.getOperand(0);
5614   SDValue V2 = Op.getOperand(1);
5615   SDLoc dl(Op);
5616   EVT VT = Op.getValueType();
5617   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5618
5619   // Convert shuffles that are directly supported on NEON to target-specific
5620   // DAG nodes, instead of keeping them as shuffles and matching them again
5621   // during code selection.  This is more efficient and avoids the possibility
5622   // of inconsistencies between legalization and selection.
5623   // FIXME: floating-point vectors should be canonicalized to integer vectors
5624   // of the same time so that they get CSEd properly.
5625   ArrayRef<int> ShuffleMask = SVN->getMask();
5626
5627   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5628   if (EltSize <= 32) {
5629     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
5630       int Lane = SVN->getSplatIndex();
5631       // If this is undef splat, generate it via "just" vdup, if possible.
5632       if (Lane == -1) Lane = 0;
5633
5634       // Test if V1 is a SCALAR_TO_VECTOR.
5635       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5636         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5637       }
5638       // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
5639       // (and probably will turn into a SCALAR_TO_VECTOR once legalization
5640       // reaches it).
5641       if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
5642           !isa<ConstantSDNode>(V1.getOperand(0))) {
5643         bool IsScalarToVector = true;
5644         for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
5645           if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
5646             IsScalarToVector = false;
5647             break;
5648           }
5649         if (IsScalarToVector)
5650           return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5651       }
5652       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
5653                          DAG.getConstant(Lane, MVT::i32));
5654     }
5655
5656     bool ReverseVEXT;
5657     unsigned Imm;
5658     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
5659       if (ReverseVEXT)
5660         std::swap(V1, V2);
5661       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
5662                          DAG.getConstant(Imm, MVT::i32));
5663     }
5664
5665     if (isVREVMask(ShuffleMask, VT, 64))
5666       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
5667     if (isVREVMask(ShuffleMask, VT, 32))
5668       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
5669     if (isVREVMask(ShuffleMask, VT, 16))
5670       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
5671
5672     if (V2->getOpcode() == ISD::UNDEF &&
5673         isSingletonVEXTMask(ShuffleMask, VT, Imm)) {
5674       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V1,
5675                          DAG.getConstant(Imm, MVT::i32));
5676     }
5677
5678     // Check for Neon shuffles that modify both input vectors in place.
5679     // If both results are used, i.e., if there are two shuffles with the same
5680     // source operands and with masks corresponding to both results of one of
5681     // these operations, DAG memoization will ensure that a single node is
5682     // used for both shuffles.
5683     unsigned WhichResult;
5684     if (isVTRNMask(ShuffleMask, VT, WhichResult))
5685       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5686                          V1, V2).getValue(WhichResult);
5687     if (isVUZPMask(ShuffleMask, VT, WhichResult))
5688       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5689                          V1, V2).getValue(WhichResult);
5690     if (isVZIPMask(ShuffleMask, VT, WhichResult))
5691       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5692                          V1, V2).getValue(WhichResult);
5693
5694     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
5695       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5696                          V1, V1).getValue(WhichResult);
5697     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5698       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5699                          V1, V1).getValue(WhichResult);
5700     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5701       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5702                          V1, V1).getValue(WhichResult);
5703   }
5704
5705   // If the shuffle is not directly supported and it has 4 elements, use
5706   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5707   unsigned NumElts = VT.getVectorNumElements();
5708   if (NumElts == 4) {
5709     unsigned PFIndexes[4];
5710     for (unsigned i = 0; i != 4; ++i) {
5711       if (ShuffleMask[i] < 0)
5712         PFIndexes[i] = 8;
5713       else
5714         PFIndexes[i] = ShuffleMask[i];
5715     }
5716
5717     // Compute the index in the perfect shuffle table.
5718     unsigned PFTableIndex =
5719       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5720     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5721     unsigned Cost = (PFEntry >> 30);
5722
5723     if (Cost <= 4)
5724       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5725   }
5726
5727   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
5728   if (EltSize >= 32) {
5729     // Do the expansion with floating-point types, since that is what the VFP
5730     // registers are defined to use, and since i64 is not legal.
5731     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5732     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5733     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
5734     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
5735     SmallVector<SDValue, 8> Ops;
5736     for (unsigned i = 0; i < NumElts; ++i) {
5737       if (ShuffleMask[i] < 0)
5738         Ops.push_back(DAG.getUNDEF(EltVT));
5739       else
5740         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
5741                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
5742                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
5743                                                   MVT::i32)));
5744     }
5745     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5746     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5747   }
5748
5749   if ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(ShuffleMask, VT))
5750     return LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(Op, DAG);
5751
5752   if (VT == MVT::v8i8) {
5753     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
5754     if (NewOp.getNode())
5755       return NewOp;
5756   }
5757
5758   return SDValue();
5759 }
5760
5761 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5762   // INSERT_VECTOR_ELT is legal only for immediate indexes.
5763   SDValue Lane = Op.getOperand(2);
5764   if (!isa<ConstantSDNode>(Lane))
5765     return SDValue();
5766
5767   return Op;
5768 }
5769
5770 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5771   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
5772   SDValue Lane = Op.getOperand(1);
5773   if (!isa<ConstantSDNode>(Lane))
5774     return SDValue();
5775
5776   SDValue Vec = Op.getOperand(0);
5777   if (Op.getValueType() == MVT::i32 &&
5778       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
5779     SDLoc dl(Op);
5780     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
5781   }
5782
5783   return Op;
5784 }
5785
5786 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5787   // The only time a CONCAT_VECTORS operation can have legal types is when
5788   // two 64-bit vectors are concatenated to a 128-bit vector.
5789   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
5790          "unexpected CONCAT_VECTORS");
5791   SDLoc dl(Op);
5792   SDValue Val = DAG.getUNDEF(MVT::v2f64);
5793   SDValue Op0 = Op.getOperand(0);
5794   SDValue Op1 = Op.getOperand(1);
5795   if (Op0.getOpcode() != ISD::UNDEF)
5796     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5797                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
5798                       DAG.getIntPtrConstant(0));
5799   if (Op1.getOpcode() != ISD::UNDEF)
5800     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5801                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
5802                       DAG.getIntPtrConstant(1));
5803   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
5804 }
5805
5806 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
5807 /// element has been zero/sign-extended, depending on the isSigned parameter,
5808 /// from an integer type half its size.
5809 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
5810                                    bool isSigned) {
5811   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
5812   EVT VT = N->getValueType(0);
5813   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
5814     SDNode *BVN = N->getOperand(0).getNode();
5815     if (BVN->getValueType(0) != MVT::v4i32 ||
5816         BVN->getOpcode() != ISD::BUILD_VECTOR)
5817       return false;
5818     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5819     unsigned HiElt = 1 - LoElt;
5820     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
5821     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
5822     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
5823     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
5824     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
5825       return false;
5826     if (isSigned) {
5827       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
5828           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
5829         return true;
5830     } else {
5831       if (Hi0->isNullValue() && Hi1->isNullValue())
5832         return true;
5833     }
5834     return false;
5835   }
5836
5837   if (N->getOpcode() != ISD::BUILD_VECTOR)
5838     return false;
5839
5840   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
5841     SDNode *Elt = N->getOperand(i).getNode();
5842     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
5843       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5844       unsigned HalfSize = EltSize / 2;
5845       if (isSigned) {
5846         if (!isIntN(HalfSize, C->getSExtValue()))
5847           return false;
5848       } else {
5849         if (!isUIntN(HalfSize, C->getZExtValue()))
5850           return false;
5851       }
5852       continue;
5853     }
5854     return false;
5855   }
5856
5857   return true;
5858 }
5859
5860 /// isSignExtended - Check if a node is a vector value that is sign-extended
5861 /// or a constant BUILD_VECTOR with sign-extended elements.
5862 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
5863   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
5864     return true;
5865   if (isExtendedBUILD_VECTOR(N, DAG, true))
5866     return true;
5867   return false;
5868 }
5869
5870 /// isZeroExtended - Check if a node is a vector value that is zero-extended
5871 /// or a constant BUILD_VECTOR with zero-extended elements.
5872 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
5873   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
5874     return true;
5875   if (isExtendedBUILD_VECTOR(N, DAG, false))
5876     return true;
5877   return false;
5878 }
5879
5880 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
5881   if (OrigVT.getSizeInBits() >= 64)
5882     return OrigVT;
5883
5884   assert(OrigVT.isSimple() && "Expecting a simple value type");
5885
5886   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
5887   switch (OrigSimpleTy) {
5888   default: llvm_unreachable("Unexpected Vector Type");
5889   case MVT::v2i8:
5890   case MVT::v2i16:
5891      return MVT::v2i32;
5892   case MVT::v4i8:
5893     return  MVT::v4i16;
5894   }
5895 }
5896
5897 /// AddRequiredExtensionForVMULL - Add a sign/zero extension to extend the total
5898 /// value size to 64 bits. We need a 64-bit D register as an operand to VMULL.
5899 /// We insert the required extension here to get the vector to fill a D register.
5900 static SDValue AddRequiredExtensionForVMULL(SDValue N, SelectionDAG &DAG,
5901                                             const EVT &OrigTy,
5902                                             const EVT &ExtTy,
5903                                             unsigned ExtOpcode) {
5904   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
5905   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
5906   // 64-bits we need to insert a new extension so that it will be 64-bits.
5907   assert(ExtTy.is128BitVector() && "Unexpected extension size");
5908   if (OrigTy.getSizeInBits() >= 64)
5909     return N;
5910
5911   // Must extend size to at least 64 bits to be used as an operand for VMULL.
5912   EVT NewVT = getExtensionTo64Bits(OrigTy);
5913
5914   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
5915 }
5916
5917 /// SkipLoadExtensionForVMULL - return a load of the original vector size that
5918 /// does not do any sign/zero extension. If the original vector is less
5919 /// than 64 bits, an appropriate extension will be added after the load to
5920 /// reach a total size of 64 bits. We have to add the extension separately
5921 /// because ARM does not have a sign/zero extending load for vectors.
5922 static SDValue SkipLoadExtensionForVMULL(LoadSDNode *LD, SelectionDAG& DAG) {
5923   EVT ExtendedTy = getExtensionTo64Bits(LD->getMemoryVT());
5924
5925   // The load already has the right type.
5926   if (ExtendedTy == LD->getMemoryVT())
5927     return DAG.getLoad(LD->getMemoryVT(), SDLoc(LD), LD->getChain(),
5928                 LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
5929                 LD->isNonTemporal(), LD->isInvariant(),
5930                 LD->getAlignment());
5931
5932   // We need to create a zextload/sextload. We cannot just create a load
5933   // followed by a zext/zext node because LowerMUL is also run during normal
5934   // operation legalization where we can't create illegal types.
5935   return DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD), ExtendedTy,
5936                         LD->getChain(), LD->getBasePtr(), LD->getPointerInfo(),
5937                         LD->getMemoryVT(), LD->isVolatile(), LD->isInvariant(),
5938                         LD->isNonTemporal(), LD->getAlignment());
5939 }
5940
5941 /// SkipExtensionForVMULL - For a node that is a SIGN_EXTEND, ZERO_EXTEND,
5942 /// extending load, or BUILD_VECTOR with extended elements, return the
5943 /// unextended value. The unextended vector should be 64 bits so that it can
5944 /// be used as an operand to a VMULL instruction. If the original vector size
5945 /// before extension is less than 64 bits we add a an extension to resize
5946 /// the vector to 64 bits.
5947 static SDValue SkipExtensionForVMULL(SDNode *N, SelectionDAG &DAG) {
5948   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
5949     return AddRequiredExtensionForVMULL(N->getOperand(0), DAG,
5950                                         N->getOperand(0)->getValueType(0),
5951                                         N->getValueType(0),
5952                                         N->getOpcode());
5953
5954   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
5955     return SkipLoadExtensionForVMULL(LD, DAG);
5956
5957   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
5958   // have been legalized as a BITCAST from v4i32.
5959   if (N->getOpcode() == ISD::BITCAST) {
5960     SDNode *BVN = N->getOperand(0).getNode();
5961     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
5962            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
5963     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5964     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), MVT::v2i32,
5965                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
5966   }
5967   // Construct a new BUILD_VECTOR with elements truncated to half the size.
5968   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
5969   EVT VT = N->getValueType(0);
5970   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
5971   unsigned NumElts = VT.getVectorNumElements();
5972   MVT TruncVT = MVT::getIntegerVT(EltSize);
5973   SmallVector<SDValue, 8> Ops;
5974   for (unsigned i = 0; i != NumElts; ++i) {
5975     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
5976     const APInt &CInt = C->getAPIntValue();
5977     // Element types smaller than 32 bits are not legal, so use i32 elements.
5978     // The values are implicitly truncated so sext vs. zext doesn't matter.
5979     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
5980   }
5981   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
5982                      MVT::getVectorVT(TruncVT, NumElts), Ops);
5983 }
5984
5985 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
5986   unsigned Opcode = N->getOpcode();
5987   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5988     SDNode *N0 = N->getOperand(0).getNode();
5989     SDNode *N1 = N->getOperand(1).getNode();
5990     return N0->hasOneUse() && N1->hasOneUse() &&
5991       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
5992   }
5993   return false;
5994 }
5995
5996 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
5997   unsigned Opcode = N->getOpcode();
5998   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5999     SDNode *N0 = N->getOperand(0).getNode();
6000     SDNode *N1 = N->getOperand(1).getNode();
6001     return N0->hasOneUse() && N1->hasOneUse() &&
6002       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
6003   }
6004   return false;
6005 }
6006
6007 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
6008   // Multiplications are only custom-lowered for 128-bit vectors so that
6009   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
6010   EVT VT = Op.getValueType();
6011   assert(VT.is128BitVector() && VT.isInteger() &&
6012          "unexpected type for custom-lowering ISD::MUL");
6013   SDNode *N0 = Op.getOperand(0).getNode();
6014   SDNode *N1 = Op.getOperand(1).getNode();
6015   unsigned NewOpc = 0;
6016   bool isMLA = false;
6017   bool isN0SExt = isSignExtended(N0, DAG);
6018   bool isN1SExt = isSignExtended(N1, DAG);
6019   if (isN0SExt && isN1SExt)
6020     NewOpc = ARMISD::VMULLs;
6021   else {
6022     bool isN0ZExt = isZeroExtended(N0, DAG);
6023     bool isN1ZExt = isZeroExtended(N1, DAG);
6024     if (isN0ZExt && isN1ZExt)
6025       NewOpc = ARMISD::VMULLu;
6026     else if (isN1SExt || isN1ZExt) {
6027       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
6028       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
6029       if (isN1SExt && isAddSubSExt(N0, DAG)) {
6030         NewOpc = ARMISD::VMULLs;
6031         isMLA = true;
6032       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
6033         NewOpc = ARMISD::VMULLu;
6034         isMLA = true;
6035       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
6036         std::swap(N0, N1);
6037         NewOpc = ARMISD::VMULLu;
6038         isMLA = true;
6039       }
6040     }
6041
6042     if (!NewOpc) {
6043       if (VT == MVT::v2i64)
6044         // Fall through to expand this.  It is not legal.
6045         return SDValue();
6046       else
6047         // Other vector multiplications are legal.
6048         return Op;
6049     }
6050   }
6051
6052   // Legalize to a VMULL instruction.
6053   SDLoc DL(Op);
6054   SDValue Op0;
6055   SDValue Op1 = SkipExtensionForVMULL(N1, DAG);
6056   if (!isMLA) {
6057     Op0 = SkipExtensionForVMULL(N0, DAG);
6058     assert(Op0.getValueType().is64BitVector() &&
6059            Op1.getValueType().is64BitVector() &&
6060            "unexpected types for extended operands to VMULL");
6061     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
6062   }
6063
6064   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
6065   // isel lowering to take advantage of no-stall back to back vmul + vmla.
6066   //   vmull q0, d4, d6
6067   //   vmlal q0, d5, d6
6068   // is faster than
6069   //   vaddl q0, d4, d5
6070   //   vmovl q1, d6
6071   //   vmul  q0, q0, q1
6072   SDValue N00 = SkipExtensionForVMULL(N0->getOperand(0).getNode(), DAG);
6073   SDValue N01 = SkipExtensionForVMULL(N0->getOperand(1).getNode(), DAG);
6074   EVT Op1VT = Op1.getValueType();
6075   return DAG.getNode(N0->getOpcode(), DL, VT,
6076                      DAG.getNode(NewOpc, DL, VT,
6077                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
6078                      DAG.getNode(NewOpc, DL, VT,
6079                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
6080 }
6081
6082 static SDValue
6083 LowerSDIV_v4i8(SDValue X, SDValue Y, SDLoc dl, SelectionDAG &DAG) {
6084   // Convert to float
6085   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
6086   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
6087   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
6088   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
6089   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
6090   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
6091   // Get reciprocal estimate.
6092   // float4 recip = vrecpeq_f32(yf);
6093   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6094                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
6095   // Because char has a smaller range than uchar, we can actually get away
6096   // without any newton steps.  This requires that we use a weird bias
6097   // of 0xb000, however (again, this has been exhaustively tested).
6098   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
6099   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
6100   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
6101   Y = DAG.getConstant(0xb000, MVT::i32);
6102   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
6103   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
6104   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
6105   // Convert back to short.
6106   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
6107   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
6108   return X;
6109 }
6110
6111 static SDValue
6112 LowerSDIV_v4i16(SDValue N0, SDValue N1, SDLoc dl, SelectionDAG &DAG) {
6113   SDValue N2;
6114   // Convert to float.
6115   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
6116   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
6117   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
6118   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
6119   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6120   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6121
6122   // Use reciprocal estimate and one refinement step.
6123   // float4 recip = vrecpeq_f32(yf);
6124   // recip *= vrecpsq_f32(yf, recip);
6125   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6126                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
6127   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6128                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6129                    N1, N2);
6130   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6131   // Because short has a smaller range than ushort, we can actually get away
6132   // with only a single newton step.  This requires that we use a weird bias
6133   // of 89, however (again, this has been exhaustively tested).
6134   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
6135   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6136   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6137   N1 = DAG.getConstant(0x89, MVT::i32);
6138   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6139   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6140   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6141   // Convert back to integer and return.
6142   // return vmovn_s32(vcvt_s32_f32(result));
6143   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6144   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6145   return N0;
6146 }
6147
6148 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
6149   EVT VT = Op.getValueType();
6150   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
6151          "unexpected type for custom-lowering ISD::SDIV");
6152
6153   SDLoc dl(Op);
6154   SDValue N0 = Op.getOperand(0);
6155   SDValue N1 = Op.getOperand(1);
6156   SDValue N2, N3;
6157
6158   if (VT == MVT::v8i8) {
6159     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
6160     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
6161
6162     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6163                      DAG.getIntPtrConstant(4));
6164     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6165                      DAG.getIntPtrConstant(4));
6166     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6167                      DAG.getIntPtrConstant(0));
6168     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6169                      DAG.getIntPtrConstant(0));
6170
6171     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
6172     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
6173
6174     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
6175     N0 = LowerCONCAT_VECTORS(N0, DAG);
6176
6177     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
6178     return N0;
6179   }
6180   return LowerSDIV_v4i16(N0, N1, dl, DAG);
6181 }
6182
6183 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
6184   EVT VT = Op.getValueType();
6185   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
6186          "unexpected type for custom-lowering ISD::UDIV");
6187
6188   SDLoc dl(Op);
6189   SDValue N0 = Op.getOperand(0);
6190   SDValue N1 = Op.getOperand(1);
6191   SDValue N2, N3;
6192
6193   if (VT == MVT::v8i8) {
6194     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
6195     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
6196
6197     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6198                      DAG.getIntPtrConstant(4));
6199     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6200                      DAG.getIntPtrConstant(4));
6201     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6202                      DAG.getIntPtrConstant(0));
6203     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6204                      DAG.getIntPtrConstant(0));
6205
6206     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
6207     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
6208
6209     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
6210     N0 = LowerCONCAT_VECTORS(N0, DAG);
6211
6212     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
6213                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
6214                      N0);
6215     return N0;
6216   }
6217
6218   // v4i16 sdiv ... Convert to float.
6219   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
6220   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
6221   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
6222   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
6223   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6224   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6225
6226   // Use reciprocal estimate and two refinement steps.
6227   // float4 recip = vrecpeq_f32(yf);
6228   // recip *= vrecpsq_f32(yf, recip);
6229   // recip *= vrecpsq_f32(yf, recip);
6230   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6231                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
6232   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6233                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6234                    BN1, N2);
6235   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6236   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6237                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6238                    BN1, N2);
6239   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6240   // Simply multiplying by the reciprocal estimate can leave us a few ulps
6241   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
6242   // and that it will never cause us to return an answer too large).
6243   // float4 result = as_float4(as_int4(xf*recip) + 2);
6244   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6245   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6246   N1 = DAG.getConstant(2, MVT::i32);
6247   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6248   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6249   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6250   // Convert back to integer and return.
6251   // return vmovn_u32(vcvt_s32_f32(result));
6252   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6253   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6254   return N0;
6255 }
6256
6257 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
6258   EVT VT = Op.getNode()->getValueType(0);
6259   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
6260
6261   unsigned Opc;
6262   bool ExtraOp = false;
6263   switch (Op.getOpcode()) {
6264   default: llvm_unreachable("Invalid code");
6265   case ISD::ADDC: Opc = ARMISD::ADDC; break;
6266   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
6267   case ISD::SUBC: Opc = ARMISD::SUBC; break;
6268   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
6269   }
6270
6271   if (!ExtraOp)
6272     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6273                        Op.getOperand(1));
6274   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6275                      Op.getOperand(1), Op.getOperand(2));
6276 }
6277
6278 SDValue ARMTargetLowering::LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const {
6279   assert(Subtarget->isTargetDarwin());
6280
6281   // For iOS, we want to call an alternative entry point: __sincos_stret,
6282   // return values are passed via sret.
6283   SDLoc dl(Op);
6284   SDValue Arg = Op.getOperand(0);
6285   EVT ArgVT = Arg.getValueType();
6286   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
6287
6288   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
6289   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6290
6291   // Pair of floats / doubles used to pass the result.
6292   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
6293
6294   // Create stack object for sret.
6295   const uint64_t ByteSize = TLI.getDataLayout()->getTypeAllocSize(RetTy);
6296   const unsigned StackAlign = TLI.getDataLayout()->getPrefTypeAlignment(RetTy);
6297   int FrameIdx = FrameInfo->CreateStackObject(ByteSize, StackAlign, false);
6298   SDValue SRet = DAG.getFrameIndex(FrameIdx, TLI.getPointerTy());
6299
6300   ArgListTy Args;
6301   ArgListEntry Entry;
6302
6303   Entry.Node = SRet;
6304   Entry.Ty = RetTy->getPointerTo();
6305   Entry.isSExt = false;
6306   Entry.isZExt = false;
6307   Entry.isSRet = true;
6308   Args.push_back(Entry);
6309
6310   Entry.Node = Arg;
6311   Entry.Ty = ArgTy;
6312   Entry.isSExt = false;
6313   Entry.isZExt = false;
6314   Args.push_back(Entry);
6315
6316   const char *LibcallName  = (ArgVT == MVT::f64)
6317   ? "__sincos_stret" : "__sincosf_stret";
6318   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
6319
6320   TargetLowering::CallLoweringInfo CLI(DAG);
6321   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
6322     .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()), Callee,
6323                std::move(Args), 0)
6324     .setDiscardResult();
6325
6326   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
6327
6328   SDValue LoadSin = DAG.getLoad(ArgVT, dl, CallResult.second, SRet,
6329                                 MachinePointerInfo(), false, false, false, 0);
6330
6331   // Address of cos field.
6332   SDValue Add = DAG.getNode(ISD::ADD, dl, getPointerTy(), SRet,
6333                             DAG.getIntPtrConstant(ArgVT.getStoreSize()));
6334   SDValue LoadCos = DAG.getLoad(ArgVT, dl, LoadSin.getValue(1), Add,
6335                                 MachinePointerInfo(), false, false, false, 0);
6336
6337   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
6338   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys,
6339                      LoadSin.getValue(0), LoadCos.getValue(0));
6340 }
6341
6342 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
6343   // Monotonic load/store is legal for all targets
6344   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
6345     return Op;
6346
6347   // Acquire/Release load/store is not legal for targets without a
6348   // dmb or equivalent available.
6349   return SDValue();
6350 }
6351
6352 static void ReplaceREADCYCLECOUNTER(SDNode *N,
6353                                     SmallVectorImpl<SDValue> &Results,
6354                                     SelectionDAG &DAG,
6355                                     const ARMSubtarget *Subtarget) {
6356   SDLoc DL(N);
6357   SDValue Cycles32, OutChain;
6358
6359   if (Subtarget->hasPerfMon()) {
6360     // Under Power Management extensions, the cycle-count is:
6361     //    mrc p15, #0, <Rt>, c9, c13, #0
6362     SDValue Ops[] = { N->getOperand(0), // Chain
6363                       DAG.getConstant(Intrinsic::arm_mrc, MVT::i32),
6364                       DAG.getConstant(15, MVT::i32),
6365                       DAG.getConstant(0, MVT::i32),
6366                       DAG.getConstant(9, MVT::i32),
6367                       DAG.getConstant(13, MVT::i32),
6368                       DAG.getConstant(0, MVT::i32)
6369     };
6370
6371     Cycles32 = DAG.getNode(ISD::INTRINSIC_W_CHAIN, DL,
6372                            DAG.getVTList(MVT::i32, MVT::Other), Ops);
6373     OutChain = Cycles32.getValue(1);
6374   } else {
6375     // Intrinsic is defined to return 0 on unsupported platforms. Technically
6376     // there are older ARM CPUs that have implementation-specific ways of
6377     // obtaining this information (FIXME!).
6378     Cycles32 = DAG.getConstant(0, MVT::i32);
6379     OutChain = DAG.getEntryNode();
6380   }
6381
6382
6383   SDValue Cycles64 = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64,
6384                                  Cycles32, DAG.getConstant(0, MVT::i32));
6385   Results.push_back(Cycles64);
6386   Results.push_back(OutChain);
6387 }
6388
6389 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
6390   switch (Op.getOpcode()) {
6391   default: llvm_unreachable("Don't know how to custom lower this!");
6392   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
6393   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
6394   case ISD::GlobalAddress:
6395     switch (Subtarget->getTargetTriple().getObjectFormat()) {
6396     default: llvm_unreachable("unknown object format");
6397     case Triple::COFF:
6398       return LowerGlobalAddressWindows(Op, DAG);
6399     case Triple::ELF:
6400       return LowerGlobalAddressELF(Op, DAG);
6401     case Triple::MachO:
6402       return LowerGlobalAddressDarwin(Op, DAG);
6403     }
6404   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
6405   case ISD::SELECT:        return LowerSELECT(Op, DAG);
6406   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
6407   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
6408   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
6409   case ISD::VASTART:       return LowerVASTART(Op, DAG);
6410   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
6411   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
6412   case ISD::SINT_TO_FP:
6413   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
6414   case ISD::FP_TO_SINT:
6415   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
6416   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
6417   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
6418   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
6419   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
6420   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
6421   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
6422   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
6423                                                                Subtarget);
6424   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
6425   case ISD::SHL:
6426   case ISD::SRL:
6427   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
6428   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
6429   case ISD::SRL_PARTS:
6430   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
6431   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
6432   case ISD::CTPOP:         return LowerCTPOP(Op.getNode(), DAG, Subtarget);
6433   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
6434   case ISD::ConstantFP:    return LowerConstantFP(Op, DAG, Subtarget);
6435   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
6436   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
6437   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
6438   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6439   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
6440   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
6441   case ISD::MUL:           return LowerMUL(Op, DAG);
6442   case ISD::SDIV:          return LowerSDIV(Op, DAG);
6443   case ISD::UDIV:          return LowerUDIV(Op, DAG);
6444   case ISD::ADDC:
6445   case ISD::ADDE:
6446   case ISD::SUBC:
6447   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
6448   case ISD::SADDO:
6449   case ISD::UADDO:
6450   case ISD::SSUBO:
6451   case ISD::USUBO:
6452     return LowerXALUO(Op, DAG);
6453   case ISD::ATOMIC_LOAD:
6454   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
6455   case ISD::FSINCOS:       return LowerFSINCOS(Op, DAG);
6456   case ISD::SDIVREM:
6457   case ISD::UDIVREM:       return LowerDivRem(Op, DAG);
6458   case ISD::DYNAMIC_STACKALLOC:
6459     if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
6460       return LowerDYNAMIC_STACKALLOC(Op, DAG);
6461     llvm_unreachable("Don't know how to custom lower this!");
6462   case ISD::FP_ROUND: return LowerFP_ROUND(Op, DAG);
6463   case ISD::FP_EXTEND: return LowerFP_EXTEND(Op, DAG);
6464   }
6465 }
6466
6467 /// ReplaceNodeResults - Replace the results of node with an illegal result
6468 /// type with new values built out of custom code.
6469 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
6470                                            SmallVectorImpl<SDValue>&Results,
6471                                            SelectionDAG &DAG) const {
6472   SDValue Res;
6473   switch (N->getOpcode()) {
6474   default:
6475     llvm_unreachable("Don't know how to custom expand this!");
6476   case ISD::BITCAST:
6477     Res = ExpandBITCAST(N, DAG);
6478     break;
6479   case ISD::SRL:
6480   case ISD::SRA:
6481     Res = Expand64BitShift(N, DAG, Subtarget);
6482     break;
6483   case ISD::READCYCLECOUNTER:
6484     ReplaceREADCYCLECOUNTER(N, Results, DAG, Subtarget);
6485     return;
6486   }
6487   if (Res.getNode())
6488     Results.push_back(Res);
6489 }
6490
6491 //===----------------------------------------------------------------------===//
6492 //                           ARM Scheduler Hooks
6493 //===----------------------------------------------------------------------===//
6494
6495 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
6496 /// registers the function context.
6497 void ARMTargetLowering::
6498 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
6499                        MachineBasicBlock *DispatchBB, int FI) const {
6500   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
6501   DebugLoc dl = MI->getDebugLoc();
6502   MachineFunction *MF = MBB->getParent();
6503   MachineRegisterInfo *MRI = &MF->getRegInfo();
6504   MachineConstantPool *MCP = MF->getConstantPool();
6505   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6506   const Function *F = MF->getFunction();
6507
6508   bool isThumb = Subtarget->isThumb();
6509   bool isThumb2 = Subtarget->isThumb2();
6510
6511   unsigned PCLabelId = AFI->createPICLabelUId();
6512   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
6513   ARMConstantPoolValue *CPV =
6514     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
6515   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
6516
6517   const TargetRegisterClass *TRC = isThumb ? &ARM::tGPRRegClass
6518                                            : &ARM::GPRRegClass;
6519
6520   // Grab constant pool and fixed stack memory operands.
6521   MachineMemOperand *CPMMO =
6522     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
6523                              MachineMemOperand::MOLoad, 4, 4);
6524
6525   MachineMemOperand *FIMMOSt =
6526     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6527                              MachineMemOperand::MOStore, 4, 4);
6528
6529   // Load the address of the dispatch MBB into the jump buffer.
6530   if (isThumb2) {
6531     // Incoming value: jbuf
6532     //   ldr.n  r5, LCPI1_1
6533     //   orr    r5, r5, #1
6534     //   add    r5, pc
6535     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
6536     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6537     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
6538                    .addConstantPoolIndex(CPI)
6539                    .addMemOperand(CPMMO));
6540     // Set the low bit because of thumb mode.
6541     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6542     AddDefaultCC(
6543       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
6544                      .addReg(NewVReg1, RegState::Kill)
6545                      .addImm(0x01)));
6546     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6547     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
6548       .addReg(NewVReg2, RegState::Kill)
6549       .addImm(PCLabelId);
6550     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
6551                    .addReg(NewVReg3, RegState::Kill)
6552                    .addFrameIndex(FI)
6553                    .addImm(36)  // &jbuf[1] :: pc
6554                    .addMemOperand(FIMMOSt));
6555   } else if (isThumb) {
6556     // Incoming value: jbuf
6557     //   ldr.n  r1, LCPI1_4
6558     //   add    r1, pc
6559     //   mov    r2, #1
6560     //   orrs   r1, r2
6561     //   add    r2, $jbuf, #+4 ; &jbuf[1]
6562     //   str    r1, [r2]
6563     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6564     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
6565                    .addConstantPoolIndex(CPI)
6566                    .addMemOperand(CPMMO));
6567     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6568     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
6569       .addReg(NewVReg1, RegState::Kill)
6570       .addImm(PCLabelId);
6571     // Set the low bit because of thumb mode.
6572     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6573     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
6574                    .addReg(ARM::CPSR, RegState::Define)
6575                    .addImm(1));
6576     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6577     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
6578                    .addReg(ARM::CPSR, RegState::Define)
6579                    .addReg(NewVReg2, RegState::Kill)
6580                    .addReg(NewVReg3, RegState::Kill));
6581     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6582     BuildMI(*MBB, MI, dl, TII->get(ARM::tADDframe), NewVReg5)
6583             .addFrameIndex(FI)
6584             .addImm(36); // &jbuf[1] :: pc
6585     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
6586                    .addReg(NewVReg4, RegState::Kill)
6587                    .addReg(NewVReg5, RegState::Kill)
6588                    .addImm(0)
6589                    .addMemOperand(FIMMOSt));
6590   } else {
6591     // Incoming value: jbuf
6592     //   ldr  r1, LCPI1_1
6593     //   add  r1, pc, r1
6594     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
6595     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6596     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
6597                    .addConstantPoolIndex(CPI)
6598                    .addImm(0)
6599                    .addMemOperand(CPMMO));
6600     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6601     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
6602                    .addReg(NewVReg1, RegState::Kill)
6603                    .addImm(PCLabelId));
6604     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
6605                    .addReg(NewVReg2, RegState::Kill)
6606                    .addFrameIndex(FI)
6607                    .addImm(36)  // &jbuf[1] :: pc
6608                    .addMemOperand(FIMMOSt));
6609   }
6610 }
6611
6612 MachineBasicBlock *ARMTargetLowering::
6613 EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const {
6614   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
6615   DebugLoc dl = MI->getDebugLoc();
6616   MachineFunction *MF = MBB->getParent();
6617   MachineRegisterInfo *MRI = &MF->getRegInfo();
6618   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6619   MachineFrameInfo *MFI = MF->getFrameInfo();
6620   int FI = MFI->getFunctionContextIndex();
6621
6622   const TargetRegisterClass *TRC = Subtarget->isThumb() ? &ARM::tGPRRegClass
6623                                                         : &ARM::GPRnopcRegClass;
6624
6625   // Get a mapping of the call site numbers to all of the landing pads they're
6626   // associated with.
6627   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
6628   unsigned MaxCSNum = 0;
6629   MachineModuleInfo &MMI = MF->getMMI();
6630   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E;
6631        ++BB) {
6632     if (!BB->isLandingPad()) continue;
6633
6634     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
6635     // pad.
6636     for (MachineBasicBlock::iterator
6637            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
6638       if (!II->isEHLabel()) continue;
6639
6640       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
6641       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
6642
6643       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
6644       for (SmallVectorImpl<unsigned>::iterator
6645              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
6646            CSI != CSE; ++CSI) {
6647         CallSiteNumToLPad[*CSI].push_back(BB);
6648         MaxCSNum = std::max(MaxCSNum, *CSI);
6649       }
6650       break;
6651     }
6652   }
6653
6654   // Get an ordered list of the machine basic blocks for the jump table.
6655   std::vector<MachineBasicBlock*> LPadList;
6656   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
6657   LPadList.reserve(CallSiteNumToLPad.size());
6658   for (unsigned I = 1; I <= MaxCSNum; ++I) {
6659     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
6660     for (SmallVectorImpl<MachineBasicBlock*>::iterator
6661            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
6662       LPadList.push_back(*II);
6663       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
6664     }
6665   }
6666
6667   assert(!LPadList.empty() &&
6668          "No landing pad destinations for the dispatch jump table!");
6669
6670   // Create the jump table and associated information.
6671   MachineJumpTableInfo *JTI =
6672     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
6673   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
6674   unsigned UId = AFI->createJumpTableUId();
6675   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
6676
6677   // Create the MBBs for the dispatch code.
6678
6679   // Shove the dispatch's address into the return slot in the function context.
6680   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
6681   DispatchBB->setIsLandingPad();
6682
6683   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
6684   unsigned trap_opcode;
6685   if (Subtarget->isThumb())
6686     trap_opcode = ARM::tTRAP;
6687   else
6688     trap_opcode = Subtarget->useNaClTrap() ? ARM::TRAPNaCl : ARM::TRAP;
6689
6690   BuildMI(TrapBB, dl, TII->get(trap_opcode));
6691   DispatchBB->addSuccessor(TrapBB);
6692
6693   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
6694   DispatchBB->addSuccessor(DispContBB);
6695
6696   // Insert and MBBs.
6697   MF->insert(MF->end(), DispatchBB);
6698   MF->insert(MF->end(), DispContBB);
6699   MF->insert(MF->end(), TrapBB);
6700
6701   // Insert code into the entry block that creates and registers the function
6702   // context.
6703   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
6704
6705   MachineMemOperand *FIMMOLd =
6706     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6707                              MachineMemOperand::MOLoad |
6708                              MachineMemOperand::MOVolatile, 4, 4);
6709
6710   MachineInstrBuilder MIB;
6711   MIB = BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup));
6712
6713   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
6714   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
6715
6716   // Add a register mask with no preserved registers.  This results in all
6717   // registers being marked as clobbered.
6718   MIB.addRegMask(RI.getNoPreservedMask());
6719
6720   unsigned NumLPads = LPadList.size();
6721   if (Subtarget->isThumb2()) {
6722     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6723     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
6724                    .addFrameIndex(FI)
6725                    .addImm(4)
6726                    .addMemOperand(FIMMOLd));
6727
6728     if (NumLPads < 256) {
6729       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
6730                      .addReg(NewVReg1)
6731                      .addImm(LPadList.size()));
6732     } else {
6733       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6734       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
6735                      .addImm(NumLPads & 0xFFFF));
6736
6737       unsigned VReg2 = VReg1;
6738       if ((NumLPads & 0xFFFF0000) != 0) {
6739         VReg2 = MRI->createVirtualRegister(TRC);
6740         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
6741                        .addReg(VReg1)
6742                        .addImm(NumLPads >> 16));
6743       }
6744
6745       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
6746                      .addReg(NewVReg1)
6747                      .addReg(VReg2));
6748     }
6749
6750     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
6751       .addMBB(TrapBB)
6752       .addImm(ARMCC::HI)
6753       .addReg(ARM::CPSR);
6754
6755     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6756     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
6757                    .addJumpTableIndex(MJTI)
6758                    .addImm(UId));
6759
6760     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6761     AddDefaultCC(
6762       AddDefaultPred(
6763         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
6764         .addReg(NewVReg3, RegState::Kill)
6765         .addReg(NewVReg1)
6766         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6767
6768     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
6769       .addReg(NewVReg4, RegState::Kill)
6770       .addReg(NewVReg1)
6771       .addJumpTableIndex(MJTI)
6772       .addImm(UId);
6773   } else if (Subtarget->isThumb()) {
6774     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6775     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
6776                    .addFrameIndex(FI)
6777                    .addImm(1)
6778                    .addMemOperand(FIMMOLd));
6779
6780     if (NumLPads < 256) {
6781       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
6782                      .addReg(NewVReg1)
6783                      .addImm(NumLPads));
6784     } else {
6785       MachineConstantPool *ConstantPool = MF->getConstantPool();
6786       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6787       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6788
6789       // MachineConstantPool wants an explicit alignment.
6790       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6791       if (Align == 0)
6792         Align = getDataLayout()->getTypeAllocSize(C->getType());
6793       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6794
6795       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6796       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
6797                      .addReg(VReg1, RegState::Define)
6798                      .addConstantPoolIndex(Idx));
6799       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
6800                      .addReg(NewVReg1)
6801                      .addReg(VReg1));
6802     }
6803
6804     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
6805       .addMBB(TrapBB)
6806       .addImm(ARMCC::HI)
6807       .addReg(ARM::CPSR);
6808
6809     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6810     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
6811                    .addReg(ARM::CPSR, RegState::Define)
6812                    .addReg(NewVReg1)
6813                    .addImm(2));
6814
6815     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6816     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
6817                    .addJumpTableIndex(MJTI)
6818                    .addImm(UId));
6819
6820     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6821     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
6822                    .addReg(ARM::CPSR, RegState::Define)
6823                    .addReg(NewVReg2, RegState::Kill)
6824                    .addReg(NewVReg3));
6825
6826     MachineMemOperand *JTMMOLd =
6827       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6828                                MachineMemOperand::MOLoad, 4, 4);
6829
6830     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6831     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
6832                    .addReg(NewVReg4, RegState::Kill)
6833                    .addImm(0)
6834                    .addMemOperand(JTMMOLd));
6835
6836     unsigned NewVReg6 = NewVReg5;
6837     if (RelocM == Reloc::PIC_) {
6838       NewVReg6 = MRI->createVirtualRegister(TRC);
6839       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
6840                      .addReg(ARM::CPSR, RegState::Define)
6841                      .addReg(NewVReg5, RegState::Kill)
6842                      .addReg(NewVReg3));
6843     }
6844
6845     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
6846       .addReg(NewVReg6, RegState::Kill)
6847       .addJumpTableIndex(MJTI)
6848       .addImm(UId);
6849   } else {
6850     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6851     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
6852                    .addFrameIndex(FI)
6853                    .addImm(4)
6854                    .addMemOperand(FIMMOLd));
6855
6856     if (NumLPads < 256) {
6857       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
6858                      .addReg(NewVReg1)
6859                      .addImm(NumLPads));
6860     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
6861       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6862       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
6863                      .addImm(NumLPads & 0xFFFF));
6864
6865       unsigned VReg2 = VReg1;
6866       if ((NumLPads & 0xFFFF0000) != 0) {
6867         VReg2 = MRI->createVirtualRegister(TRC);
6868         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
6869                        .addReg(VReg1)
6870                        .addImm(NumLPads >> 16));
6871       }
6872
6873       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6874                      .addReg(NewVReg1)
6875                      .addReg(VReg2));
6876     } else {
6877       MachineConstantPool *ConstantPool = MF->getConstantPool();
6878       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6879       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6880
6881       // MachineConstantPool wants an explicit alignment.
6882       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6883       if (Align == 0)
6884         Align = getDataLayout()->getTypeAllocSize(C->getType());
6885       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6886
6887       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6888       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
6889                      .addReg(VReg1, RegState::Define)
6890                      .addConstantPoolIndex(Idx)
6891                      .addImm(0));
6892       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6893                      .addReg(NewVReg1)
6894                      .addReg(VReg1, RegState::Kill));
6895     }
6896
6897     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
6898       .addMBB(TrapBB)
6899       .addImm(ARMCC::HI)
6900       .addReg(ARM::CPSR);
6901
6902     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6903     AddDefaultCC(
6904       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
6905                      .addReg(NewVReg1)
6906                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6907     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6908     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
6909                    .addJumpTableIndex(MJTI)
6910                    .addImm(UId));
6911
6912     MachineMemOperand *JTMMOLd =
6913       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6914                                MachineMemOperand::MOLoad, 4, 4);
6915     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6916     AddDefaultPred(
6917       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
6918       .addReg(NewVReg3, RegState::Kill)
6919       .addReg(NewVReg4)
6920       .addImm(0)
6921       .addMemOperand(JTMMOLd));
6922
6923     if (RelocM == Reloc::PIC_) {
6924       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
6925         .addReg(NewVReg5, RegState::Kill)
6926         .addReg(NewVReg4)
6927         .addJumpTableIndex(MJTI)
6928         .addImm(UId);
6929     } else {
6930       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTr))
6931         .addReg(NewVReg5, RegState::Kill)
6932         .addJumpTableIndex(MJTI)
6933         .addImm(UId);
6934     }
6935   }
6936
6937   // Add the jump table entries as successors to the MBB.
6938   SmallPtrSet<MachineBasicBlock*, 8> SeenMBBs;
6939   for (std::vector<MachineBasicBlock*>::iterator
6940          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
6941     MachineBasicBlock *CurMBB = *I;
6942     if (SeenMBBs.insert(CurMBB).second)
6943       DispContBB->addSuccessor(CurMBB);
6944   }
6945
6946   // N.B. the order the invoke BBs are processed in doesn't matter here.
6947   const MCPhysReg *SavedRegs = RI.getCalleeSavedRegs(MF);
6948   SmallVector<MachineBasicBlock*, 64> MBBLPads;
6949   for (MachineBasicBlock *BB : InvokeBBs) {
6950
6951     // Remove the landing pad successor from the invoke block and replace it
6952     // with the new dispatch block.
6953     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
6954                                                   BB->succ_end());
6955     while (!Successors.empty()) {
6956       MachineBasicBlock *SMBB = Successors.pop_back_val();
6957       if (SMBB->isLandingPad()) {
6958         BB->removeSuccessor(SMBB);
6959         MBBLPads.push_back(SMBB);
6960       }
6961     }
6962
6963     BB->addSuccessor(DispatchBB);
6964
6965     // Find the invoke call and mark all of the callee-saved registers as
6966     // 'implicit defined' so that they're spilled. This prevents code from
6967     // moving instructions to before the EH block, where they will never be
6968     // executed.
6969     for (MachineBasicBlock::reverse_iterator
6970            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6971       if (!II->isCall()) continue;
6972
6973       DenseMap<unsigned, bool> DefRegs;
6974       for (MachineInstr::mop_iterator
6975              OI = II->operands_begin(), OE = II->operands_end();
6976            OI != OE; ++OI) {
6977         if (!OI->isReg()) continue;
6978         DefRegs[OI->getReg()] = true;
6979       }
6980
6981       MachineInstrBuilder MIB(*MF, &*II);
6982
6983       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6984         unsigned Reg = SavedRegs[i];
6985         if (Subtarget->isThumb2() &&
6986             !ARM::tGPRRegClass.contains(Reg) &&
6987             !ARM::hGPRRegClass.contains(Reg))
6988           continue;
6989         if (Subtarget->isThumb1Only() && !ARM::tGPRRegClass.contains(Reg))
6990           continue;
6991         if (!Subtarget->isThumb() && !ARM::GPRRegClass.contains(Reg))
6992           continue;
6993         if (!DefRegs[Reg])
6994           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6995       }
6996
6997       break;
6998     }
6999   }
7000
7001   // Mark all former landing pads as non-landing pads. The dispatch is the only
7002   // landing pad now.
7003   for (SmallVectorImpl<MachineBasicBlock*>::iterator
7004          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
7005     (*I)->setIsLandingPad(false);
7006
7007   // The instruction is gone now.
7008   MI->eraseFromParent();
7009
7010   return MBB;
7011 }
7012
7013 static
7014 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
7015   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
7016        E = MBB->succ_end(); I != E; ++I)
7017     if (*I != Succ)
7018       return *I;
7019   llvm_unreachable("Expecting a BB with two successors!");
7020 }
7021
7022 /// Return the load opcode for a given load size. If load size >= 8,
7023 /// neon opcode will be returned.
7024 static unsigned getLdOpcode(unsigned LdSize, bool IsThumb1, bool IsThumb2) {
7025   if (LdSize >= 8)
7026     return LdSize == 16 ? ARM::VLD1q32wb_fixed
7027                         : LdSize == 8 ? ARM::VLD1d32wb_fixed : 0;
7028   if (IsThumb1)
7029     return LdSize == 4 ? ARM::tLDRi
7030                        : LdSize == 2 ? ARM::tLDRHi
7031                                      : LdSize == 1 ? ARM::tLDRBi : 0;
7032   if (IsThumb2)
7033     return LdSize == 4 ? ARM::t2LDR_POST
7034                        : LdSize == 2 ? ARM::t2LDRH_POST
7035                                      : LdSize == 1 ? ARM::t2LDRB_POST : 0;
7036   return LdSize == 4 ? ARM::LDR_POST_IMM
7037                      : LdSize == 2 ? ARM::LDRH_POST
7038                                    : LdSize == 1 ? ARM::LDRB_POST_IMM : 0;
7039 }
7040
7041 /// Return the store opcode for a given store size. If store size >= 8,
7042 /// neon opcode will be returned.
7043 static unsigned getStOpcode(unsigned StSize, bool IsThumb1, bool IsThumb2) {
7044   if (StSize >= 8)
7045     return StSize == 16 ? ARM::VST1q32wb_fixed
7046                         : StSize == 8 ? ARM::VST1d32wb_fixed : 0;
7047   if (IsThumb1)
7048     return StSize == 4 ? ARM::tSTRi
7049                        : StSize == 2 ? ARM::tSTRHi
7050                                      : StSize == 1 ? ARM::tSTRBi : 0;
7051   if (IsThumb2)
7052     return StSize == 4 ? ARM::t2STR_POST
7053                        : StSize == 2 ? ARM::t2STRH_POST
7054                                      : StSize == 1 ? ARM::t2STRB_POST : 0;
7055   return StSize == 4 ? ARM::STR_POST_IMM
7056                      : StSize == 2 ? ARM::STRH_POST
7057                                    : StSize == 1 ? ARM::STRB_POST_IMM : 0;
7058 }
7059
7060 /// Emit a post-increment load operation with given size. The instructions
7061 /// will be added to BB at Pos.
7062 static void emitPostLd(MachineBasicBlock *BB, MachineInstr *Pos,
7063                        const TargetInstrInfo *TII, DebugLoc dl,
7064                        unsigned LdSize, unsigned Data, unsigned AddrIn,
7065                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
7066   unsigned LdOpc = getLdOpcode(LdSize, IsThumb1, IsThumb2);
7067   assert(LdOpc != 0 && "Should have a load opcode");
7068   if (LdSize >= 8) {
7069     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7070                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7071                        .addImm(0));
7072   } else if (IsThumb1) {
7073     // load + update AddrIn
7074     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7075                        .addReg(AddrIn).addImm(0));
7076     MachineInstrBuilder MIB =
7077         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
7078     MIB = AddDefaultT1CC(MIB);
7079     MIB.addReg(AddrIn).addImm(LdSize);
7080     AddDefaultPred(MIB);
7081   } else if (IsThumb2) {
7082     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7083                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7084                        .addImm(LdSize));
7085   } else { // arm
7086     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7087                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7088                        .addReg(0).addImm(LdSize));
7089   }
7090 }
7091
7092 /// Emit a post-increment store operation with given size. The instructions
7093 /// will be added to BB at Pos.
7094 static void emitPostSt(MachineBasicBlock *BB, MachineInstr *Pos,
7095                        const TargetInstrInfo *TII, DebugLoc dl,
7096                        unsigned StSize, unsigned Data, unsigned AddrIn,
7097                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
7098   unsigned StOpc = getStOpcode(StSize, IsThumb1, IsThumb2);
7099   assert(StOpc != 0 && "Should have a store opcode");
7100   if (StSize >= 8) {
7101     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7102                        .addReg(AddrIn).addImm(0).addReg(Data));
7103   } else if (IsThumb1) {
7104     // store + update AddrIn
7105     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc)).addReg(Data)
7106                        .addReg(AddrIn).addImm(0));
7107     MachineInstrBuilder MIB =
7108         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
7109     MIB = AddDefaultT1CC(MIB);
7110     MIB.addReg(AddrIn).addImm(StSize);
7111     AddDefaultPred(MIB);
7112   } else if (IsThumb2) {
7113     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7114                        .addReg(Data).addReg(AddrIn).addImm(StSize));
7115   } else { // arm
7116     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7117                        .addReg(Data).addReg(AddrIn).addReg(0)
7118                        .addImm(StSize));
7119   }
7120 }
7121
7122 MachineBasicBlock *
7123 ARMTargetLowering::EmitStructByval(MachineInstr *MI,
7124                                    MachineBasicBlock *BB) const {
7125   // This pseudo instruction has 3 operands: dst, src, size
7126   // We expand it to a loop if size > Subtarget->getMaxInlineSizeThreshold().
7127   // Otherwise, we will generate unrolled scalar copies.
7128   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
7129   const BasicBlock *LLVM_BB = BB->getBasicBlock();
7130   MachineFunction::iterator It = BB;
7131   ++It;
7132
7133   unsigned dest = MI->getOperand(0).getReg();
7134   unsigned src = MI->getOperand(1).getReg();
7135   unsigned SizeVal = MI->getOperand(2).getImm();
7136   unsigned Align = MI->getOperand(3).getImm();
7137   DebugLoc dl = MI->getDebugLoc();
7138
7139   MachineFunction *MF = BB->getParent();
7140   MachineRegisterInfo &MRI = MF->getRegInfo();
7141   unsigned UnitSize = 0;
7142   const TargetRegisterClass *TRC = nullptr;
7143   const TargetRegisterClass *VecTRC = nullptr;
7144
7145   bool IsThumb1 = Subtarget->isThumb1Only();
7146   bool IsThumb2 = Subtarget->isThumb2();
7147
7148   if (Align & 1) {
7149     UnitSize = 1;
7150   } else if (Align & 2) {
7151     UnitSize = 2;
7152   } else {
7153     // Check whether we can use NEON instructions.
7154     if (!MF->getFunction()->getAttributes().
7155           hasAttribute(AttributeSet::FunctionIndex,
7156                        Attribute::NoImplicitFloat) &&
7157         Subtarget->hasNEON()) {
7158       if ((Align % 16 == 0) && SizeVal >= 16)
7159         UnitSize = 16;
7160       else if ((Align % 8 == 0) && SizeVal >= 8)
7161         UnitSize = 8;
7162     }
7163     // Can't use NEON instructions.
7164     if (UnitSize == 0)
7165       UnitSize = 4;
7166   }
7167
7168   // Select the correct opcode and register class for unit size load/store
7169   bool IsNeon = UnitSize >= 8;
7170   TRC = (IsThumb1 || IsThumb2) ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
7171   if (IsNeon)
7172     VecTRC = UnitSize == 16 ? &ARM::DPairRegClass
7173                             : UnitSize == 8 ? &ARM::DPRRegClass
7174                                             : nullptr;
7175
7176   unsigned BytesLeft = SizeVal % UnitSize;
7177   unsigned LoopSize = SizeVal - BytesLeft;
7178
7179   if (SizeVal <= Subtarget->getMaxInlineSizeThreshold()) {
7180     // Use LDR and STR to copy.
7181     // [scratch, srcOut] = LDR_POST(srcIn, UnitSize)
7182     // [destOut] = STR_POST(scratch, destIn, UnitSize)
7183     unsigned srcIn = src;
7184     unsigned destIn = dest;
7185     for (unsigned i = 0; i < LoopSize; i+=UnitSize) {
7186       unsigned srcOut = MRI.createVirtualRegister(TRC);
7187       unsigned destOut = MRI.createVirtualRegister(TRC);
7188       unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7189       emitPostLd(BB, MI, TII, dl, UnitSize, scratch, srcIn, srcOut,
7190                  IsThumb1, IsThumb2);
7191       emitPostSt(BB, MI, TII, dl, UnitSize, scratch, destIn, destOut,
7192                  IsThumb1, IsThumb2);
7193       srcIn = srcOut;
7194       destIn = destOut;
7195     }
7196
7197     // Handle the leftover bytes with LDRB and STRB.
7198     // [scratch, srcOut] = LDRB_POST(srcIn, 1)
7199     // [destOut] = STRB_POST(scratch, destIn, 1)
7200     for (unsigned i = 0; i < BytesLeft; i++) {
7201       unsigned srcOut = MRI.createVirtualRegister(TRC);
7202       unsigned destOut = MRI.createVirtualRegister(TRC);
7203       unsigned scratch = MRI.createVirtualRegister(TRC);
7204       emitPostLd(BB, MI, TII, dl, 1, scratch, srcIn, srcOut,
7205                  IsThumb1, IsThumb2);
7206       emitPostSt(BB, MI, TII, dl, 1, scratch, destIn, destOut,
7207                  IsThumb1, IsThumb2);
7208       srcIn = srcOut;
7209       destIn = destOut;
7210     }
7211     MI->eraseFromParent();   // The instruction is gone now.
7212     return BB;
7213   }
7214
7215   // Expand the pseudo op to a loop.
7216   // thisMBB:
7217   //   ...
7218   //   movw varEnd, # --> with thumb2
7219   //   movt varEnd, #
7220   //   ldrcp varEnd, idx --> without thumb2
7221   //   fallthrough --> loopMBB
7222   // loopMBB:
7223   //   PHI varPhi, varEnd, varLoop
7224   //   PHI srcPhi, src, srcLoop
7225   //   PHI destPhi, dst, destLoop
7226   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7227   //   [destLoop] = STR_POST(scratch, destPhi, UnitSize)
7228   //   subs varLoop, varPhi, #UnitSize
7229   //   bne loopMBB
7230   //   fallthrough --> exitMBB
7231   // exitMBB:
7232   //   epilogue to handle left-over bytes
7233   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7234   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7235   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7236   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7237   MF->insert(It, loopMBB);
7238   MF->insert(It, exitMBB);
7239
7240   // Transfer the remainder of BB and its successor edges to exitMBB.
7241   exitMBB->splice(exitMBB->begin(), BB,
7242                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
7243   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
7244
7245   // Load an immediate to varEnd.
7246   unsigned varEnd = MRI.createVirtualRegister(TRC);
7247   if (IsThumb2) {
7248     unsigned Vtmp = varEnd;
7249     if ((LoopSize & 0xFFFF0000) != 0)
7250       Vtmp = MRI.createVirtualRegister(TRC);
7251     AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVi16), Vtmp)
7252                        .addImm(LoopSize & 0xFFFF));
7253
7254     if ((LoopSize & 0xFFFF0000) != 0)
7255       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVTi16), varEnd)
7256                          .addReg(Vtmp).addImm(LoopSize >> 16));
7257   } else {
7258     MachineConstantPool *ConstantPool = MF->getConstantPool();
7259     Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
7260     const Constant *C = ConstantInt::get(Int32Ty, LoopSize);
7261
7262     // MachineConstantPool wants an explicit alignment.
7263     unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
7264     if (Align == 0)
7265       Align = getDataLayout()->getTypeAllocSize(C->getType());
7266     unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
7267
7268     if (IsThumb1)
7269       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::tLDRpci)).addReg(
7270           varEnd, RegState::Define).addConstantPoolIndex(Idx));
7271     else
7272       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::LDRcp)).addReg(
7273           varEnd, RegState::Define).addConstantPoolIndex(Idx).addImm(0));
7274   }
7275   BB->addSuccessor(loopMBB);
7276
7277   // Generate the loop body:
7278   //   varPhi = PHI(varLoop, varEnd)
7279   //   srcPhi = PHI(srcLoop, src)
7280   //   destPhi = PHI(destLoop, dst)
7281   MachineBasicBlock *entryBB = BB;
7282   BB = loopMBB;
7283   unsigned varLoop = MRI.createVirtualRegister(TRC);
7284   unsigned varPhi = MRI.createVirtualRegister(TRC);
7285   unsigned srcLoop = MRI.createVirtualRegister(TRC);
7286   unsigned srcPhi = MRI.createVirtualRegister(TRC);
7287   unsigned destLoop = MRI.createVirtualRegister(TRC);
7288   unsigned destPhi = MRI.createVirtualRegister(TRC);
7289
7290   BuildMI(*BB, BB->begin(), dl, TII->get(ARM::PHI), varPhi)
7291     .addReg(varLoop).addMBB(loopMBB)
7292     .addReg(varEnd).addMBB(entryBB);
7293   BuildMI(BB, dl, TII->get(ARM::PHI), srcPhi)
7294     .addReg(srcLoop).addMBB(loopMBB)
7295     .addReg(src).addMBB(entryBB);
7296   BuildMI(BB, dl, TII->get(ARM::PHI), destPhi)
7297     .addReg(destLoop).addMBB(loopMBB)
7298     .addReg(dest).addMBB(entryBB);
7299
7300   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7301   //   [destLoop] = STR_POST(scratch, destPhi, UnitSiz)
7302   unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7303   emitPostLd(BB, BB->end(), TII, dl, UnitSize, scratch, srcPhi, srcLoop,
7304              IsThumb1, IsThumb2);
7305   emitPostSt(BB, BB->end(), TII, dl, UnitSize, scratch, destPhi, destLoop,
7306              IsThumb1, IsThumb2);
7307
7308   // Decrement loop variable by UnitSize.
7309   if (IsThumb1) {
7310     MachineInstrBuilder MIB =
7311         BuildMI(*BB, BB->end(), dl, TII->get(ARM::tSUBi8), varLoop);
7312     MIB = AddDefaultT1CC(MIB);
7313     MIB.addReg(varPhi).addImm(UnitSize);
7314     AddDefaultPred(MIB);
7315   } else {
7316     MachineInstrBuilder MIB =
7317         BuildMI(*BB, BB->end(), dl,
7318                 TII->get(IsThumb2 ? ARM::t2SUBri : ARM::SUBri), varLoop);
7319     AddDefaultCC(AddDefaultPred(MIB.addReg(varPhi).addImm(UnitSize)));
7320     MIB->getOperand(5).setReg(ARM::CPSR);
7321     MIB->getOperand(5).setIsDef(true);
7322   }
7323   BuildMI(*BB, BB->end(), dl,
7324           TII->get(IsThumb1 ? ARM::tBcc : IsThumb2 ? ARM::t2Bcc : ARM::Bcc))
7325       .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
7326
7327   // loopMBB can loop back to loopMBB or fall through to exitMBB.
7328   BB->addSuccessor(loopMBB);
7329   BB->addSuccessor(exitMBB);
7330
7331   // Add epilogue to handle BytesLeft.
7332   BB = exitMBB;
7333   MachineInstr *StartOfExit = exitMBB->begin();
7334
7335   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7336   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7337   unsigned srcIn = srcLoop;
7338   unsigned destIn = destLoop;
7339   for (unsigned i = 0; i < BytesLeft; i++) {
7340     unsigned srcOut = MRI.createVirtualRegister(TRC);
7341     unsigned destOut = MRI.createVirtualRegister(TRC);
7342     unsigned scratch = MRI.createVirtualRegister(TRC);
7343     emitPostLd(BB, StartOfExit, TII, dl, 1, scratch, srcIn, srcOut,
7344                IsThumb1, IsThumb2);
7345     emitPostSt(BB, StartOfExit, TII, dl, 1, scratch, destIn, destOut,
7346                IsThumb1, IsThumb2);
7347     srcIn = srcOut;
7348     destIn = destOut;
7349   }
7350
7351   MI->eraseFromParent();   // The instruction is gone now.
7352   return BB;
7353 }
7354
7355 MachineBasicBlock *
7356 ARMTargetLowering::EmitLowered__chkstk(MachineInstr *MI,
7357                                        MachineBasicBlock *MBB) const {
7358   const TargetMachine &TM = getTargetMachine();
7359   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
7360   DebugLoc DL = MI->getDebugLoc();
7361
7362   assert(Subtarget->isTargetWindows() &&
7363          "__chkstk is only supported on Windows");
7364   assert(Subtarget->isThumb2() && "Windows on ARM requires Thumb-2 mode");
7365
7366   // __chkstk takes the number of words to allocate on the stack in R4, and
7367   // returns the stack adjustment in number of bytes in R4.  This will not
7368   // clober any other registers (other than the obvious lr).
7369   //
7370   // Although, technically, IP should be considered a register which may be
7371   // clobbered, the call itself will not touch it.  Windows on ARM is a pure
7372   // thumb-2 environment, so there is no interworking required.  As a result, we
7373   // do not expect a veneer to be emitted by the linker, clobbering IP.
7374   //
7375   // Each module receives its own copy of __chkstk, so no import thunk is
7376   // required, again, ensuring that IP is not clobbered.
7377   //
7378   // Finally, although some linkers may theoretically provide a trampoline for
7379   // out of range calls (which is quite common due to a 32M range limitation of
7380   // branches for Thumb), we can generate the long-call version via
7381   // -mcmodel=large, alleviating the need for the trampoline which may clobber
7382   // IP.
7383
7384   switch (TM.getCodeModel()) {
7385   case CodeModel::Small:
7386   case CodeModel::Medium:
7387   case CodeModel::Default:
7388   case CodeModel::Kernel:
7389     BuildMI(*MBB, MI, DL, TII.get(ARM::tBL))
7390       .addImm((unsigned)ARMCC::AL).addReg(0)
7391       .addExternalSymbol("__chkstk")
7392       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7393       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7394       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7395     break;
7396   case CodeModel::Large:
7397   case CodeModel::JITDefault: {
7398     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
7399     unsigned Reg = MRI.createVirtualRegister(&ARM::rGPRRegClass);
7400
7401     BuildMI(*MBB, MI, DL, TII.get(ARM::t2MOVi32imm), Reg)
7402       .addExternalSymbol("__chkstk");
7403     BuildMI(*MBB, MI, DL, TII.get(ARM::tBLXr))
7404       .addImm((unsigned)ARMCC::AL).addReg(0)
7405       .addReg(Reg, RegState::Kill)
7406       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7407       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7408       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7409     break;
7410   }
7411   }
7412
7413   AddDefaultCC(AddDefaultPred(BuildMI(*MBB, MI, DL, TII.get(ARM::t2SUBrr),
7414                                       ARM::SP)
7415                               .addReg(ARM::SP).addReg(ARM::R4)));
7416
7417   MI->eraseFromParent();
7418   return MBB;
7419 }
7420
7421 MachineBasicBlock *
7422 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7423                                                MachineBasicBlock *BB) const {
7424   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
7425   DebugLoc dl = MI->getDebugLoc();
7426   bool isThumb2 = Subtarget->isThumb2();
7427   switch (MI->getOpcode()) {
7428   default: {
7429     MI->dump();
7430     llvm_unreachable("Unexpected instr type to insert");
7431   }
7432   // The Thumb2 pre-indexed stores have the same MI operands, they just
7433   // define them differently in the .td files from the isel patterns, so
7434   // they need pseudos.
7435   case ARM::t2STR_preidx:
7436     MI->setDesc(TII->get(ARM::t2STR_PRE));
7437     return BB;
7438   case ARM::t2STRB_preidx:
7439     MI->setDesc(TII->get(ARM::t2STRB_PRE));
7440     return BB;
7441   case ARM::t2STRH_preidx:
7442     MI->setDesc(TII->get(ARM::t2STRH_PRE));
7443     return BB;
7444
7445   case ARM::STRi_preidx:
7446   case ARM::STRBi_preidx: {
7447     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
7448       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
7449     // Decode the offset.
7450     unsigned Offset = MI->getOperand(4).getImm();
7451     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
7452     Offset = ARM_AM::getAM2Offset(Offset);
7453     if (isSub)
7454       Offset = -Offset;
7455
7456     MachineMemOperand *MMO = *MI->memoperands_begin();
7457     BuildMI(*BB, MI, dl, TII->get(NewOpc))
7458       .addOperand(MI->getOperand(0))  // Rn_wb
7459       .addOperand(MI->getOperand(1))  // Rt
7460       .addOperand(MI->getOperand(2))  // Rn
7461       .addImm(Offset)                 // offset (skip GPR==zero_reg)
7462       .addOperand(MI->getOperand(5))  // pred
7463       .addOperand(MI->getOperand(6))
7464       .addMemOperand(MMO);
7465     MI->eraseFromParent();
7466     return BB;
7467   }
7468   case ARM::STRr_preidx:
7469   case ARM::STRBr_preidx:
7470   case ARM::STRH_preidx: {
7471     unsigned NewOpc;
7472     switch (MI->getOpcode()) {
7473     default: llvm_unreachable("unexpected opcode!");
7474     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
7475     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
7476     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
7477     }
7478     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
7479     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
7480       MIB.addOperand(MI->getOperand(i));
7481     MI->eraseFromParent();
7482     return BB;
7483   }
7484
7485   case ARM::tMOVCCr_pseudo: {
7486     // To "insert" a SELECT_CC instruction, we actually have to insert the
7487     // diamond control-flow pattern.  The incoming instruction knows the
7488     // destination vreg to set, the condition code register to branch on, the
7489     // true/false values to select between, and a branch opcode to use.
7490     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7491     MachineFunction::iterator It = BB;
7492     ++It;
7493
7494     //  thisMBB:
7495     //  ...
7496     //   TrueVal = ...
7497     //   cmpTY ccX, r1, r2
7498     //   bCC copy1MBB
7499     //   fallthrough --> copy0MBB
7500     MachineBasicBlock *thisMBB  = BB;
7501     MachineFunction *F = BB->getParent();
7502     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7503     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
7504     F->insert(It, copy0MBB);
7505     F->insert(It, sinkMBB);
7506
7507     // Transfer the remainder of BB and its successor edges to sinkMBB.
7508     sinkMBB->splice(sinkMBB->begin(), BB,
7509                     std::next(MachineBasicBlock::iterator(MI)), BB->end());
7510     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
7511
7512     BB->addSuccessor(copy0MBB);
7513     BB->addSuccessor(sinkMBB);
7514
7515     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
7516       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
7517
7518     //  copy0MBB:
7519     //   %FalseValue = ...
7520     //   # fallthrough to sinkMBB
7521     BB = copy0MBB;
7522
7523     // Update machine-CFG edges
7524     BB->addSuccessor(sinkMBB);
7525
7526     //  sinkMBB:
7527     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7528     //  ...
7529     BB = sinkMBB;
7530     BuildMI(*BB, BB->begin(), dl,
7531             TII->get(ARM::PHI), MI->getOperand(0).getReg())
7532       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7533       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7534
7535     MI->eraseFromParent();   // The pseudo instruction is gone now.
7536     return BB;
7537   }
7538
7539   case ARM::BCCi64:
7540   case ARM::BCCZi64: {
7541     // If there is an unconditional branch to the other successor, remove it.
7542     BB->erase(std::next(MachineBasicBlock::iterator(MI)), BB->end());
7543
7544     // Compare both parts that make up the double comparison separately for
7545     // equality.
7546     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
7547
7548     unsigned LHS1 = MI->getOperand(1).getReg();
7549     unsigned LHS2 = MI->getOperand(2).getReg();
7550     if (RHSisZero) {
7551       AddDefaultPred(BuildMI(BB, dl,
7552                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7553                      .addReg(LHS1).addImm(0));
7554       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7555         .addReg(LHS2).addImm(0)
7556         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7557     } else {
7558       unsigned RHS1 = MI->getOperand(3).getReg();
7559       unsigned RHS2 = MI->getOperand(4).getReg();
7560       AddDefaultPred(BuildMI(BB, dl,
7561                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7562                      .addReg(LHS1).addReg(RHS1));
7563       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7564         .addReg(LHS2).addReg(RHS2)
7565         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7566     }
7567
7568     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
7569     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
7570     if (MI->getOperand(0).getImm() == ARMCC::NE)
7571       std::swap(destMBB, exitMBB);
7572
7573     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
7574       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
7575     if (isThumb2)
7576       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
7577     else
7578       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
7579
7580     MI->eraseFromParent();   // The pseudo instruction is gone now.
7581     return BB;
7582   }
7583
7584   case ARM::Int_eh_sjlj_setjmp:
7585   case ARM::Int_eh_sjlj_setjmp_nofp:
7586   case ARM::tInt_eh_sjlj_setjmp:
7587   case ARM::t2Int_eh_sjlj_setjmp:
7588   case ARM::t2Int_eh_sjlj_setjmp_nofp:
7589     EmitSjLjDispatchBlock(MI, BB);
7590     return BB;
7591
7592   case ARM::ABS:
7593   case ARM::t2ABS: {
7594     // To insert an ABS instruction, we have to insert the
7595     // diamond control-flow pattern.  The incoming instruction knows the
7596     // source vreg to test against 0, the destination vreg to set,
7597     // the condition code register to branch on, the
7598     // true/false values to select between, and a branch opcode to use.
7599     // It transforms
7600     //     V1 = ABS V0
7601     // into
7602     //     V2 = MOVS V0
7603     //     BCC                      (branch to SinkBB if V0 >= 0)
7604     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
7605     //     SinkBB: V1 = PHI(V2, V3)
7606     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7607     MachineFunction::iterator BBI = BB;
7608     ++BBI;
7609     MachineFunction *Fn = BB->getParent();
7610     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
7611     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
7612     Fn->insert(BBI, RSBBB);
7613     Fn->insert(BBI, SinkBB);
7614
7615     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
7616     unsigned int ABSDstReg = MI->getOperand(0).getReg();
7617     bool isThumb2 = Subtarget->isThumb2();
7618     MachineRegisterInfo &MRI = Fn->getRegInfo();
7619     // In Thumb mode S must not be specified if source register is the SP or
7620     // PC and if destination register is the SP, so restrict register class
7621     unsigned NewRsbDstReg =
7622       MRI.createVirtualRegister(isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass);
7623
7624     // Transfer the remainder of BB and its successor edges to sinkMBB.
7625     SinkBB->splice(SinkBB->begin(), BB,
7626                    std::next(MachineBasicBlock::iterator(MI)), BB->end());
7627     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
7628
7629     BB->addSuccessor(RSBBB);
7630     BB->addSuccessor(SinkBB);
7631
7632     // fall through to SinkMBB
7633     RSBBB->addSuccessor(SinkBB);
7634
7635     // insert a cmp at the end of BB
7636     AddDefaultPred(BuildMI(BB, dl,
7637                            TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7638                    .addReg(ABSSrcReg).addImm(0));
7639
7640     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
7641     BuildMI(BB, dl,
7642       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
7643       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
7644
7645     // insert rsbri in RSBBB
7646     // Note: BCC and rsbri will be converted into predicated rsbmi
7647     // by if-conversion pass
7648     BuildMI(*RSBBB, RSBBB->begin(), dl,
7649       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
7650       .addReg(ABSSrcReg, RegState::Kill)
7651       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
7652
7653     // insert PHI in SinkBB,
7654     // reuse ABSDstReg to not change uses of ABS instruction
7655     BuildMI(*SinkBB, SinkBB->begin(), dl,
7656       TII->get(ARM::PHI), ABSDstReg)
7657       .addReg(NewRsbDstReg).addMBB(RSBBB)
7658       .addReg(ABSSrcReg).addMBB(BB);
7659
7660     // remove ABS instruction
7661     MI->eraseFromParent();
7662
7663     // return last added BB
7664     return SinkBB;
7665   }
7666   case ARM::COPY_STRUCT_BYVAL_I32:
7667     ++NumLoopByVals;
7668     return EmitStructByval(MI, BB);
7669   case ARM::WIN__CHKSTK:
7670     return EmitLowered__chkstk(MI, BB);
7671   }
7672 }
7673
7674 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
7675                                                       SDNode *Node) const {
7676   const MCInstrDesc *MCID = &MI->getDesc();
7677   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
7678   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
7679   // operand is still set to noreg. If needed, set the optional operand's
7680   // register to CPSR, and remove the redundant implicit def.
7681   //
7682   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
7683
7684   // Rename pseudo opcodes.
7685   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
7686   if (NewOpc) {
7687     const ARMBaseInstrInfo *TII = Subtarget->getInstrInfo();
7688     MCID = &TII->get(NewOpc);
7689
7690     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
7691            "converted opcode should be the same except for cc_out");
7692
7693     MI->setDesc(*MCID);
7694
7695     // Add the optional cc_out operand
7696     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
7697   }
7698   unsigned ccOutIdx = MCID->getNumOperands() - 1;
7699
7700   // Any ARM instruction that sets the 's' bit should specify an optional
7701   // "cc_out" operand in the last operand position.
7702   if (!MI->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
7703     assert(!NewOpc && "Optional cc_out operand required");
7704     return;
7705   }
7706   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
7707   // since we already have an optional CPSR def.
7708   bool definesCPSR = false;
7709   bool deadCPSR = false;
7710   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
7711        i != e; ++i) {
7712     const MachineOperand &MO = MI->getOperand(i);
7713     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
7714       definesCPSR = true;
7715       if (MO.isDead())
7716         deadCPSR = true;
7717       MI->RemoveOperand(i);
7718       break;
7719     }
7720   }
7721   if (!definesCPSR) {
7722     assert(!NewOpc && "Optional cc_out operand required");
7723     return;
7724   }
7725   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
7726   if (deadCPSR) {
7727     assert(!MI->getOperand(ccOutIdx).getReg() &&
7728            "expect uninitialized optional cc_out operand");
7729     return;
7730   }
7731
7732   // If this instruction was defined with an optional CPSR def and its dag node
7733   // had a live implicit CPSR def, then activate the optional CPSR def.
7734   MachineOperand &MO = MI->getOperand(ccOutIdx);
7735   MO.setReg(ARM::CPSR);
7736   MO.setIsDef(true);
7737 }
7738
7739 //===----------------------------------------------------------------------===//
7740 //                           ARM Optimization Hooks
7741 //===----------------------------------------------------------------------===//
7742
7743 // Helper function that checks if N is a null or all ones constant.
7744 static inline bool isZeroOrAllOnes(SDValue N, bool AllOnes) {
7745   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N);
7746   if (!C)
7747     return false;
7748   return AllOnes ? C->isAllOnesValue() : C->isNullValue();
7749 }
7750
7751 // Return true if N is conditionally 0 or all ones.
7752 // Detects these expressions where cc is an i1 value:
7753 //
7754 //   (select cc 0, y)   [AllOnes=0]
7755 //   (select cc y, 0)   [AllOnes=0]
7756 //   (zext cc)          [AllOnes=0]
7757 //   (sext cc)          [AllOnes=0/1]
7758 //   (select cc -1, y)  [AllOnes=1]
7759 //   (select cc y, -1)  [AllOnes=1]
7760 //
7761 // Invert is set when N is the null/all ones constant when CC is false.
7762 // OtherOp is set to the alternative value of N.
7763 static bool isConditionalZeroOrAllOnes(SDNode *N, bool AllOnes,
7764                                        SDValue &CC, bool &Invert,
7765                                        SDValue &OtherOp,
7766                                        SelectionDAG &DAG) {
7767   switch (N->getOpcode()) {
7768   default: return false;
7769   case ISD::SELECT: {
7770     CC = N->getOperand(0);
7771     SDValue N1 = N->getOperand(1);
7772     SDValue N2 = N->getOperand(2);
7773     if (isZeroOrAllOnes(N1, AllOnes)) {
7774       Invert = false;
7775       OtherOp = N2;
7776       return true;
7777     }
7778     if (isZeroOrAllOnes(N2, AllOnes)) {
7779       Invert = true;
7780       OtherOp = N1;
7781       return true;
7782     }
7783     return false;
7784   }
7785   case ISD::ZERO_EXTEND:
7786     // (zext cc) can never be the all ones value.
7787     if (AllOnes)
7788       return false;
7789     // Fall through.
7790   case ISD::SIGN_EXTEND: {
7791     EVT VT = N->getValueType(0);
7792     CC = N->getOperand(0);
7793     if (CC.getValueType() != MVT::i1)
7794       return false;
7795     Invert = !AllOnes;
7796     if (AllOnes)
7797       // When looking for an AllOnes constant, N is an sext, and the 'other'
7798       // value is 0.
7799       OtherOp = DAG.getConstant(0, VT);
7800     else if (N->getOpcode() == ISD::ZERO_EXTEND)
7801       // When looking for a 0 constant, N can be zext or sext.
7802       OtherOp = DAG.getConstant(1, VT);
7803     else
7804       OtherOp = DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT);
7805     return true;
7806   }
7807   }
7808 }
7809
7810 // Combine a constant select operand into its use:
7811 //
7812 //   (add (select cc, 0, c), x)  -> (select cc, x, (add, x, c))
7813 //   (sub x, (select cc, 0, c))  -> (select cc, x, (sub, x, c))
7814 //   (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))  [AllOnes=1]
7815 //   (or  (select cc, 0, c), x)  -> (select cc, x, (or, x, c))
7816 //   (xor (select cc, 0, c), x)  -> (select cc, x, (xor, x, c))
7817 //
7818 // The transform is rejected if the select doesn't have a constant operand that
7819 // is null, or all ones when AllOnes is set.
7820 //
7821 // Also recognize sext/zext from i1:
7822 //
7823 //   (add (zext cc), x) -> (select cc (add x, 1), x)
7824 //   (add (sext cc), x) -> (select cc (add x, -1), x)
7825 //
7826 // These transformations eventually create predicated instructions.
7827 //
7828 // @param N       The node to transform.
7829 // @param Slct    The N operand that is a select.
7830 // @param OtherOp The other N operand (x above).
7831 // @param DCI     Context.
7832 // @param AllOnes Require the select constant to be all ones instead of null.
7833 // @returns The new node, or SDValue() on failure.
7834 static
7835 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
7836                             TargetLowering::DAGCombinerInfo &DCI,
7837                             bool AllOnes = false) {
7838   SelectionDAG &DAG = DCI.DAG;
7839   EVT VT = N->getValueType(0);
7840   SDValue NonConstantVal;
7841   SDValue CCOp;
7842   bool SwapSelectOps;
7843   if (!isConditionalZeroOrAllOnes(Slct.getNode(), AllOnes, CCOp, SwapSelectOps,
7844                                   NonConstantVal, DAG))
7845     return SDValue();
7846
7847   // Slct is now know to be the desired identity constant when CC is true.
7848   SDValue TrueVal = OtherOp;
7849   SDValue FalseVal = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
7850                                  OtherOp, NonConstantVal);
7851   // Unless SwapSelectOps says CC should be false.
7852   if (SwapSelectOps)
7853     std::swap(TrueVal, FalseVal);
7854
7855   return DAG.getNode(ISD::SELECT, SDLoc(N), VT,
7856                      CCOp, TrueVal, FalseVal);
7857 }
7858
7859 // Attempt combineSelectAndUse on each operand of a commutative operator N.
7860 static
7861 SDValue combineSelectAndUseCommutative(SDNode *N, bool AllOnes,
7862                                        TargetLowering::DAGCombinerInfo &DCI) {
7863   SDValue N0 = N->getOperand(0);
7864   SDValue N1 = N->getOperand(1);
7865   if (N0.getNode()->hasOneUse()) {
7866     SDValue Result = combineSelectAndUse(N, N0, N1, DCI, AllOnes);
7867     if (Result.getNode())
7868       return Result;
7869   }
7870   if (N1.getNode()->hasOneUse()) {
7871     SDValue Result = combineSelectAndUse(N, N1, N0, DCI, AllOnes);
7872     if (Result.getNode())
7873       return Result;
7874   }
7875   return SDValue();
7876 }
7877
7878 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
7879 // (only after legalization).
7880 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
7881                                  TargetLowering::DAGCombinerInfo &DCI,
7882                                  const ARMSubtarget *Subtarget) {
7883
7884   // Only perform optimization if after legalize, and if NEON is available. We
7885   // also expected both operands to be BUILD_VECTORs.
7886   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
7887       || N0.getOpcode() != ISD::BUILD_VECTOR
7888       || N1.getOpcode() != ISD::BUILD_VECTOR)
7889     return SDValue();
7890
7891   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
7892   EVT VT = N->getValueType(0);
7893   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
7894     return SDValue();
7895
7896   // Check that the vector operands are of the right form.
7897   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
7898   // operands, where N is the size of the formed vector.
7899   // Each EXTRACT_VECTOR should have the same input vector and odd or even
7900   // index such that we have a pair wise add pattern.
7901
7902   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
7903   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7904     return SDValue();
7905   SDValue Vec = N0->getOperand(0)->getOperand(0);
7906   SDNode *V = Vec.getNode();
7907   unsigned nextIndex = 0;
7908
7909   // For each operands to the ADD which are BUILD_VECTORs,
7910   // check to see if each of their operands are an EXTRACT_VECTOR with
7911   // the same vector and appropriate index.
7912   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
7913     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
7914         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7915
7916       SDValue ExtVec0 = N0->getOperand(i);
7917       SDValue ExtVec1 = N1->getOperand(i);
7918
7919       // First operand is the vector, verify its the same.
7920       if (V != ExtVec0->getOperand(0).getNode() ||
7921           V != ExtVec1->getOperand(0).getNode())
7922         return SDValue();
7923
7924       // Second is the constant, verify its correct.
7925       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
7926       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
7927
7928       // For the constant, we want to see all the even or all the odd.
7929       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
7930           || C1->getZExtValue() != nextIndex+1)
7931         return SDValue();
7932
7933       // Increment index.
7934       nextIndex+=2;
7935     } else
7936       return SDValue();
7937   }
7938
7939   // Create VPADDL node.
7940   SelectionDAG &DAG = DCI.DAG;
7941   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7942
7943   // Build operand list.
7944   SmallVector<SDValue, 8> Ops;
7945   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls,
7946                                 TLI.getPointerTy()));
7947
7948   // Input is the vector.
7949   Ops.push_back(Vec);
7950
7951   // Get widened type and narrowed type.
7952   MVT widenType;
7953   unsigned numElem = VT.getVectorNumElements();
7954
7955   EVT inputLaneType = Vec.getValueType().getVectorElementType();
7956   switch (inputLaneType.getSimpleVT().SimpleTy) {
7957     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
7958     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
7959     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
7960     default:
7961       llvm_unreachable("Invalid vector element type for padd optimization.");
7962   }
7963
7964   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), widenType, Ops);
7965   unsigned ExtOp = VT.bitsGT(tmp.getValueType()) ? ISD::ANY_EXTEND : ISD::TRUNCATE;
7966   return DAG.getNode(ExtOp, SDLoc(N), VT, tmp);
7967 }
7968
7969 static SDValue findMUL_LOHI(SDValue V) {
7970   if (V->getOpcode() == ISD::UMUL_LOHI ||
7971       V->getOpcode() == ISD::SMUL_LOHI)
7972     return V;
7973   return SDValue();
7974 }
7975
7976 static SDValue AddCombineTo64bitMLAL(SDNode *AddcNode,
7977                                      TargetLowering::DAGCombinerInfo &DCI,
7978                                      const ARMSubtarget *Subtarget) {
7979
7980   if (Subtarget->isThumb1Only()) return SDValue();
7981
7982   // Only perform the checks after legalize when the pattern is available.
7983   if (DCI.isBeforeLegalize()) return SDValue();
7984
7985   // Look for multiply add opportunities.
7986   // The pattern is a ISD::UMUL_LOHI followed by two add nodes, where
7987   // each add nodes consumes a value from ISD::UMUL_LOHI and there is
7988   // a glue link from the first add to the second add.
7989   // If we find this pattern, we can replace the U/SMUL_LOHI, ADDC, and ADDE by
7990   // a S/UMLAL instruction.
7991   //          loAdd   UMUL_LOHI
7992   //            \    / :lo    \ :hi
7993   //             \  /          \          [no multiline comment]
7994   //              ADDC         |  hiAdd
7995   //                 \ :glue  /  /
7996   //                  \      /  /
7997   //                    ADDE
7998   //
7999   assert(AddcNode->getOpcode() == ISD::ADDC && "Expect an ADDC");
8000   SDValue AddcOp0 = AddcNode->getOperand(0);
8001   SDValue AddcOp1 = AddcNode->getOperand(1);
8002
8003   // Check if the two operands are from the same mul_lohi node.
8004   if (AddcOp0.getNode() == AddcOp1.getNode())
8005     return SDValue();
8006
8007   assert(AddcNode->getNumValues() == 2 &&
8008          AddcNode->getValueType(0) == MVT::i32 &&
8009          "Expect ADDC with two result values. First: i32");
8010
8011   // Check that we have a glued ADDC node.
8012   if (AddcNode->getValueType(1) != MVT::Glue)
8013     return SDValue();
8014
8015   // Check that the ADDC adds the low result of the S/UMUL_LOHI.
8016   if (AddcOp0->getOpcode() != ISD::UMUL_LOHI &&
8017       AddcOp0->getOpcode() != ISD::SMUL_LOHI &&
8018       AddcOp1->getOpcode() != ISD::UMUL_LOHI &&
8019       AddcOp1->getOpcode() != ISD::SMUL_LOHI)
8020     return SDValue();
8021
8022   // Look for the glued ADDE.
8023   SDNode* AddeNode = AddcNode->getGluedUser();
8024   if (!AddeNode)
8025     return SDValue();
8026
8027   // Make sure it is really an ADDE.
8028   if (AddeNode->getOpcode() != ISD::ADDE)
8029     return SDValue();
8030
8031   assert(AddeNode->getNumOperands() == 3 &&
8032          AddeNode->getOperand(2).getValueType() == MVT::Glue &&
8033          "ADDE node has the wrong inputs");
8034
8035   // Check for the triangle shape.
8036   SDValue AddeOp0 = AddeNode->getOperand(0);
8037   SDValue AddeOp1 = AddeNode->getOperand(1);
8038
8039   // Make sure that the ADDE operands are not coming from the same node.
8040   if (AddeOp0.getNode() == AddeOp1.getNode())
8041     return SDValue();
8042
8043   // Find the MUL_LOHI node walking up ADDE's operands.
8044   bool IsLeftOperandMUL = false;
8045   SDValue MULOp = findMUL_LOHI(AddeOp0);
8046   if (MULOp == SDValue())
8047    MULOp = findMUL_LOHI(AddeOp1);
8048   else
8049     IsLeftOperandMUL = true;
8050   if (MULOp == SDValue())
8051     return SDValue();
8052
8053   // Figure out the right opcode.
8054   unsigned Opc = MULOp->getOpcode();
8055   unsigned FinalOpc = (Opc == ISD::SMUL_LOHI) ? ARMISD::SMLAL : ARMISD::UMLAL;
8056
8057   // Figure out the high and low input values to the MLAL node.
8058   SDValue* HiAdd = nullptr;
8059   SDValue* LoMul = nullptr;
8060   SDValue* LowAdd = nullptr;
8061
8062   // Ensure that ADDE is from high result of ISD::SMUL_LOHI.
8063   if ((AddeOp0 != MULOp.getValue(1)) && (AddeOp1 != MULOp.getValue(1)))
8064     return SDValue();
8065
8066   if (IsLeftOperandMUL)
8067     HiAdd = &AddeOp1;
8068   else
8069     HiAdd = &AddeOp0;
8070
8071
8072   // Ensure that LoMul and LowAdd are taken from correct ISD::SMUL_LOHI node
8073   // whose low result is fed to the ADDC we are checking.
8074
8075   if (AddcOp0 == MULOp.getValue(0)) {
8076     LoMul = &AddcOp0;
8077     LowAdd = &AddcOp1;
8078   }
8079   if (AddcOp1 == MULOp.getValue(0)) {
8080     LoMul = &AddcOp1;
8081     LowAdd = &AddcOp0;
8082   }
8083
8084   if (!LoMul)
8085     return SDValue();
8086
8087   // Create the merged node.
8088   SelectionDAG &DAG = DCI.DAG;
8089
8090   // Build operand list.
8091   SmallVector<SDValue, 8> Ops;
8092   Ops.push_back(LoMul->getOperand(0));
8093   Ops.push_back(LoMul->getOperand(1));
8094   Ops.push_back(*LowAdd);
8095   Ops.push_back(*HiAdd);
8096
8097   SDValue MLALNode =  DAG.getNode(FinalOpc, SDLoc(AddcNode),
8098                                  DAG.getVTList(MVT::i32, MVT::i32), Ops);
8099
8100   // Replace the ADDs' nodes uses by the MLA node's values.
8101   SDValue HiMLALResult(MLALNode.getNode(), 1);
8102   DAG.ReplaceAllUsesOfValueWith(SDValue(AddeNode, 0), HiMLALResult);
8103
8104   SDValue LoMLALResult(MLALNode.getNode(), 0);
8105   DAG.ReplaceAllUsesOfValueWith(SDValue(AddcNode, 0), LoMLALResult);
8106
8107   // Return original node to notify the driver to stop replacing.
8108   SDValue resNode(AddcNode, 0);
8109   return resNode;
8110 }
8111
8112 /// PerformADDCCombine - Target-specific dag combine transform from
8113 /// ISD::ADDC, ISD::ADDE, and ISD::MUL_LOHI to MLAL.
8114 static SDValue PerformADDCCombine(SDNode *N,
8115                                  TargetLowering::DAGCombinerInfo &DCI,
8116                                  const ARMSubtarget *Subtarget) {
8117
8118   return AddCombineTo64bitMLAL(N, DCI, Subtarget);
8119
8120 }
8121
8122 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
8123 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
8124 /// called with the default operands, and if that fails, with commuted
8125 /// operands.
8126 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
8127                                           TargetLowering::DAGCombinerInfo &DCI,
8128                                           const ARMSubtarget *Subtarget){
8129
8130   // Attempt to create vpaddl for this add.
8131   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
8132   if (Result.getNode())
8133     return Result;
8134
8135   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
8136   if (N0.getNode()->hasOneUse()) {
8137     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
8138     if (Result.getNode()) return Result;
8139   }
8140   return SDValue();
8141 }
8142
8143 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
8144 ///
8145 static SDValue PerformADDCombine(SDNode *N,
8146                                  TargetLowering::DAGCombinerInfo &DCI,
8147                                  const ARMSubtarget *Subtarget) {
8148   SDValue N0 = N->getOperand(0);
8149   SDValue N1 = N->getOperand(1);
8150
8151   // First try with the default operand order.
8152   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
8153   if (Result.getNode())
8154     return Result;
8155
8156   // If that didn't work, try again with the operands commuted.
8157   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
8158 }
8159
8160 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
8161 ///
8162 static SDValue PerformSUBCombine(SDNode *N,
8163                                  TargetLowering::DAGCombinerInfo &DCI) {
8164   SDValue N0 = N->getOperand(0);
8165   SDValue N1 = N->getOperand(1);
8166
8167   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
8168   if (N1.getNode()->hasOneUse()) {
8169     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
8170     if (Result.getNode()) return Result;
8171   }
8172
8173   return SDValue();
8174 }
8175
8176 /// PerformVMULCombine
8177 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
8178 /// special multiplier accumulator forwarding.
8179 ///   vmul d3, d0, d2
8180 ///   vmla d3, d1, d2
8181 /// is faster than
8182 ///   vadd d3, d0, d1
8183 ///   vmul d3, d3, d2
8184 //  However, for (A + B) * (A + B),
8185 //    vadd d2, d0, d1
8186 //    vmul d3, d0, d2
8187 //    vmla d3, d1, d2
8188 //  is slower than
8189 //    vadd d2, d0, d1
8190 //    vmul d3, d2, d2
8191 static SDValue PerformVMULCombine(SDNode *N,
8192                                   TargetLowering::DAGCombinerInfo &DCI,
8193                                   const ARMSubtarget *Subtarget) {
8194   if (!Subtarget->hasVMLxForwarding())
8195     return SDValue();
8196
8197   SelectionDAG &DAG = DCI.DAG;
8198   SDValue N0 = N->getOperand(0);
8199   SDValue N1 = N->getOperand(1);
8200   unsigned Opcode = N0.getOpcode();
8201   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
8202       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
8203     Opcode = N1.getOpcode();
8204     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
8205         Opcode != ISD::FADD && Opcode != ISD::FSUB)
8206       return SDValue();
8207     std::swap(N0, N1);
8208   }
8209
8210   if (N0 == N1)
8211     return SDValue();
8212
8213   EVT VT = N->getValueType(0);
8214   SDLoc DL(N);
8215   SDValue N00 = N0->getOperand(0);
8216   SDValue N01 = N0->getOperand(1);
8217   return DAG.getNode(Opcode, DL, VT,
8218                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
8219                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
8220 }
8221
8222 static SDValue PerformMULCombine(SDNode *N,
8223                                  TargetLowering::DAGCombinerInfo &DCI,
8224                                  const ARMSubtarget *Subtarget) {
8225   SelectionDAG &DAG = DCI.DAG;
8226
8227   if (Subtarget->isThumb1Only())
8228     return SDValue();
8229
8230   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8231     return SDValue();
8232
8233   EVT VT = N->getValueType(0);
8234   if (VT.is64BitVector() || VT.is128BitVector())
8235     return PerformVMULCombine(N, DCI, Subtarget);
8236   if (VT != MVT::i32)
8237     return SDValue();
8238
8239   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8240   if (!C)
8241     return SDValue();
8242
8243   int64_t MulAmt = C->getSExtValue();
8244   unsigned ShiftAmt = countTrailingZeros<uint64_t>(MulAmt);
8245
8246   ShiftAmt = ShiftAmt & (32 - 1);
8247   SDValue V = N->getOperand(0);
8248   SDLoc DL(N);
8249
8250   SDValue Res;
8251   MulAmt >>= ShiftAmt;
8252
8253   if (MulAmt >= 0) {
8254     if (isPowerOf2_32(MulAmt - 1)) {
8255       // (mul x, 2^N + 1) => (add (shl x, N), x)
8256       Res = DAG.getNode(ISD::ADD, DL, VT,
8257                         V,
8258                         DAG.getNode(ISD::SHL, DL, VT,
8259                                     V,
8260                                     DAG.getConstant(Log2_32(MulAmt - 1),
8261                                                     MVT::i32)));
8262     } else if (isPowerOf2_32(MulAmt + 1)) {
8263       // (mul x, 2^N - 1) => (sub (shl x, N), x)
8264       Res = DAG.getNode(ISD::SUB, DL, VT,
8265                         DAG.getNode(ISD::SHL, DL, VT,
8266                                     V,
8267                                     DAG.getConstant(Log2_32(MulAmt + 1),
8268                                                     MVT::i32)),
8269                         V);
8270     } else
8271       return SDValue();
8272   } else {
8273     uint64_t MulAmtAbs = -MulAmt;
8274     if (isPowerOf2_32(MulAmtAbs + 1)) {
8275       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
8276       Res = DAG.getNode(ISD::SUB, DL, VT,
8277                         V,
8278                         DAG.getNode(ISD::SHL, DL, VT,
8279                                     V,
8280                                     DAG.getConstant(Log2_32(MulAmtAbs + 1),
8281                                                     MVT::i32)));
8282     } else if (isPowerOf2_32(MulAmtAbs - 1)) {
8283       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
8284       Res = DAG.getNode(ISD::ADD, DL, VT,
8285                         V,
8286                         DAG.getNode(ISD::SHL, DL, VT,
8287                                     V,
8288                                     DAG.getConstant(Log2_32(MulAmtAbs-1),
8289                                                     MVT::i32)));
8290       Res = DAG.getNode(ISD::SUB, DL, VT,
8291                         DAG.getConstant(0, MVT::i32),Res);
8292
8293     } else
8294       return SDValue();
8295   }
8296
8297   if (ShiftAmt != 0)
8298     Res = DAG.getNode(ISD::SHL, DL, VT,
8299                       Res, DAG.getConstant(ShiftAmt, MVT::i32));
8300
8301   // Do not add new nodes to DAG combiner worklist.
8302   DCI.CombineTo(N, Res, false);
8303   return SDValue();
8304 }
8305
8306 static SDValue PerformANDCombine(SDNode *N,
8307                                  TargetLowering::DAGCombinerInfo &DCI,
8308                                  const ARMSubtarget *Subtarget) {
8309
8310   // Attempt to use immediate-form VBIC
8311   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8312   SDLoc dl(N);
8313   EVT VT = N->getValueType(0);
8314   SelectionDAG &DAG = DCI.DAG;
8315
8316   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8317     return SDValue();
8318
8319   APInt SplatBits, SplatUndef;
8320   unsigned SplatBitSize;
8321   bool HasAnyUndefs;
8322   if (BVN &&
8323       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8324     if (SplatBitSize <= 64) {
8325       EVT VbicVT;
8326       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
8327                                       SplatUndef.getZExtValue(), SplatBitSize,
8328                                       DAG, VbicVT, VT.is128BitVector(),
8329                                       OtherModImm);
8330       if (Val.getNode()) {
8331         SDValue Input =
8332           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
8333         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
8334         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
8335       }
8336     }
8337   }
8338
8339   if (!Subtarget->isThumb1Only()) {
8340     // fold (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))
8341     SDValue Result = combineSelectAndUseCommutative(N, true, DCI);
8342     if (Result.getNode())
8343       return Result;
8344   }
8345
8346   return SDValue();
8347 }
8348
8349 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
8350 static SDValue PerformORCombine(SDNode *N,
8351                                 TargetLowering::DAGCombinerInfo &DCI,
8352                                 const ARMSubtarget *Subtarget) {
8353   // Attempt to use immediate-form VORR
8354   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8355   SDLoc dl(N);
8356   EVT VT = N->getValueType(0);
8357   SelectionDAG &DAG = DCI.DAG;
8358
8359   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8360     return SDValue();
8361
8362   APInt SplatBits, SplatUndef;
8363   unsigned SplatBitSize;
8364   bool HasAnyUndefs;
8365   if (BVN && Subtarget->hasNEON() &&
8366       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8367     if (SplatBitSize <= 64) {
8368       EVT VorrVT;
8369       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
8370                                       SplatUndef.getZExtValue(), SplatBitSize,
8371                                       DAG, VorrVT, VT.is128BitVector(),
8372                                       OtherModImm);
8373       if (Val.getNode()) {
8374         SDValue Input =
8375           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
8376         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
8377         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
8378       }
8379     }
8380   }
8381
8382   if (!Subtarget->isThumb1Only()) {
8383     // fold (or (select cc, 0, c), x) -> (select cc, x, (or, x, c))
8384     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8385     if (Result.getNode())
8386       return Result;
8387   }
8388
8389   // The code below optimizes (or (and X, Y), Z).
8390   // The AND operand needs to have a single user to make these optimizations
8391   // profitable.
8392   SDValue N0 = N->getOperand(0);
8393   if (N0.getOpcode() != ISD::AND || !N0.hasOneUse())
8394     return SDValue();
8395   SDValue N1 = N->getOperand(1);
8396
8397   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
8398   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
8399       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
8400     APInt SplatUndef;
8401     unsigned SplatBitSize;
8402     bool HasAnyUndefs;
8403
8404     APInt SplatBits0, SplatBits1;
8405     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
8406     BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
8407     // Ensure that the second operand of both ands are constants
8408     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
8409                                       HasAnyUndefs) && !HasAnyUndefs) {
8410         if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
8411                                           HasAnyUndefs) && !HasAnyUndefs) {
8412             // Ensure that the bit width of the constants are the same and that
8413             // the splat arguments are logical inverses as per the pattern we
8414             // are trying to simplify.
8415             if (SplatBits0.getBitWidth() == SplatBits1.getBitWidth() &&
8416                 SplatBits0 == ~SplatBits1) {
8417                 // Canonicalize the vector type to make instruction selection
8418                 // simpler.
8419                 EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
8420                 SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
8421                                              N0->getOperand(1),
8422                                              N0->getOperand(0),
8423                                              N1->getOperand(0));
8424                 return DAG.getNode(ISD::BITCAST, dl, VT, Result);
8425             }
8426         }
8427     }
8428   }
8429
8430   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
8431   // reasonable.
8432
8433   // BFI is only available on V6T2+
8434   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
8435     return SDValue();
8436
8437   SDLoc DL(N);
8438   // 1) or (and A, mask), val => ARMbfi A, val, mask
8439   //      iff (val & mask) == val
8440   //
8441   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8442   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
8443   //          && mask == ~mask2
8444   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
8445   //          && ~mask == mask2
8446   //  (i.e., copy a bitfield value into another bitfield of the same width)
8447
8448   if (VT != MVT::i32)
8449     return SDValue();
8450
8451   SDValue N00 = N0.getOperand(0);
8452
8453   // The value and the mask need to be constants so we can verify this is
8454   // actually a bitfield set. If the mask is 0xffff, we can do better
8455   // via a movt instruction, so don't use BFI in that case.
8456   SDValue MaskOp = N0.getOperand(1);
8457   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
8458   if (!MaskC)
8459     return SDValue();
8460   unsigned Mask = MaskC->getZExtValue();
8461   if (Mask == 0xffff)
8462     return SDValue();
8463   SDValue Res;
8464   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
8465   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8466   if (N1C) {
8467     unsigned Val = N1C->getZExtValue();
8468     if ((Val & ~Mask) != Val)
8469       return SDValue();
8470
8471     if (ARM::isBitFieldInvertedMask(Mask)) {
8472       Val >>= countTrailingZeros(~Mask);
8473
8474       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
8475                         DAG.getConstant(Val, MVT::i32),
8476                         DAG.getConstant(Mask, MVT::i32));
8477
8478       // Do not add new nodes to DAG combiner worklist.
8479       DCI.CombineTo(N, Res, false);
8480       return SDValue();
8481     }
8482   } else if (N1.getOpcode() == ISD::AND) {
8483     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8484     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8485     if (!N11C)
8486       return SDValue();
8487     unsigned Mask2 = N11C->getZExtValue();
8488
8489     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
8490     // as is to match.
8491     if (ARM::isBitFieldInvertedMask(Mask) &&
8492         (Mask == ~Mask2)) {
8493       // The pack halfword instruction works better for masks that fit it,
8494       // so use that when it's available.
8495       if (Subtarget->hasT2ExtractPack() &&
8496           (Mask == 0xffff || Mask == 0xffff0000))
8497         return SDValue();
8498       // 2a
8499       unsigned amt = countTrailingZeros(Mask2);
8500       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
8501                         DAG.getConstant(amt, MVT::i32));
8502       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
8503                         DAG.getConstant(Mask, MVT::i32));
8504       // Do not add new nodes to DAG combiner worklist.
8505       DCI.CombineTo(N, Res, false);
8506       return SDValue();
8507     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
8508                (~Mask == Mask2)) {
8509       // The pack halfword instruction works better for masks that fit it,
8510       // so use that when it's available.
8511       if (Subtarget->hasT2ExtractPack() &&
8512           (Mask2 == 0xffff || Mask2 == 0xffff0000))
8513         return SDValue();
8514       // 2b
8515       unsigned lsb = countTrailingZeros(Mask);
8516       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
8517                         DAG.getConstant(lsb, MVT::i32));
8518       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
8519                         DAG.getConstant(Mask2, MVT::i32));
8520       // Do not add new nodes to DAG combiner worklist.
8521       DCI.CombineTo(N, Res, false);
8522       return SDValue();
8523     }
8524   }
8525
8526   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
8527       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
8528       ARM::isBitFieldInvertedMask(~Mask)) {
8529     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
8530     // where lsb(mask) == #shamt and masked bits of B are known zero.
8531     SDValue ShAmt = N00.getOperand(1);
8532     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
8533     unsigned LSB = countTrailingZeros(Mask);
8534     if (ShAmtC != LSB)
8535       return SDValue();
8536
8537     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
8538                       DAG.getConstant(~Mask, MVT::i32));
8539
8540     // Do not add new nodes to DAG combiner worklist.
8541     DCI.CombineTo(N, Res, false);
8542   }
8543
8544   return SDValue();
8545 }
8546
8547 static SDValue PerformXORCombine(SDNode *N,
8548                                  TargetLowering::DAGCombinerInfo &DCI,
8549                                  const ARMSubtarget *Subtarget) {
8550   EVT VT = N->getValueType(0);
8551   SelectionDAG &DAG = DCI.DAG;
8552
8553   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8554     return SDValue();
8555
8556   if (!Subtarget->isThumb1Only()) {
8557     // fold (xor (select cc, 0, c), x) -> (select cc, x, (xor, x, c))
8558     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8559     if (Result.getNode())
8560       return Result;
8561   }
8562
8563   return SDValue();
8564 }
8565
8566 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
8567 /// the bits being cleared by the AND are not demanded by the BFI.
8568 static SDValue PerformBFICombine(SDNode *N,
8569                                  TargetLowering::DAGCombinerInfo &DCI) {
8570   SDValue N1 = N->getOperand(1);
8571   if (N1.getOpcode() == ISD::AND) {
8572     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8573     if (!N11C)
8574       return SDValue();
8575     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
8576     unsigned LSB = countTrailingZeros(~InvMask);
8577     unsigned Width = (32 - countLeadingZeros(~InvMask)) - LSB;
8578     assert(Width <
8579                static_cast<unsigned>(std::numeric_limits<unsigned>::digits) &&
8580            "undefined behavior");
8581     unsigned Mask = (1u << Width) - 1;
8582     unsigned Mask2 = N11C->getZExtValue();
8583     if ((Mask & (~Mask2)) == 0)
8584       return DCI.DAG.getNode(ARMISD::BFI, SDLoc(N), N->getValueType(0),
8585                              N->getOperand(0), N1.getOperand(0),
8586                              N->getOperand(2));
8587   }
8588   return SDValue();
8589 }
8590
8591 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
8592 /// ARMISD::VMOVRRD.
8593 static SDValue PerformVMOVRRDCombine(SDNode *N,
8594                                      TargetLowering::DAGCombinerInfo &DCI,
8595                                      const ARMSubtarget *Subtarget) {
8596   // vmovrrd(vmovdrr x, y) -> x,y
8597   SDValue InDouble = N->getOperand(0);
8598   if (InDouble.getOpcode() == ARMISD::VMOVDRR && !Subtarget->isFPOnlySP())
8599     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
8600
8601   // vmovrrd(load f64) -> (load i32), (load i32)
8602   SDNode *InNode = InDouble.getNode();
8603   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
8604       InNode->getValueType(0) == MVT::f64 &&
8605       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
8606       !cast<LoadSDNode>(InNode)->isVolatile()) {
8607     // TODO: Should this be done for non-FrameIndex operands?
8608     LoadSDNode *LD = cast<LoadSDNode>(InNode);
8609
8610     SelectionDAG &DAG = DCI.DAG;
8611     SDLoc DL(LD);
8612     SDValue BasePtr = LD->getBasePtr();
8613     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
8614                                  LD->getPointerInfo(), LD->isVolatile(),
8615                                  LD->isNonTemporal(), LD->isInvariant(),
8616                                  LD->getAlignment());
8617
8618     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8619                                     DAG.getConstant(4, MVT::i32));
8620     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
8621                                  LD->getPointerInfo(), LD->isVolatile(),
8622                                  LD->isNonTemporal(), LD->isInvariant(),
8623                                  std::min(4U, LD->getAlignment() / 2));
8624
8625     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
8626     if (DCI.DAG.getTargetLoweringInfo().isBigEndian())
8627       std::swap (NewLD1, NewLD2);
8628     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
8629     return Result;
8630   }
8631
8632   return SDValue();
8633 }
8634
8635 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
8636 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
8637 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
8638   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
8639   SDValue Op0 = N->getOperand(0);
8640   SDValue Op1 = N->getOperand(1);
8641   if (Op0.getOpcode() == ISD::BITCAST)
8642     Op0 = Op0.getOperand(0);
8643   if (Op1.getOpcode() == ISD::BITCAST)
8644     Op1 = Op1.getOperand(0);
8645   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
8646       Op0.getNode() == Op1.getNode() &&
8647       Op0.getResNo() == 0 && Op1.getResNo() == 1)
8648     return DAG.getNode(ISD::BITCAST, SDLoc(N),
8649                        N->getValueType(0), Op0.getOperand(0));
8650   return SDValue();
8651 }
8652
8653 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
8654 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
8655 /// i64 vector to have f64 elements, since the value can then be loaded
8656 /// directly into a VFP register.
8657 static bool hasNormalLoadOperand(SDNode *N) {
8658   unsigned NumElts = N->getValueType(0).getVectorNumElements();
8659   for (unsigned i = 0; i < NumElts; ++i) {
8660     SDNode *Elt = N->getOperand(i).getNode();
8661     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
8662       return true;
8663   }
8664   return false;
8665 }
8666
8667 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
8668 /// ISD::BUILD_VECTOR.
8669 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
8670                                           TargetLowering::DAGCombinerInfo &DCI,
8671                                           const ARMSubtarget *Subtarget) {
8672   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
8673   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
8674   // into a pair of GPRs, which is fine when the value is used as a scalar,
8675   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
8676   SelectionDAG &DAG = DCI.DAG;
8677   if (N->getNumOperands() == 2) {
8678     SDValue RV = PerformVMOVDRRCombine(N, DAG);
8679     if (RV.getNode())
8680       return RV;
8681   }
8682
8683   // Load i64 elements as f64 values so that type legalization does not split
8684   // them up into i32 values.
8685   EVT VT = N->getValueType(0);
8686   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
8687     return SDValue();
8688   SDLoc dl(N);
8689   SmallVector<SDValue, 8> Ops;
8690   unsigned NumElts = VT.getVectorNumElements();
8691   for (unsigned i = 0; i < NumElts; ++i) {
8692     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
8693     Ops.push_back(V);
8694     // Make the DAGCombiner fold the bitcast.
8695     DCI.AddToWorklist(V.getNode());
8696   }
8697   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
8698   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops);
8699   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8700 }
8701
8702 /// \brief Target-specific dag combine xforms for ARMISD::BUILD_VECTOR.
8703 static SDValue
8704 PerformARMBUILD_VECTORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8705   // ARMISD::BUILD_VECTOR is introduced when legalizing ISD::BUILD_VECTOR.
8706   // At that time, we may have inserted bitcasts from integer to float.
8707   // If these bitcasts have survived DAGCombine, change the lowering of this
8708   // BUILD_VECTOR in something more vector friendly, i.e., that does not
8709   // force to use floating point types.
8710
8711   // Make sure we can change the type of the vector.
8712   // This is possible iff:
8713   // 1. The vector is only used in a bitcast to a integer type. I.e.,
8714   //    1.1. Vector is used only once.
8715   //    1.2. Use is a bit convert to an integer type.
8716   // 2. The size of its operands are 32-bits (64-bits are not legal).
8717   EVT VT = N->getValueType(0);
8718   EVT EltVT = VT.getVectorElementType();
8719
8720   // Check 1.1. and 2.
8721   if (EltVT.getSizeInBits() != 32 || !N->hasOneUse())
8722     return SDValue();
8723
8724   // By construction, the input type must be float.
8725   assert(EltVT == MVT::f32 && "Unexpected type!");
8726
8727   // Check 1.2.
8728   SDNode *Use = *N->use_begin();
8729   if (Use->getOpcode() != ISD::BITCAST ||
8730       Use->getValueType(0).isFloatingPoint())
8731     return SDValue();
8732
8733   // Check profitability.
8734   // Model is, if more than half of the relevant operands are bitcast from
8735   // i32, turn the build_vector into a sequence of insert_vector_elt.
8736   // Relevant operands are everything that is not statically
8737   // (i.e., at compile time) bitcasted.
8738   unsigned NumOfBitCastedElts = 0;
8739   unsigned NumElts = VT.getVectorNumElements();
8740   unsigned NumOfRelevantElts = NumElts;
8741   for (unsigned Idx = 0; Idx < NumElts; ++Idx) {
8742     SDValue Elt = N->getOperand(Idx);
8743     if (Elt->getOpcode() == ISD::BITCAST) {
8744       // Assume only bit cast to i32 will go away.
8745       if (Elt->getOperand(0).getValueType() == MVT::i32)
8746         ++NumOfBitCastedElts;
8747     } else if (Elt.getOpcode() == ISD::UNDEF || isa<ConstantSDNode>(Elt))
8748       // Constants are statically casted, thus do not count them as
8749       // relevant operands.
8750       --NumOfRelevantElts;
8751   }
8752
8753   // Check if more than half of the elements require a non-free bitcast.
8754   if (NumOfBitCastedElts <= NumOfRelevantElts / 2)
8755     return SDValue();
8756
8757   SelectionDAG &DAG = DCI.DAG;
8758   // Create the new vector type.
8759   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
8760   // Check if the type is legal.
8761   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8762   if (!TLI.isTypeLegal(VecVT))
8763     return SDValue();
8764
8765   // Combine:
8766   // ARMISD::BUILD_VECTOR E1, E2, ..., EN.
8767   // => BITCAST INSERT_VECTOR_ELT
8768   //                      (INSERT_VECTOR_ELT (...), (BITCAST EN-1), N-1),
8769   //                      (BITCAST EN), N.
8770   SDValue Vec = DAG.getUNDEF(VecVT);
8771   SDLoc dl(N);
8772   for (unsigned Idx = 0 ; Idx < NumElts; ++Idx) {
8773     SDValue V = N->getOperand(Idx);
8774     if (V.getOpcode() == ISD::UNDEF)
8775       continue;
8776     if (V.getOpcode() == ISD::BITCAST &&
8777         V->getOperand(0).getValueType() == MVT::i32)
8778       // Fold obvious case.
8779       V = V.getOperand(0);
8780     else {
8781       V = DAG.getNode(ISD::BITCAST, SDLoc(V), MVT::i32, V);
8782       // Make the DAGCombiner fold the bitcasts.
8783       DCI.AddToWorklist(V.getNode());
8784     }
8785     SDValue LaneIdx = DAG.getConstant(Idx, MVT::i32);
8786     Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VecVT, Vec, V, LaneIdx);
8787   }
8788   Vec = DAG.getNode(ISD::BITCAST, dl, VT, Vec);
8789   // Make the DAGCombiner fold the bitcasts.
8790   DCI.AddToWorklist(Vec.getNode());
8791   return Vec;
8792 }
8793
8794 /// PerformInsertEltCombine - Target-specific dag combine xforms for
8795 /// ISD::INSERT_VECTOR_ELT.
8796 static SDValue PerformInsertEltCombine(SDNode *N,
8797                                        TargetLowering::DAGCombinerInfo &DCI) {
8798   // Bitcast an i64 load inserted into a vector to f64.
8799   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8800   EVT VT = N->getValueType(0);
8801   SDNode *Elt = N->getOperand(1).getNode();
8802   if (VT.getVectorElementType() != MVT::i64 ||
8803       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
8804     return SDValue();
8805
8806   SelectionDAG &DAG = DCI.DAG;
8807   SDLoc dl(N);
8808   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8809                                  VT.getVectorNumElements());
8810   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
8811   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
8812   // Make the DAGCombiner fold the bitcasts.
8813   DCI.AddToWorklist(Vec.getNode());
8814   DCI.AddToWorklist(V.getNode());
8815   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
8816                                Vec, V, N->getOperand(2));
8817   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
8818 }
8819
8820 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
8821 /// ISD::VECTOR_SHUFFLE.
8822 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
8823   // The LLVM shufflevector instruction does not require the shuffle mask
8824   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
8825   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
8826   // operands do not match the mask length, they are extended by concatenating
8827   // them with undef vectors.  That is probably the right thing for other
8828   // targets, but for NEON it is better to concatenate two double-register
8829   // size vector operands into a single quad-register size vector.  Do that
8830   // transformation here:
8831   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
8832   //   shuffle(concat(v1, v2), undef)
8833   SDValue Op0 = N->getOperand(0);
8834   SDValue Op1 = N->getOperand(1);
8835   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
8836       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
8837       Op0.getNumOperands() != 2 ||
8838       Op1.getNumOperands() != 2)
8839     return SDValue();
8840   SDValue Concat0Op1 = Op0.getOperand(1);
8841   SDValue Concat1Op1 = Op1.getOperand(1);
8842   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
8843       Concat1Op1.getOpcode() != ISD::UNDEF)
8844     return SDValue();
8845   // Skip the transformation if any of the types are illegal.
8846   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8847   EVT VT = N->getValueType(0);
8848   if (!TLI.isTypeLegal(VT) ||
8849       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
8850       !TLI.isTypeLegal(Concat1Op1.getValueType()))
8851     return SDValue();
8852
8853   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
8854                                   Op0.getOperand(0), Op1.getOperand(0));
8855   // Translate the shuffle mask.
8856   SmallVector<int, 16> NewMask;
8857   unsigned NumElts = VT.getVectorNumElements();
8858   unsigned HalfElts = NumElts/2;
8859   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8860   for (unsigned n = 0; n < NumElts; ++n) {
8861     int MaskElt = SVN->getMaskElt(n);
8862     int NewElt = -1;
8863     if (MaskElt < (int)HalfElts)
8864       NewElt = MaskElt;
8865     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
8866       NewElt = HalfElts + MaskElt - NumElts;
8867     NewMask.push_back(NewElt);
8868   }
8869   return DAG.getVectorShuffle(VT, SDLoc(N), NewConcat,
8870                               DAG.getUNDEF(VT), NewMask.data());
8871 }
8872
8873 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
8874 /// NEON load/store intrinsics to merge base address updates.
8875 static SDValue CombineBaseUpdate(SDNode *N,
8876                                  TargetLowering::DAGCombinerInfo &DCI) {
8877   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8878     return SDValue();
8879
8880   SelectionDAG &DAG = DCI.DAG;
8881   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
8882                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
8883   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
8884   SDValue Addr = N->getOperand(AddrOpIdx);
8885
8886   // Search for a use of the address operand that is an increment.
8887   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8888          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8889     SDNode *User = *UI;
8890     if (User->getOpcode() != ISD::ADD ||
8891         UI.getUse().getResNo() != Addr.getResNo())
8892       continue;
8893
8894     // Check that the add is independent of the load/store.  Otherwise, folding
8895     // it would create a cycle.
8896     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8897       continue;
8898
8899     // Find the new opcode for the updating load/store.
8900     bool isLoad = true;
8901     bool isLaneOp = false;
8902     unsigned NewOpc = 0;
8903     unsigned NumVecs = 0;
8904     if (isIntrinsic) {
8905       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8906       switch (IntNo) {
8907       default: llvm_unreachable("unexpected intrinsic for Neon base update");
8908       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
8909         NumVecs = 1; break;
8910       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
8911         NumVecs = 2; break;
8912       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
8913         NumVecs = 3; break;
8914       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
8915         NumVecs = 4; break;
8916       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
8917         NumVecs = 2; isLaneOp = true; break;
8918       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
8919         NumVecs = 3; isLaneOp = true; break;
8920       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
8921         NumVecs = 4; isLaneOp = true; break;
8922       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
8923         NumVecs = 1; isLoad = false; break;
8924       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
8925         NumVecs = 2; isLoad = false; break;
8926       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
8927         NumVecs = 3; isLoad = false; break;
8928       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
8929         NumVecs = 4; isLoad = false; break;
8930       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
8931         NumVecs = 2; isLoad = false; isLaneOp = true; break;
8932       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
8933         NumVecs = 3; isLoad = false; isLaneOp = true; break;
8934       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
8935         NumVecs = 4; isLoad = false; isLaneOp = true; break;
8936       }
8937     } else {
8938       isLaneOp = true;
8939       switch (N->getOpcode()) {
8940       default: llvm_unreachable("unexpected opcode for Neon base update");
8941       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
8942       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
8943       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
8944       }
8945     }
8946
8947     // Find the size of memory referenced by the load/store.
8948     EVT VecTy;
8949     if (isLoad)
8950       VecTy = N->getValueType(0);
8951     else
8952       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
8953     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8954     if (isLaneOp)
8955       NumBytes /= VecTy.getVectorNumElements();
8956
8957     // If the increment is a constant, it must match the memory ref size.
8958     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8959     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8960       uint64_t IncVal = CInc->getZExtValue();
8961       if (IncVal != NumBytes)
8962         continue;
8963     } else if (NumBytes >= 3 * 16) {
8964       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
8965       // separate instructions that make it harder to use a non-constant update.
8966       continue;
8967     }
8968
8969     // Create the new updating load/store node.
8970     EVT Tys[6];
8971     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
8972     unsigned n;
8973     for (n = 0; n < NumResultVecs; ++n)
8974       Tys[n] = VecTy;
8975     Tys[n++] = MVT::i32;
8976     Tys[n] = MVT::Other;
8977     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs+2));
8978     SmallVector<SDValue, 8> Ops;
8979     Ops.push_back(N->getOperand(0)); // incoming chain
8980     Ops.push_back(N->getOperand(AddrOpIdx));
8981     Ops.push_back(Inc);
8982     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
8983       Ops.push_back(N->getOperand(i));
8984     }
8985     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8986     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys,
8987                                            Ops, MemInt->getMemoryVT(),
8988                                            MemInt->getMemOperand());
8989
8990     // Update the uses.
8991     std::vector<SDValue> NewResults;
8992     for (unsigned i = 0; i < NumResultVecs; ++i) {
8993       NewResults.push_back(SDValue(UpdN.getNode(), i));
8994     }
8995     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
8996     DCI.CombineTo(N, NewResults);
8997     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8998
8999     break;
9000   }
9001   return SDValue();
9002 }
9003
9004 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
9005 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
9006 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
9007 /// return true.
9008 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
9009   SelectionDAG &DAG = DCI.DAG;
9010   EVT VT = N->getValueType(0);
9011   // vldN-dup instructions only support 64-bit vectors for N > 1.
9012   if (!VT.is64BitVector())
9013     return false;
9014
9015   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
9016   SDNode *VLD = N->getOperand(0).getNode();
9017   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
9018     return false;
9019   unsigned NumVecs = 0;
9020   unsigned NewOpc = 0;
9021   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
9022   if (IntNo == Intrinsic::arm_neon_vld2lane) {
9023     NumVecs = 2;
9024     NewOpc = ARMISD::VLD2DUP;
9025   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
9026     NumVecs = 3;
9027     NewOpc = ARMISD::VLD3DUP;
9028   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
9029     NumVecs = 4;
9030     NewOpc = ARMISD::VLD4DUP;
9031   } else {
9032     return false;
9033   }
9034
9035   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
9036   // numbers match the load.
9037   unsigned VLDLaneNo =
9038     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
9039   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
9040        UI != UE; ++UI) {
9041     // Ignore uses of the chain result.
9042     if (UI.getUse().getResNo() == NumVecs)
9043       continue;
9044     SDNode *User = *UI;
9045     if (User->getOpcode() != ARMISD::VDUPLANE ||
9046         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
9047       return false;
9048   }
9049
9050   // Create the vldN-dup node.
9051   EVT Tys[5];
9052   unsigned n;
9053   for (n = 0; n < NumVecs; ++n)
9054     Tys[n] = VT;
9055   Tys[n] = MVT::Other;
9056   SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumVecs+1));
9057   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
9058   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
9059   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, SDLoc(VLD), SDTys,
9060                                            Ops, VLDMemInt->getMemoryVT(),
9061                                            VLDMemInt->getMemOperand());
9062
9063   // Update the uses.
9064   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
9065        UI != UE; ++UI) {
9066     unsigned ResNo = UI.getUse().getResNo();
9067     // Ignore uses of the chain result.
9068     if (ResNo == NumVecs)
9069       continue;
9070     SDNode *User = *UI;
9071     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
9072   }
9073
9074   // Now the vldN-lane intrinsic is dead except for its chain result.
9075   // Update uses of the chain.
9076   std::vector<SDValue> VLDDupResults;
9077   for (unsigned n = 0; n < NumVecs; ++n)
9078     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
9079   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
9080   DCI.CombineTo(VLD, VLDDupResults);
9081
9082   return true;
9083 }
9084
9085 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
9086 /// ARMISD::VDUPLANE.
9087 static SDValue PerformVDUPLANECombine(SDNode *N,
9088                                       TargetLowering::DAGCombinerInfo &DCI) {
9089   SDValue Op = N->getOperand(0);
9090
9091   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
9092   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
9093   if (CombineVLDDUP(N, DCI))
9094     return SDValue(N, 0);
9095
9096   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
9097   // redundant.  Ignore bit_converts for now; element sizes are checked below.
9098   while (Op.getOpcode() == ISD::BITCAST)
9099     Op = Op.getOperand(0);
9100   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
9101     return SDValue();
9102
9103   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
9104   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
9105   // The canonical VMOV for a zero vector uses a 32-bit element size.
9106   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9107   unsigned EltBits;
9108   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
9109     EltSize = 8;
9110   EVT VT = N->getValueType(0);
9111   if (EltSize > VT.getVectorElementType().getSizeInBits())
9112     return SDValue();
9113
9114   return DCI.DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
9115 }
9116
9117 /// PerformSTORECombine - Target-specific dag combine xforms for
9118 /// ISD::STORE.
9119 static SDValue PerformSTORECombine(SDNode *N,
9120                                    TargetLowering::DAGCombinerInfo &DCI) {
9121   StoreSDNode *St = cast<StoreSDNode>(N);
9122   if (St->isVolatile())
9123     return SDValue();
9124
9125   // Optimize trunc store (of multiple scalars) to shuffle and store.  First,
9126   // pack all of the elements in one place.  Next, store to memory in fewer
9127   // chunks.
9128   SDValue StVal = St->getValue();
9129   EVT VT = StVal.getValueType();
9130   if (St->isTruncatingStore() && VT.isVector()) {
9131     SelectionDAG &DAG = DCI.DAG;
9132     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9133     EVT StVT = St->getMemoryVT();
9134     unsigned NumElems = VT.getVectorNumElements();
9135     assert(StVT != VT && "Cannot truncate to the same type");
9136     unsigned FromEltSz = VT.getVectorElementType().getSizeInBits();
9137     unsigned ToEltSz = StVT.getVectorElementType().getSizeInBits();
9138
9139     // From, To sizes and ElemCount must be pow of two
9140     if (!isPowerOf2_32(NumElems * FromEltSz * ToEltSz)) return SDValue();
9141
9142     // We are going to use the original vector elt for storing.
9143     // Accumulated smaller vector elements must be a multiple of the store size.
9144     if (0 != (NumElems * FromEltSz) % ToEltSz) return SDValue();
9145
9146     unsigned SizeRatio  = FromEltSz / ToEltSz;
9147     assert(SizeRatio * NumElems * ToEltSz == VT.getSizeInBits());
9148
9149     // Create a type on which we perform the shuffle.
9150     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(), StVT.getScalarType(),
9151                                      NumElems*SizeRatio);
9152     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
9153
9154     SDLoc DL(St);
9155     SDValue WideVec = DAG.getNode(ISD::BITCAST, DL, WideVecVT, StVal);
9156     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
9157     for (unsigned i = 0; i < NumElems; ++i)
9158       ShuffleVec[i] = TLI.isBigEndian() ? (i+1) * SizeRatio - 1 : i * SizeRatio;
9159
9160     // Can't shuffle using an illegal type.
9161     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
9162
9163     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, DL, WideVec,
9164                                 DAG.getUNDEF(WideVec.getValueType()),
9165                                 ShuffleVec.data());
9166     // At this point all of the data is stored at the bottom of the
9167     // register. We now need to save it to mem.
9168
9169     // Find the largest store unit
9170     MVT StoreType = MVT::i8;
9171     for (MVT Tp : MVT::integer_valuetypes()) {
9172       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToEltSz)
9173         StoreType = Tp;
9174     }
9175     // Didn't find a legal store type.
9176     if (!TLI.isTypeLegal(StoreType))
9177       return SDValue();
9178
9179     // Bitcast the original vector into a vector of store-size units
9180     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
9181             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
9182     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
9183     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, DL, StoreVecVT, Shuff);
9184     SmallVector<SDValue, 8> Chains;
9185     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
9186                                         TLI.getPointerTy());
9187     SDValue BasePtr = St->getBasePtr();
9188
9189     // Perform one or more big stores into memory.
9190     unsigned E = (ToEltSz*NumElems)/StoreType.getSizeInBits();
9191     for (unsigned I = 0; I < E; I++) {
9192       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
9193                                    StoreType, ShuffWide,
9194                                    DAG.getIntPtrConstant(I));
9195       SDValue Ch = DAG.getStore(St->getChain(), DL, SubVec, BasePtr,
9196                                 St->getPointerInfo(), St->isVolatile(),
9197                                 St->isNonTemporal(), St->getAlignment());
9198       BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
9199                             Increment);
9200       Chains.push_back(Ch);
9201     }
9202     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
9203   }
9204
9205   if (!ISD::isNormalStore(St))
9206     return SDValue();
9207
9208   // Split a store of a VMOVDRR into two integer stores to avoid mixing NEON and
9209   // ARM stores of arguments in the same cache line.
9210   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
9211       StVal.getNode()->hasOneUse()) {
9212     SelectionDAG  &DAG = DCI.DAG;
9213     bool isBigEndian = DAG.getTargetLoweringInfo().isBigEndian();
9214     SDLoc DL(St);
9215     SDValue BasePtr = St->getBasePtr();
9216     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
9217                                   StVal.getNode()->getOperand(isBigEndian ? 1 : 0 ),
9218                                   BasePtr, St->getPointerInfo(), St->isVolatile(),
9219                                   St->isNonTemporal(), St->getAlignment());
9220
9221     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
9222                                     DAG.getConstant(4, MVT::i32));
9223     return DAG.getStore(NewST1.getValue(0), DL,
9224                         StVal.getNode()->getOperand(isBigEndian ? 0 : 1),
9225                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
9226                         St->isNonTemporal(),
9227                         std::min(4U, St->getAlignment() / 2));
9228   }
9229
9230   if (StVal.getValueType() == MVT::i64 &&
9231       StVal.getNode()->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9232
9233     // Bitcast an i64 store extracted from a vector to f64.
9234     // Otherwise, the i64 value will be legalized to a pair of i32 values.
9235     SelectionDAG &DAG = DCI.DAG;
9236     SDLoc dl(StVal);
9237     SDValue IntVec = StVal.getOperand(0);
9238     EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
9239                                    IntVec.getValueType().getVectorNumElements());
9240     SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
9241     SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
9242                                  Vec, StVal.getOperand(1));
9243     dl = SDLoc(N);
9244     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
9245     // Make the DAGCombiner fold the bitcasts.
9246     DCI.AddToWorklist(Vec.getNode());
9247     DCI.AddToWorklist(ExtElt.getNode());
9248     DCI.AddToWorklist(V.getNode());
9249     return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
9250                         St->getPointerInfo(), St->isVolatile(),
9251                         St->isNonTemporal(), St->getAlignment(),
9252                         St->getAAInfo());
9253   }
9254
9255   return SDValue();
9256 }
9257
9258 // isConstVecPow2 - Return true if each vector element is a power of 2, all
9259 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
9260 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
9261 {
9262   integerPart cN;
9263   integerPart c0 = 0;
9264   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
9265        I != E; I++) {
9266     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
9267     if (!C)
9268       return false;
9269
9270     bool isExact;
9271     APFloat APF = C->getValueAPF();
9272     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
9273         != APFloat::opOK || !isExact)
9274       return false;
9275
9276     c0 = (I == 0) ? cN : c0;
9277     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
9278       return false;
9279   }
9280   C = c0;
9281   return true;
9282 }
9283
9284 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
9285 /// can replace combinations of VMUL and VCVT (floating-point to integer)
9286 /// when the VMUL has a constant operand that is a power of 2.
9287 ///
9288 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9289 ///  vmul.f32        d16, d17, d16
9290 ///  vcvt.s32.f32    d16, d16
9291 /// becomes:
9292 ///  vcvt.s32.f32    d16, d16, #3
9293 static SDValue PerformVCVTCombine(SDNode *N,
9294                                   TargetLowering::DAGCombinerInfo &DCI,
9295                                   const ARMSubtarget *Subtarget) {
9296   SelectionDAG &DAG = DCI.DAG;
9297   SDValue Op = N->getOperand(0);
9298
9299   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
9300       Op.getOpcode() != ISD::FMUL)
9301     return SDValue();
9302
9303   uint64_t C;
9304   SDValue N0 = Op->getOperand(0);
9305   SDValue ConstVec = Op->getOperand(1);
9306   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
9307
9308   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9309       !isConstVecPow2(ConstVec, isSigned, C))
9310     return SDValue();
9311
9312   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
9313   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
9314   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9315   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32 ||
9316       NumLanes > 4) {
9317     // These instructions only exist converting from f32 to i32. We can handle
9318     // smaller integers by generating an extra truncate, but larger ones would
9319     // be lossy. We also can't handle more then 4 lanes, since these intructions
9320     // only support v2i32/v4i32 types.
9321     return SDValue();
9322   }
9323
9324   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
9325     Intrinsic::arm_neon_vcvtfp2fxu;
9326   SDValue FixConv =  DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9327                                  NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9328                                  DAG.getConstant(IntrinsicOpcode, MVT::i32), N0,
9329                                  DAG.getConstant(Log2_64(C), MVT::i32));
9330
9331   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9332     FixConv = DAG.getNode(ISD::TRUNCATE, SDLoc(N), N->getValueType(0), FixConv);
9333
9334   return FixConv;
9335 }
9336
9337 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
9338 /// can replace combinations of VCVT (integer to floating-point) and VDIV
9339 /// when the VDIV has a constant operand that is a power of 2.
9340 ///
9341 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9342 ///  vcvt.f32.s32    d16, d16
9343 ///  vdiv.f32        d16, d17, d16
9344 /// becomes:
9345 ///  vcvt.f32.s32    d16, d16, #3
9346 static SDValue PerformVDIVCombine(SDNode *N,
9347                                   TargetLowering::DAGCombinerInfo &DCI,
9348                                   const ARMSubtarget *Subtarget) {
9349   SelectionDAG &DAG = DCI.DAG;
9350   SDValue Op = N->getOperand(0);
9351   unsigned OpOpcode = Op.getNode()->getOpcode();
9352
9353   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
9354       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
9355     return SDValue();
9356
9357   uint64_t C;
9358   SDValue ConstVec = N->getOperand(1);
9359   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
9360
9361   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9362       !isConstVecPow2(ConstVec, isSigned, C))
9363     return SDValue();
9364
9365   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
9366   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
9367   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9368     // These instructions only exist converting from i32 to f32. We can handle
9369     // smaller integers by generating an extra extend, but larger ones would
9370     // be lossy.
9371     return SDValue();
9372   }
9373
9374   SDValue ConvInput = Op.getOperand(0);
9375   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9376   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9377     ConvInput = DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
9378                             SDLoc(N), NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9379                             ConvInput);
9380
9381   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
9382     Intrinsic::arm_neon_vcvtfxu2fp;
9383   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9384                      Op.getValueType(),
9385                      DAG.getConstant(IntrinsicOpcode, MVT::i32),
9386                      ConvInput, DAG.getConstant(Log2_64(C), MVT::i32));
9387 }
9388
9389 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
9390 /// operand of a vector shift operation, where all the elements of the
9391 /// build_vector must have the same constant integer value.
9392 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
9393   // Ignore bit_converts.
9394   while (Op.getOpcode() == ISD::BITCAST)
9395     Op = Op.getOperand(0);
9396   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
9397   APInt SplatBits, SplatUndef;
9398   unsigned SplatBitSize;
9399   bool HasAnyUndefs;
9400   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
9401                                       HasAnyUndefs, ElementBits) ||
9402       SplatBitSize > ElementBits)
9403     return false;
9404   Cnt = SplatBits.getSExtValue();
9405   return true;
9406 }
9407
9408 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
9409 /// operand of a vector shift left operation.  That value must be in the range:
9410 ///   0 <= Value < ElementBits for a left shift; or
9411 ///   0 <= Value <= ElementBits for a long left shift.
9412 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
9413   assert(VT.isVector() && "vector shift count is not a vector type");
9414   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9415   if (! getVShiftImm(Op, ElementBits, Cnt))
9416     return false;
9417   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
9418 }
9419
9420 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
9421 /// operand of a vector shift right operation.  For a shift opcode, the value
9422 /// is positive, but for an intrinsic the value count must be negative. The
9423 /// absolute value must be in the range:
9424 ///   1 <= |Value| <= ElementBits for a right shift; or
9425 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
9426 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
9427                          int64_t &Cnt) {
9428   assert(VT.isVector() && "vector shift count is not a vector type");
9429   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9430   if (! getVShiftImm(Op, ElementBits, Cnt))
9431     return false;
9432   if (isIntrinsic)
9433     Cnt = -Cnt;
9434   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
9435 }
9436
9437 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
9438 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
9439   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
9440   switch (IntNo) {
9441   default:
9442     // Don't do anything for most intrinsics.
9443     break;
9444
9445   // Vector shifts: check for immediate versions and lower them.
9446   // Note: This is done during DAG combining instead of DAG legalizing because
9447   // the build_vectors for 64-bit vector element shift counts are generally
9448   // not legal, and it is hard to see their values after they get legalized to
9449   // loads from a constant pool.
9450   case Intrinsic::arm_neon_vshifts:
9451   case Intrinsic::arm_neon_vshiftu:
9452   case Intrinsic::arm_neon_vrshifts:
9453   case Intrinsic::arm_neon_vrshiftu:
9454   case Intrinsic::arm_neon_vrshiftn:
9455   case Intrinsic::arm_neon_vqshifts:
9456   case Intrinsic::arm_neon_vqshiftu:
9457   case Intrinsic::arm_neon_vqshiftsu:
9458   case Intrinsic::arm_neon_vqshiftns:
9459   case Intrinsic::arm_neon_vqshiftnu:
9460   case Intrinsic::arm_neon_vqshiftnsu:
9461   case Intrinsic::arm_neon_vqrshiftns:
9462   case Intrinsic::arm_neon_vqrshiftnu:
9463   case Intrinsic::arm_neon_vqrshiftnsu: {
9464     EVT VT = N->getOperand(1).getValueType();
9465     int64_t Cnt;
9466     unsigned VShiftOpc = 0;
9467
9468     switch (IntNo) {
9469     case Intrinsic::arm_neon_vshifts:
9470     case Intrinsic::arm_neon_vshiftu:
9471       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
9472         VShiftOpc = ARMISD::VSHL;
9473         break;
9474       }
9475       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
9476         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
9477                      ARMISD::VSHRs : ARMISD::VSHRu);
9478         break;
9479       }
9480       return SDValue();
9481
9482     case Intrinsic::arm_neon_vrshifts:
9483     case Intrinsic::arm_neon_vrshiftu:
9484       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
9485         break;
9486       return SDValue();
9487
9488     case Intrinsic::arm_neon_vqshifts:
9489     case Intrinsic::arm_neon_vqshiftu:
9490       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9491         break;
9492       return SDValue();
9493
9494     case Intrinsic::arm_neon_vqshiftsu:
9495       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9496         break;
9497       llvm_unreachable("invalid shift count for vqshlu intrinsic");
9498
9499     case Intrinsic::arm_neon_vrshiftn:
9500     case Intrinsic::arm_neon_vqshiftns:
9501     case Intrinsic::arm_neon_vqshiftnu:
9502     case Intrinsic::arm_neon_vqshiftnsu:
9503     case Intrinsic::arm_neon_vqrshiftns:
9504     case Intrinsic::arm_neon_vqrshiftnu:
9505     case Intrinsic::arm_neon_vqrshiftnsu:
9506       // Narrowing shifts require an immediate right shift.
9507       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
9508         break;
9509       llvm_unreachable("invalid shift count for narrowing vector shift "
9510                        "intrinsic");
9511
9512     default:
9513       llvm_unreachable("unhandled vector shift");
9514     }
9515
9516     switch (IntNo) {
9517     case Intrinsic::arm_neon_vshifts:
9518     case Intrinsic::arm_neon_vshiftu:
9519       // Opcode already set above.
9520       break;
9521     case Intrinsic::arm_neon_vrshifts:
9522       VShiftOpc = ARMISD::VRSHRs; break;
9523     case Intrinsic::arm_neon_vrshiftu:
9524       VShiftOpc = ARMISD::VRSHRu; break;
9525     case Intrinsic::arm_neon_vrshiftn:
9526       VShiftOpc = ARMISD::VRSHRN; break;
9527     case Intrinsic::arm_neon_vqshifts:
9528       VShiftOpc = ARMISD::VQSHLs; break;
9529     case Intrinsic::arm_neon_vqshiftu:
9530       VShiftOpc = ARMISD::VQSHLu; break;
9531     case Intrinsic::arm_neon_vqshiftsu:
9532       VShiftOpc = ARMISD::VQSHLsu; break;
9533     case Intrinsic::arm_neon_vqshiftns:
9534       VShiftOpc = ARMISD::VQSHRNs; break;
9535     case Intrinsic::arm_neon_vqshiftnu:
9536       VShiftOpc = ARMISD::VQSHRNu; break;
9537     case Intrinsic::arm_neon_vqshiftnsu:
9538       VShiftOpc = ARMISD::VQSHRNsu; break;
9539     case Intrinsic::arm_neon_vqrshiftns:
9540       VShiftOpc = ARMISD::VQRSHRNs; break;
9541     case Intrinsic::arm_neon_vqrshiftnu:
9542       VShiftOpc = ARMISD::VQRSHRNu; break;
9543     case Intrinsic::arm_neon_vqrshiftnsu:
9544       VShiftOpc = ARMISD::VQRSHRNsu; break;
9545     }
9546
9547     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9548                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
9549   }
9550
9551   case Intrinsic::arm_neon_vshiftins: {
9552     EVT VT = N->getOperand(1).getValueType();
9553     int64_t Cnt;
9554     unsigned VShiftOpc = 0;
9555
9556     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
9557       VShiftOpc = ARMISD::VSLI;
9558     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
9559       VShiftOpc = ARMISD::VSRI;
9560     else {
9561       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
9562     }
9563
9564     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9565                        N->getOperand(1), N->getOperand(2),
9566                        DAG.getConstant(Cnt, MVT::i32));
9567   }
9568
9569   case Intrinsic::arm_neon_vqrshifts:
9570   case Intrinsic::arm_neon_vqrshiftu:
9571     // No immediate versions of these to check for.
9572     break;
9573   }
9574
9575   return SDValue();
9576 }
9577
9578 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
9579 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
9580 /// combining instead of DAG legalizing because the build_vectors for 64-bit
9581 /// vector element shift counts are generally not legal, and it is hard to see
9582 /// their values after they get legalized to loads from a constant pool.
9583 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
9584                                    const ARMSubtarget *ST) {
9585   EVT VT = N->getValueType(0);
9586   if (N->getOpcode() == ISD::SRL && VT == MVT::i32 && ST->hasV6Ops()) {
9587     // Canonicalize (srl (bswap x), 16) to (rotr (bswap x), 16) if the high
9588     // 16-bits of x is zero. This optimizes rev + lsr 16 to rev16.
9589     SDValue N1 = N->getOperand(1);
9590     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
9591       SDValue N0 = N->getOperand(0);
9592       if (C->getZExtValue() == 16 && N0.getOpcode() == ISD::BSWAP &&
9593           DAG.MaskedValueIsZero(N0.getOperand(0),
9594                                 APInt::getHighBitsSet(32, 16)))
9595         return DAG.getNode(ISD::ROTR, SDLoc(N), VT, N0, N1);
9596     }
9597   }
9598
9599   // Nothing to be done for scalar shifts.
9600   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9601   if (!VT.isVector() || !TLI.isTypeLegal(VT))
9602     return SDValue();
9603
9604   assert(ST->hasNEON() && "unexpected vector shift");
9605   int64_t Cnt;
9606
9607   switch (N->getOpcode()) {
9608   default: llvm_unreachable("unexpected shift opcode");
9609
9610   case ISD::SHL:
9611     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
9612       return DAG.getNode(ARMISD::VSHL, SDLoc(N), VT, N->getOperand(0),
9613                          DAG.getConstant(Cnt, MVT::i32));
9614     break;
9615
9616   case ISD::SRA:
9617   case ISD::SRL:
9618     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
9619       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
9620                             ARMISD::VSHRs : ARMISD::VSHRu);
9621       return DAG.getNode(VShiftOpc, SDLoc(N), VT, N->getOperand(0),
9622                          DAG.getConstant(Cnt, MVT::i32));
9623     }
9624   }
9625   return SDValue();
9626 }
9627
9628 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
9629 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
9630 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
9631                                     const ARMSubtarget *ST) {
9632   SDValue N0 = N->getOperand(0);
9633
9634   // Check for sign- and zero-extensions of vector extract operations of 8-
9635   // and 16-bit vector elements.  NEON supports these directly.  They are
9636   // handled during DAG combining because type legalization will promote them
9637   // to 32-bit types and it is messy to recognize the operations after that.
9638   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9639     SDValue Vec = N0.getOperand(0);
9640     SDValue Lane = N0.getOperand(1);
9641     EVT VT = N->getValueType(0);
9642     EVT EltVT = N0.getValueType();
9643     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9644
9645     if (VT == MVT::i32 &&
9646         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
9647         TLI.isTypeLegal(Vec.getValueType()) &&
9648         isa<ConstantSDNode>(Lane)) {
9649
9650       unsigned Opc = 0;
9651       switch (N->getOpcode()) {
9652       default: llvm_unreachable("unexpected opcode");
9653       case ISD::SIGN_EXTEND:
9654         Opc = ARMISD::VGETLANEs;
9655         break;
9656       case ISD::ZERO_EXTEND:
9657       case ISD::ANY_EXTEND:
9658         Opc = ARMISD::VGETLANEu;
9659         break;
9660       }
9661       return DAG.getNode(Opc, SDLoc(N), VT, Vec, Lane);
9662     }
9663   }
9664
9665   return SDValue();
9666 }
9667
9668 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
9669 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
9670 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
9671                                        const ARMSubtarget *ST) {
9672   // If the target supports NEON, try to use vmax/vmin instructions for f32
9673   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
9674   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
9675   // a NaN; only do the transformation when it matches that behavior.
9676
9677   // For now only do this when using NEON for FP operations; if using VFP, it
9678   // is not obvious that the benefit outweighs the cost of switching to the
9679   // NEON pipeline.
9680   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
9681       N->getValueType(0) != MVT::f32)
9682     return SDValue();
9683
9684   SDValue CondLHS = N->getOperand(0);
9685   SDValue CondRHS = N->getOperand(1);
9686   SDValue LHS = N->getOperand(2);
9687   SDValue RHS = N->getOperand(3);
9688   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9689
9690   unsigned Opcode = 0;
9691   bool IsReversed;
9692   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
9693     IsReversed = false; // x CC y ? x : y
9694   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
9695     IsReversed = true ; // x CC y ? y : x
9696   } else {
9697     return SDValue();
9698   }
9699
9700   bool IsUnordered;
9701   switch (CC) {
9702   default: break;
9703   case ISD::SETOLT:
9704   case ISD::SETOLE:
9705   case ISD::SETLT:
9706   case ISD::SETLE:
9707   case ISD::SETULT:
9708   case ISD::SETULE:
9709     // If LHS is NaN, an ordered comparison will be false and the result will
9710     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
9711     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9712     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
9713     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9714       break;
9715     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
9716     // will return -0, so vmin can only be used for unsafe math or if one of
9717     // the operands is known to be nonzero.
9718     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
9719         !DAG.getTarget().Options.UnsafeFPMath &&
9720         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9721       break;
9722     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
9723     break;
9724
9725   case ISD::SETOGT:
9726   case ISD::SETOGE:
9727   case ISD::SETGT:
9728   case ISD::SETGE:
9729   case ISD::SETUGT:
9730   case ISD::SETUGE:
9731     // If LHS is NaN, an ordered comparison will be false and the result will
9732     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
9733     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9734     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
9735     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9736       break;
9737     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
9738     // will return +0, so vmax can only be used for unsafe math or if one of
9739     // the operands is known to be nonzero.
9740     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
9741         !DAG.getTarget().Options.UnsafeFPMath &&
9742         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9743       break;
9744     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
9745     break;
9746   }
9747
9748   if (!Opcode)
9749     return SDValue();
9750   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9751 }
9752
9753 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
9754 SDValue
9755 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
9756   SDValue Cmp = N->getOperand(4);
9757   if (Cmp.getOpcode() != ARMISD::CMPZ)
9758     // Only looking at EQ and NE cases.
9759     return SDValue();
9760
9761   EVT VT = N->getValueType(0);
9762   SDLoc dl(N);
9763   SDValue LHS = Cmp.getOperand(0);
9764   SDValue RHS = Cmp.getOperand(1);
9765   SDValue FalseVal = N->getOperand(0);
9766   SDValue TrueVal = N->getOperand(1);
9767   SDValue ARMcc = N->getOperand(2);
9768   ARMCC::CondCodes CC =
9769     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
9770
9771   // Simplify
9772   //   mov     r1, r0
9773   //   cmp     r1, x
9774   //   mov     r0, y
9775   //   moveq   r0, x
9776   // to
9777   //   cmp     r0, x
9778   //   movne   r0, y
9779   //
9780   //   mov     r1, r0
9781   //   cmp     r1, x
9782   //   mov     r0, x
9783   //   movne   r0, y
9784   // to
9785   //   cmp     r0, x
9786   //   movne   r0, y
9787   /// FIXME: Turn this into a target neutral optimization?
9788   SDValue Res;
9789   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
9790     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
9791                       N->getOperand(3), Cmp);
9792   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
9793     SDValue ARMcc;
9794     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
9795     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
9796                       N->getOperand(3), NewCmp);
9797   }
9798
9799   if (Res.getNode()) {
9800     APInt KnownZero, KnownOne;
9801     DAG.computeKnownBits(SDValue(N,0), KnownZero, KnownOne);
9802     // Capture demanded bits information that would be otherwise lost.
9803     if (KnownZero == 0xfffffffe)
9804       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9805                         DAG.getValueType(MVT::i1));
9806     else if (KnownZero == 0xffffff00)
9807       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9808                         DAG.getValueType(MVT::i8));
9809     else if (KnownZero == 0xffff0000)
9810       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9811                         DAG.getValueType(MVT::i16));
9812   }
9813
9814   return Res;
9815 }
9816
9817 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
9818                                              DAGCombinerInfo &DCI) const {
9819   switch (N->getOpcode()) {
9820   default: break;
9821   case ISD::ADDC:       return PerformADDCCombine(N, DCI, Subtarget);
9822   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
9823   case ISD::SUB:        return PerformSUBCombine(N, DCI);
9824   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
9825   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
9826   case ISD::XOR:        return PerformXORCombine(N, DCI, Subtarget);
9827   case ISD::AND:        return PerformANDCombine(N, DCI, Subtarget);
9828   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
9829   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI, Subtarget);
9830   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
9831   case ISD::STORE:      return PerformSTORECombine(N, DCI);
9832   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI, Subtarget);
9833   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
9834   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
9835   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
9836   case ISD::FP_TO_SINT:
9837   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
9838   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
9839   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
9840   case ISD::SHL:
9841   case ISD::SRA:
9842   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
9843   case ISD::SIGN_EXTEND:
9844   case ISD::ZERO_EXTEND:
9845   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
9846   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
9847   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
9848   case ARMISD::VLD2DUP:
9849   case ARMISD::VLD3DUP:
9850   case ARMISD::VLD4DUP:
9851     return CombineBaseUpdate(N, DCI);
9852   case ARMISD::BUILD_VECTOR:
9853     return PerformARMBUILD_VECTORCombine(N, DCI);
9854   case ISD::INTRINSIC_VOID:
9855   case ISD::INTRINSIC_W_CHAIN:
9856     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9857     case Intrinsic::arm_neon_vld1:
9858     case Intrinsic::arm_neon_vld2:
9859     case Intrinsic::arm_neon_vld3:
9860     case Intrinsic::arm_neon_vld4:
9861     case Intrinsic::arm_neon_vld2lane:
9862     case Intrinsic::arm_neon_vld3lane:
9863     case Intrinsic::arm_neon_vld4lane:
9864     case Intrinsic::arm_neon_vst1:
9865     case Intrinsic::arm_neon_vst2:
9866     case Intrinsic::arm_neon_vst3:
9867     case Intrinsic::arm_neon_vst4:
9868     case Intrinsic::arm_neon_vst2lane:
9869     case Intrinsic::arm_neon_vst3lane:
9870     case Intrinsic::arm_neon_vst4lane:
9871       return CombineBaseUpdate(N, DCI);
9872     default: break;
9873     }
9874     break;
9875   }
9876   return SDValue();
9877 }
9878
9879 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
9880                                                           EVT VT) const {
9881   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
9882 }
9883
9884 bool ARMTargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
9885                                                        unsigned,
9886                                                        unsigned,
9887                                                        bool *Fast) const {
9888   // The AllowsUnaliged flag models the SCTLR.A setting in ARM cpus
9889   bool AllowsUnaligned = Subtarget->allowsUnalignedMem();
9890
9891   switch (VT.getSimpleVT().SimpleTy) {
9892   default:
9893     return false;
9894   case MVT::i8:
9895   case MVT::i16:
9896   case MVT::i32: {
9897     // Unaligned access can use (for example) LRDB, LRDH, LDR
9898     if (AllowsUnaligned) {
9899       if (Fast)
9900         *Fast = Subtarget->hasV7Ops();
9901       return true;
9902     }
9903     return false;
9904   }
9905   case MVT::f64:
9906   case MVT::v2f64: {
9907     // For any little-endian targets with neon, we can support unaligned ld/st
9908     // of D and Q (e.g. {D0,D1}) registers by using vld1.i8/vst1.i8.
9909     // A big-endian target may also explicitly support unaligned accesses
9910     if (Subtarget->hasNEON() && (AllowsUnaligned || isLittleEndian())) {
9911       if (Fast)
9912         *Fast = true;
9913       return true;
9914     }
9915     return false;
9916   }
9917   }
9918 }
9919
9920 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
9921                        unsigned AlignCheck) {
9922   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
9923           (DstAlign == 0 || DstAlign % AlignCheck == 0));
9924 }
9925
9926 EVT ARMTargetLowering::getOptimalMemOpType(uint64_t Size,
9927                                            unsigned DstAlign, unsigned SrcAlign,
9928                                            bool IsMemset, bool ZeroMemset,
9929                                            bool MemcpyStrSrc,
9930                                            MachineFunction &MF) const {
9931   const Function *F = MF.getFunction();
9932
9933   // See if we can use NEON instructions for this...
9934   if ((!IsMemset || ZeroMemset) &&
9935       Subtarget->hasNEON() &&
9936       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
9937                                        Attribute::NoImplicitFloat)) {
9938     bool Fast;
9939     if (Size >= 16 &&
9940         (memOpAlign(SrcAlign, DstAlign, 16) ||
9941          (allowsMisalignedMemoryAccesses(MVT::v2f64, 0, 1, &Fast) && Fast))) {
9942       return MVT::v2f64;
9943     } else if (Size >= 8 &&
9944                (memOpAlign(SrcAlign, DstAlign, 8) ||
9945                 (allowsMisalignedMemoryAccesses(MVT::f64, 0, 1, &Fast) &&
9946                  Fast))) {
9947       return MVT::f64;
9948     }
9949   }
9950
9951   // Lowering to i32/i16 if the size permits.
9952   if (Size >= 4)
9953     return MVT::i32;
9954   else if (Size >= 2)
9955     return MVT::i16;
9956
9957   // Let the target-independent logic figure it out.
9958   return MVT::Other;
9959 }
9960
9961 bool ARMTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
9962   if (Val.getOpcode() != ISD::LOAD)
9963     return false;
9964
9965   EVT VT1 = Val.getValueType();
9966   if (!VT1.isSimple() || !VT1.isInteger() ||
9967       !VT2.isSimple() || !VT2.isInteger())
9968     return false;
9969
9970   switch (VT1.getSimpleVT().SimpleTy) {
9971   default: break;
9972   case MVT::i1:
9973   case MVT::i8:
9974   case MVT::i16:
9975     // 8-bit and 16-bit loads implicitly zero-extend to 32-bits.
9976     return true;
9977   }
9978
9979   return false;
9980 }
9981
9982 bool ARMTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
9983   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9984     return false;
9985
9986   if (!isTypeLegal(EVT::getEVT(Ty1)))
9987     return false;
9988
9989   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
9990
9991   // Assuming the caller doesn't have a zeroext or signext return parameter,
9992   // truncation all the way down to i1 is valid.
9993   return true;
9994 }
9995
9996
9997 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
9998   if (V < 0)
9999     return false;
10000
10001   unsigned Scale = 1;
10002   switch (VT.getSimpleVT().SimpleTy) {
10003   default: return false;
10004   case MVT::i1:
10005   case MVT::i8:
10006     // Scale == 1;
10007     break;
10008   case MVT::i16:
10009     // Scale == 2;
10010     Scale = 2;
10011     break;
10012   case MVT::i32:
10013     // Scale == 4;
10014     Scale = 4;
10015     break;
10016   }
10017
10018   if ((V & (Scale - 1)) != 0)
10019     return false;
10020   V /= Scale;
10021   return V == (V & ((1LL << 5) - 1));
10022 }
10023
10024 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
10025                                       const ARMSubtarget *Subtarget) {
10026   bool isNeg = false;
10027   if (V < 0) {
10028     isNeg = true;
10029     V = - V;
10030   }
10031
10032   switch (VT.getSimpleVT().SimpleTy) {
10033   default: return false;
10034   case MVT::i1:
10035   case MVT::i8:
10036   case MVT::i16:
10037   case MVT::i32:
10038     // + imm12 or - imm8
10039     if (isNeg)
10040       return V == (V & ((1LL << 8) - 1));
10041     return V == (V & ((1LL << 12) - 1));
10042   case MVT::f32:
10043   case MVT::f64:
10044     // Same as ARM mode. FIXME: NEON?
10045     if (!Subtarget->hasVFP2())
10046       return false;
10047     if ((V & 3) != 0)
10048       return false;
10049     V >>= 2;
10050     return V == (V & ((1LL << 8) - 1));
10051   }
10052 }
10053
10054 /// isLegalAddressImmediate - Return true if the integer value can be used
10055 /// as the offset of the target addressing mode for load / store of the
10056 /// given type.
10057 static bool isLegalAddressImmediate(int64_t V, EVT VT,
10058                                     const ARMSubtarget *Subtarget) {
10059   if (V == 0)
10060     return true;
10061
10062   if (!VT.isSimple())
10063     return false;
10064
10065   if (Subtarget->isThumb1Only())
10066     return isLegalT1AddressImmediate(V, VT);
10067   else if (Subtarget->isThumb2())
10068     return isLegalT2AddressImmediate(V, VT, Subtarget);
10069
10070   // ARM mode.
10071   if (V < 0)
10072     V = - V;
10073   switch (VT.getSimpleVT().SimpleTy) {
10074   default: return false;
10075   case MVT::i1:
10076   case MVT::i8:
10077   case MVT::i32:
10078     // +- imm12
10079     return V == (V & ((1LL << 12) - 1));
10080   case MVT::i16:
10081     // +- imm8
10082     return V == (V & ((1LL << 8) - 1));
10083   case MVT::f32:
10084   case MVT::f64:
10085     if (!Subtarget->hasVFP2()) // FIXME: NEON?
10086       return false;
10087     if ((V & 3) != 0)
10088       return false;
10089     V >>= 2;
10090     return V == (V & ((1LL << 8) - 1));
10091   }
10092 }
10093
10094 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
10095                                                       EVT VT) const {
10096   int Scale = AM.Scale;
10097   if (Scale < 0)
10098     return false;
10099
10100   switch (VT.getSimpleVT().SimpleTy) {
10101   default: return false;
10102   case MVT::i1:
10103   case MVT::i8:
10104   case MVT::i16:
10105   case MVT::i32:
10106     if (Scale == 1)
10107       return true;
10108     // r + r << imm
10109     Scale = Scale & ~1;
10110     return Scale == 2 || Scale == 4 || Scale == 8;
10111   case MVT::i64:
10112     // r + r
10113     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
10114       return true;
10115     return false;
10116   case MVT::isVoid:
10117     // Note, we allow "void" uses (basically, uses that aren't loads or
10118     // stores), because arm allows folding a scale into many arithmetic
10119     // operations.  This should be made more precise and revisited later.
10120
10121     // Allow r << imm, but the imm has to be a multiple of two.
10122     if (Scale & 1) return false;
10123     return isPowerOf2_32(Scale);
10124   }
10125 }
10126
10127 /// isLegalAddressingMode - Return true if the addressing mode represented
10128 /// by AM is legal for this target, for a load/store of the specified type.
10129 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
10130                                               Type *Ty) const {
10131   EVT VT = getValueType(Ty, true);
10132   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
10133     return false;
10134
10135   // Can never fold addr of global into load/store.
10136   if (AM.BaseGV)
10137     return false;
10138
10139   switch (AM.Scale) {
10140   case 0:  // no scale reg, must be "r+i" or "r", or "i".
10141     break;
10142   case 1:
10143     if (Subtarget->isThumb1Only())
10144       return false;
10145     // FALL THROUGH.
10146   default:
10147     // ARM doesn't support any R+R*scale+imm addr modes.
10148     if (AM.BaseOffs)
10149       return false;
10150
10151     if (!VT.isSimple())
10152       return false;
10153
10154     if (Subtarget->isThumb2())
10155       return isLegalT2ScaledAddressingMode(AM, VT);
10156
10157     int Scale = AM.Scale;
10158     switch (VT.getSimpleVT().SimpleTy) {
10159     default: return false;
10160     case MVT::i1:
10161     case MVT::i8:
10162     case MVT::i32:
10163       if (Scale < 0) Scale = -Scale;
10164       if (Scale == 1)
10165         return true;
10166       // r + r << imm
10167       return isPowerOf2_32(Scale & ~1);
10168     case MVT::i16:
10169     case MVT::i64:
10170       // r + r
10171       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
10172         return true;
10173       return false;
10174
10175     case MVT::isVoid:
10176       // Note, we allow "void" uses (basically, uses that aren't loads or
10177       // stores), because arm allows folding a scale into many arithmetic
10178       // operations.  This should be made more precise and revisited later.
10179
10180       // Allow r << imm, but the imm has to be a multiple of two.
10181       if (Scale & 1) return false;
10182       return isPowerOf2_32(Scale);
10183     }
10184   }
10185   return true;
10186 }
10187
10188 /// isLegalICmpImmediate - Return true if the specified immediate is legal
10189 /// icmp immediate, that is the target has icmp instructions which can compare
10190 /// a register against the immediate without having to materialize the
10191 /// immediate into a register.
10192 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
10193   // Thumb2 and ARM modes can use cmn for negative immediates.
10194   if (!Subtarget->isThumb())
10195     return ARM_AM::getSOImmVal(llvm::abs64(Imm)) != -1;
10196   if (Subtarget->isThumb2())
10197     return ARM_AM::getT2SOImmVal(llvm::abs64(Imm)) != -1;
10198   // Thumb1 doesn't have cmn, and only 8-bit immediates.
10199   return Imm >= 0 && Imm <= 255;
10200 }
10201
10202 /// isLegalAddImmediate - Return true if the specified immediate is a legal add
10203 /// *or sub* immediate, that is the target has add or sub instructions which can
10204 /// add a register with the immediate without having to materialize the
10205 /// immediate into a register.
10206 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
10207   // Same encoding for add/sub, just flip the sign.
10208   int64_t AbsImm = llvm::abs64(Imm);
10209   if (!Subtarget->isThumb())
10210     return ARM_AM::getSOImmVal(AbsImm) != -1;
10211   if (Subtarget->isThumb2())
10212     return ARM_AM::getT2SOImmVal(AbsImm) != -1;
10213   // Thumb1 only has 8-bit unsigned immediate.
10214   return AbsImm >= 0 && AbsImm <= 255;
10215 }
10216
10217 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
10218                                       bool isSEXTLoad, SDValue &Base,
10219                                       SDValue &Offset, bool &isInc,
10220                                       SelectionDAG &DAG) {
10221   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10222     return false;
10223
10224   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
10225     // AddressingMode 3
10226     Base = Ptr->getOperand(0);
10227     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10228       int RHSC = (int)RHS->getZExtValue();
10229       if (RHSC < 0 && RHSC > -256) {
10230         assert(Ptr->getOpcode() == ISD::ADD);
10231         isInc = false;
10232         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10233         return true;
10234       }
10235     }
10236     isInc = (Ptr->getOpcode() == ISD::ADD);
10237     Offset = Ptr->getOperand(1);
10238     return true;
10239   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
10240     // AddressingMode 2
10241     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10242       int RHSC = (int)RHS->getZExtValue();
10243       if (RHSC < 0 && RHSC > -0x1000) {
10244         assert(Ptr->getOpcode() == ISD::ADD);
10245         isInc = false;
10246         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10247         Base = Ptr->getOperand(0);
10248         return true;
10249       }
10250     }
10251
10252     if (Ptr->getOpcode() == ISD::ADD) {
10253       isInc = true;
10254       ARM_AM::ShiftOpc ShOpcVal=
10255         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
10256       if (ShOpcVal != ARM_AM::no_shift) {
10257         Base = Ptr->getOperand(1);
10258         Offset = Ptr->getOperand(0);
10259       } else {
10260         Base = Ptr->getOperand(0);
10261         Offset = Ptr->getOperand(1);
10262       }
10263       return true;
10264     }
10265
10266     isInc = (Ptr->getOpcode() == ISD::ADD);
10267     Base = Ptr->getOperand(0);
10268     Offset = Ptr->getOperand(1);
10269     return true;
10270   }
10271
10272   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
10273   return false;
10274 }
10275
10276 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
10277                                      bool isSEXTLoad, SDValue &Base,
10278                                      SDValue &Offset, bool &isInc,
10279                                      SelectionDAG &DAG) {
10280   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10281     return false;
10282
10283   Base = Ptr->getOperand(0);
10284   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10285     int RHSC = (int)RHS->getZExtValue();
10286     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
10287       assert(Ptr->getOpcode() == ISD::ADD);
10288       isInc = false;
10289       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10290       return true;
10291     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
10292       isInc = Ptr->getOpcode() == ISD::ADD;
10293       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
10294       return true;
10295     }
10296   }
10297
10298   return false;
10299 }
10300
10301 /// getPreIndexedAddressParts - returns true by value, base pointer and
10302 /// offset pointer and addressing mode by reference if the node's address
10303 /// can be legally represented as pre-indexed load / store address.
10304 bool
10305 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
10306                                              SDValue &Offset,
10307                                              ISD::MemIndexedMode &AM,
10308                                              SelectionDAG &DAG) const {
10309   if (Subtarget->isThumb1Only())
10310     return false;
10311
10312   EVT VT;
10313   SDValue Ptr;
10314   bool isSEXTLoad = false;
10315   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10316     Ptr = LD->getBasePtr();
10317     VT  = LD->getMemoryVT();
10318     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10319   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10320     Ptr = ST->getBasePtr();
10321     VT  = ST->getMemoryVT();
10322   } else
10323     return false;
10324
10325   bool isInc;
10326   bool isLegal = false;
10327   if (Subtarget->isThumb2())
10328     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10329                                        Offset, isInc, DAG);
10330   else
10331     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10332                                         Offset, isInc, DAG);
10333   if (!isLegal)
10334     return false;
10335
10336   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
10337   return true;
10338 }
10339
10340 /// getPostIndexedAddressParts - returns true by value, base pointer and
10341 /// offset pointer and addressing mode by reference if this node can be
10342 /// combined with a load / store to form a post-indexed load / store.
10343 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
10344                                                    SDValue &Base,
10345                                                    SDValue &Offset,
10346                                                    ISD::MemIndexedMode &AM,
10347                                                    SelectionDAG &DAG) const {
10348   if (Subtarget->isThumb1Only())
10349     return false;
10350
10351   EVT VT;
10352   SDValue Ptr;
10353   bool isSEXTLoad = false;
10354   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10355     VT  = LD->getMemoryVT();
10356     Ptr = LD->getBasePtr();
10357     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10358   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10359     VT  = ST->getMemoryVT();
10360     Ptr = ST->getBasePtr();
10361   } else
10362     return false;
10363
10364   bool isInc;
10365   bool isLegal = false;
10366   if (Subtarget->isThumb2())
10367     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10368                                        isInc, DAG);
10369   else
10370     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10371                                         isInc, DAG);
10372   if (!isLegal)
10373     return false;
10374
10375   if (Ptr != Base) {
10376     // Swap base ptr and offset to catch more post-index load / store when
10377     // it's legal. In Thumb2 mode, offset must be an immediate.
10378     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
10379         !Subtarget->isThumb2())
10380       std::swap(Base, Offset);
10381
10382     // Post-indexed load / store update the base pointer.
10383     if (Ptr != Base)
10384       return false;
10385   }
10386
10387   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
10388   return true;
10389 }
10390
10391 void ARMTargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
10392                                                       APInt &KnownZero,
10393                                                       APInt &KnownOne,
10394                                                       const SelectionDAG &DAG,
10395                                                       unsigned Depth) const {
10396   unsigned BitWidth = KnownOne.getBitWidth();
10397   KnownZero = KnownOne = APInt(BitWidth, 0);
10398   switch (Op.getOpcode()) {
10399   default: break;
10400   case ARMISD::ADDC:
10401   case ARMISD::ADDE:
10402   case ARMISD::SUBC:
10403   case ARMISD::SUBE:
10404     // These nodes' second result is a boolean
10405     if (Op.getResNo() == 0)
10406       break;
10407     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
10408     break;
10409   case ARMISD::CMOV: {
10410     // Bits are known zero/one if known on the LHS and RHS.
10411     DAG.computeKnownBits(Op.getOperand(0), KnownZero, KnownOne, Depth+1);
10412     if (KnownZero == 0 && KnownOne == 0) return;
10413
10414     APInt KnownZeroRHS, KnownOneRHS;
10415     DAG.computeKnownBits(Op.getOperand(1), KnownZeroRHS, KnownOneRHS, Depth+1);
10416     KnownZero &= KnownZeroRHS;
10417     KnownOne  &= KnownOneRHS;
10418     return;
10419   }
10420   case ISD::INTRINSIC_W_CHAIN: {
10421     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
10422     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
10423     switch (IntID) {
10424     default: return;
10425     case Intrinsic::arm_ldaex:
10426     case Intrinsic::arm_ldrex: {
10427       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
10428       unsigned MemBits = VT.getScalarType().getSizeInBits();
10429       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
10430       return;
10431     }
10432     }
10433   }
10434   }
10435 }
10436
10437 //===----------------------------------------------------------------------===//
10438 //                           ARM Inline Assembly Support
10439 //===----------------------------------------------------------------------===//
10440
10441 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
10442   // Looking for "rev" which is V6+.
10443   if (!Subtarget->hasV6Ops())
10444     return false;
10445
10446   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10447   std::string AsmStr = IA->getAsmString();
10448   SmallVector<StringRef, 4> AsmPieces;
10449   SplitString(AsmStr, AsmPieces, ";\n");
10450
10451   switch (AsmPieces.size()) {
10452   default: return false;
10453   case 1:
10454     AsmStr = AsmPieces[0];
10455     AsmPieces.clear();
10456     SplitString(AsmStr, AsmPieces, " \t,");
10457
10458     // rev $0, $1
10459     if (AsmPieces.size() == 3 &&
10460         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
10461         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
10462       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10463       if (Ty && Ty->getBitWidth() == 32)
10464         return IntrinsicLowering::LowerToByteSwap(CI);
10465     }
10466     break;
10467   }
10468
10469   return false;
10470 }
10471
10472 /// getConstraintType - Given a constraint letter, return the type of
10473 /// constraint it is for this target.
10474 ARMTargetLowering::ConstraintType
10475 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
10476   if (Constraint.size() == 1) {
10477     switch (Constraint[0]) {
10478     default:  break;
10479     case 'l': return C_RegisterClass;
10480     case 'w': return C_RegisterClass;
10481     case 'h': return C_RegisterClass;
10482     case 'x': return C_RegisterClass;
10483     case 't': return C_RegisterClass;
10484     case 'j': return C_Other; // Constant for movw.
10485       // An address with a single base register. Due to the way we
10486       // currently handle addresses it is the same as an 'r' memory constraint.
10487     case 'Q': return C_Memory;
10488     }
10489   } else if (Constraint.size() == 2) {
10490     switch (Constraint[0]) {
10491     default: break;
10492     // All 'U+' constraints are addresses.
10493     case 'U': return C_Memory;
10494     }
10495   }
10496   return TargetLowering::getConstraintType(Constraint);
10497 }
10498
10499 /// Examine constraint type and operand type and determine a weight value.
10500 /// This object must already have been set up with the operand type
10501 /// and the current alternative constraint selected.
10502 TargetLowering::ConstraintWeight
10503 ARMTargetLowering::getSingleConstraintMatchWeight(
10504     AsmOperandInfo &info, const char *constraint) const {
10505   ConstraintWeight weight = CW_Invalid;
10506   Value *CallOperandVal = info.CallOperandVal;
10507     // If we don't have a value, we can't do a match,
10508     // but allow it at the lowest weight.
10509   if (!CallOperandVal)
10510     return CW_Default;
10511   Type *type = CallOperandVal->getType();
10512   // Look at the constraint type.
10513   switch (*constraint) {
10514   default:
10515     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
10516     break;
10517   case 'l':
10518     if (type->isIntegerTy()) {
10519       if (Subtarget->isThumb())
10520         weight = CW_SpecificReg;
10521       else
10522         weight = CW_Register;
10523     }
10524     break;
10525   case 'w':
10526     if (type->isFloatingPointTy())
10527       weight = CW_Register;
10528     break;
10529   }
10530   return weight;
10531 }
10532
10533 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
10534 RCPair
10535 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10536                                                 MVT VT) const {
10537   if (Constraint.size() == 1) {
10538     // GCC ARM Constraint Letters
10539     switch (Constraint[0]) {
10540     case 'l': // Low regs or general regs.
10541       if (Subtarget->isThumb())
10542         return RCPair(0U, &ARM::tGPRRegClass);
10543       return RCPair(0U, &ARM::GPRRegClass);
10544     case 'h': // High regs or no regs.
10545       if (Subtarget->isThumb())
10546         return RCPair(0U, &ARM::hGPRRegClass);
10547       break;
10548     case 'r':
10549       if (Subtarget->isThumb1Only())
10550         return RCPair(0U, &ARM::tGPRRegClass);
10551       return RCPair(0U, &ARM::GPRRegClass);
10552     case 'w':
10553       if (VT == MVT::Other)
10554         break;
10555       if (VT == MVT::f32)
10556         return RCPair(0U, &ARM::SPRRegClass);
10557       if (VT.getSizeInBits() == 64)
10558         return RCPair(0U, &ARM::DPRRegClass);
10559       if (VT.getSizeInBits() == 128)
10560         return RCPair(0U, &ARM::QPRRegClass);
10561       break;
10562     case 'x':
10563       if (VT == MVT::Other)
10564         break;
10565       if (VT == MVT::f32)
10566         return RCPair(0U, &ARM::SPR_8RegClass);
10567       if (VT.getSizeInBits() == 64)
10568         return RCPair(0U, &ARM::DPR_8RegClass);
10569       if (VT.getSizeInBits() == 128)
10570         return RCPair(0U, &ARM::QPR_8RegClass);
10571       break;
10572     case 't':
10573       if (VT == MVT::f32)
10574         return RCPair(0U, &ARM::SPRRegClass);
10575       break;
10576     }
10577   }
10578   if (StringRef("{cc}").equals_lower(Constraint))
10579     return std::make_pair(unsigned(ARM::CPSR), &ARM::CCRRegClass);
10580
10581   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10582 }
10583
10584 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10585 /// vector.  If it is invalid, don't add anything to Ops.
10586 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10587                                                      std::string &Constraint,
10588                                                      std::vector<SDValue>&Ops,
10589                                                      SelectionDAG &DAG) const {
10590   SDValue Result;
10591
10592   // Currently only support length 1 constraints.
10593   if (Constraint.length() != 1) return;
10594
10595   char ConstraintLetter = Constraint[0];
10596   switch (ConstraintLetter) {
10597   default: break;
10598   case 'j':
10599   case 'I': case 'J': case 'K': case 'L':
10600   case 'M': case 'N': case 'O':
10601     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
10602     if (!C)
10603       return;
10604
10605     int64_t CVal64 = C->getSExtValue();
10606     int CVal = (int) CVal64;
10607     // None of these constraints allow values larger than 32 bits.  Check
10608     // that the value fits in an int.
10609     if (CVal != CVal64)
10610       return;
10611
10612     switch (ConstraintLetter) {
10613       case 'j':
10614         // Constant suitable for movw, must be between 0 and
10615         // 65535.
10616         if (Subtarget->hasV6T2Ops())
10617           if (CVal >= 0 && CVal <= 65535)
10618             break;
10619         return;
10620       case 'I':
10621         if (Subtarget->isThumb1Only()) {
10622           // This must be a constant between 0 and 255, for ADD
10623           // immediates.
10624           if (CVal >= 0 && CVal <= 255)
10625             break;
10626         } else if (Subtarget->isThumb2()) {
10627           // A constant that can be used as an immediate value in a
10628           // data-processing instruction.
10629           if (ARM_AM::getT2SOImmVal(CVal) != -1)
10630             break;
10631         } else {
10632           // A constant that can be used as an immediate value in a
10633           // data-processing instruction.
10634           if (ARM_AM::getSOImmVal(CVal) != -1)
10635             break;
10636         }
10637         return;
10638
10639       case 'J':
10640         if (Subtarget->isThumb()) {  // FIXME thumb2
10641           // This must be a constant between -255 and -1, for negated ADD
10642           // immediates. This can be used in GCC with an "n" modifier that
10643           // prints the negated value, for use with SUB instructions. It is
10644           // not useful otherwise but is implemented for compatibility.
10645           if (CVal >= -255 && CVal <= -1)
10646             break;
10647         } else {
10648           // This must be a constant between -4095 and 4095. It is not clear
10649           // what this constraint is intended for. Implemented for
10650           // compatibility with GCC.
10651           if (CVal >= -4095 && CVal <= 4095)
10652             break;
10653         }
10654         return;
10655
10656       case 'K':
10657         if (Subtarget->isThumb1Only()) {
10658           // A 32-bit value where only one byte has a nonzero value. Exclude
10659           // zero to match GCC. This constraint is used by GCC internally for
10660           // constants that can be loaded with a move/shift combination.
10661           // It is not useful otherwise but is implemented for compatibility.
10662           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
10663             break;
10664         } else if (Subtarget->isThumb2()) {
10665           // A constant whose bitwise inverse can be used as an immediate
10666           // value in a data-processing instruction. This can be used in GCC
10667           // with a "B" modifier that prints the inverted value, for use with
10668           // BIC and MVN instructions. It is not useful otherwise but is
10669           // implemented for compatibility.
10670           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
10671             break;
10672         } else {
10673           // A constant whose bitwise inverse can be used as an immediate
10674           // value in a data-processing instruction. This can be used in GCC
10675           // with a "B" modifier that prints the inverted value, for use with
10676           // BIC and MVN instructions. It is not useful otherwise but is
10677           // implemented for compatibility.
10678           if (ARM_AM::getSOImmVal(~CVal) != -1)
10679             break;
10680         }
10681         return;
10682
10683       case 'L':
10684         if (Subtarget->isThumb1Only()) {
10685           // This must be a constant between -7 and 7,
10686           // for 3-operand ADD/SUB immediate instructions.
10687           if (CVal >= -7 && CVal < 7)
10688             break;
10689         } else if (Subtarget->isThumb2()) {
10690           // A constant whose negation can be used as an immediate value in a
10691           // data-processing instruction. This can be used in GCC with an "n"
10692           // modifier that prints the negated value, for use with SUB
10693           // instructions. It is not useful otherwise but is implemented for
10694           // compatibility.
10695           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
10696             break;
10697         } else {
10698           // A constant whose negation can be used as an immediate value in a
10699           // data-processing instruction. This can be used in GCC with an "n"
10700           // modifier that prints the negated value, for use with SUB
10701           // instructions. It is not useful otherwise but is implemented for
10702           // compatibility.
10703           if (ARM_AM::getSOImmVal(-CVal) != -1)
10704             break;
10705         }
10706         return;
10707
10708       case 'M':
10709         if (Subtarget->isThumb()) { // FIXME thumb2
10710           // This must be a multiple of 4 between 0 and 1020, for
10711           // ADD sp + immediate.
10712           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
10713             break;
10714         } else {
10715           // A power of two or a constant between 0 and 32.  This is used in
10716           // GCC for the shift amount on shifted register operands, but it is
10717           // useful in general for any shift amounts.
10718           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
10719             break;
10720         }
10721         return;
10722
10723       case 'N':
10724         if (Subtarget->isThumb()) {  // FIXME thumb2
10725           // This must be a constant between 0 and 31, for shift amounts.
10726           if (CVal >= 0 && CVal <= 31)
10727             break;
10728         }
10729         return;
10730
10731       case 'O':
10732         if (Subtarget->isThumb()) {  // FIXME thumb2
10733           // This must be a multiple of 4 between -508 and 508, for
10734           // ADD/SUB sp = sp + immediate.
10735           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
10736             break;
10737         }
10738         return;
10739     }
10740     Result = DAG.getTargetConstant(CVal, Op.getValueType());
10741     break;
10742   }
10743
10744   if (Result.getNode()) {
10745     Ops.push_back(Result);
10746     return;
10747   }
10748   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10749 }
10750
10751 SDValue ARMTargetLowering::LowerDivRem(SDValue Op, SelectionDAG &DAG) const {
10752   assert(Subtarget->isTargetAEABI() && "Register-based DivRem lowering only");
10753   unsigned Opcode = Op->getOpcode();
10754   assert((Opcode == ISD::SDIVREM || Opcode == ISD::UDIVREM) &&
10755          "Invalid opcode for Div/Rem lowering");
10756   bool isSigned = (Opcode == ISD::SDIVREM);
10757   EVT VT = Op->getValueType(0);
10758   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
10759
10760   RTLIB::Libcall LC;
10761   switch (VT.getSimpleVT().SimpleTy) {
10762   default: llvm_unreachable("Unexpected request for libcall!");
10763   case MVT::i8:  LC = isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
10764   case MVT::i16: LC = isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
10765   case MVT::i32: LC = isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
10766   case MVT::i64: LC = isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
10767   }
10768
10769   SDValue InChain = DAG.getEntryNode();
10770
10771   TargetLowering::ArgListTy Args;
10772   TargetLowering::ArgListEntry Entry;
10773   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
10774     EVT ArgVT = Op->getOperand(i).getValueType();
10775     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
10776     Entry.Node = Op->getOperand(i);
10777     Entry.Ty = ArgTy;
10778     Entry.isSExt = isSigned;
10779     Entry.isZExt = !isSigned;
10780     Args.push_back(Entry);
10781   }
10782
10783   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
10784                                          getPointerTy());
10785
10786   Type *RetTy = (Type*)StructType::get(Ty, Ty, nullptr);
10787
10788   SDLoc dl(Op);
10789   TargetLowering::CallLoweringInfo CLI(DAG);
10790   CLI.setDebugLoc(dl).setChain(InChain)
10791     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
10792     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
10793
10794   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
10795   return CallInfo.first;
10796 }
10797
10798 SDValue
10799 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
10800   assert(Subtarget->isTargetWindows() && "unsupported target platform");
10801   SDLoc DL(Op);
10802
10803   // Get the inputs.
10804   SDValue Chain = Op.getOperand(0);
10805   SDValue Size  = Op.getOperand(1);
10806
10807   SDValue Words = DAG.getNode(ISD::SRL, DL, MVT::i32, Size,
10808                               DAG.getConstant(2, MVT::i32));
10809
10810   SDValue Flag;
10811   Chain = DAG.getCopyToReg(Chain, DL, ARM::R4, Words, Flag);
10812   Flag = Chain.getValue(1);
10813
10814   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10815   Chain = DAG.getNode(ARMISD::WIN__CHKSTK, DL, NodeTys, Chain, Flag);
10816
10817   SDValue NewSP = DAG.getCopyFromReg(Chain, DL, ARM::SP, MVT::i32);
10818   Chain = NewSP.getValue(1);
10819
10820   SDValue Ops[2] = { NewSP, Chain };
10821   return DAG.getMergeValues(Ops, DL);
10822 }
10823
10824 SDValue ARMTargetLowering::LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const {
10825   assert(Op.getValueType() == MVT::f64 && Subtarget->isFPOnlySP() &&
10826          "Unexpected type for custom-lowering FP_EXTEND");
10827
10828   RTLIB::Libcall LC;
10829   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
10830
10831   SDValue SrcVal = Op.getOperand(0);
10832   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
10833                      /*isSigned*/ false, SDLoc(Op)).first;
10834 }
10835
10836 SDValue ARMTargetLowering::LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const {
10837   assert(Op.getOperand(0).getValueType() == MVT::f64 &&
10838          Subtarget->isFPOnlySP() &&
10839          "Unexpected type for custom-lowering FP_ROUND");
10840
10841   RTLIB::Libcall LC;
10842   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
10843
10844   SDValue SrcVal = Op.getOperand(0);
10845   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
10846                      /*isSigned*/ false, SDLoc(Op)).first;
10847 }
10848
10849 bool
10850 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
10851   // The ARM target isn't yet aware of offsets.
10852   return false;
10853 }
10854
10855 bool ARM::isBitFieldInvertedMask(unsigned v) {
10856   if (v == 0xffffffff)
10857     return false;
10858
10859   // there can be 1's on either or both "outsides", all the "inside"
10860   // bits must be 0's
10861   unsigned TO = CountTrailingOnes_32(v);
10862   unsigned LO = CountLeadingOnes_32(v);
10863   v = (v >> TO) << TO;
10864   v = (v << LO) >> LO;
10865   return v == 0;
10866 }
10867
10868 /// isFPImmLegal - Returns true if the target can instruction select the
10869 /// specified FP immediate natively. If false, the legalizer will
10870 /// materialize the FP immediate as a load from a constant pool.
10871 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
10872   if (!Subtarget->hasVFP3())
10873     return false;
10874   if (VT == MVT::f32)
10875     return ARM_AM::getFP32Imm(Imm) != -1;
10876   if (VT == MVT::f64 && !Subtarget->isFPOnlySP())
10877     return ARM_AM::getFP64Imm(Imm) != -1;
10878   return false;
10879 }
10880
10881 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
10882 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
10883 /// specified in the intrinsic calls.
10884 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
10885                                            const CallInst &I,
10886                                            unsigned Intrinsic) const {
10887   switch (Intrinsic) {
10888   case Intrinsic::arm_neon_vld1:
10889   case Intrinsic::arm_neon_vld2:
10890   case Intrinsic::arm_neon_vld3:
10891   case Intrinsic::arm_neon_vld4:
10892   case Intrinsic::arm_neon_vld2lane:
10893   case Intrinsic::arm_neon_vld3lane:
10894   case Intrinsic::arm_neon_vld4lane: {
10895     Info.opc = ISD::INTRINSIC_W_CHAIN;
10896     // Conservatively set memVT to the entire set of vectors loaded.
10897     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
10898     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10899     Info.ptrVal = I.getArgOperand(0);
10900     Info.offset = 0;
10901     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10902     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10903     Info.vol = false; // volatile loads with NEON intrinsics not supported
10904     Info.readMem = true;
10905     Info.writeMem = false;
10906     return true;
10907   }
10908   case Intrinsic::arm_neon_vst1:
10909   case Intrinsic::arm_neon_vst2:
10910   case Intrinsic::arm_neon_vst3:
10911   case Intrinsic::arm_neon_vst4:
10912   case Intrinsic::arm_neon_vst2lane:
10913   case Intrinsic::arm_neon_vst3lane:
10914   case Intrinsic::arm_neon_vst4lane: {
10915     Info.opc = ISD::INTRINSIC_VOID;
10916     // Conservatively set memVT to the entire set of vectors stored.
10917     unsigned NumElts = 0;
10918     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
10919       Type *ArgTy = I.getArgOperand(ArgI)->getType();
10920       if (!ArgTy->isVectorTy())
10921         break;
10922       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
10923     }
10924     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10925     Info.ptrVal = I.getArgOperand(0);
10926     Info.offset = 0;
10927     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10928     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10929     Info.vol = false; // volatile stores with NEON intrinsics not supported
10930     Info.readMem = false;
10931     Info.writeMem = true;
10932     return true;
10933   }
10934   case Intrinsic::arm_ldaex:
10935   case Intrinsic::arm_ldrex: {
10936     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
10937     Info.opc = ISD::INTRINSIC_W_CHAIN;
10938     Info.memVT = MVT::getVT(PtrTy->getElementType());
10939     Info.ptrVal = I.getArgOperand(0);
10940     Info.offset = 0;
10941     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10942     Info.vol = true;
10943     Info.readMem = true;
10944     Info.writeMem = false;
10945     return true;
10946   }
10947   case Intrinsic::arm_stlex:
10948   case Intrinsic::arm_strex: {
10949     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
10950     Info.opc = ISD::INTRINSIC_W_CHAIN;
10951     Info.memVT = MVT::getVT(PtrTy->getElementType());
10952     Info.ptrVal = I.getArgOperand(1);
10953     Info.offset = 0;
10954     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10955     Info.vol = true;
10956     Info.readMem = false;
10957     Info.writeMem = true;
10958     return true;
10959   }
10960   case Intrinsic::arm_stlexd:
10961   case Intrinsic::arm_strexd: {
10962     Info.opc = ISD::INTRINSIC_W_CHAIN;
10963     Info.memVT = MVT::i64;
10964     Info.ptrVal = I.getArgOperand(2);
10965     Info.offset = 0;
10966     Info.align = 8;
10967     Info.vol = true;
10968     Info.readMem = false;
10969     Info.writeMem = true;
10970     return true;
10971   }
10972   case Intrinsic::arm_ldaexd:
10973   case Intrinsic::arm_ldrexd: {
10974     Info.opc = ISD::INTRINSIC_W_CHAIN;
10975     Info.memVT = MVT::i64;
10976     Info.ptrVal = I.getArgOperand(0);
10977     Info.offset = 0;
10978     Info.align = 8;
10979     Info.vol = true;
10980     Info.readMem = true;
10981     Info.writeMem = false;
10982     return true;
10983   }
10984   default:
10985     break;
10986   }
10987
10988   return false;
10989 }
10990
10991 /// \brief Returns true if it is beneficial to convert a load of a constant
10992 /// to just the constant itself.
10993 bool ARMTargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
10994                                                           Type *Ty) const {
10995   assert(Ty->isIntegerTy());
10996
10997   unsigned Bits = Ty->getPrimitiveSizeInBits();
10998   if (Bits == 0 || Bits > 32)
10999     return false;
11000   return true;
11001 }
11002
11003 bool ARMTargetLowering::hasLoadLinkedStoreConditional() const { return true; }
11004
11005 Instruction* ARMTargetLowering::makeDMB(IRBuilder<> &Builder,
11006                                         ARM_MB::MemBOpt Domain) const {
11007   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11008
11009   // First, if the target has no DMB, see what fallback we can use.
11010   if (!Subtarget->hasDataBarrier()) {
11011     // Some ARMv6 cpus can support data barriers with an mcr instruction.
11012     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
11013     // here.
11014     if (Subtarget->hasV6Ops() && !Subtarget->isThumb()) {
11015       Function *MCR = llvm::Intrinsic::getDeclaration(M, Intrinsic::arm_mcr);
11016       Value* args[6] = {Builder.getInt32(15), Builder.getInt32(0),
11017                         Builder.getInt32(0), Builder.getInt32(7),
11018                         Builder.getInt32(10), Builder.getInt32(5)};
11019       return Builder.CreateCall(MCR, args);
11020     } else {
11021       // Instead of using barriers, atomic accesses on these subtargets use
11022       // libcalls.
11023       llvm_unreachable("makeDMB on a target so old that it has no barriers");
11024     }
11025   } else {
11026     Function *DMB = llvm::Intrinsic::getDeclaration(M, Intrinsic::arm_dmb);
11027     // Only a full system barrier exists in the M-class architectures.
11028     Domain = Subtarget->isMClass() ? ARM_MB::SY : Domain;
11029     Constant *CDomain = Builder.getInt32(Domain);
11030     return Builder.CreateCall(DMB, CDomain);
11031   }
11032 }
11033
11034 // Based on http://www.cl.cam.ac.uk/~pes20/cpp/cpp0xmappings.html
11035 Instruction* ARMTargetLowering::emitLeadingFence(IRBuilder<> &Builder,
11036                                          AtomicOrdering Ord, bool IsStore,
11037                                          bool IsLoad) const {
11038   if (!getInsertFencesForAtomic())
11039     return nullptr;
11040
11041   switch (Ord) {
11042   case NotAtomic:
11043   case Unordered:
11044     llvm_unreachable("Invalid fence: unordered/non-atomic");
11045   case Monotonic:
11046   case Acquire:
11047     return nullptr; // Nothing to do
11048   case SequentiallyConsistent:
11049     if (!IsStore)
11050       return nullptr; // Nothing to do
11051     /*FALLTHROUGH*/
11052   case Release:
11053   case AcquireRelease:
11054     if (Subtarget->isSwift())
11055       return makeDMB(Builder, ARM_MB::ISHST);
11056     // FIXME: add a comment with a link to documentation justifying this.
11057     else
11058       return makeDMB(Builder, ARM_MB::ISH);
11059   }
11060   llvm_unreachable("Unknown fence ordering in emitLeadingFence");
11061 }
11062
11063 Instruction* ARMTargetLowering::emitTrailingFence(IRBuilder<> &Builder,
11064                                           AtomicOrdering Ord, bool IsStore,
11065                                           bool IsLoad) const {
11066   if (!getInsertFencesForAtomic())
11067     return nullptr;
11068
11069   switch (Ord) {
11070   case NotAtomic:
11071   case Unordered:
11072     llvm_unreachable("Invalid fence: unordered/not-atomic");
11073   case Monotonic:
11074   case Release:
11075     return nullptr; // Nothing to do
11076   case Acquire:
11077   case AcquireRelease:
11078   case SequentiallyConsistent:
11079     return makeDMB(Builder, ARM_MB::ISH);
11080   }
11081   llvm_unreachable("Unknown fence ordering in emitTrailingFence");
11082 }
11083
11084 // Loads and stores less than 64-bits are already atomic; ones above that
11085 // are doomed anyway, so defer to the default libcall and blame the OS when
11086 // things go wrong. Cortex M doesn't have ldrexd/strexd though, so don't emit
11087 // anything for those.
11088 bool ARMTargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
11089   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
11090   return (Size == 64) && !Subtarget->isMClass();
11091 }
11092
11093 // Loads and stores less than 64-bits are already atomic; ones above that
11094 // are doomed anyway, so defer to the default libcall and blame the OS when
11095 // things go wrong. Cortex M doesn't have ldrexd/strexd though, so don't emit
11096 // anything for those.
11097 // FIXME: ldrd and strd are atomic if the CPU has LPAE (e.g. A15 has that
11098 // guarantee, see DDI0406C ARM architecture reference manual,
11099 // sections A8.8.72-74 LDRD)
11100 bool ARMTargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
11101   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
11102   return (Size == 64) && !Subtarget->isMClass();
11103 }
11104
11105 // For the real atomic operations, we have ldrex/strex up to 32 bits,
11106 // and up to 64 bits on the non-M profiles
11107 bool ARMTargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
11108   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
11109   return Size <= (Subtarget->isMClass() ? 32U : 64U);
11110 }
11111
11112 // This has so far only been implemented for MachO.
11113 bool ARMTargetLowering::useLoadStackGuardNode() const {
11114   return Subtarget->isTargetMachO();
11115 }
11116
11117 bool ARMTargetLowering::canCombineStoreAndExtract(Type *VectorTy, Value *Idx,
11118                                                   unsigned &Cost) const {
11119   // If we do not have NEON, vector types are not natively supported.
11120   if (!Subtarget->hasNEON())
11121     return false;
11122
11123   // Floating point values and vector values map to the same register file.
11124   // Therefore, althought we could do a store extract of a vector type, this is
11125   // better to leave at float as we have more freedom in the addressing mode for
11126   // those.
11127   if (VectorTy->isFPOrFPVectorTy())
11128     return false;
11129
11130   // If the index is unknown at compile time, this is very expensive to lower
11131   // and it is not possible to combine the store with the extract.
11132   if (!isa<ConstantInt>(Idx))
11133     return false;
11134
11135   assert(VectorTy->isVectorTy() && "VectorTy is not a vector type");
11136   unsigned BitWidth = cast<VectorType>(VectorTy)->getBitWidth();
11137   // We can do a store + vector extract on any vector that fits perfectly in a D
11138   // or Q register.
11139   if (BitWidth == 64 || BitWidth == 128) {
11140     Cost = 0;
11141     return true;
11142   }
11143   return false;
11144 }
11145
11146 Value *ARMTargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
11147                                          AtomicOrdering Ord) const {
11148   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11149   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
11150   bool IsAcquire = isAtLeastAcquire(Ord);
11151
11152   // Since i64 isn't legal and intrinsics don't get type-lowered, the ldrexd
11153   // intrinsic must return {i32, i32} and we have to recombine them into a
11154   // single i64 here.
11155   if (ValTy->getPrimitiveSizeInBits() == 64) {
11156     Intrinsic::ID Int =
11157         IsAcquire ? Intrinsic::arm_ldaexd : Intrinsic::arm_ldrexd;
11158     Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int);
11159
11160     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
11161     Value *LoHi = Builder.CreateCall(Ldrex, Addr, "lohi");
11162
11163     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
11164     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
11165     if (!Subtarget->isLittle())
11166       std::swap (Lo, Hi);
11167     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
11168     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
11169     return Builder.CreateOr(
11170         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 32)), "val64");
11171   }
11172
11173   Type *Tys[] = { Addr->getType() };
11174   Intrinsic::ID Int = IsAcquire ? Intrinsic::arm_ldaex : Intrinsic::arm_ldrex;
11175   Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int, Tys);
11176
11177   return Builder.CreateTruncOrBitCast(
11178       Builder.CreateCall(Ldrex, Addr),
11179       cast<PointerType>(Addr->getType())->getElementType());
11180 }
11181
11182 Value *ARMTargetLowering::emitStoreConditional(IRBuilder<> &Builder, Value *Val,
11183                                                Value *Addr,
11184                                                AtomicOrdering Ord) const {
11185   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11186   bool IsRelease = isAtLeastRelease(Ord);
11187
11188   // Since the intrinsics must have legal type, the i64 intrinsics take two
11189   // parameters: "i32, i32". We must marshal Val into the appropriate form
11190   // before the call.
11191   if (Val->getType()->getPrimitiveSizeInBits() == 64) {
11192     Intrinsic::ID Int =
11193         IsRelease ? Intrinsic::arm_stlexd : Intrinsic::arm_strexd;
11194     Function *Strex = Intrinsic::getDeclaration(M, Int);
11195     Type *Int32Ty = Type::getInt32Ty(M->getContext());
11196
11197     Value *Lo = Builder.CreateTrunc(Val, Int32Ty, "lo");
11198     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 32), Int32Ty, "hi");
11199     if (!Subtarget->isLittle())
11200       std::swap (Lo, Hi);
11201     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
11202     return Builder.CreateCall3(Strex, Lo, Hi, Addr);
11203   }
11204
11205   Intrinsic::ID Int = IsRelease ? Intrinsic::arm_stlex : Intrinsic::arm_strex;
11206   Type *Tys[] = { Addr->getType() };
11207   Function *Strex = Intrinsic::getDeclaration(M, Int, Tys);
11208
11209   return Builder.CreateCall2(
11210       Strex, Builder.CreateZExtOrBitCast(
11211                  Val, Strex->getFunctionType()->getParamType(0)),
11212       Addr);
11213 }
11214
11215 enum HABaseType {
11216   HA_UNKNOWN = 0,
11217   HA_FLOAT,
11218   HA_DOUBLE,
11219   HA_VECT64,
11220   HA_VECT128
11221 };
11222
11223 static bool isHomogeneousAggregate(Type *Ty, HABaseType &Base,
11224                                    uint64_t &Members) {
11225   if (const StructType *ST = dyn_cast<StructType>(Ty)) {
11226     for (unsigned i = 0; i < ST->getNumElements(); ++i) {
11227       uint64_t SubMembers = 0;
11228       if (!isHomogeneousAggregate(ST->getElementType(i), Base, SubMembers))
11229         return false;
11230       Members += SubMembers;
11231     }
11232   } else if (const ArrayType *AT = dyn_cast<ArrayType>(Ty)) {
11233     uint64_t SubMembers = 0;
11234     if (!isHomogeneousAggregate(AT->getElementType(), Base, SubMembers))
11235       return false;
11236     Members += SubMembers * AT->getNumElements();
11237   } else if (Ty->isFloatTy()) {
11238     if (Base != HA_UNKNOWN && Base != HA_FLOAT)
11239       return false;
11240     Members = 1;
11241     Base = HA_FLOAT;
11242   } else if (Ty->isDoubleTy()) {
11243     if (Base != HA_UNKNOWN && Base != HA_DOUBLE)
11244       return false;
11245     Members = 1;
11246     Base = HA_DOUBLE;
11247   } else if (const VectorType *VT = dyn_cast<VectorType>(Ty)) {
11248     Members = 1;
11249     switch (Base) {
11250     case HA_FLOAT:
11251     case HA_DOUBLE:
11252       return false;
11253     case HA_VECT64:
11254       return VT->getBitWidth() == 64;
11255     case HA_VECT128:
11256       return VT->getBitWidth() == 128;
11257     case HA_UNKNOWN:
11258       switch (VT->getBitWidth()) {
11259       case 64:
11260         Base = HA_VECT64;
11261         return true;
11262       case 128:
11263         Base = HA_VECT128;
11264         return true;
11265       default:
11266         return false;
11267       }
11268     }
11269   }
11270
11271   return (Members > 0 && Members <= 4);
11272 }
11273
11274 /// \brief Return true if a type is an AAPCS-VFP homogeneous aggregate.
11275 bool ARMTargetLowering::functionArgumentNeedsConsecutiveRegisters(
11276     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
11277   if (getEffectiveCallingConv(CallConv, isVarArg) !=
11278       CallingConv::ARM_AAPCS_VFP)
11279     return false;
11280
11281   HABaseType Base = HA_UNKNOWN;
11282   uint64_t Members = 0;
11283   bool result = isHomogeneousAggregate(Ty, Base, Members);
11284   DEBUG(dbgs() << "isHA: " << result << " "; Ty->dump());
11285   return result;
11286 }