lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMISelLowering.h"
  16 #include "ARMCallingConv.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMPerfectShuffle.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/CodeGen/CallingConvLower.h"
  27 #include "llvm/CodeGen/IntrinsicLowering.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/IR/CallingConv.h"
  36 #include "llvm/IR/Constants.h"
  37 #include "llvm/IR/Function.h"
  38 #include "llvm/IR/GlobalValue.h"
  39 #include "llvm/IR/IRBuilder.h"
  40 #include "llvm/IR/Instruction.h"
  41 #include "llvm/IR/Instructions.h"
  42 #include "llvm/IR/Intrinsics.h"
  43 #include "llvm/IR/Type.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/Debug.h"
  47 #include "llvm/Support/ErrorHandling.h"
  48 #include "llvm/Support/MathExtras.h"
  49 #include "llvm/Target/TargetOptions.h"
  50 #include <utility>
  51 using namespace llvm;
  52
  53 #define DEBUG_TYPE "arm-isel"
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  57 STATISTIC(NumLoopByVals, "Number of loops generated for byval arguments");
  58
  59 cl::opt<bool>
  60 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  61   cl::desc("Generate calls via indirect call instructions"),
  62   cl::init(false));
  63
  64 static cl::opt<bool>
  65 ARMInterworking("arm-interworking", cl::Hidden,
  66   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  67   cl::init(true));
  68
  69 namespace {
  70   class ARMCCState : public CCState {
  71   public:
  72     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  73                const TargetMachine &TM, SmallVectorImpl<CCValAssign> &locs,
  74                LLVMContext &C, ParmContext PC)
  75         : CCState(CC, isVarArg, MF, TM, locs, C) {
  76       assert(((PC == Call) || (PC == Prologue)) &&
  77              "ARMCCState users must specify whether their context is call"
  78              "or prologue generation.");
  79       CallOrPrologue = PC;
  80     }
  81   };
  82 }
  83
  84 // The APCS parameter registers.
  85 static const MCPhysReg GPRArgRegs[] = {
  86   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  87 };
  88
  89 void ARMTargetLowering::addTypeForNEON(MVT VT, MVT PromotedLdStVT,
  90                                        MVT PromotedBitwiseVT) {
  91   if (VT != PromotedLdStVT) {
  92     setOperationAction(ISD::LOAD, VT, Promote);
  93     AddPromotedToType (ISD::LOAD, VT, PromotedLdStVT);
  94
  95     setOperationAction(ISD::STORE, VT, Promote);
  96     AddPromotedToType (ISD::STORE, VT, PromotedLdStVT);
  97   }
  98
  99   MVT ElemTy = VT.getVectorElementType();
 100   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 101     setOperationAction(ISD::SETCC, VT, Custom);
 102   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 103   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 104   if (ElemTy == MVT::i32) {
 105     setOperationAction(ISD::SINT_TO_FP, VT, Custom);
 106     setOperationAction(ISD::UINT_TO_FP, VT, Custom);
 107     setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 108     setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 109   } else {
 110     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR,      VT, Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE,    VT, Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS,    VT, Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
 119   setOperationAction(ISD::SELECT,            VT, Expand);
 120   setOperationAction(ISD::SELECT_CC,         VT, Expand);
 121   setOperationAction(ISD::VSELECT,           VT, Expand);
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 123   if (VT.isInteger()) {
 124     setOperationAction(ISD::SHL, VT, Custom);
 125     setOperationAction(ISD::SRA, VT, Custom);
 126     setOperationAction(ISD::SRL, VT, Custom);
 127   }
 128
 129   // Promote all bit-wise operations.
 130   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 131     setOperationAction(ISD::AND, VT, Promote);
 132     AddPromotedToType (ISD::AND, VT, PromotedBitwiseVT);
 133     setOperationAction(ISD::OR,  VT, Promote);
 134     AddPromotedToType (ISD::OR,  VT, PromotedBitwiseVT);
 135     setOperationAction(ISD::XOR, VT, Promote);
 136     AddPromotedToType (ISD::XOR, VT, PromotedBitwiseVT);
 137   }
 138
 139   // Neon does not support vector divide/remainder operations.
 140   setOperationAction(ISD::SDIV, VT, Expand);
 141   setOperationAction(ISD::UDIV, VT, Expand);
 142   setOperationAction(ISD::FDIV, VT, Expand);
 143   setOperationAction(ISD::SREM, VT, Expand);
 144   setOperationAction(ISD::UREM, VT, Expand);
 145   setOperationAction(ISD::FREM, VT, Expand);
 146 }
 147
 148 void ARMTargetLowering::addDRTypeForNEON(MVT VT) {
 149   addRegisterClass(VT, &ARM::DPRRegClass);
 150   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 151 }
 152
 153 void ARMTargetLowering::addQRTypeForNEON(MVT VT) {
 154   addRegisterClass(VT, &ARM::DPairRegClass);
 155   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 156 }
 157
 158 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 159   if (TM.getSubtarget<ARMSubtarget>().isTargetMachO())
 160     return new TargetLoweringObjectFileMachO();
 161
 162   return new ARMElfTargetObjectFile();
 163 }
 164
 165 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 166     : TargetLowering(TM, createTLOF(TM)) {
 167   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 168   RegInfo = TM.getRegisterInfo();
 169   Itins = TM.getInstrItineraryData();
 170
 171   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 172
 173   if (Subtarget->isTargetMachO()) {
 174     // Uses VFP for Thumb libfuncs if available.
 175     if (Subtarget->isThumb() && Subtarget->hasVFP2() &&
 176         Subtarget->hasARMOps() && !TM.Options.UseSoftFloat) {
 177       // Single-precision floating-point arithmetic.
 178       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 179       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 180       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 181       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 182
 183       // Double-precision floating-point arithmetic.
 184       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 185       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 186       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 187       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 188
 189       // Single-precision comparisons.
 190       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 191       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 192       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 193       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 194       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 195       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 196       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 197       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 198
 199       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 207
 208       // Double-precision comparisons.
 209       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 210       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 211       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 212       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 213       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 214       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 215       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 216       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 217
 218       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 224       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 225       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 226
 227       // Floating-point to integer conversions.
 228       // i64 conversions are done via library routines even when generating VFP
 229       // instructions, so use the same ones.
 230       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 231       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 232       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 233       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 234
 235       // Conversions between floating types.
 236       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 237       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 238
 239       // Integer to floating-point conversions.
 240       // i64 conversions are done via library routines even when generating VFP
 241       // instructions, so use the same ones.
 242       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 243       // e.g., __floatunsidf vs. __floatunssidfvfp.
 244       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 245       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 246       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 247       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 248     }
 249   }
 250
 251   // These libcalls are not available in 32-bit.
 252   setLibcallName(RTLIB::SHL_I128, nullptr);
 253   setLibcallName(RTLIB::SRL_I128, nullptr);
 254   setLibcallName(RTLIB::SRA_I128, nullptr);
 255
 256   if (Subtarget->isAAPCS_ABI() && !Subtarget->isTargetMachO() &&
 257       !Subtarget->isTargetWindows()) {
 258     // Double-precision floating-point arithmetic helper functions
 259     // RTABI chapter 4.1.2, Table 2
 260     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 261     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 262     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 263     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 264     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 265     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 266     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 267     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 268
 269     // Double-precision floating-point comparison helper functions
 270     // RTABI chapter 4.1.2, Table 3
 271     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 272     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 273     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 274     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 275     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 276     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 277     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 278     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 279     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 280     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 281     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 282     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 283     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 284     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 285     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 286     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 287     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 288     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 289     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 290     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 291     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 292     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 293     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 294     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 295
 296     // Single-precision floating-point arithmetic helper functions
 297     // RTABI chapter 4.1.2, Table 4
 298     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 299     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 300     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 301     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 302     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 303     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 304     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 305     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 306
 307     // Single-precision floating-point comparison helper functions
 308     // RTABI chapter 4.1.2, Table 5
 309     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 310     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 311     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 312     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 313     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 314     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 315     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 316     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 317     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 318     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 319     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 320     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 321     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 322     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 323     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 324     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 325     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 326     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 327     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 328     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 329     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 330     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 333
 334     // Floating-point to integer conversions.
 335     // RTABI chapter 4.1.2, Table 6
 336     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 337     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 338     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 339     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 340     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 341     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 342     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 343     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 344     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 345     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 346     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 347     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 348     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 349     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 350     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 351     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 352
 353     // Conversions between floating types.
 354     // RTABI chapter 4.1.2, Table 7
 355     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 356     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 357     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 359
 360     // Integer to floating-point conversions.
 361     // RTABI chapter 4.1.2, Table 8
 362     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 363     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 364     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 365     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 366     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 367     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 368     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 369     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 370     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 371     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 372     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 373     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 376     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 378
 379     // Long long helper functions
 380     // RTABI chapter 4.2, Table 9
 381     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 382     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 383     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 384     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 385     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 386     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 387     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 388     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 391
 392     // Integer division functions
 393     // RTABI chapter 4.3.1
 394     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 395     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 396     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 397     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 398     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 399     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 400     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 401     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 402     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 403     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 404     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 405     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 406     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 407     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 408     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 409     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 410
 411     // Memory operations
 412     // RTABI chapter 4.3.4
 413     setLibcallName(RTLIB::MEMCPY,  "__aeabi_memcpy");
 414     setLibcallName(RTLIB::MEMMOVE, "__aeabi_memmove");
 415     setLibcallName(RTLIB::MEMSET,  "__aeabi_memset");
 416     setLibcallCallingConv(RTLIB::MEMCPY, CallingConv::ARM_AAPCS);
 417     setLibcallCallingConv(RTLIB::MEMMOVE, CallingConv::ARM_AAPCS);
 418     setLibcallCallingConv(RTLIB::MEMSET, CallingConv::ARM_AAPCS);
 419   }
 420
 421   // Use divmod compiler-rt calls for iOS 5.0 and later.
 422   if (Subtarget->getTargetTriple().isiOS() &&
 423       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 424     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 425     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 426   }
 427
 428   if (Subtarget->isThumb1Only())
 429     addRegisterClass(MVT::i32, &ARM::tGPRRegClass);
 430   else
 431     addRegisterClass(MVT::i32, &ARM::GPRRegClass);
 432   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 433       !Subtarget->isThumb1Only()) {
 434     addRegisterClass(MVT::f32, &ARM::SPRRegClass);
 435     if (!Subtarget->isFPOnlySP())
 436       addRegisterClass(MVT::f64, &ARM::DPRRegClass);
 437
 438     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 439   }
 440
 441   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 442        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 443     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 444          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 445       setTruncStoreAction((MVT::SimpleValueType)VT,
 446                           (MVT::SimpleValueType)InnerVT, Expand);
 447     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 448     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 449     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 450
 451     setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 452     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 453     setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 454     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 455   }
 456
 457   setOperationAction(ISD::ConstantFP, MVT::f32, Custom);
 458   setOperationAction(ISD::ConstantFP, MVT::f64, Custom);
 459
 460   if (Subtarget->hasNEON()) {
 461     addDRTypeForNEON(MVT::v2f32);
 462     addDRTypeForNEON(MVT::v8i8);
 463     addDRTypeForNEON(MVT::v4i16);
 464     addDRTypeForNEON(MVT::v2i32);
 465     addDRTypeForNEON(MVT::v1i64);
 466
 467     addQRTypeForNEON(MVT::v4f32);
 468     addQRTypeForNEON(MVT::v2f64);
 469     addQRTypeForNEON(MVT::v16i8);
 470     addQRTypeForNEON(MVT::v8i16);
 471     addQRTypeForNEON(MVT::v4i32);
 472     addQRTypeForNEON(MVT::v2i64);
 473
 474     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 475     // neither Neon nor VFP support any arithmetic operations on it.
 476     // The same with v4f32. But keep in mind that vadd, vsub, vmul are natively
 477     // supported for v4f32.
 478     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 479     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 480     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 481     // FIXME: Code duplication: FDIV and FREM are expanded always, see
 482     // ARMTargetLowering::addTypeForNEON method for details.
 483     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 484     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 485     // FIXME: Create unittest.
 486     // In another words, find a way when "copysign" appears in DAG with vector
 487     // operands.
 488     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 489     // FIXME: Code duplication: SETCC has custom operation action, see
 490     // ARMTargetLowering::addTypeForNEON method for details.
 491     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 492     // FIXME: Create unittest for FNEG and for FABS.
 493     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 494     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 495     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 496     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 497     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 498     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 499     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 500     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 501     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 502     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 503     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 504     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 505     // FIXME: Create unittest for FCEIL, FTRUNC, FRINT, FNEARBYINT, FFLOOR.
 506     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 507     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 508     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 509     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 510     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 511     setOperationAction(ISD::FMA, MVT::v2f64, Expand);
 512
 513     setOperationAction(ISD::FSQRT, MVT::v4f32, Expand);
 514     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 515     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 516     setOperationAction(ISD::FPOWI, MVT::v4f32, Expand);
 517     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 518     setOperationAction(ISD::FLOG, MVT::v4f32, Expand);
 519     setOperationAction(ISD::FLOG2, MVT::v4f32, Expand);
 520     setOperationAction(ISD::FLOG10, MVT::v4f32, Expand);
 521     setOperationAction(ISD::FEXP, MVT::v4f32, Expand);
 522     setOperationAction(ISD::FEXP2, MVT::v4f32, Expand);
 523     setOperationAction(ISD::FCEIL, MVT::v4f32, Expand);
 524     setOperationAction(ISD::FTRUNC, MVT::v4f32, Expand);
 525     setOperationAction(ISD::FRINT, MVT::v4f32, Expand);
 526     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Expand);
 527     setOperationAction(ISD::FFLOOR, MVT::v4f32, Expand);
 528
 529     // Mark v2f32 intrinsics.
 530     setOperationAction(ISD::FSQRT, MVT::v2f32, Expand);
 531     setOperationAction(ISD::FSIN, MVT::v2f32, Expand);
 532     setOperationAction(ISD::FCOS, MVT::v2f32, Expand);
 533     setOperationAction(ISD::FPOWI, MVT::v2f32, Expand);
 534     setOperationAction(ISD::FPOW, MVT::v2f32, Expand);
 535     setOperationAction(ISD::FLOG, MVT::v2f32, Expand);
 536     setOperationAction(ISD::FLOG2, MVT::v2f32, Expand);
 537     setOperationAction(ISD::FLOG10, MVT::v2f32, Expand);
 538     setOperationAction(ISD::FEXP, MVT::v2f32, Expand);
 539     setOperationAction(ISD::FEXP2, MVT::v2f32, Expand);
 540     setOperationAction(ISD::FCEIL, MVT::v2f32, Expand);
 541     setOperationAction(ISD::FTRUNC, MVT::v2f32, Expand);
 542     setOperationAction(ISD::FRINT, MVT::v2f32, Expand);
 543     setOperationAction(ISD::FNEARBYINT, MVT::v2f32, Expand);
 544     setOperationAction(ISD::FFLOOR, MVT::v2f32, Expand);
 545
 546     // Neon does not support some operations on v1i64 and v2i64 types.
 547     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 548     // Custom handling for some quad-vector types to detect VMULL.
 549     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 550     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 551     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 552     // Custom handling for some vector types to avoid expensive expansions
 553     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 554     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 555     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 556     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 557     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 558     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 559     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 560     // a destination type that is wider than the source, and nor does
 561     // it have a FP_TO_[SU]INT instruction with a narrower destination than
 562     // source.
 563     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 564     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 565     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 566     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 567
 568     setOperationAction(ISD::FP_ROUND,   MVT::v2f32, Expand);
 569     setOperationAction(ISD::FP_EXTEND,  MVT::v2f64, Expand);
 570
 571     // NEON does not have single instruction CTPOP for vectors with element
 572     // types wider than 8-bits.  However, custom lowering can leverage the
 573     // v8i8/v16i8 vcnt instruction.
 574     setOperationAction(ISD::CTPOP,      MVT::v2i32, Custom);
 575     setOperationAction(ISD::CTPOP,      MVT::v4i32, Custom);
 576     setOperationAction(ISD::CTPOP,      MVT::v4i16, Custom);
 577     setOperationAction(ISD::CTPOP,      MVT::v8i16, Custom);
 578
 579     // NEON only has FMA instructions as of VFP4.
 580     if (!Subtarget->hasVFP4()) {
 581       setOperationAction(ISD::FMA, MVT::v2f32, Expand);
 582       setOperationAction(ISD::FMA, MVT::v4f32, Expand);
 583     }
 584
 585     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 586     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 587     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 588     setTargetDAGCombine(ISD::SHL);
 589     setTargetDAGCombine(ISD::SRL);
 590     setTargetDAGCombine(ISD::SRA);
 591     setTargetDAGCombine(ISD::SIGN_EXTEND);
 592     setTargetDAGCombine(ISD::ZERO_EXTEND);
 593     setTargetDAGCombine(ISD::ANY_EXTEND);
 594     setTargetDAGCombine(ISD::SELECT_CC);
 595     setTargetDAGCombine(ISD::BUILD_VECTOR);
 596     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 597     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 598     setTargetDAGCombine(ISD::STORE);
 599     setTargetDAGCombine(ISD::FP_TO_SINT);
 600     setTargetDAGCombine(ISD::FP_TO_UINT);
 601     setTargetDAGCombine(ISD::FDIV);
 602
 603     // It is legal to extload from v4i8 to v4i16 or v4i32.
 604     MVT Tys[6] = {MVT::v8i8, MVT::v4i8, MVT::v2i8,
 605                   MVT::v4i16, MVT::v2i16,
 606                   MVT::v2i32};
 607     for (unsigned i = 0; i < 6; ++i) {
 608       setLoadExtAction(ISD::EXTLOAD, Tys[i], Legal);
 609       setLoadExtAction(ISD::ZEXTLOAD, Tys[i], Legal);
 610       setLoadExtAction(ISD::SEXTLOAD, Tys[i], Legal);
 611     }
 612   }
 613
 614   // ARM and Thumb2 support UMLAL/SMLAL.
 615   if (!Subtarget->isThumb1Only())
 616     setTargetDAGCombine(ISD::ADDC);
 617
 618
 619   computeRegisterProperties();
 620
 621   // ARM does not have f32 extending load.
 622   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 623
 624   // ARM does not have i1 sign extending load.
 625   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 626
 627   // ARM supports all 4 flavors of integer indexed load / store.
 628   if (!Subtarget->isThumb1Only()) {
 629     for (unsigned im = (unsigned)ISD::PRE_INC;
 630          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 631       setIndexedLoadAction(im,  MVT::i1,  Legal);
 632       setIndexedLoadAction(im,  MVT::i8,  Legal);
 633       setIndexedLoadAction(im,  MVT::i16, Legal);
 634       setIndexedLoadAction(im,  MVT::i32, Legal);
 635       setIndexedStoreAction(im, MVT::i1,  Legal);
 636       setIndexedStoreAction(im, MVT::i8,  Legal);
 637       setIndexedStoreAction(im, MVT::i16, Legal);
 638       setIndexedStoreAction(im, MVT::i32, Legal);
 639     }
 640   }
 641
 642   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 643   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 644   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 645   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 646
 647   // i64 operation support.
 648   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 649   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 650   if (Subtarget->isThumb1Only()) {
 651     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 652     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 653   }
 654   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 655       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 656     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 657
 658   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 659   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 660   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 661   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 662   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 663
 664   if (!Subtarget->isThumb1Only()) {
 665     // FIXME: We should do this for Thumb1 as well.
 666     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 667     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 668     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 669     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 670   }
 671
 672   // ARM does not have ROTL.
 673   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 674   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 675   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 676   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 677     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 678
 679   // These just redirect to CTTZ and CTLZ on ARM.
 680   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i32  , Expand);
 681   setOperationAction(ISD::CTLZ_ZERO_UNDEF  , MVT::i32  , Expand);
 682
 683   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Custom);
 684
 685   // Only ARMv6 has BSWAP.
 686   if (!Subtarget->hasV6Ops())
 687     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 688
 689   if (!(Subtarget->hasDivide() && Subtarget->isThumb2()) &&
 690       !(Subtarget->hasDivideInARMMode() && !Subtarget->isThumb())) {
 691     // These are expanded into libcalls if the cpu doesn't have HW divider.
 692     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 693     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 694   }
 695
 696   // FIXME: Also set divmod for SREM on EABI
 697   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 698   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 699   // Register based DivRem for AEABI (RTABI 4.2)
 700   if (Subtarget->isTargetAEABI()) {
 701     setLibcallName(RTLIB::SDIVREM_I8,  "__aeabi_idivmod");
 702     setLibcallName(RTLIB::SDIVREM_I16, "__aeabi_idivmod");
 703     setLibcallName(RTLIB::SDIVREM_I32, "__aeabi_idivmod");
 704     setLibcallName(RTLIB::SDIVREM_I64, "__aeabi_ldivmod");
 705     setLibcallName(RTLIB::UDIVREM_I8,  "__aeabi_uidivmod");
 706     setLibcallName(RTLIB::UDIVREM_I16, "__aeabi_uidivmod");
 707     setLibcallName(RTLIB::UDIVREM_I32, "__aeabi_uidivmod");
 708     setLibcallName(RTLIB::UDIVREM_I64, "__aeabi_uldivmod");
 709
 710     setLibcallCallingConv(RTLIB::SDIVREM_I8, CallingConv::ARM_AAPCS);
 711     setLibcallCallingConv(RTLIB::SDIVREM_I16, CallingConv::ARM_AAPCS);
 712     setLibcallCallingConv(RTLIB::SDIVREM_I32, CallingConv::ARM_AAPCS);
 713     setLibcallCallingConv(RTLIB::SDIVREM_I64, CallingConv::ARM_AAPCS);
 714     setLibcallCallingConv(RTLIB::UDIVREM_I8, CallingConv::ARM_AAPCS);
 715     setLibcallCallingConv(RTLIB::UDIVREM_I16, CallingConv::ARM_AAPCS);
 716     setLibcallCallingConv(RTLIB::UDIVREM_I32, CallingConv::ARM_AAPCS);
 717     setLibcallCallingConv(RTLIB::UDIVREM_I64, CallingConv::ARM_AAPCS);
 718
 719     setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
 720     setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 721   } else {
 722     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 723     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 724   }
 725
 726   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 727   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 728   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 729   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 730   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 731
 732   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 733
 734   // Use the default implementation.
 735   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 736   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 737   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 738   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 739   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 740   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 741
 742   if (!Subtarget->isTargetMachO()) {
 743     // Non-MachO platforms may return values in these registers via the
 744     // personality function.
 745     setExceptionPointerRegister(ARM::R0);
 746     setExceptionSelectorRegister(ARM::R1);
 747   }
 748
 749   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 750   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 751   // the default expansion.
 752   if (Subtarget->hasAnyDataBarrier() && !Subtarget->isThumb1Only()) {
 753     // ATOMIC_FENCE needs custom lowering; the others should have been expanded
 754     // to ldrex/strex loops already.
 755     setOperationAction(ISD::ATOMIC_FENCE,     MVT::Other, Custom);
 756
 757     // On v8, we have particularly efficient implementations of atomic fences
 758     // if they can be combined with nearby atomic loads and stores.
 759     if (!Subtarget->hasV8Ops()) {
 760       // Automatically insert fences (dmb ist) around ATOMIC_SWAP etc.
 761       setInsertFencesForAtomic(true);
 762     }
 763   } else {
 764     // If there's anything we can use as a barrier, go through custom lowering
 765     // for ATOMIC_FENCE.
 766     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other,
 767                        Subtarget->hasAnyDataBarrier() ? Custom : Expand);
 768
 769     // Set them all for expansion, which will force libcalls.
 770     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 771     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 772     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 773     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 774     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 775     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 776     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 777     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 778     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 779     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 780     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 781     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 782     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 783     // Unordered/Monotonic case.
 784     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 785     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 786   }
 787
 788   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 789
 790   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 791   if (!Subtarget->hasV6Ops()) {
 792     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 793     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 794   }
 795   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 796
 797   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 798       !Subtarget->isThumb1Only()) {
 799     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 800     // iff target supports vfp2.
 801     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 802     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 803   }
 804
 805   // We want to custom lower some of our intrinsics.
 806   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 807   if (Subtarget->isTargetDarwin()) {
 808     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 809     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 810     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 811   }
 812
 813   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 814   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 815   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 816   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 817   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 818   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 819   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 820   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 821   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 822
 823   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 824   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 825   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 826   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 827   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 828
 829   // We don't support sin/cos/fmod/copysign/pow
 830   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 831   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 832   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 833   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 834   setOperationAction(ISD::FSINCOS,   MVT::f64, Expand);
 835   setOperationAction(ISD::FSINCOS,   MVT::f32, Expand);
 836   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 837   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 838   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 839       !Subtarget->isThumb1Only()) {
 840     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 841     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 842   }
 843   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 844   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 845
 846   if (!Subtarget->hasVFP4()) {
 847     setOperationAction(ISD::FMA, MVT::f64, Expand);
 848     setOperationAction(ISD::FMA, MVT::f32, Expand);
 849   }
 850
 851   // Various VFP goodness
 852   if (!TM.Options.UseSoftFloat && !Subtarget->isThumb1Only()) {
 853     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 854     if (Subtarget->hasVFP2()) {
 855       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 856       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 857       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 858       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 859     }
 860     // Special handling for half-precision FP.
 861     if (!Subtarget->hasFP16()) {
 862       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 863       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 864     }
 865   }
 866
 867   // Combine sin / cos into one node or libcall if possible.
 868   if (Subtarget->hasSinCos()) {
 869     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
 870     setLibcallName(RTLIB::SINCOS_F64, "sincos");
 871     if (Subtarget->getTargetTriple().getOS() == Triple::IOS) {
 872       // For iOS, we don't want to the normal expansion of a libcall to
 873       // sincos. We want to issue a libcall to __sincos_stret.
 874       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 875       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 876     }
 877   }
 878
 879   // We have target-specific dag combine patterns for the following nodes:
 880   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 881   setTargetDAGCombine(ISD::ADD);
 882   setTargetDAGCombine(ISD::SUB);
 883   setTargetDAGCombine(ISD::MUL);
 884   setTargetDAGCombine(ISD::AND);
 885   setTargetDAGCombine(ISD::OR);
 886   setTargetDAGCombine(ISD::XOR);
 887
 888   if (Subtarget->hasV6Ops())
 889     setTargetDAGCombine(ISD::SRL);
 890
 891   setStackPointerRegisterToSaveRestore(ARM::SP);
 892
 893   if (TM.Options.UseSoftFloat || Subtarget->isThumb1Only() ||
 894       !Subtarget->hasVFP2())
 895     setSchedulingPreference(Sched::RegPressure);
 896   else
 897     setSchedulingPreference(Sched::Hybrid);
 898
 899   //// temporary - rewrite interface to use type
 900   MaxStoresPerMemset = 8;
 901   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
 902   MaxStoresPerMemcpy = 4; // For @llvm.memcpy -> sequence of stores
 903   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 904   MaxStoresPerMemmove = 4; // For @llvm.memmove -> sequence of stores
 905   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 906
 907   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 908   // are at least 4 bytes aligned.
 909   setMinStackArgumentAlignment(4);
 910
 911   // Prefer likely predicted branches to selects on out-of-order cores.
 912   PredictableSelectIsExpensive = Subtarget->isLikeA9();
 913
 914   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 915 }
 916
 917 // FIXME: It might make sense to define the representative register class as the
 918 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 919 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 920 // SPR's representative would be DPR_VFP2. This should work well if register
 921 // pressure tracking were modified such that a register use would increment the
 922 // pressure of the register class's representative and all of it's super
 923 // classes' representatives transitively. We have not implemented this because
 924 // of the difficulty prior to coalescing of modeling operand register classes
 925 // due to the common occurrence of cross class copies and subregister insertions
 926 // and extractions.
 927 std::pair<const TargetRegisterClass*, uint8_t>
 928 ARMTargetLowering::findRepresentativeClass(MVT VT) const{
 929   const TargetRegisterClass *RRC = nullptr;
 930   uint8_t Cost = 1;
 931   switch (VT.SimpleTy) {
 932   default:
 933     return TargetLowering::findRepresentativeClass(VT);
 934   // Use DPR as representative register class for all floating point
 935   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 936   // the cost is 1 for both f32 and f64.
 937   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 938   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 939     RRC = &ARM::DPRRegClass;
 940     // When NEON is used for SP, only half of the register file is available
 941     // because operations that define both SP and DP results will be constrained
 942     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 943     // coalescing by double-counting the SP regs. See the FIXME above.
 944     if (Subtarget->useNEONForSinglePrecisionFP())
 945       Cost = 2;
 946     break;
 947   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 948   case MVT::v4f32: case MVT::v2f64:
 949     RRC = &ARM::DPRRegClass;
 950     Cost = 2;
 951     break;
 952   case MVT::v4i64:
 953     RRC = &ARM::DPRRegClass;
 954     Cost = 4;
 955     break;
 956   case MVT::v8i64:
 957     RRC = &ARM::DPRRegClass;
 958     Cost = 8;
 959     break;
 960   }
 961   return std::make_pair(RRC, Cost);
 962 }
 963
 964 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 965   switch (Opcode) {
 966   default: return nullptr;
 967   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 968   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 969   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 970   case ARMISD::CALL:          return "ARMISD::CALL";
 971   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 972   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 973   case ARMISD::tCALL:         return "ARMISD::tCALL";
 974   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 975   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 976   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 977   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 978   case ARMISD::INTRET_FLAG:   return "ARMISD::INTRET_FLAG";
 979   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 980   case ARMISD::CMP:           return "ARMISD::CMP";
 981   case ARMISD::CMN:           return "ARMISD::CMN";
 982   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 983   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 984   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 985   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 986   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 987
 988   case ARMISD::CMOV:          return "ARMISD::CMOV";
 989
 990   case ARMISD::RBIT:          return "ARMISD::RBIT";
 991
 992   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 993   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 994   case ARMISD::SITOF:         return "ARMISD::SITOF";
 995   case ARMISD::UITOF:         return "ARMISD::UITOF";
 996
 997   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 998   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 999   case ARMISD::RRX:           return "ARMISD::RRX";
1000
1001   case ARMISD::ADDC:          return "ARMISD::ADDC";
1002   case ARMISD::ADDE:          return "ARMISD::ADDE";
1003   case ARMISD::SUBC:          return "ARMISD::SUBC";
1004   case ARMISD::SUBE:          return "ARMISD::SUBE";
1005
1006   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
1007   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
1008
1009   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
1010   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
1011
1012   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
1013
1014   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
1015
1016   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
1017
1018   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
1019
1020   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
1021
1022   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
1023   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
1024   case ARMISD::VCGE:          return "ARMISD::VCGE";
1025   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
1026   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
1027   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
1028   case ARMISD::VCGT:          return "ARMISD::VCGT";
1029   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
1030   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
1031   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
1032   case ARMISD::VTST:          return "ARMISD::VTST";
1033
1034   case ARMISD::VSHL:          return "ARMISD::VSHL";
1035   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
1036   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
1037   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
1038   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
1039   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
1040   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
1041   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
1042   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
1043   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
1044   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
1045   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
1046   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
1047   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
1048   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
1049   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
1050   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
1051   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
1052   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
1053   case ARMISD::VMOVFPIMM:     return "ARMISD::VMOVFPIMM";
1054   case ARMISD::VDUP:          return "ARMISD::VDUP";
1055   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
1056   case ARMISD::VEXT:          return "ARMISD::VEXT";
1057   case ARMISD::VREV64:        return "ARMISD::VREV64";
1058   case ARMISD::VREV32:        return "ARMISD::VREV32";
1059   case ARMISD::VREV16:        return "ARMISD::VREV16";
1060   case ARMISD::VZIP:          return "ARMISD::VZIP";
1061   case ARMISD::VUZP:          return "ARMISD::VUZP";
1062   case ARMISD::VTRN:          return "ARMISD::VTRN";
1063   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
1064   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
1065   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
1066   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
1067   case ARMISD::UMLAL:         return "ARMISD::UMLAL";
1068   case ARMISD::SMLAL:         return "ARMISD::SMLAL";
1069   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
1070   case ARMISD::FMAX:          return "ARMISD::FMAX";
1071   case ARMISD::FMIN:          return "ARMISD::FMIN";
1072   case ARMISD::VMAXNM:        return "ARMISD::VMAX";
1073   case ARMISD::VMINNM:        return "ARMISD::VMIN";
1074   case ARMISD::BFI:           return "ARMISD::BFI";
1075   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
1076   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
1077   case ARMISD::VBSL:          return "ARMISD::VBSL";
1078   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
1079   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
1080   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
1081   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
1082   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
1083   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
1084   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
1085   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
1086   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
1087   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
1088   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
1089   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
1090   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
1091   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
1092   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
1093   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
1094   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
1095   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
1096   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
1097   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
1098   }
1099 }
1100
1101 EVT ARMTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1102   if (!VT.isVector()) return getPointerTy();
1103   return VT.changeVectorElementTypeToInteger();
1104 }
1105
1106 /// getRegClassFor - Return the register class that should be used for the
1107 /// specified value type.
1108 const TargetRegisterClass *ARMTargetLowering::getRegClassFor(MVT VT) const {
1109   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
1110   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
1111   // load / store 4 to 8 consecutive D registers.
1112   if (Subtarget->hasNEON()) {
1113     if (VT == MVT::v4i64)
1114       return &ARM::QQPRRegClass;
1115     if (VT == MVT::v8i64)
1116       return &ARM::QQQQPRRegClass;
1117   }
1118   return TargetLowering::getRegClassFor(VT);
1119 }
1120
1121 // Create a fast isel object.
1122 FastISel *
1123 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1124                                   const TargetLibraryInfo *libInfo) const {
1125   return ARM::createFastISel(funcInfo, libInfo);
1126 }
1127
1128 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
1129 /// be used for loads / stores from the global.
1130 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
1131   return (Subtarget->isThumb1Only() ? 127 : 4095);
1132 }
1133
1134 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
1135   unsigned NumVals = N->getNumValues();
1136   if (!NumVals)
1137     return Sched::RegPressure;
1138
1139   for (unsigned i = 0; i != NumVals; ++i) {
1140     EVT VT = N->getValueType(i);
1141     if (VT == MVT::Glue || VT == MVT::Other)
1142       continue;
1143     if (VT.isFloatingPoint() || VT.isVector())
1144       return Sched::ILP;
1145   }
1146
1147   if (!N->isMachineOpcode())
1148     return Sched::RegPressure;
1149
1150   // Load are scheduled for latency even if there instruction itinerary
1151   // is not available.
1152   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1153   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1154
1155   if (MCID.getNumDefs() == 0)
1156     return Sched::RegPressure;
1157   if (!Itins->isEmpty() &&
1158       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1159     return Sched::ILP;
1160
1161   return Sched::RegPressure;
1162 }
1163
1164 //===----------------------------------------------------------------------===//
1165 // Lowering Code
1166 //===----------------------------------------------------------------------===//
1167
1168 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1169 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1170   switch (CC) {
1171   default: llvm_unreachable("Unknown condition code!");
1172   case ISD::SETNE:  return ARMCC::NE;
1173   case ISD::SETEQ:  return ARMCC::EQ;
1174   case ISD::SETGT:  return ARMCC::GT;
1175   case ISD::SETGE:  return ARMCC::GE;
1176   case ISD::SETLT:  return ARMCC::LT;
1177   case ISD::SETLE:  return ARMCC::LE;
1178   case ISD::SETUGT: return ARMCC::HI;
1179   case ISD::SETUGE: return ARMCC::HS;
1180   case ISD::SETULT: return ARMCC::LO;
1181   case ISD::SETULE: return ARMCC::LS;
1182   }
1183 }
1184
1185 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1186 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1187                         ARMCC::CondCodes &CondCode2) {
1188   CondCode2 = ARMCC::AL;
1189   switch (CC) {
1190   default: llvm_unreachable("Unknown FP condition!");
1191   case ISD::SETEQ:
1192   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1193   case ISD::SETGT:
1194   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1195   case ISD::SETGE:
1196   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1197   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1198   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1199   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1200   case ISD::SETO:   CondCode = ARMCC::VC; break;
1201   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1202   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1203   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1204   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1205   case ISD::SETLT:
1206   case ISD::SETULT: CondCode = ARMCC::LT; break;
1207   case ISD::SETLE:
1208   case ISD::SETULE: CondCode = ARMCC::LE; break;
1209   case ISD::SETNE:
1210   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1211   }
1212 }
1213
1214 //===----------------------------------------------------------------------===//
1215 //                      Calling Convention Implementation
1216 //===----------------------------------------------------------------------===//
1217
1218 #include "ARMGenCallingConv.inc"
1219
1220 /// getEffectiveCallingConv - Get the effective calling convention, taking into
1221 /// account presence of floating point hardware and calling convention
1222 /// limitations, such as support for variadic functions.
1223 CallingConv::ID
1224 ARMTargetLowering::getEffectiveCallingConv(CallingConv::ID CC,
1225                                            bool isVarArg) const {
1226   switch (CC) {
1227   default:
1228     llvm_unreachable("Unsupported calling convention");
1229   case CallingConv::ARM_AAPCS:
1230   case CallingConv::ARM_APCS:
1231   case CallingConv::GHC:
1232     return CC;
1233   case CallingConv::ARM_AAPCS_VFP:
1234     return isVarArg ? CallingConv::ARM_AAPCS : CallingConv::ARM_AAPCS_VFP;
1235   case CallingConv::C:
1236     if (!Subtarget->isAAPCS_ABI())
1237       return CallingConv::ARM_APCS;
1238     else if (Subtarget->hasVFP2() &&
1239              getTargetMachine().Options.FloatABIType == FloatABI::Hard &&
1240              !isVarArg)
1241       return CallingConv::ARM_AAPCS_VFP;
1242     else
1243       return CallingConv::ARM_AAPCS;
1244   case CallingConv::Fast:
1245     if (!Subtarget->isAAPCS_ABI()) {
1246       if (Subtarget->hasVFP2() && !isVarArg)
1247         return CallingConv::Fast;
1248       return CallingConv::ARM_APCS;
1249     } else if (Subtarget->hasVFP2() && !isVarArg)
1250       return CallingConv::ARM_AAPCS_VFP;
1251     else
1252       return CallingConv::ARM_AAPCS;
1253   }
1254 }
1255
1256 /// CCAssignFnForNode - Selects the correct CCAssignFn for the given
1257 /// CallingConvention.
1258 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1259                                                  bool Return,
1260                                                  bool isVarArg) const {
1261   switch (getEffectiveCallingConv(CC, isVarArg)) {
1262   default:
1263     llvm_unreachable("Unsupported calling convention");
1264   case CallingConv::ARM_APCS:
1265     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1266   case CallingConv::ARM_AAPCS:
1267     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1268   case CallingConv::ARM_AAPCS_VFP:
1269     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1270   case CallingConv::Fast:
1271     return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1272   case CallingConv::GHC:
1273     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS_GHC);
1274   }
1275 }
1276
1277 /// LowerCallResult - Lower the result values of a call into the
1278 /// appropriate copies out of appropriate physical registers.
1279 SDValue
1280 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1281                                    CallingConv::ID CallConv, bool isVarArg,
1282                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1283                                    SDLoc dl, SelectionDAG &DAG,
1284                                    SmallVectorImpl<SDValue> &InVals,
1285                                    bool isThisReturn, SDValue ThisVal) const {
1286
1287   // Assign locations to each value returned by this call.
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1290                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1291   CCInfo.AnalyzeCallResult(Ins,
1292                            CCAssignFnForNode(CallConv, /* Return*/ true,
1293                                              isVarArg));
1294
1295   // Copy all of the result registers out of their specified physreg.
1296   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1297     CCValAssign VA = RVLocs[i];
1298
1299     // Pass 'this' value directly from the argument to return value, to avoid
1300     // reg unit interference
1301     if (i == 0 && isThisReturn) {
1302       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i32 &&
1303              "unexpected return calling convention register assignment");
1304       InVals.push_back(ThisVal);
1305       continue;
1306     }
1307
1308     SDValue Val;
1309     if (VA.needsCustom()) {
1310       // Handle f64 or half of a v2f64.
1311       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1312                                       InFlag);
1313       Chain = Lo.getValue(1);
1314       InFlag = Lo.getValue(2);
1315       VA = RVLocs[++i]; // skip ahead to next loc
1316       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1317                                       InFlag);
1318       Chain = Hi.getValue(1);
1319       InFlag = Hi.getValue(2);
1320       if (!Subtarget->isLittle())
1321         std::swap (Lo, Hi);
1322       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1323
1324       if (VA.getLocVT() == MVT::v2f64) {
1325         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1326         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1327                           DAG.getConstant(0, MVT::i32));
1328
1329         VA = RVLocs[++i]; // skip ahead to next loc
1330         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1331         Chain = Lo.getValue(1);
1332         InFlag = Lo.getValue(2);
1333         VA = RVLocs[++i]; // skip ahead to next loc
1334         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1335         Chain = Hi.getValue(1);
1336         InFlag = Hi.getValue(2);
1337         if (!Subtarget->isLittle())
1338           std::swap (Lo, Hi);
1339         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1340         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1341                           DAG.getConstant(1, MVT::i32));
1342       }
1343     } else {
1344       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1345                                InFlag);
1346       Chain = Val.getValue(1);
1347       InFlag = Val.getValue(2);
1348     }
1349
1350     switch (VA.getLocInfo()) {
1351     default: llvm_unreachable("Unknown loc info!");
1352     case CCValAssign::Full: break;
1353     case CCValAssign::BCvt:
1354       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1355       break;
1356     }
1357
1358     InVals.push_back(Val);
1359   }
1360
1361   return Chain;
1362 }
1363
1364 /// LowerMemOpCallTo - Store the argument to the stack.
1365 SDValue
1366 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1367                                     SDValue StackPtr, SDValue Arg,
1368                                     SDLoc dl, SelectionDAG &DAG,
1369                                     const CCValAssign &VA,
1370                                     ISD::ArgFlagsTy Flags) const {
1371   unsigned LocMemOffset = VA.getLocMemOffset();
1372   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1373   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1374   return DAG.getStore(Chain, dl, Arg, PtrOff,
1375                       MachinePointerInfo::getStack(LocMemOffset),
1376                       false, false, 0);
1377 }
1378
1379 void ARMTargetLowering::PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
1380                                          SDValue Chain, SDValue &Arg,
1381                                          RegsToPassVector &RegsToPass,
1382                                          CCValAssign &VA, CCValAssign &NextVA,
1383                                          SDValue &StackPtr,
1384                                          SmallVectorImpl<SDValue> &MemOpChains,
1385                                          ISD::ArgFlagsTy Flags) const {
1386
1387   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1388                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1389   unsigned id = Subtarget->isLittle() ? 0 : 1;
1390   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd.getValue(id)));
1391
1392   if (NextVA.isRegLoc())
1393     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1-id)));
1394   else {
1395     assert(NextVA.isMemLoc());
1396     if (!StackPtr.getNode())
1397       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1398
1399     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1-id),
1400                                            dl, DAG, NextVA,
1401                                            Flags));
1402   }
1403 }
1404
1405 /// LowerCall - Lowering a call into a callseq_start <-
1406 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1407 /// nodes.
1408 SDValue
1409 ARMTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1410                              SmallVectorImpl<SDValue> &InVals) const {
1411   SelectionDAG &DAG                     = CLI.DAG;
1412   SDLoc &dl                          = CLI.DL;
1413   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1414   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1415   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1416   SDValue Chain                         = CLI.Chain;
1417   SDValue Callee                        = CLI.Callee;
1418   bool &isTailCall                      = CLI.IsTailCall;
1419   CallingConv::ID CallConv              = CLI.CallConv;
1420   bool doesNotRet                       = CLI.DoesNotReturn;
1421   bool isVarArg                         = CLI.IsVarArg;
1422
1423   MachineFunction &MF = DAG.getMachineFunction();
1424   bool isStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1425   bool isThisReturn   = false;
1426   bool isSibCall      = false;
1427
1428   // Disable tail calls if they're not supported.
1429   if (!Subtarget->supportsTailCall() || MF.getTarget().Options.DisableTailCalls)
1430     isTailCall = false;
1431
1432   if (isTailCall) {
1433     // Check if it's really possible to do a tail call.
1434     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1435                     isVarArg, isStructRet, MF.getFunction()->hasStructRetAttr(),
1436                                                    Outs, OutVals, Ins, DAG);
1437     if (!isTailCall && CLI.CS && CLI.CS->isMustTailCall())
1438       report_fatal_error("failed to perform tail call elimination on a call "
1439                          "site marked musttail");
1440     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1441     // detected sibcalls.
1442     if (isTailCall) {
1443       ++NumTailCalls;
1444       isSibCall = true;
1445     }
1446   }
1447
1448   // Analyze operands of the call, assigning locations to each operand.
1449   SmallVector<CCValAssign, 16> ArgLocs;
1450   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1451                  getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1452   CCInfo.AnalyzeCallOperands(Outs,
1453                              CCAssignFnForNode(CallConv, /* Return*/ false,
1454                                                isVarArg));
1455
1456   // Get a count of how many bytes are to be pushed on the stack.
1457   unsigned NumBytes = CCInfo.getNextStackOffset();
1458
1459   // For tail calls, memory operands are available in our caller's stack.
1460   if (isSibCall)
1461     NumBytes = 0;
1462
1463   // Adjust the stack pointer for the new arguments...
1464   // These operations are automatically eliminated by the prolog/epilog pass
1465   if (!isSibCall)
1466     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true),
1467                                  dl);
1468
1469   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1470
1471   RegsToPassVector RegsToPass;
1472   SmallVector<SDValue, 8> MemOpChains;
1473
1474   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1475   // of tail call optimization, arguments are handled later.
1476   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1477        i != e;
1478        ++i, ++realArgIdx) {
1479     CCValAssign &VA = ArgLocs[i];
1480     SDValue Arg = OutVals[realArgIdx];
1481     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1482     bool isByVal = Flags.isByVal();
1483
1484     // Promote the value if needed.
1485     switch (VA.getLocInfo()) {
1486     default: llvm_unreachable("Unknown loc info!");
1487     case CCValAssign::Full: break;
1488     case CCValAssign::SExt:
1489       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1490       break;
1491     case CCValAssign::ZExt:
1492       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1493       break;
1494     case CCValAssign::AExt:
1495       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1496       break;
1497     case CCValAssign::BCvt:
1498       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1499       break;
1500     }
1501
1502     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1503     if (VA.needsCustom()) {
1504       if (VA.getLocVT() == MVT::v2f64) {
1505         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1506                                   DAG.getConstant(0, MVT::i32));
1507         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1508                                   DAG.getConstant(1, MVT::i32));
1509
1510         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1511                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1512
1513         VA = ArgLocs[++i]; // skip ahead to next loc
1514         if (VA.isRegLoc()) {
1515           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1516                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1517         } else {
1518           assert(VA.isMemLoc());
1519
1520           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1521                                                  dl, DAG, VA, Flags));
1522         }
1523       } else {
1524         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1525                          StackPtr, MemOpChains, Flags);
1526       }
1527     } else if (VA.isRegLoc()) {
1528       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i32) {
1529         assert(VA.getLocVT() == MVT::i32 &&
1530                "unexpected calling convention register assignment");
1531         assert(!Ins.empty() && Ins[0].VT == MVT::i32 &&
1532                "unexpected use of 'returned'");
1533         isThisReturn = true;
1534       }
1535       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1536     } else if (isByVal) {
1537       assert(VA.isMemLoc());
1538       unsigned offset = 0;
1539
1540       // True if this byval aggregate will be split between registers
1541       // and memory.
1542       unsigned ByValArgsCount = CCInfo.getInRegsParamsCount();
1543       unsigned CurByValIdx = CCInfo.getInRegsParamsProceed();
1544
1545       if (CurByValIdx < ByValArgsCount) {
1546
1547         unsigned RegBegin, RegEnd;
1548         CCInfo.getInRegsParamInfo(CurByValIdx, RegBegin, RegEnd);
1549
1550         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1551         unsigned int i, j;
1552         for (i = 0, j = RegBegin; j < RegEnd; i++, j++) {
1553           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1554           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1555           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1556                                      MachinePointerInfo(),
1557                                      false, false, false,
1558                                      DAG.InferPtrAlignment(AddArg));
1559           MemOpChains.push_back(Load.getValue(1));
1560           RegsToPass.push_back(std::make_pair(j, Load));
1561         }
1562
1563         // If parameter size outsides register area, "offset" value
1564         // helps us to calculate stack slot for remained part properly.
1565         offset = RegEnd - RegBegin;
1566
1567         CCInfo.nextInRegsParam();
1568       }
1569
1570       if (Flags.getByValSize() > 4*offset) {
1571         unsigned LocMemOffset = VA.getLocMemOffset();
1572         SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1573         SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1574                                   StkPtrOff);
1575         SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1576         SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1577         SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1578                                            MVT::i32);
1579         SDValue AlignNode = DAG.getConstant(Flags.getByValAlign(), MVT::i32);
1580
1581         SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
1582         SDValue Ops[] = { Chain, Dst, Src, SizeNode, AlignNode};
1583         MemOpChains.push_back(DAG.getNode(ARMISD::COPY_STRUCT_BYVAL, dl, VTs,
1584                                           Ops));
1585       }
1586     } else if (!isSibCall) {
1587       assert(VA.isMemLoc());
1588
1589       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1590                                              dl, DAG, VA, Flags));
1591     }
1592   }
1593
1594   if (!MemOpChains.empty())
1595     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1596
1597   // Build a sequence of copy-to-reg nodes chained together with token chain
1598   // and flag operands which copy the outgoing args into the appropriate regs.
1599   SDValue InFlag;
1600   // Tail call byval lowering might overwrite argument registers so in case of
1601   // tail call optimization the copies to registers are lowered later.
1602   if (!isTailCall)
1603     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1604       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1605                                RegsToPass[i].second, InFlag);
1606       InFlag = Chain.getValue(1);
1607     }
1608
1609   // For tail calls lower the arguments to the 'real' stack slot.
1610   if (isTailCall) {
1611     // Force all the incoming stack arguments to be loaded from the stack
1612     // before any new outgoing arguments are stored to the stack, because the
1613     // outgoing stack slots may alias the incoming argument stack slots, and
1614     // the alias isn't otherwise explicit. This is slightly more conservative
1615     // than necessary, because it means that each store effectively depends
1616     // on every argument instead of just those arguments it would clobber.
1617
1618     // Do not flag preceding copytoreg stuff together with the following stuff.
1619     InFlag = SDValue();
1620     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1621       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1622                                RegsToPass[i].second, InFlag);
1623       InFlag = Chain.getValue(1);
1624     }
1625     InFlag = SDValue();
1626   }
1627
1628   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1629   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1630   // node so that legalize doesn't hack it.
1631   bool isDirect = false;
1632   bool isARMFunc = false;
1633   bool isLocalARMFunc = false;
1634   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1635
1636   if (EnableARMLongCalls) {
1637     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1638             && "long-calls with non-static relocation model!");
1639     // Handle a global address or an external symbol. If it's not one of
1640     // those, the target's already in a register, so we don't need to do
1641     // anything extra.
1642     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1643       const GlobalValue *GV = G->getGlobal();
1644       // Create a constant pool entry for the callee address
1645       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1646       ARMConstantPoolValue *CPV =
1647         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1648
1649       // Get the address of the callee into a register
1650       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1651       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1652       Callee = DAG.getLoad(getPointerTy(), dl,
1653                            DAG.getEntryNode(), CPAddr,
1654                            MachinePointerInfo::getConstantPool(),
1655                            false, false, false, 0);
1656     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1657       const char *Sym = S->getSymbol();
1658
1659       // Create a constant pool entry for the callee address
1660       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1661       ARMConstantPoolValue *CPV =
1662         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1663                                       ARMPCLabelIndex, 0);
1664       // Get the address of the callee into a register
1665       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1666       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1667       Callee = DAG.getLoad(getPointerTy(), dl,
1668                            DAG.getEntryNode(), CPAddr,
1669                            MachinePointerInfo::getConstantPool(),
1670                            false, false, false, 0);
1671     }
1672   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1673     const GlobalValue *GV = G->getGlobal();
1674     isDirect = true;
1675     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1676     bool isStub = (isExt && Subtarget->isTargetMachO()) &&
1677                    getTargetMachine().getRelocationModel() != Reloc::Static;
1678     isARMFunc = !Subtarget->isThumb() || isStub;
1679     // ARM call to a local ARM function is predicable.
1680     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1681     // tBX takes a register source operand.
1682     if (isStub && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1683       assert(Subtarget->isTargetMachO() && "WrapperPIC use on non-MachO?");
1684       Callee = DAG.getNode(ARMISD::WrapperPIC, dl, getPointerTy(),
1685                            DAG.getTargetGlobalAddress(GV, dl, getPointerTy()));
1686     } else {
1687       // On ELF targets for PIC code, direct calls should go through the PLT
1688       unsigned OpFlags = 0;
1689       if (Subtarget->isTargetELF() &&
1690           getTargetMachine().getRelocationModel() == Reloc::PIC_)
1691         OpFlags = ARMII::MO_PLT;
1692       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1693     }
1694   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1695     isDirect = true;
1696     bool isStub = Subtarget->isTargetMachO() &&
1697                   getTargetMachine().getRelocationModel() != Reloc::Static;
1698     isARMFunc = !Subtarget->isThumb() || isStub;
1699     // tBX takes a register source operand.
1700     const char *Sym = S->getSymbol();
1701     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1702       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1703       ARMConstantPoolValue *CPV =
1704         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1705                                       ARMPCLabelIndex, 4);
1706       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1707       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1708       Callee = DAG.getLoad(getPointerTy(), dl,
1709                            DAG.getEntryNode(), CPAddr,
1710                            MachinePointerInfo::getConstantPool(),
1711                            false, false, false, 0);
1712       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1713       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1714                            getPointerTy(), Callee, PICLabel);
1715     } else {
1716       unsigned OpFlags = 0;
1717       // On ELF targets for PIC code, direct calls should go through the PLT
1718       if (Subtarget->isTargetELF() &&
1719                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1720         OpFlags = ARMII::MO_PLT;
1721       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1722     }
1723   }
1724
1725   // FIXME: handle tail calls differently.
1726   unsigned CallOpc;
1727   bool HasMinSizeAttr = Subtarget->isMinSize();
1728   if (Subtarget->isThumb()) {
1729     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1730       CallOpc = ARMISD::CALL_NOLINK;
1731     else
1732       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1733   } else {
1734     if (!isDirect && !Subtarget->hasV5TOps())
1735       CallOpc = ARMISD::CALL_NOLINK;
1736     else if (doesNotRet && isDirect && Subtarget->hasRAS() &&
1737                // Emit regular call when code size is the priority
1738                !HasMinSizeAttr)
1739       // "mov lr, pc; b _foo" to avoid confusing the RSP
1740       CallOpc = ARMISD::CALL_NOLINK;
1741     else
1742       CallOpc = isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL;
1743   }
1744
1745   std::vector<SDValue> Ops;
1746   Ops.push_back(Chain);
1747   Ops.push_back(Callee);
1748
1749   // Add argument registers to the end of the list so that they are known live
1750   // into the call.
1751   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1752     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1753                                   RegsToPass[i].second.getValueType()));
1754
1755   // Add a register mask operand representing the call-preserved registers.
1756   if (!isTailCall) {
1757     const uint32_t *Mask;
1758     const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
1759     const ARMBaseRegisterInfo *ARI = static_cast<const ARMBaseRegisterInfo*>(TRI);
1760     if (isThisReturn) {
1761       // For 'this' returns, use the R0-preserving mask if applicable
1762       Mask = ARI->getThisReturnPreservedMask(CallConv);
1763       if (!Mask) {
1764         // Set isThisReturn to false if the calling convention is not one that
1765         // allows 'returned' to be modeled in this way, so LowerCallResult does
1766         // not try to pass 'this' straight through
1767         isThisReturn = false;
1768         Mask = ARI->getCallPreservedMask(CallConv);
1769       }
1770     } else
1771       Mask = ARI->getCallPreservedMask(CallConv);
1772
1773     assert(Mask && "Missing call preserved mask for calling convention");
1774     Ops.push_back(DAG.getRegisterMask(Mask));
1775   }
1776
1777   if (InFlag.getNode())
1778     Ops.push_back(InFlag);
1779
1780   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1781   if (isTailCall)
1782     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, Ops);
1783
1784   // Returns a chain and a flag for retval copy to use.
1785   Chain = DAG.getNode(CallOpc, dl, NodeTys, Ops);
1786   InFlag = Chain.getValue(1);
1787
1788   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1789                              DAG.getIntPtrConstant(0, true), InFlag, dl);
1790   if (!Ins.empty())
1791     InFlag = Chain.getValue(1);
1792
1793   // Handle result values, copying them out of physregs into vregs that we
1794   // return.
1795   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
1796                          InVals, isThisReturn,
1797                          isThisReturn ? OutVals[0] : SDValue());
1798 }
1799
1800 /// HandleByVal - Every parameter *after* a byval parameter is passed
1801 /// on the stack.  Remember the next parameter register to allocate,
1802 /// and then confiscate the rest of the parameter registers to insure
1803 /// this.
1804 void
1805 ARMTargetLowering::HandleByVal(
1806     CCState *State, unsigned &size, unsigned Align) const {
1807   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1808   assert((State->getCallOrPrologue() == Prologue ||
1809           State->getCallOrPrologue() == Call) &&
1810          "unhandled ParmContext");
1811
1812   if ((ARM::R0 <= reg) && (reg <= ARM::R3)) {
1813     if (Subtarget->isAAPCS_ABI() && Align > 4) {
1814       unsigned AlignInRegs = Align / 4;
1815       unsigned Waste = (ARM::R4 - reg) % AlignInRegs;
1816       for (unsigned i = 0; i < Waste; ++i)
1817         reg = State->AllocateReg(GPRArgRegs, 4);
1818     }
1819     if (reg != 0) {
1820       unsigned excess = 4 * (ARM::R4 - reg);
1821
1822       // Special case when NSAA != SP and parameter size greater than size of
1823       // all remained GPR regs. In that case we can't split parameter, we must
1824       // send it to stack. We also must set NCRN to R4, so waste all
1825       // remained registers.
1826       const unsigned NSAAOffset = State->getNextStackOffset();
1827       if (Subtarget->isAAPCS_ABI() && NSAAOffset != 0 && size > excess) {
1828         while (State->AllocateReg(GPRArgRegs, 4))
1829           ;
1830         return;
1831       }
1832
1833       // First register for byval parameter is the first register that wasn't
1834       // allocated before this method call, so it would be "reg".
1835       // If parameter is small enough to be saved in range [reg, r4), then
1836       // the end (first after last) register would be reg + param-size-in-regs,
1837       // else parameter would be splitted between registers and stack,
1838       // end register would be r4 in this case.
1839       unsigned ByValRegBegin = reg;
1840       unsigned ByValRegEnd = (size < excess) ? reg + size/4 : (unsigned)ARM::R4;
1841       State->addInRegsParamInfo(ByValRegBegin, ByValRegEnd);
1842       // Note, first register is allocated in the beginning of function already,
1843       // allocate remained amount of registers we need.
1844       for (unsigned i = reg+1; i != ByValRegEnd; ++i)
1845         State->AllocateReg(GPRArgRegs, 4);
1846       // A byval parameter that is split between registers and memory needs its
1847       // size truncated here.
1848       // In the case where the entire structure fits in registers, we set the
1849       // size in memory to zero.
1850       if (size < excess)
1851         size = 0;
1852       else
1853         size -= excess;
1854     }
1855   }
1856 }
1857
1858 /// MatchingStackOffset - Return true if the given stack call argument is
1859 /// already available in the same position (relatively) of the caller's
1860 /// incoming argument stack.
1861 static
1862 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1863                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1864                          const TargetInstrInfo *TII) {
1865   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1866   int FI = INT_MAX;
1867   if (Arg.getOpcode() == ISD::CopyFromReg) {
1868     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1869     if (!TargetRegisterInfo::isVirtualRegister(VR))
1870       return false;
1871     MachineInstr *Def = MRI->getVRegDef(VR);
1872     if (!Def)
1873       return false;
1874     if (!Flags.isByVal()) {
1875       if (!TII->isLoadFromStackSlot(Def, FI))
1876         return false;
1877     } else {
1878       return false;
1879     }
1880   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1881     if (Flags.isByVal())
1882       // ByVal argument is passed in as a pointer but it's now being
1883       // dereferenced. e.g.
1884       // define @foo(%struct.X* %A) {
1885       //   tail call @bar(%struct.X* byval %A)
1886       // }
1887       return false;
1888     SDValue Ptr = Ld->getBasePtr();
1889     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1890     if (!FINode)
1891       return false;
1892     FI = FINode->getIndex();
1893   } else
1894     return false;
1895
1896   assert(FI != INT_MAX);
1897   if (!MFI->isFixedObjectIndex(FI))
1898     return false;
1899   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1900 }
1901
1902 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1903 /// for tail call optimization. Targets which want to do tail call
1904 /// optimization should implement this function.
1905 bool
1906 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1907                                                      CallingConv::ID CalleeCC,
1908                                                      bool isVarArg,
1909                                                      bool isCalleeStructRet,
1910                                                      bool isCallerStructRet,
1911                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1912                                     const SmallVectorImpl<SDValue> &OutVals,
1913                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1914                                                      SelectionDAG& DAG) const {
1915   const Function *CallerF = DAG.getMachineFunction().getFunction();
1916   CallingConv::ID CallerCC = CallerF->getCallingConv();
1917   bool CCMatch = CallerCC == CalleeCC;
1918
1919   // Look for obvious safe cases to perform tail call optimization that do not
1920   // require ABI changes. This is what gcc calls sibcall.
1921
1922   // Do not sibcall optimize vararg calls unless the call site is not passing
1923   // any arguments.
1924   if (isVarArg && !Outs.empty())
1925     return false;
1926
1927   // Exception-handling functions need a special set of instructions to indicate
1928   // a return to the hardware. Tail-calling another function would probably
1929   // break this.
1930   if (CallerF->hasFnAttribute("interrupt"))
1931     return false;
1932
1933   // Also avoid sibcall optimization if either caller or callee uses struct
1934   // return semantics.
1935   if (isCalleeStructRet || isCallerStructRet)
1936     return false;
1937
1938   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1939   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
1940   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
1941   // support in the assembler and linker to be used. This would need to be
1942   // fixed to fully support tail calls in Thumb1.
1943   //
1944   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1945   // LR.  This means if we need to reload LR, it takes an extra instructions,
1946   // which outweighs the value of the tail call; but here we don't know yet
1947   // whether LR is going to be used.  Probably the right approach is to
1948   // generate the tail call here and turn it back into CALL/RET in
1949   // emitEpilogue if LR is used.
1950
1951   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1952   // but we need to make sure there are enough registers; the only valid
1953   // registers are the 4 used for parameters.  We don't currently do this
1954   // case.
1955   if (Subtarget->isThumb1Only())
1956     return false;
1957
1958   // If the calling conventions do not match, then we'd better make sure the
1959   // results are returned in the same way as what the caller expects.
1960   if (!CCMatch) {
1961     SmallVector<CCValAssign, 16> RVLocs1;
1962     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1963                        getTargetMachine(), RVLocs1, *DAG.getContext(), Call);
1964     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1965
1966     SmallVector<CCValAssign, 16> RVLocs2;
1967     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1968                        getTargetMachine(), RVLocs2, *DAG.getContext(), Call);
1969     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1970
1971     if (RVLocs1.size() != RVLocs2.size())
1972       return false;
1973     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1974       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1975         return false;
1976       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1977         return false;
1978       if (RVLocs1[i].isRegLoc()) {
1979         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1980           return false;
1981       } else {
1982         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1983           return false;
1984       }
1985     }
1986   }
1987
1988   // If Caller's vararg or byval argument has been split between registers and
1989   // stack, do not perform tail call, since part of the argument is in caller's
1990   // local frame.
1991   const ARMFunctionInfo *AFI_Caller = DAG.getMachineFunction().
1992                                       getInfo<ARMFunctionInfo>();
1993   if (AFI_Caller->getArgRegsSaveSize())
1994     return false;
1995
1996   // If the callee takes no arguments then go on to check the results of the
1997   // call.
1998   if (!Outs.empty()) {
1999     // Check if stack adjustment is needed. For now, do not do this if any
2000     // argument is passed on the stack.
2001     SmallVector<CCValAssign, 16> ArgLocs;
2002     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2003                       getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
2004     CCInfo.AnalyzeCallOperands(Outs,
2005                                CCAssignFnForNode(CalleeCC, false, isVarArg));
2006     if (CCInfo.getNextStackOffset()) {
2007       MachineFunction &MF = DAG.getMachineFunction();
2008
2009       // Check if the arguments are already laid out in the right way as
2010       // the caller's fixed stack objects.
2011       MachineFrameInfo *MFI = MF.getFrameInfo();
2012       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2013       const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2014       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
2015            i != e;
2016            ++i, ++realArgIdx) {
2017         CCValAssign &VA = ArgLocs[i];
2018         EVT RegVT = VA.getLocVT();
2019         SDValue Arg = OutVals[realArgIdx];
2020         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2021         if (VA.getLocInfo() == CCValAssign::Indirect)
2022           return false;
2023         if (VA.needsCustom()) {
2024           // f64 and vector types are split into multiple registers or
2025           // register/stack-slot combinations.  The types will not match
2026           // the registers; give up on memory f64 refs until we figure
2027           // out what to do about this.
2028           if (!VA.isRegLoc())
2029             return false;
2030           if (!ArgLocs[++i].isRegLoc())
2031             return false;
2032           if (RegVT == MVT::v2f64) {
2033             if (!ArgLocs[++i].isRegLoc())
2034               return false;
2035             if (!ArgLocs[++i].isRegLoc())
2036               return false;
2037           }
2038         } else if (!VA.isRegLoc()) {
2039           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2040                                    MFI, MRI, TII))
2041             return false;
2042         }
2043       }
2044     }
2045   }
2046
2047   return true;
2048 }
2049
2050 bool
2051 ARMTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2052                                   MachineFunction &MF, bool isVarArg,
2053                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2054                                   LLVMContext &Context) const {
2055   SmallVector<CCValAssign, 16> RVLocs;
2056   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2057   return CCInfo.CheckReturn(Outs, CCAssignFnForNode(CallConv, /*Return=*/true,
2058                                                     isVarArg));
2059 }
2060
2061 static SDValue LowerInterruptReturn(SmallVectorImpl<SDValue> &RetOps,
2062                                     SDLoc DL, SelectionDAG &DAG) {
2063   const MachineFunction &MF = DAG.getMachineFunction();
2064   const Function *F = MF.getFunction();
2065
2066   StringRef IntKind = F->getFnAttribute("interrupt").getValueAsString();
2067
2068   // See ARM ARM v7 B1.8.3. On exception entry LR is set to a possibly offset
2069   // version of the "preferred return address". These offsets affect the return
2070   // instruction if this is a return from PL1 without hypervisor extensions.
2071   //    IRQ/FIQ: +4     "subs pc, lr, #4"
2072   //    SWI:     0      "subs pc, lr, #0"
2073   //    ABORT:   +4     "subs pc, lr, #4"
2074   //    UNDEF:   +4/+2  "subs pc, lr, #0"
2075   // UNDEF varies depending on where the exception came from ARM or Thumb
2076   // mode. Alongside GCC, we throw our hands up in disgust and pretend it's 0.
2077
2078   int64_t LROffset;
2079   if (IntKind == "" || IntKind == "IRQ" || IntKind == "FIQ" ||
2080       IntKind == "ABORT")
2081     LROffset = 4;
2082   else if (IntKind == "SWI" || IntKind == "UNDEF")
2083     LROffset = 0;
2084   else
2085     report_fatal_error("Unsupported interrupt attribute. If present, value "
2086                        "must be one of: IRQ, FIQ, SWI, ABORT or UNDEF");
2087
2088   RetOps.insert(RetOps.begin() + 1, DAG.getConstant(LROffset, MVT::i32, false));
2089
2090   return DAG.getNode(ARMISD::INTRET_FLAG, DL, MVT::Other, RetOps);
2091 }
2092
2093 SDValue
2094 ARMTargetLowering::LowerReturn(SDValue Chain,
2095                                CallingConv::ID CallConv, bool isVarArg,
2096                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2097                                const SmallVectorImpl<SDValue> &OutVals,
2098                                SDLoc dl, SelectionDAG &DAG) const {
2099
2100   // CCValAssign - represent the assignment of the return value to a location.
2101   SmallVector<CCValAssign, 16> RVLocs;
2102
2103   // CCState - Info about the registers and stack slots.
2104   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2105                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
2106
2107   // Analyze outgoing return values.
2108   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
2109                                                isVarArg));
2110
2111   SDValue Flag;
2112   SmallVector<SDValue, 4> RetOps;
2113   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2114   bool isLittleEndian = Subtarget->isLittle();
2115
2116   // Copy the result values into the output registers.
2117   for (unsigned i = 0, realRVLocIdx = 0;
2118        i != RVLocs.size();
2119        ++i, ++realRVLocIdx) {
2120     CCValAssign &VA = RVLocs[i];
2121     assert(VA.isRegLoc() && "Can only return in registers!");
2122
2123     SDValue Arg = OutVals[realRVLocIdx];
2124
2125     switch (VA.getLocInfo()) {
2126     default: llvm_unreachable("Unknown loc info!");
2127     case CCValAssign::Full: break;
2128     case CCValAssign::BCvt:
2129       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
2130       break;
2131     }
2132
2133     if (VA.needsCustom()) {
2134       if (VA.getLocVT() == MVT::v2f64) {
2135         // Extract the first half and return it in two registers.
2136         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2137                                    DAG.getConstant(0, MVT::i32));
2138         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
2139                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
2140
2141         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2142                                  HalfGPRs.getValue(isLittleEndian ? 0 : 1),
2143                                  Flag);
2144         Flag = Chain.getValue(1);
2145         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2146         VA = RVLocs[++i]; // skip ahead to next loc
2147         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2148                                  HalfGPRs.getValue(isLittleEndian ? 1 : 0),
2149                                  Flag);
2150         Flag = Chain.getValue(1);
2151         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2152         VA = RVLocs[++i]; // skip ahead to next loc
2153
2154         // Extract the 2nd half and fall through to handle it as an f64 value.
2155         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2156                           DAG.getConstant(1, MVT::i32));
2157       }
2158       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
2159       // available.
2160       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
2161                                   DAG.getVTList(MVT::i32, MVT::i32), Arg);
2162       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2163                                fmrrd.getValue(isLittleEndian ? 0 : 1),
2164                                Flag);
2165       Flag = Chain.getValue(1);
2166       RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2167       VA = RVLocs[++i]; // skip ahead to next loc
2168       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2169                                fmrrd.getValue(isLittleEndian ? 1 : 0),
2170                                Flag);
2171     } else
2172       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
2173
2174     // Guarantee that all emitted copies are
2175     // stuck together, avoiding something bad.
2176     Flag = Chain.getValue(1);
2177     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2178   }
2179
2180   // Update chain and glue.
2181   RetOps[0] = Chain;
2182   if (Flag.getNode())
2183     RetOps.push_back(Flag);
2184
2185   // CPUs which aren't M-class use a special sequence to return from
2186   // exceptions (roughly, any instruction setting pc and cpsr simultaneously,
2187   // though we use "subs pc, lr, #N").
2188   //
2189   // M-class CPUs actually use a normal return sequence with a special
2190   // (hardware-provided) value in LR, so the normal code path works.
2191   if (DAG.getMachineFunction().getFunction()->hasFnAttribute("interrupt") &&
2192       !Subtarget->isMClass()) {
2193     if (Subtarget->isThumb1Only())
2194       report_fatal_error("interrupt attribute is not supported in Thumb1");
2195     return LowerInterruptReturn(RetOps, dl, DAG);
2196   }
2197
2198   return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, RetOps);
2199 }
2200
2201 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2202   if (N->getNumValues() != 1)
2203     return false;
2204   if (!N->hasNUsesOfValue(1, 0))
2205     return false;
2206
2207   SDValue TCChain = Chain;
2208   SDNode *Copy = *N->use_begin();
2209   if (Copy->getOpcode() == ISD::CopyToReg) {
2210     // If the copy has a glue operand, we conservatively assume it isn't safe to
2211     // perform a tail call.
2212     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2213       return false;
2214     TCChain = Copy->getOperand(0);
2215   } else if (Copy->getOpcode() == ARMISD::VMOVRRD) {
2216     SDNode *VMov = Copy;
2217     // f64 returned in a pair of GPRs.
2218     SmallPtrSet<SDNode*, 2> Copies;
2219     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2220          UI != UE; ++UI) {
2221       if (UI->getOpcode() != ISD::CopyToReg)
2222         return false;
2223       Copies.insert(*UI);
2224     }
2225     if (Copies.size() > 2)
2226       return false;
2227
2228     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2229          UI != UE; ++UI) {
2230       SDValue UseChain = UI->getOperand(0);
2231       if (Copies.count(UseChain.getNode()))
2232         // Second CopyToReg
2233         Copy = *UI;
2234       else
2235         // First CopyToReg
2236         TCChain = UseChain;
2237     }
2238   } else if (Copy->getOpcode() == ISD::BITCAST) {
2239     // f32 returned in a single GPR.
2240     if (!Copy->hasOneUse())
2241       return false;
2242     Copy = *Copy->use_begin();
2243     if (Copy->getOpcode() != ISD::CopyToReg || !Copy->hasNUsesOfValue(1, 0))
2244       return false;
2245     TCChain = Copy->getOperand(0);
2246   } else {
2247     return false;
2248   }
2249
2250   bool HasRet = false;
2251   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2252        UI != UE; ++UI) {
2253     if (UI->getOpcode() != ARMISD::RET_FLAG &&
2254         UI->getOpcode() != ARMISD::INTRET_FLAG)
2255       return false;
2256     HasRet = true;
2257   }
2258
2259   if (!HasRet)
2260     return false;
2261
2262   Chain = TCChain;
2263   return true;
2264 }
2265
2266 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2267   if (!Subtarget->supportsTailCall())
2268     return false;
2269
2270   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2271     return false;
2272
2273   return !Subtarget->isThumb1Only();
2274 }
2275
2276 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
2277 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
2278 // one of the above mentioned nodes. It has to be wrapped because otherwise
2279 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
2280 // be used to form addressing mode. These wrapped nodes will be selected
2281 // into MOVi.
2282 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
2283   EVT PtrVT = Op.getValueType();
2284   // FIXME there is no actual debug info here
2285   SDLoc dl(Op);
2286   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
2287   SDValue Res;
2288   if (CP->isMachineConstantPoolEntry())
2289     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2290                                     CP->getAlignment());
2291   else
2292     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2293                                     CP->getAlignment());
2294   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
2295 }
2296
2297 unsigned ARMTargetLowering::getJumpTableEncoding() const {
2298   return MachineJumpTableInfo::EK_Inline;
2299 }
2300
2301 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
2302                                              SelectionDAG &DAG) const {
2303   MachineFunction &MF = DAG.getMachineFunction();
2304   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2305   unsigned ARMPCLabelIndex = 0;
2306   SDLoc DL(Op);
2307   EVT PtrVT = getPointerTy();
2308   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2309   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2310   SDValue CPAddr;
2311   if (RelocM == Reloc::Static) {
2312     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
2313   } else {
2314     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2315     ARMPCLabelIndex = AFI->createPICLabelUId();
2316     ARMConstantPoolValue *CPV =
2317       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
2318                                       ARMCP::CPBlockAddress, PCAdj);
2319     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2320   }
2321   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
2322   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
2323                                MachinePointerInfo::getConstantPool(),
2324                                false, false, false, 0);
2325   if (RelocM == Reloc::Static)
2326     return Result;
2327   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2328   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
2329 }
2330
2331 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
2332 SDValue
2333 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
2334                                                  SelectionDAG &DAG) const {
2335   SDLoc dl(GA);
2336   EVT PtrVT = getPointerTy();
2337   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2338   MachineFunction &MF = DAG.getMachineFunction();
2339   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2340   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2341   ARMConstantPoolValue *CPV =
2342     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2343                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
2344   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2345   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
2346   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
2347                          MachinePointerInfo::getConstantPool(),
2348                          false, false, false, 0);
2349   SDValue Chain = Argument.getValue(1);
2350
2351   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2352   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
2353
2354   // call __tls_get_addr.
2355   ArgListTy Args;
2356   ArgListEntry Entry;
2357   Entry.Node = Argument;
2358   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2359   Args.push_back(Entry);
2360   // FIXME: is there useful debug info available here?
2361   TargetLowering::CallLoweringInfo CLI(Chain,
2362                 (Type *) Type::getInt32Ty(*DAG.getContext()),
2363                 false, false, false, false,
2364                 0, CallingConv::C, /*isTailCall=*/false,
2365                 /*doesNotRet=*/false, /*isReturnValueUsed=*/true,
2366                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
2367   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2368   return CallResult.first;
2369 }
2370
2371 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2372 // "local exec" model.
2373 SDValue
2374 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2375                                         SelectionDAG &DAG,
2376                                         TLSModel::Model model) const {
2377   const GlobalValue *GV = GA->getGlobal();
2378   SDLoc dl(GA);
2379   SDValue Offset;
2380   SDValue Chain = DAG.getEntryNode();
2381   EVT PtrVT = getPointerTy();
2382   // Get the Thread Pointer
2383   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2384
2385   if (model == TLSModel::InitialExec) {
2386     MachineFunction &MF = DAG.getMachineFunction();
2387     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2388     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2389     // Initial exec model.
2390     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2391     ARMConstantPoolValue *CPV =
2392       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2393                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2394                                       true);
2395     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2396     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2397     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2398                          MachinePointerInfo::getConstantPool(),
2399                          false, false, false, 0);
2400     Chain = Offset.getValue(1);
2401
2402     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2403     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2404
2405     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2406                          MachinePointerInfo::getConstantPool(),
2407                          false, false, false, 0);
2408   } else {
2409     // local exec model
2410     assert(model == TLSModel::LocalExec);
2411     ARMConstantPoolValue *CPV =
2412       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2413     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2414     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2415     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2416                          MachinePointerInfo::getConstantPool(),
2417                          false, false, false, 0);
2418   }
2419
2420   // The address of the thread local variable is the add of the thread
2421   // pointer with the offset of the variable.
2422   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2423 }
2424
2425 SDValue
2426 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2427   // TODO: implement the "local dynamic" model
2428   assert(Subtarget->isTargetELF() &&
2429          "TLS not implemented for non-ELF targets");
2430   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2431
2432   TLSModel::Model model = getTargetMachine().getTLSModel(GA->getGlobal());
2433
2434   switch (model) {
2435     case TLSModel::GeneralDynamic:
2436     case TLSModel::LocalDynamic:
2437       return LowerToTLSGeneralDynamicModel(GA, DAG);
2438     case TLSModel::InitialExec:
2439     case TLSModel::LocalExec:
2440       return LowerToTLSExecModels(GA, DAG, model);
2441   }
2442   llvm_unreachable("bogus TLS model");
2443 }
2444
2445 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2446                                                  SelectionDAG &DAG) const {
2447   EVT PtrVT = getPointerTy();
2448   SDLoc dl(Op);
2449   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2450   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2451     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2452     ARMConstantPoolValue *CPV =
2453       ARMConstantPoolConstant::Create(GV,
2454                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2455     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2456     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2457     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2458                                  CPAddr,
2459                                  MachinePointerInfo::getConstantPool(),
2460                                  false, false, false, 0);
2461     SDValue Chain = Result.getValue(1);
2462     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2463     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2464     if (!UseGOTOFF)
2465       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2466                            MachinePointerInfo::getGOT(),
2467                            false, false, false, 0);
2468     return Result;
2469   }
2470
2471   // If we have T2 ops, we can materialize the address directly via movt/movw
2472   // pair. This is always cheaper.
2473   if (Subtarget->useMovt()) {
2474     ++NumMovwMovt;
2475     // FIXME: Once remat is capable of dealing with instructions with register
2476     // operands, expand this into two nodes.
2477     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2478                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2479   } else {
2480     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2481     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2482     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2483                        MachinePointerInfo::getConstantPool(),
2484                        false, false, false, 0);
2485   }
2486 }
2487
2488 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2489                                                     SelectionDAG &DAG) const {
2490   EVT PtrVT = getPointerTy();
2491   SDLoc dl(Op);
2492   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2493   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2494
2495   if (Subtarget->useMovt())
2496     ++NumMovwMovt;
2497
2498   // FIXME: Once remat is capable of dealing with instructions with register
2499   // operands, expand this into multiple nodes
2500   unsigned Wrapper =
2501       RelocM == Reloc::PIC_ ? ARMISD::WrapperPIC : ARMISD::Wrapper;
2502
2503   SDValue G = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, ARMII::MO_NONLAZY);
2504   SDValue Result = DAG.getNode(Wrapper, dl, PtrVT, G);
2505
2506   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2507     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2508                          MachinePointerInfo::getGOT(), false, false, false, 0);
2509   return Result;
2510 }
2511
2512 SDValue ARMTargetLowering::LowerGlobalAddressWindows(SDValue Op,
2513                                                      SelectionDAG &DAG) const {
2514   assert(Subtarget->isTargetWindows() && "non-Windows COFF is not supported");
2515   assert(Subtarget->useMovt() && "Windows on ARM expects to use movw/movt");
2516
2517   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2518   EVT PtrVT = getPointerTy();
2519   SDLoc DL(Op);
2520
2521   ++NumMovwMovt;
2522
2523   // FIXME: Once remat is capable of dealing with instructions with register
2524   // operands, expand this into two nodes.
2525   return DAG.getNode(ARMISD::Wrapper, DL, PtrVT,
2526                      DAG.getTargetGlobalAddress(GV, DL, PtrVT));
2527 }
2528
2529 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2530                                                     SelectionDAG &DAG) const {
2531   assert(Subtarget->isTargetELF() &&
2532          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2533   MachineFunction &MF = DAG.getMachineFunction();
2534   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2535   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2536   EVT PtrVT = getPointerTy();
2537   SDLoc dl(Op);
2538   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2539   ARMConstantPoolValue *CPV =
2540     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2541                                   ARMPCLabelIndex, PCAdj);
2542   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2543   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2544   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2545                                MachinePointerInfo::getConstantPool(),
2546                                false, false, false, 0);
2547   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2548   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2549 }
2550
2551 SDValue
2552 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2553   SDLoc dl(Op);
2554   SDValue Val = DAG.getConstant(0, MVT::i32);
2555   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2556                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2557                      Op.getOperand(1), Val);
2558 }
2559
2560 SDValue
2561 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2562   SDLoc dl(Op);
2563   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2564                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2565 }
2566
2567 SDValue
2568 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2569                                           const ARMSubtarget *Subtarget) const {
2570   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2571   SDLoc dl(Op);
2572   switch (IntNo) {
2573   default: return SDValue();    // Don't custom lower most intrinsics.
2574   case Intrinsic::arm_thread_pointer: {
2575     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2576     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2577   }
2578   case Intrinsic::eh_sjlj_lsda: {
2579     MachineFunction &MF = DAG.getMachineFunction();
2580     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2581     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2582     EVT PtrVT = getPointerTy();
2583     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2584     SDValue CPAddr;
2585     unsigned PCAdj = (RelocM != Reloc::PIC_)
2586       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2587     ARMConstantPoolValue *CPV =
2588       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2589                                       ARMCP::CPLSDA, PCAdj);
2590     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2591     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2592     SDValue Result =
2593       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2594                   MachinePointerInfo::getConstantPool(),
2595                   false, false, false, 0);
2596
2597     if (RelocM == Reloc::PIC_) {
2598       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2599       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2600     }
2601     return Result;
2602   }
2603   case Intrinsic::arm_neon_vmulls:
2604   case Intrinsic::arm_neon_vmullu: {
2605     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2606       ? ARMISD::VMULLs : ARMISD::VMULLu;
2607     return DAG.getNode(NewOpc, SDLoc(Op), Op.getValueType(),
2608                        Op.getOperand(1), Op.getOperand(2));
2609   }
2610   }
2611 }
2612
2613 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2614                                  const ARMSubtarget *Subtarget) {
2615   // FIXME: handle "fence singlethread" more efficiently.
2616   SDLoc dl(Op);
2617   if (!Subtarget->hasDataBarrier()) {
2618     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2619     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2620     // here.
2621     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2622            "Unexpected ISD::ATOMIC_FENCE encountered. Should be libcall!");
2623     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2624                        DAG.getConstant(0, MVT::i32));
2625   }
2626
2627   ConstantSDNode *OrdN = cast<ConstantSDNode>(Op.getOperand(1));
2628   AtomicOrdering Ord = static_cast<AtomicOrdering>(OrdN->getZExtValue());
2629   unsigned Domain = ARM_MB::ISH;
2630   if (Subtarget->isMClass()) {
2631     // Only a full system barrier exists in the M-class architectures.
2632     Domain = ARM_MB::SY;
2633   } else if (Subtarget->isSwift() && Ord == Release) {
2634     // Swift happens to implement ISHST barriers in a way that's compatible with
2635     // Release semantics but weaker than ISH so we'd be fools not to use
2636     // it. Beware: other processors probably don't!
2637     Domain = ARM_MB::ISHST;
2638   }
2639
2640   return DAG.getNode(ISD::INTRINSIC_VOID, dl, MVT::Other, Op.getOperand(0),
2641                      DAG.getConstant(Intrinsic::arm_dmb, MVT::i32),
2642                      DAG.getConstant(Domain, MVT::i32));
2643 }
2644
2645 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2646                              const ARMSubtarget *Subtarget) {
2647   // ARM pre v5TE and Thumb1 does not have preload instructions.
2648   if (!(Subtarget->isThumb2() ||
2649         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2650     // Just preserve the chain.
2651     return Op.getOperand(0);
2652
2653   SDLoc dl(Op);
2654   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2655   if (!isRead &&
2656       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2657     // ARMv7 with MP extension has PLDW.
2658     return Op.getOperand(0);
2659
2660   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2661   if (Subtarget->isThumb()) {
2662     // Invert the bits.
2663     isRead = ~isRead & 1;
2664     isData = ~isData & 1;
2665   }
2666
2667   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2668                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2669                      DAG.getConstant(isData, MVT::i32));
2670 }
2671
2672 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2673   MachineFunction &MF = DAG.getMachineFunction();
2674   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2675
2676   // vastart just stores the address of the VarArgsFrameIndex slot into the
2677   // memory location argument.
2678   SDLoc dl(Op);
2679   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2680   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2681   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2682   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2683                       MachinePointerInfo(SV), false, false, 0);
2684 }
2685
2686 SDValue
2687 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2688                                         SDValue &Root, SelectionDAG &DAG,
2689                                         SDLoc dl) const {
2690   MachineFunction &MF = DAG.getMachineFunction();
2691   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2692
2693   const TargetRegisterClass *RC;
2694   if (AFI->isThumb1OnlyFunction())
2695     RC = &ARM::tGPRRegClass;
2696   else
2697     RC = &ARM::GPRRegClass;
2698
2699   // Transform the arguments stored in physical registers into virtual ones.
2700   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2701   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2702
2703   SDValue ArgValue2;
2704   if (NextVA.isMemLoc()) {
2705     MachineFrameInfo *MFI = MF.getFrameInfo();
2706     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2707
2708     // Create load node to retrieve arguments from the stack.
2709     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2710     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2711                             MachinePointerInfo::getFixedStack(FI),
2712                             false, false, false, 0);
2713   } else {
2714     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2715     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2716   }
2717   if (!Subtarget->isLittle())
2718     std::swap (ArgValue, ArgValue2);
2719   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2720 }
2721
2722 void
2723 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2724                                   unsigned InRegsParamRecordIdx,
2725                                   unsigned ArgSize,
2726                                   unsigned &ArgRegsSize,
2727                                   unsigned &ArgRegsSaveSize)
2728   const {
2729   unsigned NumGPRs;
2730   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2731     unsigned RBegin, REnd;
2732     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2733     NumGPRs = REnd - RBegin;
2734   } else {
2735     unsigned int firstUnalloced;
2736     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2737                                                 sizeof(GPRArgRegs) /
2738                                                 sizeof(GPRArgRegs[0]));
2739     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2740   }
2741
2742   unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2743   ArgRegsSize = NumGPRs * 4;
2744
2745   // If parameter is split between stack and GPRs...
2746   if (NumGPRs && Align > 4 &&
2747       (ArgRegsSize < ArgSize ||
2748         InRegsParamRecordIdx >= CCInfo.getInRegsParamsCount())) {
2749     // Add padding for part of param recovered from GPRs.  For example,
2750     // if Align == 8, its last byte must be at address K*8 - 1.
2751     // We need to do it, since remained (stack) part of parameter has
2752     // stack alignment, and we need to "attach" "GPRs head" without gaps
2753     // to it:
2754     // Stack:
2755     // |---- 8 bytes block ----| |---- 8 bytes block ----| |---- 8 bytes...
2756     // [ [padding] [GPRs head] ] [        Tail passed via stack       ....
2757     //
2758     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2759     unsigned Padding =
2760         OffsetToAlignment(ArgRegsSize + AFI->getArgRegsSaveSize(), Align);
2761     ArgRegsSaveSize = ArgRegsSize + Padding;
2762   } else
2763     // We don't need to extend regs save size for byval parameters if they
2764     // are passed via GPRs only.
2765     ArgRegsSaveSize = ArgRegsSize;
2766 }
2767
2768 // The remaining GPRs hold either the beginning of variable-argument
2769 // data, or the beginning of an aggregate passed by value (usually
2770 // byval).  Either way, we allocate stack slots adjacent to the data
2771 // provided by our caller, and store the unallocated registers there.
2772 // If this is a variadic function, the va_list pointer will begin with
2773 // these values; otherwise, this reassembles a (byval) structure that
2774 // was split between registers and memory.
2775 // Return: The frame index registers were stored into.
2776 int
2777 ARMTargetLowering::StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
2778                                   SDLoc dl, SDValue &Chain,
2779                                   const Value *OrigArg,
2780                                   unsigned InRegsParamRecordIdx,
2781                                   unsigned OffsetFromOrigArg,
2782                                   unsigned ArgOffset,
2783                                   unsigned ArgSize,
2784                                   bool ForceMutable,
2785                                   unsigned ByValStoreOffset,
2786                                   unsigned TotalArgRegsSaveSize) const {
2787
2788   // Currently, two use-cases possible:
2789   // Case #1. Non-var-args function, and we meet first byval parameter.
2790   //          Setup first unallocated register as first byval register;
2791   //          eat all remained registers
2792   //          (these two actions are performed by HandleByVal method).
2793   //          Then, here, we initialize stack frame with
2794   //          "store-reg" instructions.
2795   // Case #2. Var-args function, that doesn't contain byval parameters.
2796   //          The same: eat all remained unallocated registers,
2797   //          initialize stack frame.
2798
2799   MachineFunction &MF = DAG.getMachineFunction();
2800   MachineFrameInfo *MFI = MF.getFrameInfo();
2801   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2802   unsigned firstRegToSaveIndex, lastRegToSaveIndex;
2803   unsigned RBegin, REnd;
2804   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2805     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2806     firstRegToSaveIndex = RBegin - ARM::R0;
2807     lastRegToSaveIndex = REnd - ARM::R0;
2808   } else {
2809     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2810       (GPRArgRegs, array_lengthof(GPRArgRegs));
2811     lastRegToSaveIndex = 4;
2812   }
2813
2814   unsigned ArgRegsSize, ArgRegsSaveSize;
2815   computeRegArea(CCInfo, MF, InRegsParamRecordIdx, ArgSize,
2816                  ArgRegsSize, ArgRegsSaveSize);
2817
2818   // Store any by-val regs to their spots on the stack so that they may be
2819   // loaded by deferencing the result of formal parameter pointer or va_next.
2820   // Note: once stack area for byval/varargs registers
2821   // was initialized, it can't be initialized again.
2822   if (ArgRegsSaveSize) {
2823     unsigned Padding = ArgRegsSaveSize - ArgRegsSize;
2824
2825     if (Padding) {
2826       assert(AFI->getStoredByValParamsPadding() == 0 &&
2827              "The only parameter may be padded.");
2828       AFI->setStoredByValParamsPadding(Padding);
2829     }
2830
2831     int FrameIndex = MFI->CreateFixedObject(ArgRegsSaveSize,
2832                                             Padding +
2833                                               ByValStoreOffset -
2834                                               (int64_t)TotalArgRegsSaveSize,
2835                                             false);
2836     SDValue FIN = DAG.getFrameIndex(FrameIndex, getPointerTy());
2837     if (Padding) {
2838        MFI->CreateFixedObject(Padding,
2839                               ArgOffset + ByValStoreOffset -
2840                                 (int64_t)ArgRegsSaveSize,
2841                               false);
2842     }
2843
2844     SmallVector<SDValue, 4> MemOps;
2845     for (unsigned i = 0; firstRegToSaveIndex < lastRegToSaveIndex;
2846          ++firstRegToSaveIndex, ++i) {
2847       const TargetRegisterClass *RC;
2848       if (AFI->isThumb1OnlyFunction())
2849         RC = &ARM::tGPRRegClass;
2850       else
2851         RC = &ARM::GPRRegClass;
2852
2853       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2854       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2855       SDValue Store =
2856         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2857                      MachinePointerInfo(OrigArg, OffsetFromOrigArg + 4*i),
2858                      false, false, 0);
2859       MemOps.push_back(Store);
2860       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2861                         DAG.getConstant(4, getPointerTy()));
2862     }
2863
2864     AFI->setArgRegsSaveSize(ArgRegsSaveSize + AFI->getArgRegsSaveSize());
2865
2866     if (!MemOps.empty())
2867       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2868     return FrameIndex;
2869   } else {
2870     if (ArgSize == 0) {
2871       // We cannot allocate a zero-byte object for the first variadic argument,
2872       // so just make up a size.
2873       ArgSize = 4;
2874     }
2875     // This will point to the next argument passed via stack.
2876     return MFI->CreateFixedObject(
2877       ArgSize, ArgOffset, !ForceMutable);
2878   }
2879 }
2880
2881 // Setup stack frame, the va_list pointer will start from.
2882 void
2883 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2884                                         SDLoc dl, SDValue &Chain,
2885                                         unsigned ArgOffset,
2886                                         unsigned TotalArgRegsSaveSize,
2887                                         bool ForceMutable) const {
2888   MachineFunction &MF = DAG.getMachineFunction();
2889   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2890
2891   // Try to store any remaining integer argument regs
2892   // to their spots on the stack so that they may be loaded by deferencing
2893   // the result of va_next.
2894   // If there is no regs to be stored, just point address after last
2895   // argument passed via stack.
2896   int FrameIndex =
2897     StoreByValRegs(CCInfo, DAG, dl, Chain, nullptr,
2898                    CCInfo.getInRegsParamsCount(), 0, ArgOffset, 0, ForceMutable,
2899                    0, TotalArgRegsSaveSize);
2900
2901   AFI->setVarArgsFrameIndex(FrameIndex);
2902 }
2903
2904 SDValue
2905 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2906                                         CallingConv::ID CallConv, bool isVarArg,
2907                                         const SmallVectorImpl<ISD::InputArg>
2908                                           &Ins,
2909                                         SDLoc dl, SelectionDAG &DAG,
2910                                         SmallVectorImpl<SDValue> &InVals)
2911                                           const {
2912   MachineFunction &MF = DAG.getMachineFunction();
2913   MachineFrameInfo *MFI = MF.getFrameInfo();
2914
2915   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2916
2917   // Assign locations to all of the incoming arguments.
2918   SmallVector<CCValAssign, 16> ArgLocs;
2919   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2920                     getTargetMachine(), ArgLocs, *DAG.getContext(), Prologue);
2921   CCInfo.AnalyzeFormalArguments(Ins,
2922                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2923                                                   isVarArg));
2924
2925   SmallVector<SDValue, 16> ArgValues;
2926   int lastInsIndex = -1;
2927   SDValue ArgValue;
2928   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2929   unsigned CurArgIdx = 0;
2930
2931   // Initially ArgRegsSaveSize is zero.
2932   // Then we increase this value each time we meet byval parameter.
2933   // We also increase this value in case of varargs function.
2934   AFI->setArgRegsSaveSize(0);
2935
2936   unsigned ByValStoreOffset = 0;
2937   unsigned TotalArgRegsSaveSize = 0;
2938   unsigned ArgRegsSaveSizeMaxAlign = 4;
2939
2940   // Calculate the amount of stack space that we need to allocate to store
2941   // byval and variadic arguments that are passed in registers.
2942   // We need to know this before we allocate the first byval or variadic
2943   // argument, as they will be allocated a stack slot below the CFA (Canonical
2944   // Frame Address, the stack pointer at entry to the function).
2945   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2946     CCValAssign &VA = ArgLocs[i];
2947     if (VA.isMemLoc()) {
2948       int index = VA.getValNo();
2949       if (index != lastInsIndex) {
2950         ISD::ArgFlagsTy Flags = Ins[index].Flags;
2951         if (Flags.isByVal()) {
2952           unsigned ExtraArgRegsSize;
2953           unsigned ExtraArgRegsSaveSize;
2954           computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsProceed(),
2955                          Flags.getByValSize(),
2956                          ExtraArgRegsSize, ExtraArgRegsSaveSize);
2957
2958           TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
2959           if (Flags.getByValAlign() > ArgRegsSaveSizeMaxAlign)
2960               ArgRegsSaveSizeMaxAlign = Flags.getByValAlign();
2961           CCInfo.nextInRegsParam();
2962         }
2963         lastInsIndex = index;
2964       }
2965     }
2966   }
2967   CCInfo.rewindByValRegsInfo();
2968   lastInsIndex = -1;
2969   if (isVarArg) {
2970     unsigned ExtraArgRegsSize;
2971     unsigned ExtraArgRegsSaveSize;
2972     computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsCount(), 0,
2973                    ExtraArgRegsSize, ExtraArgRegsSaveSize);
2974     TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
2975   }
2976   // If the arg regs save area contains N-byte aligned values, the
2977   // bottom of it must be at least N-byte aligned.
2978   TotalArgRegsSaveSize = RoundUpToAlignment(TotalArgRegsSaveSize, ArgRegsSaveSizeMaxAlign);
2979   TotalArgRegsSaveSize = std::min(TotalArgRegsSaveSize, 16U);
2980
2981   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2982     CCValAssign &VA = ArgLocs[i];
2983     std::advance(CurOrigArg, Ins[VA.getValNo()].OrigArgIndex - CurArgIdx);
2984     CurArgIdx = Ins[VA.getValNo()].OrigArgIndex;
2985     // Arguments stored in registers.
2986     if (VA.isRegLoc()) {
2987       EVT RegVT = VA.getLocVT();
2988
2989       if (VA.needsCustom()) {
2990         // f64 and vector types are split up into multiple registers or
2991         // combinations of registers and stack slots.
2992         if (VA.getLocVT() == MVT::v2f64) {
2993           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2994                                                    Chain, DAG, dl);
2995           VA = ArgLocs[++i]; // skip ahead to next loc
2996           SDValue ArgValue2;
2997           if (VA.isMemLoc()) {
2998             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2999             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3000             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
3001                                     MachinePointerInfo::getFixedStack(FI),
3002                                     false, false, false, 0);
3003           } else {
3004             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
3005                                              Chain, DAG, dl);
3006           }
3007           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
3008           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3009                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
3010           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3011                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
3012         } else
3013           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
3014
3015       } else {
3016         const TargetRegisterClass *RC;
3017
3018         if (RegVT == MVT::f32)
3019           RC = &ARM::SPRRegClass;
3020         else if (RegVT == MVT::f64)
3021           RC = &ARM::DPRRegClass;
3022         else if (RegVT == MVT::v2f64)
3023           RC = &ARM::QPRRegClass;
3024         else if (RegVT == MVT::i32)
3025           RC = AFI->isThumb1OnlyFunction() ?
3026             (const TargetRegisterClass*)&ARM::tGPRRegClass :
3027             (const TargetRegisterClass*)&ARM::GPRRegClass;
3028         else
3029           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
3030
3031         // Transform the arguments in physical registers into virtual ones.
3032         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
3033         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
3034       }
3035
3036       // If this is an 8 or 16-bit value, it is really passed promoted
3037       // to 32 bits.  Insert an assert[sz]ext to capture this, then
3038       // truncate to the right size.
3039       switch (VA.getLocInfo()) {
3040       default: llvm_unreachable("Unknown loc info!");
3041       case CCValAssign::Full: break;
3042       case CCValAssign::BCvt:
3043         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
3044         break;
3045       case CCValAssign::SExt:
3046         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
3047                                DAG.getValueType(VA.getValVT()));
3048         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3049         break;
3050       case CCValAssign::ZExt:
3051         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
3052                                DAG.getValueType(VA.getValVT()));
3053         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3054         break;
3055       }
3056
3057       InVals.push_back(ArgValue);
3058
3059     } else { // VA.isRegLoc()
3060
3061       // sanity check
3062       assert(VA.isMemLoc());
3063       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
3064
3065       int index = ArgLocs[i].getValNo();
3066
3067       // Some Ins[] entries become multiple ArgLoc[] entries.
3068       // Process them only once.
3069       if (index != lastInsIndex)
3070         {
3071           ISD::ArgFlagsTy Flags = Ins[index].Flags;
3072           // FIXME: For now, all byval parameter objects are marked mutable.
3073           // This can be changed with more analysis.
3074           // In case of tail call optimization mark all arguments mutable.
3075           // Since they could be overwritten by lowering of arguments in case of
3076           // a tail call.
3077           if (Flags.isByVal()) {
3078             unsigned CurByValIndex = CCInfo.getInRegsParamsProceed();
3079
3080             ByValStoreOffset = RoundUpToAlignment(ByValStoreOffset, Flags.getByValAlign());
3081             int FrameIndex = StoreByValRegs(
3082                 CCInfo, DAG, dl, Chain, CurOrigArg,
3083                 CurByValIndex,
3084                 Ins[VA.getValNo()].PartOffset,
3085                 VA.getLocMemOffset(),
3086                 Flags.getByValSize(),
3087                 true /*force mutable frames*/,
3088                 ByValStoreOffset,
3089                 TotalArgRegsSaveSize);
3090             ByValStoreOffset += Flags.getByValSize();
3091             ByValStoreOffset = std::min(ByValStoreOffset, 16U);
3092             InVals.push_back(DAG.getFrameIndex(FrameIndex, getPointerTy()));
3093             CCInfo.nextInRegsParam();
3094           } else {
3095             unsigned FIOffset = VA.getLocMemOffset();
3096             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
3097                                             FIOffset, true);
3098
3099             // Create load nodes to retrieve arguments from the stack.
3100             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3101             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
3102                                          MachinePointerInfo::getFixedStack(FI),
3103                                          false, false, false, 0));
3104           }
3105           lastInsIndex = index;
3106         }
3107     }
3108   }
3109
3110   // varargs
3111   if (isVarArg)
3112     VarArgStyleRegisters(CCInfo, DAG, dl, Chain,
3113                          CCInfo.getNextStackOffset(),
3114                          TotalArgRegsSaveSize);
3115
3116   AFI->setArgumentStackSize(CCInfo.getNextStackOffset());
3117
3118   return Chain;
3119 }
3120
3121 /// isFloatingPointZero - Return true if this is +0.0.
3122 static bool isFloatingPointZero(SDValue Op) {
3123   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
3124     return CFP->getValueAPF().isPosZero();
3125   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
3126     // Maybe this has already been legalized into the constant pool?
3127     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
3128       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
3129       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
3130         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
3131           return CFP->getValueAPF().isPosZero();
3132     }
3133   }
3134   return false;
3135 }
3136
3137 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
3138 /// the given operands.
3139 SDValue
3140 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
3141                              SDValue &ARMcc, SelectionDAG &DAG,
3142                              SDLoc dl) const {
3143   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
3144     unsigned C = RHSC->getZExtValue();
3145     if (!isLegalICmpImmediate(C)) {
3146       // Constant does not fit, try adjusting it by one?
3147       switch (CC) {
3148       default: break;
3149       case ISD::SETLT:
3150       case ISD::SETGE:
3151         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
3152           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
3153           RHS = DAG.getConstant(C-1, MVT::i32);
3154         }
3155         break;
3156       case ISD::SETULT:
3157       case ISD::SETUGE:
3158         if (C != 0 && isLegalICmpImmediate(C-1)) {
3159           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
3160           RHS = DAG.getConstant(C-1, MVT::i32);
3161         }
3162         break;
3163       case ISD::SETLE:
3164       case ISD::SETGT:
3165         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
3166           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
3167           RHS = DAG.getConstant(C+1, MVT::i32);
3168         }
3169         break;
3170       case ISD::SETULE:
3171       case ISD::SETUGT:
3172         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
3173           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
3174           RHS = DAG.getConstant(C+1, MVT::i32);
3175         }
3176         break;
3177       }
3178     }
3179   }
3180
3181   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3182   ARMISD::NodeType CompareType;
3183   switch (CondCode) {
3184   default:
3185     CompareType = ARMISD::CMP;
3186     break;
3187   case ARMCC::EQ:
3188   case ARMCC::NE:
3189     // Uses only Z Flag
3190     CompareType = ARMISD::CMPZ;
3191     break;
3192   }
3193   ARMcc = DAG.getConstant(CondCode, MVT::i32);
3194   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
3195 }
3196
3197 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
3198 SDValue
3199 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
3200                              SDLoc dl) const {
3201   SDValue Cmp;
3202   if (!isFloatingPointZero(RHS))
3203     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
3204   else
3205     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
3206   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
3207 }
3208
3209 /// duplicateCmp - Glue values can have only one use, so this function
3210 /// duplicates a comparison node.
3211 SDValue
3212 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
3213   unsigned Opc = Cmp.getOpcode();
3214   SDLoc DL(Cmp);
3215   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
3216     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3217
3218   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
3219   Cmp = Cmp.getOperand(0);
3220   Opc = Cmp.getOpcode();
3221   if (Opc == ARMISD::CMPFP)
3222     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3223   else {
3224     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
3225     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
3226   }
3227   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
3228 }
3229
3230 std::pair<SDValue, SDValue>
3231 ARMTargetLowering::getARMXALUOOp(SDValue Op, SelectionDAG &DAG,
3232                                  SDValue &ARMcc) const {
3233   assert(Op.getValueType() == MVT::i32 &&  "Unsupported value type");
3234
3235   SDValue Value, OverflowCmp;
3236   SDValue LHS = Op.getOperand(0);
3237   SDValue RHS = Op.getOperand(1);
3238
3239
3240   // FIXME: We are currently always generating CMPs because we don't support
3241   // generating CMN through the backend. This is not as good as the natural
3242   // CMP case because it causes a register dependency and cannot be folded
3243   // later.
3244
3245   switch (Op.getOpcode()) {
3246   default:
3247     llvm_unreachable("Unknown overflow instruction!");
3248   case ISD::SADDO:
3249     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3250     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3251     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3252     break;
3253   case ISD::UADDO:
3254     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3255     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3256     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3257     break;
3258   case ISD::SSUBO:
3259     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3260     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3261     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3262     break;
3263   case ISD::USUBO:
3264     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3265     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3266     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3267     break;
3268   } // switch (...)
3269
3270   return std::make_pair(Value, OverflowCmp);
3271 }
3272
3273
3274 SDValue
3275 ARMTargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
3276   // Let legalize expand this if it isn't a legal type yet.
3277   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
3278     return SDValue();
3279
3280   SDValue Value, OverflowCmp;
3281   SDValue ARMcc;
3282   std::tie(Value, OverflowCmp) = getARMXALUOOp(Op, DAG, ARMcc);
3283   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3284   // We use 0 and 1 as false and true values.
3285   SDValue TVal = DAG.getConstant(1, MVT::i32);
3286   SDValue FVal = DAG.getConstant(0, MVT::i32);
3287   EVT VT = Op.getValueType();
3288
3289   SDValue Overflow = DAG.getNode(ARMISD::CMOV, SDLoc(Op), VT, TVal, FVal,
3290                                  ARMcc, CCR, OverflowCmp);
3291
3292   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
3293   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
3294 }
3295
3296
3297 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
3298   SDValue Cond = Op.getOperand(0);
3299   SDValue SelectTrue = Op.getOperand(1);
3300   SDValue SelectFalse = Op.getOperand(2);
3301   SDLoc dl(Op);
3302   unsigned Opc = Cond.getOpcode();
3303
3304   if (Cond.getResNo() == 1 &&
3305       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3306        Opc == ISD::USUBO)) {
3307     if (!DAG.getTargetLoweringInfo().isTypeLegal(Cond->getValueType(0)))
3308       return SDValue();
3309
3310     SDValue Value, OverflowCmp;
3311     SDValue ARMcc;
3312     std::tie(Value, OverflowCmp) = getARMXALUOOp(Cond, DAG, ARMcc);
3313     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3314     EVT VT = Op.getValueType();
3315
3316     return DAG.getNode(ARMISD::CMOV, SDLoc(Op), VT, SelectTrue, SelectFalse,
3317                        ARMcc, CCR, OverflowCmp);
3318
3319   }
3320
3321   // Convert:
3322   //
3323   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
3324   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
3325   //
3326   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
3327     const ConstantSDNode *CMOVTrue =
3328       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
3329     const ConstantSDNode *CMOVFalse =
3330       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
3331
3332     if (CMOVTrue && CMOVFalse) {
3333       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
3334       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
3335
3336       SDValue True;
3337       SDValue False;
3338       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
3339         True = SelectTrue;
3340         False = SelectFalse;
3341       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
3342         True = SelectFalse;
3343         False = SelectTrue;
3344       }
3345
3346       if (True.getNode() && False.getNode()) {
3347         EVT VT = Op.getValueType();
3348         SDValue ARMcc = Cond.getOperand(2);
3349         SDValue CCR = Cond.getOperand(3);
3350         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
3351         assert(True.getValueType() == VT);
3352         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
3353       }
3354     }
3355   }
3356
3357   // ARM's BooleanContents value is UndefinedBooleanContent. Mask out the
3358   // undefined bits before doing a full-word comparison with zero.
3359   Cond = DAG.getNode(ISD::AND, dl, Cond.getValueType(), Cond,
3360                      DAG.getConstant(1, Cond.getValueType()));
3361
3362   return DAG.getSelectCC(dl, Cond,
3363                          DAG.getConstant(0, Cond.getValueType()),
3364                          SelectTrue, SelectFalse, ISD::SETNE);
3365 }
3366
3367 static ISD::CondCode getInverseCCForVSEL(ISD::CondCode CC) {
3368   if (CC == ISD::SETNE)
3369     return ISD::SETEQ;
3370   return ISD::getSetCCInverse(CC, true);
3371 }
3372
3373 static void checkVSELConstraints(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
3374                                  bool &swpCmpOps, bool &swpVselOps) {
3375   // Start by selecting the GE condition code for opcodes that return true for
3376   // 'equality'
3377   if (CC == ISD::SETUGE || CC == ISD::SETOGE || CC == ISD::SETOLE ||
3378       CC == ISD::SETULE)
3379     CondCode = ARMCC::GE;
3380
3381   // and GT for opcodes that return false for 'equality'.
3382   else if (CC == ISD::SETUGT || CC == ISD::SETOGT || CC == ISD::SETOLT ||
3383            CC == ISD::SETULT)
3384     CondCode = ARMCC::GT;
3385
3386   // Since we are constrained to GE/GT, if the opcode contains 'less', we need
3387   // to swap the compare operands.
3388   if (CC == ISD::SETOLE || CC == ISD::SETULE || CC == ISD::SETOLT ||
3389       CC == ISD::SETULT)
3390     swpCmpOps = true;
3391
3392   // Both GT and GE are ordered comparisons, and return false for 'unordered'.
3393   // If we have an unordered opcode, we need to swap the operands to the VSEL
3394   // instruction (effectively negating the condition).
3395   //
3396   // This also has the effect of swapping which one of 'less' or 'greater'
3397   // returns true, so we also swap the compare operands. It also switches
3398   // whether we return true for 'equality', so we compensate by picking the
3399   // opposite condition code to our original choice.
3400   if (CC == ISD::SETULE || CC == ISD::SETULT || CC == ISD::SETUGE ||
3401       CC == ISD::SETUGT) {
3402     swpCmpOps = !swpCmpOps;
3403     swpVselOps = !swpVselOps;
3404     CondCode = CondCode == ARMCC::GT ? ARMCC::GE : ARMCC::GT;
3405   }
3406
3407   // 'ordered' is 'anything but unordered', so use the VS condition code and
3408   // swap the VSEL operands.
3409   if (CC == ISD::SETO) {
3410     CondCode = ARMCC::VS;
3411     swpVselOps = true;
3412   }
3413
3414   // 'unordered or not equal' is 'anything but equal', so use the EQ condition
3415   // code and swap the VSEL operands.
3416   if (CC == ISD::SETUNE) {
3417     CondCode = ARMCC::EQ;
3418     swpVselOps = true;
3419   }
3420 }
3421
3422 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3423   EVT VT = Op.getValueType();
3424   SDValue LHS = Op.getOperand(0);
3425   SDValue RHS = Op.getOperand(1);
3426   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3427   SDValue TrueVal = Op.getOperand(2);
3428   SDValue FalseVal = Op.getOperand(3);
3429   SDLoc dl(Op);
3430
3431   if (LHS.getValueType() == MVT::i32) {
3432     // Try to generate VSEL on ARMv8.
3433     // The VSEL instruction can't use all the usual ARM condition
3434     // codes: it only has two bits to select the condition code, so it's
3435     // constrained to use only GE, GT, VS and EQ.
3436     //
3437     // To implement all the various ISD::SETXXX opcodes, we sometimes need to
3438     // swap the operands of the previous compare instruction (effectively
3439     // inverting the compare condition, swapping 'less' and 'greater') and
3440     // sometimes need to swap the operands to the VSEL (which inverts the
3441     // condition in the sense of firing whenever the previous condition didn't)
3442     if (getSubtarget()->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3443                                       TrueVal.getValueType() == MVT::f64)) {
3444       ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3445       if (CondCode == ARMCC::LT || CondCode == ARMCC::LE ||
3446           CondCode == ARMCC::VC || CondCode == ARMCC::NE) {
3447         CC = getInverseCCForVSEL(CC);
3448         std::swap(TrueVal, FalseVal);
3449       }
3450     }
3451
3452     SDValue ARMcc;
3453     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3454     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3455     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,
3456                        Cmp);
3457   }
3458
3459   ARMCC::CondCodes CondCode, CondCode2;
3460   FPCCToARMCC(CC, CondCode, CondCode2);
3461
3462   // Try to generate VSEL on ARMv8.
3463   if (getSubtarget()->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3464                                     TrueVal.getValueType() == MVT::f64)) {
3465     // We can select VMAXNM/VMINNM from a compare followed by a select with the
3466     // same operands, as follows:
3467     //   c = fcmp [ogt, olt, ugt, ult] a, b
3468     //   select c, a, b
3469     // We only do this in unsafe-fp-math, because signed zeros and NaNs are
3470     // handled differently than the original code sequence.
3471     if (getTargetMachine().Options.UnsafeFPMath && LHS == TrueVal &&
3472         RHS == FalseVal) {
3473       if (CC == ISD::SETOGT || CC == ISD::SETUGT)
3474         return DAG.getNode(ARMISD::VMAXNM, dl, VT, TrueVal, FalseVal);
3475       if (CC == ISD::SETOLT || CC == ISD::SETULT)
3476         return DAG.getNode(ARMISD::VMINNM, dl, VT, TrueVal, FalseVal);
3477     }
3478
3479     bool swpCmpOps = false;
3480     bool swpVselOps = false;
3481     checkVSELConstraints(CC, CondCode, swpCmpOps, swpVselOps);
3482
3483     if (CondCode == ARMCC::GT || CondCode == ARMCC::GE ||
3484         CondCode == ARMCC::VS || CondCode == ARMCC::EQ) {
3485       if (swpCmpOps)
3486         std::swap(LHS, RHS);
3487       if (swpVselOps)
3488         std::swap(TrueVal, FalseVal);
3489     }
3490   }
3491
3492   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3493   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3494   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3495   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
3496                                ARMcc, CCR, Cmp);
3497   if (CondCode2 != ARMCC::AL) {
3498     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
3499     // FIXME: Needs another CMP because flag can have but one use.
3500     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
3501     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
3502                          Result, TrueVal, ARMcc2, CCR, Cmp2);
3503   }
3504   return Result;
3505 }
3506
3507 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
3508 /// to morph to an integer compare sequence.
3509 static bool canChangeToInt(SDValue Op, bool &SeenZero,
3510                            const ARMSubtarget *Subtarget) {
3511   SDNode *N = Op.getNode();
3512   if (!N->hasOneUse())
3513     // Otherwise it requires moving the value from fp to integer registers.
3514     return false;
3515   if (!N->getNumValues())
3516     return false;
3517   EVT VT = Op.getValueType();
3518   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
3519     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
3520     // vmrs are very slow, e.g. cortex-a8.
3521     return false;
3522
3523   if (isFloatingPointZero(Op)) {
3524     SeenZero = true;
3525     return true;
3526   }
3527   return ISD::isNormalLoad(N);
3528 }
3529
3530 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
3531   if (isFloatingPointZero(Op))
3532     return DAG.getConstant(0, MVT::i32);
3533
3534   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
3535     return DAG.getLoad(MVT::i32, SDLoc(Op),
3536                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
3537                        Ld->isVolatile(), Ld->isNonTemporal(),
3538                        Ld->isInvariant(), Ld->getAlignment());
3539
3540   llvm_unreachable("Unknown VFP cmp argument!");
3541 }
3542
3543 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
3544                            SDValue &RetVal1, SDValue &RetVal2) {
3545   if (isFloatingPointZero(Op)) {
3546     RetVal1 = DAG.getConstant(0, MVT::i32);
3547     RetVal2 = DAG.getConstant(0, MVT::i32);
3548     return;
3549   }
3550
3551   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
3552     SDValue Ptr = Ld->getBasePtr();
3553     RetVal1 = DAG.getLoad(MVT::i32, SDLoc(Op),
3554                           Ld->getChain(), Ptr,
3555                           Ld->getPointerInfo(),
3556                           Ld->isVolatile(), Ld->isNonTemporal(),
3557                           Ld->isInvariant(), Ld->getAlignment());
3558
3559     EVT PtrType = Ptr.getValueType();
3560     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
3561     SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(Op),
3562                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
3563     RetVal2 = DAG.getLoad(MVT::i32, SDLoc(Op),
3564                           Ld->getChain(), NewPtr,
3565                           Ld->getPointerInfo().getWithOffset(4),
3566                           Ld->isVolatile(), Ld->isNonTemporal(),
3567                           Ld->isInvariant(), NewAlign);
3568     return;
3569   }
3570
3571   llvm_unreachable("Unknown VFP cmp argument!");
3572 }
3573
3574 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
3575 /// f32 and even f64 comparisons to integer ones.
3576 SDValue
3577 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
3578   SDValue Chain = Op.getOperand(0);
3579   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3580   SDValue LHS = Op.getOperand(2);
3581   SDValue RHS = Op.getOperand(3);
3582   SDValue Dest = Op.getOperand(4);
3583   SDLoc dl(Op);
3584
3585   bool LHSSeenZero = false;
3586   bool LHSOk = canChangeToInt(LHS, LHSSeenZero, Subtarget);
3587   bool RHSSeenZero = false;
3588   bool RHSOk = canChangeToInt(RHS, RHSSeenZero, Subtarget);
3589   if (LHSOk && RHSOk && (LHSSeenZero || RHSSeenZero)) {
3590     // If unsafe fp math optimization is enabled and there are no other uses of
3591     // the CMP operands, and the condition code is EQ or NE, we can optimize it
3592     // to an integer comparison.
3593     if (CC == ISD::SETOEQ)
3594       CC = ISD::SETEQ;
3595     else if (CC == ISD::SETUNE)
3596       CC = ISD::SETNE;
3597
3598     SDValue Mask = DAG.getConstant(0x7fffffff, MVT::i32);
3599     SDValue ARMcc;
3600     if (LHS.getValueType() == MVT::f32) {
3601       LHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3602                         bitcastf32Toi32(LHS, DAG), Mask);
3603       RHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3604                         bitcastf32Toi32(RHS, DAG), Mask);
3605       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3606       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3607       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3608                          Chain, Dest, ARMcc, CCR, Cmp);
3609     }
3610
3611     SDValue LHS1, LHS2;
3612     SDValue RHS1, RHS2;
3613     expandf64Toi32(LHS, DAG, LHS1, LHS2);
3614     expandf64Toi32(RHS, DAG, RHS1, RHS2);
3615     LHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, LHS2, Mask);
3616     RHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, RHS2, Mask);
3617     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3618     ARMcc = DAG.getConstant(CondCode, MVT::i32);
3619     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3620     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
3621     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops);
3622   }
3623
3624   return SDValue();
3625 }
3626
3627 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3628   SDValue Chain = Op.getOperand(0);
3629   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3630   SDValue LHS = Op.getOperand(2);
3631   SDValue RHS = Op.getOperand(3);
3632   SDValue Dest = Op.getOperand(4);
3633   SDLoc dl(Op);
3634
3635   if (LHS.getValueType() == MVT::i32) {
3636     SDValue ARMcc;
3637     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3638     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3639     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3640                        Chain, Dest, ARMcc, CCR, Cmp);
3641   }
3642
3643   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3644
3645   if (getTargetMachine().Options.UnsafeFPMath &&
3646       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
3647        CC == ISD::SETNE || CC == ISD::SETUNE)) {
3648     SDValue Result = OptimizeVFPBrcond(Op, DAG);
3649     if (Result.getNode())
3650       return Result;
3651   }
3652
3653   ARMCC::CondCodes CondCode, CondCode2;
3654   FPCCToARMCC(CC, CondCode, CondCode2);
3655
3656   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3657   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3658   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3659   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3660   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
3661   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3662   if (CondCode2 != ARMCC::AL) {
3663     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
3664     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
3665     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3666   }
3667   return Res;
3668 }
3669
3670 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
3671   SDValue Chain = Op.getOperand(0);
3672   SDValue Table = Op.getOperand(1);
3673   SDValue Index = Op.getOperand(2);
3674   SDLoc dl(Op);
3675
3676   EVT PTy = getPointerTy();
3677   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
3678   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
3679   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
3680   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
3681   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
3682   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
3683   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3684   if (Subtarget->isThumb2()) {
3685     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
3686     // which does another jump to the destination. This also makes it easier
3687     // to translate it to TBB / TBH later.
3688     // FIXME: This might not work if the function is extremely large.
3689     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
3690                        Addr, Op.getOperand(2), JTI, UId);
3691   }
3692   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3693     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3694                        MachinePointerInfo::getJumpTable(),
3695                        false, false, false, 0);
3696     Chain = Addr.getValue(1);
3697     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3698     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3699   } else {
3700     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3701                        MachinePointerInfo::getJumpTable(),
3702                        false, false, false, 0);
3703     Chain = Addr.getValue(1);
3704     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3705   }
3706 }
3707
3708 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3709   EVT VT = Op.getValueType();
3710   SDLoc dl(Op);
3711
3712   if (Op.getValueType().getVectorElementType() == MVT::i32) {
3713     if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::f32)
3714       return Op;
3715     return DAG.UnrollVectorOp(Op.getNode());
3716   }
3717
3718   assert(Op.getOperand(0).getValueType() == MVT::v4f32 &&
3719          "Invalid type for custom lowering!");
3720   if (VT != MVT::v4i16)
3721     return DAG.UnrollVectorOp(Op.getNode());
3722
3723   Op = DAG.getNode(Op.getOpcode(), dl, MVT::v4i32, Op.getOperand(0));
3724   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
3725 }
3726
3727 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3728   EVT VT = Op.getValueType();
3729   if (VT.isVector())
3730     return LowerVectorFP_TO_INT(Op, DAG);
3731
3732   SDLoc dl(Op);
3733   unsigned Opc;
3734
3735   switch (Op.getOpcode()) {
3736   default: llvm_unreachable("Invalid opcode!");
3737   case ISD::FP_TO_SINT:
3738     Opc = ARMISD::FTOSI;
3739     break;
3740   case ISD::FP_TO_UINT:
3741     Opc = ARMISD::FTOUI;
3742     break;
3743   }
3744   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
3745   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
3746 }
3747
3748 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3749   EVT VT = Op.getValueType();
3750   SDLoc dl(Op);
3751
3752   if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::i32) {
3753     if (VT.getVectorElementType() == MVT::f32)
3754       return Op;
3755     return DAG.UnrollVectorOp(Op.getNode());
3756   }
3757
3758   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3759          "Invalid type for custom lowering!");
3760   if (VT != MVT::v4f32)
3761     return DAG.UnrollVectorOp(Op.getNode());
3762
3763   unsigned CastOpc;
3764   unsigned Opc;
3765   switch (Op.getOpcode()) {
3766   default: llvm_unreachable("Invalid opcode!");
3767   case ISD::SINT_TO_FP:
3768     CastOpc = ISD::SIGN_EXTEND;
3769     Opc = ISD::SINT_TO_FP;
3770     break;
3771   case ISD::UINT_TO_FP:
3772     CastOpc = ISD::ZERO_EXTEND;
3773     Opc = ISD::UINT_TO_FP;
3774     break;
3775   }
3776
3777   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3778   return DAG.getNode(Opc, dl, VT, Op);
3779 }
3780
3781 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3782   EVT VT = Op.getValueType();
3783   if (VT.isVector())
3784     return LowerVectorINT_TO_FP(Op, DAG);
3785
3786   SDLoc dl(Op);
3787   unsigned Opc;
3788
3789   switch (Op.getOpcode()) {
3790   default: llvm_unreachable("Invalid opcode!");
3791   case ISD::SINT_TO_FP:
3792     Opc = ARMISD::SITOF;
3793     break;
3794   case ISD::UINT_TO_FP:
3795     Opc = ARMISD::UITOF;
3796     break;
3797   }
3798
3799   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3800   return DAG.getNode(Opc, dl, VT, Op);
3801 }
3802
3803 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3804   // Implement fcopysign with a fabs and a conditional fneg.
3805   SDValue Tmp0 = Op.getOperand(0);
3806   SDValue Tmp1 = Op.getOperand(1);
3807   SDLoc dl(Op);
3808   EVT VT = Op.getValueType();
3809   EVT SrcVT = Tmp1.getValueType();
3810   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3811     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3812   bool UseNEON = !InGPR && Subtarget->hasNEON();
3813
3814   if (UseNEON) {
3815     // Use VBSL to copy the sign bit.
3816     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3817     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3818                                DAG.getTargetConstant(EncodedVal, MVT::i32));
3819     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3820     if (VT == MVT::f64)
3821       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3822                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3823                          DAG.getConstant(32, MVT::i32));
3824     else /*if (VT == MVT::f32)*/
3825       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3826     if (SrcVT == MVT::f32) {
3827       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3828       if (VT == MVT::f64)
3829         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3830                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3831                            DAG.getConstant(32, MVT::i32));
3832     } else if (VT == MVT::f32)
3833       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3834                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3835                          DAG.getConstant(32, MVT::i32));
3836     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3837     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3838
3839     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3840                                             MVT::i32);
3841     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3842     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3843                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3844
3845     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
3846                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
3847                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
3848     if (VT == MVT::f32) {
3849       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
3850       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
3851                         DAG.getConstant(0, MVT::i32));
3852     } else {
3853       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
3854     }
3855
3856     return Res;
3857   }
3858
3859   // Bitcast operand 1 to i32.
3860   if (SrcVT == MVT::f64)
3861     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3862                        Tmp1).getValue(1);
3863   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
3864
3865   // Or in the signbit with integer operations.
3866   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
3867   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
3868   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
3869   if (VT == MVT::f32) {
3870     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
3871                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
3872     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
3873                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
3874   }
3875
3876   // f64: Or the high part with signbit and then combine two parts.
3877   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3878                      Tmp0);
3879   SDValue Lo = Tmp0.getValue(0);
3880   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
3881   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
3882   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
3883 }
3884
3885 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
3886   MachineFunction &MF = DAG.getMachineFunction();
3887   MachineFrameInfo *MFI = MF.getFrameInfo();
3888   MFI->setReturnAddressIsTaken(true);
3889
3890   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
3891     return SDValue();
3892
3893   EVT VT = Op.getValueType();
3894   SDLoc dl(Op);
3895   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3896   if (Depth) {
3897     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3898     SDValue Offset = DAG.getConstant(4, MVT::i32);
3899     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
3900                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
3901                        MachinePointerInfo(), false, false, false, 0);
3902   }
3903
3904   // Return LR, which contains the return address. Mark it an implicit live-in.
3905   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
3906   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
3907 }
3908
3909 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
3910   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3911   MFI->setFrameAddressIsTaken(true);
3912
3913   EVT VT = Op.getValueType();
3914   SDLoc dl(Op);  // FIXME probably not meaningful
3915   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3916   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetMachO())
3917     ? ARM::R7 : ARM::R11;
3918   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
3919   while (Depth--)
3920     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
3921                             MachinePointerInfo(),
3922                             false, false, false, 0);
3923   return FrameAddr;
3924 }
3925
3926 // FIXME? Maybe this could be a TableGen attribute on some registers and
3927 // this table could be generated automatically from RegInfo.
3928 unsigned ARMTargetLowering::getRegisterByName(const char* RegName,
3929                                               EVT VT) const {
3930   unsigned Reg = StringSwitch<unsigned>(RegName)
3931                        .Case("sp", ARM::SP)
3932                        .Default(0);
3933   if (Reg)
3934     return Reg;
3935   report_fatal_error("Invalid register name global variable");
3936 }
3937
3938 /// ExpandBITCAST - If the target supports VFP, this function is called to
3939 /// expand a bit convert where either the source or destination type is i64 to
3940 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
3941 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
3942 /// vectors), since the legalizer won't know what to do with that.
3943 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
3944   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3945   SDLoc dl(N);
3946   SDValue Op = N->getOperand(0);
3947
3948   // This function is only supposed to be called for i64 types, either as the
3949   // source or destination of the bit convert.
3950   EVT SrcVT = Op.getValueType();
3951   EVT DstVT = N->getValueType(0);
3952   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
3953          "ExpandBITCAST called for non-i64 type");
3954
3955   // Turn i64->f64 into VMOVDRR.
3956   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3957     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3958                              DAG.getConstant(0, MVT::i32));
3959     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3960                              DAG.getConstant(1, MVT::i32));
3961     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3962                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3963   }
3964
3965   // Turn f64->i64 into VMOVRRD.
3966   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3967     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3968                               DAG.getVTList(MVT::i32, MVT::i32), Op);
3969     // Merge the pieces into a single i64 value.
3970     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3971   }
3972
3973   return SDValue();
3974 }
3975
3976 /// getZeroVector - Returns a vector of specified type with all zero elements.
3977 /// Zero vectors are used to represent vector negation and in those cases
3978 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3979 /// not support i64 elements, so sometimes the zero vectors will need to be
3980 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3981 /// zero vector.
3982 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, SDLoc dl) {
3983   assert(VT.isVector() && "Expected a vector type");
3984   // The canonical modified immediate encoding of a zero vector is....0!
3985   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3986   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3987   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3988   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3989 }
3990
3991 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3992 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3993 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3994                                                 SelectionDAG &DAG) const {
3995   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3996   EVT VT = Op.getValueType();
3997   unsigned VTBits = VT.getSizeInBits();
3998   SDLoc dl(Op);
3999   SDValue ShOpLo = Op.getOperand(0);
4000   SDValue ShOpHi = Op.getOperand(1);
4001   SDValue ShAmt  = Op.getOperand(2);
4002   SDValue ARMcc;
4003   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4004
4005   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4006
4007   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4008                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
4009   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4010   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4011                                    DAG.getConstant(VTBits, MVT::i32));
4012   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4013   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4014   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4015
4016   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4017   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4018                           ARMcc, DAG, dl);
4019   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4020   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
4021                            CCR, Cmp);
4022
4023   SDValue Ops[2] = { Lo, Hi };
4024   return DAG.getMergeValues(Ops, dl);
4025 }
4026
4027 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4028 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4029 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
4030                                                SelectionDAG &DAG) const {
4031   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4032   EVT VT = Op.getValueType();
4033   unsigned VTBits = VT.getSizeInBits();
4034   SDLoc dl(Op);
4035   SDValue ShOpLo = Op.getOperand(0);
4036   SDValue ShOpHi = Op.getOperand(1);
4037   SDValue ShAmt  = Op.getOperand(2);
4038   SDValue ARMcc;
4039
4040   assert(Op.getOpcode() == ISD::SHL_PARTS);
4041   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4042                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
4043   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4044   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4045                                    DAG.getConstant(VTBits, MVT::i32));
4046   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4047   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4048
4049   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4050   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4051   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4052                           ARMcc, DAG, dl);
4053   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4054   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
4055                            CCR, Cmp);
4056
4057   SDValue Ops[2] = { Lo, Hi };
4058   return DAG.getMergeValues(Ops, dl);
4059 }
4060
4061 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4062                                             SelectionDAG &DAG) const {
4063   // The rounding mode is in bits 23:22 of the FPSCR.
4064   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
4065   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
4066   // so that the shift + and get folded into a bitfield extract.
4067   SDLoc dl(Op);
4068   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
4069                               DAG.getConstant(Intrinsic::arm_get_fpscr,
4070                                               MVT::i32));
4071   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
4072                                   DAG.getConstant(1U << 22, MVT::i32));
4073   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
4074                               DAG.getConstant(22, MVT::i32));
4075   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
4076                      DAG.getConstant(3, MVT::i32));
4077 }
4078
4079 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
4080                          const ARMSubtarget *ST) {
4081   EVT VT = N->getValueType(0);
4082   SDLoc dl(N);
4083
4084   if (!ST->hasV6T2Ops())
4085     return SDValue();
4086
4087   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
4088   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
4089 }
4090
4091 /// getCTPOP16BitCounts - Returns a v8i8/v16i8 vector containing the bit-count
4092 /// for each 16-bit element from operand, repeated.  The basic idea is to
4093 /// leverage vcnt to get the 8-bit counts, gather and add the results.
4094 ///
4095 /// Trace for v4i16:
4096 /// input    = [v0    v1    v2    v3   ] (vi 16-bit element)
4097 /// cast: N0 = [w0 w1 w2 w3 w4 w5 w6 w7] (v0 = [w0 w1], wi 8-bit element)
4098 /// vcnt: N1 = [b0 b1 b2 b3 b4 b5 b6 b7] (bi = bit-count of 8-bit element wi)
4099 /// vrev: N2 = [b1 b0 b3 b2 b5 b4 b7 b6]
4100 ///            [b0 b1 b2 b3 b4 b5 b6 b7]
4101 ///           +[b1 b0 b3 b2 b5 b4 b7 b6]
4102 /// N3=N1+N2 = [k0 k0 k1 k1 k2 k2 k3 k3] (k0 = b0+b1 = bit-count of 16-bit v0,
4103 /// vuzp:    = [k0 k1 k2 k3 k0 k1 k2 k3]  each ki is 8-bits)
4104 static SDValue getCTPOP16BitCounts(SDNode *N, SelectionDAG &DAG) {
4105   EVT VT = N->getValueType(0);
4106   SDLoc DL(N);
4107
4108   EVT VT8Bit = VT.is64BitVector() ? MVT::v8i8 : MVT::v16i8;
4109   SDValue N0 = DAG.getNode(ISD::BITCAST, DL, VT8Bit, N->getOperand(0));
4110   SDValue N1 = DAG.getNode(ISD::CTPOP, DL, VT8Bit, N0);
4111   SDValue N2 = DAG.getNode(ARMISD::VREV16, DL, VT8Bit, N1);
4112   SDValue N3 = DAG.getNode(ISD::ADD, DL, VT8Bit, N1, N2);
4113   return DAG.getNode(ARMISD::VUZP, DL, VT8Bit, N3, N3);
4114 }
4115
4116 /// lowerCTPOP16BitElements - Returns a v4i16/v8i16 vector containing the
4117 /// bit-count for each 16-bit element from the operand.  We need slightly
4118 /// different sequencing for v4i16 and v8i16 to stay within NEON's available
4119 /// 64/128-bit registers.
4120 ///
4121 /// Trace for v4i16:
4122 /// input           = [v0    v1    v2    v3    ] (vi 16-bit element)
4123 /// v8i8: BitCounts = [k0 k1 k2 k3 k0 k1 k2 k3 ] (ki is the bit-count of vi)
4124 /// v8i16:Extended  = [k0    k1    k2    k3    k0    k1    k2    k3    ]
4125 /// v4i16:Extracted = [k0    k1    k2    k3    ]
4126 static SDValue lowerCTPOP16BitElements(SDNode *N, SelectionDAG &DAG) {
4127   EVT VT = N->getValueType(0);
4128   SDLoc DL(N);
4129
4130   SDValue BitCounts = getCTPOP16BitCounts(N, DAG);
4131   if (VT.is64BitVector()) {
4132     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, BitCounts);
4133     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, Extended,
4134                        DAG.getIntPtrConstant(0));
4135   } else {
4136     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v8i8,
4137                                     BitCounts, DAG.getIntPtrConstant(0));
4138     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, Extracted);
4139   }
4140 }
4141
4142 /// lowerCTPOP32BitElements - Returns a v2i32/v4i32 vector containing the
4143 /// bit-count for each 32-bit element from the operand.  The idea here is
4144 /// to split the vector into 16-bit elements, leverage the 16-bit count
4145 /// routine, and then combine the results.
4146 ///
4147 /// Trace for v2i32 (v4i32 similar with Extracted/Extended exchanged):
4148 /// input    = [v0    v1    ] (vi: 32-bit elements)
4149 /// Bitcast  = [w0 w1 w2 w3 ] (wi: 16-bit elements, v0 = [w0 w1])
4150 /// Counts16 = [k0 k1 k2 k3 ] (ki: 16-bit elements, bit-count of wi)
4151 /// vrev: N0 = [k1 k0 k3 k2 ]
4152 ///            [k0 k1 k2 k3 ]
4153 ///       N1 =+[k1 k0 k3 k2 ]
4154 ///            [k0 k2 k1 k3 ]
4155 ///       N2 =+[k1 k3 k0 k2 ]
4156 ///            [k0    k2    k1    k3    ]
4157 /// Extended =+[k1    k3    k0    k2    ]
4158 ///            [k0    k2    ]
4159 /// Extracted=+[k1    k3    ]
4160 ///
4161 static SDValue lowerCTPOP32BitElements(SDNode *N, SelectionDAG &DAG) {
4162   EVT VT = N->getValueType(0);
4163   SDLoc DL(N);
4164
4165   EVT VT16Bit = VT.is64BitVector() ? MVT::v4i16 : MVT::v8i16;
4166
4167   SDValue Bitcast = DAG.getNode(ISD::BITCAST, DL, VT16Bit, N->getOperand(0));
4168   SDValue Counts16 = lowerCTPOP16BitElements(Bitcast.getNode(), DAG);
4169   SDValue N0 = DAG.getNode(ARMISD::VREV32, DL, VT16Bit, Counts16);
4170   SDValue N1 = DAG.getNode(ISD::ADD, DL, VT16Bit, Counts16, N0);
4171   SDValue N2 = DAG.getNode(ARMISD::VUZP, DL, VT16Bit, N1, N1);
4172
4173   if (VT.is64BitVector()) {
4174     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, N2);
4175     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i32, Extended,
4176                        DAG.getIntPtrConstant(0));
4177   } else {
4178     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, N2,
4179                                     DAG.getIntPtrConstant(0));
4180     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, Extracted);
4181   }
4182 }
4183
4184 static SDValue LowerCTPOP(SDNode *N, SelectionDAG &DAG,
4185                           const ARMSubtarget *ST) {
4186   EVT VT = N->getValueType(0);
4187
4188   assert(ST->hasNEON() && "Custom ctpop lowering requires NEON.");
4189   assert((VT == MVT::v2i32 || VT == MVT::v4i32 ||
4190           VT == MVT::v4i16 || VT == MVT::v8i16) &&
4191          "Unexpected type for custom ctpop lowering");
4192
4193   if (VT.getVectorElementType() == MVT::i32)
4194     return lowerCTPOP32BitElements(N, DAG);
4195   else
4196     return lowerCTPOP16BitElements(N, DAG);
4197 }
4198
4199 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
4200                           const ARMSubtarget *ST) {
4201   EVT VT = N->getValueType(0);
4202   SDLoc dl(N);
4203
4204   if (!VT.isVector())
4205     return SDValue();
4206
4207   // Lower vector shifts on NEON to use VSHL.
4208   assert(ST->hasNEON() && "unexpected vector shift");
4209
4210   // Left shifts translate directly to the vshiftu intrinsic.
4211   if (N->getOpcode() == ISD::SHL)
4212     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4213                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
4214                        N->getOperand(0), N->getOperand(1));
4215
4216   assert((N->getOpcode() == ISD::SRA ||
4217           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
4218
4219   // NEON uses the same intrinsics for both left and right shifts.  For
4220   // right shifts, the shift amounts are negative, so negate the vector of
4221   // shift amounts.
4222   EVT ShiftVT = N->getOperand(1).getValueType();
4223   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
4224                                      getZeroVector(ShiftVT, DAG, dl),
4225                                      N->getOperand(1));
4226   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
4227                              Intrinsic::arm_neon_vshifts :
4228                              Intrinsic::arm_neon_vshiftu);
4229   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4230                      DAG.getConstant(vshiftInt, MVT::i32),
4231                      N->getOperand(0), NegatedCount);
4232 }
4233
4234 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
4235                                 const ARMSubtarget *ST) {
4236   EVT VT = N->getValueType(0);
4237   SDLoc dl(N);
4238
4239   // We can get here for a node like i32 = ISD::SHL i32, i64
4240   if (VT != MVT::i64)
4241     return SDValue();
4242
4243   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
4244          "Unknown shift to lower!");
4245
4246   // We only lower SRA, SRL of 1 here, all others use generic lowering.
4247   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
4248       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
4249     return SDValue();
4250
4251   // If we are in thumb mode, we don't have RRX.
4252   if (ST->isThumb1Only()) return SDValue();
4253
4254   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
4255   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4256                            DAG.getConstant(0, MVT::i32));
4257   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4258                            DAG.getConstant(1, MVT::i32));
4259
4260   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
4261   // captures the result into a carry flag.
4262   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
4263   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), Hi);
4264
4265   // The low part is an ARMISD::RRX operand, which shifts the carry in.
4266   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
4267
4268   // Merge the pieces into a single i64 value.
4269  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
4270 }
4271
4272 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
4273   SDValue TmpOp0, TmpOp1;
4274   bool Invert = false;
4275   bool Swap = false;
4276   unsigned Opc = 0;
4277
4278   SDValue Op0 = Op.getOperand(0);
4279   SDValue Op1 = Op.getOperand(1);
4280   SDValue CC = Op.getOperand(2);
4281   EVT VT = Op.getValueType();
4282   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4283   SDLoc dl(Op);
4284
4285   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
4286     switch (SetCCOpcode) {
4287     default: llvm_unreachable("Illegal FP comparison");
4288     case ISD::SETUNE:
4289     case ISD::SETNE:  Invert = true; // Fallthrough
4290     case ISD::SETOEQ:
4291     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4292     case ISD::SETOLT:
4293     case ISD::SETLT: Swap = true; // Fallthrough
4294     case ISD::SETOGT:
4295     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4296     case ISD::SETOLE:
4297     case ISD::SETLE:  Swap = true; // Fallthrough
4298     case ISD::SETOGE:
4299     case ISD::SETGE: Opc = ARMISD::VCGE; break;
4300     case ISD::SETUGE: Swap = true; // Fallthrough
4301     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
4302     case ISD::SETUGT: Swap = true; // Fallthrough
4303     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
4304     case ISD::SETUEQ: Invert = true; // Fallthrough
4305     case ISD::SETONE:
4306       // Expand this to (OLT | OGT).
4307       TmpOp0 = Op0;
4308       TmpOp1 = Op1;
4309       Opc = ISD::OR;
4310       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
4311       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
4312       break;
4313     case ISD::SETUO: Invert = true; // Fallthrough
4314     case ISD::SETO:
4315       // Expand this to (OLT | OGE).
4316       TmpOp0 = Op0;
4317       TmpOp1 = Op1;
4318       Opc = ISD::OR;
4319       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
4320       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
4321       break;
4322     }
4323   } else {
4324     // Integer comparisons.
4325     switch (SetCCOpcode) {
4326     default: llvm_unreachable("Illegal integer comparison");
4327     case ISD::SETNE:  Invert = true;
4328     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4329     case ISD::SETLT:  Swap = true;
4330     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4331     case ISD::SETLE:  Swap = true;
4332     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
4333     case ISD::SETULT: Swap = true;
4334     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
4335     case ISD::SETULE: Swap = true;
4336     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
4337     }
4338
4339     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
4340     if (Opc == ARMISD::VCEQ) {
4341
4342       SDValue AndOp;
4343       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4344         AndOp = Op0;
4345       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
4346         AndOp = Op1;
4347
4348       // Ignore bitconvert.
4349       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
4350         AndOp = AndOp.getOperand(0);
4351
4352       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
4353         Opc = ARMISD::VTST;
4354         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
4355         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
4356         Invert = !Invert;
4357       }
4358     }
4359   }
4360
4361   if (Swap)
4362     std::swap(Op0, Op1);
4363
4364   // If one of the operands is a constant vector zero, attempt to fold the
4365   // comparison to a specialized compare-against-zero form.
4366   SDValue SingleOp;
4367   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4368     SingleOp = Op0;
4369   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
4370     if (Opc == ARMISD::VCGE)
4371       Opc = ARMISD::VCLEZ;
4372     else if (Opc == ARMISD::VCGT)
4373       Opc = ARMISD::VCLTZ;
4374     SingleOp = Op1;
4375   }
4376
4377   SDValue Result;
4378   if (SingleOp.getNode()) {
4379     switch (Opc) {
4380     case ARMISD::VCEQ:
4381       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
4382     case ARMISD::VCGE:
4383       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
4384     case ARMISD::VCLEZ:
4385       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
4386     case ARMISD::VCGT:
4387       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
4388     case ARMISD::VCLTZ:
4389       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
4390     default:
4391       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
4392     }
4393   } else {
4394      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
4395   }
4396
4397   if (Invert)
4398     Result = DAG.getNOT(dl, Result, VT);
4399
4400   return Result;
4401 }
4402
4403 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
4404 /// valid vector constant for a NEON instruction with a "modified immediate"
4405 /// operand (e.g., VMOV).  If so, return the encoded value.
4406 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
4407                                  unsigned SplatBitSize, SelectionDAG &DAG,
4408                                  EVT &VT, bool is128Bits, NEONModImmType type) {
4409   unsigned OpCmode, Imm;
4410
4411   // SplatBitSize is set to the smallest size that splats the vector, so a
4412   // zero vector will always have SplatBitSize == 8.  However, NEON modified
4413   // immediate instructions others than VMOV do not support the 8-bit encoding
4414   // of a zero vector, and the default encoding of zero is supposed to be the
4415   // 32-bit version.
4416   if (SplatBits == 0)
4417     SplatBitSize = 32;
4418
4419   switch (SplatBitSize) {
4420   case 8:
4421     if (type != VMOVModImm)
4422       return SDValue();
4423     // Any 1-byte value is OK.  Op=0, Cmode=1110.
4424     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
4425     OpCmode = 0xe;
4426     Imm = SplatBits;
4427     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
4428     break;
4429
4430   case 16:
4431     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
4432     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
4433     if ((SplatBits & ~0xff) == 0) {
4434       // Value = 0x00nn: Op=x, Cmode=100x.
4435       OpCmode = 0x8;
4436       Imm = SplatBits;
4437       break;
4438     }
4439     if ((SplatBits & ~0xff00) == 0) {
4440       // Value = 0xnn00: Op=x, Cmode=101x.
4441       OpCmode = 0xa;
4442       Imm = SplatBits >> 8;
4443       break;
4444     }
4445     return SDValue();
4446
4447   case 32:
4448     // NEON's 32-bit VMOV supports splat values where:
4449     // * only one byte is nonzero, or
4450     // * the least significant byte is 0xff and the second byte is nonzero, or
4451     // * the least significant 2 bytes are 0xff and the third is nonzero.
4452     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
4453     if ((SplatBits & ~0xff) == 0) {
4454       // Value = 0x000000nn: Op=x, Cmode=000x.
4455       OpCmode = 0;
4456       Imm = SplatBits;
4457       break;
4458     }
4459     if ((SplatBits & ~0xff00) == 0) {
4460       // Value = 0x0000nn00: Op=x, Cmode=001x.
4461       OpCmode = 0x2;
4462       Imm = SplatBits >> 8;
4463       break;
4464     }
4465     if ((SplatBits & ~0xff0000) == 0) {
4466       // Value = 0x00nn0000: Op=x, Cmode=010x.
4467       OpCmode = 0x4;
4468       Imm = SplatBits >> 16;
4469       break;
4470     }
4471     if ((SplatBits & ~0xff000000) == 0) {
4472       // Value = 0xnn000000: Op=x, Cmode=011x.
4473       OpCmode = 0x6;
4474       Imm = SplatBits >> 24;
4475       break;
4476     }
4477
4478     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
4479     if (type == OtherModImm) return SDValue();
4480
4481     if ((SplatBits & ~0xffff) == 0 &&
4482         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
4483       // Value = 0x0000nnff: Op=x, Cmode=1100.
4484       OpCmode = 0xc;
4485       Imm = SplatBits >> 8;
4486       break;
4487     }
4488
4489     if ((SplatBits & ~0xffffff) == 0 &&
4490         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
4491       // Value = 0x00nnffff: Op=x, Cmode=1101.
4492       OpCmode = 0xd;
4493       Imm = SplatBits >> 16;
4494       break;
4495     }
4496
4497     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
4498     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
4499     // VMOV.I32.  A (very) minor optimization would be to replicate the value
4500     // and fall through here to test for a valid 64-bit splat.  But, then the
4501     // caller would also need to check and handle the change in size.
4502     return SDValue();
4503
4504   case 64: {
4505     if (type != VMOVModImm)
4506       return SDValue();
4507     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
4508     uint64_t BitMask = 0xff;
4509     uint64_t Val = 0;
4510     unsigned ImmMask = 1;
4511     Imm = 0;
4512     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
4513       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
4514         Val |= BitMask;
4515         Imm |= ImmMask;
4516       } else if ((SplatBits & BitMask) != 0) {
4517         return SDValue();
4518       }
4519       BitMask <<= 8;
4520       ImmMask <<= 1;
4521     }
4522     // Op=1, Cmode=1110.
4523     OpCmode = 0x1e;
4524     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
4525     break;
4526   }
4527
4528   default:
4529     llvm_unreachable("unexpected size for isNEONModifiedImm");
4530   }
4531
4532   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
4533   return DAG.getTargetConstant(EncodedVal, MVT::i32);
4534 }
4535
4536 SDValue ARMTargetLowering::LowerConstantFP(SDValue Op, SelectionDAG &DAG,
4537                                            const ARMSubtarget *ST) const {
4538   if (!ST->hasVFP3())
4539     return SDValue();
4540
4541   bool IsDouble = Op.getValueType() == MVT::f64;
4542   ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Op);
4543
4544   // Try splatting with a VMOV.f32...
4545   APFloat FPVal = CFP->getValueAPF();
4546   int ImmVal = IsDouble ? ARM_AM::getFP64Imm(FPVal) : ARM_AM::getFP32Imm(FPVal);
4547
4548   if (ImmVal != -1) {
4549     if (IsDouble || !ST->useNEONForSinglePrecisionFP()) {
4550       // We have code in place to select a valid ConstantFP already, no need to
4551       // do any mangling.
4552       return Op;
4553     }
4554
4555     // It's a float and we are trying to use NEON operations where
4556     // possible. Lower it to a splat followed by an extract.
4557     SDLoc DL(Op);
4558     SDValue NewVal = DAG.getTargetConstant(ImmVal, MVT::i32);
4559     SDValue VecConstant = DAG.getNode(ARMISD::VMOVFPIMM, DL, MVT::v2f32,
4560                                       NewVal);
4561     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecConstant,
4562                        DAG.getConstant(0, MVT::i32));
4563   }
4564
4565   // The rest of our options are NEON only, make sure that's allowed before
4566   // proceeding..
4567   if (!ST->hasNEON() || (!IsDouble && !ST->useNEONForSinglePrecisionFP()))
4568     return SDValue();
4569
4570   EVT VMovVT;
4571   uint64_t iVal = FPVal.bitcastToAPInt().getZExtValue();
4572
4573   // It wouldn't really be worth bothering for doubles except for one very
4574   // important value, which does happen to match: 0.0. So make sure we don't do
4575   // anything stupid.
4576   if (IsDouble && (iVal & 0xffffffff) != (iVal >> 32))
4577     return SDValue();
4578
4579   // Try a VMOV.i32 (FIXME: i8, i16, or i64 could work too).
4580   SDValue NewVal = isNEONModifiedImm(iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4581                                      false, VMOVModImm);
4582   if (NewVal != SDValue()) {
4583     SDLoc DL(Op);
4584     SDValue VecConstant = DAG.getNode(ARMISD::VMOVIMM, DL, VMovVT,
4585                                       NewVal);
4586     if (IsDouble)
4587       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4588
4589     // It's a float: cast and extract a vector element.
4590     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4591                                        VecConstant);
4592     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4593                        DAG.getConstant(0, MVT::i32));
4594   }
4595
4596   // Finally, try a VMVN.i32
4597   NewVal = isNEONModifiedImm(~iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4598                              false, VMVNModImm);
4599   if (NewVal != SDValue()) {
4600     SDLoc DL(Op);
4601     SDValue VecConstant = DAG.getNode(ARMISD::VMVNIMM, DL, VMovVT, NewVal);
4602
4603     if (IsDouble)
4604       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4605
4606     // It's a float: cast and extract a vector element.
4607     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4608                                        VecConstant);
4609     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4610                        DAG.getConstant(0, MVT::i32));
4611   }
4612
4613   return SDValue();
4614 }
4615
4616 // check if an VEXT instruction can handle the shuffle mask when the
4617 // vector sources of the shuffle are the same.
4618 static bool isSingletonVEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4619   unsigned NumElts = VT.getVectorNumElements();
4620
4621   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4622   if (M[0] < 0)
4623     return false;
4624
4625   Imm = M[0];
4626
4627   // If this is a VEXT shuffle, the immediate value is the index of the first
4628   // element.  The other shuffle indices must be the successive elements after
4629   // the first one.
4630   unsigned ExpectedElt = Imm;
4631   for (unsigned i = 1; i < NumElts; ++i) {
4632     // Increment the expected index.  If it wraps around, just follow it
4633     // back to index zero and keep going.
4634     ++ExpectedElt;
4635     if (ExpectedElt == NumElts)
4636       ExpectedElt = 0;
4637
4638     if (M[i] < 0) continue; // ignore UNDEF indices
4639     if (ExpectedElt != static_cast<unsigned>(M[i]))
4640       return false;
4641   }
4642
4643   return true;
4644 }
4645
4646
4647 static bool isVEXTMask(ArrayRef<int> M, EVT VT,
4648                        bool &ReverseVEXT, unsigned &Imm) {
4649   unsigned NumElts = VT.getVectorNumElements();
4650   ReverseVEXT = false;
4651
4652   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4653   if (M[0] < 0)
4654     return false;
4655
4656   Imm = M[0];
4657
4658   // If this is a VEXT shuffle, the immediate value is the index of the first
4659   // element.  The other shuffle indices must be the successive elements after
4660   // the first one.
4661   unsigned ExpectedElt = Imm;
4662   for (unsigned i = 1; i < NumElts; ++i) {
4663     // Increment the expected index.  If it wraps around, it may still be
4664     // a VEXT but the source vectors must be swapped.
4665     ExpectedElt += 1;
4666     if (ExpectedElt == NumElts * 2) {
4667       ExpectedElt = 0;
4668       ReverseVEXT = true;
4669     }
4670
4671     if (M[i] < 0) continue; // ignore UNDEF indices
4672     if (ExpectedElt != static_cast<unsigned>(M[i]))
4673       return false;
4674   }
4675
4676   // Adjust the index value if the source operands will be swapped.
4677   if (ReverseVEXT)
4678     Imm -= NumElts;
4679
4680   return true;
4681 }
4682
4683 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
4684 /// instruction with the specified blocksize.  (The order of the elements
4685 /// within each block of the vector is reversed.)
4686 static bool isVREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4687   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
4688          "Only possible block sizes for VREV are: 16, 32, 64");
4689
4690   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4691   if (EltSz == 64)
4692     return false;
4693
4694   unsigned NumElts = VT.getVectorNumElements();
4695   unsigned BlockElts = M[0] + 1;
4696   // If the first shuffle index is UNDEF, be optimistic.
4697   if (M[0] < 0)
4698     BlockElts = BlockSize / EltSz;
4699
4700   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4701     return false;
4702
4703   for (unsigned i = 0; i < NumElts; ++i) {
4704     if (M[i] < 0) continue; // ignore UNDEF indices
4705     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
4706       return false;
4707   }
4708
4709   return true;
4710 }
4711
4712 static bool isVTBLMask(ArrayRef<int> M, EVT VT) {
4713   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
4714   // range, then 0 is placed into the resulting vector. So pretty much any mask
4715   // of 8 elements can work here.
4716   return VT == MVT::v8i8 && M.size() == 8;
4717 }
4718
4719 static bool isVTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4720   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4721   if (EltSz == 64)
4722     return false;
4723
4724   unsigned NumElts = VT.getVectorNumElements();
4725   WhichResult = (M[0] == 0 ? 0 : 1);
4726   for (unsigned i = 0; i < NumElts; i += 2) {
4727     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4728         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
4729       return false;
4730   }
4731   return true;
4732 }
4733
4734 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
4735 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4736 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4737 static bool isVTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4738   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4739   if (EltSz == 64)
4740     return false;
4741
4742   unsigned NumElts = VT.getVectorNumElements();
4743   WhichResult = (M[0] == 0 ? 0 : 1);
4744   for (unsigned i = 0; i < NumElts; i += 2) {
4745     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4746         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
4747       return false;
4748   }
4749   return true;
4750 }
4751
4752 static bool isVUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4753   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4754   if (EltSz == 64)
4755     return false;
4756
4757   unsigned NumElts = VT.getVectorNumElements();
4758   WhichResult = (M[0] == 0 ? 0 : 1);
4759   for (unsigned i = 0; i != NumElts; ++i) {
4760     if (M[i] < 0) continue; // ignore UNDEF indices
4761     if ((unsigned) M[i] != 2 * i + WhichResult)
4762       return false;
4763   }
4764
4765   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4766   if (VT.is64BitVector() && EltSz == 32)
4767     return false;
4768
4769   return true;
4770 }
4771
4772 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
4773 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4774 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4775 static bool isVUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4776   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4777   if (EltSz == 64)
4778     return false;
4779
4780   unsigned Half = VT.getVectorNumElements() / 2;
4781   WhichResult = (M[0] == 0 ? 0 : 1);
4782   for (unsigned j = 0; j != 2; ++j) {
4783     unsigned Idx = WhichResult;
4784     for (unsigned i = 0; i != Half; ++i) {
4785       int MIdx = M[i + j * Half];
4786       if (MIdx >= 0 && (unsigned) MIdx != Idx)
4787         return false;
4788       Idx += 2;
4789     }
4790   }
4791
4792   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4793   if (VT.is64BitVector() && EltSz == 32)
4794     return false;
4795
4796   return true;
4797 }
4798
4799 static bool isVZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4800   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4801   if (EltSz == 64)
4802     return false;
4803
4804   unsigned NumElts = VT.getVectorNumElements();
4805   WhichResult = (M[0] == 0 ? 0 : 1);
4806   unsigned Idx = WhichResult * NumElts / 2;
4807   for (unsigned i = 0; i != NumElts; i += 2) {
4808     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4809         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
4810       return false;
4811     Idx += 1;
4812   }
4813
4814   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4815   if (VT.is64BitVector() && EltSz == 32)
4816     return false;
4817
4818   return true;
4819 }
4820
4821 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
4822 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4823 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4824 static bool isVZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4825   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4826   if (EltSz == 64)
4827     return false;
4828
4829   unsigned NumElts = VT.getVectorNumElements();
4830   WhichResult = (M[0] == 0 ? 0 : 1);
4831   unsigned Idx = WhichResult * NumElts / 2;
4832   for (unsigned i = 0; i != NumElts; i += 2) {
4833     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4834         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
4835       return false;
4836     Idx += 1;
4837   }
4838
4839   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4840   if (VT.is64BitVector() && EltSz == 32)
4841     return false;
4842
4843   return true;
4844 }
4845
4846 /// \return true if this is a reverse operation on an vector.
4847 static bool isReverseMask(ArrayRef<int> M, EVT VT) {
4848   unsigned NumElts = VT.getVectorNumElements();
4849   // Make sure the mask has the right size.
4850   if (NumElts != M.size())
4851       return false;
4852
4853   // Look for <15, ..., 3, -1, 1, 0>.
4854   for (unsigned i = 0; i != NumElts; ++i)
4855     if (M[i] >= 0 && M[i] != (int) (NumElts - 1 - i))
4856       return false;
4857
4858   return true;
4859 }
4860
4861 // If N is an integer constant that can be moved into a register in one
4862 // instruction, return an SDValue of such a constant (will become a MOV
4863 // instruction).  Otherwise return null.
4864 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
4865                                      const ARMSubtarget *ST, SDLoc dl) {
4866   uint64_t Val;
4867   if (!isa<ConstantSDNode>(N))
4868     return SDValue();
4869   Val = cast<ConstantSDNode>(N)->getZExtValue();
4870
4871   if (ST->isThumb1Only()) {
4872     if (Val <= 255 || ~Val <= 255)
4873       return DAG.getConstant(Val, MVT::i32);
4874   } else {
4875     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
4876       return DAG.getConstant(Val, MVT::i32);
4877   }
4878   return SDValue();
4879 }
4880
4881 // If this is a case we can't handle, return null and let the default
4882 // expansion code take care of it.
4883 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
4884                                              const ARMSubtarget *ST) const {
4885   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
4886   SDLoc dl(Op);
4887   EVT VT = Op.getValueType();
4888
4889   APInt SplatBits, SplatUndef;
4890   unsigned SplatBitSize;
4891   bool HasAnyUndefs;
4892   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4893     if (SplatBitSize <= 64) {
4894       // Check if an immediate VMOV works.
4895       EVT VmovVT;
4896       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
4897                                       SplatUndef.getZExtValue(), SplatBitSize,
4898                                       DAG, VmovVT, VT.is128BitVector(),
4899                                       VMOVModImm);
4900       if (Val.getNode()) {
4901         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
4902         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4903       }
4904
4905       // Try an immediate VMVN.
4906       uint64_t NegatedImm = (~SplatBits).getZExtValue();
4907       Val = isNEONModifiedImm(NegatedImm,
4908                                       SplatUndef.getZExtValue(), SplatBitSize,
4909                                       DAG, VmovVT, VT.is128BitVector(),
4910                                       VMVNModImm);
4911       if (Val.getNode()) {
4912         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
4913         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4914       }
4915
4916       // Use vmov.f32 to materialize other v2f32 and v4f32 splats.
4917       if ((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) {
4918         int ImmVal = ARM_AM::getFP32Imm(SplatBits);
4919         if (ImmVal != -1) {
4920           SDValue Val = DAG.getTargetConstant(ImmVal, MVT::i32);
4921           return DAG.getNode(ARMISD::VMOVFPIMM, dl, VT, Val);
4922         }
4923       }
4924     }
4925   }
4926
4927   // Scan through the operands to see if only one value is used.
4928   //
4929   // As an optimisation, even if more than one value is used it may be more
4930   // profitable to splat with one value then change some lanes.
4931   //
4932   // Heuristically we decide to do this if the vector has a "dominant" value,
4933   // defined as splatted to more than half of the lanes.
4934   unsigned NumElts = VT.getVectorNumElements();
4935   bool isOnlyLowElement = true;
4936   bool usesOnlyOneValue = true;
4937   bool hasDominantValue = false;
4938   bool isConstant = true;
4939
4940   // Map of the number of times a particular SDValue appears in the
4941   // element list.
4942   DenseMap<SDValue, unsigned> ValueCounts;
4943   SDValue Value;
4944   for (unsigned i = 0; i < NumElts; ++i) {
4945     SDValue V = Op.getOperand(i);
4946     if (V.getOpcode() == ISD::UNDEF)
4947       continue;
4948     if (i > 0)
4949       isOnlyLowElement = false;
4950     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
4951       isConstant = false;
4952
4953     ValueCounts.insert(std::make_pair(V, 0));
4954     unsigned &Count = ValueCounts[V];
4955
4956     // Is this value dominant? (takes up more than half of the lanes)
4957     if (++Count > (NumElts / 2)) {
4958       hasDominantValue = true;
4959       Value = V;
4960     }
4961   }
4962   if (ValueCounts.size() != 1)
4963     usesOnlyOneValue = false;
4964   if (!Value.getNode() && ValueCounts.size() > 0)
4965     Value = ValueCounts.begin()->first;
4966
4967   if (ValueCounts.size() == 0)
4968     return DAG.getUNDEF(VT);
4969
4970   // Loads are better lowered with insert_vector_elt/ARMISD::BUILD_VECTOR.
4971   // Keep going if we are hitting this case.
4972   if (isOnlyLowElement && !ISD::isNormalLoad(Value.getNode()))
4973     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
4974
4975   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4976
4977   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
4978   // i32 and try again.
4979   if (hasDominantValue && EltSize <= 32) {
4980     if (!isConstant) {
4981       SDValue N;
4982
4983       // If we are VDUPing a value that comes directly from a vector, that will
4984       // cause an unnecessary move to and from a GPR, where instead we could
4985       // just use VDUPLANE. We can only do this if the lane being extracted
4986       // is at a constant index, as the VDUP from lane instructions only have
4987       // constant-index forms.
4988       if (Value->getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
4989           isa<ConstantSDNode>(Value->getOperand(1))) {
4990         // We need to create a new undef vector to use for the VDUPLANE if the
4991         // size of the vector from which we get the value is different than the
4992         // size of the vector that we need to create. We will insert the element
4993         // such that the register coalescer will remove unnecessary copies.
4994         if (VT != Value->getOperand(0).getValueType()) {
4995           ConstantSDNode *constIndex;
4996           constIndex = dyn_cast<ConstantSDNode>(Value->getOperand(1));
4997           assert(constIndex && "The index is not a constant!");
4998           unsigned index = constIndex->getAPIntValue().getLimitedValue() %
4999                              VT.getVectorNumElements();
5000           N =  DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5001                  DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DAG.getUNDEF(VT),
5002                         Value, DAG.getConstant(index, MVT::i32)),
5003                            DAG.getConstant(index, MVT::i32));
5004         } else
5005           N = DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5006                         Value->getOperand(0), Value->getOperand(1));
5007       } else
5008         N = DAG.getNode(ARMISD::VDUP, dl, VT, Value);
5009
5010       if (!usesOnlyOneValue) {
5011         // The dominant value was splatted as 'N', but we now have to insert
5012         // all differing elements.
5013         for (unsigned I = 0; I < NumElts; ++I) {
5014           if (Op.getOperand(I) == Value)
5015             continue;
5016           SmallVector<SDValue, 3> Ops;
5017           Ops.push_back(N);
5018           Ops.push_back(Op.getOperand(I));
5019           Ops.push_back(DAG.getConstant(I, MVT::i32));
5020           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Ops);
5021         }
5022       }
5023       return N;
5024     }
5025     if (VT.getVectorElementType().isFloatingPoint()) {
5026       SmallVector<SDValue, 8> Ops;
5027       for (unsigned i = 0; i < NumElts; ++i)
5028         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
5029                                   Op.getOperand(i)));
5030       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
5031       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5032       Val = LowerBUILD_VECTOR(Val, DAG, ST);
5033       if (Val.getNode())
5034         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5035     }
5036     if (usesOnlyOneValue) {
5037       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
5038       if (isConstant && Val.getNode())
5039         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
5040     }
5041   }
5042
5043   // If all elements are constants and the case above didn't get hit, fall back
5044   // to the default expansion, which will generate a load from the constant
5045   // pool.
5046   if (isConstant)
5047     return SDValue();
5048
5049   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5050   if (NumElts >= 4) {
5051     SDValue shuffle = ReconstructShuffle(Op, DAG);
5052     if (shuffle != SDValue())
5053       return shuffle;
5054   }
5055
5056   // Vectors with 32- or 64-bit elements can be built by directly assigning
5057   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
5058   // will be legalized.
5059   if (EltSize >= 32) {
5060     // Do the expansion with floating-point types, since that is what the VFP
5061     // registers are defined to use, and since i64 is not legal.
5062     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5063     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5064     SmallVector<SDValue, 8> Ops;
5065     for (unsigned i = 0; i < NumElts; ++i)
5066       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
5067     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5068     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5069   }
5070
5071   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5072   // know the default expansion would otherwise fall back on something even
5073   // worse. For a vector with one or two non-undef values, that's
5074   // scalar_to_vector for the elements followed by a shuffle (provided the
5075   // shuffle is valid for the target) and materialization element by element
5076   // on the stack followed by a load for everything else.
5077   if (!isConstant && !usesOnlyOneValue) {
5078     SDValue Vec = DAG.getUNDEF(VT);
5079     for (unsigned i = 0 ; i < NumElts; ++i) {
5080       SDValue V = Op.getOperand(i);
5081       if (V.getOpcode() == ISD::UNDEF)
5082         continue;
5083       SDValue LaneIdx = DAG.getConstant(i, MVT::i32);
5084       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5085     }
5086     return Vec;
5087   }
5088
5089   return SDValue();
5090 }
5091
5092 // Gather data to see if the operation can be modelled as a
5093 // shuffle in combination with VEXTs.
5094 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
5095                                               SelectionDAG &DAG) const {
5096   SDLoc dl(Op);
5097   EVT VT = Op.getValueType();
5098   unsigned NumElts = VT.getVectorNumElements();
5099
5100   SmallVector<SDValue, 2> SourceVecs;
5101   SmallVector<unsigned, 2> MinElts;
5102   SmallVector<unsigned, 2> MaxElts;
5103
5104   for (unsigned i = 0; i < NumElts; ++i) {
5105     SDValue V = Op.getOperand(i);
5106     if (V.getOpcode() == ISD::UNDEF)
5107       continue;
5108     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
5109       // A shuffle can only come from building a vector from various
5110       // elements of other vectors.
5111       return SDValue();
5112     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
5113                VT.getVectorElementType()) {
5114       // This code doesn't know how to handle shuffles where the vector
5115       // element types do not match (this happens because type legalization
5116       // promotes the return type of EXTRACT_VECTOR_ELT).
5117       // FIXME: It might be appropriate to extend this code to handle
5118       // mismatched types.
5119       return SDValue();
5120     }
5121
5122     // Record this extraction against the appropriate vector if possible...
5123     SDValue SourceVec = V.getOperand(0);
5124     // If the element number isn't a constant, we can't effectively
5125     // analyze what's going on.
5126     if (!isa<ConstantSDNode>(V.getOperand(1)))
5127       return SDValue();
5128     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
5129     bool FoundSource = false;
5130     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
5131       if (SourceVecs[j] == SourceVec) {
5132         if (MinElts[j] > EltNo)
5133           MinElts[j] = EltNo;
5134         if (MaxElts[j] < EltNo)
5135           MaxElts[j] = EltNo;
5136         FoundSource = true;
5137         break;
5138       }
5139     }
5140
5141     // Or record a new source if not...
5142     if (!FoundSource) {
5143       SourceVecs.push_back(SourceVec);
5144       MinElts.push_back(EltNo);
5145       MaxElts.push_back(EltNo);
5146     }
5147   }
5148
5149   // Currently only do something sane when at most two source vectors
5150   // involved.
5151   if (SourceVecs.size() > 2)
5152     return SDValue();
5153
5154   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
5155   int VEXTOffsets[2] = {0, 0};
5156
5157   // This loop extracts the usage patterns of the source vectors
5158   // and prepares appropriate SDValues for a shuffle if possible.
5159   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
5160     if (SourceVecs[i].getValueType() == VT) {
5161       // No VEXT necessary
5162       ShuffleSrcs[i] = SourceVecs[i];
5163       VEXTOffsets[i] = 0;
5164       continue;
5165     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
5166       // It probably isn't worth padding out a smaller vector just to
5167       // break it down again in a shuffle.
5168       return SDValue();
5169     }
5170
5171     // Since only 64-bit and 128-bit vectors are legal on ARM and
5172     // we've eliminated the other cases...
5173     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
5174            "unexpected vector sizes in ReconstructShuffle");
5175
5176     if (MaxElts[i] - MinElts[i] >= NumElts) {
5177       // Span too large for a VEXT to cope
5178       return SDValue();
5179     }
5180
5181     if (MinElts[i] >= NumElts) {
5182       // The extraction can just take the second half
5183       VEXTOffsets[i] = NumElts;
5184       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5185                                    SourceVecs[i],
5186                                    DAG.getIntPtrConstant(NumElts));
5187     } else if (MaxElts[i] < NumElts) {
5188       // The extraction can just take the first half
5189       VEXTOffsets[i] = 0;
5190       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5191                                    SourceVecs[i],
5192                                    DAG.getIntPtrConstant(0));
5193     } else {
5194       // An actual VEXT is needed
5195       VEXTOffsets[i] = MinElts[i];
5196       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5197                                      SourceVecs[i],
5198                                      DAG.getIntPtrConstant(0));
5199       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5200                                      SourceVecs[i],
5201                                      DAG.getIntPtrConstant(NumElts));
5202       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
5203                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
5204     }
5205   }
5206
5207   SmallVector<int, 8> Mask;
5208
5209   for (unsigned i = 0; i < NumElts; ++i) {
5210     SDValue Entry = Op.getOperand(i);
5211     if (Entry.getOpcode() == ISD::UNDEF) {
5212       Mask.push_back(-1);
5213       continue;
5214     }
5215
5216     SDValue ExtractVec = Entry.getOperand(0);
5217     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
5218                                           .getOperand(1))->getSExtValue();
5219     if (ExtractVec == SourceVecs[0]) {
5220       Mask.push_back(ExtractElt - VEXTOffsets[0]);
5221     } else {
5222       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
5223     }
5224   }
5225
5226   // Final check before we try to produce nonsense...
5227   if (isShuffleMaskLegal(Mask, VT))
5228     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
5229                                 &Mask[0]);
5230
5231   return SDValue();
5232 }
5233
5234 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5235 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5236 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5237 /// are assumed to be legal.
5238 bool
5239 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5240                                       EVT VT) const {
5241   if (VT.getVectorNumElements() == 4 &&
5242       (VT.is128BitVector() || VT.is64BitVector())) {
5243     unsigned PFIndexes[4];
5244     for (unsigned i = 0; i != 4; ++i) {
5245       if (M[i] < 0)
5246         PFIndexes[i] = 8;
5247       else
5248         PFIndexes[i] = M[i];
5249     }
5250
5251     // Compute the index in the perfect shuffle table.
5252     unsigned PFTableIndex =
5253       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5254     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5255     unsigned Cost = (PFEntry >> 30);
5256
5257     if (Cost <= 4)
5258       return true;
5259   }
5260
5261   bool ReverseVEXT;
5262   unsigned Imm, WhichResult;
5263
5264   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5265   return (EltSize >= 32 ||
5266           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
5267           isVREVMask(M, VT, 64) ||
5268           isVREVMask(M, VT, 32) ||
5269           isVREVMask(M, VT, 16) ||
5270           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
5271           isVTBLMask(M, VT) ||
5272           isVTRNMask(M, VT, WhichResult) ||
5273           isVUZPMask(M, VT, WhichResult) ||
5274           isVZIPMask(M, VT, WhichResult) ||
5275           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
5276           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
5277           isVZIP_v_undef_Mask(M, VT, WhichResult) ||
5278           ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(M, VT)));
5279 }
5280
5281 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5282 /// the specified operations to build the shuffle.
5283 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5284                                       SDValue RHS, SelectionDAG &DAG,
5285                                       SDLoc dl) {
5286   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5287   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5288   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5289
5290   enum {
5291     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5292     OP_VREV,
5293     OP_VDUP0,
5294     OP_VDUP1,
5295     OP_VDUP2,
5296     OP_VDUP3,
5297     OP_VEXT1,
5298     OP_VEXT2,
5299     OP_VEXT3,
5300     OP_VUZPL, // VUZP, left result
5301     OP_VUZPR, // VUZP, right result
5302     OP_VZIPL, // VZIP, left result
5303     OP_VZIPR, // VZIP, right result
5304     OP_VTRNL, // VTRN, left result
5305     OP_VTRNR  // VTRN, right result
5306   };
5307
5308   if (OpNum == OP_COPY) {
5309     if (LHSID == (1*9+2)*9+3) return LHS;
5310     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5311     return RHS;
5312   }
5313
5314   SDValue OpLHS, OpRHS;
5315   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5316   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5317   EVT VT = OpLHS.getValueType();
5318
5319   switch (OpNum) {
5320   default: llvm_unreachable("Unknown shuffle opcode!");
5321   case OP_VREV:
5322     // VREV divides the vector in half and swaps within the half.
5323     if (VT.getVectorElementType() == MVT::i32 ||
5324         VT.getVectorElementType() == MVT::f32)
5325       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
5326     // vrev <4 x i16> -> VREV32
5327     if (VT.getVectorElementType() == MVT::i16)
5328       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
5329     // vrev <4 x i8> -> VREV16
5330     assert(VT.getVectorElementType() == MVT::i8);
5331     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
5332   case OP_VDUP0:
5333   case OP_VDUP1:
5334   case OP_VDUP2:
5335   case OP_VDUP3:
5336     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5337                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
5338   case OP_VEXT1:
5339   case OP_VEXT2:
5340   case OP_VEXT3:
5341     return DAG.getNode(ARMISD::VEXT, dl, VT,
5342                        OpLHS, OpRHS,
5343                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
5344   case OP_VUZPL:
5345   case OP_VUZPR:
5346     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5347                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
5348   case OP_VZIPL:
5349   case OP_VZIPR:
5350     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5351                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
5352   case OP_VTRNL:
5353   case OP_VTRNR:
5354     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5355                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
5356   }
5357 }
5358
5359 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
5360                                        ArrayRef<int> ShuffleMask,
5361                                        SelectionDAG &DAG) {
5362   // Check to see if we can use the VTBL instruction.
5363   SDValue V1 = Op.getOperand(0);
5364   SDValue V2 = Op.getOperand(1);
5365   SDLoc DL(Op);
5366
5367   SmallVector<SDValue, 8> VTBLMask;
5368   for (ArrayRef<int>::iterator
5369          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
5370     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
5371
5372   if (V2.getNode()->getOpcode() == ISD::UNDEF)
5373     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
5374                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5375
5376   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
5377                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5378 }
5379
5380 static SDValue LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(SDValue Op,
5381                                                       SelectionDAG &DAG) {
5382   SDLoc DL(Op);
5383   SDValue OpLHS = Op.getOperand(0);
5384   EVT VT = OpLHS.getValueType();
5385
5386   assert((VT == MVT::v8i16 || VT == MVT::v16i8) &&
5387          "Expect an v8i16/v16i8 type");
5388   OpLHS = DAG.getNode(ARMISD::VREV64, DL, VT, OpLHS);
5389   // For a v16i8 type: After the VREV, we have got <8, ...15, 8, ..., 0>. Now,
5390   // extract the first 8 bytes into the top double word and the last 8 bytes
5391   // into the bottom double word. The v8i16 case is similar.
5392   unsigned ExtractNum = (VT == MVT::v16i8) ? 8 : 4;
5393   return DAG.getNode(ARMISD::VEXT, DL, VT, OpLHS, OpLHS,
5394                      DAG.getConstant(ExtractNum, MVT::i32));
5395 }
5396
5397 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
5398   SDValue V1 = Op.getOperand(0);
5399   SDValue V2 = Op.getOperand(1);
5400   SDLoc dl(Op);
5401   EVT VT = Op.getValueType();
5402   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5403
5404   // Convert shuffles that are directly supported on NEON to target-specific
5405   // DAG nodes, instead of keeping them as shuffles and matching them again
5406   // during code selection.  This is more efficient and avoids the possibility
5407   // of inconsistencies between legalization and selection.
5408   // FIXME: floating-point vectors should be canonicalized to integer vectors
5409   // of the same time so that they get CSEd properly.
5410   ArrayRef<int> ShuffleMask = SVN->getMask();
5411
5412   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5413   if (EltSize <= 32) {
5414     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
5415       int Lane = SVN->getSplatIndex();
5416       // If this is undef splat, generate it via "just" vdup, if possible.
5417       if (Lane == -1) Lane = 0;
5418
5419       // Test if V1 is a SCALAR_TO_VECTOR.
5420       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5421         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5422       }
5423       // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
5424       // (and probably will turn into a SCALAR_TO_VECTOR once legalization
5425       // reaches it).
5426       if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
5427           !isa<ConstantSDNode>(V1.getOperand(0))) {
5428         bool IsScalarToVector = true;
5429         for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
5430           if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
5431             IsScalarToVector = false;
5432             break;
5433           }
5434         if (IsScalarToVector)
5435           return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5436       }
5437       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
5438                          DAG.getConstant(Lane, MVT::i32));
5439     }
5440
5441     bool ReverseVEXT;
5442     unsigned Imm;
5443     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
5444       if (ReverseVEXT)
5445         std::swap(V1, V2);
5446       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
5447                          DAG.getConstant(Imm, MVT::i32));
5448     }
5449
5450     if (isVREVMask(ShuffleMask, VT, 64))
5451       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
5452     if (isVREVMask(ShuffleMask, VT, 32))
5453       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
5454     if (isVREVMask(ShuffleMask, VT, 16))
5455       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
5456
5457     if (V2->getOpcode() == ISD::UNDEF &&
5458         isSingletonVEXTMask(ShuffleMask, VT, Imm)) {
5459       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V1,
5460                          DAG.getConstant(Imm, MVT::i32));
5461     }
5462
5463     // Check for Neon shuffles that modify both input vectors in place.
5464     // If both results are used, i.e., if there are two shuffles with the same
5465     // source operands and with masks corresponding to both results of one of
5466     // these operations, DAG memoization will ensure that a single node is
5467     // used for both shuffles.
5468     unsigned WhichResult;
5469     if (isVTRNMask(ShuffleMask, VT, WhichResult))
5470       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5471                          V1, V2).getValue(WhichResult);
5472     if (isVUZPMask(ShuffleMask, VT, WhichResult))
5473       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5474                          V1, V2).getValue(WhichResult);
5475     if (isVZIPMask(ShuffleMask, VT, WhichResult))
5476       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5477                          V1, V2).getValue(WhichResult);
5478
5479     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
5480       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5481                          V1, V1).getValue(WhichResult);
5482     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5483       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5484                          V1, V1).getValue(WhichResult);
5485     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5486       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5487                          V1, V1).getValue(WhichResult);
5488   }
5489
5490   // If the shuffle is not directly supported and it has 4 elements, use
5491   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5492   unsigned NumElts = VT.getVectorNumElements();
5493   if (NumElts == 4) {
5494     unsigned PFIndexes[4];
5495     for (unsigned i = 0; i != 4; ++i) {
5496       if (ShuffleMask[i] < 0)
5497         PFIndexes[i] = 8;
5498       else
5499         PFIndexes[i] = ShuffleMask[i];
5500     }
5501
5502     // Compute the index in the perfect shuffle table.
5503     unsigned PFTableIndex =
5504       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5505     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5506     unsigned Cost = (PFEntry >> 30);
5507
5508     if (Cost <= 4)
5509       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5510   }
5511
5512   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
5513   if (EltSize >= 32) {
5514     // Do the expansion with floating-point types, since that is what the VFP
5515     // registers are defined to use, and since i64 is not legal.
5516     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5517     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5518     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
5519     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
5520     SmallVector<SDValue, 8> Ops;
5521     for (unsigned i = 0; i < NumElts; ++i) {
5522       if (ShuffleMask[i] < 0)
5523         Ops.push_back(DAG.getUNDEF(EltVT));
5524       else
5525         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
5526                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
5527                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
5528                                                   MVT::i32)));
5529     }
5530     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5531     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5532   }
5533
5534   if ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(ShuffleMask, VT))
5535     return LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(Op, DAG);
5536
5537   if (VT == MVT::v8i8) {
5538     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
5539     if (NewOp.getNode())
5540       return NewOp;
5541   }
5542
5543   return SDValue();
5544 }
5545
5546 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5547   // INSERT_VECTOR_ELT is legal only for immediate indexes.
5548   SDValue Lane = Op.getOperand(2);
5549   if (!isa<ConstantSDNode>(Lane))
5550     return SDValue();
5551
5552   return Op;
5553 }
5554
5555 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5556   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
5557   SDValue Lane = Op.getOperand(1);
5558   if (!isa<ConstantSDNode>(Lane))
5559     return SDValue();
5560
5561   SDValue Vec = Op.getOperand(0);
5562   if (Op.getValueType() == MVT::i32 &&
5563       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
5564     SDLoc dl(Op);
5565     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
5566   }
5567
5568   return Op;
5569 }
5570
5571 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5572   // The only time a CONCAT_VECTORS operation can have legal types is when
5573   // two 64-bit vectors are concatenated to a 128-bit vector.
5574   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
5575          "unexpected CONCAT_VECTORS");
5576   SDLoc dl(Op);
5577   SDValue Val = DAG.getUNDEF(MVT::v2f64);
5578   SDValue Op0 = Op.getOperand(0);
5579   SDValue Op1 = Op.getOperand(1);
5580   if (Op0.getOpcode() != ISD::UNDEF)
5581     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5582                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
5583                       DAG.getIntPtrConstant(0));
5584   if (Op1.getOpcode() != ISD::UNDEF)
5585     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5586                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
5587                       DAG.getIntPtrConstant(1));
5588   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
5589 }
5590
5591 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
5592 /// element has been zero/sign-extended, depending on the isSigned parameter,
5593 /// from an integer type half its size.
5594 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
5595                                    bool isSigned) {
5596   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
5597   EVT VT = N->getValueType(0);
5598   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
5599     SDNode *BVN = N->getOperand(0).getNode();
5600     if (BVN->getValueType(0) != MVT::v4i32 ||
5601         BVN->getOpcode() != ISD::BUILD_VECTOR)
5602       return false;
5603     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5604     unsigned HiElt = 1 - LoElt;
5605     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
5606     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
5607     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
5608     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
5609     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
5610       return false;
5611     if (isSigned) {
5612       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
5613           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
5614         return true;
5615     } else {
5616       if (Hi0->isNullValue() && Hi1->isNullValue())
5617         return true;
5618     }
5619     return false;
5620   }
5621
5622   if (N->getOpcode() != ISD::BUILD_VECTOR)
5623     return false;
5624
5625   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
5626     SDNode *Elt = N->getOperand(i).getNode();
5627     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
5628       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5629       unsigned HalfSize = EltSize / 2;
5630       if (isSigned) {
5631         if (!isIntN(HalfSize, C->getSExtValue()))
5632           return false;
5633       } else {
5634         if (!isUIntN(HalfSize, C->getZExtValue()))
5635           return false;
5636       }
5637       continue;
5638     }
5639     return false;
5640   }
5641
5642   return true;
5643 }
5644
5645 /// isSignExtended - Check if a node is a vector value that is sign-extended
5646 /// or a constant BUILD_VECTOR with sign-extended elements.
5647 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
5648   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
5649     return true;
5650   if (isExtendedBUILD_VECTOR(N, DAG, true))
5651     return true;
5652   return false;
5653 }
5654
5655 /// isZeroExtended - Check if a node is a vector value that is zero-extended
5656 /// or a constant BUILD_VECTOR with zero-extended elements.
5657 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
5658   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
5659     return true;
5660   if (isExtendedBUILD_VECTOR(N, DAG, false))
5661     return true;
5662   return false;
5663 }
5664
5665 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
5666   if (OrigVT.getSizeInBits() >= 64)
5667     return OrigVT;
5668
5669   assert(OrigVT.isSimple() && "Expecting a simple value type");
5670
5671   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
5672   switch (OrigSimpleTy) {
5673   default: llvm_unreachable("Unexpected Vector Type");
5674   case MVT::v2i8:
5675   case MVT::v2i16:
5676      return MVT::v2i32;
5677   case MVT::v4i8:
5678     return  MVT::v4i16;
5679   }
5680 }
5681
5682 /// AddRequiredExtensionForVMULL - Add a sign/zero extension to extend the total
5683 /// value size to 64 bits. We need a 64-bit D register as an operand to VMULL.
5684 /// We insert the required extension here to get the vector to fill a D register.
5685 static SDValue AddRequiredExtensionForVMULL(SDValue N, SelectionDAG &DAG,
5686                                             const EVT &OrigTy,
5687                                             const EVT &ExtTy,
5688                                             unsigned ExtOpcode) {
5689   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
5690   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
5691   // 64-bits we need to insert a new extension so that it will be 64-bits.
5692   assert(ExtTy.is128BitVector() && "Unexpected extension size");
5693   if (OrigTy.getSizeInBits() >= 64)
5694     return N;
5695
5696   // Must extend size to at least 64 bits to be used as an operand for VMULL.
5697   EVT NewVT = getExtensionTo64Bits(OrigTy);
5698
5699   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
5700 }
5701
5702 /// SkipLoadExtensionForVMULL - return a load of the original vector size that
5703 /// does not do any sign/zero extension. If the original vector is less
5704 /// than 64 bits, an appropriate extension will be added after the load to
5705 /// reach a total size of 64 bits. We have to add the extension separately
5706 /// because ARM does not have a sign/zero extending load for vectors.
5707 static SDValue SkipLoadExtensionForVMULL(LoadSDNode *LD, SelectionDAG& DAG) {
5708   EVT ExtendedTy = getExtensionTo64Bits(LD->getMemoryVT());
5709
5710   // The load already has the right type.
5711   if (ExtendedTy == LD->getMemoryVT())
5712     return DAG.getLoad(LD->getMemoryVT(), SDLoc(LD), LD->getChain(),
5713                 LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
5714                 LD->isNonTemporal(), LD->isInvariant(),
5715                 LD->getAlignment());
5716
5717   // We need to create a zextload/sextload. We cannot just create a load
5718   // followed by a zext/zext node because LowerMUL is also run during normal
5719   // operation legalization where we can't create illegal types.
5720   return DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD), ExtendedTy,
5721                         LD->getChain(), LD->getBasePtr(), LD->getPointerInfo(),
5722                         LD->getMemoryVT(), LD->isVolatile(),
5723                         LD->isNonTemporal(), LD->getAlignment());
5724 }
5725
5726 /// SkipExtensionForVMULL - For a node that is a SIGN_EXTEND, ZERO_EXTEND,
5727 /// extending load, or BUILD_VECTOR with extended elements, return the
5728 /// unextended value. The unextended vector should be 64 bits so that it can
5729 /// be used as an operand to a VMULL instruction. If the original vector size
5730 /// before extension is less than 64 bits we add a an extension to resize
5731 /// the vector to 64 bits.
5732 static SDValue SkipExtensionForVMULL(SDNode *N, SelectionDAG &DAG) {
5733   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
5734     return AddRequiredExtensionForVMULL(N->getOperand(0), DAG,
5735                                         N->getOperand(0)->getValueType(0),
5736                                         N->getValueType(0),
5737                                         N->getOpcode());
5738
5739   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
5740     return SkipLoadExtensionForVMULL(LD, DAG);
5741
5742   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
5743   // have been legalized as a BITCAST from v4i32.
5744   if (N->getOpcode() == ISD::BITCAST) {
5745     SDNode *BVN = N->getOperand(0).getNode();
5746     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
5747            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
5748     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5749     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), MVT::v2i32,
5750                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
5751   }
5752   // Construct a new BUILD_VECTOR with elements truncated to half the size.
5753   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
5754   EVT VT = N->getValueType(0);
5755   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
5756   unsigned NumElts = VT.getVectorNumElements();
5757   MVT TruncVT = MVT::getIntegerVT(EltSize);
5758   SmallVector<SDValue, 8> Ops;
5759   for (unsigned i = 0; i != NumElts; ++i) {
5760     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
5761     const APInt &CInt = C->getAPIntValue();
5762     // Element types smaller than 32 bits are not legal, so use i32 elements.
5763     // The values are implicitly truncated so sext vs. zext doesn't matter.
5764     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
5765   }
5766   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
5767                      MVT::getVectorVT(TruncVT, NumElts), Ops);
5768 }
5769
5770 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
5771   unsigned Opcode = N->getOpcode();
5772   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5773     SDNode *N0 = N->getOperand(0).getNode();
5774     SDNode *N1 = N->getOperand(1).getNode();
5775     return N0->hasOneUse() && N1->hasOneUse() &&
5776       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
5777   }
5778   return false;
5779 }
5780
5781 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
5782   unsigned Opcode = N->getOpcode();
5783   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5784     SDNode *N0 = N->getOperand(0).getNode();
5785     SDNode *N1 = N->getOperand(1).getNode();
5786     return N0->hasOneUse() && N1->hasOneUse() &&
5787       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
5788   }
5789   return false;
5790 }
5791
5792 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
5793   // Multiplications are only custom-lowered for 128-bit vectors so that
5794   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
5795   EVT VT = Op.getValueType();
5796   assert(VT.is128BitVector() && VT.isInteger() &&
5797          "unexpected type for custom-lowering ISD::MUL");
5798   SDNode *N0 = Op.getOperand(0).getNode();
5799   SDNode *N1 = Op.getOperand(1).getNode();
5800   unsigned NewOpc = 0;
5801   bool isMLA = false;
5802   bool isN0SExt = isSignExtended(N0, DAG);
5803   bool isN1SExt = isSignExtended(N1, DAG);
5804   if (isN0SExt && isN1SExt)
5805     NewOpc = ARMISD::VMULLs;
5806   else {
5807     bool isN0ZExt = isZeroExtended(N0, DAG);
5808     bool isN1ZExt = isZeroExtended(N1, DAG);
5809     if (isN0ZExt && isN1ZExt)
5810       NewOpc = ARMISD::VMULLu;
5811     else if (isN1SExt || isN1ZExt) {
5812       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
5813       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
5814       if (isN1SExt && isAddSubSExt(N0, DAG)) {
5815         NewOpc = ARMISD::VMULLs;
5816         isMLA = true;
5817       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
5818         NewOpc = ARMISD::VMULLu;
5819         isMLA = true;
5820       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
5821         std::swap(N0, N1);
5822         NewOpc = ARMISD::VMULLu;
5823         isMLA = true;
5824       }
5825     }
5826
5827     if (!NewOpc) {
5828       if (VT == MVT::v2i64)
5829         // Fall through to expand this.  It is not legal.
5830         return SDValue();
5831       else
5832         // Other vector multiplications are legal.
5833         return Op;
5834     }
5835   }
5836
5837   // Legalize to a VMULL instruction.
5838   SDLoc DL(Op);
5839   SDValue Op0;
5840   SDValue Op1 = SkipExtensionForVMULL(N1, DAG);
5841   if (!isMLA) {
5842     Op0 = SkipExtensionForVMULL(N0, DAG);
5843     assert(Op0.getValueType().is64BitVector() &&
5844            Op1.getValueType().is64BitVector() &&
5845            "unexpected types for extended operands to VMULL");
5846     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
5847   }
5848
5849   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
5850   // isel lowering to take advantage of no-stall back to back vmul + vmla.
5851   //   vmull q0, d4, d6
5852   //   vmlal q0, d5, d6
5853   // is faster than
5854   //   vaddl q0, d4, d5
5855   //   vmovl q1, d6
5856   //   vmul  q0, q0, q1
5857   SDValue N00 = SkipExtensionForVMULL(N0->getOperand(0).getNode(), DAG);
5858   SDValue N01 = SkipExtensionForVMULL(N0->getOperand(1).getNode(), DAG);
5859   EVT Op1VT = Op1.getValueType();
5860   return DAG.getNode(N0->getOpcode(), DL, VT,
5861                      DAG.getNode(NewOpc, DL, VT,
5862                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
5863                      DAG.getNode(NewOpc, DL, VT,
5864                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
5865 }
5866
5867 static SDValue
5868 LowerSDIV_v4i8(SDValue X, SDValue Y, SDLoc dl, SelectionDAG &DAG) {
5869   // Convert to float
5870   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
5871   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
5872   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
5873   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
5874   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
5875   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
5876   // Get reciprocal estimate.
5877   // float4 recip = vrecpeq_f32(yf);
5878   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5879                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
5880   // Because char has a smaller range than uchar, we can actually get away
5881   // without any newton steps.  This requires that we use a weird bias
5882   // of 0xb000, however (again, this has been exhaustively tested).
5883   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
5884   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
5885   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
5886   Y = DAG.getConstant(0xb000, MVT::i32);
5887   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
5888   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
5889   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
5890   // Convert back to short.
5891   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
5892   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
5893   return X;
5894 }
5895
5896 static SDValue
5897 LowerSDIV_v4i16(SDValue N0, SDValue N1, SDLoc dl, SelectionDAG &DAG) {
5898   SDValue N2;
5899   // Convert to float.
5900   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
5901   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
5902   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
5903   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
5904   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
5905   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
5906
5907   // Use reciprocal estimate and one refinement step.
5908   // float4 recip = vrecpeq_f32(yf);
5909   // recip *= vrecpsq_f32(yf, recip);
5910   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5911                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
5912   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5913                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
5914                    N1, N2);
5915   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
5916   // Because short has a smaller range than ushort, we can actually get away
5917   // with only a single newton step.  This requires that we use a weird bias
5918   // of 89, however (again, this has been exhaustively tested).
5919   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
5920   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
5921   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
5922   N1 = DAG.getConstant(0x89, MVT::i32);
5923   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
5924   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
5925   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
5926   // Convert back to integer and return.
5927   // return vmovn_s32(vcvt_s32_f32(result));
5928   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
5929   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
5930   return N0;
5931 }
5932
5933 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
5934   EVT VT = Op.getValueType();
5935   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5936          "unexpected type for custom-lowering ISD::SDIV");
5937
5938   SDLoc dl(Op);
5939   SDValue N0 = Op.getOperand(0);
5940   SDValue N1 = Op.getOperand(1);
5941   SDValue N2, N3;
5942
5943   if (VT == MVT::v8i8) {
5944     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
5945     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
5946
5947     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5948                      DAG.getIntPtrConstant(4));
5949     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5950                      DAG.getIntPtrConstant(4));
5951     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5952                      DAG.getIntPtrConstant(0));
5953     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5954                      DAG.getIntPtrConstant(0));
5955
5956     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
5957     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
5958
5959     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
5960     N0 = LowerCONCAT_VECTORS(N0, DAG);
5961
5962     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
5963     return N0;
5964   }
5965   return LowerSDIV_v4i16(N0, N1, dl, DAG);
5966 }
5967
5968 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
5969   EVT VT = Op.getValueType();
5970   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5971          "unexpected type for custom-lowering ISD::UDIV");
5972
5973   SDLoc dl(Op);
5974   SDValue N0 = Op.getOperand(0);
5975   SDValue N1 = Op.getOperand(1);
5976   SDValue N2, N3;
5977
5978   if (VT == MVT::v8i8) {
5979     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
5980     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
5981
5982     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5983                      DAG.getIntPtrConstant(4));
5984     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5985                      DAG.getIntPtrConstant(4));
5986     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5987                      DAG.getIntPtrConstant(0));
5988     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5989                      DAG.getIntPtrConstant(0));
5990
5991     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
5992     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
5993
5994     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
5995     N0 = LowerCONCAT_VECTORS(N0, DAG);
5996
5997     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
5998                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
5999                      N0);
6000     return N0;
6001   }
6002
6003   // v4i16 sdiv ... Convert to float.
6004   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
6005   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
6006   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
6007   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
6008   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6009   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6010
6011   // Use reciprocal estimate and two refinement steps.
6012   // float4 recip = vrecpeq_f32(yf);
6013   // recip *= vrecpsq_f32(yf, recip);
6014   // recip *= vrecpsq_f32(yf, recip);
6015   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6016                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
6017   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6018                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6019                    BN1, N2);
6020   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6021   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6022                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6023                    BN1, N2);
6024   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6025   // Simply multiplying by the reciprocal estimate can leave us a few ulps
6026   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
6027   // and that it will never cause us to return an answer too large).
6028   // float4 result = as_float4(as_int4(xf*recip) + 2);
6029   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6030   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6031   N1 = DAG.getConstant(2, MVT::i32);
6032   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6033   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6034   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6035   // Convert back to integer and return.
6036   // return vmovn_u32(vcvt_s32_f32(result));
6037   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6038   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6039   return N0;
6040 }
6041
6042 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
6043   EVT VT = Op.getNode()->getValueType(0);
6044   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
6045
6046   unsigned Opc;
6047   bool ExtraOp = false;
6048   switch (Op.getOpcode()) {
6049   default: llvm_unreachable("Invalid code");
6050   case ISD::ADDC: Opc = ARMISD::ADDC; break;
6051   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
6052   case ISD::SUBC: Opc = ARMISD::SUBC; break;
6053   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
6054   }
6055
6056   if (!ExtraOp)
6057     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6058                        Op.getOperand(1));
6059   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6060                      Op.getOperand(1), Op.getOperand(2));
6061 }
6062
6063 SDValue ARMTargetLowering::LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const {
6064   assert(Subtarget->isTargetDarwin());
6065
6066   // For iOS, we want to call an alternative entry point: __sincos_stret,
6067   // return values are passed via sret.
6068   SDLoc dl(Op);
6069   SDValue Arg = Op.getOperand(0);
6070   EVT ArgVT = Arg.getValueType();
6071   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
6072
6073   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
6074   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6075
6076   // Pair of floats / doubles used to pass the result.
6077   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
6078
6079   // Create stack object for sret.
6080   const uint64_t ByteSize = TLI.getDataLayout()->getTypeAllocSize(RetTy);
6081   const unsigned StackAlign = TLI.getDataLayout()->getPrefTypeAlignment(RetTy);
6082   int FrameIdx = FrameInfo->CreateStackObject(ByteSize, StackAlign, false);
6083   SDValue SRet = DAG.getFrameIndex(FrameIdx, TLI.getPointerTy());
6084
6085   ArgListTy Args;
6086   ArgListEntry Entry;
6087
6088   Entry.Node = SRet;
6089   Entry.Ty = RetTy->getPointerTo();
6090   Entry.isSExt = false;
6091   Entry.isZExt = false;
6092   Entry.isSRet = true;
6093   Args.push_back(Entry);
6094
6095   Entry.Node = Arg;
6096   Entry.Ty = ArgTy;
6097   Entry.isSExt = false;
6098   Entry.isZExt = false;
6099   Args.push_back(Entry);
6100
6101   const char *LibcallName  = (ArgVT == MVT::f64)
6102   ? "__sincos_stret" : "__sincosf_stret";
6103   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
6104
6105   TargetLowering::
6106   CallLoweringInfo CLI(DAG.getEntryNode(), Type::getVoidTy(*DAG.getContext()),
6107                        false, false, false, false, 0,
6108                        CallingConv::C, /*isTaillCall=*/false,
6109                        /*doesNotRet=*/false, /*isReturnValueUsed*/false,
6110                        Callee, Args, DAG, dl);
6111   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
6112
6113   SDValue LoadSin = DAG.getLoad(ArgVT, dl, CallResult.second, SRet,
6114                                 MachinePointerInfo(), false, false, false, 0);
6115
6116   // Address of cos field.
6117   SDValue Add = DAG.getNode(ISD::ADD, dl, getPointerTy(), SRet,
6118                             DAG.getIntPtrConstant(ArgVT.getStoreSize()));
6119   SDValue LoadCos = DAG.getLoad(ArgVT, dl, LoadSin.getValue(1), Add,
6120                                 MachinePointerInfo(), false, false, false, 0);
6121
6122   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
6123   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys,
6124                      LoadSin.getValue(0), LoadCos.getValue(0));
6125 }
6126
6127 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
6128   // Monotonic load/store is legal for all targets
6129   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
6130     return Op;
6131
6132   // Acquire/Release load/store is not legal for targets without a
6133   // dmb or equivalent available.
6134   return SDValue();
6135 }
6136
6137 static void ReplaceREADCYCLECOUNTER(SDNode *N,
6138                                     SmallVectorImpl<SDValue> &Results,
6139                                     SelectionDAG &DAG,
6140                                     const ARMSubtarget *Subtarget) {
6141   SDLoc DL(N);
6142   SDValue Cycles32, OutChain;
6143
6144   if (Subtarget->hasPerfMon()) {
6145     // Under Power Management extensions, the cycle-count is:
6146     //    mrc p15, #0, <Rt>, c9, c13, #0
6147     SDValue Ops[] = { N->getOperand(0), // Chain
6148                       DAG.getConstant(Intrinsic::arm_mrc, MVT::i32),
6149                       DAG.getConstant(15, MVT::i32),
6150                       DAG.getConstant(0, MVT::i32),
6151                       DAG.getConstant(9, MVT::i32),
6152                       DAG.getConstant(13, MVT::i32),
6153                       DAG.getConstant(0, MVT::i32)
6154     };
6155
6156     Cycles32 = DAG.getNode(ISD::INTRINSIC_W_CHAIN, DL,
6157                            DAG.getVTList(MVT::i32, MVT::Other), Ops);
6158     OutChain = Cycles32.getValue(1);
6159   } else {
6160     // Intrinsic is defined to return 0 on unsupported platforms. Technically
6161     // there are older ARM CPUs that have implementation-specific ways of
6162     // obtaining this information (FIXME!).
6163     Cycles32 = DAG.getConstant(0, MVT::i32);
6164     OutChain = DAG.getEntryNode();
6165   }
6166
6167
6168   SDValue Cycles64 = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64,
6169                                  Cycles32, DAG.getConstant(0, MVT::i32));
6170   Results.push_back(Cycles64);
6171   Results.push_back(OutChain);
6172 }
6173
6174 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
6175   switch (Op.getOpcode()) {
6176   default: llvm_unreachable("Don't know how to custom lower this!");
6177   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
6178   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
6179   case ISD::GlobalAddress:
6180     switch (Subtarget->getTargetTriple().getObjectFormat()) {
6181     default: llvm_unreachable("unknown object format");
6182     case Triple::COFF:
6183       return LowerGlobalAddressWindows(Op, DAG);
6184     case Triple::ELF:
6185       return LowerGlobalAddressELF(Op, DAG);
6186     case Triple::MachO:
6187       return LowerGlobalAddressDarwin(Op, DAG);
6188     }
6189   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
6190   case ISD::SELECT:        return LowerSELECT(Op, DAG);
6191   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
6192   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
6193   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
6194   case ISD::VASTART:       return LowerVASTART(Op, DAG);
6195   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
6196   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
6197   case ISD::SINT_TO_FP:
6198   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
6199   case ISD::FP_TO_SINT:
6200   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
6201   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
6202   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
6203   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
6204   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
6205   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
6206   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
6207   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
6208                                                                Subtarget);
6209   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
6210   case ISD::SHL:
6211   case ISD::SRL:
6212   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
6213   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
6214   case ISD::SRL_PARTS:
6215   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
6216   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
6217   case ISD::CTPOP:         return LowerCTPOP(Op.getNode(), DAG, Subtarget);
6218   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
6219   case ISD::ConstantFP:    return LowerConstantFP(Op, DAG, Subtarget);
6220   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
6221   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
6222   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
6223   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6224   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
6225   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
6226   case ISD::MUL:           return LowerMUL(Op, DAG);
6227   case ISD::SDIV:          return LowerSDIV(Op, DAG);
6228   case ISD::UDIV:          return LowerUDIV(Op, DAG);
6229   case ISD::ADDC:
6230   case ISD::ADDE:
6231   case ISD::SUBC:
6232   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
6233   case ISD::SADDO:
6234   case ISD::UADDO:
6235   case ISD::SSUBO:
6236   case ISD::USUBO:
6237     return LowerXALUO(Op, DAG);
6238   case ISD::ATOMIC_LOAD:
6239   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
6240   case ISD::FSINCOS:       return LowerFSINCOS(Op, DAG);
6241   case ISD::SDIVREM:
6242   case ISD::UDIVREM:       return LowerDivRem(Op, DAG);
6243   }
6244 }
6245
6246 /// ReplaceNodeResults - Replace the results of node with an illegal result
6247 /// type with new values built out of custom code.
6248 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
6249                                            SmallVectorImpl<SDValue>&Results,
6250                                            SelectionDAG &DAG) const {
6251   SDValue Res;
6252   switch (N->getOpcode()) {
6253   default:
6254     llvm_unreachable("Don't know how to custom expand this!");
6255   case ISD::BITCAST:
6256     Res = ExpandBITCAST(N, DAG);
6257     break;
6258   case ISD::SRL:
6259   case ISD::SRA:
6260     Res = Expand64BitShift(N, DAG, Subtarget);
6261     break;
6262   case ISD::READCYCLECOUNTER:
6263     ReplaceREADCYCLECOUNTER(N, Results, DAG, Subtarget);
6264     return;
6265   }
6266   if (Res.getNode())
6267     Results.push_back(Res);
6268 }
6269
6270 //===----------------------------------------------------------------------===//
6271 //                           ARM Scheduler Hooks
6272 //===----------------------------------------------------------------------===//
6273
6274 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
6275 /// registers the function context.
6276 void ARMTargetLowering::
6277 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
6278                        MachineBasicBlock *DispatchBB, int FI) const {
6279   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6280   DebugLoc dl = MI->getDebugLoc();
6281   MachineFunction *MF = MBB->getParent();
6282   MachineRegisterInfo *MRI = &MF->getRegInfo();
6283   MachineConstantPool *MCP = MF->getConstantPool();
6284   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6285   const Function *F = MF->getFunction();
6286
6287   bool isThumb = Subtarget->isThumb();
6288   bool isThumb2 = Subtarget->isThumb2();
6289
6290   unsigned PCLabelId = AFI->createPICLabelUId();
6291   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
6292   ARMConstantPoolValue *CPV =
6293     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
6294   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
6295
6296   const TargetRegisterClass *TRC = isThumb ?
6297     (const TargetRegisterClass*)&ARM::tGPRRegClass :
6298     (const TargetRegisterClass*)&ARM::GPRRegClass;
6299
6300   // Grab constant pool and fixed stack memory operands.
6301   MachineMemOperand *CPMMO =
6302     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
6303                              MachineMemOperand::MOLoad, 4, 4);
6304
6305   MachineMemOperand *FIMMOSt =
6306     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6307                              MachineMemOperand::MOStore, 4, 4);
6308
6309   // Load the address of the dispatch MBB into the jump buffer.
6310   if (isThumb2) {
6311     // Incoming value: jbuf
6312     //   ldr.n  r5, LCPI1_1
6313     //   orr    r5, r5, #1
6314     //   add    r5, pc
6315     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
6316     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6317     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
6318                    .addConstantPoolIndex(CPI)
6319                    .addMemOperand(CPMMO));
6320     // Set the low bit because of thumb mode.
6321     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6322     AddDefaultCC(
6323       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
6324                      .addReg(NewVReg1, RegState::Kill)
6325                      .addImm(0x01)));
6326     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6327     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
6328       .addReg(NewVReg2, RegState::Kill)
6329       .addImm(PCLabelId);
6330     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
6331                    .addReg(NewVReg3, RegState::Kill)
6332                    .addFrameIndex(FI)
6333                    .addImm(36)  // &jbuf[1] :: pc
6334                    .addMemOperand(FIMMOSt));
6335   } else if (isThumb) {
6336     // Incoming value: jbuf
6337     //   ldr.n  r1, LCPI1_4
6338     //   add    r1, pc
6339     //   mov    r2, #1
6340     //   orrs   r1, r2
6341     //   add    r2, $jbuf, #+4 ; &jbuf[1]
6342     //   str    r1, [r2]
6343     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6344     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
6345                    .addConstantPoolIndex(CPI)
6346                    .addMemOperand(CPMMO));
6347     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6348     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
6349       .addReg(NewVReg1, RegState::Kill)
6350       .addImm(PCLabelId);
6351     // Set the low bit because of thumb mode.
6352     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6353     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
6354                    .addReg(ARM::CPSR, RegState::Define)
6355                    .addImm(1));
6356     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6357     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
6358                    .addReg(ARM::CPSR, RegState::Define)
6359                    .addReg(NewVReg2, RegState::Kill)
6360                    .addReg(NewVReg3, RegState::Kill));
6361     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6362     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tADDrSPi), NewVReg5)
6363                    .addFrameIndex(FI)
6364                    .addImm(36)); // &jbuf[1] :: pc
6365     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
6366                    .addReg(NewVReg4, RegState::Kill)
6367                    .addReg(NewVReg5, RegState::Kill)
6368                    .addImm(0)
6369                    .addMemOperand(FIMMOSt));
6370   } else {
6371     // Incoming value: jbuf
6372     //   ldr  r1, LCPI1_1
6373     //   add  r1, pc, r1
6374     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
6375     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6376     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
6377                    .addConstantPoolIndex(CPI)
6378                    .addImm(0)
6379                    .addMemOperand(CPMMO));
6380     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6381     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
6382                    .addReg(NewVReg1, RegState::Kill)
6383                    .addImm(PCLabelId));
6384     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
6385                    .addReg(NewVReg2, RegState::Kill)
6386                    .addFrameIndex(FI)
6387                    .addImm(36)  // &jbuf[1] :: pc
6388                    .addMemOperand(FIMMOSt));
6389   }
6390 }
6391
6392 MachineBasicBlock *ARMTargetLowering::
6393 EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const {
6394   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6395   DebugLoc dl = MI->getDebugLoc();
6396   MachineFunction *MF = MBB->getParent();
6397   MachineRegisterInfo *MRI = &MF->getRegInfo();
6398   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6399   MachineFrameInfo *MFI = MF->getFrameInfo();
6400   int FI = MFI->getFunctionContextIndex();
6401
6402   const TargetRegisterClass *TRC = Subtarget->isThumb() ?
6403     (const TargetRegisterClass*)&ARM::tGPRRegClass :
6404     (const TargetRegisterClass*)&ARM::GPRnopcRegClass;
6405
6406   // Get a mapping of the call site numbers to all of the landing pads they're
6407   // associated with.
6408   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
6409   unsigned MaxCSNum = 0;
6410   MachineModuleInfo &MMI = MF->getMMI();
6411   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E;
6412        ++BB) {
6413     if (!BB->isLandingPad()) continue;
6414
6415     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
6416     // pad.
6417     for (MachineBasicBlock::iterator
6418            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
6419       if (!II->isEHLabel()) continue;
6420
6421       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
6422       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
6423
6424       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
6425       for (SmallVectorImpl<unsigned>::iterator
6426              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
6427            CSI != CSE; ++CSI) {
6428         CallSiteNumToLPad[*CSI].push_back(BB);
6429         MaxCSNum = std::max(MaxCSNum, *CSI);
6430       }
6431       break;
6432     }
6433   }
6434
6435   // Get an ordered list of the machine basic blocks for the jump table.
6436   std::vector<MachineBasicBlock*> LPadList;
6437   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
6438   LPadList.reserve(CallSiteNumToLPad.size());
6439   for (unsigned I = 1; I <= MaxCSNum; ++I) {
6440     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
6441     for (SmallVectorImpl<MachineBasicBlock*>::iterator
6442            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
6443       LPadList.push_back(*II);
6444       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
6445     }
6446   }
6447
6448   assert(!LPadList.empty() &&
6449          "No landing pad destinations for the dispatch jump table!");
6450
6451   // Create the jump table and associated information.
6452   MachineJumpTableInfo *JTI =
6453     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
6454   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
6455   unsigned UId = AFI->createJumpTableUId();
6456   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
6457
6458   // Create the MBBs for the dispatch code.
6459
6460   // Shove the dispatch's address into the return slot in the function context.
6461   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
6462   DispatchBB->setIsLandingPad();
6463
6464   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
6465   unsigned trap_opcode;
6466   if (Subtarget->isThumb())
6467     trap_opcode = ARM::tTRAP;
6468   else
6469     trap_opcode = Subtarget->useNaClTrap() ? ARM::TRAPNaCl : ARM::TRAP;
6470
6471   BuildMI(TrapBB, dl, TII->get(trap_opcode));
6472   DispatchBB->addSuccessor(TrapBB);
6473
6474   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
6475   DispatchBB->addSuccessor(DispContBB);
6476
6477   // Insert and MBBs.
6478   MF->insert(MF->end(), DispatchBB);
6479   MF->insert(MF->end(), DispContBB);
6480   MF->insert(MF->end(), TrapBB);
6481
6482   // Insert code into the entry block that creates and registers the function
6483   // context.
6484   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
6485
6486   MachineMemOperand *FIMMOLd =
6487     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6488                              MachineMemOperand::MOLoad |
6489                              MachineMemOperand::MOVolatile, 4, 4);
6490
6491   MachineInstrBuilder MIB;
6492   MIB = BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup));
6493
6494   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
6495   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
6496
6497   // Add a register mask with no preserved registers.  This results in all
6498   // registers being marked as clobbered.
6499   MIB.addRegMask(RI.getNoPreservedMask());
6500
6501   unsigned NumLPads = LPadList.size();
6502   if (Subtarget->isThumb2()) {
6503     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6504     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
6505                    .addFrameIndex(FI)
6506                    .addImm(4)
6507                    .addMemOperand(FIMMOLd));
6508
6509     if (NumLPads < 256) {
6510       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
6511                      .addReg(NewVReg1)
6512                      .addImm(LPadList.size()));
6513     } else {
6514       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6515       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
6516                      .addImm(NumLPads & 0xFFFF));
6517
6518       unsigned VReg2 = VReg1;
6519       if ((NumLPads & 0xFFFF0000) != 0) {
6520         VReg2 = MRI->createVirtualRegister(TRC);
6521         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
6522                        .addReg(VReg1)
6523                        .addImm(NumLPads >> 16));
6524       }
6525
6526       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
6527                      .addReg(NewVReg1)
6528                      .addReg(VReg2));
6529     }
6530
6531     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
6532       .addMBB(TrapBB)
6533       .addImm(ARMCC::HI)
6534       .addReg(ARM::CPSR);
6535
6536     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6537     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
6538                    .addJumpTableIndex(MJTI)
6539                    .addImm(UId));
6540
6541     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6542     AddDefaultCC(
6543       AddDefaultPred(
6544         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
6545         .addReg(NewVReg3, RegState::Kill)
6546         .addReg(NewVReg1)
6547         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6548
6549     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
6550       .addReg(NewVReg4, RegState::Kill)
6551       .addReg(NewVReg1)
6552       .addJumpTableIndex(MJTI)
6553       .addImm(UId);
6554   } else if (Subtarget->isThumb()) {
6555     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6556     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
6557                    .addFrameIndex(FI)
6558                    .addImm(1)
6559                    .addMemOperand(FIMMOLd));
6560
6561     if (NumLPads < 256) {
6562       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
6563                      .addReg(NewVReg1)
6564                      .addImm(NumLPads));
6565     } else {
6566       MachineConstantPool *ConstantPool = MF->getConstantPool();
6567       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6568       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6569
6570       // MachineConstantPool wants an explicit alignment.
6571       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6572       if (Align == 0)
6573         Align = getDataLayout()->getTypeAllocSize(C->getType());
6574       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6575
6576       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6577       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
6578                      .addReg(VReg1, RegState::Define)
6579                      .addConstantPoolIndex(Idx));
6580       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
6581                      .addReg(NewVReg1)
6582                      .addReg(VReg1));
6583     }
6584
6585     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
6586       .addMBB(TrapBB)
6587       .addImm(ARMCC::HI)
6588       .addReg(ARM::CPSR);
6589
6590     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6591     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
6592                    .addReg(ARM::CPSR, RegState::Define)
6593                    .addReg(NewVReg1)
6594                    .addImm(2));
6595
6596     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6597     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
6598                    .addJumpTableIndex(MJTI)
6599                    .addImm(UId));
6600
6601     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6602     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
6603                    .addReg(ARM::CPSR, RegState::Define)
6604                    .addReg(NewVReg2, RegState::Kill)
6605                    .addReg(NewVReg3));
6606
6607     MachineMemOperand *JTMMOLd =
6608       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6609                                MachineMemOperand::MOLoad, 4, 4);
6610
6611     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6612     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
6613                    .addReg(NewVReg4, RegState::Kill)
6614                    .addImm(0)
6615                    .addMemOperand(JTMMOLd));
6616
6617     unsigned NewVReg6 = NewVReg5;
6618     if (RelocM == Reloc::PIC_) {
6619       NewVReg6 = MRI->createVirtualRegister(TRC);
6620       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
6621                      .addReg(ARM::CPSR, RegState::Define)
6622                      .addReg(NewVReg5, RegState::Kill)
6623                      .addReg(NewVReg3));
6624     }
6625
6626     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
6627       .addReg(NewVReg6, RegState::Kill)
6628       .addJumpTableIndex(MJTI)
6629       .addImm(UId);
6630   } else {
6631     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6632     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
6633                    .addFrameIndex(FI)
6634                    .addImm(4)
6635                    .addMemOperand(FIMMOLd));
6636
6637     if (NumLPads < 256) {
6638       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
6639                      .addReg(NewVReg1)
6640                      .addImm(NumLPads));
6641     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
6642       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6643       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
6644                      .addImm(NumLPads & 0xFFFF));
6645
6646       unsigned VReg2 = VReg1;
6647       if ((NumLPads & 0xFFFF0000) != 0) {
6648         VReg2 = MRI->createVirtualRegister(TRC);
6649         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
6650                        .addReg(VReg1)
6651                        .addImm(NumLPads >> 16));
6652       }
6653
6654       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6655                      .addReg(NewVReg1)
6656                      .addReg(VReg2));
6657     } else {
6658       MachineConstantPool *ConstantPool = MF->getConstantPool();
6659       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6660       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6661
6662       // MachineConstantPool wants an explicit alignment.
6663       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6664       if (Align == 0)
6665         Align = getDataLayout()->getTypeAllocSize(C->getType());
6666       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6667
6668       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6669       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
6670                      .addReg(VReg1, RegState::Define)
6671                      .addConstantPoolIndex(Idx)
6672                      .addImm(0));
6673       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6674                      .addReg(NewVReg1)
6675                      .addReg(VReg1, RegState::Kill));
6676     }
6677
6678     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
6679       .addMBB(TrapBB)
6680       .addImm(ARMCC::HI)
6681       .addReg(ARM::CPSR);
6682
6683     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6684     AddDefaultCC(
6685       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
6686                      .addReg(NewVReg1)
6687                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6688     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6689     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
6690                    .addJumpTableIndex(MJTI)
6691                    .addImm(UId));
6692
6693     MachineMemOperand *JTMMOLd =
6694       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6695                                MachineMemOperand::MOLoad, 4, 4);
6696     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6697     AddDefaultPred(
6698       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
6699       .addReg(NewVReg3, RegState::Kill)
6700       .addReg(NewVReg4)
6701       .addImm(0)
6702       .addMemOperand(JTMMOLd));
6703
6704     if (RelocM == Reloc::PIC_) {
6705       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
6706         .addReg(NewVReg5, RegState::Kill)
6707         .addReg(NewVReg4)
6708         .addJumpTableIndex(MJTI)
6709         .addImm(UId);
6710     } else {
6711       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTr))
6712         .addReg(NewVReg5, RegState::Kill)
6713         .addJumpTableIndex(MJTI)
6714         .addImm(UId);
6715     }
6716   }
6717
6718   // Add the jump table entries as successors to the MBB.
6719   SmallPtrSet<MachineBasicBlock*, 8> SeenMBBs;
6720   for (std::vector<MachineBasicBlock*>::iterator
6721          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
6722     MachineBasicBlock *CurMBB = *I;
6723     if (SeenMBBs.insert(CurMBB))
6724       DispContBB->addSuccessor(CurMBB);
6725   }
6726
6727   // N.B. the order the invoke BBs are processed in doesn't matter here.
6728   const MCPhysReg *SavedRegs = RI.getCalleeSavedRegs(MF);
6729   SmallVector<MachineBasicBlock*, 64> MBBLPads;
6730   for (SmallPtrSet<MachineBasicBlock*, 64>::iterator
6731          I = InvokeBBs.begin(), E = InvokeBBs.end(); I != E; ++I) {
6732     MachineBasicBlock *BB = *I;
6733
6734     // Remove the landing pad successor from the invoke block and replace it
6735     // with the new dispatch block.
6736     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
6737                                                   BB->succ_end());
6738     while (!Successors.empty()) {
6739       MachineBasicBlock *SMBB = Successors.pop_back_val();
6740       if (SMBB->isLandingPad()) {
6741         BB->removeSuccessor(SMBB);
6742         MBBLPads.push_back(SMBB);
6743       }
6744     }
6745
6746     BB->addSuccessor(DispatchBB);
6747
6748     // Find the invoke call and mark all of the callee-saved registers as
6749     // 'implicit defined' so that they're spilled. This prevents code from
6750     // moving instructions to before the EH block, where they will never be
6751     // executed.
6752     for (MachineBasicBlock::reverse_iterator
6753            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6754       if (!II->isCall()) continue;
6755
6756       DenseMap<unsigned, bool> DefRegs;
6757       for (MachineInstr::mop_iterator
6758              OI = II->operands_begin(), OE = II->operands_end();
6759            OI != OE; ++OI) {
6760         if (!OI->isReg()) continue;
6761         DefRegs[OI->getReg()] = true;
6762       }
6763
6764       MachineInstrBuilder MIB(*MF, &*II);
6765
6766       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6767         unsigned Reg = SavedRegs[i];
6768         if (Subtarget->isThumb2() &&
6769             !ARM::tGPRRegClass.contains(Reg) &&
6770             !ARM::hGPRRegClass.contains(Reg))
6771           continue;
6772         if (Subtarget->isThumb1Only() && !ARM::tGPRRegClass.contains(Reg))
6773           continue;
6774         if (!Subtarget->isThumb() && !ARM::GPRRegClass.contains(Reg))
6775           continue;
6776         if (!DefRegs[Reg])
6777           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6778       }
6779
6780       break;
6781     }
6782   }
6783
6784   // Mark all former landing pads as non-landing pads. The dispatch is the only
6785   // landing pad now.
6786   for (SmallVectorImpl<MachineBasicBlock*>::iterator
6787          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
6788     (*I)->setIsLandingPad(false);
6789
6790   // The instruction is gone now.
6791   MI->eraseFromParent();
6792
6793   return MBB;
6794 }
6795
6796 static
6797 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
6798   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
6799        E = MBB->succ_end(); I != E; ++I)
6800     if (*I != Succ)
6801       return *I;
6802   llvm_unreachable("Expecting a BB with two successors!");
6803 }
6804
6805 /// Return the load opcode for a given load size. If load size >= 8,
6806 /// neon opcode will be returned.
6807 static unsigned getLdOpcode(unsigned LdSize, bool IsThumb1, bool IsThumb2) {
6808   if (LdSize >= 8)
6809     return LdSize == 16 ? ARM::VLD1q32wb_fixed
6810                         : LdSize == 8 ? ARM::VLD1d32wb_fixed : 0;
6811   if (IsThumb1)
6812     return LdSize == 4 ? ARM::tLDRi
6813                        : LdSize == 2 ? ARM::tLDRHi
6814                                      : LdSize == 1 ? ARM::tLDRBi : 0;
6815   if (IsThumb2)
6816     return LdSize == 4 ? ARM::t2LDR_POST
6817                        : LdSize == 2 ? ARM::t2LDRH_POST
6818                                      : LdSize == 1 ? ARM::t2LDRB_POST : 0;
6819   return LdSize == 4 ? ARM::LDR_POST_IMM
6820                      : LdSize == 2 ? ARM::LDRH_POST
6821                                    : LdSize == 1 ? ARM::LDRB_POST_IMM : 0;
6822 }
6823
6824 /// Return the store opcode for a given store size. If store size >= 8,
6825 /// neon opcode will be returned.
6826 static unsigned getStOpcode(unsigned StSize, bool IsThumb1, bool IsThumb2) {
6827   if (StSize >= 8)
6828     return StSize == 16 ? ARM::VST1q32wb_fixed
6829                         : StSize == 8 ? ARM::VST1d32wb_fixed : 0;
6830   if (IsThumb1)
6831     return StSize == 4 ? ARM::tSTRi
6832                        : StSize == 2 ? ARM::tSTRHi
6833                                      : StSize == 1 ? ARM::tSTRBi : 0;
6834   if (IsThumb2)
6835     return StSize == 4 ? ARM::t2STR_POST
6836                        : StSize == 2 ? ARM::t2STRH_POST
6837                                      : StSize == 1 ? ARM::t2STRB_POST : 0;
6838   return StSize == 4 ? ARM::STR_POST_IMM
6839                      : StSize == 2 ? ARM::STRH_POST
6840                                    : StSize == 1 ? ARM::STRB_POST_IMM : 0;
6841 }
6842
6843 /// Emit a post-increment load operation with given size. The instructions
6844 /// will be added to BB at Pos.
6845 static void emitPostLd(MachineBasicBlock *BB, MachineInstr *Pos,
6846                        const TargetInstrInfo *TII, DebugLoc dl,
6847                        unsigned LdSize, unsigned Data, unsigned AddrIn,
6848                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
6849   unsigned LdOpc = getLdOpcode(LdSize, IsThumb1, IsThumb2);
6850   assert(LdOpc != 0 && "Should have a load opcode");
6851   if (LdSize >= 8) {
6852     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6853                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6854                        .addImm(0));
6855   } else if (IsThumb1) {
6856     // load + update AddrIn
6857     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6858                        .addReg(AddrIn).addImm(0));
6859     MachineInstrBuilder MIB =
6860         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
6861     MIB = AddDefaultT1CC(MIB);
6862     MIB.addReg(AddrIn).addImm(LdSize);
6863     AddDefaultPred(MIB);
6864   } else if (IsThumb2) {
6865     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6866                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6867                        .addImm(LdSize));
6868   } else { // arm
6869     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6870                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6871                        .addReg(0).addImm(LdSize));
6872   }
6873 }
6874
6875 /// Emit a post-increment store operation with given size. The instructions
6876 /// will be added to BB at Pos.
6877 static void emitPostSt(MachineBasicBlock *BB, MachineInstr *Pos,
6878                        const TargetInstrInfo *TII, DebugLoc dl,
6879                        unsigned StSize, unsigned Data, unsigned AddrIn,
6880                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
6881   unsigned StOpc = getStOpcode(StSize, IsThumb1, IsThumb2);
6882   assert(StOpc != 0 && "Should have a store opcode");
6883   if (StSize >= 8) {
6884     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6885                        .addReg(AddrIn).addImm(0).addReg(Data));
6886   } else if (IsThumb1) {
6887     // store + update AddrIn
6888     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc)).addReg(Data)
6889                        .addReg(AddrIn).addImm(0));
6890     MachineInstrBuilder MIB =
6891         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
6892     MIB = AddDefaultT1CC(MIB);
6893     MIB.addReg(AddrIn).addImm(StSize);
6894     AddDefaultPred(MIB);
6895   } else if (IsThumb2) {
6896     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6897                        .addReg(Data).addReg(AddrIn).addImm(StSize));
6898   } else { // arm
6899     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6900                        .addReg(Data).addReg(AddrIn).addReg(0)
6901                        .addImm(StSize));
6902   }
6903 }
6904
6905 MachineBasicBlock *
6906 ARMTargetLowering::EmitStructByval(MachineInstr *MI,
6907                                    MachineBasicBlock *BB) const {
6908   // This pseudo instruction has 3 operands: dst, src, size
6909   // We expand it to a loop if size > Subtarget->getMaxInlineSizeThreshold().
6910   // Otherwise, we will generate unrolled scalar copies.
6911   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6912   const BasicBlock *LLVM_BB = BB->getBasicBlock();
6913   MachineFunction::iterator It = BB;
6914   ++It;
6915
6916   unsigned dest = MI->getOperand(0).getReg();
6917   unsigned src = MI->getOperand(1).getReg();
6918   unsigned SizeVal = MI->getOperand(2).getImm();
6919   unsigned Align = MI->getOperand(3).getImm();
6920   DebugLoc dl = MI->getDebugLoc();
6921
6922   MachineFunction *MF = BB->getParent();
6923   MachineRegisterInfo &MRI = MF->getRegInfo();
6924   unsigned UnitSize = 0;
6925   const TargetRegisterClass *TRC = nullptr;
6926   const TargetRegisterClass *VecTRC = nullptr;
6927
6928   bool IsThumb1 = Subtarget->isThumb1Only();
6929   bool IsThumb2 = Subtarget->isThumb2();
6930
6931   if (Align & 1) {
6932     UnitSize = 1;
6933   } else if (Align & 2) {
6934     UnitSize = 2;
6935   } else {
6936     // Check whether we can use NEON instructions.
6937     if (!MF->getFunction()->getAttributes().
6938           hasAttribute(AttributeSet::FunctionIndex,
6939                        Attribute::NoImplicitFloat) &&
6940         Subtarget->hasNEON()) {
6941       if ((Align % 16 == 0) && SizeVal >= 16)
6942         UnitSize = 16;
6943       else if ((Align % 8 == 0) && SizeVal >= 8)
6944         UnitSize = 8;
6945     }
6946     // Can't use NEON instructions.
6947     if (UnitSize == 0)
6948       UnitSize = 4;
6949   }
6950
6951   // Select the correct opcode and register class for unit size load/store
6952   bool IsNeon = UnitSize >= 8;
6953   TRC = (IsThumb1 || IsThumb2) ? (const TargetRegisterClass *)&ARM::tGPRRegClass
6954                                : (const TargetRegisterClass *)&ARM::GPRRegClass;
6955   if (IsNeon)
6956     VecTRC = UnitSize == 16
6957                  ? (const TargetRegisterClass *)&ARM::DPairRegClass
6958                  : UnitSize == 8
6959                        ? (const TargetRegisterClass *)&ARM::DPRRegClass
6960                        : nullptr;
6961
6962   unsigned BytesLeft = SizeVal % UnitSize;
6963   unsigned LoopSize = SizeVal - BytesLeft;
6964
6965   if (SizeVal <= Subtarget->getMaxInlineSizeThreshold()) {
6966     // Use LDR and STR to copy.
6967     // [scratch, srcOut] = LDR_POST(srcIn, UnitSize)
6968     // [destOut] = STR_POST(scratch, destIn, UnitSize)
6969     unsigned srcIn = src;
6970     unsigned destIn = dest;
6971     for (unsigned i = 0; i < LoopSize; i+=UnitSize) {
6972       unsigned srcOut = MRI.createVirtualRegister(TRC);
6973       unsigned destOut = MRI.createVirtualRegister(TRC);
6974       unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
6975       emitPostLd(BB, MI, TII, dl, UnitSize, scratch, srcIn, srcOut,
6976                  IsThumb1, IsThumb2);
6977       emitPostSt(BB, MI, TII, dl, UnitSize, scratch, destIn, destOut,
6978                  IsThumb1, IsThumb2);
6979       srcIn = srcOut;
6980       destIn = destOut;
6981     }
6982
6983     // Handle the leftover bytes with LDRB and STRB.
6984     // [scratch, srcOut] = LDRB_POST(srcIn, 1)
6985     // [destOut] = STRB_POST(scratch, destIn, 1)
6986     for (unsigned i = 0; i < BytesLeft; i++) {
6987       unsigned srcOut = MRI.createVirtualRegister(TRC);
6988       unsigned destOut = MRI.createVirtualRegister(TRC);
6989       unsigned scratch = MRI.createVirtualRegister(TRC);
6990       emitPostLd(BB, MI, TII, dl, 1, scratch, srcIn, srcOut,
6991                  IsThumb1, IsThumb2);
6992       emitPostSt(BB, MI, TII, dl, 1, scratch, destIn, destOut,
6993                  IsThumb1, IsThumb2);
6994       srcIn = srcOut;
6995       destIn = destOut;
6996     }
6997     MI->eraseFromParent();   // The instruction is gone now.
6998     return BB;
6999   }
7000
7001   // Expand the pseudo op to a loop.
7002   // thisMBB:
7003   //   ...
7004   //   movw varEnd, # --> with thumb2
7005   //   movt varEnd, #
7006   //   ldrcp varEnd, idx --> without thumb2
7007   //   fallthrough --> loopMBB
7008   // loopMBB:
7009   //   PHI varPhi, varEnd, varLoop
7010   //   PHI srcPhi, src, srcLoop
7011   //   PHI destPhi, dst, destLoop
7012   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7013   //   [destLoop] = STR_POST(scratch, destPhi, UnitSize)
7014   //   subs varLoop, varPhi, #UnitSize
7015   //   bne loopMBB
7016   //   fallthrough --> exitMBB
7017   // exitMBB:
7018   //   epilogue to handle left-over bytes
7019   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7020   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7021   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7022   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7023   MF->insert(It, loopMBB);
7024   MF->insert(It, exitMBB);
7025
7026   // Transfer the remainder of BB and its successor edges to exitMBB.
7027   exitMBB->splice(exitMBB->begin(), BB,
7028                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
7029   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
7030
7031   // Load an immediate to varEnd.
7032   unsigned varEnd = MRI.createVirtualRegister(TRC);
7033   if (IsThumb2) {
7034     unsigned Vtmp = varEnd;
7035     if ((LoopSize & 0xFFFF0000) != 0)
7036       Vtmp = MRI.createVirtualRegister(TRC);
7037     AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVi16), Vtmp)
7038                        .addImm(LoopSize & 0xFFFF));
7039
7040     if ((LoopSize & 0xFFFF0000) != 0)
7041       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVTi16), varEnd)
7042                          .addReg(Vtmp).addImm(LoopSize >> 16));
7043   } else {
7044     MachineConstantPool *ConstantPool = MF->getConstantPool();
7045     Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
7046     const Constant *C = ConstantInt::get(Int32Ty, LoopSize);
7047
7048     // MachineConstantPool wants an explicit alignment.
7049     unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
7050     if (Align == 0)
7051       Align = getDataLayout()->getTypeAllocSize(C->getType());
7052     unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
7053
7054     if (IsThumb1)
7055       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::tLDRpci)).addReg(
7056           varEnd, RegState::Define).addConstantPoolIndex(Idx));
7057     else
7058       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::LDRcp)).addReg(
7059           varEnd, RegState::Define).addConstantPoolIndex(Idx).addImm(0));
7060   }
7061   BB->addSuccessor(loopMBB);
7062
7063   // Generate the loop body:
7064   //   varPhi = PHI(varLoop, varEnd)
7065   //   srcPhi = PHI(srcLoop, src)
7066   //   destPhi = PHI(destLoop, dst)
7067   MachineBasicBlock *entryBB = BB;
7068   BB = loopMBB;
7069   unsigned varLoop = MRI.createVirtualRegister(TRC);
7070   unsigned varPhi = MRI.createVirtualRegister(TRC);
7071   unsigned srcLoop = MRI.createVirtualRegister(TRC);
7072   unsigned srcPhi = MRI.createVirtualRegister(TRC);
7073   unsigned destLoop = MRI.createVirtualRegister(TRC);
7074   unsigned destPhi = MRI.createVirtualRegister(TRC);
7075
7076   BuildMI(*BB, BB->begin(), dl, TII->get(ARM::PHI), varPhi)
7077     .addReg(varLoop).addMBB(loopMBB)
7078     .addReg(varEnd).addMBB(entryBB);
7079   BuildMI(BB, dl, TII->get(ARM::PHI), srcPhi)
7080     .addReg(srcLoop).addMBB(loopMBB)
7081     .addReg(src).addMBB(entryBB);
7082   BuildMI(BB, dl, TII->get(ARM::PHI), destPhi)
7083     .addReg(destLoop).addMBB(loopMBB)
7084     .addReg(dest).addMBB(entryBB);
7085
7086   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7087   //   [destLoop] = STR_POST(scratch, destPhi, UnitSiz)
7088   unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7089   emitPostLd(BB, BB->end(), TII, dl, UnitSize, scratch, srcPhi, srcLoop,
7090              IsThumb1, IsThumb2);
7091   emitPostSt(BB, BB->end(), TII, dl, UnitSize, scratch, destPhi, destLoop,
7092              IsThumb1, IsThumb2);
7093
7094   // Decrement loop variable by UnitSize.
7095   if (IsThumb1) {
7096     MachineInstrBuilder MIB =
7097         BuildMI(*BB, BB->end(), dl, TII->get(ARM::tSUBi8), varLoop);
7098     MIB = AddDefaultT1CC(MIB);
7099     MIB.addReg(varPhi).addImm(UnitSize);
7100     AddDefaultPred(MIB);
7101   } else {
7102     MachineInstrBuilder MIB =
7103         BuildMI(*BB, BB->end(), dl,
7104                 TII->get(IsThumb2 ? ARM::t2SUBri : ARM::SUBri), varLoop);
7105     AddDefaultCC(AddDefaultPred(MIB.addReg(varPhi).addImm(UnitSize)));
7106     MIB->getOperand(5).setReg(ARM::CPSR);
7107     MIB->getOperand(5).setIsDef(true);
7108   }
7109   BuildMI(*BB, BB->end(), dl,
7110           TII->get(IsThumb1 ? ARM::tBcc : IsThumb2 ? ARM::t2Bcc : ARM::Bcc))
7111       .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
7112
7113   // loopMBB can loop back to loopMBB or fall through to exitMBB.
7114   BB->addSuccessor(loopMBB);
7115   BB->addSuccessor(exitMBB);
7116
7117   // Add epilogue to handle BytesLeft.
7118   BB = exitMBB;
7119   MachineInstr *StartOfExit = exitMBB->begin();
7120
7121   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7122   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7123   unsigned srcIn = srcLoop;
7124   unsigned destIn = destLoop;
7125   for (unsigned i = 0; i < BytesLeft; i++) {
7126     unsigned srcOut = MRI.createVirtualRegister(TRC);
7127     unsigned destOut = MRI.createVirtualRegister(TRC);
7128     unsigned scratch = MRI.createVirtualRegister(TRC);
7129     emitPostLd(BB, StartOfExit, TII, dl, 1, scratch, srcIn, srcOut,
7130                IsThumb1, IsThumb2);
7131     emitPostSt(BB, StartOfExit, TII, dl, 1, scratch, destIn, destOut,
7132                IsThumb1, IsThumb2);
7133     srcIn = srcOut;
7134     destIn = destOut;
7135   }
7136
7137   MI->eraseFromParent();   // The instruction is gone now.
7138   return BB;
7139 }
7140
7141 MachineBasicBlock *
7142 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7143                                                MachineBasicBlock *BB) const {
7144   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7145   DebugLoc dl = MI->getDebugLoc();
7146   bool isThumb2 = Subtarget->isThumb2();
7147   switch (MI->getOpcode()) {
7148   default: {
7149     MI->dump();
7150     llvm_unreachable("Unexpected instr type to insert");
7151   }
7152   // The Thumb2 pre-indexed stores have the same MI operands, they just
7153   // define them differently in the .td files from the isel patterns, so
7154   // they need pseudos.
7155   case ARM::t2STR_preidx:
7156     MI->setDesc(TII->get(ARM::t2STR_PRE));
7157     return BB;
7158   case ARM::t2STRB_preidx:
7159     MI->setDesc(TII->get(ARM::t2STRB_PRE));
7160     return BB;
7161   case ARM::t2STRH_preidx:
7162     MI->setDesc(TII->get(ARM::t2STRH_PRE));
7163     return BB;
7164
7165   case ARM::STRi_preidx:
7166   case ARM::STRBi_preidx: {
7167     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
7168       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
7169     // Decode the offset.
7170     unsigned Offset = MI->getOperand(4).getImm();
7171     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
7172     Offset = ARM_AM::getAM2Offset(Offset);
7173     if (isSub)
7174       Offset = -Offset;
7175
7176     MachineMemOperand *MMO = *MI->memoperands_begin();
7177     BuildMI(*BB, MI, dl, TII->get(NewOpc))
7178       .addOperand(MI->getOperand(0))  // Rn_wb
7179       .addOperand(MI->getOperand(1))  // Rt
7180       .addOperand(MI->getOperand(2))  // Rn
7181       .addImm(Offset)                 // offset (skip GPR==zero_reg)
7182       .addOperand(MI->getOperand(5))  // pred
7183       .addOperand(MI->getOperand(6))
7184       .addMemOperand(MMO);
7185     MI->eraseFromParent();
7186     return BB;
7187   }
7188   case ARM::STRr_preidx:
7189   case ARM::STRBr_preidx:
7190   case ARM::STRH_preidx: {
7191     unsigned NewOpc;
7192     switch (MI->getOpcode()) {
7193     default: llvm_unreachable("unexpected opcode!");
7194     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
7195     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
7196     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
7197     }
7198     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
7199     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
7200       MIB.addOperand(MI->getOperand(i));
7201     MI->eraseFromParent();
7202     return BB;
7203   }
7204
7205   case ARM::tMOVCCr_pseudo: {
7206     // To "insert" a SELECT_CC instruction, we actually have to insert the
7207     // diamond control-flow pattern.  The incoming instruction knows the
7208     // destination vreg to set, the condition code register to branch on, the
7209     // true/false values to select between, and a branch opcode to use.
7210     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7211     MachineFunction::iterator It = BB;
7212     ++It;
7213
7214     //  thisMBB:
7215     //  ...
7216     //   TrueVal = ...
7217     //   cmpTY ccX, r1, r2
7218     //   bCC copy1MBB
7219     //   fallthrough --> copy0MBB
7220     MachineBasicBlock *thisMBB  = BB;
7221     MachineFunction *F = BB->getParent();
7222     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7223     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
7224     F->insert(It, copy0MBB);
7225     F->insert(It, sinkMBB);
7226
7227     // Transfer the remainder of BB and its successor edges to sinkMBB.
7228     sinkMBB->splice(sinkMBB->begin(), BB,
7229                     std::next(MachineBasicBlock::iterator(MI)), BB->end());
7230     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
7231
7232     BB->addSuccessor(copy0MBB);
7233     BB->addSuccessor(sinkMBB);
7234
7235     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
7236       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
7237
7238     //  copy0MBB:
7239     //   %FalseValue = ...
7240     //   # fallthrough to sinkMBB
7241     BB = copy0MBB;
7242
7243     // Update machine-CFG edges
7244     BB->addSuccessor(sinkMBB);
7245
7246     //  sinkMBB:
7247     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7248     //  ...
7249     BB = sinkMBB;
7250     BuildMI(*BB, BB->begin(), dl,
7251             TII->get(ARM::PHI), MI->getOperand(0).getReg())
7252       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7253       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7254
7255     MI->eraseFromParent();   // The pseudo instruction is gone now.
7256     return BB;
7257   }
7258
7259   case ARM::BCCi64:
7260   case ARM::BCCZi64: {
7261     // If there is an unconditional branch to the other successor, remove it.
7262     BB->erase(std::next(MachineBasicBlock::iterator(MI)), BB->end());
7263
7264     // Compare both parts that make up the double comparison separately for
7265     // equality.
7266     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
7267
7268     unsigned LHS1 = MI->getOperand(1).getReg();
7269     unsigned LHS2 = MI->getOperand(2).getReg();
7270     if (RHSisZero) {
7271       AddDefaultPred(BuildMI(BB, dl,
7272                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7273                      .addReg(LHS1).addImm(0));
7274       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7275         .addReg(LHS2).addImm(0)
7276         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7277     } else {
7278       unsigned RHS1 = MI->getOperand(3).getReg();
7279       unsigned RHS2 = MI->getOperand(4).getReg();
7280       AddDefaultPred(BuildMI(BB, dl,
7281                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7282                      .addReg(LHS1).addReg(RHS1));
7283       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7284         .addReg(LHS2).addReg(RHS2)
7285         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7286     }
7287
7288     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
7289     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
7290     if (MI->getOperand(0).getImm() == ARMCC::NE)
7291       std::swap(destMBB, exitMBB);
7292
7293     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
7294       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
7295     if (isThumb2)
7296       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
7297     else
7298       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
7299
7300     MI->eraseFromParent();   // The pseudo instruction is gone now.
7301     return BB;
7302   }
7303
7304   case ARM::Int_eh_sjlj_setjmp:
7305   case ARM::Int_eh_sjlj_setjmp_nofp:
7306   case ARM::tInt_eh_sjlj_setjmp:
7307   case ARM::t2Int_eh_sjlj_setjmp:
7308   case ARM::t2Int_eh_sjlj_setjmp_nofp:
7309     EmitSjLjDispatchBlock(MI, BB);
7310     return BB;
7311
7312   case ARM::ABS:
7313   case ARM::t2ABS: {
7314     // To insert an ABS instruction, we have to insert the
7315     // diamond control-flow pattern.  The incoming instruction knows the
7316     // source vreg to test against 0, the destination vreg to set,
7317     // the condition code register to branch on, the
7318     // true/false values to select between, and a branch opcode to use.
7319     // It transforms
7320     //     V1 = ABS V0
7321     // into
7322     //     V2 = MOVS V0
7323     //     BCC                      (branch to SinkBB if V0 >= 0)
7324     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
7325     //     SinkBB: V1 = PHI(V2, V3)
7326     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7327     MachineFunction::iterator BBI = BB;
7328     ++BBI;
7329     MachineFunction *Fn = BB->getParent();
7330     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
7331     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
7332     Fn->insert(BBI, RSBBB);
7333     Fn->insert(BBI, SinkBB);
7334
7335     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
7336     unsigned int ABSDstReg = MI->getOperand(0).getReg();
7337     bool isThumb2 = Subtarget->isThumb2();
7338     MachineRegisterInfo &MRI = Fn->getRegInfo();
7339     // In Thumb mode S must not be specified if source register is the SP or
7340     // PC and if destination register is the SP, so restrict register class
7341     unsigned NewRsbDstReg = MRI.createVirtualRegister(isThumb2 ?
7342       (const TargetRegisterClass*)&ARM::rGPRRegClass :
7343       (const TargetRegisterClass*)&ARM::GPRRegClass);
7344
7345     // Transfer the remainder of BB and its successor edges to sinkMBB.
7346     SinkBB->splice(SinkBB->begin(), BB,
7347                    std::next(MachineBasicBlock::iterator(MI)), BB->end());
7348     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
7349
7350     BB->addSuccessor(RSBBB);
7351     BB->addSuccessor(SinkBB);
7352
7353     // fall through to SinkMBB
7354     RSBBB->addSuccessor(SinkBB);
7355
7356     // insert a cmp at the end of BB
7357     AddDefaultPred(BuildMI(BB, dl,
7358                            TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7359                    .addReg(ABSSrcReg).addImm(0));
7360
7361     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
7362     BuildMI(BB, dl,
7363       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
7364       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
7365
7366     // insert rsbri in RSBBB
7367     // Note: BCC and rsbri will be converted into predicated rsbmi
7368     // by if-conversion pass
7369     BuildMI(*RSBBB, RSBBB->begin(), dl,
7370       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
7371       .addReg(ABSSrcReg, RegState::Kill)
7372       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
7373
7374     // insert PHI in SinkBB,
7375     // reuse ABSDstReg to not change uses of ABS instruction
7376     BuildMI(*SinkBB, SinkBB->begin(), dl,
7377       TII->get(ARM::PHI), ABSDstReg)
7378       .addReg(NewRsbDstReg).addMBB(RSBBB)
7379       .addReg(ABSSrcReg).addMBB(BB);
7380
7381     // remove ABS instruction
7382     MI->eraseFromParent();
7383
7384     // return last added BB
7385     return SinkBB;
7386   }
7387   case ARM::COPY_STRUCT_BYVAL_I32:
7388     ++NumLoopByVals;
7389     return EmitStructByval(MI, BB);
7390   }
7391 }
7392
7393 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
7394                                                       SDNode *Node) const {
7395   if (!MI->hasPostISelHook()) {
7396     assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
7397            "Pseudo flag-setting opcodes must be marked with 'hasPostISelHook'");
7398     return;
7399   }
7400
7401   const MCInstrDesc *MCID = &MI->getDesc();
7402   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
7403   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
7404   // operand is still set to noreg. If needed, set the optional operand's
7405   // register to CPSR, and remove the redundant implicit def.
7406   //
7407   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
7408
7409   // Rename pseudo opcodes.
7410   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
7411   if (NewOpc) {
7412     const ARMBaseInstrInfo *TII =
7413       static_cast<const ARMBaseInstrInfo*>(getTargetMachine().getInstrInfo());
7414     MCID = &TII->get(NewOpc);
7415
7416     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
7417            "converted opcode should be the same except for cc_out");
7418
7419     MI->setDesc(*MCID);
7420
7421     // Add the optional cc_out operand
7422     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
7423   }
7424   unsigned ccOutIdx = MCID->getNumOperands() - 1;
7425
7426   // Any ARM instruction that sets the 's' bit should specify an optional
7427   // "cc_out" operand in the last operand position.
7428   if (!MI->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
7429     assert(!NewOpc && "Optional cc_out operand required");
7430     return;
7431   }
7432   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
7433   // since we already have an optional CPSR def.
7434   bool definesCPSR = false;
7435   bool deadCPSR = false;
7436   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
7437        i != e; ++i) {
7438     const MachineOperand &MO = MI->getOperand(i);
7439     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
7440       definesCPSR = true;
7441       if (MO.isDead())
7442         deadCPSR = true;
7443       MI->RemoveOperand(i);
7444       break;
7445     }
7446   }
7447   if (!definesCPSR) {
7448     assert(!NewOpc && "Optional cc_out operand required");
7449     return;
7450   }
7451   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
7452   if (deadCPSR) {
7453     assert(!MI->getOperand(ccOutIdx).getReg() &&
7454            "expect uninitialized optional cc_out operand");
7455     return;
7456   }
7457
7458   // If this instruction was defined with an optional CPSR def and its dag node
7459   // had a live implicit CPSR def, then activate the optional CPSR def.
7460   MachineOperand &MO = MI->getOperand(ccOutIdx);
7461   MO.setReg(ARM::CPSR);
7462   MO.setIsDef(true);
7463 }
7464
7465 //===----------------------------------------------------------------------===//
7466 //                           ARM Optimization Hooks
7467 //===----------------------------------------------------------------------===//
7468
7469 // Helper function that checks if N is a null or all ones constant.
7470 static inline bool isZeroOrAllOnes(SDValue N, bool AllOnes) {
7471   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N);
7472   if (!C)
7473     return false;
7474   return AllOnes ? C->isAllOnesValue() : C->isNullValue();
7475 }
7476
7477 // Return true if N is conditionally 0 or all ones.
7478 // Detects these expressions where cc is an i1 value:
7479 //
7480 //   (select cc 0, y)   [AllOnes=0]
7481 //   (select cc y, 0)   [AllOnes=0]
7482 //   (zext cc)          [AllOnes=0]
7483 //   (sext cc)          [AllOnes=0/1]
7484 //   (select cc -1, y)  [AllOnes=1]
7485 //   (select cc y, -1)  [AllOnes=1]
7486 //
7487 // Invert is set when N is the null/all ones constant when CC is false.
7488 // OtherOp is set to the alternative value of N.
7489 static bool isConditionalZeroOrAllOnes(SDNode *N, bool AllOnes,
7490                                        SDValue &CC, bool &Invert,
7491                                        SDValue &OtherOp,
7492                                        SelectionDAG &DAG) {
7493   switch (N->getOpcode()) {
7494   default: return false;
7495   case ISD::SELECT: {
7496     CC = N->getOperand(0);
7497     SDValue N1 = N->getOperand(1);
7498     SDValue N2 = N->getOperand(2);
7499     if (isZeroOrAllOnes(N1, AllOnes)) {
7500       Invert = false;
7501       OtherOp = N2;
7502       return true;
7503     }
7504     if (isZeroOrAllOnes(N2, AllOnes)) {
7505       Invert = true;
7506       OtherOp = N1;
7507       return true;
7508     }
7509     return false;
7510   }
7511   case ISD::ZERO_EXTEND:
7512     // (zext cc) can never be the all ones value.
7513     if (AllOnes)
7514       return false;
7515     // Fall through.
7516   case ISD::SIGN_EXTEND: {
7517     EVT VT = N->getValueType(0);
7518     CC = N->getOperand(0);
7519     if (CC.getValueType() != MVT::i1)
7520       return false;
7521     Invert = !AllOnes;
7522     if (AllOnes)
7523       // When looking for an AllOnes constant, N is an sext, and the 'other'
7524       // value is 0.
7525       OtherOp = DAG.getConstant(0, VT);
7526     else if (N->getOpcode() == ISD::ZERO_EXTEND)
7527       // When looking for a 0 constant, N can be zext or sext.
7528       OtherOp = DAG.getConstant(1, VT);
7529     else
7530       OtherOp = DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT);
7531     return true;
7532   }
7533   }
7534 }
7535
7536 // Combine a constant select operand into its use:
7537 //
7538 //   (add (select cc, 0, c), x)  -> (select cc, x, (add, x, c))
7539 //   (sub x, (select cc, 0, c))  -> (select cc, x, (sub, x, c))
7540 //   (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))  [AllOnes=1]
7541 //   (or  (select cc, 0, c), x)  -> (select cc, x, (or, x, c))
7542 //   (xor (select cc, 0, c), x)  -> (select cc, x, (xor, x, c))
7543 //
7544 // The transform is rejected if the select doesn't have a constant operand that
7545 // is null, or all ones when AllOnes is set.
7546 //
7547 // Also recognize sext/zext from i1:
7548 //
7549 //   (add (zext cc), x) -> (select cc (add x, 1), x)
7550 //   (add (sext cc), x) -> (select cc (add x, -1), x)
7551 //
7552 // These transformations eventually create predicated instructions.
7553 //
7554 // @param N       The node to transform.
7555 // @param Slct    The N operand that is a select.
7556 // @param OtherOp The other N operand (x above).
7557 // @param DCI     Context.
7558 // @param AllOnes Require the select constant to be all ones instead of null.
7559 // @returns The new node, or SDValue() on failure.
7560 static
7561 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
7562                             TargetLowering::DAGCombinerInfo &DCI,
7563                             bool AllOnes = false) {
7564   SelectionDAG &DAG = DCI.DAG;
7565   EVT VT = N->getValueType(0);
7566   SDValue NonConstantVal;
7567   SDValue CCOp;
7568   bool SwapSelectOps;
7569   if (!isConditionalZeroOrAllOnes(Slct.getNode(), AllOnes, CCOp, SwapSelectOps,
7570                                   NonConstantVal, DAG))
7571     return SDValue();
7572
7573   // Slct is now know to be the desired identity constant when CC is true.
7574   SDValue TrueVal = OtherOp;
7575   SDValue FalseVal = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
7576                                  OtherOp, NonConstantVal);
7577   // Unless SwapSelectOps says CC should be false.
7578   if (SwapSelectOps)
7579     std::swap(TrueVal, FalseVal);
7580
7581   return DAG.getNode(ISD::SELECT, SDLoc(N), VT,
7582                      CCOp, TrueVal, FalseVal);
7583 }
7584
7585 // Attempt combineSelectAndUse on each operand of a commutative operator N.
7586 static
7587 SDValue combineSelectAndUseCommutative(SDNode *N, bool AllOnes,
7588                                        TargetLowering::DAGCombinerInfo &DCI) {
7589   SDValue N0 = N->getOperand(0);
7590   SDValue N1 = N->getOperand(1);
7591   if (N0.getNode()->hasOneUse()) {
7592     SDValue Result = combineSelectAndUse(N, N0, N1, DCI, AllOnes);
7593     if (Result.getNode())
7594       return Result;
7595   }
7596   if (N1.getNode()->hasOneUse()) {
7597     SDValue Result = combineSelectAndUse(N, N1, N0, DCI, AllOnes);
7598     if (Result.getNode())
7599       return Result;
7600   }
7601   return SDValue();
7602 }
7603
7604 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
7605 // (only after legalization).
7606 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
7607                                  TargetLowering::DAGCombinerInfo &DCI,
7608                                  const ARMSubtarget *Subtarget) {
7609
7610   // Only perform optimization if after legalize, and if NEON is available. We
7611   // also expected both operands to be BUILD_VECTORs.
7612   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
7613       || N0.getOpcode() != ISD::BUILD_VECTOR
7614       || N1.getOpcode() != ISD::BUILD_VECTOR)
7615     return SDValue();
7616
7617   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
7618   EVT VT = N->getValueType(0);
7619   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
7620     return SDValue();
7621
7622   // Check that the vector operands are of the right form.
7623   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
7624   // operands, where N is the size of the formed vector.
7625   // Each EXTRACT_VECTOR should have the same input vector and odd or even
7626   // index such that we have a pair wise add pattern.
7627
7628   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
7629   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7630     return SDValue();
7631   SDValue Vec = N0->getOperand(0)->getOperand(0);
7632   SDNode *V = Vec.getNode();
7633   unsigned nextIndex = 0;
7634
7635   // For each operands to the ADD which are BUILD_VECTORs,
7636   // check to see if each of their operands are an EXTRACT_VECTOR with
7637   // the same vector and appropriate index.
7638   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
7639     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
7640         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7641
7642       SDValue ExtVec0 = N0->getOperand(i);
7643       SDValue ExtVec1 = N1->getOperand(i);
7644
7645       // First operand is the vector, verify its the same.
7646       if (V != ExtVec0->getOperand(0).getNode() ||
7647           V != ExtVec1->getOperand(0).getNode())
7648         return SDValue();
7649
7650       // Second is the constant, verify its correct.
7651       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
7652       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
7653
7654       // For the constant, we want to see all the even or all the odd.
7655       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
7656           || C1->getZExtValue() != nextIndex+1)
7657         return SDValue();
7658
7659       // Increment index.
7660       nextIndex+=2;
7661     } else
7662       return SDValue();
7663   }
7664
7665   // Create VPADDL node.
7666   SelectionDAG &DAG = DCI.DAG;
7667   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7668
7669   // Build operand list.
7670   SmallVector<SDValue, 8> Ops;
7671   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls,
7672                                 TLI.getPointerTy()));
7673
7674   // Input is the vector.
7675   Ops.push_back(Vec);
7676
7677   // Get widened type and narrowed type.
7678   MVT widenType;
7679   unsigned numElem = VT.getVectorNumElements();
7680
7681   EVT inputLaneType = Vec.getValueType().getVectorElementType();
7682   switch (inputLaneType.getSimpleVT().SimpleTy) {
7683     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
7684     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
7685     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
7686     default:
7687       llvm_unreachable("Invalid vector element type for padd optimization.");
7688   }
7689
7690   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), widenType, Ops);
7691   unsigned ExtOp = VT.bitsGT(tmp.getValueType()) ? ISD::ANY_EXTEND : ISD::TRUNCATE;
7692   return DAG.getNode(ExtOp, SDLoc(N), VT, tmp);
7693 }
7694
7695 static SDValue findMUL_LOHI(SDValue V) {
7696   if (V->getOpcode() == ISD::UMUL_LOHI ||
7697       V->getOpcode() == ISD::SMUL_LOHI)
7698     return V;
7699   return SDValue();
7700 }
7701
7702 static SDValue AddCombineTo64bitMLAL(SDNode *AddcNode,
7703                                      TargetLowering::DAGCombinerInfo &DCI,
7704                                      const ARMSubtarget *Subtarget) {
7705
7706   if (Subtarget->isThumb1Only()) return SDValue();
7707
7708   // Only perform the checks after legalize when the pattern is available.
7709   if (DCI.isBeforeLegalize()) return SDValue();
7710
7711   // Look for multiply add opportunities.
7712   // The pattern is a ISD::UMUL_LOHI followed by two add nodes, where
7713   // each add nodes consumes a value from ISD::UMUL_LOHI and there is
7714   // a glue link from the first add to the second add.
7715   // If we find this pattern, we can replace the U/SMUL_LOHI, ADDC, and ADDE by
7716   // a S/UMLAL instruction.
7717   //          loAdd   UMUL_LOHI
7718   //            \    / :lo    \ :hi
7719   //             \  /          \          [no multiline comment]
7720   //              ADDC         |  hiAdd
7721   //                 \ :glue  /  /
7722   //                  \      /  /
7723   //                    ADDE
7724   //
7725   assert(AddcNode->getOpcode() == ISD::ADDC && "Expect an ADDC");
7726   SDValue AddcOp0 = AddcNode->getOperand(0);
7727   SDValue AddcOp1 = AddcNode->getOperand(1);
7728
7729   // Check if the two operands are from the same mul_lohi node.
7730   if (AddcOp0.getNode() == AddcOp1.getNode())
7731     return SDValue();
7732
7733   assert(AddcNode->getNumValues() == 2 &&
7734          AddcNode->getValueType(0) == MVT::i32 &&
7735          "Expect ADDC with two result values. First: i32");
7736
7737   // Check that we have a glued ADDC node.
7738   if (AddcNode->getValueType(1) != MVT::Glue)
7739     return SDValue();
7740
7741   // Check that the ADDC adds the low result of the S/UMUL_LOHI.
7742   if (AddcOp0->getOpcode() != ISD::UMUL_LOHI &&
7743       AddcOp0->getOpcode() != ISD::SMUL_LOHI &&
7744       AddcOp1->getOpcode() != ISD::UMUL_LOHI &&
7745       AddcOp1->getOpcode() != ISD::SMUL_LOHI)
7746     return SDValue();
7747
7748   // Look for the glued ADDE.
7749   SDNode* AddeNode = AddcNode->getGluedUser();
7750   if (!AddeNode)
7751     return SDValue();
7752
7753   // Make sure it is really an ADDE.
7754   if (AddeNode->getOpcode() != ISD::ADDE)
7755     return SDValue();
7756
7757   assert(AddeNode->getNumOperands() == 3 &&
7758          AddeNode->getOperand(2).getValueType() == MVT::Glue &&
7759          "ADDE node has the wrong inputs");
7760
7761   // Check for the triangle shape.
7762   SDValue AddeOp0 = AddeNode->getOperand(0);
7763   SDValue AddeOp1 = AddeNode->getOperand(1);
7764
7765   // Make sure that the ADDE operands are not coming from the same node.
7766   if (AddeOp0.getNode() == AddeOp1.getNode())
7767     return SDValue();
7768
7769   // Find the MUL_LOHI node walking up ADDE's operands.
7770   bool IsLeftOperandMUL = false;
7771   SDValue MULOp = findMUL_LOHI(AddeOp0);
7772   if (MULOp == SDValue())
7773    MULOp = findMUL_LOHI(AddeOp1);
7774   else
7775     IsLeftOperandMUL = true;
7776   if (MULOp == SDValue())
7777      return SDValue();
7778
7779   // Figure out the right opcode.
7780   unsigned Opc = MULOp->getOpcode();
7781   unsigned FinalOpc = (Opc == ISD::SMUL_LOHI) ? ARMISD::SMLAL : ARMISD::UMLAL;
7782
7783   // Figure out the high and low input values to the MLAL node.
7784   SDValue* HiMul = &MULOp;
7785   SDValue* HiAdd = nullptr;
7786   SDValue* LoMul = nullptr;
7787   SDValue* LowAdd = nullptr;
7788
7789   if (IsLeftOperandMUL)
7790     HiAdd = &AddeOp1;
7791   else
7792     HiAdd = &AddeOp0;
7793
7794
7795   if (AddcOp0->getOpcode() == Opc) {
7796     LoMul = &AddcOp0;
7797     LowAdd = &AddcOp1;
7798   }
7799   if (AddcOp1->getOpcode() == Opc) {
7800     LoMul = &AddcOp1;
7801     LowAdd = &AddcOp0;
7802   }
7803
7804   if (!LoMul)
7805     return SDValue();
7806
7807   if (LoMul->getNode() != HiMul->getNode())
7808     return SDValue();
7809
7810   // Create the merged node.
7811   SelectionDAG &DAG = DCI.DAG;
7812
7813   // Build operand list.
7814   SmallVector<SDValue, 8> Ops;
7815   Ops.push_back(LoMul->getOperand(0));
7816   Ops.push_back(LoMul->getOperand(1));
7817   Ops.push_back(*LowAdd);
7818   Ops.push_back(*HiAdd);
7819
7820   SDValue MLALNode =  DAG.getNode(FinalOpc, SDLoc(AddcNode),
7821                                  DAG.getVTList(MVT::i32, MVT::i32), Ops);
7822
7823   // Replace the ADDs' nodes uses by the MLA node's values.
7824   SDValue HiMLALResult(MLALNode.getNode(), 1);
7825   DAG.ReplaceAllUsesOfValueWith(SDValue(AddeNode, 0), HiMLALResult);
7826
7827   SDValue LoMLALResult(MLALNode.getNode(), 0);
7828   DAG.ReplaceAllUsesOfValueWith(SDValue(AddcNode, 0), LoMLALResult);
7829
7830   // Return original node to notify the driver to stop replacing.
7831   SDValue resNode(AddcNode, 0);
7832   return resNode;
7833 }
7834
7835 /// PerformADDCCombine - Target-specific dag combine transform from
7836 /// ISD::ADDC, ISD::ADDE, and ISD::MUL_LOHI to MLAL.
7837 static SDValue PerformADDCCombine(SDNode *N,
7838                                  TargetLowering::DAGCombinerInfo &DCI,
7839                                  const ARMSubtarget *Subtarget) {
7840
7841   return AddCombineTo64bitMLAL(N, DCI, Subtarget);
7842
7843 }
7844
7845 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
7846 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
7847 /// called with the default operands, and if that fails, with commuted
7848 /// operands.
7849 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
7850                                           TargetLowering::DAGCombinerInfo &DCI,
7851                                           const ARMSubtarget *Subtarget){
7852
7853   // Attempt to create vpaddl for this add.
7854   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
7855   if (Result.getNode())
7856     return Result;
7857
7858   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
7859   if (N0.getNode()->hasOneUse()) {
7860     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
7861     if (Result.getNode()) return Result;
7862   }
7863   return SDValue();
7864 }
7865
7866 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
7867 ///
7868 static SDValue PerformADDCombine(SDNode *N,
7869                                  TargetLowering::DAGCombinerInfo &DCI,
7870                                  const ARMSubtarget *Subtarget) {
7871   SDValue N0 = N->getOperand(0);
7872   SDValue N1 = N->getOperand(1);
7873
7874   // First try with the default operand order.
7875   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
7876   if (Result.getNode())
7877     return Result;
7878
7879   // If that didn't work, try again with the operands commuted.
7880   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
7881 }
7882
7883 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
7884 ///
7885 static SDValue PerformSUBCombine(SDNode *N,
7886                                  TargetLowering::DAGCombinerInfo &DCI) {
7887   SDValue N0 = N->getOperand(0);
7888   SDValue N1 = N->getOperand(1);
7889
7890   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
7891   if (N1.getNode()->hasOneUse()) {
7892     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
7893     if (Result.getNode()) return Result;
7894   }
7895
7896   return SDValue();
7897 }
7898
7899 /// PerformVMULCombine
7900 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
7901 /// special multiplier accumulator forwarding.
7902 ///   vmul d3, d0, d2
7903 ///   vmla d3, d1, d2
7904 /// is faster than
7905 ///   vadd d3, d0, d1
7906 ///   vmul d3, d3, d2
7907 //  However, for (A + B) * (A + B),
7908 //    vadd d2, d0, d1
7909 //    vmul d3, d0, d2
7910 //    vmla d3, d1, d2
7911 //  is slower than
7912 //    vadd d2, d0, d1
7913 //    vmul d3, d2, d2
7914 static SDValue PerformVMULCombine(SDNode *N,
7915                                   TargetLowering::DAGCombinerInfo &DCI,
7916                                   const ARMSubtarget *Subtarget) {
7917   if (!Subtarget->hasVMLxForwarding())
7918     return SDValue();
7919
7920   SelectionDAG &DAG = DCI.DAG;
7921   SDValue N0 = N->getOperand(0);
7922   SDValue N1 = N->getOperand(1);
7923   unsigned Opcode = N0.getOpcode();
7924   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7925       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
7926     Opcode = N1.getOpcode();
7927     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7928         Opcode != ISD::FADD && Opcode != ISD::FSUB)
7929       return SDValue();
7930     std::swap(N0, N1);
7931   }
7932
7933   if (N0 == N1)
7934     return SDValue();
7935
7936   EVT VT = N->getValueType(0);
7937   SDLoc DL(N);
7938   SDValue N00 = N0->getOperand(0);
7939   SDValue N01 = N0->getOperand(1);
7940   return DAG.getNode(Opcode, DL, VT,
7941                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
7942                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
7943 }
7944
7945 static SDValue PerformMULCombine(SDNode *N,
7946                                  TargetLowering::DAGCombinerInfo &DCI,
7947                                  const ARMSubtarget *Subtarget) {
7948   SelectionDAG &DAG = DCI.DAG;
7949
7950   if (Subtarget->isThumb1Only())
7951     return SDValue();
7952
7953   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7954     return SDValue();
7955
7956   EVT VT = N->getValueType(0);
7957   if (VT.is64BitVector() || VT.is128BitVector())
7958     return PerformVMULCombine(N, DCI, Subtarget);
7959   if (VT != MVT::i32)
7960     return SDValue();
7961
7962   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
7963   if (!C)
7964     return SDValue();
7965
7966   int64_t MulAmt = C->getSExtValue();
7967   unsigned ShiftAmt = countTrailingZeros<uint64_t>(MulAmt);
7968
7969   ShiftAmt = ShiftAmt & (32 - 1);
7970   SDValue V = N->getOperand(0);
7971   SDLoc DL(N);
7972
7973   SDValue Res;
7974   MulAmt >>= ShiftAmt;
7975
7976   if (MulAmt >= 0) {
7977     if (isPowerOf2_32(MulAmt - 1)) {
7978       // (mul x, 2^N + 1) => (add (shl x, N), x)
7979       Res = DAG.getNode(ISD::ADD, DL, VT,
7980                         V,
7981                         DAG.getNode(ISD::SHL, DL, VT,
7982                                     V,
7983                                     DAG.getConstant(Log2_32(MulAmt - 1),
7984                                                     MVT::i32)));
7985     } else if (isPowerOf2_32(MulAmt + 1)) {
7986       // (mul x, 2^N - 1) => (sub (shl x, N), x)
7987       Res = DAG.getNode(ISD::SUB, DL, VT,
7988                         DAG.getNode(ISD::SHL, DL, VT,
7989                                     V,
7990                                     DAG.getConstant(Log2_32(MulAmt + 1),
7991                                                     MVT::i32)),
7992                         V);
7993     } else
7994       return SDValue();
7995   } else {
7996     uint64_t MulAmtAbs = -MulAmt;
7997     if (isPowerOf2_32(MulAmtAbs + 1)) {
7998       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
7999       Res = DAG.getNode(ISD::SUB, DL, VT,
8000                         V,
8001                         DAG.getNode(ISD::SHL, DL, VT,
8002                                     V,
8003                                     DAG.getConstant(Log2_32(MulAmtAbs + 1),
8004                                                     MVT::i32)));
8005     } else if (isPowerOf2_32(MulAmtAbs - 1)) {
8006       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
8007       Res = DAG.getNode(ISD::ADD, DL, VT,
8008                         V,
8009                         DAG.getNode(ISD::SHL, DL, VT,
8010                                     V,
8011                                     DAG.getConstant(Log2_32(MulAmtAbs-1),
8012                                                     MVT::i32)));
8013       Res = DAG.getNode(ISD::SUB, DL, VT,
8014                         DAG.getConstant(0, MVT::i32),Res);
8015
8016     } else
8017       return SDValue();
8018   }
8019
8020   if (ShiftAmt != 0)
8021     Res = DAG.getNode(ISD::SHL, DL, VT,
8022                       Res, DAG.getConstant(ShiftAmt, MVT::i32));
8023
8024   // Do not add new nodes to DAG combiner worklist.
8025   DCI.CombineTo(N, Res, false);
8026   return SDValue();
8027 }
8028
8029 static SDValue PerformANDCombine(SDNode *N,
8030                                  TargetLowering::DAGCombinerInfo &DCI,
8031                                  const ARMSubtarget *Subtarget) {
8032
8033   // Attempt to use immediate-form VBIC
8034   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8035   SDLoc dl(N);
8036   EVT VT = N->getValueType(0);
8037   SelectionDAG &DAG = DCI.DAG;
8038
8039   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8040     return SDValue();
8041
8042   APInt SplatBits, SplatUndef;
8043   unsigned SplatBitSize;
8044   bool HasAnyUndefs;
8045   if (BVN &&
8046       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8047     if (SplatBitSize <= 64) {
8048       EVT VbicVT;
8049       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
8050                                       SplatUndef.getZExtValue(), SplatBitSize,
8051                                       DAG, VbicVT, VT.is128BitVector(),
8052                                       OtherModImm);
8053       if (Val.getNode()) {
8054         SDValue Input =
8055           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
8056         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
8057         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
8058       }
8059     }
8060   }
8061
8062   if (!Subtarget->isThumb1Only()) {
8063     // fold (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))
8064     SDValue Result = combineSelectAndUseCommutative(N, true, DCI);
8065     if (Result.getNode())
8066       return Result;
8067   }
8068
8069   return SDValue();
8070 }
8071
8072 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
8073 static SDValue PerformORCombine(SDNode *N,
8074                                 TargetLowering::DAGCombinerInfo &DCI,
8075                                 const ARMSubtarget *Subtarget) {
8076   // Attempt to use immediate-form VORR
8077   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8078   SDLoc dl(N);
8079   EVT VT = N->getValueType(0);
8080   SelectionDAG &DAG = DCI.DAG;
8081
8082   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8083     return SDValue();
8084
8085   APInt SplatBits, SplatUndef;
8086   unsigned SplatBitSize;
8087   bool HasAnyUndefs;
8088   if (BVN && Subtarget->hasNEON() &&
8089       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8090     if (SplatBitSize <= 64) {
8091       EVT VorrVT;
8092       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
8093                                       SplatUndef.getZExtValue(), SplatBitSize,
8094                                       DAG, VorrVT, VT.is128BitVector(),
8095                                       OtherModImm);
8096       if (Val.getNode()) {
8097         SDValue Input =
8098           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
8099         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
8100         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
8101       }
8102     }
8103   }
8104
8105   if (!Subtarget->isThumb1Only()) {
8106     // fold (or (select cc, 0, c), x) -> (select cc, x, (or, x, c))
8107     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8108     if (Result.getNode())
8109       return Result;
8110   }
8111
8112   // The code below optimizes (or (and X, Y), Z).
8113   // The AND operand needs to have a single user to make these optimizations
8114   // profitable.
8115   SDValue N0 = N->getOperand(0);
8116   if (N0.getOpcode() != ISD::AND || !N0.hasOneUse())
8117     return SDValue();
8118   SDValue N1 = N->getOperand(1);
8119
8120   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
8121   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
8122       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
8123     APInt SplatUndef;
8124     unsigned SplatBitSize;
8125     bool HasAnyUndefs;
8126
8127     APInt SplatBits0, SplatBits1;
8128     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
8129     BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
8130     // Ensure that the second operand of both ands are constants
8131     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
8132                                       HasAnyUndefs) && !HasAnyUndefs) {
8133         if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
8134                                           HasAnyUndefs) && !HasAnyUndefs) {
8135             // Ensure that the bit width of the constants are the same and that
8136             // the splat arguments are logical inverses as per the pattern we
8137             // are trying to simplify.
8138             if (SplatBits0.getBitWidth() == SplatBits1.getBitWidth() &&
8139                 SplatBits0 == ~SplatBits1) {
8140                 // Canonicalize the vector type to make instruction selection
8141                 // simpler.
8142                 EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
8143                 SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
8144                                              N0->getOperand(1),
8145                                              N0->getOperand(0),
8146                                              N1->getOperand(0));
8147                 return DAG.getNode(ISD::BITCAST, dl, VT, Result);
8148             }
8149         }
8150     }
8151   }
8152
8153   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
8154   // reasonable.
8155
8156   // BFI is only available on V6T2+
8157   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
8158     return SDValue();
8159
8160   SDLoc DL(N);
8161   // 1) or (and A, mask), val => ARMbfi A, val, mask
8162   //      iff (val & mask) == val
8163   //
8164   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8165   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
8166   //          && mask == ~mask2
8167   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
8168   //          && ~mask == mask2
8169   //  (i.e., copy a bitfield value into another bitfield of the same width)
8170
8171   if (VT != MVT::i32)
8172     return SDValue();
8173
8174   SDValue N00 = N0.getOperand(0);
8175
8176   // The value and the mask need to be constants so we can verify this is
8177   // actually a bitfield set. If the mask is 0xffff, we can do better
8178   // via a movt instruction, so don't use BFI in that case.
8179   SDValue MaskOp = N0.getOperand(1);
8180   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
8181   if (!MaskC)
8182     return SDValue();
8183   unsigned Mask = MaskC->getZExtValue();
8184   if (Mask == 0xffff)
8185     return SDValue();
8186   SDValue Res;
8187   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
8188   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8189   if (N1C) {
8190     unsigned Val = N1C->getZExtValue();
8191     if ((Val & ~Mask) != Val)
8192       return SDValue();
8193
8194     if (ARM::isBitFieldInvertedMask(Mask)) {
8195       Val >>= countTrailingZeros(~Mask);
8196
8197       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
8198                         DAG.getConstant(Val, MVT::i32),
8199                         DAG.getConstant(Mask, MVT::i32));
8200
8201       // Do not add new nodes to DAG combiner worklist.
8202       DCI.CombineTo(N, Res, false);
8203       return SDValue();
8204     }
8205   } else if (N1.getOpcode() == ISD::AND) {
8206     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8207     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8208     if (!N11C)
8209       return SDValue();
8210     unsigned Mask2 = N11C->getZExtValue();
8211
8212     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
8213     // as is to match.
8214     if (ARM::isBitFieldInvertedMask(Mask) &&
8215         (Mask == ~Mask2)) {
8216       // The pack halfword instruction works better for masks that fit it,
8217       // so use that when it's available.
8218       if (Subtarget->hasT2ExtractPack() &&
8219           (Mask == 0xffff || Mask == 0xffff0000))
8220         return SDValue();
8221       // 2a
8222       unsigned amt = countTrailingZeros(Mask2);
8223       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
8224                         DAG.getConstant(amt, MVT::i32));
8225       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
8226                         DAG.getConstant(Mask, MVT::i32));
8227       // Do not add new nodes to DAG combiner worklist.
8228       DCI.CombineTo(N, Res, false);
8229       return SDValue();
8230     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
8231                (~Mask == Mask2)) {
8232       // The pack halfword instruction works better for masks that fit it,
8233       // so use that when it's available.
8234       if (Subtarget->hasT2ExtractPack() &&
8235           (Mask2 == 0xffff || Mask2 == 0xffff0000))
8236         return SDValue();
8237       // 2b
8238       unsigned lsb = countTrailingZeros(Mask);
8239       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
8240                         DAG.getConstant(lsb, MVT::i32));
8241       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
8242                         DAG.getConstant(Mask2, MVT::i32));
8243       // Do not add new nodes to DAG combiner worklist.
8244       DCI.CombineTo(N, Res, false);
8245       return SDValue();
8246     }
8247   }
8248
8249   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
8250       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
8251       ARM::isBitFieldInvertedMask(~Mask)) {
8252     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
8253     // where lsb(mask) == #shamt and masked bits of B are known zero.
8254     SDValue ShAmt = N00.getOperand(1);
8255     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
8256     unsigned LSB = countTrailingZeros(Mask);
8257     if (ShAmtC != LSB)
8258       return SDValue();
8259
8260     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
8261                       DAG.getConstant(~Mask, MVT::i32));
8262
8263     // Do not add new nodes to DAG combiner worklist.
8264     DCI.CombineTo(N, Res, false);
8265   }
8266
8267   return SDValue();
8268 }
8269
8270 static SDValue PerformXORCombine(SDNode *N,
8271                                  TargetLowering::DAGCombinerInfo &DCI,
8272                                  const ARMSubtarget *Subtarget) {
8273   EVT VT = N->getValueType(0);
8274   SelectionDAG &DAG = DCI.DAG;
8275
8276   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8277     return SDValue();
8278
8279   if (!Subtarget->isThumb1Only()) {
8280     // fold (xor (select cc, 0, c), x) -> (select cc, x, (xor, x, c))
8281     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8282     if (Result.getNode())
8283       return Result;
8284   }
8285
8286   return SDValue();
8287 }
8288
8289 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
8290 /// the bits being cleared by the AND are not demanded by the BFI.
8291 static SDValue PerformBFICombine(SDNode *N,
8292                                  TargetLowering::DAGCombinerInfo &DCI) {
8293   SDValue N1 = N->getOperand(1);
8294   if (N1.getOpcode() == ISD::AND) {
8295     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8296     if (!N11C)
8297       return SDValue();
8298     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
8299     unsigned LSB = countTrailingZeros(~InvMask);
8300     unsigned Width = (32 - countLeadingZeros(~InvMask)) - LSB;
8301     unsigned Mask = (1 << Width)-1;
8302     unsigned Mask2 = N11C->getZExtValue();
8303     if ((Mask & (~Mask2)) == 0)
8304       return DCI.DAG.getNode(ARMISD::BFI, SDLoc(N), N->getValueType(0),
8305                              N->getOperand(0), N1.getOperand(0),
8306                              N->getOperand(2));
8307   }
8308   return SDValue();
8309 }
8310
8311 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
8312 /// ARMISD::VMOVRRD.
8313 static SDValue PerformVMOVRRDCombine(SDNode *N,
8314                                      TargetLowering::DAGCombinerInfo &DCI) {
8315   // vmovrrd(vmovdrr x, y) -> x,y
8316   SDValue InDouble = N->getOperand(0);
8317   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
8318     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
8319
8320   // vmovrrd(load f64) -> (load i32), (load i32)
8321   SDNode *InNode = InDouble.getNode();
8322   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
8323       InNode->getValueType(0) == MVT::f64 &&
8324       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
8325       !cast<LoadSDNode>(InNode)->isVolatile()) {
8326     // TODO: Should this be done for non-FrameIndex operands?
8327     LoadSDNode *LD = cast<LoadSDNode>(InNode);
8328
8329     SelectionDAG &DAG = DCI.DAG;
8330     SDLoc DL(LD);
8331     SDValue BasePtr = LD->getBasePtr();
8332     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
8333                                  LD->getPointerInfo(), LD->isVolatile(),
8334                                  LD->isNonTemporal(), LD->isInvariant(),
8335                                  LD->getAlignment());
8336
8337     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8338                                     DAG.getConstant(4, MVT::i32));
8339     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
8340                                  LD->getPointerInfo(), LD->isVolatile(),
8341                                  LD->isNonTemporal(), LD->isInvariant(),
8342                                  std::min(4U, LD->getAlignment() / 2));
8343
8344     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
8345     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
8346     DCI.RemoveFromWorklist(LD);
8347     DAG.DeleteNode(LD);
8348     return Result;
8349   }
8350
8351   return SDValue();
8352 }
8353
8354 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
8355 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
8356 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
8357   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
8358   SDValue Op0 = N->getOperand(0);
8359   SDValue Op1 = N->getOperand(1);
8360   if (Op0.getOpcode() == ISD::BITCAST)
8361     Op0 = Op0.getOperand(0);
8362   if (Op1.getOpcode() == ISD::BITCAST)
8363     Op1 = Op1.getOperand(0);
8364   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
8365       Op0.getNode() == Op1.getNode() &&
8366       Op0.getResNo() == 0 && Op1.getResNo() == 1)
8367     return DAG.getNode(ISD::BITCAST, SDLoc(N),
8368                        N->getValueType(0), Op0.getOperand(0));
8369   return SDValue();
8370 }
8371
8372 /// PerformSTORECombine - Target-specific dag combine xforms for
8373 /// ISD::STORE.
8374 static SDValue PerformSTORECombine(SDNode *N,
8375                                    TargetLowering::DAGCombinerInfo &DCI) {
8376   StoreSDNode *St = cast<StoreSDNode>(N);
8377   if (St->isVolatile())
8378     return SDValue();
8379
8380   // Optimize trunc store (of multiple scalars) to shuffle and store.  First,
8381   // pack all of the elements in one place.  Next, store to memory in fewer
8382   // chunks.
8383   SDValue StVal = St->getValue();
8384   EVT VT = StVal.getValueType();
8385   if (St->isTruncatingStore() && VT.isVector()) {
8386     SelectionDAG &DAG = DCI.DAG;
8387     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8388     EVT StVT = St->getMemoryVT();
8389     unsigned NumElems = VT.getVectorNumElements();
8390     assert(StVT != VT && "Cannot truncate to the same type");
8391     unsigned FromEltSz = VT.getVectorElementType().getSizeInBits();
8392     unsigned ToEltSz = StVT.getVectorElementType().getSizeInBits();
8393
8394     // From, To sizes and ElemCount must be pow of two
8395     if (!isPowerOf2_32(NumElems * FromEltSz * ToEltSz)) return SDValue();
8396
8397     // We are going to use the original vector elt for storing.
8398     // Accumulated smaller vector elements must be a multiple of the store size.
8399     if (0 != (NumElems * FromEltSz) % ToEltSz) return SDValue();
8400
8401     unsigned SizeRatio  = FromEltSz / ToEltSz;
8402     assert(SizeRatio * NumElems * ToEltSz == VT.getSizeInBits());
8403
8404     // Create a type on which we perform the shuffle.
8405     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(), StVT.getScalarType(),
8406                                      NumElems*SizeRatio);
8407     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
8408
8409     SDLoc DL(St);
8410     SDValue WideVec = DAG.getNode(ISD::BITCAST, DL, WideVecVT, StVal);
8411     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
8412     for (unsigned i = 0; i < NumElems; ++i) ShuffleVec[i] = i * SizeRatio;
8413
8414     // Can't shuffle using an illegal type.
8415     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
8416
8417     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, DL, WideVec,
8418                                 DAG.getUNDEF(WideVec.getValueType()),
8419                                 ShuffleVec.data());
8420     // At this point all of the data is stored at the bottom of the
8421     // register. We now need to save it to mem.
8422
8423     // Find the largest store unit
8424     MVT StoreType = MVT::i8;
8425     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
8426          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
8427       MVT Tp = (MVT::SimpleValueType)tp;
8428       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToEltSz)
8429         StoreType = Tp;
8430     }
8431     // Didn't find a legal store type.
8432     if (!TLI.isTypeLegal(StoreType))
8433       return SDValue();
8434
8435     // Bitcast the original vector into a vector of store-size units
8436     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
8437             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
8438     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
8439     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, DL, StoreVecVT, Shuff);
8440     SmallVector<SDValue, 8> Chains;
8441     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
8442                                         TLI.getPointerTy());
8443     SDValue BasePtr = St->getBasePtr();
8444
8445     // Perform one or more big stores into memory.
8446     unsigned E = (ToEltSz*NumElems)/StoreType.getSizeInBits();
8447     for (unsigned I = 0; I < E; I++) {
8448       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
8449                                    StoreType, ShuffWide,
8450                                    DAG.getIntPtrConstant(I));
8451       SDValue Ch = DAG.getStore(St->getChain(), DL, SubVec, BasePtr,
8452                                 St->getPointerInfo(), St->isVolatile(),
8453                                 St->isNonTemporal(), St->getAlignment());
8454       BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
8455                             Increment);
8456       Chains.push_back(Ch);
8457     }
8458     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
8459   }
8460
8461   if (!ISD::isNormalStore(St))
8462     return SDValue();
8463
8464   // Split a store of a VMOVDRR into two integer stores to avoid mixing NEON and
8465   // ARM stores of arguments in the same cache line.
8466   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
8467       StVal.getNode()->hasOneUse()) {
8468     SelectionDAG  &DAG = DCI.DAG;
8469     bool isBigEndian = DAG.getTargetLoweringInfo().isBigEndian();
8470     SDLoc DL(St);
8471     SDValue BasePtr = St->getBasePtr();
8472     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
8473                                   StVal.getNode()->getOperand(isBigEndian ? 1 : 0 ),
8474                                   BasePtr, St->getPointerInfo(), St->isVolatile(),
8475                                   St->isNonTemporal(), St->getAlignment());
8476
8477     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8478                                     DAG.getConstant(4, MVT::i32));
8479     return DAG.getStore(NewST1.getValue(0), DL,
8480                         StVal.getNode()->getOperand(isBigEndian ? 0 : 1),
8481                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
8482                         St->isNonTemporal(),
8483                         std::min(4U, St->getAlignment() / 2));
8484   }
8485
8486   if (StVal.getValueType() != MVT::i64 ||
8487       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8488     return SDValue();
8489
8490   // Bitcast an i64 store extracted from a vector to f64.
8491   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8492   SelectionDAG &DAG = DCI.DAG;
8493   SDLoc dl(StVal);
8494   SDValue IntVec = StVal.getOperand(0);
8495   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8496                                  IntVec.getValueType().getVectorNumElements());
8497   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
8498   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
8499                                Vec, StVal.getOperand(1));
8500   dl = SDLoc(N);
8501   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
8502   // Make the DAGCombiner fold the bitcasts.
8503   DCI.AddToWorklist(Vec.getNode());
8504   DCI.AddToWorklist(ExtElt.getNode());
8505   DCI.AddToWorklist(V.getNode());
8506   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
8507                       St->getPointerInfo(), St->isVolatile(),
8508                       St->isNonTemporal(), St->getAlignment(),
8509                       St->getTBAAInfo());
8510 }
8511
8512 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
8513 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
8514 /// i64 vector to have f64 elements, since the value can then be loaded
8515 /// directly into a VFP register.
8516 static bool hasNormalLoadOperand(SDNode *N) {
8517   unsigned NumElts = N->getValueType(0).getVectorNumElements();
8518   for (unsigned i = 0; i < NumElts; ++i) {
8519     SDNode *Elt = N->getOperand(i).getNode();
8520     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
8521       return true;
8522   }
8523   return false;
8524 }
8525
8526 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
8527 /// ISD::BUILD_VECTOR.
8528 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
8529                                           TargetLowering::DAGCombinerInfo &DCI){
8530   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
8531   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
8532   // into a pair of GPRs, which is fine when the value is used as a scalar,
8533   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
8534   SelectionDAG &DAG = DCI.DAG;
8535   if (N->getNumOperands() == 2) {
8536     SDValue RV = PerformVMOVDRRCombine(N, DAG);
8537     if (RV.getNode())
8538       return RV;
8539   }
8540
8541   // Load i64 elements as f64 values so that type legalization does not split
8542   // them up into i32 values.
8543   EVT VT = N->getValueType(0);
8544   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
8545     return SDValue();
8546   SDLoc dl(N);
8547   SmallVector<SDValue, 8> Ops;
8548   unsigned NumElts = VT.getVectorNumElements();
8549   for (unsigned i = 0; i < NumElts; ++i) {
8550     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
8551     Ops.push_back(V);
8552     // Make the DAGCombiner fold the bitcast.
8553     DCI.AddToWorklist(V.getNode());
8554   }
8555   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
8556   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops);
8557   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8558 }
8559
8560 /// \brief Target-specific dag combine xforms for ARMISD::BUILD_VECTOR.
8561 static SDValue
8562 PerformARMBUILD_VECTORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8563   // ARMISD::BUILD_VECTOR is introduced when legalizing ISD::BUILD_VECTOR.
8564   // At that time, we may have inserted bitcasts from integer to float.
8565   // If these bitcasts have survived DAGCombine, change the lowering of this
8566   // BUILD_VECTOR in something more vector friendly, i.e., that does not
8567   // force to use floating point types.
8568
8569   // Make sure we can change the type of the vector.
8570   // This is possible iff:
8571   // 1. The vector is only used in a bitcast to a integer type. I.e.,
8572   //    1.1. Vector is used only once.
8573   //    1.2. Use is a bit convert to an integer type.
8574   // 2. The size of its operands are 32-bits (64-bits are not legal).
8575   EVT VT = N->getValueType(0);
8576   EVT EltVT = VT.getVectorElementType();
8577
8578   // Check 1.1. and 2.
8579   if (EltVT.getSizeInBits() != 32 || !N->hasOneUse())
8580     return SDValue();
8581
8582   // By construction, the input type must be float.
8583   assert(EltVT == MVT::f32 && "Unexpected type!");
8584
8585   // Check 1.2.
8586   SDNode *Use = *N->use_begin();
8587   if (Use->getOpcode() != ISD::BITCAST ||
8588       Use->getValueType(0).isFloatingPoint())
8589     return SDValue();
8590
8591   // Check profitability.
8592   // Model is, if more than half of the relevant operands are bitcast from
8593   // i32, turn the build_vector into a sequence of insert_vector_elt.
8594   // Relevant operands are everything that is not statically
8595   // (i.e., at compile time) bitcasted.
8596   unsigned NumOfBitCastedElts = 0;
8597   unsigned NumElts = VT.getVectorNumElements();
8598   unsigned NumOfRelevantElts = NumElts;
8599   for (unsigned Idx = 0; Idx < NumElts; ++Idx) {
8600     SDValue Elt = N->getOperand(Idx);
8601     if (Elt->getOpcode() == ISD::BITCAST) {
8602       // Assume only bit cast to i32 will go away.
8603       if (Elt->getOperand(0).getValueType() == MVT::i32)
8604         ++NumOfBitCastedElts;
8605     } else if (Elt.getOpcode() == ISD::UNDEF || isa<ConstantSDNode>(Elt))
8606       // Constants are statically casted, thus do not count them as
8607       // relevant operands.
8608       --NumOfRelevantElts;
8609   }
8610
8611   // Check if more than half of the elements require a non-free bitcast.
8612   if (NumOfBitCastedElts <= NumOfRelevantElts / 2)
8613     return SDValue();
8614
8615   SelectionDAG &DAG = DCI.DAG;
8616   // Create the new vector type.
8617   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
8618   // Check if the type is legal.
8619   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8620   if (!TLI.isTypeLegal(VecVT))
8621     return SDValue();
8622
8623   // Combine:
8624   // ARMISD::BUILD_VECTOR E1, E2, ..., EN.
8625   // => BITCAST INSERT_VECTOR_ELT
8626   //                      (INSERT_VECTOR_ELT (...), (BITCAST EN-1), N-1),
8627   //                      (BITCAST EN), N.
8628   SDValue Vec = DAG.getUNDEF(VecVT);
8629   SDLoc dl(N);
8630   for (unsigned Idx = 0 ; Idx < NumElts; ++Idx) {
8631     SDValue V = N->getOperand(Idx);
8632     if (V.getOpcode() == ISD::UNDEF)
8633       continue;
8634     if (V.getOpcode() == ISD::BITCAST &&
8635         V->getOperand(0).getValueType() == MVT::i32)
8636       // Fold obvious case.
8637       V = V.getOperand(0);
8638     else {
8639       V = DAG.getNode(ISD::BITCAST, SDLoc(V), MVT::i32, V);
8640       // Make the DAGCombiner fold the bitcasts.
8641       DCI.AddToWorklist(V.getNode());
8642     }
8643     SDValue LaneIdx = DAG.getConstant(Idx, MVT::i32);
8644     Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VecVT, Vec, V, LaneIdx);
8645   }
8646   Vec = DAG.getNode(ISD::BITCAST, dl, VT, Vec);
8647   // Make the DAGCombiner fold the bitcasts.
8648   DCI.AddToWorklist(Vec.getNode());
8649   return Vec;
8650 }
8651
8652 /// PerformInsertEltCombine - Target-specific dag combine xforms for
8653 /// ISD::INSERT_VECTOR_ELT.
8654 static SDValue PerformInsertEltCombine(SDNode *N,
8655                                        TargetLowering::DAGCombinerInfo &DCI) {
8656   // Bitcast an i64 load inserted into a vector to f64.
8657   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8658   EVT VT = N->getValueType(0);
8659   SDNode *Elt = N->getOperand(1).getNode();
8660   if (VT.getVectorElementType() != MVT::i64 ||
8661       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
8662     return SDValue();
8663
8664   SelectionDAG &DAG = DCI.DAG;
8665   SDLoc dl(N);
8666   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8667                                  VT.getVectorNumElements());
8668   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
8669   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
8670   // Make the DAGCombiner fold the bitcasts.
8671   DCI.AddToWorklist(Vec.getNode());
8672   DCI.AddToWorklist(V.getNode());
8673   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
8674                                Vec, V, N->getOperand(2));
8675   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
8676 }
8677
8678 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
8679 /// ISD::VECTOR_SHUFFLE.
8680 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
8681   // The LLVM shufflevector instruction does not require the shuffle mask
8682   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
8683   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
8684   // operands do not match the mask length, they are extended by concatenating
8685   // them with undef vectors.  That is probably the right thing for other
8686   // targets, but for NEON it is better to concatenate two double-register
8687   // size vector operands into a single quad-register size vector.  Do that
8688   // transformation here:
8689   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
8690   //   shuffle(concat(v1, v2), undef)
8691   SDValue Op0 = N->getOperand(0);
8692   SDValue Op1 = N->getOperand(1);
8693   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
8694       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
8695       Op0.getNumOperands() != 2 ||
8696       Op1.getNumOperands() != 2)
8697     return SDValue();
8698   SDValue Concat0Op1 = Op0.getOperand(1);
8699   SDValue Concat1Op1 = Op1.getOperand(1);
8700   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
8701       Concat1Op1.getOpcode() != ISD::UNDEF)
8702     return SDValue();
8703   // Skip the transformation if any of the types are illegal.
8704   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8705   EVT VT = N->getValueType(0);
8706   if (!TLI.isTypeLegal(VT) ||
8707       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
8708       !TLI.isTypeLegal(Concat1Op1.getValueType()))
8709     return SDValue();
8710
8711   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
8712                                   Op0.getOperand(0), Op1.getOperand(0));
8713   // Translate the shuffle mask.
8714   SmallVector<int, 16> NewMask;
8715   unsigned NumElts = VT.getVectorNumElements();
8716   unsigned HalfElts = NumElts/2;
8717   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8718   for (unsigned n = 0; n < NumElts; ++n) {
8719     int MaskElt = SVN->getMaskElt(n);
8720     int NewElt = -1;
8721     if (MaskElt < (int)HalfElts)
8722       NewElt = MaskElt;
8723     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
8724       NewElt = HalfElts + MaskElt - NumElts;
8725     NewMask.push_back(NewElt);
8726   }
8727   return DAG.getVectorShuffle(VT, SDLoc(N), NewConcat,
8728                               DAG.getUNDEF(VT), NewMask.data());
8729 }
8730
8731 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
8732 /// NEON load/store intrinsics to merge base address updates.
8733 static SDValue CombineBaseUpdate(SDNode *N,
8734                                  TargetLowering::DAGCombinerInfo &DCI) {
8735   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8736     return SDValue();
8737
8738   SelectionDAG &DAG = DCI.DAG;
8739   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
8740                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
8741   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
8742   SDValue Addr = N->getOperand(AddrOpIdx);
8743
8744   // Search for a use of the address operand that is an increment.
8745   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8746          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8747     SDNode *User = *UI;
8748     if (User->getOpcode() != ISD::ADD ||
8749         UI.getUse().getResNo() != Addr.getResNo())
8750       continue;
8751
8752     // Check that the add is independent of the load/store.  Otherwise, folding
8753     // it would create a cycle.
8754     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8755       continue;
8756
8757     // Find the new opcode for the updating load/store.
8758     bool isLoad = true;
8759     bool isLaneOp = false;
8760     unsigned NewOpc = 0;
8761     unsigned NumVecs = 0;
8762     if (isIntrinsic) {
8763       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8764       switch (IntNo) {
8765       default: llvm_unreachable("unexpected intrinsic for Neon base update");
8766       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
8767         NumVecs = 1; break;
8768       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
8769         NumVecs = 2; break;
8770       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
8771         NumVecs = 3; break;
8772       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
8773         NumVecs = 4; break;
8774       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
8775         NumVecs = 2; isLaneOp = true; break;
8776       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
8777         NumVecs = 3; isLaneOp = true; break;
8778       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
8779         NumVecs = 4; isLaneOp = true; break;
8780       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
8781         NumVecs = 1; isLoad = false; break;
8782       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
8783         NumVecs = 2; isLoad = false; break;
8784       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
8785         NumVecs = 3; isLoad = false; break;
8786       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
8787         NumVecs = 4; isLoad = false; break;
8788       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
8789         NumVecs = 2; isLoad = false; isLaneOp = true; break;
8790       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
8791         NumVecs = 3; isLoad = false; isLaneOp = true; break;
8792       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
8793         NumVecs = 4; isLoad = false; isLaneOp = true; break;
8794       }
8795     } else {
8796       isLaneOp = true;
8797       switch (N->getOpcode()) {
8798       default: llvm_unreachable("unexpected opcode for Neon base update");
8799       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
8800       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
8801       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
8802       }
8803     }
8804
8805     // Find the size of memory referenced by the load/store.
8806     EVT VecTy;
8807     if (isLoad)
8808       VecTy = N->getValueType(0);
8809     else
8810       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
8811     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8812     if (isLaneOp)
8813       NumBytes /= VecTy.getVectorNumElements();
8814
8815     // If the increment is a constant, it must match the memory ref size.
8816     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8817     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8818       uint64_t IncVal = CInc->getZExtValue();
8819       if (IncVal != NumBytes)
8820         continue;
8821     } else if (NumBytes >= 3 * 16) {
8822       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
8823       // separate instructions that make it harder to use a non-constant update.
8824       continue;
8825     }
8826
8827     // Create the new updating load/store node.
8828     EVT Tys[6];
8829     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
8830     unsigned n;
8831     for (n = 0; n < NumResultVecs; ++n)
8832       Tys[n] = VecTy;
8833     Tys[n++] = MVT::i32;
8834     Tys[n] = MVT::Other;
8835     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs+2));
8836     SmallVector<SDValue, 8> Ops;
8837     Ops.push_back(N->getOperand(0)); // incoming chain
8838     Ops.push_back(N->getOperand(AddrOpIdx));
8839     Ops.push_back(Inc);
8840     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
8841       Ops.push_back(N->getOperand(i));
8842     }
8843     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8844     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys,
8845                                            Ops, MemInt->getMemoryVT(),
8846                                            MemInt->getMemOperand());
8847
8848     // Update the uses.
8849     std::vector<SDValue> NewResults;
8850     for (unsigned i = 0; i < NumResultVecs; ++i) {
8851       NewResults.push_back(SDValue(UpdN.getNode(), i));
8852     }
8853     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
8854     DCI.CombineTo(N, NewResults);
8855     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8856
8857     break;
8858   }
8859   return SDValue();
8860 }
8861
8862 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
8863 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
8864 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
8865 /// return true.
8866 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8867   SelectionDAG &DAG = DCI.DAG;
8868   EVT VT = N->getValueType(0);
8869   // vldN-dup instructions only support 64-bit vectors for N > 1.
8870   if (!VT.is64BitVector())
8871     return false;
8872
8873   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
8874   SDNode *VLD = N->getOperand(0).getNode();
8875   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
8876     return false;
8877   unsigned NumVecs = 0;
8878   unsigned NewOpc = 0;
8879   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
8880   if (IntNo == Intrinsic::arm_neon_vld2lane) {
8881     NumVecs = 2;
8882     NewOpc = ARMISD::VLD2DUP;
8883   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
8884     NumVecs = 3;
8885     NewOpc = ARMISD::VLD3DUP;
8886   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
8887     NumVecs = 4;
8888     NewOpc = ARMISD::VLD4DUP;
8889   } else {
8890     return false;
8891   }
8892
8893   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
8894   // numbers match the load.
8895   unsigned VLDLaneNo =
8896     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
8897   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8898        UI != UE; ++UI) {
8899     // Ignore uses of the chain result.
8900     if (UI.getUse().getResNo() == NumVecs)
8901       continue;
8902     SDNode *User = *UI;
8903     if (User->getOpcode() != ARMISD::VDUPLANE ||
8904         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
8905       return false;
8906   }
8907
8908   // Create the vldN-dup node.
8909   EVT Tys[5];
8910   unsigned n;
8911   for (n = 0; n < NumVecs; ++n)
8912     Tys[n] = VT;
8913   Tys[n] = MVT::Other;
8914   SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumVecs+1));
8915   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
8916   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
8917   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, SDLoc(VLD), SDTys,
8918                                            Ops, VLDMemInt->getMemoryVT(),
8919                                            VLDMemInt->getMemOperand());
8920
8921   // Update the uses.
8922   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8923        UI != UE; ++UI) {
8924     unsigned ResNo = UI.getUse().getResNo();
8925     // Ignore uses of the chain result.
8926     if (ResNo == NumVecs)
8927       continue;
8928     SDNode *User = *UI;
8929     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
8930   }
8931
8932   // Now the vldN-lane intrinsic is dead except for its chain result.
8933   // Update uses of the chain.
8934   std::vector<SDValue> VLDDupResults;
8935   for (unsigned n = 0; n < NumVecs; ++n)
8936     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
8937   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
8938   DCI.CombineTo(VLD, VLDDupResults);
8939
8940   return true;
8941 }
8942
8943 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
8944 /// ARMISD::VDUPLANE.
8945 static SDValue PerformVDUPLANECombine(SDNode *N,
8946                                       TargetLowering::DAGCombinerInfo &DCI) {
8947   SDValue Op = N->getOperand(0);
8948
8949   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
8950   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
8951   if (CombineVLDDUP(N, DCI))
8952     return SDValue(N, 0);
8953
8954   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
8955   // redundant.  Ignore bit_converts for now; element sizes are checked below.
8956   while (Op.getOpcode() == ISD::BITCAST)
8957     Op = Op.getOperand(0);
8958   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
8959     return SDValue();
8960
8961   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
8962   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
8963   // The canonical VMOV for a zero vector uses a 32-bit element size.
8964   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8965   unsigned EltBits;
8966   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
8967     EltSize = 8;
8968   EVT VT = N->getValueType(0);
8969   if (EltSize > VT.getVectorElementType().getSizeInBits())
8970     return SDValue();
8971
8972   return DCI.DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
8973 }
8974
8975 // isConstVecPow2 - Return true if each vector element is a power of 2, all
8976 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
8977 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
8978 {
8979   integerPart cN;
8980   integerPart c0 = 0;
8981   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
8982        I != E; I++) {
8983     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
8984     if (!C)
8985       return false;
8986
8987     bool isExact;
8988     APFloat APF = C->getValueAPF();
8989     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
8990         != APFloat::opOK || !isExact)
8991       return false;
8992
8993     c0 = (I == 0) ? cN : c0;
8994     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
8995       return false;
8996   }
8997   C = c0;
8998   return true;
8999 }
9000
9001 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
9002 /// can replace combinations of VMUL and VCVT (floating-point to integer)
9003 /// when the VMUL has a constant operand that is a power of 2.
9004 ///
9005 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9006 ///  vmul.f32        d16, d17, d16
9007 ///  vcvt.s32.f32    d16, d16
9008 /// becomes:
9009 ///  vcvt.s32.f32    d16, d16, #3
9010 static SDValue PerformVCVTCombine(SDNode *N,
9011                                   TargetLowering::DAGCombinerInfo &DCI,
9012                                   const ARMSubtarget *Subtarget) {
9013   SelectionDAG &DAG = DCI.DAG;
9014   SDValue Op = N->getOperand(0);
9015
9016   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
9017       Op.getOpcode() != ISD::FMUL)
9018     return SDValue();
9019
9020   uint64_t C;
9021   SDValue N0 = Op->getOperand(0);
9022   SDValue ConstVec = Op->getOperand(1);
9023   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
9024
9025   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9026       !isConstVecPow2(ConstVec, isSigned, C))
9027     return SDValue();
9028
9029   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
9030   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
9031   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9032     // These instructions only exist converting from f32 to i32. We can handle
9033     // smaller integers by generating an extra truncate, but larger ones would
9034     // be lossy.
9035     return SDValue();
9036   }
9037
9038   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
9039     Intrinsic::arm_neon_vcvtfp2fxu;
9040   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9041   SDValue FixConv =  DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9042                                  NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9043                                  DAG.getConstant(IntrinsicOpcode, MVT::i32), N0,
9044                                  DAG.getConstant(Log2_64(C), MVT::i32));
9045
9046   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9047     FixConv = DAG.getNode(ISD::TRUNCATE, SDLoc(N), N->getValueType(0), FixConv);
9048
9049   return FixConv;
9050 }
9051
9052 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
9053 /// can replace combinations of VCVT (integer to floating-point) and VDIV
9054 /// when the VDIV has a constant operand that is a power of 2.
9055 ///
9056 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9057 ///  vcvt.f32.s32    d16, d16
9058 ///  vdiv.f32        d16, d17, d16
9059 /// becomes:
9060 ///  vcvt.f32.s32    d16, d16, #3
9061 static SDValue PerformVDIVCombine(SDNode *N,
9062                                   TargetLowering::DAGCombinerInfo &DCI,
9063                                   const ARMSubtarget *Subtarget) {
9064   SelectionDAG &DAG = DCI.DAG;
9065   SDValue Op = N->getOperand(0);
9066   unsigned OpOpcode = Op.getNode()->getOpcode();
9067
9068   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
9069       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
9070     return SDValue();
9071
9072   uint64_t C;
9073   SDValue ConstVec = N->getOperand(1);
9074   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
9075
9076   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9077       !isConstVecPow2(ConstVec, isSigned, C))
9078     return SDValue();
9079
9080   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
9081   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
9082   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9083     // These instructions only exist converting from i32 to f32. We can handle
9084     // smaller integers by generating an extra extend, but larger ones would
9085     // be lossy.
9086     return SDValue();
9087   }
9088
9089   SDValue ConvInput = Op.getOperand(0);
9090   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9091   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9092     ConvInput = DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
9093                             SDLoc(N), NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9094                             ConvInput);
9095
9096   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
9097     Intrinsic::arm_neon_vcvtfxu2fp;
9098   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9099                      Op.getValueType(),
9100                      DAG.getConstant(IntrinsicOpcode, MVT::i32),
9101                      ConvInput, DAG.getConstant(Log2_64(C), MVT::i32));
9102 }
9103
9104 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
9105 /// operand of a vector shift operation, where all the elements of the
9106 /// build_vector must have the same constant integer value.
9107 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
9108   // Ignore bit_converts.
9109   while (Op.getOpcode() == ISD::BITCAST)
9110     Op = Op.getOperand(0);
9111   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
9112   APInt SplatBits, SplatUndef;
9113   unsigned SplatBitSize;
9114   bool HasAnyUndefs;
9115   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
9116                                       HasAnyUndefs, ElementBits) ||
9117       SplatBitSize > ElementBits)
9118     return false;
9119   Cnt = SplatBits.getSExtValue();
9120   return true;
9121 }
9122
9123 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
9124 /// operand of a vector shift left operation.  That value must be in the range:
9125 ///   0 <= Value < ElementBits for a left shift; or
9126 ///   0 <= Value <= ElementBits for a long left shift.
9127 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
9128   assert(VT.isVector() && "vector shift count is not a vector type");
9129   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9130   if (! getVShiftImm(Op, ElementBits, Cnt))
9131     return false;
9132   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
9133 }
9134
9135 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
9136 /// operand of a vector shift right operation.  For a shift opcode, the value
9137 /// is positive, but for an intrinsic the value count must be negative. The
9138 /// absolute value must be in the range:
9139 ///   1 <= |Value| <= ElementBits for a right shift; or
9140 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
9141 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
9142                          int64_t &Cnt) {
9143   assert(VT.isVector() && "vector shift count is not a vector type");
9144   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9145   if (! getVShiftImm(Op, ElementBits, Cnt))
9146     return false;
9147   if (isIntrinsic)
9148     Cnt = -Cnt;
9149   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
9150 }
9151
9152 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
9153 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
9154   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
9155   switch (IntNo) {
9156   default:
9157     // Don't do anything for most intrinsics.
9158     break;
9159
9160   // Vector shifts: check for immediate versions and lower them.
9161   // Note: This is done during DAG combining instead of DAG legalizing because
9162   // the build_vectors for 64-bit vector element shift counts are generally
9163   // not legal, and it is hard to see their values after they get legalized to
9164   // loads from a constant pool.
9165   case Intrinsic::arm_neon_vshifts:
9166   case Intrinsic::arm_neon_vshiftu:
9167   case Intrinsic::arm_neon_vrshifts:
9168   case Intrinsic::arm_neon_vrshiftu:
9169   case Intrinsic::arm_neon_vrshiftn:
9170   case Intrinsic::arm_neon_vqshifts:
9171   case Intrinsic::arm_neon_vqshiftu:
9172   case Intrinsic::arm_neon_vqshiftsu:
9173   case Intrinsic::arm_neon_vqshiftns:
9174   case Intrinsic::arm_neon_vqshiftnu:
9175   case Intrinsic::arm_neon_vqshiftnsu:
9176   case Intrinsic::arm_neon_vqrshiftns:
9177   case Intrinsic::arm_neon_vqrshiftnu:
9178   case Intrinsic::arm_neon_vqrshiftnsu: {
9179     EVT VT = N->getOperand(1).getValueType();
9180     int64_t Cnt;
9181     unsigned VShiftOpc = 0;
9182
9183     switch (IntNo) {
9184     case Intrinsic::arm_neon_vshifts:
9185     case Intrinsic::arm_neon_vshiftu:
9186       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
9187         VShiftOpc = ARMISD::VSHL;
9188         break;
9189       }
9190       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
9191         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
9192                      ARMISD::VSHRs : ARMISD::VSHRu);
9193         break;
9194       }
9195       return SDValue();
9196
9197     case Intrinsic::arm_neon_vrshifts:
9198     case Intrinsic::arm_neon_vrshiftu:
9199       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
9200         break;
9201       return SDValue();
9202
9203     case Intrinsic::arm_neon_vqshifts:
9204     case Intrinsic::arm_neon_vqshiftu:
9205       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9206         break;
9207       return SDValue();
9208
9209     case Intrinsic::arm_neon_vqshiftsu:
9210       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9211         break;
9212       llvm_unreachable("invalid shift count for vqshlu intrinsic");
9213
9214     case Intrinsic::arm_neon_vrshiftn:
9215     case Intrinsic::arm_neon_vqshiftns:
9216     case Intrinsic::arm_neon_vqshiftnu:
9217     case Intrinsic::arm_neon_vqshiftnsu:
9218     case Intrinsic::arm_neon_vqrshiftns:
9219     case Intrinsic::arm_neon_vqrshiftnu:
9220     case Intrinsic::arm_neon_vqrshiftnsu:
9221       // Narrowing shifts require an immediate right shift.
9222       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
9223         break;
9224       llvm_unreachable("invalid shift count for narrowing vector shift "
9225                        "intrinsic");
9226
9227     default:
9228       llvm_unreachable("unhandled vector shift");
9229     }
9230
9231     switch (IntNo) {
9232     case Intrinsic::arm_neon_vshifts:
9233     case Intrinsic::arm_neon_vshiftu:
9234       // Opcode already set above.
9235       break;
9236     case Intrinsic::arm_neon_vrshifts:
9237       VShiftOpc = ARMISD::VRSHRs; break;
9238     case Intrinsic::arm_neon_vrshiftu:
9239       VShiftOpc = ARMISD::VRSHRu; break;
9240     case Intrinsic::arm_neon_vrshiftn:
9241       VShiftOpc = ARMISD::VRSHRN; break;
9242     case Intrinsic::arm_neon_vqshifts:
9243       VShiftOpc = ARMISD::VQSHLs; break;
9244     case Intrinsic::arm_neon_vqshiftu:
9245       VShiftOpc = ARMISD::VQSHLu; break;
9246     case Intrinsic::arm_neon_vqshiftsu:
9247       VShiftOpc = ARMISD::VQSHLsu; break;
9248     case Intrinsic::arm_neon_vqshiftns:
9249       VShiftOpc = ARMISD::VQSHRNs; break;
9250     case Intrinsic::arm_neon_vqshiftnu:
9251       VShiftOpc = ARMISD::VQSHRNu; break;
9252     case Intrinsic::arm_neon_vqshiftnsu:
9253       VShiftOpc = ARMISD::VQSHRNsu; break;
9254     case Intrinsic::arm_neon_vqrshiftns:
9255       VShiftOpc = ARMISD::VQRSHRNs; break;
9256     case Intrinsic::arm_neon_vqrshiftnu:
9257       VShiftOpc = ARMISD::VQRSHRNu; break;
9258     case Intrinsic::arm_neon_vqrshiftnsu:
9259       VShiftOpc = ARMISD::VQRSHRNsu; break;
9260     }
9261
9262     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9263                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
9264   }
9265
9266   case Intrinsic::arm_neon_vshiftins: {
9267     EVT VT = N->getOperand(1).getValueType();
9268     int64_t Cnt;
9269     unsigned VShiftOpc = 0;
9270
9271     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
9272       VShiftOpc = ARMISD::VSLI;
9273     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
9274       VShiftOpc = ARMISD::VSRI;
9275     else {
9276       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
9277     }
9278
9279     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9280                        N->getOperand(1), N->getOperand(2),
9281                        DAG.getConstant(Cnt, MVT::i32));
9282   }
9283
9284   case Intrinsic::arm_neon_vqrshifts:
9285   case Intrinsic::arm_neon_vqrshiftu:
9286     // No immediate versions of these to check for.
9287     break;
9288   }
9289
9290   return SDValue();
9291 }
9292
9293 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
9294 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
9295 /// combining instead of DAG legalizing because the build_vectors for 64-bit
9296 /// vector element shift counts are generally not legal, and it is hard to see
9297 /// their values after they get legalized to loads from a constant pool.
9298 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
9299                                    const ARMSubtarget *ST) {
9300   EVT VT = N->getValueType(0);
9301   if (N->getOpcode() == ISD::SRL && VT == MVT::i32 && ST->hasV6Ops()) {
9302     // Canonicalize (srl (bswap x), 16) to (rotr (bswap x), 16) if the high
9303     // 16-bits of x is zero. This optimizes rev + lsr 16 to rev16.
9304     SDValue N1 = N->getOperand(1);
9305     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
9306       SDValue N0 = N->getOperand(0);
9307       if (C->getZExtValue() == 16 && N0.getOpcode() == ISD::BSWAP &&
9308           DAG.MaskedValueIsZero(N0.getOperand(0),
9309                                 APInt::getHighBitsSet(32, 16)))
9310         return DAG.getNode(ISD::ROTR, SDLoc(N), VT, N0, N1);
9311     }
9312   }
9313
9314   // Nothing to be done for scalar shifts.
9315   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9316   if (!VT.isVector() || !TLI.isTypeLegal(VT))
9317     return SDValue();
9318
9319   assert(ST->hasNEON() && "unexpected vector shift");
9320   int64_t Cnt;
9321
9322   switch (N->getOpcode()) {
9323   default: llvm_unreachable("unexpected shift opcode");
9324
9325   case ISD::SHL:
9326     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
9327       return DAG.getNode(ARMISD::VSHL, SDLoc(N), VT, N->getOperand(0),
9328                          DAG.getConstant(Cnt, MVT::i32));
9329     break;
9330
9331   case ISD::SRA:
9332   case ISD::SRL:
9333     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
9334       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
9335                             ARMISD::VSHRs : ARMISD::VSHRu);
9336       return DAG.getNode(VShiftOpc, SDLoc(N), VT, N->getOperand(0),
9337                          DAG.getConstant(Cnt, MVT::i32));
9338     }
9339   }
9340   return SDValue();
9341 }
9342
9343 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
9344 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
9345 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
9346                                     const ARMSubtarget *ST) {
9347   SDValue N0 = N->getOperand(0);
9348
9349   // Check for sign- and zero-extensions of vector extract operations of 8-
9350   // and 16-bit vector elements.  NEON supports these directly.  They are
9351   // handled during DAG combining because type legalization will promote them
9352   // to 32-bit types and it is messy to recognize the operations after that.
9353   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9354     SDValue Vec = N0.getOperand(0);
9355     SDValue Lane = N0.getOperand(1);
9356     EVT VT = N->getValueType(0);
9357     EVT EltVT = N0.getValueType();
9358     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9359
9360     if (VT == MVT::i32 &&
9361         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
9362         TLI.isTypeLegal(Vec.getValueType()) &&
9363         isa<ConstantSDNode>(Lane)) {
9364
9365       unsigned Opc = 0;
9366       switch (N->getOpcode()) {
9367       default: llvm_unreachable("unexpected opcode");
9368       case ISD::SIGN_EXTEND:
9369         Opc = ARMISD::VGETLANEs;
9370         break;
9371       case ISD::ZERO_EXTEND:
9372       case ISD::ANY_EXTEND:
9373         Opc = ARMISD::VGETLANEu;
9374         break;
9375       }
9376       return DAG.getNode(Opc, SDLoc(N), VT, Vec, Lane);
9377     }
9378   }
9379
9380   return SDValue();
9381 }
9382
9383 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
9384 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
9385 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
9386                                        const ARMSubtarget *ST) {
9387   // If the target supports NEON, try to use vmax/vmin instructions for f32
9388   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
9389   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
9390   // a NaN; only do the transformation when it matches that behavior.
9391
9392   // For now only do this when using NEON for FP operations; if using VFP, it
9393   // is not obvious that the benefit outweighs the cost of switching to the
9394   // NEON pipeline.
9395   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
9396       N->getValueType(0) != MVT::f32)
9397     return SDValue();
9398
9399   SDValue CondLHS = N->getOperand(0);
9400   SDValue CondRHS = N->getOperand(1);
9401   SDValue LHS = N->getOperand(2);
9402   SDValue RHS = N->getOperand(3);
9403   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9404
9405   unsigned Opcode = 0;
9406   bool IsReversed;
9407   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
9408     IsReversed = false; // x CC y ? x : y
9409   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
9410     IsReversed = true ; // x CC y ? y : x
9411   } else {
9412     return SDValue();
9413   }
9414
9415   bool IsUnordered;
9416   switch (CC) {
9417   default: break;
9418   case ISD::SETOLT:
9419   case ISD::SETOLE:
9420   case ISD::SETLT:
9421   case ISD::SETLE:
9422   case ISD::SETULT:
9423   case ISD::SETULE:
9424     // If LHS is NaN, an ordered comparison will be false and the result will
9425     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
9426     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9427     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
9428     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9429       break;
9430     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
9431     // will return -0, so vmin can only be used for unsafe math or if one of
9432     // the operands is known to be nonzero.
9433     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
9434         !DAG.getTarget().Options.UnsafeFPMath &&
9435         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9436       break;
9437     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
9438     break;
9439
9440   case ISD::SETOGT:
9441   case ISD::SETOGE:
9442   case ISD::SETGT:
9443   case ISD::SETGE:
9444   case ISD::SETUGT:
9445   case ISD::SETUGE:
9446     // If LHS is NaN, an ordered comparison will be false and the result will
9447     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
9448     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9449     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
9450     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9451       break;
9452     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
9453     // will return +0, so vmax can only be used for unsafe math or if one of
9454     // the operands is known to be nonzero.
9455     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
9456         !DAG.getTarget().Options.UnsafeFPMath &&
9457         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9458       break;
9459     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
9460     break;
9461   }
9462
9463   if (!Opcode)
9464     return SDValue();
9465   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9466 }
9467
9468 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
9469 SDValue
9470 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
9471   SDValue Cmp = N->getOperand(4);
9472   if (Cmp.getOpcode() != ARMISD::CMPZ)
9473     // Only looking at EQ and NE cases.
9474     return SDValue();
9475
9476   EVT VT = N->getValueType(0);
9477   SDLoc dl(N);
9478   SDValue LHS = Cmp.getOperand(0);
9479   SDValue RHS = Cmp.getOperand(1);
9480   SDValue FalseVal = N->getOperand(0);
9481   SDValue TrueVal = N->getOperand(1);
9482   SDValue ARMcc = N->getOperand(2);
9483   ARMCC::CondCodes CC =
9484     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
9485
9486   // Simplify
9487   //   mov     r1, r0
9488   //   cmp     r1, x
9489   //   mov     r0, y
9490   //   moveq   r0, x
9491   // to
9492   //   cmp     r0, x
9493   //   movne   r0, y
9494   //
9495   //   mov     r1, r0
9496   //   cmp     r1, x
9497   //   mov     r0, x
9498   //   movne   r0, y
9499   // to
9500   //   cmp     r0, x
9501   //   movne   r0, y
9502   /// FIXME: Turn this into a target neutral optimization?
9503   SDValue Res;
9504   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
9505     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
9506                       N->getOperand(3), Cmp);
9507   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
9508     SDValue ARMcc;
9509     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
9510     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
9511                       N->getOperand(3), NewCmp);
9512   }
9513
9514   if (Res.getNode()) {
9515     APInt KnownZero, KnownOne;
9516     DAG.ComputeMaskedBits(SDValue(N,0), KnownZero, KnownOne);
9517     // Capture demanded bits information that would be otherwise lost.
9518     if (KnownZero == 0xfffffffe)
9519       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9520                         DAG.getValueType(MVT::i1));
9521     else if (KnownZero == 0xffffff00)
9522       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9523                         DAG.getValueType(MVT::i8));
9524     else if (KnownZero == 0xffff0000)
9525       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9526                         DAG.getValueType(MVT::i16));
9527   }
9528
9529   return Res;
9530 }
9531
9532 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
9533                                              DAGCombinerInfo &DCI) const {
9534   switch (N->getOpcode()) {
9535   default: break;
9536   case ISD::ADDC:       return PerformADDCCombine(N, DCI, Subtarget);
9537   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
9538   case ISD::SUB:        return PerformSUBCombine(N, DCI);
9539   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
9540   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
9541   case ISD::XOR:        return PerformXORCombine(N, DCI, Subtarget);
9542   case ISD::AND:        return PerformANDCombine(N, DCI, Subtarget);
9543   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
9544   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
9545   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
9546   case ISD::STORE:      return PerformSTORECombine(N, DCI);
9547   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
9548   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
9549   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
9550   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
9551   case ISD::FP_TO_SINT:
9552   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
9553   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
9554   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
9555   case ISD::SHL:
9556   case ISD::SRA:
9557   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
9558   case ISD::SIGN_EXTEND:
9559   case ISD::ZERO_EXTEND:
9560   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
9561   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
9562   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
9563   case ARMISD::VLD2DUP:
9564   case ARMISD::VLD3DUP:
9565   case ARMISD::VLD4DUP:
9566     return CombineBaseUpdate(N, DCI);
9567   case ARMISD::BUILD_VECTOR:
9568     return PerformARMBUILD_VECTORCombine(N, DCI);
9569   case ISD::INTRINSIC_VOID:
9570   case ISD::INTRINSIC_W_CHAIN:
9571     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9572     case Intrinsic::arm_neon_vld1:
9573     case Intrinsic::arm_neon_vld2:
9574     case Intrinsic::arm_neon_vld3:
9575     case Intrinsic::arm_neon_vld4:
9576     case Intrinsic::arm_neon_vld2lane:
9577     case Intrinsic::arm_neon_vld3lane:
9578     case Intrinsic::arm_neon_vld4lane:
9579     case Intrinsic::arm_neon_vst1:
9580     case Intrinsic::arm_neon_vst2:
9581     case Intrinsic::arm_neon_vst3:
9582     case Intrinsic::arm_neon_vst4:
9583     case Intrinsic::arm_neon_vst2lane:
9584     case Intrinsic::arm_neon_vst3lane:
9585     case Intrinsic::arm_neon_vst4lane:
9586       return CombineBaseUpdate(N, DCI);
9587     default: break;
9588     }
9589     break;
9590   }
9591   return SDValue();
9592 }
9593
9594 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
9595                                                           EVT VT) const {
9596   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
9597 }
9598
9599 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT, unsigned,
9600                                                       bool *Fast) const {
9601   // The AllowsUnaliged flag models the SCTLR.A setting in ARM cpus
9602   bool AllowsUnaligned = Subtarget->allowsUnalignedMem();
9603
9604   switch (VT.getSimpleVT().SimpleTy) {
9605   default:
9606     return false;
9607   case MVT::i8:
9608   case MVT::i16:
9609   case MVT::i32: {
9610     // Unaligned access can use (for example) LRDB, LRDH, LDR
9611     if (AllowsUnaligned) {
9612       if (Fast)
9613         *Fast = Subtarget->hasV7Ops();
9614       return true;
9615     }
9616     return false;
9617   }
9618   case MVT::f64:
9619   case MVT::v2f64: {
9620     // For any little-endian targets with neon, we can support unaligned ld/st
9621     // of D and Q (e.g. {D0,D1}) registers by using vld1.i8/vst1.i8.
9622     // A big-endian target may also explicitly support unaligned accesses
9623     if (Subtarget->hasNEON() && (AllowsUnaligned || isLittleEndian())) {
9624       if (Fast)
9625         *Fast = true;
9626       return true;
9627     }
9628     return false;
9629   }
9630   }
9631 }
9632
9633 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
9634                        unsigned AlignCheck) {
9635   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
9636           (DstAlign == 0 || DstAlign % AlignCheck == 0));
9637 }
9638
9639 EVT ARMTargetLowering::getOptimalMemOpType(uint64_t Size,
9640                                            unsigned DstAlign, unsigned SrcAlign,
9641                                            bool IsMemset, bool ZeroMemset,
9642                                            bool MemcpyStrSrc,
9643                                            MachineFunction &MF) const {
9644   const Function *F = MF.getFunction();
9645
9646   // See if we can use NEON instructions for this...
9647   if ((!IsMemset || ZeroMemset) &&
9648       Subtarget->hasNEON() &&
9649       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
9650                                        Attribute::NoImplicitFloat)) {
9651     bool Fast;
9652     if (Size >= 16 &&
9653         (memOpAlign(SrcAlign, DstAlign, 16) ||
9654          (allowsUnalignedMemoryAccesses(MVT::v2f64, 0, &Fast) && Fast))) {
9655       return MVT::v2f64;
9656     } else if (Size >= 8 &&
9657                (memOpAlign(SrcAlign, DstAlign, 8) ||
9658                 (allowsUnalignedMemoryAccesses(MVT::f64, 0, &Fast) && Fast))) {
9659       return MVT::f64;
9660     }
9661   }
9662
9663   // Lowering to i32/i16 if the size permits.
9664   if (Size >= 4)
9665     return MVT::i32;
9666   else if (Size >= 2)
9667     return MVT::i16;
9668
9669   // Let the target-independent logic figure it out.
9670   return MVT::Other;
9671 }
9672
9673 bool ARMTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
9674   if (Val.getOpcode() != ISD::LOAD)
9675     return false;
9676
9677   EVT VT1 = Val.getValueType();
9678   if (!VT1.isSimple() || !VT1.isInteger() ||
9679       !VT2.isSimple() || !VT2.isInteger())
9680     return false;
9681
9682   switch (VT1.getSimpleVT().SimpleTy) {
9683   default: break;
9684   case MVT::i1:
9685   case MVT::i8:
9686   case MVT::i16:
9687     // 8-bit and 16-bit loads implicitly zero-extend to 32-bits.
9688     return true;
9689   }
9690
9691   return false;
9692 }
9693
9694 bool ARMTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
9695   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9696     return false;
9697
9698   if (!isTypeLegal(EVT::getEVT(Ty1)))
9699     return false;
9700
9701   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
9702
9703   // Assuming the caller doesn't have a zeroext or signext return parameter,
9704   // truncation all the way down to i1 is valid.
9705   return true;
9706 }
9707
9708
9709 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
9710   if (V < 0)
9711     return false;
9712
9713   unsigned Scale = 1;
9714   switch (VT.getSimpleVT().SimpleTy) {
9715   default: return false;
9716   case MVT::i1:
9717   case MVT::i8:
9718     // Scale == 1;
9719     break;
9720   case MVT::i16:
9721     // Scale == 2;
9722     Scale = 2;
9723     break;
9724   case MVT::i32:
9725     // Scale == 4;
9726     Scale = 4;
9727     break;
9728   }
9729
9730   if ((V & (Scale - 1)) != 0)
9731     return false;
9732   V /= Scale;
9733   return V == (V & ((1LL << 5) - 1));
9734 }
9735
9736 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
9737                                       const ARMSubtarget *Subtarget) {
9738   bool isNeg = false;
9739   if (V < 0) {
9740     isNeg = true;
9741     V = - V;
9742   }
9743
9744   switch (VT.getSimpleVT().SimpleTy) {
9745   default: return false;
9746   case MVT::i1:
9747   case MVT::i8:
9748   case MVT::i16:
9749   case MVT::i32:
9750     // + imm12 or - imm8
9751     if (isNeg)
9752       return V == (V & ((1LL << 8) - 1));
9753     return V == (V & ((1LL << 12) - 1));
9754   case MVT::f32:
9755   case MVT::f64:
9756     // Same as ARM mode. FIXME: NEON?
9757     if (!Subtarget->hasVFP2())
9758       return false;
9759     if ((V & 3) != 0)
9760       return false;
9761     V >>= 2;
9762     return V == (V & ((1LL << 8) - 1));
9763   }
9764 }
9765
9766 /// isLegalAddressImmediate - Return true if the integer value can be used
9767 /// as the offset of the target addressing mode for load / store of the
9768 /// given type.
9769 static bool isLegalAddressImmediate(int64_t V, EVT VT,
9770                                     const ARMSubtarget *Subtarget) {
9771   if (V == 0)
9772     return true;
9773
9774   if (!VT.isSimple())
9775     return false;
9776
9777   if (Subtarget->isThumb1Only())
9778     return isLegalT1AddressImmediate(V, VT);
9779   else if (Subtarget->isThumb2())
9780     return isLegalT2AddressImmediate(V, VT, Subtarget);
9781
9782   // ARM mode.
9783   if (V < 0)
9784     V = - V;
9785   switch (VT.getSimpleVT().SimpleTy) {
9786   default: return false;
9787   case MVT::i1:
9788   case MVT::i8:
9789   case MVT::i32:
9790     // +- imm12
9791     return V == (V & ((1LL << 12) - 1));
9792   case MVT::i16:
9793     // +- imm8
9794     return V == (V & ((1LL << 8) - 1));
9795   case MVT::f32:
9796   case MVT::f64:
9797     if (!Subtarget->hasVFP2()) // FIXME: NEON?
9798       return false;
9799     if ((V & 3) != 0)
9800       return false;
9801     V >>= 2;
9802     return V == (V & ((1LL << 8) - 1));
9803   }
9804 }
9805
9806 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
9807                                                       EVT VT) const {
9808   int Scale = AM.Scale;
9809   if (Scale < 0)
9810     return false;
9811
9812   switch (VT.getSimpleVT().SimpleTy) {
9813   default: return false;
9814   case MVT::i1:
9815   case MVT::i8:
9816   case MVT::i16:
9817   case MVT::i32:
9818     if (Scale == 1)
9819       return true;
9820     // r + r << imm
9821     Scale = Scale & ~1;
9822     return Scale == 2 || Scale == 4 || Scale == 8;
9823   case MVT::i64:
9824     // r + r
9825     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9826       return true;
9827     return false;
9828   case MVT::isVoid:
9829     // Note, we allow "void" uses (basically, uses that aren't loads or
9830     // stores), because arm allows folding a scale into many arithmetic
9831     // operations.  This should be made more precise and revisited later.
9832
9833     // Allow r << imm, but the imm has to be a multiple of two.
9834     if (Scale & 1) return false;
9835     return isPowerOf2_32(Scale);
9836   }
9837 }
9838
9839 /// isLegalAddressingMode - Return true if the addressing mode represented
9840 /// by AM is legal for this target, for a load/store of the specified type.
9841 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
9842                                               Type *Ty) const {
9843   EVT VT = getValueType(Ty, true);
9844   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
9845     return false;
9846
9847   // Can never fold addr of global into load/store.
9848   if (AM.BaseGV)
9849     return false;
9850
9851   switch (AM.Scale) {
9852   case 0:  // no scale reg, must be "r+i" or "r", or "i".
9853     break;
9854   case 1:
9855     if (Subtarget->isThumb1Only())
9856       return false;
9857     // FALL THROUGH.
9858   default:
9859     // ARM doesn't support any R+R*scale+imm addr modes.
9860     if (AM.BaseOffs)
9861       return false;
9862
9863     if (!VT.isSimple())
9864       return false;
9865
9866     if (Subtarget->isThumb2())
9867       return isLegalT2ScaledAddressingMode(AM, VT);
9868
9869     int Scale = AM.Scale;
9870     switch (VT.getSimpleVT().SimpleTy) {
9871     default: return false;
9872     case MVT::i1:
9873     case MVT::i8:
9874     case MVT::i32:
9875       if (Scale < 0) Scale = -Scale;
9876       if (Scale == 1)
9877         return true;
9878       // r + r << imm
9879       return isPowerOf2_32(Scale & ~1);
9880     case MVT::i16:
9881     case MVT::i64:
9882       // r + r
9883       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9884         return true;
9885       return false;
9886
9887     case MVT::isVoid:
9888       // Note, we allow "void" uses (basically, uses that aren't loads or
9889       // stores), because arm allows folding a scale into many arithmetic
9890       // operations.  This should be made more precise and revisited later.
9891
9892       // Allow r << imm, but the imm has to be a multiple of two.
9893       if (Scale & 1) return false;
9894       return isPowerOf2_32(Scale);
9895     }
9896   }
9897   return true;
9898 }
9899
9900 /// isLegalICmpImmediate - Return true if the specified immediate is legal
9901 /// icmp immediate, that is the target has icmp instructions which can compare
9902 /// a register against the immediate without having to materialize the
9903 /// immediate into a register.
9904 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
9905   // Thumb2 and ARM modes can use cmn for negative immediates.
9906   if (!Subtarget->isThumb())
9907     return ARM_AM::getSOImmVal(llvm::abs64(Imm)) != -1;
9908   if (Subtarget->isThumb2())
9909     return ARM_AM::getT2SOImmVal(llvm::abs64(Imm)) != -1;
9910   // Thumb1 doesn't have cmn, and only 8-bit immediates.
9911   return Imm >= 0 && Imm <= 255;
9912 }
9913
9914 /// isLegalAddImmediate - Return true if the specified immediate is a legal add
9915 /// *or sub* immediate, that is the target has add or sub instructions which can
9916 /// add a register with the immediate without having to materialize the
9917 /// immediate into a register.
9918 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
9919   // Same encoding for add/sub, just flip the sign.
9920   int64_t AbsImm = llvm::abs64(Imm);
9921   if (!Subtarget->isThumb())
9922     return ARM_AM::getSOImmVal(AbsImm) != -1;
9923   if (Subtarget->isThumb2())
9924     return ARM_AM::getT2SOImmVal(AbsImm) != -1;
9925   // Thumb1 only has 8-bit unsigned immediate.
9926   return AbsImm >= 0 && AbsImm <= 255;
9927 }
9928
9929 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
9930                                       bool isSEXTLoad, SDValue &Base,
9931                                       SDValue &Offset, bool &isInc,
9932                                       SelectionDAG &DAG) {
9933   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
9934     return false;
9935
9936   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
9937     // AddressingMode 3
9938     Base = Ptr->getOperand(0);
9939     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9940       int RHSC = (int)RHS->getZExtValue();
9941       if (RHSC < 0 && RHSC > -256) {
9942         assert(Ptr->getOpcode() == ISD::ADD);
9943         isInc = false;
9944         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
9945         return true;
9946       }
9947     }
9948     isInc = (Ptr->getOpcode() == ISD::ADD);
9949     Offset = Ptr->getOperand(1);
9950     return true;
9951   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
9952     // AddressingMode 2
9953     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9954       int RHSC = (int)RHS->getZExtValue();
9955       if (RHSC < 0 && RHSC > -0x1000) {
9956         assert(Ptr->getOpcode() == ISD::ADD);
9957         isInc = false;
9958         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
9959         Base = Ptr->getOperand(0);
9960         return true;
9961       }
9962     }
9963
9964     if (Ptr->getOpcode() == ISD::ADD) {
9965       isInc = true;
9966       ARM_AM::ShiftOpc ShOpcVal=
9967         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
9968       if (ShOpcVal != ARM_AM::no_shift) {
9969         Base = Ptr->getOperand(1);
9970         Offset = Ptr->getOperand(0);
9971       } else {
9972         Base = Ptr->getOperand(0);
9973         Offset = Ptr->getOperand(1);
9974       }
9975       return true;
9976     }
9977
9978     isInc = (Ptr->getOpcode() == ISD::ADD);
9979     Base = Ptr->getOperand(0);
9980     Offset = Ptr->getOperand(1);
9981     return true;
9982   }
9983
9984   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
9985   return false;
9986 }
9987
9988 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
9989                                      bool isSEXTLoad, SDValue &Base,
9990                                      SDValue &Offset, bool &isInc,
9991                                      SelectionDAG &DAG) {
9992   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
9993     return false;
9994
9995   Base = Ptr->getOperand(0);
9996   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9997     int RHSC = (int)RHS->getZExtValue();
9998     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
9999       assert(Ptr->getOpcode() == ISD::ADD);
10000       isInc = false;
10001       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10002       return true;
10003     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
10004       isInc = Ptr->getOpcode() == ISD::ADD;
10005       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
10006       return true;
10007     }
10008   }
10009
10010   return false;
10011 }
10012
10013 /// getPreIndexedAddressParts - returns true by value, base pointer and
10014 /// offset pointer and addressing mode by reference if the node's address
10015 /// can be legally represented as pre-indexed load / store address.
10016 bool
10017 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
10018                                              SDValue &Offset,
10019                                              ISD::MemIndexedMode &AM,
10020                                              SelectionDAG &DAG) const {
10021   if (Subtarget->isThumb1Only())
10022     return false;
10023
10024   EVT VT;
10025   SDValue Ptr;
10026   bool isSEXTLoad = false;
10027   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10028     Ptr = LD->getBasePtr();
10029     VT  = LD->getMemoryVT();
10030     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10031   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10032     Ptr = ST->getBasePtr();
10033     VT  = ST->getMemoryVT();
10034   } else
10035     return false;
10036
10037   bool isInc;
10038   bool isLegal = false;
10039   if (Subtarget->isThumb2())
10040     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10041                                        Offset, isInc, DAG);
10042   else
10043     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10044                                         Offset, isInc, DAG);
10045   if (!isLegal)
10046     return false;
10047
10048   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
10049   return true;
10050 }
10051
10052 /// getPostIndexedAddressParts - returns true by value, base pointer and
10053 /// offset pointer and addressing mode by reference if this node can be
10054 /// combined with a load / store to form a post-indexed load / store.
10055 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
10056                                                    SDValue &Base,
10057                                                    SDValue &Offset,
10058                                                    ISD::MemIndexedMode &AM,
10059                                                    SelectionDAG &DAG) const {
10060   if (Subtarget->isThumb1Only())
10061     return false;
10062
10063   EVT VT;
10064   SDValue Ptr;
10065   bool isSEXTLoad = false;
10066   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10067     VT  = LD->getMemoryVT();
10068     Ptr = LD->getBasePtr();
10069     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10070   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10071     VT  = ST->getMemoryVT();
10072     Ptr = ST->getBasePtr();
10073   } else
10074     return false;
10075
10076   bool isInc;
10077   bool isLegal = false;
10078   if (Subtarget->isThumb2())
10079     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10080                                        isInc, DAG);
10081   else
10082     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10083                                         isInc, DAG);
10084   if (!isLegal)
10085     return false;
10086
10087   if (Ptr != Base) {
10088     // Swap base ptr and offset to catch more post-index load / store when
10089     // it's legal. In Thumb2 mode, offset must be an immediate.
10090     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
10091         !Subtarget->isThumb2())
10092       std::swap(Base, Offset);
10093
10094     // Post-indexed load / store update the base pointer.
10095     if (Ptr != Base)
10096       return false;
10097   }
10098
10099   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
10100   return true;
10101 }
10102
10103 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10104                                                        APInt &KnownZero,
10105                                                        APInt &KnownOne,
10106                                                        const SelectionDAG &DAG,
10107                                                        unsigned Depth) const {
10108   unsigned BitWidth = KnownOne.getBitWidth();
10109   KnownZero = KnownOne = APInt(BitWidth, 0);
10110   switch (Op.getOpcode()) {
10111   default: break;
10112   case ARMISD::ADDC:
10113   case ARMISD::ADDE:
10114   case ARMISD::SUBC:
10115   case ARMISD::SUBE:
10116     // These nodes' second result is a boolean
10117     if (Op.getResNo() == 0)
10118       break;
10119     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
10120     break;
10121   case ARMISD::CMOV: {
10122     // Bits are known zero/one if known on the LHS and RHS.
10123     DAG.ComputeMaskedBits(Op.getOperand(0), KnownZero, KnownOne, Depth+1);
10124     if (KnownZero == 0 && KnownOne == 0) return;
10125
10126     APInt KnownZeroRHS, KnownOneRHS;
10127     DAG.ComputeMaskedBits(Op.getOperand(1), KnownZeroRHS, KnownOneRHS, Depth+1);
10128     KnownZero &= KnownZeroRHS;
10129     KnownOne  &= KnownOneRHS;
10130     return;
10131   }
10132   case ISD::INTRINSIC_W_CHAIN: {
10133     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
10134     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
10135     switch (IntID) {
10136     default: return;
10137     case Intrinsic::arm_ldaex:
10138     case Intrinsic::arm_ldrex: {
10139       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
10140       unsigned MemBits = VT.getScalarType().getSizeInBits();
10141       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
10142       return;
10143     }
10144     }
10145   }
10146   }
10147 }
10148
10149 //===----------------------------------------------------------------------===//
10150 //                           ARM Inline Assembly Support
10151 //===----------------------------------------------------------------------===//
10152
10153 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
10154   // Looking for "rev" which is V6+.
10155   if (!Subtarget->hasV6Ops())
10156     return false;
10157
10158   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10159   std::string AsmStr = IA->getAsmString();
10160   SmallVector<StringRef, 4> AsmPieces;
10161   SplitString(AsmStr, AsmPieces, ";\n");
10162
10163   switch (AsmPieces.size()) {
10164   default: return false;
10165   case 1:
10166     AsmStr = AsmPieces[0];
10167     AsmPieces.clear();
10168     SplitString(AsmStr, AsmPieces, " \t,");
10169
10170     // rev $0, $1
10171     if (AsmPieces.size() == 3 &&
10172         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
10173         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
10174       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10175       if (Ty && Ty->getBitWidth() == 32)
10176         return IntrinsicLowering::LowerToByteSwap(CI);
10177     }
10178     break;
10179   }
10180
10181   return false;
10182 }
10183
10184 /// getConstraintType - Given a constraint letter, return the type of
10185 /// constraint it is for this target.
10186 ARMTargetLowering::ConstraintType
10187 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
10188   if (Constraint.size() == 1) {
10189     switch (Constraint[0]) {
10190     default:  break;
10191     case 'l': return C_RegisterClass;
10192     case 'w': return C_RegisterClass;
10193     case 'h': return C_RegisterClass;
10194     case 'x': return C_RegisterClass;
10195     case 't': return C_RegisterClass;
10196     case 'j': return C_Other; // Constant for movw.
10197       // An address with a single base register. Due to the way we
10198       // currently handle addresses it is the same as an 'r' memory constraint.
10199     case 'Q': return C_Memory;
10200     }
10201   } else if (Constraint.size() == 2) {
10202     switch (Constraint[0]) {
10203     default: break;
10204     // All 'U+' constraints are addresses.
10205     case 'U': return C_Memory;
10206     }
10207   }
10208   return TargetLowering::getConstraintType(Constraint);
10209 }
10210
10211 /// Examine constraint type and operand type and determine a weight value.
10212 /// This object must already have been set up with the operand type
10213 /// and the current alternative constraint selected.
10214 TargetLowering::ConstraintWeight
10215 ARMTargetLowering::getSingleConstraintMatchWeight(
10216     AsmOperandInfo &info, const char *constraint) const {
10217   ConstraintWeight weight = CW_Invalid;
10218   Value *CallOperandVal = info.CallOperandVal;
10219     // If we don't have a value, we can't do a match,
10220     // but allow it at the lowest weight.
10221   if (!CallOperandVal)
10222     return CW_Default;
10223   Type *type = CallOperandVal->getType();
10224   // Look at the constraint type.
10225   switch (*constraint) {
10226   default:
10227     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
10228     break;
10229   case 'l':
10230     if (type->isIntegerTy()) {
10231       if (Subtarget->isThumb())
10232         weight = CW_SpecificReg;
10233       else
10234         weight = CW_Register;
10235     }
10236     break;
10237   case 'w':
10238     if (type->isFloatingPointTy())
10239       weight = CW_Register;
10240     break;
10241   }
10242   return weight;
10243 }
10244
10245 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
10246 RCPair
10247 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10248                                                 MVT VT) const {
10249   if (Constraint.size() == 1) {
10250     // GCC ARM Constraint Letters
10251     switch (Constraint[0]) {
10252     case 'l': // Low regs or general regs.
10253       if (Subtarget->isThumb())
10254         return RCPair(0U, &ARM::tGPRRegClass);
10255       return RCPair(0U, &ARM::GPRRegClass);
10256     case 'h': // High regs or no regs.
10257       if (Subtarget->isThumb())
10258         return RCPair(0U, &ARM::hGPRRegClass);
10259       break;
10260     case 'r':
10261       return RCPair(0U, &ARM::GPRRegClass);
10262     case 'w':
10263       if (VT == MVT::Other)
10264         break;
10265       if (VT == MVT::f32)
10266         return RCPair(0U, &ARM::SPRRegClass);
10267       if (VT.getSizeInBits() == 64)
10268         return RCPair(0U, &ARM::DPRRegClass);
10269       if (VT.getSizeInBits() == 128)
10270         return RCPair(0U, &ARM::QPRRegClass);
10271       break;
10272     case 'x':
10273       if (VT == MVT::Other)
10274         break;
10275       if (VT == MVT::f32)
10276         return RCPair(0U, &ARM::SPR_8RegClass);
10277       if (VT.getSizeInBits() == 64)
10278         return RCPair(0U, &ARM::DPR_8RegClass);
10279       if (VT.getSizeInBits() == 128)
10280         return RCPair(0U, &ARM::QPR_8RegClass);
10281       break;
10282     case 't':
10283       if (VT == MVT::f32)
10284         return RCPair(0U, &ARM::SPRRegClass);
10285       break;
10286     }
10287   }
10288   if (StringRef("{cc}").equals_lower(Constraint))
10289     return std::make_pair(unsigned(ARM::CPSR), &ARM::CCRRegClass);
10290
10291   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10292 }
10293
10294 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10295 /// vector.  If it is invalid, don't add anything to Ops.
10296 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10297                                                      std::string &Constraint,
10298                                                      std::vector<SDValue>&Ops,
10299                                                      SelectionDAG &DAG) const {
10300   SDValue Result;
10301
10302   // Currently only support length 1 constraints.
10303   if (Constraint.length() != 1) return;
10304
10305   char ConstraintLetter = Constraint[0];
10306   switch (ConstraintLetter) {
10307   default: break;
10308   case 'j':
10309   case 'I': case 'J': case 'K': case 'L':
10310   case 'M': case 'N': case 'O':
10311     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
10312     if (!C)
10313       return;
10314
10315     int64_t CVal64 = C->getSExtValue();
10316     int CVal = (int) CVal64;
10317     // None of these constraints allow values larger than 32 bits.  Check
10318     // that the value fits in an int.
10319     if (CVal != CVal64)
10320       return;
10321
10322     switch (ConstraintLetter) {
10323       case 'j':
10324         // Constant suitable for movw, must be between 0 and
10325         // 65535.
10326         if (Subtarget->hasV6T2Ops())
10327           if (CVal >= 0 && CVal <= 65535)
10328             break;
10329         return;
10330       case 'I':
10331         if (Subtarget->isThumb1Only()) {
10332           // This must be a constant between 0 and 255, for ADD
10333           // immediates.
10334           if (CVal >= 0 && CVal <= 255)
10335             break;
10336         } else if (Subtarget->isThumb2()) {
10337           // A constant that can be used as an immediate value in a
10338           // data-processing instruction.
10339           if (ARM_AM::getT2SOImmVal(CVal) != -1)
10340             break;
10341         } else {
10342           // A constant that can be used as an immediate value in a
10343           // data-processing instruction.
10344           if (ARM_AM::getSOImmVal(CVal) != -1)
10345             break;
10346         }
10347         return;
10348
10349       case 'J':
10350         if (Subtarget->isThumb()) {  // FIXME thumb2
10351           // This must be a constant between -255 and -1, for negated ADD
10352           // immediates. This can be used in GCC with an "n" modifier that
10353           // prints the negated value, for use with SUB instructions. It is
10354           // not useful otherwise but is implemented for compatibility.
10355           if (CVal >= -255 && CVal <= -1)
10356             break;
10357         } else {
10358           // This must be a constant between -4095 and 4095. It is not clear
10359           // what this constraint is intended for. Implemented for
10360           // compatibility with GCC.
10361           if (CVal >= -4095 && CVal <= 4095)
10362             break;
10363         }
10364         return;
10365
10366       case 'K':
10367         if (Subtarget->isThumb1Only()) {
10368           // A 32-bit value where only one byte has a nonzero value. Exclude
10369           // zero to match GCC. This constraint is used by GCC internally for
10370           // constants that can be loaded with a move/shift combination.
10371           // It is not useful otherwise but is implemented for compatibility.
10372           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
10373             break;
10374         } else if (Subtarget->isThumb2()) {
10375           // A constant whose bitwise inverse can be used as an immediate
10376           // value in a data-processing instruction. This can be used in GCC
10377           // with a "B" modifier that prints the inverted value, for use with
10378           // BIC and MVN instructions. It is not useful otherwise but is
10379           // implemented for compatibility.
10380           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
10381             break;
10382         } else {
10383           // A constant whose bitwise inverse can be used as an immediate
10384           // value in a data-processing instruction. This can be used in GCC
10385           // with a "B" modifier that prints the inverted value, for use with
10386           // BIC and MVN instructions. It is not useful otherwise but is
10387           // implemented for compatibility.
10388           if (ARM_AM::getSOImmVal(~CVal) != -1)
10389             break;
10390         }
10391         return;
10392
10393       case 'L':
10394         if (Subtarget->isThumb1Only()) {
10395           // This must be a constant between -7 and 7,
10396           // for 3-operand ADD/SUB immediate instructions.
10397           if (CVal >= -7 && CVal < 7)
10398             break;
10399         } else if (Subtarget->isThumb2()) {
10400           // A constant whose negation can be used as an immediate value in a
10401           // data-processing instruction. This can be used in GCC with an "n"
10402           // modifier that prints the negated value, for use with SUB
10403           // instructions. It is not useful otherwise but is implemented for
10404           // compatibility.
10405           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
10406             break;
10407         } else {
10408           // A constant whose negation can be used as an immediate value in a
10409           // data-processing instruction. This can be used in GCC with an "n"
10410           // modifier that prints the negated value, for use with SUB
10411           // instructions. It is not useful otherwise but is implemented for
10412           // compatibility.
10413           if (ARM_AM::getSOImmVal(-CVal) != -1)
10414             break;
10415         }
10416         return;
10417
10418       case 'M':
10419         if (Subtarget->isThumb()) { // FIXME thumb2
10420           // This must be a multiple of 4 between 0 and 1020, for
10421           // ADD sp + immediate.
10422           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
10423             break;
10424         } else {
10425           // A power of two or a constant between 0 and 32.  This is used in
10426           // GCC for the shift amount on shifted register operands, but it is
10427           // useful in general for any shift amounts.
10428           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
10429             break;
10430         }
10431         return;
10432
10433       case 'N':
10434         if (Subtarget->isThumb()) {  // FIXME thumb2
10435           // This must be a constant between 0 and 31, for shift amounts.
10436           if (CVal >= 0 && CVal <= 31)
10437             break;
10438         }
10439         return;
10440
10441       case 'O':
10442         if (Subtarget->isThumb()) {  // FIXME thumb2
10443           // This must be a multiple of 4 between -508 and 508, for
10444           // ADD/SUB sp = sp + immediate.
10445           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
10446             break;
10447         }
10448         return;
10449     }
10450     Result = DAG.getTargetConstant(CVal, Op.getValueType());
10451     break;
10452   }
10453
10454   if (Result.getNode()) {
10455     Ops.push_back(Result);
10456     return;
10457   }
10458   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10459 }
10460
10461 SDValue ARMTargetLowering::LowerDivRem(SDValue Op, SelectionDAG &DAG) const {
10462   assert(Subtarget->isTargetAEABI() && "Register-based DivRem lowering only");
10463   unsigned Opcode = Op->getOpcode();
10464   assert((Opcode == ISD::SDIVREM || Opcode == ISD::UDIVREM) &&
10465       "Invalid opcode for Div/Rem lowering");
10466   bool isSigned = (Opcode == ISD::SDIVREM);
10467   EVT VT = Op->getValueType(0);
10468   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
10469
10470   RTLIB::Libcall LC;
10471   switch (VT.getSimpleVT().SimpleTy) {
10472   default: llvm_unreachable("Unexpected request for libcall!");
10473   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
10474   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
10475   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
10476   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
10477   }
10478
10479   SDValue InChain = DAG.getEntryNode();
10480
10481   TargetLowering::ArgListTy Args;
10482   TargetLowering::ArgListEntry Entry;
10483   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
10484     EVT ArgVT = Op->getOperand(i).getValueType();
10485     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
10486     Entry.Node = Op->getOperand(i);
10487     Entry.Ty = ArgTy;
10488     Entry.isSExt = isSigned;
10489     Entry.isZExt = !isSigned;
10490     Args.push_back(Entry);
10491   }
10492
10493   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
10494                                          getPointerTy());
10495
10496   Type *RetTy = (Type*)StructType::get(Ty, Ty, NULL);
10497
10498   SDLoc dl(Op);
10499   TargetLowering::
10500   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, true,
10501                     0, getLibcallCallingConv(LC), /*isTailCall=*/false,
10502                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
10503                     Callee, Args, DAG, dl);
10504   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
10505
10506   return CallInfo.first;
10507 }
10508
10509 bool
10510 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
10511   // The ARM target isn't yet aware of offsets.
10512   return false;
10513 }
10514
10515 bool ARM::isBitFieldInvertedMask(unsigned v) {
10516   if (v == 0xffffffff)
10517     return false;
10518
10519   // there can be 1's on either or both "outsides", all the "inside"
10520   // bits must be 0's
10521   unsigned TO = CountTrailingOnes_32(v);
10522   unsigned LO = CountLeadingOnes_32(v);
10523   v = (v >> TO) << TO;
10524   v = (v << LO) >> LO;
10525   return v == 0;
10526 }
10527
10528 /// isFPImmLegal - Returns true if the target can instruction select the
10529 /// specified FP immediate natively. If false, the legalizer will
10530 /// materialize the FP immediate as a load from a constant pool.
10531 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
10532   if (!Subtarget->hasVFP3())
10533     return false;
10534   if (VT == MVT::f32)
10535     return ARM_AM::getFP32Imm(Imm) != -1;
10536   if (VT == MVT::f64)
10537     return ARM_AM::getFP64Imm(Imm) != -1;
10538   return false;
10539 }
10540
10541 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
10542 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
10543 /// specified in the intrinsic calls.
10544 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
10545                                            const CallInst &I,
10546                                            unsigned Intrinsic) const {
10547   switch (Intrinsic) {
10548   case Intrinsic::arm_neon_vld1:
10549   case Intrinsic::arm_neon_vld2:
10550   case Intrinsic::arm_neon_vld3:
10551   case Intrinsic::arm_neon_vld4:
10552   case Intrinsic::arm_neon_vld2lane:
10553   case Intrinsic::arm_neon_vld3lane:
10554   case Intrinsic::arm_neon_vld4lane: {
10555     Info.opc = ISD::INTRINSIC_W_CHAIN;
10556     // Conservatively set memVT to the entire set of vectors loaded.
10557     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
10558     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10559     Info.ptrVal = I.getArgOperand(0);
10560     Info.offset = 0;
10561     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10562     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10563     Info.vol = false; // volatile loads with NEON intrinsics not supported
10564     Info.readMem = true;
10565     Info.writeMem = false;
10566     return true;
10567   }
10568   case Intrinsic::arm_neon_vst1:
10569   case Intrinsic::arm_neon_vst2:
10570   case Intrinsic::arm_neon_vst3:
10571   case Intrinsic::arm_neon_vst4:
10572   case Intrinsic::arm_neon_vst2lane:
10573   case Intrinsic::arm_neon_vst3lane:
10574   case Intrinsic::arm_neon_vst4lane: {
10575     Info.opc = ISD::INTRINSIC_VOID;
10576     // Conservatively set memVT to the entire set of vectors stored.
10577     unsigned NumElts = 0;
10578     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
10579       Type *ArgTy = I.getArgOperand(ArgI)->getType();
10580       if (!ArgTy->isVectorTy())
10581         break;
10582       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
10583     }
10584     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10585     Info.ptrVal = I.getArgOperand(0);
10586     Info.offset = 0;
10587     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10588     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10589     Info.vol = false; // volatile stores with NEON intrinsics not supported
10590     Info.readMem = false;
10591     Info.writeMem = true;
10592     return true;
10593   }
10594   case Intrinsic::arm_ldaex:
10595   case Intrinsic::arm_ldrex: {
10596     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
10597     Info.opc = ISD::INTRINSIC_W_CHAIN;
10598     Info.memVT = MVT::getVT(PtrTy->getElementType());
10599     Info.ptrVal = I.getArgOperand(0);
10600     Info.offset = 0;
10601     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10602     Info.vol = true;
10603     Info.readMem = true;
10604     Info.writeMem = false;
10605     return true;
10606   }
10607   case Intrinsic::arm_stlex:
10608   case Intrinsic::arm_strex: {
10609     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
10610     Info.opc = ISD::INTRINSIC_W_CHAIN;
10611     Info.memVT = MVT::getVT(PtrTy->getElementType());
10612     Info.ptrVal = I.getArgOperand(1);
10613     Info.offset = 0;
10614     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10615     Info.vol = true;
10616     Info.readMem = false;
10617     Info.writeMem = true;
10618     return true;
10619   }
10620   case Intrinsic::arm_stlexd:
10621   case Intrinsic::arm_strexd: {
10622     Info.opc = ISD::INTRINSIC_W_CHAIN;
10623     Info.memVT = MVT::i64;
10624     Info.ptrVal = I.getArgOperand(2);
10625     Info.offset = 0;
10626     Info.align = 8;
10627     Info.vol = true;
10628     Info.readMem = false;
10629     Info.writeMem = true;
10630     return true;
10631   }
10632   case Intrinsic::arm_ldaexd:
10633   case Intrinsic::arm_ldrexd: {
10634     Info.opc = ISD::INTRINSIC_W_CHAIN;
10635     Info.memVT = MVT::i64;
10636     Info.ptrVal = I.getArgOperand(0);
10637     Info.offset = 0;
10638     Info.align = 8;
10639     Info.vol = true;
10640     Info.readMem = true;
10641     Info.writeMem = false;
10642     return true;
10643   }
10644   default:
10645     break;
10646   }
10647
10648   return false;
10649 }
10650
10651 /// \brief Returns true if it is beneficial to convert a load of a constant
10652 /// to just the constant itself.
10653 bool ARMTargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
10654                                                           Type *Ty) const {
10655   assert(Ty->isIntegerTy());
10656
10657   unsigned Bits = Ty->getPrimitiveSizeInBits();
10658   if (Bits == 0 || Bits > 32)
10659     return false;
10660   return true;
10661 }
10662
10663 bool ARMTargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
10664   // Loads and stores less than 64-bits are already atomic; ones above that
10665   // are doomed anyway, so defer to the default libcall and blame the OS when
10666   // things go wrong:
10667   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
10668     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 64;
10669   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
10670     return LI->getType()->getPrimitiveSizeInBits() == 64;
10671
10672   // For the real atomic operations, we have ldrex/strex up to 64 bits.
10673   return Inst->getType()->getPrimitiveSizeInBits() <= 64;
10674 }
10675
10676 Value *ARMTargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
10677                                          AtomicOrdering Ord) const {
10678   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10679   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
10680   bool IsAcquire =
10681       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
10682
10683   // Since i64 isn't legal and intrinsics don't get type-lowered, the ldrexd
10684   // intrinsic must return {i32, i32} and we have to recombine them into a
10685   // single i64 here.
10686   if (ValTy->getPrimitiveSizeInBits() == 64) {
10687     Intrinsic::ID Int =
10688         IsAcquire ? Intrinsic::arm_ldaexd : Intrinsic::arm_ldrexd;
10689     Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int);
10690
10691     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10692     Value *LoHi = Builder.CreateCall(Ldrex, Addr, "lohi");
10693
10694     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
10695     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
10696     if (!Subtarget->isLittle())
10697       std::swap (Lo, Hi);
10698     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
10699     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
10700     return Builder.CreateOr(
10701         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 32)), "val64");
10702   }
10703
10704   Type *Tys[] = { Addr->getType() };
10705   Intrinsic::ID Int = IsAcquire ? Intrinsic::arm_ldaex : Intrinsic::arm_ldrex;
10706   Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int, Tys);
10707
10708   return Builder.CreateTruncOrBitCast(
10709       Builder.CreateCall(Ldrex, Addr),
10710       cast<PointerType>(Addr->getType())->getElementType());
10711 }
10712
10713 Value *ARMTargetLowering::emitStoreConditional(IRBuilder<> &Builder, Value *Val,
10714                                                Value *Addr,
10715                                                AtomicOrdering Ord) const {
10716   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10717   bool IsRelease =
10718       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
10719
10720   // Since the intrinsics must have legal type, the i64 intrinsics take two
10721   // parameters: "i32, i32". We must marshal Val into the appropriate form
10722   // before the call.
10723   if (Val->getType()->getPrimitiveSizeInBits() == 64) {
10724     Intrinsic::ID Int =
10725         IsRelease ? Intrinsic::arm_stlexd : Intrinsic::arm_strexd;
10726     Function *Strex = Intrinsic::getDeclaration(M, Int);
10727     Type *Int32Ty = Type::getInt32Ty(M->getContext());
10728
10729     Value *Lo = Builder.CreateTrunc(Val, Int32Ty, "lo");
10730     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 32), Int32Ty, "hi");
10731     if (!Subtarget->isLittle())
10732       std::swap (Lo, Hi);
10733     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10734     return Builder.CreateCall3(Strex, Lo, Hi, Addr);
10735   }
10736
10737   Intrinsic::ID Int = IsRelease ? Intrinsic::arm_stlex : Intrinsic::arm_strex;
10738   Type *Tys[] = { Addr->getType() };
10739   Function *Strex = Intrinsic::getDeclaration(M, Int, Tys);
10740
10741   return Builder.CreateCall2(
10742       Strex, Builder.CreateZExtOrBitCast(
10743                  Val, Strex->getFunctionType()->getParamType(0)),
10744       Addr);
10745 }
10746
10747 enum HABaseType {
10748   HA_UNKNOWN = 0,
10749   HA_FLOAT,
10750   HA_DOUBLE,
10751   HA_VECT64,
10752   HA_VECT128
10753 };
10754
10755 static bool isHomogeneousAggregate(Type *Ty, HABaseType &Base,
10756                                    uint64_t &Members) {
10757   if (const StructType *ST = dyn_cast<StructType>(Ty)) {
10758     for (unsigned i = 0; i < ST->getNumElements(); ++i) {
10759       uint64_t SubMembers = 0;
10760       if (!isHomogeneousAggregate(ST->getElementType(i), Base, SubMembers))
10761         return false;
10762       Members += SubMembers;
10763     }
10764   } else if (const ArrayType *AT = dyn_cast<ArrayType>(Ty)) {
10765     uint64_t SubMembers = 0;
10766     if (!isHomogeneousAggregate(AT->getElementType(), Base, SubMembers))
10767       return false;
10768     Members += SubMembers * AT->getNumElements();
10769   } else if (Ty->isFloatTy()) {
10770     if (Base != HA_UNKNOWN && Base != HA_FLOAT)
10771       return false;
10772     Members = 1;
10773     Base = HA_FLOAT;
10774   } else if (Ty->isDoubleTy()) {
10775     if (Base != HA_UNKNOWN && Base != HA_DOUBLE)
10776       return false;
10777     Members = 1;
10778     Base = HA_DOUBLE;
10779   } else if (const VectorType *VT = dyn_cast<VectorType>(Ty)) {
10780     Members = 1;
10781     switch (Base) {
10782     case HA_FLOAT:
10783     case HA_DOUBLE:
10784       return false;
10785     case HA_VECT64:
10786       return VT->getBitWidth() == 64;
10787     case HA_VECT128:
10788       return VT->getBitWidth() == 128;
10789     case HA_UNKNOWN:
10790       switch (VT->getBitWidth()) {
10791       case 64:
10792         Base = HA_VECT64;
10793         return true;
10794       case 128:
10795         Base = HA_VECT128;
10796         return true;
10797       default:
10798         return false;
10799       }
10800     }
10801   }
10802
10803   return (Members > 0 && Members <= 4);
10804 }
10805
10806 /// \brief Return true if a type is an AAPCS-VFP homogeneous aggregate.
10807 bool ARMTargetLowering::functionArgumentNeedsConsecutiveRegisters(
10808     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
10809   if (getEffectiveCallingConv(CallConv, isVarArg) ==
10810       CallingConv::ARM_AAPCS_VFP) {
10811     HABaseType Base = HA_UNKNOWN;
10812     uint64_t Members = 0;
10813     bool result = isHomogeneousAggregate(Ty, Base, Members);
10814     DEBUG(dbgs() << "isHA: " << result << " "; Ty->dump(); dbgs() << "\n");
10815     return result;
10816   } else {
10817     return false;
10818   }
10819 }